(57)【特許請求の範囲】
【請求項１】
高融点金属層とシリコン層とを反応させて形成した高融点金属シリサイド層を有する半導体装置の製造方法において、
前記シリコン層上に前記高融点金属層が形成された半導体ウェハを凹形状に変形させることにより、前記高融点金属層に圧縮応力を加えた状態で、熱処理して前記高融点金属シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン層が形成された半導体ウェハを凸形状に変形させた状態で前記シリコン層の上に前記高融点金属層を堆積させた後、
前記半導体ウェハをフラット形状に戻し、
前記フラット形状とした前記半導体ウェハを凹形状に変形させることによって、
前記高融点金属層に圧縮応力を加えた状態とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン層上に前記高融点金属層が形成された半導体ウェハを凹形状に変形させ、前記高融点金属シリサイド層を形成する反応炉の雰囲気を高圧にすることによって、
前記高融点金属層に圧縮応力を加えた状態とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン層上に前記高融点金属層が形成された半導体ウェハを凹形状に変形させ、前記高融点金属シリサイド層を形成する反応炉の雰囲気を高圧にすることによって、
前記高融点金属層に圧縮応力を加えた状態とすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記凹形状が球面の凹形状であることを特徴とする請求項１、請求項２、請求項３、請求項４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、高融点金属シリサイイド膜を含む電極配線を有した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳ型半導体集積回路は、ゲート電極材料としてリン等の不純物を拡散したポリシリコン膜が用いられてきた。しかしながら、近年半導体集積回路の高速化に伴い、上記ポリシリコン膜の抵抗が大きいため、信号の伝搬速度が遅くなり、半導体集積回路の高速化を達成することが困難になってきている。
【０００３】
また、半導体集積回路の高集積化の要求により、ＭＯＳ型トランジスタのソース、ドレイン拡散層を薄くした、すなわち浅いＰＮ接合構造が求められている。これは、微細化するために顕著になるショートチャンネル効果を抑制するために有効であるが、ソース、ドレイン拡散層の抵抗値が大きくなり、ＭＯＳ型トランジスタの電流駆動能力が低下する。そこで、この拡散層の抵抗を少なくするために、エキシマレーザー光を基板に照射して基板の極表面だけが短時間に加熱されるエキシマレーザーアニールを用いて、優れた結晶性を有する拡散層を得ることで、拡散層の低抵抗化を行っていた。しかしながら、現在の高集積化・高速化では、更なる浅接合が求められているため、この方法を用いても、拡散層の抵抗値を下げることには限界があり、これが一層の高集積化、高速化を目指す半導体集積回路の阻害要件となってきている。
【０００４】
上記のような問題を解決する手段の一つとして、例えばＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ．Ｖｏｌ．３８，  Ｎｏ．２，ＦＥＢＲＵＲＹ  １９９１  Ｃｈｉｎ−Ｙｕａｎ  Ｌｕ，ＪａｎｍｙｅＪａｍｅｓ  Ｓｕｎｇ，Ｒｕｉｃｈｅｎ  Ｌｉｕ，Ｎｕｎ−Ｓｉａｎ  Ｔｓａｉ，  Ｒａｎｂｉｒ  Ｓｉｎｇｈ，  Ｓｔｅａｖｅｎ  Ｊ．Ｈｉｌｌｅｎｉｎｕｓ  ａｎｄ  Ｈｏｗａｒｄ  Ｃ．Ｋｉｒｓｃｈの第２４６頁〜第２５３頁に示されているように、ポリシリコン膜と高融点金属シリサイドとを用いたポリサイド構造のゲート電極を持ち、しかもソース、ドレイン拡散層上にも高融点金属シリサイド層を形成した（所謂サリサイド構造の）半導体集積回路が開発された。この高融点金属シリサイドとして、最も比抵抗が小さく、有望視されている高融点金属シリサイドがチタンシリサイド（ＴｉＳｉ2 ）である。
【０００５】
ここで、上記のような目的に用いるＴｉＳｉ2 膜を使用した半導体集積回路の形成方法を、図２５を参照して説明する。
【０００６】
まず、Ｐ型半導体基板１１にＮ型ウェル１２を形成し、このＰ型半導体基板１１表面にフィールド酸化膜１３、１３’を選択的に形成する。その後、フィールド酸化膜１３、１３’によって定められた素子形成領域にゲート酸化膜１４を形成し、ドープしたポリシリコン膜を堆積した後、パターニングしてポリシリコンゲート電極１５を形成する。更に、絶縁膜を堆積した後、異方性エッチングを行って、ポリシリコンゲート電極１５の側壁部にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）用絶縁膜１６を形成する。
【０００７】
次に、ポリシリコンゲート電極１５や後述するＭＯＳトランジスタ１のソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、Ｔｉ膜を堆積する。その後、窒素雰囲気中で第１の熱処理としての急速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行う。このＲＴＡにより、Ｔｉ膜がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、それぞれＴｉＳｉ2 膜１７、１７’１７”が形成される。その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜を、硫酸と過酸化水素水の混合液により、ＴｉＳｉ2 膜１７、１７’１７”を残して、除去する。
【０００８】
その後、ＴｉＳｉ2 膜１７、１７’１７”の低抵抗化を目的とした、第２の熱処理としてのＲＴＡを第１の熱処理としてのＲＴＡより高い温度にて行う。更にその後、ボロンをイオン注入し、ソース１８とドレイン１９を形成する。この様にすることで、ゲートおよびソースとドレインを自己整合的にシリサイド化することにより、低抵抗化したＭＯＳトランジスタ１を形成している。
【０００９】
この後、図示はしないが、層間絶縁膜の形成、イオン注入層の活性化アニール、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成し、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００１０】
上記のようにしてＴｉＳｉ2 膜１７、１７’、１７”を用い、ポリシリコンゲート電極１５とＴｉＳｉ2 膜１７の２層で構成された、所謂ポリサイド電極２によるゲート電極の低抵抗化と、ソース１８、ドレイン１９の拡散層抵抗の低抵抗化とにより、半導体集積回路の高速化が図られる。
【００１１】
しかし、半導体集積回路の高集積化が進み、ゲート電極幅が狭くなり、ソース１８、ドレイン１９の領域も小さくなってくると、ＴｉＳｉ2 膜１７、１７’、１７”を低抵抗化する第２の熱処理条件が難しくなる。それは、例えば日経マイクロデバイス編「低電力ＬＳＩの技術白書・・・１ミリ・ワットへの挑戦」の第２１８頁〜第２２２頁に記載されているように、ゲート電極幅が狭くなり、ソース１８、ドレイン１９の領域も小さくなると、ＴｉＳｉ2 膜１７、１７’、１７”の熱凝集反応温度が低くなるため、及びＴｉＳｉ2 膜１７、１７’、１７”が薄くなると、活性化エネルギーがより高くなって、低抵抗の相に転移する温度が上昇するためである。すなわち、ＴｉＳｉ2 膜１７、１７’、１７”を低抵抗化する熱処理の温度が高くなり、一方ＴｉＳｉ2 膜１７、１７’、１７”の熱凝集反応温度が低くなって、安定な低抵抗のＴｉＳｉ2 膜１７、１７’、１７”の形成が出来なくなる。
【００１２】
また、ソース、ドレイン拡散層を浅くした場合には、膜厚ムラがあるため、チタンシリサイド層の一部がソース、ドレインの拡散層を突き抜けることがあり、そのためリーク電流が大きくなるという問題が生じていた。従って、ソース、ドレインの拡散層を浅くするとしても、チタンシリサイド層が突き抜けない程度には深くする必要があった。
【００１３】
なおまた、上述の如くパターンの微細化とＴｉＳｉ2 膜１７、１７’、１７”の薄膜化が進むと、低温熱処理である第１の熱処理において、ＴｉＳｉ2 膜１７、１７’、１７”の形成自体が難しくなるという問題もある。
【００１４】
【発明が解決しようとする課題】
本発明は、上述した問題に鑑みてなされ、高融点金属シリサイド膜を形成し易くし、形成した高融点金属シリサイド膜の特性改善のための熱処理を促進させて、半導体装置の低抵抗化又はリーク電流の低減を図り、高集積で高速化された半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
以上の課題は、高融点金属層とシリコン層とを反応させて形成した高融点金属シリサイド層を有する半導体装置の製造方法において、前記シリコン層上に前記高融点金属層が形成された半導体ウェハを凹形状に変形させることにより、前記高融点金属層に圧縮応力を加えた状態で、前記高融点金属シリサイド層を熱処理して形成することを特徴とする半導体装置の製造方法、によって解決される。
【００１６】
すなわち、高融点金属層に圧縮応力を加えた状態で、熱処理して高融点金属シリサイド層を形成することにより、見かけ上の活性化エネルギーを低下させることができるので、高融点金属シリサイド層を形成する化学反応が促進される。従って、反応温度を低く設定することができ、上述したようにパターンの微細化や高融点金属シリサイド膜の薄膜化がなされても、容易に高融点金属シリサイド層を形成することができる。
【００２７】
【発明の実施例の形態】
高融点金属層とシリコン層とを反応させて高融点金属シリサイド層を形成している半導体装置の製造方法において、高融点金属層に圧縮応力を加えた状態で、高融点金属シリサイド層を形成する。この圧縮応力を加えた状態で反応させることにより、その反応の見かけ上の活性化エネルギーを低くすることができるので、反応温度を低く設定しても、反応が促進され、容易に高融点金属シリサイド層を形成することができる。従って、パターンの微細化や高融点金属シリサイド層の薄膜化がなされても、容易に、かつ確実に高融点金属シリサイド層を形成することができる。
【００２８】
更に、この高融点金属層に圧縮応力を加えた状態とするには、高圧にした反応炉内において、高融点金属層とシリコン層との反応を行う。このようにすることによって、特別に装置を用いることなく、反応温度を高くせずとも、容易に反応が促進され、容易に高融点金属シリサイド層を形成することができる。
【００２９】
また、この高融点金属層に圧縮応力を加えた状態とするには、例えば凹型の半導体ウェハホルダの載置面に密着させて凹型に変形させた状態で、高融点金属層とシリコン層との反応を行う。また、高融点金属層を堆積させる半導体ウェハを、例えば凸型の半導体ウェハホルダの載置面に密着させて凸型に変形させ、その状態で、高融点金属層を堆積させ、その後、半導体ウェハをフラット形状に戻すことにより、高融点金属層に圧縮応力が加えられた状態として、高融点金属層とシリコン層とを反応させる。これらのようにすることによって、反応温度を低く設定しても、高融点金属シリサイド層形成の反応が促進され、容易に高融点金属シリサイド層を形成することができる。更にこの場合には、反応炉内部を高圧にしなくてよいので、高融点金属層の表面の窒化や酸化をほとんど伴わずに、反応を行える。
【００３０】
また、高融点金属シリサイド層を有する半導体装置の製造方法において、高融点金属シリサイド層に圧縮応力を加えた状態で、熱処理してこの高融点金属シリサイド層を形成する。すなわち。この圧縮応力を加えた状態で反応させることにより、その熱処理に行われる反応の見かけ上の活性化エネルギーを低くすることができるので、その反応が促進され、容易に高融点金属シリサイド層の熱処理が行うことができる。
【００３１】
なお、この高融点金属シリサイド層の熱処理が、低抵抗の相に相転移させる熱処理であるときには、この相転移の活性化エネルギーを低くすることができるので、薄膜化しても、相転移温度がそれ程上昇することがなく、従って相転移の反応温度を低く設定できる。すなわち凝集反応を伴うことなく、低抵抗な高融点金属シリサイド層を、容易で確実に得ることができる。
【００３２】
上述したように高融点金属シリサイド層に圧縮応力を加えた状態とするには、高圧にした反応炉内において、高融点金属シリサイド層の熱処理を行う。このようにすることによって、特別に装置を用いることなく、容易に熱処理中に行われる反応を促進することができる。
【００３３】
また、凹型の半導体ウェハホルダの載置面に密着させて凹型に変形させた状態で、高融点金属シリサイド層の熱処理を行う。このようにすることによって、熱処理中に行われる反応が促進され、高融点金属シリサイド層の熱処理を行うことができる。また、高融点金属層を堆積させる半導体ウェハを、例えば凸型の半導体ウェハホルダの載置面に密着させて凸型に変形させ、その状態で、高融点金属層を堆積させ、その後、半導体ウェハをフラット形状に戻した後に、その高融点金属層から形成された高融点金属シリサイド層には圧縮応力が加わっているので、この状態で熱処理を行う。この場合にも、熱処理中に行われる反応が促進され、高融点金属シリサイド層の熱処理を行うことができる。また、これらの方法により高融点金属シリサイド層に圧縮応力を加えて熱処理を行った場合には、熱処理炉内部を高圧にしなくてよいので、高融点金属シリサイド層の表面の窒化や酸化がほとんどない。
【００３４】
更に、高融点金属層及び高融点金属シリサイド層に、圧縮応力を加える状態として、上述したように▲１▼高圧で行う▲２▼半導体ウェハを凹形状に変形させる▲３▼半導体ウェハを凸形状に変形させて高融点金属層を堆積した後に、フラット形状に戻す、という３つの方法があるが、これらの方法を組み合わせて、圧縮応力を与えることにすれば、加える圧縮応力を大きくすることができる。すなわち、圧縮応力を大きくするための半導体ウェハの反り過ぎによるスリップライン等の結晶欠陥が発生する恐れがなく、圧縮応力を強めることができるので、反応が一層、促進され、更に容易にかつ確実に、凝集のない所望の高融点金属シリサイドを得ることができる。
【００３５】
また、上記において、凹型及び凸型に変形させる際には、この形状を球面とすれば、高融点金属層及び高融点金属シリサイド層に均一な圧縮応力を与えることができるので、半導体ウェハ面内で、均一な高融点金属層とシリコン層との反応及び高融点金属シリサイド層の熱処理を行うことができる。すなわち、通常、半導体ウェハ上には、複数の半導体装置が同時に形成されているので、これら半導体装置の性能をほぼ同一にすることができる。
【００３６】
また、シリサイド化反応温度が４００℃〜９００℃の範囲にあるＴｉ，Ｃｏ，Ｎｉ，Ｐｔ，Ｍｏを高融点金属として用いれば、半導体プロセスと良く整合のとれたシリサイドプロセスを行うことが可能である。
【００３７】
更に、半導体ウェハを凹形状又は凸形状に密着させて凹形状又は凸形状と変形させる凹型又は凸型の載置面を有した半導体ウェハホルダを具備している半導体装置の製造装置を用いれば、わずかな改良で上記の半導体装置の製造方法を行うことができるので、改良に伴うコストの大巾な上昇を防ぐことができる。
【００３８】
また、半導体ウェハホルダの載置面の凹形状及び凸形状が球面であれば、容易にまた均一に半導体ウェハに圧縮応力を加えることができる。
【００３９】
更に、凹型の載置面の中央部が上下動可能であるようにすれば、又は凸型の載置面の外周部が上下動可能であるようにすれば、半導体ウェハを徐々に載置面に密着させることができるので、半導体ウェハに急激応力が加わり、半導体ウェハが破損するなどの恐れを回避することができる。
【００４０】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図２５中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００４１】
実施例１
本実施例は半導体装置の製造方法に本発明を適用した例で、第２の熱処理時に半導体ウェハホルダ表面の球面の凹形状に半導体ウェハを密着させて熱処理する例であり、これを図１乃至図７を参照して説明する。
まず、図２に示す様に、Ｐ型半導体基板１１にＮ型ウェル１２を形成し、このＰ型半導体基板１１表面にフィールド酸化膜１３、１３’を選択的に形成する。その後、フィールド酸化膜１３、１３’によって定められた素子形成領域にゲート酸化膜１４’を、例えば熱酸化により約６ｎｍの膜厚で形成し、ドープしたポリシリコン膜１５’を膜厚約１００ｎｍ程堆積した後、パターニングしてポリシリコン電極１５及びゲート酸化膜１４を形成する。
【００４２】
そして、ポリシリコン電極１５の上方から、公知のＰ型不純物となるイオンを例えば、３×１０14程度のドーズ量で注入する。更に、絶縁膜、例えばＳｉＯ2 膜を約１５０ｎｍ程の膜厚で堆積した後、異方性エッチングを行って、ポリシリコン電極１５の側壁部にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）用絶縁膜１６を形成する。
次に、ＢＦ2+イオンを用い、イオン打ち込みエネルギーを１５ＫｅＶとして、３×１０15/ ｃｍ2 のドーズ量でイオン注入を行い、続いて不純物の活性化アニールをＲＴＡにて、約１０００°Ｃで１０秒間程行って、図３に示すようにソース１８とドレイン１９を形成する。
【００４３】
その後、ポリシリコンゲート電極１５や後述するソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、図４に示すように、Ｔｉ膜２０を膜厚約２０ｎｍ程堆積する。その後、窒素雰囲気中で第１の熱処理としてＲＴＡを、約６００°Ｃで６０秒間程行う。このＲＴＡにより、図５に示されるようにＴｉ膜２０がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、低温アニールで形成されるＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”が形成される。
なお、Ｔｉ膜２０が更に薄くなった場合は、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”自体が形成し難くなるため、この段階でも、後述する図１の半導体ウェハホルダ２１を用いて、Ｐ型半導体基板１１上にＴｉ膜２０が形成されている図５に示される状態の未完成の半導体装置が形成されている半導体ウェハの、Ｔｉ膜２０側に圧縮応力を加えて熱処理を行い、確実にＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”を形成する。
【００４４】
この状態でのＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”は、まだ抵抗が大きい。しかし、抵抗を一気に小さくしようとして高温アニールすると、Ｔｉ膜２０が半導体基板１１上の絶縁膜と反応したり、フィールド酸化膜１３、１３’の上に形成されたＴｉ膜２０にシリコンが拡散し、フィールド酸化膜１３、１３’の上においてもＴｉＳｉ2 膜が形成されてしまうという問題が生じるので、まず、低温熱処理にてＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”を形成する工程がとられる。
その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜２０を、硫酸と過酸化水素水の混合液により、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”を残して、除去する。従って、図６に示すようなＣ４９相のＴｉＳｉ2 膜１７ａのポリサイド電極２’を有したＭＯＳトランジスタ１’が形成される。
【００４５】
上記のような条件のＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”は抵抗が高いので、この高抵抗のＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”の低抵抗化を目的とした、第２の熱処理を行う必要がある。
この熱処理を図１のＡ、Ｂに示すような半導体ウェハホルダ２１を用いて行う。ここで図１のＡは熱処理をする際の半導体ウェハホルダ２１上に半導体ウェハ２２（この場合は、図６に示されるようにＰ型半導体基板１１上にＣ４９相のＴｉＳｉ2 膜１７ａが形成されているＭＯＳトランジスタ１’が複数形成されている半導体ウェハの全体を示す）を載置した状態の概略平面図で、図１のＢは、図１のＡの［Ｂ］−［Ｂ］線方向の概略断面図である。
この半導体ウェハホルダ２１は熱伝導率の低い材料、例えば石英にて構成されており、半導体ウェハホルダ２１表面は凹状になっていて、同心円の真空溝２３ａ、２３ｂ、２３ｃと、半径方向に形成され、同心円の真空溝２３ａ、２３ｂ、２３ｃと交叉した真空溝２４ａ、２４ｂ、２４ｃ、２４ｄと、中心部には真空排気系に接続された真空口２５が設けられている。なお、この半導体ウェハホルダ２１表面は球面の凹形状で、この球面の凹形状は、一例として、使用する半導体ウェハ２２の径が６吋ウェハの時、約３７５ｃｍの曲率半径を持つ球面の凹形状である。
【００４６】
第２の熱処理を行う時は、ＲＴＡ炉（図示省略）内に設けられた上記の半導体ウェハホルダ２１上に半導体ウェハ２２を載置する。この状態での半導体ウェハ２２は、破線で示すように、半導体ウェハホルダ２１の外縁部に載置されて平坦な状態となっている。次に真空排気系を作動させると、半導体ウェハ２２は気圧差によって半導体ウェハホルダ２１表面に押しつけられる。この時、半導体ウェハ２２の中心は約１５０μｍほど半導体ウェハ２２の周辺より凹んだ状態となる。
その後、第２の熱処理としてのＲＴＡを、約８００°Ｃで６０秒間行い、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”をＣ５４相のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”に変えるＴｉＳｉ2 膜の低抵抗化処理を行う。
【００４７】
上述した如くして半導体ウェハ２２を凹ますと、半導体基板１１表面部に形成されたＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”には圧縮応力が加わり、この状態で第２の熱処理としてのＲＴＡ処理をすることで、低抵抗のＣ５４相のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”が形成される。そして、Ｃ５４相のＴｉＳｉ2 膜１７ｂのポリサイド電極２”を有したＭＯＳトランジスタ１”が形成される。（図７）
この様に、圧縮応力を加えてＴｉＳｉ2 膜の低抵抗化のアニールをすると、ＴｉＳｉ2 膜を熱凝集反応させずに、低抵抗のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”を形成することができる。
ただ、圧縮応力を強めようとして半導体ウェハホルダ２１表面の凹形状の曲率半径をあまり小さくすると、半導体ウェハ２２にスリップライン等の結晶欠陥が発生するので、半導体ウェハ２２の凹ましは半導体ウェハ２２の弾性変形以内にする必要がある。
【００４８】
この後、図示はしないが、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成し、パッシベーション膜形成等を行って、半導体集積回路を作製する。
上述の様にして半導体装置を作製すれば、ゲート電極の低抵抗化とソース、ドレイン拡散層抵抗の低抵抗化が図れ、高集積で高速化した半導体集積回路が形成できる。
【００４９】
なお、本実施例では、ＭＯＳトランジスタでのしきい値電圧制御のために、ドープしたポリシリコン膜１５’を堆積させてポリシリコン電極１５を形成したが、ドープしていないポリシリコン膜を堆積させた後、別工程でイオンを注入して、ゲート電極の仕事関数を適当な値に設定してもよい。なお、ポリシリコン膜を堆積させた後にするイオン注入は、ソース１８及びドレイン１９を形成する際のイオンを注入により同時に行うのが、工程数削減から好ましい。
【００５０】
実施例２
本実施例は半導体装置の製造方法に本発明を適用した例で、高融点金属膜の堆積時に、半導体ウェハホルダ表面の球面の凸形状に半導体ウェハを密着させて高融点金属膜を堆積する例であり、これを図３乃至図８を参照して説明する。
まず、実施例１と同様にして、Ｐ型半導体基板１１にＮ型ウェル１２、フィールド酸化膜１３、１３’ゲート酸化膜１４、ポリシリコン電極１５、ＬＤＤ用絶縁膜１６、ソース１８とドレイン１９を形成する。すなわち図３に示される状態まで形成する。
【００５１】
次に、スパッタリング法にて、図４に示すようにＴｉ膜２０を膜厚約２０ｎｍ程堆積する。この際、図８のＡ、Ｂに示すような半導体ウェハホルダ３１に半導体ウェハ２２’（この場合は、図３に示されるようにソース１８、ドレイン１９が形成された後の未完成の半導体装置が形成された半導体ウェハ全体を示す）を載せて行う。ここで、図８のＡは半導体ウェハホルダ３１に半導体ウェハ２２’を載置した状態の概略平面図であり、図８のＢは図８のＡの［Ｂ］−［Ｂ］線方向の概略断面図である。この半導体ウェハホルダ３１表面は凸状になっていて、同心円の真空溝３２ａ、３２ｂ、３２ｃと、半径方向に形成され、同心円の真空溝３２ａ、３２ｂ、３２ｃと交叉して半導体ウェハホルダ３１の外縁部まで延びている真空溝３３ａ、３３ｂ、３３ｃ、３３ｄと、中心部には真空排気系に接続された真空口３４が設けられている。また、半導体ウェハホルダ３１外周の側壁には、耐熱性のあるゴム製リング３５が設けられている。このゴム製リング３５は半導体ウェハホルダ３１外周の側壁下部で真空が保持できるよう接着され、半導体ウェハホルダ３１外周の側壁上部では、半導体ウェハホルダ３１外周の側壁より、ある間隔を取って配置されていて、ゴム製リング３５が下方に押し縮められた時の逃げが取ってある。
更に、この半導体ウェハホルダ３１表面は球面の凹形状で、この球面の凸形状は、一例として、使用する半導体ウェハ２２’の径が６吋ウェハの時、約３７５ｃｍの曲率半径を持つ球面の凸形状である。
【００５２】
Ｔｉ膜２０をスパッタリング法により堆積する時は、まず半導体ウェハホルダ３１に半導体ウェハ２２’を載置する。この状態での半導体ウェハ２２’は、破線で示すように、半導体ウェハホルダ３１の外周部にあるゴム製リング３５上に載置されて平坦な状態となっている。次に真空排気系を作動させると、半導体ウェハ２２’は、気圧差により半導体ウェハホルダ３１側に押し下げられ、ゴム製リング３５を圧縮すると同時に半導体ウェハホルダ３１表面に押しつけられる。この時、半導体ウェハ２２’の中心は約１５０μｍほど半導体ウェハ２２’の周辺より突き出た状態となる。
上記のような状態とした半導体ウェハ２２’のポリシリコンゲート電極１５やソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、Ｔｉ膜２０を膜厚約２０ｎｍ程堆積する。
この時の半導体ウェハ２２’の反りが弾性変形以内であれば、スパッタ装置より半導体ウェハ２２’を取り出した段階で、すなわち半導体ウェハ２２’がフラット形状と戻るため、Ｔｉ膜２０には圧縮応力が加わった状態となっている。
【００５３】
その後、窒素雰囲気中で第１の熱処理としてのＲＴＡを、約６００°Ｃで６０秒間程行う。このＲＴＡにより、Ｔｉ膜２０がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”が形成される。（図５）
この第１の熱処理時には、Ｔｉ膜に圧縮応力が加えられた状態となっているので、低温アニールである第１の熱処理において確実にＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”が形成される。
その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜２０を、硫酸と過酸化水素水の混合液により、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”を残して、除去する。（図６）
その後、第１の熱処理としてのＲＴＡを、約８００°Ｃで６０秒間行い、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”をＣ５４相のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”に変えるＴｉＳｉ2 膜の低抵抗化処理を行う。このＴｉＳｉ2 膜の低抵抗化処理時にも、Ｔｉ膜２０が形成する際にできた圧縮応力がＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”に作用し、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”は熱凝集反応させずに、低抵抗のＣ５４相のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”を形成することができる。
【００５４】
この後、図示はしないが、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成し、パッシベーション膜形成等を行って、半導体集積回路を作製する。
上述の様にして半導体装置を作製すれば、ゲート電極の低抵抗化とソース、ドレイン拡散層抵抗の低抵抗化が図れ、高集積で高速化した半導体集積回路が形成できる。
【００５５】
実施例３
本実施例は半導体装置の製造方法に本発明を適用した例で、第２の熱処理を高圧雰囲気中で行う例であり、これを図３乃至図７及び図９を参照して説明する。まず、実施例１と同様にして、Ｐ型半導体基板１１にＮ型ウェル１２、フィールド酸化膜１３、１３’、ゲート酸化膜１４、ポリシリコン電極１５、ＬＤＤ用絶縁膜１６、ソース１８とドレイン１９を形成する。（図３）
次に、ポリシリコンゲート電極１５や後述するソース１８、ドレイン１９が形成される部分の表面の自然酸化膜をスパッタリング法で除去した後、図４に示されるようにＴｉ膜２０を膜厚約２０ｎｍ程堆積する。その後、窒素雰囲気中で第１の熱処理としてのＲＴＡを、約６００°Ｃで６０秒間程行う。このＲＴＡにより、Ｔｉ膜２０がシリコンと接触しているポリシリコンゲート電極１５やソース１８、ドレイン１９部には、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”が形成される。
なお、Ｔｉ膜２０が更に薄くなった場合は、ＴｉＳｉ2 膜自体が形成し難くなるため、この段階でも、後述する図９のＲＴＡ炉により高圧雰囲気中での熱処理により、Ｔｉ膜２０側に圧縮応力を加え、確実にＣ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”を形成する。
その後、このＲＴＡにて形成された絶縁膜上等のＴｉＮ膜および未反応のＴｉ膜２０を、硫酸と過酸化水素水の混合液により、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”を残して、除去する。
【００５６】
次に、図９に示すようなＲＴＡ炉により、第２の熱処理としてのＲＴＡを、約８００°Ｃで６０秒間行い、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”をＣ５４相のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”に変えるＴｉＳｉ2 膜の低抵抗化処理を行う。
ここで、図９に示すＲＴＡ炉は、ステンレス製の筐体５１上下に石英ガラス板５２が、ガスケット５３を介して、石英ガラス板支持部材５４により取り付けられていて、高圧Ｎ2 ガスが導入できる構造となっており、上下の石英ガラス板５２の外部には、半導体ウェハ２２を加熱するためのハロゲンランプ５５が設置されている。ここで、半導体ウェハ２２を載置する基板（図示省略）は、石英ガラス製の台状のもので、ハロゲンランプ５５からの加熱エネルギーをあまり遮らない構造となっている。
上記の第２の熱処理としてのＲＴＡは、このＲＴＡ炉に高圧Ｎ2 ガス、例えば、約５×１０5 ＰａのＮ2 ガスを導入した後、上述の熱処理条件にＲＴＡ処理を行う。この様なＲＴＡ処理を行うと、Ｃ４９相のＴｉＳｉ2 膜１７ａには圧縮応力が加えられた状態となり、Ｃ４９相のＴｉＳｉ2 膜１７ａ、１７ａ’、１７ａ”は熱凝集反応させずに、低抵抗のＣ５４相のＴｉＳｉ2 膜１７ｂ、１７ｂ’、１７ｂ”を形成することができる。
【００５７】
この後、図示はしないが、絶縁膜４１をウェットエッチング法等により除去した後、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
上述の様にして半導体装置を作製すれば、ゲート電極の低抵抗化とソース、ドレイン拡散層抵抗の低抵抗化が図れ、高集積で高速化した半導体集積回路が形成できる。
【００５８】
次に、本発明の第４実施例について、図１０乃至図１９及び図２１を参照して説明する。
【００５９】
まず、上記実施例と同様にＰ型半導体基板１１上に、素子分離絶縁膜であるフィールド酸化膜１３、１３’を、例えば選択酸化法（ＬＯＣＯＳ法）を用いて、例えば３００ｎｍ程度で形成し、ウェルインプラを行ってＰ型半導体基板１１の上方を図１０に示すようにＮ型ウェル１２とする（なお、本実施例では、Ｎ型ウェル１２の下方、すなわちＰ型半導体基板１１は図示省略する）。更に、チャンネルストッパーの形成やしきい値電圧調節や短チャンネル効果の抑制のための不純物イオンの注入を行う。すなわち、チャンネルストップインプラ、しきい値電圧調整インプラ、デープインプラ（場合によってはポケットインプラ）を行う。次に、図１１に示すようにＮ型ウェル１２の上面を熱酸化させることにより、ゲート絶縁膜１４’を、例えば６ｎｍ程度の厚さで形成する。更に、このゲート絶縁膜１４’の上に、図１２で示すようにポリサイドゲート層６３’を堆積させる。このポリサイドゲート層６３’は、本実施例では、例えば７０ｎｍ程度の厚さのＰ型又はＮ型のポリシリコン膜６３ａ’及び、例えば７０ｎｍ程度のタングステンシリサイド膜６３ｂ’の２層からなる。
【００６０】
次に、公知のセルフアライメントコンタクト（ＳＡＣ）技術を用いるために、ポリサイドゲート層６３’の上に、図１３で示すように、オフセット酸化膜６５’を約１５０ｎｍ程度形成する。更に、公知のリソグラフィー技術及びドライエッチング技術を用いて、図１４に示すようにポリサイドゲート層６３’及びオフセット酸化膜６５’を所定のゲート電極形状に整形して、ゲート部６４を形成する。すなわち、このゲート部６４は、下方からそれぞれゲート電極形状となったゲート絶縁膜１４、ポリシリコン膜６３ａとタングステンシリサイド膜６３ｂとからなるポリサイドゲート６３及びオフセット酸化膜６５で構成されている。そして、この上から上記実施例と同様に、ソース６８、ドレイン６９を形成する際のドーズ量より少ない量で、例えば３×１０14程度でＰ型の不純物イオンを注入する。
【００６１】
次に、上記第１実施例のＬＤＤ用絶縁膜１６と同様に、すなわち例えばＳｉＯ2 膜を約１５０ｎｍ程度の膜厚で堆積した後、異方性エッチングを行うことにより、ゲート６４の側壁に、側壁絶縁膜６６を形成する。更に、本実施例では、この上から３×１９15程度のドーズ量で、ＢＦ2 を１０ｋｅＶ程度のエネルギーで注入し（なお、形成する半導体装置がＮＭＯＳトランジスタの場合には、Ａｓを２０ｋｅＶ程度のエネルギーで注入してもよい）、続いて活性化のために、１０００℃、１０秒程度のＲＴＡを行う。これにより、図１５に示されるように接合深さが０．１〜０．１５μｍ程度の浅い接合のソース６８、ドレイン６９が形成される。
【００６２】
次に、図１６に示すように全面に高融点金属層としてＴｉ膜６７を、例えば２０ｎｍ程度、スパッタ法により堆積する。そして、Ｔｉ膜６７を形成した半導体ウェハ６０（これは、本実施例の半導体装置の製造工程中で、図１６に示すようにＴｉ膜が形成されているウェハ全体を示している）を図２１に示すような半導体ウェハホルダ８０を用いて、凹型に変形させる。この半導体ウェハホルダ８０は、上記実施例と同様な材質でなり、球面の凹形状の載置面８０ｂを有し、その載置面８０ｂには、図示しないが上記半導体ウェハホルダ２１と同様に同心円の真空溝やこれに交叉した真空溝が設けられ、複数の真空口８５を介して真空排気系に接続されている。また、半導体ウェハホルダ８０の中央部８０ａは、これまた真空排気系に接続された真空口８５’を有しており、更に上下方向に移動可能な構成となっている。すなわち、まず図２１のＡに示すように半導体ウェハホルダ８０から上昇させた中央部８０ａに半導体ウェハ６０を載置する。そして、その中央部８０ａを下降させるとともに、図示しない真空排気系を作動させて、真空口８５、８５’から真空引きする。すると、半導体ウェハ６０が半導体ウェハホルダ８０に押しつけられ、半導体ウェハ６０は、その外周部から徐々に半導体ウェハホルダ８０の載置面に密着され、結局、半導体ウェハ６０は図２３のＢに示すように凹型に変形させられる。従って、半導体ウェハ６０のＴｉ膜６７が形成されている上面には、矢印Ｐ、Ｐ’の方向に圧縮応力が加わることになる。なおまた、このとき半導体ウェハホルダ８０の載置面８０ｂは、球面の凸形状となっているので、半導体ウェハ６０の表面に最上面に形成されたＴｉ膜６７に、ウェハ面内で均一に圧縮応力が加えることになる。
【００６３】
この状態で、すなわち半導体ウェハ６０の最上層として形成されたＴｉ膜６７に圧縮応力が加えられた状態で、第１の熱処理として、６００℃、約６０秒程度のＲＴＡを行う。すると、チタン膜６７と、これに当接しているシリコン層、すなわちソース６８、ドレイン６９とが反応し、図１７に示されるように、ソース６８及びドレイン６９上にＣ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’が形成される。
【００６４】
チタンとシリコンとの反応では、その総体積は減少する（チタン１に対して、シリコン２．４を消費して、約２．５のＴｉＳｉ2 が形成される）ため、見かけの活性化エネルギーは増大する。そのため、その反応が緩慢となり、Ｃ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’が生成されにくい。しかしながら、本実施例では、半導体ウェハのＴｉ膜６７に圧縮応力を加えた状態で、高融点金属であるＴｉのシリサイド化を行うようにしたので、見かけ上の活性化エネルギーを低くすることができる。従って、温度を低く設定しても、反応を促進させることができるので、高温とする必要がなく、熱凝集を伴わないＣ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’を形成することができる。
【００６５】
そして、未反応のＴｉ膜６７を、例えばアンモニア過水を用いたウェットエチングで除去し、図１８の状態を有した半導体ウェハを、上述した半導体ウェハホルダ８０を用いて、再び凹形状に変形させ、ＴｉＳｉ2 膜７０ａ、７０ａ’に圧縮応力を加える。この状態で、第２の熱処理として例えば８００℃で６０秒間程度のＲＴＡを行う。すると、第１の熱処理で形成されたＣ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’が相転移し、図１９に示すように、より低抵抗なＣ５４相のＴｉＳｉ2 膜７０ｂ、７０ｂ’が得られる。
【００６６】
なお、この相転移の反応では、約５％程度の体積減少を伴い、及び従来例で上述したように薄膜チタンの反応のため、その相転移の活性化エネルギーが増大するのであるが、ＴｉＳｉ2 膜７０ａ、７０ａ’に圧縮応力を加えた状態で、ＴｉＳｉ2 膜７０ａ、７０ａ’の熱処理を行うので、見かけの活性化エネルギーを低くすることができる。従って、薄膜のＴｉＳｉ2 膜を形成する際に、相転移させるための温度を低く設定しても、反応を促進させることができるので、凝集を伴わない低抵抗のＣ５４相のＴｉＳｉ2 膜７０ｂ、７０ｂ’を容易に得ることができる。
【００６７】
そして、この後、図示はしないが、上記実施例と同様に、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００６８】
本実施例では、高融点金属シリサイドを形成する第１の熱処理時及び高融点金属シリサイドをより低抵抗な相に相変換する第２の熱処理時において、高融点金属であるＴｉ膜６７及び高融点金属シリサイドであるＴｉＳｉ2 膜７０ａ、７０ａ’に圧縮応力を加えるために、凹形状の載置面を有する半導体ウェハホルダ８０を用いたが、これの代わりに、上記第３実施例に示したように、反応炉及び熱処理炉を高圧にして、圧縮応力を加えるようにしてもよい。しかしながら、反応炉及び熱処理炉を高圧にすると、これら炉の雰囲気のガス（例えば窒素雰囲気であれば窒素であり、大気中であれば窒素や酸素）とＴｉ膜６７とがＴｉ膜６７の表面で反応し、Ｔｉ膜６７の窒化や酸化が行われ易くなって、チタンシリサイドとなるべきＴｉ膜６７が消費されるので、所定の反応ができなくなる恐れがある。従って、本実施例で半導体ウェハを変形させることにより、圧縮応力を加えるほうが望ましい。
【００６９】
なお、本実施例では、高融点金属シリサイドとしてチタンシリサイドを用いて、第２の熱処理時に、同一の組成式ＴｉＳｉ2 で示される膜で、高抵抗なＣ４９相のＴｉＳｉ2 膜から低抵抗なＣ５４相のＴｉＳｉ2 膜へと相変換させたが、第２の熱処理時に、高抵抗な相から、低抵抗な相へと相変換すれば、同一の組成式を有しない場合でもよく、例えば、高融点金属シリサイドとしてコバルトシリサイドを用いる場合には、高抵抗のＢ相（組成式がＣｏＳｉで示される）のコバルトシリサイドから、低抵抗のＣ相（組成式がＣｏＳｉ2 で示される）のコバルトシリサイドに相変換させるようにしてもよい。
【００７０】
次に、本発明の第５実施例について、図１５乃至図１９及び図２２を参照して説明するが、上記実施例と同様な部分については、同一の符号を付け、その説明は省略する。
【００７１】
本実施例では、上記第４実施例と同様に、図１５に示すようにソース６８及びドレイン６９までを形成した後、図１６に示すように、例えばスパッタ法などによりＴｉ膜６７を形成する。この際に、図２２に示すような半導体ウェハホルダ９０を用いて、半導体ウェハ６０’（これは、本実施例の半導体装置の製造工程中で、図１５に示すようにソース６８及びドレイン６９が形成された直後のウェハ全体を示している）を凸形状に変形させる。この半導体ウェハホルダ９０は、球面の凸形状の載置面９０ｂを有し、その載置面９０ｂには、上記半導体ウェハホルダ３１と同様に同心円の真空溝９３やこれに交叉した図示しない真空溝が設けられ、中央部の真空口９５及び外周部の真空口９５’を介して真空排気系に接続されている。また、半導体ウェハホルダ９０のリング状の外周部９０ａは、これまた真空排気系に接続された真空口９５”を有し、上下方向に移動可能な構成となっている。なお、外周の側壁には、上記第２実施例の半導体ウェハホルダ３１と同様に、外周の側壁下部で真空が保持できるように、図示しないゴム製リングが設けられている。すなわち、まず、図２２のＡに示すように半導体ウェハホルダ９０から上昇させた外周部９０ａに半導体ウェハ６０’を載置する。そして、その外周部９０ａを下降させるとともに、図示しない真空排気系を作動させて、真空口９５、９５’、９５”から真空引きする。すると、半導体ウェハ６０’が半導体ウェハホルダ９０に押しつけられ、半導体ウェハ６０’は、その外周部から徐々に半導体ウェハホルダ９０の載置面に密着され、結局、半導体ウェハ６０’は図２２のＢに示すように凹型に変形させられる。
【００７２】
このようにしてチタン膜６７を形成した後、半導体ウェハ６０をフラット状態に戻す。すると、チタン膜６７には圧縮応力が加わえられた状態となる。なお、半導体ウェハホルダ９０の載置面９０ｂは、球面の凸形状となっているので、半導体ウェハ６０の表面に最上面に形成されたＴｉ膜６７には、半導体ウェハ６０をフラット形状に戻すことによって、半導体ウェハ６０面内で均一に圧縮応力が加えられる。
【００７３】
次に、Ｔｉ膜６７が形成された半導体ウェハ６０を、上記第４実施例と同様に、すなわち図２１で示されるように凹形状に変形させて、Ｔｉ膜６７を熱処理してシリサイド化し、Ｃ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’を形成する。本実施例の半導体ウェハ６０に形成されているＴｉ膜６７には、上記第４実施例と全く同様な凸形状に変形させても、フラット状態ですでに圧縮応力が加えられているのであるから、シリサイド化する際には上記第４実施例よりも大きい圧縮応力が加えられている。そのため、上記第４実施例よりも、更に、見かけ上の活性化エネルギーを低下させることができ、一層、容易にＣ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’を得ることができる。
【００７４】
その後、未反応のＴｉ膜６７及びシリサイド化した際に生じたＣ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’以外のチタン化合物を除去する。そして、この図１８に示される状態となった半導体ウェハを、再び、上記第４実施例と同様に、凹形状に変形させ、熱処理を行って、Ｃ４９相のＴｉＳｉ2 膜７０ａ、７０ａ’を相変換させて、Ｃ５４相のチタンシリサイド７０ｂ、７０ｂ’を形成する。そして、その後、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００７５】
すなわち、本実施例では、Ｔｉ膜６７をシリサイド化する第１の熱処理時に、Ｔｉ膜６７が上面に形成された半導体ウェハ６０を凹形状として、Ｔｉ膜６７に圧縮応力を加えるだけではなく、Ｔｉ膜６７を形成する前の半導体ウェハ６０’を凸形状とした状態でＴｉ膜６７を堆積させ、それをフラット形状に戻すことによって、Ｔｉ膜６７に圧縮応力を加えるようにもしているので、凹形状のとする反りを大きくせずとも、Ｔｉ膜６７に加える圧縮応力を大きくすることができる。
【００７６】
なお、本実施例では、半導体ウェハを凹形状としてＴｉ膜６７を堆積させた後にフラット形状に戻し、更にその半導体ウェハ６０を凹形状としてＴｉ膜６７を反応させることで、大きな圧縮応力をＴｉ膜６７に加えるようにしたが、これを高圧の反応炉の内部で行うようにして、更に大きな圧縮応力を与えるようにしてもよい。また、半導体ウェハを凸形状としてＴｉ膜６７を堆積させた後にフラット形状に戻し、半導体ウェハ６０を凹形状とせずに、反応炉の内部を高圧にすることによって、大きな圧縮応力を得るようにしてもよい。しかしながら、上記実施例で上述したように、圧縮応力を加えるために反応炉の内部を高圧とすると、反応時にＴｉ膜の表面で窒化や酸化が行われる恐れがある。
【００７７】
次に、本発明の第６実施例について、図１５、図２０及び図２１を参照して説明するが、上記実施例と同様な部分については、同一の符号を付け、その説明は省略する。
【００７８】
本実施例でも、ソース６８、ドレイン６９を形成するまでは、すなわち図１５に示す状態となるまでは、上記第４実施例と全く同様な工程で製造する。図１５の状態と成った後に、Ｔｉ膜６７’を、上記第４、第５実施例より薄い膜厚で、例えば約１０ｎｍ程度の膜厚で堆積する。そして、これを上記実施例で述べた半導体ウェハホルダ８０を用いて、半導体ウェハを凹形状に変形させ、すなわちＴｉ膜６７’に圧縮応力を加える。この状態で、高温のアニールを行って、例えば８００℃、６０秒程度のＲＴＡを行って、この図２０に示されるような低抵抗のＣ５４相のＴｉＳｉ2 膜７２ｂ、７２ｂ’を形成する。
【００７９】
そして、アンモニア過水を用いたウェットエッチングで、未反応のチタン膜６７’を除去し、上記実施例と同様に、層間絶縁膜の形成、コンタクトホールの形成、Ｔｉ／ＴｉＮのバリアメタル膜形成、ＳｉやＣｕを含むＡｌ合金又はＷ膜を形成し、パターニングして電極配線を形成、パッシベーション膜形成等を行って、半導体集積回路を作製する。
【００８０】
本実施例では、チタン膜６７’を用いても、その膜厚が１０ｎｍ程度と小さいので、フィールド酸化膜１３、１３’上に形成されたのチタン膜６７’にシリコンが拡散する前に、チタン膜６７’がシリサイド化されて消費されるため、フィールド酸化膜１３、１３’の上にチタンシリサイドが形成されることがない。従って、シリサイド化と低抵抗化とを一回の熱処理で行って、低抵抗なチタンシリサイド７２ｂ、７２ｂ’をソース６８及びドレイン６９上に形成することができる。
【００８１】
なお、本実施例では、高融点金属シリサイドとしてＴｉＳｉ2 膜を用いたため、膜厚を薄くすることでフィールド酸化膜１３、１３’上に形成しないようにした。しかしながら、例えばコバルトのような、シリコンとの反応ではコバルト自身がシリコン中に拡散していく材料を高融点金属として用いれば、一回の熱処理で、（すなわち高抵抗なコバルトシリサイド（組成式がＣｏＳｉで示される）膜を形成せずに）低抵抗のコバルトシリサイド（組成式がＣｏＳｉ2 で示される）膜を形成してもよい。この場合にも、シリサイド化する際に、高融点金属に圧縮圧力を加えることで、見かけ上の活性化エネルギーを低くすることができるので、容易に、しかも確実に高融点金属シリサイドを得ることができる。
【００８２】
次に、本発明の第７実施例について、図１５、図２３及び図２４を参照して説明するが、上記実施例と同様な部分については、同一の符号を付し、その詳細な説明は省略する。なお本実施例は、上記実施例と異なり高融点金属としてコバルトを用いている。
【００８３】
上記実施例と同様にして、ソース６８、ドレイン６９までを図１５に示す状態のように形成した後、上記実施例のチタン膜６７、６７’の代わりに、コバルト膜７３を形成する。そして、このコバルト膜７３を最上面に形成した半導体ウェハを、例えば半導体ウェハホルダ８０を用いて凹形状に変形させて、第１の熱処理として約５５０℃、６０秒程度のＲＴＡを行い、コバルト膜７３と、シリコンでなるソース６８及びドレイン６９とを反応させて、図２３に示されるように、低抵抗のＣ相（すなわち組織式がＣｏＳｉ2 ）のコバルトシリサイド層７４ａ、７４ａ’を形成する。
【００８４】
このコバルトシリサイド層７４ａ、７４ａ’は低抵抗ではあるが、シリコンとの界面での均一性が悪く、すなわち図２３に示されているように、ソース６８及びドレイン６９の界面が均一でなく、リーク電流が大きく発生する。そこで、図２３の未反応のコバルト膜７３を除去した後、コバルトシリサイド層７４ａ、７４ａ’を形成した半導体ウェハ７５’を、上記実施例で上述した半導体ウェハホルダ２１や半導体ウェハホルダ８０を用いて、凹形状に変形させて、コバルトシリサイド層７４ａ、７４ａ’に圧縮応力を加え、この状態で、第２の熱処理として約８００℃で６０秒程のＲＴＡを行う。すると、図１８に示すように、膜厚が均一なコバルトシリサイド層７４ｂ、７４ｂ’が形成される。
【００８５】
本実施例では、第２の熱処理時に圧縮応力を加えたため、見かけ上の活性化エネルギーが低下するので、容易にコバルトシリサイド層７４の膜厚を均一にすることができる。従って、リーク電流を小さくすることが容易にできる。
【００８６】
なお、本実施例では、膜厚を均一にするための第２の熱処理を行う際に、半導体ウェハを凹形状に変形させることによって圧縮応力を加えているが、圧縮縮応力を加える方法は他の方法でもよく、例えば上述したように、熱処理を行う熱処理炉の内部の圧力を高圧とすることにより、圧縮応力を加えるようにしてもよいし、例えば凸形状の載置面９０ｂを有する半導体ウェハホルダ９０を用いて、コバルトシリサイド層７４ａ、７４ａ’となるコバルト膜７３を堆積させ、フラット形状に戻すことで圧縮応力を加えるようにしてもよい。また、凹形状に変形させることと、高圧にすること、凸形状に変形させてコバルトを堆積させた後フラット形状に戻すことを、それぞれ組み合わせるようにしてもよい。
【００８７】
なおまた、本実施例では、膜厚を均一にするために圧縮応力を加えて第２の熱処理を行ったコバルトシリサイド層７４について説明したが、これは勿論、他の高融点金属シリサイド層についても同様に行えることである。従って、従来では、膜厚ムラのためソース、ドレイン拡散層を高融点金属シリサイド層であるチタンシリサイド層が突き抜けリーク電流が増大するとう問題を防ぐため、チタンシリサイドをある程度厚くしなければ成らなかったが、本実施例のように圧縮応力を加えた状態で熱処理をすることにより、容易に膜厚を均一にすることができるので、更なる浅接合とすることができ、一層の半導体装置の高集化・高速化を図ることができる。
【００８８】
以上、本発明の各実施例について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００８９】
例えば、上記実施例では、高融点金属シリサイドとして最も比抵抗の小さなＴｉＳｉ2 膜とＣｏＳｉ2 膜とについて説明したが、その他の高融点金属シリサイドを用いてもよい。この場合、半導体プロセスに用いられる温度（約４００℃〜９００℃）でシリサイド化する高融点金属、例えば上記実施例で述べたＴｉ、ＣｏやＮｉ、Ｐｔ、Ｍｏ等の高融点金属を用いてシリサイド化すれば、半導体プロセスと良く整合のとれたシリサイドプロセスを行うことができる。
【００９０】
また、本実施例では、圧縮応力を加える方法として、高融点金属を堆積させる際に、半導体ウェハを凸形状に変形させる方法、高融点金属シリサイドを形成する熱処理時び／又は高融点金属シリサイド層を熱処理する熱処理時に、半導体ウェハをは凹形状に変形させる又は高圧下で行う方法、及びこれらを組み合わせる方法を示したが、圧縮応力を与える方法であれば、これに限定されることはない。
【００９１】
更に、上記実施例では、高融点金属を堆積させる際に、スパッタ法を用いたが、他の方法、例えばＣＶＤ法により行ってもよい。
【００９２】
また、上記実施例では、凹形状又は凸形状の載置面を有する半導体ウェハホルダを用い、この半導体ウェハホルダの載置面に真空吸着により密着させて、半導体ウェハを凹形状又は凸形状に変形させるようにしたが、他の方法、例えば、半導体ウェハホルダの載置面の形状とほぼ同様な凸形状又は凹形状の下面を有する部材を用い、この部材の下面と半導体ウェハホルダの載置面との間に半導体ウェハを挿入して、この部材を半導体ウェハの上方から押圧することによって凸形状又は凹形状に変形させるようにしてもよい。また、半導体ウェハを凹形状又は凸形状の載置面を有する半導体ウェハホルダを用いて、凹形状又は凸形状に変形させるようにしたが、勿論、他の装置を用いて、半導体ウェハを凸形状又は凹形状と変形させるようにしてもよい。
【００９３】
また、本発明を３例の実施例においては、Ｐ型半導体基板を用いた半導体装置のＰ型ＭＯＳトランジスタに本発明を適応した場合について説明したが、Ｐ型とＮ型ＭＯＳトランジスタの搭載される半導体装置にも、常法に準ずるプロセスを付加することで本発明が適応でき、また、Ｎ型半導体基板を用いたＰ型とＮ型ＭＯＳトランジスタを搭載する半導体装置にも本発明が適応できることは自明である。
その他、本発明の技術的思想の範囲内で、プロセス条件は適宜変更が可能である。
【００９４】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法は、低温熱処理である第１の熱処理時には、高融点金属層が堆積された半導体ウェハの表面の高融点金属層に圧縮応力が加わえられた状態で、高融点金属シリサイド層を形成する第１の熱処理を行って、容易に高融点金属シリサイド層の形成を可能にするとともに、特性改善のための第２の熱処理を、高融点金属シリサイド膜に圧縮応力を加えながら行うことで、より確実に熱処理を行うことができる。
【００９５】
更に、第２の熱処理が、低抵抗化のための熱処理であれば、半導体装置を微細化しても、熱凝集反応させずに、低抵抗な高融点金属シリサイド層の形成を容易に行うことができる。また、第２の熱処理が、リーク電流低減のために膜厚を均一にするものであっても、その熱処理を確実に行うことができる。
【００９６】
また、凹型の載置面を有した半導体ウェハホルダを用いて半導体ウェハを密着させて凹形状と変形させるか、凸型の載置面を有した半導体ウェハホルダを用いて半導体ウェハを密着させて凸形状と変形させることにより、従来の半導体装置の製造ラインで、わずかな装置改造にて、高融点金属層又は高融点金属シリサイド層に圧縮応力を加えることができるので、コストの大幅な上昇を伴わずに、高融点金属シリサイド層の形成又は高融点金属シリサイド層の特性改善を確実に、しかも容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例における半導体装置の製造方法の第２の熱処理工程に用いた、半導体ウェハを密着させて凹形状と変形させる凹型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図１のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図２】本発明の第１実施例における半導体装置の製造方法の第１段階を説明する未完成の半導体装置の概略断面図である。
【図３】本発明の第１実施例における半導体装置の製造方法の第２段階を説明する未完成の半導体装置の概略断面図である。
【図４】本発明の第１実施例における半導体装置の製造方法の第３段階を説明する未完成の半導体装置の概略断面図である。
【図５】本発明の第１実施例における半導体装置の製造方法の第４段階を説明する未完成の半導体装置の概略断面図である。
【図６】本発明の第１実施例における半導体装置の製造方法の第５段階を説明する未完成の半導体装置の概略断面図である。
【図７】本発明の第１実施例における半導体装置の製造方法の第６段階を説明する未完成の半導体装置の概略断面図である。
【図８】本発明の第２実施例における半導体装置の製造方法のチタン膜を堆積する際に用いた、第２の熱処理工程に用いた半導体ウェハを密着させて凸形状と変形させる凸型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図８のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図９】本発明の第３実施例における半導体装置の製造方法の第２の熱処理工程に用いられるＲＴＡ炉の概略断面図である。
【図１０】本発明の第４実施例における半導体装置の製造方法の第１段階を説明する未完成の半導体装置の概略断面図である。
【図１１】本発明の第４実施例における半導体装置の製造方法の第２段階を説明する未完成の半導体装置の概略断面図である。
【図１２】本発明の第４実施例における半導体装置の製造方法の第３段階を説明する未完成の半導体装置の概略断面図である。
【図１３】本発明の第４実施例における半導体装置の製造方法の第４段階を説明する未完成の半導体装置の概略断面図である。
【図１４】本発明の第４実施例における半導体装置の製造方法の第５段階を説明する未完成の半導体装置の概略断面図である。
【図１５】本発明の第４実施例における半導体装置の製造方法の第６段階を説明する未完成の半導体装置の概略断面図である。
【図１６】本発明の第４実施例における半導体装置の製造方法の第７段階を説明する未完成の半導体装置の概略断面図である。
【図１７】本発明の第４実施例における半導体装置の製造方法の第８段階を説明する未完成の半導体装置の概略断面図である。
【図１８】本発明の第４実施例における半導体装置の製造方法の第９段階を説明する未完成の半導体装置の概略断面図である。
【図１９】本発明の第４実施例における半導体装置の製造方法の第１０段階を説明する未完成の半導体装置の概略断面図である。
【図２０】本発明の第６実施例における半導体装置の製造方法の途中の段階を説明する未完成の半導体装置の概略断面図である。
【図２１】本発明の第４実施例における半導体装置の製造方法の第２の熱処理工程に用いた、半導体ウェハを密着させて凹形状と変形させる凹型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図２１のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図２２】本発明の第５実施例における半導体装置の製造方法の高融点金属を堆積する際に用いた、半導体ウェハを密着させて凸形状と変形させる凸型の載置面を有した半導体ウェハホルダを示し、Ａは、半導体ウェハホルダの概略平面図、Ｂは図２２のＡにおける［Ｂ］−［Ｂ］線方向の概略断面図である。
【図２３】本発明の第７実施例における半導体装置の製造方法におけるコバルトシリサイド膜を形成した直後の状態を示す未完成の半導体装置の概略断面図である。
【図２４】本発明の第７実施例における半導体装置の製造方法における形成したコバルトシリサイド膜を熱処理した後の状態を示す未完成の半導体装置の概略断面図である。
【図２５】従来例による半導体装置の製造方法を説明するためのＭＯＳトランジスタの概略断面図である。
【符号の説明】
１’、１”……ＭＯＳトランジスタ、２’、２”……ポリサイド電極、１１……半導体基板、１３、１３’……フィールド酸化膜、１４……絶縁膜、１５……ポリシリコンゲート電極、１７ａ、１７ａ’、１７ａ”……Ｃ４９相のＴｉＳｉ2 膜、１７ｂ、１７ｂ’、１７ｂ”……Ｃ５４相のＴｉＳｉ2 膜、１８……ソース、１９……ドレイン、２１……半導体ウェハホルダ、２２、２２’……半導体ウェハ、３１……半導体ウェハホルダ、５０……高圧ＲＴＡ炉、６０、６０’……半導体ウェハ、６３……ポリサイドゲート、６７、６７’……Ｔｉ膜、７０ａ、７０ａ’……Ｃ４９相のＴｉＳｉ2 膜、７０ｂ、７０ｂ’……Ｃ５４相のＴｉＳｉ2 膜、７２ｂ、７２ｂ’……Ｃ５４相のＴｉＳｉ2 膜、７４ａ、７４ａ’、７４ｂ、７４ｂ’……コバルトシリサイド層、８０……半導体ウェハホルダ、８０ａ……中心部、８０ｂ……載置面、９０……半導体ウェハホルダ、９０ａ……外周部、９０ｂ……載置面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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