(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層上にビットラインを形成するための導電層パターンを形成する段階と、
前記第１絶縁層及びビットラインパターンを完全に包むように第２絶縁層を形成する段階と、
前記第２絶縁層の上に、前記第３絶縁層を形成する段階と、
ビットラインパターンとビットラインパターンとの間の領域の前記第３絶縁層、前記第２絶縁層及び第１絶縁層をエッチングしてストレージノードコンタクトホールを形成する段階と、
前記コンタクトホールを含んで前記第３絶縁層上に第１導電層、第１導電層とエッチング選択比を有する物質層、そして第２導電層を順に形成する段階と、
前記第２導電層及び物質層をストレージノード形成のためのマスクを用いて、前記第１導電層をエッチング停止層としてパターニングする段階と、
前記第２導電層パターン及び物質層パターンを含んで前記第１導電層上に第３導電層を形成する段階と、
前記第３導電層及びその下部の第１導電層を前記第３絶縁層の表面が露出されるように全面エッチバック工程でエッチングし、前記第２導電層パターン及び物質層パターンの両側壁にポリスペーサを形成し、これにより、前記第１導電層、第２導電層、そして第３導電層によるストレージノードを形成する段階とを含み、前記第３絶縁層は前記第１導電層と優れたエッチング選択比を有することを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項２】
前記第１及び第２、そして第３導電層は、ポリシリコン膜であることを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項３】
前記第１及び第２、そして第３導電層は、１００Å−１００００Åの厚さ範囲を有することを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項４】
前記第１導電層は、５００Å−５０００Åの厚さ範囲を有することを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項５】
前記第２導電層は、５００Å−５０００Åの厚さ範囲を有することを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項６】
前記第３導電層は、１００Å−３０００Åの厚さ範囲を有することを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項７】
前記物質層は、絶縁層及び導電層の中いずれか一つであることを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項８】
前記絶縁層は、ＡＰＣＶＤ及びＬＰＣＶＤの中いずれか一つの方法により比較的速く蒸着される酸化膜であることを特徴とする請求項７に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項９】
前記導電層は、タングステン、窒化チタン、タングステンシリサイド、そしてチタンシリサイドの中いずれか一つであることを特徴とする請求項７に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項１０】
前記物質層は、２０００Å−３００００Åの厚さ範囲を有することを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭセルキャパシタ(ＤＲＡＭ cell capacitor)の製造方法に関するものであり、より詳しくは、ストレージノード(storage ＮＯＤＥ)の誤整列(misalign)時オーバーエッチング(overetch)及び後続洗浄(cleaning)工程等によるストレージノードの倒れ(falldown)を防止するＤＲＡＭセルキャパシタのストレージノード形成方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭにおいて、製品特性と密接な関係のあるセルキャパシタンスは、適正値以上の値、例えば、２５ｆＦ／セルが要求され、その値は大きければ大きいほど良い。
しかし、セルの密度(cell density)が増えれば増えるほどデザインルール(design rule)が小さくなって実際工程マージン、例えば、コンタクトプラグとストレージノードとの間のオーバーラップ(overlap)が小さくなり、同時に狭い面積で大きいキャパシタンスを得るためにストレージノードの高さ(height)が高くなっている。
【０００３】
図１は、従来のＤＲＡＭセルキャパシタのストレージノード１０の構造を示す断面図であり、図２は、ＤＲＡＭセルキャパシタのストレージノード１０の誤整列による問題点を示す断面図である。
図１を参照すると、従来の１Ｇ  ＤＲＡＭ及び２５６Ｍ  ＤＲＡＭ製品のストレージノード１０の構造は、半導体基板(図示せず)上に絶縁層２、６が形成されている。絶縁層２、６内にビットラインパターン(bit line pattern)４ａ、４ｂが形成されている。ビットラインパターン４ａと４ｂとの間の絶縁層２、６を貫いて、半導体基板の一部が露出されるようにストレージノードコンタクトホール(storage node contact hole)８が形成されている。コンタクトホール８を含んで絶縁層２、６上にストレージノード１０が形成されている。
【０００４】
例えば、０．３４ピッチ(pitch)のセルで、コンタクトホール８の大きさ‘Ａ’は、１００−１３０ｎｍであり、ストレージノード１０の上部大きさ‘Ｂ’は、１６０ｎｍ程度である。したがって、コンタクトホール８に対するストレージノード１０のオーバーラップマージン(overlap margin)は、１５−３０nm/sideしかない。また、ストレージノード１０の高さ(height)‘Ｈ’は、所望のセルキャパシタンスを得るために１００００Å程度と極めて高く形成される。
【０００５】
上述の理由によって、ストレージノード１０として主に用いられるドーピングされたポリシリコン膜(doped poly−Ｓｉ）の蒸着時間が極めて長くなる工程上の問題点が生じる。また、図２のように、ストレージノード１０が誤整列された際、オーバーエッチングによるアンダカット部位(参照番号１２)が発生し、結果的に後続洗浄(cleaning)工程等により、ストレージノード１０が倒れる(fall down)問題点が生じる。
【０００６】
【発明が解決しようとする課題】
本発明は、上述の諸般問題を解決するために提案されたものとして、ストレージノードの高さを維持しながら、すなわち、セルキャパシタンスを維持しながらストレージノード形成のためのポリシリコン膜の厚さを減少させることができるＤＲＡＭセルキャパシタの製造方法を提供する。
【０００７】
本発明の他の目的は、ストレージノード形成時、全体ストレージノード形成のためのポリシリコン膜のエッチング量(etchamount)を最小化でき、ストレージノードが誤整列されてもオーバーエッチング及び後続洗浄工程等によりストレージノードが倒れることを防止できるＤＲＡＭセルキャパシタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、ＤＲＡＭセルキャパシタの製造方法は、半導体基板上に第１絶縁層を形成する段階と、第１絶縁層上にビットラインを形成するための導電層パターンを形成する段階と、第１絶縁層及びビットラインパターンを完全に包むように第２絶縁層を形成する段階と、ビットラインパターン相互間の領域の第２絶縁層及び第１絶縁層をエッチングしてストレージノードコンタクトホールを形成する段階と、コンタクトホールを含んで第２絶縁層上に第１導電層、第１導電層とエッチング選択比を有する物質層、そして第２導電層を順に形成する段階と、第２導電層及び物質層をストレージノード形成のためのマスクを用いてパターニングする段階と、第２導電層パターン及び物質層パターンを含んで第１導電層上に第３導電層を形成する段階と、第３導電層及びその下部の第１導電層を第２絶縁層の表面が露出されるように全面エッチバック工程でエッチングし、第２導電層パターン及び物質層パターンの両側壁にポリスペーサを形成し、これにより、第１導電層、第２導電層、そして第３導電層によるストレージノードを形成する段階とを含む。
【０００９】
この方法の望ましい実施形態において、第１及び第２、そして第３導電層は、ポリシリコン膜である。
この方法の望ましい実施形態において、第１及び第２、そして第３導電層は、１００Å−１００００Åの厚さ範囲を有する。
この方法の望ましい実施形態において、第１導電層は、５００Å−５０００Åの厚さ範囲を有する。
【００１０】
この方法の望ましい実施形態において、第２導電層は、５００Å−５０００Åの厚さ範囲を有する。
この方法の望ましい実施形態において、第３導電層は、１００Å−３０００Åの厚さ範囲を有する。
この方法の望ましい実施形態において、物質層は、絶縁層及び導電層の中いずれか一つである。
【００１１】
この方法の望ましい実施形態において、絶縁層は、ＡＰＣＶＤ(Atmospheric Chemical Vapor Deposition)及びＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)の中いずれか一つの方法により比較的速く蒸着される酸化膜である。
この方法の望ましい実施形態において、導電層は、Ｗ、ＴｉＮ、Ｗシリサイド、そしてＴｉシリサイドの中いずれか一つである。
この方法の望ましい実施形態において、物質層は、２０００Å−３００００Åの厚さ範囲を有する。
【００１２】
図６を参照すると、本発明の実施形態による新規なＤＲＡＭセルキャパシタの製造方法は、半導体基板上に形成された絶縁層をエッチングしてストレージノードコンタクトホールが形成される。コンタクトホールを含んで上部絶縁層上に第１導電層、第１導電層とエッチング選択比を有する物質層、そして第２導電層が順に形成される。第２導電層及び物質層がストレージノード形成のためのマスクによりパターニングされる。第２導電層パターン及び物質層パターンを含んで第１導電層上に第３導電層が形成される。第３導電層及びその下部の第１導電層が全面エッチバック工程でエッチングされてポリスペーサ(poly spacer)が形成される。
【００１３】
これにより、第１及び第２導電層、そして第３導電層によるストレージノードが形成される。このような半導体装置の製造方法により、既存のストレージノードの高さを維持しながら、すなわち、セルキャパシタンスを維持しながらストレージノードポリの厚さを減らすことができ、工程スループット(throughput)を減らすことができる。また、ストレージノード形成時エッチング量を最小化でき、オーバーエッチング量を減らすことができ、これにより、ストレージノードが誤整列されてもオーバーエッチング及び後続洗浄工程等によりストレージノードが倒れることを防止できる。
【００１４】
以下、図３を参照して本発明の実施形態を詳しく説明する。
図３ないし図６は、本発明の実施形態によるＤＲＡＭセルキャパシタのストレージノード１１８の形成方法を順次的に示す断面図である。
図３を参照すると、本発明の実施形態によるストレージノード１１８形成方法は、まず、半導体基板(図示せず)上に平坦な上部表面を有する第１絶縁層１００が形成される。第１絶縁層１００上にビットラインを形成するための導電膜パターン１０２ａ、１０２ｂが形成される。第１絶縁層１００及びビットラインパターン１０２ａ、１０２ｂを完全に包むように平坦な上部表面を有する第２絶縁層１０４が形成される。
【００１５】
第１及び第２絶縁層１００、１０４は、例えば、酸化膜で形成される。第２絶縁層１０４上に第３絶縁層１０６が選択的(option)に形成される。第３絶縁層１０６は、後続工程で形成される第１ポリシリコン層１１０と優れたエッチング選択比を有する物質、例えば、酸化膜または、シリコン窒化膜(ＳｉＮ)等で形成される。ポリシリコン対酸化膜のエッチング選択比がポリシリコン対シリコン窒化膜のエッチング選択比よりもっと優れている。シリコン窒化膜は、後続酸化工程でビットラインパターン１０２ａ、１０２ｂが酸化されることを防止するため一般的に用いられている。第３絶縁層１０６は、１００Å−１００００Åの厚さ範囲内で形成される。
【００１６】
ビットラインパターン１０２ａと１０２ｂとの間の領域の第３絶縁層１０６、第２絶縁層１０４、そして第１絶縁層１００をエッチングしてストレージノードコンタクトホール１０８が形成される。
コンタクトホール１０８を含んで第３絶縁層１０６上にストレージノード１１８形成のための第１ポリシリコン層１１０が形成される。第１ポリシリコン層１１０は、１００Å−１００００Åの厚さ範囲内で形成され、望ましくは、５００Å−５０００Å厚さ範囲内で形成される。
【００１７】
第１ポリシリコン層１１０上に第１ポリシリコン層１１０とエッチング選択比を有する物質層１１２、例えば、酸化膜などの絶縁層または、導電層が形成される。物質層１１２が酸化膜の場合、この酸化膜は、ＡＰＣＶＤまたは、ＬＰＣＶＤ等の方法で速く蒸着されて工程スループットを減らすようになる。また、物質層１１２として、導電層(Ｗ、ＴｉＮ、Ｗ−silicide、Ｔｉ−silicide）が用いられる場合、ストレージノード１１８の面抵抗(sheet resistance)が減る。物質層１１２は、２０００Å−３００００Åの厚さ範囲内で形成される。
【００１８】
物質層１１２上にストレージノード１１８を形成するための第２ポリシリコン層１１４が形成される。第２ポリシリコン層１１４は、１００Å−１００００Åの厚さ範囲内で形成され、望ましくは、５００Å−５０００Åの厚さ範囲内で形成される。
図４において、第２ポリシリコン層１１４及び物質層１１２は、ストレージノード１１８形成のためのマスク、例えば、フォトレジスト膜パターンを用いてパターニングする。この際、物質層１１２エッチング時第１ポリシリコン層１１０がエッチング停止層となる。
【００１９】
図５を参照すると、第２ポリシリコン層パターン１１４ａ及び物質層パターン１１２ａを含んで第１ポリシリコン層１１０上にストレージノード１１８を形成するための第３ポリシリコン層１１６が形成される。第３ポリシリコン層１１６は、１００Å−１００００Åの厚さ範囲内で形成され、望ましくは、１００Å−３０００Åの厚さ範囲内で形成される。
【００２０】
最後に、第３ポリシリコン層１１６及びその下部の第１ポリシリコン層１１０が全面エッチバック(etchback)工程によりエッチングされる。エッチバック工程は、第３絶縁層１０６の上部表面が露出されるように遂行される。これにより、第２ポリシリコン層パターン１１４ａと物質層パターン１１２ａの両側壁にポリスペーサ１１６ａが形成され、第２ポリシリコン層パターン１１４ａが一定厚さ以上残るようになる。
【００２１】
結果的に、図６に示されたように、物質層パターン１１２ａを第１及び第２ポリシリコン層１１０、１１４ａ、そして第３ポリシリコン層であるポリスペーサ１１６ａが包む単純なボックス(box)型のＤＲＡＭセルキャパシタのストレージノード１１８が完成される。このように形成されたＤＲＡＭセルキャパシタのセルキャパシタンスは、ストレージノードの表面積に関係され、既存のセルキャパシタンス以上を維持するようになる。
【００２２】
従来ストレージノード形成方法において、ストレージノード形成のためのポリシリコン膜の厚さが、例えば、１００００Åの場合、オーバーエッチング５０％を考慮すると、全体エッチング量は、１５０００Åになる。すなわち、オーバーエッチング量は、５０００Åになる。しかし、本発明によるストレージノード１１８形成方法によると、第１ポリシリコン層１１０が、例えば、１、０００Åであり、第３ポリシリコン層１１６が１０００Åの場合、全面エッチバック工程時オーバーエッチング５０％を考慮しても全体ストレージノード形成のためのポリシリコン膜のエッチング量は、３０００Åしかならない。すなわち、全体ストレージノード形成のためのポリシリコン膜のオーバーエッチング量が１０００Åに減るようになる。
【００２３】
【発明の効果】
本発明は、従来のストレージノードの高さが増えることによってオーバーエッチング量が増える問題点と、ストレージノードの誤整列時オーバーエッチング及び後続洗浄工程等によりストレージノードが倒れる問題点を解決したこととして、既存のストレージノードの高さを維持しながら、すなわち、セルキャパシタンスを維持しながらストレージノードポリシリコン膜の厚さを減らすことができ、工程スループット(throughput)を減らすことができる。
【００２４】
また、ストレージノード形成時全体ストレージノード形成のためのポリシリコン膜のエッチング量を最小化でき、そのオーバーエッチング量を最小化でき、これにより、ストレージノードが誤整列されてもオーバーエッチング及び後続洗浄工程によりストレージノードが倒れることを防止できる効果がある。
【図面の簡単な説明】
【図１】  従来のＤＲＡＭセルキャパシタのストレージノードの構造を示す断面図である。
【図２】  従来のＤＲＡＭセルキャパシタのストレージノードの誤整列による問題点を示す断面図である。
【図３】  本発明の実施形態によるＤＲＡＭセルキャパシタのストレージノード形成方法を順次的に示す断面図である。
【図４】  本発明の実施形態によるＤＲＡＭセルキャパシタのストレージノード形成方法を順次的に示す断面図である。
【図５】  本発明の実施形態によるＤＲＡＭセルキャパシタのストレージノード形成方法を順次的に示す断面図である。
【図６】  本発明の実施形態によるＤＲＡＭセルキャパシタのストレージノード形成方法を順次的に示す断面図である。
【符号の説明】
２，６  絶縁層
４ａ，４ｂ，１０２ａ，１０２ｂ  ビットラインパターン
８，１０８  ストレージノードコンタクトホール
１０，１１８  ストレージノード
１００  第１絶縁層
１０４  第２絶縁層
１０６  第３絶縁層
１１０  第１ポリシリコン層
１１２  物質層
１１４  第２ポリシリコン層
１１６  第３ポリシリコン層
１１６ａ  ポリスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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