(57)【特許請求の範囲】
【請求項１】
外部接続用パッドと、
上記外部接続用パッドに接続された被保護回路と、
上記外部接続用パッドと上記被保護回路との間に介設された第１のノードと、
上記第１のノードに接続された静電放電保護回路と
を備え、
上記静電放電保護回路は、
上記第１のノードと接地との間に順に直列に配置され、各々第１及び第２のゲートを有する第１のトランジスタ及び第２のトランジスタと、
上記第１のゲートに接続され、ＥＳＤ発生時には実使用時よりも上記第１のトランジスタのブレークダウン電圧が低くなるようにゲートバイアスを制御する第１のゲート制御回路と、
上記第２のゲートに接続された第２のゲート制御回路とを有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
上記被保護回路は、入力回路、出力回路及び入出力回路のうちのいずれか１つの回路であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２に記載の半導体集積回路装置において、
上記第１のゲート制御回路は、ＥＳＤ発生時には実使用時よりもゲートバイアスを下げるように制御することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体集積回路装置において、
上記第１のトランジスタ及び上記第２のトランジスタが共にＮチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体集積回路装置において、
上記第１のゲート制御回路は、キャパシタと、上記キャパシタと上記第１のゲートとの間に介設された第２のノードとを有し、
上記第１のゲートは、上記キャパシタを挟んで接地に接続していることを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
上記第１のゲート制御回路は、上記第２のノードを介して上記第１のトランジスタのゲートに接続された電源電圧供給配線と、
上記電源電圧供給配線と上記第２のノードとの間に介設された抵抗素子と
をさらに有することを特徴とする半導体集積回路装置。
【請求項７】
外部接続用パッドと、
上記外部接続用パッドに接続された被保護回路と、
上記外部接続用パッドと上記被保護回路との間に介設された第１のノードと、
上記第１のノードに接続された静電放電保護回路と
を備え、
上記静電放電保護回路は、
上記第１のノードと接地との間に順に直列に配置され、各々第１及び第２のゲートを有する第１のトランジスタ及び第２のトランジスタと、
上記第１のゲートに接続された第１のゲート制御回路と、
上記第２のゲートに接続され、ＥＳＤ発生時には実使用時よりも上記第１のトランジスタのブレークダウン電圧が低くなるようにゲートバイアスを制御する第２のゲート制御回路とを有することを特徴とする半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
上記被保護回路は、入力回路、出力回路及び入出力回路のうちのいずれか１つの回路であることを特徴とする半導体集積回路装置。
【請求項９】
請求項７または８に記載の半導体集積回路装置において、
上記第２のゲート制御回路は、ＥＳＤ発生時には実使用時よりもゲートバイアスを上げるように制御することを特徴とする半導体集積回路装置。
【請求項１０】
請求項７〜９のうちいずれか１つに記載の半導体集積回路装置において、
上記第１のトランジスタ及び上記第２のトランジスタが共にＮチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７〜１０のうちいずれか１つに記載の半導体集積回路装置において、
上記第２のゲート制御回路は、
上記第２のゲートに接続され、実使用時にＥＳＤ発生時よりも上記第２のゲートに印加するゲートバイアスを下げるための低電圧供給手段と、
ＥＳＤ発生時に実使用時よりも上記第２のゲートに印加するゲートバイアスを上げるための昇圧手段とを有していることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１に記載の半導体集積回路装置において、
上記低電圧供給手段及び上記昇圧手段は、
接地と上記第２のゲートとの間に介設され、実使用時にはオンとなり、ＥＳＤ発生時にはオフとなるように制御される第３のトランジスタであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１に記載の半導体集積回路装置において、
上記外部接続用パッドと上記被保護回路との間に介設された第２のノードと、
上記第２のゲートに接続された第３のノードとをさらに備え、
上記低電圧供給手段は、接地と上記第３のノードとの間に介設された抵抗素子であり、
上記昇圧手段は、上記第２のノードと上記第３のノードとの間に配置されていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３に記載の半導体集積回路装置において、
上記昇圧手段はキャパシタであることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１３に記載の半導体集積回路装置において、
上記昇圧手段は、上記第２のノードから上記第３のノードに向かう方向を順方向としたときの、順方向に配置された少なくとも１つのダイオードであることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１３に記載の半導体集積回路装置において、
上記昇圧手段は、上記第２のノードから上記第３のノードに向かう方向を順方向としたときの、逆方向に配置された少なくとも１つのツェナーダイオードであることを特徴とする半導体集積回路装置。
【請求項１７】
請求項７〜１６のうちいずれか１つに記載の半導体集積回路装置において、
上記第１のゲート制御回路は、ＥＳＤ発生時には実使用時よりも上記第１のゲートに印加するゲートバイアスを下げるように制御することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電放電（Electro-Static Discharge；ＥＳＤ）保護回路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、プロセス分野の技術進歩によって半導体集積回路装置の高集積化が進んでおり、それに伴い半導体集積回路装置は、静電放電（以下の明細書中では「サージ」と称す）によってダメージを受けやすくなってきている。すなわち、外部接続用パッドから侵入するサージによって入力回路，出力回路，入出力回路や内部回路などを構成する素子が破壊されたり、素子の性能が低下したりする可能性が大きくなっている。そのため、外部接続用パッドに付随して、入力回路，出力回路及び入出力回路や内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。
【０００３】
図７は、入力信号が電源電圧より高い場合の、静電放電保護回路を有する従来の半導体集積回路装置の回路構成を示す電気回路図である。なお、ここでは、静電放電保護回路を入力回路に適用した場合を例に示している。
【０００４】
図７に示すように、従来の半導体集積回路装置は、外部接続用パッド１０１と、静電放電保護回路１０２と、外部接続用パッド１０１と入力回路１０３との間に設けられたノード１１１と、入力回路１０３と、内部回路１０４とを備えている。静電放電保護回路１０２は、外部接続用パッド１０１と入力回路１０３との間に介設されており、外部接続用パッド１０１から侵入するサージによって入力回路１０３が損傷しないように保護している。
【０００５】
静電放電保護回路１０２は、ノード１１１にドレインが接続された第１のＮチャネル型ＭＩＳトランジスタ１０７と、ソースが第１のＮチャネル型ＭＩＳトランジスタ１０７のドレインに接続された第２のＮチャネル型ＭＩＳトランジスタ１０８と、第１のＮチャネル型ＭＩＳトランジスタ１０７と第２のＮチャネル型ＭＩＳトランジスタ１０８との間に介設されたフローティングノード１０９とを有している。また、第１のＮチャネル型ＭＩＳトランジスタ１０７は、ゲートに電源電圧ＶＤＤを供給する電源が接続され、基板領域（ｐ型ウェル）に接地が接続されている。そして、第２のＮチャネル型ＭＩＳトランジスタ１０８は、ゲート，ソース及び基板領域にそれぞれ接地が接続されている。
【０００６】
以上のように構成された従来の半導体集積回路装置では、次のような動作により、入力回路１０３及び内部回路１０４がサージから保護されている。
【０００７】
まず、電源電圧ＶＤＤを３．３Ｖ、動作時の入力回路１０３に入力される電圧を５．０Ｖとする。このとき、第１のＮチャネル型ＭＩＳトランジスタ１０７はオンになり、第２のＮチャネル型ＭＩＳトランジスタ１０８はオフになっている。そのため、入力された電流は接地に流れることなく入力回路１０３に入力される。
【０００８】
次に、外部接続用パッド１０１から高電圧のサージが入力された場合には、第１のＮチャネル型ＭＩＳトランジスタ１０７のドレイン、基板、第２のＮチャネル型ＭＩＳトランジスタ１０８のソースはそれぞれＮ型，Ｐ型，Ｎ型の不純物を含んでいるので、一定以上の電圧がドレインに印加された時には、ＮＰＮ型バイポーラトランジスタとして機能しサージは接地へと逃がされる。この結果、入力回路１０３は、サージの影響から免れる。なお、サージの電圧が負の場合は、基板（Ｐ型）、第１のＮチャネル型ＭＩＳトランジスタ１０７のドレイン（Ｎ型）の順方向ダイオードを介してサージの影響から免れる。
【０００９】
以上のようにして、従来の静電放電保護回路１０２により、正常動作時には入力回路１０３に駆動電圧が供給され、サージが入力された時には高電圧電流の入力回路１０３への侵入が防止されていた。ここで、「従来の静電放電保護回路１０２」とは、従来の半導体集積回路装置に含まれる静電放電保護回路１０２のことを指す。
【００１０】
また、従来の静電放電保護回路１０２においては、第１のＮチャネル型ＭＩＳトランジスタ１０７のゲートに電源電圧ＶＤＤが印加されているため、ゲート−ドレイン間のゲート絶縁膜にかかる電圧が１．７Ｖに低減されている。すなわち、第１のＮチャネル型ＭＩＳトランジスタ１０７のゲートに電源電圧ＶＤＤが印加されることで、ゲート酸化膜が絶縁破壊等の損傷を受けることが防止されている。また、フローティングノード１０９の電位もＶＤＤ−Ｖｔｈ１（Ｖｔｈ１は第１のＮチャネル型ＭＩＳトランジスタ１０７のしきい値電圧）となるので、第２のＮチャネル型ＭＩＳトランジスタ１０８のゲート絶縁膜が損傷を受けることもない。つまり、従来の静電放電保護回路１０２が２つのＮチャネル型ＭＩＳトランジスタから構成されていることで、電源電圧よりも高い入力電圧を許容している。
【００１１】
なお、電源電圧ＶＤＤが入力回路に入力される電圧以下の場合には、ノード１１１と接地との間に介設されるＮチャネル型ＭＩＳトランジスタが１つだけであってもよい。
【００１２】
ところで、半導体集積回路装置は、サージ破壊耐圧が保証されている必要があるため、ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試験規格として、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）のＥＳＤ試験が世界標準になりつつあり、半導体集積回路装置は、このＨＢＭ試験規格をクリアする必要がある。
【００１３】
図８（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路を示す電気回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【００１４】
図８（ａ）に示すように、ＥＳＤ試験用の評価回路は、電圧可変型の充電用電源１５０と、充電用電源１５０に対して互いに直列に接続された被試験デバイス１５４，電流計１５６及び抵抗値Ｒ＝１．５ｋΩを示す放電用抵抗体１５３と、被試験デバイス１５４と並列に設けられた容量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１と、充放電用キャパシタ１５１の一方の電極に接続された切り換えスイッチ１５２とを有している。そして、切り換えスイッチ１５２によって、充放電用キャパシタ１５１が充電用電源１５０に接続されるか、放電用抵抗体１５３に接続されるかが切り換えられるようになっている。
【００１５】
また、充放電用キャパシタ１５１の他方の電極は、充電用電源１５０の低電圧部及び被試験デバイス１５４に接続されている。そして、被試験デバイス１５４は、図７に示す外部接続用パッド１０１が放電用抵抗体１５３側に接続され、静電放電保護回路１０２の接地が充電用電源１５０のマイナス極に接続されるように設置される。
【００１６】
この評価回路を用いたＥＳＤ試験では、まず切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方を充電用電源１５０のプラス側に接続すると、充電用電源１５０と充放電用キャパシタ１５１とを含む回路が閉回路になり、充電用電源１５０によって充放電用キャパシタ１５１の充電電圧が例えば４０００Ｖになるように電荷が蓄積される。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続すると、充放電用キャパシタ１５１，放電用抵抗体１５３及び被試験デバイス１５４を含む回路が閉回路になり、充放電用キャパシタ１５１に蓄積されている電荷が放電用抵抗体１５３を経て被試験デバイス１５４である半導体集積回路装置に印加される。なお、ＥＳＤ試験においては、静電放電保護回路１０２への電源供給は行われない。
【００１７】
この際の放電波形は、図８（ｂ）に示すように、充放電用キャパシタ１５１を被試験デバイスに接続すると、サージ電流Ｉｄｓｃは直線的に増加した後、下向きの弧を描いて減衰する。ここでは、立ち上がり時間Ｔｒが１０ｎｓで、減衰時間Ｔｄが１５０ｎｓの例を示している。ＥＳＤ試験では、このような放電波形を有する電流を印加して被試験デバイスの良否を判断する。
【００１８】
【発明が解決しようとする課題】
しかしながら、図７に示す従来の半導体集積回路装置に対して、ＨＢＭ試験規格によるＥＳＤ試験をした場合、ＥＳＤ耐圧の低下が生じるという不具合があった。
【００１９】
このＥＳＤ耐圧の低下は以下のように説明できる。
【００２０】
サージ印加時には、第１のＮチャネル型ＭＩＳトランジスタ１０７のゲート電位がカップリング容量により上昇して、第１のＮチャネル型ＭＩＳトランジスタ１０７がオンし、フローティングノード１０９の電位が上昇することで、第１のＮチャネル型ＭＩＳトランジスタ１０７のドレイン近傍の電位勾配が緩くなり、バイポーラトランジスタがオンするために必要な外部接続用パッド１０１の電位は上昇する。その結果、静電放電保護回路１０２や入力回路１０３や内部回路１０４が破壊され、ＥＳＤ耐圧の低下を招いていた。
【００２１】
本発明の目的は、ＨＢＭ試験規格によるＥＳＤ試験を満足し、ＥＳＤ耐圧が向上した半導体集積回路装置を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の第１の半導体集積回路装置は、外部接続用パッドと、上記外部接続用パッドに接続された被保護回路と、上記外部接続用パッドと上記被保護回路との間に介設された第１のノードと、上記第１のノードに接続された静電放電保護回路とを備え、上記静電放電保護回路は、上記第１のノードと接地との間に順に直列に配置され、各々第１及び第２のゲートを有する第１のトランジスタ及び第２のトランジスタと、上記第１のゲートに接続され、ＥＳＤ発生時には実使用時よりも上記第１のトランジスタのブレークダウン電圧が低くなるようにゲートバイアスを制御する第１のゲート制御回路と、上記第２のゲートに接続された第２のゲート制御回路とを有している。
【００２３】
これにより、ＥＳＤ試験時を含むＥＳＤ発生時には実使用時よりも第１のトランジスタのブレークダウン電圧が低くなっており、高電圧電流を速やかに接地に逃がすことができるので、第１のトランジスタを含む静電放電保護回路が損傷を受けにくくなっている。また、ＥＳＤ発生時に従来の装置のように、外部接続用パッドの電位が上がりすぎることがないので、被保護回路の損傷も防止されている。
【００２４】
上記被保護回路は、入力回路、出力回路及び入出力回路のうちのいずれか１つの回路であることにより、ＥＳＤ発生時には入力回路、出力回路及び入出力回路等の回路を保護することができる。
【００２５】
上記第１のゲート制御回路は、ＥＳＤ発生時には実使用時よりもゲートバイアスを下げるように制御することにより、特に第１及び第２のトランジスタが共にＮチャネル型ＭＩＳＦＥＴであるときに、高電圧電流から入力または出力回路や入出力回路を含む被保護回路を効果的に保護することができる。加えて、静電放電保護回路の損傷を抑えてサージ耐圧を向上させることができる。
【００２６】
上記第１のトランジスタ及び上記第２のトランジスタが共にＮチャネル型ＭＩＳＦＥＴであることにより、上述のように、高電圧電流から入力または出力回路や入出力回路を含む被保護回路を効果的に保護することができる。
【００２７】
上記第１のゲート制御回路は、キャパシタと、上記キャパシタと上記第１のゲートとの間に介設された第２のノードとを有し、上記第１のゲートは、上記キャパシタを挟んで接地に接続していることにより、高電圧電流が第１のトランジスタに印加される際に、キャパシタがゲートに誘起される電荷を吸収するので、ゲート電位が持ち上がるのを防ぐことができる。この結果、第１のトランジスタのブレークダウン電圧が下がり、静電放電保護回路及び被保護回路の損傷を防ぐことができる。
【００２８】
上記第１のゲート制御回路は、上記第２のノードを介して上記第１のトランジスタのゲートに接続された電源電圧供給配線と、上記電源電圧供給配線と上記第２のノードとの間に介設された抵抗素子とをさらに有することにより、半導体集積回路装置の実使用時には第１のトランジスタをオンになるように制御するので、第２のトランジスタを別途オフにしておけば駆動電流が静電放電保護回路を流れることなく被保護回路にのみ電流が流れる。また、第１のトランジスタの第１のゲートに電圧が印加されているため、実使用時にゲート絶縁膜に過大な電圧がかかって損傷を受けることを防いでいる。
【００２９】
本発明の第２の半導体集積回路装置は、外部接続用パッドと、上記外部接続用パッドに接続された被保護回路と、上記外部接続用パッドと上記被保護回路との間に介設された第１のノードと、上記第１のノードに接続された静電放電保護回路とを備え、上記静電放電保護回路は、上記第１のノード−接地間に順に直列に配置され、各々第１及び第２のゲートを有する第１のトランジスタ及び第２のトランジスタと、上記第１のゲートに接続された第１のゲート制御回路と、上記第２のゲートに接続され、ＥＳＤ発生時には実使用時よりも上記第２のトランジスタのブレークダウン電圧が低くなるようにゲートバイアスを制御する第２のゲート制御回路とを有している。
【００３０】
これにより、ＥＳＤ発生時に第２のトランジスタのブレークダウン電圧が低くなっており、高電圧電流を速やかに接地に逃がすことができるので、第２のトランジスタを含む静電放電保護回路が損傷を受けにくくなっている。また、ＥＳＤ発生時に従来の装置のように、外部接続用パッドの電位が上がりすぎることがないので、被保護回路の損傷も防止されている。
【００３１】
上記被保護回路は、入力回路、出力回路及び入出力回路のうちのいずれか１つの回路であることにより、ＥＳＤ発生時には入力回路、出力回路及び入出力回路等の回路を保護することができる。
【００３２】
上記第２のゲート制御回路は、ＥＳＤ発生時には実使用時よりもゲートバイアスを上げるように制御することにより、特に第１及び第２のトランジスタが共にＮチャネル型ＭＩＳＦＥＴであるときに、高電圧電流から被保護回路を効果的に保護することができる。加えて、静電放電保護回路の損傷を抑えてサージ耐圧を向上させることができる。
【００３３】
上記第２のゲート制御回路は、上記第２のゲートに接続され、実使用時にＥＳＤ発生時よりも上記第２のゲートに印加するゲートバイアスを下げるための低電圧供給手段と、ＥＳＤ発生時に実使用時よりも上記第２のゲートに印加するゲートバイアスを上げるための昇圧手段とを有していることにより、実使用時には入力または出力回路に駆動電圧を印加し、ＥＳＤが発生して高電圧電流が流入したときには電流を速やかに接地に逃がすことができる。
【００３４】
上記第１のトランジスタ及び上記第２のトランジスタが共にＮチャネル型ＭＩＳＦＥＴであることにより、上述のような高電圧電流からの保護効果を発揮することができる。
【００３５】
上記昇圧手段は、接地と上記第２のゲートとの間に介設された第３のトランジスタであることにより、実使用時には第３のトランジスタが導通して第２のゲート電位が接地電位となり、ＥＳＤ発生時には第３のトランジスタがオフとなって第２のゲート電位が持ち上がる。その結果、静電放電保護回路，入力または出力回路及び入出力回路を含む被保護回路の損傷を効果的に防ぐことができる。
【００３６】
上記外部接続用パッドと上記被保護回路との間に介設された第２のノードをさらに備え、上記第２のゲート制御回路は、上記第２のゲートに接続された第３のノードと、接地と上記第３のノードとの間に介設された抵抗素子とをさらに有し、上記昇圧手段は、上記第２のノードと上記第３のノードとの間に配置されていることによってもＥＳＤ発生時に静電放電保護回路，入力または出力回路及び入出力回路を含む被保護回路の損傷を効果的に防ぐことができる。
【００３７】
上記昇圧手段はキャパシタであることにより、ＥＳＤが発生して高電圧が第２のトランジスタに印加される際に第２のゲートの電位を効果的に持ち上げることができる。このため、第２のトランジスタのブレークダウン電圧は下がり、入力または出力回路及び入出力回路を含む被保護回路の損傷を効果的に防ぐことができる。
【００３８】
上記昇圧手段は、上記第２のノードから上記第３のノードに向かう方向を順方向としたときの、順方向に配置された少なくとも１つのダイオードであることによってもＥＳＤ試験において高電圧が第２のトランジスタに印加される際に第２のゲートの電位を効果的に持ち上げることができる。このため、第２のトランジスタのブレークダウン電圧は下がり、入力または出力回路及び入出力回路を含む被保護回路の損傷を効果的に防ぐことができる。
【００３９】
上記昇圧手段は、上記第２のノードから上記第３のノードに向かう方向を順方向としたときの、逆方向に配置された少なくとも１つのツェナーダイオードであることによっても上述のダイオードを用いるときと同様の効果が期待できる。
【００４０】
上記第１のゲート制御回路は、ＥＳＤ発生時には実使用時よりも上記第１のゲートに印加するゲートバイアスを下げるように制御することにより、ＥＳＤ発生時に第１のゲートの電位が低く、第２のゲートの電位が高くなるので、上述した効果の相乗効果が期待でき、静電放電保護回路の損傷を抑えてサージ耐圧をさらに向上させることができる。加えて、高電圧電流から入力または出力回路や入出力回路を含む被保護回路をさらに効果的に保護することができる。
【００４１】
【発明の実施の形態】
−改善すべき点についての検討−
まず、本願発明者らは、改善すべき点の検討を行った。
【００４２】
先に説明したように、ＥＳＤ試験後に半導体集積回路装置のＥＳＤ耐圧が低下するのは、高電圧の印加時に外部接続用パッド１０１の電位が上がりすぎるためである。このため、静電放電保護回路や内部回路の破壊を防ぐためには、なるべく低い電圧で第１のＮチャネル型ＭＩＳトランジスタ１０７及び第２のＮチャネル型ＭＩＳトランジスタ１０８がブレークダウンして高電圧電流を接地へと逃がすことが好ましい。
【００４３】
そこで、本願発明者らは、第１のＮチャネル型ＭＩＳトランジスタ１０７及び第２のＮチャネル型ＭＩＳトランジスタ１０８の制御に改善の余地があるかどうかを検討した。
【００４４】
図５（ａ），（ｂ）は、それぞれ一段構成の静電放電保護回路を示す回路図、及び二段構成の従来の静電放電保護回路を示す回路図である。同図（ａ），（ｂ）に示す静電放電保護回路について、第１のＮチャネル型ＭＩＳトランジスタ１０７のゲートに印加する電圧ＶｇがＶｇ＝０Ｖの場合とＶｇ＞０Ｖの場合とで回路を流れる電流と第１のＮチャネル型ＭＩＳトランジスタ１０７のドレイン−ソース間電圧との関係を調べた。その結果を図６（ａ），（ｂ）に示す。ここで、「二段構成」とは、２つの互いに直列に接続されたＭＩＳトランジスタのソース及びドレインを介して外部接続用パッドと接地とが接続されている構成のことをいう。
【００４５】
図６（ａ），（ｂ）は、それぞれ図５（ａ）に示す一段構成の静電放電保護回路の電流電圧特性を示す図、及び図５（ｂ）に示す二段構成の静電放電保護回路の電流電圧特性を示す図である。ここで、一段構成の静電放電保護回路を示すのは、従来の二段構成の静電放電保護回路と比較するためである。
【００４６】
図６（ａ）に示すように、一段構成の静電放電保護回路においては、ブレークダウン電圧（バイポーラトランジスタがオンする電圧）Ｖｔ１は、Ｖｇ＞０Ｖの場合よりもＶｇ＝０Ｖの場合で大きくなっている。
【００４７】
一方、二段構成の静電放電保護回路の場合には、図６（ｂ）に示すように、ブレークダウン電圧Ｖｔ１は、Ｖｇ＝０Ｖの場合よりもＶｇ＞０Ｖの場合で大きくなっている。これは、一段構成の静電保護回路での結果と全く逆の結果である。回路を高電圧から保護するためには、上述のようにブレークダウン電圧が低い方が好ましいので、この結果から、静電保護回路が二段構成である場合には、第１のＮチャネル型ＭＩＳトランジスタ１０７のゲートに電圧を印加しない方が望ましいことが分かった。
【００４８】
次に、同様にして、第２のＮチャネル型ＭＩＳトランジスタ１０８のゲートに印加する電圧ＶｇをＶｇ＝０Ｖの場合とＶｇ＞０Ｖの場合とで静電放電保護回路の電流電圧特性を調べた結果、二段構成の場合、Ｖｇ＞０の方がＶｇ＝０のときよりもブレークダウン電圧を下げられることが分かった。つまり、第２のＮチャネル型ＭＩＳトランジスタ１０８に関しては、ＥＳＤ試験の際には、ゲートにある程度の電圧を印加する方が望ましいことが分かった。
【００４９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。なお、ここでは、静電放電保護回路２を、入力回路に適用した場合を示している。
【００５０】
図１に示すように、本実施形態の半導体集積回路装置は、外部接続用パッド１と、入力回路３と、外部接続用パッド１と入力回路３との間に設けられた静電放電保護回路２と、内部回路４と、外部接続用パッド１と入力回路３との間に介設されたノード２１とを備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから入力回路３及び内部回路４を保護するように構成されている。ここで、入力回路３は、内部回路４に入力される信号を制御するための回路である。
【００５１】
静電放電保護回路２は、ドレインがノード２１に接続された第１のＮチャネル型ＭＩＳトランジスタ７と、ドレインが第１のＮチャネル型ＭＩＳトランジスタ７のソースに接続され、ソースが接地に接続された第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮチャネル型ＭＩＳトランジスタ７と第２のＮチャネル型ＭＩＳトランジスタ８との間に介設されたフローティングノード９と、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された第１ゲート制御回路５と、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された第２ゲート制御回路６とを有している。そして、第１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐウェル）は接地に接続され、第２のＮチャネル型ＭＩＳトランジスタ８の基板領域及びソースは、共に接地に接続されている。なお、ここでＭＩＳトランジスタの基板領域が接地されているのは、基板バイアス効果を避け、しきい値電圧の変動を防ぐためである。
【００５２】
また、第１ゲート制御回路５は、ＥＳＤ試験の際に第１のＮチャネル型ＭＩＳトランジスタ７のゲートを”Ｌ”（ロー）レベルに固定するものであり、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された出力ノード１８と、一端が出力ノード１８に接続され、他端が電源電圧ＶＤＤを供給する電源に接続された抵抗体１０と、一方の電極が接地に接続され、これと対向する電極が出力ノード１８に接続されたキャパシタ１１とを有している。また、本実施形態において第２ゲート制御回路６は、接地と第２のＮチャネル型ＭＩＳトランジスタ８のゲートとの間に介設された出力ノードを有しており、第２のＮチャネル型ＭＩＳトランジスタ８のゲートを常に”Ｌ”レベルに保持している。
【００５３】
本実施形態の半導体集積回路装置が従来と異なる点は、ＥＳＤ試験の際に第１のＮチャネル型ＭＩＳトランジスタ７のゲート電位が”Ｌ”レベルに固定されている点である。このため、図８（ａ）に示す評価回路を用いて、図８（ｂ）に示すようなＨＢＭ放電波形規定に基づいてＥＳＤ試験を行う際には、静電放電保護回路２のブレークダウン電圧を低くすることができる。
【００５４】
次に、静電放電保護回路２の動作について説明する。
【００５５】
まず、動作時の入力回路に入力される電圧を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。このとき、第１のＮチャネル型ＭＩＳトランジスタ７のゲートには抵抗体１０により３．３Ｖより低く、該トランジスタをオンにするだけの電圧が印加される。また、第２のＮチャネル型ＭＩＳトランジスタ８のドレインには、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳトランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印加される。ここで、第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位は接地レベルであるため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。また、第１のＮチャネル型ＭＩＳトランジスタ７のゲートには正電圧が印加されているので、ゲート絶縁膜が損傷を受けないようになっている。
【００５６】
次に、ＥＳＤ試験の際には、外部接続用パッド１からノード２１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。ここで、ドレイン−ゲート間にカップリング容量が生じることによるゲート電位の持ち上がりは、接地に接続されたキャパシタ１１を設けることでゲートに誘起される電荷をキャパシタ１１が吸収することにより抑えられる。そのため、第１のＮチャネル型ＭＩＳトランジスタ７のブレークダウン電圧は従来の静電放電保護回路における電圧よりも低下し、そのため静電放電保護回路２，入力回路３及び内部回路４が高電圧により損傷を受けにくくなっている。
【００５７】
このように、本実施形態の半導体集積回路装置においては、ＥＳＤ試験の際に従来よりも確実に、入力回路３及び内部回路４が高電圧から保護されている。また、この際に静電放電保護回路が受ける損傷は、従来の半導体集積回路装置に比べて著しく低減されている。
【００５８】
なお、上述のＥＳＤ試験において、第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８のそれぞれのゲート絶縁膜には一時的に高電圧が印加されるが、ブレークダウン電圧が従来よりも低くなっている上、高電圧が印加されるのは非常に短い時間であるのでゲート絶縁膜が絶縁破壊を起こすことはない。
【００５９】
なお、チップ搬送時やワイヤボンディング時などのように、電源電圧が供給されないときに外部接続用パッド１からサージが入力される場合にも、ＥＳＤ試験の時と同様の動作により入力回路３及び内部回路４は保護される。もちろん静電放電保護回路２も従来に比べて損傷を受けにくくなっている。
【００６０】
以上のように、本実施形態の半導体集積回路装置によれば、ＥＳＤ試験時に静電放電保護回路２，入力回路３及び内部回路４の損傷を防ぐことができる。また、静電気等のサージが入力された場合のＥＳＤ耐圧を従来の半導体集積回路装置よりも向上させることができる。
【００６１】
なお、本実施形態の半導体集積回路装置において、外部接続用パッド１と内部回路４との間に入力回路３が配置された構成であったが、入力回路３に代えて出力回路や入出力回路であってもよい。出力回路が配置されているときは、通常動作時には内部回路４からの出力信号が出力回路を経て外部接続用パッド１へと伝達される点が異なるが、静電放電保護回路２の配置及び構成は入力回路３が配置された場合と同様である。
【００６２】
なお、本実施形態の半導体集積回路装置中の静電放電保護回路２において、電源に接続された抵抗体１０が設けられていたが、特に設けなくても第１のＮチャネル型ＭＩＳトランジスタ７のゲートは低電位に保たれるので、ＥＳＤ試験の際に各回路の損傷を低減する効果は変わらない。
【００６３】
また、本実施形態の半導体集積回路装置では、第１ゲート制御回路５に片方の電極が接地に接続されたキャパシタ１１が設けられていたが、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電位を低電位に固定するためには、キャパシタ１１に限らず容量を生じる素子であれば用いることができる。例えば、電源電圧ＶＤＤの電源から接地へ向かう方向を順方向とするとき、キャパシタ１１に代えて逆向きのダイオードを用いてもよい。
【００６４】
なお、本実施形態の半導体集積回路装置においては、電源電圧ＶＤＤよりも入力回路３に入力される電圧の方が高い例について説明したが、電源電圧ＶＤＤの方が入力回路３に入力される電圧よりも高い場合にも同様の構成の静電放電保護回路２を用いることができる。また、外部接続用パッド１と入力回路３との間に静電放電保護回路２を複数個設けてもよい。
【００６５】
なお、以上では、外部接続用パッド１に正電圧のサージが入る場合について説明したが、本実施形態の静電放電保護回路は、サージが負電圧であっても速やかに接地に逃がし、内部回路を保護することができる。
【００６６】
（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態とは第２ゲート制御回路６の構成が異なっている静電放電保護回路２を備える半導体集積回路装置の例を説明する。
【００６７】
図２は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。なお、ここでは、静電放電保護回路を、入力回路に適用した例を示す。
【００６８】
図２に示すように、本実施形態の半導体集積回路装置は、外部接続用パッド１と、入力回路３と、外部接続用パッド１と入力回路３との間に設けられた静電放電保護回路２と、内部回路４と、外部接続用パッド１と入力回路３との間に介設されたノード２１とを備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから入力回路３及び内部回路４を保護するように構成されている。
【００６９】
静電放電保護回路２は、ドレインがノード２１に接続された第１のＮチャネル型ＭＩＳトランジスタ７と、ドレインが第１のＮチャネル型ＭＩＳトランジスタ７のソースに接続され、ソースが接地に接続された第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮチャネル型ＭＩＳトランジスタ７と第２のＮチャネル型ＭＩＳトランジスタ８との間に介設されたフローティングノード９と、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された第１ゲート制御回路５と、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された第２ゲート制御回路６とを有している。そして、第１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐウェル）は接地に接続され、第２のＮチャネル型ＭＩＳトランジスタ８の基板領域及びソースは、共に接地に接続されている。
【００７０】
また、第１ゲート制御回路５は、第１の実施形態と同一の構成であり、ＥＳＤ試験の際に第１のＮチャネル型ＭＩＳトランジスタ７のゲートを”Ｌ”（ロー）レベルに固定するものである。すなわち、第１ゲート制御回路５は、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された出力ノード１８と、一端が出力ノード１８に接続され、他端が電源電圧ＶＤＤを供給する電源に接続された抵抗体１０と、一方の電極が接地に接続され、これと対向する電極が出力ノード１８に接続されたキャパシタ１１とを有している。
【００７１】
一方、本実施形態の半導体集積回路装置において、第２ゲート制御回路６は、ＥＳＤ試験の際に第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ（ハイ）”レベルに上がりやすくするための回路であり、第１の実施形態における第２ゲート制御回路とは異なっている。すなわち、本実施形態の第２ゲート制御回路６は、ドレインが第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された第３のＮチャネル型ＭＩＳトランジスタ１２と、一端が電源電圧ＶＤＤを供給する電源に接続され、他端が第３のＮチャネル型ＭＩＳトランジスタ１２のゲートに接続された抵抗体１３と、第３のＮチャネル型ＭＩＳトランジスタ１２のドレインと第２のＮチャネル型ＭＩＳトランジスタ８のゲートとの間に介設された出力ノードとを有している。そして、第３のＮチャネル型ＭＩＳトランジスタ１２のソース及び基板領域（ｐウェル）は、接地に接続されている。
【００７２】
次に、静電放電保護回路２の動作について説明する。
【００７３】
まず、動作時の入力回路に入力される電圧を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。このとき、第１のＮチャネル型ＭＩＳトランジスタ７はオンになっており、第２のＮチャネル型ＭＩＳトランジスタ８のドレインには、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳトランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印加される。ここで、第３のＮチャネル型ＭＩＳトランジスタ１２はオンになっているため、出力ノード１９及び第２のＮチャネル型ＭＩＳトランジスタ８のゲートの電位は、接地電位となっている。そのため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。
【００７４】
次に、ＥＳＤ発生時には、外部接続用パッド１からノード２１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。ここで、接地に接続されたキャパシタ１１を設けることでゲートに誘起される電荷をキャパシタ１１が吸収するので、ドレイン−ゲート間にカップリング容量が生じることによるゲート電位の持ち上がりは抑えられる。また、ＥＳＤ印加時はＶＤＤに電源投入されておらず、第３のＮチャネル型ＭＩＳトランジスタ１２はオフとなっている。よって、第２のＮチャネル型ＭＩＳトランジスタ８のゲートはフローティング状態であり、第２のＮチャネル型ＭＩＳトランジスタ８のチャネルが開き、フローティングノード９の電位をゼロに近づけ、第１のＮチャネル型ＭＩＳトランジスタ７のドレイン近傍の電位勾配が大きくなる。そのため、第１のＮチャネル型ＭＩＳトランジスタ７のブレークダウン電圧は従来の静電放電保護回路における電圧よりも低下し、静電放電保護回路２、入力回路３及び内部回路４が高電圧により損傷を受けにくくなっている。
【００７５】
なお、チップ搬送時やワイヤボンディング時などのように、電源電圧が供給されないときに外部接続用パッド１からサージが入力される場合にも、ＥＳＤ試験の時と同様の動作により静電放電保護回路２，入力回路３及び内部回路４は従来に比べて損傷を受けにくくなっている。
【００７６】
以上のように、本実施形態の半導体集積回路装置においては、ＥＳＤ試験時及びサージ入力時に第１ゲート制御回路５が第１のＮチャネル型ＭＩＳトランジスタ７のゲート電位を”Ｌ”レベルに保ち、第２ゲート制御回路６が第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ”レベルになりやすくするため、両制御の相乗効果が期待でき、静電放電保護回路２，入力回路３及び内部回路４の損傷を第１の実施形態よりも効果的に防ぐことができる。
【００７７】
なお、本実施形態の半導体集積回路装置においては、ＥＳＤ試験時に第１のＮチャネル型ＭＩＳトランジスタ７のゲート電位を”Ｌ”レベルに保ち、第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ”になりやすくしていたが、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電位を従来と同様に”Ｈ”レベルに保持しても、従来に比べて静電放電保護回路２，入力回路３及び内部回路４の損傷を抑えられる。
【００７８】
なお、本実施形態の半導体集積回路装置の静電放電保護回路２において、第２ゲート制御回路６は、図２に示す構成によって装置の動作時に第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｌ”にし、ＥＳＤ試験時またはサージ入力時には該ゲート電位を”Ｈ”レベルになりやすくするよう制御しているが、これ以外でも同様の制御を行える回路構成であればよい。例えば、第３のＮチャネル型トランジスタ１２に代えて、出力を出力ノード１９に接続したＣＭＯＳを用いてもよい。また、抵抗体１３は、必要に応じて配置すればよく、省いても制御に支障を来すことはない。
【００７９】
また、本実施形態の半導体集積回路装置は、外部接続用パッド１と内部回路４との間に入力回路３が配置された構成を有していたが、第１の実施形態と同様に、入力回路３に代えて出力回路や入出力回路が設けられていてもよい。
【００８０】
また、本実施形態の半導体集積回路装置においては、必要に応じて外部接続用パッド１と入力回路３との間に静電放電保護回路２を複数個設けてもよい。
【００８１】
なお、本実施形態の半導体集積回路装置に含まれる静電放電保護回路２は、第１の実施形態のものと同様に、正電圧のサージだけでなく負電圧のサージからも内部回路を保護することができる。
【００８２】
（第３の実施形態）
本発明の第３の実施形態として、第１及び第２の実施形態とは第２ゲート制御回路６の構成が異なっている半導体集積回路装置の例を説明する。
【００８３】
図３は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。なお、ここでは、静電放電保護回路を入力回路に適用した場合を例に示す。
【００８４】
図３に示すように、本実施形態の半導体集積回路装置は、外部接続用パッド１と、入力回路３と、外部接続用パッド１と入力回路３との間に設けられた静電放電保護回路２と、内部回路４と、外部接続用パッド１と入力回路３との間に介設されたノード２１，２２とを備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから入力回路３及び内部回路４を保護するように構成されている。
【００８５】
静電放電保護回路２は、ドレインがノード２１に接続された第１のＮチャネル型ＭＩＳトランジスタ７と、ドレインが第１のＮチャネル型ＭＩＳトランジスタ７のソースに接続され、ソースが接地に接続された第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮチャネル型ＭＩＳトランジスタ７と第２のＮチャネル型ＭＩＳトランジスタ８との間に介設されたフローティングノード９と、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された第１ゲート制御回路５と、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された第２ゲート制御回路６とを有している。そして、第１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐウェル）は接地に接続され、第２のＮチャネル型ＭＩＳトランジスタ８の基板領域及びソースは、共に接地に接続されている。
【００８６】
また、第１ゲート制御回路５は、第１及び第２の実施形態と同一の構成であり、ＥＳＤ試験の際に第１のＮチャネル型ＭＩＳトランジスタ７のゲートを”Ｌ”（ロー）レベルに固定するものである。すなわち、第１ゲート制御回路５は、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された出力ノード１８と、一端が出力ノード１８に接続され、他端が電源電圧ＶＤＤを供給する電源に接続された抵抗体１０と、一方の電極が接地に接続され、これと対向する電極が出力ノード１８に接続されたキャパシタ１１とを有している。
【００８７】
また、第２ゲート制御回路６は、ＥＳＤ試験時における第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ”レベルに固定するためのものであるが、第２の実施形態とは異なる構成となっている。具体的には、本実施形態の第２ゲート制御回路６は、一端が接地に接続され、他端が第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された抵抗体１５と、抵抗体１５と第２のＮチャネル型ＭＩＳトランジスタ８のゲートとの間に介設された出力ノード１９と、一端がノード２２に接続され、他端が出力ノード１９を介して第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続されたキャパシタ１４とを備えている。
【００８８】
次に、静電放電保護回路２の動作について説明する。
【００８９】
まず、動作時の入力回路に入力される電圧を５．０Ｖとし、電源電圧ＶＤＤを３．３Ｖとする。このとき、第１のＮチャネル型ＭＩＳトランジスタ７はオンになっており、第２のＮチャネル型ＭＩＳトランジスタ８のドレインには、第１のＮチャネル型ＭＩＳトランジスタ７のゲート電圧から第１のＮチャネル型ＭＩＳトランジスタ７のしきい値電圧Ｖｔｈ１を引いた電圧が印加される。ここで、第２のＮチャネル型ＭＩＳトランジスタ８のゲートは抵抗体１５を介して接地に接続されているため、該ゲートの電位は”Ｌ”レベルになっている。そのため、第２のＮチャネル型ＭＩＳトランジスタ８はオフになっており、静電放電保護回路２に電流は流れない。
【００９０】
次に、ＥＳＤ発生時には、外部接続用パッド１からノード２１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。ここで、接地に接続されたキャパシタ１１を設けることでゲートに誘起される電荷をキャパシタ１１が吸収するため、ドレイン−ゲート間にカップリング容量が生じることによるゲート電位の持ち上がりは抑えられる。また、この時、キャパシタ１４にもノード２２を介して高電圧が印加されるため、第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位は”Ｈ”レベルに固定されやすくなり、第２の実施形態よりも第２のＮチャネル型ＭＩＳトランジスタ８のチャネルが開き、フローティングノード９の電位をゼロに近づけ、第１のＮチャネル型ＭＩＳトランジスタ７のドレイン近傍の電位勾配が大きくなる。そのため、第１のＮチャネル型ＭＩＳトランジスタ７のブレークダウン電圧は従来の静電放電保護回路における電圧よりも低下し、静電放電保護回路２、入力回路３及び内部回路４が高電圧により損傷を受けにくくなっている。
【００９１】
なお、チップ搬送時やワイヤボンディング時などのように、電源電圧が供給されないときに外部接続用パッド１からサージが入力される場合にも、ＥＳＤ試験の時と同様の動作により静電放電保護回路２、入力回路３及び内部回路４は従来に比べて損傷を受けにくくなっている。
【００９２】
以上のように、本実施形態の半導体集積回路装置においては、ＥＳＤ試験時及びサージ入力時に第１ゲート制御回路５が第１のＮチャネル型ＭＩＳトランジスタ７のゲート電位を”Ｌ”レベルに保ち、第２ゲート制御回路６が第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ”レベルに固定するため、両制御の相乗効果が期待でき、静電放電保護回路２，入力回路３及び内部回路４の損傷を第１の実施形態よりも効果的に防ぐことができる。
【００９３】
なお、本実施形態の半導体集積回路装置の静電放電保護回路２において、第１ゲート制御回路５の構成を従来の半導体集積回路装置における構成と置き換えて、ＥＳＤ試験時に第１のＮチャネル型ＭＩＳトランジスタのゲート電位が”Ｈ”レベルに固定されるような構成にした場合にも、従来の半導体集積回路装置と比べて静電放電保護回路２，入力回路３及び内部回路４の損傷を抑え、ＥＳＤ耐圧を向上させることができる。
【００９４】
なお、本実施形態の半導体集積回路装置においても第１及び第２の実施形態同様、入力回路３を出力回路あるいは入出力回路に置き換えた構成をとることができる。
【００９５】
（第４の実施形態）
本発明の第４の実施形態として、第１〜第３の実施形態とは第２ゲート制御回路６の構成のみが異なっている半導体集積回路装置の例を説明する。
【００９６】
図４は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。なお、ここでは、静電放電保護回路を入力回路に適用した場合を例に示している。
【００９７】
外部接続用パッド１と、入力回路３と、外部接続用パッド１と入力回路３との間に設けられた静電放電保護回路２と、内部回路４と、外部接続用パッド１と入力回路３との間に介設されたノード２１，２２とを備えており、静電放電保護回路２によって外部接続用パッド１から侵入するサージから入力回路３及び内部回路４を保護するように構成されている。
【００９８】
静電放電保護回路２は、ドレインがノード２１に接続された第１のＮチャネル型ＭＩＳトランジスタ７と、ドレインが第１のＮチャネル型ＭＩＳトランジスタ７のソースに接続され、ソースが接地に接続された第２のＮチャネル型ＭＩＳトランジスタ８と、第１のＮチャネル型ＭＩＳトランジスタ７と第２のＮチャネル型ＭＩＳトランジスタ８との間に介設されたフローティングノード９と、第１のＮチャネル型ＭＩＳトランジスタ７のゲートに接続された第１ゲート制御回路５と、第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された第２ゲート制御回路６とを有している。そして、第１のＮチャネル型ＭＩＳトランジスタ７の基板領域（ｐウェル）は接地に接続され、第２のＮチャネル型ＭＩＳトランジスタ８の基板領域及びソースは、共に接地に接続されている。
【００９９】
また、第１ゲート制御回路５は、第１〜第３の実施形態と同一の構成であり、ＥＳＤ試験の際に第１のＮチャネル型ＭＩＳトランジスタ７のゲートを”Ｌ”（ロー）レベルに固定するものである。
【０１００】
また、第２ゲート制御回路６は、ＥＳＤ試験時における第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ”レベルに固定するための回路であり、第３の実施形態におけるキャパシタ１４を互いに直列接続した複数のダイオード１６と置き換えた構成をとっている。具体的には、本実施形態の第２ゲート制御回路６は、一端が接地に接続され、他端が第２のＮチャネル型ＭＩＳトランジスタ８のゲートに接続された抵抗体１７と、抵抗体１７と第２のＮチャネル型ＭＩＳトランジスタ８のゲートとの間に介設された出力ノード１９と、ノード２２と出力ノード１９との間に介設され、ノード２２から出力ノード１９に向かう方向を順方向とする複数のダイオード１６とを備えている。また、複数のダイオード１６は、例えば、入力された電流の電圧を０．７Ｖだけ降圧させるダイオードが７つ以上互いに直列に接続されたものである。
【０１０１】
本実施形態の半導体集積回路装置において、静電放電保護回路２中の第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位は、内部回路４の通常動作時にはそれぞれ”Ｈ”レベル及び”Ｌ”レベルに固定され、ＥＳＤ試験時にはそれぞれ”Ｌ”レベル及び”Ｈ”レベルに固定されている。このような第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８の制御は、第３の実施形態と同様の制御である。従って、ここでは第３の実施形態と異なる複数のダイオード１６の動作を主に説明する。
【０１０２】
まず、通常動作時には外部接続用パッド１から５．０Ｖの電圧が供給される。すると、第１のＮチャネル型ＭＩＳトランジスタ７はオンとなり、フローティングノード９を経由して第２のＮチャネル型ＭＩＳトランジスタ８のドレインに電流が達する。このとき、複数のダイオード１６の入力側にはノード２２を経由して５．０Ｖの電圧が印加されるが、複数のダイオード１６の出力側では、７つのダイオードで７×０．７＝４．９Ｖだけ電圧降下され、出力される電流も非常に小さくなっている。なお、ダイオードの数が８つ以上のときは、複数のダイオード１６で電流が遮断される。このとき、第２のＮチャネル型ＭＩＳトランジスタ８のゲートは抵抗体１７を介して接地に接続されているため、該ゲート電位は”Ｌ”レベルに固定される。この結果、第２のＮチャネル型ＭＩＳトランジスタ８はオフとなり、電流は静電放電保護回路２には流れない。
【０１０３】
次に、ＥＳＤ発生時には、外部接続用パッド１からノード２１を経由して第１のＮチャネル型ＭＩＳトランジスタ７のドレインにサージが印加される。ここで、接地に接続されたキャパシタ１１を設けることでゲートに誘起される電荷をキャパシタ１１が吸収するため、ドレイン−ゲート間にカップリング容量が生じることによるゲート電位の持ち上がりが抑えられる。また、この時、複数のダイオード１６のアノード側にもノード２２を介して高電圧が印加され、カソード側の電位も上昇し、第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位は”Ｈ”レベルに固定されやすくなり、第３の実施形態と同様に第２のＮチャネル型ＭＩＳトランジスタ８のチャネルが開きフローティングノード９の電位をゼロに近づけ、第１のＮチャネル型ＭＩＳトランジスタ７のドレイン近傍の電位勾配が大きくなる。そのため、第１のＮチャネル型ＭＩＳトランジスタ７のブレークダウン電圧は従来の静電放電保護回路における電圧よりも低下し、静電放電保護回路２、入力回路３及び内部回路４が高電圧により損傷を受けにくくなっている。
【０１０４】
また、サージが外部接続用パッド１から侵入した場合にも、ＥＳＤ試験時と同様の動作により入力回路３及び内部回路４をより効果的にサージから保護することができる。つまり、本実施形態の半導体集積回路装置は、サージに対する耐圧性も従来の半導体集積回路装置に比べて大幅に向上している。
【０１０５】
なお、以上で説明した複数のダイオード１６としては、ｐｎダイオードやｐｉｎダイオードなど、整流機能を有するダイオードが好ましく用いられる。また、直列に接続するダイオードの数もダイオードの種類や通常動作時に印加される電圧に応じて適宜変えてよい。
【０１０６】
また、複数のダイオード１６に代えて、出力側をノード２２に接続したツェナーダイオードを設けても半導体集積回路装置のＥＳＤ耐圧を向上させることができる。
【０１０７】
また、第２ゲート制御回路６の構成は図４に示すような構成でなくてもよく、少なくとも通常動作時に第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｌ”レベルに固定する接地手段と、ＥＳＤ試験時及びサージ侵入時に第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を”Ｈ”レベルにする高電圧源と、通常動作時に該高電圧源と第２のＮチャネル型ＭＩＳトランジスタ８のゲートとの間の電気的接続を遮断する素子とを有する構成であればよい。
【０１０８】
なお、本実施形態の半導体集積回路装置の静電放電保護回路２において、第１ゲート制御回路５の構成を従来の半導体集積回路装置における構成と置き換えて、ＥＳＤ試験時に第１のＮチャネル型ＭＩＳトランジスタのゲート電位が”Ｈ”レベルに固定されるような構成にした場合にも、従来の半導体集積回路装置と比べて静電放電保護回路２，入力回路３及び内部回路４の損傷を抑え、ＥＳＤ耐圧を向上させることができる。
【０１０９】
なお、本実施形態の半導体集積回路装置においても第１〜第３の実施形態同様、入力回路３を出力回路あるいは入出力回路に置き換えた構成をとることができる。
【０１１０】
【発明の効果】
本発明の半導体集積回路装置によれば、特に電源電圧よりも高い電圧の入力信号を扱う場合、静電放電保護回路２に含まれる第１のＮチャネル型ＭＩＳトランジスタ７及び第２のＮチャネル型ＭＩＳトランジスタ８のゲート電位を、通常動作時にはそれぞれ”Ｈ”レベル及び”Ｌ”レベルに固定し、ＥＳＤ試験時にはそれぞれ”Ｌ”レベル及び”Ｈ”レベルに固定することで、静電放電保護回路のブレークダウン電圧を低くすることができる。その結果、入力回路や内部回路に過電圧が印加されるのを防ぐことができ、ＥＳＤ試験後のＥＳＤ耐圧の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。
【図２】本発明の第２の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。
【図３】本発明の第３の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。
【図４】本発明の第４の実施形態に係る半導体集積回路装置の構成を示す電気回路図である。
【図５】（ａ），（ｂ）は、それぞれ一段構成の静電放電保護回路を示す回路図、及び二段構成の従来の静電放電保護回路を示す回路図である。
【図６】（ａ），（ｂ）は、それぞれ図５（ａ）に示す一段構成の静電放電保護回路の電流電圧特性を示す図、及び図５（ｂ）に示す二段構成の静電放電保護回路の電流電圧特性を示す図である。
【図７】静電放電保護回路を有する従来の半導体集積回路装置の回路構成を示す電気回路図である。
【図８】（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の電気回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【符号の説明】
１                          外部接続用パッド
２                          静電放電保護回路
３                          入力回路
４                          内部回路
５                          第１ゲート制御回路
６                          第２ゲート制御回路
７                          第１のＮチャネル型ＭＩＳトランジスタ
８                          第２のＮチャネル型ＭＩＳトランジスタ
９                          フローティングノード
１０，１３，１５，１７      抵抗体
１１，１４                  キャパシタ
１２                        第３のＮチャネル型ＭＩＳトランジスタ
１６                        複数のダイオード
１８，１９                  出力ノード
２１，２２                  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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