(57)【特許請求の範囲】
【請求項１】
第１の伝達信号を入力し第２の伝達信号を出力する論理回路と上記第２の伝達信号を入力し第３の伝達信号を出力する負荷回路とを有し、上記論理回路には上記第３の伝達信号を帰還して上記第１の伝達信号と上記第３の伝達信号の位相が同期するように上記第２の伝達信号を生成し、
上記論理回路は上記第３の伝達信号と上記第２の伝達信号の位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１の伝達信号に対する第３の伝達信号の遅延時間を変えることができる第２の遅延回路列から成るものであることを特徴とするタイミング制御回路装置。
【請求項２】
上記第１の遅延回路列は上記第３の伝達信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路と、上記フォワード遅延回路から出力される個々の遅延信号と上記第２の伝達信号との位相差に応じた複数の制御信号を生成し、生成された制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路とを備え、
上記第２の遅延回路列は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３の伝達信号の遅延時間に応答する遅延を上記第１の伝達信号に与えて上記第２の伝達信号を生成するものであることを特徴とする請求項１記載のタイミング制御回路装置。
【請求項３】
上記第１の伝達信号及び上記第３の伝達信号は一定の周期を有する同期パルス信号であり、上記第３の伝達信号が上記第１の伝達信号より所望のパルス数遅れて位相が同期されるものであることを特徴とする請求項２記載のタイミング制御回路装置。
【請求項４】
上記制御回路が出力する制御信号を上記第２の伝達信号の周期に同期してラッチし、ラッチした制御信号を上記第２の遅延回路列に供給する記憶回路を更に有して成るものであることを特徴とする請求項３記載のタイミング制御回路装置。
【請求項５】
上記第２の伝達信号を入力して分周信号を出力する分周回路と、上記分周回路の出力信号に任意の遅延時間を与えるバッファ回路と、バッファ回路から出力される信号の周期に同期して上記制御回路が出力する制御信号をラッチし、ラッチした制御信号を上記第２の遅延回路列に供給する記憶回路を更に有して成るものであることを特徴とする請求項３記載のタイミング制御回路装置。
【請求項６】
上記第２の伝達信号が上記負荷回路を経由して上記第３の伝達信号として帰還し、上記負荷回路の負荷が静的あるいは動的に変化しそれに伴い上記第２の伝達信号と上記第３の伝達信号との遅延時間が変化しても、上記第１の伝達信号と上記第３の伝達信号の位相が同期するものであることを特徴とする請求項１乃至５の何れか１項に記載のタイミング制御回路装置。
【請求項７】
入力信号を複数のバッファ回路に分岐させて複数の出力端子に分配信号を供給する第１乃至第３の信号分配回路を有し、上記第１の信号分配回路は上記第１の伝達信号を入力して分配信号を上記第２の遅延回路列に入力し、上記第２の信号分配回路は上記第２の伝達信号を入力して分配信号を上記制御回路に入力し、上記第３の信号分配回路は上記第２の伝達信号を入力して分配信号を上記記憶回路に入力することを特徴とする請求項４記載のタイミング制御回路装置。
【請求項８】
第１の伝達信号に対する第３の伝達信号の位相同期が確立する前の状態において上記複数の制御信号は第１のレベルにされ、上記位相同期が確立されるとき上記制御信号のうち上記位相差がないとみなされる制御信号は第２のレベルにされるものであり、
上記複数の制御信号の全てが第１のレベルにされているとき擬似的に第２のレベルの疑似制御信号を生成し、制御信号の少なくとも一つが第２のレベルにされることによって疑似制御信号を第１のレベルにするゲート回路を設け、
上記第２の遅延回路列は、上記疑似制御信号を更に入力し、上記疑似制御信号の第２のレベルに応答して第１の伝達信号を第２の伝達信号として出力させるものであることを特徴とする請求項３記載のタイミング制御回路装置。
【請求項９】
上記負荷回路は、上記第２の伝達信号を複数のバッファ回路によって分岐させ、分岐された信号を負荷に分配する回路であり、
上記負荷に分配される信号が上記第３の伝達信号とされるものでることを特徴とする請求項１乃至８の何れか１項記載のタイミング制御回路装置。
【請求項１０】
タイミング制御回路、クロック発生回路及びクロック分配回路を有する半導体集積回路と、上記半導体集積回路に接続される負荷回路とを有し、
上記クロック発生回路は第４のクロック信号を発生し、
上記クロック分配回路は上記第４のクロック信号を複数のバッファ回路によって分岐させ、分岐された上記第４クロック信号である第１のクロック信号に同期動作される複数の内部負荷を有し、
上記タイミング制御回路は、上記第１のクロック信号と第３のクロック信号を入力して第２のクロック信号を出力し、上記第２のクロック信号は上記半導体集積回路の外部へ出力され上記負荷回路を介して上記第３のクロック信号として帰還され、上記第１のクロック信号と第３のクロック信号の位相を同期させるように上記第２のクロック信号を生成するものであり、上記第３のクロック信号と上記第２のクロック信号との位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１のクロック信号に対する第３のクロック信号の遅延時間を変えることができる第２の遅延回路列から成るものであることを特徴とするクロック分配システム。
【請求項１１】
上記第１の遅延回路列は上記第３のクロック信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路と、上記フォワード遅延回路から出力される個々の遅延信号と上記第２のクロック信号との位相差に応じた複数の制御信号を生成し、生成された制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路とを備え、  上記第２の遅延回路列は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３のクロック信号の遅延時間に応答する遅延を上記第１のクロック信号に与えて上記第２のクロック信号を生成するものであることを特徴とする請求項１０記載のクロック分配システム。
【請求項１２】
上記第２のクロック信号は半導体集積回路内部で第３のクロック信号として直接タイミング制御回路に帰還されて成るものであることを特徴とする請求項１０又は１１記載のクロック分配システム。
【請求項１３】
タイミング制御回路を備える第１の半導体集積回路と、クロック信号に同期動作される第２の半導体集積回路とを有し、
上記タイミング制御回路は、上記第１の半導体集積回路内部で生成される第１のクロック信号と上記第１の半導体集積回路装置の外部から供給される第３のクロック信号とを入力して第２のクロック信号を出力し、上記第２のクロック信号は上記第１の半導体集積回路から上記第２の半導体集積回路へ供給されて上記第３のクロック信号として帰還され、上記第１のクロック信号と上記第３のクロック信号の位相を同期させるように上記第２のクロック信号を生成するものであり、上記第３のクロック信号と上記第２のクロック信号との位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１のクロック信号に対する第３のクロック信号の遅延時間を変えることができる第２の遅延回路列から成るものであることを特徴とするクロック分配システム。
【請求項１４】
上記第１の遅延回路列は上記第３のクロック信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路と、上記フォワード遅延回路から出力される個々の遅延信号と上記第２のクロック信号との位相差に応じた複数の制御信号を生成し、生成された制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路とを備え、  上記第２の遅延回路列は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３のクロック信号の遅延時間に応答する遅延を上記第１のクロック信号に与えて上記第２のクロック信号を生成するものであることを特徴とする請求項１３記載のクロック分配システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係わり、特に同期信号の発生、伝達または分配を行うタイミング制御回路及びクロック分配システムに関する。
【０００２】
【従来の技術】
従来、クロック信号を利用する半導体集積回路では位相同期ループ（ＰＬＬ）回路が用いられてきた。ＰＬＬ回路は図２７に示すように、位相比較回路ＰＦＤ１４１、ループフィルタＬＰＦ１４１と電圧制御発振回路ＶＣＯ１４１から構成される。参照クロック信号clkref１４１と内部クロック信号clkin１４２を位相比較回路ＰＦＤ１４１が入力し、２つの信号の位相誤差を検出して誤差信号clkerr１４１を出力する。ループフィルタＬＰＦ１４１は、誤差信号clkerr１４１を直流電圧に整流し、制御信号cntsig１４１として出力する。電圧制御発振回路ＶＣＯ１４１は制御信号cntsig１４１の電圧に依存した周波数のクロック信号をクロック出力clkout１４２として発生する。クロック出力clkout１４２は内部クロックclkin１４２として位相比較回路ＰＦＤ１４１へ供給される。位相比較回路ＰＦＤ１４１は入力信号の位相誤差がなくなると出力を停止し、ＰＬＬの動作が安定する。この時、参照クロック信号clkref１４１とクロック出力clkout１４２の位相が同期する。ＰＬＬでは、クロック出力clkout１４２が安定して発生するまでのセットリング時間に長時間（数μ秒程度）を必要とする。通常、システムがスタンドバイ状態では、ＰＬＬを停止してＰＬＬで消費する電力を低減する。しかしながら、ＰＬＬを再び起動させる場合には、長いセットリング時間を必要とする。そこで、システムによってはこの長いセットリング時間を避けるために、待機時にもＰＬＬを停止させないスリープモードを設けているものもある。この場合には、ＰＬＬで電力を消費する。
【０００３】
これら、ＰＬＬに特有の欠点を解決する方法として、特開平８-２３７０９１号公報では、シンクロナスミラーディレー回路が提案されている。このシンクロナスミラーディレー回路は、入力クロック信号に対する周波数逓倍を行わず、専ら位相同期を行う場合に用いられる回路であり、ＰＬＬ回路に比べて低消費電力であり回路規模も小さい。
【０００４】
図２６にシンクロナスミラーディレー回路の構成を示す。シンクロナスミラーディレー回路ＳＭＤ１４１は、フォワード遅延回路列ＦＤＡ１４１、バックワード遅延回路列ＢＤＡ１４１と遅延検出回路ＭＣＣ１４１から構成される。入力クロック信号clkin１４１は、遅延時間をTbuf２だけ持つバッファ回路ＢＵＦ１４２を経て遅延信号clkbuf１４１となり、フォワード遅延回路列ＦＤＡ１４１に入力される。フォワード遅延回路列ＦＤＡ１４１は遅延クロック信号clkbuf１４１に対して相互に異なる遅延時間を持つ複数のクロック信号を出力し、遅延検出回路ＭＣＣ１４１に伝達する。遅延検出回路ＭＣＣ１４１は入力クロック信号clkin１４１を制御信号として、フォワード遅延回路列ＦＤＡ１４１からの遅延信号のうち、遅延時間が(Tclk-Tbuf２)となる出力位置を検出する。ここで、Tclkは入力クロック信号clkin１４１の１周期の時間である。Tbuf２はレプリカバッファＢＵＦ１４２の動作遅延時間である。遅延検出回路ＭＣＣ１４１は検出信号をバックワード遅延回路列ＢＤＡ１４１へ転送し、遅延検出回路ＭＣＣ１４１で検出した位置からクロック信号をフォワード遅延回路列ＦＤＡ１４１と逆向きに伝送し、入力クロック信号clkin１４１との遅延時間が(Tclk-Tbuf２)となるクロック信号clksmd１４１を出力する。シンクロナスミラーディレー回路の出力クロック信号clksmd１４１はクロックバッファ回路ＢＵＦ１４１で分配され、分配クロック信号clkout１４１として所望の回路へ供給される。クロックバッファ回路ＢＵＦ１４１の遅延時間がTbuf１であると、入力クロック信号clkin１４１と分配クロック信号clkout１４１の遅延時間Tdelは(Tclk-Tbuf２+Tbuf１)となる。レプリカバッファ回路ＢＵＦ１４２の遅延時間Tbuf２とクロックバッファ回路ＢＵＦ１４１の遅延時間Tbuf１が等しいと、Tdel=Tclkとなり、入力クロック信号と同期した信号を分配クロック信号として供給できる。この分配クロック信号が安定供給されるのに必要なセットリング時間は、動作開始後数クロック周期と短い。
【０００５】
【発明が解決しようとする課題】
シンクロナスミラーディレー回路では、図２６に示すようにレプリカバッファ回路ＢＵＦ１４２の遅延時間Tbuf２とクロックバッファ回路ＢＵＦ１４１の遅延時間Tbuf１が等しくなるように、クロックバッファ回路ＢＵＦ１４１に応じてレプリカバッファ回路ＢＵＦ１４２を設計する必要がある。従って、クロックバッファ回路ＢＵＦ１４１が未知である場合、回路設計後にクロックバッファ回路ＢＵＦ１４１の負荷が変化した場合、あるいはクロックバッファ出力部の負荷ＬＤ１４１が未知または不定の場合などは、この部分の遅延時間をレプリカバッファＢＵＦ１４２で補償できない。製造プロセスにより回路特性がばらついたり、動作中の温度変化による回路特性の変化でクロックバッファ回路ＢＵＦ１４１の遅延時間が変化した場合にも同期信号を生成することができなくなる。
【０００６】
上記シンクロナスミラーディレイ回路において負荷の変動などを考慮した技術ついて“The Direct Detect Synchronous Mirror Delay(Direct SMD)for ASICs,”IEEE  CUSTOM INTEGRATED CIRCUITS CONFERENCE,pp511−514,1998.に記載がある。すなわち、フィードバック回路を用いずに２つのディレイラインと１つのレプリカディレイ回路とを設けたシンクロナスミラーディレイ回路の構成に対して、レプリカディレイ回路のクロックドライバダミー回路を省略し、その代わりに帰還系を採用したものである。しかしながら、その文献には、具体的な構成が示されていない。
【０００７】
本発明の目的は、上記した従来技術であるシンクロナスミラーディレー回路の問題点を解決し、出力負荷の変化に対応可能なタイミング制御回路装置及びクロック分配システムを提供することにある。詳しくは、シンクロナスミラーディレー回路を用いたタイミング制御回路において、クロックバッファ等の負荷によりクロック信号の遅延時間が変動しても、入力クロック信号に対して位相が同期したクロック分配信号を供給することのできるタイミング制御回路装置及びクロック分配システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、タイミング制御回路（ＳＭＤＦ１１）には基準クロック信号等の第１の伝達信号（clkin１１）が入力され、これを用いて内部クロック等の第２の伝達信号（dclk１１）を生成し、さらにバッファ回路（ＢＵＦ１１）を通して外部クロック等の第３の伝達信号（clkout１１）を生成する。この時、タイミング制御回路装置（ＳＭＤＦ１１）には外部クロック信号を帰還して入力し、外部クロック信号と基準クロック信号が同相になるように内部クロック信号を生成する。タイミング制御回路内には、内部クロックと外部クロックの位相差を検出する回路（ＦＤＡ１１，ＭＣＣ１，ＲＥＧ１１）と遅延量が制御可能な遅延回路（ＤＣＬ１１）があり、遅延回路は前記検出された位相差により遅延量を変えられるようになっている。これにより、外部クロック信号と基準クロック信号を同相にできる。
【００１１】
上記した手段によると、クロック出力が安定するセットリング時間が短く、その結果、例えば半導体回路装置内でクロックが必要な時にのみタイミング制御回路を動作させることにより低電力化が可能となり、また電源電圧の低下による出力信号の精度劣化を抑制できる。これにより、シンクロナスミラーディレー回路の高速セットリング特性を維持しつつ、クロック出力の負荷回路における負荷変化等に容易に対応できる。
【００１２】
ここで本発明の更に詳しい態様を説明する。タイミング制御装置は、第１の伝達信号（clkin１１）を入力し第２の伝達信号（dclk１１）を出力する論理回路（ＳＭＤＦ１１）と上記第２の伝達信号を入力し第３の伝達信号（clkout１１）を出力する負荷回路（ＢＵＦ１１，ＬＤ１１）とを有し、上記論理回路には上記第３の伝達信号を帰還して上記第１の伝達信号と上記第３の伝達信号の位相が同期するように上記第２の伝達信号を生成する。上記論理回路は上記第３の伝達信号と上記第２の伝達信号の位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列（ＦＤＡ１１，ＭＣＣ１１，ＲＥＧ１１）と、上記制御信号により上記第１の伝達信号に対する第３の伝達信号の遅延時間を変えることができる第２の遅延回路列（ＤＣＬ１１）から成るものである。
【００１３】
上記第１の遅延回路列は上記第３の伝達信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路（ＦＤＡ１１）と、上記フォワード遅延回路から出力される個々の遅延信号と上記第2の伝達信号との位相差に応じた複数の制御信号（mcout）を生成し、生成された制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路（ＭＣＣ１１）とによって構成することができる。上記第２の遅延回路列（ＤＣＬ１１）は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３の伝達信号の遅延時間に応答する遅延を上記第１の伝達信号に与えて上記第２の伝達信号を生成するものである。
【００１４】
上記構成において、上記制御回路が出力する制御信号を上記第２の伝達信号の周期に同期してラッチし、ラッチした制御信号を上記第２の遅延回路列に供給する記憶回路（ＲＥＧ１１）を更に設けることができる。このとき、上記制御信号の更新サイクルは第２の伝達信号のサイクルである。その場合には、検出回路（ＭＣＣ１１）による検出タイミングと記憶回路（ＲＥＧ１１）による制御信号のラッチタイミングとの間で誤動作を生ずる虞がある。これを解消するために、記憶回路における制御信号の更新サイクル（ラッチサイクル）を長くすることが得策である。そのために、上記第２の伝達信号（dclk１１）を入力して分周信号を出力する分周回路（ＤＦＦ６１）と、上記分周回路の出力信号に任意の遅延時間を与えるバッファ回路（ＢＵＦ６２）と、バッファ回路から出力される信号の周期に同期して上記制御回路が出力する制御信号をラッチし、ラッチした制御信号を上記第２の遅延回路列に供給する記憶回路（ＲＥＧ１１）を更に備えることができる。
【００１５】
上記第２の伝達信号から見える入力負荷容量成分を減らして動作遅延を小さくするには、入力信号を複数のバッファ回路に分岐させて複数の出力端子に分配信号を供給する第１乃至第３の信号分配回路（ＢＵＦＴ４１，ＢＵＦＴ４２，ＢＵＦＴ４３）を採用し、上記第１の信号分配回路は上記第１の伝達信号を入力して分配信号を上記第２の遅延回路列（ＤＣＬ１１）に入力し、上記第２の信号分配回路は上記第２の伝達信号を入力して分配信号を上記制御回路（ＭＣＣ１１）に入力し、上記第３の信号分配回路は上記第２の伝達信号を入力して分配信号を上記記憶回路（ＲＥＧ１１）に入力するとよい。
【００１６】
第１の伝達信号に対する第３の伝達信号の位相同期が確立する前の状態において制御信号の状態が確定しない。このような不確定な回路状態を生じないようにすることが動作の安定化に資する。そのためには次に示す構成を採用することができる。上記第１の伝達信号に対する第３の伝達信号の位相同期が確立する前の状態において上記複数の制御信号は第１のレベルにされ、上記位相同期が確立されるとき上記制御信号のうち上記位相差がないとみなされる制御信号は第２のレベルにされるものであり、上記複数の制御信号の全てが第１のレベルにされているとき擬似的に第２のレベルの疑似制御信号を生成し、制御信号の少なくとも一つが第２のレベルにされることによって疑似制御信号を第１のレベルにするゲート回路（ＮＯＲ５１）を設け、上記第２の遅延回路列は、上記疑似制御信号を更に入力し、上記疑似制御信号の第２のレベルに応答して第１の伝達信号を第２の伝達信号として出力させるように構成することができる。
【００１７】
上記負荷回路は、図２２に例示されるように、上記第２の伝達信号を複数のバッファ回路によって分岐させ、分岐された信号を負荷に分配するように構成することができ、このとき、上記負荷に分配される信号が上記第３の伝達信号とされる。
【００１８】
クロック分配システムは、図２３に例示されるように、タイミング制御回路（ＳＭＤＦ１１）、クロック発生回路（ＣＰＧ１１１）及びクロック分配回路（ＣＤＢ１１１）を有する半導体集積回路（ＬＳＩ１１１）と、上記半導体集積回路に接続される負荷回路とを有する。上記クロック発生回路は第４のクロック信号（clk１１１）を発生し、上記クロック分配回路は上記第４のクロック信号を複数のバッファ回路によって分岐させ、分岐された第１のクロック信号（clkin１１）に同期動作される複数の内部負荷（ＬＤ１１１)を有する。上記タイミング制御回路は、上記第１のクロック信号（clkin１１）と第３のクロック信号（clkfb１１）を入力して第２のクロック信号（clkout１１）を出力し、上記第２のクロック信号は上記半導体集積回路の外部へ出力され上記負荷回路を介して上記第３のクロック信号として帰還され、上記第１のクロック信号と第３のクロック信号の位相を同期させるように上記第２のクロック信号を生成するものであり、上記第３のクロック信号と上記第２のクロック信号との位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１のクロック信号に対する第３のクロック信号の遅延時間を変えることができる第２の遅延回路列から成る。これにより、半導体集積回路装置（ＬＳＩ１１１）内で分配されるクロック信号（clkin１１）と半導体集積回路装置（ＬＳＩ１１１）外で分配されるクロック信号（clkfb１１）とを、外部の負荷によらず同期させることのできる。
【００１９】
図２４に例示されるように、上記第２のクロック信号は半導体集積回路内部で第３のクロック信号として直接タイミング制御回路に帰還させることができる。これによれば、半導体集積回路の該ブタン指数を１個だけ減らすことができるが、外部負荷の変動などに対する追従性は上記構成に比べて多少劣ることが予想される。
【００２０】
別のクロック分配システムは、図２５に例示されるように、タイミング制御回路（ＳＭＤＦ１１)を備える第１の半導体集積回路（ＬＳＩ１３１）と、クロック信号に同期動作される第２の半導体集積回路（ＬＳＩ１３２〜ＬＳＩ１３４）とを有する。上記タイミング制御回路は、上記第１の半導体集積回路内部で生成される第１のクロック信号（clkin１１）と上記第１の半導体集積回路装置の外部から供給される第３のクロック信号（clkfb１１）とを入力して第２のクロック信号（clkout１１）を出力し、上記第２のクロック信号は上記第１の半導体集積回路から上記第２の半導体集積回路へ供給されて上記第３のクロック信号として帰還され、上記第１のクロック信号と上記第３のクロック信号の位相を同期させるように上記第２のクロック信号を生成するものであり、上記第３のクロック信号と上記第２のクロック信号との位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１のクロック信号に対する第３のクロック信号の遅延時間を変えることができる第２の遅延回路列から成る。これにより、半導体集積回路装置（ＬＳＩ１３１）外へクロック信号を供給した場合に、外部の負荷回路装置が増加するなどの変化を生じても、常に内部クロック信号（clkin１１）と同期したクロック信号（clkfb１１）の供給が可能となるクロック分配システムを提供でき、さらに、外部で長距離配線を用いてクロック信号を供給する時にも同期信号の供給が可能である。
【００２１】
【発明の実施の形態】
図１には本発明の一例に係るタイミング制御回路装置のブロック図が示される。
【００２２】
タイミング制御回路ＳＭＤＦ１１は、外部クロック信号clkin１１と内部クロック信号clkout１１を入力し、任意の遅延時間の後に遅延クロック信号dclk１１を出力する。遅延クロック信号dclk１１は、クロック信号の分配のためにクロックバッファ回路ＢＵＦ１１に入力され、内部クロック信号clkout１１として様々な回路へ分配される。タイミング制御回路ＳＭＤＦ１１は、外部クロック信号clkin１１と内部クロック信号clkout１１の位相を比較し、位相差が０になるように遅延クロック信号dclk１１を出力する。図のクロックバッファ回路ＢＵＦ１１と負荷回路ＬＤ１１による信号の伝達遅延時間がTbufである時、タイミング制御回路ＳＭＤＦ１１は、クロック周期Tclkの外部クロック信号clkin１１を(Tclk-Tbuf）だけ遅延時間を持たせて遅延クロック信号dclk１１を生成する。この結果、外部クロック信号clkin１１と内部クロック信号clkout１１の遅延時間差は、(Tclk-Tbuf)+Tbuf=Tclkとなり、位相差が０になる。従って、外部から入力されるクロック信号clkin１１と、内部で供給されるクロック信号clkout１１が同期する。内部クロック信号clkout１１はクロックバッファ回路ＢＵＦ１１と負荷回路ＬＤ１１を経てタイミング制御回路ＳＭＤＦ１１に帰還されるため、信号出力の負荷による遅延時間が変化しても、それに応じて同期信号を生成することができる。
【００２３】
図２にはタイミング制御回路ＳＭＤＦ１１の原理的な構成の一例が示される。
【００２４】
タイミング制御回路ＳＭＤＦ１１は、フォワード遅延回路列ＦＤＡ１１、制御回路ＭＣＣ１１、制御信号記憶回路ＲＥＧ１１と遅延制御回路列ＤＣＬ１１から構成される。内部クロック信号clkout１１は、フォワード遅延回路列ＦＤＡ１１に供給され、任意の遅延時間を持って出力される。制御回路ＭＣＣ１１は、遅延制御回路列ＤＣＬ１１の出力信号である遅延クロック信号dclk１１を制御信号として受け取り、フォワード遅延回路列ＦＤＡ１１の遅延出力のうち、遅延時間が(Tclk-Tbuf)となる出力信号だけをクロック信号として制御信号記憶回路ＲＥＧ１１へ伝達する。制御信号記憶回路ＲＥＧ１１は、遅延クロック信号dclk１１を制御信号として制御回路ＭＣＣ１１の出力信号のうちクロック信号として出力されている位置を検出し記憶する。遅延制御回路列ＤＣＬ１１は、制御信号記憶回路ＲＥＧ１１の信号記憶位置から外部クロック信号clkin１１を入力し、 (Tclk-Tbuf)の遅延時間を持って遅延クロック信号dclk１１を出力する。タイミング制御回路ＳＭＤＦ１１が生成したクロック信号dclk１１は、クロック分配バッファ回路ＢＵＦ１１や負荷回路ＬＤ１１を経て内部クロックclkout１１として供給される。この時遅延クロック信号dclk１１と内部クロック信号clkout１１の遅延時間はTbufなので、外部クロックclkin１１の入力と内部クロックclkout１１の出力の遅延時間は(Tclk-Tbuf)+Tbuf=Tclkとなり、位相差が０、すなわち同期する。Tbufの値が変化すると、制御回路ＭＣＣ１１がクロック信号を伝達する回路列の位置も変化し、常にクロック信号の同期を保つ。
【００２５】
図３にはタイミング制御回路ＳＭＤＦ１１の具体的な論理回路構成の一例が示される。
【００２６】
フォワード遅延回路列ＦＤＡ１１はＡＮＤゲートＡＮＤ３０を直列に接続して構成する。各ＡＮＤゲートＡＮＤ３０の出力は、それぞれ一定の遅延時間を持って遅れた信号となる。初段のＡＮＤゲートＡＮＤ３０の一方の入力には信号clkout１１が供給される。各ＡＮＤゲートＡＮＤ３０の他方の入力には電源電圧Ｖｄｄによって論理値“１”（ハイレベル）の信号が供給される。
【００２７】
制御回路ＭＣＣ１１はＲＳ型フリップフロップＲＳＦＦ３１と、インバータＩＮＶ３２と、ＮＯＲゲートＮＯＲ３３とから構成される。ＲＳ型フリップフロップＲＳＦＦ３１は、図５に例示されるようにＮＡＮＤゲートで構成することができる。ＲＳ型フリップフロップＲＳＦＦ３１は図６に示されるように動作するので、制御回路ＭＣＣ１１内のＲＳ型フリップフロップＲＳＦＦ３１の出力波形rsoutは図７のようになる。すなわち、ＲＳ型フリップフロップＲＳＦＦ３１は、セット信号入力端子Ｓ、リセット信号入力端子Ｒ及び出力端子Ｑを持ち、両入力クロック信号の位相差が０の時、図７のrsout(i)のようにハイレベル信号を出力する。制御回路ＭＣＣ１１の初段ＲＳ型フリップフロップＲＳＦＦ３１では、セット信号として内部クロック信号clkout１１の遅延信号が、リセット信号として遅延クロック信号dclk１１が入力されるので、セット信号入力がリセット信号入力よりも、クロック分配バッファ回路ＢＵＦ１１の遅延時間Tbufだけ遅れている。この場合は、図７のrsout(i-２)やrsout(i-１)のような波形となる。フォワードディレー回路列ＦＤＡ１１の出力は、ＡＮＤゲートＡＮＤ３０の段数が増える毎に遅延時間が増加し、初段の入力からの遅延時間が(Tclk-Tbuf)となるi段目でＲＳ型フリップフロップＲＳＦＦ３１のセット入力信号とリセット入力信号の遅延時間がTclkに等しくなり、位相差がなくなるために図７のrsout(i)を出力する。これより後段のＲＳ型フリップフロップＲＳＦＦ３１の出力波形はrsout(i+１)やrsout(i+２)のようになる。この結果、制御回路ＭＣＣ１１では、出力波形mcoutが図８に示すようになる。すなわち、内部クロック信号からの遅延時間が(Tclk-Tbuf)となる位置rsout(i)と次段のrsout(i+１)から得れる出力信号mcout(i)のみが、遅延クロック信号dclk１１と同じクロック信号を出力し、その他の位置からはローレベル信号が出力される。
【００２８】
制御信号記憶回路ＲＥＧ１１はD型フリップフロップＤＦＦ３４で構成される。D型フリップフロップＤＦＦ３４は図４に示すように構成することができる。Ｄ型フリップフロップＤＦＦ３４は、クリア端子ＣＬＲ、クロック端子ＣＬＫ、データ入力端子Ｄ、データ出力端子Ｑを持つ。前記D型フリップフロップＤＦＦ３４のクロック入力端子に遅延信号dclk１１を供給し、データ入力端子に制御回路ＭＣＣ１１の出力信号mcoutを供給する。mcout(i)の信号を受け取ったD型フリップフロップＤＦＦ３４だけがハイレベルの制御信号を出力する。
【００２９】
遅延制御回路列ＤＣＬ１１はＮＡＮＤゲートＮＡＮＤ３５とＡＮＤゲートＡＮＤ３６から構成され、ＡＮＤゲートＡＮＤ３６は信号の伝達方向が前記フォワード遅延回路列ＦＤＡ１１とは逆向きに直列接続されている。遅延制御回路列ＤＣＬ３１では、外部クロック信号clkin１１を入力し、制御信号記憶回路ＲＥＧ１１の出力がハイレベルとなっている位置から後段のＡＮＤゲート列へクロック信号clkin１１のクロック変化を伝達する。制御信号記憶回路ＲＥＧ１１の出力がハイレベルとなるのはi段目（初段はＢＵＦ１１の入力直近側）なので、遅延制御回路列ＤＣＬ１１ではi段のＡＮＤゲートＡＮＤ３６に外部クロック信号clkin３１が伝達することになる。この時の遅延時間は、フォワード遅延回路列ＦＤＡ１１で信号がi段分遅延することと同じなので、(Tclk-Tbuf)となる。遅延クロック信号dclk１１と内部クロック信号clkout１１の遅延時間はTbufなので、結局外部クロックclkin１１と内部クロックclkout１１の遅延時間は(Tclk―Tbuf)+Tbuf=Tclkとなりクロック信号１周期分となるため、位相が同期する。制御回路ＭＣＣ１１では、遅延クロック信号dclk１１と内部クロック信号clkout１１の遅延時間差を計測しているため、クロック分配バッファ回路ＢＵＦ１１や負荷回路ＬＤ１１のクロック伝播遅延時間が変化しても、常に同期クロックを発生することができる。
【００３０】
図９には上記タイミング制御回路装置の概念的動作波形の一例が示される。初めに、外部クロック信号clkin１１が供給される。同期前は、タイミング制御回路ＳＭＤＦ１１の出力である遅延クロック信号dclk１１は▲１▼のように外部クロック信号clkin１１と同時に立ち上がる。内部クロック信号clkout１１は、クロック分配バッファ回路ＢＵＦ１１や負荷回路ＬＤ１１による遅延で、時間Tbufだけ遅れて▲２▼で立ち上がる。この内部クロック信号clkout１１がフォワード遅延回路列内で遅延伝達し、時間(Tclk-Tbuf)後に遅延クロック信号dclk１１の次の立ち上がり▲３▼と重なる時、遅延時間が測定され、遅延回路列の回路位置として検出される。次の遅延クロック信号dclk１１は、遅延制御回路列内での外部クロック信号clkin１１の入力接続位置が決定され、時間(Tclk-Tbuf)だけ遅延して伝播し、▲４▼で立ち上がる。これに応じて、内部クロック信号clkout１１は時間Tbuf遅れて伝達することで、▲５▼で立ち上がり、外部クロック信号clkin１１と同期する。
【００３１】
図１０には本発明に係るタイミング制御回路装置の第２の例が示される。
【００３２】
図３から明らかなように、外部クロック信号clkin１１の遅延制御回路列ＤＣＬ１１への入力には多数のナンドゲートＮＡＮＤ３５の入力容量負荷が接続され、遅延クロック信号dclk１１の制御回路ＭＣＣ１１と制御信号記憶回路ＲＥＧ１１への入力には多数のフリップフロップＲＳＦＦ３１，ＤＦＦ３４の入力容量負荷が接続されることになる。このような入力負荷容量によって信号入力には比較的大きな遅延時間を要してしまう。そこで、クロック信号入力の負荷を分散させるために、図１０に例示されるように、遅延制御回路列ＤＣＬ１１、制御回路ＭＣＣ１１、制御信号記憶回路ＲＥＧ１１の夫々の入力には、クロック分配バッファ回路ＢＵＦＴ４１，ＢＵＦＴ４２，ＢＵＦＴ４３を接続する。これにより、入力クロック信号clkin１１、dclk１１から直接見える負荷を減らすことができ、クロック信号clkin１１、dclk１１がなまることなく、小さな遅延時間で後段に伝達されることになる。
【００３３】
図１１にクロック分配バッファ回路ＢＵＦＴ４１の一例を示す。図１１では、バッファ回路ＢＵＦ４２の出力を３分岐させて直列３段のバッファ回路ＢＵＦ４２を用いてクロック分配を行うように構成されている。このようにバッファ回路ＢＵＦ４２を用いて、１つの信号入力を多数の信号出力に分散させる。図では１つのバッファ回路ＢＵＦ４２は最大３個のバッファ回路を負荷とすれば済む。その他のクロック分配バッファ回路ＢＵＦＴ４２、ＢＵＦＴ４３も上記同様に構成することができる。
【００３４】
図１２には本発明に係るタイミング制御回路装置の第３の例が示される。
【００３５】
タイミング制御回路装置の初期の状態では、制御信号記憶回路ＲＥＧ１１から遅延制御回路列ＤＣＬ１１への制御信号が確定していないため、外部クロックclkin１１が伝達する位置は確定していない。そこで、制御信号記憶回路ＲＥＧ１１の出力が全てローレベルの時に、外部クロック信号clkin１１が遅延を持たずに出力されるように、遅延制御回路列ＤＣＬ１１の最終段への制御信号として、制御信号記憶回路ＲＥＧ１１の全出力の負論理和信号を供給する。このために、多入力ＮＯＲゲート回路ＮＯＲ５１を挿入する。ＮＯＲゲート回路回路ＮＯＲ５１により、遅延クロック信号dclk１１は外部クロック信号clkin１１と同期しているという初期状態を確定することができる。
【００３６】
図１３には本発明に係るタイミング制御回路装置の第４の例が示される。
【００３７】
図３に基づいて説明したように、制御信号記憶回路ＲＥＧ１１はD型フリップフロップＤＦＦ３４を用いて、遅延制御回路列ＤＣＬ１１の遅延信号dclk１１をクロック信号とし、制御回路ＭＣＣ１１の出力信号をデータ入力としてラッチし記憶動作を行う。図９において、遅延クロック信号dclk１１の毎サイクルで遅延時間を測定してD型フリップフロップＤＦＦ３４の信号を確定させると、遅延制御回路列ＤＣＬ１１で信号が切り替わる際に誤動作を生じる。この誤動作を回避するためには、遅延クロック信号dclk１１の少なくとも２周期以上の周期のクロック信号を制御信号記憶回路ＲＥＧ１１へ供給し、遅延時間の測定サイクルを長くしなければならない。そこで、図１３の第４の例では、制御信号記憶回路ＲＥＧ１１の前段に、クロック分周回路ＤＩＶ６１を挿入し、遅延クロック信号dclk１１を分周して制御用クロック信号inclk６１を生成し、制御信号記憶回路ＲＥＧ１１へ供給する。図２０はクロック信号を３分周するクロック分周回路の例を示す。図２０の回路はＤ型フリップフロップＤＦＦ６３とノアゲート回路ＮＯＲ６３によって構成される。図１４には、一般的なクロック分周回路の例が示される。この分周回路は複数個のＤ型フリップフロップＤＦＦ６１によって構成される。制御信号記憶回路ＲＥＧ１１内のD型フリップフロップＤＦＦ３４へのクロック信号入力とデータ信号入力には、図１６に示すタイミングが必要である。すなわち、D型フリップフロップＤＦＦ３４へのデータ入力を仮に遅延クロック信号dclk１１とした場合、クロック入力となる制御用クロック信号inclk６１の立ち上がりは、遅延クロック信号dclk１１がハイレベルにある間で、かつ、図１６に示すように、dclk１１の立ち上がりから制御回路ＭＣＣ１１をデータが転送される遅延時間TmccとD型フリップフロップＤＦＦ３４のセットアップ時間Tsetupだけ遅く、dclk１１のたち下がりからD型フリップフロップＤＦＦ３４のホールドタイムTholdだけ速い間のタイミングにあることが必要である。この条件を満たすために、図１５に例示するように最終段のフリップフロップＤＦＦ６１の出力にバッファ回路ＢＵＦ６２を挿入し、好適な遅延時間を持ったクロック信号を制御用クロック信号inclk６１として制御信号記憶回路ＲＥＧ１１へ入力する。これにより、回路の誤動作を防ぐことができる。
【００３８】
図１７には本発明に係るタイミング制御回路装置の第５の例が示される。
【００３９】
外部クロック信号clkin１１と内部クロック信号clkout１１の同期を微調整するため、内部クロック信号clkout１１を帰還する際に遅延回路ＤＥＬ７１を経由してフォワード遅延回路列ＦＤＡ１１へ供給する。遅延回路ＤＥＬ７１の遅延時間は、外部クロック信号clkin１１の入力バッファ遅延時間Tin＋遅延制御回路列ＤＣＬ１１最終段のＮＡＮＤゲート遅延時間Tnand＋遅延クロック信号dclk１１のクロックバッファ回路遅延時間Tcdb、とすればよい。
【００４０】
図１８は、図１０、図１２、図１３、図１７の付加的な機能をすべて含んだタイミング制御回路の動作波形を示す図である。クロック遅延信号dclk１１の３周期に１度、クロックバッファ回路の遅延時間を測定することで、図のように６周期目から内部クロックが同期する。図１９はシミュレーション波形を示す。この場合は、クロック遅延信号dclk１１の４周期毎に測定を行っている。５周期目で制御信号記憶回路の制御信号出力位置がreg０からreg１４に変り、７周期目で同期している。
【００４１】
図２１には本発明の別の実施例が示される。図２１の例では、タイミング制御回路ＳＭＤＦ１１へ外部クロック信号clkin１１と内部クロック信号clkout１１を入力し、遅延クロック信号dclk１１を出力する。この構造により、遅延クロック信号dclk１１に任意の負荷を接続した場合、負荷を経由した信号を内部クロック信号clkout１１としてタイミング制御回路ＳＭＤＦ１１へ戻すことにより、負荷によらず常に外部クロック信号clkin１１と内部クロック信号clkout１１を同期させることができる。
【００４２】
図２２には本発明に係るクロック分配システムの例が示される。クロック分配システムは、タイミング制御回路ＳＭＤＦ１１とクロック分配バッファ回路ＣＤＢ１０１から構成される。このシステムでは、クロック分配バッファ回路ＣＤＢ１０１の内部の構造によらず常に外部クロック信号clkin１１と同期した内部クロック信号clkout１１を供給できる。タイミング制御回路ＳＭＤＦ１１は外部クロック信号clkin１１と内部クロック信号clkout１１を入力し、遅延クロック信号dclk１１を出力する。クロック分配バッファ回路ＣＤＢ１０１は遅延クロック信号dclk１１を入力し、バッファ回路を経てラッチなどクロック信号を必要とする負荷回路ＬＤ１０１へクロック信号を分配する。負荷回路ＬＤ１０１へ供給されるクロック信号を内部クロックclkout１１としてタイミング制御回路ＳＭＤＦ１１へ帰還することで、クロック分配バッファ回路ＣＤＢ１０１の回路構成によらず外部クロックclkin１１と同期した内部クロックclkout１１を生成することが可能である。マイクロプロセッサや、シンクロナスＤＲＡＭ等の半導体集積回路装置でクロックを分配するシステムにおいて有効なタイミング制御回路を形成できる。
【００４３】
図２３には本発明に係るクロック分配システムの別の例が示される。この例では、クロック分配システムは半導体集積回路装置ＬＳＩ１１１に内蔵されている。半導体集積回路装置ＬＳＩ１１１は、クロック発生回路ＣＰＧ１１１、クロック分配バッファ回路ＣＤＢ１１１、及びタイミング制御回路ＳＭＤＦ１１等を含んで構成される。クロック発生回路ＣＰＧ１１１はクロック信号clk１１１を生成し、クロック分配バッファ回路ＣＤＢ１１１を用いて半導体集積回路装置ＬＳＩ１１１内でクロック信号を必要とする負荷回路ＬＤ１１１等に分配する。クロック同期回路ＳＭＤＦ１１は、分配されたクロック信号を内部クロック信号clkin１１として入力しバッファ回路ＢＵＦ１１を経て半導体集積回路装置ＬＳＩ１１１の外部へ出力クロック信号clkout１１として出力する。半導体集積回路装置ＬＳＩ１１１の外部で分配されたクロック信号は、負荷を経て帰還クロック信号clkfb１１として半導体集積回路装置ＬＳＩ１１１に入力され、クロック同期回路ＳＭＤＦ１１に帰還される。このような構成により、半導体集積回路装置ＬＳＩ１１１内で分配されるクロック信号clkin１１と半導体集積回路装置ＬＳＩ１１１外で分配されるクロック信号clkfb１１とを、外部の負荷によらず同期させることのできるクロック分配システムを構成できる。
【００４４】
図２４には本発明に係るクロック分配システムの更に別の例が示される。この例では、クロック分配システムは半導体集積回路装置ＬＳＩ１２１に内蔵されている。半導体集積回路装置ＬＳＩ１２１は、上記と同じく、クロック発生回路ＣＰＧ１１１、クロック分配バッファ回路ＣＤＢ１１１、及びタイミング制御回路ＳＭＤＦ１１１等を含んでいる。クロック発生回路ＣＰＧ１１１はクロック信号clk１１１を生成し、クロック分配バッファ回路ＣＤＢ１１１を用いて半導体集積回路装置ＬＳＩ１１１内でクロック信号を必要とする負荷回路ＬＤ１１１等に分配する。タイミング制御回路ＳＭＤＦ１１１は、分配されたクロック信号を内部クロック信号clkin１１として入力しバッファ回路ＢＵＦ１１を経て半導体集積回路装置ＬＳＩ１２１の外部へ出力クロック信号clkout１１として供給する。バッファ回路ＢＵＦ１１を経た出力クロック信号clkout１１は帰還クロック信号としてタイミング制御回路ＳＭＤＦ１１に帰還する。このような構成により、半導体集積回路装置ＬＳＩ１２１内で分配されるクロック信号clkin１１と半導体集積回路装置ＬＳＩ１２１外で分配されるクロック信号clkfb１１とを、外部の負荷によらず同期させることのできるクロック分配システムを構成できる。
【００４５】
図２５には本発明に係るクロック分配システムのその他の例が示される。
【００４６】
半導体集積回路装置ＬＳＩ１３１は、タイミング制御回路ＳＭＤＦ１１を含んで構成され、外部にクロック信号を必要とするＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の複数の半導体集積回路装置ＬＳＩ１３２，ＬＳＩ１３３，ＬＳＩ１３４が接続されている。タイミング制御回路ＳＭＤＦ１１は、半導体集積回路装置ＬＳＩ１３１内の内部クロック信号clkin１１と半導体集積回路装置ＬＳＩ１３１外部からの帰還クロック信号clkfb１１を入力し、バッファ回路ＢＵＦ１１を経て半導体集積回路装置ＬＳＩ１３１の外部へ出力クロック信号clkout１１を供給する。出力クロック信号clkout１１は配線等により、クロック信号を必要とするＤＲＡＭ等の半導体集積回路装置ＬＳＩ１３２〜ＬＳＩ１３４経供給される。バッファ回路ＢＵＦ１１にとって前記半導体集積回路ＬＳＩ１３２〜１３４は負荷回路とされる。この負荷回路にくけて供給された出力クロック信号clkout１１は、帰還クロック信号clkfb１１として半導体集積回路装置ＬＳＩ１３１に帰還され、タイミング制御回路ＳＭＤＦ１１へ与えられる。このシステム構成により、半導体集積回路装置ＬＳＩ１３１外へクロック信号を供給した場合に、外部の負荷回路装置が増加するなどの変化を生じても、常に内部クロック信号clkin１１と同期したクロック信号clkfb１１の供給が可能となるクロック分配システムを提供できる。さらに、外部で長距離配線を用いてクロック信号を供給する時にも同期信号の供給が可能である。
【００４７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４８】
例えば、図２の回路はシンクロナスＤＲＡＭやシンクロナスＳＲＡＭなど、１個の半導体集積回路として構成することが可能である。また、半導体集積回路ＬＳＩ１１１、ＬＳＩ１２１，ＬＳＩ１３１などはマイクロコンピュータ、マイクロプロセッサ、若しくはデータプロセッサなどとして構成することが可能である。また、外付けされた半導体集積回路ＬＳＩ１３２〜ＬＳＩ１３４はＤＲＡＭに限定されず、クロック信号に同期動作されるその他の半導体集積回路に変更可能である。
【００４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５０】
すなわち、外部クロックと同期した内部クロックを発生するタイミング制御回路において、シンクロナスミラーディレー回路の特徴である同期クロック信号の短時間での安定化という効果を持ち、その上、クロック信号の出力バッファ等による負荷に依存せずに同期信号を供給できる。従って、クロック分配バッファ回路が未知であっても設計が可能であり、設計後のクロック分配バッファ等の負荷が変更しても対応でき、製造プロセスばらつきや温度変化等による負荷回路の特性変化にも適応可能である。また、本発明のタイミング制御回路を用いて半導体集積回路外へクロックを供給した場合、半導体集積回路装置外でクロック信号を必要とする負荷回路装置が変化しても、常に半導体集積回路の内部と同期したクロック信号を生成して外部に供給することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るタイミング制御回路装置のブロック図である。
【図２】タイミング制御回路ＳＭＤＦ１１の原理的な構成の一例を示すブロック図である。
【図３】タイミング制御回路ＳＭＤＦ１１の具体的な論理回路構成の一例を示す論理回路図である。
【図４】  D型フリップフロップの一例を示す回路図である。
【図５】ＲＳ型フリップフロップの一例を示す回路図である。
【図６】図5のＲＳ型フリップフロップの動作特性図である。
【図７】図5のＲＳ型フリップフロップの動作波形図である。
【図８】制御回路ＭＣＣ１１の動作波形図である。
【図９】タイミング制御回路装置の概念的動作波形の一例を示す波形図である。
【図１０】本発明に係るタイミング制御回路装置の第２の例を示すブロック図である。
【図１１】クロック分配バッファの一例を示す回路図である。
【図１２】本発明に係るタイミング制御回路装置の第３の例を示すブロック図である。
【図１３】本発明に係るタイミング制御回路装置の第４の例を示すブロック図である。
【図１４】一般的なクロック分周回路の一例を示す回路図である。
【図１５】最終段にバッファ回路を有するクロック分周回路の一例を示す回路図である。
【図１６】遅延信号と内部信号のタイミング関係を示す説明図である。
【図１７】本発明に係るタイミング制御回路装置の第５の例を示すブロック図である。
【図１８】図１０、図１２、図１３、図１７に示す付加的な機能を全て含んだタイミング制御回路の動作波形を示すタイミング図である。
【図１９】図１０、図１２、図１３、図１７に示す付加的な機能を全て含んだタイミング制御回路のシミュレーション波形を示すタイミング図である。
【図２０】クロック信号を３分周するクロック分周回路の例を示す論理回路図である。
【図２１】本発明の別の例を示すブロック図である。
【図２２】本発明に係るクロック分配システムの一例を示すブロック図である。
【図２３】本発明に係るクロック分配システムの別の例を示すブロック図である。
【図２４】本発明に係るクロック分配システムの更に別の例を示すブロック図である。
【図２５】本発明に係るクロック分配システムのその他の例を示すブロック図である。
【図２６】シンクロナスミラーディレー回路の一例を示す構成図である。
【図２７】位相同期ループ回路の一例を示す構成図である。
【符号の説明】
ＳＭＤＦ１１  タイミング制御回路
ＢＵＦ１１  クロックバッファ回路
ＬＤ１１、ＬＤ１０１、ＬＤ１１１  負荷回路
ＤＣＬ11  遅延制御回路列
ＲＥＧ１１  制御信号記憶回路
ＭＣＣ１１  制御回路
ＦＤＡ１１  フォワード遅延回路列
ＤＦＦ３４、ＤＦＦ６１、ＤＦＦ６３  Ｄ型フリップフロップ回路
ＲＳＦＦ３１  ＲＳ型フリップフロップ回路
ＮＯＲ３３、ＮＯＲ５１  ＮＯＲゲート回路
ＤＩＶ６１  クロック分周回路
ＤＥＬ７１  遅延回路
ＬＳＩ１１１、ＬＳＩ１２１、ＬＳＩ１３１  半導体集積回路
ＣＰＧ１１１  クロック発生回路
ＬＳＩ１３２〜ＬＳＩ１３４半導体集積回路
clkin１１  入力クロック信号
dclk１１  遅延クロック信号
clkout１１  出力クロック信号
mcout  制御回路出力信号
rsou  ＲＳ型フリップフロップ出力信号
inclk６１  制御用クロック信号
reg(i)  制御信号記憶回路のフリップフロップ出力信号
clkfb１１  帰還クロック信号
Tclk  クロック周期時間
Tbuf  クロックバッファ回路の遅延時間
Tmcc  制御回路の入出力遅延時間
Tsetup  Ｄ型フリップフロップのセットアップ時間
Thold  Ｄ型フリップフロップのホールド時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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