(57)【特許請求の範囲】
【請求項１】
第１導電型の縦型バイポーラトランジスタおよび第２導電型の縦型バイポーラトランジスタを共通のシリコン基板に有する半導体装置の製造方法において、
前記第１導電型の縦型バイポーラトランジスタの第１の埋込みコレクタ領域、前記第２導電型の縦型バイポーラトランジスタの第２の埋込みコレクタ領域およびこれらのバイポーラトランジスタを電気的に絶縁分離するための素子分離領域を前記シリコン基板に形成する工程と、
前記第１の埋込みコレクタ領域、前記第２の埋込みコレクタ領域および前記素子分離領域が形成されたシリコン基板の表面に第１の絶縁膜を形成して、前記第１の埋込みコレクタ領域上の第１の絶縁膜を除去する工程と、
前記第１の埋込みコレクタ領域上の第１の絶縁膜が除去されたシリコン基板の表面に、第１導電型のシリコン層、アンドープのシリコンゲルマニウム層、第２導電型のシリコンゲルマニウム層および第２導電型のシリコン層をこの順に堆積して第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を前記第１導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記パターニングした第１のエピタキシャル層の表面に第２の絶縁膜を形成して、前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜を除去する工程と、
前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜が除去されたシリコン基板の表面に、第２導電型のシリコン層、アンドープのシリコンゲルマニウム層、第１導電型のシリコンゲルマニウム層および第１導電型のシリコン層をこの順に堆積して第２のエピタキシャル層を形成する工程と
前記第２のエピタキシャル層を前記第２導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程は、
前記第１のエピタキシャル層上の前記第２の絶縁膜を除去し、この上に第３の絶縁膜、第１の半導体層および第４の絶縁膜をこの順に堆積する工程と、
前記第１導電型の縦型バイポーラトランジスタおよび前記第２導電型の縦型バイポーラトランジスタの各エミッタ領域上以外の部分の前記第４の絶縁膜を、該エミッタ領域の近傍を残して除去する工程と、
前記第４の絶縁膜をマスクとして、第１導電型の不純物を前記第１のエピタキシャル層に導入する工程と、
前記第４の絶縁膜をマスクとして、第１導電型の不純物を前記第２のエピタキシャル層に導入する工程と、
前記エミッタ領域上以外の部分の前記第４の絶縁膜を除去した後、この表面に前記第４の絶縁膜以外の部分を覆う第５の絶縁膜を形成し、前記第４の絶縁膜を除去する工程と、
前記第５の絶縁膜をマスクとして、前記第１の半導体層および前記第３の絶縁膜に開口部を設ける工程と、
前記開口部に接するように第２の半導体層を堆積して、前記第１のエピタキシャル層上の該第２の半導体層に第１導電型の不純物を導入し、前記第２のエピタキシャル層上の該第２の半導体層に第２導電型の不純物を導入する工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に前記第１導電型の不純物を、前記第２のエピタキシャル層の前記第１導電型のシリコン層に前記第２導電型の不純物をそれぞれ導入する熱処理工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理工程の後に、前記第１導電型の縦型バイポーラトランジスタおよび前記第２導電型の縦型バイポーラトランジスタの各ベース層の引出し電極の上にシリサイド層を形成する工程をさらに含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
ゲルマニウム濃度が前記第２導電型のシリコン層と前記第２導電型のシリコンゲルマニウム層の界面で最大となり、前記第１導電型のシリコン層と前記アンドープのシリコンゲルマニウム層の界面で最小となるように前記第１のエピタキシャル層の形成が行われる、請求項１〜３に記載の半導体装置の製造方法。
【請求項５】
ゲルマニウム濃度が前記第１導電型のシリコン層と前記第１導電型のシリコンゲルマニウム層の界面で最大となり、前記第２導電型のシリコン層と前記アンドープのシリコンゲルマニウム層の界面で最小となるように前記第２のエピタキシャル層の形成が行われる、請求項４に記載の半導体装置の製造方法。
【請求項６】
第１導電型の縦型バイポーラトランジスタおよび第２導電型の縦型バイポーラトランジスタを共通のシリコン基板に有する半導体装置の製造方法において、
前記第１導電型の縦型バイポーラトランジスタの第１の埋込みコレクタ領域、前記第２導電型の縦型バイポーラトランジスタの第２の埋込みコレクタ領域およびこれらのバイポーラトランジスタを電気的に絶縁分離するための素子分離領域を前記シリコン基板に形成する工程と、
前記第１の埋込みコレクタ領域、前記第２の埋込みコレクタ領域および前記素子分離領域が形成されたシリコン基板の表面に第１の絶縁膜を形成して、前記第１の埋込みコレクタ領域上の第１の絶縁膜を除去する工程と、
前記第１の埋込みコレクタ領域上の第１の絶縁膜が除去されたシリコン基板の表面に、第１導電型のシリコン層、第１導電型のシリコンゲルマニウム層、アンドープのシリコンゲルマニウム層、第２導電型のシリコンゲルマニウム層および第２導電型のシリコン層をこの順に堆積して第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を前記第１導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記パターニングした第１のエピタキシャル層の表面に第２の絶縁膜を形成して、前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜を除去する工程と、
前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜が除去されたシリコン基板の表面に、第２導電型のシリコン層、第２導電型のシリコンゲルマニウム層、アンドープのシリコンゲルマニウム層、第１導電型のシリコンゲルマニウム層および第１導電型のシリコン層をこの順に堆積して第２のエピタキシャル層を形成する工程と
前記第２のエピタキシャル層を前記第２導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型の縦型バイポーラトランジスタおよび第２導電型の縦型バイポーラトランジスタを共通のシリコン基板に有する半導体装置の製造方法において、
前記第１導電型の縦型バイポーラトランジスタの第１の埋込みコレクタ領域、前記第２導電型の縦型バイポーラトランジスタの第２の埋込みコレクタ領域およびこれらのバイポーラトランジスタを電気的に絶縁分離するための素子分離領域を前記シリコン基板に形成する工程と、
前記第１の埋込みコレクタ領域、前記第２の埋込みコレクタ領域および前記素子分離領域が形成されたシリコン基板の表面に第１の絶縁膜を形成して、前記第１の埋込みコレクタ領域上の第１の絶縁膜を除去する工程と、
前記第１の埋込みコレクタ領域上の第１の絶縁膜が除去されたシリコン基板の表面に、第１導電型のシリコン層、第１導電型のシリコンゲルマニウム層、第２導電型のシリコンゲルマニウム層および第２導電型のシリコン層をこの順に堆積して第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を前記第１導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記パターニングした第１のエピタキシャル層の表面に第２の絶縁膜を形成して、前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜を除去する工程と、
前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜が除去されたシリコン基板の表面に、第２導電型のシリコン層、第２導電型のシリコンゲルマニウム層、第１導電型のシリコンゲルマニウム層および第１導電型のシリコン層をこの順に堆積して第２のエピタキシャル層を形成する工程と
前記第２のエピタキシャル層を前記第２導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、高周波動作するＮＰＮバイポーラトランジスタ（以下、ＮＰＮトランジスタという）およびＰＮＰバイポーラトランジスタ（以下、ＰＮＰトランジスタという）が共通のシリコン基板上に形成された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
高周波のバイポーラトランジスタは、近年、ベース層のエピタキシャル層を例えばシリコンゲルマニウム（ＳｉＧｅ）のようなヘテロ接合で形成することによって速度性能を飛躍的に向上させているが、このような高周波用ＩＣにおいては、ＮＰＮトランジスタと同等の速度性能を有するＰＮＰトランジスタがあればより多彩な機能を実現させることができる。図１７は、プッシュプル構成のハイパワーアンプを示したものであるが（佐野芳昭著  リアライズ社「アナログ集積回路設計の基礎と実際」第１４１頁）、この例では差動入力段、中間段、出力段のそれぞれにＮＰＮとＰＮＰが入った回路構成になっていて、各トランジスタは同等の速度性能が求められる。また、ＰＮＰカレントミラーを高速に動かすことができれば、容量結合によらない、直流結合の多段増幅器等への応用も考えられることから、ＮＰＮトランジスタと同等の速度性能を有するＰＮＰトランジスタを備えた半導体装置に対する要求は大きい。
【０００３】
エミッタ、ベースおよびコレクタ間の接合が基板の深さ方向、すなわち基板の縦方向に形成された、縦型ＮＰＮバイポーラトランジスタと縦型ＰＮＰバイポーラトランジスタを同一基板上に形成した半導体装置の例としては、図１８に示すような特開平２−２７２７５８号公報に開示されているものがある。この装置は、シリコン基板１０、Ｎ＋型埋め込みエミッタ層１２、Ｐ＋型埋め込みコレクタ層１４、ディープトレンチ分離絶縁層３０，３２，３４、シャロートレンチ分離絶縁層４４，４６，４８，５０，５２、Ｐ型ベース層５４、Ｐ＋型ベース引出し層７２、Ｎ型コレクタ層５６、Ｎ＋型コレクタ引出し層７８、Ｐ＋エミッタ層９８、Ｐ＋型エミッタ引出し層９６、絶縁膜８０，８２，９２，１１２、ＮＰＮのベース電極１０４、ＮＰＮのエミッタ電極１０８、ＰＮＰのベース電極１０６およびＰＮＰのコレクタ電極１１０からなる。図１８において、ＮＰＮは上方向に動作し、ＰＮＰは下方向に動作する。
【０００４】
また、エミッタ、ベースおよびコレクタ間の接合が基板の深さ方向に垂直な方向、すなわち基板の横方向に形成された、横型ＮＰＮバイポーラトランジスタと横型ＰＮＰバイポーラトランジスタを同一基板上に形成した半導体装置の例としては、図１９に示すような特許第２５６５１１３号公報に開示されているものがある。この装置は、シリコン基板１、ｎ＋型埋め込みコレクタ層２、Ｎ−エピタキシャル層３、分離酸化膜４、Ｎ＋型コレクタ引出し領域３′、Ｎ型コレクタ領域１１、Ｐ型ベース領域１２，４４、Ｎ＋型エミッタ領域１３、Ｐ型コレクタ領域２１、Ｎ型真性ベース領域２２、Ｎ＋型ホールストッパー領域３２、Ｐ型エミッタ領域２３、Ｐ型引出し膜７，８、Ｎ型引出し膜９、絶縁膜５，６、ＮＰＮのベース電極１４、ＮＰＮのエミッタ電極１５、ＮＰＮのコレクタ電極１６、ＰＮＰのベース電極２４、ＰＮＰのエミッタ電極２５およびＰＮＰのコレクタ電極２６からなる。図１９において、ＮＰＮトランジスタは下方向に動作し、ＰＮＰトランジスタは上方向に動作する。
【０００５】
【発明が解決しようとする課題】
高速動作を実現するためにはベース幅をできる限り狭くして、キャリアがベースを走行する時間を短縮することが有効である。しかしながら、図１８に示すような縦型トランジスタの場合、ＮＰＮトランジスタのベース幅はＰＮＰトランジスタの低濃度のコレクタ幅と同一とならざるを得ない。一方、所望の耐圧を得ようとすると低濃度コレクタ幅は所定の値より狭くすることはできない。したがって、装置の速度性能はコレクタ幅で決定される耐圧に制限されることとなり、実用的な耐圧で高速性能を実現する装置を形成するのは困難であるという問題があった。
【０００６】
また、図１９に示すような横型トランジスタでは、ベース幅はリソグラフィー工程での解像度に依存し、狭いベース幅の形成は困難であることから、縦型動作のトランジスタに比べると速度性能が大きく劣るという問題があった。さらに、同図に示すようなエミッタとコレクタの配置を有するＰＮＰでは、エミッタの注入効率が上がらず、高い増幅率は望めないという問題もあった。
【０００７】
さらに、縦型ＮＰＮトランジスタと縦型ＰＮＰトランジスタを同一基板上に形成した例（図２０）が、米国特許第５，９３０，６３５号公報に記載されている。しかしながら、図２０に示す構造の場合、高速動作のためにベース幅を狭くしようとするとベースの引出し部分（図２０で、ｐ++ＳｉＧｅおよびｎ++ＳｉＧｅと表示した部分）も薄くなってしまうことから、ベース抵抗が高くなるという問題があった。
【０００８】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明は、超高速のＮＰＮヘテロ接合バイポータトランジスタと、これと同等の性能を有する超高速ＰＮＰヘテロ接合バイポーラトランジスタとを同一基板上に形成した半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
【００１７】
本願請求項１に係る発明は、第１導電型の縦型バイポーラトランジスタおよび第２導電型の縦型バイポーラトランジスタを共通のシリコン基板に有する半導体装置の製造方法において、
前記第１導電型の縦型バイポーラトランジスタの第１の埋込みコレクタ領域、前記第２導電型の縦型バイポーラトランジスタの第２の埋込みコレクタ領域およびこれらのバイポーラトランジスタを電気的に絶縁分離するための素子分離領域を前記シリコン基板に形成する工程と、
前記第１の埋込みコレクタ領域、前記第２の埋込みコレクタ領域および前記素子分離領域が形成されたシリコン基板の表面に第１の絶縁膜を形成して、前記第１の埋込みコレクタ領域上の第１の絶縁膜を除去する工程と、
前記第１の埋込みコレクタ領域上の第１の絶縁膜が除去されたシリコン基板の表面に、第１導電型のシリコン層、アンドープのシリコンゲルマニウム層、第２導電型のシリコンゲルマニウム層および第２導電型のシリコン層をこの順に堆積して第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を前記第１導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記パターニングした第１のエピタキシャル層の表面に第２の絶縁膜を形成して、前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜を除去する工程と、
前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜が除去されたシリコン基板の表面に、第２導電型のシリコン層、アンドープのシリコンゲルマニウム層、第１導電型のシリコンゲルマニウム層および第１導電型のシリコン層をこの順に堆積して第２のエピタキシャル層を形成する工程と
前記第２のエピタキシャル層を前記第２導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程とを含むことを特徴とする。
【００１８】
本願請求項２に係る発明は、請求項１に記載の半導体装置の製造方法において、前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程は、
前記第１のエピタキシャル層上の前記第２の絶縁膜を除去し、この上に第３の絶縁膜、第１の半導体層および第４の絶縁膜をこの順に堆積する工程と、
前記第１導電型の縦型バイポーラトランジスタおよび前記第２導電型の縦型バイポーラトランジスタの各エミッタ領域上以外の部分の前記第４の絶縁膜を、該エミッタ領域の近傍を残して除去する工程と、
前記第４の絶縁膜をマスクとして、第１導電型の不純物を前記第１のエピタキシャル層に導入する工程と、
前記第４の絶縁膜をマスクとして、第１導電型の不純物を前記第２のエピタキシャル層に導入する工程と、
前記エミッタ領域上以外の部分の前記第４の絶縁膜を除去した後、この表面に前記第４の絶縁膜以外の部分を覆う第５の絶縁膜を形成し、前記第４の絶縁膜を除去する工程と、
前記第５の絶縁膜をマスクとして、前記第１の半導体層および前記第３の絶縁膜に開口部を設ける工程と、
前記開口部に接するように第２の半導体層を堆積して、前記第１のエピタキシャル層上の該第２の半導体層に第１導電型の不純物を導入し、前記第２のエピタキシャル層上の該第２の半導体層に第２導電型の不純物を導入する工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に前記第１導電型の不純物を、前記第２のエピタキシャル層の前記第１導電型のシリコン層に前記第２導電型の不純物をそれぞれ導入する熱処理工程を含むことを特徴とする。
【００１９】
本願請求項３に係る発明は、請求項２に記載の半導体装置の製造方法において、前記熱処理工程の後に、前記第１導電型の縦型バイポーラトランジスタおよび前記第２導電型の縦型バイポーラトランジスタの各ベース層の引出し電極の上にシリサイド層を形成する工程をさらに含むことを特徴とする。
【００２０】
本願請求項４に係る発明は、請求項１〜３に記載の半導体装置の製造方法において、ゲルマニウム濃度が前記第２導電型のシリコン層と前記第２導電型のシリコンゲルマニウム層の界面で最大となり、前記第１導電型のシリコン層と前記アンドープのシリコンゲルマニウム層の界面で最小となるように前記第１のエピタキシャル層の形成が行われることを特徴とする。
【００２１】
本願請求項５に係る発明は、請求項４に記載の半導体装置の製造方法において、ゲルマニウム濃度が前記第１導電型のシリコン層と前記第１導電型のシリコンゲルマニウム層の界面で最大となり、前記第２導電型のシリコン層と前記アンドープのシリコンゲルマニウム層の界面で最小となるように前記第２のエピタキシャル層の形成が行われることを特徴とする。
【００２２】
本願請求項６に係る発明は、第１導電型の縦型バイポーラトランジスタおよび第２導電型の縦型バイポーラトランジスタを共通のシリコン基板に有する半導体装置の製造方法において、
前記第１導電型の縦型バイポーラトランジスタの第１の埋込みコレクタ領域、前記第２導電型の縦型バイポーラトランジスタの第２の埋込みコレクタ領域およびこれらのバイポーラトランジスタを電気的に絶縁分離するための素子分離領域を前記シリコン基板に形成する工程と、
前記第１の埋込みコレクタ領域、前記第２の埋込みコレクタ領域および前記素子分離領域が形成されたシリコン基板の表面に第１の絶縁膜を形成して、前記第１の埋込みコレクタ領域上の第１の絶縁膜を除去する工程と、
前記第１の埋込みコレクタ領域上の第１の絶縁膜が除去されたシリコン基板の表面に、第１導電型のシリコン層、第１導電型のシリコンゲルマニウム層、アンドープのシリコンゲルマニウム層、第２導電型のシリコンゲルマニウム層および第２導電型のシリコン層をこの順に堆積して第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を前記第１導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記パターニングした第１のエピタキシャル層の表面に第２の絶縁膜を形成して、前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜を除去する工程と、
前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜が除去されたシリコン基板の表面に、第２導電型のシリコン層、第２導電型のシリコンゲルマニウム層、アンドープのシリコンゲルマニウム層、第１導電型のシリコンゲルマニウム層および第１導電型のシリコン層をこの順に堆積して第２のエピタキシャル層を形成する工程と
前記第２のエピタキシャル層を前記第２導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程とを含むことを特徴とする。
【００２３】
本願請求項７に係る発明は、第１導電型の縦型バイポーラトランジスタおよび第２導電型の縦型バイポーラトランジスタを共通のシリコン基板に有する半導体装置の製造方法において、
前記第１導電型の縦型バイポーラトランジスタの第１の埋込みコレクタ領域、前記第２導電型の縦型バイポーラトランジスタの第２の埋込みコレクタ領域およびこれらのバイポーラトランジスタを電気的に絶縁分離するための素子分離領域を前記シリコン基板に形成する工程と、
前記第１の埋込みコレクタ領域、前記第２の埋込みコレクタ領域および前記素子分離領域が形成されたシリコン基板の表面に第１の絶縁膜を形成して、前記第１の埋込みコレクタ領域上の第１の絶縁膜を除去する工程と、
前記第１の埋込みコレクタ領域上の第１の絶縁膜が除去されたシリコン基板の表面に、第１導電型のシリコン層、第１導電型のシリコンゲルマニウム層、第２導電型のシリコンゲルマニウム層および第２導電型のシリコン層をこの順に堆積して第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を前記第１導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記パターニングした第１のエピタキシャル層の表面に第２の絶縁膜を形成して、前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜を除去する工程と、
前記第２の埋込みコレクタ領域上の前記第２の絶縁膜および前記第１の絶縁膜が除去されたシリコン基板の表面に、第２導電型のシリコン層、第２導電型のシリコンゲルマニウム層、第１導電型のシリコンゲルマニウム層および第１導電型のシリコン層をこの順に堆積して第２のエピタキシャル層を形成する工程と
前記第２のエピタキシャル層を前記第２導電型の縦型バイポーラトランジスタのベース層の引出し電極の形状にパターニングする工程と、
前記第１のエピタキシャル層の前記第２導電型のシリコン層に第１導電型の不純物を導入し、前記第２のエピタキシャル層の前記第１導電型のシリコン層に第２導電型の不純物を導入する工程とを含むことを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２５】
実施の形態１
図１は、本発明の実施の形態１に係る半導体装置の断面図である。図１の半導体装置は、シリコン基板１、Ｎ型分離層２、Ｎ＋型埋め込みコレクタ層３、Ｐ型分離層４，７、Ｎ−型エピタキシャル層５、素子分離酸化膜６、Ｐ型真性ベース領域３２、Ｎ＋型エミッタ領域１７、Ｎ＋型コレクタ引出し領域８，１０、Ｐ＋型ベース引出し領域１１、Ｎ＋型エミッタ引出し領域１５、Ｐ型埋め込みコレクタ層１０４、Ｐ型コレクタ領域１０７、Ｎ型真性ベース領域３３、Ｐ＋型エミッタ領域１８、Ｐ＋型コレクタコンタクト領域１２、Ｎ＋型ベース引出し領域９、Ｐ＋型エミッタ引出し領域１６、絶縁膜１３，１４，１９、コンタクトプラグ２０，２１，２２，２３，２４，２５および電極２６，２７，２８，２９，３０，３１を備える。図１において、ＮＰＮトランジスタおよびＰＮＰトランジスタはともに図の下方向に動作する。本発明においては、ＮＰＮトランジスタおよびＰＮＰトランジスタのそれぞれについて、シリコン基板上にエピタキシャル層を独立に成長させることによってＰ型ベース層およびＮ型ベース層を独立に形成することを特徴としている。これにより、各ベース層中の不純物プロファイルはエピタキシャル層中の不純物プロファイルによって決定されるとともに、各トランジスタに最適なベース幅を設定することができる。すなわち、実用的な耐圧でＮＰＮトランジスタおよびＰＮＰトランジスタの各速度性能を究極のところまで調整可能であるので、同等の高速性能を有する超高速ＮＰＮトランジスタと超高速ＰＮＰトランジスタを共通のシリコン基板に形成した半導体装置を実現することができる。
【００２６】
図２は、シリコン（Ｓｉ），ゲルマニウム（Ｇｅ）およびこれらを１：１で含むシリコンゲルマニウム（ＳｉＧｅ）アロイについて、（ａ）不純物を含まない場合、（ｂ）Ｐ型の不純物を含む場合および（ｃ）Ｎ型の不純物を含む場合それぞれのフェルミレベルＥｆ、禁制帯バンド端ＥＶおよび伝導帯バンド端ＥＣを示したものである。室温におけるバンドギャップは、シリコンで約１．１２ｅＶ、ゲルマニウムで約０．６６ｅＶ、そしてＳｉ０．５Ｇｅ０．５アロイではこれらの略中間の値を示すと考えられる。
【００２７】
図２（ａ）に示すように不純物を含まない場合、フェルミレベルは各バンドギャップの略中央に位置するが、Ｐ型の不純物を導入するとフェルミレベルは禁制帯バンド端に近づき、Ｎ型の不純物を導入すると伝導帯バンド端に近づく。Ｐ型不純物量が充分に多くなると、図２（ｂ）に示すように、フェルミレベルと禁制帯バンド端間のエネルギー差はシリコンとゲルマニウムとで略同じとなるが、逆にフェルミレベルと伝導帯バンド間のエネルギー差についてはシリコンとゲルマニウムとの差が大きくなる。これに対して、Ｎ型不純物量が充分に多くなると、図２（ｃ）に示すように、フェルミレベルと伝導帯バンド端間のエネルギー差はシリコンとゲルマニウムとで略同じとなるが、逆にフェルミレベルと禁制帯バンド間のエネルギー差についてはシリコンとゲルマニウムとの差が大きくなる。Ｓｉ０．５Ｇｅ０．５アロイについてはシリコンとゲルマニウムの中間で同様のふるまいをする。
【００２８】
ところで、シリコンゲルマニウムベースのＮＰＮヘテロ接合バイポーラトランジスタでは、ベース中のゲルマニウム濃度を変化させることによって電子に加速電界をかけて速度性能を向上させる方法が知られている。図３（ａ）のＮＰＮトランジスタ動作状態のバンド図に示すように、ベース（Ｐ型）中のゲルマニウム濃度をエミッタ側に対してコレクタ側に行くほど高くなるようにすると伝導帯バンド端が傾斜して電子はコレクタ方向に加速されるようになる。一方、ＰＮＰトランジスタにおいても同様にベース（Ｎ型）中のゲルマニウム濃度をコレクタ側に行くほど高くなるようにすることによって、図３（ｂ）に示すように、禁制帯バンドが傾斜して正孔がコレクタ側に加速されるようになる。
【００２９】
図４は、図１のエミッタと真性ベース領域を拡大したものであり、（ａ）はＮＰＮトランジスタを示し、（ｂ）はＰＮＰトランジスタを示している。各図においてベースとベース引出し領域は一体となっており、また、素子分離酸化膜６に接する領域では多結晶、シリコン層に接する領域では単結晶になっている。図４では多結晶部分を散点模様で表している。Ｐ型ベース３２とＰ型ベース引出し層１１のリンク部分にはＰ型外部ベース領域３４が配置され、Ｎ型ベース３３とＮ型ベース引出し層９のリンク部分にはＮ型外部ベース領域３５が配置される。
【００３０】
図５（ａ）はＮＰＮトランジスタについて、図４（ａ）のＹ１−Ｙ１′線に沿ってエミッタ部、ベース部およびコレクタ部をこの順に切断したときのゲルマニウムおよび不純物の濃度プロファイルを示したものである。また、図５（ｂ）は、ＰＮＰトランジスタについて、上記と同様にして図４（ｂ）のＹ２−Ｙ２′線に沿って切断したときのゲルマニウムおよび不純物の濃度プロファイルを示したものである。不純物として、ＮＰＮトランジスタのエミッタ部には砒素（Ａｓ）が、ベース部にはホウ素（Ｂ）が、コレクタ部にはリン（Ｐ）がそれぞれ導入されている。また、ゲルマニウムは、コレクタとベースの接合部でピークを持ちエミッタとベースの接合部でゼロとなるように、コレクタ側からエミッタ側に向かって漸次減少する濃度分布を有する。一方、ＰＮＰトランジスタには不純物として、エミッタ部およびコレクタ部にホウ素（Ｂ）が、ベース部にリン（Ｐ）がそれぞれ導入されており、また、ゲルマニウムについては前記ＮＰＮトランジスタと同様の濃度分布を有する。このようなゲルマニウムの濃度分布により、ＮＰＮトランジスタではベース中に電子への加速電界がかかり、一方、ＰＮＰトランジスタではベース中に正孔への加速電界がかかって、ギガヘルツ（ＧＨｚ）オーダーでの高周波動作を実現させることができる。
【００３１】
次に、本発明に係る半導体装置の製造方法について説明する。公知のイオン注入法、熱拡散法および熱酸化法によって、シリコン基板１（Ｐ−型半導体）へＮ型分離層２、Ｎ＋型埋込みコレクタ層３、Ｐ型拡散層４およびＰ型埋込みコレクタ層１０４を形成した後、Ｎ−型シリコン層をエピタキシャル成長させて、エピタキシャル層５とし、素子分離酸化膜６、Ｐ型拡散層７，１０７およびＮ＋型コレクタ引出し層８を形成して、図６（ａ）に示す状態が完成する（工程１）。ここで、素子分離酸化膜６は、ＮＰＮトランジスタとＰＮＰトランジスタを電気的に絶縁分離するための酸化膜である。
【００３２】
次に、表面に所定の膜厚を有する薄い酸化膜を成膜した後、ＰＮＰトランジスタのベース形成領域上の酸化膜を選択的に除去して、酸化膜１５０，１５１，１５２とする（工程２）。そして、図１０の不純物プロファイルを示すシリコン膜を堆積する。すなわち、Ｐ型のシリコン層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させる（工程３）。この際、シリコン膜内での不純物の濃度分布については、後の熱処理により不純物が拡散することを考慮する必要がある。例えば、図１０の例ではベース幅よりも狭い領域にリンを導入している。
【００３３】
図６（ｂ）に示すように、ＰＮＰトランジスタのベース形成領域２０１のシリコンはエピタキシャル成長するが、他の領域２０２では多結晶となる。図６（ｂ）では多結晶部分を散点模様で表している。なお、領域２０２はアモルファスシリコン層であってもよい。
【００３４】
続いて図６（ｃ）に示すように、ＰＮＰトランジスタのベース層の引出し電極の形状に多結晶層２０２をエッチング加工し（工程４）、表面に絶縁膜２０３を堆積した後、ＮＰＮトランジスタのベース形成領域上の絶縁膜２０３およびその下の酸化膜１５１を選択的に除去する（工程５）。そして、図１１の不純物プロファイルを示すシリコン膜を堆積する。すなわち、Ｎ型のシリコン層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させる（工程６）。前述したＰＮＰトランジスタの場合と同様で図６（ｄ）に示すように、ＮＰＮトランジスタのベース形成領域２０４のシリコンはエピタキシャル成長するが、他の領域２０５では多結晶となる。図６（ｄ）では多結晶部分を散点模様で表している。なお、領域２０５はアモルファスシリコン層であってもよい。また、後の熱処理により不純物がシリコン層内で拡散することを考慮して、図１１のプロファイルに示すように、ベース幅より狭い領域にホウ素を導入する。
【００３５】
素子分離酸化膜６上の多結晶層２０５をフォトレジスト膜２０６を用いてＮＰＮトランジスタのベース層の引出し電極の形状に加工し、図７（ａ）の構造とする（工程７）。そして、図７（ｂ）に示すように、絶縁膜２０３および酸化膜１５０，１５２を除去し、絶縁膜１３、第１の多結晶シリコン層１４および所定の厚さを有する酸化膜（絶縁膜）２０７をこの順に堆積する（工程８）。
【００３６】
次に、ＮＰＮトランジスタおよびＰＮＰトランジスタの各エミッタ領域上以外の部分の酸化膜２０７を該エミッタ領域の近傍を残してエッチングにより除去することにより、酸化膜２０７は該エミッタ領域よりも一回り大きいパターンとして該エミッタ領域上に残る（工程９）。（以下、このパターンをエミッタペデスタルという。）フォトレジスト２０８でＰＮＰトランジスタのエミッタペデスタル２１０を含むベース引出し領域とＮＰＮトランジスタのコレクタコンタクト領域を覆い、ホウ素等のＰ型不純物をイオン注入すると、図７（ｃ）に示すように、フォトレジスト２０８およびエミッタペデスタル２０９以外の領域にホウ素が導入される（工程１０）。
【００３７】
フォトレジスト２０８除去後、新たなフォトレジスト２１１でＮＰＮトランジスタのエミッタペデスタル２０９を含むベース引出し領域とＰＮＰトランジスタのコレクタコンタクト領域を覆い、リン等のＮ型不純物をイオン注入すると、図７（ｄ）に示すように、フォトレジスト２１１およびエミッタペデスタル２１０以外の領域にリンが導入される（工程１１）。続いてフッ酸等でエッチングすることにより前記エミッタ領域上以外の部分の酸化膜２０７を除去して、図８（ａ）に示すように、エミッタペデスタル２０９，２１０がエミッタと略同じ大きさとなるようにした後、レジスト２１２を塗布し、エミッタペデスタル２０９，２１０の表面付近のみがレジスト２１２から露出するようにエッチバックして図８（ｂ）の構造とし、図８（ｃ）に示すようにレジスト（絶縁膜）２１２をマスクとしてエミッタベデスタル２０９，２１０を除去する（工程１２）。次に、エミッタペデスタル２０９，２１０が抜けた後の開口部２１３の下層の多結晶シリコン層１４を異方性エッチングし、続いて多結晶シリコン膜１４の下層の絶縁膜１３を除去する（工程１３）。
【００３８】
レジスト２１２を除去した後、エミッタ引出し用の第２の多結晶シリコン層１５３を堆積し、ＰＮＰトランジスタ領域をフォトレジスト２１４で覆い、図８（ｄ）に示すように、ＮＰＮトランジスタ領域上の多結晶シリコン１５３中にＮ型不純物として砒素をイオン注入する。次に、フォトレジスト２１４を除去した後、新たにフォトレジスト２１５によってＮＰＮトランジスタ領域を覆い、図９（ａ）に示すように、ＰＮＰトランジスタ領域の多結晶シリコン１５３中にＰ型不純物としてフッ化ホウ素（ＢＦ２）をイオン注入する（工程１４）。
【００３９】
熱処理を施すことによって、ＮＰＮトランジスタ領域の多結晶シリコン１５３中に注入した砒素をＰ型ベース中へ、ＰＮＰトランジスタ領域の多結晶シリコン１５３中に注入したフッ化ホウ素をＮ型ベース中へ、それぞれ拡散させるとともに、ベース引出し部およびコレクタコンタクト部に注入された不純物を活性化させる（工程１５）。
【００４０】
次に、図９（ｂ）に示すように、エミッタ引出し電極として第２の多結晶シリコンと第１の多結晶シリコンを一緒にパターニングする（工程１６）。表面に新たな絶縁膜１９を堆積し、ＮＰＮトランジスタおよびＰＮＰトランジスタのそれぞれについてエミッタ、ベースおよびコレクタの各引出しパターンにコンタクトを開口し、コンタクトプラグ２０，２１，２２，２３，２４，２５および金属電極２６，２７，２８，２９，３０，３１を形成して図１の本発明に係る半導体装置とする（工程１７）。
【００４１】
実施の形態２．
図１２（ｃ）は、本実施の形態に係る半導体装置の断面図である。実施の形態１に対して、本実施の形態では、ＮＰＮトランジスタおよびＰＮＰトランジスタのそれぞれについて、エミッタ、ベースおよびコレクタの各引出し領域の表面がシリサイドである点に特徴がある。特に、ベース引出し領域上ではエミッタ１７，１８近傍からベースコンタクトプラグ２２，２５までシリサイドであるので、ベース抵抗を大幅に小さくすることができる。また、ベース抵抗は最大発振周波数ｆｍａｘおよびノイズ係数Ｎｆに影響するので、ベース抵抗を小さくすることによって半導体装置の速度特性を向上させることができる。尚、ゲルマニウムおよび不純物の濃度プロファイルは実施の形態１と同様である。
【００４２】
本実施の形態に係る半導体装置の製造方法について図１２を用いて説明する。まず、実施の形態１と同様にして図９（ｂ）に示す工程まで終えた後、多結晶シリコン１４で覆われた領域以外の領域の絶縁膜１３を除去し、新たな絶縁膜の堆積とこれに続く異方性エッチングによって、エミッタ引出しパターンおよびバース引出しパターンの側面にサイドウォール４０，４１，４２，４３を形成して図１２（ａ）の構造とする。表面にコバルト（Ｃｏ）やチタン（Ｔｉ）等の高融点金属をスパッタリングし、熱処理を行うと単結晶シリコンまたは多結晶シリコン上にある前記高融点金属がシリコンと反応してシリサイドとなる。すなわち、図１２（ａ）において、単結晶シリコンまたは多結晶シリコンが表面に露出しているエミッタ、ベースおよびコレクタの各引出し領域の表面にシリサイド層４４，４５，４６，４７，４８，４９が形成されて、図１２（ａ）の構造となる。
【００４３】
次に、新たな絶縁膜１９を堆積し、ＮＰＮトランジスタおよびＰＮＰトランジスタのそれぞれについて、エミッタ、ベースおよびコレクタの各引出しパターンにコンタクトを開口し、コンタクトプラグ２０，２１，２２，２３，２４，２５および金属電極２６，２７，２８，２９，３０，３１を形成し、図１２（ｃ）に示す本実施の形態に係る半導体装置が完成する。
【００４４】
実施の形態３．
図１３は、本実施の形態に係る不純物プロファイルを示したものである。本実施の形態では、ＮＰＮトランジスタおよびＰＮＰトランジスタの双方において、１）ベース中のゲルマニウム濃度のピークがベースとコレクタの接合でできる空乏層中に位置していること、並びに２）ゲルマニウム濃度はコレクタ側からエミッタ側に向かって徐々に減少し、ゲルマニウム濃度がゼロとなる点がベースとエミッタの接合でできる空乏層中に位置していることを特徴とする。図１３では空乏層を斜線で示している。
【００４５】
本実施の形態に係る半導体装置の断面構造は実施の形態１または２と同様である。但し、図１３に示す不純物プロファイルのエピタキシャル層を形成するために、ＰＮＰトランジスタについて、実施の形態１の工程３に対して本実施の形態では、Ｐ型のシリコン層、Ｐ型のシリコンゲルマニウム層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させる点が異なる。同様にＮＰＮトランジスタについては、実施の形態１の工程６に対して本実施の形態では、Ｎ型のシリコン層、Ｎ型のシリコンゲルマニウム層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させる点も異なる。
【００４６】
また、本実施の形態においては、上記ＰＮＰトランジスタについて、Ｐ型のシリコン層、Ｐ型のシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させてもよい。同様に、上記ＮＰＮトランジスタについて、Ｎ型のシリコン層、Ｎ型のシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させてもよい。このような構成は、後工程における熱処理量が少ない場合に対応するものである。
【００４７】
実施の形態１および２においては、エピタキシャル膜中のゲルマニウム濃度のピーク位置をベースとコレクタの接合部としているが、製造ばらつきがあるために前記接合部に前記ピーク位置を揃えることは難しい。一方、図２に示すように、動作状態では空乏層には高い電界がかけられているために、空乏層中にゲルマニウム濃度のピークがあることによりバンドギャップが変化しても動作に影響を及ぼすことはほとんどない。また、コレクタの不純物濃度が低いことにより空乏層は比較的厚い数１００ｎｍの幅を持っていることから、空乏層中にゲルマニウム濃度のピークが位置するようにすることは接合部に位置するようにするよりも容易である。
【００４８】
ベース・エミッタ接合部についても同様である。ベース・エミッタ接合部は両者の不純物濃度が比較的高いために空乏層の幅は広くないが、ゲルマニウム濃度が徐々に減少するためにスパイク等のバンド不連続が起こることはなく、動作への影響は少ない。
【００４９】
したがって、本実施の形態によれば、高周波動作を実現することができるとともに製品歩留まりの大きい半導体装置を実現することができる。
【００５０】
実施の形態４．
図１４は本実施の形態に係る不純物プロファイルを示したものであり、同図において該プロファイルはピーク値およびピーク値と同じ濃度のプラトー部分を有する。本実施の形態では、ＮＰＮトランジスタおよびＰＮＰトランジスタの双方において、１）ベース中のゲルマニウム濃度について最大濃度を有する領域がベースとコレクタの接合でできる空乏層中に連続して位置していること、並びに２）ゲルマニウム濃度はコレクタ側からエミッタ側に向かって漸次減少し、ゲルマニウム濃度がゼロとなる点がベースとエミッタの接合でできる空乏層中に位置していることを特徴とする。図１４では空乏層を斜線で示している。
【００５１】
本実施の形態に係る半導体装置の断面構造は実施の形態１または２と同様である。但し、図１４に示す不純物プロファイルのエピタキシャル層を形成するために、ＰＮＰトランジスタについて、実施の形態１の工程３に対して本実施の形態では、Ｐ型のシリコン層、Ｐ型のシリコンゲルマニウム層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させる点が異なる。同様にＮＰＮトランジスタについては、実施の形態１の工程６に対して本実施の形態では、Ｎ型のシリコン層、Ｎ型のシリコンゲルマニウム層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させる点も異なる。
【００５２】
また、本実施の形態においては、上記ＰＮＰトランジスタについて、Ｐ型のシリコン層、Ｐ型のシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させてもよい。同様に、上記ＮＰＮトランジスタについて、Ｎ型のシリコン層、Ｎ型のシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させてもよい。このような構成は、後工程における熱処理量が少ない場合に対応するものである。
【００５３】
実施の形態１〜３では不純物濃度のプロファイルは図５に示すように三角形であり、ゲルマニウム濃度のピークは所定の深さにおける１点のみである。しかしながら、エピタキシャル成長中の不純物濃度のばらつきについては、ピークとなるゲルマニウム濃度を有する箇所がある範囲にわたって連続して存在する方が管理しやすい。したがって、本実施の形態によれば、不純物濃度制御性のよいエピタキシャル成長ができる。
【００５４】
また、本実施の形態によれば、ベース・コレクタ結合で形成される空乏層は比較的厚く、バンドギャップ変化に対して鈍感であるため、実施の形態１や２と同様の高速動作が可能である。
【００５５】
実施の形態５．
図１５は本実施の形態に係る不純物プロファイルを表したものである。同図において、ゲルマニウム濃度プロファイルはベース中で一定の値をとり、コレクタ・ベース接合の空乏層中およびエミッタ・ベース接合の空乏層中で急峻にゼロとなるボックス型を示す。すなわち、本実施の形態では、ＮＰＮトランジスタおよびＰＮＰトランジスタの双方において、１）ゲルマニウム濃度はベース中で一定の値をとること、２）ゲルマニウムの存在する下端がベースとコレクタの接合でできる空乏層中に位置していること、並びに３）ゲルマニウムの存在する上端がベースとエミッタの接合でできる空乏層中に位置していることを特徴とする。ここで、ゲルマニウムの存在する下端とはゲルマニウムの存在領域のうちでコレクタ側の端をいい、ゲルマニウムの存在する上端とはゲルマニウムの存在領域のうちでエミッタ側の端をいう。（以下、同様とする。）なお、図１５では空乏層を斜線で示している。
【００５６】
本実施の形態に係る半導体装置の断面構造は実施の形態１または２と同様である。但し、図１５に示す不純物プロファイルのエピタキシャル層を形成するために、ＰＮＰトランジスタについて、実施の形態１の工程３に対して本実施の形態では、Ｐ型のシリコン層、Ｐ型のシリコンゲルマニウム層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させる点が異なる。同様にＮＰＮトランジスタについては、実施の形態１の工程６に対して本実施の形態では、Ｎ型のシリコン層、Ｎ型のシリコンゲルマニウム層、不純物を含まないアンドープのシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させる点も異なる。
【００５７】
また、本実施の形態においては、上記ＰＮＰトランジスタについて、Ｐ型のシリコン層、Ｐ型のシリコンゲルマニウム層、Ｎ型のシリコンゲルマニウム層およびＮ型のシリコン層をこの順に連続して堆積してエピタキシャル成長させてもよい。同様に、上記ＮＰＮトランジスタについて、Ｎ型のシリコン層、Ｎ型のシリコンゲルマニウム層、Ｐ型のシリコンゲルマニウム層およびＰ型のシリコン層をこの順に連続してエピタキシャル成長させてもよい。このような構成は、後工程における熱処理量が少ない場合に対応するものである。
【００５８】
実施の形態１および２においては、ベース中のゲルマニウム濃度のプロファイルはコレクタ側からエミッタ側に向かって漸次減少するグレーディッド型である。かかる構成は高速性能を実現するためには有効であるが、用途によっては高速性能よりもむしろ増幅率の高いトランジスタを要望する場合がある。増幅率の大きいトランジスタを実現するには、ベース・エミッタ接合部にバンドギャップ差を設け、マジョリティ（多数）キャリアに対するマイノリティ（少数）キャリアの移動量を減らすことが有効である。したがって、本実施の形態におけるゲルマニウム濃度プロファイルは、前述した通りボックス型のプロファイルとしている。これにより、増幅率の大きいトランジスタを得ることができる。
【００５９】
また、本実施の形態によれば、ベース・コレクタ結合で形成される空乏層は比較的厚く、バンドギャップ変化に対して鈍感であるため、実施の形態１や２と同様の高速動作が可能である。
【００６０】
実施の形態６．
図１６は本実施の形態に係る不純物プロファイルを表したものであり、同図においてゲルマニウム濃度プロファイルはボックス型を示す。本実施の形態では、ＮＰＮトランジスタおよびＰＮＰトランジスタの双方において、１）ゲルマニウム濃度はベース中で一定の値をとること、２）ゲルマニウムの存在する下端がベースとコレクタの接合でできる空乏層中に位置していること、３）ゲルマニウムの存在する上端がベースとエミッタの接合でできる空乏層中に位置していること、並びに４）ベース・エミッタ接合部近傍でのエミッタの不純物濃度がベースの不純物濃度と同程度であるか、または、ベースの不純物濃度より低くなるように設定していることを特徴とする。本実施の形態に係る半導体装置の断面構造は実施の形態１または２と同様である。なお、図１６では空乏層を斜線で示している。
【００６１】
本実施の形態は、実施の形態５と同様にゲルマニウム濃度プロファイルがボックス型である。しかしながら、エミッタの不純物濃度およびベースの不純物濃度が高い場合には空乏層幅が狭くなるために、空乏層内にゲルマニウムの存在する上端が位置するように製造することはマージンが少ない。一方、エミッタとベースがヘテロ接合である場合にはバンドギャップ差を設けることによって増幅率を大きくすることができるため、必ずしもベースよりエミッタの不純物濃度を高くする必要はない。したがって、本実施の形態においては、エミッタの不純物濃度を低くすることによってエミッタ側に空乏層を延ばしたことを特徴としている。これにより、ゲルマニウムの存在する上端を空乏層中に配置することが容易になって製品歩留まりを向上させることができるとともに、ベース・エミッタ接合容量が小さくなるために速度性能を向上させることもできる。
【００６２】
実施の形態７．
本実施の形態においては、ＮＰＮトランジスタおよびＰＮＰトランジスタの不純物プロファイルが、図１３〜図１６に示す不純物プロファイルから選択される任意の異なる組合せであることを特徴とする。本実施の形態に係る半導体装置の断面構造は実施の形態１または２と同様である。
【００６３】
本実施の形態によれば、例えば、高速動作が可能なＮＰＮトランジスタと増幅率の大きなＰＮＰトランジスタが必要である場合に、それぞれに最適な不純物プロファイルを選択することによって、製造マージンを保ちつつ所望の回路構成を得ることができる。
【００６４】
【発明の効果】
【００７２】
本願請求項１または２に記載の発明によれば、ＮＰＮトランジスタおよびＰＮＰトランジスタについてそれぞれ最適なベース幅を設定することができるので、実用的な耐圧で高速性能実現することができる半導体装置を製造することができる。
【００７３】
本願請求項３に記載の発明によれば、ベース抵抗を小さくすることができるので、高速性能の半導体装置を製造することができる。
【００７４】
本願請求項４または５に記載の発明によれば、高周波動作を実現する半導体装置を製造することができる。
【００７５】
本願請求項６に記載の発明によれば、空乏層内にゲルマニウム濃度が最大・最小となる位置を設けることができるので、不純物濃度制御性のよいエピタキシャル層を形成できるとともに、高速動作が可能な半導体装置を製造することができる。
【００７６】
本願請求項７に記載の発明によれば、空乏層内にゲルマニウム濃度が最大・最小となる位置を設けることができるので、不純物濃度制御性のよいエピタキシャル層を形成できるとともに、高速動作が可能な半導体装置を製造することができる。また、熱処理工程での温度を低くすることができる。
【図面の簡単な説明】
【図１】  実施の形態１に係る半導体装置の断面図である。
【図２】  実施の形態１を説明するためのエネルギーバンド図である。
【図３】  実施の形態１を説明するためのエネルギーバンド図である。
【図４】  実施の形態１において、（ａ）はＮＰＮトランジスタの、（ｂ）はＰＮＰトランジスタのそれぞれエミッタおよびベース領域の拡大図である。
【図５】  実施の形態１において、（ａ）はＮＰＮトランジスタの、（ｂ）はＰＮＰトランジスタのそれぞれゲルマニウムおよび不純物の濃度プロファイルである。
【図６】  実施の形態１に係る半導体装置の製造方法を説明するための図（その１）である。
【図７】  実施の形態１に係る半導体装置の製造方法を説明するための図（その２）である。
【図８】  実施の形態１に係る半導体装置の製造方法を説明するための図（その３）である。
【図９】  実施の形態１に係る半導体装置の製造方法を説明するための図（その４）である。
【図１０】  実施の形態１に係るＰＮＰトランジスタ領域のゲルマニウムおよび不純物の濃度プロファイルである。
【図１１】  実施の形態１に係るＮＰＮトランジスタ領域のゲルマニウムおよび不純物の濃度プロファイルである。
【図１２】  実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図１３】  実施の形態３に係る（ａ）はＮＰＮトランジスタ領域の、（ｂ）はＰＮＰトランジスタ領域のそれぞれゲルマニウムおよび不純物の濃度プロファイルである。
【図１４】  実施の形態４に係る（ａ）はＮＰＮトランジスタ領域の、（ｂ）はＰＮＰトランジスタ領域のそれぞれゲルマニウムおよび不純物の濃度プロファイルである。
【図１５】  実施の形態５に係る（ａ）はＮＰＮトランジスタ領域の、（ｂ）はＰＮＰトランジスタ領域のそれぞれゲルマニウムおよび不純物の濃度プロファイルである。
【図１６】  実施の形態６に係る（ａ）はＮＰＮトランジスタ領域の、（ｂ）はＰＮＰトランジスタ領域のそれぞれゲルマニウムおよび不純物の濃度プロファイルである。
【図１７】  従来のプッシュプル構成のハイパワーアンプの回路構成図である。
【図１８】  従来の半導体装置の断面図である。
【図１９】  従来の半導体装置の断面図である。
【図２０】  従来の半導体装置の断面図である。
【符号の説明】
１  シリコン基板１、  ２  Ｎ型分離層、  ３  Ｎ＋型埋め込みコレクタ層、４，７  Ｐ型分離層、  ５  Ｎ−型エピタキシャル層、  ６  素子分離酸化膜、  ３２  Ｐ型真性ベース領域、  １７  Ｎ＋型エミッタ領域、  ８，１０  Ｎ＋型コレクタ引出し領域、  １１  Ｐ＋型ベース引出し領域、  １５  Ｎ＋型エミッタ引出し領域、  １０４  Ｐ型埋め込みコレクタ層、  １０７  Ｐ型コレクタ領域、  ３３  Ｎ型真性ベース領域、  １８  Ｐ＋型エミッタ領域、  １２  Ｐ＋型コレクタコンタクト領域、  ９  Ｎ＋型ベース引出し領域、  １６  Ｐ＋型エミッタ引出し領域、  １３，１４，１９  絶縁膜、  ２０，２１，２２，２３，２４，２５  コンタクトプラグ、  ２６，２７，２８，２９，３０，３１  電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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