(57)【特許請求の範囲】
【請求項１】
電源電圧を供給する電源端子と、
接地電圧を供給する接地端子と、
前記電源電圧を受けて、基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路の出力側に接続される第１のノードと、
前記基準電圧発生回路とは独立し、前記電源電圧よりも低い制御電圧を発生する制御電圧発生回路と、
前記制御電圧発生回路の出力側に接続される第２のノードと、
ゲート、ソース及びドレインを有し、前記ゲートが前記第１のノードに前記ソースが前記接地電圧にそれぞれ接続されるＮチャネル型ＭＯＳトランジスタと、
ゲート、ソース及びドレインを有し、前記ソースが前記電源電圧に前記ゲートが前記第２のノードに接続されるＰチャネル型ＭＯＳトランジスタと、
前記Ｎチャネル型ＭＯＳトランジスタのドレインと前記Ｐチャネル型ＭＯＳトランジスタのドレインとの間を接続する第３のノードとを備え、
前記第３のノードから前記電源電圧に応じた電圧検知信号を出力するように構成され、
前記制御電圧発生回路は、前記電源電圧と前記第２のノードとの間にＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのゲートは、該ＭＯＳトランジスタのソース又はドレインに接続されていることを特徴とする電圧検知回路。
【請求項２】
請求項１記載の電圧検知回路において、
前記第１のノードと前記接地端子との間に介設されたキャパシタを更に備えていることを特徴とする電圧検知回路。
【請求項３】
請求項１又は２記載の電圧検知回路において、
前記第１のノードと前記電源端子との間に介設された電圧リセット回路を更に備えていることを特徴とする電圧検知回路。
【請求項４】
請求項３記載の電圧検知回路において、
前記電圧リセット回路は、ゲート，ソース及びドレインを有し、前記ゲート及びソースが共に前記電源端子に接続されたＰチャネル型ＭＯＳトランジスタにより構成されていることを特徴とする電圧検知回路。
【請求項５】
請求項１記載の電圧検知回路において、
前記第２のノードと前記接地端子との間に介設されたキャパシタを更に備えていることを特徴とする電圧検知回路。
【請求項６】
請求項１又は５記載の電圧検知回路において、
前記第２のノードと前記電源端子との間に介設された電圧リセット回路を更に備えていることを特徴とする電圧検知回路。
【請求項７】
請求項６記載の電圧検知回路において、
前記電圧リセット回路は、ゲート，ソース及びドレインを有し、前記ゲート及びソースが共に前記電源端子に接続されたＰチャネル型ＭＯＳトランジスタにより構成されていることを特徴とする電圧検知回路。
【請求項８】
請求項１〜７のうちいずれか１つに記載の電圧検知回路において、
入力側が前記第３のノードに接続される第１の否定回路と、
前記第１の否定回路の出力側に接続される第４のノードと、
入力側が前記第４のノードに接続される第２の否定回路と、
前記第４のノードに接続されるゲートと前記電源端子に接続されるソースと前記第３のノードに接続されるドレインとを有する第２のＰチャネル型ＭＯＳトランジスタと
を更に備えていることを特徴とする電圧検知回路。
【請求項９】
請求項８記載の電圧検知回路において、
前記第４のノードと前記接地端子との間に介設されたキャパシタを更に備えていることを特徴とする電圧検知回路。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の電圧検知回路において、
前記電源端子に接続されるゲートと前記第１のノードに接続されるドレインと前記接地端子に接続されるソースとを有する第２のＮチャネルＭＯＳトランジスタを更に備えていることを特徴とする電圧検知回路。
【請求項１１】
請求項１０記載の電圧検知回路において、
前記電源端子と前記第２のＮチャネル型ＭＯＳトランジスタのゲートとの間に介設され、前記第２のノードにおける電位を前記基準電圧よりも低くするための他の基準電圧発生回路を更に備えていることを特徴とする電圧検知回路。
【請求項１２】
請求項１記載の電圧検知回路において、
前記電源電圧を受けて、他の基準電圧を発生する他の基準電圧発生回路と、
前記他の基準電圧発生回路の出力側に接続される他の第１のノードと、
ゲート，ソース及びドレインを有し、前記ゲートが前記他の第１のノードに前記ソースが前記接地端子にそれぞれ接続される他のＮチャネル型ＭＯＳトランジスタと、
ゲート，ソース及びドレインを有し、前記ソースが前記電源端子に前記ゲートが前記第２のノードに接続される他のＰチャネル型ＭＯＳトランジスタと、
前記他のＮチャネル型ＭＯＳトランジスタのドレインと前記他のＰチャネル型ＭＯＳトランジスタのドレインとの間を接続する他の第３のノードとを更に備え、
前記他の第３のノードから前記電源電圧に応じた他の電圧検知信号を出力するように構成されていることを特徴とする電圧検知回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置における電圧検知回路に関するものである。
【０００２】
【従来の技術】
最近、半導体装置において電圧検知回路が搭載されるとともに、この電圧検知回路から出力される電圧検知信号がいろいろと応用されている。例えば、それぞれ電圧検知信号を用いた、電源電圧値に応じて内部回路動作を変えることにより広い電源電圧範囲で安定した動作をさせる技術や、低電圧時、電源投入時又は電源遮断時における内部回路保護のためのパワーオン・オフリセット回路等が、広く用いられようになってきた。このため、電源電圧値を検知するための電圧検知回路が重要なものになっている。
【０００３】
従来の電圧検知回路について、図７を参照しながら説明する。図７は、従来の電圧検知回路の回路図である。図７において、Ｑｐ１０１〜Ｑｐ１０３，Ｑｐ１２１〜Ｑｐ１２３はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１０１，Ｑｎ１２１はＮチャネル型ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２は否定回路、Ｎ１１０，Ｎ１３０，Ｎ１４０，Ｎ１６０はノード、ＶＤＴは電圧検知信号、ＶＳＳは接地電圧、ＶＤＤは電源電圧である。
【０００４】
そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１のソースが電源電圧ＶＤＤを供給するための電源端子に、ゲートとドレインとがノードＮ１６０に、それぞれ接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のソースが電源端子に、ゲートがノードＮ１６０に、それぞれ接続されている。ノードＮ１６０とノードＮ１１０との間には、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２とＱｐ１０３とが直列に接続され、ノードＮ１１０と接地電圧ＶＳＳを供給するための接地端子との間には、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１が接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０３からなる直列接続体とＮチャネル型ＭＯＳトランジスタＱｎ１０１とは、それぞれ抵抗体として機能する。Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のドレインと接地端子との間に、入力端子がノードＮ１１０に、出力端子がノードＮ１３０に、それぞれ接続された否定回路が設けられている。この否定回路は、Ｐチャネル型ＭＯＳトランジスタＱｐ１２３とＮチャネル型ＭＯＳトランジスタＱｎ１２１とを、直列に接続して構成したものである。また、否定回路ＩＮＶ１の入力端子はノードＮ１３０に接続され、出力端子はノードＮ１４０に接続されている。ノードＮ１３０と電源端子との間には、ゲートがノードＮ１４０に接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２が設けられている。また、否定回路ＩＮＶ２の入力端子はノードＮ１４０に接続され、出力端子からは電圧検知信号ＶＤＴが出力される。
【０００５】
図７に示された従来の電圧検知回路は、例えば、電源電圧ＶＤＤが約３．５Ｖ未満の場合には電圧検知信号ＶＤＴが“Ｌ”に、約３．５Ｖ以上の場合には電圧検知信号ＶＤＴが“Ｈ”になるように、それぞれ動作する。そして、消費電流は、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１とＮチャネル型ＭＯＳトランジスタＱｎ１２１とが共にオンした状態で最大になる。この従来例においては、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１により電流値が制限される構成になっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧検知回路によれば、電源電圧の降下速度が速い場合には電圧検知信号が正常に出力されないおそれがあるという問題があった。また、電源電圧が急速に変化する場合には、電圧上昇時の電圧検知レベルが電圧降下時の電圧検知レベルよりも低くなることがあり、ノイズによって発振を引き起こすおそれがあるという問題があった。これらの問題は、電源電圧ＶＤＤが低い場合において、カレントミラー型回路の電流制御用トランジスタであるＰチャネル型ＭＯＳトランジスタＱｐ１２１に、電流がほとんど流れないことに起因する。
【０００７】
本発明は、上記従来の問題に鑑み、電源電圧が低い場合においても、電流制御用トランジスタに電流を流すことにより、電圧制御信号が正常に出力される電圧制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の電圧検知回路は、電源電圧を供給する電源端子と、接地電圧を供給する接地端子と、電源電圧を受けて、基準電圧を発生する基準電圧発生回路と、基準電圧発生回路の出力側に接続される第１のノードと、基準電圧発生回路とは独立し、電源電圧を受けて、電源電圧よりも低い制御電圧を発生する制御電圧発生回路と、制御電圧発生回路の出力側に接続される第２のノードと、ゲート，ソース及びドレインを有し、ゲートが第１のノードにソースが接地端子にそれぞれ接続されるＮチャネル型ＭＯＳトランジスタと、ゲート，ソース及びドレインを有し、ソースが電源端子にゲートが第２のノードに接続されるＰチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタのドレインとＰチャネル型ＭＯＳトランジスタのドレインとの間を接続する第３のノードとを備え、第３のノードから電源電圧に応じた電圧検知信号を出力するように構成され、制御電圧発生回路は、電源電圧と第２のノードとの間にＭＯＳトランジスタを備え、該ＭＯＳトランジスタのゲートは、該ＭＯＳトランジスタのソース又はドレインに接続されていることとしたものである。
【０００９】
これにより、第２のノードへ供給された、電源電圧よりも低い制御電圧に基づいて、Ｐチャネル型ＭＯＳトランジスタに電流が流れる。したがって、電源電圧が低い場合でも、Ｐチャネル型ＭＯＳトランジスタのドレインが接続された第３のノードが確実に“Ｈ”になるので、第３のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１０】
上述の電圧検知回路において、第１のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【００１１】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第１のノードにおいて基準電圧が立ち上がることが抑制される。したがって、第３のノードが確実に“Ｈ”になるので、第３のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１２】
上述の電圧検知回路において、第１のノードと電源端子との間に介設された電圧リセット回路を更に備えているとすることができる。
【００１３】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第１のノードにおいて基準電圧が所定の値に設定される。
【００１４】
上述の電圧検知回路において、電圧リセット回路は、ゲート，ソース及びドレインを有し、ゲート及びソースが共に電源端子に接続されたＰチャネル型ＭＯＳトランジスタにより構成されていることが好ましい。
【００１５】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、Ｐチャネル型ＭＯＳトランジスタにおけるその電源電圧に応じたしきい値電圧が基準電圧になる。したがって、第１のノードにおいて基準電圧が立ち上がることが抑制されることにより、第３のノードが確実に“Ｈ”になるので、電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１６】
上述の電圧検知回路において、第２のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【００１７】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第２のノードにおいて制御電圧が立ち上がることが抑制される。したがって、第３のノードが確実に“Ｈ”になるので、第３のノードから電源電圧に応じた電圧検知信号が確実に出力される電圧検知回路が実現される。
【００１８】
上述の電圧検知回路において、第２のノードと電源端子との間に介設された電圧リセット回路を更に備えているとすることができる。
【００１９】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、第２のノードにおいて基準電圧が所定の値に設定される。
【００２０】
上述の電圧検知回路において、電圧リセット回路は、ゲート，ソース及びドレインを有し、ゲート及びソースが共に電源端子に接続されたＰチャネル型ＭＯＳトランジスタにより構成されていることが好ましい。
【００２１】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、Ｐチャネル型ＭＯＳトランジスタにおけるその電源電圧に応じたしきい値電圧が制御電圧になる。したがって、第２のノードにおいて制御電圧が立ち上がることが抑制されることにより、第３のノードが確実に“Ｈ”になるので、電圧検知信号が確実に出力される電圧検知回路が実現される。
【００２２】
上述の電圧検知回路において、入力側が第３のノードに接続される第１の否定回路と、第１の否定回路の出力側に接続される第４のノードと、入力側が第４のノードに接続される第２の否定回路と、第４のノードに接続されるゲートと電源端子に接続されるソースと第３のノードに接続されるドレインとを有する第２のＰチャネル型ＭＯＳトランジスタとを更に備えていることが好ましい。
【００２３】
これにより、第２のＰチャネル型ＭＯＳトランジスタによって第３のノードの論理レベルが確実に固定され、第１及び第２の否定回路によってその論理レベルからなる電圧検知信号が出力される電圧検知回路が実現される。
【００２４】
上述の電圧検知回路において、第４のノードと接地端子との間に介設されたキャパシタを更に備えていることが好ましい。
【００２５】
これにより、電源投入時において、電源の立ち上がり直後に第４のノードの電圧が立ち上がることが抑制されるので、電源の立ち上がり直後から電圧検知信号が確実に“Ｈ”になる電圧検知回路が実現される。
【００２６】
上述の電圧検知回路において、電源端子に接続されるゲートと第１のノードに接続されるドレインと接地端子に接続されるソースとを有する第２のＮチャネルＭＯＳトランジスタを更に備えていることが好ましい。
【００２７】
これにより、第２のＮチャネルＭＯＳトランジスタが、ゲートにおいて受け取った電源電圧に応じた電圧を第１のノードへ供給することができる。
【００２８】
上述の電圧検知回路において、電源端子と第２のＮチャネル型ＭＯＳトランジスタのゲートとの間に介設され、第２のノードにおける電位を基準電圧よりも低くするための他の基準電圧発生回路を更に備えていることが好ましい。
【００２９】
これにより、電源電圧が急速に立ち上がりつつまだ低い場合に、他の基準電圧発生回路により、第２のノードにおける電位が基準電圧よりも確実に低くなる。したがって、電源の立ち上がり直後から第３のノードが確実に“Ｈ”になるので、電圧検知信号が確実に出力される。また、電源電圧に代えて他の基準電圧発生回路から供給された電圧により、第２のＮチャネル型ＭＯＳトランジスタのゲートが制御されるので、そのゲート幅を大きくする必要がない。
【００３０】
上述の電圧検知回路において、電源電圧を受けて、他の基準電圧を発生する他の基準電圧発生回路と、他の基準電圧発生回路の出力側に接続される他の第１のノードと、ゲート，ソース及びドレインを有し、ゲートが他の第１のノードにソースが接地端子にそれぞれ接続される他のＮチャネル型ＭＯＳトランジスタと、ゲート，ソース及びドレインを有し、ソースが電源端子にゲートが第２のノードに接続される他のＰチャネル型ＭＯＳトランジスタと、他のＮチャネル型ＭＯＳトランジスタのドレインと他のＰチャネル型ＭＯＳトランジスタのドレインとの間を接続する他の第３のノードとを更に備え、他の第３のノードから電源電圧に応じた他の電圧検知信号を出力するように構成されていることとしてもよい。
【００３１】
これにより、基準電圧発生回路及び他の基準電圧発生回路により生成された異なる基準電圧にそれぞれ基づいて異なる電圧検知信号を出力するとともに、制御電圧発生回路を共用化して２つの基準電圧発生回路が動作するので小面積を有する電圧検知回路が実現される。
【００３２】
【発明の実施の形態】
（第１の実施形態）
本発明に係る電圧検知回路の第１の実施形態について、図１を参照しながら説明する。図１は、本実施形態に係る電圧検知回路の回路図である。図１において、１０Ａは第１の基準電圧発生回路、２０は制御電圧発生回路である。Ｑｐ１０１〜Ｑｐ１０３，Ｑｐ１１１，Ｑｐ１２１，Ｑｐ１２２はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１０１Ａ，Ｑｎ１１１，Ｑｎ１２１はＮチャネル型ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２は否定回路、Ｎ１１Ａ，Ｎ１２〜Ｎ１４はノード、ＶＤＴＡは電圧検知信号、ＶＳＳは接地電圧、ＶＤＤは電源端子から供給される電圧、つまり電源電圧である。
【００３３】
第１の基準電圧発生回路１０Ａにおいては、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１のソースが電源電圧ＶＤＤを供給するための電源端子に、ゲートとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ１０２のソースに、それぞれ接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２のゲートとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ１０３のソースに、Ｐチャネル型ＭＯＳトランジスタＱｐ１０３のゲートとドレインとがノードＮ１１Ａに、それぞれ接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ａのゲートが電源端子に、ソースが接地電圧ＶＳＳを供給するための接地端子に、ドレインがノードＮ１１Ａに、それぞれ接続されている。そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１の基板電圧を電源電圧ＶＤＤと同じ電位に、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０３の基板電圧をそれぞれのソースと同じ電位にしている。
【００３４】
制御電圧発生回路２０においては、Ｐチャネル型ＭＯＳトランジスタＱｐ１１１のソースが電源端子に、ゲートとドレインとがノードＮ１２に、それぞれ接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１１１のソースが接地端子に、ゲートが電源端子に、ドレインがノードＮ１２に、それぞれ接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１１１においては、基板電圧がソース電圧、つまり電源電圧ＶＤＤと同じ電位になるように接続されている。
【００３５】
そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のソースが電源端子に、ドレインがノードＮ１３に、ゲートがノードＮ１２に、それぞれ接続されている。Ｎチャネル型ＭＯＳトランジスタＱｎ１２１のソースが接地端子に、ドレインがノードＮ１３に、ゲートがノードＮ１１Ａに、それぞれ接続されている。否定回路ＩＮＶ１の入力端子はノードＮ１３に接続され、出力端子はノードＮ１４に接続されるとともに、否定回路ＩＮＶ２の入力端子はノードＮ１４に接続され、出力端子からは電圧検知信号ＶＤＴＡが出力される。ノードＮ１３と電源端子との間には、ゲートがノードＮ１４に接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２が接続されている。
【００３６】
ここで、本実施形態に係る電圧検知回路の第１の特徴は、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のゲートが、制御電圧発生回路２０が生成する制御電圧、つまり電源電圧ＶＤＤからＰチャネル型ＭＯＳトランジスタＱｐ１１１のしきい値だけ低い電圧により、制御される点である。これにより、図７に示された従来の電圧検知回路に比較して、電源電圧ＶＤＤが低い場合においても、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１へ十分な電流を流すことができる。したがって、ノードＮ１３が確実に論理レベル“Ｈ”になることにより、ノードＮ１３において電圧検知信号が生成される。そして、否定回路ＩＮＶ１，ＩＮＶ２を順次介して電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００３７】
また、第２の特徴は、第１の基準電圧発生回路１０Ａにおいて、第１の基準電圧として、電源電圧ＶＤＤから３個のＰチャネル型ＭＯＳトランジスタＱｐ１０１〜Ｑｐ１０３のしきい値の合計分だけ低い電圧が、ノードＮ１１Ａで生成される点である。ここでは、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１の基板電圧を電源電圧ＶＤＤと同じ電位に、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２，Ｑｐ１０３の基板電圧をそれぞれのソースと同じ電位にしているが、一部又は全てのＰチャネル型ＭＯＳトランジスタの基板電圧を電源電圧ＶＤＤと同じ電位にすることもできる。これにより、各トランジスタのしきい値が変更されるので、ノードＮ１１Ａから供給される第１の基準電圧を変えることができる。したがって、電圧検知信号ＶＤＴＡについての検知電圧のレベルを所望の値に設定できる電圧検知回路が実現される。
【００３８】
（第２の実施形態）
本発明に係る電圧検知回路の第２の実施形態について、図２を参照しながら説明する。図２は、本実施形態に係る電圧検知回路の回路図である。図２の回路構成においては、第１の実施形態に対して、容量回路３０と電圧リセット回路４０とが追加され、それぞれノードＮ１１Ａに接続されている。
【００３９】
図２において、電圧リセット回路４０は、ゲートとソースとが電源端子に、ドレインがノードＮ１１Ａにそれぞれ接続されたＰチャネル型ＭＯＳトランジスタから構成されている。この電圧リセット回路４０において、電源により供給される電圧、つまり電源電圧ＶＤＤが０Ｖになった場合には、トランジスタのドレイン、つまりノードＮ１１Ａで生成される電圧は、Ｐチャネル型ＭＯＳトランジスタのしきい値電圧（例えば０．７Ｖ程度）までにリセットされる。
【００４０】
また、容量回路３０は、例えば一方の電極が接地端子に、他方の電極がノードＮ１１Ａにそれぞれ接続されたキャパシタＣ１から構成されている。具体的には、キャパシタＣ１は、Ｎ型ウェル内に構成されたデプレッション型Ｎチャネル型ＭＯＳトランジスタのゲート・ゲート酸化膜・基板により構成できる。
【００４１】
これらの容量回路３０と電圧リセット回路４０とにより、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤがまだ低電圧である場合において、例えば、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ａのゲート容量がカップリング容量として機能することに起因してノードＮ１１Ａの電圧が立ち上がることが抑制される。これにより、ノードＮ１３が“Ｌ”になることが抑制される。したがって、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００４２】
なお、容量回路３０と電圧リセット回路４０とのうち、いずれか一方を選択的に設けることも可能である。
【００４３】
（第３の実施形態）
本発明に係る電圧検知回路の第３の実施形態について、図３を参照しながら説明する。図３は、本実施形態に係る電圧検知回路の回路図である。図３の回路構成においては、第２の実施形態に対して、キャパシタＣ２からなる容量回路３１と電圧リセット回路４１とが追加され、ノードＮ１２にそれぞれ接続されている。そして、容量回路３１と電圧リセット回路４１とは、第２の実施形態における容量回路３０と電圧リセット回路４０とがノードＮ１１Ａに対して行ったのと同様の動作を、ノードＮ１２に対して行う。
【００４４】
これらの容量回路３１と電圧リセット回路４１とにより、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤがまだ低電圧である場合において、例えば、Ｎチャネル型ＭＯＳトランジスタＱｎ１１１のゲート容量がカップリング容量として機能することに起因してノードＮ１２の電圧が立ち上がることが抑制される。これにより、ノードＮ１３が確実に論理レベル“Ｈ”になる。したがって、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００４５】
なお、容量回路３１と電圧リセット回路４１とのうち、いずれか一方を選択的に設けることも可能である。
【００４６】
また、本実施形態の説明においては、第２の実施形態に対して容量回路３１と電圧リセット回路４１とが追加された場合について説明したが、これに代えて、第１の実施形態に対してこれらが追加されることとしてもよい。
【００４７】
（第４の実施形態）
本発明に係る電圧検知回路の第４の実施形態について、図４を参照しながら説明する。図４は、本実施形態に係る電圧検知回路の回路図である。図４の回路構成においては、第３の実施形態に対して、キャパシタＣ３からなる容量回路３２が追加され、接地端子とノードＮ１４との間に接続されている。そして、容量回路３２は、第３の実施形態における容量回路３１がノードＮ１２に対して行ったのと同様の動作を、ノードＮ１４に対して行う。すなわち、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤがまだ低電圧である場合において、ノードＮ１４の電圧を立ち上がりにくくする。これにより、Ｐチャネル型ＭＯＳトランジスタＱｐ１２２が確実にオンするので、ノードＮ１３が確実に論理レベル“Ｈ”になる。したがって、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後から確実に電圧検知信号ＶＤＴＡが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００４８】
なお、本実施形態における容量回路３２は、第１又は第２の実施形態に対して追加されることとしてもよい。
【００４９】
（第５の実施形態）
本発明に係る電圧検知回路の第５の実施形態について、図４と図５とを参照しながら説明する。図５は、本実施形態に係る電圧検知回路の回路図である。図５の回路構成においては、図４に示された第４の実施形態に対して、第１の基準電圧発生回路１０Ａの構成を変更して第１の基準電圧発生回路１０Ｂとし、かつ、新たな第２の基準電圧発生回路５０を追加したものである。
【００５０】
図５において、第２の基準電圧発生回路５０は、電源端子とノードＮ１５との間に設けられゲートが接地端子に接続されたＰチャネル型ＭＯＳトランジスタＱｐ１３１と、ノードＮ１５と接地端子との間に設けられゲートがノードＮ１５に接続されたＮチャネル型ＭＯＳトランジスタＱｎ１３１とから構成されている。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１３１は、電流を抑制するために、大きなゲート幅を有するようにして構成されている。
【００５１】
ところで、図４に示された第１の基準電圧発生回路１０ＡのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ａのゲートには、電源電圧ＶＤＤが供給されていた。本実施形態においては、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ａに代えて設けられた、第１の基準電圧発生回路１０ＢのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートには、ノードＮ１５が接続されている。すなわち、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートには、第２の基準電圧発生回路５０から第２の基準電圧が供給されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのドレインには、ノードＮ１１Ｂが接続されている。
【００５２】
ここで、本実施形態に係る電圧検知回路の第１の特徴は、第２の基準電圧発生回路５０からは、接地電圧ＶＳＳからＮチャネル型ＭＯＳトランジスタＱｎ１３１のしきい値だけ高い第２の基準電圧が、ノードＮ１５を介して供給される点である。これによって、電源投入時に電源により供給される電圧、つまり電源電圧ＶＤＤが急速に立ち上がっても、ノードＮ１５、つまりＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート電圧は、その供給される電源電圧ＶＤＤと同様には上昇しない。したがって、電源電圧ＶＤＤがまだ低電圧である場合において、ノードＮ１１Ｂにおける電圧がＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートとのカップリングにより上昇することが抑制されるので、立ち上がり直後からノードＮ１３が確実に論理レベル“Ｈ”になる。
【００５３】
また、本実施形態に係る電圧検知回路の第２の特徴は、第２の基準電圧発生回路５０から供給される第２の基準電圧により、第１の基準電圧発生回路１０ＢのＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートが制御される点である。これにより、電源電圧ＶＤＤによってＮチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲートが制御される場合に比較して、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂを流れる電流が抑制される。したがって、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート幅を大きくする必要はない。
【００５４】
以上説明したように、本実施形態によれば、電源投入時に、電源電圧ＶＤＤが特に急速に立ち上がった場合においても、立ち上がり直後からノードＮ１３が確実に論理レベル“Ｈ”になる。したがって、確実に電圧検知信号ＶＤＴＢが論理レベル“Ｈ”になるので、確実に動作する電圧検知回路が実現される。
【００５５】
また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂのゲート幅を大きくする必要はないので、回路レイアウト面積が小さい電圧検知回路が実現される。
【００５６】
なお、本実施形態においては、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１のゲートをノードＮ１２，つまり制御電圧発生回路２０の出力に接続したが、これに代えて、第１の基準電圧発生回路１０ＢのＰチャネル型ＭＯＳトランジスタＱｐ１０１のドレインに接続してもよい。この場合においても、第２の基準電圧発生回路５０により、電源の立ち上がり直後からノードＮ１３が確実に論理レベル“Ｈ”になるので、確実に動作し回路レイアウト面積が小さい電圧検知回路が実現される。
【００５７】
また、本実施形態における第２の基準電圧発生回路５０は、第１〜第３の実施形態のうちのいずれか１つに対して追加されることとしてもよい。
【００５８】
（第６の実施形態）
本発明に係る電圧検知回路の第６の実施形態について、図５と図６とを参照しながら説明する。図６は、本実施形態に係る電圧検知回路の回路図である。本実施形態は、複数の電圧検知信号を発生する電圧検知回路に関するものであって、回路構成については第５の実施形態を基本とし、共用できる回路部分を共用化することにより回路レイアウト面積を小さくしている。
【００５９】
具体的には、図６に示されたように、第５の実施形態に対して、以下の要素が追加された回路構成になっている。すなわち、図６において、１０ＣはノードＮ１１Ｃを介して第３の基準電圧を出力するための第３の基準電圧発生回路、Ｑｐ１２１Ｃ，Ｑｐ１２２ＣはＰチャネル型ＭＯＳトランジスタ、Ｑｎ１２１ＣはＮチャネル型ＭＯＳトランジスタ、ＩＮＶ１Ｃ，ＩＮＶ２Ｃは否定回路、Ｎ１１Ｃ，Ｎ１３Ｃ，Ｎ１４Ｃはノード、ＶＤＴＣは電圧検知信号である。
【００６０】
第３の基準電圧発生回路１０Ｃにおいては、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１Ｃのソースが電源端子に、ゲートとドレインとがＰチャネル型ＭＯＳトランジスタＱｐ１０２Ｃのソースに、それぞれ接続されている。また、それぞれゲートとドレインとが接続されたＰチャネル型ＭＯＳトランジスタＱｐ１０２Ｃ〜Ｑｐ１０４Ｃが、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１ＣとノードＮ１１Ｃとの間に直列に接続されている。各Ｐチャネル型ＭＯＳトランジスタＱｐ１０１Ｃ〜Ｑｐ１０４Ｃにおいては、基板電圧がそれぞれのソース電圧と同じ電位になるように接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１ＣのゲートがノードＮ１５に、ソースが接地端子に、ドレインがノードＮ１１Ｃに、それぞれ接続されている。したがって、この回路構成により第３の基準電圧発生回路１０Ｃは、第１の基準電圧とは異なる第３の基準電圧を、ノードＮ１１Ｃを介して供給する。
【００６１】
そして、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１Ｃのソースが電源端子に、ドレインがノードＮ１３Ｃに、ゲートがノードＮ１２に、それぞれ接続されている。Ｎチャネル型ＭＯＳトランジスタＱｎ１２１Ｃのソースが接地端子に、ドレインがノードＮ１３Ｃに、ゲートがノードＮ１１Ｃに、それぞれ接続されている。否定回路ＩＮＶ１Ｃの入力端子はノードＮ１３Ｃに接続され、出力端子はノードＮ１４Ｃに接続されるとともに、否定回路ＩＮＶ２Ｃの入力端子はノードＮ１４Ｃに接続され、出力端子からは電圧検知信号ＶＤＴＣが出力される。ノードＮ１３Ｃと電源端子との間には、ゲートがノードＮ１４Ｃに接続されたＰチャネル型ＭＯＳトランジスタＱｐ１２２Ｃが接続されている。
【００６２】
本実施形態においては、次の各々２つの要素が、それぞれ個別に設けられている。すなわち、それぞれ、第１及び第３の基準電圧発生回路１０Ｂ，１０Ｃ、Ｎチャネル型ＭＯＳトランジスタＱｎ１２１，Ｑｎ１２１Ｃ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１，Ｑｐ１２１Ｃ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２２，Ｑｐ１２２Ｃ、否定回路ＩＮＶ１，ＩＮＶ１Ｃ、及び否定回路ＩＮＶ２，ＩＮＶ２Ｃが、個別に設けられている。そして、第１及び第３の基準電圧発生回路１０Ｂ，１０Ｃの各Ｎチャネル型ＭＯＳトランジスタＱｎ１０１Ｂ，Ｑｎ１０１Ｃのゲートを制御する第２の基準電圧を供給するための第２の基準電圧発生回路５０が共通に設けられ、かつ、Ｐチャネル型ＭＯＳトランジスタＱｐ１２１，Ｑｐ１２１Ｃのゲートを制御する制御電圧を供給するための制御電圧発生回路２０が共通に設けられている。
【００６３】
ここで、それぞれ１個の第２の基準電圧発生回路５０と制御電圧発生回路２０とに対して、第１及び第３の基準電圧発生回路１０Ｂ，１０Ｃを設けることしたが、第１及び第３の基準電圧発生回路に相当する基準電圧発生回路を３個以上設けてもよい。
【００６４】
以上説明したように、本実施形態によれば、それぞれ共通に設けられた、第２の基準電圧発生回路５０と制御電圧発生回路２０とにより、複数の電圧検知信号ＶＤＴＢ，ＶＤＴＣが出力される。これにより、複数の基準電圧に基づく複数の電圧検知信号を出力することができるとともに、回路の共用化により小さな回路レイアウト面積を有する電圧検知回路が実現される。もちろん、第１又は第５の実施形態における効果と同様の効果が得られることはいうまでもない。
【００６５】
なお、以上説明した各実施形態について、それぞれを組み合わせて電圧検知回路を構成してもよい。
【００６６】
また、電圧検知信号の論理については、所定の電圧以上であることを検知した場合に論理レベル“Ｈ”を出力することとしたが、これに代えて論理レベル“Ｌ”を出力することとしてもよい。
【００６７】
また、トランジスタのサイズや基板電圧の制御等を用いて、基準電圧を所望の値に設定することとしてもよい。
【００６８】
更に、各電圧発生回路におけるトランジスタの数については、説明した組み合わせ以外のものを使用することもできる。
【００６９】
【発明の効果】
本発明の電圧検知回路によれば、基準電圧発生回路とは別に設けられた制御電圧発生回路により、電源電圧が低い場合においてもＰチャネル型ＭＯＳトランジスタに電流が流れる。したがって、第３のノードが確実に“Ｈ”になるので、第３のノードから電圧検知信号が出力されて確実に動作する電圧検知回路が実現される。
【００７０】
また、本発明の電圧検知回路によれば、他の基準電圧発生回路から供給される電圧によって、第２のノードにおける電位が基準電圧よりも低くなるように、基準電圧発生回路のＮチャネル型ＭＯＳトランジスタが制御される。これにより、電源電圧が急速に立ち上がる場合においても、第３のノードが電源の立ち上がり直後から確実に“Ｈ”になるので、第３のノードから電圧検知信号が出力されて確実に動作する電圧検知回路が実現される。
【００７１】
また、本発明の電圧検知回路によれば、共通の制御電圧発生回路により、基準電圧発生回路と他の基準電圧発生回路とが制御されるので、異なる基準電圧に基づく異なる電圧検知信号が出力され、かつ、制御電圧発生回路の共用化により小型化された電圧検知回路が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧検知回路の回路図である。
【図２】本発明の第２の実施形態に係る電圧検知回路の回路図である。
【図３】本発明の第３の実施形態に係る電圧検知回路の回路図である。
【図４】本発明の第４の実施形態に係る電圧検知回路の回路図である。
【図５】本発明の第５の実施形態に係る電圧検知回路の回路図である。
【図６】本発明の第６の実施形態に係る電圧検知回路の回路図である。
【図７】従来の電圧検知回路の回路図である。
【符号の説明】
１０Ａ，１０Ｂ  第１の基準電圧発生回路（基準電圧発生回路）
１０Ｃ  第３の基準電圧発生回路（他の基準電圧発生回路）
２０  制御電圧発生回路
３０，３１，３２  容量回路
４０，４１  電圧リセット回路
５０  第２の基準電圧発生回路（他の基準電圧発生回路）
Ｃ１〜Ｃ３  キャパシタ
ＩＮＶ１  否定回路（第１の否定回路）
ＩＮＶ２  否定回路（第２の否定回路）
Ｎ１１Ａ，Ｎ１１Ｂ  ノード（第１のノード）
Ｎ１１Ｃ  ノード（他の第１のノード）
Ｎ１２  ノード（第２のノード）
Ｎ１３  ノード（第３のノード）
Ｎ１３Ｃ  ノード（他の第３のノード）
Ｎ１４  ノード（第４のノード）
Ｑｎ１０１Ａ，Ｑｎ１０１Ｂ  Ｎチャネル型ＭＯＳトランジスタ（第２のＮチャネル型ＭＯＳトランジスタ）
Ｑｎ１２１  Ｎチャネル型ＭＯＳトランジスタ
Ｑｎ１２１Ｃ  Ｎチャネル型ＭＯＳトランジスタ（他のＮチャネル型ＭＯＳトランジスタ）
Ｑｐ１２１  Ｐチャネル型ＭＯＳトランジスタ
Ｑｐ１２１Ｃ  Ｐチャネル型ＭＯＳトランジスタ（他のＰチャネル型ＭＯＳトランジスタ）
Ｑｐ１２２  Ｐチャネル型ＭＯＳトランジスタ（第２のＰチャネル型ＭＯＳトランジスタ）
ＶＤＴＡ，ＶＤＴＢ，ＶＤＴＣ  電圧検知信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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