(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成されたソース/ドレイン半導体層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記ソース/ドレイン半導体層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、
前記メモリセルへのデータの書込みは、前記第２ゲートと前記ドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記ソースに０Ｖを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、
前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記ドレインに正の電圧を印加し、前記第１導電型のウェルと前記ソースに０Ｖを印加し、前記メモリセルのしきい値の高低に対応して、前記ドレインに印加した正の電圧が保持されるか０Ｖになるかを、前記判定回路によって検証を行ない、
前記書込みと前記検証の一連の動作において、検証したデータを少なくとも１回は反転させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の第１の出力ノードあるいは第２の出力ノードに接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタから構成され、前記第1のＭＯＳトランジスタのゲートは第１の信号線に接続され、
前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記Ｐ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記Ｐ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、
前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタからなるＭＯＳトランジスタ群２と、直列に接続された第４のＮ型ＭＯＳトランジスタとＰ型MOSトランジスタからなるＭＯＳトランジスタ群３から構成され、
前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、
前記第２のＮ型ＭＯＳトランジスタのソースと前記第４のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、
前記第３のＮ型ＭＯＳトランジスタのソースは第１の内部電源に接続され、前記Ｐ型ＭＯＳトランジスタのソースは第２の内部電源に接続され、
前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第４のＮ型ＭＯＳトランジスタのゲートは第３の信号線に接続され、
前記第３のＮ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートは、前記フリップフロップ型の検証回路の出力ノードに接続され、
前記判定回路は、前記フリップフロップ型の検証回路の出力ノードに表れた検証データに応じて、前記第２のＮ型ＭＯＳトランジスタまたは前記Ｐ型ＭＯＳトランジスタのいずれかが導通状態となり、さらに前記第３のＮ型ＭＯＳトランジスタまたは前記第４のＮ型ＭＯＳトランジスタを、前記第２の信号線または前記第３の信号線によって制御することにより、前記書込みと前記検証の一連の動作において検証データを一回は反転させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記ビット線に接続され、
前記判定回路は、前記第１のＮ型ＭＯＳトランジスタを介して検証データをビット線に転送した後、ビット線の電圧レベルと前記第２の信号線に応じて、前記第２ならびに前記第３のＮ型ＭＯＳトランジスタとを導通状態とさせることで、書込みと検証の一連の動作において検証データを一回は反転させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成されたソース/ドレイン半導体層領域と、前記半導体基板上に第１絶縁膜を介して
形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、
前記第３ゲートが前記第1方向に延在して形成され、前記第1ゲートの隙間に埋め込んで形成されているメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、前記第３ゲートを駆動する補助ゲート制御回路と、Ｎビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記ソース/ドレイン半導体層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群１から構成され、
前記メモリセルへのデータの書込みは、前記第２ゲートとドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記ソースに０Ｖを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、
前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記ドレインに正の電圧を印加し、前記第１導電型のウェルと前記ソースに０Ｖを印加し、前記メモリセルのしきい値の高低に対応して、前記ドレインに印加した正の電圧が保持されるか０Ｖになるかを、前記判定回路によって検証を行ない、
前記書込みと前記検証の一連の動作において、検証したデータを少なくとも１回は反転させることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の第１の出力ノードあるいは第２の出力ノードに接続されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、前記Ｐ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記Ｐ型ＭＯＳトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のＭＯＳトランジスタ群1から構成され、
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタからなるＭＯＳトランジスタ群２と、直列に接続された第４のＮ型ＭＯＳトランジスタとＰ型MOSトランジスタからなるＭＯＳトランジスタ群３から構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースと前記第４のＮ型ＭＯＳトランジスタのソースは前記ビット線に接続され、
前記第３のＮ型ＭＯＳトランジスタのソースは第１の内部電源に接続され、前記Ｐ型ＭＯＳトランジスタのソースは第２の内部電源に接続され、前記第２のＮ型ＭＯＳトランジスタのゲートは第２の信号線に接続され、前記第４のＮ型ＭＯＳトランジスタのゲートは第３の信号線に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートと前記Ｐ型ＭＯＳトランジスタのゲートは、前記フリップフロップ型の検証回路の出力ノードに接続され、
前記判定回路は、前記フリップフロップ型の検証回路の出力ノードに表れた検証データに応じて、前記第２のＮ型ＭＯＳトランジスタまたは前記Ｐ型ＭＯＳトランジスタのいずれかが導通状態となり、さらに前記第３のＮ型ＭＯＳトランジスタまたは前記第４のＮ型ＭＯＳトランジスタを、前記第２の信号線または前記第３の信号線によって制御することにより、書込みと検証の一連の動作において検証データを一回は反転させることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１０】
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のＭＯＳトランジスタ群１から構成され、
前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群1は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記ビット線に接続され、
前記判定回路は、前記第１のＮ型ＭＯＳトランジスタを介して検証データをビット線に転送した後、ビット線の電圧レベルと前記第２の信号線に応じて、前記第２ならびに前記第３のＮ型ＭＯＳトランジスタとを導通状態とさせることで、書込みと検証の一連の動作において検証データを一回は反転させることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成された第２の半導体領域ソース/ドレイン拡散層領域と、前記半導体基板上に第１絶縁膜を介して形成された第1ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、書込みデータを保持することが可能な書込みデータ保持回路と、前記第２の半導体領域ソース/ドレイン拡散層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースにOVを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第1ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースにOVを印加し、前記メモリセルのしきい値のレベルに対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるかOVに減少するかを、前記判定回路によって検証し、
前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のＭＯＳトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のＭＯＳトランジスタ群１から構成され、前記第１のＭＯＳトランジスタはＮ型ＭＯＳトランジスタで構成され、前記ＭＯＳトランジスタ群１は、直列に接続された第２のＮ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタから構成され、前記第１のＭＯＳトランジスタのゲートは第１の信号線に接続され、前記第２のＮ型ＭＯＳトランジスタのソースは前記ブリップフロップ型の検証回路の出力ノードに接続され、前記第３のＮ型ＭＯＳトランジスタのソースは内部電源に接続され、前記第３のＮ型ＭＯＳトランジスタのゲートは前記ビット線に接続され、
前記判定回路は、前記第１のＮ型ＭＯＳトランジスタを介して検証データをビット線に転送した後、ビット線の電圧レベルと前記第２の信号線に応じて、前記第２ならびに前記第３のＮ型ＭＯＳトランジスタとを導通状態とさせることで、書込みと検証の一連の動作において検証データを一回は反転させることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的書換え機能を備えた不揮発性半導体記憶装置に係り、特に、ホットエレクトロン注入を利用して書込んだデータ情報を、ビット線の電圧を検証することによって判定し、高速書換え動作を実現した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器のファイルとして急速に需要が拡大している。その市場の拡大には、低消費電流での高速動作が必須である。
【０００３】
高速動作を実現するためには並列動作が必要となるが、低消費電流でかつ並列動作を実現するためには、各動作時の電流量を最小限に抑える必要がある。その動作方法として、Fowler-Nordheim（FN）トンネル現象を利用した書込み方法がある。
【０００４】
この方法での書込み動作を図１２のメモリセル断面図を用いて説明する。図中１１は制御ゲート、１２は浮遊ゲート、１３はソース、１４はドレイン、１５はウェル、１６は基板である。この書込み方法では、図１２の（a）に示すように、例えば書込み選択メモリセルのソース１３をOPEN、制御ゲート１１を１７V、ドレイン１４を０Vにし、FNトンネル現象を利用して、電子を浮遊ゲート１２に注入することでデータの書込みを行なう。この際、書込み非選択のメモリセルにはFNトンネル現象が起こらないように、図１２の（b）に示すような書込み非選択電圧、例えば５Vをドレイン１４に印加する。
【０００５】
このFNトンネル現象を利用した書込み方法は、書込み動作時において各メモリセルにはほとんど電流が流れないため、並列動作を行ない同時にデータを書込むメモリセル数を増やすことで、高速書込み動作を実現することが可能となる。
【０００６】
但し、書込み動作の後には必ず書込みデータの検証を行なう、いわゆるベリファイ動作が必要となるため、高速動作を実現するためにはこのベリファイ動作にも並列動作が必要となる。このベリファイ方法には、電流センス方式と電圧センス方式がある。
【０００７】
電流センス方式では、例えば図１３の（ａ）に示すように、メモリセルのソース線SSを０V、ビット線BLL、BLRに１Vを印加する。更に、ワード線WLに検証電圧を印加し、この時にメモリセルMへ流れる電流ＩｍとダミーメモリセルDMへ流れる電流Ｉｒｅｆとを電流センス回路１９で比較する。
【０００８】
一方、電圧センス方式では、例えば図１３の（b）に示すように、メモリセルのソース線SSを０V、内部電源VRPCLを３V、制御信号RPCLを１V＋N型MOSトランジスタのしきい値とし、ビット線BLLに１Vを印加する。その後、信号RPCLを０Vにし、更にワード線WLに検証電圧を印加してビット線BLLの電圧変化を電圧センス回路２１で検出する。すなわち、メモリセルＭのしきい値が検証電圧よりも高く、電流が流れなければビット線BLLに印加された電圧は変化せずに書込み完了、メモリセルＭのしきい値が検証電圧よりも低く、電流が流れればビット線BLLに印加された電圧は０Vに低下し書込み未完了と判定する。
【０００９】
いずれのベリファイ方法においても、メモリセルには電流が流れるが、電圧センス方式では内部電源VRPCLからの電圧供給を、信号RPCLを０Vにすることによって遮断するため、低消費電流での動作が可能となる。従って、並列動作による高速化を図るためには、電圧センス方式の方が有利と言える。
【００１０】
以上のことから、FNトンネル現象を利用した書込み方法を用い、電圧センス方式によるベリファイを行なうことが、低消費電流での高速動作を実現するためには、最も良い方法である考えられてきた。
【００１１】
【発明が解決しようとする課題】
しかし、FNトンネル現象を利用した書込み方法は、低消費電流での動作が可能である反面書込み動作が遅いため、並列動作を行なうにしても高速化に限界が生じてしまう。
【００１２】
そこで、本願出願人は書込み効率を改善することで低消費電流での動作が可能であり、かつ書込み動作が速い新たなメモリセルとして、平成１１年7月１４日に特許出願した特願平１１−２００２４２に記載されているセルを提案した。
【００１３】
この新しいメモリセルにおける、書込み動作の概略を図１４を用いて簡単に説明する。図中１０は第３ゲート即ち、補助ゲート（ＡＧ）、１１は制御ゲート、１２は浮遊ゲート、１３はソース、１４はドレイン、１５はウェル、１６は基板である。このメモリセルは、制御ゲート１１と浮遊ゲート１２を持つ従来のメモリセルに加え、図示したように第３の補助ゲート１０を有している。
【００１４】
書込み動作時には、図１４の（a）に示すように、例えば書込み選択メモリセルのソース１３を０V、補助ゲート１０を２V、制御ゲート１１を１２V、ドレイン１４を５Vにし、ソース１３とドレイン１４との間のチャネル領域に発生したホットエレクトロンを浮遊ゲート１２に注入することでデータの書込みを行なう。
【００１５】
この際、書込み非選択のメモリセルにはホットエレクトロンが発生しないように、図１４の（b）に示すようにドレイン１４を０Vにする。このメモリセルは、前記したように補助ゲート１０を有するため、書込み時に浮遊ゲート１２と補助ゲート１０との境界部下のチャネルに、大きな横方向及び縦方向の電界が形成される。これにより、ホットエレクトロンの発生及び注入効率が増大し、従来のメモリセルよりもチャネル電流が小さいにもかかわらず、高速の書込みが可能となる。なお、もっと詳細には図１８乃至２１を用いて後で説明する。
【００１６】
従って、この特願平１１−２００２４２に記載された注入効率の優れたメモリセルを用い、更に電圧センス方式のベリファイ方法を使用すれば、更なる高速低消費電力動作が期待できるので、本発明者はそのために有効なベリファイ方法を種々検討した。しかし、これらの方法にも種々の問題が生じた。なお、以下の問題点は本発明者によって初めて検討されたものである。
【００１７】
前記したように、従来方法であるFNトンネル現象を利用した書込み方法では、書込み選択のメモリセルのドレインに０V、書込み非選択のメモリセルのドレインに５Vを印加する。これに対し、ホットエレクトロン注入による書込み方法では、書込み選択のメモリセルのドレインに５V、書込み非選択のメモリセルのドレインに０Vを印加しなければならない。このため、ホットエレクトロン注入による書込み方法を使用する際には、ＦＮトンネル現象による書込み方法で用いる書込み・ベリファイ回路動作をそのまま適用することができない。次に、そのことを簡単に説明する。
【００１８】
図１５を用いて、本発明者が検討したFNトンネル現象を利用した書き込み及びベリファイ動作方法の概略を説明する。図１５の（a）にはその回路図、（b）にはそのフローチャートを示す。
【００１９】
初めに、データの書込みを行なう。例えば、YゲートＭＯＳＦＥＴ３１、YプリゲートＭＯＳＦＥＴ３２を介して、I／O線（I／OL）からノードSLLに書込み選択データ０V、あるいは書込み非選択データ３.３Vを入力し、センスラッチ回路３３の電源VSLPを５V、VSLNを０Vにして、書込み選択のノードSLLを０V、書込み非選択のノードSLLを５Vにする。
【００２０】
次に、内部電源VPCLを３.３V、信号PCLを３.３V＋N型MOSトランジスタのしきい値の電圧にする。この動作により、ノードSLLが０Vとなっている書込み選択の選択ビット線BLLは０V、ノードSLLが５Vとなっている書込み非選択の非選択ビット線BLLは３.３Vとなる。ここで、更に信号TRLを５V＋N型MOSトランジスタのしきい値の電圧にする。この動作により、書込み選択の選択ビット線BLLは０V、書込み非選択の非選択ビット線BLLは５Vとなる。この状態で、メモリセルＭのソース線SSをOPEN状態にすると同時にワード線WLを１７Vにする。以上の動作により、書込み選択のメモリセルにだけFNトンネル現象が起こり、データの書込みが行なわれる。
【００２１】
次に、ベリファイ動作を行なう。メモリセルＭのソース線SSを０Vにし、内部電源VRPCLを３.３V、信号RPCLを１V＋N型MOSトランジスタのしきい値にすることでメモリセルのビット線BLLに１Vを印加する。
【００２２】
その後、信号RPCLを０Vにすると同時にワード線WLに検証電圧を印加する。この動作により、もしメモリセルＭのしきい値が検証電圧よりも高く、電流が流れなければビット線BLLの電圧は１Vに保持され、メモリセルＭのしきい値が検証電圧よりも低く、電流が流れれば０Vに低下する。
【００２３】
その後、信号TRLを３.３Vにすることで、ビット線BLLのデータをセンスラッチ回路３３の出力ノードSLLに転送する。次に、センスラッチ回路３３の電源VSLPを３.３V、VSLNを０Vにして、センスラッチ回路３３の出力ノードSLLのデータを３.３Vと０Vに増幅する。次に、この状態で全メモリセルＭが書込みを完了したかを検証する。
【００２４】
もし、ノードSLLが全て３.３Vであれば書込み動作は終了する。１つでもノードSLLが０Vとなっていれば、２回目の書込み動作の準備をする。すなわち、センスラッチ回路３３の電源VSLPを５V、VSLNを０Vにすることで、前記したセンスラッチ回路３３の出力ノードSLLの電圧３.３Vと０Vを、更に５Vと０Vに増幅する。
【００２５】
この動作により、メモリセルＭのしきい値が検証電圧よりも高く、書込みが充分の場合にはノードSLLの電圧は５V、メモリセルＭのしきい値が検証電圧よりも低く、書込みが不充分の場合にはノードSLLの電圧は０Vとなる。
【００２６】
最後に、この状態で信号TRLを７Vにすれば、１回目の書込みで所望のしきい値まで書込まれたメモリセルＭのビット線BLLには書込み非選択の５Vが印加され、書込みが不充分であったメモリセルのビット線BLLには書込み選択の０Vが印加される。
【００２７】
以上が、FNトンネル現象を利用した書込み及びベリファイ動作の概略である。
【００２８】
一方、特願平１１−２００２４２で提案したようなホットエレクトロン注入による書込み及びベリファイ動作方法のフローチャートの一例を図１６に示す。
【００２９】
ホットエレクトロン注入による書込みでは、図１４で説明したように、書込み選択のメモリセルＭのドレインに５V、書込み非選択のメモリセルＭのドレインに０Vを印加しなければならない。すなわち、書込み時に印加されるビット線電圧が、上記ＦＮトンネル注入の場合とは反転するので、上記図１５の（ａ）に示した回路動作をそのまま適用することはできない。
【００３０】
本発明の目的は、ホットエレクトロン注入によって書込み動作を行いかつ電圧センス方式によるベリファイ方法を可能とし、もって低消費電流でかつ高速動作が可能な不揮発性半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、浮遊ゲートへのホットエレクトロン注入によってデータの書込みを行ない、かつ書込みデータの検証を行なうために、ビット線へ印加した電圧がメモリセルのしきい値によって変化するか否かを検出する電圧センス回路を備えるものである。
【００３２】
特に、特願平１１−２００２４２に記載されたような第３の補助ゲートを設けた不揮発性半導体メモリでは、浮遊ゲートへのホットエレクトロンの注入によってデータの書込み動作を行った後にそのデータの書き込み状態を検証する際に、この第３ゲートも有効に活用した電圧センス方式とすることにより効率的に確実に検証するものである。
【００３３】
例えば、書込みデータの検証時に、浮遊ゲート上部の制御ゲートには書込み時の電圧よりも小さい検証電圧を印加し、第３ゲートには書込み時の電圧よりも大きい電圧を印加することによって効率的に確実に検証することができる。
【００３４】
また、本発明の代表的な実施形態によれば、フリップフロップ型のセンスラッチ回路で構成された検証回路の出力ノードとメモリセルのビット線との間にその間を結合するＭＯＳＦＥＴと検証回路によって検証したデータを変換してビット線に転送するための複数のＭＯＳＦＥＴからなる変換回路が接続され、例えば、検証したデータが少なくとも１回反転され、書き込みが不十分なメモリセルに対して継続して書き込み動作が可能なようにされている。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。また、書込み及びベリファイ動作の対象ビット線はBLLとし、レファレンス側のビット線をBLRとする。なお、タイミング波形を示す図２、３、５、６、９、１１において、特に数値が記載されていない電圧に関しては、低電位側を０V高電位側を３.３Vとする。更に、N型MOSトランジスタのしきい値は１Vと仮定して説明する。なお、説明の中で使用する電圧は一例であり、これに限定する必要はない。
【００３６】
実施形態１
まず、図１と２を用いて、本発明の第１の実施の形態を説明する。図１は図１４で説明したメモリセルＭに対する書込み・ベリファイ動作に必要な回路図で、図２はベリファイ動作のタイミング波形図である。
【００３７】
まず、全メモリセルの書込みが完了したかを検証した後、以下の書込み・ベリファイ動作を行なう。
【００３８】
最初に、タイミングt０で内部電源VRSAL、VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、RSARを１V＋N型MOSトランジスタのしきい値となる１.５V、DDCL、DDCRを３.３Vにする。これにより、書込み選択、非選択にかかわらずセンスラッチ回路３３の出力ノードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットする。次に、タイミングt１で制御信号RSAL、RSAR、DDCL、DDCRを０Vにしてセンスラッチ回路３３の出力ノードSLL、SLRとビット線BLL、BLRのセットを終了する。
【００３９】
次に、タイミングt２でＭＯＳＦＥＴ３１、３２、３７，３８を通して、即ち、Yゲート（ＹＧＬ、ＹＧＲ）とYプリゲート（ＹＰＧＬ、ＹＰＧＲ）に電圧を印加して（簡略化のため図２では省略）、I／O線（I／OLとI／OR）から各々書込み選択のノードSLLには３.３V、書込み選択のレファレンスノードSLRには０V、書込み非選択のノードSLLには０V、書込み非選択のレファレンスノードSLRには３.３Vを入力する。
【００４０】
次に、タイミングt３で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。
【００４１】
次に、タイミングt４で内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のノードSLLは５V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは５Vとなる。
【００４２】
次に、タイミングt５で補助ゲートAG（即ち、図１４の第３ゲート１０に相当する）に２V、ワード線WLに１２Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには５V、書込み選択のレファレンス側のビット線BLRには０V、書込み非選択のビット線BLLには０V、書込み非選択のレファレンス側のビット線BLRには５Vが印加され、書込み選択のメモリだけにデータが書込まれる。次に、タイミングt６で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vにして書込みを終了する。
【００４３】
次に、タイミングt７で制御信号DDCL、DDCRを３.３Vにしてビット線BLL、BLRを０Vにリセットする。また、これと同時に、内部電源VSLPを３.３Vにする。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。次に、タイミングt８で制御信号DDCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給を遮断する。
【００４４】
次に、タイミングt９〜t１７の間で、センスラッチ回路の出力ノードSLLデータを反転させる。
【００４５】
まず、タイミングt９で内部電源VRPCL、VRPCRを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt１０で制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【００４６】
次に、タイミングt１１で制御信号PCLを３.３Vにする。この時、内部電源VPCLは０Vである。このため、センスラッチ回路３３の出力ノードSLLが３.３Vとなっている場合のビット線BLLだけが１Vから０Vに変化する。このため、書込み選択のビット線BLLは０V、書込み非選択のビット線BLLは１Vとなる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１２で制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【００４７】
次に、タイミングt１３で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt１４で制御信号RSAL、RSARを０Vにして、センスラッチ回路３３の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【００４８】
次に、タイミングt１５で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは０V、書込み選択のレファレンスノードSLRは０.５V、書込み非選択のノードSLLは１V、書込み非選択のレファレンスノードSLRは０.５Vとなる。次に、タイミングt１６で制御信号TRL、TRRを０Vにし、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【００４９】
次に、タイミングt１７で内部電源VSLP、VSLNを各々３.３Vと０Vにすることで、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。また、これと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。
【００５０】
以上タイミングt９〜t１７までの動作により、センスラッチ回路３３の出力ノードSLL、SLRのデータを反転させる。次に、タイミングt１８で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。
【００５１】
次に、タイミングt１９で制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt２０で制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【００５２】
次に、タイミングt２１でメモリセルＭのワード線WLに上記書込み時の電圧１２Ｖより小さい検証電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、メモリディスチャージ動作を行なう。この時、メモリセルＭのビット線BLLには１Vの電圧がプリチャージされているため、メモリセルＭのしきい値がベリファイ電圧の１.５Vより高く、書込みが充分の状態であればメモリセルＭには電流が流れない。このため、ビット線BLLの電圧は１Vが保持される。一方、メモリセルＭのしきい値がベリファイ電圧の１.５Vより低く、書込みが不充分の状態であればメモリセルＭには電流が流れる。このため、ビット線BLLの電圧は０Vにディスチャージされる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt２２でメモリセルのワード線WLと補助ゲートAGを０Vにし、メモリディスチャージを終了する。
【００５３】
次に、タイミングt２３で内部電源VPCLを３.３V、制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路３３の出力ノードSLLのデータが３.３Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージの結果がそのまま保持され、書込み非選択のビット線BLLは前記メモリディスチャージの結果にかかわらず１Vになる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt２４で内部電源VPCLと制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【００５４】
次に、タイミングt２５で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt２６で制御信号RSAL、RSARを０Vにして、センスラッチ回路３３の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【００５５】
次に、タイミングt２７で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路の出力ノードSLLは、前記メモリディスチャージ動作の結果、ビット線BLLが１Vに保持された場合、すなわち書込みが充分であった場合には１V、ビット線BLLが０Vにディスチャージされた場合、すなわち書込みが不充分であった場合には０Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず１Vとなっているため、書込み非選択のセンスラッチ回路３３の出力ノードSLLは、メモリディスチャージの結果にかかわらず１Vとなる。また、レファレンス側のセンスラッチ回路の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt２８で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【００５６】
次に、タイミングt２９で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが３.３V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが３.３Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが３.３V、レファレンスノードSLRが０Vとなる。更にこれと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。次に、タイミングt３０で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。
【００５７】
次に、タイミングt３１〜t３９までの動作により、センスラッチ回路３３の出力ノードSLLデータを反転させる。
【００５８】
まず、タイミングt３１で制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt３２で内部電源VRPCL、VRPCRと制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【００５９】
次に、タイミングt３３で制御信号PCLを３.３Vにする。この時、内部電源VPCLは０Vである。このため、センスラッチ回路３３の出力ノードSLLが３.３Vとなっている場合のビット線BLLだけが１Vから０Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には０V、書込みが不充分であった場合には１Vとなり、書込み非選択のビット線BLLは、前記メモリディスチャージ動作の結果にかかわらず０Vとなる。また、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vに保持される。次に、タイミングt３４で制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【００６０】
次に、タイミングt３５で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt３６で制御信号RSAL、RSARを０Vにして、センスラッチ回路３３の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【００６１】
次に、タイミングt３７で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には０V、書込みが不充分であった場合には１Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず０Vとなっているため、書込み非選択のセンスラッチ回路３３の出力ノードSLLは、メモリディスチャージの結果にかかわらず０Vとなる。また、レファレンス側のセンスラッチ回路の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt３８で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路３３の出力ノードとを遮断する。
【００６２】
次に、タイミングt３９で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが０V、レファレンスノードSLRが３.３Vとなり、書込みが不充分であった場合には、SLLが３.３V、レファレンスノードSLRが０Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが０V、レファレンスノードSLRが３.３Vとなる。更にこれと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。
【００６３】
以上タイミングt３１〜t３９までの動作により、センスラッチ回路３３の出力ノードSLL、SLRのデータを反転させる。次に、タイミングt４０で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。また、これと同時に、内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが０V、レファレンスノードSLRが５Vとなり、書込みが不充分であった場合には、SLLが５V、レファレンスノードSLRが０Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが０V、レファレンスノードSLRが５Vとなる。
【００６４】
次に、タイミングt４１で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線は、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはBLLが０V、レファレンス側のBLRが５V、書込みが不充分であった場合にはBLLが５V、レファレンス側のビット線BLRが０Vとなる。また、書込み非選択のビット線は、前記メモリディスチャージ動作の結果にかかわらずBLLが０V、レファレンス側のビット線BLRが５Vとなる。すなわち、書込み選択のメモリセルにおいて、最初の書込み動作で書込みが不充分であったメモリセルのビット線BLLにだけ５Vの電圧が印加され、再度書込み動作が行なわれる。次に、タイミングt４２で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vにして書込みを終了する。
【００６５】
その後、全メモリセルの書込みが完了したかを検証し、完了していれば書込み・ベリファイ動作を終了し、完了していなければ完了するまでタイミングt７〜t４３までの動作を繰り返す。
【００６６】
以上が、実施の形態１における書込み・ベリファイ動作である。本実施形態では回路変更をすることなく、図１５の（ａ）の回路構成をそのまま使用することができる。
【００６７】
本実施の形態１では、Ｎ型ＭＯＳＦＥＴ２２，２３はそれぞれセンスラッチ回路即ち、フリップフロップ型の検証回路３３の出力ノード（ＳＬＬ、ＳＬＲに相当）とビットライン（ＢＬＬ，ＢＬＲ）を直列に結合するための一種のスイッチの機能を有している。また、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ２４と３４及びＮ型ＭＯＳＦＥＴ２９と３９はビットラインＢＬＬと内部電源ＶＰＣＬとの間に，ＢＬＲと内部電源ＶＰＣＲとの間にそれぞれ接続され、またＭＯＳＦＥＴ２４と２９のゲートはそれぞれ信号線ＰＣＬ、ＰＣＲに接続され、ＭＯＳＦＥＴ３４と３９のゲートはそれぞれセンスラッチ回路（フリップフロップ型の検証回路）３３の出力ノードＳＬＬ，ＳＬＲに接続されており、これらのトランジスタ群はセンスラッチ回路３３によって検証したデータを変換してビット線ＢＬＬ，ＢＬＲに転送するために有効に機能している。
【００６８】
また、センスラッチ回路３３以外の部分を全てNMOSトランジスタで構成できるため、NMOSトランジスタとPMOSトランジスタ間のウェル分離領域を小さく抑えることができ、レイアウト面積の縮小化が図れる。
【００６９】
また、メモリセルＭの補助ゲートである第３ゲートはデータ書込み時のみでなくベリファイ時にも有効に活用され、特に、ベリファイ時の方が書き込みの時よりも大きい電圧（絶対値が大きい電圧）が印加され効率的に確実に書き込み状態を検証することができる。
【００７０】
実施形態２
次に、図１と３を用いて、本発明の第２の実施の形態を説明する。図１は前記したように書込み・ベリファイ動作に必要な回路図で、図３はベリファイ動作のタイミング波形図である。
【００７１】
本実施形態２は、メモリセルＭとして図１４で説明したホットエレクトロン注入型のセルを用い、上記第１の実施形態ではドレイン側から書込み電圧を印加していたものを、ソース側から印加する方法である。すなわち、書込み選択のメモリセルＭにはソース側に書込み電圧を印加し、ドレイン側を０Vにする。この時、書込み非選択のメモリセルにもソース側へ書込み電圧が印加されるため、ドレイン側に書込み電圧と同じ電位の書込み阻止電圧を印加し、書込みを防止する。
【００７２】
詳細動作は省略するが、まず、全メモリセルの書込みが完了したかを検証した後、以下の書込み・ベリファイ動作を行なう。
【００７３】
最初に、タイミングt０で内部電源VRSAL、VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、RSARを１V＋N型MOSトランジスタのしきい値となる１.５V、DDCL、DDCRを３.３Vにする。これにより、書込み選択、非選択にかかわらずセンスラッチ回路の出力ノードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットする。次に、タイミングt１で制御信号RSAL、RSAR、DDCL、DDCRを０Vにしてセンスラッチ回路の出力ノードSLL、SLRとビット線BLL、BLRのセットを終了する。
【００７４】
次に、タイミングt２でＭＯＳＦＥＴ３１、３２、３７、３８とを通して、即ち、Yゲート（ＹＧＬ、ＹＧＲ）、Yプリゲート（ＹＰＧＬ、ＹＰＧＲ）に電圧を印加して、I／O線（I／OLとI／OR）から各々書込み選択のノードSLLには０V、書込み選択のレファレンスノードSLRには３.３V、書込み非選択のノードSLLには３.３V、書込み非選択のレファレンスノードSLRには０Vを入力する。
【００７５】
次に、タイミングt３で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。
【００７６】
次に、タイミングt４で内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これによって、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは５V、書込み非選択のノードSLLは５V、書込み非選択のレファレンスノードSLRは０Vとなる。
【００７７】
次に、タイミングt５で補助ゲートAG（即ち、図１４の第３ゲート１０）に２V、ワード線WLに１２V、ソース線SSに書込み電圧５Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み阻止電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには０V、書込み選択のレファレンス側のビット線BLRには５V、書込み非選択のビット線BLLには５V、書込み非選択のレファレンス側のビット線BLRには０Vが印加され、書込み選択のメモリだけにデータが書込まれる。次に、タイミングt６で補助ゲートAG、ワード線WL、ソース線SS、制御信号TRL、TRRを０Vにして書込みを終了する。
【００７８】
次に、タイミングt７で制御信号DDCL、DDCRを３.３Vにしてビット線BLL、BLRを０Vにリセットする。また、これと同時に、内部電源VSLPを３.３Vにする。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。次に、タイミングt８で制御信号DDCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給を遮断する。
【００７９】
次に、タイミングt９で制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt１０で内部電源VRPCL、VRPCRと制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【００８０】
次に、タイミングt１１でメモリセルＭのワード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、メモリディスチャージ動作を行なう。この時、メモリセルのビット線BLLには１Vの電圧がプリチャージされているため、メモリセルのしきい値がベリファイ電圧の１.５Vより高く、書込みが充分の状態であればメモリセルには電流が流れない。このため、ビット線BLLの電圧は１Vが保持される。一方、メモリセルのしきい値がベリファイ電圧の１.５Vより低く、書込みが不充分の状態であればメモリセルには電流が流れる。このため、ビット線BLLの電圧は０Vにディスチャージされる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１２でメモリセルのワード線WLと補助ゲートAGを０Vにし、メモリディスチャージを終了する。
【００８１】
次に、タイミングt１３で内部電源VPCLを３.３V、制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路３３の出力ノードSLLのデータが３.３Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージの結果がそのまま保持され、書込み非選択のビット線BLLは前記メモリディスチャージの結果にかかわらず１Vになる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１４で内部電源VPCLと制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【００８２】
次に、タイミングt１５で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt１６で制御信号RSAL、RSARを０Vにして、センスラッチ回路３３の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【００８３】
次に、タイミングt１７で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、ビット線BLLが１Vに保持された場合、すなわち書込みが充分であった場合には１V、ビット線BLLが０Vにディスチャージされた場合、すなわち書込みが不充分であった場合には０Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず１Vとなっているため、書込み非選択のセンスラッチ回路の出力ノードSLLは、メモリディスチャージの結果にかかわらず１Vとなる。また、レファレンス側のセンスラッチ回路の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt１８で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【００８４】
次に、タイミングt１９で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが３.３V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが３.３Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが３.３V、レファレンスノードSLRが０Vとなる。更にこれと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。次に、タイミングt２０で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。また、これと同時に、内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが５V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが５Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが５V、レファレンスノードSLRが０Vとなる。
【００８５】
次に、タイミングt２１で補助ゲートAGに２V、ワード線WLに１２V、ソース線SSに書込み電圧５Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み阻止電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには０V、書込み選択のレファレンス側のビット線BLRには５V、書込み非選択のビット線BLLには５V、書込み非選択のレファレンス側のビット線BLRには０Vが印加され、書込み選択のメモリだけにデータが書込まれる。すなわち、書込み選択のメモリセルＭにおいて、最初の書込み動作で書込みが不充分であったメモリセルＭのビット線BLLにだけ０Vの電圧が印加され、再度書込み動作が行なわれる。次に、タイミングt２２で補助ゲートAG、ワード線WL、ソース線SS、制御信号TRL、TRRを０Vにして書込みを終了する。
【００８６】
その後、全メモリセルＭの書込みが完了したかを検証し、完了していれば書込み・ベリファイ動作を終了し、完了していなければ完了するまでタイミングt７〜t２３までの動作を繰り返す。
【００８７】
以上が、実施の形態２における書込み・ベリファイ動作である。本実施形態では図１５の（ａ）に示した回路構成の主要部を変更することなく、そのまま使用することができる。
【００８８】
また、センスラッチ回路３３以外の部分を全てNMOSトランジスタのみで構成できるため、NMOSトランジスタとPMOSトランジスタ間のウェル分離領域を小さく抑えることができ、ＬＳＩを構成する上でレイアウト面積の縮小化が図れる。更に、実施形態１において必要であった、センスラッチ回路３３の出力ノードSLLデータを反転させる動作が不必要なため、一層の高速動作が可能となる。
【００８９】
また、実施の形態１と同様、メモリセルＭの補助ゲートである第３ゲートはデータ書込み時のみでなくベリファイ時にも有効に活用され、特に、ベリファイ時の方が書き込みの時よりも大きい電圧（絶対値が大きい電圧）が印加され効率的に確実に書き込み状態を検証することができる。
【００９０】
実施形態３
まず、図４と５とを用いて、本発明の第３の実施の形態を説明する。図４は書込み・ベリファイ動作に必要な回路図で、図５はベリファイ動作のタイミング波形図である。
【００９１】
本実施形態は、メモリセルＭとして図１４で説明したホットエレクトロン注入型のセルを用い、図１の回路構成の一部にP型MOSトランジスタ３５を使用するものである。詳細動作は省略するが、まず、全メモリセルの書込みが完了したかを検証した後、以下の書込み・ベリファイ動作を行なう。
【００９２】
最初に、タイミングt０で内部電源VRSAL、VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、RSARを１V＋N型MOSトランジスタのしきい値となる１.５V、DDCL、DDCRを３.３Vにする。これにより、書込み選択、非選択にかかわらずセンスラッチ回路３３の出力ノードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットする。次に、タイミングt１で制御信号RSAL、RSAR、DDCL、DDCRを０Vにしてセンスラッチ回路３３の出力ノードSLL、SLRとビット線BLL、BLRのセットを終了する。
【００９３】
次に、タイミングt２で、前記した実施形態と同様に、Yゲート（ＹＧＬ、ＹＧＲ）、Yプリゲート（ＹＰＧＬ、ＹＰＧＲ）を介して、I／O線（I／OLとI／OR）から各々書込み選択のノードSLLには３.３V、書込み選択のレファレンスノードSLRには０V、書込み非選択のノードSLLには０V、書込み非選択のレファレンスノードSLRには３.３Vを入力する。
【００９４】
次に、タイミングt３で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。
【００９５】
次に、タイミングt４で内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これによって、書込み選択のノードSLLは５V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは５Vとなる。
【００９６】
次に、タイミングt５でメモリセルの補助ゲートAG即ち、図１４の第３ゲート１０に２V、ワード線WLに１２Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには５V、書込み選択のレファレンス側のビット線BLRには０V、書込み非選択のビット線BLLには０V、書込み非選択のレファレンス側のビット線BLRには５Vが印加され、書込み選択のメモリだけにデータが書込まれる。次に、タイミングt６で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vにして書込みを終了する。
【００９７】
次に、タイミングt７で制御信号DDCL、DDCRを３.３Vにしてビット線BLL、BLRを０Vにリセットする。また、これと同時に、内部電源VSLPを３.３Vにする。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。次に、タイミングt８で制御信号DDCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給を遮断する。
【００９８】
次に、タイミングt９で内部電源VRPCL、VRPCRを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt１０で内部電源VRPCL、VRPCRと制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【００９９】
次に、タイミングt１１でメモリセルのワード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、メモリディスチャージ動作を行なう。この時、メモリセルのビット線BLLには１Vの電圧がプリチャージされているため、メモリセルのしきい値がベリファイ電圧の１.５Vより高く、書込みが充分の状態であればメモリセルには電流が流れない。このため、ビット線BLLの電圧は１Vが保持される。一方、メモリセルのしきい値がベリファイ電圧の１.５Vより低く、書込みが不充分の状態であればメモリセルには電流が流れる。このため、ビット線BLLの電圧は０Vにディスチャージされる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１２でメモリセルのワード線WLと補助ゲートAGを０Vにし、メモリディスチャージを終了する。
【０１００】
次に、タイミングt１３で内部電源VPCLを３.３V、制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路３３の出力ノードSLLのデータが０Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージの結果がそのまま保持され、書込み非選択のビット線BLLは前記メモリディスチャージの結果にかかわらず１Vになる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１４で制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【０１０１】
次に、タイミングt１５で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt１６で制御信号RSAL、RSARを０Vにして、センスラッチ回路の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【０１０２】
次に、タイミングt１７で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、ビット線BLLが１Vに保持された場合、すなわち書込みが充分であった場合には１V、ビット線BLLが０Vにディスチャージされた場合、すなわち書込みが不充分であった場合には０Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず１Vとなっているため、書込み非選択のセンスラッチ回路３３の出力ノードSLLは、メモリディスチャージの結果にかかわらず１Vとなる。また、レファレンス側のセンスラッチ回路の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt１８で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【０１０３】
次に、タイミングt１９で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが３.３V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが３.３Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが３.３V、レファレンスノードSLRが０Vとなる。更にこれと同時に、制御信号DDCLを３.３V、RPCRを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを０Vにリセットし、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt２０で制御信号DDCL、RPCRを０Vにし、ビット線BLLへの０Vとレファレンス側のビット線BLRへの０.５Vの供給を遮断する。
【０１０４】
次に、タイミングt２１〜t２７までの動作により、センスラッチ回路の出力ノードSLLデータを反転させる。
【０１０５】
まず、タイミングt２１で制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路の出力ノードSLLのデータが０Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には０V、書込みが不充分であった場合には１Vとなり、書込み非選択のビット線BLLは、前記メモリディスチャージ動作の結果にかかわらず０Vとなる。また、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vに保持される。次に、タイミングt２２で内部電源VPCLと制御信号PCLを０Vにし、センスラッチ回路の出力ノードSLLとビット線BLLとを遮断する。
【０１０６】
次に、タイミングt２３で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt２４で制御信号RSAL、RSARを０Vにして、センスラッチ回路の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【０１０７】
次に、タイミングt２５で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には０V、書込みが不充分であった場合には１Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず０Vとなっているため、書込み非選択のセンスラッチ回路３３の出力ノードSLLは、メモリディスチャージの結果にかかわらず０Vとなる。また、レファレンス側のセンスラッチ回路の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt２６で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【０１０８】
次に、タイミングt２７で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが０V、レファレンスノードSLRが３.３Vとなり、書込みが不充分であった場合には、SLLが３.３V、レファレンスノードSLRが０Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが０V、レファレンスノードSLRが３.３Vとなる。更にこれと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。
【０１０９】
以上タイミングt２１〜t２７までの動作により、センスラッチ回路３３の出力ノードSLL、SLRのデータを反転させる。
【０１１０】
次に、タイミングt２８で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。また、これと同時に、内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが０V、レファレンスノードSLRが５Vとなり、書込みが不充分であった場合には、SLLが５V、レファレンスノードSLRが０Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが０V、レファレンスノードSLRが５Vとなる。
【０１１１】
次に、タイミングt２９で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線は、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはBLLが０V、レファレンス側のBLRが５V、書込みが不充分であった場合にはBLLが５V、レファレンス側のビット線BLRが０Vとなる。また、書込み非選択のビット線は、前記メモリディスチャージ動作の結果にかかわらずBLLが０V、レファレンス側のビット線BLRが５Vとなる。すなわち、書込み選択のメモリセルにおいて、最初の書込み動作で書込みが不充分であったメモリセルのビット線BLLにだけ５Vの電圧が印加され、再度書込み動作が行なわれる。次に、タイミングt３０で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vにして書込みを終了する。
【０１１２】
その後、全メモリセルの書込みが完了したかを検証し、完了していれば書込み・ベリファイ動作を終了し、完了していなければ完了するまでタイミングt７〜t３１までの動作を繰り返す。
【０１１３】
以上が、実施の形態３における書込み・ベリファイ動作である。
【０１１４】
本実施の形態３では、Ｎ型ＭＯＳＦＥＴ２２，２３はそれぞれセンスラッチ回路即ち、フリップフロップ型の検証回路３３の出力ノード（ＳＬＬ、ＳＬＲに相当）とビットライン（ＢＬＬ，ＢＬＲ）を直列に結合するための一種のスイッチの機能を有している。また、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ２４とＰ型ＭＯＳＦＥＴ３５及びＮ型ＭＯＳＦＥＴ２９とＰ型ＭＯＳＦＥＴ３６はビットラインＢＬＬと内部電源ＶＰＣＬとの間に，ＢＬＲと内部電源ＶＰＣＲとの間にそれぞれ接続され、またＭＯＳＦＥＴ２４と２９のゲートはそれぞれ信号線ＰＣＬ、ＰＣＲに接続され、ＭＯＳＦＥＴ３５と３６のゲートはそれぞれセンスラッチ回路（フリップフロップ型の検証回路）３３の出力ノードＳＬＬ，ＳＬＲに接続されており、これらのトランジスタ群はセンスラッチ回路３３によって検証したデータを変換してビット線ＢＬＬ，ＢＬＲに転送するために有効に機能している。
【０１１５】
本実施形態では、実施形態１において２回必要であったセンスラッチ回路の出力ノードSLLデータを反転させる動作が１回で済むため、高速動作が可能となる。
【０１１６】
また、実施の形態１や２と同様、メモリセルＭの補助ゲートである第３ゲートはデータ書込み時のみでなくベリファイ時にも有効に活用され、特に、ベリファイ時の方が書き込みの時よりも大きい電圧（絶対値が大きい電圧）が印加され効率的に確実に書き込み状態を検証することができる。
【０１１７】
実施形態４
次に、図４と６を用いて、本発明の第４の実施の形態を説明する。図４は前記したように書込み・ベリファイ動作に必要な回路図で、図６はベリファイ動作のタイミング波形図である。
【０１１８】
本実施形態では、実施形態３と同様の回路を用い、書込み選択データを実施形態３とは反対の０V、書込み非選択データを３.３Vとした際の動作方法を説明する。詳細動作は省略するが、まず、全メモリセルの書込みが完了したかを検証した後、以下の書込み・ベリファイ動作を行なう。
【０１１９】
最初に、タイミングt０で内部電源VRSAL、VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、RSARを１V＋N型MOSトランジスタのしきい値となる１.５V、DDCL、DDCRを３.３Vにする。これにより、書込み選択、非選択にかかわらずセンスラッチ回路３３の出力ノードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットする。次に、タイミングt１で制御信号RSAL、RSAR、DDCL、DDCRを０Vにしてセンスラッチ回路の出力ノードSLL、SLRとビット線BLL、BLRのセットを終了する。
【０１２０】
次に、タイミングt２で前記同様Yゲート、Yプリゲートを介して、I／O線（I／OLとI／OR）から各々書込み選択のノードSLLには０V、書込み選択のレファレンスノードSLRには３.３V、書込み非選択のノードSLLには３.３V、書込み非選択のレファレンスノードSLRには０Vを入力する。
【０１２１】
次に、タイミングt３で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。
【０１２２】
次に、タイミングt４で内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは５V、書込み非選択のノードSLLは５V、書込み非選択のレファレンスノードSLRは０Vとなる。
【０１２３】
次に、タイミングt５で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、内部電源VPCL、VPCRを書込み電圧の５V、制御信号PCL、PCRをNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには５V、書込み選択のレファレンス側のビット線BLRには０V、書込み非選択のビット線BLLには０V、書込み非選択のレファレンス側のビット線BLRには５Vが印加され、書込み選択のメモリだけにデータが書込まれる。次に、タイミングt６で補助ゲートAG、ワード線WL、内部電源VPCL、VPCR、制御信号PCL、PCRを０Vにして書込みを終了する。
【０１２４】
次に、タイミングt７で内部電源VRPCRを３.３V、制御信号DDCLを３.３V、RPCRを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを０Vにリセットし、レファレンス側のビット線BLRを０.５Vにプリチャージする。また、これと同時に、内部電源VSLPを３.３Vにする。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。次に、タイミングt８で制御信号DDCL及びRPCRを０Vにし、ビット線BLLへの０Vとレファレンス側のビット線BLRへの０.５Vの供給を遮断する。
【０１２５】
次に、タイミングt９〜t１５までの動作により、センスラッチ回路３３の出力ノードSLLデータを反転させる。
【０１２６】
まず、タイミングt９で内部電源VPCLを３.３V、制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路３３の出力ノードSLLのデータが０Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは１V、書込み非選択のビット線BLLは０Vとなる。また、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vに保持される。次に、タイミングt１０で制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【０１２７】
次に、タイミングt１１で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt１２で制御信号RSAL、RSARを０Vにして、センスラッチ回路の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【０１２８】
次に、タイミングt１３で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路の出力ノードSLLは１V、書込み選択のレファレンスノードSLRは０.５V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは０.５Vとなる。次に、タイミングt１４で制御信号TRL、TRRを０Vにし、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【０１２９】
次に、タイミングt１５で内部電源VSLP、VSLNを各々３.３Vと０Vにすることで、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。また、これと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。
【０１３０】
以上タイミングt９〜t１５までの動作により、センスラッチ回路の出力ノードSLL、SLRのデータを反転させる。次に、タイミングt１６で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。
【０１３１】
次に、タイミングt１７で内部電源VRPCLを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt１８で内部電源VRPCL、VRPCR、制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【０１３２】
次に、タイミングt１９でメモリセルのワード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、メモリディスチャージ動作を行なう。この時、メモリセルのビット線BLLには１Vの電圧がプリチャージされているため、メモリセルのしきい値がベリファイ電圧の１.５Vより高く、書込みが充分の状態であればメモリセルには電流が流れない。このため、ビット線BLLの電圧は１Vが保持される。一方、メモリセルのしきい値がベリファイ電圧の１.５Vより低く、書込みが不充分の状態であればメモリセルには電流が流れる。このため、ビット線BLLの電圧は０Vにディスチャージされる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt２０でメモリセルのワード線WLと補助ゲートAGを０Vにし、メモリディスチャージを終了する。
【０１３３】
次に、タイミングt２１で制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路３３の出力ノードSLLのデータが０Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には１V、書込みが不充分であった場合には０Vとなり、書込み非選択のビット線BLLは、前記メモリディスチャージ動作の結果にかかわらず１Vとなる。また、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vに保持される。次に、タイミングt２２で内部電源VPCLと制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【０１３４】
次に、タイミングt２３で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt２４で制御信号RSAL、RSARを０Vにして、センスラッチ回路の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【０１３５】
次に、タイミングt２５で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には１V、書込みが不充分であった場合には０Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず１Vとなっているため、書込み非選択のセンスラッチ回路３３の出力ノードSLLは、メモリディスチャージの結果にかかわらず１Vとなる。また、レファレンス側のセンスラッチ回路３３の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt２６で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路３３の出力ノードとを遮断する。
【０１３６】
次に、タイミングt２７で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが３.３V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが３.３Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが３.３V、レファレンスノードSLRが０Vとなる。更にこれと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。次に、タイミングt２８で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。
【０１３７】
また、これと同時に、内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが５V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが５Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが５V、レファレンスノードSLRが０Vとなる。
【０１３８】
次に、タイミングt２９で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、内部電源VPCL、VPCRを書込み電圧の５V、制御信号PCL、PCRをNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線は、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはBLLが０V、レファレンス側のBLRが５V、書込みが不充分であった場合にはBLLが５V、レファレンス側のビット線BLRが０Vとなる。また、書込み非選択のビット線は、前記メモリディスチャージ動作の結果にかかわらずBLLが０V、レファレンス側のビット線BLRが５Vとなる。すなわち、書込み選択のメモリセルにおいて、最初の書込み動作で書込みが不充分であったメモリセルのビット線BLLにだけ５Vの電圧が印加され、再度書込み動作が行なわれる。次に、タイミングt３０で補助ゲートAG、ワード線WL、内部電源VPCL、VPCR、制御信号PCL、PCRを０Vにして書込みを終了する。
【０１３９】
その後、全メモリセルの書込みが完了したかを検証し、完了していれば書込み・ベリファイ動作を終了し、完了していなければ完了するまでタイミングt７〜t３１までの動作を繰り返す。
【０１４０】
以上が、実施の形態４における書込み・ベリファイ動作である。本実施形態では、実施形態１において２回必要であった、センスラッチ回路の出力ノードSLLデータを反転させる動作が１回で済むため、高速動作が可能となる。
【０１４１】
また、前記各実施の形態と同様、メモリセルＭの補助ゲートである第３ゲートはデータ書込み時のみでなくベリファイ時にも有効に活用され、特に、ベリファイ時の方が書き込みの時よりも大きい電圧（絶対値が大きい電圧）が印加され効率的に確実に書き込み状態を検証することができる。
【０１４２】
実施形態５
図７は、実施形態５における書込み・ベリファイ動作に必要な回路図である。この回路は、実施形態３で示した図４の回路において、内部電源VPCLに接続されたP型MOSトランジスタ３５をN型MOSトランジスタ４５に変更し、センスラッチ回路３３の出力ノードSLLに接続されていた前記N型MOSトランジスタ４５のゲートをレファレンス側のノードSLRに接続した。また、同様に内部電源VPCRに接続されたP型MOSトランジスタ３６をN型MOSトランジスタ４６に変更し、センスラッチ回路３３の出力ノードSLRに接続されていた前記N型MOSトランジスタ４６のゲートをノードSLLに接続した。これにより、実施形態３で示した図５とまったく同様の書込み・ベリファイ動作が可能となる。従って、書込み・ベリファイ動作の詳細説明は省略する。
【０１４３】
本実施の形態５では、前述した通り、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ２４と４５及びＮ型ＭＯＳＦＥＴ２９と４６はビットラインＢＬＬと内部電源ＶＰＣＬとの間に，ＢＬＲと内部電源ＶＰＣＲとの間にそれぞれ接続され、またＭＯＳＦＥＴ２４と２９のゲートはそれぞれ信号線ＰＣＬ、ＰＣＲに接続されている点は図１と同様であり、ＭＯＳＦＥＴ４５と４６のゲートはそれぞれセンスラッチ回路（フリップフロップ型の検証回路）３３の出力ノードＳＬＲ，ＳＬＬに接続されている点で異なるが、これらのトランジスタ群は図１と同様にセンスラッチ回路３３によって検証したデータを変換してビット線ＢＬＬ，ＢＬＲに転送するために有効に機能している。
【０１４４】
また、本実施形態では、センスラッチ回路３３以外の部分を全てNMOSトランジスタのみで構成できるため、NMOSトランジスタとPMOSトランジスタ間のウェル分離領域を小さく抑えることができ、レイアウト面積の縮小化が図れる。
【０１４５】
また、実施形態１において２回必要であった、センスラッチ回路３３の出力ノードSLLデータを反転させる動作が１回で済むため、高速動作が可能となる。
【０１４６】
実施形態６
実施形態６は、実施形態５と同様の回路を用い、書込み選択データを実施形態５とは反対の０V、書込み非選択データを３.３Vとした際の動作方法である。動作的には、実施形態４で示した図６とまったく同様の書込み・ベリファイ動作が可能となる。従って、書込み・ベリファイ動作の詳細説明は省略する。
【０１４７】
本実施形態では、センスラッチ回路３３以外の部分を全てNMOSトランジスタのみで構成できるため、NMOSトランジスタとPMOSトランジスタ間のウェル分離領域を小さく抑えることができ、レイアウト面積の縮小化が図れる。また、実施形態１において２回必要であった、センスラッチ回路３３の出力ノードSLLデータを反転させる動作が１回で済むため、高速動作が可能となる。
【０１４８】
実施形態７
次に、図８と９を用いて、本発明の第７の実施の形態を説明する。図８は書込み・ベリファイ動作に必要な回路図で、図９はベリファイ動作のタイミング波形図である。
【０１４９】
本実施形態は、図１で説明した回路にP型MOSトランジスタ５１，５３とN型MOSトランジスタ５２，５４とを増設したものである。詳細動作は省略するが、まず、全メモリセルの書込みが完了したかを検証した後、以下の書込み・ベリファイ動作を行なう。
【０１５０】
最初に、タイミングt０で内部電源VRSAL、VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、RSARを１V＋N型MOSトランジスタのしきい値となる１.５V、DDCL、DDCRを３.３Vにする。これにより、書込み選択、非選択にかかわらずセンスラッチ回路３３の出力ノードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットする。次に、タイミングt１で制御信号RSAL、RSAR、DDCL、DDCRを０Vにしてセンスラッチ回路３３の出力ノードSLL、SLRとビット線BLL、BLRのセットを終了する。
【０１５１】
次に、タイミングt２でYゲート（ＹＧＬ、ＹＧＲ）、Yプリゲート（ＹＰＧＬ，ＹＰＧＲ）を介して、I／O線（I／OLとI／OR）から各々書込み選択のノードSLLには０V、書込み選択のレファレンスノードSLRには３.３V、書込み非選択のノードSLLには３.３V、書込み非選択のレファレンスノードSLRには０Vを入力する。
【０１５２】
次に、タイミングt３で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。
【０１５３】
次に、タイミングt４で内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは５V、書込み非選択のノードSLLは５V、書込み非選択のレファレンスノードSLRは０Vとなる。
【０１５４】
次に、タイミングt５で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、内部電源VPCL２、VPCR２を書込み電圧の５V、制御信号PCL２、PCR２をNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには５V、書込み選択のレファレンス側のビット線BLRには０V、書込み非選択のビット線BLLには０V、書込み非選択のレファレンス側のビット線BLRには５Vが印加され、書込み選択のメモリだけにデータが書込まれる。次に、タイミングt６で補助ゲートAG、ワード線WL、制御信号PCL２、PCR２を０Vにして書込みを終了する。
【０１５５】
次に、タイミングt７で制御信号DDCL、DDCRを３.３Vにしてビット線BLL、BLRを０Vにリセットする。また、これと同時に、内部電源VSLPを３.３Vにする。これにより、書込み選択のノードSLLは０V、書込み選択のレファレンスノードSLRは３.３V、書込み非選択のノードSLLは３.３V、書込み非選択のレファレンスノードSLRは０Vとなる。次に、タイミングt８で制御信号DDCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給を遮断する。
【０１５６】
次に、タイミングt９で内部電源VRPCL、VRPCRを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSトランジスタのしきい値となる２Vと０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt１０で内部電源VRPCL、VRPCR、制御信号RPCL、RPCRを０Vにして、プリチャージ電圧の供給を遮断する。
【０１５７】
次に、タイミングt１１でメモリセルＭのワード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込み時の電圧より大きい３.３Vの電圧を印加し、メモリディスチャージ動作を行なう。この時、メモリセルＭのビット線BLLには１Vの電圧がプリチャージされているため、メモリセルのしきい値がベリファイ電圧の１.５Vより高く、書込みが充分の状態であればメモリセルには電流が流れない。このため、ビット線BLLの電圧は１Vが保持される。一方、メモリセルのしきい値がベリファイ電圧の１.５Vより低く、書込みが不充分の状態であればメモリセルには電流が流れる。このため、ビット線BLLの電圧は０Vにディスチャージされる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１２でメモリセルＭのワード線WLと補助ゲートAGを０Vにし、メモリディスチャージを終了する。
【０１５８】
次に、タイミングt１３で内部電源VPCLを３.３V、制御信号PCLを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、センスラッチ回路３３の出力ノードSLLのデータが３.３Vとなっている場合のビット線BLLだけが０Vから１Vに変化する。このため、書込み選択のビット線BLLは、前記メモリディスチャージの結果がそのまま保持され、書込み非選択のビット線BLLは前記メモリディスチャージの結果にかかわらず１Vになる。この時、レファレンス側のビット線BLRは書込み選択、非選択にかかわらず０.５Vが保持される。次に、タイミングt１４で内部電源VPCLと制御信号PCLを０Vにし、センスラッチ回路の出力ノードSLLとビット線BLLとを遮断する。
【０１５９】
次に、タイミングt１５で内部電源VSLP、VSLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSトランジスタのしきい値となる１.５Vにする。これにより、センスラッチ回路３３の出力ノードSLL、SLRは書込み選択、非選択にかかわらず０.５Vにセットされる。次に、タイミングt１６で制御信号RSAL、RSARを０Vにして、センスラッチ回路の出力ノードSLL、SLRへの０.５Vの供給を遮断する。
【０１６０】
次に、タイミングt１７で制御信号TRL、TRRを３.３Vにし、ビット線のデータをセンスラッチ回路３３の出力ノードに転送する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合には１V、書込みが不充分であった場合には０Vとなる。また、書込み非選択のビット線BLLはメモリディスチャージの結果にかかわらず１Vとなっているため、書込み非選択のセンスラッチ回路３３の出力ノードSLLは、メモリディスチャージの結果にかかわらず１Vとなる。また、レファレンス側のセンスラッチ回路３３の出力ノードSLRは書込み選択、非選択にかかわらず０.５Vとなる。次に、タイミングt１８で制御信号TRL、TRRを０Vにする。これにより、ビット線とセンスラッチ回路の出力ノードとを遮断する。
【０１６１】
次に、タイミングt１９で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが３.３V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが３.３Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが３.３V、レファレンスノードSLRが０Vとなる。更にこれと同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。次に、タイミングt２０で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。
【０１６２】
また、これと同時に、内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが５V、レファレンスノードSLRが０Vとなり、書込みが不充分であった場合には、SLLが０V、レファレンスノードSLRが５Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが５V、レファレンスノードSLRが０Vとなる。
【０１６３】
次に、タイミングt２１で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、制御信号PCL２、PCR２をNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線は、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはBLLが０V、レファレンス側のBLRが５V、書込みが不充分であった場合にはBLLが５V、レファレンス側のビット線BLRが０Vとなる。また、書込み非選択のビット線は、前記メモリディスチャージ動作の結果にかかわらずBLLが０V、レファレンス側のビット線BLRが５Vとなる。すなわち、書込み選択のメモリセルにおいて、最初の書込み動作で書込みが不充分であったメモリセルのビット線BLLにだけ５Vの電圧が印加され、再度書込み動作が行なわれる。次に、タイミングt２２で補助ゲートAG、ワード線WL、制御信号PCL２、PCR２を０Vにして書込みを終了する。
【０１６４】
その後、全メモリセルの書込みが完了したかを検証し、完了していれば書込み・ベリファイ動作を終了し、完了していなければ完了するまでタイミングt７〜t２３までの動作を繰り返す。
【０１６５】
以上が、実施の形態７における書込み・ベリファイ動作である。
【０１６６】
本実施の形態７では、図１に追加して、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ５２とＰ型ＭＯＳＦＥＴ５１及びＮ型ＭＯＳＦＥＴ５４とＰ型ＭＯＳＦＥＴ５３はビットラインＢＬＬと内部電源ＶＰＣＬ２との間に，ＢＬＲと内部電源ＶＰＣＲ２との間にそれぞれ接続され、またＭＯＳＦＥＴ５２と５４のゲートはそれぞれ信号線ＰＣＬ２、ＰＣＲ２に接続され、ＭＯＳＦＥＴ５１と５３のゲートはそれぞれセンスラッチ回路（フリップフロップ型の検証回路）３３の出力ノードＳＬＬ，ＳＬＲに接続されており、上記したようにこれらのトランジスタ群はセンスラッチ回路３３によって検証したデータを変換してビット線ＢＬＬ，ＢＬＲに転送するために有効に機能している。
【０１６７】
即ち、本実施形態では、実施形態１において必要であったセンスラッチ回路３３の出力ノードSLLデータを反転させる動作が不必要なため、高速動作が可能となる。
【０１６８】
実施形態８
次に、図１０と図１１とを用いて、本発明の第８の実施の形態を説明する。図１０は書込み・ベリファイ動作に必要な回路図で、図１１はベリファイ動作のタイミング波形図である。
【０１６９】
本実施形態は、図１の回路構成においてソースを内部電源VPCL、VPCRに接続したNMOSトランジスタ３４、３９に相当するＮＭＯＳトランジスタ６４，６９のゲートを、センスラッチ回路３３の出力ノードSLL、SLRではなくビット線BLL、BLRに接続し、上記NMOSトランジスタと直列に接続していたNMOSトランジスタ７４，７９のソースをビット線BLL、BLRではなくセンスラッチ回路の出力ノードSLL、SLRに接続するものである。
【０１７０】
詳細動作は省略するが、まず、全メモリセルＭの書込みが完了したかを検証した後、以下の書込み・ベリファイ動作を行なう。
【０１７１】
最初に、タイミングt０で内部電源VRSAL、VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、RSARを１V＋N型MOSトランジスタのしきい値となる１.５V、DDCL、DDCRを３.３Vにする。これにより、書込み選択、非選択にかかわらずセンスラッチ回路の出力ノードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットする。次に、タイミングt１で制御信号RSAL、RSAR、DDCL、DDCRを０Vにしてセンスラッチ回路の出力ノードSLL、SLRとビット線BLL、BLRのセットを終了する。
【０１７２】
次に、タイミングt２で前記同様Yゲート、Yプリゲートを介して、I／O線（I／OLとI／OR）から各々書込み選択のノードSLLには３.３V、書込み選択のレファレンスノードSLRには０V、書込み非選択のノードSLLには０V、書込み非選択のレファレンスノードSLRには３.３Vを入力する。
【０１７３】
次に、タイミングt３で内部電源VSLP、VSLNを各々３.３Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを増幅する。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。
【０１７４】
次に、タイミングt４で内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のノードSLLは５V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは５Vとなる。
【０１７５】
次に、タイミングt５で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線BLLには５V、書込み選択のレファレンス側のビット線BLRには０V、書込み非選択のビット線BLLには０V、書込み非選択のレファレンス側のビット線BLRには５Vが印加され、書込み選択のメモリだけにデータが書込まれる。次に、タイミングt６で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vにして書込みを終了する。
【０１７６】
次に、タイミングt７で制御信号DDCL、DDCRを３.３Vにしてビット線BLL、BLRを０Vにリセットする。また、これと同時に、内部電源VSLPを３.３Vにする。これにより、書込み選択のノードSLLは３.３V、書込み選択のレファレンスノードSLRは０V、書込み非選択のノードSLLは０V、書込み非選択のレファレンスノードSLRは３.３Vとなる。次に、タイミングt８で制御信号DDCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給を遮断する。
【０１７７】
次に、タイミングt９で制御信号TRL、TRRを１V＋N型MOSトランジスタのしきい値となる２Vにする。これにより、書込み選択、非選択にかかわらず全てのビット線BLLを１V、レファレンス側のビット線BLRを０.５Vにプリチャージする。次に、タイミングt１０で制御信号TRL、TRRを０Vにして、プリチャージ電圧の供給を遮断する。
【０１７８】
次に、タイミングt１１でメモリセルＭのワード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込み時に印加した電圧よりも高電圧の３.３Vの電圧を印加し、メモリディスチャージ動作を行なう。この時、メモリセルの書込み選択ビット線BLLには１Vの電圧がプリチャージされているため、メモリセルＭのしきい値がベリファイ電圧の１.５Vより高く、書込みが充分の状態であればメモリセルには電流が流れない。このため、ビット線BLLの電圧は１Vが保持される。一方、メモリセルＭのしきい値がベリファイ電圧の１.５Vより低く、書込みが不充分の状態であればメモリセルには電流が流れる。このため、ビット線BLLの電圧は０Vにディスチャージされる。この時、書込み非選択ビット線BLLは０Vとなっているため、メモリディスチャージ動作は起こらず０Vが保持される。また、レファレンス側のビット線BLRは書込み選択の場合は０V、書込み非選択の場合は１Vが保持される。次に、タイミングt１２でメモリセルのワード線WLと補助ゲートAGを０Vにし、メモリディスチャージを終了する。
【０１７９】
次に、タイミングt１３で制御信号PCLを３.３Vにする。この時、内部電源VPCLは０Vである。このため、ビット線BLLが１Vとなっている場合のセンスラッチ回路の出力ノードSLLだけが３.３Vから０Vに変化する。これにより、書込み選択のセンスラッチ回路３３の出力ノードSLLは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが０V、レファレンスノードSLRが３.３Vとなり、書込みが不充分であった場合には、SLLが３.３V、レファレンスノードSLRが０Vとなる。また、書込み非選択のセンスラッチ回路の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが０V、レファレンスノードSLRが３.３Vとなる。次に、タイミングt１４で制御信号PCLを０Vにし、センスラッチ回路３３の出力ノードSLLとビット線BLLとを遮断する。
【０１８０】
次に、タイミングt１５で制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットする。また、これと同時に、内部電源VSLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３の出力ノードSLL、SLRのデータを書込み動作に備えて増幅する。これにより、書込み選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはSLLが０V、レファレンスノードSLRが５Vとなり、書込みが不充分であった場合には、SLLが５V、レファレンスノードSLRが０Vとなる。また、書込み非選択のセンスラッチ回路３３の出力ノードは、前記メモリディスチャージ動作の結果にかかわらず、SLLが０V、レファレンスノードSLRが５Vとなる。次に、タイミングt１６で制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断する。
【０１８１】
次に、タイミングt１７で補助ゲートAGに２V、ワード線WLに１２Vを印加する。この時、制御信号TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込み電圧の５Vが確実に印加されるような電圧、例えば７Vにする。これにより、書込み選択のビット線は、前記メモリディスチャージ動作の結果、書込みが充分であった場合にはBLLが０V、レファレンス側のBLRが５V、書込みが不充分であった場合にはBLLが５V、レファレンス側のビット線BLRが０Vとなる。また、書込み非選択のビット線は、前記メモリディスチャージ動作の結果にかかわらずBLLが０V、レファレンス側のビット線BLRが５Vとなる。すなわち、書込み選択のメモリセルにおいて、最初の書込み動作で書込みが不充分であったメモリセルのビット線BLLにだけ５Vの電圧が印加され、再度書込み動作が行なわれる。次に、タイミングt１８で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vにして書込みを終了する。
【０１８２】
その後、全メモリセルの書込みが完了したかを検証し、完了していれば書込み・ベリファイ動作を終了し、完了していなければ完了するまでタイミングt７〜t１９までの動作を繰り返す。
【０１８３】
以上が、実施の形態８における書込み・ベリファイ動作である。
【０１８４】
本実施の形態８では、Ｎ型ＭＯＳＦＥＴ２２，２３はそれぞれセンスラッチ回路即ち、フリップフロップ型の検証回路３３の出力ノード（ＳＬＬ、ＳＬＲに相当）とビットライン（ＢＬＬ，ＢＬＲ）を直列に結合するための一種のスイッチの機能を有している。また、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ７４と６４及びＮ型ＭＯＳＦＥＴ７９と６９はセンスラッチ回路３３の出力ノードＳＬＬと内部電源ＶＰＣＬとの間に，ＳＬＲと内部電源ＶＰＣＲとの間にそれぞれ接続され、またＭＯＳＦＥＴ６４と７９のゲートはそれぞれ信号線ＰＣＬ、ＰＣＲに接続され、ＭＯＳＦＥＴ６４と６９のゲートはそれぞれビット線ＢＬＬ，ＢＬＲに接続されており、これらのトランジスタ群は上述したようにセンスラッチ回路３３によって検証したデータを変換してビット線ＢＬＬ，ＢＬＲに転送するために有効に機能している。
【０１８５】
本実施形態では、センスラッチ回路以外の部分を全てNMOSトランジスタのみで構成できるため、NMOSトランジスタとPMOSトランジスタ間のウェル分離領域を小さく抑えることができ、レイアウト面積の縮小化が図れる。また、実施形態１において必要であったセンスラッチ回路の出力ノードSLLデータを反転させる動作が不必要なため、高速動作が可能となる。
【０１８６】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は２値メモリだけではなく、４値以上の多値メモリにも対応可能である。
【０１８７】
図１７の（ａ）に、２値メモリの場合のしきい値分布を示す。縦軸にメモリのしきい値、横軸にビット数を示す。２値メモリでは、この図１７の（ａ）に示すように、メモリセルのしきい値がある値より高いか低いかの２つの状態に分割され、２値データを持つ。従って、ベリファイを行なう場合には、前述したように、ビット線に例えば１Ｖの電圧を印加し、ワード線にＶＷＶの検証電圧を印加することで、書込みデータの状態を検出する。すなわち、メモリセルのしきい値が検証電圧ＶＷＶよりも高く、電流が流れなければビット線に印加された１Ｖは変化せずに書込み完了、メモリセルのしきい値が検証電圧ＶＷＶよりも低く、電流が流れればビット線に印加された電圧１Ｖは０Vに低下し書込み未完了と判定する。
【０１８８】
これに対し、例えば、４値メモリでは図１７の（ｂ）に示すように、メモリセルのしきい値は４つの状態に分割され、４値データを持つ。このような多値メモリのベリファイでは、検証電圧を可変して書込みデータの状態を検出する。それ以外の基本的な動作は２値メモリと同様である。すなわち、例えば最初に検証電圧ＶＷＶ１で書込みデータの状態を検出し、その後検証電圧ＶＷＶ２で書込みデータの状態を検出し、最後に検証電圧ＶＷＶ３で書込みデータの状態を検出すれば良い。以上の方法により、本発明は２値メモリだけではなく、多値メモリにも対応可能となる。
【０１８９】
次に、本発明の種々の実施の形態で用いた第３ゲート（補助ゲート）を有する半導体メモリについて説明する。詳細は先に延べたように特願平１１−２００２４２の図面及び明細書を参照されたい。
【０１９０】
図１８は、このメモリセルが複数個縦横に１枚の半導体基板表面に配置されたマット構成の部分平面図であり、図１９の（ａ）（ｂ）（ｃ）はそれぞれ図１８のＡ−Ａ，Ｂ−Ｂ，Ｃ−Ｃラインでの断面図である。なお、これらの図は特願平１１−２００２４２の図１、図１６に相当する。
【０１９１】
Ｎ型Ｓｉ半導体基板１００の主表面にＰ型のウエル１０１が形成され、そのウエル表面に一方向に沿って複数のＮ型半導体領域１０５（ソース、ドレイン領域となり、ビット線の一部を構成する）が形成され、この主表面上にＳｉＯ２等の第１の絶縁膜１０２を介して浮遊ゲート１０３ｂ及び第３のゲート（補助ゲート）１０７ａが形成され、浮遊ゲート１０３ｂ上には第２絶縁膜１１０ａを介して制御ゲート１１１ａが形成されている。複数の第３のゲート１０７ａはＮ型半導体領域１０５の上記一方向に沿って延在し、また複数の制御ゲート１１１ａはそれとは直交する方向に延在してワード線を構成している。なお、図中１０６ａ、１０８ａは絶縁膜であり，第３ゲートを浮遊ゲート１０３ｂや制御ゲート１１１ａから絶縁分離している。１０９ｂポリシリコン層であり浮遊ゲート１０３ｂの表面積を増大しメモリセルのカップリング比を増大させている。また、第３のゲート１０７ａを有効に働かせるために浮遊ゲート１０３ｂと第３ゲート１０７ａとの下部にＮ型半導体領域２０５がそれらを跨ぐように配置されている。
【０１９２】
図２０はそれによって形成されたメモリセルマトリクスアレイの構成を示した要部回路図であり、特願平１１−２００２４２の図１８に相当する。図中Ｄｎ−２〜Ｄｎ＋２はソース／ドレインとなるＮ型半導体領域でありビット線の一部を構成し、ＷＬ０〜ＷＬｍは制御ゲートに接続されたワード線であり、ソース線或いはデータ線（ビット線）を選択する選択ＭＯＳＦＥＴ（ＳＴＭＯＳ）で構成されている。なお、データ書き込み動作や消去動作については簡略化のため説明を省略する。
【０１９３】
図２１はかかるメモリアレイで集積回路を構成した不揮発性半導体記憶装置の要部回路図であり、特願平１１−２００２４２の図４７に相当する。この装置はメモリセルアレイ８０、補助ゲートデコーダ４０、ブロックデコーダ５０、サブデコーダ６０、ゲートデコーダ２０、選択トランジスタ回路７０、及びセンス回路３０を有している。ワードデコーダは高速化を図るためにブロックデコーダ５０、サブデコーダ６０及びゲートデコーダ２０というように階層化されている。この装置の動作の詳細は省略する。
【０１９４】
図２２はかかる不揮発性半導体記憶装置の大まかな全体ブロック図であり、図２１とあわせて簡単に各要素ブロックの機能を説明する。
【０１９５】
ＡＧ．ＤＥＣは第３ゲート即ち、補助ゲート（ＡＧ）のデコーダ回路で図２１の４０に相当する回路である。Ｘ．ＤＥＣはＸデコーダ回路で図２１の２０，５０，６０に相当する回路である。
【０１９６】
メモリマットは複数のブロックに分割され、ブロックデコーダ回路５０によって複数のブロックの中から一つのブロックを選択し、ゲートデコーダ回路２０によって１ブロック内の１ワード線を選択する。これは、非選択メモリセルのドレインに電圧がかかることによって起こるデイスターブを緩和するためである。非選択メモリセルにおいては、選択トランジスタがオフになりドレイン電圧が印加されない。
【０１９７】
サブデコーダ回路６０はワード線の駆動能力を上げるためのものである。メモリマットが大きくなるとワード線長が長くなり、ワード線の駆動能力が低下する。そこで、ワード線を分割し、各ワード線毎に回路規模が小さなサブデコーダ（即ち、ドライバ）回路を設置してワード線の駆動能力を上げることが好ましい。
【０１９８】
ＹＳＬは、本発明の種々の実施の形態で説明した回路図でメモリセルＭを除いた部分に全てのメモリセルが書き込まれたか否かを判定する回路（即ち、ＡＬＬ判定回路）を加えたものに相当する回路である。
【０１９９】
ＹＤＬは、書き込みデータを保持する回路であり、回路構成はほぼＹＳＬと同じである。特に、多値メモリの場合には複数個必要となり、例えば、４値メモリの場合にはＹＤＬは１ビット線に対して２つ必要になる。
【０２００】
Ｙ．ＤＥＣはＹデコーダ回路であり、このＹデコーダからの信号はＹＳＬ，ＹＤＬ内のＹゲート、Ｙプリゲート（例えば、図１のＹＧＬ，ＹＰＧＬ）に接続される。
【０２０１】
以上のことから理解されるように、本発明により高速で消費電力の少ない及び又は検証精度の高い不揮発性半導体記憶装置及びそれを含む電子回路システムが実現できる。例えば、本発明は不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ（半導体装置）に適用してもよい。
【０２０２】
なお、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において変更可能であることは勿論である。
【０２０３】
付記  以上詳細に本発明を説明したが、下記事項も本発明に含まれる。
【０２０４】
（１）半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成された第２の半導体領域ソース／ドレイン拡散層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、Nビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記第２の半導体領域ソース／ドレイン拡散層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Vを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Vを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Vになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【０２０５】
（２）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のMOSトランジスタ群１から構成され、前記書込みと前記検証の一連の動作において、検証したデータを少なくとも１回は反転させることを特徴とする上記（１）記載の不揮発性半導体記憶装置。
【０２０６】
（３）前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記ビット線に接続され、前記第３のN型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記第３のN型MOSトランジスタのゲートは前記フリップフロップ型の検証回路の第１の出力ノードあるいは第２の出力ノードに接続されていることを特徴とする上記（２）記載の不揮発性半導体記憶装置。
【０２０７】
（４）前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタとP型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記ビット線に接続され、前記P型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記P型MOSトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする上記（２）記載の不揮発性半導体記憶装置。
【０２０８】
（５）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のMOSトランジスタ群１から構成され、前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタからなるMOSトランジスタ群２と、直列に接続された第４のN型MOSトランジスタとP型MOSトランジスタからなるMOSトランジスタ群３から構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースと前記第４のN型MOSトランジスタのソースは前記ビット線に接続され、前記第３のN型MOSトランジスタのソースは第１の内部電源に接続され、前記P型MOSトランジスタのソースは第２の内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記第４のN型MOSトランジスタのゲートは第３の信号線に接続され、前記第３のN型MOSトランジスタのゲートと前記P型MOSトランジスタのゲートは、前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする上記（１）記載の不揮発性半導体記憶装置。
【０２０９】
（６）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のMOSトランジスタ群１から構成され、前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のN型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは前記ビット線に接続されていることを特徴とする上記（１）記載の不揮発性半導体記憶装置。
【０２１０】
（７）半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成された第２の半導体領域ソース／ドレイン拡散層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートとからなるメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、Nビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記第２の半導体領域ソース／ドレイン拡散層領域のドレインに接続されたビット線に書込み阻止電圧を印加するための書込み阻止電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のソースにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のドレインに０Vを印加した際にソース近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Vを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Vになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【０２１１】
（８）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のMOSトランジスタ群１から構成され、前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記ビット線に接続され、前記第３のN型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記第３のN型MOSトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする上記（７）記載の不揮発性半導体記憶装置。
【０２１２】
（９）半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成された第２の半導体領域ソース／ドレイン拡散層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、前記第３ゲートが前記第１方向に延在して形成され、前記第１ゲートの隙間に埋め込んで形成されているメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、前記第３ゲートを駆動する補助ゲート制御回路と、Nビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記第２の半導体領域ソース／ドレイン拡散層領域のドレインに接続されたビット線に書込み電圧を印加するための書込み電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のドレインにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Vを印加した際にドレイン近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Vを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Vになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【０２１３】
（１０）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のMOSトランジスタ群１から構成され、前記書込みと前記検証の一連の動作において、検証したデータを少なくとも１回は反転させることを特徴とする（９）記載の不揮発性半導体記憶装置。
【０２１４】
（１１）前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記ビット線に接続され、前記第３のN型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記第３のN型MOSトランジスタのゲートは前記フリップフロップ型の検証回路の第１の出力ノードあるいは第２の出力ノードに接続されていることを特徴とする上記（１０）記載の不揮発性半導体記憶装置。
【０２１５】
（１２）前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタとP型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記ビット線に接続され、前記P型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記P型MOSトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする上記（１０）記載の不揮発性半導体記憶装置。
【０２１６】
（１３）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のMOSトランジスタ群１から構成され、前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタからなるMOSトランジスタ群２と、直列に接続された第４のN型MOSトランジスタとP型MOSトランジスタからなるMOSトランジスタ群３から構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースと前記第４のN型MOSトランジスタのソースは前記ビット線に接続され、前記第３のN型MOSトランジスタのソースは第１の内部電源に接続され、前記P型MOSトランジスタのソースは第２の内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記第４のN型MOSトランジスタのゲートは第３の信号線に接続され、前記第３のN型MOSトランジスタのゲートと前記P型MOSトランジスタのゲートは、前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする上記（９）記載の不揮発性半導体記憶装置。
【０２１７】
（１４）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、ビット線のデータを変換して前記フリップフロップ型の検証回路へ転送するための複数のMOSトランジスタ群１から構成され、前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記フリップフロップ型の検証回路の出力ノードに接続され、前記第３のN型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは前記ビット線に接続されていることを特徴とする上記（９）記載の不揮発性半導体記憶装置。
【０２１８】
（１５）半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に第１方向に延在して形成された第２の半導体領域ソース／ドレイン拡散層領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、前記第３ゲートが前記第１方向に延在して形成され、前記第１ゲートの隙間に埋め込んで形成されているメモリセルと、前記第２ゲートに接続されたワード線を駆動するワード線制御回路と、前記第３ゲートを駆動する補助ゲート制御回路と、Nビットの書込みデータを保持することが可能な書込みデータ保持回路と、前記第２の半導体領域ソース／ドレイン拡散層領域のドレインに接続されたビット線に書込み阻止電圧を印加するための書込み阻止電圧発生回路と、前記書込みデータを検証するための判定回路を有し、前記メモリセルへのデータの書込みは、前記第２ゲートと前記第２の半導体領域のソースにそれぞれ独立した正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のドレインに０Vを印加した際にソース近傍のチャネル部で発生したホットエレクトロンを前記第１ゲートに注入し、前記メモリセルのしきい値を高くすることで行ない、前記書込みデータの検証は、前記第２ゲートに検証電圧を印加し、前記第２の半導体領域のドレインに正の電圧を印加し、前記第１導電型のウェルと前記第２の半導体領域のソースに０Vを印加し、前記メモリセルのしきい値の高低に対応して、前記第２の半導体領域のドレインに印加した正の電圧が保持されるか０Vになるかを、前記判定回路によって検証することを特徴とする不揮発性半導体記憶装置。
【０２１９】
（１６）前記判定回路は、フリップフロップ型の検証回路と、前記検証回路と前記ビット線を直列に接続するための第１のMOSトランジスタと、前記検証回路によって検証したデータを変換して前記ビット線に転送するための複数のMOSトランジスタ群１から構成され、前記第１のMOSトランジスタはN型MOSトランジスタで構成され、前記MOSトランジスタ群１は、直列に接続された第２のN型MOSトランジスタと第３のN型MOSトランジスタから構成され、前記第１のMOSトランジスタのゲートは第１の信号線に接続され、前記第２のN型MOSトランジスタのソースは前記ビット線に接続され、前記第３のN型MOSトランジスタのソースは内部電源に接続され、前記第２のN型MOSトランジスタのゲートは第２の信号線に接続され、前記第３のN型MOSトランジスタのゲートは前記フリップフロップ型の検証回路の出力ノードに接続されていることを特徴とする上記（１５）記載の不揮発性半導体記憶装置。
【０２２０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果は以下の通りである。
【０２２１】
不揮発性半導体記憶装置の低消費電流での動作が可能である。
【０２２２】
不揮発性半導体記憶装置の高速動作が可能である。
【図面の簡単な説明】
【図１】  本発明の実施形態１及び２である書込み・ベリファイ動作の回路図。
【図２】  本発明の実施形態１であるベリファイ動作のタイミング波形図。
【図３】  本発明の実施形態２であるベリファイ動作のタイミング波形図。
【図４】  本発明の実施形態３及び４である書込み・ベリファイ動作の回路図。
【図５】  本発明の実施形態３及び５であるベリファイ動作のタイミング波形図。
【図６】  本発明の実施形態４及び６であるベリファイ動作のタイミング波形図。
【図７】  本発明の実施形態５及び６である書込み・ベリファイ動作の回路図。
【図８】  本発明の実施形態７である書込み・ベリファイ動作の回路図。
【図９】  本発明の実施形態７であるベリファイ動作のタイミング波形図。
【図１０】  本発明の実施形態８である書込み・ベリファイ動作の回路図。
【図１１】  本発明の実施形態８であるベリファイ動作のタイミング波形図。
【図１２】  ＦＮトンネルによる書込み動作を説明するためのメモリセルの要部断面図。
【図１３】  書込みデータ検証方法を説明するための概略回路図。
【図１４】  ホットエレクトロン注入による書込み動作を示したメモリセル要部断面図。
【図１５】  FNトンネルによる書込み・ベリファイ動作を説明するための回路図及びフローチャート図。
【図１６】  ホットエレクトロン注入による書込み・ベリファイ動作を説明するためのフローチャート図。
【図１７】  多値メモリの動作を説明するための概略特性図。
【図１８】  メモリマット要部の平面図。
【図１９】  メモリマット要部の断面図。
【図２０】  メモリマット要部の回路図。
【図２１】  メモリマット要部の回路図。
【図２２】  不揮発性半導体記憶装置の要部ブロック図。
【符号の説明】
１０…補助ゲート（第３ゲート）、１１…制御ゲート、１２…浮遊ゲート、１３…半導体領域（ソース領域）、１４…半導体領域（ドレイン領域）、１５…半導体ウェル、１６…半導体基板、１９…電流センス回路、２１…電圧センス回路、３３…センスラッチ回路（フリップフロップ型の検証回路）２０…ゲートデコーダ回路，３０…センス回路，４０…補助ゲートのデコーダ回路，５０…ブロックデコーダ回路，６０…サブデコーダ回路，７０…選択トランジスタ回路、AG…補助ゲート線、WL…ワード線、BLL、BLR…ビット線、SS…ソース線、VRPCL、VRPCR、VPCL、VPCR、VPCL２、VPCR２、VRSAL、VRSAR、VSLP、VSLN…内部電源、RPCL、RPCR、PCL、PCR、PCL２、PCR２、RSAL、RSAR、DDCL、DDCR、TRL、TRR…制御信号、SLL、SLR…センスラッチ回路の出力ノード、I／OL、I／OR…I／O線、YGL、YGR…Yゲート信号、YPGL、YPGR…Yプリゲート信号、t０〜t４３…タイミング。
【図１】
0004002710.tif 000002
【図２】
0004002710.tif 000003
【図３】
0004002710.tif 000004
【図４】
0004002710.tif 000005
【図５】
0004002710.tif 000006
【図６】
0004002710.tif 000007
【図７】
0004002710.tif 000008
【図８】
0004002710.tif 000009
【図９】
0004002710.tif 000010
【図１０】
0004002710.tif 000011
【図１１】
0004002710.tif 000012
【図１２】
0004002710.tif 000013
【図１３】
0004002710.tif 000014
【図１４】
0004002710.tif 000015
【図１５】
0004002710.tif 000016
【図１６】
0004002710.tif 000017
【図１７】
0004002710.tif 000018
【図１８】
0004002710.tif 000019
【図１９】
0004002710.tif 000020
【図２０】
0004002710.tif 000021
【図２１】
0004002710.tif 000022
【図２２】
0004002710.tif 000023