(57)【特許請求の範囲】
【請求項１】
隣接した第１及び第２メモリブロックと、前記第１及び第２メモリブロックに共有される入出力ライン対を具備するメモリ装置の等化回路において、
前記入出力ライン対をプリチャージさせるプリチャージ区間の間活性化されるプリチャージ信号を入力し、非活性化に応答して前記第１及び第２メモリブロックに連結されたビットライン対を一定のレベルにプリチャージする第１及び第２等化信号、並びに前記プリチャージ信号に応答して等化制御信号を出力する等化制御回路と、
前記入出力ライン対の間に設けられ、前記等化制御信号に応答してイネーブルされ、前記入出力ライン対を同じ電圧レベルに保つ等化部とを具備し、
前記等化制御回路は、前記第１及び第２等化信号と前記プリチャージ信号を入力し、前記第１及び第２等化信号に応答して前記プリチャージ信号を前記等化制御信号として出力する第１伝送ゲートと、前記第１及び第２等化信号と前記プリチャージ信号を入力し、前記第１及び第２等化信号に応答して前記プリチャージ信号を前記等化制御信号として出力する第２伝送ゲートとを具備し、
前記第１及び第２伝送ゲートはそれぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタを具備し、そのＰＭＯＳトランジスタには、外部電源電圧レベルのバックバイアスが印加されることを特徴とする等化回路。
【請求項２】
第１及び第２メモリブロックを備え、入出力ライン対が前記第１及び第２メモリブロックに共有され、前記入出力ライン対は第１及び第２等化信号により一定の電圧レベルにプリチャージされるメモリ装置において、第１及び第２等化信号の非活性化に応答し、前記第１及び第２メモリブロックに対応するビットライン対を一定の電圧レベルにプリチャージさせるビットラインプリチャージ回路と、前記ビットライン対のデータを感知増幅するビットラインセンスアンプと、前記第１または第２メモリブロックを選択する第１または第２ブロック選択信号と一定のコラムを選択するコラム選択信号の活性化に応答し、選択されたメモリブロックの選択されたビットライン対を前記入出力ライン対に連結するブロック選択スイッチ及びコラム選択スイッチと、前記入出力ライン対の一側に備えられ、前記第１及び第２等化信号の活性化に応答してイネーブルされ、プリチャージ信号に応答して前記入出力ライン対を同じ電圧レベルに保つ第１等化回路と、前記第１等化回路とは反対の側である前記入出力ライン対の他側に備えられ、前記プリチャージ信号に応答して活性化して前記入出力ライン対を一定の電圧レベルに保つ第２等化回路とを具備し、
前記第１等化回路は、前記入出力ライン対をプリチャージさせるプリチャージ区間の間活性化されるプリチャージ信号を入力し、前記プリチャージ信号に応答して等化制御信号を出力する等化制御回路と、前記等化制御信号に応答してイネーブルされ、前記入出力ライン対を同一の電圧レベルに保つ等化部とを具備し、
前記等化制御回路は、第１及び第２等化信号と前記プリチャージ信号を入力し、前記第１及び第２等化信号に応答して前記プリチャージ信号を前記等化制御信号として出力する第１伝送ゲートと、前記第１及び第２等化信号と前記プリチャージ信号を入力し、前記第１及び第２等化信号に応答して前記プリチャージ信号を前記等化制御信号として出力する第２伝送ゲートとを具備し、
前記第１及び第２伝送ゲートはそれぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタを具備し、そのＰＭＯＳトランジスタには、外部電源電圧レベルのバックバイアスが印加されることを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にレイアウトの効率を最適化する入出力ライン対等化回路及びこれを備えたメモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、一般に、データの読出または書込の速度を向上させるためにビットライン対または入出力ライン対を一定のレベルに保つ等化回路を具備する。等化回路は、データの伝送されるビットライン対または入出力ライン対に一定のレベルの電圧を提供するだけでなく、ビットライン対または入出力ライン対のそれぞれの電圧レベルを同一に保つ。即ち、等化回路は、データの読出動作または書込動作の実行前にビットライン対または入出力ライン対を一定のレベルに保つことによって、データの読出または書込の速度を向上させることになる。
【０００３】
ところが、メモリ装置の高集積化に伴う入出力ライン対の負荷(loading)及び抵抗の増加によって、前記等化回路を用いた入出力ライン対のプリチャージ時間が延びるようになってきた。
これに対する改善策として、最近では、入出力ライン対を両端からプリチャージする方法が提案されたことがある。即ち、入出力ライン対の両端に等化回路を配置して両端から入出力ライン対をプリチャージさせるものである。これにより、入出力ライン対のプリチャージ速度をより改善することができる。
【０００４】
図１及び図２は一般に用いられる従来の等化回路を示す回路図であり、図３は図１及び図２に示された等化回路に用いられる主要信号のタイミング図である。
図１を参照すれば、従来の一例に係る等化回路１０は、入出力ライン対IO、IOB間に配置され、プリチャージ信号IOPRGBに応答して動作する。そして、等化トランジスタ１２とプリチャージトランジスタ１４、１６とを具備する。
図２を参照すれば、従来の他の例に係る等化回路２０は、入出力ライン対IO、IOBの間に配置された等化器２２と、これを制御する等化制御回路２４とを具備する。そして、等化制御回路２４は、内部電源電圧により駆動されるナンドゲート２６とインバータ２８で構成され、センシングイネーブル信号LANGとプリチャージ信号IOPRGBに応答して動作する。
【０００５】
そして、従来の等化回路１０、２０は、図３に示されたように、センシングイネーブル信号LANGが活性化する区間内でプリチャージ信号IOPRGBの活性化に応答してイネーブルされて入出力ライン対IO、IOBを一定のレベル、例えばVccレベルにプリチャージする。
【０００６】
図１及び図２のように構成された従来の等化回路１０、２０が入出力ライン対IO、IOBの両端に配置されると、入出力ライン対の電圧レベルがVccレベルに復帰する時間、即ち入出力ライン対のプリチャージ速度が改善されうる。
【０００７】
しかし、プリチャージ速度の改善のためにこのように入出力ライン対IO、IOBの両側に等化回路１０、２０を配置する場合には、入出力ライン対の一側にのみ配置する場合に比べてレイアウトの面積が広がるという問題が生じる。特に、図２に示された等化回路２０に備えられたナンドゲート２６の場合、内部電源電圧IVCレベルで駆動されるために、等化回路２０の配置される周辺回路部内に内部電源電圧供給ラインが別に備えられなければならない。通常、周辺回路部内に配置される素子は外部電源電圧により駆動されるので、前記内部電源電圧供給ラインは単にナンドゲート２６のみを駆動するためのものとなる。従って、従来のような等化回路１０、２０を入出力ライン対の両側に配置すると、プリチャージ速度は改善できるがレイアウトの効率が劣るという問題が発生する。
【０００８】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、プリチャージ速度を改善すると共にレイアウトの効率低下を最小化する入出力ライン対の等化回路を提供することである。
本発明が解決しようとする他の技術的課題は前記等化回路を具備したメモリ装置を提供することである。
【０００９】
【課題を解決するための手段】
前記課題を達成するための本発明に係る等化回路は、第１または第２ブロック選択信号により隣接した第１及び第２メモリブロックのうち何れか１つが選択されるメモリ装置の等化回路である。前記等化回路は、前記第１または第２ブロック選択信号に応答して選択的に活性化する第１及び第２等化信号に応答し、入力されるプリチャージ信号を等化制御信号として発生する等化制御回路と、入出力ライン対の間に備えられ、前記等化制御信号に応答してイネーブルされ、前記入出力ライン対を同じ電圧レベルに保つ等化部とを具備する。
【００１０】
ここで、前記等化制御回路は、前記第１等化信号の活性化に応答して前記プリチャージ信号を出力する第１伝送ゲートと、前記第１伝送ゲートとは入力及び出力端子が共通接続され、前記第２等化信号の活性化に応答して前記プリチャージ信号を出力する第２伝送ゲートを具備し、前記等化部は、外部電源電圧レベルのバックバイアス(back-bias)が印加されたPMOSトランジスタで構成される。
【００１１】
前記他の課題を達成するための本発明に係るメモリ装置は、複数個のメモリブロックを具備し、隣接する第１及び第２メモリブロックにより入出力ライン対が共有され、前記入出力ライン対は第１及び第２等化信号により一定の電圧レベルにプリチャージされるメモリ装置である。そして、前記メモリ装置は、第１及び第２等化信号の非活性化に応答し、前記第１及び第２メモリブロックに対応するビットライン対を一定の電圧レベルにプリチャージさせるビットラインプリチャージ回路と、前記第１または第２メモリブロックを選択する第１または第２ブロック選択信号と一定のコラムを選択するコラム選択信号の活性化に応答し、選択されたメモリブロックの選択されたビットライン対を前記入出力ライン対に連結するブロック選択スイッチ及びコラム選択スイッチと、前記入出力ライン対の一側に備えられ、前記第１及び第２等化信号の活性化に応答してイネーブルされ、プリチャージ信号に応答して前記入出力ライン対を同じ電圧レベルに保つ第１等化回路と、前記第１等化回路とは反対の側である前記入出力ライン対の他側に備えられ、前記プリチャージ信号に応答し活性化して前記入出力ライン対を電源電圧レベルと同一に保つ第２等化回路とを具備する。
【００１２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解できるようにするために、本発明の望ましい実施形態を添付した図面を参照して説明する。
【００１３】
図４は、本発明の一実施形態に係るメモリ装置１００を示すブロック図であって、i番目及びj番目のメモリブロックを代表例として示したものである。
本実施形態に係るメモリ装置１００は、複数個のメモリブロック１１０、２１０と、プリチャージ区間の間に前記メモリブロックの各々に備えられた入出力ライン対IO、IOBを一定の電圧レベルに保たせる第１等化回路１７０及び第２等化回路１８０とを具備する。
【００１４】
前記メモリブロック１１０、２１０内の選択されたメモリセルから読出されるデータは入出力ライン対IO、IOBを通じてメモリ装置の出力回路(図示せず)に伝送される。そして、外部から書込まれるデータは前記入出力ライン対IO、IOBを通じて前記メモリブロック１１０、２１０内の選択されたメモリセルに書込まれる。
【００１５】
前記第１等化回路１７０及び第２等化回路１８０は、入出力ラインプリチャージ信号IOPRGBにより制御され、図示のように、前記入出力ライン対IO、IOBの両端に備えられる。従って、前記第１等化回路１７０及び第２等化回路１８０は入出力ライン対を両端からプリチャージする。
【００１６】
一方、前記第１等化回路１７０及び第２等化回路１８０のうちの何れか一方の回路として、図１に示されたような従来の等化回路が使用されうる。望ましくは、前記入出力ライン対IO、IOBの上端に位置した第１等化回路１７０としては後述する図５に示された等化回路が使われ、下端に位置した第２等化回路１８０としては図１に示された等化回路が使われる。図５及び図１に示された等化回路が使われたメモリ装置については、後述する図６を参照してさらに詳しく説明する。
【００１７】
図５は図４に示された第１等化回路１７０の一例を示す具体的な回路図である。本発明の一実施形態に係る第１等化回路１７０は、プリチャージ区間の間に活性化するプリチャージ信号IOPRGBと第１等化信号PEQi及び第２等化信号PEQjと（図７のタイミング図参照）に応答し、前記入出力ライン対IO、IOBを同じ電圧レベルに保つ。望ましくは、前記第１等化回路１７０は等化制御回路１７２と等化部１７８を具備する。
【００１８】
前記等化制御回路１７２は第１等化信号PEQiまたは第２等化信号PEQjの活性化に応答して入力される信号を伝送し、この信号は前記等化部１７８の制御信号として提供される。望ましくは、前記等化制御回路１７２は、前記第１等化信号PEQi及び第２等化信号PEQjによりそのオン／オフが制御される第１伝送ゲート１７４及び第２伝送ゲート１７６によって具現される。前記第１等化信号PEQi、第２等化信号PEQjは、各々、図４に示されたi番目のメモリブロック１１０、j番目のメモリブロック２１０を選択するブロック選択信号PBLSi、PBLSj（図７のタイミング図参照）に応答して活性化する信号である。
【００１９】
本発明の望ましい実施形態によれば、前記第１伝送ゲート１７４及び第２伝送ゲート１７６を構成するトランジスタには外部電源電圧レベルのバックバイアスが印加され、前記第１等化信号PEQi及び第２等化信号PEQjは外部電源電圧レベルで動作する信号である。
【００２０】
ここで、前記等化制御回路１７２と等化部１７８の動作を概略的に説明する。例えば、i番目またはj番目のメモリブロック(図４の１１０または２１０)が選択され、第１等化信号PEQiと第２等化信号PEQjのうちの何れか１つが"ハイ"レベルに活性化されると、前記第１伝送ゲート１７４と第２伝送ゲート１７６のうちの何れか１つがターンオンされる。すると、前記等化制御回路１７２は、入力されるプリチャージ信号IOPRGBを前記等化部１７８の制御信号として出力する。
【００２１】
そして、前記等化部１７８は、前記等化制御回路１７２からプリチャージ信号IOPRGBを受信し、プリチャージ区間の間に前記入出力ライン対IO、IOBの電圧レベルを同一に保つ。望ましくは、前記等化部１７８はPMOSトランジスタとして具現される。さらに望ましくは、前記PMOSトランジスタには外部電源電圧レベルのバックバイアスが印加される。
【００２２】
図５に示されたように、本発明の一実施形態における第１等化回路１７０には、外部電源電圧レベルで動作する第１等化信号PEQi及び第２等化信号PEQjにより制御される第１伝送ゲート１７４及び第２伝送ゲート１７６が使われる。そして、前記第１伝送ゲート１７４及び第２伝送ゲート１７６や等化部１７８を構成する全てのトランジスタに外部電源電圧レベルのバックバイアスが印加されるので、内部電源電圧供給ラインを別に備える必要がない。従って、周辺回路部のレイアウトの効率を改善しうる。
【００２３】
図６は、図５及び図１に示されたような等化回路を第１及び第２等化回路として具備したメモリ装置を具体的に示す回路図である。ここでは、i番目のメモリブロック１１０、j番目のメモリブロック２１０及びこれらの間に位置した入出力ライン対IO、IOBを例示する。
【００２４】
図６に示されたように、i番目のメモリブロック１１０は、i番目のメモリセルアレイ１１２、ビットラインプリチャージ回路１２０、ビットラインセンスアンプ１３０、ブロック選択スイッチ１４０及びコラム選択ゲート１５０を具備する。
【００２５】
同様に、j番目のメモリブロック２１０は、j番目のメモリセルアレイ２１２、ビットラインプリチャージ回路２２０、ビットラインセンスアンプ２３０、ブロック選択スイッチ２４０及びコラム選択ゲート２５０を具備する。
【００２６】
i番目及びj番目のメモリセルアレイ１１２及び２１２は、各々複数個のワードライン(図示せず)とビットライン対BL、BLBとの交点に位置する複数個のメモリセル(図示せず)を含む。
【００２７】
ビットラインプリチャージ回路１２０、２２０は、各々、第１等化信号PEQi、第２等化信号PEQjの非活性化（PEQiB、PEQjB）に応答し、BL及びBLBの前記ビットライン対を一定のレベル、例えば電源電圧Vccのレベルにプリチャージする。前記第１等化信号PEQi及び第２等化信号PEQjは、メモリ装置がスタンバイモード(standby mode)に移行すれば活性化し、アクティブモードに移行すれば非活性化する信号である。前記ビットラインプリチャージ回路１２０、２２０は、望ましくは、前記ビットライン対BL、BLBの電圧レベルを同一に保つ等化器１２２、２２２と、前記ビットライン対BL、BLBに電源電圧Vccを提供するプリチャージトランジスタ１２４及び１２６、２２４及び２２６とによって構成される。
【００２８】
前記ビットラインセンスアンプ１３０、２３０は、ビットライン対BL、BLBに載せられたデータを感知増幅する。一方、図６に示されたような前記ビットラインセンスアンプ１３０、２３０は、共有センスアンプ(shared sense amplifier)構造に変更して具現しうるが、これは当業者にとっては自明な事実である。
【００２９】
前記ブロック選択スイッチ１４０、２４０とコラム選択スイッチ１５０、２５０は、各々、ブロック選択信号PBLSi、PBLSjとコラム選択信号CSLの活性化に応答し、ビットライン対BL、BLBを入出力ライン対IO、IOBに連結する。即ち、前記ブロック選択信号PBLSi、PBLSjとコラム選択信号CSLの活性化に応答してビットライン対BL、BLBに載せられたデータは入出力ライン対IO、IOBに伝送される。ここで、前記ブロック選択信号PBLSi、PBLSjは、複数個のメモリブロック１１０、２１０のうち何れか１つを選択する信号であって、ロウアドレスストローブRASBに応答して活性化する。そして、前記コラム選択信号CSLは、各メモリブロックの一定のコラムを選択する信号であって、コラムアドレスストローブCASBに応答して活性化する。
【００３０】
一方、本実施形態に開示された入出力ライン対IO、IOBはi番目及びj番目のメモリブロック１１０、２１０により共有される。前記入出力ライン対IO、IOBの両端には、前述したように、前記入出力ライン対IO、IOBを両端からプリチャージするための第１等化回路１７０及び第２等化回路１８０が備えられる。
【００３１】
前記第１等化回路１７０及び第２等化回路１８０は、メモリ装置の書込動作または読出動作に対応して前記入出力ライン対IO、IOBを所定の電圧レベルにプリチャージする。例えば、前記第１等化回路１７０及び第２等化回路１８０は、メモリ装置のプリチャージ区間の間にイネーブルされて前記入出力ライン対IO、IOBを所定レベルにプリチャージさせる。そして、書込や読出がされるアクティブ区間の間にはディスエーブルされて前記入出力ライン対IO、IOBにデータが載せられるようにする。
【００３２】
前記第１等化回路１７０の構成及び動作は前記図５の説明と同一なので、ここではその具体的な説明を省略する。
【００３３】
前記第２等化回路１８０は、前記第１等化回路の反対側の入出力ライン対端に備えられ、前記プリチャージ信号に応答して活性化し、前記入出力ライン対を電源電圧レベルと同一に保つ。望ましくは、前記第２等化回路１８０は、等化トランジスタ１８２と、第１プリチャージトランジスタ１８４及び第２プリチャージトランジスタ１８６とを具備する。前記等化トランジスタ１８２は、前記プリチャージ信号IOPRGBの活性化に応答し、前記入出力ライン対IO、IOBの電圧レベルを同一に保つ。そして、前記第１プリチャージトランジスタ１８４及び第２プリチャージトランジスタ１８６は、直列連結されて前記プリチャージ信号の活性化に応答し、前記入出力ライン対を一定の電圧レベルに保つ。
【００３４】
図７は図６に示されたメモリ装置に用いられる主要信号のタイミング図である。本発明の実施形態に係る等化回路１７０を具備したメモリ装置の動作を図６及び図７を参照して説明する。但し、以下の説明では、便宜上i番目のメモリブロック１１０が選択された場合を例とする。
【００３５】
まず、スタンバイモードでは前記第１等化信号PEQi及び第２等化信号PEQjが全て"ロー"状態なので、前記ビットラインプリチャージ回路１２０、２２０がイネーブルされる。従って、ビットライン対BL、BLBは同じ電圧レベル、例えばVccレベルにプリチャージされる。
【００３６】
メモリ装置がアクティブ状態に移行すれば、ロウアドレスストローブ信号RASBが"ロー"レベルに活性化される。これに応答し、i番目のメモリブロックを選択するブロック選択信号PBLSiが"ハイ"レベルに活性化され、前記ブロック選択信号PBLSiに応答して第１等化信号PEQiが"ハイ"レベルに活性化される。すると、i番目のメモリブロックに備えられたビットラインプリチャージ回路１２０はディスエーブルされ、該当ビットライン対BL、BLBには電圧差が発生される。そして、前記ビットライン対BL、BLBに感知されたデータはビットラインセンスアンプ１３０を通じて増幅される。
【００３７】
以降、コラムアドレスストローブ信号CASBの活性化に応答してコラム選択信号CSLが活性化されると、ブロック選択スイッチ１４０とコラム選択スイッチ１５０とが全てイネーブルされるので、選択されたビットライン対BL、BLBと入出力ライン対IO、IOBが電気的に連結される。これにより、ビットライン対のデータが入出力ライン対IO、IOBに読出される。これらのデータ読出動作が進行されている間においては、前記第１等化信号PEQiは"ハイ"状態、前記プリチャージ信号IOPRGBも"ハイ"状態なので、第１等化回路１７０及び第２等化回路１８０はディスエーブルされる。
【００３８】
前記データ読出動作が完了すると、前記プリチャージ信号IOPRGBが"ロー"レベルに活性化される。そして、前記第１等化信号PEQiは依然として"ハイ"状態のままを保つので、前記第１等化回路１７０及び第２等化回路１８０を構成する等化部１７８及び等化トランジスタ１８２がターンオンされる。その結果、前記入出力ライン対IO、IOBは、再び同一の電圧レベル、例えばVccレベルに保たれる。この際、前記入出力ライン対IO、IOBが前記第１等化回路１７０及び第２等化回路１８０を通じて両端からプリチャージされるので、プリチャージ時間が短縮される。
【００３９】
上述の説明と図面によって最適の実施形態が開示された。ここで、特定の用語が使われたが、それらは本発明を説明するために使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決せられるべきである。
【００４０】
【発明の効果】
本発明によれば、等化回路が入出力ライン対の両側に配置されることからプリチャージ速度が改善されるだけでなく、等化回路を構成する素子が全て外部電源電圧レベルで動作するので、周辺回路部内に内部電源電圧供給ラインを別に備える必要がない。従って、周辺回路部のレイアウトの効率が改善される。
【図面の簡単な説明】
【図１】一般の従来の等化回路の一例を示す回路図である。
【図２】一般の従来の等化回路の他の例を示す回路図である。
【図３】図１及び図２に示された等化回路に用いられる主要信号のタイミング図である。
【図４】本発明の一実施形態に係るメモリ装置を示すブロック図である。
【図５】図４に示された第１等化回路の一例を示す具体的な回路図である。
【図６】図５及び図１に示されたような等化回路を第１及び第２等化回路として具備したメモリ装置を具体的に示す回路図である。
【図７】図６に示されたメモリ装置に用いられる主要信号のタイミング図である。
【符号の説明】
１００  メモリ装置
１１０、２１０  メモリブロック
IO、IOB  入出力ライン対
１７０  第１等化回路
１８０  第２等化回路
【図１】
0004027577.tif 000002
【図２】
0004027577.tif 000003
【図３】
0004027577.tif 000004
【図４】
0004027577.tif 000005
【図５】
0004027577.tif 000006
【図６】
0004027577.tif 000007
【図７】
0004027577.tif 000008