(57)【特許請求の範囲】
【請求項１】
半導体薄膜と、ゲート酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、
低融点ガラスである絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、
ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、
上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、
上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程と
を備える、薄膜トランジスタの製造方法。
【請求項２】
上記半導体薄膜をパタニングして薄膜トランジスタの素子領域を形成する素子領域形成工程
を備え、
上記素子領域形成工程を上記ゲート酸化膜形成工程の前に行う、
請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
上記水素化工程における熱処理を乾燥雰囲気下で行う、
請求項１記載の薄膜トランジスタの製造方法。
【請求項４】
上記乾燥雰囲気は、酸素雰囲気、大気雰囲気、窒素雰囲気、不活性ガス雰囲気、真空雰囲気のいずれかである、
請求項３記載の薄膜トランジスタの製造方法。
【請求項５】
画素電極と薄膜トランジスタとが配された低融点ガラスである第１の基板と、上記画素電極に対面する電極が配された第２の基板とが所定の間隙をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、
上記第１の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、
ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、
上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、
上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程と
を備える、
液晶表示装置の製造方法。
【請求項６】
低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子と薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、
絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、
ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、
上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、
上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程と
を備える、
エレクトロルミネッセンス表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタの製造方法に関する。また、これを用いたアクティブマトリクス型の液晶表示装置や、エレクトロルミネッセンス表示装置等の製造方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイや有機エレクトロルミネッセンスディスプレイの駆動用素子として開発されている薄膜トランジスタ（ＴＦＴ）のうち、多結晶シリコンを用いたＴＦＴは、同一基板上に画素アレイと周辺の駆動回路を一体的に形成できること、又高機能な回路をパネルに内蔵することによりいわゆるシステム−オン−パネル化が可能になることなどの理由から注目を集めている。
【０００３】
このような多結晶シリコン薄膜トランジスタでは、低コスト化を図るために基板として高価な石英基板の代わりに安価な低融点ガラス基板を用いることが検討されている。しかしながら、低融点ガラス基板を用いた多結晶シリコン薄膜トランジスタでは、低融点ガラス基板の特性上プロセス温度を７００℃以下とすることが必須であり、いわゆる低温ポリシリコンプロセスの開発が行われている。
【０００４】
このような多結晶シリコン薄膜トランジスタは、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有し、半導体薄膜形成工程と、素子領域形成工程と、酸化膜形成工程とを行うことにより製造される。半導体薄膜形成工程では、絶縁性の基板に多結晶シリコンからなる半導体薄膜を形成する。素子領域形成工程では、半導体薄膜を島状にパタニングして薄膜トランジスタの素子領域を形成する。また、酸化膜形成工程では、半導体薄膜の上にゲート絶縁膜となる酸化膜を形成する。
【０００５】
ところで、単結晶シリコンウエハを用いるＭＯＳＬＳＩ半導体プロセスでは、シリコンを９００℃以上の温度で熱酸化してゲート絶縁膜を形成することが一般的である。熱酸化することにより汚染のない理想的なＳｉ／ＳｉＯ２界面を形成できることと、緻密な酸化シリコン薄膜が形成できることなどの理由からこのような手法が用いられている。
【０００６】
しかしながら、９００℃以上のプロセス温度は低融点ガラスの軟化点を遙かに超える温度であるため、上述した低温ポリシリコンプロセスにおいてはこのような熱酸化プロセスは用いることができない。このため、従来は、低温で酸化シリコンの成膜が可能なプラズマＣＶＤ法を用いてゲート絶縁膜を形成している。
【０００７】
これに対し、特開平１１−３５４５１５号公報、特開平１１−１２６７５０号公報、特開平１１−３３０４７６号公報、特開平１１−３３０４７７号公報などでは、０．２Ｍｐａ〜５Ｍｐａ程度の高圧の酸化性雰囲気中で、７００℃程度という低融点ガラス基板の耐熱限界内でシリコン薄膜上に熱酸化膜を形成する方法が開示されている。この方法は、常圧下では９００℃以上必要な熱酸化工程を高圧下で行うことにより酸化温度を下げ、低融点ガラス基板の軟化点以下の温度でシリコンの熱酸化膜の形成を可能にしたものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような低温プロセスにおいてはプロセス温度を高くすることができないことから、半導体膜中、絶縁膜中等に存在する欠陥を十分に除去することができない。その結果、半導体薄膜の欠陥準位、ゲート絶縁膜や層間絶縁膜等の欠陥準位に起因する固定電荷により薄膜トランジスタの閾電圧のばらつき、移動度や駆動電流の低減等の問題が生じ、また、ホットキャリアが絶縁膜中に注入されることによる信頼性の低下等が生じてしまうため、薄膜トランジスタの特性が低下してしまうという問題がある。
【０００９】
そこで、半導体薄膜中の欠陥準位に対しては、従来、水素を含有するＳｉＮＸ膜を積層してアニールする水素化処理で膜中欠陥準位を減少させる方法が行われている。しかし、このような水素化処理では欠陥準位の一部のみを消去できるだけであり、十分に欠陥準位を減少させることができない。
【００１０】
また、耐ホットキャリア特性を向上させるには酸化シリコン膜等の絶縁膜をアニールして緻密化させることが有効であるが、常圧下のアニールで緻密化の効果を得るためには少なくとも７００℃以上のアニール温度が必要であり、低温プロセスにおいては実施不可能である。
【００１１】
したがって、欠陥準位が効果的に低減され、閾電圧のばらつき、移動度や駆動電流の低減やホットキャリアが絶縁膜中に注入されることによる信頼性の低下が防止された薄膜トランジスタは未だ実現されていないのが現状である。
【００１２】
そこで、本発明は、上述した従来の実情に鑑みて創案されたものであり、移動度やホットキャリア耐性に優れた薄膜トランジスタの製造方法を提供し、以て薄膜トランジスタの高性能化を実現することを目的とする。
【００１３】
そして、本発明の他の目的は、この薄膜トランジスタの製造方法を適用して液晶表示装置の製造方法及びエレクトロトルミネッセンス表示装置の製造方法を実現することにある。
【００１４】
【課題を解決するための手段】
以上の目的を達成する本発明に係る薄膜トランジスタの製造方法は、半導体薄膜と、ゲート酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、低融点ガラスである絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【００１５】
以上のような本発明に係る薄膜トランジスタの製造方法では、低温プロセスにおいても薄膜トランジスタの酸化膜が確実に緻密化される。さらに、半導体薄膜である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜である多結晶シリコン中に存在する未結合手が確実に終端化、すなわち水素化される。
【００１６】
また、以上の目的を達成する本発明に係る液晶表示装置の製造方法は、画素電極と薄膜トランジスタとが配された低融点ガラスである第１の基板と、上記画素電極に対面する電極が配された第２の基板とが所定の間隙をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、上記第１の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【００１７】
以上のような本発明に係る液晶表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜が確実に緻密化される。さらに、半導体薄膜である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜である多結晶シリコン中に存在する未結合手が確実に終端化、すなわち水素化される。
【００１８】
また、以上の目的を達成する本発明に係るエレクトロルミネッセンス表示装置の製造方法は、低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子と薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【００１９】
以上のような本発明に係るエレクトロルミネッセンス表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜が確実に緻密化される。さらに、半導体薄膜である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜である多結晶シリコン中に存在する未結合手が確実に終端化、すなわち水素化される。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る薄膜トランジスタ及びその製造方法、液晶表示装置及びその製造方法、エレクトロルミネッセンス表示装置及びその製造方法について詳細に説明する。まず、薄膜トランジスタ及びその製造方法について説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の主旨を逸脱しない範囲において適宜変更可能である。
【００２７】
図１は、本発明を適用して製造した薄膜トランジスタであって、半導体薄膜３と、ゲート酸化膜４と、ゲート電極５とを含む積層構造を有する薄膜トランジスタの断面図である。図１においては、低融点ガラスからなる絶縁基板１上に窒化シリコンからなるバッファ層２ａ及び酸化シリコンからなるバッファ層２ｂが積層され、当該バッファ層２ｂ上にｐチャンネル型薄膜トランジスタ（以下、ｐｃｈ−ＴＦＴと呼ぶことがある。）６及びｎチャンネル型薄膜トランジスタ（以下、ｎｃｈ−ＴＦＴと呼ぶことがある。）７が形成されている。また、ｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７は、多結晶シリコンからなる半導体薄膜３を覆うように酸化シリコンからなりゲート絶縁膜の役割を果たすゲート酸化膜４が形成され、当該ゲート酸化膜４上にゲート電極５が形成されて構成されている。
【００２８】
このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７では、酸化シリコンからなるゲート酸化膜４が緻密化されて形成されている。これにより、このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７では、ゲート酸化膜４の膜中固定電荷及び欠陥準位が低減されており、また、半導体薄膜３／ゲート酸化膜４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現され、低融点ガラスからなる絶縁基板１上に高品質なゲート酸化膜４が形成されている。
【００２９】
また、このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７では、半導体薄膜３である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜３中、すなわち多結晶シリコン薄膜中に存在するシリコンの未結合手が確実に終端化、すなわち水素化されている。
【００３０】
これにより、半導体薄膜３中の欠陥が十分に低減されているため、半導体薄膜の欠陥準位に起因する薄膜トランジスタの閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現されており、高品質な半導体薄膜３が形成されている。
【００３１】
上述した効果により、このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７においては、ホットキャリア耐圧の向上、閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現された高品質な薄膜トランジスタが実現されている。
【００３２】
以上のような優れた特性を備えた本発明に係る薄膜トランジスタは、以下のようにして製造することができる。
【００３３】
まず、図２に示すように、低融点ガラスからなる絶縁基板１上に、窒化シリコンからなるバッファ層２ａ及び酸化シリコンからなるバッファ層２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜２００ｎｍ程度である。続いて、バッファ層２ｂの上に非晶質シリコンからなる半導体薄膜３を成膜する。半導体薄膜３の膜厚は、例えば３０ｎｍ〜８０ｎｍ程度である。以上の成膜は、プラズマＣＶＤ法やＬＰＣＶＤ法などを用いて連続的に行うことができる。なお、絶縁基板１としては、例えば旭硝子社製のＡＮ６３５やＡＮｌ００を用いることができる。ここで、ＡＮ６３５の歪点は６３５℃であり、ＡＮｌ００の歪点は６７０℃である。あるいは、コーニング社製のＣｏｄｅ１７３７を用いることができる。Ｃｏｄｅ１７３７の歪点は６６７℃である。バッファ層２ｂを構成するＳｉＯ２膜は、ＳｉＨ４、Ｓｉ２Ｈ６などの無機系のシランガスと、Ｏ２、Ｎ２Ｏガス等とを分解して成膜することが好ましい。また、ＴＥＯＳ等の有機系シランガスと、Ｏ２、Ｎ２Ｏガス等とを分解して生成しても良い。あるいは、スパッタリング法や蒸着法によってＳｉＯ２膜を形成しても良い。また、非晶質シリコンからなる半導体薄膜３の成膜にプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離する為に、窒素雰囲気中で略４００℃〜４５０℃の温度で１時間程度のアニールを行う。
【００３４】
次いで、必要であれば、薄膜トランジスタの閾電圧Ｖthを制御する目的で、例えばＢ＋イオンを５×１０１１／ｃｍ２〜４×１０１２／ｃｍ２程度のドーズ量でイオン注入する。この際の加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ程度である。
【００３５】
次に、図３に示すように、半導体薄膜３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜３の非晶質シリコンを多結晶シリコンに転換する。エキシマレーザアニールは、レーザ光をパルス状に半導体薄膜３に照射して加熱溶融し、冷却過程で再結晶化を図るものであり、従来の固相成長に比ベスループット良く半導体薄膜３を結晶化できる。また、半導体薄膜３の非晶質シリコンの多結晶シリコンへの転換は、エキシマレーザアニールに限定されるものではなく、固体レーザ、またはフラッシュランプ等を用いてアニールを施し、非晶質シリコンを多結晶シリコンに転換しても良い。
【００３６】
続いて、図４に示すように、多結晶シリコンからなる半導体薄膜３をエッチングして島状にパタニングする。
【００３７】
次いで、図５に示すように、例えばプラズマＣＶＤ法により、ゲート酸化膜４として酸化シリコン薄膜を例えば１０ｎｍ〜４００ｎｍの膜厚に成膜する。ここで、酸化シリコン薄膜の成膜方法は、プラズマＣＶＤ法に限定されるものではなく、例えば、減圧ＣＶＤ法、常圧ＣＶＤ法、ＥＣＲ−ＣＶＤ（Electron Cyclotron Resonance−ＣＶＤ）、スパッタリング法など、従来公知の方法を用いることが可能である。
【００３８】
次に、図６に示すように、ゲート酸化膜４の上に、Ａ１，Ｔｉ，Ｍｏ，Ｗ，Ｃｕ，Ａｇ，ドープト多結晶シリコン等、あるいはこれらの合金を例えば２００ｎｍ〜８００ｎｍの膜厚で成膜し、パタニングすることによりゲート電極５を作製する。そして、図７に示すようにＰ＋イオンを例えば質量分離イオン注入法で半導体薄膜３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注入を絶縁基板１の全面に行う。このときのドーズ量は、例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程度であり、加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ程度である。ＬＤＤイオン注入の結果、ゲート電極１の下方にはチャネル領域ｃｈが残され、その他の部分はＬＤＤイオン注入の対象となっている。
【００３９】
続いて、図８に示すように、ＬＤＤイオン注入後、ｎチャネル型の薄膜トランジスタを形成する為のレジスト８，９を形成し、図９に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でＰ＋イオンを半導体薄膜３に注入する。このときのドーズ量は、例えば１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度であり、加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ程度である。これにより、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びドレイン領域Ｄとチャネル領域ｃｈとの間にはＬＤＤ領域が残される。以上によりｎチャネル型の薄膜トランジスタが形成される。
【００４０】
次に、図１０に示すように、ｐチャネル型の薄膜トランジスタを形成する為のレジスト１０を形成し、図１１に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でＢ＋イオンを半導体薄膜３に注入する。このときのドーズ量は、例えば１／ｃｍ２〜３×１０１５／ｃｍ２程度であり、加速電圧は例えば加速電圧１０ｋｅＶ〜１００ｋｅＶ程度である。これにより、ｐチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄが形成され、ｐチャネル型の薄膜トランジスタが形成される。
【００４１】
次に、レジスト１０を剥離し、図１２に示すように、ＳｉＯ２を例えば６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。ここで、半導体薄膜３に注入したドーパントの活性化処理を行う。活性化処理は、レーザアニール、ランプアニール（ＲＴＡ：Rapid Thermal Annealing）、炉アニールの何れを用いても良い。レーザアニールには、例えばエキシマレーザを用いることができる。
【００４２】
次に、アニール工程として酸素原子を含有する気体の加圧雰囲気下で熱処理を行うアニール処理を施し、ゲート酸化膜４である酸化シリコン薄膜を緻密化する。このようなアニール処理としては、例えば高圧の水蒸気によるアニール（以下、高圧水蒸気アニールと呼ぶ場合がある。）が好適である。ここでアニール処理条件としては、アニール温度は、例えば２００℃〜６００℃程度であり、圧力は例えば０．２Ｍｐａ〜５Ｍｐａ、処理時間は例えば１時間程度である。
【００４３】
次に、図１３に示すように、水素脱離防止膜２５として例えばプラズマＣＶＤ法によりＳｉＮＸ膜を例えば２００ｎｍ〜４００ｎｍ程度の厚みで成膜する。そして、窒素雰囲気中において例えば３５０℃〜４００℃の温度で水素化工程である熱処理、すなわち水素化アニールを２時間程度行う。
【００４４】
ここで、上述したような低温プロセスにおいてはプロセス温度を高くすることができないことから、半導体膜中、絶縁膜中等に存在する欠陥を十分に除去することができない。その結果、半導体薄膜の欠陥準位、ゲート絶縁膜や層間絶縁膜等の欠陥準位に起因する固定電荷により薄膜トランジスタの閾電圧のばらつき、移動度や駆動電流の低減等の問題が生じ、また、ホットキャリアが絶縁膜中に注入されることによる信頼性の低下等が生じてしまうため、薄膜トランジスタの特性が低下してしまうという問題がある。
【００４５】
そこで本発明では、例えば島状に分離した多結晶シリコンからなる半導体薄膜３の素子領域上に、例えばプラズマＣＶＤ法によりゲート酸化膜４及び層間絶縁膜２４、すなわち酸化シリコン薄膜を成膜し、当該酸化シリコン薄膜が形成された状態で当該酸化シリコン薄膜と多結晶シリコンからなる半導体薄膜３に対して酸素原子を含有する気体の加圧雰囲気下で熱処理を施す。すなわち、上述したアニール処理を施す。これにより、酸化シリコン薄膜の確実な緻密化を図っている。
【００４６】
薄膜トランジスタの製造工程において、パッシベーション膜である層間絶縁膜を形成後に、酸化能力のある気体を含む雰囲気、例えば水蒸気中において０．２ＭＰａ〜５ＭＰａ、４００℃〜６００℃の条件でアニールを行うと、層間絶縁膜が酸化シリコン薄膜からなる場合には、バッファド弗酸による酸化シリコン薄膜のエッチングレートがアニールをしない場合と比較して低下する。例えばプラズマＣＶＤ法により成膜してＡｓを注入した酸化シリコン薄膜を水蒸気中において圧力１ＭＰａ、アニール温度３５０℃、アニール時間１時間の条件でアニールした場合のエッチグレートは、略１２０ｎｍ／ｍｉｎとなる。一方、プラズマＣＶＤ法により成膜してＡｓを注入した酸化シリコン薄膜に対して高圧水蒸気アニールを行った後に上記と同条件においてアニールを行った場合のエッチグンレートは、略８０ｎｍ／ｍｉｎに低下する。すなわち、高圧水蒸気アニールを行うことにより、エッチングレートの良好な高品質な酸化シリコン薄膜が実現されている。これは、高圧の水蒸気により、３５０℃程度の低温でも酸化シリコンが緻密化したことによる。そして、上述したいわゆる緻密化アニールにより、酸化シリコン薄膜における膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／酸化シリコン薄膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質な酸化シリコン薄膜を実現することが可能となり、薄膜トランジスタの性能向上を図ることが可能となる。
【００４７】
そして、このようないわゆる緻密化アニールの具体的な手法としては、高圧水蒸気アニールが好適である。すなわち、例えばプラズマＣＶＤ法により、無機系のシランガスであるＳｉＨ４と、Ｎ２Ｏガスとを分解してゲート酸化膜４である酸化シリコン薄膜や層間絶縁膜２４である酸化シリコン薄膜を成膜する場合、ＳｉＯ２以外に欠陥であるＳｉＯＸが生成され、当該ＳｉＯＸに起因にして薄膜トランジスタの種々の特性が低下してしまう。そこで、酸素原子を含有する気体の加圧雰囲気下でのアニールである高圧水蒸気アニールを行う。高圧水蒸気アニールを行うことにより、水蒸気中のＯ２がＳｉＯＸと反応してＳｉＯ２になるため、欠陥であるＳｉＯＸが低減する。
【００４８】
また、高圧水蒸気アニールを行うことにより酸化シリコン薄膜と多結晶シリコンとの界面が熱酸化されて熱酸化膜が生成され、酸化シリコン薄膜と多結晶シリコンとの界面状態が良好になる。すなわち、ゲート酸化膜４である酸化シリコン薄膜と半導体薄膜３である多結晶シリコン薄膜との界面に極薄くではあるが熱酸化膜を導入できるため、Ｓｉ／ＳｉＯ２界面における欠陥も減少できるという利点がある。
【００４９】
したがって、高圧水蒸気アニールを行うことによりゲート酸化膜４及び層間絶縁膜２４における膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜３／ゲート酸化膜４界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上を実現することができ、低融点ガラスからなる絶縁基板１上に高品質な酸化シリコン薄膜を形成することができる。
【００５０】
以上のように本発明においては、ＣＶＤ法等による酸化シリコン薄膜の成膜と高圧水蒸気による熱酸化膜である酸化シリコンの生成とを組み合わせて、効率よく高品質なゲート酸化膜４を形成することができる。すなわち、高圧水蒸気による熱酸化に比べＣＶＤ法は成膜レートが高い為、スループットが良くなる。しかし、ＣＶＤ法で成膜した酸化シリコンは欠陥を多く含んでいる。そこで、ＣＶＤ法で酸化シリコン薄膜を成膜した後に高圧水蒸気アニールを行うことで、酸化シリコン薄膜中の欠陥を修復し、ゲート酸化膜４である酸化シリコン薄膜を緻密化している。すなわち、高圧水蒸気アニールを行うことにより、シリコン酸化物中で未結合となっているシリコン原子の結合手に酸素原子を導入することで、酸化シリコン薄膜の緻密化が可能になる。
【００５１】
また、ＣＶＤ法等による酸化シリコン薄膜の成膜と高圧水蒸気アニールとを組み合わせて、効率良く高品質な層間絶縁膜２４を形成することができる。ＣＶＤ法で成膜した酸化シリコンは欠陥を多く含んでいる。そこで、ＣＶＤ法で酸化シリコン薄膜を成膜した後に高圧水蒸気アニールを行うことで、酸化シリコン薄膜中の欠陥を修復し、層間絶縁膜２４である酸化シリコン薄膜を緻密化している。すなわち、高圧水蒸気アニールを行うことにより、シリコン酸化物中で未結合となっているシリコン原子の結合手に酸素原子を導入することで、酸化シリコン薄膜の緻密化が可能になる。
【００５２】
そして、ゲート酸化膜４及び層間絶縁膜２４である酸化シリコン薄膜を緻密化することにより、ゲート酸化膜４及び層間絶縁膜２４における膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜３／ゲート酸化膜４界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上がなされた高品質な薄膜トランジスタを実現している。
【００５３】
さらに、本発明においては、高圧水蒸気アニールにより緻密化した酸化シリコン薄膜上、すなわち層間絶縁膜２４上に水素脱離防止膜２５を形成し、さらに例えば乾燥酸素雰囲気中で熱処理を行って半導体薄膜３である多結晶シリコン薄膜を水素化させる。すなわち、上述した水素化アニールを行う。上述した高圧水蒸気アニールは、酸化シリコン薄膜に多量の水分を吸着させる。そして、その水分のうちの酸素が上述したように酸化シリコン薄膜中のＳｉＯＸと反応してＳｉＯ２になるため、酸化シリコン薄膜中には水素が多量に残存している。そこで、酸化シリコン薄膜上に水素脱離防止膜を設けた状態で水素化アニールを施すことにより、酸化シリコン薄膜中に残存する水素を十分且つ確実に半導体薄膜３である多結晶シリコン薄膜中に拡散させることができる。そして、当該水素により半導体薄膜３である多結晶シリコン中に存在するシリコンの未結合手を確実に終端化、すなわち水素化することが可能となる。その結果、半導体薄膜３中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減を防止することが可能となる。すなわち、半導体薄膜３を確実に水素化することにより、半導体薄膜３中の欠陥準位が低減し、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上を実現することが可能となる。
【００５４】
また、水素化アニールにおいては、絶縁基板１内に存在する水分が乾燥されるため、絶縁基板１内に存在する水分が他に悪影響を及ぼすことを防止することができるという利点もある。
【００５５】
ここで、水素化アニールを行う際の雰囲気は乾燥酸素雰囲気に限定されるものではなく、乾燥雰囲気であれば良く、大気雰囲気、不活性ガス雰囲気でも良く、不活性ガスとしては例えば窒素が好適である。そして、本発明においては、上述した乾燥雰囲気には、真空状態も含まれる。また、乾燥熱処理条件としては、熱処理温度は例えば３５０℃〜４００℃、圧力は例えば１Ｍｐａ〜２Ｍｐａ、処理時間は例えば１時間程度である。
【００５６】
したがって、本発明においては、上述したようなプロセスを行うことにより、薄膜トランジスタの性能向上を実現する高品質の酸化シリコン薄膜４及び高品質の半導体薄膜３を形成することが可能とされる。
【００５７】
また、上述した高圧水蒸気アニールには、例えば高圧水蒸気酸化処理装置を用いることができる。図１４は、高圧水蒸気アニールに用いて好適な高圧水蒸気酸化処理装置の一構成例を示す概略構成図である。図１４に示す高圧水蒸気酸化処理装置１０１は、気密にシールされた圧力容器１０２と、当該圧力容器１０２内で気密にシールされて収納された反応容器１０３とを備えている。外側に配された圧力容器１０２は例えばステンレスチールで構成されており、内側に配された反応容器１０３は例えば石英ガラスで構成されている。そして、反応容器１０３の内部が処理室１０４とされており、処理室１０４は反応容器１０３により試料に金属粉末等の不純物が混入することが防止される。また、圧力容器１０２と反応容器１０３との間には、反応容器１０３の周囲を囲むようにヒータ１０５が配されており、当該ヒータ１０５により処理室１０４内の温度を３００℃〜７００℃に加熱、維持できるようになっている。そして、圧力容器１０２には昇圧ライン１０６及び減圧ライン１０７が接続されている。また、処理室１０４には、処理ガス供給ライン１０８及び処理ガス排気ライン１０９が接続されている。ここで、処理ガスとは、水蒸気を主成分とする雰囲気又は窒素など不活性な気体の雰囲気を生成するガスを意味する。
【００５８】
昇圧ライン１０６は空気源１１０、減圧弁（ＲＶ）１１１、フローメータ１１２、バルブ（Ｖ）１１３を有し、バルブ（Ｖ）１１３の開閉により圧力容器１０２内に空気を供給して、圧力容器１０２の内圧を０．１Ｍｐａ〜５Ｍｐａまで昇圧できるようになっている。減圧ライン１０７は、バルブ（Ｖ）１１４を備え、当該バルブ（Ｖ）１１４の開閉により圧力容器１０２内の空気を排気し、圧力容器１０２内を減圧できるようになっている。
【００５９】
処理ガス供給ライン１０８は、窒素、乾燥酸素、不活性ガス等を供給する第１の供給ライン１１５と水を供給する第２の供給ライン１１６とに分枝している上流部、及び処理室１０４内に処理ガスを放出する為の下流部を備えて構成されている。下流部には、処理ガスを予め処理室１０４内と同等の温度に加熱するヒータ１１７が配置されている。上流部の第１の供給ライン１１５は、供給源１１８、減圧弁（ＲＶ）１１９、フローメータ１２０、バルブ（Ｖ）１２１を有し、バルブ（Ｖ）１２１の開閉により処理室１０４内に処理ガスを供給し、処理室１０４を所定の処理ガス雰囲気にするとともに、処理室１０４を０．１Ｍｐａ〜５Ｍｐａまで昇圧できるようになっている。水を供給する第２の供給ライン１１６は、ポンプ（Ｐ）１２３、バルブ（Ｖ）１２４を有し、ポンプ（Ｐ）１２３により水源１２２から水を汲み上げ、バルブ（Ｖ）１２４の開閉によりヒータ１１７に水を供給し、当該ヒータ１１７で水を蒸発させて水蒸気を処理室１０４内に供給している。
【００６０】
処理ガス排気ライン１０９は、バルブ（Ｖ）１２５を備え、当該バルブ（Ｖ）１２５の開閉により処理室１０４内の処理ガスを排気できるようになっている。
【００６１】
また、処理室１０４の中央には、基板ステージ１２６が配されており、当該基板ステージ１２６上に処理対象となるガラス基板やシリコン基板などを配置する。以上のように構成された高圧水蒸気酸化処理装置により、上述した高圧水蒸気アニールを行うことができる。
【００６２】
また、この高圧水蒸気酸化処理装置１０１は、処理室１０４への水蒸気の供給を止め、処理室１０４内の雰囲気を例えば乾燥酸素のみとすることにより、上述した乾燥熱処理を行うことが可能とされている。以上のように構成された高圧水蒸気酸化処理装置１０１により、本発明における高圧水蒸気アニール及び乾燥熱処理を行うことができる。
【００６３】
以上により、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質なｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７を製造することができる。
【００６４】
また、上記においては、多結晶シリコンからなる半導体薄膜３をエッチングすることによりパタニングし、素子領域を形成した後にゲート酸化膜４である酸化シリコン薄膜を形成する場合について説明したが、本発明においては、パタニング、すなわち素子領域の形成は、必ずしもゲート酸化膜４の形成前に行う必要はなく、ゲート酸化膜４の形成後に行っても良い。
【００６５】
また、上記においては、トップゲート構造の薄膜トランジスタを例に説明したが、本発明はこれに限定されるものではなく、例えばボトムゲート構造の薄膜トランジスタに適用することも可能である。
【００６６】
次に、図面を参照しながら本発明の具体的な実施の形態について説明する。図１５は、本発明に係る薄膜トランジスタの第１の実施の形態であり、本発明を適用して形成した薄膜トランジスタ基板の構成例を示す断面図である。
【００６７】
第１の実施の形態では、トップゲート構造の薄膜トランジスタを低融点ガラスからなる絶縁基板１１上に形成している。本実施の形態はアクティブマトリクス型表示装置の駆動基板に用いられるものであり、絶縁基板１１上には画素スイッチング用の薄膜トランジスタ（以下、画素トランジスタと呼ぶ。）と、周辺回路を構成する薄膜トランジスタ（以下、駆動回路用トランジスタと呼ぶ。）とを形成している。画素トランジスタはダブルゲート構造のｎチャネル型薄膜トランジスタ（ｎｃｈ−ＴＦＴ）１８であり、駆動回路用トランジスタはＣＭＯＳとし、ｐチャネル型薄膜トランジスタ（ｐｃｈ−ＴＦＴ）１６及びｎチャネル型トランジスタ（ｎｃｈ−ＴＦＴ）１７を含んでいる。
【００６８】
また、この薄膜トランジスタ基板においては、低融点ガラスからなる縁基板１１上に窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂが積層され、当該バッファ層１２ｂ上にｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８が形成されている。また、それぞれのトランジスタは、多結晶シリコンからなる半導体薄膜１３を覆うように酸化シリコンからなるゲート酸化膜１４が形成され、当該ゲート酸化膜１４上にゲート電極１５が形成されている。
【００６９】
このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、酸化シリコンからなるゲート酸化膜１４及び層間絶縁膜２４が緻密化されて形成されている。これにより、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４及び層間絶縁膜２４における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜１３／ゲート酸化膜１４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板１上に高品質なゲート酸化膜１４及び層間絶縁膜２４が形成されている。
【００７０】
また、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３が、薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜１３中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜１３を確実に水素化されていることにより、半導体薄膜１３中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【００７１】
したがって、図１５に示す薄膜トランジスタ基板においては、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質な薄膜トランジスタが実現されている。
【００７２】
以下、この薄膜トランジスタ基板の製造方法について説明する。まず、図１６に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜２００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば３０ｎｍ〜８０ｎｍとする。以上の成膜は、プラズマＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６３５℃である旭硝子社製のＡＮ６３５を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。そして、窒素雰囲気中で略４００℃〜４５０℃の温度で１時間程度のアニールを行って半導体薄膜１３中の水素を脱離する。
【００７３】
次いで、図１７に示すように薄膜トランジスタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例えば５×１０１１／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイオン注入する。この際の加速電圧は例えば１０ｋｅＶである。
【００７４】
次に、図１８に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【００７５】
続いて、図１９に示すように、多結晶シリコンからなる半導体薄膜１３をエッチングして島状にパタニングする。
【００７６】
次いで、図２０に示すように、プラズマＣＶＤ法により、ゲート酸化膜１４として酸化シリコン薄膜を例えば１００ｎｍの膜厚に成膜する。
【００７７】
次に、図２１に示すように、ゲート酸化膜１４の上に、Ａ１を２００ｎｍ〜８００ｎｍ程度の膜厚で成膜し、パタニングすることによりゲート電極１５を作製する。そして、図２２に示すようにＰ＋イオンを質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注入を絶縁基板１１の全面に行う。このときのドーズ量は、例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧は例えば９０ｋｅＶである。ＬＤＤイオン注入の結果、ゲート電極１１の下方にはチャネル領域ｃｈが残され、その他の部分はＬＤＤイオン注入の対象となっている。
【００７８】
続いて、図２３に示すように、ＬＤＤイオン注入後、ｎチャネル型の薄膜トランジスタを形成する為のレジスト１９，２０，２１，２２を形成し、図２４に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でＰ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１×１０１５／ｃｍ２であり、加速電圧は９０ｋｅＶである。これにより、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びドレイン領域Ｄとチャネル領域ｃｈとの間にはＬＤＤ領域が残される。以上によりｎチャネル型の薄膜トランジスタが形成される。
【００７９】
次に、レジスト１９，２０，２１，２２を剥離し、図２５に示すように、ＣＭＯＳ回路を形成する為のｐチャネル型の薄膜トランジスタ用レジスト２３を形成し、図２６に示すように非質量分離型のイオンシャワードーピング装置でＢ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は例えば３０ｋｅＶである。これにより、ｐチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄが形成され、ｐチャネル型の薄膜トランジスタが形成される。なお、レジスト２３でカバーされた部分には、先の工程で駆動回路用トランジスタ（ｎｃｈ−ＴＦＴ）１７と、画素トランジスタであるダブルゲート構造のｎｃｈ−ＴＦＴ１８が形成されている。
【００８０】
次に、レジスト２３を剥離し、図２７に示すように、ＳｉＯ２をプラズマＣＶＤ法により略６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。ここで、例えばレーザアールにより半導体薄膜１３に注入したドーパントの活性化処理を行う。
【００８１】
次に、高圧水蒸気アニール処理を施し、ゲート酸化膜１４である酸化シリコン薄膜及び層間絶縁膜２４である酸化シリコン薄膜を緻密化する。ここで、高圧水蒸気アニールは、図１４に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、アニール処理条件としては、アニール温度は、例えば３５０℃であり、圧力は１Ｍｐａ、処理時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【００８２】
次に、図２８に示すように、水素脱離防止膜２５として例えばプラズマＣＶＤ法によりＳｉＮＸ膜を２００ｎｍ〜４００ｎｍ程度の厚みで成膜する。そして、窒素雰囲気中において例えば３５０℃の温度で水素化アニールを１時間行う。
【００８３】
最後に、層間絶縁膜２４及び水素脱離防止膜２５にコンタクトホールを開口し、Ａ１−Ｓｉなどの金属をスパッタした後パタニングして配線電極２６に加工する。次いで、アクリル系の有機樹脂を略１μｍ塗布して平坦化膜２７とする。そして、平坦化膜２７に画素電極とのコンタクトを取るコンタクトホールを開口した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで成膜し、パタニングして画素電極２８に加工する。この透明導電膜を窒素雰囲気中において略２２０℃の温度で３０分間アニールして、図１５に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【００８４】
次に、本発明に係る薄膜トランジスタの第２の実施の形態について説明する。第２の実施の形態では、ゲート酸化膜を形成した後にパタニング、すなわち素子形成を行い、図２９に示すアクティブマトリクス型の表示装置用基板を製造する方法について説明する。なお、図２９に示す表示装置用基板が第１の実施の形態の図１５と異なる点は、各薄膜トランジスタの外縁部にゲート酸化膜が形成されていないことのみであり、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【００８５】
まず、図３０に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜２００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば３０ｎｍ〜８０ｎｍとする。以上の成膜は、プラズマＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６３５℃である旭硝子社製のＡＮ６３５を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。そして、窒素雰囲気中で略４００℃〜４５０℃の温度で１時間程度のアニールを行って半導体薄膜１３中の水素を脱離する。
【００８６】
次いで、図３１に示すように薄膜トランジスタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例えば５×１０１１／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイオン注入する。この際の加速電圧は例えば１０ｋｅＶである。
【００８７】
次に、図３２に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【００８８】
次いで、図３３に示すように、プラズマＣＶＤ法により、ゲート酸化膜１４として酸化シリコン薄膜を例えば１００ｎｍの膜厚に成膜する。
【００８９】
次に、図３４に示すように、ゲート酸化膜１４の上に、Ａ１を２００ｎｍ〜８００ｎｍ程度の膜厚で成膜し、パタニングすることによりゲート電極１５を作製する。そして、図３５に示すようにＰ＋イオンを質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注入を絶縁基板１１の全面に行う。このときのドーズ量は、例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧は例えば９０ｋｅＶである。ＬＤＤイオン注入の結果、ゲート電極１１の下方にはチャネル領域ｃｈが残され、その他の部分はＬＤＤイオン注入の対象となっている。
【００９０】
続いて、図３６に示すように、ＬＤＤイオン注入後、ｎチャネル型の薄膜トランジスタを形成する為のレジスト１９，２０，２１，２２を形成し、図３７に示すように非質量分離型のイオンシャワードーピング装置でＰ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１×１０１５／ｃｍ２であり、加速電圧は９０ｋｅＶである。これにより、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びドレイン領域Ｄ（ｎ＋領域）とチャネル領域ｃｈとの間にはＬＤＤ領域が残される。
【００９１】
次に、レジスト１９，２０，２１，２２を剥離し、図３８に示すように、ＣＭＯＳ回路を形成する為のｐチャネル型の薄膜トランジスタ用レジスト２３を形成し、図３９に示すように非質量分離型のイオンシャワードーピング装置でＢ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は例えば３０ｋｅＶである。これにより、ｐチャネル型の薄膜トランジスタのソース領域Ｓ（ｐ＋領域）及びドレイン領域Ｄが形成される。
【００９２】
ここで、レジスト２３を剥離し、半導体薄膜１３及びゲート酸化膜１４を同一のパタンでパタニングして、図４０に示すように駆動回路用トランジスタであるｎチャネル型の薄膜トランジスタ（ｎｃｈ−ＴＦＴ）１６、ｐチャネル型の薄膜トランジスタ（ｐｃｈ−ＴＦＴ）１７、及び画素トランジスタであるダブルゲート構造のｎチャネル型の薄膜トランジスタ（ｎｃｈ−ＴＦＴ）１８を形成する。
【００９３】
次に、図４１に示すように、ＳｉＯ２を略６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。ここで、例えばレーザアールにより半導体薄膜１３に注入したドーパントの活性化処理を行う。
【００９４】
次に、高圧水蒸気アニール処理を施し、ゲート酸化膜１４である酸化シリコン薄膜及び層間絶縁膜２４である酸化シリコン薄膜を緻密化する。ここで、高圧水蒸気アニールは、図１４に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、アニール処理条件としては、アニール温度は、例えば３５０℃であり、圧力は１Ｍｐａ、処理時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【００９５】
次に、図４２に示すように、水素脱離防止膜２５として例えばプラズマＣＶＤ法によりＳｉＮＸ膜を２００ｎｍ〜４００ｎｍ程度の厚みで成膜する。そして、窒素雰囲気中において例えば３５０℃の温度で水素化アニールを２時間行う。
【００９６】
最後に、層間絶縁膜２４及び水素脱離防止膜２５にコンタクトホールを開口し、Ａ１−Ｓｉなどの金属をスパッタした後パタニングして配線電極２６に加工する。次いで、アクリル系の有機樹脂を略１μｍ塗布して平坦化膜２７とする。そして、平坦化膜２７に画素電極とのコンタクトを取るコンタクトホールを開口した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで成膜し、パタニングして画素電極２８に加工する。この透明導電膜を窒素雰囲気中において略２２０℃の温度で３０分間アニールして、図２９に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【００９７】
このようなプロセスにより作製した場合においても、ゲート酸化膜１４及び層間絶縁膜２４における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜１３／ゲート酸化膜１４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板１上に高品質なゲート酸化膜１４及び層間絶縁膜２４が形成されている。
【００９８】
また、このようなプロセスにより作製した場合においても、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３が薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜１３中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜１３を確実に水素化されていることにより、半導体薄膜１３中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【００９９】
次に、本発明に係る薄膜トランジスタの第３の実施の形態について説明する。第３の実施の形態では、第１の実施の形態及び第２の実施の形態と異なり、ボトムゲート構造の薄膜トランジスタを作製する場合について説明する。なお、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【０１００】
まず、図４３に示すように、絶縁基板１の上に、Ａｌ、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこれらの合金を例えば１００ｎｍ〜３００ｎｍ、特に好ましくは９０ｎｍ〜２５０ｎｍの厚みで形成し、パタニングすることによりゲート電極１５に加工する。
【０１０１】
続いて、図４４に示すように、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、ＳｉＮＸを例えば５０ｎｍ、次いでＳｉＯＸを例えば１００ｎｍ連続で形成し、それぞれゲート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこの上に、連続的に非晶質シリコンからなる半導体薄膜１３を例えば３０ｎｍ〜８０ｎｍの厚みで成膜する。ここで、プラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に、窒素雰囲気中で４００℃〜４５０℃、１時間〜２時間程度のアニールを行う。この後、波長２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、非晶質シリコンを多結晶シリコンに転換する。
【０１０２】
次いで、薄膜トランジスタの閾電圧Ｖthを制御する目的で、例えばＢ＋イオンを例えば５×１０１１／ｃｍ２〜４×１０１２／ｃｍ２程度のドーズ量でイオン注入する。この際の加速電圧は例えば１０ｋｅＶ程度である。
【０１０３】
次に、図４５に示すように、例えばプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法などにより、ゲート酸化膜１４として酸化シリコン薄膜を例えば２０ｎｍ〜３００ｎｍの膜厚に成膜する。
【０１０４】
次いで、図４６に示すように、裏面露光技術によりゲート酸化膜１４の上にレジスト３１，３２，３３，３４を形成する。ここで質量分離したＰ＋イオンを絶縁基板１全面に注入し、ＬＤＤ領域を作製する。このときのドーズ量は例えば５×１０１２／ｃｍ２〜１×１０１３／ｃｍ２、加速電圧は例えば１０ｋｅＶである。
【０１０５】
次いで、図４７に示すように、ＬＤＤイオン注入後、ｎチャネルの薄膜トランジスタ用のレジスト３５，３６，３７，３８を形成し、水素希釈したＰＨ３ガスを用いて、Ｐ＋イオンを非質量分離型のイオンビームを用いたイオンシャワードーピングでドープし、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。このときのドーズ量は例えば１×１０１５／ｃｍ２であり、加速電圧は例えば１０ｋｅＶである。
【０１０６】
次に、レジスト３５，３６，３７，３８を剥離し、図４８に示すようにｐチャネル型の薄膜トランジスタを形成する為、レジスト３９及びレジスト４０を設ける。レジスト３９及びレジスト４０をマスクとして、水素希釈のＢ２Ｈ６ガスを用い、Ｂ＋イオンをやはり非質量分離型のイオンドーピングで注入し、駆動回路用のｐｃｈ−ＴＦＴ１６を形成する。このときのドーズ量は例えば１×１０１５であり、加速電圧は例えば１０ｋｅＶである。なお、レジスト４０で覆われた部分には、先の工程で駆動回路用のｎｃｈ−ＴＦＴ１７と、画素スイッチング用のダブルゲート構造のｎｃｈ−ＴＦＴ１８とが形成されている。
【０１０７】
次いで、レジスト３９及びレジスト４０を剥離し、半導体薄膜１３に注入したドーパントの活性化処理を行う。活性化処理は、例えばレーザアニールを用いて行う。そして、活性化処理後、図４９に示すように半導体薄膜１３及びゲート酸化膜１４を同一のパタンでパタニングして、各薄膜トランジスタの素子領域に合わせたアイランド状に加工する。この上に、図５０に示すように、プラズマＣＶＤ法によりＳｉＯ２を例えば１００ｎｍ〜４００ｎｍの厚みで成膜し、層間絶縁膜２４とする。
【０１０８】
次に、高圧水蒸気アニール処理を施し、ゲート酸化膜１４である酸化シリコン薄膜及び層間絶縁膜２４である酸化シリコン薄膜を緻密化する。ここで、高圧水蒸気アニールは、図１４に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、アニール処理条件としては、アニール温度は、例えば３５０℃であり、圧力は１Ｍｐａ、処理時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【０１０９】
次に、図５０に示すように、水素脱離防止膜２５として例えばプラズマＣＶＤ法によりＳｉＮＸ膜を１００ｎｍ〜３００ｎｍ程度の厚みで成膜する。そして、窒素雰囲気中において例えば３５０℃の温度で水素化アニールを２時間行う。
【０１１０】
最後に、図５１に示すように、層間絶縁膜２４及び水素脱離防止膜２５に対してコンタクトホールを開口した後、Ａ１−Ｓｉなどの金属をスパッタし且つパタニングして配線電極２６に加工する。次いでアクリル系有機樹脂を略１μｍ塗布し平坦化膜２７とする。この平坦化膜２７にコンタクトホールを開けた後、ＩＴＯ、ＩＸＯなどの透明導電膜をスパッタリングで成膜し、所定の形状にパタニングして画素電極２８に加工する。この透明導電膜を窒素雰囲気中において略２２０℃の温度で３０分間アニールして、図５１に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【０１１１】
このようなプロセスにより作製された図５１に示すアクティブマトリクス型の表示装置用基板においては、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、酸化シリコンからなるゲート酸化膜１４及び層間絶縁膜２４が緻密化されて形成されている。これにより、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４及び層間絶縁膜２４における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜１３／ゲート酸化膜１４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板１上に高品質なゲート酸化膜１４及び層間絶縁膜２４が形成されている。
【０１１２】
また、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３が薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜１３中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜１３を確実に水素化されていることにより、半導体薄膜１３中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【０１１３】
なお、上述した実施の形態では、多結晶シリコンからなる半導体薄膜１３とプラズマＣＶＤ法等により成膜された酸化シリコン薄膜であるゲート酸化膜１４及び層間絶縁膜２４とを緻密化する際に、水蒸気と酸素原子との混合雰囲気とした高圧水蒸気アニールを用いているが、本発明はこれらに限定されるものではなく、酸素ガスあるいは酸素ガスと水素ガスとの混合物等も用いることができる。このようにして得られた緻密化されたゲート酸化膜１４は高品質であり、ボトムゲート構造のＴＦＴのバックゲート側（上側）において、チャンネル領域との界面を良好に維持することができる。
【０１１４】
次に、本発明に係る薄膜トランジスタの第４の実施の形態について説明する。なお、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【０１１５】
まず、図５２に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜２００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば３０ｎｍ〜８０ｎｍとする。以上の成膜は、プラズマＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６３５℃である旭硝子社製のＡＮ６３５を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。そして、窒素雰囲気中で略４００℃〜４５０℃の温度で１時間程度のアニールを行って半導体薄膜１３中の水素を脱離する。
【０１１６】
次いで、図５３に示すように薄膜トランジスタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例えば５×１０１１／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイオン注入する。この際の加速電圧は例えば１０ｋｅＶである。
【０１１７】
次に、図５４に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【０１１８】
次に、図５５に示すように、多結晶シリコンの表面に例えばプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法などで、酸化シリコンからなる犠牲膜４１を例えば５ｎｍ〜２０ｎｍの膜厚で成膜する。
【０１１９】
続いて、図５６に示すように犠牲膜４１越しに多結晶シリコンからなる半導体薄膜１３をエッチングし、薄膜トランジスタの素子領域の形状に合わせて島状にパタニングする。パタニング後、島状の半導体薄膜１３の上に残された犠牲膜４１を例えば弗酸などによりエッチングして除去する。これにより、半導体薄膜１３のエッチングに用いたレジストに含まれている不純物が、半導体薄膜１３に侵入することを防止することが可能となる。
【０１２０】
次いで図５７に示すように、清浄な表面が露出した半導体薄膜１３の上に、例えばプラズマＣＶＤ法により、ゲート酸化膜１４として酸化シリコン薄膜を例えば１００ｎｍの膜厚に成膜する。以下、第１の実施の形態と同様のプロセスにより図１５に示す薄膜トランジスタが完成する。
【０１２１】
このようなプロセスにより作製した場合も、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、酸化シリコンからなるゲート酸化膜１４及び層間絶縁膜２４が緻密化されて形成されている。これにより、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４及び層間絶縁膜２４における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜１３／ゲート酸化膜１４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板１上に高品質なゲート酸化膜１４及び層間絶縁膜２４が形成されている。
【０１２２】
また、このようなプロセスにより作製した場合も、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３が薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜１３中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜１３を確実に水素化されていることにより、半導体薄膜１３中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【０１２３】
図５８は、本発明を適用して作製された駆動基板を用いて組み立てられたアクティブマトリクス型液晶表示装置の一例を示す模式的な斜視図である。図示するように、本表示装置は、一対の絶縁基板２０１，２０２と、両者の間に保持された電気光学物質２０３とを備えたパネル構造を有する。電気光学物質２０３としては、液晶材料を用いる。下側の絶縁基板２０１には、画素アレイ部２０４と駆動回路部とが集積形成されている。駆動回路部は、垂直駆動回路２０５と水平駆動回路２０６とに分かれている。また、絶縁基板２０１の周辺部上端には、外部接続用の端子部２０７が形成されている。端子部２０７は、配線２０８を介して垂直駆動回路２０５及び水平駆動回路２０６に接続している。画素アレイ部２０４には、行状のゲート配線２０９と、列状の信号配線２１０が形成されている。両配線の交差部には画素電極２１１と、これを駆動する薄膜トランジスタＴＦＴが形成されている。薄膜トランジスタＴＦＴのゲート電極は対応するゲート配線１０９に接続され、ドレイン領域は対応する画素電極２１１に接続され、ソース領域は対応する信号配線２１０に接続している。ゲート配線１０９が垂直駆動回路２０５に接続する一方、信号配線２１０は水平駆動回路２０６に接続している。
【０１２４】
画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴは、本発明を適用して作製されたものである。すなわち、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタを製造する際に、絶縁性の基板に多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、半導体薄膜の上に酸化膜を形成する酸化膜形成工程と、酸化膜形成工程後に酸素原子を含有する気体の加圧雰囲気下で熱処理を行うアニール工程と、アニール工程後に酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、水素脱離防止膜成膜工程後に熱処理を行う水素化工程とを行って作製されている。
【０１２５】
すなわち、以上のようにして作製された画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴは、酸化シリコンからなるゲート酸化膜及び酸化シリコンからなる層間絶縁膜が緻密化されている。これにより、画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴでは、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減されており、また、半導体薄膜３／ゲート酸化膜４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質なゲート酸化膜が形成されている。
【０１２６】
また、画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴでは、半導体薄膜１３である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜１３中、すなわち多結晶シリコン薄膜中に存在するシリコンの未結合手が確実に終端化、すなわち水素化されている。これにより、半導体薄膜１３中の欠陥が十分に低減されているため、半導体薄膜１３の欠陥準位に起因する薄膜トランジスタの閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現された、高品質な半導体薄膜が形成されている。
【０１２７】
したがって、画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴにおいては、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質な薄膜トランジスタが実現されている。
【０１２８】
図５９は、本発明を適用して作製された薄膜トランジスタを集積形成した、エレクトロルミネッセンス表示装置の一例を示す模式的な断面図である。このエレクトロルミネッセンス表示装置では、画素として有機エレクトロルミネッセンス素子ＯＬＥＤ３０１を用いている。ＯＬＥＤ３０１は陽極３０２、有機層３０３及び陰極３０６を順に重ねたものである。陽極３０２は画素毎に分離しており、例えばクロムからなり基本的に光反射性である。陰極３０６は画素間で共通接続されており、例えば極薄の金属層３０４と透明導電層３０５の積層構造であり、基本的に光透過性である。係る構成を有するＯＬＥＤ３０１の陽極３０２／陰極３０６間に順方向の電圧（１０Ｖ程度）を印加すると、電子や正孔などキャリアの注入が起こり、発光が観測される。ＯＬＥＤの動作は、陽極３０２から注入された正孔と陰極３０６から注入された電子により形成された励起子による発光と考えられる。
【０１２９】
一方、ＯＬＥＤを駆動する薄膜トランジスタＴＦＴは、ガラスなどからなる基板１１の上に形成されたゲート電極１５と、その上面に重ねられたゲート絶縁膜３１２と、このゲート絶縁膜３１２を介してゲート電極１５の上方に重ねられた半導体薄膜１３とからなる。薄膜トランジスタＴＦＴ３１１はＯＬＥＤ３０１に供給される電流の通路となるソース領域Ｓ、チャネル領域Ｃｈ及びドレイン領域Ｄを備えている。チャネル領域ｃｈは丁度ゲート電極１５の直上に位置する。このボトムゲート構造を有する薄膜トランジスタＴＦＴ３１１は層間絶縁膜２４により被覆されており、その上には配線電極２６及びドレイン電極３１３が形成されている。これらの上には別の層間絶縁膜２５を介して前述したＯＬＥＤ３０１が成膜されている。このＯＬＥＤ３０１の陽極３０２はドレイン電極３１３を介して薄膜トランジスタＴＦＴ３１１に電気接続されている。
【０１３０】
上記において、薄膜トランジスタＴＦＴ３１１は、本発明を適用して作製されているため酸化シリコンからなるゲート酸化膜が緻密化されて形成されている。これにより、薄膜トランジスタＴＦＴ３１１では、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減されており、また、半導体薄膜１３／ゲート酸化膜１４界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質なゲート酸化膜が形成されている。
【０１３１】
また、薄膜トランジスタＴＦＴ３１１では、半導体薄膜１３である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜１３中、すなわち多結晶シリコン薄膜中に存在するシリコンの未結合手が確実に終端化、すなわち水素化されている。これにより、半導体薄膜１３中の欠陥が十分に低減されているため、半導体薄膜１３の欠陥準位に起因する薄膜トランジスタの閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現された、高品質な半導体薄膜が形成されている。
【０１３２】
したがって、薄膜トランジスタＴＦＴ３１１においては、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質な薄膜トランジスタが実現されている。
【０１３３】
図６０は、図５８又は図５９に示した表示装置を組み込んだ携帯情報端末装置の一例を示す模式的な斜視図である。携帯情報端末装置（ＰＤＡ）４０１は、情報処理部４１０と表示部４２０とに分かれている。情報処理部４１０は、通信部、音声処理部、操作部、制御部及び記憶部などのＰＤＡとしての基本機能を備えている。これらの機能を、制御部が制御することで、電話機能、メール機能、パソコン機能、パソコン通信機能、個人情報管理機能などが実現される。更に、情報処理部４１０は、操作部４１１を備えており、この操作部４１１を操作することにより、各種機能を選択できる。情報処理部４１０は、実行する処理内容に応じて画像情報を生成する。表示部４２０は、情報処理部４１０が生成した画像情報を表示パネルに表示する。この表示パネルは、本発明を適用して作製した図５８に示した液晶パネルあるいは図５９に示したエレクトロルミネッセンスパネルである。このような携帯情報端末装置においては、携帯性を向上する為製品の小型化が特に推進されている。ＰＤＡは、パーソナルコンピュータの様に必ずしもキーボードを必要としない為、非常に小さくすることができる。このように小型化が図られた電子機器では、画像情報の処理結果を表示する表示部として、図５８や図５９に示した高性能で高精細なディスプレイパネルが好適である。
【０１３４】
図６１は、本発明を適用して作製されたディスプレイを組み込んだ携帯電話装置の一例を示す模式的な平面図である。図示するように、携帯電話装置５０１は、無線送受信用のアンテナ５０２、受話器（スピーカ）５０３及び送話器（マイクロホン）５０４を備えるとともに、ダイヤルキーなどの操作キー５０５とディスプレイパネル５０６とを備える。そして、このディスプレイパネル５０６は、本発明を適用して作製した図５８に示した液晶パネルあるいは図５９に示したエレクトロルミネッセンスパネルである。この携帯電話装置５０１は、個人名と電話番号などの電話帳情報をディスプレイ５０６に表示することができる。また、受信した電子メールを、ディスプレイ５０６に表示することも可能とされている。携帯電話装置は、ＰＤＡと同様に携帯性を向上する為製品の小型化が特に推進されている。そして、このように小型化が図られた携帯電話装置では、文字情報や画像情報の処理結果を表示する表示部として、図５８や図５９に示した高性能で高精細なディスプレイパネルが好適である。
【０１３５】
【発明の効果】
本発明に係る薄膜トランジスタの製造方法は、半導体薄膜と、ゲート酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、低融点ガラスである絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【０１３６】
以上のような本発明に係る薄膜トランジスタの製造方法では、低温プロセスにおいても薄膜トランジスタの酸化膜を確実に緻密化することが可能とされ、さらに、半導体薄膜である多結晶シリコンを十分且つ確実に水素化することができる。したがって、本発明に係る薄膜トランジスタの製造方法においては、高品質の酸化膜及び半導体薄膜を形成することが可能とされ、移動度やホットキャリア耐性に優れた高性能な薄膜トランジスタを提供することが可能とされる。
【０１３７】
また、本発明に係る液晶表示装置の製造方法は、画素電極と薄膜トランジスタとが配された低融点ガラスである第１の基板と、上記画素電極に対面する電極が配された第２の基板とが所定の間隙をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、上記第１の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【０１３８】
以上のような本発明に係る液晶表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜を確実に緻密化することが可能とされ、さらに、半導体薄膜である多結晶シリコンを十分且つ確実に水素化することができる。したがって、本発明に係る液晶表示装置の製造方法においては、高品質の酸化膜及び半導体薄膜を有し移動度やホットキャリア耐性に優れた薄膜トランジスタを備えた高性能な液晶表示装置を提供することが可能とされる。
【０１３９】
また、本発明に係るエレクトロルミネッセンス表示装置の製造方法は、低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子と薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、ＣＶＤ法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【０１４０】
以上のような本発明に係るエレクトロルミネッセンス表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜を確実に緻密化することが可能とされ、さらに、半導体薄膜である多結晶シリコンを十分且つ確実に水素化することができる。したがって、本発明に係るエレクトロルミネッセンス表示装置の製造方法においては、高品質の酸化膜及び半導体薄膜を有し移動度やホットキャリア耐性に優れた薄膜トランジスタを備えた高性能なエレクトロルミネッセンス表示装置を提供することが可能とされる。
【０１４７】
以上、本発明により、大面積のガラス基板上に高性能な薄膜トランジスタの形成が可能となるため、ディスプレイパネル上に高機能回路を集積化する、いわゆるシテスムディスプレイの実現に大きく寄与できる。
【図面の簡単な説明】
【図１】本発明に係る薄膜トランジスタを示す断面図である。
【図２】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図３】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図４】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図５】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図６】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図７】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図８】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図９】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１０】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１１】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１２】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１３】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１４】高圧水蒸気酸化処理装置の一例を示す模式図である。
【図１５】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１６】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１７】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１８】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１９】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２０】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２１】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２２】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２３】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２４】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２５】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２６】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２７】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２８】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２９】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３０】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３１】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３２】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３３】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３４】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３５】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３６】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３７】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３８】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３９】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４０】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４１】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４２】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４３】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４４】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４５】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４６】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４７】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４８】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４９】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５０】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５１】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５２】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５３】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５４】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５５】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５６】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５７】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５８】本発明を適用して製造された薄膜トランジスタを用いた液晶表示装置の一例を示す模式的な斜視図である。
【図５９】本発明を適用して製造された薄膜トランジスタを組み込んだエレクトロルミネッセンス表示装置の一例を示す部分断面図である。
【図６０】本発明に係る表示装置を組み込んだ携帯情報端末装置の一例を示す模式的な斜視図である。
【図６１】本発明に係る表示装置を組み込んだ携帯電話装置の一例を示す模式的な平面図である。
【符号の説明】
１  絶縁基板
２ａ、２ｂ  バッファ層（ゲート窒化膜、ゲート酸化膜）
３  半導体薄膜
４  ゲート酸化膜
５  ゲート電極
６  ｐｃｈ−ＴＦＴ
７  ｎｃｈ−ＴＦＴ
【図１】
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【図２】
0004006990.tif 000003
【図３】
0004006990.tif 000004
【図４】
0004006990.tif 000005
【図５】
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【図６】
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【図７】
0004006990.tif 000008
【図８】
0004006990.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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