(57)【特許請求の範囲】
【請求項１】
単結晶炭化珪素よりなるｎ型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域にＢをイオン注入して、ｐ型のベース領域（３）を形成する工程と、前記ベース領域を含む前記半導体層を犠牲酸化したのち、この犠牲酸化によってできた酸化膜を除去する工程と、
前記ベース領域の上部にｎ型の表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記ベース領域を形成する工程は、前記イオン注入によって注入されたＢを活性化させるアニール処理を含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記表面チャネル層を形成する工程では、前記表面チャネル層をエピタキシャル成長によって形成すると共に、このエピタキシャル成長の際の温度によって前記Ｂを活性化させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記エピタキシャル成長は、成長初期には成長レートが低くなるように設定していることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記犠牲酸化工程の前に、前記半導体層の表層部を反応性イオンエッチングすることにより、前記ベース領域のうちＢの濃度が所定濃度となる部分を露出させる工程を含むことを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記ベース領域形成工程の前に、前記半導体層の表面を酸化して酸化膜を形成する工程を含んでいることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに適した炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、オン抵抗の低減を目的とした蓄積型パワーＭＯＳＦＥＴが米国特許第５，６８１，７６２号明細書に提案されている。この蓄積型パワーＭＯＳＦＥＴを図６に示す。
この図に示されるパワーＭＯＳＦＥＴは、ｐ型ベース領域１０１とゲート電極１０２との間に低濃度のｎ- 型薄膜層１０３を配置し、このｎ- 型薄膜層１０３をチャネル形成領域としている。そして、ｐ型ベース領域１０１側及びゲート電極１０２側からｎ- 型薄膜層１０３内に空乏層が延びるようにし、これらの空乏層にてｎ- 型薄膜層１０３に流れる電流量を制御することで、導電型を反転させる反転型パワーＭＯＳＦＥＴに比してオン抵抗の低減を図っている。
【０００３】
このパワーＭＯＳＦＥＴでは、ｐ型ベース領域１０２の形成のためのＢ（ボロン）のイオン注入がｎ- 型エピタキシャル層１０４の所定深さまで注入されるようにし、ｎ- 型エピタキシャル層１０４の表層部を残すことでｎ- 型薄膜層１０３を形成している。
【０００４】
【発明が解決しようとする課題】
しかしながら、ｐ型ベース領域１０１の形成のためのＢのイオン注入が成された後に行う活性化アニール時に、Ｂがｎ- 型薄膜層１０３を構成するｎ- 型エピタキシャル層１０４の表層部に拡散し、ｎ- 型薄膜層１０３を構成する部分がｐ型に反転してしまい、反転型のパワーＭＯＳＦＥＴになってしまうという問題がある。同時に耐圧も低下してしまうという問題がある。
【０００５】
本発明は上記問題に鑑みて成され、Ｂ（ボロン）の拡散によってｎ型のチャネル形成領域の導電型が反転してしまうことを防止し、確実に蓄積型モードで作動する炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至６に記載の発明においては、単結晶炭化珪素よりなるｎ型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）を形成する工程と、半導体層の表層部の所定領域にＢをイオン注入して、ｐ型のベース領域（３）を形成する工程と、ベース領域を含む半導体層を犠牲酸化したのち、この犠牲酸化によってできた酸化膜を除去する工程と、ベース領域の上部にｎ型の表面チャネル層（５）を形成する工程と、ベース領域の表層部の所定領域に表面チャネル層に接すると共に、ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、ベース領域及びソース領域に接触するソース電極（１０）を形成する工程と、半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴としている。
【０００７】
このように、ｐ型のベース領域を含む半導体層を犠牲酸化する犠牲酸化工程を行えば、犠牲酸化工程によってＢ（ホウ素（ボロン））のイオン注入によってできたダメージを回復させることができ、ベース領域の表面の結晶性を良好なものにすることができる。このため、犠牲酸化工程を経たのちにベース領域の上部にｎ型の表面チャネル層を形成すれば、表面チャネル層内の結晶性も良好であるためベース領域の表面からのＢの拡散を抑制でき、チャネル形成領域となる表面チャネル層の導電型が反転してしまうことを防止できる。これにより、確実に蓄積型モードで作動する炭化珪素半導体装置にできる。また、Ｂの濃度プロファイルを表面チャネル層からベース領域にかけて急峻なものにすることができる。
【０００８】
また、請求項２に記載のように、イオン注入したＢを活性化アニールする場合、外方拡散（アウトディフージョン）によりベース領域表面のＢ濃度が低下するが、犠牲酸化によりＢ濃度の低下した表層を除去するので、このような場合でもＢの濃度プロファイルを表面チャネル層からベース領域にかけて急峻なものにすることができる。
【０００９】
請求項３に記載の発明においては、表面チャネル層を形成する工程では、表面チャネル層をエピタキシャル成長によって形成すると共に、このエピタキシャル成長の際の温度によってＢを活性化させることを特徴としている。
このように、表面チャネル層を形成する際に行うエピタキシャル成長の温度でＢを活性化させれば、Ｂの活性化アニールと表面チャネル層形成を兼用することができるため製造工程の簡略化を図ることができる。
【００１０】
なお、請求項４に示すように、表面チャネル層を形成するためのエピタキシャル成長を、成長初期には成長レートが低くなるように設定すれば、先にＢの活性化を行ってから結晶性を回復させて表面チャネル層が形成されるようにできる。
請求項５に記載の発明においては、犠牲酸化工程の前に、半導体層の表層部を反応性イオンエッチングすることにより、ベース領域のうちＢの濃度が所定濃度となる部分を露出させる工程を含むことを特徴としている。
【００１１】
このように反応性イオンエッチングによってベース領域のうちＢの濃度が所定濃度となる部分を露出させれば、犠牲酸化工程のみによって所定濃度となる部分を表面に露出させるために酸化させる部分を少なくすることができるため、犠牲酸化工程の時間を短くすることができる。なお、反応性イオンエッチングによるダメージも犠牲酸化によって除去することができる。
【００１２】
請求項６に記載の発明においては、ベース領域形成工程の前に、半導体層の表面を酸化して酸化膜を形成する工程を含んでいることを特徴としている。
このように、半導体層の表面を酸化して酸化膜を形成したのちにベース領域を形成すれば、Ｂのイオン注入が半導体層の表面の近傍まで行えるため、ベース領域上に残るＢの濃度が小さい領域を少なくすることができる。これにより、犠牲酸化工程によって酸化させる部分を少なくすることができ、犠牲酸化工程の時間を短くすることができる。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００１７】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【００１８】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３が形成されている。このｐ- 型ベース領域３はＢをドーパントとして形成されており、略１×１０17ｃｍ-3以上の濃度となっている。
また、ｐ- 型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。
【００１９】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ- 型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００２０】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ- 型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００２１】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図２〜図４に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２２】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイオン注入を行う。
このとき、イオン注入条件は、温度が７００℃、加速電圧が４００、３５０、２７０、２００、１４０、９０、５５、３０ｋｅＶ、それぞれの加速電圧に対応するドーズ量が１．２×１０15、１．１×１０15、１．３５×１０15、１．２×１０15、１．０×１０15、７．５×１０14、５．５×１０14ｃｍ-2としている。これにより、ｎ- 型エピ層２の表面から所定深さの位置に、Ｂよりなるボックスプロファイルが形成される。
【００２３】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、Ｂを活性化させる。これにより、ｎ- 型エピ層２の表面よりも内側に、Ｂが注入されたｐ型ベース領域３が形成される。
この活性化アニールの際に、イオン注入によってダメージ層（結晶性の悪い層）が形成されることから、Ｂが拡散すると共にｎ- 型エピ層２の表面から外部拡散（ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）が起こり、ｎ- 型エピ層２の表層部にＢの濃度が低下した領域が形成されると共に、イオン注入によるダメージが回復して結晶性が良好になる。
【００２４】
〔図２（ｃ）に示す工程〕
引き続き、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、ｎ- 型エピ層２の表層部をエッチング除去して、Ｂの不純物濃度が高い部分を露出させる。このＲＩＥによって、Ｂの不純物濃度が低い部分を除去できるので、この後行う犠牲酸化工程の酸化時間を短縮することができる。
【００２５】
その後、１０８０℃、５時間の犠牲酸化を行う。これにより、ＲＩＥによるダメージ層が除去される。このとき、酸化膜が形成されるため、Ｂは酸化膜によってキャップされ、ｎ- 型エピ層２の表面から外部拡散しない。そして、犠牲酸化によってできた酸化膜を除去する。
このような犠牲酸化工程によって、ｐ型ベース領域３を含むｎ- 型エピ層２の表面は、結晶性の良い面となる。
【００２６】
〔図３（ａ）に示す工程〕
ｐ- 型ベース領域３を含むｎ- 型エピ層２上に、Ｂの拡散が抑制される程度の温度である１５００℃、３０分のエピタキシャル成長（例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ法））により，不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネル層５を成長させる。
【００２７】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００２８】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００２９】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３０】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３１】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３２】
ここで、表面チャネル層５をｐ型ベース領域３を含むｎ- 型エピ層２の表面に形成しているが、上記犠牲酸化工程によってｐ型ベース領域３を含むｎ- 型エピ層２の表面の結晶性が回復されているため、この上の表面チャネル層５も結晶性が良くなるため、ｐ型ベース領域３内のＢが表面チャネル層５にあまり拡散しない。
【００３３】
すなわち、ｐ型ベース領域３におけるＢの拡散は、ｐ型ベース領域３の欠陥が大きいためやｐ型ベース領域３に空孔があるとＢがその空孔内に入り込むために発生するのであるが、ｐ型ベース領域３を含むｎ- 型エピ層２の表面の結晶性が回復されていれば、このような要因をなくすことができるため、Ｂの拡散が抑制されるのである。
【００３４】
本実施形態のように犠牲酸化工程を行った場合におけるＢの拡散量を実験により確認した。この実験結果を図５に示す。この実験は、高濃度のｐ+ 型基板上に形成されたｐ- 型エピタキシャル層にＢをイオン注入したのち、Ｂを活性化させてｐ型ベース領域３を形成し、さらに上記犠牲酸化工程を施したのち表面チャネル層５をエピタキシャル成長させたものにおいて、表面チャネル層５からの深さとＢの不純物濃度分布のＳＩＭＳプロファイルを調べたものである。
【００３５】
なお、ｐ+ 型基板及びｐ- 型エピタキシャル層には、ドーパントとしてＡｌ（アルミニウム）が用いられており、ＳｉＣ内をほとんど拡散しないＡｌの濃度分布を見ることによって表面チャネル層５とｐ型ベース領域３との境界が区別できるようにしている。なお、Ａｌは２次イオンの信号強度のみを測定して、定量化分析は行わなかった。
【００３６】
この図の点線に示されるＡｌの濃度分布を見てみると、深さＡの位置でＡｌの濃度分布が急激に大きくなっており、この深さＡの位置が表面チャネル層５とｐ型ベース領域３との境界であることが分かる。この位置を基準にして見てみると、深さＡよりも浅い方は、Ｂの濃度が非常に低下しており、かつ略一定量となっている。そして、深さＡにおいて急峻な傾き（大きな差）をもってＢの濃度が増加している。具体的には、深さＡを境界として深さＡより浅い方は１×１０15ｃｍ-3、深い方は１×１０18ｃｍ-3となっている。
【００３７】
この実験結果からも分かるように、ｐ型ベース領域３内のＢが表面チャネル層５にあまり拡散していない。
このように、Ｂがほとんど含まれていないｎ型半導体で表面チャネル層５を構成することができ、表面チャネル層５がｐ型半導体に反転しないようにできる。
また、上記ノーマリオフ型のＭＯＳＦＥＴにするためには、表面チャネル層５とｐ型ベース領域３の不純物濃度が急激に変化したもの（ａｂｒｕｐｔ  ｊｕｎｃｔｉｏｎ）であることが要求されるが、上述したように、表面チャネル層５とｐ型ベース領域３の界面において、Ｂの濃度が急峻に変わっているため、好適にＭＯＳＦＥＴをノーマリオフ型にすることができる。また、表面チャネル層５とベース領域３の境界におけるＢの濃度プロファイルを急峻にしているため、ノーマリオフ型の装置として、表面チャネル層５のオフ時耐圧（ソース、ドレイン間耐圧）を向上させることができる。
【００３８】
これはノーマリオフとすることでソース、ドレイン間エネルギー障壁を作るものであり、このエネルギー障壁はＰＮ接合の空乏層の延びに依存し、またＰＮ接合の空乏層の伸びもＢの濃度プロファイルに依存し、Ｂの濃度プロファイルが急峻なほどエネルギー障壁を高くすることができ、その結果パンチスルー耐圧を高くすることができる。
【００３９】
さらに、図５を見てみると、深さＡよりも深い位置において、深さＡにおけるＢの濃度の変化よりも緩やかな傾斜（小さな差）をもってＢの濃度が低下していることが分かる。このＢの濃度が低下した領域は、ｐ型ベース領域３の底面とｎ- 型エピ層２との境界部３ａに位置している。
この境界部３ａにおけるＢの濃度が緩やかに低下していることから、ｐ型ベース領域３の底面とｎ- 型エピ層２によって形成されるＰＮ接合に延びる空乏層を大きくすることができ、アバランシェブレークダウンが発生する電圧、すなわちアバランシェブレークダウン耐圧を高くすることができる。
【００４０】
〔図３（ｂ）に示す工程〕
次に、表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００４１】
〔図３（ｃ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００４２】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００４３】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
このように完成した縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００４４】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４５】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４６】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４７】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（第２実施形態）
上記第１実施形態では、ＲＩＥによるエッチング工程を実施しているが、これはＲＩＥによってｎ- 型エピ層２の表層部の厚みを薄くすることによって犠牲酸化工程の処理時間を短縮化するためであり、ＲＩＥによるエッチング工程をなくしても上記効果を得ることは可能である。
【００４８】
（第３実施形態）
上記第１実施形態では、Ｂを活性化させるためのアニール処理を行ったが、表面チャネル層５を形成する時のエピタキシャル成長の際にアニール処理を兼ねてもよい。
つまり、エピタキシャル成長は高温下で行われるため、このエピタキシャル成長の温度でアニール処理を兼用するのである。
【００４９】
但し、この場合においても、表面チャネル層５を形成する前に犠牲酸化工程を実施しておく必要があり、このような犠牲酸化工程を施しておけば、ｐ型ベース領域３の表面の結晶性を回復できるため、エピタキシャル成長の際にｐ型ベース領域３内のＢが表面チャネル層５に拡散することを抑制することができる。
（他の実施形態）
なお、上記実施形態では、犠牲酸化工程によってｐ型ベース領域３の表面の結晶性を回復させているが、犠牲酸化工程に代えてアニール処理（例えば、短時間熱処理（ＲＴＡ；Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ））を施してもよい。条件としては、例えば不活性ガス中でハロゲンランプを用い、１６００℃、１分の熱処理を行う。この短時間熱処理は、Ｂをイオン注入した後の活性化アニールを兼ねるものであり、これによりｐ型ベース領域３の表面の結晶性を回復させると同時に、短時間の熱処理であるため、Ｂの外方拡散（アウトディフュージョン）を防止して、ｎ- 型エピ層２との間にて急峻なＢの濃度プロファイルを形成できる。
【００５０】
また、ｐ型ベース領域３を形成するためのＢのイオン注入工程は、ｎ- 型エピ層２の表面を酸化させた後に行ってもよい。このようにシリコン酸化膜を形成した後にイオン注入を行えば、ｎ- 型エピ層２の最も表面側までＢの濃度を高濃度にすることができ、高濃度層を表面に露出させるために犠牲酸化しなければならないｐ型ベース領域３の上のｎ- 型エピ層２を少なくすることができると共に、イオン注入によるｎ- 型エピ層２のダメージを均一にすることができる。
【図面の簡単な説明】
【図１】本発明にかかわるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】Ｂの拡散をＳＩＭＳ解析した実験結果を示す図である。
【図６】従来のプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極。
【図１】
0003959856.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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