(57)【特許請求の範囲】
【請求項１】
内燃機関の複数の点火コイル（３６）の充電及び放電を制御するプロセッサーを用いて、点火コイル出力信号を生成する方法であって、
上記プロセッサーからの複数の点火コイル・データを非同期的に受ける様に適応され、次の点火コイル・データがプロセッサーから受けられるまで上記複数の点火コイル・データを格納する、複数のメモリーマッピングされたホールディング・レジスター（４２）を用意する工程、
該複数のホールディング・レジスター（４２）に接続され、上記点火コイル・データを、時間タイムベース信号又は度タイムベース信号である参照信号と比較する複数のマッチ・レジスター（４６）を用意する工程、
上記エンジンの位置を判断して、対応するエンジン位置信号を発生する工程、及び、
上記比較及び上記エンジン位置信号に基づいて、上記複数の点火コイルの一つによって受けられる点火コイル制御出力信号を発生する工程
を有し、
上記複数の点火コイル・データは、第１エッジ値、第２エッジ値、及び、上記点火コイルの充電時間の最大値として予め設定したドウエル・タイムアウト値を含み、
上記点火コイル・データを上記参照信号と比較する上記工程は、
上記第１エッジ値を上記参照信号と比較する工程、
上記第２エッジ値を上記参照信号と比較する工程、及び、
上記点火コイル出力信号の第１エッジの生成に際して開始される第１カウンターのカウント値を上記ドウエル・タイムアウト値と比較する工程を、含み、
上記点火コイル出力信号を発生する上記工程は、上記上記参照信号の値が第２エッジ値に等しくなったか、又は、上記第１カウンターのカウント値が上記ドウエル・タイムアウト値以上になれば、上記点火コイル出力信号の第２エッジを生成する工程を含み、
更に、上記点火コイル出力信号の第２エッジの生成に際して第２カウンターのカウントを開始する工程、及び、
各々が所定のデューティ・サイクルを有する複数の反復点火コイル出力信号を生成する工程を有し、
上記複数の点火コイル・データが、上記点火コイル出力信号及び反復点火コイル出力信号の間隔として予め設定されたオフ時間を含み、
上記複数の反復点火コイル出力信号を生成する工程は、上記第２カウンターのカウント値が上記オフ時間の値以上になれば、上記複数の反復点火コイル出力信号を発生する
方法。
【請求項２】
請求項１に記載の方法であって、上記第１エッジ値を上記参照信号と比較する上記工程は、所定の事象が起こる際に実行される、方法。
【請求項３】
請求項１に記載の方法であって、上記参照信号はタイムベース信号である、方法。
【請求項４】
請求項１に記載の方法であって、上記参照信号は度タイムベース信号である、方法。
【請求項５】
内燃機関の複数の点火コイル（３６）の充電及び放電を制御するプロセッサーを用いて、点火コイル出力信号を生成するシステムであって、
該システムは、上記プロセッサーからの複数の点火コイル・データを非同期的に受ける様に適応された複数のホールディング・レジスター（４２）と、
該複数のホールディング・レジスターに接続され、上記複数の点火コイル・データを、時間タイムベース信号又は度タイムベース信号である参照信号と比較し、上記点火コイル・データと上記参照信号との間の比較に基づいて点火コイル出力信号を生成する手段と、
上記エンジンの位置を判断して、対応するエンジン位置信号を発生する検出デバイス（３７）とを有し、
上記複数のホールディング・レジスター（４２）がメモリーマッピングされ、複数の点火コイル・データを、その後の点火コイル・データをプロセッサーから受けるまでの間、格納し、
上記複数の点火コイル・データは第１エッジ値、第２エッジ値、及び、上記点火コイルの充電時間の最大値として予め設定されたドウエル・タイムアウト値はを含み、
上記点火コイル出力信号を生成する上記手段は、
上記上記参照信号の値を第１エッジ値と比較する複数のマッチ・レジスターを備え、それらの値が等しくなれば、上記点火コイル出力信号の第１エッジを生成するとともに、
上記上記参照信号の値を第２エッジ値と比較し、上記点火コイル出力信号の第１エッジの生成に際して開始される第１カウンターのカウント値を上記ドウエル・タイムアウト値と比較する複数のマッチ・レジスターを備え、上記参照信号の値が上記第２エッジ値に等しくなったか、又は、上記第１カウンターのカウント値が上記ドウエル・タイムアウト値以上になれば、上記点火コイル出力信号の第２エッジを生成するように構成され、
上記システムが更に、
上記点火コイル出力信号の第２エッジの生成に際してカウントを開始する第２カウンター、及び、
各々が所定のデューティ・サイクルを持つ複数の反復点火コイル出力信号を生成する手段、を有し、
上記複数の点火コイル・データが、上記点火コイル出力信号及び反復点火コイル出力信号の間隔として予め設定されたオフ時間を含み、
上記複数の反復点火コイル出力信号を生成する手段は、上記第２カウンターのカウント値が上記オフ時間の値以上になれば、上記複数の反復点火コイル出力信号を発生する
システム。
【請求項６】
請求項５に記載のシステムであって、上記メモリーマッピングされたホールディング・レジスターは、上記プロセッサーが所定の事象を検出する際に、上記プロセッサーからその後の点火コイル・データを受ける、システム。
【発明の詳細な説明】
本発明は、点火コイルの充電及び放電を制御するための点火コイル制御パルスを発生する方法及びシステムに関する。
米国特許出願０８／６１８０４７号が参照される。
自動車用エンジンにおいて、排出物を削減し、エンジン出力を向上させ、燃料効率を向上させるために、点火スパークを正確なエンジン位置において発生させなければならない。
多くの自動車用エンジンにおいて、１個より多い点火コイルつまり、２つのシリンダーに対して１個のコイル又は各シリンダーに対して１個のコイルのいずれかの場合が有り得る。各コイルは充電期間の間「アクティブ」でなければならない、つまり点火コイル制御信号が肯定状態でなければならず、それから放電される。つまり、特定のエンジン位置における肯定状態から否定状態への点火コイル制御信号の遷移である。通常、スパーク点火コイルの充電時間は、エンジンが全エンジン行程つまり７２０回転角度を回転するのに要する時間よりも遥かに短い。それで、点火コイル充電時間の殆どは、互いに重なり合う必要がなく、コイルの一つが充電される時には、他のコイルの殆どはアクティブではない。
図１に示す様に、公知の従来技術は動的出力スタックを有するプロセッサーを含む。出力スタックは、メモリーマッピングされていないランダム・アクセス・メモリー（ＲＡＭ）列１０を含み、各々が命令部分１０ａと時間値部分１０ｂとを有する。命令部分１０ａは直接デマルチプレクサー１１に接続される。時間値部分１０ｂは直接コンパレーター１２に接続され、その出力はデマルチプレクサー１１に接続される。プログラミング・レジスター１３は、デマルチプレクサー１１により選択されるべきなのはＲＡＭ列１０のいずれかであるかを判断するのに持ちいられる。従来技術のシステムを用いて、いくつかの別々の外部事象が引き起こされ得る。一旦出力動作が実行されると、出力アイテムがスタックから削除される。それで、出力パルスを保つためには、プロセッサーがハードウェアの監視をするために介入することが求められている。
更に公知の従来技術のシステムは、エンジン位置に基づいてある点火コイルから次へと切り換える機械的デバイスを用いるか、点火コイル制御パルスの各々を発生するための専用のハードウェアを持つか又はＣＰＵに新しい点火コイルへの切り換えを補助する様に要求する、つまりＣＰＵがハードウェアを特定のエンジン位置に到達した時に新しい出力を駆動する様に再プログラムすることのいずれかによって、点火コイル制御パルスを分配する。
エンジン位置に同期した点火コイル制御パルスを発生する方法とシステムに対する、必要性が存在する。公知の従来技術は又、外部ハードウェアやプロセッサーを用いることなく、点火コイル制御パルスを分配する方法とシステムを提供することが出来ていない。更に、公知の従来技術は、プロセッサーの助け無しに、一つ以上のエンジン工程中に一つ以上の点火コイルに対して単一又は複数の点火コイル制御パルスを生成する方法及びシステムが出来ていない。
本発明の一般的な目的は、最小限のプロセッサーの助けにより、複数の点火コイルに対して点火コイル制御パルスを効率的に発生する方法及びシステムを提供することである。
本発明によれば、内燃機関の複数の点火コイルの充電及び放電を制御するプロセッサーを用いて、点火コイル出力信号を生成する方法が提供され、この方法は
プロセッサーからの複数の点火コイル・データを非同期的に受ける様に適応され、次の点火コイル・データがプロセッサーから受けられるまで複数の点火コイル・データを格納する、複数のメモリーマッピングされたホールディング・レジスターを用意する工程、
複数のホールディング・レジスターに接続され、点火コイル・データを、時間タイムベース信号又は度タイムベース信号である参照信号と比較する手段を用意する工程、
エンジンの位置を判断して、対応するエンジン位置信号を発生する工程及び、
比較及びエンジン位置信号に基づいて、複数の点火コイルの一つによって受けられる点火コイル制御出力信号を発生する工程
を有する。
本発明によれば更に、内燃機関の複数の点火コイル（３６）の充電及び放電を制御するプロセッサーを用いて、点火コイル出力信号を生成するシステムが提供され、このシステムは
プロセッサーからの複数の点火コイル・データを非同期的に受ける様に適応された複数のホールディング・レジスターと、
複数のホールディング・レジスターに接続され、複数の点火コイル・データを、時間タイムベース信号又は度タイムベース信号である参照信号と比較し、点火コイル・データと参照信号との間の比較に基づいて点火コイル出力信号を生成する手段と、
エンジンの位置を判断して、対応するエンジン位置信号を発生する検出デバイスとを有し、
複数の格納デバイスがメモリーマッピングされ、複数の点火コイル・データをその後の点火コイル・データがプロセッサーから受けられるまで複数の点火コイル・データを格納する。
以下に、例を用い、以下の添付図面を参照して、本発明を説明する。
図１は、点火コイル制御信号を発生するのに用いられる従来技術のプロセッサーのハードウェアのブロック図である。
図２は、点火コイル制御波形を生成する本発明のプロセッサーのハードウェアの全体ブロック図である。
図３は、本発明を含む点火コイル・システムの概略図である。
図４は、本発明のスパーク統合チャネルの簡略ブロック図である。
図５は、正常スパーク出力パルスの波形である。
図６は、反復スパーク出力パルスの波形である。
図７は、スパーク統合チャネルに伴なう入出力信号を示す概略図である。
図８は、スパーク統合チャネル制御レジスター０の図である。
図９は、スパーク統合チャネル制御レジスター１の図である。
図１０は、スパーク統合チャネル状態レジスターの図である。
図１１は、本発明のシステムのスパーク統合チャネルに伴なうデータ路の概略図である。
図２に移ると、そこには、点火コイル波形を発生する本発明のスパーク統合チャネル（ＳＩＣ）のプロセッサーのハードウェアの簡略ブロック図が示されている。このハードウェアは、不図示の命令データからの点火コイル制御データを受ける第１エッジ・ホールディング・レジスター１４及び第２エッジ・ホールディング・レジスター１５を含む。第１エッジ・ホールディング・レジスター１４及び第２エッジ・ホールディング・レジスター１５に保持された点火コイル制御データは、各々第１エッジ・マッチ・レジスター１６及び第２エッジ・マッチ・レジスター１７に送られる。第１エッジ・ホールディング・レジスター１４及び第２エッジ・ホールディング・レジスター１５は、プロセッサーが非同期的に次のパルス事象のための値をロードするのを許可する。第１エッジ・ホールディング・レジスター１４及び第２エッジ・ホールディング・レジスター１５の出力は各々第１エッジ・マッチ・レジスター１６及び第２エッジ・マッチ・レジスター１７へ接続される。
第１エッジ・マッチ・レジスター１６及び第２エッジ・マッチ・レジスター１７の出力は、各々コンパレータ１８ａ，１８ｂに接続され、点火パルス・データを参照信号と比較する。参照信号はタイムベース信号又は角度信号のいずれかで良い。第１エッジ・ホールディング・レジスター１４及び第２エッジ・ホールディング・レジスター１５は、メモリーマッピングされ、次のパルス・データをプロセッサーから受けるまで、点火パルスデータを格納する。それで、プロセッサーの介入は最小化される。ＳＩＣはまた、点火コイル制御パルスの各エッジの時間を捕捉する第１エッジ・キャプチャー・レジスター１９及び第２エッジ・キャプチャー・レジスター２０を含む。更にＳＩＣはまた、シリコン分配機能を生成する出力ロジック・デマルチプレクサー２１を含む。出力ロジック２１は、ＳＩＣを駆動する角度ベースの値に基づいて異なった出力ピンを駆動する。
ＳＩＣは、プロセッサーが新しい点火パルスデータをホールディング・レジスター１４，１５に送る時期であるエンジンの状態変化までは、同じ点火パルス・シーケンスを発生する様にプログラムされ得る。ＳＩＣのこの部分は、論理的には絶対スケジューラーとして想起され得る。
ＳＩＣの下半分は相対スケジューラーを含み、それは、第１エッジ・マッチ・レジスター１６及び第２エッジ・マッチ・レジスター１７から生成された事象に対して相対的である。このハードウェアは、最大ドウエル・レジスター２２、再スパーク第１エッジ・マッチ・レジスター２４及び再スパーク第２エッジ・マッチ・レジスター２５を含む。主点火パルス・データは最大ドウエル・レジスター２２に含まれる。他の３個のレジスターは再スパーク機能のためだけに用いられる。４個のレジスターは２つの対に分類され、各対は各々、以上レジスター２６ａ，２６ｂを用いる。最大ドウエル・レジスター２２及び第２再スパーク・エッジ・レジスター２５は共に第１マルチプレクサー２７を介してコンパレーター２６ａを用い、そして第１再スパーク第１エッジ・レジスター２３及び再点火第１エッジ・レジスター２４は共に第２マルチプレクサー２８を介して第２コンパレーター２６ｂを用いる。これらのコンパレーター２６ａ，２６ｂはレジスターのデータをアッパ・カウンター２９及びロア・カウンター３０により生成されたタイムベース信号と比較するのに用いられる。第１最大ドウエル・レジスター２２及び第２再点火エッジ・レジスター２５は、オフからオンへのピンの遷移の結果としてのロア・カウンター３０と比較される。ロア・カウンター３０は、ピンがオン状態にある間つまり点火コイルが充電状態であるオン状態にある間のみ、カウントする。第１再スパーク第１エッジ・レジスター２３及び第１再点火エッジ・レジスター２４は、オンからオフへのピンの遷移の結果としてのアッパ・カウンター２９と比較される。アッパ・カウンター２９は、ピンがオフ状態にある間つまり点火コイルが充電していない駆動状態にある間のみ、カウントする。点火スパークが生成されるのは、この時である。
ここで図３に進み、ここには、全体として参照符号３１で示された本発明を組み込んだ点火コイル・システムの簡略化した概略図が示されている。通常の運転状態においては、燃料は不図示の燃料源から不図示の燃料ラインを通って少なくとも一つの燃料インジェクターつまりアクチュエーター３２へ供給される。燃料インジェクター３２は一般的なもので、燃料を燃料ラインから少なくとも一つの個別シリンダー３３へ噴射する。シリンダー３０はまた典型的である１個以上の吸入弁３４ａ及び１個以上の排気弁３４ｂを有する。燃料インジェクター３２からの燃料は、公知の方法により、空気と混合される。
システム３１は更に、シリンダー３３内に配置されたスパーク・プラグ３６を有する。スパーク・プラグ３５は燃料を点火するのに用いられる。スパーク・プラグは点火コイル３６を介して点火される。
典型的なクランクシャフト位置センサー３７が角度ドメインの中でエンジン位置を発生するために設けられる。センサー３７、燃料インジェクター３２及び点火コイル３６は、時間タイムベースを供給するクロック・モジュール３９ａ及び角度タイムベースを供給する度クロック・チャネル３９ｂを含む電子制御ユニット（ＥＣＵ）３８つまりプロセッサーに電気的に接続される。ＥＣＵ３８は更に、スパーク出力パルスを決定するスパーク統合チャネル（ＳＩＣ）モジュール４０を含む。ピン制御チャネル４１がＥＣＵ３８に含まれて、ピン・ライン及び／又は状態ラインが駆動されるべく配列されるかを決定する。ＥＣＵ３８は、ＳＩＣ４０により決定されたスパーク出力パルスに基づいて点火コイル３６を制御する出力信号を発生する。
ここで図４を参照すると、そこにＳＩＣ４０の簡略ブロック図が示されている。ＳＩＣ４０は、２つ動作モードを可能とする。つまり、通常点火モードと反復点火モードである。通常点火モードにおいて、ＳＩＣ４０はエンジン角度に基づいてパルスを発生する。ＳＩＣ４０は、シリンダー入力事象毎に一つの出力パルスを発生し、パルス間でのＣＰＵの働きを必要としない。出力パルスは、通常は図５に示される様に、第１エッジ角度及び、第２エッジ角度及び最大ドウエル・タイムアウトの論理和によって特定される。最大ドウエル・マッチの位置は、第２エッジ・マッチ事象が起こらない場合にそれが起こるであろう所に示されている。（つまり、第２エッジ・マッチ事象が起きないと、出力は高いままで、ロア・カウンターは、後述される様に最大ドウエル・マッチ事象が起こるまでインクリメントし続けることになる）
反復スパーク・モードにおいて、ＳＩＣ４０は１個の通常点火パルス及びいくつかのより小さな「再スパーク」パルスを発生する。シリンダー事象信号はＳＩＣ４０が「再スパーク」パルスを発生するのを中止しなければならない事を示す。反復点火モードにおいて、通常点火パルスは、第１エッジ角度及び、第２エッジ角度及び最大ドウエル・タイムアウトの論理和によって特定される。「再スパーク」パルスは３個のパラメーターによって特定される。つまり、図６に示す様に、通常パルスに続くパルスのオフ期間、及びパルスの反復するオフ期間及びオン期間である。
ＳＩＣ４０は、スパーク出力パルスを発生し最大８個までのピンのスパーク機能を確保するのに必要なキャプチャー、マッチ及びカウント機能を提供する。スパーク出力の各エッジは、時間で特定しても角度で特定しても良い。パルスのエッジも、プログラム可能な時間タイムベースで捕捉しても、プラグラム可能な角度タイムベースで捕捉しても良い。
ＳＩＣ４０はいくつかのレジスターからなっている。ＳＩＣ４０は、最も最近のスパーク出力パルスの期間を格納するホールディング・レジスター４２を含む。ＳＩＣ４０はまた、ピンの遷移によりトリガーされた時の時間又は角度のタイムベース値を捕捉するキャプチャー／ホールディング・レジスター４４を含む。キャプチャー／ホールディング・レジスター４４はシングル・キャプチャーを可能としても、連続キャプチャーを可能としても良い。ＳＩＣ４０は更に、出力波形を発生するマッチ・レジスター４６及び、クロックによりインクリメントされる局部タイムベースを提供するアップ・カウンター・レジスター４８を含む。アップ・カウンター・レジスター４８の中の値はマッチ・レジスター４６の中の値と比較され、タイムアウト事象を発生する。出力事象ロジック５０は、ＳＩＣ４０のモード及び動作を制御し、出力事象全ての行き先を制御する。
ＳＩＣ４０に伴なう重要な入出力信号が図７に示されている。シリンダー事象（つまりＰＣＣ＿ＩＳＳ−ピン制御チャネル＿入力ステータス状態）が入力ステータス状態バス・ライン６番（Ｓ６）へ配線され、新たなシリンダー事象の開始を示す。係数カウンター（ＴＢＣＣ＿ＭＣ タイマー・バス制御チャネル＿係数カウンター）は、エンジンの工程中の現在の度タイムベース係数の数字（そうでなくてもエンジン工程中の現在のシリンダー対の番号として知られる）を示す４ビット信号である。この信号は、１６ビットの度タイムベースの上側４ビットへとエンコードされる。
タイマー・バス（ＴＢＣＣ＿ＴＢ）は、ＳＩＣ４０へ１６ビット又は３２ビットの８つの異なったタイムベースを供給する。８つの異なったタイムベースは、個別の時間スロット中にバスに多重送信される。異なったタイムベースの８つ時間スロットへの割り当ては、タイマー・バス制御チャネルによって制御される。バス・インターフェース・ユニット−データ・バス（ＢＵＳ＿ＤＡＴＡ）は、書き込み工程中におけるバス・マスターによるＳＩＣ４０のレジスターへのデータ転送及び、読み出し工程中におけるレジスターからのデータ転送に用いられる３２ビット・バスである。データへのアクセスは、バイト（８ビット）、ハーフ・ワード（１６ビット）及びワード（３２ビット）フォーマットで行なえる。
バス・インターフェース・ユニット−アドレス・バス（ＢＩＵ＿ＡＤＤＲ）は適切なレジスターを選択するのに用いられる。アドレス・バスは、バス・インターフェース・ユニット（ＢＩＵ）へインター・モジュール・バス（ＩＭＢ）から伝達され、低次元アドレス・ラインはＳＩＣ４０のアドレス・デコード・ロジックへと伝えられる。バス・インターフェース・ユニット＿読み出し／書き込み信号（ＢＩＵ＿Ｒ／Ｗ）がバス・マスターにより発生されて、読み出し又は書き込み動作のいずれが実行中であるかが示される。クロック・バス（ＣＢ）は８個の異なったクロック・ソースを含み、それらはＳＩＣ４０により個別に選択され使用され得る。
ピン制御チャネル＿出力・ピン事象（ＰＣＣ＿ＯＰＥ）が８個までのコイルを制御するのに用いられる８つの計時１ビット信号を供給する。これらの信号は、出力ピン事象ラインへ配線（マスク・プログラム）される。ピン制御チャネル＿出力ステータス事象（最大ドウエル）（ＰＣＣ＿ＯＳＥ）は、ドウエル・タイムアウト（最大ドウエル・マッチ事象）が起こったことを示す１ビット信号である。この信号は、ドウエル・タイムアウトが起こる時に、切り替わる。最大ドウエル信号は出力ステータス事象バスへ配線（マスク・プログラム）される。最大ドウエル信号のステータス・ラインを制御するピン制御チャネルは、最大ドウエルが切り替わるのに応じてＣＰＵに介入する様にプログラムしても良い。
ＳＩＣ４０は、１５個のレジスターからなる。つまり、２つの１６ビット・キャプチャー・レジスター、２つの１６ビット・ホールディング・レジスター、２つの１６ビット等マッチ・レジスター、４つの１６ビット以上マッチ・レジスター、２つの１６ビット・アップ・カウンター、２つの３２ビット制御レジスター及び１つの３２ビット・ステータス・レジスターである。ＳＩＣ４０に伴なうメモリー・マップは以下の通りである。
0003998157.tif 000002
ここで
SIC_CRO：制御レジスター０
SIC_CRI：制御レジスター１
SIC--CR2：ステータス・レジスター
SIC_UCNT：アッパ・カウンター
SIC_LCNT：ロア・カウンター
SIC_FEC：第１エッジ・キャプチャー
SIC_SEC：第２エッジ・キャプチャー
SIC_FEM：第１エッジ・マッチ
SIC_SEM：第２エッジ・マッチ
SIC_NFE：次第１エッジ・マッチ
SIC_NSE：次第２エッジ・マッチ
SIC_RFEM：再スパーク第１エッジ・マッチ
SIC_RSEM：再スパーク第２エッジ・マッチ
SIC_FRFEM：第１再スパーク第１エッジ・マッチ
SIC_MDM：最大ドウエル・マッチ
ＳＩＣ４０のレジスターの名前は、レジスターの主な目的に基づいて付けられている。各レジスターは個別にプログラム可能であり、それによりレジスターの主な目的以外の他の機能を実行することが出来る。Ｘはメモリー・マップ中の特定のモジュールのアドレス空間を特定する高次元アドレスである。示されたアドレスは、レジスターの大きさと相対的な位置を示す意図しかない。
ＳＩＣ４０の中には５種類のデータ・レジスターがある。つまりキャプチャー、ホールディング、等マッチ、以上マッチ、及びアップ・カウンターである。これらのデータ・レジスターはＳＩＣ４０内の１６ビット・レジスターとして機能する。隣接する２つの１６ビット・レジスター（つまり第１エッジ・キャプチャー及び第２エッジ・キャプチャー）は、３２ビット・ワードとして同時にアクセスしても良い。制御レジスター及びステータス・レジスター（ＣＲ０，ＣＲ１及びＣＲ２）について以下により詳細に説明する。
第１エッジ・キャプチャー（ＦＥＣ）及び第２エッジ・キャプチャー（ＳＥＣ）データ・レジスターは、選択された出力事象により切り換えられた時に、タイムベースを捕捉する。キャプチャー・レジスターがいくつかの種類の捕捉を実行するのを可能としても良い。キャプチャー・レジスターは、ＳＩＣ４０により発生したピン遷移を捕捉するだけであろう。（つまり他のチャネルにより発生したピン遷移によって捕捉が起こることはない）ＳＩＣ４０は、ＳＩＣ４０により発生したエッジのどれがピン遷移を起こしたのかを判断するために入力ピン状態ラインを用いていない。それで、ＳＩＣにより発生したピン遷移の捕捉は、選択された出力事象の最初の発生に際して、反対の出力事象が起こった後でのみ、キャプチャー・レジスターがタイムベースを捕捉することと定義される。例えば、第１エッジ・キャプチャーは、第１エッジ・マッチ・レジスターにより発生したピン遷移を捕捉する。第１エッジ・マッチ・レジスターが立ち上がりエッジ出力事象を発生する様に構成された場合には、第１エッジ・キャプチャー・レジスターは立ち下がりエッジの後に起こる立ち上がりエッジだけを捕捉する。２回の立ち上がりエッジ出力事象が連続して生成された際には、生成された第１の出力事象だけが捕捉を引き起こすことになる。
次第１エッジ（ＮＦＥ）及び次第２エッジ（ＮＳＥ）ホールディング・レジスターは第１エッジ・マッチ（ＦＥＭ）及び第２エッジ・マッチ（ＳＥＭ）レジスターによりそれぞれ用いられるべき次の値を保持する。適格なシリンダー入力事象の発生時に、次第１エッジが第１エッジ・マッチに転送され、次第２エッジは第２エッジ・マッチに転送される。次第１エッジ及び次第２エッジ・レジスターは単一の３２ビット・ワードを作製し、同時に一つの３２ビット・ライトに書き込まれ得る。これは、ホールディング・レジスターが一致してアップデートされるのを許容する。
第１エッジ・マッチ（ＦＥＭ）及び第２エッジ・マッチ（ＳＥＭ）データ・レジスターは、タイマー・バスと等コンパレーターからのタイムベースに対して比較される値を保持する。これらのレジスターに含まれたデータは、シリンダー入力事象に際して又はＣＰＵの書き込みにより、次第１エッジ及び次第２エッジ・ホールディング・レジスターからロードされ得る。ＣＰＵの書き込みによりロードされる場合には、いずれかのレジスターが１６ビット・ハーフ・ワード又は３２ビット・ワードとして両方がアクセスされ得る。しかしながら、ホールディング・レジスターによりロードされる場合には、両方のマッチ・レジスターが２つの１６ビット・ワードとして同時にロードされる。
ＳＩＣ４０の中の等マッチ・レジスター及びそれらのコンパレーターの主な役割は、出力事象の正確なタイミングを決めることである。（これはいくつかの制御ビット・フィールドにおける必要条件となる）マッチ・コンパレーターは、レジスターが保持する値が、それが比較される対象であるタイムベースの値に等しく、結果として、立ち上がり又は立ち下がりエッジ出力事象となる時に、マッチ事象が起こったと主張する。マッチ・コンパレーターは、値が等しい時に真の比較を主張するのみである。
２つの等マッチ・レジスターはマッチ・インターロックを有する。等マッチレジスターがマッチ事象を主張する時には、それは「インターロック」される。
インターロックされたマッチ・レジスターはインターロックが破られるまでは、更なるマッチ事象を主張しなくても良い。ＳＩＣ４０の中では、等マッチ・インターロックは以下の方法のいずれか一つによって破られ得る。つまり、間違った比較（タイムベース値が比較中にマッチ・レジスター値に等しくならない）、マッチ・レジスターが不能である、バス・マスターのマッチ・レジスターへの書き込み、マッチ・レジスターへのデータ転送、リセット又はＳＩＣ４０の不能状態による。
ＳＩＣ４０には、２つの１６ビット以上コンパレーターを共に用いる４つの１６ビット以上マッチ・データ・レジスターがある。２つの１６ビット・コンパレーターは、２つのマッチ・データ・レジスターとカウンターとの間（再スパーク第１エッジ・マッチと再スパーク第２エッジ・マッチ・レジスターとの間又は第１再スパーク第１エッジ・マッチと最大ドウエル・マッチ・レジスターとの間のいずれか）の非符号化以上比較を実行する。コンパレーターは６５５３５という最大比較値を持つ。
カウンターはマッチ・レジスターの中の値と比較され、出力事象を発生する。この様にして、出力事象が起こると予想される時に対応する時間（又は値）を保持するのにマッチ・レジスターが用いられる。
最大ドウエル・マッチ（ＭＤＭ）は、ＳＩＣ４０が通常スパーク・モードにある時に用いられる唯一の以上データレジスターである。第１再点火第１エッジ・マッチ（ＦＲＦＥＭ）、再スパーク第１エッジ・マッチ（ＲＦＥＭ）及び再スパーク第２エッジ・マッチ（ＲＳＦＥＭ）レジスターは、最大ドウエル・マッチ（ＭＤＭ）レジスターと共に、反復スパーク・モード中において用いられる。４つのマッチ・データ・レジスターは２つの１６ビット以上コンパレーター及びステータス・ビットを分け合っているので、それらの全てが同時に作動しなくても良い。
最大ドウエル・マッチ及び第１再スパーク第１エッジ・マッチが同時に作動できるか又は、再スパーク第１エッジ・マッチ及び再スパーク第２エッジ・マッチが同時に作動出来る。
カウンターがインクリメントしている時にだけ、以上コンパレーターは、マッチ・データ・レジスターをカウンターと比較する。それで、第１再スパーク第１エッジ・マッチ及び再スパーク第１エッジ・マッチは、アッパ・カウンターが止められたか不能である場合には、マッチ事象を主張しない。また、最大ドウエル・マッチ及び再スパーク第２エッジ・マッチ・レジスターは、ロア・カウンターが止められたか不能である場合には、マッチ事象を主張しない。
アッパ・カウンター（ＳＩＣ＿ＵＮＣＴ）及びロア・カウンター（ＳＩＣ＿ＬＣＮＴ）レジスターは、クロック・バスからの８つの異なったクロックの一つによりインクリメントされる局部タイムベースを設ける。カウンターの中の値は、以上マッチ・レジスターの中の値に対して比較される。アップ・カウンターはイネーブルされるとクリアされる（カウンターがソフトウェア中で停止されずＳＩＣ４０が再イネーブルされなければ与えられる）そして、ソフトウェア又はハードウェアによりディセーブルされ得る。アップ・カウンターは、出力レベルでイネーブル（例えば出力レベル・ハイ）される様にソフトウェアで構成される。
カウンターは２つの方法によりイネーブルされる。
第１の方法は、カウンターが特定の出力レベル（出力レベル・ハイ）をカウントする様に既に構成されていると想定する。出力レベルがローからハイへと遷移すると、カウンターはイネーブルされクリアーされそしてインクリメントを開始する。第２の方法は、カウンターは、出力レベルに関わらず最初はカウント出来ないと想定する。出力レベルがハイでカウンターがカウントする様構成されていれば、カウンターはすぐにイネーブルされクリアされそしてインクリメントを開始する。その後で、出力レベルが変化するか付随する以上マッチ・レジスターがマッチ事象を主張すると、どちらが先に起ころうと、カウンターがディスエーブルされる。ＳＩＣ４０がディセーブル・オン・シリンダー入力事象ビット・フィールドによってディセーブルされた後で再イネーブルされた時には、カウンターはイネーブルされ得るがクリアーはされない。
初期化に際して、エッジがＳＩＣ４０によって生成されるまでは、ＳＩＣ４０が駆動するピンのレベルに関わらず、カウンターがインクリメントを開始することはない。
ＳＩＣ４０は制御及びステータス・ビット・フィールドを保持する、２つの３２ビット制御レジスター及び３２ビット・ステータス・レジスターを有する。制御レジスターは、チャネルをプログラムするのに必要な制御ビットを保持する部分的に実行される制御レジスターである。ステータス・レジスターは、ＳＩＣ４０の状態を反映するステータス・ビットを保持する部分的に実行されるステータス・レジスターである。
ＳＩＣ４０内での種々の型の事象の発生を示すのに、ステータス・ビットが用いられる。ＳＩＣ４０のハードウェアだけがステータス・ビットを主張する。主張された状態をステータス・ビットに書き込むのは無意味である。ステータス・ビットを否定するためには、主張された状態で読み込まれなければならず、否定された値はそのビットに書き込まれなければならない。この方法は、「標準機構」と呼ばれる。ＣＰＵがそのステータスを読み込む時とそのビットを否定してクリアする時との間で、ステータス・ビットを設定するチャネル事象が起こると、ステータス・ビットは主張されたままである。これは、新しいステータス事象が起こりＣＰＵはレジスターから読み込まなかったことを示す。
ここで図８に進み、そこには、スパーク統合チャネル制御レジスター０、そのリセット状態及び、中間的な場合においてビット・フィールドが参照するデータ・レジスターのビット・フィールド・エンコードが示されている。ここで、
COE：    シリンダー出力イネーブル
0-作用無し
1-シリンダー入力事象発生に際して出力を生成
FECTB：  第１エッジ・キャプチャー・タイムベース
SECTB：  第２エッジ・キャプチャー・タイムベース
FEMTB：  第１エッジ・マッチ・タイムベース
SEMTB：  エンド角度マッチ・タイムベース
DTB：    デマルチプレクサ・タイムベース
12/16U：12/16-ビット・マッチ・アッパ（FEM）
12/16L：12/16-ビット・マッチ・ロア（SEM）
0-16-ビット・マッチ
1-12-ビット・マッチ
DOCI：   シリンダー入力におけるディセーブル
0-作用無し
1-シリンダー入力事象においてＳＩＣをディセーブル
CC：     キャプチャー制御
00-ピン遷移全てを連続捕捉
01-最初の２つのピン遷移を単一捕捉
10-通常ピン遷移だけを捕捉
11-シリンダー入力事象まで全てのピン遷移を捕捉
CSTU：   カウンター停止アッパ（UCNT）
CSTL：   カウンター停止ロア（LCNT）
0-作用無し／インクリメント再開
1-カウンター停止及びマッチの不能化
CLKU：   クロック・アッパ（UCNT）
CLKL：   クロック・ロア（LCNT）
000-システム・クロック／２
001-4MHz（水晶発振周波数）
010-エンジニアリング・クロック（1MHz）
011-エンジニアリング・クロック/4
100-エンジニアリング・クロック/16
101-エンジニアリング・クロック/1024
110-フィルター処理されたＣＰＳ歯事象
111-度クロック・チック
図９は、スパーク統合チャネル制御レジスター１、そのリセット状態及び中間的な場合においてビット・フィールドが参照するデータ・レジスターのビット・フィールド・エンコードを示す。ここで、
CLU：    カウンター・レベル・アッパ（UCNT）
CLL：    カウンター・レベル・ロア（LCNT）
0X-ディセーブル
10-出力がローの間、カウント
11-出力がハイの間、カウント
CYIE：   シリンダー入力エッジ
00-ディセーブル
01-立ち上がりエッジ
10-立ち下がりエッジ
11-両方のエッジ
TOCI：    シリンダー入力の遷移
0-転送を禁止
1-シリンダー入力事象においてNFE/NSEをFEM/SEMへ転送
DMXC：デマルチプレクサー制御
0-de-muxのユーザー定義制御
1-de-muxの自動制御
DMXL：   デマルチプレクサー選択ラインがデマルチプレクサー選択ラインの値を定義する。
MDME/RSEME：最大ドウエル・マッチ・エッジ／再スパーク第２エッジ・マッチ・エッジ
最大ドウエル・マッチ・エッジ（通常パルス）：
000-MDM/RSEMディセーブル
001-ピンに対する立ち上がりエッジ、ステータスの切り換え無し
010-ピンに対する立ち下がりエッジ、ステータスの切り換え無し
011-ピンに対する立ち下がりエッジ、ステータスの切り換え無し
100-ピンに対するエッジ無し、ステータスを切り換える
101-ピンに対する立ち上がりエッジ、ステータスを切り換える
110-ピンに対する立ち下がりエッジ、ステータスを切り換える
111-ピンに対する立ち下がりエッジ、ステータスを切り換える
再スパーク第２エッジ・マッチ（再スパークパルス）：
X00-ディセーブル
X01-ピンに対する立ち上がりエッジ
X10-ピンに対する立ち下がりエッジ
X11-ピンに対する立ち下がりエッジ
RFEME：  再スパーク第１エッジ・マッチ（FRFEM/RFEM）
SEME：   第２エッジ・マッチ・エッジ
FEME：   第１エッジ・マッチ・エッジ
00-ディセーブル
01-ピンに対する立ち上がりエッジ
10-ピンに対する立ち下がりエッジ
11-ピンに対する立ち下がりエッジ
FFEM：   フォース第１エッジ・マッチ
FSEM：   フォース第２エッジ・マッチ
RFFEM：  再スパーク・フォース第１エッジ・マッチ      （FRFEM/RFEM）
FMDM/RFSEM：フォース最大ドウエル・マッチ／再スパーク・フォース第２エッジ・マッチ
0-作用無し
1-フォース・マッチ事象
CE：     キャプチャー・エッジ
0-FECが立ち上がりエッジを把捉
SECが立ち下がりエッジを捕捉
1-FECが立ち下がりエッジを捕捉
SECが立ち上がりエッジを捕捉
RS：     反復スパーク
0-通常スパーク・モード
1-反復スパーク・モード
図１０はスパーク統合チャネル・ステータス・レジスター、そのリセット状態及び及び中間的な場合においてビット・フィールドが参照するデタ・レジスターのビット・フィールド・エンコードを示す。ここで、
DMXS：   デマルチプレクサー選択ライン・ステータスがデマルチプレクサー選択ラインの状態を反映する
IZSU：   ゼロ・ステータス・アッパ（UCNT）までインクリメント
IZSL：   ゼロ・ステータス・ロア（LCNT）までインクリメント
0-カウンターがオーバーフローしていない
1-カウンターがオーバーフローした
FECS：   第１エッジ・キャプチャー・ステータス
SECS：   第２エッジ・キヤプチャー・ステータス
0-キャプチャーが起こっていない
1-キャプチャーが起こった
FEMS：   第１エッジ・マッチ・ステータス
SEMS：   第２エッジ・マッチ・ステータス
RFEMS：  再スパーク第１エッジ・マッチ・ステータス
MDMS/FSEMS：最大ドウエル・マッチ・ステータス／再スパーク第２エッジ・マッチ・ステータス
0-マッチが起こっていない
1-マッチが起こった
CIS：    シリンダー入力ステータス
0-シリンダー入力が起こっていない
1-シリンダー入力が起こった
MDTS：   最大ドウエル切り換えステータス
0-最大ドウエル信号の切り換えが起こっていない
1-最大ドウエル信号の切り換えが起こった
FECF：   第１エッジ・キャプチャー・フラグ
SECF：   第２エッジ・キャプチャー・フラグ
0-キャプチャーが起こっていない
1-キャプチャーが起こった
FEMF：   第１エッジ・マッチ・フラグ
SEMF：   第２エッジ・マッチ・フラグ
RFEMF：  再スパーク第１エッジ マッチ・フラグ
MDMF/FSEMF：最大ドウエル・マッチ・フラグ／再スパーク第２エッジ・フラグ
0-マッチ事象が起こったかもしれないが消去された
1-マッチ事象が起こった
以下は、データ移動、入力事象適格性、マッチ制御、カウンター制御及び出力事象生成であるチャネル作動に関して、５つの大分類に分けられたビット・フィールドの全ての詳細な説明である。
データ移動及び制御
データ移動制御フィールドは第１エッジ・マッチ及び第２エッジ・マッチ・レジスターへのデータの移動を制御し、キャプチャー動作を選択し、キャプチャー・ステータスを提供し、そしてマッチ、キャプチャー及びＴＢＣＣ＿ＭＣ（タイマー・バス・チャネル係数カウント）値のためにタイムベースを選択する。
第１エッジ・キャプチャー及び第２エッジ・キャプチャー・レジスターは、選択された出力事象のエッジに際して、時間又は角度ベースを捕捉する。データ転送ビット・フィールドに伴なうロジックが、以下に説明する様に、図１１に示されている。
シリンダー入力の転送（ＴＯＣＩ）ビット６０が、次第１エッジ・レジスター６２及び次第２エッジ・レジスター６４からそれぞれ第１エッジ・マッチ・レジスター６６及び第２エッジ・マッチ・レジスターへの３２ビット転送を可能とする。セットされた時には、ＴＯＣＩ６０はシリンダー入力事象が起こったのに応じて転送が起こるのを可能とする。クリアーされた時には、転送は起こらない。ＣＰＵが、ホールディング・レジスターの代わりに、マッチ・レジスターへデータを直接書き込む場合には、このビットは最初にクリアされホールディング・レジスターがデータを上書きすることを防止するべきである。リセットに応じてＴＯＣＩ６０はクリアされる。
キャプチャー・エッジ（ＣＥ）ビット７０は、タイマー・バスからのタイムベースの捕捉をキャプチャー・レジスターに開始される出力事象エッジを選択する。このビット・フィールドは、ＳＩＣ４０全体に対して、第１又は第２エッジが参照し、マッチ・ビット・フィールドを適切にクリアするために正確にプログラムされなければならないエッジ（立ち上がり又は立ち下がり）がどれかについての情報を提供する。
キャプチャー制御（ＣＣ）ビット・フィールド７２は、どのチャプチャーがＳＩＣ４０によって実行されるべきかを選択する。ＳＩＣ４０の中には４つの型のキャプチャーがある。つまり、ＳＩＣ４０により生成されたピン遷移の全てのキャプチャー、シングル・キャプチャー（ＦＥＣ及びＳＥＣで各々一回のキャプチャー）、通常パルス・ピン遷移のみのキャプチャー（つまり再スパークパルス・エッジは捕捉されない）及びシリンダー入力事象までの全てのピン遷移のキャプチャーである。ＣＰＵがＳＩＣ４０をシングル・キャプチャーにプログラムすると、ＳＩＣ４０のキャプチャー・レジスターはＳＩＣ４０によって生成された次に２つのピン遷移を捕捉する。
ＣＣビット・フィールド７２が０１又は１１にセットされる場合には、ＦＥＣＳ及びＳＥＣＳビット・フィールドはキャプチャーを制御するのに用いられる。ＣＣビット・フィールドが０１又は１１にセットされた時には、ＦＥＣＳ及びＳＥＣＳビット・フィールドはハードウェアによって同時にクリアされる。標準的な機構を用いてのＦＥＣＳ又はＳＥＣＳをクリアするＣＰＵの働きは、ＣＣビット・フィールドが０１又は１１にセットされた時に各々第１エッジ・キャプチャー又は第２エッジ・キャプチャー・レジスターを再イネーブルするのに必要である。キャプチャー・ステータス・ビットをクリアするのと同様に、キャプチャー・レジスターがディセーブルされた（つまりＣＣが０１又は１１で各々２つのキャプチャーが起こったか又はシリンダー入力事象が起こった）時には、キャプチャー制御ビット・フィールドを別のモードに書き込むことによりきゃぶちゃー・レジスターが再イネーブルされる。（つまりＣＣがシングル・キャプチャーに設定されていれば、ＣＣの連続キャプチャーへの設定はキャプチャー・レジスターを再イネーブルすることになる。キャプチャー制御ビット・フィールドはリセットに際してクリアされる。
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ＣＣビット・フィールドが１１に設定されていると、ＣＰＵはシリンダー入力ステータス（ＣＩＳ）ビットをクリアすべきである。シリンダー入力事象に際してキャプチャーがディセーブルされるので、ＣＰＵは何時シリンダー入力事象が起こったか、を知る必要がある。つまりシリンダー入力事象がＣＩＳビットをセットする。それで、ＣＣビット・フィールドを１１に設定する時には、ＣＰＵはＣＩＳビットをクリアし、何時キャプチャーがディセーブルされたかを知るためにＣＩＳビットを支えなければならない。
ＦＥＣＳ及びＳＥＣＳは各々、第１エッジ・キャプチャー事象及び第２エッジ・キャプチャー事象の発生を示すステータス・ビットである。ＦＥＣＳ又はＳＥＣＳビットはキャプチャーの発生に際してセットされＣＰＵの働きによりクリアされるまでセットされている。ＦＥＣＳ及びＳＥＣＳビットのクリアには標準的な機構が用いられる。ＦＥＣＳ及びＳＥＣＳをクリアするこのＣＰＵの働きは、キャプチャー制御（ＣＣ）ビット・フィールドが０１から１１にセットされた時にキャプチャー・レジスターを再イネーブルするのに必要とされる。また、キャプチャー制御（ＣＣ）ビット・フィールドが０１又は１１にセットされる時には、ＦＥＣＳ及びＳＥＣＳビット・フィールドが同時にクリアされる。
キャプチャー・エッジ・フラグ・ビット、ＦＥＣＦＲ及びＳＥＣＦは、各々第１エッジ・キャプチャー事象及び第２エッジ・キャプチャー事象の発生を示すフラグ・ビットである。しかしながら、ＦＥＣＦ及びＳＥＣＦビットは、クリアするのにＣＰＵの働きを必要とするステータス・ビットとして作用するのではない。これらのビットは、各キャプチャーの後でＣＰＵがそれらをクリアするのを必要とする事無しに、キャプチャー・レジスターの最近のステータスを提供する。それにより、これらのビットはＣＰＵに対して読み込み専用である。
第２エッジ・キャプチャーに際してＳＥＣＦがセットされるので、それは第１エッジ・キャプチャーに際してクリアされる。第１エッジ・キャプチャーに際してＦＥＣＦがセットされるので、それは第２エッジ・キャプチャーに際してクリアされる。ＤＯＣＩはこれらのビットのセット又はクリアに対して影響しない。ＦＥＣＦ及びＳＥＣＦはリセットに際してクリアされる。
キャプチャー・タイムベース（ＦＥＣＴＢ及びＳＥＣＴＢ）ビット・フィールドは、キャプチャー・レジスターに付随するタイムベースの独立制御を提供する。これらのビットは、タイマー・バス上の８つのタイムベースの内のどれが捕捉されるかを選択する。ＦＥＣＴＢ及びＳＥＣＴＢビット・フィールドは各々第１エッジ・キャプチャー及び第２エッジ・キャプチャーを制御する。ＦＥＣＴＢ及びＳＥＣＴＢビット・フィールドはリセットに際してクリアされる。
マッチ・タイムベース（ＦＥＭＴＢ及びＳＥＭＴＢ）ビット・フィールドは、等マッチ・レジスターに付随するタイムベースの独立制御を提供する。これらのビットは、タイマー・バス上の８つのタイムベースのいずれが比較に用いられるかを選択する。ＦＥＭＴＢ及びＳＥＭＴＢビット・フィールドは各々第１エッジ・マッチ及び第２エッジ・マッチ・レジスターを制御する。ＦＥＭＴＢ及びＳＥＭＴＢビットフィールドはリセットに際してクリアされる。
デマルチプレクサー・タイムベース（ＤＴＢ）ビット・フィールドは、タイマー・バス制御チャネル係数カウント（ＴＢＣＣ＿ＭＣ）信号と共にエンコードされた上４つのビットを持つ１６ビットタイムベースに対して、８つのタイムベースのいずれが対応するかを特定する。ＴＢＣＣ＿ＭＣ信号は、ピン・バス・デマルチプレクサーを制御する。このタイムベース選択ビット・フィールドはＴＢＣＣ＿ＭＣ値に付随するタイムベースの独立制御を可能とする。ＤＴＢはリセットに際してクリアされる。
入力事象制御及びステータス・フィールド
入力事象は、入力状態バス・ライン上での特定の遷移の発生により適格化される。このチャネルはスパーク用だけに用いられるので、入力事象のソースをプログラムする柔軟性を必要としない。入力事象信号は入力ステータス・バス・ライン６、シリンダー事象（ＣＹＬ）に配線（マスク・プログラム）される。入力事象制御及びステータス・フィールドは、入力事象エッジの選択、チャネルのディセーブルの制御及び入力事象ステータスの提供に反応する。
シリンダー入力事象及び以上マッチ事象が同時に起こる場合には、以上マッチ事象は無視されることになる。（つまり、付随したマッチ・ステータス・ビットがセットされず、エッジが生成されず、マッチ事象がチャネル動作に影響しない）
シリンダー入力エッジ（ＣＹＩＥ）ビット・フィールドは、遷移があれば、その内のどれが、配線（マスク・プログラム）された入力ステータス・バス・ライン６、シリンダー事象（ＣＹＬ）上に発生した入力事象に対応するかを定義する。ＣＹＬ信号による適格化された入力事象の発生は、シリンダー入力事象と呼ばれる。シリンダー入力事象の主な目的は、新しいピン事象ラインを新しいパラメーターで駆動し、現在のピン事象ラインをオフにする様にＳＩＣに命令することである。（つまり、シリンダー入力事象の発生に際して、ＤＭＸＳビット・フィールドにより示されたピン・ライン上に第２エッジを押しやるべきである）ＣＰＵがＳＩＣ４０の行き先を制御しているならば、シリンダー入力事象の発生が、ＳＩＣ４０に出力を新しいピンへ切り換えさせない。
通常スパーク・モードにおいて、シリンダー入力事象は、タイマー・バス制御チャネル係数カウント（ＴＢＣＣ＿ＭＣ）値がデコードされＳＩＣ４０が駆動しているピンを特定するのに用いられる様にすることが出来る。また、シリンダー入力事象は以下の事象を起こさせ得ることが出来る。第２エッジ・マッチ・エッジ（ＳＥＭＥ）ビット・フィールドにより特定されたエッジをＤＭＸＳビット・フィールドにより示されたピンへ押しやること、データ転送を開始すること及びチャネル作動を不能とすることである。
ＳＩＣ４０が反復スパーク・モードにある場合、シリンダー入力事象の発生がＳＩＣ４０が再スパークを発生するのを止めさせ、シリンダー入力事象の発生は、新しいピンが駆動される様にすることが出来る。反復スパーク・モードにおいて、シリンダー入力事象の発生は、以下の例外を除いて、通常スパーク・モードにおけるのと同じ様にＳＩＣ４０に影響する。シリンダー入力事象に応じて、再スパーク第１エッジ・マッチ、再スパーク第２エッジ・マッチ及びアッパ・カウンターがディセーブルされ、シリンダー入力事象に応じて、最大ドウエル・マッチ及び第１再スパーク第１エッジ・マッチ・レジスターがイネーブルされる。（そして第２エッジ・マッチ・レジスターは、通常パルスを打ち切った最大ドウエル・マッチ事象によりディセーブルされた場合には、イネーブルされる）
シリンダー入力事象の発生に際してＳＩＣ４０がディセーブルされると、シリンダー入力上のディセーブル（ＤＯＣＩ）ビット・フィールドが選択する。セットされると、ＤＯＣＩは、シリンダー入力事象が起こった時に、レジスター、カウンター及びシリンダー入力事象ロジックの全てをディセーブルする。ＳＩＣ４０がディセーブルされると、ＳＩＣ４０は出力を駆動せず、いかなるマッチ事象も認識せず、カウンターをインクリメントせず、入力事象の認識をせず、ＳＩＣ４０に新しい出力ピン事象ラインを駆動させることをせず、またデータの転送もしない。一旦、ＳＩＣ４０がディセーブルされると、ＣＰＵは、チャネルを再イネーブルするために、標準的な機構を用いて、シリンダー入力ステータス（ＣＩＳ）ビットをクリアしなければならない。また、ＳＩＣ４０がディセーブルされていれば、ＤＯＣＩビット・フィールドをクリアすることはチャネルの再イネーブルをすぐに行なうことになる。ＤＯＣＩビット・フィールドはクリアされると、チャネル動作に対して作用しない。
ＤＯＣＩは、シリンダー入力事象の作用のすぐ後にのみチャネルをディセーブルする。それで、シリンダー入力事象の発生の結果として、出力事象が生成され得て、キャプチャーが起こり得て、新しいピンが駆動され、そして転送が起こり得て、この後でＳＩＣ４０がディセーブルされる。ＳＩＣ４０が反復スパーク・モードにありＳＩＣ４０がディセーブルされた場合には、ＳＩＣ４０の再イネーブルに際して、第１再スパーク・ロー時間マッチ及び最大ドウエル・マッチ・レジスターがイネーブルされそしてアッパ・カウンターはディセーブルされる。また、ＤＯＣＩビットは、ＳＩＣ４０が出力ピン事象バス・ラインを駆動し終わった後でＳＩＣ４０をディセーブルすることによって、「ワンショット」動作をシミュレートするのに用いられる。ＤＯＣＩはリセットに際してクリアされる。
シリンダー入力ステータス（ＣＩＳ）ビットは、ＣＩＳをクリアしたＣＰＵの働きの最後からシリンダー入力事象が起こったことを示す。ＣＹＩＥビット・フィールドと共に選択された遷移が配線（マスク・プログラム）された入力ステータス状態バス・ライン、シリンダー事象（ＣＹＬ）上において起こる時に、ＣＩＳがセットされる。ＣＩＳビットは標準的な機構によりクリアされ、ＣＩＳビットはまた、ＤＯＣＩビット・フィールドのセットに際してクリアされる。ＤＩＣＵビット・フィールドがセットされた時に、ＣＩＳビットをクリアするＣＰＵの働きが、チャネルがシリンダー入力事象の発生によりディセーブルされた後で、ＳＩＣ４０を再イネーブルするのに必要である。ＣＩＳはリセットに際してクリアされる。
マッチ制御及びステータス・フィールド
マット制御及びステータス・フィールドは、マッチ・レジスターを制御するのに用いられる。これらのフィールドは、マッチ出力ステータスを供給し、出力事象エッジを定義し、マッチ事象を起こし、マッチ事象をディセーブルし、そしてマッチの大きさを決定する。
４つの以上マッチ・データ・レジスターは２つの以上コンパレーター及び付随するビット・フィールドを「分け合う」。通常動作においては、最大ドウエル・マッチ・レジスターはロア・カウンターと比較され、第１再スパーク第１エッジ・マッチ・レジスターはアッパ・カウンターと比較される。ＳＩＣ４０が通常スパーク・モードにある場合には、第１再スパーク第１エッジ・マッチ・レジスターはソフトウェアによってディセーブルされるべきである。反復スパーク・モード中において、第１再スパーク第１エッジ・マッチ事象は以上コンパレーターを切り換え、再スパーク第１エッジ・マッチ及び再スパーク第２エッジ・マッチ・レジスターがカウンターに対して比較される様にする。シリンダー入力事象は以上コンパレーターを第１スパーク第１エッジ・マッチ及び最大ドウエル・マッチ・レジスターがカウンターと比較される様に切り換える。また、反復スパーク・モードにおいては、最大ドウエル・マッチ事象が現在の出力パルスを打ち切る場合には、「自然の」第２エッジ・マッチ事象（つまりマッチ・レジスター値が選択されたタイムベース値に等しい）は次のシリンダー入力事象が発生するまで出力エッジを生成するのを禁止される。「強制された」第２エッジ・マッチ事象は出力エッジを発生するのを許容される。
以上マッチ・レジスターは、それが比較されるカウンターがディセーブル又は停止されていたとしても、マッチを主張しない。それで、カウンターに付随する以上マッチ・レジスターがマッチする前に当該カウンターをディセーブルするエッジがＳＩＣ４０により駆動されるならば、付随する以上マッチ・レジスターはカウンターが再イネーブルされる前はマッチし得ない。（つまり、反対側のエッジはＳＩＣ４０により駆動される）
マッチ・フラグ・ビットはマッチ事象の発生を示す。しかしながら、マッチ・フラグ・ビットはクリアするのにＣＰＵの働きを必要とするステータス・ビットとしては機能しない。マッチ・フラグ・ビットはマッチ事象の発生に際してセットされ、そしてハードウェアがそれをクリアするまでセット状態のままである。これらのビットは、各マッチの後でそれらをクリアするのにＣＰＵを必要とすることなしにチャネルの最新ステータスを発する。それで、マッチ・フラグ・ビットはＣＰＵに対しては読み出し専用である。
ＳＥＭＦ及びＭＤＭＦ／ＲＳＥＭＦは第１エッジ出力事象に際してクリアされる。これらのフラグは、（第２エッジ）マッチ事象が第２エッジ・マッチ又は最大ドウエル・マッチ／再スパーク第２エッジ・マッチ・レジスターにより生成されたかを示し、これらは、第１エッジ出力の発生に際してクリアされなければならない。ＦＥＭＦ及びＲＦＥＭＦは第２エッジ出力事象に際してクリアされる。これらのフラグは、（第１エッジ）マッチ事象が第１エッジ・マッチ又は第１再スパーク第１エッジ・マッチ／再スパーク第１エッジ・マッチ・レジスターにより生成されたかを示し、これらは、第２エッジ出力の発生に際してクリアされなければならない。シリンダー入力事象上のディセーブル・ビット・フィールドは、これらのビットのセット又はクリアのいずれかに影響することはない。マッチ・フラグ・ビットは、第１エッジが立ち上がりなのか立ち下がりなのかについて及び第２エッジが立ち上がりなのか立ち下がりなのかについて判断するために、キャプチャー・エッジ（ＣＥ）ビットを用いる。
以下は、いずれのレジスターが、ＳＩＣ４０中の４つのマッチ・フラグ・ビットの各々を制御するかを示す。（再スパーク第１エッジ・マッチ・レジスターはＲＦＥＭＦに作用し再スパーク第２エッジ・マッチ・レジスターは反復スパーク・モードにおいてのみ第１再スパークオフ時間マッチ事象及びシリンダー入力事象の発生の間でＭＤＭＦ／ＲＳＥＭＦに作用する）：
FEMF        -    第１エッジ・マッチ
SEMF        -    第２エッジ・マッチ
RFEMF       -    第１再スパーク第１エッジ・マッチ／再スパーク第１エッジ・マッチ
MDMF/RSEMF  -    最大ドウエル・マッチ／再スパーク第２エッジ・マッチ
マッチ・ビット・ファイルはリセットに際してクリアされる。
マッチ・ステータス・ビットはマッチ事象の発し得を示す。マッチ・ステータス・ビットはマッチ事象の発生に際してセットされる。マッチ・ステータス・ビットをクリアするのに標準的な機構が用いられる。以下は、いずれのレジスターが、ＳＩＣ４０中の４つのマッチ・フラグ・ビットの各々を制御するかを示す。（再スパーク第１エッジ・マッチ・レジスターはＲＦＥＭＳに作用し再スパーク第２エッジ・マッチ・レジスターは反復スパーク・モードにおいてのみ第１再スパークオフ時間マッチ事象及びシリンダー入力事象の発生の間でＭＤＭＳ／ＲＳＥＭＳに作用する）：
FEMS        -    第１エッジ・マッチ
SEMS        -    第２エッジ・マッチ
RFEMS       -    第１再スパーク第１エッジ・マッチ／再スパーク第１エッジ・マッチ
MDMS/RSEMS  -    最大ドウエル・マッチ／再スパーク第２エッジ・マッチ
マッチ・ステータス・ビット・フィールドはリセットに際してクリアされる。
マッチ・エッジ・ビット・フィールドはマッチ事象用に生成される出力事象の型を選択する。また、シリンダー出力イネーブル（ＣＯＥ）ビットがセットされると、ＳＥＭＥビット・フィールドはシリンダー入力事象の発生により生成されたエッジを選択する。第１エッジ・マッチ事象、第２エッジ・マッチ事象、第１再スパーク第１エッジ・マッチ事象及びシリンダー入力事象により生成された出力事象は、コイル駆動（ＣＤｘ）信号へと送られる。そのマッチ・エッジ・ビット・フィールドがクリアされる時には、マッチ・レジスターがディセーブルされる。
また、反復スパーク・モードにおいては、最大ドウエル・マッチ事象が現在の出力パルスを打ち切る場合には、「自然の」（つまりマッチ・レジスター値が選択されたタイムベース値に等しい）第２エッジ・マッチ事象は次のシリンダー入力事象が発生するまで、ＳＥＭＥの状態に関わらず、出力エッジを生成するのを禁止される。「強制された」第２エッジ・マッチ事象はＳＥＭＥにより決定された出力エッジを発生するのを許容される。
以下は、いずれのレジスターが、ＳＩＣ４０中の３組のマッチ・エッジ・ビット・フィールドの各々により制御されるかを示す。（再スパーク第１エッジ・マッチ・レジスターは反復スパーク・モードにおいてのみ第１再スパークオフ時間マッチ事象とシリンダー入力事象の発生の間でＲＦＥＭＥに作用する）：
FEME        -    第１エッジ・マッチ
SEME        -    第２エッジ・マッチ
RFEME       -    第１再スパーク第１エッジ・マッチ／再スパーク第１エッジ・マッチ
マッチ・エッジ・ビット・フィールドはリセットに際してクリアされる。
最大ドウエル・マッチ・エッジ（ＭＤＭＥ）は、コイル駆動（ＣＤｘ）信号上の最大ドウエル・マッチ事象及び最大ドウエル（ＭＤ）信号により生成されるのはいずれの出力エッジかを決定する。最大ドウエル（ＭＤ）信号（出力ステータス事象ライン７）が最大ドウエル・マッチ事象に際して切り換わる場合には、ＭＤＭＥビット・フィールドの最も重要なビットが選択する。ＭＤＭＥビット・フィールドの最も重要でない２つのビットは、最大ドウエル・マッチ事象に際して、コイル駆動（ＣＤｘ）信号（出力ピン事象ライン０から７）に送られるエッジがあれば、それはどれかを選択する。最大ドウエルマッチ・エッジ・ビット・フィールドは、再スパーク・モードにおいて、再スパーク第１エッジ・マッチ事象とシリンダー入力事象との間でチャネル動作に作用するのが禁止される。
再スパーク第２エッジ・マッチ・エッジ（ＲＳＥＭＥ）は、再スパーク第２エッジ・マッチ事象に際してコイル駆動（ＣＤｘ）信号（出力ピン事象ライン０から７）に送られるエッジがあれば、それはどれかを選択する。再スパーク第２エッジ・マッチ・エッジ・ビット・フィールドは、シリンダー入力事象と第１再スパーク第１エッジ・マッチ事象との間の再スパーク・モード及び通常スパーク・モードにおいて、チャネル動作に影響するのが禁止される。
最大ドウエル・マッチ・エッジ／再スパーク第２エッジ・マッチ・エッジ・ビット・フィールドがクリアされれば、最大ドウエル・マッチ／再スパーク第２エッジ・マッチ・レジスターはディセーブルされる。ＭＤＭＥ／ＲＳＥＭＥはリセットに際してクリアされる。
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フォース・マッチ事象ビット・フィールドはＣＰＵがコンパレーターを上書きすることによってすぐにマッチ事象を強行するのを許容する。セットされた時には、付随するマッチ・エッジ・ビット・フィールド値に関わらずそしてマッチ・インターロックに関わらず、フォース・マッチがマッチ事象を強行する。真の比較の結果としてマッチ事象が自然に起こった様に、この強行されたマッチ事象は付随するマッチ・ステータス・ビットをセットし、付随するフラグ・ビットをセットし、そしてマッチ事象に付随する他のいかなる動作をも強行する。（つまり、第１再スパーク第１エッジ・マッチが反復スパーク・モードにおいて強行される場合には、再スパーク第１エッジ・マッチ及び再スパーク第２エッジ・マッチ・レジスターはイネーブルされる）
マッチ・エッジ・ビット・フィールドがクリアされなければ、強行されたマッチ事象もマッチ・エッジ・ビット・フィールドによってプログラムされた通りに出力を発生する。ハードウェアはこのビットがマッチ事象を強行した後でそれを自動的にクリアする。（つまりフォース・マッチ・ビットはＣＰＵによってのみセットされ、ＳＩＣ４０によってのみクリアされる）フォース・マッチ・ビットがＳＩＣ４０の動作中に作用しない唯一の時間は、それらがクリアされているか又はＳＩＣがディセーブルされている場合である。
以下は、いずれのレジスターが、ＳＩＣ４０中の４つのフォース・マッチ・ビットの各々により制御されるかを示す。（再スパーク第１エッジ・マッチ・レジスターはＲＦＦＥＦに作用し、再スパーク第２エッジ・マッチ・レジスターは反復スパーク・モードにおいてのみ第１再スパークオフ時間マッチ事象とシリンダー入力事象の発生の間でＦＭＤＭ／ＲＦＳＥＭに作用する）：
FFEM        -    第１エッジ・マッチ
FSEM        -    第２エッジ・マッチ
RFFEM       -    第１再スパーク第１エッジ・マッチ／再スパーク第１エッジ・マッチ
FMDM/RFSEM  -    最大ドウエル・マッチ／再スパーク第２エッジ・マッチ
フォース・マッチ・ビット・フィールドはリセットに際してクリアされる。
１２／１６ビット・マッチ（１２／１６Ｕ及び１２／１６Ｌ）ビット・フィールドは、等マッチ・レジスターが、タイマー・バスのアッパ若しくはロアの１６ビットに対してか又は最も重要でないアッパ若しくはロアの１２ビットに対してのみ比較しているのかを判断する。高次元４ビット中のシリンダー情報を運ぶ度タイムベースがあるので、比較動作は１２ビットだけで良い。１２／１６Ｕが第１エッジ・マッチ・レジスターを制御し、１２／１６Ｌが第２エッジ・マッチ・レジスターを制御する。１２／１６Ｕ及び１２／１６Ｌはリセットに際してクリアされる。
アップ・カウンター制御及びステータス・フィールド
アップ・カウンター制御及びステータス・フィールドは２つの１６ビット・カウンターを制御するのに用いられる。これらのフィールドは、カウンターに対して以下の作用をする。カウント源を選択し、カウント・イネーブルを制御し、停止カウント機能を制御し、そしてゼロ・ステータスへのインクリメントをする。
カウンターは以上マッチ・レジスターに対して比較される。ＳＩＣ４０に与えられたカウンター・インクリメントは選択されたレベルを出力事象ロジックに送り、カウンターは停止又はディセーブルされず、カウンターに付随した以上マッチ・レジスターはマッチすることがない。カウンターが停止又はディセーブルされると、以上マッチ・レジスターはマッチ事象を主張する。初期化においては、ＳＩＣ４０が駆動するピンのレベルに関わらず、ＳＩＣ４０によってエッジが生成されるまで、カウンターはインクリメントを開始はしない。
反復スパーク・モードにおいて、アッパ・カウンターは、シリンダー入力事象の発生に際してディセーブルされ、第２エッジ・マッチ事象又は最大ドウエル・マッチ事象により、どちらが最初であろうと、イネーブルされる。
カウンターは、出力レベルによってインクリメントがイネーブルされると、自動的にクリアされる。カウンターは、出力レベルが変化するか又はカウンターに付随する以上マッチ・レジスターが真の比較を主張するまで、インクリメントする。
クロック・ビット・フィールドＣＬＫＵ及びＣＬＫＬは、各々アッパ・カウンター及びロア・カウンターからの８つのクロック源の内の一つを選択する。選択されたクロック源はカウンターがイネーブルされた時にそれをインクリメントする。ＣＬＫＵ及びＣＬＫＬビット・フィールドはリセットに際してクリアされる。
カウンター・レベル・ビット・フィールドＣＬＵ及びＣＬＬは、いずれかの出力事象レベルが各々アッパ・カウンター及びロア・カウンターのインクリメントをイネーブルする場合いずれがそうなのかを選択する。出力事象レベルは出力事象ロジックにより出力ピン事象バスへ送られるロジック状態である。カウンターは、出力事象レベルが変化するか又はカウンターに付随した以上マッチ・レジスターがマッチするまで、インクリメントする。ＣＬＵ又はＣＬＬビット・フィールドの最も重要なビットがクリアされた場合には、各カウンターはディセーブルされている。反復スパーク・モードにおいて、アッパ・カウンターは、ＣＰＵビット・フィールドによりプログラムされたレベルに基づいて、第２エッジ・マッチ事象又は最大ドウエル・マッチ事象のいずれか最初に起こった方とシリンダー入力事象のみとの間で、インクリメントする。そうでなければ、アッパ・カウンターはディセーブルされる。ＣＬＵ及びＣＬＬはリセットに際してクリアされる。
カウンター停止ビットＣＳＴＵ及びＣＳＴＬは、アッパ・カウンター及びロア・カウンターを、各々インクリメントを停止させそして現在のカウント値を保持させる。ＣＰＵがＣＳＴＵ又はＣＳＴＬをセットする時には、各々のカウンターはインクリメントを停止してカウント値のクリアは行なわない。出力事象レベルにおける変化は、停止させられたカウンターへの作用を持たない。カウンターに付随するマッチ・レジスターもまたディセーブル状態になる。例えば、ＣＳＴＵがセットされると、第１の再点火第１エッジ・マッチ（及び再点火第１エッジ・マッチ）はディセーブルされる。ＣＳＴＵ又はＣＳＴＬビットがクリアされると、カウンターはイネーブルされればインクリメントするのを再開し、ディセーブルされればカウント値を保持しインクリメントしない。ＣＳＴＵ及びＣＳＴＬはリセットに際してクリアされる。
ゼロ・ステータス・ビットへのインクリメントＩＺＳＵ及びＩＺＳＬは、ゼロ・ステータス・ビットへのインクリメントをクリアした最後のＣＰＵの働きからカウンターがオーバーフローしたかどうかを示す。ＩＺＳＵはアッパ・カウンターがカウント値$FFFFを越えてインクリメントした事によってセットされる。ＩＺＳＬはロア・カウンターがカウント値$FFFFを越えてインクリメントした事によってセットされる。通常動作中において、ＳＩＣ４０が正しくプログラムされていれば、いずれかのカウンターのオーバーフローはＳＩＣ４０が修正出来ない故障状態であると見なされて、故障を直すためにＣＰＵの介入が求められる。
出力事象制御フィールド
出力事象制御フィールドは、出力事象の生成を制御するのに用いられる。これらのフィールドはＳＩＣ４０に以下の作用をする。出力事象ステータスを提供し、シリンダー入力事象の発生に際して出力事象の生成を可能とし、出力事象の行き先を制御しそして動作のチャネル・モードを特定する。
ＳＩＣの中には２つの出力事象ロジック・ブロックつまりトグル事象ロジック及び出力事象ロジックである。出力事象ロジックは出力を出力ピン事象バスにピン・バス・デマルチプレクサーを介して出力を送る。ピン・バス・デマルチプレクサーは、コイル駆動（ＣＤｘ）信号を８個の別々のピン・バス・ラインが順番に送る。コイル駆動（ＣＤｘ）信号へ送られた出力は、コイル駆動出力と呼ばれる。出力事象ロジック・ブロックは、マッチ・レジスター及びシリンダー入力事象の全てから、その入力を受ける。
トグル事象ロジックは最大ドウエル（ＭＤ）信号を駆動する。トグル事象ロジックはトグルの唯一の出力事象である。トグル事象ロジックは最大ドウエル・マッチ・レジスターからのみ入力を受ける。
最大ドウエル・トグル・ステータス・ビットＭＤＴＳは、ＭＤＴＳをクリアした最後のＣＰＵの働きの後で最大ドウエル（ＭＤ）信号にトグルが起こった事を示す。ＭＤＴＳは、最大ドウエル・マッチ・エッジ（ＭＤＭＥ）ビット・フィールドの中の最も重要なビットがセットされる時にのみ最大ドウエル・マッチ事象によりセットされる。ＭＤＴＳビットのクリアには標準的な機構が用いられる。ＭＤＴＳはリセットに際してクリアされる。
シリンダー出力イネーブル・ビットＣＯＥは、シリンダー入力事象の発生に際して出力事象が生成されたかを判断する。ＣＯＥビットがセットされれば、第２エッジ・マッチ・エッジ（ＳＥＭＥ）ビット・フィールドにより特定された出力エッジ（立ち上がり又は立ち下がり）がシリンダー入力事象に際して生成される。シリンダー入力事象により生成された出力事象はコイル駆動（ＣＤｘ）信号に送られる。ＣＯＥビット・フィールドがクリアされると、シリンダー入力事象の発生は出力エッジを生成しない。マッチ出力の場合の様に、シリンダー入力事象により生成されたエッジはキャプチャーを起こし得る。ＣＯＥはリセットに際してクリアされる。
デマルチプレクサー制御ＤＭＸＣがデマルチプレクサー選択ラインのソースつまり、ＣＰＵ又はタイマー・バス性ｙ語チャネル係数カウント（ＴＢＣＣ＿ＭＣ）信号、を選択する。ＤＭＸＣがセットされていれば、シリンダー入力事象の発生に際して、ＴＢＣＣ＿ＭＣ信号により、ピン・バス・デマルチプレクサーが更新される。シリンダー入力事象発生に際し、ＴＢＣＣ＿ＭＣ信号は相互に排他的な８ビット・フィールドにデコードされラッチされる。このラッチされた値は駆動されるピン（コイル駆動（ＣＤｘ）ライン）を特定する。
ＤＭＸＣビットがクリアされると、ＣＰＵにより更新されたＤＭＸＬビットは、ＳＩＣ４０が駆動するピン（コイル駆動（ＣＤｘ）ライン）を判断する。シリンダー入力事象及びタイマー・バス制御チャネル係数カウント（ＴＢＣＣ＿ＭＣ）値はＳＩＣ４０の出力に対して作用しない。ＤＭＸＣはリセットに際してクリアされる。
デマルチプレクサー選択ライン・ビットＤＭＸＬは、ＳＩＣ４０によって駆動される各ピン（コイル駆動（ＣＤｘ）ライン）に対する独立したイネーブル・ビットである。デマルチプレクサー制御（ＤＭＸＣ）ビット・フィールドがＳＩＣ４０の出力のＣＰＵ制御を選択している（つまりＤＭＸＣがクリアされた）時に、ＤＭＸＬビットはイネーブルされるのみである。ＤＭＸＬビットがセットされＤＭＸＣビットがクリアされた時に、対応するピン（コイル駆動（ＣＤｘ）ライン）がＳＩＣ４０により駆動される。（つまり、ＤＭＸＣがクリアされＤＭＸＬ（０）がセットされると、ＳＩＣはピン０（コイル駆動ライン０（ＣＤ０）を駆動している）ＤＭＸＬビットがクリアされＤＭＸＣがクリアされると、対応するピン（コイル駆動（ＣＤｘ）ライン）はＳＩＣ４０により駆動されない。
ＤＭＸＣがセットされていれば、ＳＩＣ４０によりこれらのビットは無視される。また、ＴＢＣＣ＿ＭＣ信号は、駆動されるピンを決定する相互に排他的な８ビット・フィールドへとデコードされる。（つまり出力は一つだけ駆動される）ＤＭＸＬビット・フィールドはリセットに際してクリアされる。
デマルチプレクサー選択ライン・ステータス・ビットＤＭＸＳは、デマルチプレクサー選択ラインの状態を反映する８個の読み出し専用ビットである。ＤＭＸＳビットは、ＳＩＣ４０がそこに向けて出力を発生する出力ピン・ラインを示す。ＳＩＣ４０が駆動することが出来る各ピン・ラインに対して一つのＤＭＸＳビットがある。ＤＭＸＳビットがセットされた場合、対応するピン・ラインはＳＩＣ４０からの出力エッジを受けている。ＤＭＸＳビットがクリアされた場合、対応するピン・ラインはＳＩＣ４０からの出力エッジを受けていない。
デマルチプレクサー制御（ＤＭＸＣ）ビット・フィールドがクリアされた場合、ＤＭＸＳビット・フィールドはデマルチプレクサー選択ライン（ＤＭＸＬ）ビット・フィールドに等しい。つまり、ＣＰＵがＤＭＸＬビット・フィールドを更新する時はいつでも、ＤＭＸＳビット・フィールドは変化を反映する。デマルチプレクサー制御（ＤＭＸＣ）ビット・フィールドがセットされた場合、ＤＭＸＳビット・フィールドはシリンダー入力事象に際してタイマー・バス制御チャネル係数カウント（ＴＢＣＣ＿ＭＣ）値と共に更新される。ＤＭＸＳビット・フィールドはリセットに際してクリアされる。
タイマー・バス制御チャネル係数カウント（ＴＢＣＣ＿ＭＣ）値、デマルチプレクサー制御（ＤＭＸＣ）ビット・フィールド、デマルチプレクサー選択ライン（ＤＭＸＬ）ビット・フィールド、デマルチプレクサー選択ライン・ステータス（ＤＭＸＳ）ビット・フィールド及び、ＳＩＣ４０により駆動されるピン（コイル駆動（ＣＤｘ）ライン）の関係が以下の様に示される。
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反復スパークビットＲＳは、チャネルが通常スパーク・モード又は反復スパーク・モードのいずれにあるかを判断する。反復スパーク・モードにおいては、第２エッジ・マッチ事象、最大ドウエル・マッチ事象、第１再スパーク第１エッジ・マッチ事象及びシリンダー入力事象の発生に基づいて、通常スパーク・モードとは異なって、いくつかのレジスターが動作する。
反復スパーク・モードにおいて：
●  最大ドウエル・マッチ・レジスターは、最大ドウエル・マッチ・エッジ（ＭＤＭＥ）の値に基づいて、最大ドウエル（ＭＤ）信号及びコイル駆動（ＣＤｘ）信号に選択的に出力を送り込む。第１再スパーク第１エッジ・マッチ・レジスターはコイル駆動（ＣＤｘ）信号に出力を送り込む。再スパーク第２エッジ・マッチ及び再スパーク第１エッジ・マッチ・レジスターは出力をコイル駆動（ＣＤｘ）信号に送り込む。
●  第２エッジ・マッチ事象又は最大ドウエル・マッチ事象の最初に起こった方に際して、アッパ・カウンターは（ＳＩＣ４０が不作動レベルを駆動している時にカウンター・レベル・アッパ・ビット・フィールドがアッパ・カウンントするのを可能とされる。
●  第１再スパーク第１エッジ・マッチの発生に際して、最大ドウエル・マッチ及び第１再スパーク第１エッジ・マッチ・レジスターはディセーブルされ、再スパーク第２エッジ・マッチ及び再スパーク第１エッジ・マッチ・レジスターはイネーブルされる。
●  シリンダー入力事象の発生に際して、アッパ・カウンターがディセーブルされ、再スパーク第１エッジ・マッチ及び再スパーク第２エッジ・マッチがディセーブルされ、そして第１再スパーク第１エッジ・マッチ及び最大ドウエル・マッチがイネーブルされる。ＣＯＥビット・フィールドがセットされ、シリンダー入力事象の発生に際して第２エッジの生成を可能とすべきである。
●  反復スパーク・モードにおいて、最大ドウエル事象が起こり第２エッジを発生する場合、第２エッジ・マッチ・レジスターが「自然」（つまりマッチ・レジスター値が選択されたタイムベース値に等しい）マッチ事象（つまり強制されたマッチ事象ではない）に基づいて出力エッジを生成するのを次のシリンダー入力事象の発生まで禁止される。
ＲＳビットをセットすると、ＳＩＣ４０は、第２エッジ・マッチ事象又は、立ち下がりエッジを生成する最大ドウエル・マッチ事象に応じて、再スパークを発生し始める。つまり、第２エッジを発生した最大ドウエル・マッチ事象の後で第２エッジ・マッチ事象の前にＲＳビットがセットされた場合には、第２エッジ・マッチ事象に際して再スパークが生成されることはない。ＲＳビットをクリアすると、ＳＩＣ４０は再スパーク以上マッチ・レジスターを次のシリンダー入力事象に際してディセーブルする。
ＲＳビットのセット時に、カウンター・レベル・アッパ（ＣＬＵ）は同時に書き込まれて、ＳＩＣ４０が非作動状態を駆動している間、アッパ・カウンターがカウントするのを許容するべきである。ＲＳビット・フィールドをクリアする時には、カウンター・レベル・アッパー（ＣＬＵ）ビット・フィールドがクリアされ、アッパ・カウンターをディセーブルするべきである。ＲＳをクリアする時にＣＬＵをクリアすることは、再スパークの発生を直ちに停止させるが、再スパーク以上マッチ・レジスターは次のシリンダー入力事象の発生まではイネーブル状態のままである。
スパーク統合チャネルの動作
ＳＩＣ４０は自動車用点火コイル３６を制御するのに用いられる８つまでのスパーク出力波形を発生する。以下の説明は、いかにＳＩＣ４０が動作してスパーク波形を発生するかを、レジスターと制御ロジックとの間の相互作用を説明することによって、説明している。
ＳＩＣ４０が出力波形を発生するために、以下のマッチ機能が用いられる。つまり絶対的マッチと相対的マッチである。絶対的マッチは、タイマー・バスに対して比較される時間又は角度値により発生される。第１エッジ・マッチ及び第２エッジ・マッチは絶対的マッチを実行する。相対的マッチは、カウンターに対して比較される時間又は角度値により発生される。カウンターは出力レベルによりトリガーされ、出力レベルはマッチ事象により生成されるので、相対的マッチはＳＩＣ４０によりエッジが生成された後での時間又は角度の量を表す。最大ドウエル・マッチ、第１再スパーク第１エッジ・マッチ、採否花第１エッジ・マッチ及び再スパーク第２エッジ・マッチ・レジスターは相対的マッチを実行する。
スパーク出力波形を発生するためには、以下の値が指定のレジスターに書き込まれるべきである。
●  第１エッジの絶対時間又は角度が第１エッジ・マッチ・レジスターに置かれる。
●  第２エッジの絶対時間又は角度が第２エッジ・マッチ・レジスターに置かれる。
●  次の第１及び第２エッジを生成するのに用いられるべき値が次第１エッジ及び次第２エッジレジスターに置かれる。これらはシリンダー入力事象の発生に際し、マッチ・レジスターへと転送される。
●  最大ドウエル相対時間値は、最大ドウエル・マッチ・レジスターへ置かれるべきである。
反復スパーク・モードに対して
●  第１再スパークオフ相対時間が第１再スパーク第１エッジ・マッチ・レジｓツアーに置かれる。
●  第２再スパークオフ相対時間が再スパーク第１エッジ・マッチ・レジスターに置かれる。
●  再スパークオン相対時間が再スパーク第２エッジ・マッチ・レジスターに置かれる。
出力パルスの第１及び第２エッジが起こる時間又は角度が第１エッジ・キャプチャー及び第２エッジ・キャプチャー・レジスターに格納された。カウンターは、相対マッチ時期に用いられる局部タイムベースで有り、通常環境下での書き込みがなされるべきものではない。
ＳＩＣ４０のピン・バス・デマルチプレクサーが自動的に制御されている時に、出力ピン事象の一つだけが一回にアクティブである。シリンダー入力事象及びタイマー・バス・制御チャネル係数カウンター（ＴＢＣＣ＿ＭＣ）値がピンのどれがアクティブとなるかを制御する。シリンダー入力事象に際して、タイマー・バス制御チャネル係数カウント値が互いに排他的な８ビット・フィールドへとデコードされラッチされる。このラッチされた値はＳＩＣ４０がどのピンを駆動するかを判断する。
最大ドウエル・マッチ・レジスターがマッチする時に、それはステータス・ライン（最大ドウエル（ＭＤ）信号）へのトグルを起こし、ＳＩＣ４０により駆動されるピン（コイル駆動（ＣＤｘ）ライン）へ選択的にエッジを送ることが可能である。
マッチ及びキャプチャー・フラグ・ビット・フィールドはＳＩＣ４０の状態を示す。ＣＰＵはマッチ及びキャプチャー・ビットを読んで、ＳＩＣ４０がどのポイントで出力パルスを送るかを決めることが出来る。以下のテーブルは、マッチ・フラグ・ビットからＣＰＵが引き出すことが出来る状態情報のサンプルである。
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標準スパーク・モード
標準スパーク・モードにおいて、ＳＩＣ４０はシリンダー入力事象ことに１つの出力パルスを連続的に供給する。等マッチレジスター、キャプチャー・レジスター、ホールディング・レジスター、ロア・カウンター及び最大ドウエル・マッチ・レジスターが用いられる。等マッチ・レジスターは常時イネーブルされておりそれで、常時立ち上がり及び立ち下がりエッジを生成する。キャプチャー・レジスターが、特定のエッジが出力された時に、選択されたタイムベースを捕捉する。選択された出力レベルがＳＩＣ４０により生成されている時に、ロア・カウンターがインクリメントして、出力レベルが変化するか最大ドウエル・マッチが起こる時にインクリメントを停止する。ロア・カウンターがインクリメントされた時に、最大ドウエル・マッチ・レジスターはマッチ事象を生成するだけである。第１エッジ・マッチは立ち上がりエッジを起こし、第２エッジ・マッチは立ち下がりエッジを起こしそしてロア・カウンターはハイの間カウントする。
反復スパーク・モード
反復スパーク・モードにおいて、ＳＩＣ４０はシリンダー入力事象ごとに一つより多い出力パルスを連続的に発生する。このモードにおいて、標準スパーク出力パルスは上述の様に生成される。第１再スパーク第１エッジ・マッチ・レジスターの中の値により決定された標準スパーク出力パルスの後の特定の時期に、シリンダー入力事象の発生までいくつかの小さなパルスが生成される。小さな出力パルスはデューティー・サイクル出力であって、そのオン時間は再スパーク第１エッジ・マッチ・レジスターにより特定され、オン時間は再スパーク第２エッジ・マッチ・レジスターの中の値により特定される。
莫大なマッチを防止するために、そのカウント値が第１再スパーク第１エッジ・マッチ値及び再スパーク第１エッジ・マッチ値と比較されるアッパ・カウンターが、第２エッジ・マッチ又は立ち下がりエッジを生成する最大ドウエル・マッチ事象に際して、イネーブルされ、シリンダー入力事象に際してディセーブルされる。アッパ・カウンターはイネーブルされた場合、出力事象ロジックにより選択された出力レベルが駆動される時はカウントし、反対のレベルが駆動されるか又はそれが以上マッチレジスターのマッチに付随する時はディセーブルされる。また、反復スパーク・モードにおいて、最大ドウエルマッチ事象が起こり第２エッジを発生する場合、第２エッジ・マッチ・レジスターは、次のシリンダー入力事象が起こるまで、「自然の」マッチ事象に基づいて出力を発生することが禁止される。この状況のおいて、第２エッジ・マッチ・レジスターは、それがフォース第２エッジ・マッチ（ＦＳＥＭ）ビット・フィールドを介して送られる場合に、出力エッジを生成するのみである。
特定されたエッジがピン・ライン遷移を起こす時に、キャプチャー・レジスターは選択されたタイムベースを捕捉する。反復スパーク・モードにおいては通常、捕捉される必要のある標準出力パルスの第１及び第２エッジ、つまり再スパークパルス・エッジだけがキャプチャーを起こすべきではない。この場合、キャプチャー・レジスターは標準パルス・キャプチャー用に構成されるべきである。
再び図６を参照すると、第１エッジ・マッチは立ち上がりエッジを起こし、第２エッジ・マッチは立ち下がりエッジを起こす。アッパ・カウンターは、第２エッジ・マッチ事象とシリンダー入力事象との間でカウントすることを可能とされるだけである。アッパ・カウンターはイネーブルされた時には、出力レベルがローであって付随する以上マッチ・レジスターがマッチしていない間は、インクリメントする。ロア・カウンターは、出力レベルがハイであって付随する以上マッチ・レジスターがマッチしていない間は、カウントする。最大ドウエル・マッチの位置が、第２エッジ・マッチ事象が起きない場合にそれが起こる位置に、示されている。最大ドウエル・マッチが起きて第２エッジを発生するならば、第２エッジ・マッチ・レジスターは、シリンダー入力事象までは出力事象を生成するのを禁止される。第１再スパークエッジ・マッチ及び再スパーク第１エッジ・マッチは立ち上がりエッジを起こし、再スパーク第２エッジ・マッチは立ち下がりエッジを起こし、そしてシリンダー入力事象は立ち下がりエッジを起こす。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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