(57)【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の一主面上に設けられて回路を構成する回路素子及び配線と、
上記一主面上に設けられて上記回路と電気的に接続された第１電極と、
上記第１電極の表面の開口部を除いた上記回路上に設けられた有機絶縁膜と、
該有機絶縁膜上に設けられた第１及び第２外部接続用電極と、
上記第１及び第２外部接続用電極と第１電極とを電気的に接続するための導電層とを有し、
上記導電層は、上記有機絶縁膜上に被着され、
上記第１及び第２外部接続用電極は、ともに同じ電圧が与えられるものであることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１及び第２外部接続用電極は、その面積が上記第１電極の面積よりも大きいことを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記第１及び第２外部接続用電極は、バンプ電極であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
上記第１電極は、ボンディングパッドであることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
上記導電層は、再配線であることを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
上記半導体基板は四角形であり、上記導電層は上記半導体基板の一辺の長さとほぼ同じかそれよりも長く形成されてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項１において、
上記第１及び第２外部接続用電極は、電源電圧が与えられるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
上記第１及び第２外部接続用電極は、回路の接地電圧が与えられるものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項１において、
上記一主面上に設けられ上記回路に電気的に接続された第２電極を更に備え、
上記第１及び第２外部接続用電極と上記第１電極及び上記第２電極は、前記導電層によって電気的に接続されてなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１において、
上記第１及び第２外部接続用電極は、半田ボールを含むことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１において、
上記導体層は、その一部分において上記半導体基板の一主面に設けられた配線を介して接続されてなることを特徴とする半導体集積回路路装置。
【請求項１２】
半導体基板と、
該半導体基板の一主面上に設けられて回路を構成する回路素子及び配線と、
上記一主面上に設けられて上記回路と電気的に接続された第１電極及び第２電極と、
上記第１電極及び第２電極の表面の開口部を除いた上記回路上に設けられた有機絶縁膜と、
上記第１電極と上記第２電極とを接続する上記有機絶縁膜上に被着された導電層とを有し、
上記導電層は、外部接続用電極に接続されないことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
上記導電層は、再配線であること特徴とする半導体集積回路装置。
【請求項１４】
請求項１２において、
上記有機絶縁膜上に設けられた第１外部接続用電極及び第２外部接続用電極とを更に備え、
上記導電層は、第１外部接続用電極及び第２外部接続用電極に接続されることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記第１外部接続用電極及び上記第２外部接続用電極は、バンプ電極であることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１２において、
上記第１電極及び第２電極は、ボンディングパッドであることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１４において、
上記第１外部接続用電極及び上記第２外部接続用電極は、その面積が上記第１電極及び上記第２電極の面積よりも大きくされてなることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７において、
上記第１及び第２外部接続用電極は、半田ボールを含むことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１２において、
上記有機絶縁膜上に設けられた第１外部接続用電極を更に備え、
上記導電層は、第１外部接続用電極に接続され、
上記導電層は、上記第１外部接続用電極以外の外部接続用電極は接続されないことを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
上記第１外部接続用電極は、バンプ電極であることを特徴とする半導体集積回路装置。
【請求項２１】
請求項１９において、
上記第１外部接続用電極は、その面積が上記第１電極及び上記第２電極の面積よりも大きくされてなることを特徴とする半導体集積回路装置。
【請求項２２】
請求項１９において、
上記第１外部接続用電極は、クロック信号が与えられることを特徴とする半導体集積回路装置。
【請求項２３】
請求項２２において、
上記第１外部接続用電極は、半田ボールを含むことを特徴とする半導体集積回路装置。
【請求項２４】
請求項１２において、
上記半導体基板の一主面上に設けられた電圧形成回路を更に備え、
上記電圧形成回路は、第１電圧を受け上記第１電圧と異なる第２電圧を形成し、
上記導電層は、上記電圧形成回路に接続されて上記第２電圧を伝えるものであることを特徴とする半導体集積回路装置。
【請求項２５】
請求項２４において、
上記第１電圧を上記電圧形成回路に伝える第２外部接続用電極と導電層とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項２６】
半導体基板と、
該半導体基板の一主面上に設けられて回路を構成する回路素子及び配線と、
上記一主面上に設けられて上記回路と電気的に接続された第１電極及び第２電極と、
上記第１電極及び第２電極の表面の開口部を除いた上記回路上に設けられた有機絶縁膜と、
上記第１電極と上記第２電極とを接続する上記有機絶縁膜上に被着された導電層と、
上記半導体基板の一主面上に設けられたクロック再生回路とを有し、  上記クロック再生回路は、第１クロックを受けて上記第１クロックに対応された第２クロックを出力し、
上記導電層は、上記クロック再生回路に接続されて上記第２クロックを伝えるものであることを特徴とする半導体集積回路装置。
【請求項２７】
請求項２６において、
上記第１クロックを上記クロック再生回路に伝える第２外部接続用電極と導電層とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項２８】
請求項２６において、
上記クロック再生回路は、ＰＬＬ回路であることを特徴とする半導体集積回路装置。
【請求項２９】
請求項２６において、
上記クロック再生回路は、ＤＬＬ回路であることを特徴とする半導体集積回路装置。
【請求項３０】
請求項２６において、
上記クロック再生回路は、ＳＭＤ回路であることを特徴とする半導体集積回路装置。
【請求項３１】
半導体基板と、
該半導体基板の一主面上に設けられて回路を構成する回路素子及び配線と、
上記一主面上に設けられて上記回路と電気的に接続された第１電極及び第２電極と、
上記第１電極及び第２電極の表面の開口部を除いた上記回路上に設けられた有機絶縁膜と、
上記第１電極と上記第２電極とを接続する上記有機絶縁膜上に被着された導電層とを有し、
上記回路は、上記第１電極へ直流電圧を出力する第１回路と、上記第２電極からの電圧を受けて動作する第２回路とを含むことを特徴とする半導体集積回路装置。
【請求項３２】
請求項３１において、
上記第１回路は、外部電圧を受けて、上記外部電圧とは異なる上記直流電圧を形成する電圧形成回路であることを特徴とする半導体集積回路装置。
【請求項３３】
半導体基板と、
該半導体基板の一主面上に設けられて回路を構成する回路素子及び配線と、
上記一主面上に設けられて上記回路と電気的に接続された第１電極及び第２電極と、
上記第１電極及び第２電極の表面の開口部を除いた上記回路上に設けられた有機絶縁膜と、
上記第１電極と上記第２電極とを接続する上記有機絶縁膜上に被着された導電層とを有し、
上記回路は、上記第１電極へ信号を送出する第１回路と、上記第２電極からの信号を受ける第２回路とを含むことを特徴とする半導体集積回路装置。
【請求項３４】
請求項３３において、
上記第１回路は、クロック再生回路を構成するものであることを特徴とする半導体集積回路装置。
【請求項３５】
請求項３４において、
上記導電層に接続される配線は、上記半導体基板上の一主面上に形成される最上層配線と、その下層に形成された配線とを含むものであることを特徴とする半導体集積回路装置。
【請求項３６】
請求項１２において、
上記導電層は、上記半導体基板の一主面に設けられた配線を介して上記第１電極に接続されてなることを特徴とする半導体集積回路装置。
【請求項３７】
請求項３６において、
上記導電層に接続される配線は、上記半導体基板上の一主面上に形成される最上層配線と、その下層に形成された配線とを含むものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
技術分野
この発明は、半導体集積回路装置に関し、特に半導体基板に基板実装用の半田バンプ等の突起状電極が形成されたものに利用して有効な技術に関する。
背景技術
半田バンプ等の突起状電極が形成された半導体集積回路装置（以下単にフリップチップ型半導体集積回路装置とも称する）の例としては、特開平５−２１８０４２号公報、特開平８−２５０４９８号公報、米国特許第５５４７７４０号公報がある。これらの各公報には、フリップチップ型半導体集積回路装置の基本形態の一つが示されている。
上記公報記載のフリップチップ型半導体集積回路装置は、例えばそのチップのボンディングパッドから再配線を引き回し、再配線に接続されたバンプ電極をチップの表面にアレイ（エリアアレイ）状に配置し、かかるエリアアレイ状に配置されたバンプ電極を表面保護膜から露出させる。これによって、バンプ電極の間隔を拡大させ、実装基板の配線にバンプ電極を接続するという基板実装を容易にするとともに、配線間隔の広い低コストの実装基板の利用を可能にするものである。このようなフリップチップ型半導体集積回路装置においては、バンプ電極は直接に実装基板に接続される端子であり、バンプ電極のみが露出されて半導体チップのボンディングパッドは絶縁膜もしくは保護膜に覆われてしまう。それ故、上記バンプ電極は、ＱＦＰなどのパッケージのリードピン等の外部接続端子に相当するものとされる。
上記のようなフリップチップ型半導体集積回路装置において、高機能化に向けて内部回路の回路規模が益々増大する傾向にある。回路規模の増大に対応して１つの半導体チップのサイズが大型化する反面、回路の配線幅は小さくなる。このため、例えば、クロックで動作する半導体集積回路装置では、外部端子から供給されたクロックが内部の配線を通して伝えられる間に信号遅延が生じ、個々の内部回路に供給されるクロック間にスキューが生じ、それを吸収するためのタイミングマージンが必要となってクロックの高周波数化が妨げられる。また、低消費電力や、素子の微細化等に対応して電源電圧を降圧して内部回路の動作電圧とする場合、上記内部配線での電圧ロスを防ぐためには複数個の降圧電圧発生回路を設ける必要があり、かかる降圧回路部での消費電流が増大したり、回路規模が増大したりするという問題が生じる。
本発明の一つの目的は、動作の高速化、回路の合理的な配置を可能にした半導体集積回路装置を提供することにある。
本発明の他の目的は、簡単な構成でチップ内の回路レイアウトの自由度を高くした半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明ずれば、下記の通りである。すなわち、半導体基板の一主面上に回路を構成する回路素子及び配線及びかかる回路と電気的に接続された第１電極を設け、上記第１電極の表面の開口部を除いた上記回路上に有機絶縁膜を形成し、かかる有機絶縁膜上に第１及び第２外部接続用電極を設け、上記第１及び第２外部接続用電極と第１電極とを電気的に接続するための導電層を上記有機絶縁膜上に被着させる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置の一実施例の概略構成図が示されている。第１図（Ａ）には、断面部分が示され、第１図（Ｂ）には平面部分が示されている。この実施例の半導体集積回路装置では、半導体チップ０６の一主面側に、図示しな回路素子及び配線が形成される。この配線のうち、最上層の配線によりパッド０４が形成される。このパッド４０の開口部を除いて第１層目の有機絶縁膜０２が形成される。特に制限されないが、この有機絶縁膜０２は、ポリイミドにより構成される。
このポリイミドからなる第１層目の有機絶縁膜上には、上記半導体チップ０６の主面側に形成された少なくとも２つのパッド０４間を電気的に接続する導電層としての再配線層０５が形成される。そして、かかる再配線層０５の表面のうち、バンプ電極０３が形成される開口部を除いて第２層目の有機絶縁膜０１が形成される。上記バンプ電極は、１つの再配線０５に対して少なくとも２個が設けられる。
この実施例の再配線０５は、単に半導体チップのボンディングパッドから再配線を引き回してバンプ電極の間隔を拡大させて実装基板の配線にバンプ電極を接続して一般的なＩＣパッケージのリードピンに置き換えられるものではなく、２つのバンプ電極０３間を相互に接続するととともに、半導体チップに設けられた２個のパッド（ボンディングパッド）に接続するという配線としての役割を持たせるようにするものである。このような再配線０５の構成は、次に説明するような電源供給手段として有益なものとなる。
特に制限されないが、上記半導体チップ０６の主面には、上記２つのパッド０４を接続するための最上位配線層０７が形成される。この最上位配線層０７により、例えば半導体チップ０６の主面側に形成された回路素子に電源電圧等の動作電圧が与えられる。
第２図には、この発明に係る半導体集積回路装置の一実施例の平面図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に向けられており、再配線とそれに接続されるバンプ電極及びパッドのレイアウトが示されている。
同図において、バンプ電極は○で示されており、パッドは小さな□で示されている。これらバンプ電極とパッドとが再配線により相互に接続される。前記再配線０５は、その機能に応じて直流電圧用と交流信号用との２種類に分けられる。例示的に示されている１つの配線層６０５は、従来のウエハ・レベルＣＳＰ（ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）での再配線と同じく、１つのバンプ電極と１つのパッドとを一対一に対応して接続するものであり、アドレス及び制御信号の入力や、データの入出力に用いられる。これらの各信号線６０５は、それを通して伝えられるデジタル信号の高速伝達を行うようにするために、寄生容量を小さくすることと、高密度に設けられる複数のパッドに対応して比較的細く形成された配線幅の再配線層が用いられる。
この実施例では、前記再配線層０５を利用して低インピーダンスの電源供給を可能にするものである。同図において、半導体チップの左端を上下に延長し、上下部で中央部に向かって折り曲げられた太い配線幅の再配線層１０５は電源電圧ＶＤＤを供給するために設けられる。この再配線層１０５には、上部に３個、中央部に１個及び下部に３個のバンプ電極が設けられ、外部からは合計７箇所から電源電圧ＶＤＤの供給が行われる。この再配線１０５は、幹線となるべき太い配線幅の部分と、そこから分岐して比較的細い配線により複数箇所で半導体チップの複数個のパッドと接続される部分からなる。これらの複数のパッドから前記のような最上層の配線を介して回路素子への電源電圧ＶＤＤの供給が行われる。
半導体チップの右端を上下に延長し、上下で中央部に向かって折り曲げられた太い配線幅の再配線層２０５は、回路の接地電位ＶＳＳを供給するために設けられる。この再配線層２０５には、上部に２個、中央部に１個及び下部に３個のバンプ電極が設けられ、外部からは合計６箇所から回路の接地電位ＶＳＳの供給が行われる。この再配線２０５は、幹線となるべき太い配線幅の部分と、そこから分岐して比較的細い配線により複数箇所で半導体チップの複数個のパッドと接続される部分からなる。これらの複数のパッドから前記のような最上層の配線を介して回路素子への回路の接地電位ＶＳＳの供給が行われる。このような電源電圧ＶＤＤ，ＶＳＳ等の供給に太い配線幅の再配線層を用いると、上記信号線６０５とは逆に比較的大きな寄生容量が形成される。電源供給線ＶＤＤやＶＳＳの場合には、それに設けられる寄生容量が電圧安定化に寄与するものとなる。
この実施例では、出力回路で発生する比較的大きな電源ノイズが、それ以外の入力回路や内部回路に伝わるを軽減するために、出力回路用に独立に電源供給経路が設けられる。つまり、再配線層３０５は、出力回路に回路の接地電位ＶＳＳＱを供給するものであり、半導体チップ上に４つに分割して設けられ、それぞれに接地電位ＶＳＳＱを供給するためのバンプ電極が設けられる。これらの配線線３０５は、バンプ電極を介して実装基板上の配線により相互に接続されて同じ接地電位ＶＳＳＱが供給される。
上記出力回路用の電源電圧ＶＤＤＱを供給するための再配線層４０５は、半導体チップの中央部分を上下に延長するよう配置される。この再配線層４０５には、上下端で２個ずつのバンプ電極と、中央部に１個のバンプ電極が設けられて、合計５箇所から上記電源電圧ＶＤＤＱの供給が行われる。
この実施例では、上記のような直流的な電圧を供給するために再配線層を利用するものの他、交流的な信号を伝える信号線にも再配線層が利用される。再配線層５０５は、クロックＣＬＫを伝えるものであり、半導体チップの中央部分に設けられたバンプ電極からクロックＣＬＫが供給され、中央部に設けられたパッド及び上下端に設けられたパッドに対してクロックＣＬＫを伝えるようにする。これにより、大記憶容量化のために比較的大きなサイズに形成された半導体チップに対して、低抵抗値の再配線層５５によりクロックＣＬＫの分配が行われるととなり、内部回路でのクロックＣＬＫのスキューが低減されて、動作の高速化が可能になるものである。
特に制限されないが、この実施例のＤＲＡＭチップでは、４つのメモリバンクを持つ、シンクロナスＤＲＡＭ又はＤＤＲ構成のシンクロナスＤＲＡＭであり、上記４つのメモリバンクから６４ビット単位でのメモリアクセスが行われるようにされる。入出力回路は、６４個から構成されて半導体チップの中央部に上下方向に並んで配置される。したがって、その動作電圧ＶＤＤＱ及びＶＳＳＱを供給する電源線としての再配線層３０５及び４０５がかかる入出力回路に対応して上記のように設けられる。
上記のように６４個の入出力回路が半導体チップの中央部に比較的長い距離を持って分散して配置される。このため、上下端に配置される入出力回路間の距離が長くなり、クロックＣＬＫの伝搬遅延がそのままスキューとして現れて、高速化を妨げる。この実施例では、中央部にクロックＣＬＫを供給するバンプ電極を設けて、そこから上下に分岐して再配線５０５によりクロックＣＬＫの分配を行うものであるので、上記上下端に配置された入出力回路の距離に対して半分の距離でクロックを分配すること、及び低抵抗の再配線５０５を用いることにより、クロックの供給経路での伝搬遅延を小さくすることができる。つまり、クロックのスキューは、バンプ電極に隣接して設けられたパッドからクロックを受ける回路と、両端に設けられたパッドからクロックを受ける回路とのスキューが最大となり、上記のような再配線５０５を利用することにより大幅に低減させることができる。
第３図には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。この実施例のＤＲＡＭのレイアウトは、前記第２図のＤＲＡＭの再配線及びパッドに対応している。同図において、メモリアレイ又はメモリマット１４は、複数に分割されて設けられる。半導体チップの縦中央部分には、前記のように入出力回路が分散して配置され、それに対応して入出力制御回路１３が設けられる。入出力制御回路１３は、上記チップの縦中央部を挟むように２つの分けられたメモリアレイ１４に対して４個ずつが設けられる。これにより、１つの入出力制御回路１３では、８個の入出力回路を受け持つこととなる。
上記左右のメモリアレイに対応して設けられた４個ずつの入出力制御回路１３は、上下に分けられた２個ずつが１組とされて１のクロック入力バッファ１１が割り当てられる。更に左右に隣接して設けられる２つのクロックバッファ１１に対して１つのクロック入力パッドＣＬＫＵとＣＬＫＤが設けられる。また、チップの中央部にも、クロック入力パッドＣＬＫＣが設けられる。
これらのクロック入力パッドＣＬＵ、ＣＬＫＣ及びＣＬＫＤは、クロック入力用の再配線１２により相互に接続される。この再配線１２は、またクロック入力用の半田バンプ電極１０にも接続される。この構成により、クロック入力用の半出バンプ電極１０から入力されたクロックＣＬＫは、再配線１２を介して上記クロック入力パッドＣＬＫ、ＣＬＫＵ及びＣＬＫＤに伝えられる。
上記各クロック入力パッドＣＬＫＵ、ＣＬＫＣ及びＣＬＫＤからは、ＤＲＡＭチップのアルミニュウム等のからなる最上層金属配線層１５を介してクロック入力バッファ１１に伝えられる。これらの各クロック入力バッファ１１で形成された内部クロック信号は、特に制限されないが、同じくＤＲＡＭチップのアルミニュウム等のからなる最上層金属配線層１５を介して入出力制御回路１３に伝えられる。特に制限されないが、クロック入力パッドＣＬＫＣに対応して設けられたクロック入力バッファ１１は、図示しないアドレス入力回路、データ入力回路あるいはＲＡＳ，ＣＡＳ，ＷＥ等の制御信号入力回路等に供給される内部クロック信号を形成する。
第４図には、この発明に係る半導体集積回路装置のクロック入力部の一実施例のブロック図が示されている。この実施例は、前記第３図のＤＡＲＭのクロック入力回路に対応している。
クロック入力用のバンプ電極１０は、再配線１２によってクロック入力パッドＣＬＫＵ、ＣＬＫＣ及びＣＬＫＤに接続される。クロック入力パッドＣＬＫＣから供給されたクロックは、クロック入力バッファ１１の入力に伝えられる。このクロック入力バッファ１１から出力される内部クロックは、リード／ライト制御回路１６に伝えられる。リード／ライト制御回路１６は、図示しないコマンドにより読み出し動作が指示されたなら読み出し制御信号ＲＥＡＤを形成する。
上記読み出し制御信号ＲＥＡＤは、クロック入力パッドＣＬＫＵとＣＬＫＤに対応して設けられたクロック入力バッファ１１の制御信号とされ、読み出し制御信号ＲＥＡＤが有効レベルとされたなら、上記クロック入力パッドＣＬＫＵ及びＣＬＫＤを通して入力されたクロック信から出力レジスタクロックＱＣＬＫ０ないしＱＣＬＫ３を形成し、入出力制御回路１３に含まれる出力レジスタ回路１７に伝える。出力レジスタ回路１７は、上記出力レジスタクロックＱＣＬＫ０ないしＱＣＬＫ３により、読み出しデータｄａｔａを取り込み、出力バッファ回路１８を通して入出力パッド１９に出力信号を伝える。これらの入出力パッド１９は、図示しない再配線を介して入出力用のバンプ電極に接続されている。
第５図には、この発明に係る半導体集積回路装置の一実施例の概略断面図が示されている。この実施例は、特に制限されないが、前記第３図又は第４図のクロック入力部に対応している。
この実施例の半導体集積回路装置は、後述する第２０図〜第２４図のようにウエハ・プロセスによりパッケージまで形成してしまうことから、上記再配線及びバンプ電極をＷＰＰ（ウエハ・プロセス・パッケージの略）配線（層）あるいはＷＰＰバンプと呼ばれる場合がある。以下、このＷＰＰ配線層、あるいはＷＰＰバンプの用語を用いて説明する。ＷＰＰバンプは、ＷＰＰ配線層の上に形成されて電気的接続が行われる。このＷＰＰ配線層は、図示しない前記有機絶縁膜上に被着されおり、その開口部でチップのメタルＰＡＤ（パッド）と接続される。このメタルＰＡＤは、チップ上の最上層のメタル配線により回路１と接続される。特に制限されないが、このメタルＰＡＤが前記クロック入力パッドＣＬＫＣに対応しており、回路１が前記クロック入力バッファ１１に対応している。
上記ＷＰＰ配線層は、上記回路１に対応したメタルＰＡＤ部から更に延長されて回路２に対応したメタルＰＡＤに開口部で接続される。このメタルＰＡＤと回路２は、前記同様にチップ上のメタル配線により接続される。この回路２は、前記読み出し制御信号ＲＥＡＤにより動作が制御されて、図示しないクロック入力パッドＣＬＫＵ又はＣＬＫＤを通して入力されたクロック信号を受ける入力バッファ１１を構成する。
第６図には、この発明に係る半導体集積回路装置の一実施例の概略平面図が示されている。この実施例は、特に制限されないが、前記第３図又は第４図のクロック入力部に対応している。
前記同様なクロック信号ＷＰＰバンプは、ＷＰＰ配線層の上に形成されて電気的接続が行われる。このＷＰＰ配線層は、図示しない前記有機絶縁膜上に被着されおり、その開口部でチップのＣＬＫ  ＰＡＤ（クロック  パッド）と接続される。このＣＬＫ  ＰＡＤは、チップ上の最上層のメタル配線からなるＣＬＫ配線によりクロックバッファ回路と接続され、同様な配線により周辺回路に接続させこの周辺回路は、例えば前記リード／ライト制御回路１６を構成する。
上記ＷＰＰ配線層は、上記クロックバッファ回路に対応したＣＬＫＰＡＤ部から更に上下に分岐されて延長され、前記ＣＬＫＵとＣＬＫＤに対応した２つのＣＬＫ  ＰＡＤに開口部で接続される。これらのＣＬＫ  ＰＡＤは、前記同様にチップ上のメタル配線により周辺回路に接続される。この周辺回路は、前記読み出し制御信号ＲＥＡＤにより動作が制御されて、図示しないクロック入力パッドＣＬＫＵ又はＣＬＫＤを通して入力されたクロック信号を受ける入力バッファ１１を含んだ出力制御回路１３を構成する。
第７図には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例は、特に制限されないが、前記第３図又は第４図のクロック入力部に対応している。
前記同様なクロック信号ＷＰＰバンプは、ＷＰＰ配線層の上に形成されて電気的接続が行われる。このＷＰＰ配線層は、図示しない前記有機絶縁膜上に被着されおり、その開口部でクロック信号ＷＰＰバンプに接続される。このＷＰＰ配線層（ＣＬＫ配線）には、それが分配される周辺回路のクロックバッファ回路に対応したパッドＰＡＤに接続される。
この実施例では、クロック信号ＷＰＰバンプから、それが分配される周辺回路のクロックバッファの入力部に対応したパッドＰＡＤまでが、前記のようなＷＰＰ配線（再配線）で構成された低抵抗のクロック配線で導かれるから、そこでの信号遅延が小さく、相互のクロックスキューも小さくなる。上記各パッドＰＡＤは、前記第３図ないし第６図の実施例に示された各パッドに対応している。したがって、各周辺回路は、リード／ライト制御回路１６や出力制御回路１３に対応される。
第８図には、この発明に係る半導体集積回路装置の一実施例の概略平面図が示されている。この実施例は、外部電源分配例に向けられており、半導体チップに形成される各回路に対して、電源電圧ＶＤＤと回路の接地電位ＶＳＳの電源供給経路が示されている。
半導体チップの左右端を上下に延長するように一対のＷＰＰ配線が設けられる。上記一対のＷＰＰ配線のうち、特に制限されないが、左側に配置されるＷＰＰ配線が電源電圧ＶＤＤを供給するものとされる。このＷＰＰ配線の上下端及び中央部において、それぞれチップの中央寄りに分岐して設けられた突出部にＷＰＰバンプが設けられ、かかる上下端と中央部との３箇所から電源電圧ＶＤＤの供給が行われる。また、右側に配置されるＷＰＰ配線が回路の接地電位ＶＳＳを供給するものとされる。このＷＰＰ配線の上下端及び中央部において、それぞれチップの中央寄りに分岐して設けられた突出部にＷＰＰバンプが設けられて、上下端と中央部との３箇所から回路の接地電位ＶＳＳの供給が行われる。
特に制限されないが、電源電圧ＶＤＤ用のＷＰＰ配線層のうち、下端側でＷＰＰバンプから更にチップの中央部に伸びにＷＰＰ配線が形成されてパッドＶＤＤＰＡＤに接続される。このパッドＶＤＤＰＡＤは、チップ上の配線に接続され、かかるチップ上の配線を介して半導体チップに形成された回路素子に対して電源電圧ＶＤＤの供給が行われる。なお、電源インピーダンスを小さくするために、上記幹線を構成する太いＷＰＰ配線から適宜に細いＷＰＰ配線を分岐して、上記同様なパッドＶＤＤＰＡＤに接続する構成とし、各ＶＤＤＰＡＤを上記チップ上配線により相互接続する構成としてもよい。
前記同様に、回路の接地電位ＶＳＳ用のＷＰＰ配線層のうち、上端側でＷＰＰバンプから更にチップの中央部に伸びにＷＰＰ配線が形成されてパッドＶＳＳＰＡＤに接続される。このパッドＶＳＳＰＡＤは、チップ上の配線に接続され、かかるチップ上の配線を介して半導体チップに形成された回路素子に対して回路の接地電位ＶＳＳの供給が行われる。なお、電源インピーダンスを小さくするために、上記幹線を構成する太いＷＰＰ配線から適宜に細いＷＰＰ配線を分岐して、上記同様なパッドＶＳＳＰＡＤに接続する構成とし、各ＶＳＳＰＡＤを上記チップ上配線により相互接続する構成としてもよい。
第９図には、この発明に係る半導体集積回路装置の一実施例の概略断面図が示されている。この実施例は、特に制限されないが、前記第７図の実施例の電源電圧ＶＤＤ（又は回路の接地電位ＶＳＳ）の電源供給経路に向けられている。
ＷＰＰバンプは、ＷＰＰ配線層（ＶＤＤ）の上に形成されて電気的接続が行われる。このＷＰＰ配線層には、図示しない前記有機絶縁膜上に被着されおり、その上部には合計３個のＷＰＰバンプが設けられる。上記ＷＰＰ配線層は、上記有機絶縁膜開口部で、パッドＶＤＤＰＡＤと接続される。このパッドＶＤＤＰＡＤは、チップ上配線、つまりは最上層のメタル配線により接続され、かかるチップ上配線を介して図示しない各回路素子に電源電圧ＶＤＤの供給が行われる。
第１０図には、この発明に係る半導体集積回路装置の他の一実施例の概略平面図が示されている。この実施例は、内部電源分配例に向けられており、半導体チップに形成される各回路に対して、外部から供給される電源電圧ＶＤＤを降圧した内部電圧ＶＤＤＩの電源供給経路が示されている。
半導体チップの左右端及び下端を延長するようにＷＰＰ配線が設けられて、内部電圧ＶＤＤＩを供給する電源配線とされる。ＷＰＰ配線に対して、下端部に横方向に延長させれるＷＰＰ配線に分岐が設けられて、パッドＶＤＤＩＰＡＤと接続される。このパッドＶＤＤＩＰＡＤは、チップ上配線により降圧回路で形成された降圧電圧ＶＤＤＩが伝えられる。これにより、半導体チップを左右端及び下端を延長するようなＷＰＰ配線層で囲むようにして降圧電圧ＶＤＤＩを伝達させ、かかる電圧ＶＤＤＩを動作電圧とする周辺回路に対して、複数箇所に設けられたパッドＶＤＤＩＰＡＤを介して上記降圧電圧ＶＤＤＩの供給が行われる。
上記降圧回路に対する電源電圧ＶＤＤの供給は、ＶＤＤ用のＷＰＰパッドが設けられ、ＷＰＰ配線層によりパッドＶＤＤＰＡＤに接続される。このパッドＶＤＤＰＡＤは、チップ上の配線に接続され、かかるチップ上の配線を介して上記降圧回路に上記電源電圧ＶＤＤの供給が行われる。図示しないが、電源電圧ＶＤＤを動作電圧とする回路が半導体チップに搭載される場合、上記ＶＤＤ用のＷＰＰパンプに接続されたＷＰＰ配線層により、それを必要とする回路に対応して設けられたパッドＶＤＤＰＡＤと接続され、上記降圧回路と同様に電源電圧ＶＤＤの供給が行われる。
第１１図には、この発明に係る半導体集積回路装置の他の一実施例の概略構成図が示されている。この発明に係る半導体集積回路装置では、ＷＰＰ配線層をＷＰＰバンプとパッドＰＡＤとを一対一に対応して設けることに加えて、信号線や電源供給線の一部として用いるものである。この場合、異なる配線同士を電気的に分離しつつ、交差させて配置することが必要となる。上記ＷＰＰ配線を多層化すれば、このような電気的に分離しつつ交差させることは簡単になるが、ＷＰＰ配線の製造プロセスが複雑となり、製造コストを高くしてしまう。
この実施例では、第１１図（Ａ）に示すように横方向に延長されるＷＰＰ配線と、それと直交して縦方向に延長される配線とを電気的に分離しつつ交差配置する場合、第１１図（Ｂ）に示すように交差部分において上記縦方向に延長される配線をチップ上配線に落として分離させるものである。つまり、第１１図（Ａ）において上記横方向を延長するＷＰＰ配線層の上側に設けられた外部入力信号用のＷＰＰバンプは、ＷＰＰ配線によりパッドＰＡＤを介して、横方向に延長されるＷＰＰ配線層の有機絶縁膜を挟んで下側に形成されたチップ上配線に接続される。かかるチップ上配線は、上記横方向を延長するＷＰＰ配線層の下側を通ってパッドＰＡＤに導かれ、そこから再びＷＰＰ配線に接続されて、他のチップ上配線と交差して外部入力信号ＰＡＤに接続される。
例えば、第１１図（Ａ）において上記横方向を延長するＷＰＰ配線層により前記内部降圧電圧や外部電源電圧を伝える電源線を構成しても、この実施例のようにかかる電源線を交差させるようにして入力信号線を設けることができ、半導体チップ上に形成させれる回路のレイアウトの自由度を高くすることができる。つまり、高速動作が要求されるアドレス信号やデータ入力及びデータ出力の信号線は、ＷＰＰバンプとパッドとが比較的短い距離をもって配置させ、動作モードを切り替えるための信号線のように高速な信号伝達を行う必要のないものに対応した信号入力用のＷＰＰバンプは、上記アドレス信号やデータ入力及びデータ出力に対応したＷＰＰバンプが形成される部分を避けるように空きエリアに形成して上記のような交差部分ではチップ上配線を含むＷＰＰ配線で構成すればよい。
第１２図には、この発明が適用されるＤＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例のＤＲＡＭのレイアウトは、クロック入力系を除いて前記第２図のＤＲＡＭの再配線及びパッドに対応している。すなわち、メモリアレイ又はメモリマット１４は、前記同様に複数に分割されて設けられる。半導体チップの縦中央部分には、前記同様に６４個の入出力回路が分散して配置され、それに対応して入出力制御回路１１４が設けられる。入出力制御回路１１４は、上記チップの縦中央部を挟むように２つの分けられたメモリアレイ１４に対して４個ずつが設けられる。これにより、１つの入出力制御回路１１４では、８個の入出力回路を受け持つこととなる。
上記左右のメモリアレイに対応して設けられた４個ずつの出力制御回路１１４は、それに供給されるクロック入力用のパッドＣＬＫＵ１ないしＣＬＫＵ４及びＣＬＫＤ１ないしＣＬＫＤ４が設けられ、再配線１２によってクロック再生回路１１０で形成された内部クロックが伝えられる。クロック入力用の半田バンプ電極１０から入力されたクロックＣＬＫは、再配線１２によってパッドＣＬＫＣまで伝えられ、そこからチップ上配線１５によって、クロック再生回路１１０に伝えられる。クロック再生回路１１０は、ＰＬＬ回路又はＤＬＬあるいはＳＭＤ回路からなり、上記外部から供給されたクロックＣＬＫに対応した内部クロック信号を形成する。この形成された内部クロック信号は、上記チップ上配線によりパッドＣＬＫ２に伝えられ、そこからは上記再配線１２によって上記各クロック入力用のパッドＣＬＫＵ１ないしＣＬＫＵ４及びＣＬＫＤ１ないしＣＬＫＤ４に分配される。
第１３図には、第１２図のＤＲＡＭのクロック入力部の一実施例のブロック図が示されている。クロック入力用のバンプ電極１０は、再配線１２によってクロック入力パッドＣＬＫＣに接続される。クロック入力パッドＣＬＫＣから供給されたクロックは、チップ上配線によりクロック再生回路１１０の入力に伝えられる。このクロック再生回路１１０は、前記のようにＰＬＬ回路、ＤＬＬ回路あるいはＳＭＤ回路のようなクロック同期化回路からなり、クロック入力用のバンプ電極１０から供給されたクロックと、所定の位相差を持つようにして同期化された内部クロック信号を形成する。
例えば、外部から供給されたクロックをそのまま内部回路に伝えると、外部から供給されるクロックを受ける入力バッファ回路での信号遅延分だけ、内部クロックが遅れてしまう。この位相遅れを補償するために、ＰＬＬ回路やＤＬＬあるいはＳＭＤ回路が用いられる。
ＰＬＬ（フェーズ・ロックド・ループ）回路では、外部から供給されたクロックとＶＣＯ等の電圧制御発振回路で形成されたクロックとの位相差（周波数差）を位相比較器で比較し、両者を一致させるような制御信号を形成して上記ＶＣＯを制御するものである。このＰＬＬ回路では、上記ＰＬＬループ内に、言い換えるならば、上記位相比較器で比較されるクロックに上記入力バッファに対応したレプリカ回路で形成された遅延回路を挿入することにより、外部クロックと内部クロックとの位相差を無くしたり、あるいは上記遅延時間を入力バッファでの遅延時間よりも大きく形成して外部クロックに対して内部クロックの位相を進めたりすることができる。
例えば、位相が進められた内部クロックを生成すると、かかる内部クロックによりデータを出力する際において、出力回路での信号遅延を補償して、上記外部から供給されたクロックと同期してデータ出力を行うようにすることができる。また、ＰＬＬ回路ではＮ分周回路を上記ＰＬＬループ内に挿入すれば、外部クロックに対して周波数をＮ逓倍させた内部クロックを形成することができる。
ＤＬＬ（ディレイ・ロックド・ループ）回路では、可変遅延回路で遅延されたクロックと、１周期遅れて入力されたクロックとを位相比較器で比較し、両者が一致するように上記可変遅延回路の遅延時間を制御するものであり、前記ＰＬＬ回路と同様に上記位相比較器で比較されるクロックに、クロック入力用の入力バッファに対応したレプリカ回路で形成された遅延回路を挿入することにより、外部クロックと内部クロックとの位相差を無くしたり、あるいは上記遅延時間を入力バッファでの遅延時間よりも大きく形成して外部クロックに対して内部クロックの位相を進めたりすることができる。
ＳＭＤ（シンクロナス・ミラー・ディレイ）回路は、ＰＬＬ回路やＤＬＬ回路のようなフィードバックループを含まないクロック同期回路であり、同期に必要な時間（ロック時間）が２〜３サイクルと短い。これは、入力クロックの周期を遅延回路の段数として測定することにより上記ロック時間を短くすることができる。この測定回路は、遅延回路の構成要素１段当たりの遅延時間を時間分解能として測定するものであり、一般的にはＣＭＯＳインバータ回路の２段分の遅延時間程度になる。このようなＳＭＤを用いたクロック同期回路の例として、特開平８−２３７０９１号公報がある。
上記クロック再生回路１１０で生成された内部クロックは、パッドＣＬＫ２までチップ上配線で導かれ、そこからは再配線１２によって入出力制御回路１１４のクロック入力用パッドＣＬＫＵ１〜４及びＣＬＫＤ１〜４に分配される。入出力制御回路１１４は、例えばアドレス入力パッド１１３と、かかるパッド１１３から入力されたアドレス信号を受けるアドレス入力バッファ１１２と、アドレス信号を取り込むアドレス入力レジスタ１１１を含む。上記内部クロックは、アドレス入力レジスタ１１１に供給される。この場合、外部クロックと上記アドレスレジスタに伝えられる内部クロックとを同期化させることにより、クロック入力経路での信号遅延を補償することができる。
第１４図には、この発明に係る半導体集積回路装置の他の一実施例の平面図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）に向けられており、再配線とそれに接続されるバンプ電極及びパッドのレイアウトが示されている。
同図においても前記同様に、バンプ電極２０等は、○で示されており、パッド２２等は、小さな□で示されている。これらバンプ電極とパッドとが再配線２１等により相互に接続される。この実施例でも、再配線は、その機能に応じて直流電圧用と交流信号用との２種類に分けられる。例示的に示されている１つの再配線層２５は、従来のウエハ・レベルＣＳＰでの再配線と同じく、１つのバンプ電極と１つのパッドとを一対一に対応して接続するものであり、アドレス及び制御信号の入力や、データの入出力に用いられる。これらの各信号線２５は、それを通して伝えられるデジタル信号の高速伝達を行うようにするために、寄生容量を小さくすることと、高密度に設けられる複数のパッドに対応して比較的細く形成された配線幅の再配線層が用いられる。
この実施例では、前記再配線層を利用して低インピーダンスの電源供給を可能にするものである。同図において、半導体チップの上半部分と下半分のチップ周辺部に沿って延長される太い配線幅の再配線層２１は、内部降圧電圧ＶＤＤＩを供給するために設けられる。この再配線層２１には、チップの中央部の左右両側に点線で示された降圧電圧回路２３で形成された降圧電圧ＶＤＤＩが、アルミニュウム配線等のチップ上配線２４を介して伝えられる。例えば、電源電圧ＶＤＤを３．３Ｖとすると、上記降圧電圧ＶＤＤＩは１．５Ｖのような低い電圧とされる。
上記再配線２１以外の再配線のうち、前記信号入力用の細い再配線を除いく比較的太い配線幅で形成された再配線は、例えば回路の接地電位ＶＳＳを供給するもの、あるいは電源電圧ＶＤＤを供給するものと、前記同様に電源ノイズの影響を低減させるために出力回路用の電源電圧ＶＤＤＱ及び回路の接地電位ＶＳＳＱ等とされる。これらにはバンプ電極が複数個設けられて、それぞれから上記ＶＳＳあるいはＶＤＤのように同じ電圧のものが供給される。この実施例のＳＲＡＭは、チップの縦中央部及び横中央部に周辺回路が配置され、メモリアレイは係る周辺回路により４つのエリアに分散して設けられる。
第１５図には、上記再配線の製造方法を説明するための概略断面図が示されている。（ａ）では、半導体基板（ウエハ）上に回路が完成された後に、有機絶縁膜であるポリイミドを塗布し、写真技術（ホト、現像）によりアルミニュウム（Ａｌ）パッド上に開口を有する有機絶縁膜を形成して硬化ベークする。（ｂ）では、レジスト膜を形成し、それを写真技術（ホト、現像）により再配線の配線パターンを形成する。（ｃ）では、洗浄した後にＣｕ（銅）を電気めっきする。（ｄ）ではレジスト膜除去液浸漬させる。（ｅ）では、上層の有機絶縁膜を形成する。つまり、前記同様にポリイミド塗布し、写真技術（ホト、現像）によりパンプ電極に開口を持つ上側の有機絶縁膜が形成され、硬化ベークが行われる。
第１６図には、この発明に係る半導体集積回路装置に設けられる再配線の他の一実施例の断面図が示されている。半導体チップの一主面側に、図示しな回路素子及び配線が形成される。この配線のうち、最上層の配線によりパッド０４が形成される。このパッド４０の開口部を除いて第１層目の有機絶縁膜０２が形成される。特に制限されないが、この有機絶縁膜０２は、ポリイミドにより構成される。
このポリイミドからなる第１層目の有機絶縁膜上には、上記半導体チップ０６の主面側に形成された少なくとも２つのパッド０４間を電気的に接続する導電層としての再配線層０５が形成される。そして、かかる再配線層０５の表面のうち、バンプ電極０３が形成される部分には、Ｃｕ（銅）ポストが設けられ、それ以外の部分には封止樹脂１０１が形成される。そして、上記Ｃｕポストの表面には上記バンプ電極０３が設けられる。このバンプ電極０３は、１つの再配線０５に対して少なくとも２個が設けられる。
第１７図には、この発明に係る半導体集積回路装置を構成する半導体チップに形成されるロジック回路及び外部入出力回路の一実施例のデバイス構造の縦断面が例示されている。抵抗率１０Ωｃｍのｐ型シリコン基板１２０上に、深さ０．８μｍのｐ型ウエル領域１２２が形成されている。前記ｐ型ウエル領域１２２内には、素子分離領域１２５で分離され、ｎ型ドレイン領域１３７、ｎ型ソース領域１３６、膜厚４ｎｍの薄いゲート酸化膜１２７、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．２μｍのゲート電極１３０によって、電源電圧１．８Ｖ動作のｎチヤネル型トランジスタ（ＭＯＳＦＥＴ又はＭＩＳＦＥＴともいう）４が形成されている。
前記ｐ型ウエル領域１２２内には、素子分離領域１２５で分離され、ｎ型ドレイン領域１３９、ｎ型ソース領域１３８、膜厚８ｎｍの厚いゲート酸化膜１２６、及び膜厚０．２μｍのｎ型ポリシリコン膜からなるゲート長０．４μｍのゲート電極１３１によって、電源電圧３．３Ｖ動作のｎチヤネル型トランジスタ５が形成されている。上記ｎチヤネル型トランジスタと組み合わされてＣＭＯＳ回路を構成するｐチヤネル型トランジスタは、図示しないが、上記ｐ型シリコン基板１２０上に、ｎ型ウエル領域が形成され、そこにｐ型ソース領域及びドレイン領域が形成されて構成される。
前記トランジスタ４，５の上部に自己整合コンタクト形成のため、ＣＶＤ法により堆積した膜厚１００ｎｍのシリコン窒化膜１４０を配置し、ＣＭＰ法により平坦化された膜厚１μｍのコンタクト層間膜１４１の所望の位置に設けられたコンタクトプラグ１４２と、膜厚０．５μｍのアルミニウム膜からなる第１金属配線１４３と、ＣＭＰ法により平坦化された膜厚１μｍの第１層間膜１４４の所望の位置に設けられた第１層間プラグ１４５と、膜厚０．５μｍのアルミニウム膜からなる第２層金属配線１４６と、ＣＭＰ法により平坦化された膜厚１μｍの第２層間膜１４７の所望の位置に設けられた第２層間プラグ１４８と、膜厚０．５μｍのアルミニウム膜からなる第３層金属配線１４９と、膜厚０．８μｍの第３層間膜１５０の所望の位置に設けられた第３層間プラグ１５１と膜厚１μｍのアルミニウム膜からなる第４層金属配線１５２とが設けられる。この上記第４金属配線１５２は、最上層の金属配線の他にボンディングパッド等の電極としても用いられる。
ＣＰＵ（中央処理装置）を中心にし、その周辺回路を構成するメモリ回路、外部入出力装置等の複数の回路ブロックが１つの半導体基板上に形成される１チップのマイクロコンピュータ等を構成するシステムＬＳＩでは、ＭＩＳ（ＭＯＳ）トランジスタのゲート酸化膜厚は２種類に分類される。ＭＩＳトランジスタの動作電圧に対してある程度の耐圧（ゲート酸化膿の破壊に対する耐圧）を確保する必要がある回路、例えば、外部入出力回路、アナログ入出力回路、メモリ回路としてＤＲＡＭを用いたものでは、メモリセルのアドレス選択用ＭＯＳＦＥＴ、アナログ／デジタル変換器、デジタル／アナログ変換器等は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路、ＳＲＡＭ、ＣＰＵは、ゲート長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成される。
第１８図及び第１９図は、この発明に係る半導体集積回路装置の再配線の製造方法の一実施例を説明するための該素子構造断面図が示されている。第１８図（Ａ）において、半導体基板に多数の回路素子が形成された半導体チップ２０１表面にボンディングパッド２０２（２０２ａ及び２０２ｂ）を形成し、ボンディングパッド２０２の開口部を除いて、保護層２０３で覆つた状態のウエハ断面が示されている。同図（Ａ）に示されるものは、従来のワイヤボンデイング接続用ウエハの完成段階に相当する。
第１８図（Ｂ）に示されるように、上記ウエハの表面に下部絶縁層２０４を形成し、かかる下部絶縁膜２０４には、ボンディングパッド２０２（２０２ａ及び２０２ｂ）の部分を開口させる。
第１８図（Ｃ）に示されるように、ボンディングパッド２０２ａからバンプ電極を形成すべき位置まで再配線２０５を形成すると同時に、検査専用パッド２０２ｂについても再配線層２９５を形成する。
第１８図（Ｄ）に示されるように、表面絶縁層２０６を形成し、再配線層２０５、２９５のボンディングパッド２０２（２０２ａ及び２０２ｂ）直上部及びバンプ電極の形成部位分を露出させる。
第１９図（Ｅ）に示されるように、バンブ電極形成部にバンプ電極下地金属２０７を形成すると共に、ボンディングパッド２０２（２０２ａ及び２０２ｂ）の上部にもバンプ電極下地金属層２９７を同時に形成する。上記のようにして形成されたボンディングパッド２０２（２０２ａ及び２０２ｂ）直上部のバンプ電極下地金属層２９７は、電源または信号入出力用ボンディングパッド２０２ａに対応した検査パッド２０９ａ及び検査専用ボンディングバッド２０２ｂに対応した検査パッド２０９ｂとなる。
第１９図（Ｆ）に示されるように、検査パッド２０９ａ，２０９ｂにプローブ２１１の先端を接触させてプローブ検査を行い、回路の冗長性を利用した不良品の救済や機能の選択を行ない良品と不良品の選別等を実施する。
第１９図（Ｇ）に示されるように、バンプ電極下地金属２０７上に半田でバンプ電極２０８を形成し、完成したウエハを個々のチップに切断分離（ダイシング）することによってフリップチップ型半導体集積回路装置が得られる。ボンディングパッド２０２若しくはその表面の材料には通常アルミニウムまたはアルミニウム合金が使用されるが、半導体素子内部の配線材料の種類によっては、銅や他の金属を用いても良い。
保護層２０３の材質はシリコン酸化膜やシリコン窒化膜などの無機膜のほか、ポリイミドのような有機膜、及びこれらの組合せが用いられる。下部絶縁層２０４の材質は、基板実装後に半導体集積回路装置と実装基板の熱膨張差などによってバンプ電極２０８に作用する応力（応力・歪み状態）を緩和すると共に再配線２０５のキャパシタンスを低減するため、ポリイミドやフッ素系樹脂、各種エラストマ材料のような低弾性率（低弾性係数）かつ低誘電率の有機材料が望ましい。ここで、エラストマ材料としては、シリコン系、アクリル系などのゴム材料や、これらゴム材料を配合した低弾性率の高分子材料などが挙げられる。
下部絶縁層２０４は、ワニスのスピンコートや印刷、あるいはフィルムの貼り付けによって形成される。下部絶縁層２０４の厚さは応力及びキャパシタンス低減の観点から３μｍ程度以上あることが望ましい。ただし、保護層２０３に有機膜が用いられている場合は、下部絶縁層２０４をこれより薄くするか、または省略することもできる。
前記再配線２０５には例えば，厚さ１〜５μｍ程度の銅または鋼合金の上下に厚さ０．１〜０．５μｍ程度のクロム、チタン、ニッケル、ニッケル合金等を積層した３層配線構造を使用する。またアルミニウム及びその合金を使用することもできる。
前記表面絶縁層２０６の材質は、バンプ電極２０８に作用する応力を緩和するため、ポリイミドやエポキシ、フッ素樹脂、更には各種エラストマ材料のような、低弾性率の有機材料が望ましい。また、前記再配線の下側絶縁膜（更なる絶縁膜）は、バンプ電極にかかる応力吸収のため柔らかいものがよく、上側絶縁膜２０６は、保護の鶴点から下側絶縁膜２０４よりも比較的硬い材料を選択してもよい。具体的には、上側絶縁膜２０６及び下側絶縁膜２０４は、感光性ポリイミド樹脂膜で形成され、熱処理（キユア）前の溶剤量、分子量、フィラーの含有量などを変化させることによって、最終的な膜の硬さ（弾性率）を変化させることが可能である。また、上下絶縁膜を異なる材料で形成してもよい。この場合、例えば、上側絶縁膜２０６をエポキシ系樹脂で形成し、下側絶縁膜２０４をポリイミド系樹脂で形成することが考えられる。
前記バンプ電極下地金属２０７としては、クロム、ニッケル、ニッケル・タングステン、ニッケル・銅等の半田バリア性の高い金属を厚さ０．３〜３μｍ程度形成することが望ましく、さらに半田の濡れ性及びプローブとの電気的接続性を確保するため、表面に厚さ０．１μｍ程度の金の薄膜層を形成しておくことが望ましい。前記半田バンプ電極２０８は、半田バンプ電極下地金属２０７上に半田ペーストを印刷するか、又は予め一定寸法に成形済みの半田ボールを転写した後、リフローさせることによって形成することができる。
上記のように電源、信号入出力用ボンディングパッド２０２ａ、プロープ検査用ボンディングパッド２０２ｂの両方の直上部に検査パッド２０９を設けることによって、再配線工程後にプローブ検査を実施することが可能となるので、再配線工程前のボンディングパッド２０２の損傷による接続信頼性の低下を防止することができる。特に、この実施例のように再配線を信号を分配する配線として用いるときには、そのプローブ検査は重要になるものである。
上記の構成では、形成済みの半田バンプ電極２０８にプローブ２１１を当てないで検査を行うため、半田パンブ電極２０８の変形が防止できると共に、半田バンプ電極２０８の曲面への偏心したプローブ当てによるプロープ２１１の損傷も防止することができる。
上記の構成では、半田バンプ電極２０８形成前の半田バンプ下地金属２０７にプローブ２１１を当てる必要もないため、半田バンプ下地金属２０７の表面に形成した金などの半田濡れ性向上のための層や、その下の半田バリア金属層を傷付ける虞れもなくなり、半田との接続信頼性低下を防止することができる。
上記の構成では、検査パッド２０９を一列に配置することにより、第１９図（Ｆ）に示されているようにプローブ２１１に安価なカンチレバー方式のプロープを使用できる上、再配線を施さない通常のワイヤボンディング用ウエハのボンディングパッド２０２と、この実施例で説明した前記検査パッド２０９とのチップ平面内での位置が同一となるため、通常のワイヤボンディング用ウエハとプローブ２１１を共用化することも可能である。
そして、上述のフリップチップ型半導体集積回路装置では、ボンディングパッド２０２の投影面積内に検査パッド２０９が入るため、検査パッド２０９の付加によるキャパシタンスの増加がほとんどない。なお、一部のボンディングパッド２０２ｂに対してはバンプ電極を設けずに検査パッド２０２ｂのみを設けることにより、半田バンプの数を増加させることなく、再配線工程後にプローブ検査を実施することができる。
第２０図ないし第２４図には、この発明に係るフリップチップ型半導体集積回路の製造工程が各段階毎に斜視図で示されている。第２０図には、従来のワイヤボンディング接続用ウエハの完成段階が示されている。すなわち、前記第１８図（Ａ）の状態でのウエハ２２０の全体を示した図であり、各チップ２１０には夫々前記ボンディングパッド２０２が形成されている。
フリップチップ型半導体集積回路装置を製造するには、第２０図に示されたウエハ２２０に、前記第１８図（Ｂ）、（Ｃ）、（Ｃ）及び第１９図（Ｅ）に例示されるように、下部絶縁層２０４、再配線２０５、表面絶縁層２０６、及びバンプ電極下地金属２０７などを形成し、第２１図に示されたバンブ電極下地金属２０７の形成された状態のウエハ２２０を得る。第２１図の状態は、断面では第１９図（Ｅ）の状態に相当する。
次に、第２２図に示されるように、複数のプローブ２１１をその先端がウエハ２２０上の複数の検査パッド２０９（第２２図では図示を省略）に同時に接触するよう位置決めし、固定プローブカード２２１を使用してプローブ検査を行う。複数のプローブ２１１を同時に複数の検査パッド２０９に接触させることによって、チップ２１０の１個分または複数個分の検査パッド２０９を同時に検査し、接触位置を順次移動させて検査を行うことによりウエハ２２０上の全てのチップ２１０に対してプローブ検査を行う。この時、同一のまたは同様な別個のプロープカード２２１を用いて機能選択や欠陥救済を同時に又は連続して行うことができる。
次に、半田バンプ電極の形成工程を、半田ペースト印刷方式を例に採って第２３図により説明する。図示のようにウエハ２２０の表面のバンプ電極下地金属２０７の配置に対応して開口２２３を形成した半田印刷マスク２２２を、ウエハ２２０上に位置合わせして重ね、スキージ２２４によって半田ペースト２２５を印刷する。印刷直後の状態では図中の断面図に示すように、半田ペースト２２５がバンプ電極下地金属２０７よりもやや広い領域に平坦に印刷されている。このウエハをリフロー加熱し、半田ペースト２２５を溶融させると、半田が球状に凝集し、半田バンプ電極２０８が形成される。
バンプ電極２０８形成後のウエハ２２０は第５７図に示すようにダイシングブレード２２６によって個片のチップ２１０に切断分離することにより、フリップチップ型半導体集積回路装置の完成品を得ることができる。完成品にはさらに必要に応じてバーンイン検査や性能、外観などの各種最終検査が施され、所定のマーキングや包装を行つた後出荷される。
第２５図には、本発明のフリップチップ型半導体集積回路装置の再配線形成工程以降の製造工程フローを、（ａ），（ｂ），（ｃ），（ｄ）の４通りが示されている。同図に示される製造フローは、前記第１９図（Ｇ）の構造を一例とすれば、絶縁層２０４の上に再配線２０５を形成する再配線形成Ｓ１、２０６のような絶縁層を形成する表面絶縁層形成Ｓ２、２０７のようなバンプ電極下地金属そして検査パッド２０９の下地金属２９７などを形成するバンプ電極下地金属形成Ｓ３、前記アンチヒューズ１のプログラムによるモード設定のような機能選択Ｓ４、プローブ検査Ｓ５、前記アンチヒューズ１のブログラムによる不良ビット置き換えのような欠陥救済Ｓ６、バンプ電極を形成するバンプ形成Ｓ７、ウエハからチップを切り出す個片切断（ダイシング）Ｓ８、バーンインＳ９及び最終検査Ｓ１０の各工程を含む。
第２５図（ａ）に示される製造のフローは、バーンインＳ９すなわち高温での連続動作試験を、個片切断Ｓ８の後にチップ単位で行う場合の製造フローである。フリップチップ型半導体集積回路装置では再配線によって半田バンプ電極の間隔をボンディングパッドの間隔（６０〜１５０μｍ程度）より広げている（０．５〜１．０ｍｍ程度）ため、ＢＧＡ（ボール・グリッド・アレイ）型のＣＳＰ（チップ・サイズ・パッケージ）に使用されるバーンイン用ソケットを使用することによって、容易にチップ単位でのバーンインを行うことができる。即ち、バーンイン工程に先立って、予めチップ上にバンプ電極が形成され、且つ、そのバンプ電極の配列パターンをバーンイン用ソケットの電極配列パターンに対応させることによって、特別な仕様のバーンイン用ソケットを新規に準備する必要がないので、フリップチップ型半導体集積回路装置の組み立てコストを低減する事が可能である。
また、前記バンプ電極を接続端子として利用した前記バーンイン用ソケットを用いない場合でも前記検査パッド２０９を利用してバーンインの為の電気的接続を行う事は可能である。この場合は、バンプ電極間に配置された検査用パッドにプロービングが可能な狭ピッチの高価なバーンイン用接触子が必要になる反面、ソケツトの高温での接触による半田バンプ電極２０８の変形を防止することができる。
第２５図（ｂ）及び（ｃ）の製造フローはバーンインＳ９を個片切断Ｓ８の前にウエハ段階で行う。特に第２５図（ｂ）は、前記検査パッド２０９又は半田バンプ電極２０８の形成前のバンプ下地金属２０７を用いて、半田バンプ電極形成前にバーンインを行う場合の製造フローである。バンプ電極を使用しないでバーンインの電気的接続を行うため、バーンイン用ソケツトの高温環境下での接触による半田バンプ電極の変形を防止することができる。また、半田バンブ電極形成前の平坦な段階でバーンインを行うため、半田バンプ電極２０８が障害となることなく容易に検査パッド２０９にソケットなどのバーンイン用接触子を当てることができる。また、ウエハ段階でバーンインを行うので、複数チップを一括してバーンインでき、検査のスループットを向上させることが可能である。
第２５図（ｃ）は半田バンプ電極形成後にバーンインを行う場合の製造フローを示す。バーンイン用接触子は半田バンプ電極２０８に接触させる。半田バンプ電極２０８にバーンイン用接触子を接触させる場合はバーンイン時に半田バンプ電極２０８に変形を生じさせ易いが、バンプ電極下地金属２０７に損傷あるいは表面劣化を生じさせる危険性がなく、信頼性の高いバンプ下地金属、再配線の形成が可能になる。この場合にも、第２５図（ｂ）と同様にウエハ段階でバーンインを行うため、検査のスループツトを向上させる事が可能である。
第２５図（ｄ）に示される製造フローは、第２５図（ａ）〜（ｃ）の各フローの表面絶縁層形成Ｓ２の工程とバンプ電極下地金属形成Ｓ３の工程を入れ換えた製造フローであり、機能選択工程以降の工程は第２５図（ａ）〜（ｃ）の何れかの製造フローと共通である。第２５図（ａ）〜（ｃ）と第２５図（ｄ）との関係は、第２５図（ｄ）の製造フローでは再配線２０５とバンブ下地金属２０７を同一工程で形成したので、第２５図（ａ）〜（ｃ）の製造フローに比べてバンプ電極下地金属の形成コストを低減することができる。
半導体集積回路装置の回路素子が充分確立されたプロセスで製造され、不良率が低い場合には、バーンインが省略されることもある。この場合には、第２５図（ａ）〜（ｃ）の各製造フローは全く同一となり、差異はなくなる。
第２５図の各製造工程フローでは、何れも機能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６を連続して実施している。機能選択Ｓ４と欠陥救済Ｓ６にアンチヒユーズを利用する場合、これら三つの工程は何れもプローブをウエハに接触させることによって電気的処理のみ（レーザによるヒューズ切断や再配線の変更を伴わない）によって行うことができるので、１回のプロービングで（即ち他のチップに対するプロービングの後に再度プロービングすることなく）３工程を一括して処理することができ、工程を簡略化することが可能となる。この場合は，機能選択や欠陥救済も広義のプローブ検査に含めて考えることができる。
第２５図の各製造工程フローでは、何れも半田バンプ電極形成Ｓ９を個片切断Ｓ８の前のウエハ段階で一括して行っており、個片のチップ毎に半田バンプ電極を形成する従来のＢＧＡやＣＳＰの製造工程に比べて能率良く半田バンプ電極を形成することができる。さらに、機能選択Ｓ４、プローブ検査Ｓ５、欠陥救済Ｓ６の三つの工程を半田バンプ電極形成Ｓ７の前に行うことにより、半田バンプの突起が障害となることなく容易にプロービングを行うことができる。
機能選択Ｓ４はプローブ検査Ｓ５又は欠陥救済Ｓ６の後に実施することも可能である。しかし，機能選択Ｓ４をプローブ検査Ｓ５の前に実施すれば、プローブ検査Ｓ５の時には予め選択した機能についてのみ検査を行えば良くなるため、検査項目を削減し検査能率を向上させることが可能となる。機能選択は、再配線により実施してもよい。つまり、ウエハ上回路を形成するまでのプロセスを同一とし、再配線の形成プロセスによって、ＤＲＡＭの例ではビット構成を×１６ビット、×３２ビットあるいは×６４ビット等に設定する、従来のボンディングオプションを再配線により実施してもよい。
機能選択Ｓ４によって得られる各品種間の需要割合は市場の動向によって常時変化する。したがって需要の変化に柔軟に対応し、かつ品種毎の在庫量を最小限とするためには、機能選択前の状態で在庫を有していることが望ましく、しかも機能選択後の工程ができるだけ短期間に対応できるものであることが望ましい。機能選択にアンチヒユーズを利用することにより、全ての品種に同一の再配線パターンを施し、バンプ電極形成直前の状態で在庫保管することができる。これによって、需要変化に応じて短期間で必要な品種を製造することができ、在庫量も削減することが可能となる。
第２５図で説明した製造フローに対しては、上記とは逆に、前記プログラム素子による機能選択Ｓ４を前記バンプ電極の形成Ｓ７後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてウエハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。
第２６図には、この発明に係る半導体集積回路装置の他の一実施例の概略断面図が示されている。この実施例の半導体集積回路装置では、前記のような半導体チップの一主面側に、図示しな回路素子及び配線が形成される。この配線のうち、最上層の配線によりパッドが形成される。前記のように導電層としての再配線によりバンプ電極と接続される。同図では、省略されているが、前記第１図の実施例等と同様に、パッドが形成される開口部を除いてポリイミドからなる第１層目の有機絶縁膜が形成されてその上に再配線が形成される。
この実施例では、第２６図（Ａ）は、前記第１図の実施例とは異なり、１つのバンプ電極と１つのパッドとが再配線によって接続される。これに対して、第２６図（Ｂ）の再配線は、特に制限されないが、上記第２６図（Ａ）の再配線と交差するように設けられたものであり、その交差部において、パッドと同じ工程で形成される最上位Ａｌ（アルミニュウム）線等の配線により上記パッドに接続される再配線と、上記バンプ側に接続される再配線とを接続させる。それ故、両再配線を接続させる最上位Ａｌ線上の図示しない第１層目の有機絶縁膜上には、前記第２６図（Ａ）の再配線が設けられる。
この実施例の再配線は、図示のようにパッドとバンプとを一対一に対応させて接続するための再配線の他に、例えば第２６図（Ｂ）において、前記最上位Ａｌ線上に交差するように設けられる再配線は、前記第１１図の実施例と同様に再配線を信号線や電源供給線の一部として用いるもの、例えばパッドとパッドとを接続する信号配線、あるいはバンプとバンプとを接続する電源配線であってもよい。
第２７図には、この発明に係る半導体集積回路装置の更に他の一実施例の概略構成図が示されている。第２７図（Ａ）には、概略断面構造が示され、第２７図（Ｂ）には回路パターンが示されている。この実施例は、前記第２６図の実施例の変形列を示すものであり、再配線同士を接続する半導体チップの一主面側に形成される配線が、前記最上層（Ｍ４）に加えて、その下層の配線、例えば第３層目配線Ｍ３が組み合わされる。
例えば、第２７図（Ａ）のようにパンプとパッドとを接続する場合において、両者の間に第２７図（Ｂ）のように、交差するように延長される再配線や、上記接続方向に平行に延長される最上層Ｍ４による信号線等が設けられた場合、更にその下に設けられる第３層目配線Ｍ３を利用し、上記Ｍ４との交差部を形成するものである。
第２７図（Ａ）に従えば、パッドはコンタクトにより再配線の一端に接続される。この再配線の他端は、コンタクトによりＭ４配線の一端に接続され、その他端はコンタクトによりＭ３配線の一端に接続される。このＭ３配線の他端は、コンタクトによりＭ４配線の一端に接続される。これにより、信号線等との１つ目の交差が行われる。上記Ｍ４配線の他端は、上記信号線等との交差部において、コンタクトによりＭ３配線の一端に接続される。このＭ３配線の他端はコンタクトによりＭ４配線の一端に接続される。そして、このＭ４配線の他端がパンプと接続される再配線と接続されることにより、上記パッドとパンプとの電気的接続が行われる。なお、第２７図（Ａ）では、上記交差部での他方の配線（Ｍ４）や再配線は省略されている。
第２８図には、この発明に係る半導体集積回路装置の更に他の一実施例の平面図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、スタティック型ＲＡＭのようなメモリ回路に向けられており、再配線とそれに接続されるバンプ電極及びパッドのレイアウトが示されている。
同図においても前記同様に、バンプ電極は、○で示されており、パッドは、小さな□で示されている。これらバンプ電極とパッドとが再配線により相互に接続される。この実施例でも、再配線は、その機能に応じて直流電圧用と交流信号用との２種類に分けられる。交流信号用はウエハ・レベルＣＳＰでの再配線と同じく、１つのバンプ電極と１つのパッドとを一対一に対応して接続するものであり、アドレス及び制御信号の入力や、データの入出力に用いられる。これらの各信号用の再配線は、それを通して伝えられる信号の高速伝達を行うようにするために、寄生容量を小さくすることと、高密度に設けられる複数のパッドに対応して比較的細く形成された配線幅の再配線層が用いられる。
この実施例でも、前記再配線層を利用して低インピーダンスの電源供給を可能にするものである。同図において、半導体チップの中央部とチップ周辺部に沿って延長される太い配線幅の再配線層が、内部の降圧回路で形成された降圧電圧を供給するために設けられる。この再配線層には、チップの中央部の左右両端に設けられた降圧電圧回路で形成された降圧電圧が伝えられ、コンタクトにより内部回路の動作電圧としてチップ周辺に分配される。例えば、電源電圧を３．３Ｖとすると、上記降圧電圧は１．５Ｖのような低い電圧とされる。
上記チップの長手方向の前記降圧電源線の内側に設けられた２つの再配線は、回路の接地電位ＶＳＳを供給するために設けられたものである。なお、外部から供給される電源は、図示しないバンプ及び再配線によって上記降圧回路に伝えられる。なお、外部電源で動作する入出力インタンーフェイスが存在する場合には、それらには上記パンプ及び再配線及び内部配線によって電源供給が行われる。これらの構成は、前記第１４図の実施例と同様であるので省略するものである。
第２９図には、この発明に係る半導体集積回路装置の更に他の一実施例の平面図が示されている。この実施例の半導体集積回路装置は、前記第２８図の実施例の変形例である。同図は、前記第２８図に示したメモリチップの半分を拡大して示されている。この実施例では、特に制限されないが、１つのバンプ電極と１つのパッドとを一対一に対応して接続する再配線が交差させられる。
この交差によって、例えば同じパンプとパッドの配列を用いつつ、再配線のパターンの変更によって機能の変更等を行うようにする。例えば、従来のボンディングオプション等と同等の機能を持たせることができる。あるいは、特定の信号において、それを通して伝えられる信号の高速伝達を行うようにするために、寄生容量を小さくすることと最短距離とするために上記交差部が利用される。このような再配線同士の交差技術は、前記第２６図及び第２７図の実施例のような半導体基板上に形成される最上位配線及びその下層配線を利用して実現することができるものである。
上記の実施例から得られる作用効果は、下記の通りである。
（１）  半導体基板の一主面上に回路を構成する回路素子及び配線及びかかる回路と電気的に接続された第１電極を設け、上記第１電極の表面部を除いた上記回路上に有機絶縁膜を形成し、かかる有機絶縁膜上に第１及び第２外部接続用電極を設け、上記第１及び第２外部接続用電極と第１電極とを電気的に接続するための導電層を上記有機絶縁膜上に被着させることにより、かかる導電層を良好な電源供給経路としても活用でき、電源回路等の半導体基板上に形成される回路のレアウトの自由度を高くすることができるという効果が得られる。
（２）  上記に加えて、上記第１及び第２外部接続用電極の面積を上記第１電極の面積よりも大きく形成することにより、半導体基板上に形成される素子及び配線等の高集積化を図りつつ、バンプ電極等の外部接続手段を得ることができるという効果が得られる。
（３）  上記に加えて、上記導電層を再配線で構成することにより、ウエハプロセスで半導体集積回路装置を完成させることができるという効果が得られる。
（４）  上記に加えて、上記導電層は四角形の半導体基板の一辺の長さとほぼ同じかそれよりも長く形成されることにより、半導体基板に形成される各回路素子に電源電圧等を効率よく供給することができるという効果が得られる。
（５）  上記に加えて、第１及び第２外部接続用電極に同じ電圧が与えられることにより、低インピーダンスでの電圧供給を行うようにすることができるという効果が得られる。
（６）  上記に加えて、第１及び第２外部接続用電極から電源電圧を供給することにより、低インピーダンスでの電源電圧の供給が可能となり、半導体基板上に形成される回路の動作の安定化を図ることができるという効果が得られる。
（７）  上記に加えて、第１及び第２外部接続用電極に回路の接地電圧を供給することにより、低インピーダンスでの接地電圧の供給が可能となり、半導体基板上に形成される回路の動作の安定化を図ることができるという効果が得られる。
（８）  上記に加えて、上記一主面上に上記回路に電気的に接続された第２電極を更に設け、上記第１及び第２外部接続用電極と上記第１電極及び上記第２電極を前記導電層によって電気的に接続させることにより、半導体基板上に形成される回路素子に対して、均一な電圧を安定的に供給することができるという効果が得られる。
（９）  上記に加えて、第１及び第２外部接続用電極に半田ボールを設けることにより、ウエハプロセスでの製造が可能となり、半導体集積回路装置の実装を簡単に安定的に行うようにすることができるという効果が得られる。
（１０）  半導体基板の一主面上に回路を構成する回路素子及び配線及びかかる回路と電気的に接続された第１電極と第２電極を設け、上記第１電極と第２電極の表面の開口部を除いた上記回路上に有機絶縁膜を形成し、第１電極と第２電極を電気的に接続するための導電層を上記有機絶縁膜上に被着させることにより、上記導電層を信号伝達にも用いることができ、半導体基板上に形成される回路のレアウトの自由度を高くするとともに、動作の高速化を図ることができるという効果が得られる。
（１１）  上記に加えて、上記導電層を再配線とすることにより、ウエハプロセスでの高速信号経路を実現できるという効果が得られる。
（１２）  上記に加えて、上記有機絶縁膜上に第１外部接続用電極及び第２外部接続用電極を更に設け、上記導電層を第１外部接続用電極及び第２外部接続用電極に接続することにより、半導体基板上に形成される回路素子に対して、外部から均一な電圧を安定的に供給することができるという効果が得られる。
（１３）  上記に加えて、上記第１外部接続用電極及び上記第２外部接続用電極をバンプ電極とすることにより、ウェハプロセスにより半導体集積回路装置を完成させることができるとともに、実装基板での高密度実装を実現できるという効果が得られる。
（１４）  上記に加えて、上記第１電極及び第２電極をボンディングパッドとすることにより、かかる半導体チップをリード端子を持つ半導体集積回路装置に組み立てることもでき、半導体チップの多様なパッケージ形態を実現できるという効果が得られる。
（１５）  上記に加えて、上記第１外部接続用電極及び上記第２外部接続用電極の面積を上記第１電極及び上記第２電極の面積よりも大きくすることにより、半導体基板上に形成される素子及び配線等の高集積化を図りつつ、バンプ電極等の外部接続手段を得ることができるという効果が得られる。
（１６）  上記に加えて、第１及び第２外部接続用電極に半田ボールを設けることにより、ウエハプロセスでの製造が可能となり、半導体集積回路装置の実装を簡単に安定的に行うようにすることができるという効果が得られる。
（１７）  上記に加えて、上記有機絶縁膜上に第１外部接続用電極を更に設け、上記導電層を第１外部接続用電極に接続し、かつかかる第１外部接続用電極以外の外部接続用電極は接続されないようにすることにより、１つの外部端子を用いて効果的に半導体基板上に形成される回路素子への電圧ないし信号を供給することができるという効果が得られる。
（１８）  上記に加えて、上記第１外部接続用電極にクロック信号を供給することにより、半導体基板上に形成される複数の回路に供給されるクロックのスキューを低減でき、回路の高速化を図ることができるという効果が得られる。
（１９）  上記に加えて、上記半導体基板の一主面上に第１電圧を受ける電圧形成回路を更に設け、かかる電圧形成回路により上記第１電圧と異なる第２電圧を形成して、上記導電層により上記第２電圧を伝えるようにすることにより、半導体基板上に形成される電源回路の簡素化やレイアウトを容易にし、かつ均一な電圧を安定的に供給することができるという効果が得られる。
（２０）  上記に加えて、上記半導体基板の一主面上に第１クロックを受けるクロック再生回路を更に設け、かかるクロック再生回路により上記第１クロックに対応された第２クロックを出力して上記導電層により上記第２クロックを分配することにより、外部から供給されたクロックに同期化された内部クロックを効率よく半導体基板上に形成された各回路に分配することができるという効果が得られる。
（２１）  上記に加えて、上記導体層を、その一部分において上記半導体基板の一主面に設けられた配線を介して接続させることにより、導体層を交差させて配置することができ、信号線及び電源線の配置を容易にすることができるという効果が得られる。
（２２）  上記に加えて、上記導電層同士を接続する配線として、上記半導体基板上の一主面上に形成される最上層配線と、その下層に形成された配線を組み合わせることにより、信号線及び電源線の配置をいっそう容易にすることができるという効果が得られる。
（２３）  半導体基板の一主面上に回路を構成する回路素子及び配線及びかかる回路と電気的に接続された第１電極と第２電極を設け、上記第１及び第２電極の表面部を除いた上記回路上に有機絶縁膜を形成し、かかる有機絶縁膜上に第１及び第２外部接続用電極を設け、上記第１及び第２外部接続用電極と第１及び第２電極とをそれぞれ電気的に接続するための導電層を上記有機絶縁膜上に被着させ、その交差部において上記導体層の一方を上記半導体基板の一主面に設けられた配線に接続されることにより、信号線及び電源線の配置を容易にすることができるという効果が得られる。
（２４）  上記に加えて、上記導電層同士を接続する配線として、上記半導体基板上の一主面上に形成される最上層配線と、その下層に形成された配線を組み合わせることにより、信号線及び電源線の配置をいっそう容易にすることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記半導体チップに形成される再配線の構造及び材料は、種々の実施形態を採ることができる。上記バンプ電極を備えた半導体集積回路装置は、複数個が１つの実装基板に搭載されてマルチ・チップ・モジュール構成にされることの他、２つの半導体チップを積層構造に組み立てて１つの半導体集積回路装置を構成する、マルチ・チップ・パッケージ構成の半導体集積回路装置にも適用することができる。
産業上の利用可能性
この発明は、ウエハプロセスでパッケージまで形成する半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置の一実施例を示す概略構成図であり、
第２図は、この発明に係る半導体集積回路装置の一実施例を示す平面図であり、
第３図は、この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図であり、
第４図は、この発明に係る半導体集積回路装置のクロック入力部の一実施例を示すブロック図であり、
第５図は、この発明に係る半導体集積回路装置の一実施例を示す概略断面図であり、
第６図は、この発明に係る半導体集積回路装置の一実施例を示す概略平面図であり、
第７図は、この発明に係る半導体集積回路装置の一実施例を示すブロック図であり、
第８図は、この発明に係る半導体集積回路装置の一実施例を示す概略平面図であり、
第９図は、この発明に係る半導体集積回路装置の一実施例を示す概略断面図であり、
第１０図は、この発明に係る半導体集積回路装置の他の一実施例を示す概略平面図であり、
第１１図は、この発明に係る半導体集積回路装置の他の一実施例を示す概略構成図であり、
第１２図は、この発明が適用されるＤＲＡＭの他の一実施例を示す概略レイアウト図であり、
第１３図は、第１２図のＤＲＡＭのクロック入力部の一実施例を示すブロック図であり、
第１４図は、この発明に係る半導体集積回路装置の他の一実施例を示す平面図であり、
第１５図は、この発明に係る再配線の製造方法の一実施例をを説明するための概略断面図であり、
第１６図は、この発明に係る半導体集積回路装置に設けられる再配線の他の一実施例を示す断面図であり、
第１７図は、この発明に係る半導体集積回路装置を構成する半導体チップに形成されるロジック回路及び外部入出力回路の一実施例を示すデバイス構造の縦断面図であり、
第１８図は、この発明に係る半導体集積回路装置の再配線の製造方法の一実施例の一部を説明するための該素子構造断面図であり、
第１９図は、この発明に係る半導体集積回路装置の再配線の製造方法の一実施例の残り一部を説明するための該素子構造断面図であり、
第２０図は、この発明に係るフリップチップ型半導体集積回路の製造工程を説明するための１つの段階での斜視図であり、
第２１図は、この発明に係るフリップチップ型半導体集積回路の製造工程を説明するための他の１つの段階での斜視図であり、
第２２図は、この発明に係るフリップチップ型半導体集積回路の製造工程を説明するための他の１つの段階での斜視図であり、
第２３図は、この発明に係るフリップチップ型半導体集積回路の製造工程を説明するための他の１つの段階での斜視図であり、
第２４図は、この発明に係るフリップチップ型半導体集積回路の製造工程を説明するための他の１つの段階での斜視図であり、
第２５図は、本発明に係るフリップチップ型半導体集積回路装置の再配線形成工程以降の製造工程フローを説明するためのフローチャート図であり、
第２６図は、この発明に係る半導体集積回路装置の他の一実施例を示す概略断面図であり、
第２７図は、この発明に係る半導体集積回路装置の更に他の一実施例を示す概略構成図であり、
第２８図は、この発明に係る半導体集積回路装置の更に他の一実施例を示す平面図であり、
第２９図は、この発明に係る半導体集積回路装置の更に他の一実施例を示す平面図である。
【図１】
0004010406.tif 000002
【図２】
0004010406.tif 000003
【図３】
0004010406.tif 000004
【図４】
0004010406.tif 000005
【図５】
0004010406.tif 000006
【図６】
0004010406.tif 000007
【図７】
0004010406.tif 000008
【図８】
0004010406.tif 000009
【図９】
0004010406.tif 000010
【図１０】
0004010406.tif 000011
【図１１】
0004010406.tif 000012
【図１２】
0004010406.tif 000013
【図１３】
0004010406.tif 000014
【図１４】
0004010406.tif 000015
【図１５】
0004010406.tif 000016
【図１６】
0004010406.tif 000017
【図１７】
0004010406.tif 000018
【図１８】
0004010406.tif 000019
【図１９】
0004010406.tif 000020
【図２０】
0004010406.tif 000021
【図２１】
0004010406.tif 000022
【図２２】
0004010406.tif 000023
【図２３】
0004010406.tif 000024
【図２４】
0004010406.tif 000025
【図２５】
0004010406.tif 000026
【図２６】
0004010406.tif 000027
【図２７】
0004010406.tif 000028
【図２８】
0004010406.tif 000029
【図２９】
0004010406.tif 000030