(57)【特許請求の範囲】
【請求項１】
第１電源電圧（ＶＣＣ）に連結された一端及び他端を有する電流源（２３９）と、
前記電流源（２３９）の他端に連結されたドレイン、ブースター電圧（ＶＰＰ）を受けるゲート、及び所定のノード（２５６）に連結されたソースを有する第１ＮＭＯＳトランジスター（２４０）と、
前記ノード（２５６）に連結されたドレイン、クロック信号（ＰＲ）を受けるゲート、及びソースを有する第２ＮＭＯＳトランジスター（２４１）と、
前記第２ＮＭＯＳトランジスター（２４１）のソースに連結されたドレイン、前記ブースター電圧（ＶＰＰ）を受けるゲート、及び第２電源電圧（ＶＳＳ）に連結されたソースを有する第３ＮＭＯＳトランジスター（２４２）と、
前記電流源（２３９）の他端、前記ノード（２５６）、及び前記第１電源電圧（ＶＣＣ）に連結され、前記第１電源電圧（ＶＣＣ）に比例する量の補償電流を前記ノード（２５６）に供給する補償電流供給部（２４１）と、
を含むことを特徴とする半導体装置の電圧検出回路。
【請求項２】
前記ノード（２５６）に連結され、所定の論理スレショルド電圧（ＶＬＴ）を有する判別部（２５５）を更に含み、前記判別部（２５５）は前記ノード（２５６）の電位が前記論理スレショルド電圧レベル（ＶＬＴ）より低い場合に検出信号（ＰＶＰＰ）を出力することを特徴とする請求項１に記載の半導体装置の電圧検出回路。
【請求項３】
前記補償電流供給部（１４１）は、前記電流源（２３９）の他端と前記ノード（２５６）との間に連結されたドレイン及びソース、並びに前記第１電源電圧（ＶＣＣ）に連結されたゲートを有する第４ＮＭＯＳトランジスター（２４６）を含むことを特徴とする請求項１に記載の半導体装置の電圧検出回路。
【請求項４】
前記補償電流供給部（１４１）は、
前記第４ＮＭＯＳトランジスター（２４６）のソースに連結されたドレイン、前記第１電源電圧（ＶＣＣ）に連結されたゲート、及びソースを有する第５ＮＭＯＳトランジスター（２４９）と、
前記第５ＮＭＯＳトランジスター（２４９）のソースに連結されたドレイン、前記第１電源電圧（ＶＣＣ）に連結されたゲート、及び前記ノード（２５６）に連結されたソースを有する第６ＮＭＯＳトランジスター（２５０）と、
前記第５ＮＭＯＳトランジスター（２４９）のドレイン及びソースの間に連結された第１ヒューズ素子（２５３）と、
前記第６ＮＭＯＳトランジスター（２５０）のドレイン及びソースの間に連結された第２ヒューズ素子（２５４）を更に含むことを特徴とする請求項３に記載の半導体装置の電圧検出回路。
【請求項５】
前記補償電流供給部（１４１）は、
前記電流源（２３９）の他端に連結されたドレイン、前記第１及び第２ヒューズ素子（２５３、２５４）を通じて前記ノード（２５６）に共通連結されたゲート及びソースを有する第７ＮＭＯＳトランジスター（２４７）と、
前記電流源の他端（２３９）に連結されたドレイン、前記第１及び第２ヒューズ素子（２５３、２５４）を通じて前記ノード（２５６）に共通連結されたゲート及びソースを有する第８ＮＭＯＳトランジスター（２４８）を更に含むことを特徴にする請求項４に記載の半導体装置の電圧検出回路。
【請求項６】
前記第７及び第８ＮＭＯＳトランジスターのゲートを前記第１電源電圧（ＶＣＣ）に連結するためのメタルラインを更に含むことを特徴とする請求項５に記載の半導体装置の電圧検出回路。
【請求項７】
クロック信号に応答して動作し、昇圧された信号ラインの電位がブースター電圧目標レベルより高いか否かを検出してその検出結果として検出信号を発生する電圧検出器（１４０）と、
前記検出信号及び前記クロック信号に応答してアクティブキッカー制御信号を発生するアクティブキッカーコントローラ（１５３）と、
前記アクティブキッカー制御信号に応答して前記信号ラインを駆動するアクティブキッカー（１６０）とを含み、
前記電圧検出器（１４０）は、
第１電源電圧（ＶＣＣ）に連結された一端及び他端を有する電流源（２３９）と、
前記電流源（２３９）の他端に連結されたドレイン、ブースター電圧（ＶＰＰ）を受けるゲート、及び所定のノード（２５６）に連結されたソースを有する第１ＮＭＯＳトランジスター（２４０）と、
前記ノード（２５６）に連結されたドレイン、前記クロック信号（ＰＲ）を受けるゲート、及びソースを有する第２ＮＭＯＳトランジスター（２４１）と、
前記第２ＮＭＯＳトランジスター（２４１）のソースに連結されたドレイン、前記ブースター電圧（ＶＰＰ）を受けるゲート、及び第２電源電圧（ＶＳＳ）に連結されたソースを有する第３ＮＭＯＳトランジスター（２４２）と、
前記電流源（２３９）の他端、前記ノード（２５６）、及び前記第１電源電圧（ＶＣＣ）に連結され、前記第１電源電圧（ＶＣＣ）に比例する量の補償電流を前記ノード（２５６）に供給する補償電流供給部（２４１）と、
前記ノード（２５６）に連結され所定の論理スレショルド電圧レベル（ＶＬＴ）を有し、前記ノード（２５６）の電位が前記論理スレショルド電圧レベル（ＶＬＴ）より低い場合に検出信号を出力する判別部（２５５）と、
を含むことを特徴とする半導体装置の電圧ブーステイィグ回路。
【請求項８】
前記補償電流供給部（１４１）は、前記電流源（２３９）の他端と前記ノード（２５６）との間に連結されたドレイン及びソース、並びに前記第１電源電圧（ＶＣＣ）に連結されたゲートを有する第４ＮＭＯＳトランジスター（２４６）を含むことを特徴とする請求項７に記載の半導体装置の電圧ブーステイィグ回路。
【請求項９】
前記補償電流供給部（１４１）は、
前記第４ＮＭＯＳトランジスター（２４６）のソースに連結されたドレイン、前記第１電源電圧（ＶＣＣ）に連結されたゲート、及びソースを有する第５ＮＭＯＳトランジスター（２４９）と、
前記第５ＮＭＯＳトランジスター（２４９）のソースに連結されたドレイン、前記第１電源電圧（ＶＣＣ）に連結されたゲート、及び前記ノード（２５６）に連結されたソースを有する第６ＮＭＯＳトランジスターと、
前記第５ＮＭＯＳトランジスター（２４９）のドレイン及びソースの間に連結された第１ヒューズ素子（２５３）と、
前記第６ＮＭＯＳトランジスター（２５０）のドレイン及びソースの間に連結された第２ヒューズ素子（２５４）を更に含むことを特徴とする請求項８に記載の半導体装置の電圧ブーステイィグ回路。
【請求項１０】
前記補償電流供給部（１４１）は、
前記電流源（２３９）の他端に連結されたドレイン、前記第１及び第２ヒューズ素子（２５３、２５４）を通じて前記ノード（２５６）に共通連結されたゲート及びソースを有する第７ＮＭＯＳトランジスター（２４７）と、
前記電流源（２３９）の他端に連結されたドレイン、前記第１及び第２ヒューズ素子（２５３、２５４）を通じて前記ノード（２５６）に共通連結されたゲート及びソースを有する第８ＮＭＯＳトランジスター（２４８）と、
を更に含むことを特徴とする請求項９に記載の半導体装置の電圧ブーステイィグ回路。
【請求項１１】
前記第７及び第８ＮＭＯＳトランジスターのゲートを前記第１電源電圧（ＶＣＣ）に連結するためのメタルラインを更に含むことを特徴とする請求項１０に記載の半導体装置の電圧ブースティング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、より具体的には、電源電圧より高い電圧を生成する電圧ブースティング回路を具備した半導体装置に関する。
【０００２】
【技術の技術】
電圧ブースティング回路は、電源電圧（ＶＣＣ）より高い電圧を有する昇圧された信号の生成及び維持を必要とする半導体装置に有用である。例えば、半導体メモリ装置においては、比較的低い電源電圧を使用し、不揮発性半導体メモリ装置のプログラムやダイナミックランドムアクセスメモリ装置での書き込み及び読み出し動作のために、一般的には、ワードラインの電圧を比較的高い電圧に昇圧する。
【０００３】
図１は、従来技術による電圧ブースティング回路の構成を示すブロック図であり、“ＶＯＬＴＡＧＥ  ＢＯＯＳＴＩＮＧ  ＣＩＲＣＵＩＴＳ  ＨＡＶＩＮＧ  ＢＡＣＫＵＰ  ＶＯＬＴＡＧＥ  ＢＯＯＳＴＩＮＧ  ＣＡＰＡＢＩＬＩＴＹ”と言う名称で米国特許第５，７９６，２９３号に開示されている。図２は、図１の第２検出器（１８）を示す回路図である。
【０００４】
米国特許第５，７９６，２９３号に開示されたように、メーン電圧ブースティング回路（上部分）及びバックアップ電圧ブースティング回路（下部分）は、電圧ブースティング回路（１）を構成する。メーン電圧ブースティング回路は、電圧ブースティング回路（１）を含む半導体装置がスタンバイモードにある時に信号ライン（ＶＰＰ）を駆動し、バックアップ電圧ブースティング回路は、電圧ブースティング回路（１）を有する半導体装置がアクティブモードにある時に信号ライン（ＶＰＰ）を駆動する。図１に図示された各構成要素の動作は米国特許第５，７９６，２９３号に詳細に説明されており、ここではその説明を省略する。
【０００５】
図２に示す第２検出器（１８）は、信号ライン（ＶＰＰ）がブースター電圧目標レベル（ｂｏｏｓｔ  ｖｏｌｔａｇｅ  ｔａｒｇｅｔ  ｌｅｖｅｌ）以下に低下すると、ノード（６９）に論理ハイ信号を生成する。インバータ（６１）の出力はＰＶＰＰＬＡＴＣＨの各上昇エッジでラッチされ維持される（ＰＶＰＰＬＡＴＣＨはマスタークロック（ＰＲ）の上昇エッジに比べて若干遅れて変化する）。従って、信号ライン（ＶＰＰ）が第２検出器（１８）が動作するように設定されたブースター電圧目標レベル以下であると、出力（ＶＰＰＤＥＴＡ）はロウ状態からハイ状態に遷移し信号ライン（ＶＰＰ）がブースター電圧目標レベル以上に高くなるまでそのハイ状態が維持される。
【０００６】
当業者に周知のように、半導体装置の信頼性は、例えば、テストモードにおいて、外部から印加する電源電圧（以下、外部電源電圧という）を高めることでテストされ得る。外部電源電圧が特定電圧（例えば、テストされる半導体装置の動作電圧範囲内の電圧）であるとき、半導体装置内で使用される電圧（ＶＣＣ；以下内部電源電圧という）は内部電源電圧発生回路を使用することで一定に維持される。一方、外部電源電圧が例えばテストモードにおいて特定電圧よりも高くなると、内部電源電圧（ＶＣＣ）も外部電源電圧の上昇に比例して増加する。後者の場合、従来技術による第２検出器（１８）で問題が生ずる可能性がある。以下、これを詳細に説明する。
【０００７】
内部電源電圧（ＶＣＣ）が増加することによって、ＮＭＯＳトランジスター（５７）を通じて流れる電流が増加する。これはＮＭＯＳトランジスター（５７）のゲートが内部電源電圧（ＶＣＣ）に連結されているからである。従って、ノード（Ｎ１）の電位は、内部電源電圧（ＶＣＣ）の上昇に応じて低下し、信号ライン（ＶＰＰ）がブースター電圧目標レベル以上に高くなるまで、出力（ＶＰＰＤＥＴＡ）はハイ状態に維持される。これによって、バックアップ電圧ブースティング回路は、出力（ＶＰＰＤＥＴＡ）がハイからロウに遷移するまで信号ライン（ＶＰＰ）を駆動する。
【０００８】
その上、ＮＭＯＳトランジスター（５８）のゲートが信号ライン（ＶＰＰ）に連結されているため、信号ライン（ＶＰＰ）の電位が増加することによって、ノード（Ｎ１）の電位は益々低くなる。このため、バックアップ電圧ブースティング回路は、信号ライン（ＶＰＰ）の電位がブースター電圧目標レベルより高くなっても信号ライン（ＶＰＰ）を駆動する。従って、信号ライン（ＶＰＰ）の電位は、内部電源電圧（ＶＣＣ）（又は外部電源電圧）の上昇に伴って急激に上昇する。これは、信号ライン（ＶＰＰ）の電位変化が比較的急な傾きを有することを意味する。
【０００９】
従って、米国特許第５，７９６，２９３号に開示された回路では、急激に上昇する信号ライン（ＶＰＰ）の電位によって、信号ライン（ＶＰＰ）に連結されたＭＯＳトランジスターの電気的な特性が劣化する（例えば、ＭＯＳトランジスターゲート酸化膜に掛かる高電界によってゲート酸化膜が損傷し又は破壊される）。結局、従来技術の電圧ブースティング回路（１）を含む半導体装置の寿命及び信頼性が減少される。これは、例えば、収率の低下の原因になる。
【００１０】
【発明が解決しようとする課題】
本発明の一つの目的は、ブースター電圧の急激な変化を防止する点にある。
【００１１】
本発明の他の目的は、電源電圧より高いブースター電圧の目標レベルの調節を可能にする点にある。
【００１２】
本発明の更に他の目的は、電源電圧より高いブースター電源電圧の該電源電圧に対する傾きを制御する点にある。
【００１３】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、次のような半導体装置の電圧ブースティング回路が提供される。この回路は、電圧ブースティング回路は電圧検出器、アクティブキッカーコントローラ、及びアクティブキッカーを含む。電圧検出器は、クロック信号に応答して動作し、昇圧された信号ラインの電位がブースター電圧目標レベルより高いか否かを検出して検出信号を発生する。アクティブキッカーコントローラは、検出信号及びクロック信号に応答してアクティブキッカー制御信号を発生し、アクティブキッカー制御信号に応答して信号ラインを駆動する。特に、電圧検出器は、信号ラインの電位、即ち、ブースター電圧を抵抗分配原理によって分配した電圧レベルを有するノードの電圧が判別部の論理スレショルド電圧レベルに比べて高いか又は低いかを検出する。内部又は外部電源電圧が高い電圧範囲に上昇する場合はノードの電圧が低くなる。これは、ブースター電圧の急激な上昇の原因になる。これを防止するために、電圧検出器には、ノード及び内部電源電圧に連結される補償電流供給部が提供される。本発明の補償電流供給部は、内部電源電圧が増加する場合にノードの電位が低下することを防止するために内部電源電圧に比例する補償電流をノードに供給し、その結果、ブースター電圧は内部電源電圧が高い電圧範囲に増加するとしても緩慢な傾きを持って増加される。
【００１４】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【００１５】
図３は、本発明の好適な実施の形態に係る半導体装置で使用される電圧ブースティング回路のブロック図である。電圧ブースティング回路（１００）は、第１及び第２電圧ブースティング回路（１００ａ）及び（１００ｂ）を有する。電圧ブースティング回路（１００ａ）及び（１００ｂ）は、共に信号ライン（ＶＰＰ）に共通連結されている。信号ライン（ＶＰＰ）は、内部電源電圧（ＶＣＣ）より高い昇圧された電位で駆動される。
【００１６】
この実施の形態によると、第１電圧ブースティング回路（１００ａ）は、昇圧される信号ライン（ＶＰＰ）の電位がスタンバイモードのブースター電圧目標レベル以下である場合に、論理ハイレベルの第１検出信号（ＶＰＰＯＳＣＥ）を生成する第１検出器（１１０）、第１検出信号（ＶＰＰＯＳＣＥ）に応答してメーンポンプ駆動信号（ＶＰＰＤＲＶ）を発生する発振器（１２０）、及びメーンポンプ駆動信号（ＶＰＰＤＲＶ）に応答して信号ライン（ＶＰＰ）を駆動するメーンポンプ（１３０）を含む。
【００１７】
第２電圧ブースティング回路（１００ｂ）は、クロック信号（又はマスタクロック信号）（ＰＲ）に応答して、信号ライン（ＶＰＰ）の電位がアクティブモードのブースター電圧目標レベル以下である場合に、第２検出信号（ＰＶＰＰ）を発生する第２検出器（１４０）、クロック信号（ＰＲ）及び第２検出信号（ＰＶＰＰ）に応答してアクティブキッカー制御信号（ＰＡＫＥＤＥＴ）を発生するアクティブキッカーコントローラ（１５０）、及びアクティブキッカー制御信号（ＰＡＫＥＤＥＴ）に応答して信号ライン（ＶＰＰ）を駆動するアクティブキッカー（１６０）を含む。アクティブキッカーコントローラ（１５０）は、ラッチ制御信号発生器（１５１）、ラッチ回路（１５２）及びアクティブキッカー制御信号発生器（１５３）を含む。
【００１８】
図４は、本発明の好適な実施の形態の第２電圧ブースティング回路（１００ｂ）における信号のタイミングを示す図面である。図５及び図９には、第１検出器（１１０）及び第２検出器（１４０）の好適な実施の形態が各々示されている。図６乃至図８には、ラッチ制御信号発生器（１５１）、ラッチ回路（１５２）、及びアクティブキッカー制御信号発生器（１５３）の好適な実施の形態が各々示されている。
【００１９】
図５の検出器（１１０）によると、第１検出信号（ＶＰＰＯＳＣＥ）は、信号ライン（ＶＰＰ）の電位（又はブースター電圧という）がスタンバイモードにおいて目標レベル以下まで低くなった場合に論理ハイレベルになる。このために、ＮＭＯＳ及びＰＭＯＳトランジスター（２０１）〜（２０６）のオン抵抗は、当業者に周知のように、ノード２１０に論理ロウレベルが発生するように設計される。メーンポンプ（１３０）は、第１検出信号（ＶＰＰＯＳＣＥ）に応答して動作する発振器（１２０）から供給されるメーンポンプ駆動信号（ＶＰＰＤＲＶ）に応答して信号ライン（ＶＰＰ）を駆動する。発振器（１２０）、メーンポンプ（１３０）、アクティブキッカー（又はポンプ）（１６０）は、図１の従来技術と同一の構成を有する。
【００２０】
次いで、図６乃至図８を参照して、ラッチ制御信号発生器（１５１）、ラッチ回路（１５２）、及びアクティブキッカー制御信号発生器（１５３）の動作を詳細に説明する。ラッチ制御信号発生器（１５１）は、クロック信号（ＰＲ）を受けて第１及び第２ラッチ制御信号（ＰＶＰＰＬＡＴ）及び（ＰＡＫＥＬＡＴ）を発生する。具体的には、第１ラッチ制御信号（ＰＶＰＰＬＡＴ）は、クロック信号（ＰＲ）とほぼ同一の波形を有するが、ロウからハイに遷移する時にクロック信号（ＰＲ）の上昇エッジから遅延する上昇エッジを有する。その遅延量は、７個のインバータ（２１１）〜（２１７）及びＮＡＮＤゲート（２１８）によって定まる。第２ラッチ制御信号（ＰＡＫＥＬＡＴ）は、ロウからハイに遷移する時にクロック信号（ＰＲ）の上昇エッジから遅延する上昇エッジを有する。その遅延量は、９個のインバータ（２１１）〜（２１５）及び（２１９）〜（２２２）、及びＮＯＲゲート（２２３）によって定まる。図４から明らかなように、第２ラッチ制御信号（ＰＡＫＥＬＡＴ）は、アクティブキッカー制御信号（ＰＡＫＥＤＥＴ）がロウに遷移することに応じてロウに非活性化される。
【００２１】
図７に示すように、ラッチ回路（１５２）は、第２検出器（１４０）から供給される出力（ＰＶＰＰ）を受けて、ラッチ制御信号（ＰＶＰＰＬＡＴ）及び（ＰＡＫＥＬＡＴ）に応答して出力（ＰＤＥＴＡＢ）を生成する。具体的には、第１ラッチ制御信号（ＰＶＰＰＬＡＴ）が論理ハイレベルである時、第２検出器信号（ＰＶＰＰ）は、インバータ（２２４）及び伝送ゲート（２２５）（インバータ、ＰＭＯＳ及びＮＭＯＳトランジスターで構成される）を通じてラッチ（２２６）に供給されラッチされる。ラッチ（２２６）の内容（データ）は、第２ラッチ制御信号（ＰＡＫＥＬＡＴ）がロウである時に、後段のラッチ（２２９）にラッチされる。第２ラッチ制御信号（ＰＡＫＥＬＡＴ）がロウからハイに遷移される時、ＮＡＮＤゲート（２３０）が出力信号（ＰＤＥＴＡＢ）を活性化すると共に、ラッチ（２２６）からの出力が伝送ゲート（２２８）（インバータ及びＰＭＯＳ及びＮＭＯＳトランジスターで構成される）によって遮断される。以後、図４に示すように、第２ラッチ制御信号（ＰＡＫＥＬＡＴ）がロウに遷移することに応じて信号（ＰＤＥＴＡＢ）はハイになる。
【００２２】
次に、図８において、アクティブキッカー制御信号（ＰＡＫＥＤＥＴ）は、ラッチ回路（１５２）から供給される信号（ＰＤＥＴＡＢ）が論理ハイレベルから論理ロウレベルに遷移する時にハイになり、アクティブキッカー（１６０）は、アクティブキッカー制御信号（ＰＡＫＥＤＥＴ）に応答して信号ライン（ＶＰＰ）を駆動する。図４に示すように、所定時間が経過した後に、アクティブキッカー制御信号（ＰＡＫＥＤＥＴ）はハイからロウに遷移し、これに応じて、第２ラッチ制御信号（ＰＡＫＥＬＡＴ）、信号（ＰＤＥＴＡＢ）が順にロウ、ハイに各々非活性化される。
【００２３】
第１検出器（１１０）と同様に、第２検出器（１４０）は、クロック信号（ＰＲ）に応答して動作し、信号ライン（ＶＰＰ）の電位、即ち、ブースター電圧がアクティブモードのブースター電圧目標レベル以下まで低くなったか否かを検出して第２検出信号（ＰＶＰＰ）を発生する。第２検出器（１４０）は、図９に示されたように連結された２個のＰＭＯＳトランジスター（２３９）及び（２４３）、４個のＮＭＯＳトランジスター（２４０）、（２４１）、（２４２）及び（２４４）、３個のインバータ（２３７）、（２３８）及び（２４５）を有する。ＰＭＯＳトランジスター（２３９）は電流源として動作し、ＰＭＯＳ及びＮＭＯＳトランジスター（２４３）及び（２４４）は、所定の論理スレショルド電圧レベル、例えば、１Ｖで動作するように設定されたインバータ回路（２５５）を構成する。
【００２４】
インバータ（２４５）及び（２５５）は、判別部（ｄｉｓｃｒｉｍｉｎａｔｉｏｎ  ｓｅｃｔｉｏｎ）に対応する。論理変換電圧（ＶＬＴ）は、次の数式（１）で決定され得る。
【００２５】
ＶＬＴ＝（Ｖｔｎ＋ＶＣＣ−｜ＶｔＰ｜×√ｋ）／（１＋√ｋ）・・・（１）
数式（１）において、ＶｔｎはＮＭＯＳトランジスターのスレショルド電圧を示し、ＶｔＰはＰＭＯＳトランジスターのスレショルド電圧を示し、Ｋ（＝βＰ／βＮ）は電圧伝達関数（ｖｏｌｔａｇｅ  ｔｒａｎｓｆｅｒ  ｆｕｎｃｔｉｏｎ）を示す。
【００２６】
ここで、電圧ブースティング回路（１００）を含む半導体装置がアクティブモードにあると仮定しよう。この条件下で、信号ライン（ＶＰＰ）の電位がアクティブモードのブースター電圧目標レベル以下まで低くなると、ノード（２５６）の電位はインバータ回路（２５５）の論理スレショルド電圧レベル（ＶＬＴ）より低くなる。これにより、第２検出信号（ＰＶＰＰ）はインバータ回路（２４５）及び（２５５）を通じて論理ロウレベルに活性化され、その結果、信号ライン（ＶＰＰ）はアクティブキッカー（１６０）によって駆動される。信号ライン（ＶＰＰ）の電位がブースター電圧目標レベル以上である場合は、ノード（２５６）の電位はインバータ回路（２５５）の論理スレショルド電圧レベル（ＶＬＴ）より高くなる。これにより、第２検出信号（ＰＶＰＰ）はハイに非活性化され、その結果、アクティブキッカー（１６０）は非活性化される。
【００２７】
従来技術で説明したように、従来は、テストモードの間に内部（又は外部）電源電圧（ＶＣＣ）が高い電源電圧範囲まで上昇し、その結果、信号ライン（ＶＰＰ）の電位が急激に上昇する。そこで、信号ライン（ＶＰＰ）の電位が急激に増加することを防止するために、本発明の好適な実施の形態に係る第２検出器（１４０）は、補償電流供給部（ｃｏｍｐｅｎｓａｔｉｎｇ  ｃｕｒｒｅｎｔ  ｓｏｕｒｃｉｎｇ  ｓｅｃｔｉｏｎ）（１４１）を有する。補償電流供給部（１４１）は、電流源の一端子、即ち、ＰＭＯＳトランジスター（２３９）のドレインと、ノード（２５６）との間に連結される。
【００２８】
補償電流供給部（１４１）は、５個のＮＭＯＳトランジスター（２４６）〜（２５０）、ヒューズオプション素子としての２個のヒューズ素子（２５３，２５４）、及びメタルオプションとしてのメタルライン（２５１）を有する。ＮＭＯＳトランジスター（２４６）、（２４９）及び（２５０）の電流通路は、ＰＭＯＳトランジスター（２３９）のドレインとノード（２５６）との間に直列に形成され、ゲートは内部電源電圧（ＶＣＣ）に共通に連結される。ヒューズ素子（２５３）及び（２５４）は、ＮＭＯＳトランジスター（２４９）及び（２５０）の電流通路に各々並列に連結される。ヒューズ素子（２５３）及び（２５４）を通じてノード２５６に連結されたゲートを有するＮＭＯＳトランジスター（２４７）及び（２４８）の電流通路は、トランジスター（２３９）のドレインとＮＭＯＳトランジスター（２４６）のソースとの間に並列に連結され、これは電流供給を増加させるためのパスとして作用する。ＮＭＯＳトランジスター（２４７）及び（２４８）のゲートは、メタルライン（２５１）を通じて電源電圧（ＶＣＣ）に連結され得る。このような回路構成によると、メタルライン（２５１）が形成されない場合は、トランジスター（２４７）及び（２４８）はターンオフする。これと反対に、メタルライン（２５１）が形成される場合は、トランジスター（２４７）及び（２４８）はターンオンする。
【００２９】
内部電源電圧（ＶＣＣ）が、例えば、テスト動作の間に増加すると仮定しよう。内部電源電圧（ＶＣＣ）を有するクロック信号（ＰＲ）がＮＭＯＳトランジスター（２４１）のゲートに印加されるため、ＮＭＯＳトランジスター（２４１）を通じて流れる電流は内部電源電圧（ＶＣＣ）に比例して増加する。同時に、ＮＭＯＳトランジスター（２４１）を通じて流れる電流の大きさに相当する補償電流がＮＭＯＳトランジスター（２４６）（ゲートが内部電源電圧（ＶＣＣ）に連結されている）及びフューズ素子（２５３）及び（２５４）を通じてノード２５６に供給される（この時、メタルライン（２５１）は形成されない）。即ち、ノード（２５６）の電位は補償電流部（１４１）を通じて補償され（補償電流がＮＭＯＳトランジスター（２４１）を通じて流れる電流の大きさに比例して供給される）、その結果、信号ライン（ＶＰＰ）の電位が急激に上昇することがない。これは、図１０から明らかなように、信号ライン（ＶＰＰ）の電位傾きが内部電源電圧（ＶＰＰ）（又は外部電源電圧）の増加に対して緩慢な傾きを有するように抑制されることを意味する。結果的に、電圧ブースティング回路を有する半導体装置の寿命及び信頼性の低下を防止することができる。その上、収率の低下をも防止することができる。
【００３０】
本発明の好適な実施の形態に係る第２検出器（１４０）によると、さらに、電圧ブースティング回路（１００）のブースター電圧目標レベルを調節することができる。具体的には、フューズ素子（２５３）及び（２５４）が導通しない場合、ノード（２５６）の電位はフューズカッティングの前より高くなり、第２検出器信号（ＰＶＰＰ）は、ブースター電圧が目標レベル電圧より低いとしても続けてハイに維持される。これは、アクティブキッカー（１６０）を非活性化させ、その結果、信号ライン（ＶＰＰ）の電位は低下する。従って、ブースター電圧目標レベルはフューズカッティング前より低く設定される。
【００３１】
一方、フューズ素子（２５３）及び（２５４）が切断されず、メタルライン（２５１）が形成されると（即ち、ＮＭＯＳトランジスター（２４７）及び（２４８）のゲートが電源電圧（ＶＣＣ）に連結されると）、ノード（２５６）の電位は更に高くなり、その結果、信号ライン（ＶＰＰ）の電位は更に低くなる。逆に、ノード（２５６）の電位を低くするためには、フューズ素子（２５３）及び（２５４）を切断すればよい。この場合、第２検出器信号（ＰＶＰＰ）は、ブースター電圧が目標レベル電圧より高いとしても続けてロウに維持する。これによりアクティブキッカー（１６０）を活性化させ、その結果、信号ライン（ＶＰＰ）の電位は更に上昇する。従って、ブースター電圧目標レベルは高く設定される。
【００３２】
更に、本発明の好適な実施の形態に係る第２検出器（１４０）を含む電圧ブースティング回路（１００）は、向上された温度特性を有する。ＭＯＳトランジスターのゲート酸化膜が約６０〜８０オングストロームの厚さを有すると仮定しょう。この条件下で、内部電源電圧（ＶＣＣ）がスタンバイ及びアクティブモードで上昇する際の温度（Ｔ１＝１００℃）、（Ｔ２＝２５℃）及び（Ｔ３＝−５℃）におけるブースター電圧（ＶＰＰ）の変化が図１１乃至図１３に示されている。
【００３３】
図１１乃至図１３に示されたように、従来技術（図１２）の場合、内部電源電圧（ＶＣＣ）が２．２Ｖである時、ブースター電圧（ＶＰＰ）はＴ１で４Ｖであり、Ｔ２で５．１９Ｖである。即ち、点線に表記された電圧範囲（２．２Ｖ）〜（３．４Ｖ）で、従来技術によって得られたブースター電圧（ＶＰＰ）は、他の温度条件下における傾きと相違する。これは、ＭＯＳトランジスターに予期しない動作をさせ、その結果、電圧ブースティング回路を含む半導体装置の信頼性を低下させる。これと反対に、図１３から明らかなように、本発明の好適な実施の形態に係る電圧ブースティング回路によって得られたブースター電圧は温度条件に拘らずほぼ一定の傾きを有し、その結果、半導体装置の信頼性が向上する。
【００３４】
本発明に係る電圧ブースティング回路の動作をテストモードを通じて説明したが、本発明は、アクティブモードで内部電源電圧（ＶＣＣ）（外部電源電圧）が特定電圧以上に上昇する場合にも適用され得る。
【００３５】
本発明を例示的な実施の形態を挙げて説明したが、本発明の技術的範囲は、上記の実施の形態に限定されないことを理解されたい。本発明は、多様な変形例及び均等な構成を含む。従って、特許請求の範囲の技術的範囲は、そのような変形例及び均等な構成を含むものとして解釈されるべきである。
【００３６】
【発明の効果】
本発明によれば、電圧ブースティング回路の検出器にオプション素子を含む補償電流供給部を備えることにより、電源電圧が高い電源電圧範囲に上昇した場合においてもブースター電圧目標レベルが急激に上昇することを防止することができ、また、ブースター電圧目標レベルを調節することができる。
【図面の簡単な説明】
【図１】従来技術による半導体装置の電圧ブースティング回路を示すブロック図である。
【図２】図１の第２検出器を示す回路図である。
【図３】本発明の好適な実施の形態に係る半導体装置の電圧ブースティング回路のブロック図である。
【図４】本発明の好適な実施の形態に係る第２電圧ブースティング回路における信号のタイミングを示す図面である。
【図５】本発明の好適な実施の形態に係る第１検出器の回路図である。
【図６】本発明の好適な実施の形態に係るラッチ制御信号発生器の回路図である。
【図７】本発明の好適な実施の形態に係るラッチ回路の回路図である。
【図８】本発明の好適な実施の形態に係るアクティブキッカー制御信号発生器の回路図である。
【図９】本発明の好適な実施の形態に係る第２検出器の回路図である。
【図１０】従来技術及び本発明の好適な実施の形態によるブスーター電圧の傾きを比較するための図面である。
【図１１】本発明の好適な実施の形態における温度及び電源電圧とブスーター電圧との関係を示す図面である。
【図１２】従来技術における温度及び電源電圧とブスーター電圧との関係を示す図面である。
【図１３】本発明の好適な実施の形態における温度及び電源電圧とブスーター電圧との関係を示す図面である。
【符号の説明】
１５，１００：第１検出器
１６．１２０：発振器
１７，１３０：メーンポンプ
１８，１４０：第２検出器
１５０：アクティブキッカーコントローラ
１６０：アクティブキッカー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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