(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第１の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなり、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位または接地電位に設定可能なように構成されている不揮発性メモリにおいて、
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方がフローティング電位に設定することにより、選択セルに対するデータの書き込みに際し、選択セルの近傍の非選択セルを構成する前記強誘電体トランジスタのチャネル領域に空乏層が広がり、反転層の形成を阻止するように構成したことを特徴とする不揮発性メモリ。
【請求項２】
半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第１の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなり、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位または接地電位に設定可能なように構成されてなる不揮発性メモリにおいて、
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方がフローティング電位に設定することにより、前記選択セルに対するデータの書き込みに際し、前記非選択セルにおいては、強誘電体トランジスタのチャネル領域に空乏層が広がり、ドレイン電流が阻止されるように駆動することを特徴とする不揮発性メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、不揮発性メモリおよびその駆動方法に係り、特に近接セルに対する書き込み時のディスターブを防止することのできる、不揮発性メモリに関する。
【０００２】
【従来の技術】
電気的にデータの書換えが可能で、無電源状態でデータを保持することができる半導体記憶装置の一例であるＭＦＭＩＳ構造のメモリトランジスタをマトリックス状に配列してなるメモリセルは、たとえば図６に示されるように、メモリトランジスタ1個で１メモリセルを構成し、縦横にメモリセルが配列されることにより、構成されている。この半導体記憶装置において、横方向各行のメモリセルのソースは連結されてソースラインＳＬ１，ＳＬ２…とされ、縦方向各列に並ぶメモリセルのドレインが連結されてドレインラインＤＬ１，ＤＬ２…とされ、基板電位が連結されてバックゲートラインＢＬ１，ＢＬ２…とされ、横方向各行に並ぶメモリセルのコントロールゲートは連結されてワードラインＷＬ１，ＷＬ２…n として構成されている。
【０００３】
このメモリセルの構造は、図７（ａ）、（ｂ）に断面説明図を示すように、強誘電体／半導体界面にバッファ層として金属層（Ｍ）と絶縁体層（Ｉ）とを介在させたＭＦＭＩＳ構造のＦＥＴを提案している。このＭＦＭＩＳ構造のＦＥＴは、半導体基板１のソース・ドレイン領域２，３間に形成されるチャネル領域４上に、ゲート酸化膜５、フローティングゲート６、強誘電体膜７、コントロールゲート８を順次積層してなるものである。
【０００４】
この構造では通常半導体基板1を設置し、図７（ａ）に示すようにコントロールゲート８に正の電圧を与えると、強誘電体膜７は分極反転を起こす。コントロールゲート８の電圧を除去しても、強誘電体膜７の残留分極により、チャネル形成領域ＣＨには負の電荷が発生する。  これを”1“の状態とする。
【０００５】
逆に、コントロールゲート８に負の電圧を与えると、強誘電体膜８は逆方向に分極反転を起こす。コントロールゲート８の電圧を除去しても、強誘電体膜８の残留分極によりチャネル形成領域ＣＨには正の電荷が発生する。これを”０”の状態とする。  このようにして、ＦＥＴに情報”１”または”０”の書き込みを行うことができるようになっている。
【０００６】
書き込まれた情報の読み出しは、コントロールゲートに読み出し電圧Ｖrを与えることによって実行される。読み出し電圧Ｖrは、”１”の状態における閾値電圧Ｖth1と”０”の状態における閾値電圧Ｖth0との間の値に設定されている。そして、コントロールゲート８に読み出し電圧Ｖｒを与えたとき、ドレイン電流が流れたか否かを検出することにより、書き込まれた情報が”１”であったか、”０”であったかを判別することができるようになっている。
【０００７】
このように、ＭＦＭＩＳ構造のＦＥＴによれば、一つの素子で一つのメモリセルを構成することができ、非破壊読み出しを良好に行うことが可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、選択セルへのデータの書き込みに際し、当該セルを前述したように書き込み状態に設定すると、同一行の隣接セルは当該セルのソースラインＳＬおよびワードラインＷＬを共用することになり、同一列の隣接セルとはバックゲートラインＢＬおよびドレインラインＤＬを共用することになる。従って、非選択セルであっても、
ＶF＝Ｖc〜1/３Ｖcとなり、抗電界を超える場合があり、書き込みがなされないはずのセルに書き込みがなされたり、その逆となったりする場合があった。
【０００９】
本発明は前記実情に鑑みてなされたもので、誤書き込みを生じることなく、信頼性の高い書き込み特性を得ることのできる不揮発性メモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで本発明では、半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第１の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなり、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位または接地電位に設定可能なように構成されている不揮発性メモリにおいて、
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方をフローティング電位に設定することにより、選択セルに対するデータの書き込みに際し、選択セルの近傍の非選択セルを構成する前記強誘電体トランジスタのチャネル領域に空乏層が広がり、反転層の形成を阻止するように構成したことを特徴とする。
【００１１】
本発明の第２では、半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第１の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなり、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位または接地電位に設定可能なように構成されてなる不揮発性メモリにおいて、
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方をフローティング電位に設定することにより、前記選択セルに対するデータの書き込みに際し、前記非選択セルにおいては、強誘電体トランジスタのチャネル領域に空乏層が広がり、ドレイン電流が阻止されるように駆動することを特徴とする。
【００１２】
【作用】
ところで、このようなＭＦＭＩＳトランジスタは、図８に等価回路図を示すように、強誘電体膜７によるコンデンサ容量Ｃfと、ゲート酸化膜５によるコンデンサ容量Ｃoxと、空乏層によるコンデンサ容量ＣDとが直列接続されたかたちになる。従って、基板１とコントロールゲート８との間に、電圧Ｖを与えた場合、電圧はＶfとＶoxとＶDとに別れ次式（１）のようになる。
0003878370.tif 000002
【００１３】
従って、強誘電体膜７によるコンデンサＣfには、次式に示す分圧Ｖf
ＶF＝｛Ｃox・ＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）｝・ＶG （２）
がかかる。
【００１４】
従ってソース・ドレインがフローティング状態のときは、図５（ａ）に示すように、空乏層が広がり、空乏層容量ＣDが大きくなる。従って、強誘電体にかかる電圧ＶＦはＶＦ＝｛Ｃox・ＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）｝・ＶG （Ａ）
となり、ＶＦは小さくなる。従ってこの状態を非選択セルに用いると非選択セルに対するディスターブは小さくなる。
【００１５】
一方、ソース・ドレインが接地状態のときは、図５（ｂ）に示すようにソース・ドレイン領域からチャネル領域に電子が供給され反転層ができるため、強誘電体にかかる電圧ＶＦはＶＦ＝｛Ｃox／（ＣF＋Ｃox）｝・ＶG （Ｂ）
となる。
【００１６】
そこで本発明では、当該書き込みセルである選択セルに対しては、強誘電体膜に十分な電圧ＶＦがかかるようにする一方で、隣接セルについては、図５（ａ）の状態となるように、ソース・ドレインをフローティングにし、ＦＥＴのチャネル領域に空乏層が広がるようにし、空乏層容量を大きくすることにより、強誘電体にかかる電圧ＶFが小さくなるようにし、誤書き込みをなくすようにしたものである。
【００１７】
具体的には、選択セル以外でワードライン、バックゲートラインに電位差があるセルに対しては、行に相当するソース、列に相当するドレインの電位の両方が０とならないように、電位を設定し、非選択セルの全てを図５（ａ）に示した状態になるようにし、選択セルに印加される電位により、強誘電体に加わる電圧が小さくなり、ディスターブされることのないようにしたことを特徴とする。
【００１８】
【発明の実施の形態】
次に、図面を参照しつつ本発明の不揮発性メモリおよびその駆動方法について説明する。
【００１９】
本発明の不揮発性メモリは、その一実施形態の回路説明図を図１に示すように、半導体基板にマトリクス状にＭＦＭＩＳ構造のメモリトランジスタからなるメモリセルが配列されてなるものである。そしてメモリトランジスタ1個で１メモリセルを構成し、縦横にメモリセルが配列されることにより、横方向各行のメモリセルのソースはそれぞれ誤読み出し防止用のダイオードを介して連結されてソースラインＳＬ１，ＳＬ２…とされ、縦方向各列に並ぶメモリセルのドレインが連結されてドレインラインＤＬ１，ＤＬ２…とされ、基板電位が連結されてバックゲートラインＢＬ１，ＢＬ２…とされ、横方向各行に並ぶメモリセルのコントロールゲートは連結されてワードラインＷＬ１，ＷＬ２…として構成されている。
【００２０】
そして、図１の縦方向に並ぶメモリセルの列を選択するカラムラインでは、この例では、たとえば６列、８列程度をまとめて選択するように構成され、その選択された列のデータに対してまとめて電位を設定できるように構成されている。
【００２１】
一方、紙面の横方向に並ぶメモリセルにおいては各トランジスタのソース領域をそれぞれ連結してソースラインＳＬが形成され、フローティングゲートを連結してワードラインＷＬが、形成され、その選択された行のデータがまとめて電位設定できるように構成されている。
【００２２】
つぎに、図１に示される不揮発性メモリの消去、書込み、および読出しの駆動方法について説明する。なお、電位レベルはデバイスによって異なるが、高電位とは、低電位（たとえばアース）との電位差がたとえば３〜５Ｖ程度の電圧になる電位をさし、低電位との相対的な値である。
【００２３】
まず、選択セルＣSeに書込み（“１”の状態）を行うときは、図2に示すように、ワードラインＷＬ１に高電位となるＶccのパルス電圧波形を印加し、ソースラインＳＬ１をオープン（フローティング）として、ドレインラインＤＬ１を接地電位（０）とするとともに、基板電位ＢＬ１を接地電位とする。そして、隣接セルのワードラインＷＬ２を０とし、ドレインラインＤＬ２をオープン（フローティング）とするとともに基板電位ＢＬ１を接地電位とする。
【００２４】
なお、フローティングとする代わりに隣接セルのソース・ドレインはＶccとしてもよい。一方、選択セルＣSeに書込み（“０”の状態）を行うときは、図３に示すように、ワードラインＷＬ１を接地電位とするとともに、ソースラインＳＬ１をオープン（フローティング）として、ドレインラインＤＬ１を接地電位（０）とするとともに、基板電位ＢＬ１をＶccとする。また隣接セルのワードラインＷＬ２をＶccとし、ソースラインＳＬ２をオープン（フローティング）として、ドレインラインＤＬ２をオープン（フローティング）とする。
【００２５】
なお、フローティングとする代わりに隣接セルのソース・ドレインはＶccとしてもよい。
【００２７】
さらに、読出し時は、図４に示されるように、当該選択セルＣSeのトランジスタのコントロールゲートに基準電位Ｖr を印加し、ソースラインＳＬに一定電圧を印加すると、データが“１”のとき、前述のように電流が殆ど流れないため、その電圧はそのまま出力されて、一定電圧が検出され、データが“０”のときは、前述のように電流が流れるため、電圧が下がり低電圧となる。そのため、両者“１”“０”の識別を行うことができ、隣接セルに誤動作を生じることがない。
【００２８】
すなわち、当該書き込みセルである選択セルに対しては、強誘電体膜に十分な電圧ＶＦがかかるようにする一方で、隣接セルについては、図５（ａ）の状態となるように、ソース・ドレインをフローティングにし、ＦＥＴのチャネル領域に空乏層が広がるようにし、空乏層容量を大きくすることにより、強誘電体にかかる電圧ＶＦが小さくなるようにし、誤書き込みをなくすようにしている。
【００２９】
具体的には、選択セルの行に相当するソース、列に相当するドレインの電位の両方が０とならないように、設定し、非選択セルの全てを図５（ａ）に示した状態になるようにし、選択セルに印加される電位により、強誘電体に加わる電圧が小さくなり、ディスターブされることのないようにする。
【００３０】
なお、前記実施例ではＭＦＭＩＳ構造のメモリトランジスタを用いた場合について説明したが、前記実施例に限定されることなく、ＭＦＳ、ＭＦＩＳ構造のトランジスタにも適用可能であることはいうまでもない。
【００３１】
本発明によれば、選択セルに隣接する行および列のセルが影響を受け、データの書き込みがないにもかかわらず、書き込まれたような動作をするのを防止し、信頼性の高い書き込みおよび読み出しを行うようにすることが可能となる。
【００３２】
このようにして誤動作なしに、データの書き込みおよび読みだしを行うことが可能となる。
なお、前記実施例では、非選択セルのソース・ドレインの電位については、両方が接地電位となることのないように、選択すればよく、フローティングあるいは高電位であってもよい。
【００３３】
【発明の効果】
以上説明してきたように本発明によれば、選択セル近傍の非選択セルが誤書き込みされることなく、信頼性の高い書き込みを行うことのできる不揮発性メモリを得ることがとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性メモリの等価回路を示す図である。
【図２】本発明の第１の実施例の不揮発性メモリの選択セルに書き込み（“１”）を行った場合の信号状態を示す図である。
【図３】本発明の第１の実施例の不揮発性メモリの選択セルに書き込み（“０”）を行った場合の信号状態を示す図である。
【図４】本発明の第１の実施例の不揮発性メモリの読み出しを行う場合の信号状態を示す図である。
【図５】本発明の原理を説明する説明図。
【図６】従来例の不揮発性メモリの等価回路を示す図である。
【図７】従来例の不揮発性メモリの構造を示す図である。
【図８】従来例の不揮発性メモリの1セルの等価回路を示す図である。
【符号の簡単な説明】
１・・・シリコン基板
２・・・ソース領域
３・・・ドレイン領域
４・・・チャネル
５・・・ゲート絶縁膜
６・・・フローティングゲート
７・・・強誘電体膜
８・・・コントロールゲート
【図１】
0003878370.tif 000003
【図２】
0003878370.tif 000004
【図３】
0003878370.tif 000005
【図４】
0003878370.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
0003878370.tif 000010