(57)【特許請求の範囲】
【請求項１】
ロウレベルを選択レベルとする反転メインワード線と、
上記反転メインワード線の延長方向に対して分割された長さとされ、かつ、上記反転メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線と、
上記反転メインワード線と平行するように延長され、上記１つの反転メインワード線に割り当てられた複数のサブワード線の中の１つを選択する選択信号が伝えられ、ロウレベルを選択レベルとする第１のサブワード選択線と、
上記第１のサブワード選択線の対応するものと接続され、上記反転メインワード線と直交する第１方向に延長される第２のサブワード選択線と、
上記第２のサブワード選択線からの信号を受けて反転増幅するサブワード選択線駆動回路と、
上記サブワード選択線駆動回路の反転増幅された選択信号が伝えられ、上記第１方向に延長される第３サブワード選択線と、
上記反転メインワード線の選択信号と上記第３のサブワード選択線を通して伝えられた選択信号とを受けて、上記サブワード線の選択信号を形成する複数からなるサブワード線駆動回路と、
上記複数のサブワード線と直交するように配置され、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対と、
上記複数の相補ビット線対に入出力端子が接続されてなる複数のセンスアンプとを備え、
上記反転メインワード線と上記第１のサブワード選択線は、第２層目のメタル層を用いて構成され、上記複数のサブワード線及び上記複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルからなるサブアレイ上に配置され、
上記第２及び第３のサブワード選択線は、主に第３層目のメタル層を用いて構成され、上記サブアレイに対応された上記サブワード線駆動回路部上に配置され、
上記第１のサブワード選択線は、上記１つの反転メインワード線を挟むように配置された２つの配線で構成され、上記サブワード線駆動回路部上で上記第３層目のメタル層を介して短絡されることを特徴とするダイナミック型ＲＡＭ。
【請求項２】
上記サブアレイに対応して設けられた上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置され、上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けられて分割して配置され、
上記１つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成されるものであることを特徴とする請求項１のダイナミック型ＲＡＭ。
【請求項３】
上記センスアンプは、シェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設けられるものであり、
上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択するものであることを特徴とする請求項１又は請求項２のダイナミック型ＲＡＭ。
【請求項４】
上記サブワード線駆動回路は、
第１のＣＭＯＳインバータ回路とＮチャネルＭＯＳＦＥＴとからなり、
上記第１のＣＭＯＳインバータ回路の入力端子は、上記反転メインワード線に接続され、上記第１ＣＭＯＳインバータ回路の出力端子は、上記サブワード線に接続され、上記第１のＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴのソースは、上記第３のサブワード選択線に接続され、上記第１のＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳＦＥＴのソースは、回路の接地電位点に接続され、
上記ＮチャネルＭＯＳＦＥＴのゲートは上記第２のサブワード選択線に接続され、そのドレインは上記サブワード線に接続され、そのソースは回路の接地電位点に接続されることを特徴とする請求項１のダイナミック型ＲＡＭ。
【請求項５】
上記サブワード選択線駆動回路は、上記センスアンプ列とサブワード線駆動回路列とが交差するクロスエリアに配置される第２のＣＭＯＳインバータ回路であることを特徴とする請求項４のダイナミック型ＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えばメインワード線とサブワード線とを備えた分割ワード線方式のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
選択されるメモリセルが設けられる必要なメモリブロックのみを動作させ、動作させるメモリエリアをできるだけ少なくして低消費電力を図ること、及びメモリセルが接続されるサブワード線の選択動作の高速化を図るために、メインワード線に対してメモリセルが接続される複数のサブワード線を設けるようにした分割ワード線方式が提案されている。このような分割ワード線方式の例としては、特開平２−１５８９９５号公報がある。なお、上記公報ではメインワード線を前置ワード線と称し、サブワード線をワード線と称している。
【０００３】
【発明が解決しようとする課題】
従来の分割ワード線方式においては、専ら低消費電力化や高速動作化に向けられており、メモリチップの小型化には配慮がなさていないという問題がある。つまり、上記メインワード線とサブワード選択線に分割し、サブワード線を選択するためのサブワード線駆動回路を設けるようにすると、１つのメインワード線に割り当てられた複数のサブワード線の中の１つを選択するための選択線や、それを駆動するための駆動回路が必要となり、これらを如何に効率よくメモリアレイ周辺にレイアウトするかが重要な課題となるものである。
【０００４】
この発明の目的は、分割ワード線方式を採用しつつ、高集積化を実現したダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるメモリセルが接続されてなるサブワード線を設け、上記メインワード線と平行するように設けられる第１のサブワード選択線をサブアレイ上を延長させてワード線の延長方向に並べられた複数のサブアレイに導き、上記第１のサブワード選択線の対応するものと接続されて上記メインワード線と直交するように延長される第２のサブワード選択線を隣接するサブアレイのワード線駆動回路領域まで延長させ、各サブアレイに対応して設けられたサブワード線駆動回路において、上記メインワード線と上記第２のサブワード選択線からの信号によりサブワード線の選択動作と非選択動作を行わせるようにする。
【０００６】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。
【０００８】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。上記メモリセルアレイ（サブアレイ）１５は、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成されるものである。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【０００９】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。上記のように半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、中央部分１４に同図では省略されているが、上記のようなアドレス入力回路、データ入出力回路等の入出力インターフェイス回路等が設けられる。
【００１０】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバ１１が配置される。このメインワードドライバ１１は、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバ１１は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバ１１にサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【００１１】
拡大図として示された１つのメモリセルアレイ１５は、図示しないがサブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記メモリセルアレイ（サブアレイ）１５がワードビット線方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ワード線方向に８個設けられるから、相補ビット線は全体として約２Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００１２】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリセルアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に８本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して８本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される８本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１３】
上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリセルアレイからそれぞれ１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×６＝６４本のサブワード線の中から８つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。この様にダイナミック型ＲＡＭにおいては、リフレッシュ動作（例えばセルフリフレッシュモード）を効率的に行うことを考慮して、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。なお、１本のメインワード線に対応する１本のサブワード線を選択状態とする構成にしてもよい。その場合には、新たな選択信号線が必要であるが、ダイナミック型ＲＡＭの低消費電力化を図ることができる。
【００１４】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により  相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプ１６を除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１５】
図２には、この発明に係るダイナミック型ＲＡＭを説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、８分割された１つのメモリアレイのレイアウトが示されている。同図は、図１の実施例を別の観点から図示したものである。つまり、図１と同様にメモリチップは、長手方向（ワード線方向）対して左右に２個ずつのメモリアレイ（Array)に分けられて、その長方向における中央部分には複数らなるボンディングパッド及び周辺回路（Bonding Pad & perifheral Circuit) が設けられる。２個ずつのメモリアレイは、それぞれが約８Ｍビットの記憶容量を持つようにされるものであり、そのうちの一方が拡大して示されているように、ワード線方向に８分割され、ビット線方向に１６分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ（Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ（Sub-Word Driver)が配置される。
【００１６】
上記１つのメモリアレイには、全体で４０９６本のワード線と２０４８対の相補ビット線が設けられる。これにより、全体で約８Ｍビットの記憶容量を持つようにされる。上記のように４０９６本のワード線が１６個のサブアレイに分割して配置されるので、１つのサブアレイには２５６本のワード線（サブワード線）が設けられる。また、上記のように２０４８対の相補ビット線が８個のサブアレイに分割して配置されるので、１つのサブアレイには２５６対の相補ビット線が設けられる。
【００１７】
メモリアレイの左側には、その左側のメモリアレイと共通に設けられる前記メインロウデコーダに対応して、アレイコントロール（Array control)回路及びメインワードドライバ(Main Word dricer)が設けられる。上記アレイコントロール回路には、第１のサブワード選択線を駆動するドライバが設けられる。上記メモリアレイには、上記８分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第１のサブワード選択線も上記８分割されたサブアレイを貫通するように延長される。メモリアレイの上部には、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YSdriver) が設けられる。
【００１８】
図３には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図２に示されたメモリアレイの中の斜線を付した位置に配置された４つのサブアレイＳＢＡＲＹが代表として例示的に示されている。同図においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００１９】
サブアレイＳＢＡＲＹは、４種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、右下に配置されるサブアレイＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置され、相補ビット線対は２５６対から構成される。それ故、上記２５６本のサブワード線ＳＷＬに対応した２５６個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１２８個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式とされ、かかるサブアレイの上下に１２８個ずつに分割して配置される。
【００２０】
上記のように右上配置されるサブアレイＳＢＡＲＹは、正規のサブワード線ＳＷＬが２５６本に加えて、８本の予備ワード線が設けられる。それ故、上記２５６＋８本のサブワード線ＳＷＬに対応した２６４個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１３２個ずつに分割して配置される。上記のように右下のサブアレイが２５６対の相補ビット線ＢＬからなり、上記同様に１２８個のセンスアンプが上下に配置される。上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。
【００２１】
上記のように左下配置されるサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサブワード線ＳＷＬが２５６本により構成される。上記同様に１２８個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイＳＢＡＲＹの１２８本のサブワード線ＳＷＬは、それに挟まれた領域に形成された１２８個のサブワードドライバＳＷＤに対して共通に接続される。上記のように左下配置されるサブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビット線ＢＬに加えて、４対の予備ビット線４ＲＥＤが設けられる。それ故、上記２６０対からなる相補ビット線ＢＬに対応した２６０個のセンスアンプＳＡは、かかるサブアレイの上下に１３０個ずつに分割して配置される。
【００２２】
上記のように左上配置されるサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサブワード線ＳＷＬが２５６本に予備サブワード線Ｒが８本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の２５６対にに加えて、予備のビット線が４対設けられるので、サブワードドライバは、左右に１３２個ずつ分割して配置され、センスアンプＳＡは１３０ずつが上下に分割して配置される。
【００２３】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように延長される。また、カラム選択線ＹＳは、その１つが代表とて例示的に示されるように延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。この実施例では、特に制限されないが、上記４つのサブアレイを基本単位として、図２のように８Ｍビット分のメモリアレイでは、ビット線方向には８組のサブアレイが形成され、ワード線方向には４組のサブアレイが構成される。１組のサブアレイが４個で構成されるから、上記８Ｍビットのメモリアレイでは、８×４×４＝１２８個のサブアレイが設けられる。上記８Ｍビットのメモリアレイがチップ全体では８個設けられるから、メモリチップ全体では１２８×８＝１０２４個ものサブアレイが形成されるものである。
【００２４】
上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００２５】
つまり、各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上に配線チャンネルに形成した場合、図２のメモリアレイのよううに１６個ものサブアレイが上下のメモリアレイにおいて合計３２個も配置されるために、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかも、それをサブアレイ上を通過するように配置させることにより、格別な配線チャンネルを設けることなく形成することができる。
【００２６】
そもそも、サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線の８本分に１本の割り合いでメインワード線が形成されるものであるために、メインワード線の配線ピッチは緩やかになっている。したがって、メインワード線と同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは比較的容易にできるものである。
【００２７】
この実施例のサブワードドライバは、後述するように上記サブワード選択線ＦＸ０Ｂ等を通して供給される選択信号と、それを反転させた選択信号とを用いて１つのサブワード線ＳＷＬを選択する構成を採る。そして、サブワードドライバは、それを中心として左右に配置されるサブアレイのサブワード線ＳＷＬを同時に選択するような構成を採るものである。そのため、上記のように２つのサブアレイに対しては、１２８×２＝２５６個ものサブワードドライバに対して、上記４本のサブワード選択線を割り振って供給する。つまり、サブワード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個ものサブワードドライバに選択信号を供給する必要がある。
【００２８】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列される６４個のサブワードドライバに選択信号を供給する第２のサブワード線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行に延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対して、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００２９】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００３０】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバは、その右側にはサブアレイが存在しないから、左側だけのサブワード線ＳＷＬを駆動する。
【００３１】
この実施例のようにサブアレイ上のメインワード線のピッチの間にサブワード選択線を配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップがお大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するために領域が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線ＭＩＯやサブ入出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。
【００３２】
後述するようにサブワードドライバにおいては、上記第２のサブワード選択線ＦＸ０〜４等には、それと平行に第１サブワード選択線ＦＸ０Ｂ〜４Ｂに対応した選択信号を通す配線が設けられるものであるが、その負荷が後述するように小さいので、上記第２のサブワード選択線ＦＸ０〜４のように格別なドライバＦＸＤを設けることなく、上記第１サブワード選択線ＦＸ０Ｂ〜４Ｂと直接接続される配線によって構成される。ただし、その配線層は上記第２のサブワード選択線ＦＸ０〜４と同じものが用いられる。
【００３３】
図４には、上記サブアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図は、主に回路動作を説明するものであり、前記のようなサブワード選択線の幾何学的な配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを纏めて表している。同図においては、サブワード線の選択動作を説明するために２本のメインワード線ＭＷＬ０とＭＷＬ１が代表として示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。他のメインワード線ＭＷＬ１は、上記同様なメインワードドライバにより同様に選択される。
【００３４】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線は、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのサブアレイに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、サブアレイ間に配置されるサブワードドライバは、それを中心にした左右のサブアレイのサブワード線を駆動する。
【００３５】
これにより、前記のようにサブアレイとしては、８分割されるが、上記のように実質的にサブワードドライバＳＷＤにより２つのサブアレイに対応したサブワード線が同時に選択されるので、実質的には上記サブアレイが４組に分けられることとなる。上記のようにサブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバＳＷＤを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバＳＷＤの中で２倍に緩和でき、サブワードドライバＳＷＤとサブワード線ＳＷＬとを効率よく半導体チップ上にレイアウトすることができる。
【００３６】
この実施例では、上記サブワードドライバＳＷＤは、４本のサブワード線０〜６（１〜７）に対して共通にメインワード線ＭＷＬから選択信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線ＦＸＢが設けられる。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本から構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記偶数列のサブワードドライバ０〜６に供給され、そのうち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードドライバ１〜７に供給される。
【００３７】
サブワード選択線ＦＸＢ０〜ＦＸＢ７は、サブアレイ上ではでは第２層目の金属（メタル）配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと平行に延長される第１サブワード選択線と、そこから直交する方向に延長される第２のサブワード選択線からなる。特に制限されないが、上記第２のサブワード選択線は、メインワード線ＭＷＬとの交差するために第３層目の金属配線層Ｍ３により構成される。
【００３８】
サブワードドライバＳＷＤは、そのうちの１つが例示的に示されているように、メインワード線ＭＷＬに入力端子が接続され、出力端子にサブワード線ＳＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１とＮチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭＯＳインバータ回路と、上記サブワード線ＳＷＬと回路の接地電位との間に設けられ、上記サブワード選択信号ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成される。このスイッチＭＯＳＦＥＴＱ２３のゲートを接続するために、実際には０、２、４、６からなるサブワードドライバ列にそってＦＸとＦＸＢとの合計８本のサブワード選択線が配置されるが、同図では１つの線で表している。
【００３９】
上記サブワード選択信号ＦＸＢの反転信号ＦＸを形成する第２のＣＭＯＳインバータ回路Ｎ１がサブワード選択線駆動回路ＦＸＤとして設けられ、その出力信号を上記第１のＣＭＯＳインバータ回路の動作電圧端子であるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ１は、特に制限されないが、前記図３のようにクロスエリアに形成され、複数（前記実施例では６４個）からなるサブワードドライバＳＷＤに対応して共通に用いられる。
【００４０】
上記のようなサブワードドライバＳＷＤの構成においては、メインワード線ＭＷＬがワード線の選択レベルに対応した昇圧電圧ＶＰＰのようなハイレベルのとき、上記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワード線ＳＷＬを回路の接地電位のようなロウレベルにする。このとき、サブワード選択信号ＦＸＢが回路の接地電位のようなロウレベルのような選択レベルとなり、サブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに対応した選択レベルにされても、上記メインワード線ＭＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ２１がオフ状態であるので、上記サブワード線ＳＷＬは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態による非選択状態にされる。
【００４１】
上記メインワード線ＭＷＬが選択レベルに対応した回路の接地電位のようなロウレベルのとき、上記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯＳＦＥＴＱ２１がオン状態になる。このとき、サブワード選択信号ＦＸＢが上記回路の接地電位のようなロウレベルなら、サブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに対応した選択レベルにされて、サブワード線ＳＷＬをＶＰＰのような選択レベルにする。もしも、サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ２の出力信号がロウレベルとなり、これとともに上記Ｎチャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサブワード線ＳＷＬをロウレベルの非選択レベルにする。
【００４２】
上記メインワード線ＭＷＬ及びそれと平行に配置される第１のサブワード選択線ＦＸＢは、上記のように非選択レベルが共にＶＰＰのようなハイレベルにされている。それ故、ＲＡＭが非選択状態（スタンバイ）状態のときに上記平行に配置されるメインワード線ＭＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不良が発生しても、リーク電流が流れることがない。この結果、メインワード線ＭＷＬの間に第１のサブワード選択線ＦＸＢ形成してサブアレイ上に配置させることができ、レアウトの高密度化としても、上記リーク電流による直流不良を回避することができ高信頼性となるものである。
【００４３】
図５には、上記メモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００４４】
同図では、省略されてるが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してサブアレイ（メモリセルアレイ）を中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００４５】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って上記サブ入出力線が配置される。このサブ入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DECORDER の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００４６】
図６には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリマット（前記サブアレイ）ＭＡＴ０とＭＡＴ１に挟まれて配置されたセンスアンプＳＡ１とそれに関連した回路が例示的に示されている。メモリマットＭＡＴ１はブラックボックスとして示され、端部に設けられるセンスアンプＳＡ０もブラックボックスとして示されている。
【００４７】
ダイナミック型メモリセルは、メモリマットＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応して４個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと情報記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。例えば、後述するセンスアンプの電源電圧ＶＣＣで動作させるようにした場合、上記ビット線に与えられるハイレベルは電源電圧ＶＣＣに対応したレベルにされるから、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＣＣ＋Ｖthにされる。
【００４８】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチＭＯＳＦＥＴがオン状態になり、センスアンプの動作に必要な電圧供給、例えばＶＣＣとＶＳＳを供給する。
【００４９】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプＳＡ０においても、同様なカラムスイッチが設けられている。このようにメモリマットＭＭＡＴ０を挟んで２つのセンスアンプＳＡ０とＳＡ１により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプＳＡ０とＳＡ１を対応させるものである。それ故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側で例示的に示されている２対のビット線と、センスアンプＳＡ０側に設けられる図示しない残り２対のビット線とに対応した合計４対の相補ビット線を選択できるようにされる。これらの２対ずつの相補ビット線対は、上記カラムスイッチを介して２対ずつのサブ入出力線Ｉ／Ｏに接続される。
【００５０】
センスアンプＳＡ１は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡＴ１の同様な奇数列の相補ビット線に接続される。メモリマットＭＭＡＴ１の偶数列の相補ビット線は、メモリマットＭＭＡＴ１の右側に配置される図示しないセンスアンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット（前記メモリブロック）間に設けられるセンスアンプに接続される。例えば、メモリマットＭＭＡＴ０のサブワード線ＳＷＬが選択されたときには、センスアンプＳＡ０の右側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状態にされる。ただし、上記端部のセンスアンプＳＡ０では、上記右側シェアードスイッチＭＯＳＦＥＴのみが設けられるものである。信号ＳＨＲＬは、左側シェアード選択信号であり、ＳＨＲＲ右側シェアード選択信号である。
【００５１】
図７には、この発明に係るダイナミック型ＲＡＭの周辺部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００５２】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００５３】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例では後述するようなオートリフレッシュとセルフリフレッシュを持つようにされる。タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００５４】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成される。
【００５５】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。
【００５６】
図８には、この発明に係るダイナミック型ＲＡＭを説明するための素子構造断面図が示されている。この実施例では、上記のようなメモリセル部の素子構造が代表として例示的に示されている。メモリセルの記憶キャパシタは、２層目のポリシリコン層をストレージノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴの一方のソース，ドレインＳＤと接続される。上記２層目ポリシリコン層からなるストレージノードＳＮは王冠構造とされ、薄いゲート絶縁膜を介して３層目ポリシリコン層からなるプレート電極ＰＬが形成されて構成される。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワード線ＳＷＬと一体的に構成され、１層目ポリシリコン層とその上部に形成されたタングステンシリサイド（ＷＳｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴの他方のソース，ドレインは、ポリシリコン層とその上部設けられた上記同様なタングステンシリサイドから構成されたビット線ＢＬに接続される。上記メモリセルの上部には、第２層目のメタル層Ｍ２からなるメインワード線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その上部には第３層目からなるメタル層Ｍ３からなるＹ選択線ＹＳや、サブワード選択線ＦＸが形成される。
【００５７】
同図では省略されているが、メモリセル部の周辺部には、サブワードドライバＳＷＤ等を構成するようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴが形成される。これらの周辺回路を構成するために、図示しいが１層目メタル層が形成されている。例えば、上記ＣＭＯＳインバータ回路を構成するためにＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとのゲートを接続する配線は、上記１層目のメタル層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路回路の入力端子と２層目メタル層Ｍ２からなるメインワード線ＭＷＢとの接続には、スルーホールを介してダミーとしての第１層目メタル層Ｍ１に落とし、この第１層目の配線層Ｍ１とコンタクトを介してゲート電極に接続される。
【００５８】
３層目のメタル層Ｍ３で形成されたＹ選択線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接続させる場合、あるいは上記メタル層Ｍ３で形成されたサブワード線選択線ＦＸとサブワードドライバのＰチャンネル型ＭＯＳＦＥＴのソース，ドレインとの接続には、スルーホールを介して上記ダミーとしてのメタル層Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソース，ドレインと接続される。
【００５９】
この実施例のような素子構造を採るとき、前記のようにメインワード線を構成する第２層目のメタル層Ｍ２に対して、それと平行に延長される第２層目のメタル層Ｍ２の部分又は上記メインワード線のメタル層Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなるサブワード選択線との間の絶縁膜に欠陥が生じることにより、無視できないリーク電流が流れてしまう。このようなリーク電流それ自体は、メモリセルの読み出し／書き込み動作には影響を及ぼさないなら実際上は問題ないが、非選択状態での電流不良という問題を引き起こしてしまう。本願発明では、上記のようにメインワード線ＭＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状態であるために上記リーク電流の発生が生じない。
【００６０】
上記メインワード線ＭＷＢとサブワード選択線ＦＸＢとの間のリーク電流の発生よりメモリセルの読み出し／書き込み動作に不良が生じる場合には、予備のメインワード線に置き換えられる。しかしながら、不良のメインワード線ＭＷＢはそのまま残り、上記メインワード線ＭＷＢに対してリーク電流が流れ続ける結果となる。上記のようなリーク電流の発生は、かかるメインワード線ＭＷＢが予備のメインワード線に置き換えられる結果、メモリの読み出し、書き込み動作そのものには何ら影響を与えない。しかしながら、直流電流が増加してしまい、製品としての性能の悪化につながり、最悪の場合には直流不良にされるので上記欠陥救済回路が生かされなくなるが、上記のような構成とすることによりそれを回避させることができる。
【００６１】
図９には、この発明の他の一実施例の概略構成図が示されている。同図（Ａ）には、ワード線駆動回路の回路が示され、同図（Ｂ）には、１つのサブアレイとその周辺回路の配置が示されている。同図（Ｂ）に示すように、サブアレイは、前記同様に６４Ｋビットのような記憶容量を持つようにされる。つまり、上記サブアレイの左右に配置された１２８個ずつのサブワードドライバＳＷＤが設けられることに対応して、サブワード線は２５６本から構成される。それに対してセンスアンプＳＡが１２８個ずつ上下に振り分けられて設けられ、合計２５６個のセンスアンプに対応して２５６対の相補ビット線が設けられる。したがって、上記２５６本のワード線と２５６本のビット線との交点のそれぞれにメモリセルが配置されるために、サブアレイとしては、２５６×２５６＝６５５３６（約６４Ｋ）のような記憶容量を持つようにされる。
【００６２】
上記サブアレイ上にはメインワード線が延長される。この実施例では、サブアレイの上部において例示的に示されているように、上から３本のメインワード線ＭＷＬのうち、第１番目と第３番目の両側にサブワード選択線を一対としてそれぞれ配置し、それをサブワードドライバ領域で短絡させる。これにより、等価的にサブワード選択線の抵抗値を半分に減らすことができるので、サブワード選択線の低抵抗化が可能になり、ひいてはサブワード線選択動作の高速動作化を図ることができる。前記図３の説明から理解されるようにメモリアレイの下側におていも、上記同様に２対ずつのサブワード選択線が配置されるものである。
【００６３】
上記クロスエリアに余裕が無いときには、４つのサブアレイに対して上記サブワード選択線駆動回路を１つ設けるようにしてもよい。このような構成とすることにより、クロスエリア当たりに設けられるサブワード選択線駆動回路を１個に減らすことができるようになる。そして、サブアレイ上には各２本ずつのサブワード選択線を延長させるようにすればよい。
【００６４】
図１０には、上記サブワードドライバの他の一実施例の回路図が示されている。（Ａ）には、ＣＭＯＳタイプが示されている。ＣＭＯＳタイプは、メインワード線の選択信号ＭＷ信号を受けるＣＭＯＳインバータ回路で反転信号ＭＷＢを形成し、Ｐチャンネル型ＭＯＳＦＥＴＱ３１とＮチャンネル型ＭＯＳＦＥＴＱ３２のゲートに供給する。このＭＯＳＦＥＴＱ３１とＱ３２からなるＣＭＯＳインバータ回路の出力端子にサブワード線ＳＷＬを接続するともに、上記Ｐチャンネル型ＭＯＳＦＥＴＱ３１に並列にＮチャンネル型ＭＯＳＦＥＴＱ３３を設ける。そして、上記Ｐチャンネル型ＭＯＳＦＥＴＱ３１のソースにサブワード選択信号ＦＸを供給し、Ｎチャンネル型ＭＯＳＦＥＴＱ３３のゲートに上記メインワード選択信号ＭＷを供給する。
【００６５】
この構成では、サブワード選択信号ＦＸをワード線の選択レベルに対応した昇圧電圧ＶＰＰを供給し、メインワード選択信号ＭＷを上記昇圧電圧ＶＰＰに対応したハイレベルにする。これにより、反転信号ＭＷＢがロウレベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ３１をオン状態にするので、サブワード線ＳＷＬが上記昇圧電圧ＶＰＰに対応された選択レベルとなる。メインワード選択信号ＭＷが回路の接地電位のようなロウレベルなら、反転信号ＭＷＢが昇圧電圧ＶＰＰのようなハイレベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ３１をオフ状態にして、Ｎチャンネル型ＭＯＳＦＥＴＱ３２をオン状態にするので、サブワード線ＳＷＬはロウレベルのような非選択レベルにされる。メインワード選択信号ＭＷを上記昇圧電圧ＶＰＰに対応したハイレベルにしＭＷＢがロウレベルとなってＰチャンネル型ＭＯＳＦＥＴＱ３１がオン状態になるが、そのときにサブワード選択信号ＦＸを回路の接地電位のようなロウレベルに対してしきい値電圧分だけサブワード線の浮き上がりが生じるので、記メインワード選択信号ＭＷのハイレベルによりＮチャンネル型ＭＯＳＦＥＴＱ３３もオン状態になってサブワード線ＳＷＬの電位を接地電位のようなロウレベルにする。
【００６６】
この実施例においても、上記メインワード線選択信号ＭＷの非選択レベルと、サブワード選択信号ＦＸの非選択レベルとが同じく回路の接地電位のようなロウレベルにできるために、メインワード線とサブワード選択線とをメモリアレイ上において同じ配線層を用いて形成しても、前記のようなリーク電流による不都合が生じない。
【００６７】
（Ｂ）には、ＮＭＯＳタイプが示されている。ＮＭＯＳタイプは、低しきい値電圧の電源電圧側ＭＯＳＦＥＴＱ３４と回路の接地電位側のＭＯＳＦＥＴＱ３５とを相補的にオン状態／オフ状態にしてサブワード線ＳＷＬを選択／非選択状態にするものである。上記ＭＯＳＦＥＴＱ３４のゲートには、メインワード選択信号ＭＷを伝える低しきい値電圧のカット用ＭＯＳＦＥＴＱ３６が設けられ、そのゲートには定常的に昇圧電圧ＶＰＰが印加される。上記メインワード線選択信号ＭＷとサブワード線ＳＷＬとの間には、サブワード選択信号ＦＸが供給される低しきい値電圧のＭＯＳＦＥＴＱ３７が設けられる。
【００６８】
この実施例では、サブワード選択信号ＦＸが昇圧電圧ＶＰＰで、メインワード線ＭＷがハイレベルのときにサブワード線ＳＷＬが昇圧電圧に対応したハイレベルにされる。つまり、メインワード選択信号ＭＷのハイレベルによりＭＯＳＦＥＴＱ３４がオン状態となり、サブワード選択信号ＦＸのハイレベルにより、ＭＯＳＦＥＴＱ３４においてセルフブーストがかかり、Ｎチャンネル型ＭＯＳＦＥＴＱ３４を用いつつ、サブワード線ＳＷＬを昇圧電圧ＶＰＰまで高くすることができる。サブワード選択信号ＦＸＢがハイレベルでＦＸがロウレベルなら、ＭＯＳＦＥＴＱ３５のオン状態や、メインワード選択信号ＭＷによるＭＯＳＦＥＴＱ３４のオン状態によりサブワード線ＳＷＬは回路の接地電位のようなロウレベルにされる。上記サブワード選択信号ＦＸには、サブワード線ＳＷＬをドライブするだけの電流供給能力が必要になるために、前記クロスエリアにサブワード選択線駆動回路が設けられる。このため、メインワード線ＭＷとサブワード選択信号ＦＸＢとをサブアレイ上の配置させるようにすればよい。
【００６９】
（Ｃ）には、ＮＯＲタイプが示されている。Ｐチャンネル型ＭＯＳＦＥＴＱ３８とＮチャンネル型ＭＯＳＦＥＴＱ３９からなるＣＭＯＳインバータ回路に対して、Ｐチャンネル型ＭＯＳＦＥＴＱ４０からなるＰチャンネル型のスイッチＭＯＳＦＥＴＱ４０が設けられる。また、サブワード線ＳＷＬと回路の接地電位との間には、Ｎチャンネル型ＭＯＳＦＥＴＱ４１が設けられる。そして、上記ＣＭＯＳインバータ回路の入力には、サブワード選択信号ＦＸが供給され、上記Ｐチャンネル型とＮチャンネル型のスイッチＭＯＳＦＥＴＱ４０と４１には、上記メインワード選択信号ＭＷＢが供給される。
【００７０】
この構成では、サブワード線ＳＷＬの選択レベルは、電源電圧ＶＤＤにされる。それ故、センスアンプの動作電圧が上記電源電圧ＶＤＤに対してメモリセルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ低下させた動作電圧が用いられる。この構成では、サブワード選択線駆動回路が不要になるため、上記クロスエリアに余裕が生まれるものである。そのために、１列のサブアレイに対して前記のように８本等を１組とするサブワード選択線ＦＸを延長させるようにすることができる。上記電源電圧ＶＤＤを昇圧電圧ＶＰＰとすれば、センスアンプの動作電圧を電源電圧ＶＤＤにすることができる。
【００７１】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるメモリセルが接続されてなるサブワード線を設け、上記メインワード線と平行するように設けられる第１のサブワード選択線をサブアレイ上を延長させてワード線の延長方向に並べられた複数のサブアレイに導き、上記第１のサブワード選択線の対応するものと接続されて上記メインワード線と直交するように延長される第２のサブワード選択線を隣接するサブアレイのワード線駆動回路領域まで延長させ、各サブアレイに対応して設けられたサブワード線駆動回路において、上記メインワード線と上記第２のサブワード選択線からの信号によりサブワード線の選択動作と非選択動作を行わせるようにすることにより、分割ワード線方式を採用しつつ、高集積化を実現できるという効果が得られる。
【００７２】
（２）  複数からなるサブワード線配列の両端側にサブワード線駆動回路を振り分けて分割して配置し、複数からなる相補ビット線配列の両端側にセンスアンプを振り分けて分割して配置し、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるようにサブアレイを形成することにより、サブアレイにおいて高密度に配置されるサブワード線及び相補ビット線のそれぞれの配線ピッチの２倍のピッチでサブワード線駆動回路とセンスアンプを配置させることができるという効果が得られる。
【００７３】
（３）  上記センスアンプを、シェアードセンス方式としてそれを中心にして隣接するサブアレイのビット線に対応して設け、上記サブワード線駆動回路を中心にして隣接するサブアレイのサブワード線を選択するようにすることにより、効率よくサブアレイとその駆動回路及びセンスアンプを配置させることができるという効果が得られる。
【００７４】
（４）  上記メインワード線はロウレベルの選択レベルとする反転メインワード線とし、上記第２のサブワード選択線はハイレベルを選択レベルとする非反転サブワード選択線とロウレベルを選択レベルとする反転サブワード選択線とし、サブワード線駆動回路として、上記メインワード線が共通接続されたゲートからなる入力端子に接続され、その出力端子に上記サブワード線が接続され、上記第２の非反転サブワード選択線がソースに接続されたＰチャンネル型ＭＯＳＦＥＴ及びそのソースが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴからなる第１のＣＭＯＳインバータ回路と、上記第１のサブワード選択線にゲートが接続され、上記サブワード線と回路の接地電位との間に設けられ、ゲートが上記第２の反転サブワード線に接続されたＮチャンネル型ＭＯＳＦＥＴとし、上記第２の反転サブワード選択線は、上記第１のサブワード選択線に接続されてなり、上記第２の非反転サブワード線は、上記第１のサブワード選択線が入力端子が接続され第２のＣＭＯＳインバータ回路からなるサブワード選択線駆動回路により形成された選択信号が伝えられるものとすることにより、少ない素子数で効率よくサブワード線駆動回路を構成することができるという効果が得られる。
【００７５】
（５）  上記サブワード選択線駆動回路を、上記センスアンプ列とサブワード線駆動回路列とが交差するクロスエリアに配置されることにより、サブワード線駆動回路を効率よく配置させることができるという効果が得られる。
【００７６】
（６）  上記第１のサブワード選択線は、上記メインワード線の間に配置され、メインワード線と同じ配線層を利用して形成されるともに、それを挟むように配置された２つの配線層を短絡させて１つの第１のサブワード選択線として用いることよりサブワード選択線の低抵抗化が図られ、それに伴いサブワード線の高速動作化が図られるという効果が得られる。
【００７７】
（７）  上記メインワード線及び第１のサブワード選択線を第２層目のメタル層により形成し、上記第２のサブワード選択線は、第３層目のメタル層、第２層目のメタル層及び第１層目のメタル層を用いて構成し、上記メインワード線と交差する部分では上記第３層目のメタル層が用いられ、上記サブワード線駆動回路を構成する回路素子に接続される部分では第１層目のメタル層を用いて構成することにより、効率よくメインワード線及び第１のサブワード選択線と第２のサブワード選択線を構成することができるという効果が得られる。
【００７８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、サブアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。また、サブワードドライバの構成は、種々の実施形態を採ることができる。入出力インターフェイスの部分は、クロック信号に同期して動作を行うようにされたシンクロナスダイナミック型ＲＡＭとしてもよい。１つのメインワード線に割り当てられるサブワード線の数は、前記のように４本の他に８本等種々の実施形態を採ることができる。この発明は、メインワード線とサブワード線とを備えた分割ワード線方式のダイナミック型ＲＡＭに広く利用できる。
【００７９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるメモリセルが接続されてなるサブワード線を設け、上記メインワード線と平行するように設けられる第１のサブワード選択線をサブアレイ上を延長させてワード線の延長方向に並べられた複数のサブアレイに導き、上記第１のサブワード選択線の対応するものと接続されて上記メインワード線と直交するように延長される第２のサブワード選択線を隣接するサブアレイのワード線駆動回路領域まで延長させ、各サブアレイに対応して設けられたサブワード線駆動回路において、上記メインワード線と上記第２のサブワード選択線からの信号によりサブワード線の選択動作と非選択動作を行わせるようにすることにより、分割ワード線方式を採用しつつ、高集積化を実現できる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭを説明するための概略レイアウト図である。
【図３】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図４】図１に示したメモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図５】図１のメモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図６】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す要部回路図である。
【図７】この発明に係るダイナミック型ＲＡＭの周辺部分の一実施例を示す概略ブロック図である。
【図８】この発明に係るダイナミック型ＲＡＭを説明するためのメモリセル部の素子構造断面図である。
【図９】この発明の他の一実施例を示す概略構成図である。
【図１０】この発明に係るダイナミック型ＲＡＭに用いられるサブワードドライバの他の一実施例を示す回路図である。
【符号の説明】
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）
ＳＡ，ＳＡ１，ＳＡ２…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（サブアレイ）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｑ１〜Ｑ４１…ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨＲＲ…シェアード選択線、Ｉ／Ｏ…入出力線、
Ｍ１〜Ｍ３…メタル層、ＳＮ…ストレージノード、ＰＬ…プレート電極、ＢＬ…ビット線、ＳＤ…ソース，ドレイン、ＦＧ…１層目ポリシリコン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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