(57)【特許請求の範囲】
【請求項１】
回路の電源投入時に異常電圧が出力されることを防止する出力制限回路において、
出力電圧が制限される出力制限対象回路と、
複数のトランジスタ回路から構成され前記トランジスタ回路の閾値電圧及び電源電圧の値に基づき制御電圧の状態を変化させる制御回路と、
前記制御電圧の状態に基づき前記出力制限対象回路の機能を停止させる機能停止手段と、
前記制御電圧の状態に基づき前記出力制限対象回路の出力に関わりなく前記出力電圧を一定値に固定する出力固定手段と
を備えたことを特徴とする出力制御回路。
【請求項２】
前記制御回路が、
前記電源電圧の一方にゲート及びドレインが接続された第１のＮＭＯＳトランジスタ回路と、
前記電源電圧の他方にゲートが接続され、前記第１のＮＭＯＳトランジスタ回路のソースがソースに接続され、ドレインが前記制御電圧を出力するＰＭＯＳトランジスタ回路と、
前記電源電圧の一方にゲートが前記電源電圧の他方にソースがそれぞれ接続され、前記ＰＭＯＳトランジスタ回路のドレインにドレインが接続された第２のＮＭＯＳトランジスタ回路とから構成されたことを特徴とする
請求項１記載の出力制限回路。
【請求項３】
前記機能停止手段が、
前記制御電圧の状態に基づき入力信号を切断する第１のスイッチ回路と、
前記制御電圧の状態に基づき前記出力制限対象回路を構成する各回路の動作を停止させる第２のスイッチ回路群とから構成されたことを特徴とする
請求項１記載の出力制限回路。
【請求項４】
前記出力固定手段が、
定電圧源と、
前記制御電圧の状態に基づき出力端子に前記定電圧源の出力を接続するスイッチ回路とから構成されたことを特徴とする
請求項１記載の出力制限回路。
【請求項５】
前記スイッチ回路が、
ＮＭＯＳトランジスタ回路、若しくは、ＰＭＯＳトランジスタ回路であることを特徴とする
請求項３若しくは請求項４記載の出力制限回路。
【請求項６】
前記第１のＮＭＯＳトランジスタ回路と前記ＰＭＯＳトランジスタ回路との間にゲートとドレインが接続された複数個のＮＭＯＳトランジスタ回路を直列に挿入したことを特徴とする
請求項２記載の出力制限回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路の電源投入時に異常電圧が出力されることを防止する出力制限回路に関し、特に高速回路に適用が可能で正常動作時に出力制限を解除することが可能な出力制限回路に関する。
【０００２】
【従来の技術】
従来の出力制限回路としては所謂ダイオードクランプ回路が存在し、ダイオードクランプ回路は所定の出力電圧を超過した場合にダイオードが”ＯＮ”になり、出力電圧信号を一定値に制限するものである。
【０００３】
図４はこのような従来の出力制限回路の一例を示す構成ブロック図である。図４において１は出力制限の対象である出力制限対象回路、２及び３はダイオード、１００は出力が制限された出力電圧信号である。
【０００４】
出力制限対象回路１の出力はダイオード２のアノードとダイオード３のカソードにそれぞれ接続されると共に出力電圧信号１００として出力される。ダイオード２のカソードは正電圧源に接続され、ダイオード３のアノードは負電圧源に接続される。
【０００５】
ここで、図４に示す従来例の動作を説明する。正電圧源の電圧値を”Ｖ１”、負電圧源の電圧値を”Ｖ２”、出力端子の電圧値を”ＶＡ”、ダイオード２及び３順方向電圧を”ＶＦ”とした場合、
Ｖ１＋ＶＦ＞ＶＡ＞Ｖ２＋ＶＦ      （１）
の条件を満たす範囲ではダイオード２及び３は”ＯＦＦ”となり、出力電圧信号１００は出力制限対象回路１の出力がそのまま出力される。
【０００６】
一方、回路の電源投入時等において出力端子の電圧が上昇し、
ＶＡ＞Ｖ１＋ＶＦ      （２）
となった場合にはダイオード２が”ＯＮ”（ダイオード３は”ＯＦＦ”のまま）となり、出力制限対象回路１の出力電流の全ては正電圧源に流れ込む。
【０００７】
このため、出力電圧信号１００は出力制限対象回路１の出力に関わりなく”Ｖ１＋ＶＦ”に制限されることになる。
【０００８】
同様に、回路の電源投入時等において出力端子の電圧が降下し、
ＶＡ＜Ｖ２＋ＶＦ      （３）
となった場合にはダイオード３が”ＯＮ”（ダイオード２は”ＯＦＦ”のまま）となり、出力制限対象回路１の出力電流の全ては負電圧源に流れ込む。
【０００９】
このため、出力電圧信号１００は出力制限対象回路１の出力に関わりなく”Ｖ２＋ＶＦ”に制限されることになる。
【００１０】
この結果、図４に示すようなダイオードクランプ回路を出力制限回路として用いることにより、出力端子の電圧値が、
Ｖ１＋ＶＦ＞ＶＡ＞Ｖ２＋ＶＦ      （４）
に示す範囲に制限されることになる。
【００１１】
【発明が解決しようとする課題】
しかし、図４に示す従来例では出力制限対象回路１の出力電圧を直接制限する構成であるため、出力制限回路を構成するダイオードとしては、出力制限対象回路１の出力段に用いられているトランジスタ等の駆動能力以上の駆動能力を有するダイオードが必要になる。
【００１２】
すなわち、比較的サイズの大きいダイオードを用いることになり、出力制限対象回路１が高速動作をする場合にはこのダイオードが容量性の負荷になり高速動作の妨げになると言った問題点があった。
【００１３】
また、図４に示す従来例では電源投入後に出力制限対象回路１が正常動作になった場合に出力制限を解除したい場合には容易に出力制限の解除できないと言った問題点があった。
従って本発明が解決しようとする課題は、高速回路に適用が可能で正常動作時に出力制限を解除することが可能な出力制限回路を実現することにある。
【００１４】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
回路の電源投入時に異常電圧が出力されることを防止する出力制限回路において、
出力電圧が制限される出力制限対象回路と、複数のトランジスタ回路から構成され前記トランジスタ回路の閾値電圧及び電源電圧の値に基づき制御電圧の状態を変化させる制御回路と、前記制御電圧の状態に基づき前記出力制限対象回路の機能を停止させる機能停止手段と、前記制御電圧の状態に基づき前記出力制限対象回路の出力に関わりなく前記出力電圧を一定値に固定する出力固定手段とを備えたことにより、正常動作時に出力制限を解除することが可能になる。
【００１５】
請求項２記載の発明は、
請求項１記載の発明である出力制限回路において、
前記制御回路が、
前記電源電圧の一方にゲート及びドレインが接続された第１のＮＭＯＳトランジスタ回路と、前記電源電圧の他方にゲートが接続され、前記第１のＮＭＯＳトランジスタ回路のソースがソースに接続され、ドレインが前記制御電圧を出力するＰＭＯＳトランジスタ回路と、前記電源電圧の一方にゲートが前記電源電圧の他方にソースがそれぞれ接続され、前記ＰＭＯＳトランジスタ回路のドレインにドレインが接続された第２のＮＭＯＳトランジスタ回路とから構成されたことにより、正常動作時に出力制限を解除することが可能になる。
【００１６】
請求項３記載の発明は、
請求項１記載の発明である出力制限回路において、
前記機能停止手段が、
前記制御電圧の状態に基づき入力信号を切断する第１のスイッチ回路と、前記制御電圧の状態に基づき前記出力制限対象回路を構成する各回路の動作を停止させる第２のスイッチ回路群とから構成されたことにより、高速回路に適用可能になり、正常動作時に出力制限を解除することが可能になる。
【００１７】
請求項４記載の発明は、
請求項１記載の発明である出力制限回路において、
前記出力固定手段が、
定電圧源と、前記制御電圧の状態に基づき出力端子に前記定電圧源の出力を接続するスイッチ回路とから構成されたことにより、高速回路に適用可能で正常動作時に出力制限を解除することが可能になる。
【００１８】
請求項５記載の発明は、
請求項３若しくは請求項４記載の発明である出力制限回路において、
前記スイッチ回路が、
ＮＭＯＳトランジスタ回路、若しくは、ＰＭＯＳトランジスタ回路であることにより、高速回路に適用可能で正常動作時に出力制限を解除することが可能になる。
【００１９】
請求項６記載の発明は、
請求項２記載の発明である出力制限回路において、
前記第１のＮＭＯＳトランジスタ回路と前記ＰＭＯＳトランジスタ回路との間にゲートとドレインが接続された複数個のＮＭＯＳトランジスタ回路を直列に挿入したことにより、出力制御解除の電圧を変化させることができる。
【００２０】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る出力制限回路の一実施例を示す構成ブロック図である。図１において４は出力制限対象回路、５は制御回路、６は機能停止手段、７は出力固定手段，１００ａは出力電圧信号、１０１及び１０２は電源電圧、１０３は制御電圧である。
【００２１】
出力制限対象回路４の出力は出力固定手段７を介して出力電圧信号１００ａとして出力される。電源電圧１０１及び１０２は制御回路５に印加され、制御回路５からの制御電圧１０３が機能停止手段６及び出力固定手段７の制御入力端子にそれぞれ接続される。また、機能停止手段６はその動作により出力制限対象回路４の機能を停止させる。
【００２２】
ここで、図１に示す実施例の動作を説明する。制御回路５は電源電圧信号の値により制御電圧１０３の状態を変化させる。機能停止手段６は制御電圧１０３の状態に基づき出力制限対象回路４の機能を停止させ、出力固定手段７は制御電圧１０３の状態に基づき出力制限対象回路４の出力に関わりなく出力電圧信号１００ａの電圧値を一定値に固定する。
【００２３】
例えば、電源投入時に電源電圧１０１及び１０２が過渡的に所定の電圧値に達していない状態においては制御電圧１０３を”ローレベル”にし、一方、電源電圧１０１及び１０２が所定の電圧値に達した状態、言い換えれば、定常状態では制御電圧１０３は”ハイレベル”にする。
【００２４】
そして、機能停止手段６は制御電圧１０３が”ローレベル”の場合には出力制限対象回路４の機能を停止させ、制御電圧１０３が”ハイレベル”の場合には出力制限対象回路４の機能停止を解除する。
【００２５】
一方、出力固定手段７は制御電圧１０３が”ローレベル”の場合には出力制限対象回路４の出力に関わりなく出力電圧信号１００ａの電圧値を一定値に固定し、制御電圧１０３が”ハイレベル”の場合には出力制限対象回路４の出力をそのまま出力する。
【００２６】
すなわち、比較的サイズの大きいダイオードを用いることなく、制御回路５が電源投入時の過渡的な電源電圧１０１及び１０２の電圧上昇時には出力電圧信号１００ａを一定電圧値に固定して、言い換えれば、出力電圧信号１００ａを出力制限し、電源電圧が定常状態になった場合には出力制御を解除する。
【００２７】
この結果、制御回路５で電源電圧の状態を検出して過渡的な状態では出力制限対象回路の機能停止し、出力電圧信号を一定値に固定し、電源電圧が定常状態になった場合には出力制御を解除することにより、正常動作時に出力制限を解除することが可能になる。
【００２８】
また、図２は制御回路５、機能停止手段６及び出力固定手段７のそれぞれの一具体例を示す構成ブロック図である。図２において４，５，６，７，１００ａ，１０１，１０２及び１０３は図１と同一符号を付してあり、８，１０，１４，１５はＮＭＯＳトランジスタ回路（以下、単にＮＭＯＳと呼ぶ。）、９はＰＭＯＳトランジスタ回路（以下、単にＰＭＯＳと呼ぶ。）、１１，１２，１３及び１６はスイッチ回路、１７は定電圧源、１０４は出力制限対象回路４に対する入力信号、１０５はバイアス電圧信号である。
【００２９】
また、１４及び１５は出力制限対象回路４を、８〜１０は制御回路５を、１１〜１３は機能停止手段６を、１６及び１７は出力固定手段７をそれぞれ構成している。
【００３０】
電源電圧１０１はＮＭＯＳ８のゲート及びドレイン、ＭＯＳ１０のゲート、ＮＭＯＳ１４のドレインにそれぞれ印加され、電源電圧１０２はＰＭＯＳ９のゲート、ＮＭＯＳ１０及び１５のソース、スイッチ回路１２及び１３にそれぞれ印加される。
【００３１】
ＮＭＯＳ８のソースはＰＭＯＳ９のソースに接続され、ＰＭＯＳ９のドレインは制御電圧１０３を出力すると共にＮＭＯＳ１０のドレインに接続される。
【００３２】
入力信号１０４はスイッチ回路１１の一端に印加され、スイッチ回路１１の他端はＮＭＯＳ１４のゲートはスイッチ回路１２の他端にそれぞれ接続される。また、ＮＭＯＳ１４のソースは出力電圧信号１００ａを出力すると共にＮＭＯＳ１５のドレイン、スイッチ回路１６の一端に接続される。
【００３３】
バイアス電圧信号１０５はスイッチ回路１３の他端及びＮＭＯＳ１５のゲートに接続され、スイッチ回路１６の他端は定電圧源１７の一端に接続され、定電圧源１７の他端は接地される。
【００３４】
最後に、制御電圧１０３はスイッチ回路１１，１２，１３及び１６の制御入力端子にそれぞれ接続される。
【００３５】
ここで、図２に示す具体例の動作を説明する。電源投入時に電源電圧１０１と１０２との間の電圧”Ｖａｂ”が”０Ｖ”から順次上昇し、ＮＭＯＳの閾値電圧”Ｖｔｎ”を超えるとＮＭＯＳ１０が”ＯＮ”になりドレイン電流を流そうとする。
【００３６】
一方、ＰＭＯＳ９はＰＭＯＳの閾値電圧を”Ｖｔｐ”とした場合”Ｖａｂ”が”Ｖｔｎ＋Ｖｔｐ”を超えないと”ＯＮ”にならず前述のドレイン電流を流すことができない。言い換えれば、ＮＭＯＳ８及びＰＭＯＳ９が同時に”ＯＮ”にならないとドレイン電流を流すことができない。
【００３７】
この場合、ＮＭＯＳ１０はドレイン電流を流せないので制御電圧１０３は電源電圧１０２と等しくなる。
【００３８】
さらに、電源電圧１０１と１０２との間の電圧”Ｖａｂ”が”Ｖｔｎ”から順次上昇し、”Ｖｔｎ＋Ｖｔｐ”を超えるとＮＭＯＳ８及びＰＭＯＳ９が同時に”ＯＮ”になる。
【００３９】
ここで、ＮＭＯＳ８及びＰＭＯＳ９で構成される電圧電流変換回路の相互コンダクタンスがＮＭＯＳ１０の相互コンダクタンスよりも十分大きい場合、電源電圧１０１及び１０２を”Ｖａ”及び”Ｖｂ”、制御電圧１０３を”Ｖｃ”、ＮＭＯＳ８のゲート・ソース間電圧を”Ｖｇｓ８”、ＰＭＯＳ９のゲート・ソース間電圧を”Ｖｇｓ９”とすれば、
Ｖｃ＝Ｖａ−Ｖｇｓ８−Ｖｇｓ９＋Ｖｔｐ
≒Ｖａ−Ｖｔｎ      （５）
となる。
【００４０】
すなわち、制御回路５は電圧”Ｖａｂ”が”Ｖｔｎ”〜”Ｖｔｎ＋Ｖｔｐ”の間では制御電圧１０３が”Ｖｂ”となり、電圧”Ｖａｂ”が”Ｖｔｎ＋Ｖｔｐ”以上の場合には制御電圧１０３が”Ｖａ−Ｖｔｎ”となることになる。
【００４１】
一方、スイッチ回路１２，１３及び１６が”Ｖｃ＝Ｖｂ”で”ＯＮ”、”Ｖｃ＝Ｖａ−Ｖｔｎ”で”ＯＦＦ”になるように、スイッチ回路１１が”Ｖｃ＝Ｖｂ”で”ＯＦＦ”、”Ｖｃ＝Ｖａ−Ｖｔｎ”で”ＯＮ”になるようにそれぞれ設定する。
【００４２】
このため、電源投入時に電源電圧１０１と１０２との間の電圧”Ｖａｂ”が”０Ｖ”から順次上昇し、ＮＭＯＳの閾値電圧”Ｖｔｎ”を超えると制御回路５の出力である制御電圧１０３は”Ｖｃ＝Ｖｂ”となり、スイッチ回路１２，１３及び１６が”ＯＮ”になり、スイッチ回路１１が”ＯＦＦ”になる。
【００４３】
この時点で、入力信号１０４が切断されると共にＮＭＯＳ１４及び１５のゲートに電源電圧１０２が印加されてＮＭＯＳの機能が停止し、定電圧源１７の出力電圧が出力電圧信号１００ａとして出力されることになるので定電圧源１７の出力電圧に固定される。言い換えれば、出力制限状態となる。
【００４４】
そして、電源電圧１０１と１０２との間の電圧”Ｖａｂ”が”Ｖｔｎ”から順次上昇し、”Ｖｔｎ＋Ｖｔｐ”を超えると制御回路５の出力である制御電圧１０３は”Ｖｃ＝Ｖａ−Ｖｔｎ”となり、スイッチ回路１２，１３及び１６が”ＯＦＦ”になり、スイッチ回路１１が”ＯＮ”になる。
【００４５】
この時点で、定電圧源１７の出力電圧が出力端子から切断され、入力信号１０４がＮＭＯＳ１４のゲートに印加されると共にバイアス電圧１０５がＮＭＯＳ１５のゲートに印加される。このため、ＮＭＯＳ１５は定電流源として動作して、ＮＭＯＳ１４とＮＭＯＳ１５とはソースフォロワ回路として動作する。言い換えれば、出力制限が解除される。
【００４６】
この結果、図２の場合においては制御回路５で電源電圧の状態を検出して過渡的な状態では出力制限対象回路であるソースフォロワ回路の機能停止し、出力電圧信号を定電圧源１７の出力電圧に固定し、電源電圧が定常状態になった場合には出力制御を解除することにより、正常動作時に出力制限を解除することが可能になる。
【００４７】
また、図３はスイッチ回路の具体例を示す説明図であり、スイッチ回路１３，１４及び１６の機能を実現する具体例としては図３（Ａ）に示すＰＭＯＳのトランジスタ、スイッチ回路１１の機能を実現する具体例としては図３（Ｂ）に示すＮＭＯＳのトランジスタがそれぞれ考えられる。
【００４８】
なお、図２に示す具体例では出力制限対象回路４としてソースフォロワ回路を例示したが、勿論、これに限定される訳ではなく様々な構成の回路に対して適用可能である。
【００４９】
また、図２に示す制御回路５の具体例においてＰＭＯＳ９のソースには１個のＮＭＯＳ８が接続されているが、ゲートとドレインが接続された複数個のＮＭＯＳトランジスタ回路を直列に挿入することにより、出力制御解除の電圧を”Ｖｔｐ＋２Ｖｔｎ”、”Ｖｔｐ＋３Ｖｔｎ”、”Ｖｔｐ＋４Ｖｔｎ”…と変えることが可能になる。また、ＮＭＯＳ８としてＰＭＯＳトランジスタ回路を用いることも可能である。
【００５０】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項５の発明によれば、制御回路で電源電圧の状態を検出して過渡的な状態では出力制限対象回路の機能停止し、出力電圧信号を一定値に固定し、電源電圧が定常状態になった場合には出力制御を解除することにより、正常動作時に出力制限を解除することが可能になる。
【００５１】
また、出力固定手段や機能停止手段は小さなＭＯＳトランジスタで構成できるため、高速回路に適用可能になる。
【００５２】
また、請求項６の発明によれば、ＮＭＯＳトランジスタ回路と前記ＰＭＯＳトランジスタ回路との間にゲートとドレインが接続された複数個のＮＭＯＳトランジスタ回路を直列に挿入したことにより、出力制御解除の電圧を変化させることができる。
【図面の簡単な説明】
【図１】本発明に係る出力制限回路の一実施例を示す構成ブロック図である。
【図２】制御回路、機能停止手段及び出力固定手段のそれぞれの一具体例を示す構成ブロック図である。
【図３】スイッチ回路の具体例を示す説明図である。
【図４】従来の出力制限回路の一例を示す構成ブロック図である。
【符号の説明】
１，４  出力制限対象回路
２，３  ダイオード
５  制御回路
６  機能停止手段
７  出力固定手段
８，１０，１４，１５  ＮＭＯＳトランジスタ回路
９  ＰＭＯＳトランジスタ回路
１１，１２，１３，１６  スイッチ回路
１７  定電圧源
１００，１００ａ  出力電圧信号
１０１，１０２  電源電圧
１０３  制御電圧
１０４  入力信号
１０５  バイアス電圧信号
【図１】
0003925686.tif 000002
【図２】
0003925686.tif 000003
【図３】
0003925686.tif 000004
【図４】
0003925686.tif 000005