(57)【特許請求の範囲】
【請求項１】
第１のクロックから所定の位相α°遅延した制御クロックを生成するＤＬＬ回路において、
前記第１のクロックが入力され、前記制御クロックを生成する第１の可変遅延回路と、
前記第１のクロックが入力され、第２の可変遅延回路と第３の可変遅延回路とが直列に接続された第１の遅延ループと、
前記第１のクロックから３６０°の整数倍の位相遅れの基準クロックと、前記第１の遅延ループから出力される第１の可変クロックとの位相を比較し、位相差に応じた第１の位相比較結果信号を生成する第１の位相比較器と、
前記第１の位相比較結果信号を供給され、前記基準クロックと前記第１の可変クロックとの位相を一致させる第１の遅延制御信号を前記第２の可変遅延回路及び第１の可変遅延回路に供給する第１の遅延制御回路と、
第３の可変遅延回路に前記第１のクロックのβ°（＝３６０°−α°）の遅延時間を与える第２の遅延制御信号を生成するβ°検出回路とを有し、
前記第３の可変遅延回路は、複数の論理ゲートを直列接続して構成され、前記第２の遅延制御信号に基づいて前記入力された第１のクロックが通過する前記論理ゲートの段数が可変制御され、
前記β°検出回路は、前記第１のクロックが入力され、３６０°／β°個の可変遅延回路が直列に接続された第２の遅延ループと、前記基準クロックと前記第２の遅延ループから出力される第２の可変クロックとの位相を比較し、位相差に応じた第２の位相比較結果信号を生成する第２の位相比較器と、前記第２の位相比較結果信号を供給され、前記基準クロックと前記第２の可変クロックとの位相を一致させる第２の遅延制御信号を、前記第２の遅延ループを構成する前記３６０°／β°個の可変遅延回路にそれぞれ与える第２の遅延制御回路とを有することを特徴とするＤＬＬ回路。
【請求項２】
請求項１において、前記β°が１８０°を超えることを特徴とするＤＤＬ回路。
【請求項３】
請求項１において、前記第１，第２，及び第２の遅延ループを構成する可変遅延回路は、複数の論理ゲートを直列接続して構成され、前記遅延制御信号により、入力されたクロックが通過する前記論理ゲートの段数が可変設定されることを特徴とするＤＬＬ回路。
【請求項４】
請求項１において、更に、外部クロックが供給され、前記第１のクロックを出力する入力バッファと、前記第１の可変遅延回路が生成する前記制御クロックが供給され、該制御クロックのタイミングで所定の出力を生成する出力回路と、前記第１の遅延ループ内に設けられ、前記入力バッファと同等の遅延時間を有するダミー入力バッファ及び前記出力回路と同等の遅延時間を有するダミー出力回路とを有することを特徴とするＤＬＬ回路。
【請求項５】
外部クロックから所定の位相α°遅延したデータ出力を生成する半導体記憶装置において、
制御クロックを供給され、前記データ出力を生成する出力回路と、
前記外部クロックが供給され、第１のクロックを出力する入力バッファと、
前記第１のクロックが入力され、第１の遅延制御信号により制御され、前記制御クロックを生成する第１の可変遅延回路と、
前記第１の遅延制御信号を生成するＤＬＬ回路とを有し、
前記ＤＬＬ回路は、
前記第１のクロックが入力され、第２の可変遅延回路と第３の可変遅延回路とが直列に接続された第１の遅延ループと、
前記第１のクロックから３６０°の整数倍の位相遅れの基準クロックと、
前記第１の遅延ループから出力される第１の可変クロックとの位相を比較し、位相差に応じた第１の位相比較結果信号を生成する第１の位相比較器と、
前記第１の位相比較結果信号を供給され、前記基準クロックと前記第１の可変クロックとの位相を一致させる前記第１の遅延制御信号を前記第２の可変遅延回路及び第１の可変遅延回路に供給する第１の遅延制御回路と、
第３の可変遅延回路に前記第１のクロックのβ°（＝３６０°−α°）の遅延時間を与える第２の遅延制御信号を生成するβ°検出回路とを有し、
前記第３の可変遅延回路は、複数の論理ゲートを直列接続して構成され、前記第２の遅延制御信号に基づいて前記入力された第１のクロックが通過する前記論理ゲートの段数が制御され、
前記β°検出回路は、前記第１のクロックが入力され、３６０°／β°個の可変遅延回路が直列に接続された第２の遅延ループと、前記基準クロックと前記第２の遅延ループから出力される第２の可変クロックとの位相を比較し、位相差に応じた第２の位相比較結果信号を生成する第２の位相比較器と、前記第２の位相比較結果信号を供給され、前記基準クロックと前記第２の可変クロックとの位相を一致させる第２の遅延制御信号を、前記第２の遅延ループを構成する前記３６０°／β°個の可変遅延回路にそれぞれ与える第２の遅延制御回路とを有することを特徴とする半導体記憶装置。
【請求項６】
請求項５において、前記β°が１８０°を超えることを特徴とする半導体記憶装置。
【請求項７】
請求項５において、前記第１の遅延ループ内に設けられ、前記入力バッファと同等の遅延時間を有するダミー入力バッファ及び前記出力回路と同等の遅延時間を有するダミー出力回路とを有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準となる外部クロックに対して所定の位相だけ遅延したタイミング信号を生成するＤＬＬ（Delayed Lock Loop)回路及びそれを利用した半導体記憶装置に関する。
【０００２】
【従来の技術】
システム側が供給するクロックに同期して高速動作を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の同期側半導体記憶装置では、例えばクロックの立ち上がりエッジ（位相は０°）に同期して、或いは立ち上がりエッジから所定の位相差遅れのタイミングで各内部回路の動作が行われる。特に、ＳＤＲＡＭの場合は、コラム系の回路をパイプライン構成にし、複数のパイプライン回路間に設けたパイプラインゲートをクロックに同期した内部制御クロックで開き、メモリセルのデータを転送し出力する。
【０００３】
ところが、最近になって、クロックの立ち上がりエッジに同期するだけでなく、クロックの立ち下がりにも同期して内部のパイプライン動作を行うことで、データの転送レートを上げるＤＤＲ（Double Data Rate) 方式が提案されている。このＤＤＲ方式では、例えば、クロックの立ち上がり（位相差０°）に同期した内部制御クロックとクロックの立ち下がり（位相差１８０°）に同期した内部制御クロックとで、内部の動作タイミングを制御する。或いは、クロックの立ち上がりから９０°遅延した内部制御クロックとクロックの立ち下がりから９０°（立ち上がりから位相差２７０°）遅延した内部制御クロックとで、内部の動作タイミングを制御する。更に、変形例としては、クロックの立ち上がりからＡ°位相遅延した内部制御クロックとクロックの立ち下がりからＡ°位相遅延した内部制御クロックとで、内部動作タイミングを制御する。
【０００４】
この場合、基準となるクロックの立ち上がりからＡ°位相遅れの内部制御クロックと、１８０°＋Ａ°位相遅れの内部制御クロックとを生成することが必要になる。基準クロックの立ち上がりから所定の位相遅れの内部制御クロックを生成する回路として、ＤＬＬ回路が知られている。このＤＬＬ回路は、基準クロックを所定位相遅らせた第一のクロックと、その基準クロックが与えられる可変遅延回路により生成される第二のクロックとの位相を比較する位相比較回路と、位相比較回路の検出した位相差に応じて可変遅延回路の遅延の程度を制御する遅延制御回路とを有し、第一のクロックと第二のクロックの立ち上がりの位相が一致するように制御することで、可変遅延回路の出力に所定位相遅れの内部制御クロックを生成することができる。
【０００５】
かかるＤＬＬ回路は、本出願人により、平成８（１９９６）年１２月１９日に出願された特願平８−３３９９８８に示される通りである。
【０００６】
【発明が解決しようとする課題】
ところが、基準となるクロックの立ち上がりから１８０°を超えて遅延する内部制御クロックを生成するためには、多数の可変遅延回路が必要になる。デジタル回路で構成されるＤＬＬ回路では、可変遅延回路は多数のインバータ等のゲート回路を直列に接続した構成がとられ、それらのインバータの数を制御することで遅延量が制御される。従って、可変遅延回路の数が増えることにより、デジタルな遅延時間の中間値に対して発生するジッタの総数が大きくなる。
【０００７】
ＤＬＬ回路のジッタが大きくなると、生成される内部制御クロックの位相が大きく変動し、基準となる外部クロックに対して正確に所定の位相差をもつ内部制御クロックの生成が困難になる。ジッタを低減する為に、可変遅延回路のゲート数を増加することも考えられるが、そのような解決方法では集積化の弊害となる。
【０００８】
そこで、本発明の目的は、ジッタが少なく、基準のクロックに対して大きな位相差を有するクロックを生成することができるＤＬＬ回路を提供することにある。
【０００９】
更に、本発明の別の目的は、少ないジッタで、基準となる外部クロックから１８０°を超える位相差を有するクロックを生成することができるＤＬＬ回路を提供することにある。
【００１０】
更に、本発明の別の目的は、上記ＤＬＬ回路を有する半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、クロックを所定時間遅延して制御クロックを生成する第１の可変遅延回路に、ＤＬＬ回路により生成される第１の遅延制御信号を与える。ＤＬＬ回路は、クロックが与えられる第２の可変遅延回路と第３の可変遅延回路とが直列接続された第１の遅延ループと、前記クロックの３６０°の整数倍のクロックが基準クロックとして、第１の遅延ループの出力が可変クロックとして与えられる位相比較器と、位相比較器の位相比較結果信号に従って前記の第１の遅延制御信号を、前記両クロックの位相差をなくすように生成する遅延制御回路とを有する。そして、β°検出回路により生成される第２の遅延制御信号により、前記第２の可変遅延回路がβ°の遅延時間を有する。その結果、第２の可変遅延回路には、約３６０°−β°＝α°の遅延時間が生成される。この第１の遅延制御信号により第１の可変遅延回路の遅延時間が同様に制御されることで、その出力の制御クロックは、クロックからα°遅延する。
【００１２】
本発明では、更に、外部クロックからα°位相遅れのデータ出力を行う半導体記憶装置において、上記のＤＬＬ回路によりクロックからα°遅れの制御クロックを生成、その制御クロックを出力回路に与える。その結果、データ出力は、外部クロックからα°の位相遅れに制御される。
【００１３】
本発明のＤＬＬ回路には、可変遅延回路が２つしか利用されていないので、可変遅延回路それぞれが有するジッタの２倍のジッタが最大のジッタとなるので、制御クロックの位相を正確に制御することができる。特に、α°＞１８０°の場合に、ジッタを抑えたＤＬＬ回路として有用である。
【００１４】
本発明は、第１のクロックから所定の位相α°遅延した制御クロックを生成するＤＬＬ回路において、
前記第１のクロックが入力され、前記制御クロックを生成する第１の可変遅延回路と、
前記第１のクロックが入力され、第２の可変遅延回路と第３の可変遅延回路とが直列に接続された第１の遅延ループと、
前記第１のクロックから３６０°の整数倍の位相遅れの基準クロックと、前記第１の遅延ループから出力される第１の可変クロックとの位相を比較し、位相差に応じた第１の位相比較結果信号を生成する第１の位相比較器と、
前記第１の位相比較結果信号を供給され、前記基準クロックと前記第１の可変クロックとの位相を一致させる第１の遅延制御信号を前記第２の可変遅延回路及び第１の可変遅延回路に供給する第１の遅延制御回路と、
第３の可変遅延回路に前記第１のクロックのβ°（＝３６０°−α°）の遅延時間を与える第２の遅延制御信号を生成するβ°検出回路とを有することを特徴とする。
【００１５】
更に、上記において、前記β°検出回路は、
前記第１のクロックが入力され、複数の可変遅延回路が直列に接続された第２の遅延ループと、
前記基準クロックと前記第２の遅延ループから出力される第２の可変クロックとの位相を比較し、位相差に応じた第２の位相比較結果信号を生成する第２の位相比較器と、
前記第２の位相比較結果信号を供給され、前記基準クロックと前記第２の可変クロックとの位相を一致させる第２の遅延制御信号を、前記第２の遅延ループを構成する複数の可変遅延回路にそれぞれ与える第２の遅延制御回路とを有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１７】
図１は、本発明の実施の形態例の原理を示す回路図である。この原理図には、例としてメモリ装置の出力回路１の出力のタイミングを制御する内部制御クロックＳ９を、基準となる外部クロックＣＬＫから（α−Ａ）°の位相遅れに生成するＤＬＬ回路が示されている。尚、位相Ａ°は、出力回路１の遅延時間に対応し、内部制御クロックＳ９を外部クロックＣＬＫから（α−Ａ）°の位相遅れにすることで、出力回路１の出力信号Ｓ１０は、外部クロックからα°の位相遅れとなる。
【００１８】
原理図では、外部クロックＣＬＫが、第１の可変遅延回路２に与えられ、遅延制御信号Ｓ１２により制御された遅延を有する内部制御クロックＳ９が出力される。この遅延制御信号Ｓ１２は、以下のＤＬＬ回路により生成される。外部クロックＣＬＫを３６０°またはその整数倍（ｍ）遅延させたクロックＳ３が、遅延回路６により生成され、位相比較及び遅延制御回路７に基準クロックとして一方の入力に与えられる。更に、外部クロックＣＬＫを、第２の可変遅延回路３、第３の可変遅延回路４及びダミー出力回路５からなる遅延ループを介して遅延させられたクロックＳ８が、位相比較及び遅延制御回路７に可変クロックとしてもう一方の入力に与えられる。これがＤＬＬ回路である。
【００１９】
ＤＬＬ回路では、基準クロックＳ３の位相に遅延ループを経由して生成された可変クロックＳ８の位相が一致する様に、遅延制御信号Ｓ１２を生成する。その遅延制御信号Ｓ１２により第二の可変遅延回路３の遅延時間が制御される。更に、第３の可変遅延回路４は、β（＝３６０×ｍ−α）°の遅延を検出するβ°遅延制御回路８が生成する遅延制御信号Ｓ１４でその遅延時間が制御される。従って、第３の可変遅延回路４は、β°の遅延時間を有する様に制御される。ダミー出力回路５は、出力回路１と同じＡ°の遅延時間を有する回路である。
【００２０】
位相比較及び遅延制御回路７が、両入力クロックＳ３とＳ８の位相が一致する様に遅延制御信号Ｓ１２を生成する。従って、可変クロックＳ８は、基準クロックＳ３と同様に、外部クロックＣＬＫから（３６０×ｍ）°遅延する。そして、第３の可変遅延回路４は、遅延制御信号Ｓ１４によりβ°の遅延時間を有するので、第２の可変遅延回路３は、外部クロックＣＬＫからα°−Ａ°（＝３６０×ｍ−β−Ａ）°だけ遅延したクロックＳ５を生成する。
【００２１】
上記の第２の可変遅延回路３の遅延制御を行う遅延制御信号Ｓ１２により、同様の構成の第１の可変遅延回路２の遅延時間を制御することにより、第１の可変遅延回路２の出力クロックＳ９は、外部クロックＣＬＫから（α−Ａ）°の位相遅れを有するよう制御される。
【００２２】
尚、ｍ＝１の時は、クロックＳ３は３６０°遅延し、クロックＳ８は３６０°遅延し、β＝３６０−αとなる。
【００２３】
図１に示した原理図では、第２の可変遅延回路３と第３の可変遅延回路４とは、デジタル遅延回路で構成される。そして、α°＞１８０°の場合は、β＝３６０−αであるので、β°＜１８０°となる。ＤＬＬ回路の遅延ループ内には第２及び第３の可変遅延回路しか存在しないのでジッタの合計は最大でも２倍のジッタとなり小さく抑えられる。従って、原理図のＤＬＬ回路を利用して、遅延制御信号Ｓ１２により第１の可変遅延回路２の遅延時間を制御することで、ジッタが少ないより正確な内部制御クロックＳ９を生成することができる。
【００２４】
図２は、実施の形態例の具体的なＤＬＬ回路を示す図である。この例では、メモリ装置の出力回路１の出力のタイミングを制御する内部制御クロックＳ９を、基準となる外部クロックＣＬＫから（２７０−Ａ）°の位相遅れに生成するＤＬＬ回路が示されている。即ち、原理図のα＝２７０°の例である。従って、β＝９０°となる。
【００２５】
外部クロックＣＬＫは、入力バッファ１０により内部に取り込まれ内部クロックＳ１が生成される。この入力バッファ１０での遅延をＢ°とする。内部クロックＳ１は、第１の可変遅延回路２に供給され、そこで、後述する第１のＤＬＬ回路が生成する遅延制御信号Ｓ１２で制御された遅延時間分遅延した内部制御クロックＳ９が生成される。内部制御クロックＳ９は、外部クロックＣＬＫより２７０°（正確には（２７０−Ａ）°）位相が遅れたクロックとなる。出力回路１は、位相がＡ°の遅延を有し、内部制御クロックＳ９を与えられてから、図示しないメモリセルからの読み出しデータを出力信号Ｓ１０として生成する。即ち、出力信号Ｓ１０は、外部クロックＣＬＫから２７０°の位相遅れを有する。
【００２６】
上記の第１の可変遅延回路２の遅延時間を制御する遅延制御信号Ｓ１２は、第２の可変遅延回路３を含む遅延ループ回路と、第１の位相比較器１２、第１の遅延制御回路１３により構成される第１のＤＬＬ回路４０により生成される。内部クロックＳ１は、分周器１１により例えば４分の１に分周され、その分周されたクロックＳ２が、第２の可変遅延回路３に供給される。第２の可変遅延回路３も遅延制御信号Ｓ１２により制御された遅延時間を有する。第２の可変遅延回路３の出力クロックＳ５は、更に第３の可変遅延回路４に供給される。第３の可変遅延回路４は、９０°の位相遅延に制御され、クロックＳ６を出力する。クロックＳ６は、ダミー出力回路５とダミー入力バッファ回路１４を経由して、可変クロックＳ８として、第１の位相比較器１２に供給される。
【００２７】
一方、分周器１１は、内部クロックＳ１を４分の１に分周すると共に、内部クロックＳ１から３６０°の位相遅れの基準クロックＳ３を生成する。例えば、分周器１１が、内部クロックＳ１の４分の１の周波数を有し、パルス幅が内部クロックＳ１の１周期の長さを持つクロックＳ２を生成し、そのクロックＳ２の反転クロックが基準クロックＳ３となる。
【００２８】
図３は、図２の回路のタイミングチャート図である。外部クロックＣＬＫに対して、クロックＳ１は入力バッファ１０の遅延であるＢ°遅れを有する。そして、分周器１１は、内部クロックＳ１の４倍の周期であり、内部クロックＳ１の１周期のクロック幅を有する基準クロックＳ２を生成する。その結果、図３に示される通り、基準クロックＳ２の反転クロックＳ３は、その立ち上がりエッジのタイミングが、内部クロックＳ２の立ち上がりエッジのタイミングから、外部クロックＣＬＫの３６０°の位相遅れとなる。即ち、クロックＳ３は外部クロックＣＬＫから３６０°＋Ｂ°の位相遅れである。
【００２９】
第１の位相比較器１２は、かかる基準クロックＳ３と可変クロックＳ８との位相を比較し、その位相比較結果信号Ｓ１１を生成する。第１の遅延制御回路１３は、位相比較結果信号Ｓ１１に従って、両クロックＳ３，Ｓ８の位相が一致する様に遅延制御信号Ｓ１２を生成する。そして、かかる遅延制御信号Ｓ１２により、第２の可変遅延回路３の遅延時間が制御される。
【００３０】
第３の可変遅延回路４は、遅延制御信号Ｓ１４により、外部クロックＣＬＫの９０°の位相遅れを持つように制御される。この遅延制御信号Ｓ１４は、９０°遅延制御回路８により生成される。９０°遅延制御回路８は、第２のＤＬＬ回路を構成し、基準クロックＳ２が与えられる４つの可変遅延回路１５〜１８と、第２の位相比較器２０と、第２の遅延制御回路１９とからなる。４つの可変遅延回路１５〜１８は並列に設けられ、最終段の可変遅延回路１８の出力が可変クロックＳ４として第２の位相比較器２０に与えられる。更に、クロックＳ２より３６０°の位相遅れのクロックＳ３が、基準クロックとして第２の位相比較器２０の他方の入力として与えられる。
【００３１】
第２の位相比較器２０は、両クロックＳ３，Ｓ４の位相を比較し、位相比較結果信号Ｓ１３を生成する。第２の遅延制御回路１９は、位相比較結果信号Ｓ１３をもとに、両クロックＳ３，Ｓ４の位相が一致する様に遅延制御信号Ｓ１４を生成する。その結果、４つの可変遅延回路１５〜１８は、それぞれ９０°の位相遅れを有することになる。従って、同様の構成の第３の可変遅延回路４も、遅延制御信号Ｓ１４により９０°の位相遅れを有する。
【００３２】
上記した通り、第１のＤＬＬ回路では、遅延ループでは合計で３６０°の遅延を有する様に制御される。そして、第３の可変遅延回路４が９０°の位相遅れ、ダミー出力回路５がＡ°、ダミー入力バッファ回路１４がＢ°の遅れを有するので、第２の可変遅延回路３は、３６０°−（９０＋Ａ＋Ｂ）°＝（２７０−Ａ−Ｂ）°の位相遅れを有する様に、遅延制御信号Ｓ１２により制御されることが理解される。クロックＳ２は、外部クロックＣＬＫからＢ°遅延しているので、第２の可変遅延回路３の出力クロックＳ５は、外部クロックＣＬＫから（２７０−Ａ）°遅れとなる。
【００３３】
従って、同じ遅延制御信号Ｓ１２により制御される第１の可変遅延回路２の出力である内部制御クロックＳ９も、外部クロックＣＬＫから（２７０−Ａ）°の位相遅れを有する様に制御される。図３に示される通り、内部制御クロックＳ９により出力のタイミングが制御される出力回路１は、外部クロックＣＬＫから２７０°の位相遅れを持つ出力信号Ｓ１０を生成する。
【００３４】
図２に示された第１のＤＬＬ回路４０は、可変遅延回路として第２の可変遅延回路３と第３の可変遅延回路４とを有するのみである。従って、ＤＬＬ回路全体の可変遅延回路のデジタル遅延回路のよるジッタの最大値は、それぞれ可変遅延回路のジッタの２倍となる。従って、少ないジッタを有する遅延制御信号Ｓ１２を生成することができる。更に、図２のＤＬＬ回路では、第３の可変遅延回路の遅延量を制御することで、クロックＳ５を任意の位相にすることができる。
【００３５】
次に、上記のＤＬＬ回路を構成する、可変遅延回路、遅延制御回路及び位相比較器の具体的回路例を示す。
【００３６】
図４は、可変遅延回路の一例を示す回路図である。可変遅延回路２，３，４，１５〜１８は同じ回路構成を有する。遅延制御信号ｐ１〜ｐ（ｎ）によりその遅延時間が選択される。この可変遅延回路は、入力端子ＩＮに印加されるクロックを所定時間遅延させて出力端子ＯＵＴに出力する。この例では、ｎ段の遅延回路となり、１段目はＮＡＮＤ711 、712 及びインバータ713 で構成され、２段目は、ＮＡＮＤ721 、722 及びインバータ723 で構成され、以下同様にして、ｎ段目はＮＡＮＤ761 、762 及び763 で構成される。
【００３７】
遅延制御信号ｐ１〜ｐ（ｎ）は、いずれか１つがＨレベルになり、他は全てＬレベルになる。そして、Ｈレベルになった遅延制御信号ｐにより対応するＮＡＮＤ711 、721 ，...761が１つだけ開かれ、入力ＩＮに印加されるクロックを通過させる。他のＬレベルの遅延制御信号ｐにより、対応する他のＮＡＮＤ711 、721 ，...761が全て閉じられる。図示される通り、遅延制御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開かれ、入力端子ＩＮから、インバータ701 、ＮＡＮＤ711 、712 及びインバータ713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート４段の遅延を有する。
【００３８】
遅延制御信号ｐ２がＨレベルの時はＮＡＮＤ721 が開かれる。ゲート762 の入力は共にＨレベルであるので、インバータ763 の出力はＨレベル、同様にインバータ753 、743...の出力もＨレベルである。従って、ＮＡＮＤ722 も開かれた状態である。その結果、入力端子ＩＮから、インバータ701 、ゲート721 〜723 ，712 、713 を経由して出力端子ＯＵＴまでの遅延経路が形成される。従って、ゲート６段の遅延を有する。
【００３９】
以下、図４中に示された通り、Ｈレベルの遅延制御信号ｐが左に移動する度に、遅延経路のゲート数が２ゲートづつ増加する。これが可変遅延回路のジッタの原因である。遅延制御信号ｐ（ｎ）がＨレベルの時は、２＋２ｎ段のゲート数の遅延経路となる。
【００４０】
図５は、遅延制御回路の図である。図５には、遅延制御回路の一部分が示され、説明の都合上、可変遅延回路の遅延制御信号ｐ１〜ｐ６が示されているとする。この遅延制御回路には、位相比較器からの位相比較結果である検出信号Ａ〜Ｄが与えられ、信号Ａ，ＢによりＨレベルの遅延制御信号ｐが右側にシフトされ、検出信号Ｃ、ＤによりＨレベルの遅延制御信号ｐが左側にシフトされる。
【００４１】
遅延制御回路の各段は、例えば１段目では、ＮＡＮＤゲート612 とインバータ613 からなるラッチ回路をそれぞれ有する。また、検出信号Ａ〜Ｄによりラッチ回路612 、613 の状態を強制的に反転させるトランジスタ614 、615 を有する。トランジスタ616 、617 は、反転の対象外の場合にトランジスタ614、615 によってはラッチ回路が反転されないようにする為に設けられる。２段目〜６段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００４２】
今仮に、４段目の出力ｐ４がＨレベルの状態であるとする。他の出力は全てＬレベルの状態にある。各段のラッチ回路の状態は、図５にＨ、Ｌで示される通りである。即ち、１段目から３段目までは、ラッチ回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬレベルであるのに対して、４段目から６段目では、ラッチ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力がＨレベルである。従って、グランドに接続されているトランジスタは、617 、627 ，637 ，647 ，646 ，656 ，666 がそれぞれ導通状態にある。即ち、ラッチ状態の境界の両側にある４段目の回路のトランジスタ647 と３段目のトランジスタ636 が導通状態にあり、検出信号ＢまたはＣによりそのラッチ状態が反転可能な状態になっている。
【００４３】
そこで、仮に、検出信号ＣにＨレベルが与えられると、トランジスタ645 が導通し、インバータ643 の出力が強制的にＨレベルからＬレベルに駆動される。その為、ＮＡＮＤゲート642 の出力もＬレベルからＨレベルに切り換えられ、その状態がラッチされる。ＮＡＮＤゲート642 の出力がＨレベルになることで，ＮＯＲゲート641 の出力ｐ４はＬレベルになり、代わってインバータ643 の出力のＬレベルへの変化によりＮＯＲゲート651 の出力ｐ５がＨレベルに切り換えられる。その結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフトする。図６で説明した通り、Ｈレベルの遅延制御信号ｐが左側にシフトすることで、可変遅延回路の遅延経路が長くなり遅延時間は長くなるように制御される。
【００４４】
一方、仮に、検出信号ＢにＨレベルが与えられると、上記の同様の動作により、３段目のラッチ回路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切り換えられ、インバータ６３３の出力はＨレベルに切り換わる。その結果、出力ｐ３がＨレベルになる。これにより、可変遅延回路の遅延経路が短くなり遅延時間は短くなるように制御される。
【００４５】
更に、出力ｐ５またはｐ３がＨレベルになると、今度は、検出信号ＡまたはＤによりＨレベルの出力がそれぞれ右側または左側にシフト制御される。即ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨレベルの時にシフト制御する。
【００４６】
図６は、位相比較器の詳細回路図である。この位相比較器には、可変クロックＶａｒｉＣＬＫと基準クロックＲｅｆＣＬＫのクロックの位相の関係を検出する位相検出部５１を有する。この位相検出部５１は、ＮＡＮＤゲート501 、502 及び503 、504 からなるラッチ回路を２つ有し、基準クロックＲｅｆＣＬＫに対して可変クロックＶａｒｉＣＬＫの位相が、（１）一定時間以上進んでいる場合、（２）一定時間内程度の位相差の関係にある場合、及び（３）一定時間以上遅れている場合を検出する。検出出力ｎ１〜ｎ４の組み合わせにより上記３つの状態が検出される。
【００４７】
サンプリングパルス発生部５２は、ＮＡＮＤゲート505 、遅延回路506 、ＮＯＲゲート507 からなり、２つのクロックＲｅｆＣＬＫとＶａｒｉＣＬＫが共にＨレベルになる時にサンプリング信号をノードｎ９に出力する。サンプリングラッチ回路部５３は、サンプリング信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリングゲート508 〜511 によりサンプリングし、ＮＡＮＤ512 、513 及び514 、515 からなるラッチ回路でラッチする。従って、サンプリング時の検出出力ｎ１〜ｎ４がノードｎ５〜ｎ８にそれぞれラッチされる。
【００４８】
２分の１分周回路５４はＪＫフリップフロップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検出し、その検出パルスｎ１０を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。デコード部５５は、サンプリングラッチされたノードｎ５〜ｎ８の信号をデコードして、可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより進んでいる時はダイオード536 の出力をＨレベルにし、両クロックの位相が一致している時はダイオード536 と540 の出力を共にＬレベルにし、更に可変クロックＶａｒｉＣＬＫがレファレンスクロックＲｅｆＣＬＫより遅れている時はダイオード540 の出力をＨレベルにする。出力回路部５６は、デコード部５５の出力に応じて、逆相パルス信号ｎ１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状態を制御する。
【００４９】
図７は、図６の動作を示すタイミングチャート図である。この図では、可変クロックＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより進んでいる状態、両クロックの位相が一致している状態、そして可変クロックＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより遅れる状態を順に示している。即ち、サンプリングパルスｎ９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが進んでいるので、それが検出され、パルスｎ１２に応答して検出信号ＣがＨレベルで出力され、またパルスｎ１１に応答して検出信号ＤがＨレベルで出力される。サンプリングパルスがＳ３の時は、位相が一致して検出信号Ａ〜Ｄは全てＬレベルとなる。更に、サンプリングパルスＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬＫが遅れているので、それが検出され、パルスｎ１１に応答して検出信号Ｂが或いはパルスｎ１２に応答して検出信号ＡがそれぞれＨレベルになる。
【００５０】
上記の動作を以下に順番に説明する。
【００５１】
［サンプリングパルスＳ１］
この期間では、可変クロックＶａｒｉＣＬＫが進んでいるので、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベルの状態から、可変クロックＶａｒｉＣＬＫが先にＨレベルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベルでラッチされる。ＮＡＮＤ及びインバータ500 は、可変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレメントであり、ＮＡＮＤ503 、504 でも同様にノードｎ３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。そこで、サンプリング発生部５２にて、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングから、遅延回路506 の遅延時間分の幅を持つサンプリングパルスｎ９が生成され、位相比較部５１でのラッチ状態がサンプリングされ、ラッチ部５３でそのラッチ状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態がノードｎ５〜ｎ８に転送される。
【００５２】
そして、両クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１０が生成される。分周回路部５４は、ＮＡＮＤ524 、525 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とがゲート526 、527 及びゲート530 、531 で結合され、それらのゲートは、パルスｎ１０の反転、非反転パルスで開かれる。従って、パルスｎ１０が２分の１に分周される。
【００５３】
デコーダ部５５では、ノードｎ５〜ｎ８のＨ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の出力がＨレベルに、インバータ540 の出力がＬレベルになる。従って、パルスｎ１２に応答して、インバータ536 のＨレベルがＮＡＮＤ543 、インバータ544 を介して、検出信号ＣをＨレベルにする。検出信号ＣのＨレベルにより、シフトレジスタのＨレベルの出力は左側にシフトし、可変遅延回路の遅延経路が長くなる。その結果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御される。
【００５４】
［サンプリングパルスＳ２］
上記の同様に、可変クロックＶａｒｉＣＬＫが進んでいることが、位相比較部５１で検出され、パルスｎ１１に応答して検出信号ＤがＨレベルになる。従って、同様に遅延制御回路の遅延制御信号であるＨレベル出力は左側に移動し、可変遅延回路の遅延経路はより長くなる。
【００５５】
［サンプリングパルスＳ３］
サンプリングパルスＳ３が出力されるタイミングでは、両クロックＶａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致する。遅延エレメント505 での遅延時間以内の位相ずれを有する場合は、可変クロックＶａｒｉＣＬＫがわずかに進んでいる時は、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ
ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態が図７に示されている。また、遅延エレメント505 での遅延時間以内の位相ずれを有する場合で、可変クロックＶａｒｉＣＬＫがわずかに遅れている時は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ
となる。
【００５６】
いずれの場合でも、デコーダ部５５によりデコードされ、両インバータ536 、540 の出力が共にＬレベルとなり、検出出力Ａ〜ＤはすべてＬレベルとなる。その結果、遅延制御回路の状態は変化せず、可変遅延回路の遅延時間の変化しない。
【００５７】
［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れている。従って、位相比較部５１のラッチ状態は、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
となり、その結果、サンプリングされたラッチ部５３でも、
ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ
となる。この状態がデコーダ部５５でデコードされ、インバータ536 はＬレベル出力、インバータ540 はＨレベル出力になる。従って、パルスｎ１１とｎ１２に応答して、検出信号ＢとＡとがそれぞれＨレベルとなる。その結果、遅延制御回路の遅延制御信号ｐが右方向にシフトし、可変遅延回路の遅延経路を短くして遅延時間を短くする。そのため、可変クロックＶａｒｉＣＬＫが進む方向に制御される。
【００５８】
図８は、別のＤＬＬ回路の例を示す図である。この例は、外部クロックＣＬＫより９０°位相遅れの内部制御クロックＳ２９を生成するＤＬＬ回路の例である。外部クロックＣＬＫが入力バッファ１０により取り込まれ、内部クロックＳ１が生成される。従って、内部クロックＳ１は入力バッファ回路１０の遅延Ｂ°だけ遅れている。この内部クロックＳ１は、第４の可変遅延回路０１で遅延され、内部制御クロックＳ２９が生成される。内部制御クロックＳ２９は、正確には、外部クロックＣＬＫから（９０−Ａ）°遅れたタイミングを有する。Ａ°は、出力回路１の遅延時間に相当する。
【００５９】
このＤＬＬ回路は、第５の可変遅延回路１０２、ダミー出力回路１０３、ダミー入力バッファ１０４からなる遅延ループと、第３の位相比較器１０５及び第３の遅延制御回路１０６で構成される。上記の可変遅延回路、遅延制御回路、位相比較器は、図４〜７で示した回路と同じである。位相比較器１０５に入力される基準クロックＳ３５は、内部クロックＳ１を分周器１１３で分周したクロックＳ２を９０°遅延させたクロックであり、可変クロックＳ２８は、遅延ループの出力である。
【００６０】
９０°ＤＬＬ回路１２０は、４つの可変遅延回路１０７〜１１０、第４の位相比較器１１１、第４の遅延制御回路１１２で構成される。この構成は、図２で示した９０°ＤＤＬ回路８と同じである。分周器１１３により分周され、３６０°位相遅れのクロックＳ３が基準クロックとして第４の位相比較器１１１に与えられ、クロックＳ２を４つの可変遅延回路１０７〜１１０で遅延させたクロックＳ２４が可変クロックとして与えられる。従って、第４の遅延制御回路１１２が、両クロックＳ３，Ｓ２４の位相を合わせるように遅延制御信号Ｓ３４を生成すれば、１つの可変遅延回路１０７〜１１０は、それぞれ９０°の位相遅延を有することになる。このクロックＳ２から９０°（外部クロックから９０°＋Ｂ°）遅延したクロックＳ３５が、第３の位相比較器１０５の基準クロックとして与えられる。
【００６１】
第３の位相比較器１０５では、外部クロックＣＬＫから（９０＋Ｂ）°遅延したクロックＳ３５と可変クロックＳ２８とを比較し、位相比較結果信号Ｓ３１を生成する。第３の遅延制御回路１０６は、位相比較結果信号Ｓ３１に従い、両クロックの位相が一致するように遅延制御信号Ｓ３２を生成し、第５及び第４の可変遅延回路の遅延を制御する。その結果、第５の可変遅延回路１０２の出力Ｓ２５は、外部クロックＣＬＫから（９０−Ａ）°の位相遅れとなる。同様に、内部制御クロックＳ２９も、外部クロックＣＬＫから（９０−Ａ）°の位相遅れとなり、出力回路１の出力Ｓ３０は、外部クロックＣＬＫから９０°の位相遅れとなる。
【００６２】
図８に示されたＤＬＬ回路は、４つの可変遅延回路１０７〜１１０の出力を適宜選択することで、内部制御クロックＳ２９の遅延を、９０°、１８０°、２７０°、３６０°にすることができる。また、可変遅延回路１０７〜１１０を介さずにクロックＳ２を第３の位相比較器の基準クロックとすることで、位相差０°の内部制御クロックＳ２９を生成することができる。
【００６３】
上記した様に、３番目の可変遅延回路１０９の出力を第３の位相比較器１０５の基準クロックとして使用すると、外部クロックＣＬＫから（２７０−Ａ）°遅延した内部制御クロックＳ２９を生成することができる。但し、その場合は、ＤＬＬ回路内に、第５の可変遅延回路１０２に加えて、３つの可変遅延回路１０７，１０８，１０９を有することになる。それぞれの可変遅延回路がジッタを有し、ＤＬＬ回路の合計のジッタは、最大で１つの可変遅延回路の４倍になる。可変遅延回路は、図４に示した例では、２段のゲート毎の遅延時間の分解能を有する。従って、その中間の遅延特性が要求される時に、２段のゲートの遅延時間分のジッタが発生する。従って、ＤＬＬ回路内に可変遅延回路が多く存在すると、それらのジッタが相乗されて、トータルでは大きなジッタとなる。かかるジッタは、内部制御クロックＳ２９のタイミングの誤差となるので、できるだけ小さくすることが望まれる。
【００６４】
図２に示したＤＬＬ回路では、遅延時間が１８０°を超える２７０°であるが、その内部には、２つの可変遅延回路３，４が設けられるだけであり、図８のＤＬＬ回路と同等のジッタのレベルである。
【００６５】
図９は、図２と図８のＤＤＬ回路回路がＳＤＲＡＭに適用された場合の具体例を示す図である。この例では、コラム系の回路２０がパイプライン構成される。共通のアドレス端子Ａｄｄから行アドレスとコラムアドレスとが供給されるが、最初の外部クロックＣＬＫに同期して供給された行アドレスは、行アドレスバッファ２３に取り込まれ、増幅され、行デコーダ２４に供給される。行デコーダ２４により選択されたワード線ＷＬが駆動され、メモリセル２６が選択される。メモリセル２６のデータはビット線ＢＬ，／ＢＬの一方に出力され、他方のレファレンス電圧と共に、センスアンプ２７で増幅される。ここまでが、行アドレス側の回路の動作である。
【００６６】
その後、コラムアドレスが外部クロックＣＬＫに同期してアドレス端子Ａｄｄに供給され、コラムアドレスバッファ２８で増幅される。そのアドレス信号はコラムデコーダ２９でデコードされ、センスアンプ２７のうち選択されたセンスアンプがデータバス線対ＤＢ，／ＤＢに接続される。そして、データバス線対ＤＢ，／ＤＢのデータが、データバスアンプ３０で更に増幅される。コラム系の回路２０のうち、ここまでの回路が例えば初段のパイプライン回路に対応する。
【００６７】
外部クロックＣＬＫは、一旦クロック入力バッファ１０で増幅されてから、内部クロック生成回路であるＤＬＬ（Delayed Lock Loop 、デレイド・ロック・ループ) 回路２２に与えられる。ＤＬＬ回路２２では、外部クロックに対して出力回路１の遅延時間Ａ°に相当する時間だけ進んだ位相を有する内部クロックｉ−ｃｌｋが生成される。このＤＬＬ回路は、例えば図８で説明した構成である。内部クロックｉ−ｃｌｋは、パイプラインゲート１３に供給され、内部クロックｉ−ｃｌｋに同期してパイプラインゲート１３が開かれる。
【００６８】
更に、データバスコントロール回路３１は、第二段のパイプライン回路に対応し、データバス選択等の所定の制御動作が行われる。そして、更にパイプラインゲート１５が制御クロックｉーｃｌｋ２に同期して開かれ、データバスコントロール回路３１の出力信号が出力回路１に与えられる。そして、出力回路１から読み出しデータがデータ出力端子ＤＱに出力される。
【００６９】
内部クロックＳ１は、更に、図２で示したＤＬＬ回路３４と図８で示したＤＬＬ回路３３に与えられる。それぞれのＤＬＬ回路から、外部クロックＣＬＫから（２７０−Ａ）°遅れの制御クロックＳ９と、（９０−Ａ）°遅れの制御クロックＳ２９とが生成される。
【００７０】
図１０は、図９のＳＤＲＡＭのタイミングチャート図である。この図に示される通り、外部クロックＣＬＫに対して、制御クロックＳ９とＳ２９が生成される。そして、クロック合成回路３５により、両クロックＳ９，Ｓ２９の立ち上がりエッジを有する２倍の周波数の制御クロックｉ−ｃｌｋ２が生成される。この制御クロックｉ−ｃｌｋ２により、パイプラインゲート１５が開かれて、読み出しデータが出力回路１からＤＱ端子に出力される。図１０に示される通り、制御クロックＳ９とＳ２９を生成することで、出力回路１からの出力のレートを外部クロックＣＬＫの２倍にすることができる。
【００７１】
【発明の効果】
以上説明した通り、本発明によれば、基準となるクロックから１８０°以上の位相遅れを有するクロックを生成する為のＤＬＬ回路において、１８０°以上の遅延を生成する複数の可変遅延回路を使用せずに、第２の可変遅延回路と第３の可変遅延回路とで所望のクロックを生成することができる。従って、ＤＬＬ回路のデジタル可変遅延回路内のジッタの合計を少なくすることができ、より正確な位相遅れを有する制御クロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の原理を示す回路図である。
【図２】実施の形態例の具体的なＤＬＬ回路を示す図である。
【図３】図２の回路のタイミングチャート図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の図である。
【図６】位相比較器の詳細回路図である。
【図７】図６の動作を示すタイミングチャート図である。
【図８】別のＤＬＬ回路の例を示す図である。
【図９】ＤＤＬ回路回路がＳＤＲＡＭに適用された場合の具体例を示す図である。
【図１０】図９のＳＤＲＡＭのタイミングチャート図である。
【符号の説明】
１          出力回路
２          第１の可変遅延回路
３          第２の可変遅延回路
４          第３の可変遅延回路
５          ダミー出力回路
１０        入力バッファ
１２        第１の位相比較器
１３        第１の遅延制御回路
１４        ダミー入力バッファ
１５〜１８  可変遅延回路
１９        第２の遅延制御回路
２０        第２に位相比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003901297.tif 000009
【図９】
0003901297.tif 000010
【図１０】
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