(57)【特許請求の範囲】
【請求項１】
半導体装置のキャパシタの製造方法であって、
ａ）半導体基板上にキャパシタの下部電極を構成する第１ポリシリコンパタ−ンを形成する段階と、
ｂ）窒素ガス又は窒素ガスとアンモニアガスとの混合ガスを使って前記第１ポリシリコンパターンにＲＴＮ工程を施すことにより前記第１ポリシリコンパタ−ン上に前記第１ポリシリコンパタ−ンの酸化反応を防止する酸化反応防止膜として窒化膜を形成する段階と、
ｃ）ＲＴＯ工程により前記酸化反応防止膜を酸化させてシリコン酸化膜を形成する段階と、
ｄ）前記ａ）段階〜前記ｃ）段階を経て形成された結果物の全面にＴａ２Ｏ５膜で高誘電膜を形成し、紫外線−オゾン工程及び乾式酸化を実施する段階と、
ｅ）前記高誘電膜上にＴｉＮ膜で拡散防止膜を形成する段階と、
ｆ）前記拡散防止膜上に第２ポリシリコン層を形成する段階と、
ｇ）前記第２ポリシリコン層、前記拡散防止膜及び前記高誘電膜をパタニングする段階と、
を含み、前記ＲＴＮ工程は、８００〜９００℃で１０〜２００秒間行われ、前記ＲＴＯ工程は、８００〜９００℃で１０〜２０秒間行われ、前記拡散防止膜は、前記高誘電膜と前記第２ポリシリコン層との反応を防ぐように機能することを特徴とする半導体装置のキャパシタ製造方法。
【請求項２】
前記ＲＴＮ工程はＲＴＰ炉で行われることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項３】
前記ＲＴＮ工程は真空ロ−ドロック又は窒素パ−ジを用いる設備で行われることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項４】
前記ＲＴＯ工程はＲＴＰ炉で行われることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【請求項５】
前記ＲＴＯ工程は真空ロ−ドロック又は窒素パ−ジを用いる設備で行われることを特徴とする請求項１に記載の半導体装置のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のキャパシタ製造方法に係り、特にTa2O5を誘電膜として用いるキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴ってメモリ装置を構成するメモリセルの縮小化が進んでいる。これによってメモリセルの基本構成要素であるトランジスタだけでなくキャパシタの形成領域も小さくなっている。特に、キャパシタの場合はデ−タ保持手段として適度のデ−タ保持能力を持つ必要がある。しかしながら、半導体装置の高集積化によってキャパシタのキャパシタンスは小さくなる一方である。
【０００３】
このような難題を克服するために新たな形態の下部電極を有するキャパシタが提案された。即ち、従来のキャパシタの下部電極の形態は主に平面型であったが、現在では、高集積化によって制限された領域で充分なキャパシタンスを確保するために、ピン、シリンダ又はトレンチなどの立体型に移行してきた。しかしながら、このようなキャパシタの構造の変化は、半導体技術の発展にも拘わらず相応の限界を有する。
【０００４】
従って、メモリセルの動作を充分に担保し得るキャパシタンスを確保するために、キャパシタの下部電極、誘電膜及び上部電極を形成する物質の改善に関する研究が盛んに行われている。
【０００５】
そのうち、特に高誘電率を有する誘電膜に対する関心が高まっている。最近、関心が集まっている誘電膜は、広く用いられている既存のＮＯ（Nitride Oxide)膜と取り替えられるTa2O5（以下、ＴＯ）膜である。該ＴＯ膜は、シリコン酸化膜（SｉO2）や窒化膜（Sｉ3N4）に比べて高い誘電率（ε）を有する。即ち、シリコン酸化膜や窒化膜の誘電率が夫々3.9 、7.8程度であるのに対して、ＴＯ膜の誘電率は２４程度であってシリコン酸化膜の誘電率の６倍程度、窒化膜の誘電率の３倍程度である。従って、ＴＯ膜を誘電膜として用いる場合、キャパシタの誘電膜の等価酸化膜の厚さ（equivalent oxide thickness: 以下、Toxeqという）は、シリコン酸化膜と窒化膜のような既存の誘電膜の厚さよりも薄い。
【０００６】
しかし、ＴＯ膜は、シリコン酸化膜や窒化膜に比べてバンドギャップが小いため、高い漏れ電流の特性を有する。ＴＯ膜を誘電膜として用いるためには、このような漏れ電流の特性を解消する必要がある。ＴＯ膜の漏れ電流特性は、キャパシタ電極とＴＯ膜の形成前後の熱処理とに密接な関係がある。ＴＯ膜を用いる場合、（１）下部電極とＴＯ膜間の界面に存在する界面膜の性質、（２）下部電極とＴＯ膜との反応、（３）ＴＯ膜内の酸素欠陥、（４）ＴＯ膜内の炭素化合物の含有量の増加に起因して漏れ電流が増加する。
【０００７】
ここで、ＴＯ膜内の酸素欠陥と炭素化合物の含有量による漏れ電流の増加は、ＴＯ膜を形成した後、酸素雰囲気でＴＯ膜を高温熱処理することによって改善し得る。しかしながら、該高温熱処理の採用は、シリコンからなる下部電極に厚いシリコン酸化膜が形成されるという新たな問題をもたらす。このような下部電極上の酸化膜は、高温熱処理の際にＴＯ膜と下部電極のシリコンとが反応して形成されるものであって、これは下部電極上に障壁層を形成することで克服し得る。しかしながら、この過程でもう一つの問題が発生するが、この問題に関しては、図１乃至図３を参照して、従来技術に係る半導体装置のキャパシタ製造方法と併せて詳細に説明する。
【０００８】
従来技術に係る製造方法では、先ず、図１に示したように、半導体基板（図示せず）と連結される導電性プラグ１０を含む層間絶縁膜１２上にキャパシタの下部電極として用いられる導電層パタ−ン１４を形成する。該導電層パタ−ン１４は、in-situ方式でド−ピングされたポリシリコン層からなる。
【０００９】
次いで、図１に示す結果物に対して窒素（Ｎ2）雰囲気で急速高温熱処理（Rapid Thermal Nitridation:以下、ＲＴＮ）を施して、図２に示したように導電層パタ−ン１４の全面に所定厚さの窒化膜１６を形成する。該窒化膜１６は、後続工程で高誘電膜を形成した後に高温酸素熱処理工程を行う際に、導電層パタ−ン１４の酸化を防止するための反応防止膜として用いられる。
【００１０】
次いで、図３に示したように、窒化膜１６の全面に高誘電膜としてＴＯ膜１８を形成した後に、高温酸素熱処理を施して該ＴＯ膜１８を安定にさせる。この際、導電層パタ−ン１４の全面に窒化膜１６が形成されているので導電層パタ−ン１４上にシリコン酸化膜が形成されることがない。
【００１１】
続いて、ＴＯ膜１８の全面にチタンニトリド（ＴｉＮ）膜１９とin-situ方式でド−ピングされたポリシリコン層２０を順に形成する。次に、ポリシリコン層２０、ＴｉＮ膜１９、ＴＯ膜１８及び窒化膜１６をパタニングすることによりキャパシタを完成する。
【００１２】
このような従来の技術による半導体装置のキャパシタ製造方法において、導電層パタ−ン１４の反応防止膜として用いられる窒化膜１６は、安定したシリコン−窒素結合がなされなかった多数のシリコンを含んでいる。従って、ＴＯ膜を形成した後において、続く高温酸素熱処理工程において下部電極の酸化に関しては窒化膜１６により改善し得るが、ＴＯ膜内の酸素と窒化膜１６内のシリコンとの反応は防ぎ切れない。従って、ＴＯ膜が劣化して漏れ電流特性が劣化する。
【００１３】
【発明が解決しようとする課題】
本発明は、上記の従来技術における問題点に鑑みてなされたものであり、新規な下部電極の前処理方法を提供し、これにより誘電膜の漏れ電流特性を改善することをことを目的とする。
【００１４】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る半導体装置のキャパシタ製造方法は、ａ）半導体基板上にキャパシタの下部電極として用いられる第１導電層パタ−ンを形成する段階と、ｂ）前記第１導電層パタ−ン上に前記第１導電層パタ−ンの酸化反応を防止する酸化反応防止膜を形成する段階と、ｃ）前記酸化反応防止膜を酸化する段階と、ｄ）前記結果物の全面にTa2O5膜で高誘電膜を形成する段階と、ｅ）前記高誘電膜上に第２導電層を形成する段階と、ｆ）前記第２導電層及び高誘電膜をパタニングする段階とを含む。
【００１５】
本発明の好適な実施の形態によれば、例えば前記酸化反応防止膜は窒化膜よりなり、前記窒化膜は、例えばＲＴＮ工程を８００〜９００℃で１０〜２００秒間実行して形成される。
【００１６】
また、前記ＲＴＮは、例えばＲＴＰ炉で行われる。
【００１７】
また、前記ＲＴＮは、例えば真空ロ−ドロック又は窒素パ−ジを用いる設備で行っても良い。
【００１８】
また、前記窒化膜は、例えば窒素ガス又は窒素ガスとアンモニアガスとの混合ガスを用いて形成する。
【００１９】
また、前記ｃ）段階は、例えばＲＴＯ（Rapid Thermal Oxidation）工程により行われ、該ＲＴＯ工程は、例えば、８００〜９００℃で１０〜２０秒間行われる。
【００２０】
また、前記ＲＴＯ工程は、例えばＲＴＰ炉(Rapid Thermal Processing Furnace)で行われる。
【００２１】
また、前記ＲＴＯ工程は、例えば真空ロ−ドロック又は窒素パ−ジを用いる設備で行って良い。
【００２２】
また、前記キャパシタの製造方法において、前記ｅ）段階の前に拡散防止膜を形成する段階をさらに含むことが好ましい。この際、前記拡散防止膜は、例えばＴｉＮ膜より形成される。
【００２３】
また、前記第１導電層パタ−ン及び第２導電層は、in-situ方式でド−ピングされたポリシリコン層より形成される。
【００２４】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態に係る半導体装置のキャパシタの製造方法を詳細に説明する。
【００２５】
図４乃至図６は、本発明の好適な実施の形態に係る半導体装置のキャパシタの製造方法を工程順に示したものである。
【００２６】
図４に示す工程では、第１導電層パタ−ン４０を半導体基板と連結させる導電性プラグ３８を含む層間絶縁膜３６上に形成する。第１導電層パタ−ン４０は、in-situ方式でド−ピングされたポリシリコン層により形成する。このド−ピング物質としては燐（ｐ）を用いる。第１導電層パタ−ン４０は、キャパシタの下部電極として用いられる。
【００２７】
図５は、第１導電層パタ−ン４０を前処理する工程を示す。第１導電層パタ−ン４０の前処理は、ＲＴＮ方式とＲＴＯ方式とを順に適用して行うことが好ましい。
【００２８】
詳細には、先ず、第１導電層パタ−ン４０を窒素雰囲気でＲＴＮ方式で前処理する。これにより、該第１導電層パタ−ン４０の全面に、該第１導電層パタ−ン４０の酸化反応を防止し得る酸化反応防止膜としての窒化膜４２が形成される。このＲＴＮ方式による前処理は、８００〜９００℃の温度で行うことが好ましく、約８５０℃で行うことが更に好ましい。また、ＲＴＮ方式による前処理は、１００torr程度の圧力下で行うことが好ましい。
【００２９】
このＲＴＮによる前処理において用いるソ−スガスとしては、アンモニア（ＮＨ3 ）、Ｎ2Ｏ及びＮ2よりなる一群から選択されるいずれか一つを用いることが好ましい。このソ−スガスは９００sccm程度をフロ−させる。さらに、ＲＴＮは、少なくとも１０秒間程度行うことが好ましく、１２０秒間程度行うことが更に好ましい。
【００３０】
また、上記ＲＴＮによる前処理は、ＲＴＰ炉で行うことが好ましい。また、上記ＲＴＮによる前処理は、真空ロ−ドロックや窒素パ−ジ機構を備えた設備で行っても良い。
【００３１】
次いで、ＲＴＮ処理された第１導電層パタ−ン４０をＲＴＯ方式で前処理する。このＲＴＯ方式による前処理は、８００〜９００℃の範囲の温度で行うことが好ましいが、約８５０℃の温度で行うことが更に好ましい。また、ＲＴＯ方式による前処理は、上記のＲＴＮ方式による前処理の時より高い圧力、例えば７６０torr程度の圧力で行うことが好ましい。
【００３２】
このＲＴＯ方式による前処理に用いるソ−スガスとしては、約８SLMの酸素が好適である。さらに、ＲＴＯ方式による前処理は、少なくとも１０秒間（例えば、１０〜２０秒間程度）行うことが好ましいが、１２０秒間程度行うことが更に好ましい。
【００３３】
また、上記ＲＴＮ方式の場合と同様に、ＲＴＯ方式による前処理は、ＲＴＰ炉で行うことが好ましいが、真空ロ−ドロックや窒素パ−ジが備えられた設備で行っても良い。
【００３４】
このＲＴＯ方式の前処理を施すことにより、窒下膜４２内の未反応シリコン（Ｓｉ）がシリコン酸化膜（ＳｉＯ2）に変わる。
【００３５】
図６は、キャパシタを完成する工程を示す。図６に示す工程では、窒化膜４２の全面に高誘電膜４４を形成する。この高誘電膜４４はＴＯ膜で形成し、その厚さを例えば１２０Åとする。
【００３６】
このＴＯ膜は、酸素雰囲気でTa(OC2H5)5を反応ソ−スとして有機金属化学気相蒸着(Metal Organic Chemical Vapor Deposition：以下、ＭＯＣＶＤ）法で形成する。次いで、このＴＯ膜内の酸素欠陥の除去及びＴＯの結晶化のために一定の条件下で紫外線−オゾン（ＵＶ−Ｏ3 ）工程と乾式酸化工程を施す。このＵＶ−Ｏ3工程は、例えば約３００℃で約１５分間行う。そして、この乾式酸化工程は、例えば約８００℃で約３０秒間行う。
【００３７】
次いで、高誘電膜４４の全面と層間絶縁膜３６の全面に拡散防止膜４６を形成する。この拡散防止膜４６は、高誘電膜４４と後続工程で形成されるキャパシタの上部電極との反応を防ぐための手段として機能する。この拡散防止膜４６を構成する物質としては、酸素と結合せず、かつ酸素の透過率が非常に低い物質を採用すべきである。従って、拡散防止膜４６は、ＴｉＮ膜で形成することが好ましい。このＴｉＮ膜は、例えばスパタリング方法で形成する。
【００３８】
次いで、拡散防止膜４６の全面に第２導電層４８を形成する。この第２導電層４８は、キャパシタの上部電極として用いられる。この第２導電層４８は、in-situ方式でド−ピングされたポリシリコン層により形成する。また、この第２導電層４８のド−ピング物質としては例えば燐を用いる。
【００３９】
次いで、第２導電層４８、拡散防止膜４６及び高誘電膜４４を順にパタニングしてキャパシタを完成する。
【００４０】
前述したようにＴＯ膜を高誘電膜として用いる本実施の形態に係る半導体装置のキャパシタ製造方法は、従来技術に係る半導体装置のキャパシタの製造における前処理方法とは違って下部電極を前処理する。
【００４１】
即ち、従来技術に係るキャパシタ製造方法では、高誘電膜を形成する前に、ＲＴＮ方式で導電層１４（図１）を前処理していた。これに対して、本発明の好適な実施の形態に係る半導体装置のキャパシタの製造方法では、第１導電層パタ−ン４０（図４）をＲＴＮ方式とＲＴＯ方式で順に前処理する。これによって、キャパシタの高誘電膜の等価酸化膜の厚さが薄くなる上にＴＯ膜と下部電極との反応を防止することもできる。更に、高誘電膜の漏れ電流の特性も従来技術に係るキャパシタの製造方法で形成されるキャパシタより一段と改善され、高集積化に有利なキャパシタを得ることができる。
【００４２】
以下、実施例を示して本発明をさらに詳しく説明する。
【００４３】
【実施例１】
前処理方式によるＴＯ膜のToxeqの変化を調べるために次のような実験を行った。
【００４４】
先ず、実験群として、半導体基板上に形成された導電性プラグを含む層間絶縁膜上に第１導電層パタ−ンを形成し、該半導体基板をＲＴＰ炉にロ−デイングした後に、窒素雰囲気で９００℃、６０秒間反応させてＲＴＮ工程を行った後に、再び酸素雰囲気で８５０℃、１２０秒間反応させてＲＴＯ工程を行った。次いで、その結果物上にＴＯ膜を蒸着して実験群を完成させた。
【００４５】
次に、本発明を適用した場合の効果を調べるために、前処理をＲＴＮのみで行った後ＴＯ膜を蒸着する以外は、上記実験群と同一の条件を採用して上記実験群の対照群を形成した。
【００４６】
上記の実験群及び対照群で形成されたサンプルを夫々１０個ずつ抽出して、ＴＯ膜のToxeqをエリプソメータ法（ellipsomitry法)を用いて測定した結果を図７に、漏れ電流を測定した結果を図８に夫々示す。図７及び図８において“□”は実験群、即ち、本発明に係る製造方法を適用したサンプルを測定した結果を示すグラフであり、“○”は対照群、即ち、従来技術に係る製造方法により製造したサンプルを測定した結果を示すグラフである。
【００４７】
図７から判るように、ＲＴＮ方式のみで第１導電層パタ−ンを前処理した場合はToxeq が４１〜４２Åであるに対して、ＲＴＮ方式＋ＲＴＯ方式で第１導電層パタ−ンを前処理した場合はToexq が３７〜３８Åであった。したがって、従来技術に比べてToexqが４〜５Å程度薄くなった。
【００４８】
一方、図７と同一のサンプルにおける漏れ電流の特性を測定した結果を示す図８を参照すれば、従来技術に係るキャパシタと本発明に係るキャパシタとは略同一の漏れ電流の特性を示していることが理解される。
【００４９】
即ち、本発明を適用したＴＯ膜は、従来技術に比べてToexqが４〜５Å程度薄くなった一方で、漏れ電流の特性は略同一であった。これはToexqが薄くなるに従って漏れ電流が増加する一般的な現象とは異なった特性を示す。これは下部電極、即ち、第１導電層パタ−ンの前処理工程が異なると、ＴＯ膜を用いて同一構造のキャパシタを形成した場合であっても、ＴＯ膜は同一材料の特性を示さないことを意味する。
【００５０】
【実施例２】
ＴＯ膜を形成した後に、ＴＯ膜の安定化及び平坦化のための高温熱処理工程により第１導電層パタ−ンの内部のシリコン原子がＴＯ膜内に拡散されてＴＯ膜の誘電率を低下させるか否かを調べるために次のような実験を行った。
【００５１】
即ち、第１実施例と同一の工程条件下で、第１導電層パタ−ンをＲＴＮ方式＋ＲＴＯ方式で一定時間だけ前処理した後に、該第１導電層パタ−ンの全面にＴＯ膜を形成した。次いで、その結果物を一定時間だけ酸素雰囲気下で高温熱処理した。その後、ＴＯ膜内のシリコン原子の濃度とタンタル原子の濃度をＳＩＭＳ(Secondary Ion Mass Spectroscopy) で測定した実験群の結果を図９に示す。そして、ＲＴＮ方式のみで前処理し、残り工程及び測定方法は実験群の場合と同様に行った対照群におけるＳＩＭＳ結果を図１０に示す。
【００５２】
図９及び図１０において、“Ｔａ”で示した曲線はＴＯ膜内のタンタルの濃度変化を、“Ｓｉ”で示した曲線はＴＯ膜内のシリコンの濃度変化を示す。  図９及び図１０に示したように、ＴＯ膜内のシリコンの濃度は前処理の方法に拘わらず略同一であった。
【００５３】
この結果から第１導電層パタ−ンのシリコン原子がＴＯ膜に拡散されて不純物として作用する場合には、ＴＯ膜内の不純物として固溶されるよりもＴＯ膜と反応して他の物質を形成する可能性があると推論できる。該推論を確かめるためにシリコン原子とＴＯ膜との間で起こり得る諸反応を調査し、該当反応エネルギも調査した。ＴＯ膜内で起こり得る反応は次の反応式で示せる。
【００５４】
【式１】
Si  ＋  O2＝SiO2
【式２】
１／３（Sｉ3N4)  ＋  O2＝SｉO2＋２／３(N2)
【式３】
４／１０(Ta2O5)＋Si＝４／５(Ta)＋SｉO2
【式４】
Ta2O5 ＋ Si3N4＝２Ta＋Si＋SiO2＋２N2＋３／２（O2）
【式５】
５／６(Ta2O5) ＋SiO2＝１／３(TaSi2) ＋３１／６(O2)
上記の式１乃至式５の各反応エネルギを考慮すれば、ＴＯ膜はシリコン原子と容易に化学反応を起し得ることが判る。即ち、ＴＯ膜を形成した後の熱処理工程の際に、第１導電層パタ−ンのシリコン原子は、ＴＯ膜に拡散されて個溶されるよりもＴＯ膜と反応し、このため前処理方法が違うにも拘わらず、図９及び図１０のようにＳＩＭＳ結果が略同一になる。
【００５５】
【実施例３】
ＴＯ膜は、酸素雰囲気下でTa(OC2H5)5をソ−スガスとしてＭＯＣＶＤ法で形成されるので下地膜、即ち第１導電層パタ−ンの界面状態によって吸着速度が変わる。従って、第１導電層パタ−ンの前処理により形成された界面と吸着率との関係を調べるために次のような実験を行った。
【００５６】
２枚の半導体基板にキャパシタの下部電極として用いられる第１導電層パタ−ンまでは同一工程を施した後に、一つは実験サンプルとしてＲＴＮ方式＋ＲＴＯ方式で前処理し、もう一つは対照サンプルとしてＲＴＮ方式のみで前処理した後に、同一時間、同一のフロ−率でソ−スガスをフロ−させてＴＯ膜を形成した。次に形成されたＴＯ膜の厚さを横断面透過電子顕微鏡（Cross Section Transmission Electron Microscopy: Ｘ−ＴＥＭ）で測定した。
【００５７】
実験サンプル、即ち、本発明を適用して形成されたＴＯ膜の厚さは、８７Åであるに対して対照サンプル、即ち、従来技術によるＴＯ膜の厚さは１１７Åであった。従って、対照サンプルに比して実験サンプルのＴＯ膜が３０Å程度薄く形成された。
【００５８】
前記吸着率は第１導電層パタ−ンの界面状態により変わるものであって、ＲＴＮ方式のみで第１導電層パタ−ンを前処理した場合、第１導電層パタ−ン上には窒化膜のみが形成されるが、本発明を適用してＲＴＮ方式の次にＲＴＯ方式により第１導電層パタ−ンを前処理すれば、第１導電層パタ−ン上にはオキシニトリド（SiON) 膜とシリコン酸化膜（SiO2) が形成されるため、実験群の吸着率が低くなる。従って、実験群のＴＯ膜の厚さは対照群に比して薄くなる。
【００５９】
【実施例４】
ＲＴＮ方式及びＲＴＯ方式による前処理工程の温度と時間によるＴＯ膜のToxeqの変化と漏れ電流の特性との関係を調べるために次のような実験を行った。
【００６０】
キャパシタの下部電極として用いられる第１導電層パタ−ンの形成された複数枚の半導体基板を夫々Ａ，Ｂ，Ｃの３つのグル−プに分けて、８００℃、８５０℃、９００℃で夫々６０秒間だけＲＴＮ方式で前処理した。次いで、Ａ，Ｂ，Ｃの各グル−プを再び細分して夫々８００℃で６０秒、８００℃で１２０秒、８５０℃で６０秒、８５０℃で９０秒、８５０℃で１２０秒、９００℃で１２０秒間だけＲＴＯ方式で前処理した。
【００６１】
このように夫々前処理された結果物上にＴＯ膜を形成した後に、ＴＯ膜のToxeqを測定した結果を図１１に、ＴＯ膜の漏れ電流の特性を測定した結果を図１２に示す。図１１及び図１２において、ｘ軸はＲＴＯ条件、ｙ軸はＲＴＮ条件、ｚ軸はToxeq と漏れ電流（Ａ／ｃｍ2）を夫々示す。
【００６２】
図１１を参照すれば、ＲＴＯ方式では、温度と処理時間が増加するほど、ＴＯ膜のToxeqが減少することが判る。そして、ＲＴＮ処理の条件とToxeqとは無関係であることが判る。これは、第１前処理工程であるＲＴＮ処理で形成された窒化膜内のシリコンが、ＲＴＯ処理によりシリコン酸化膜に変化して、後続工程で形成されるＴＯ膜との間に安定した界面を形成するからである。ＲＴＯの処理時間と温度が増加するほど形成されるシリコン酸化膜の厚さも増加し、よってさらに安定した界面を確保することができる。この結果、Toxeqは減少する。
【００６３】
図１２を参照すれば、ＲＴＯの温度及び処理時間と漏れ電流との間には顕著な関係はないが、ＲＴＮの温度が低いほど漏れ電流が減少することが判った。
【００６４】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００６５】
【発明の効果】
本発明による半導体装置のキャパシタ製造方法は高誘電膜としてＴＯ膜を用いる。そして、このＴＯ膜を形成する前に、従来技術による半導体装置のキャパシタ製造方法ではＲＴＮ方式のみで前処理したキャパシタの下部電極をＲＴＯ方式＋ＲＴＮ方式で前処理する。
【００６６】
この結果、ＴＯ膜を形成した後に、続く高温熱処理工程で該ＴＯ膜と下部電極との界面に形成された界面膜間の反応を防止することができる。従って、キャパシタの誘電膜を従来に比べて更に薄くすることができる共に漏れ電流を減少させることができる。
【００６７】
【図面の簡単な説明】
【図１】従来の技術による半導体装置のキャパシタ製造方法を示す図である。
【図２】従来の技術による半導体装置のキャパシタ製造方法を示す図である。
【図３】従来の技術による半導体装置のキャパシタ製造方法を示す図である。
【図４】本発明の好適な実施の形態に係る半導体装置のキャパシタ製造方法を示す図である。
【図５】本発明の好適な実施の形態に係る半導体装置のキャパシタ製造方法を示す図である。
【図６】本発明の好適な実施の形態に係る半導体装置のキャパシタ製造方法を示す図である。
【図７】従来技術及び本発明に係るキャパシタに関して、前処理方法の違いによる下部電極の高誘電膜の等価酸化膜の厚さの違いを比較したグラフである。
【図８】従来技術及び本発明に係るキャパシタに関して、前処理方法の違いによる下部電極の漏れ電流特性を比較したグラフである。
【図９】従来技術を適用した場合の高誘電膜内のシリコン原子の分布を示したグラフである。
【図１０】本発明を適用した場合の高誘電膜内のシリコン原子の分布を示したグラフである。
【図１１】前処理条件の変化による本発明に係る高誘電膜の等価酸化膜の変化を示した３次元マップである。
【図１２】前処理条件の変化による本発明に係る誘電膜の漏れ電流の変化を示した３次元マップである。
【符号の説明】
１０  導電性プラグ
１２  層間絶縁層
１４  導電層パターン
１６  窒化膜
１８  ＴＯ膜
１９  ＴｉＮ膜
２０  ポリシリコン層
３６  層間絶縁層
３８  導電性プラグ
４０  第１導電層パターン
４２  窒化膜（酸化反応防止膜）
４４  高誘電膜（ＴＯ膜）
４６  拡散防止膜
４８  第２導電層
【図１】
0004003846.tif 000002
【図２】
0004003846.tif 000003
【図３】
0004003846.tif 000004
【図４】
0004003846.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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