(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体層と、
前記Ｐ型半導体層内に設けられたＮ型ウエル領域と、
前記Ｎ型ウエル領域内に設けられたＰ型ウエル領域と、
前記Ｐ型ウエル領域の上に、絶縁層を介して設けられた、電極層と、
前記電極層の一方の側方におけるＰ型ウエル領域内に設けられた、第１のＮ型不純物層と、
前記電極層の他方の側方におけるＰ型ウエル領域内に設けられた、第２のＮ型不純物層と、を有し、
前記電極層は、少なくとも一つの貫通孔を有し、
前記貫通孔に対向するＰ型ウエル領域に、第３のＮ型不純物層が設けられ、
前記電極層に第１の端子が接続され、前記Ｐ型及びＮ型ウエル領域と前記第１〜第３のＮ型不純物層とに第２の端子が接続されて、Ｎ型ＭＯＳキャパシタを形成したことを特徴とする、半導体容量装置。
【請求項２】
請求項１において、
前記貫通孔に対向するＰ型ウエル領域にＰ型ウエルコンタクト領域が設けられ、
前記第３のＮ型不純物層は、前記Ｐ型ウエルコンタクト領域を囲むように設けられている、半導体容量装置。
【請求項３】
Ｐ型半導体層と、
前記Ｐ型半導体層内に設けられたＮ型ウエル領域と、
前記Ｎ型ウエル領域の上に、絶縁層を介して設けられた、電極層と、
前記電極層の一方の側方におけるＮ型ウエル領域内に設けられた、第１のＰ型不純物層と、
前記電極層の他方の側方におけるＮ型ウエル領域内に設けられた、第２のＰ型不純物層と、を有し、
前記電極層は、少なくとも一つの貫通孔を有し、
前記貫通孔に対向するＮ型ウエル領域に、第３のＰ型不純物層が設けられ、
前記電極層に第１の端子が接続され、前記Ｎ型ウエル領域と前記第１〜第３のＰ型不純物層とに第２の端子が接続されて、Ｐ型ＭＯＳキャパシタを形成したことを特徴とする、半導体容量装置。
【請求項４】
請求項３において、
前記貫通孔に対向するＮ型ウエル領域にＮ型ウエルコンタクト領域が設けられ、
前記第３のＰ型不純物層は、前記Ｎ型ウエルコンタクト領域を囲むように設けられている、半導体容量装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記貫通孔は、相交差する第１および第２の方向に複数設けられた、半導体容量装置。
【請求項６】
請求項１〜５のいずれに記載の半導体容量装置を昇圧用キャパシタとして含む、昇圧回路。
【請求項７】
請求項６に記載の昇圧回路を有し、
前記昇圧回路は、不揮発性半導体記憶素子を制御するための電圧を生成するのに用いられる、不揮発性半導体記憶装置。
【請求項８】
請求項７において、
前記不揮発性半導体記憶素子は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有する、不揮発性半導体記憶装置。
【請求項９】
請求項８において、
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有し、前記トラップサイトにデータをプログラムすることを特徴とする、不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体容量装置、昇圧回路および不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-Substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このＭＯＮＯＳメモリ素子を動作する際、コントロールゲート、ビット線およびワード線に電源電圧より高い電圧を印加する場合がある。この電源電圧より高い電圧は、容量素子を含む昇圧回路により生成される。一方、ＭＯＮＯＳメモリ素子は、消費電流が大きいため、昇圧回路における容量素子のサイズを大きくする必要がある。しかし、容量素子がＭＯＳキャパシタにより構成される場合、容量素子のサイズを大きくすると、ソース・ドレイン領域間の距離が大きくなる。このため、ソース・ドレイン領域から離れた領域において、基板抵抗が増すことなり、反転層が形成され難くなる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、反転層が形成され易い半導体容量装置を提供することにある。
【０００６】
本発明の他の目的は、本発明の半導体容量装置が適用された昇圧回路を提供することにある。
【０００７】
本発明の他の目的は、本発明の昇圧回路を昇圧用キャパシタとして適用された不揮発性半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
（半導体容量装置）
（Ａ）本発明の第１の半導体容量装置は、
Ｐ型半導体層と、
前記Ｐ型半導体層内に設けられたＮ型ウエル領域と、
前記Ｎ型ウエル領域内に設けられたＰ型ウエル領域と、
前記Ｐ型ウエル領域の上に、絶縁層を介して設けられた、電極層と、
前記電極層の一方の側方におけるＰ型ウエル領域内に設けられた、第１のＮ型不純物層と、
前記電極層の他方の側方におけるＰ型ウエル領域内に設けられた、第２のＮ型不純物層と、を有し、
前記電極層は、少なくとも一つの貫通孔を有し、
前記貫通孔に対向するＰ型ウエル領域に、第３のＮ型不純物層が設けられ、
前記電極層に第１の端子が接続され、前記Ｐ型及びＮ型ウエル領域と前記第１〜第３のＮ型不純物層とに第２の端子が接続されて、Ｎ型ＭＯＳキャパシタを形成したことを特徴とする。
【０００９】
本発明においては、電極層に設けられた貫通孔と対向するＰ型ウエル領域に、第３のＮ型不純物層を形成している。このため、第１のＮ型不純物層と第２のＮ型不純物層との間に、第３のＮ型不純物層を設けているので、その分だけ、ソース・ドレイン領域相互間における抵抗を低減することができる。その結果、第１および第２のＮ型不純物層から離れた領域においても、ＭＯＳキャパシタの反転層が形成され易い。
【００１０】
また、本発明においては、Ｐ型半導体層と、Ｎ型ウエル領域と、Ｐ型ウエル領域とのトリプルウエル構造をとっている。このため、低電圧側において、ＭＯＳキャパシタの電圧特性を向上させることができる。
【００１１】
前記貫通孔に対向するＰ型ウエル領域にＰ型ウエルコンタクト領域が設けられ、前記第３のＮ型不純物層は、前記Ｐ型ウエルコンタクト領域を囲むように設けられていることができる。
【００１２】
貫通孔に対向するＰ型ウエル領域にＰ型ウエルコンタクト領域を設けることで、Ｐ型ウエル領域の寄生抵抗を低減することができる。その結果、ＭＯＳキャパシタの電圧特性をより向上させることができる。
【００１３】
（Ｂ）本発明の第２の半導体容量装置は、
Ｐ型半導体層と、
前記Ｐ型半導体層内に設けられたＮ型ウエル領域と、
前記Ｎ型ウエル領域の上に、絶縁層を介して設けられた、電極層と、
前記電極層の一方の側方におけるＮ型ウエル領域内に設けられた、第１のＰ型不純物層と、
前記電極層の他方の側方におけるＮ型ウエル領域内に設けられた、第２のＰ型不純物層と、を有し、
前記電極層は、少なくとも一つの貫通孔を有し、
前記貫通孔に対向するＮ型ウエル領域に、第３のＰ型不純物層が設けられ、
前記電極層に第１の端子が接続され、前記Ｎ型ウエル領域と前記第１〜第３のＰ型不純物層とに第２の端子が接続されて、Ｐ型ＭＯＳキャパシタを形成したことを特徴とする。
【００１４】
本発明においては、電極層に設けられた貫通孔に対向するＮ型ウエル領域に、第３のＰ型不純物層を形成している。このため、第１のＰ型不純物層と第２のＰ型不純物層との間に、第３のＰ型不純物層を設けているので、その分だけ、ソース・ドレイン領域相互間における抵抗を低減することができる。その結果、第１および第２のＰ型不純物層から離れた領域においても、ＭＯＳキャパシタの反転層が形成され易い。
【００１５】
前記貫通孔に対向するＮ型ウエル領域にＮ型ウエルコンタクト領域が設けられ、前記第３のＰ型不純物層は、前記Ｎ型ウエルコンタクト領域を囲むように設けられていることができる。
【００１６】
貫通孔に対向するＮ型ウエル領域にＮ型ウエルコンタクト領域を設けることで、Ｎ型ウエル領域の寄生抵抗を低減することができる。その結果、ＭＯＳキャパシタの電圧特性をより向上させることができる。
【００１７】
本発明の第１および第２の半導体容量装置において、前記貫通孔は、相交差する第１および第２の方向に複数設けられることができる。
【００１８】
（昇圧回路）
本発明の昇圧回路は、本発明の半導体容量装置を昇圧用キャパシタとして含む。
【００１９】
（不揮発性半導体記憶装置）
本発明の不揮発性半導体記憶装置は、本発明の昇圧回路を有し、
前記昇圧回路は、不揮発性半導体記憶素子を制御するための電圧を生成するのに用いられる。
【００２０】
前記不揮発性半導体記憶素子は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有する。
【００２１】
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有し、前記トラップサイトにデータをプログラムすることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２３】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２４】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２５】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｓに相当するＰ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２６】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００２７】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００２８】
図１に示すように、行方向（図１の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００２９】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３０】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００３１】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３２】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３３】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３４】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ領域２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００３５】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ領域２００を第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３６】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のサブビット線ＳＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のサブビット線ＳＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００３７】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００３８】
各セクタ領域２１０は第２の方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００３９】
図２（Ｃ）に示すように、図２（Ｂ）に示す一つのセクタ領域２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００４０】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。そして、各スモールブロック２１５は、行方向に沿って配列された１６個のスモールメモリブロック２１６により構成されている。
【００４１】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０とＣＧドライバの詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４２】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４３】
図３に示すように、一つのセクタ領域２１０内にはスモールメモリブロック２１６が列方向に６４個配列されている。１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のスモールメモリブロック２１６が行方向に配列されている。
【００４４】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４５】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００４６】
図５は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０内のスモールブロック２１５に対応するローカルＣＧドライバＣＧＤＲＶ０〜３と、セクタ領域１内のスモールブロック２１５に対応するローカルＣＧドライバＣＧＤＲＶ０〜３とが示されている。ローカルＣＧドライバＣＧＤＲＶ０〜３の４つで、図３におけるＣＧドライバ３００を構成している。ＣＧドライバ３００は、スモールブロック２１５毎に独立して設けられている。
【００４７】
スモールメモリブロック２１６毎に配置された４本のサブビット線ＳＢＬ０〜３（不純物層）は、各々、金属配線であるメインビット線ＭＢＬに接続されている。このメインビット線ＭＢＬは、列方向（第１の方向Ａ）に配列されたスモールメモリブロック２１６間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各サブビット線ＳＢＬ０に至る各経路途中には、ビット線選択スイッチング素子であるビット線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば奇数本目のサブビット線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、偶数本目のサブビット線ＳＢＬにはビット線選択ゲート２１７Ｂが接続されている。
【００４８】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６に示す。図６に示すように、左側のローカルドライバ領域２２０Ａには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００４９】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６２が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５０】
さらに、図５及び図６に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば奇数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば偶数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＲＶ０が配置されている。
【００５１】
（セクタ０，１の駆動回路）
次に、図７を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００５２】
まず、セクタ０〜６３に共用される構成として、プリデーコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００５３】
プリデコーダ４００は、選択対象の不揮発性メモリ素子（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５４】
【表１】
0003873679.tif 000002
【００５５】
表１に示すように、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタが選択され、中位のアドレス信号Ａ［１４−１２］で図４に示す一つのスモールメモリブロック２１６内の４セル（８ビット）の中の１ビットが選択され、下位のアドレス信号Ａ［１１−０］で一つのセクタ内の４０９６本の中の１本のワード線ＷＬが選択される。また、アドレス信号Ａ［１１−９］で一つのセクタ内に存在する８つのラージブロック２１２の中の一つが選択され、アドレス信号Ａ［８−６］で一つのラージブロック２１２内に存在する８つのスモールブロック２１５の中の一つが選択され、アドレス信号Ａ［５−０］で一つのスモールブロック２１５内に存在する６４本のワード線ＷＬの中の１本が選択される。
【００５６】
６４個のグローバルデコーダ４０２−０〜４０２−６３は、下位のアドレス信号Ａ［１１−０］をプリデコーダ４００にてプリデコードした結果に基づいて、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ［６３］をアクティブとする。なお、データリード時とデータプログラム時では１本のグローバルワード線ＧＷＬのみがアクティブ（Ｖｄｄ）とされる。データイレース時で、一つのセクタ内を一括して消去する際には６４本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄｄ）とされる。このことにより、一つのセクタ内の全てのワード線ＷＬが選択されて、消去用のワード線電圧が供給される。
【００５７】
Ｙデコーダ４０４は、Ｙパス選択ドライバ４１０を介してＹパス回路４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプまたはビット線ドライバに接続するものである。
【００５８】
図５及び図６にて既に説明した通り、図７の各スモールブロック２１５の左右には、ローカルドライバ領域２２０Ａ，２２０Ｂが設けられている。
【００５９】
セクタ０，１内の例えば第１行目のスモールブロック２１５−０を例に挙げれば、その左側のローカルドライバ領域２２０Ａには、セクタ０内の第１行目のスモールブロック２１５−０の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ、すなわちローカルＣＧドライバＣＧＤＲＶ０〜３と、セクタ０，１内の偶数本目の３１本のワード線ＷＬを駆動するローカルワード線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１内の偶数本目のサブビット線ＳＢＬに接続されたビット線選択トランジスタ２１７Ｂを駆動するローカルビット線選択ドライバＢＳＤＲＶ［０］が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ１内の第１行目のスモールブロック２１５−０の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ、すなわちローカルＣＧドライバＣＧＤＲＶ０〜３と、セクタ０，１内の奇数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ０，１内の奇数本目のサブビット線ＳＢＬに接続されたビット線選択トランジスタ２１７Ａを駆動するローカルビット線選択ドライバＢＳＤＲＶ［１］が配置されている。
【００６０】
次に、セクタ０，１の例えば上辺に配置されたセクタ制御回路２２２の詳細について、図７を参照して説明する。
【００６１】
セクタ０，１にそれぞれ対応して設けられた２つのコントロールゲート電圧制御回路ＥＯＣＴＬは、プリデコーダ４００からのプリデコード出力に基づき、ＶＰ１及びＶＰ２のいずれかの電位に設定される２種類のコントロールゲート用高電圧ＶＰＣＧ［１：０］を出力する。すなわち、一方のコントロールゲート用高電圧ＶＰＣＧ［０］がＶＰ１であれば、他方のコントロールゲート用高電圧ＶＰＣＧ［１］はＶＰ２となる。
【００６２】
ここで、電圧ＶＰ１，ＶＰ２は図２３に示すような昇圧回路（チャージポンプ）８００にて生成され、動作モードによって異なる昇圧電圧に設定されている。例えば、データリード時であればＶＰ１＝１．５Ｖ，ＶＰ２＝３Ｖとなる。一方、データプログラム時であればＶＰ１＝５．５Ｖ，ＶＰ２＝２．５Ｖとなる。
【００６３】
図８に、コントロールゲート電圧制御回路ＥＯＣＴＬのうち、コントロールゲート用高電圧ＶＰＣＧ［０］を出力する回路の一例を示す。図８において、プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトランジスタ４２０がオフ、Ｐ型ＭＯＳトランジスタ４２２がオンして、コントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ２が出力される。逆に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４２０がオン、Ｐ型ＭＯＳトランジスタ４２２がオフして、コントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ１が出力される。
【００６４】
セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート線ドライバＰＣＧＤＲＶは、プリデコーダ４００からのプリデコード出力に基づき、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜３のいずれかをアクティブとするドライバ選択信号ＰＣＧ［３：０］を出力する。
【００６５】
ここで、セクタ０内のスモールブロック０〜６３に対応して設けられたローカルコントロールゲート線ドライバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５２］を図９に示す。
【００６６】
図９において、コントロールゲート用高電圧ＶＰＣＧ［０］は、ローカルコントロールゲート線ドライバＣＧＤＲＶ０，２に入力され、コントロールゲート用高電圧ＶＰＣＧ［１］は、ローカルコントロールゲート線ドライバＣＧＤＲＶ１，３に入力される。
【００６７】
また、ドライバ選択信号ＰＣＧ［３：０］の各々は、対応するコントロールゲート線ドライバＣＧＤＲＶ０−３の一つにそれぞれ入力される。
【００６８】
ローカルコントロールゲート線ドライバＣＧＤＲＶ０を例に挙げれば、グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであって、ドライバ選択信号ＰＣＧ［０］がＨＩＧＨである場合に限り、ローカルコントロールゲート線ドライバＣＧＤＲＶ０より、ＶＰ１またはＶＰ２のコントロールゲート用高電圧ＶＰＣＧ［０］が出力される。他の場合には、ローカルコントロールゲート線ドライバＣＧＤＲＶ０の出力は０Ｖとなる。この動作は、他のコントロールゲート線ドライバでも同様である。
【００６９】
セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート用負電圧供給回路ＶＮＣＧは、プリデコーダ４００からのプリデコード出力に基づき、データイレース時にコントロールゲートに印加される負電圧ＶＮＣＧ（例えば−３Ｖ）を、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜３に供給する。
【００７０】
図９ではデータイレース時に負電圧ＶＮＣＧを供給する回路は省略されているが、データイレース時にはセクタ内の全てのスモールブロック２１５内のコントロールゲートに負電圧ＶＮＣＧを供給して、セクタ毎に一括消去が可能である。
【００７１】
セクタ０，１に共通して設けられた２セクタ制御回路ＳＥＣ２ＣＴＬは、セクタ０，１内の各スモールブロック２１５に対応して設けられたワード線ドライバＷＬＤＲＶを選択する信号ＸＡ［７：０］，ＸＢ［３：０］，ＸＢ［７：４］を出力し、さらにローカルビット線選択ドライバＢＳＤＲＶを駆動する電圧ＶＰＢＳ［１：０］を出力するものである。
【００７２】
ここで、ワード線ドライバを選択する信号ＸＡ［７：０］とは、アドレス信号Ａ［２：０］に対応し、８ビットの信号により、ワード線が共有されるセクタ０，１の各々一つのスモールブロック２１５の中の一つのワード線ドライバＷＬＤＲＶを選択するものである。一方、選択信号ＸＢ［７：０］とは、アドレス信号Ａ［５：３］に対応している。そして、４ビットの選択信号ＸＢ［３：０］により、一つのスモールブロック２１５に対応する６４個のワード線ドライバＷＬＤＲＶ［６３−０］の中から、偶数番目のワード線ＷＬに接続されたワード線ドライバＷＬＤＲＶを８個ずつ選択される。他の４ビットの選択信号ＸＢ［７：４］により、一つのスモールブロック２１５に対応する６４個のワード線ドライバＷＬＤＲＶ［６３−０］の中から、奇数番目のワード線ＷＬに接続されたワード線ドライバＷＬＤＲＶが８個ずつ選択される。
【００７３】
図１０のワード線ドライバＷＬＲＶ［０］を例に挙げれば、ＧＷＬ［０］，ＸＡ［０］及びＸＢ［０］の全てがアクティブとなったときに、ワード線ＷＬ［０］に電位ＶＰＷＬを供給し、それ以外の時には接地電位を供給する。電位ＶＰＷＬとしては、書き込み時には書き込み電位となり、読み出し時には読み出し電位となる。
【００７４】
次に、２セクタ制御回路ＳＥＣ２ＣＴＬから出力されるビット線選択用高電圧ＶＰＢＳ［１：０］について説明する。
【００７５】
この２セクタ制御回路ＳＥＣ２ＣＴＬは、図１１に示すように、図８に示すコントロールゲート電圧制御回路ＥＯＣＴＬと同様な構成を有するビット線選択電圧制御回路４３０を有している。
【００７６】
図１１は、ビット線選択用高電圧ＶＰＢＳ［０］を出力するビット線選択電圧制御回路４３０の一例を示す。図１１において、プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ型ＭＯＳトランジスタ４３４がオンして、ビット線選択用高電圧ＶＰＢＳ［０］としてＶＰ２が出力される。逆に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３４がオフして、ビット線選択用高電圧ＶＰＣＧ［０］としてＶＰ１が出力される。
【００７７】
なお、これらの電圧ＶＰ１，ＶＰ２も上述した昇圧回路８００にて、各モードに対応して生成されている。すなわち、データリード時には例えばＶＰ１＝Ｖｄｄ（１．８Ｖ），ＶＰ２＝４．５Ｖであり、データプログラム時及びデータイレース時には例えばＶＰ１＝ＶＰ２＝８Ｖである。なお、ＶＰ１およびＶＰ２は、昇圧回路８００に入力されるクロックＣＫ，／ＣＫおよび電源電圧Ｖｄｄに基づき生成される。
【００７８】
ここで、セクタ０内のスモールブロック０に対応して設けられたローカルビット線選択ドライバＢＳＤＲＶ［０］を図１２に示す。
【００７９】
図１２において、ビット線選択用用高電圧ＶＰＢＳ［０］とグローバルワード線信号ＧＷＬ［０］とが、ローカルビット線選択ドライバＢＳＤＲＶ［０］に入力される。グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであれば、ローカルビット線選択ドライバＢＳＤＲＶ［０］より、ＶＰ１またはＶＰ２のビット線選択用高電圧ＶＰＢＳ［０］が出力される。他の場合には、ローカルビット線選択ドライバＢＳＤＲＶ［０］の出力は０Ｖとなる。この動作は、他のローカルビット線選択ドライバでも同様である。
【００８０】
（動作説明）
ここで、本実施形態の不揮発性半導体記憶装置でのデータ読み出し、データプログラム及びデータ消去動作について説明する。
【００８１】
リード時またはプログラム時の選択ブロック内には、選択されたツインメモリセル（Selected Twin Memory Cell：選択されたツインメモリセル１００）と非選択セル（Unselected Twin Memory Cell：選択されなかったツインメモリセル１００）とがある。さらに、選択されたツインメモリセルには、選択セル（Selected Cell）のメモリ素子１０８Ａまたは１０８Ｂと、対向セル（Opposite Cell）のメモリ素子１０８Ｂまたは１０８Ａとがある。
【００８２】
以上のような定義の下で、リード時、プログラム時及び消去（イレーズ）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表２に示す。
【００８３】
【表２】
0003873679.tif 000003
【００８４】
以下、表２に基づいて、各モードの動作について説明する。
【００８５】
（メモリセルからのデータ読み出し）
一つのツインメモリセル１００は、図１３に示すように、ワード線ＷＬにより駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００８６】
ツインメモリセル１００の動作を説明するに際して、図１４に示すように、例えばセクタ０中のある選択ブロック（選択されたスモールブロック２１５）内にて隣接する４つのツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の設定についてまず説明する。図１４は、ワード線ＷＬに接続されたツインメモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータをリバースリードモードで読み出す場合について説明する図であり、図１５はその時の選択ブロックでの電圧設定を示している。
【００８７】
ここで、リバースリードとは、ツインメモリセル１００［ｉ］の右側の選択セル１０８Ｂに接続されたビット線ＢＬ［ｉ＋１］をソースとし、ツインメモリセル１００［ｉ］の対向セル１０８Ａに接続されたビット線ＢＬ［ｉ］をドレインとして、ビット線ＢＬ［ｉ］に流れる電流をセンシングしてデータリードを行うものである。
【００８８】
なお、本発明はフォワードリードにも適用することができる。フォワードリードの場合には、ツインメモリセル１００［ｉ］の右側の選択セル１０８Ｂに接続されたビット線ＢＬ［ｉ＋１］をドレインとし、ツインメモリセル１００［ｉ］の対向セル１０８Ａに接続されたビット線ＢＬ［ｉ］をソースとして、ビット線ＢＬ［ｉ＋１］に流れる電流をセンシングしてデータリードが行われる。
【００８９】
以下、リバースリードを例に挙げてそのリード動作を説明する。この場合、ツインメモリセル１００［ｉ］と同じ行にあるワードゲートＷＬ１に読み出し用ワード線選択電圧としてＶｄｄ（例えば１．８Ｖ）を印加して、その行の各トランジスタＴ２をオンさせる。また、ツインメモリセル１００［ｉ］の左側（対向セル）のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（図８のＶＰ２＝例えば３Ｖ）を印加して、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせる。ツインメモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（図８のＶＰ１＝例えば１．５Ｖ）を印加する。
【００９０】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００９１】
図１６は、ツインメモリセル１００［ｉ］の右側（選択セル側）のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００９２】
図１６に示すように、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には、コントロールゲート電圧ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には、選択サイドのコントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００９３】
ここで、データ読み出し時に選択サイドのコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定されている。
【００９４】
従って、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００９５】
ここで、図１５に示すように、データ読み出し時には対向セルに接続されたビット線ＢＬ［ｉ］（不純物層１１０［ｉ］）をセンスアンプに接続し、他のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖにそれぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、対向セルに接続されたビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、対向サイドのビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータ読み出しが可能となる。
【００９６】
なお本実施の形態では、図１５に示すように、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択トランジスタ２１７Ｂが接続されている。
【００９７】
これらの選択トランジスタ２１７Ａ，１２７Ｂはサイズの関係で電流駆動能力を高く確保することは困難であり、本実施の形態では例えばチャネル幅Ｗ＝０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
【００９８】
センスアンプに接続されるビット線ＢＬ［ｉ］には上述の電流を確保する必要上、ビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を、図１１に示す回路により例えば４．５Ｖ（＝ＶＰ２）の高電圧に設定している。
【００９９】
一方、図１５の選択サイドのＭＯＮＯＳメモリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となる。このため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧ＢＳ１を、図１１と同様な回路によりＶｄｄ（＝ＶＰ１）に設定している。このゲートには４．５Ｖを供給しなくてもよいので、４．５Ｖの電圧を生成する図示しない昇圧回路（チャージポンプ）の負荷を少なくできる。
【０１００】
なお、図１５において、選択セルをツインメモリセル１００［ｉ］の左側の不揮発性メモリ素子１０８Ａとしたときには、リバースリードではビット線ＢＬ［ｉ］がソースとなり、対向セル１０８Ｂに接続されるビット線ＢＬ［ｉ＋１］がセンスアンプに接続されるドレインとなる。よって、この場合には、ビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０をＶｄｄとし、ビット線選択トランジスタ２１７Ｂのゲート電圧ＢＳ１を４．５Ｖに設定すればよい。
【０１０１】
なお、選択ブロック内の非選択セルについては、表２の通りの電圧設定となる。
【０１０２】
（メモリセルのプログラミング）
図１７は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）のデータプログラミングについて説明する図であり、図１８は選択ブロック内の電圧設定の様子を示している。このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【０１０３】
図１７では、図１４と同じく、サブコントロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（図８のＶＰ１＝例えば２．５Ｖ）とされ、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は０Ｖとされている。ここで、オーバライド電位とは、ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａ（選択セルとは反対側の対向セル）のプログラムの有無に拘わらず、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせてプログラム電流を流すために必要な電位である。また、図１７の各ワードゲート１０４の電位は、ワード線ＷＬ１により、電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲート１０８Ｂ（選択セル）の電位は、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロールゲート電圧である図４に示す書き込み電圧Ｖｗｒｉｔｅ（図８のＶＰ２＝例えば５．５Ｖ）に設定される。
【０１０４】
次に、ビット線ＢＬの電圧設定について、図１９を参照して説明する。図１９は、メインビット線ＭＢＬに接続されるＹパス回路４１２の内部を概略的に示している。
【０１０５】
このＹパス回路４１２内には、メインビット線ＭＢＬをセンスアンプまたはビット線ドライバに接続するための第１のトランジスタ５０１と、それ以外の経路に接続するための第２のトランジスタ５０２とが設けられる。第１，第２のトランジスタ５０１，５０２のゲートには相反する信号ＹＳＯ，／ＹＳＯが入力される。
【０１０６】
第２のトランジスタ５０２のソースには、スイッチ５０３を介して電源電圧Ｖｄｄ（１．８Ｖ）と、例えば５μＡの定電流を流す定電流源５０４が設けられている。
【０１０７】
プログラム時には、図１７及び図１８のビット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図１９の第１のトランジスタ５０１を介してビット線ドライバに接続されて、プログラム用ビット線電圧である例えば５Ｖに設定される。
【０１０８】
また、ビット線ＢＬ［ｉ＋２］は、図１９の第２のトランジスタ５０２及びスイッチ５０３を介してＶｄｄに設定される。
【０１０９】
ビット線ＢＬ［ｉ−１］，［ｉ］は共に、図１９の第２のトランジスタ５０２及びスイッチ５０３を介して定電流源５０４に接続される。ただし、ビット線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、そのコントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフしており、電流が流れないため定電流源５０４を介して０Ｖに設定される。
【０１１０】
こうすると、ツインメモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプログラミング動作が実施されて、データの「０」が書き込まれる。
【０１１１】
ここで、プログラム用ワード線選択電圧を約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ［ｉ］を０Ｖとする方法もある。本実施の形態では、プログラム用ワード線選択電圧を約１Ｖと上げてソース・ドレイン間電流を増やしながらも、プログラム時にビット線ＢＬ［ｉ］に流れ込む電流を、定電流源５０４にて制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設定でき、プログラム動作を最適に実施できるようにしている。
【０１１２】
上述の動作上、非選択のツインメモリセル１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａのコントロールゲートにも５．５Ｖが印加される。このとき、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、本来ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）には電流が流れない。しかし、ビット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。そこで、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例えばＶｄｄとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止している。また、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、メモリセル［ｉ＋１］のトランジスタＴ２をオンしにくくなるため、それによってもディスターブを防止することができる。
【０１１３】
また、ビット線ＢＬ［ｉ＋１］に５Ｖを供給する必要があるため、ビット線選択トランジスタ２１７Ｂのゲートには、図１１と同様な回路によりＶＰ１＝ＶＰ２＝８Ｖを印加している。一方、ビット線選択トランジスタ２１７Ａのゲートにも同じく８Ｖ（図１１のＶＰ１＝ＶＰ２＝８Ｖ）を印加した。ビット線ＢＬ［ｉ＋２］に上述した理由でＶｄｄに設定する必要上、トランジスタ２１７ＡのゲートにもＶｄｄより高い電圧を印加する必要があるため、トランジスタ２１７Ｂのゲート電圧と同じ８Ｖを使用した。なお、ビット線選択トランジスタ２１７Ａのゲート電圧は、Ｖｄｄ＋Ｖｔｈより高ければよい。
【０１１４】
なお、選択ブロック内の非選択セルについては、表２の通りの電圧設定となる。
【０１１５】
ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］の各所の電位を、図２０に示すように設定すればよい。
【０１１６】
（メモリセルのデータ消去）
図２１は、セクタ０内の全メモリセルを一括してデータ消去するための概略説明図であり、図２２にそのセクタ０の一部のメモリセルに対する設定電圧の様子が図示されている。
【０１１７】
図２１では、各ワードゲート１０４の電位は、ワード線ＷＬによって０Ｖに設定され、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用コントロールゲート線電圧ＶＮＣＧに設定される。さらに、ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、ビット線選択トランジスタ２１７Ａ，２１７Ｂ，ビット線ドライバにより例えば４．５〜５Ｖの消去用ビット線電圧に設定される。
【０１１８】
こうすると、各ＭＯＮＯＳメモリ素子１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数のツインメモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【０１１９】
また、セクタ内を一括してデータ消去するものに限らず、時分割でデータ消去しても良い。
【０１２０】
（昇圧回路）
図２３は、図１１に示す昇圧回路８００の一例を示す等価回路図である。
【０１２１】
昇圧回路８００は、電源電圧Ｖｄｄを所定の電圧まで昇圧するための回路であり、容量素子Ｃ１，Ｃ２，Ｃ３，…を有する。図２３の昇圧回路８００の例では、２相クロックＣＫ，／ＣＫで駆動している。しかし、昇圧回路８００は、２相クロックに限定されず、たとえば４相クロックで駆動してもよい。
【０１２２】
以下、容量素子Ｃの具体的な構成を説明する。なお、以下では、２種類の容量素子（第１および第２の容量素子）の構成について説明する。
【０１２３】
（第１の容量素子）
図２４〜図２８を参照して、第１の容量素子を説明する。
【０１２４】
図２４は、第１の容量素子を模式的に示す平面図である。図２５は、図２４におけるＡ１０の領域を拡大して示す平面図である。図２６は、図２４におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。図２７は、図２４におけるＢ−Ｂ線に沿った断面図を模式的に示す断面図である。図２８は、第１の容量素子に係る等価回路を示す。なお、図２６において、貫通孔を全体に対して局部的に拡大して示す。
【０１２５】
第１の容量素子６００は、Ｎ型ＭＯＳキャパシタにより構成されている。第１の容量素子６００は、ゲート電極層６４０と、絶縁層６５０と、ソース／ドレインとして機能する第１〜第３のＮ型不純物層６２０，６２２，６２４とを有する。
【０１２６】
Ｐ型半導体層（たとえばＰ型シリコン基板）６１０内には、Ｎ型ウエル領域６１２が設けられている。Ｎ型ウエル領域６１２内には、Ｐ型ウエル領域６１４が設けられている。
【０１２７】
Ｐ型ウエル領域６１４の上には、絶縁層６５０を介して、ゲート電極層６４０が設けられている。ゲート電極層６４０は、たとえばポリシリコンからなる。ゲート電極層６４０は、低抵抗化を図るためポリシリコン層とシリサイド層（コバルトシリサイド層）との積層構造とすることができる。
【０１２８】
ゲート電極層６４０の一方の側方におけるＰ型ウエル領域６１４には、第１のＮ型不純物層６２０が形成されている。ゲート電極層６４０の他方の側方におけるＰ型ウエル領域６１４には、第２のＮ型不純物層６２２が形成されている。第１および第２のＮ型不純物層６２０，６２２は、ＭＯＳキャパシタのソース・ドレイン領域として機能する。
【０１２９】
Ｐ型ウエル領域６１４には、ゲート電極層６４０および第１および第２のＮ型不純物層６２０，６２２を囲むように、第１のＰ型不純物層６３０が設けられている。第１のＰ型不純物層６３０は、Ｐ型ウエル領域６１４に電位を供給するためのコンタクト領域として機能する。第１のＰ型不純物層６３０は、第１および第２のＮ型不純物層６２０，６２２と共通接続されている。
【０１３０】
Ｎ型ウエル領域６１２には、Ｎ型ウエル領域６１２に電位を供給するための第４のＮ型不純物層６２６が設けられている。第４のＮ型不純物層６２６は、第１および第２のＮ型不純物層６２０，６２２および第１のＰ型不純物層６３０と共通接続されている。
【０１３１】
Ｐ型半導体層６１０には、第３のＰ型不純物層６３４が設けられている。第３のＰ型不純物層６３４は、Ｐ型半導体層６１０に接地電位を供給するためのコンタクト領域として機能する。
【０１３２】
ゲート電極層６４０およびゲート絶縁層６５０には、複数の貫通孔６４２が設けられている。貫通孔６４２は、所定間隔（好ましくは等間隔）で、行方向および列方向に複数設けられている。貫通孔の行方向での間隔Ｗ１０はたとえば５〜４０μｍであり、列方向での間隔Ｗ２０はたとえば５〜４０μｍである。また、ゲート電極層の端から貫通孔までの距離Ｌ１０は、たとえば２〜２０μｍである。また、反転層が形成される領域の端Ｅ１０から貫通孔６４２までの距離Ｌ２０はたとえば２〜２０μｍである。
【０１３３】
図２５に示すように、各貫通孔６４２に対向するＰ型ウエル領域６１４の周縁には、第３のＮ型不純物層６２４が設けられている。第３のＮ型不純物層６２４は、ＭＯＳキャパシタのソース・ドレイン領域として機能する。また、各貫通孔６４２に対向するＰ型ウエル領域６１４には、第３のＮ型不純物層６２４によって囲まれるように第２のＰ型不純物層６３２が設けられている。第２のＰ型不純物層６３２は、Ｐ型ウエル領域６１４に電位を供給するためのコンタクト領域として機能する。第３のＮ型不純物層６２４および第２のＰ型不純物層６３２は、第１および第２のＮ型不純物層６２０，６２２と共通接続されている。
【０１３４】
以下、第１の容量素子６００の作用効果について説明する。
【０１３５】
（１）ゲート電極層６４０には貫通孔６４２が形成され、その貫通孔６４２に対向するＰ型ウエル領域６１４内には第３のＮ型不純物層６２４が形成されている。このため、図３３に示すような貫通孔が設けられていない容量素子の場合に比べて、ＭＯＳキャパシタのソース・ドレイン領域相互間における抵抗を低減することができる。すなわち、第１のＮ型不純物層６２０と第２のＮ型不純物層６２２との間に、第３のＮ型不純物層６２４を設けているので、その分だけ、ソース・ドレイン領域相互間における抵抗を低減することができる。その結果、第１および第２のＮ型不純物層６２０，６２２から離れた領域においても、ＭＯＳキャパシタの反転層が形成され易い。
【０１３６】
（２）第１の容量素子６００においては、Ｐ型半導体層６１０、Ｎ型ウエル領域６１２およびＰ型ウエル領域６１４から構成されるトリプルウエル構造が採用されている。トリプルウエル構造であることにより、低電圧側において、ＭＯＳキャパシタの電圧特性を向上させることができる。すなわち、低電圧側において、容量素子の単位面積当たりの容量を大きくすることができる。
【０１３７】
また、トリプルウエル構造であることにより、負電圧を生成する昇圧回路として有用である。
【０１３８】
（３）貫通孔６４２に対向するＰ型ウエル領域６１４に、Ｐ型ウエル領域６１４に電位を供給するための第２のＰ型不純物層６３２を形成することにより、Ｐ型ウエル領域６１４の寄生抵抗を低減することができる。その結果、ＭＯＳキャパシタの電圧特性をより向上させることができる。
【０１３９】
（第２の容量素子）
以下、第２の容量素子について説明する。図２９は、第２の容量素子を模式的に示す平面図である。図３０は、図２９におけるＡ１０の領域を拡大して示す平面図である。図３１は、図２９におけるＣ−Ｃ線に沿った断面を模式的に示す断面図である。図３２は、第２の容量素子に係る等価回路を示す。なお、図３１において、貫通孔を全体に対して局部的に拡大して示す。
【０１４０】
第２の容量素子７００は、Ｐ型ＭＯＳキャパシタである点で、第１の容量素子６００と異なる。すなわち、ＭＯＳキャパシタのソース・ドレイン領域は、第４〜第６のＰ型不純物層７２０，７２２，７２４により構成されている。具体的には、第２の容量素子７００は、次の点で第１の容量素子６００と異なる。
【０１４１】
第２の容量素子７００は、Ｐ型半導体層７１０に設けられたＮ型ウエル領域７１２内に、ＭＯＳキャパシタのソース・ドレイン領域として機能する第４〜６のＰ型不純物層７２０，７２２，７２４が設けられている。第４〜第６のＰ型不純物層７２０，７２２，７２４は、互いに共通接続されている。第４のＰ型不純物層７２０は、ゲート電極層６４０の一方の側方におけるＮ型ウエル領域７１２に形成されている。第５のＰ型不純物層７２２は、ゲート電極層６４０の他方の側方におけるＮ型ウエル領域７１２に形成されている。第６のＰ型不純物層７３２は、貫通孔７４２と対向するＮ型ウエル領域７１２に形成されている。
【０１４２】
また、昇圧回路の駆動時には、Ｎ型ウエル領域７１２に設けられた第５および第６のＮ型不純物層７３０，７３２を介して、Ｎ型ウエル領域７１２には、電源電圧Ｖｄｄが供給される。
【０１４３】
また、図２７に示すように、第６のＰ型不純物層７２４は、貫通孔７４２と対向するＮ型ウエル領域７１２の周縁に設けられている。また、第６のＮ型不純物層７３２は、第６のＰ型不純物層７２４に囲まれるように設けられている。
【０１４４】
上記以外の構成は、第１の容量素子６００と同様であるため、同一の機能を有する部分には同一の符号を付し詳細な説明を省略する。
【０１４５】
第２の容量素子は、たとえば次の作用効果を奏することができる。
【０１４６】
（１）ゲート電極層６４０には貫通孔７４２が形成され、その貫通孔７４２に対向するＮ型ウエル領域７１２内には第６のＰ型不純物層７２４が形成されている。このため、図３３に示すような貫通孔が設けられていない容量素子の場合に比べて、ＭＯＳキャパシタのソース・ドレイン領域相互間における抵抗を低減することができる。すなわち、第４のＰ型不純物層７２０と第５のＰ型不純物層７２２との間に、第６のＰ型不純物層７２４を設けているので、その分だけ、ソース・ドレイン領域相互間における抵抗を低減することができる。その結果、その結果、第４および第５のＰ型不純物層７２０，７２２から離れた領域においても、ＭＯＳキャパシタの反転層が形成され易い。
【０１４７】
（２）貫通孔７４２に対向するＮ型ウエル領域７１２に、Ｎ型ウエル領域７１２に電位を供給するための第６のＮ型不純物層７３２を形成することにより、Ｎ型ウエル領域７１２の寄生抵抗を低減することができる。その結果、ＭＯＳキャパシタの電圧特性をより向上させることができる。
【０１４８】
（３）第２の容量素子７００によれば、昇圧された負電圧を生成したい場合に好適である。
【０１４９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのセクタ領域の平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】図３に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図７】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図８】図７に示すコントロールゲート電圧制御回路ＥＯＣＴＬの一例を示す回路図である。
【図９】図７に示すコントロールゲート線ドライバＣＧＤＲＶの一例を示す回路図である。
【図１０】図７に示すワード線ドライバＷＬＤＲＶの一例を示す回路図である。
【図１１】図７に示す２セクタ制御回路ＳＥＣ２ＣＴＬ中に含まれるビット線選択電圧制御回路４３０の一例を示す回路図である。
【図１２】図７に示すビット線ドライバＢＳＤＲＶ［０］の一例を示す回路図である。
【図１３】図１に示すメモリセルの等価回路図である。
【図１４】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図１５】データ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図１６】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図１７】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図１８】データプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図１９】ビット線に接続されるＹパス回路を概略的に示す回路図である。
【図２０】図１８とは異なる選択サイドのメモリ素子に対するデータプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２１】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図２２】データ消去時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２３】図１１に示す昇圧回路の一例を示す等価回路図である。
【図２４】第１の容量素子を模式的に示す平面図である。
【図２５】図２４におけるＡ１０の領域を拡大して示す平面図である。
【図２６】図２４におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。
【図２７】図２４におけるＢ−Ｂ線に沿った断面図を模式的に示す断面図である。
【図２８】第１の容量素子に係る等価回路を示す図である。
【図２９】第２の容量素子を模式的に示す平面図である。
【図３０】図２９におけるＡ１０の領域を拡大して示す平面図である。
【図３１】図２９におけるＣ−Ｃ線に沿った断面を模式的に示す断面図である。
【図３２】第２の容量素子に係る等価回路を示す図である。
【図３３】比較例に係る容量素子を示す平面図である。
【符号の説明】
１００  ツインメモリセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００  メモリセルアレイ領域
２０１  グローバルワード線デコーダ
２１０  セクタ領域
２１２  ラージブロック
２１４  メモリブロック
２１５  スモールブロック（ブロック領域）
２１６  スモールメモリブロック
２１７Ａ，２１７Ｂ  ビット線選択トランジスタ
２２０Ａ，２２０Ｂ  ローカルドライバ領域
３００，３０１  ＣＧ（コントロールゲート）ドライバ
４００  プリデコーダ
４０２−０〜４０２−６３  グローバルデコーダ
４０４  Ｙデコーダ
４１０  Ｙ選択ドライバ
４１２  Ｙパス回路
４２０，４２２，４３２，４３４  Ｐ型ＭＯＳトランジスタ
４３０  ビット線選択電圧制御回路
５０１  第１のトランジスタ
５０２  第２のトランジスタ
５０３  スイッチ
５０４  定電流源
６００  第１の容量素子
６１０  Ｐ型半導体層
６１２  Ｎ型ウエル領域
６１４  Ｐ型ウエル領域
６２０  第１のＮ型不純物層
６２２  第２のＮ型不純物層
６２４  第３のＮ型不純物層
６２６  第４のＮ型不純物層
６３０  第１のＰ型不純物層
６３２  第２のＰ型不純物層
６３４  第３のＰ型不純物層
６４０  ゲート電極層
６４２  貫通孔
６５０  絶縁層
７００  第２の容量素子
７１０  Ｎ型ウエル
７２０  第４のＰ型不純物層
７２２  第５のＰ型不純物層
７２４  第６のＰ型不純物層
７３０  第５のＮ型不純物層
８００  昇圧回路
ＷＬ  ワード線
ＧＷＬ  グローバルワード線
ＢＬ  ビット線
ＳＢＬ  サブビット線（不純物層）
ＭＢＬ  メインビット線
ＳＣＧ  サブコントロールゲート線
ＭＣＧ  メインコントロールゲート線
ＣＧＤＲＶ  コントロールゲート線ドライバ
ＷＬＤＲＶ  ワード線ドライバ
ＢＳＤＲＶ  ビット線選択ドライバ
ＥＯＣＴＬ  コントロールゲート電圧制御回路
Ｃ（Ｃ１，Ｃ２，Ｃ３）  容量素子（キャパシタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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