(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、この半導体基板に形成された第２導電型ウェルと、この第２導電型ウェルに形成された第１の第１導電型拡散層及び第１の第２導電型拡散層と、前記第２導電型ウェル以外の前記半導体基板に形成された第２の第２導電型拡散層と、２端子を有しこの２端子間に一定値以上の電圧が印加されると電流が流れるトリガ素子とを有し、前記第１の第１導電型拡散層はパッドと接続され、前記トリガ素子の１端子は前記第１の第２導電型拡散層に配線を介して接続されると共に他端子は基準電圧端子に接続され、前記第２の第２導電型拡散層は基準電圧端子に接続され、前記第１の第１導電型拡散層、前記第２導電型ウェル、前記第１導電型の半導体基板、及び前記第２の第２導電型拡散層により前記パッドと前記基準電圧端子との間にサイリスタが構成され、前記パッドと前記基準電圧端子との間に静電気が印加されたとき、前記パッドから前記基準電圧端子へ前記第１の第１導電型拡散層と前記第２導電型ウェルと前記第１の第２導電型拡散層と前記トリガ素子とを経由してトリガ電流を流すことにより前記サイリスタを動作させるようにしたことを特徴とする半導体集積回路の静電保護回路。
【請求項２】
前記トリガ素子は、前記半導体基板に形成された第３の第２導電型拡散層及び前記第２の第２導電型拡散層をドレイン及びソースとするＭＯＳトランジスタであり、前記第３の第２導電型拡散層は前記第１の第２導電型拡散層に前記配線を介して接続されていることを特徴とする請求項１に記載の半導体集積回路の静電保護回路。
【請求項３】
前記第２の第２導電型拡散層は、前記第２導電型ウェルと前記第３の第２導電型拡散層の間に配置されていることを特徴とする請求項２に記載の半導体集積回路の静電保護回路。
【請求項４】
前記トリガ素子は、前記第２導電型ウェル以外の前記半導体基板に形成された第３及び第４の第２導電型拡散層をドレイン及びソースとするＭＯＳトランジスタであり、前記第３の第２導電型拡散層は前記配線を介して前記第１の第２導電型拡散層に接続され、前記第４の第２導電型拡散層は基準電圧端子に接続されていることを特徴とする請求項１に記載の半導体集積回路の静電保護回路。
【請求項５】
前記ＭＯＳトランジスタが、前記半導体基板における前記第３及び第４の第２導電型拡散層の間の領域上に形成された絶縁膜と、この絶縁膜上に形成されたゲート電極層と、前記第３の第２導電型拡散層と前記ゲート電極層との間に接続された容量素子と、前記ゲート電極層と前記第４の第２導電型拡散層との間に接続された抵抗素子とを有することを特徴とする請求項４に記載の半導体集積回路の静電保護回路。
【請求項６】
前記ＭＯＳトランジスタが、前記半導体基板における前記第３及び第４の第２導電型拡散層の間の領域上に形成された絶縁膜と、この絶縁膜上に形成されたゲート電極層と、前記第３の第２導電型拡散層に接続された容量素子と、前記第４の第２導電型拡散層に接続された抵抗素子と、前記容量素子における前記第３の第２導電型拡散層に接続されていない側と前記抵抗素子における前記第４の第２導電型拡散層に接続されていない側との間の節点と、前記ゲート電極層との間に接続された遅延回路とを有することを特徴とする請求項４に記載の半導体集積回路の静電保護回路。
【請求項７】
そのアノードが前記第１の第２導電型拡散層に接続され、そのカソードが前記第３の第２導電型拡散層に接続されたダイオードを有し、前記パッドが入出力パッドであり、前記第３の第２導電型拡散層は電源電圧端子に接続されていることを特徴とする請求項２乃至６のいずれか１項に記載の半導体集積回路の静電保護回路。
【請求項８】
前記ダイオードは、前記第２導電型ウェル以外の前記半導体基板に形成された複数のｐｎダイオードが縦続接続されたものであることを特徴とする請求項７に記載の半導体集積回路の静電保護回路。
【請求項９】
前記第１の第２導電型拡散層が電源電圧端子に接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路の静電保護回路。
【請求項１０】
前記トリガ素子は、前記第２導電型ウェル以外の前記半導体基板に形成されたダイオードであり、このダイオードのアノードは前記第１の第２導電型拡散層に前記配線を介して接続されると共に、前記ダイオードのカソードは基準電圧端子に接続されていることを特徴とする請求項１に記載の半導体集積回路の静電保護回路。
【請求項１１】
前記ダイオードは、前記第２導電型ウェル以外の前記半導体基板に形成された複数のｐｎダイオードが縦続接続されたものであることを特徴とする請求項１０に記載の半導体集積回路の静電保護回路。
【請求項１２】
前記第１の第１導電型拡散層と前記第２の第２導電型拡散層との間における前記第２導電型ウェルの端面と前記第２の第２導電型拡散層との間の距離が、前記第２導電型ウェルの深さよりも小さいことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体集積回路の静電保護回路。
【請求項１３】
前記第２導電型ウェルと前記第２の第２導電型拡散層との間の前記第１導電型の半導体基板に前記第２導電型ウェルに接するように形成された第１導電型ウェルを有することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体集積回路の静電保護回路。
【請求項１４】
そのカソードが前記第１の第１導電型拡散層に接続され、そのアノードが基準電圧端子に接続されたダイオードを有することを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路の静電保護回路。
【請求項１５】
前記パッドが外部入力端子、外部出力端子又は電源電圧端子に接続されていることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体集積回路の静電保護回路。
【請求項１６】
前記半導体基板における前記第２導電型ウェル以外の領域に形成された第２の第１導電型拡散層を有し、この第２の第１導電型拡散層は基準電圧端子に接続されていることを特徴とする請求項１乃至１５のいずれか１項に記載の半導体集積回路の静電保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は静電サージ等による内部素子の破壊の防止に好適な半導体集積回路の静電保護回路に関し、特に、保護能力の向上を図った半導体集積回路の静電保護回路に関する。
【０００２】
【従来の技術】
半導体集積回路（ＩＣ）においては、静電気放電（ＥＳＤ：electrostatic discharge）によってその入出力パッドに印加されるサージ電圧及びサージ電流に対するＥＳＤ耐性が要求されている。このため、入出力パッドに静電保護回路が接続されている。図２４は従来の静電保護回路の構造を示す図であって、（ａ）は断面図、（ｂ）は等価回路図である。
【０００３】
従来の静電保護回路においては、図２４（ａ）に示すように、Ｐ型半導体基板１０１上にＰ型エピタキシャル層１０２が積層され、その表面にＮウェルＮＷ１０１及びＰウェルＰＷ１０１が形成されている。また、ＮウェルＮＷ１０１及びＰウェルＰＷ１０１の境界における表面にはＮ＋拡散層ＮＤ１０２が形成されている。
【０００４】
ＮウェルＮＷ１０１の表面においては、Ｎ＋拡散層ＮＤ１０２と離間してＮ＋拡散層ＮＤ１０１が形成され、Ｎ＋拡散層ＮＤ１０２とＮ＋拡散層ＮＤ１０１との間にＰ＋拡散層ＰＤ１０１が形成されている。これらの拡散層は素子分離絶縁膜ＳＴＩにより互いに絶縁分離されている。
【０００５】
一方、ＰウェルＰＷ１０１の表面においては、Ｎ＋拡散層ＮＤ１０２と離間してＮ＋拡散層ＮＤ１０３が形成され、更に離間してＰ＋拡散層ＰＤ１０２が形成されている。Ｎ＋拡散層ＮＤ１０３とＰ＋拡散層ＰＤ１０２とは、他の素子分離絶縁膜ＳＴＩにより絶縁分離されている。また、Ｎ＋拡散層ＮＤ１０２及びＮ＋拡散層ＮＤ１０３間のＰ型エピタキシャル層１０２上には、ゲート絶縁膜（図示せず）を介して導電膜１０４が形成されており、この導電膜１０４をゲート電極とし、Ｎ＋拡散層ＮＤ１０３をソースとし、Ｎ＋拡散層ＮＤ１０２をドレインとするＮチャネルＭＯＳトランジスタＮＭＯＳが構成されている。
【０００６】
Ｎ＋拡散層ＮＤ１０１及びＰ＋拡散層ＰＤ１０１には、入出力パッドＩ／Ｏが接続され、導電膜１０４、Ｎ＋拡散層ＮＤ１０３及びＰ＋拡散層ＰＤ１０２は接地端子ＧＮＤに接続されている。
【０００７】
このように構成された静電保護回路においては、図２４（ｂ）に示すように、Ｐ＋拡散層ＰＤ１０１とＮウェルＮＷ１０１とＰウェルＰＷ１０１とによりトランジスタＴｒ１０１が構成され、ＮウェルＮＷ１０１とＰウェルＰＷ１０１とＮ＋拡散層ＮＤ１０３とによりトランジスタＴｒ１０２が構成されている。即ち、Ｐ＋拡散層ＰＤ１０１とＮウェルＮＷ１０１とＰウェルＰＷ１０１とＮ＋拡散層ＮＤ１０３とによりサイリスタが構成されている。また、ＮウェルＮＷ１０１及びＰウェルＰＷ１０１には、各々抵抗Ｒｎｗ及びＲｐｗが寄生している。
【０００８】
そして、入出力パッドＩ／Ｏへ接地端子ＧＮＤに対して正極のサージが印加されると、トランジスタＮＭＯＳのドレイン（Ｎ＋拡散層ＮＤ１０２）及びチャネル（ＰウェルＰＷ１０１）との間で降伏（ブレークダウン）が生じ、トリガ電流ＩｔｒｉｇがＮ＋拡散層ＮＤ１０１からＮウェルＮＷ１０１、Ｎ＋拡散層ＮＤ１０２、ＰウェルＰＷ１０１を経由して接地端子ＧＮＤまで流れる。これらの結果、ＮウェルＮＷ１０１に寄生する寄生抵抗ＲｎｗによってＮウェルＮＷ１０１の電位が入出力パッドＩ／Ｏの電位より低下し、ＰウェルＰＷ１０１に寄生する寄生抵抗ＲｐｗによってＰウェルＰＷ１０１の電位が接地端子ＧＮＤの電位より上昇し、Ｐ＋拡散層ＰＤ１０１とＮウェルＮＷ１０１とＰウェルＰＷ１０１とＮ＋拡散層ＮＤ１０３とにより構成されたサイリスタがオン状態になる。従って、大きな電流Ｉｓｃｒが入出力パッドＩ／Ｏから接地端子ＧＮＤへ流れる。このため、入出力パッドＩ／Ｏに印加されたサージは、内部回路に印加されることなく接地端子ＧＮＤへと逃がされる。
【０００９】
このような静電保護回路は、例えば特開平１０−５０４９４号公報、特開平１０−３１３１１０号公報、米国特許第５４６５１８９号及び「1990 Symposium on VLSI Technology 6B-5 p.75-76」に記載されている。
【００１０】
また、図２５（ａ）及び（ｂ）は他の従来の静電保護回路の構造を示す図であり、（ａ）は断面図、（ｂ）は等価回路図である。この従来の静電保護回路は、例えば米国特許第５４６５１８９号に記載されている。図２５（ａ）及び（ｂ）に示すように、この従来の静電保護回路においては、Ｎ＋拡散層ＮＤ１０１が入出力パッドＩ／Ｏではなく、電源端子ＶＤＤに接続されている。そして、入出力パッドＩ／ＯはＰ＋拡散層ＰＤ１０１のみに接続されている。この従来の静電保護回路における上記以外の構成は、図２４（ａ）及び（ｂ）に示す従来の静電保護回路と同じである。
【００１１】
しかしながら、上述の従来の静電保護回路においては、サイリスタのアノードとカソードとの間にトランジスタＮＭＯＳのドレイン（Ｎ＋拡散層ＮＤ１０２）が存在しているため、ゲート長が０．１８μｍ世代の技術を適用した場合においてもアノード−カソード間の距離Ｌｓｃｒが２乃至３μｍ程度と比較的長くなり、十分なＥＳＤ耐性が得られないという問題点がある。これは、サイリスタの放電能力が距離Ｌｓｃｒの増加に伴って低下するからである。
【００１２】
図２６（ａ）及び（ｂ）は更に他の従来の静電保護回路の構造を示す図であり、（ａ）は断面図、（ｂ）は等価回路図である。図２６（ａ）及び（ｂ）に示すように、この従来の静電保護回路においては、図２５（ａ）及び（ｂ）に示す従来の静電保護回路と比較して、トランジスタＮＭＯＳ及びＰ＋拡散層ＰＤ１０２の替わりにＮ＋拡散層ＮＤ１０４が設けられており、Ｐ＋拡散層ＰＤ１０１とＮ＋拡散層ＮＤ１０４との間に素子分離絶縁膜ＳＴＩが設けられている。Ｎ＋拡散層ＮＤ１０４は接地端子ＧＮＤに接続されている。また、ＮウェルＮＷ１０１は、Ｐ＋拡散層ＰＤ１０１とＮ＋拡散層ＮＤ１０４との間の素子分離絶縁膜ＳＴＩの下方まで延出している。この従来の静電保護回路における上記以外の構成は、図２５（ａ）及び（ｂ）に示す従来の静電保護回路と同じである。
【００１３】
図２６（ａ）及び（ｂ）に示す従来の静電保護回路においては、ＮウェルＮＷ１０１とＰウェルＰＷ１０１との境界にＮ＋拡散層が設けられていないため、アノード−カソード間の距離Ｌｓｃｒを短くすることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。図２４（ａ）及び（ｂ）並びに図２５（ａ）及び（ｂ）に示す静電保護回路においては、ＭＯＳトランジスタＮＭＯＳのドレインであるＮ＋拡散層１０２とＰウェルＰＷ１０１との境界におけるブレークダウン電圧が、サイリスタのトリガ電圧（Ｖｔｒｉｇ）となる。この場合、ＭＯＳトランジスタＮＭＯＳの構造を調整することにより、ブレークダウン電圧を調整し、サイリスタのトリガ電圧を入出力パッドＩ／Ｏに接続されている被保護回路（図示せず）の破壊電圧よりも低く設定することができる。しかしながら、距離Ｌｓｃｒが大きいため、サイリスタの放電能力が低く、所望のＥＳＤ耐圧を得るためには、サイリスタのサイズを大きくしなくてはならない。この結果、保護回路の寄生容量が大きくなり、高速インターフェース回路には適用できなくなる。
【００１５】
また、図２６（ａ）及び（ｂ）に示す静電保護回路においては、前述の如く、距離Ｌｓｃｒを短くすることができる。しかしながら、この静電保護回路においては、ＮウェルＮＷ１０１とＰウェルＰＷ１０１との境界におけるブレークダウン電圧が、サイリスタのトリガ電圧（Ｖｔｒｉｇ）を決定する。ＮウェルとＰウェルとの境界においては、ブレークダウン電圧が数十Ｖと高いため、サイリスタのトリガ電圧を被保護回路の破壊電圧よりも小さくすることができない。このため、ブレークダウンが発生して保護回路が機能する前に、被保護回路が破壊されてしまう。
【００１６】
このように、従来の静電保護回路においては、距離Ｌｓｃｒを小さくして放電能力を高めることとトリガ電圧（Ｖｔｒｉｇ）を低くすることとの両立が困難である。しかしながら、近時、半導体集積回路には０．１０μｍのＣＭＯＳテクノロジーが採用されており、この半導体集積回路を構成するＭＯＳトランジスタのゲート酸化膜の厚さは２ｎｍ未満となっている。このため、このような半導体集積回路を保護するためには、従来よりも放電能力が大きくトリガ電圧が低い静電保護回路が必要とされている。
【００１７】
本発明はかかる問題点に鑑みてなされたものであって、高い放電能力と低いトリガ電圧とを両立することができる半導体集積回路の静電保護回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る半導体集積回路の静電保護回路は、第１導電型の半導体基板と、この半導体基板に形成された第２導電型ウェルと、この第２導電型ウェルに形成された第１の第１導電型拡散層及び第１の第２導電型拡散層と、前記第２導電型ウェル以外の前記半導体基板に形成された第２の第２導電型拡散層と、２端子を有しこの２端子間に一定値以上の電圧が印加されると電流が流れるトリガ素子とを有し、前記第１の第１導電型拡散層はパッドと接続され、前記トリガ素子の１端子は前記第１の第２導電型拡散層に配線を介して接続されると共に他端子は基準電圧端子に接続され、前記第２の第２導電型拡散層は基準電圧端子に接続され、前記第１の第１導電型拡散層、前記第２導電型ウェル、前記第１導電型の半導体基板、及び前記第２の第２導電型拡散層により前記パッドと前記基準電圧端子との間にサイリスタが構成され、前記パッドと前記基準電圧端子との間に静電気が印加されたとき、前記パッドから前記基準電圧端子へ前記第１の第１導電型拡散層と前記第２導電型ウェルと前記第１の第２導電型拡散層と前記トリガ素子とを経由してトリガ電流を流すことにより前記サイリスタを動作させるようにしたことを特徴とする。
【００１９】
本発明においては、パッドに基準電圧端子に対して正極のサージが印加されると、第１の第１導電型拡散層、第２導電型ウェル、第１の第２導電型拡散層及び配線を通じて、トリガ素子に電圧が印加される。これにより、トリガ素子にトリガ電流が流れる。この結果、このトリガ電流が、第１の第１導電型拡散層、第２導電型ウェル及び第１導電型の半導体基板からなるトランジスタのベース電流となり、このトランジスタがオン状態になる。これにより、第１の第１導電型拡散層、第２導電型ウェル、第１導電型の半導体基板及び第２の第２導電型拡散層からなるサイリスタがオン状態になり、静電サージによる大きな電流が基準電圧端子に向かって流れる。これにより、パッドに印加されたサージを逃がすことができる。
【００２０】
本発明においては、トリガ素子と前記第１の第２導電型拡散層とを配線により接続しているため、トリガ素子をサイリスタの外部に配置することができる。これにより、サイリスタのベース長、即ち、距離Ｌｓｃｒを短くすることができ、ＥＳＤの放電能力を向上させることができる。また、サイリスタのトリガ電圧をトリガ素子の特性によって決定することができ、トリガ素子をサイリスタとは無関係に設計することができるため、トリガ電圧を任意に設定することができる。この結果、高い放電能力と低いトリガ電圧とを両立することができる。この結果、パッドに印加される信号電圧として広範囲な電圧範囲をとることができると共に、０．１０μｍ世代の極薄ゲート酸化膜を備えた被保護回路を使用する場合においても、トリガ電圧を被保護回路の破壊電圧よりも低く設定することにより、この被保護回路を保護することができる。また、サイリスタのサイズを小さくすることができるため、寄生容量を低減することができ、高速インターフェース回路に対応できる。
【００２１】
また、本発明においては、パッドをトリガ素子に直接接続せずに、第１の第１導電型拡散層、第２導電型ウェル及び第１の第２導電型拡散層を介してトリガ素子に接続しているため、サイリスタがオン状態となる前にトリガ素子が破壊される虞がない。また、パッドからトリガ素子に直接電流を流した場合、この電流はサイリスタを構成するトランジスタを通過しないため、このトランジスタのベース電流にはならないが、本発明においては、パッドからトランジスタのベースを介してトリガ素子に電流が流れるため、パッドにサージ電圧が印加されたときに、サイリスタを確実にオン状態にすることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施例に係る半導体集積回路の静電保護回路について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係る静電保護回路の構造を示す断面図、図２（ａ）はその等価回路図、（ｂ）はそのレイアウト図である。
【００２３】
本実施例においては、図１及び図２（ｂ）に示すように、Ｐ型半導体基板１上にＰ型エピタキシャル層２が積層され、Ｐ型エピタキシャル層２の表面にＮウェル（第１の第２導電型ウェル）ＮＷ１が形成されている。ＮウェルＮＷ１の両端部及び中央部には、ＳＴＩ（Shallow Trench Isolation）による素子分離絶縁膜ＳＴＩ１乃至ＳＴＩ３が形成されている。そして、ＮウェルＮＷ１の表面において、素子分離絶縁膜ＳＴＩ１及びＳＴＩ２により区画された領域にＮ＋拡散層（第１の第２導電型拡散層）ＮＤ１が形成され、素子分離絶縁膜ＳＴＩ２及びＳＴＩ３により区画された領域にＰ＋拡散層（第１の第１導電型拡散層）ＰＤ１が形成されている。Ｎ＋拡散層ＮＤ１及びＰ＋拡散層ＰＤ１上には、夫々シリサイド層Ｓ１及びＳ２が形成されている。
【００２４】
また、素子分離絶縁膜ＳＴＩ３の下にＮウェルＮＷ１と隣接するようにしてＰウェル（第１の第１導電型ウェル）ＰＷ１が形成され、Ｐ型エピタキシャル層２の表面で素子分離絶縁膜ＳＴＩ３から離間した領域にＰウェル（第２の第１導電型ウェル）ＰＷ２が形成されている。ＰウェルＰＷ２の両端部には、ＳＴＩによる素子分離絶縁膜ＳＴＩ４及びＳＴＩ５が形成されている。そして、素子分離絶縁膜ＳＴＩ４及びＳＴＩ５により区画された領域にＰ＋拡散層（第２の第１導電型拡散層）ＰＤ２が形成され、素子分離絶縁膜ＳＴＩ３及びＳＴＩ４により区画された領域に、エクステンション構造のＮチャネルＭＯＳトランジスタＮＭＯＳが形成されている。即ち、夫々素子分離絶縁膜ＳＴＩ３及びＳＴＩ４に隣接するようにしてＮ＋拡散層ＮＤ２及びＮＤ３が形成され、更に、夫々これらに隣接するようにしてＮ型拡散層ＮＤ５及びＮＤ６が形成されている。Ｎ＋拡散層ＮＤ２及びＮＤ３上には、夫々シリサイド層Ｓ３及びＳ４が形成され、Ｎ型拡散層ＮＤ５及びＮＤ６に挟まれたチャネル上には、ゲート絶縁膜３及びゲート電極４が積層されている。チャネル長は、例えば０．２μｍである。ゲート電極４の側方には、サイドウォール５が形成され、ゲート電極４上には、シリサイド層Ｓ６が形成されている。また、Ｐ＋拡散層ＰＤ２上には、シリサイド層Ｓ５が形成されている。シリサイド層Ｓ１乃至Ｓ６は、例えばコバルトシリサイド又はチタンシリサイド等から構成されている。
【００２５】
そして、全面に層間絶縁膜（図示せず）が積層され、この層間絶縁膜に形成されたコンタクトホールを介して、シリサイド層Ｓ１及びＳ４に電源電位ＶＤＤ、例えば１．５Ｖが供給されている。即ち、シリサイド層Ｓ１とＳ４とは金属配線Ｍ１によって相互に接続されている。また、シリサイド層Ｓ３、Ｓ５及びＳ６に接地端子ＧＮＤが接続され、シリサイド層Ｓ２に入出力パッドＩ／Ｏが接続されている。入出力パッドＩ／Ｏには内部回路（被保護回路）が接続されている。即ち、入出力パッドＩ／Ｏは、Ｐ＋拡散層ＰＤ１、ＮウェルＮＷ１、Ｎ＋拡散層ＮＤ１及び金属配線Ｍ１を介してトリガ素子であるＭＯＳトランジスタＮＭＯＳに接続されている。なお、金属配線とは純金属又は合金からなる配線をいう。また、金属配線には、例えば、アルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる配線が使用される。
【００２６】
このようにして構成された本実施例の静電保護回路においては、図２（ａ）に示すように、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰウェルＰＷ１及びＰ型エピタキシャル層２とによりトランジスタＴｒ１が構成され、ＮウェルＮＷ１とＰウェルＰＷ１及びＰ型エピタキシャル層２とＮ＋拡散層ＮＤ２とによりトランジスタＴｒ２が構成されている。即ち、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰウェルＰＷ１及びＰ型エピタキシャル層２とＮ＋拡散層ＮＤ２とによりサイリスタが構成されている。また、ＮウェルＮＷ１及びＰウェルＰＷ２には、夫々抵抗Ｒｎｗ及びＲｐｗが寄生している。
【００２７】
次に、上述のように構成された第１の実施例の動作について、図１及び２を参照して説明する。入出力パッドＩ／Ｏに接地ＧＮＤに対して正極の静電サージが印加されると、ＭＯＳトランジスタＮＭＯＳのドレイン拡散層（Ｎ＋拡散層ＮＤ３及びＮ型拡散層ＮＤ６）及びチャネル（Ｐ型エピタキシャル層２）間で降伏（ブレークダウン）が生じる。この結果、Ｐ＋拡散層ＰＤ１、ＮウェルＮＷ１、Ｎ＋拡散層ＮＤ１、ドレイン拡散層（Ｎ＋拡散層ＮＤ３及びＮ型拡散層ＮＤ６）、チャネル（Ｐ型エピタキシャル層２）を経路とするトリガ電流Ｉｔｒｉｇが流れる。ＩｔｒｉｇはＰ＋拡散層ＰＤ１、ＮウェルＮＷ１、ＰウェルＰＷ１で構成されるＰＮＰトランジスタのエミッターベース間に電流パスを生じさせる。従って、トリガ素子となるＭＯＳトランジスタＮＭＯＳがブレークダウンすると同時に、前記ＰＮＰトランジスタがオン状態となる。ＰＮＰトランジスタがオン状態となると、ＮウェルＮＷ１、ＰウェルＰＷ１、Ｎ＋拡散層ＮＤ２で構成されるＮＰＮトランジスタがオン状態となる。その結果、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰウェルＰＷ１及びＰ型エピタキシャル層２とＮ＋拡散層ＮＤ２とにより構成された寄生サイリスタがオン状態になる。従って、大きな電流Ｉｓｃｒが入出力パッドＩ／Ｏから接地ＧＮＤへ流れる。このため、入出力パッドＩ／Ｏに印加されたサージは、内部回路にストレスを加えることなく接地端子ＧＮＤへと逃がされる。
【００２８】
このような第１の実施例においては、被保護回路としての半導体集積回路（ＩＣ）が通常動作する際の寄生容量は、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１との境界のみに存在し、この境界の面積は極めて小さい。従って、数ギガ（ｂｐｓ）の高速動作が可能となる。また、ＭＯＳトランジスタＮＭＯＳをＮ＋拡散層ＮＤ１に金属配線Ｍ１により接続しているため、ＭＯＳトランジスタＮＭＯＳを任意の位置に形成することができ、電流Ｉｓｃｒが流れるＰ＋拡散層ＰＤ１とＰウェルＰＷ１との間の距離を、ＮウェルＮＷ１の深さよりも短くすることができる。即ち、従来２乃至３μｍ程度としている距離Ｌｓｃｒを０．６μｍ程度と短縮することができる。このため、サイリスタの能力が高く、小さいサイズで高いＥＳＤ耐性が得られる。
【００２９】
次に、第１の実施例に係る静電保護回路を製造する方法について説明する。図３（ａ）乃至（ｃ）並びに図４（ａ）及び（ｂ）は第１の実施例に係る静電保護回路を製造する方法を工程順に示す断面図である。
【００３０】
先ず、図３（ａ）に示すように、Ｐ型エピタキシャル層２が予め積層されたＰ型半導体基板１の表面に選択的にＳＴＩにより素子分離絶縁膜ＳＴＩ１乃至ＳＴＩ５を形成する。
【００３１】
次に、図３（ｂ）に示すように、素子分離絶縁膜ＳＴＩ３の中心下方から素子分離絶縁膜ＳＴＩ１の下方まで延びるＮウェルＮＷ１、素子分離絶縁膜ＳＴＩ３の下方でＮウェルＮＷ１とは反対側の半分の領域に収まるＰウェルＰＷ１及び素子分離絶縁膜ＳＴＩ４の下方から素子分離絶縁膜ＳＴＩ５の下方まで延びるＰウェルＰＷ２をイオン注入により、夫々選択的に形成する。ＮウェルＮＷ１及びＰウェルＰＷ１における不純物濃度は、例えば５×１０１７ｃｍ−３程度である。
【００３２】
その後、図３（ｃ）に示すように、Ｐ型エピタキシャル層２上で素子分離絶縁膜ＳＴＩ３及びＳＴＩ４により区画された素子形成領域に選択的にゲート絶縁膜３及びゲート電極４を積層する。続いて、ゲート電極４及びゲート絶縁膜３をマスクとして、素子形成領域内にイオン注入することにより、Ｎ型拡散層ＮＤ５及びＮＤ６を形成する。このイオン注入では、例えば砒素イオンを５ｋｅＶの加速エネルギ且つ５×１０１４（個／ｃｍ２）のドーズ量で注入する。
【００３３】
続いて、図４（ａ）に示すように、イオン注入により、素子分離絶縁膜ＳＴＩ１及びＳＴＩ２間にＮ＋拡散層ＮＤ１を、素子分離絶縁膜ＳＴＩ２及びＳＴＩ３間にＰ＋拡散層ＰＤ１を、素子分離絶縁膜ＳＴＩ４及びＳＴＩ５間にＰ＋拡散層ＰＤ２を、夫々形成する。Ｎ＋拡散層ＮＤ１の形成では、例えば砒素イオンを１０ｋｅＶの加速エネルギ且つ５×１０１５（個／ｃｍ２）のドーズ量で注入し、Ｐ＋拡散層ＰＤ１及びＰＤ２の形成では、例えばボロンイオンを５ｋｅＶの加速エネルギ且つ５×１０１５（個／ｃｍ２）のドーズ量で注入する。
【００３４】
次いで、図４（ｂ）に示すように、Ｎ＋拡散層ＮＤ１上にコバルトシリサイド膜Ｓ１を、Ｐ＋拡散層ＰＤ１上にコバルトシリサイド膜Ｓ２を、Ｎ＋拡散層ＮＤ２上にコバルトシリサイド膜Ｓ３を、Ｎ＋拡散層ＮＤ３上にコバルトシリサイド膜Ｓ４を、Ｐ＋拡散層ＰＤ２上にコバルトシリサイド膜Ｓ５を、ゲート電極４上にコバルトシリサイド膜Ｓ６を、夫々形成する。更に、全面に層間絶縁膜（図示せず）を形成し、これにコンタクトホールを形成し、配線等を形成することにより、コバルトシリサイド膜Ｓ２に入出力パッドＩ／Ｏを接続し、コバルトシリサイド膜Ｓ１及びＳ４に、例えば１．５Ｖの電源電位が供給される電源端子ＶＤＤを接続し、コバルトシリサイド膜Ｓ３、Ｓ５及びＳ６に接地端子ＧＮＤを接続する。このようにして、第１の実施例に係る静電保護回路を製造することができる。
【００３５】
次に、本発明の第２の実施例について説明する。図５（ａ）は本実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。なお、図５（ａ）においては、図１に示されているような素子分離絶縁膜、シリサイド層、ゲート絶縁膜及びサイドウォールは図示を省略されている。
【００３６】
本実施例においては、図５（ａ）及び（ｂ）に示すように、Ｐ型半導体基板１上にＰ型エピタキシャル層２が積層され、その表面にＮウェルＮＷ１が形成されている。ＮウェルＮＷ１の両端部及び中央部には、素子分離絶縁膜（図示せず）が形成されている。そして、ＮウェルＮＷ１の表面において、素子分離絶縁膜により区画された２の領域に夫々Ｎ＋拡散層ＮＤ１及びＰ＋拡散層ＰＤ１が形成されている。
【００３７】
また、Ｐ型エピタキシャル層２の表面におけるＮウェルＮＷ１の外側には、Ｐ＋拡散層ＰＤ１と共にＮ＋拡散層ＮＤ１を挟むような位置に、Ｎ＋拡散層ＮＤ３が形成されており、Ｎ＋拡散層ＮＤ１と共にＮ＋拡散層ＮＤ３を挟むような位置にはＮ＋拡散層ＮＤ２が形成されている。Ｎ＋拡散層ＮＤ２及びＮＤ３はＭＯＳトランジスタＮＭＯＳのソース拡散層及びドレイン拡散層となっており、Ｎ＋拡散層ＮＤ２及びＮＤ３の間の領域はチャネルとなっている。チャネル長は、例えば０．２μｍである。そして、このチャネル領域上にはゲート絶縁膜（図示せず）が設けられ、このゲート絶縁膜上にはゲート電極４が設けられている。
【００３８】
一方、Ｐ型エピタキシャル層２の表面におけるＮウェルＮＷ１の外側には、Ｎ＋拡散層ＮＤ１と共にＰ＋拡散層ＰＤ１を挟むような位置に、Ｎ＋拡散層ＮＤ７が設けられており、Ｐ＋拡散層ＰＤ１と共にＮ＋拡散層ＮＤ７を挟むような位置には、Ｐ＋拡散層ＰＤ２が設けられている。Ｎ＋拡散層ＮＤ１、ＮＤ２、ＮＤ３及びＮＤ７並びにＰ＋拡散層ＰＤ１及びＰＤ２上には、夫々シリサイド層（図示せず）が形成されている。
【００３９】
そして、全面に層間絶縁膜（図示せず）が積層され、この層間絶縁膜に形成されたコンタクトホールを介して、Ｎ＋拡散層ＮＤ１及びＮＤ３に電源端子ＶＤＤが接続され、Ｎ＋拡散層ＮＤ１とＮ＋拡散層ＮＤ３とは、金属配線Ｍ１により相互に接続されている。また、ＮＤ３ゲート電極４、Ｎ＋拡散層ＮＤ２、Ｎ＋拡散層ＮＤ７及びＰ＋拡散層ＰＤ２は接地端子ＧＮＤへ接続され、Ｐ＋拡散層ＰＤ１に入出力パッドＩ／Ｏが接続されている。入出力パッドＩ／Ｏには内部回路（被保護回路）が接続されている。なお、Ｐ型エピタキシャル層２の表面におけるＮウェルＮＷ１以外の領域の一部には、Ｐウェルが形成されていてもよい。
【００４０】
このようにして構成された本実施例の静電保護回路においては、図５（ｂ）に示すように、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰ型エピタキシャル層２とによりトランジスタＴｒ１が構成され、ＮウェルＮＷ１とＰ型エピタキシャル層２とＮ＋拡散層ＮＤ２とによりトランジスタＴｒ２が構成されている。即ち、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰ型エピタキシャル層２とＮ＋拡散層ＮＤ７とによりサイリスタが構成されている。また、ＮウェルＮＷ１及びＰ型エピタキシャル層２には、夫々抵抗Ｒｎｗ及びＲｐｗが寄生している。
【００４１】
本第２実施例の動作について、図５（ａ）及び（ｂ）を参照して説明する。入出力パッドＩ／Ｏに接地ＧＮＤに対して正極の静電サージが印加されると、ＭＯＳトランジスタＮＭＯＳのドレイン拡散層（Ｎ＋拡散層ＮＤ３）及びチャネル（Ｐ型エピタキシャル層２）間で降伏（ブレークダウン）が生じる。この結果、Ｐ＋拡散層ＰＤ１、ＮウェルＮＷ１、Ｎ＋拡散層ＮＤ１、金属配線Ｍ１、ドレイン拡散層（Ｎ＋拡散層ＮＤ３）、チャネル（Ｐ型エピタキシャル層２）を経路とするトリガ電流Ｉｔｒｉｇが流れる。ＩｔｒｉｇはＰ＋拡散層ＰＤ１、ＮウェルＮＷ１、Ｐ型エピタキシャル層２で構成されるＰＮＰトランジスタのエミッターベース間に電流パスを生じさせる。従って、トリガ素子となるＭＯＳトランジスタＮＭＯＳがブレークダウンすると、同時に前記ＰＮＰトランジスタがオン状態となる。ＰＮＰトランジスタがオン状態となると、ＮウェルＮＷ１、Ｐ型エピタキシャル層２、Ｎ＋拡散層ＮＤ７で構成されるＮＰＮトランジスタがオン状態となる。その結果、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰ型エピタキシャル層２とＮ＋拡散層ＮＤ７とにより構成された寄生サイリスタがオン状態になる。従って、大きな電流Ｉｓｃｒが入出力パッドＩ／Ｏから接地ＧＮＤへ流れる。このため、入出力パッドＩ／Ｏに印加されたサージは、内部回路にストレスを加えることなく接地端子ＧＮＤへと逃がされる。
【００４２】
本実施例においては、前述の第１の実施例と異なり、ＭＯＳトランジスタＮＭＯＳのソース（Ｎ＋拡散層ＮＤ２）とサイリスタのカソード（Ｎ＋拡散層ＮＤ７）とが共通ではないので、ＭＯＳトランジスタＮＭＯＳを配置する位置の自由度が高く、レイアウト設計の自由度が増大する。
【００４３】
次に、本発明の第３の実施例について説明する。図６（ａ）は本実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。なお、図６（ａ）においては、図５（ａ）と同様に、図１に示されているような素子分離絶縁膜、シリサイド層、ゲート絶縁膜及びサイドウォールは図示を省略されている。
【００４４】
本実施例においては、図６（ａ）及び（ｂ）に示すように、前述の第２の実施例と比較して、Ｐ型エピタキシャル層２の表面におけるＮ＋拡散層ＮＤ７とＰ＋拡散層ＰＤ２との間にＮウェルＮＷ２が設けられ、このＮウェルＮＷ２の表面にＮ＋拡散層ＮＤ８が形成されている。Ｎ＋拡散層ＮＤ８の表面にはシリサイド層（図示せず）が形成され、このシリサイド層に入出力パッドＩ／Ｏが接続されている。即ち、入出力パッドＩ／ＯはＰ＋拡散層ＰＤ１及び内部回路（図示せず）の他に、Ｎ＋拡散層ＮＤ８にも接続されている。Ｐ＋拡散層ＰＤ２及びＰ型エピタキシャル層２とＮウェルＮＷ２及びＮ＋拡散層ＮＤ８とにより、ＰＮ接合ダイオードＤ７が形成されている。本実施例における上記以外の構成は、前述の第２の実施例と同様である。
【００４５】
本第３実施例の動作について、図６（ａ）及び（ｂ）を参照して説明する。入出力パッドＩ／Ｏに接地ＧＮＤに対して正極の静電サージが印加された場合は、前述の第２の実施例と同様な動作により、静電サージは接地端子ＧＮＤへ逃がされ、内部回路を保護することができる。また、入出力パッドＩ／Ｏへ接地端子ＧＮＤに対して負極の静電サージが印加された場合には、Ｐ＋拡散層ＰＤ２及びＰ型エピタキシャル層２とＮウェルＮＷ２及びＮ＋拡散層ＮＤ８とにより形成されているＰＮ接合ダイオードＤ７がオン状態となり、この負極の静電サージがＰＮ接合ダイオードＤ７を通じて接地端子ＧＮＤへ逃がされ、負極の静電サージからも内部回路を保護することができる。
【００４６】
また、サイリスタのカソードであるＮ＋拡散層ＮＤ７とＮＰＮトランジスタのベースコンタクトであるＰ＋拡散層ＰＤ２との間にＮウェルＮＷ２を配置し、両者を離すことにより、ＮＰＮトランジスタの性能を向上させることもできる。
【００４７】
次に、本発明の第４の実施例について説明する。図７（ａ）は本実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。なお、図７（ａ）においても、図５（ａ）及び図６（ａ）と同様に、図１に示されているような素子分離絶縁膜、シリサイド層、ゲート絶縁膜及びサイドウォールは図示を省略されている。
【００４８】
本実施例においては、図７（ａ）及び（ｂ）に示すように、前述の第３の実施例と比較して、Ｎ＋拡散層ＮＤ２とゲート電極４との間に抵抗Ｒ１が接続されており、Ｎ＋拡散層ＮＤ３とゲート電極４との間にキャパシタＣ１が接続されている。即ち、ＭＯＳトランジスタＮＭＯＳにおいて、ソース領域及びドレイン領域とゲート電極との間に、夫々抵抗及びキャパシタが設けられている。本実施例における上記以外の構成は、前述の第３の実施例と同様である。
【００４９】
本実施例においては、前述の第３の実施例と比較して、ゲート−ドレイン間の容量結合効果により、ＭＯＳトランジスタＮＭＯＳのブレークダウン電圧を低減することができる。これにより、サイリスタのトリガ電圧Ｖｔｒｉｇを下げることができ、内部回路をより確実に保護することができる。
【００５０】
次に、本発明の第５の実施例について説明する。図８（ａ）は本実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。なお、図８（ａ）においても、素子分離絶縁膜、シリサイド層、ゲート絶縁膜及びサイドウォールは図示を省略されている。
【００５１】
本実施例においては、図８（ａ）及び（ｂ）に示すように、前述の第４の実施例と比較して、抵抗Ｒ１及びキャパシタＣ１の間のノードＮと、ゲート電極４との間に３個のインバータ９ａ、９ｂ及び９ｃが直列に設けられている。本実施例における上記以外の構成は、前述の第４の実施例と同様である。第５の実施例においても、第４の実施例と同様にＮＭＯＳのブレークダウン電圧を低減でき、トリガ電圧Ｖｔｒｉｇを下げることができる。なお、本実施例では、インバータを奇数段縦続接続しているが、このインバータ９ａ、９ｂ及び９ｃにより構成される回路を、抵抗Ｒ１とキャパシタＣ１との接続点に入力される信号を所定時間遅延させる遅延回路に置き換えることができる。
【００５２】
次に、本発明の第６の実施例について説明する。図９（ａ）は本実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。なお、図９（ａ）においても、素子分離絶縁膜、シリサイド層、ゲート絶縁膜及びサイドウォールは図示を省略されている。
【００５３】
本実施例においては、図９（ａ）及び（ｂ）に示すように、前述の第３の実施例と比較して、第３の実施例におけるＮウェルＮＷ１（図６（ａ）参照）が、１方向に配列された３ヶ所のＮウェルＮＷ３、ＮＷ４及びＮＷ５に分割されている。そして、ＮウェルＮＷ３の表面にはＮ＋拡散層ＮＤ１及びＰ＋拡散層ＰＤ３が形成されており、ＮウェルＮＷ４の表面にはＮ＋拡散層ＮＤ９及びＰ＋拡散層ＰＤ４が形成されており、ＮウェルＮＷ５の表面にはＮ＋拡散層ＮＤ１０及びＰ＋拡散層ＰＤ１が形成されている。Ｎ＋拡散層ＮＤ１、Ｐ＋拡散層ＰＤ３、Ｎ＋拡散層ＮＤ９、Ｐ＋拡散層ＰＤ４、Ｎ＋拡散層ＮＤ１０及びＰ＋拡散層ＰＤ１はこの順に１列に配置されている。Ｐ＋拡散層ＰＤ３はＮ＋拡散層ＮＤ９に接続されており、Ｐ＋拡散層ＰＤ４はＮ＋拡散層ＮＤ１０に接続されている。本実施例においては、Ｐ＋拡散層ＰＤ４とＮウェルＮＷ４とによりＰＮ接合ダイオードＤ１０ａが形成され、Ｐ＋拡散層ＰＤ３とＮウェルＮＷ３とによりＰＮ接合ダイオードＤ１０ｂが形成されている。このＰＮ接合ダイオードＤ１０ａ及びＤ１０ｂは入出力パッドＩ／Ｏから電源端子ＶＤＤに向かう方向にのみ電流が流れるようになっている。また、ＮウェルＮＷ３、ＮＷ４、ＮＷ５には、夫々抵抗Ｒｎｗ３、Ｒｎｗ４、Ｒｎｗ５が寄生している。本実施例における上記以外の構成は、前述の第３の実施例と同様である。
【００５４】
本実施例においては、前述の第３の実施例と比較して、入出力パッドＩ／Ｏと電源端子ＶＤＤとの間に複数のダイオードが設けられているため、電源電圧が０Ｖへダウンしても、入出力パッドＩ／Ｏへ与えられる信号電圧がこれらのダイオードが導通する電圧以下であれば、入出力パッドＩ／Ｏから電源端子ＶＤＤに電流が流れることはなく、内部回路の誤動作を防止することができる。即ち、フェイルセーフ機能を実現できる。なお、ダイオードの個数は信号電圧レベルによって調整する必要がある。
【００５５】
次に、本発明の第７の実施例について説明する。本実施例は、前述の第６の実施例と第４の実施例を組み合わせた実施例である。本実施例においては、図９（ａ）に示す前述の第６の実施例と比較して、Ｎ＋拡散層ＮＤ２とゲート電極４との間に抵抗が接続されており、Ｎ＋拡散層ＮＤ３とゲート電極４との間にキャパシタが接続されている。即ち、ＭＯＳトランジスタＮＭＯＳにおいて、ソース領域及びドレイン領域とゲート電極との間に、夫々抵抗及びキャパシタが設けられている。本実施例における上記以外の構成は、前述の第６の実施例と同様である。
【００５６】
本実施例においては、前述の第６の実施例と比較して、ゲート−ドレイン間の容量結合効果により、ＭＯＳトランジスタＮＭＯＳのブレークダウン電圧を低減することができる。これにより、サイリスタのトリガ電圧Ｖｔｒｉｇを下げることができ、内部回路をより確実に保護することができる。
【００５７】
次に、本発明の第８の実施例について説明する。本実施例は、前述の第６の実施例と第５の実施例を組み合わせた実施例である。即ち、前述の第７の実施例と比較して、抵抗及びキャパシタの間と、ゲート電極４との間に３個のインバータが直列に設けられている。本実施例における上記以外の構成は、前述の第７の実施例と同様である。
【００５８】
次に、本発明の第９の実施例について説明する。本実施例は、前述の第３の実施例と比較して、ＮウェルＮＷ１を電源端子ＶＤＤへ接続していない点が異なっている。本実施例における上記以外の構成は前述の第３の実施例と同様である。本実施例においては、電源端子ＶＤＤと接地端子ＧＮＤとの間の静電サージ（ＥＳＤ）により、ＭＯＳトランジスタＮＭＯＳが破壊されることを防止できる。このため、ＭＯＳトランジスタＮＭＯＳを小さくできる。なお、本実施例においては、前述の第４の実施例と同様に、ＭＯＳトランジスタＮＭＯＳのソース領域及びドレイン領域とゲート電極との間に、夫々抵抗及びキャパシタを設けてもよい。また、前述の第５の実施例と同様に、前記抵抗及びキャパシタの間と、ゲート電極との間にインバータを設けてもよい。
【００５９】
次に、本発明の第１０の実施例について説明する。本実施例は、前述の第６の実施例と第９の実施例とを組み合わせた実施例である。即ち、前述の第６の実施例と比較して、ＮウェルＮＷ１を電源端子ＶＤＤへ接続していない点が異なっている。本実施例における上記以外の構成は前述の第６の実施例と同様である。これにより、電源端子ＶＤＤと接地端子ＧＮＤとの間の静電サージ（ＥＳＤ）により、ＭＯＳトランジスタＮＭＯＳが破壊されることを防止できる。このため、ＭＯＳトランジスタＮＭＯＳを小さくできる。なお、本実施例においては、前述の第７の実施例と同様に、ＭＯＳトランジスタＮＭＯＳのソース領域及びドレイン領域とゲート電極との間に、夫々抵抗及びキャパシタを設けてもよい。また、前述の第８の実施例と同様に、前記抵抗及びキャパシタの間と、ゲート電極との間にインバータを設けてもよい。
【００６０】
次に、本発明の第１１の実施例について説明する。図１０は本実施例に係る静電保護回路の構造を示す断面図、図１１（ａ）はその等価回路図、（ｂ）はそのレイアウト図である。
【００６１】
本実施例においては、図１０及び図１１（ｂ）に示すように、Ｐ型半導体基板１の表面に、Ｎウェル（第１の第２導電型ウェル）ＮＷ１、ＮＷ２及びＮＷ３が１方向に並ぶようにして形成され、更にＮウェルＮＷ１、ＮＷ２及びＮＷ３と接しこれらを取り囲むようにしてＰウェル（第１導電型ウェル）ＰＷが形成されている。ＮウェルＮＷ１、ＮＷ２及びＮＷ３並びにＰウェルＰＷの深さは、例えば互いに同程度である。
【００６２】
また、ＮウェルＮＷ１の表面にＰ＋拡散層（第１の第１導電型拡散層）ＰＤ１及びＮ＋拡散層（第１の第２導電型拡散層）ＮＤ１が形成され、ＮウェルＮＷ２の表面にＰ＋拡散層ＰＤ３及びＮ＋拡散層ＮＤ３が形成され、ＮウェルＮＷ３の表面にＰ＋拡散層ＰＤ４及びＮ＋拡散層ＮＤ４が形成されている。Ｐ＋拡散層ＰＤ１、Ｎ＋拡散層ＮＤ１、Ｐ＋拡散層ＰＤ３、Ｎ＋拡散層ＮＤ３、Ｐ＋拡散層ＰＤ４及びＮ＋拡散層ＮＤ４は、ＮウェルＮＷ１、ＮＷ２及びＮＷ３が並ぶ方向においてこの順で並ぶようにして配置されている。更に、ＰウェルＰＷの表面においてＮ＋拡散層ＮＤ１との間でＰ＋拡散層ＰＤ１を挟む位置にＮ＋拡散層（第２の第２導電型拡散層）ＮＤ２が形成され、更にＮウェルＮＷ１乃至ＮＷ３及びＮ＋拡散層ＮＤ２を取り囲むようにしてＰ＋拡散層（第２の第１導電型拡散層）ＰＤ２がＰウェルＰＷの表面に形成されている。従って、Ｐ＋拡散層ＰＤ２は平面視で、例えば「口」の字形であり、Ｎ＋拡散層ＮＤ２はこのＰ＋拡散層ＰＤ２とＮウェルＮＷ１との間の領域に位置している。そして、各ウェルの拡散層が形成されていない領域には、例えばＳＴＩ（Shallow Trench Isolation）による素子分離絶縁膜ＳＴＩが形成され、各拡散層上に、例えばＣｏＳｉ２又はＴｉＳｉ２等からなるシリサイド層Ｓが形成されている。
【００６３】
更に、全面に層間絶縁膜（図示せず）が積層され、この層間絶縁膜の各シリサイド層Ｓ上に形成されたコンタクトホールを介して、Ｎ＋拡散層ＮＤ４、Ｎ＋拡散層ＮＤ２及びＰ＋拡散層ＰＤ２は接地端子ＧＮＤへ接続され、Ｐ＋拡散層ＰＤ１に入出力パッドＩ／Ｏが接続され、Ｎ＋拡散層ＮＤ１とＰ＋拡散層ＰＤ３とが金属配線Ｍ２により互いに接続され、Ｎ＋拡散層ＮＤ３とＰ＋拡散層ＰＤ４とが金属配線Ｍ３により互いに接続されている。入出力パッドＩ／Ｏには内部回路（被保護回路）が接続されている。
【００６４】
このようにして構成された本実施例においては、図１１（ａ）に示すように、Ｐ＋拡散層ＰＤ３とＮウェルＮＷ２及びＮ＋拡散層ＮＤ３とによりＰＮ接合ダイオード（第２のダイオード）Ｄ２が構成され、Ｐ＋拡散層ＰＤ４とＮウェルＮＷ３及びＮ＋拡散層ＮＤ４とによりＰＮ接合ダイオード（第２のダイオード）Ｄ３が構成されている。そして、ダイオードＤ２及びＤ３によりトリガ素子が形成されている。また、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰウェルＰＷとによりＰＮＰトランジスタＴｒ１が構成され、ＮウェルＮＷ１とＰウェルＰＷとＮ＋拡散層ＮＤ２とによりＮＰＮトランジスタＴｒ２が構成されている。即ち、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰウェルＰＷとＮ＋拡散層ＮＤ２とによりサイリスタが構成されている。また、ＮウェルＮＷ１には、抵抗（第１の寄生抵抗）Ｒｎｗ１が寄生し、ＮウェルＮＷ２及びＮＷ３には、各々抵抗（第２の寄生抵抗）Ｒｎｗ２及びＲｎｗ３が寄生し、ＰウェルＰＷには、抵抗（第３の寄生抵抗）Ｒｐｗが寄生している。
【００６５】
次に、上述のように構成された第１１の実施例の動作について、図１０並びに図１１（ａ）及び（ｂ）を参照して説明する。入出力パッドＩ／Ｏへ接地端子ＧＮＤに対して正極の静電サージが印加されると、Ｐ＋拡散層ＰＤ１、ＮウェルＮＷ１、Ｎ＋拡散層ＮＤ１、金属配線Ｍ２、Ｐ＋拡散層ＰＤ３、ＮウェルＮＷ２、Ｎ＋拡散層ＮＤ３、金属配線Ｍ３、Ｐ＋拡散層ＰＤ４、ＮウェルＮＷ３及びＮ＋拡散層ＮＤ４からなるＰＮＰトランジスタのエミッタ−ベース間及び２個の直列順方向ダイオードを経路とするトリガ電流Ｉｔｒｉｇが流れる。ＩｔｒｉｇはＰ＋拡散層ＰＤ１、ＮウェルＮＷ１、ＰウェルＰＷで構成されるＰＮＰトランジスタのエミッターベース間に電流パスを生じさせる。従って、トリガ素子となるダイオードＤ２及びＤ３が導通すると同時に、前記ＰＮＰトランジスタがオン状態となる。ＰＮＰトランジスタがオン状態となると、ＮウェルＮＷ１、ＰウェルＰＷ、Ｎ＋拡散層ＮＤ２で構成されるＮＰＮトランジスタがオン状態となる。その結果、Ｐ＋拡散層ＰＤ１とＮウェルＮＷ１とＰウェルＰＷとＮ＋拡散層ＮＤ２とにより構成された寄生サイリスタがオン状態になる。従って、大きな電流Ｉｓｃｒが入出力パッドＩ／Ｏから接地端子ＧＮＤへ流れる。このため、入出力パッドＩ／Ｏに印加されたサージは、内部回路に印加されることなく接地端子ＧＮＤへ逃がされる。
【００６６】
このような第１１の実施例においては、ダイオードＤ２及びＤ３からなるトリガ素子が、金属配線Ｍ２を介して、ＰＮＰトランジスタＴｒ１のベースであるＮウェルＮＷ１及びＮ＋拡散層ＮＤ１に接続されているため、前記トリガ素子を任意の位置に形成することができ、電流Ｉｓｃｒが流れるＰ＋拡散層ＰＤ１とＰウェルＰＷとの間の距離を、ＮウェルＮＷ１及びＰウェルＰＷの深さよりも短くすることができる。これにより、従来２乃至３μｍ程度としている距離Ｌｓｃｒを０．６μｍ程度と短縮することができるため、距離Ｌｓｃｒの短縮によってサイリスタの放電能力を向上させることが可能なので、高いＥＳＤ耐性が得られる。被保護回路としての半導体集積回路（ＩＣ）が通常動作する際の保護素子による寄生容量は、直列接続されたＰ＋拡散層とＮウェルとの間の拡散容量である。本実施例においては、距離Ｌｓｃｒを小さくできるので、サイリスタの放電能力が向上し、Ｐ＋拡散層の面積は小さくても十分なＥＳＤ耐性を確保できるので、寄生容量の低容量化が可能となる。Ｐ＋拡散層の面積は、例えば１００μｍ２程度で十分である。そのときの寄生容量は高々１００ｆＦ程度となり、数Ｇｂｐｓの高速動作が可能となる。例えば、ＨＢＭ（Human Body Model）では４０００Ｖ、ＭＭ（Machine Model）では４００Ｖ、ＣＤＭ（Charged Device Model）では１０００Ｖ程度の高いＥＳＤ耐圧が得られる。
【００６７】
更に、トリガ電圧をトリガ素子（ダイオードＤ２及びＤ３）の特性を調整することによって任意に設定することができる。この結果、入出力パッドに印加される信号電圧として広範囲な電圧範囲をとることができる。
【００６８】
更にまた、ＭＯＳトランジスタを用いることなく、保護素子を構成できるので、内部回路を製造するための工程に保護素子のための工程を追加することなく製造することができる。つまり、内部回路を構成するＭＯＳトランジスタのゲート酸化膜を１９Å程度としても、静電保護回路内においてＭＯＳトランジスタのゲート絶縁膜を厚くするための工程が不要である。
【００６９】
なお、上述のような第１１の実施例に係る静電保護回路を製造する際には、各Ｎウェル及びＰウェルの不純物濃度は、例えば５×１０１７ｃｍ−３程度とすることができ、各Ｎ＋拡散層の形成では、例えば砒素イオンを１０ｋｅＶの加速エネルギ且つ５×１０１５（個／ｃｍ２）のドーズ量で注入し、各Ｐ＋拡散層の形成では、例えばボロンイオンを５ｋｅＶの加速エネルギ且つ５×１０１５（個／ｃｍ２）のドーズ量で注入することができるが、これらに限定されるものではない。
【００７０】
また、第１１の実施例では、ＰＮＰトランジスタのベースと接地端子ＧＮＤとの間に２個のＰＮ接合ダイオードが設けられているが、通常動作で入出力パッドＩ／Ｏに供給される信号電圧と各ＰＮ接合ダイオードの電圧降下との関係に応じてその数は適宜変更することができる。例えば、信号電圧が１．５Ｖ程度のときは、ＰＮ接合ダイオードの数は２個程度でよいが、信号電圧が２．５Ｖ程度となる場合には、ＰＮ接合ダイオードの数は４個程度必要となる。このように、ＰＮ接合ダイオードの最適数は、通常動作時における入出力パッドＩ／Ｏと接地端子ＧＮＤとの間のリーク電流を考慮して決定される。
【００７１】
次に、本発明の第１２の実施例について説明する。図１２は本発明の第１２の実施例に係る静電保護回路の構造を示す断面図、図１３（ａ）はその等価回路図、（ｂ）はそのレイアウト図である。なお、図１２及び図１３に示す第１２の実施例において、図１０及び図１１に示す第１１の実施例と同様の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００７２】
第１２の実施例においては、図１２及び図１３（ｂ）に示すように、半導体基板１の表面においてＮウェルＮＷ２との間でＮウェルＮＷ３を挟む位置にＮウェルＮＷ４がＮウェルＮＷ１乃至ＮＷ３及びＰウェルＰＷと同程度の深さで形成され、その表面にＮ＋拡散層ＮＤ５が形成されている。また、Ｎ＋拡散層ＮＤ５上には、シリサイド層Ｓが形成されている。Ｎ＋拡散層ＮＤ５には、層間絶縁膜（図示せず）に形成されたコンタクトホールを介して入出力パッドＩ／Ｏが接続されている。
【００７３】
このようにして構成された本実施例においては、図１３（ａ）に示すように、Ｐ＋拡散層ＰＤ２、ＰウェルＰＷ及びＰ型半導体基板１と、ＮウェルＮＷ４及びＮ＋拡散層ＮＤ５とによりＰＮ接合ダイオードＤ４が構成される。
【００７４】
このため、入出力パッドＩ／Ｏへ接地端子ＧＮＤに対して正極のサージが印加された場合には、第１１の実施例と同様の動作により、サージが接地端子ＧＮＤに逃がされ、接地端子ＧＮＤに対して負極のサージが入出力パッドＩ／Ｏへ印加された場合には、ＰＮ接合ダイオードＤ４が順バイアスされて負極サージが接地端子ＧＮＤに逃がされる。従って、正極及び負極のいずれのサージに対しても内部回路を保護することが可能である。
【００７５】
次に、本発明の第１３の実施例について説明する。図１４は本発明の第１３の実施例に係る静電保護回路の構造を示す等価回路図である。第１３の実施例においては、入出力パッドＩ／Ｏと内部回路１０とを接続する信号線と接地端子ＧＮＤへ接続される接地配線との間に、ＰＮ接合ダイオードＤ５及び保護回路１１が接続されている。また、電源端子ＶＤＤへ接続される電源配線と接地配線との間に、ＰＮ接合ダイオードＤ６及び保護回路１２が接続されている。内部回路１０は電源配線と接地配線との間に接続されている。保護回路１１及び１２の構造は、図１１（ａ）に示す第１１の実施例の構造と同様である。即ち、保護回路１１及び１２には、順方向に直列に接続されたＰＮ接合ダイオードＤ２及びＤ３並びＰＮＰトランジスタＴｒ１及びＮＰＮトランジスタＴｒ２が設けられ、更にこれらを構成するウェルに抵抗が寄生している。但し、保護回路１２においては、入出力パッドＩ／Ｏの代わりに電源配線が接続されている。また、ＰＮ接合ダイオードＤ５及びＤ６の構造は、第１２の実施例におけるＰＮ接合ダイオードＤ４の構造と同様である。
【００７６】
このように構成された第１３の実施例においては、入出力パッドＩ／Ｏへ接地端子ＧＮＤに対して正極又は負極のサージが印加された場合には、第１２の実施例と同様の動作により、サージが接地端子ＧＮＤに逃がされる。また、入出力パッドＩ／Ｏへ電源端子ＶＤＤに対して正極のサージが印加された場合には、保護回路１１が導通状態になると共に、ＰＮ接合ダイオードＤ６が順バイアスされる。このため、正極のサージは保護回路１１及びＰＮ接合ダイオードＤ６を介して電源端子ＶＤＤに逃がされる。更に、入出力パッドＩ／Ｏへ電源端子ＶＤＤに対して負極のサージが印加された場合には、ＰＮ接合ダイオードＤ５が順バイアスされると共に、保護回路１２が導通状態になる。このため、負極のサージはＰＮ接合ダイオードＤ５及び保護回路１２を介して電源端子ＶＤＤに逃がされる。従って、電源端子ＶＤＤに対する正極及び負極のいずれのサージに対しても内部回路を保護することが可能となる。
【００７７】
次に、本発明の第１４の実施例について説明する。第１４の実施例は、デジタル・アナログ混載回路に本発明を適用したものである。図１５は本発明の第１４の実施例に係る静電保護回路の構造を示す等価回路図である。第１４の実施例においては、アナログ処理を行う内部回路１０ａの保護用に、図１２と同様の構成のＰＮ接合ダイオードＤ５ａ及びＤ６ａ並びに保護回路１１ａ及び１２ａが設けられ、デジタル処理を行う内部回路１０ｄの保護用に、図１２と同様の構成のＰＮ接合ダイオードＤ５ｄ及びＤ６ｄ並びに保護回路１１ｄ及び１２ｄが設けられている。
【００７８】
また、内部回路１０ａはアナログ回路用の電源端子ＶＤＤａ及びアナログ回路用の接地端子ＧＮＤａに接続され、内部回路１０ｄはデジタル回路用の電源端子ＶＤＤｄ及びデジタル回路用の接地端子ＧＮＤｄに接続されている。更に、サージ退避用の接地端子ＧＮＤに接続された接地配線が設けられ、この接地配線にＰＮ接合ダイオードＤ５ａ、Ｄ５ｄ、Ｄ６ａ及びＤ６ｄ並びに保護回路１１ａ、１１ｄ、１２ａ及び１２ｄが接続されている。接地端子ＧＮＤａに接続された接地配線と接地端子ＧＮＤに接続された接地配線との間には、ダイオードＤ７ａ及びＤ８ａが互いに逆方向を向いて並列に接続され、接地端子ＧＮＤｄに接続された接地配線と接地端子ＧＮＤに接続された接地配線との間には、ダイオードＤ７ｄ及びＤ８ｄが互いに逆方向を向いて並列に接続されている。
【００７９】
このように構成された第１４の実施例においては、異電源の系統間でもサージを逃がすことが可能となる。なお、ダイオードＤ７ａ、Ｄ７ｄ、Ｄ８ａ及びＤ８ｄは、接地線間でのノイズの伝播を防止するために設けられているものである。
【００８０】
前述の第１の実施例に示すようなＮチャネルＭＯＳトランジスタＮＭＯＳのチャネルは、必ずしもＰ型エピタキシャル層２になっている必要はなく、マスク形状等の製造のしやすさを考慮して、ＮチャネルＭＯＳトランジスタＮＭＯＳのチャネル並びにＰウェルＰＷ１及びＰＷ２を含むようなＰウェルが形成されてもよい。本発明の第１５の実施例は、前述の第１の実施例において、ＭＯＳトランジスタＮＭＯＳのチャネル並びにＰウェルＰＷ１及びＰＷ２を含むようなＰウェルが形成されている実施例である。図１６は本発明の第１５の実施例に係る静電保護回路の構造を示す断面図である。なお、図１６に示す第１５の実施例において、図１に示す第１の実施例と同様の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８１】
第１５の実施例においては、図１に示すＰウェルＰＷ１及びＰＷ２の替わりに、素子分離絶縁膜ＳＴＩ３の下方から素子分離絶縁膜ＳＴＩ５の下方まで延在するＰウェルＰＷ１０が形成されている。
【００８２】
このように構成された第１５の実施例においては、Ｐ＋拡散層ＰＤ１と、ＮウェルＮＷ１と、ＰウェルＰＷ１０とによりトランジスタＴｒ１が構成され、ＮウェルＮＷ１と、ＰウェルＰＷ１０と、Ｎ＋拡散層ＮＤ２とによりトランジスタＴｒ２が構成され、第１の実施例と同様の動作が行われる。
【００８３】
このような第１５の実施例に係る静電保護回路を製造するためには、第１の実施例を製造する方法において、ＰウェルＰＷ１及びＰＷ２を形成する工程の替わりにＰウェルＰＷ１０を形成すればよい。
【００８４】
次に、本発明の第１６の実施例について説明する。図１７は本発明の第１６の実施例に係る静電保護回路の構造を示す断面図、図１８（ａ）はその等価回路図、（ｂ）はそのレイアウト図である。なお、図１７及び図１８に示す第１６の実施例において、図１及び図２に示す第１の実施例と同様の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８５】
第１６の実施例においては、図１７及び図１８（ｂ）に示すように、Ｐ型エピタキシャル層２の表面において、素子分離絶縁膜ＳＴＩ１の下方にＮウェルＮＷ１に隣接するようにしてＰウェルＰＷ３が形成され、更にこのＰウェルＰＷ３に隣接し素子分離絶縁膜ＳＴＩ１の外方まで延在するＮウェルＮＷ２が形成されている。ＮウェルＮＷ２の端部には、ＳＴＩによる素子分離絶縁膜ＳＴＩ６が形成されている。また、ＮウェルＮＷ２の表面にＮ＋拡散層ＮＤ７が形成され、その上にシリサイド層Ｓ７が形成されている。このシリサイド層Ｓ７は入出力パッドＩ／Ｏに接続されている。
【００８６】
このようにして構成された本実施例においては、図１８（ａ）に示すように、Ｐ＋拡散層ＰＤ２、ＰウェルＰＷ２及びＰ型エピタキシャル層２と、ＮウェルＮＷ２及びＮ＋拡散層ＮＤ７とによりＰＮ接合ダイオードＤ２が構成される。
【００８７】
このため、入出力パッドＩ／Ｏに接地ＧＮＤに対して正極のサージが印加された場合には、第１の実施例と同様の動作により、サージが接地ＧＮＤに逃がされ、接地ＧＮＤに対して負極のサージが入出力パッドＩ／Ｏに印加された場合には、ＰＮ接合ダイオードＤ２が順バイアスされて負極サージが接地ＧＮＤに逃がされる。従って、正極及び負極のいずれのサージに対しても内部回路を保護することが可能である。
【００８８】
このような第１６の実施例に係る静電保護回路を製造するためには、第１の実施例を製造する方法において、ＮウェルＮＷ１と同時にＮウェルＮＷ２を形成し、ＰウェルＰＷ１と同時にＰウェルＰＷ３を形成し、Ｎ＋拡散層ＮＤ１等と同時にＮ＋拡散層ＮＤ７を形成し、コバルトシリサイド層Ｓ１等と同時にコバルトシリサイド層Ｓ７を形成し、入出力パッドＩ／Ｏに接続される配線をＮ＋拡散層ＮＤ７にも接続するようにすればよい。
【００８９】
次に、本発明の第１７の実施例について説明する。図１９は本発明の第１７の実施例に係る静電保護回路の構造を示す断面図、図２０はその等価回路図、図２１はそのレイアウト図である。なお、図１９乃至図２１に示す第１７の実施例において、図１７及び図１８に示す第１６の実施例と同様の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００９０】
第１７の実施例においては、図１９及び図２１に示すように、ＰウェルＰＷ３とＮウェルＮＷ２との間に、ＮウェルＮＷ４、ＰウェルＰＷ５、ＮウェルＮＷ３及びＰウェルＰＷ４がこの順で形成されている。ＮウェルＮＷ２とＮウェルＮＷ３との間にはＰウェルＰＷ４を覆うようにしてＳＴＩによる素子分離絶縁膜ＳＴＩ７が形成され、ＮウェルＮＷ３とＮウェルＮＷ４との間にはＰウェルＰＷ５を覆うようにしてＳＴＩによる素子分離絶縁膜ＳＴＩ８が形成されている。また、夫々ＮウェルＮＷ３及びＮＷ４の各表面を二分するＳＴＩによる素子分離絶縁膜ＳＴＩ９及びＳＴＩ１０が形成されている。ＮウェルＮＷ３の表面においては、素子分離絶縁膜ＳＴＩ７及びＳＴＩ９間にＮ＋拡散層ＮＤ８が形成され、素子分離絶縁膜ＳＴＩ９及びＳＴＩ８間にＰ＋拡散層ＰＤ３が形成されている。Ｎ＋拡散層ＮＤ８及びＰ＋拡散層ＰＤ３上には、夫々コバルトシリサイド膜Ｓ８及びＳ９が形成されている。ＮウェルＮＷ４の表面においては、素子分離絶縁膜ＳＴＩ８及びＳＴＩ１０間にＮ＋拡散層ＮＤ９が形成され、素子分離絶縁膜ＳＴＩ１０及びＳＴＩ１間にＰ＋拡散層ＰＤ４が形成されている。Ｎ＋拡散層ＮＤ９及びＰ＋拡散層ＰＤ４上には、夫々コバルトシリサイド膜Ｓ１０及びＳ１１が形成されている。
【００９１】
また、電源端子ＶＤＤはコバルトシリサイド層Ｓ１ではなくコバルトシリサイド層Ｓ８に接続されており、コバルトシリサイド層Ｓ１とコバルトシリサイド層Ｓ１１とが接続され、コバルトシリサイド層Ｓ１０とコバルトシリサイド層Ｓ９とが接続されている。
【００９２】
このように構成された第１７の実施例においては、図２０に示すように、Ｐ＋拡散層ＰＤ４とＮウェルＮＷ４及びＮ＋拡散層ＮＤ９とによりＰＮ接合ダイオードＤ３が構成され、Ｐ＋拡散層ＰＤ３とＮウェルＮＷ３及びＮ＋拡散層ＮＤ８とによりＰＮ接合ダイオードＤ４が構成されている。従って、ダイオードＤ３及びＤ４が互いに直列に接続されている。また、ＮウェルＮＷ４に抵抗Ｒｎｗ４が寄生し、ＮウェルＮＷ３に抵抗Ｒｎｗ３が寄生している。
【００９３】
ダイオードＤ３及びＤ４が０．５Ｖ程度で導通すると仮定した場合、第１乃至第３の実施例において通常動作時に電源端子ＶＤＤに供給される１．５Ｖの電源電位が何らかの理由によって低下し、同時に入出力パッドＩ／Ｏに１．５Ｖ程度の信号電圧が入力されると、入出力パッドＩ／Ｏから電源端子ＶＤＤに漏れ電流が流れることになり、集積回路が誤動作を起こす。一方、第１７の実施例によれば、電源電位ＶＤＤが低下した場合に、入出力パッドＩ／Ｏに１．５Ｖ程度の信号電圧が入力されても、電源端子ＶＤＤへ漏れ電流が流れることはなく、誤動作を防止することができる（フェイルセーフ機能）。
【００９４】
このような第１７の実施例に係る静電保護回路を製造するためには、第１６の実施例を製造する方法において、ＮウェルＮＷ１と同時にＮウェルＮＷ３及びＮＷ４を形成し、ＰウェルＰＷ１等と同時にＰウェルＰＷ４及びＰＷ５を形成し、Ｎ＋拡散層ＮＤ１等と同時にＮ＋拡散層ＮＤ８及びＮＤ９を形成し、Ｐ＋拡散層ＰＤ１等と同時にＰ＋拡散層ＰＤ３及びＰＤ４を形成し、コバルトシリサイド層Ｓ１等と同時にコバルトシリサイド層Ｓ８乃至Ｓ１１を形成し、コバルトシリサイド層Ｓ９とコバルトシリサイド層Ｓ１０とを接続する配線及びコバルトシリサイド層Ｓ１とコバルトシリサイド層Ｓ１１とを接続する配線を形成すればよい。
【００９５】
なお、第１６及び第１７の実施例においても、第１５の実施例と同様に、ＮチャネルＭＯＳトランジスタＮＭＯＳのチャネルにもＰウェルが形成されていてもよい。
【００９６】
また、前述の各実施例に係る静電保護回路を１次保護素子として、入出力パッドＩ／Ｏと内部回路との間に２次保護素子を設けることが好ましい。図２２は２次保護素子の適用例を示す回路図である。２次保護素子は、例えば入出力パッドＩ／Ｏと内部回路（被保護回路）との間に接続された抵抗素子Ｒ１と、この抵抗素子Ｒ１と内部回路との間にドレインが接続され接地にソース及びゲートが接続されたＮチャネルＭＯＳトランジスタＮＭ１と、抵抗素子Ｒ１と内部回路との間にドレインが接続され接地にゲートが接続され電源端子ＶＤＤにソースが接続されたＮチャネルＭＯＳトランジスタＮＭ２と、により構成することができる。なお、２次保護素子の形態はこれに限定されるものではない。
【００９７】
更に、各ウェル及び拡散層等の導電型が、前述の各実施例におけるものと逆導電型になっていてもよい。この場合、入出力パッドと接地端子とが接続される部分が入れ替わることになる。
【００９８】
また、これらの実施例においては、Ｐ型半導体基板１上にＰ型エピタキシャル層２が形成されているが、Ｐ型エピタキシャル層２は必ずしも形成されている必要はなく、ＰウェルＰＷ１及びＰＷ２並びにＮウェルＮＷ１等がＰ型半導体基板１の表面に直接形成されていてもよい。また、前述の各実施例においては、トリガ素子を接続する配線として金属配線を使用する例を示したが、本発明はこれに限定されず、例えばＴｉＮ等の金属以外の導電性材料からなる配線を使用してもよい。更に、前述の各実施例において示された入出力パッドＩ／Ｏは、外部端子からの入力信号を受ける入力回路又は出力回路の出力端子に接続されたパッドであってもよく、電源端子に接続され内部回路へ電源電圧を供給する電源パッドであってもよい。いずれの場合においても本発明の効果を奏することは、以上の説明から理解される。
【００９９】
次に、本発明の請求の範囲から外れる比較例について説明する。図２３は、本発明の比較例を示す図であって、（ａ）は断面図、（ｂ）は等価回路図である。本比較例においては、図２４に示す従来の静電保護回路に対し、ＭＯＳトランジスタのソース及びドレインの位置を入れ替えている。即ち、この比較例の静電保護回路においては、図２３（ａ）に示すように、トランジスタＮＭＯＳのＮ＋拡散層ＮＤ１０２及びＮ＋拡散層ＮＤ１０３の位置が入れ替わっており、Ｎ＋拡散層ＮＤ１０３とＰ＋拡散層ＰＤ１０１との間に素子分離絶縁膜ＳＴＩが形成されている。また、入出力パッドＩ／Ｏは、Ｎ＋拡散層ＮＤ１０１及びＰ＋拡散層ＰＤ１０１だけでなく、Ｎ＋拡散層ＮＤ１０２にも接続されている。
【０１００】
このような構成では、図２４に示す従来例と同様に、Ｐ＋拡散層ＰＤ１０１とＮウェルＮＷ１０１とＰウェルＰＷ１０１とＮ＋拡散層ＮＤ１０３とによりサイリスタが構成される。そして、そのアノード−カソード間の距離Ｌｓｃｒが短縮されるため、ＥＳＤ耐性が向上するものと期待された。
【０１０１】
しかし、その動作に不具合が存在した。入出力パッドＩ／Ｏに接地ＧＮＤに対して正極のサージが印加されると、トランジスタＮＭＯＳのドレイン（Ｎ＋拡散層ＮＤ１０２）及びチャネル（ＰウェルＰＷ１０１）との間で降伏（ブレークダウン）が生じ、トリガ電流ＩｔｒｉｇがＮ＋拡散層ＮＤ１０２、ＰウェルＰＷ１０１を経由して接地ＧＮＤまで流れる。この結果、ＰウェルＰＷ１０１に寄生する寄生抵抗ＲｐｗによってＰウェルＰＷ１０１の電位が上昇する。しかし、図２３（ｂ）に示すように、ＮウェルＮＷ１０１に寄生する寄生抵抗Ｒｎｗはいずれの電流の経路にもないため、ＮウェルＮＷ１０１の電位は低下しない。このため、トランジスタＮＭＯＳの駆動能力を極めて高いのもにしなければ、Ｐ＋拡散層ＰＤ１０１とＮウェルＮＷ１０１とＰウェルＰＷ１０１とＮ＋拡散層ＮＤ１０３とにより構成されたサイリスタがオン状態にならず、サイリスタがオン状態となる前にトランジスタＮＭＯＳが破壊されてしまう。
【０１０２】
【発明の効果】
以上詳述したように、本発明によれば、静電保護回路にトリガ素子を設け、静電保護回路のサイリスタを構成するトランジスタのベースとトリガ素子とを金属配線により接続しているため、トリガ素子をサイリスタの外部に配置することができる。これにより、サイリスタのベース長を短くすることができ、ＥＳＤ耐性を向上させることができる。また、サイリスタのトリガ電圧をトリガ素子の特性によって決定することができるため、トリガ電圧を任意に設定することができる。この結果、入出力パッドに印加される信号電圧として広範囲な電圧範囲をとることができると共に、０．１０μｍ世代の極薄ゲート酸化膜を備えたＭＯＳトランジスタを使用する場合においても、このゲート酸化膜を保護することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る静電保護回路の構造を示す断面図である。
【図２】本発明の第１の実施例に係る静電保護回路の構造を示す図であって、（ａ）は等価回路図、（ｂ）はレイアウト図である。
【図３】（ａ）乃至（ｃ）は第１の実施例に係る静電保護回路を製造する方法を工程順に示す断面図である。
【図４】（ａ）及び（ｂ）は、図３に示す工程の次工程を工程順に示す断面図である。
【図５】（ａ）は本発明の第２の実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。
【図６】（ａ）は本発明の第３の実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。
【図７】（ａ）は本発明の第４の実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。
【図８】（ａ）は本発明の第５の実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。
【図９】（ａ）は本発明の第６の実施例に係る静電保護回路の構造を示す断面図であり、（ｂ）はその等価回路図である。
【図１０】本発明の第１１の実施例に係る静電保護回路の構造を示す断面図である。
【図１１】本発明の第１１の実施例に係る静電保護回路の構造を示す図であって、（ａ）はその等価回路図、（ｂ）はそのレイアウト図である。
【図１２】本発明の第１２の実施例に係る静電保護回路の構造を示す断面図である。
【図１３】本発明の第１２の実施例に係る静電保護回路の構造を示す図であって、（ａ）はその等価回路図、（ｂ）はそのレイアウト図である
【図１４】本発明の第１３の実施例に係る静電保護回路の構造を示す等価回路図である。
【図１５】本発明の第１４の実施例に係る静電保護回路の構造を示す等価回路図である。
【図１６】本発明の第１５の実施例に係る静電保護回路の構造を示す断面図である。
【図１７】本発明の第１６の実施例に係る静電保護回路の構造を示す断面図である。
【図１８】本発明の第１６の実施例に係る静電保護回路の構造を示す図であって、（ａ）は等価回路図、（ｂ）はレイアウト図である。
【図１９】本発明の第１７の実施例に係る静電保護回路の構造を示す断面図である。
【図２０】本発明の第１７の実施例に係る静電保護回路の構造を示す等価回路図である。
【図２１】本発明の第１７の実施例に係る静電保護回路の構造を示すレイアウト図である。
【図２２】第１７の実施例と２次保護素子の例を示す回路図である。
【図２３】本発明の比較例に係る静電保護回路の構造を示す図であって、（ａ）は断面図、（ｂ）は等価回路図である。
【図２４】従来の静電保護回路の構造を示す図であって、（ａ）は断面図、（ｂ）は等価回路図である。
【図２５】（ａ）及び（ｂ）は他の従来の静電保護回路の構造を示す図であり、（ａ）は断面図、（ｂ）は等価回路図である。
【図２６】（ａ）及び（ｂ）は更に他の従来の静電保護回路の構造を示す図であり、（ａ）は断面図、（ｂ）は等価回路図である。
【符号の説明】
１；Ｐ型半導体基板
２；Ｐ型エピタキシャル層
３；ゲート絶縁膜
４；ゲート電極
５；サイドウォール
９ａ、９ｂ、９ｃ；インバータ
１０、１０ａ、１０ｄ；内部回路
１１、１１ａ、１１ｄ、１２、１２ａ、１２ｄ；保護回路
Ｃ１；キャパシタ
Ｄ１〜Ｄ５、Ｄ５ａ、Ｄ５ｄ、Ｄ６、Ｄ６ａ、Ｄ６ｄ、Ｄ７ａ、Ｄ７ｄ、Ｄ８ａ、Ｄ８ｄ、Ｄ１０ａ、Ｄ１０ｂ；ＰＮ接合ダイオード
Ｍ１、Ｍ２、Ｍ３；金属配線
Ｎ；ノード
ＮＤ１〜ＮＤ１０、ＮＤ１０１〜ＮＤ１０４；Ｎ＋拡散層
ＮＭＯＳ；ＮチャネルＭＯＳトランジスタ
ＮＷ１〜ＮＷ５；Ｎウェル
ＰＤ１〜ＰＤ６；Ｐ＋拡散層
ＰＷ、ＰＷ１〜ＰＷ５、ＰＷ１０；Ｐウェル
Ｒ１；抵抗
Ｒｎｗ１、Ｒｎｗ２、Ｒｎｗ３、Ｒｎｗ４、Ｒｎｗ５、Ｒｐｗ；寄生抵抗
Ｓ；シリサイド層
ＳＴＩ、ＳＴＩ１〜ＳＴＩ１０；素子分離絶縁膜
Ｔｒ１、Ｔｒ２；バイポーラトランジスタ
【図１】
0003983067.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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