(57)【特許請求の範囲】
【請求項１】
外部から入力されるすべてのクロック信号を無効とするアクティブパワーダウン状態を設定可能な半導体集積回路装置において、
外部クロック信号と同期した内部クロック信号を生成するＤＬＬ回路と、
該ＤＬＬ回路にて生成した内部クロック信号により外部からの制御信号をラッチするラッチ回路と、
該ラッチ回路にてラッチされた制御信号に対応する所定の処理を実行する実行回路を備え、
前記ＤＬＬ回路は、
外部クロックの遅延時間を制御する遅延制御手段と、
該遅延制御手段の制御により、該外部クロックに遅延を付加して内部クロックを生成する遅延付加手段と、
アクティブパワーダウン時に、前記ＤＬＬ回路の遅延付加手段に対して外部クロック信号を供給しない手段と、
前記遅延制御手段に対して電流を供給可能な第一の供給手段と、
前記遅延付加手段に対して電流を供給可能な第二の供給手段とを有すること
を特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記遅延付加手段は、ディレイ回路を複数備えるディレイ段であり、
前記遅延制御手段は、前記ディレイ段の段数を指定すること
を特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第一の供給手段は、アクティブ状態及びアクティブパワーダウン状態の双方において前記遅延制御手段に供給する電流を一定とすること
を特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ回路を搭載する半導体集積回路装置に関する。
近年、ＳＤＲＡＭ等の半導体集積回路装置は、高速化及び高集積化が進み、それに伴って所定の内部回路に対して外部のクロック信号と位相の同期したクロックを安定的に供給することが重要となっている。そこで、最近は高精度にタイミング調整が可能なＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を使用して、外部のクロックと位相の同期したクロックを、所定の内部回路に対して供給することが多い。
【０００２】
また、最近のＳＤＲＡＭ等の半導体集積回路装置は、高速化及び高集積化に伴い消費電力が増大する傾向にあり、低消費電力化が要望されている。
【０００３】
【従来の技術】
以下、従来の半導体集積回路装置において、アクティブパワーダウン状態を設定可能なＳＤＲＡＭを例として動作を説明する。尚、アクティブパワーダウン状態外部とは、外部から入力されるすべてのクロック信号を無効とする状態をいう。
【０００４】
従来のＳＤＲＡＭは、例えば、図１９のように、グローバルな内部クロックに同期して、ＤＲＡＭ  ＣＯＲＥへのデータの書き込み、及びＤＲＡＭ  ＣＯＲＥからのデータの読み出しを行っている。
ＳＤＲＡＭ内に供給される内部クロックは、ＳＤＲＡＭの外部から供給される外部クロックと、外部から制御可能なクロックイネーブル信号ＣＫＥがＡＮＤゲート３０１を介して生成され、ＣＫＥが’Ｈ’の場合、内部クロックを各回路に供給し、ＣＫＥが’Ｌ’の場合、各回路への内部クロックの供給を停止する。尚、ＣＫＥが’Ｌ’の場合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状態となる。
【０００５】
また、ここでいう前記制御信号とは、チップセレクト信号ＣＳ、ロウアドレスセレクト信号ＲＡＳ、カラムアドレスセレクト信号ＣＡＳ、ライトイネーブル信号ＷＥの信号をいい、前記所定の入力とは、例えば、図１５に示すアクティブパワーダウン状態成立条件に対応する入力のことをいう。
これらの制御信号は、内部クロックに同期して、それぞれラッチ回路３０２、３０３、３０４、３０５にラッチされ、内部回路３０６に通知される。尚、内部回路３０６は、ＳＤＲＡＭを構成するＡＮＤゲート３０１、ラッチ回路３０２、３０３、３０４、３０５以外の回路で構成され、例えば、アクティブパワーダウン状態成立条件を検出するためのコマンドデコーダー、ＤＲＡＭ  ＣＯＲＥ等の回路で構成される。
【０００６】
上記のように構成される従来のＳＤＲＡＭは、例えば、図２０に示すタイムチャートのように、ラッチ回路３０２、３０３、３０４、３０５が▲１▼に示す内部クロックの立ち上がりで、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥをラッチすることにより、ＬＡＴＣＨ  ＣＳ、ＬＡＴＣＨ  ＲＡＳ、ＬＡＴＣＨ  ＣＡＳ、ＬＡＴＣＨ  ＷＥの’Ｈ’状態が確定する。
【０００７】
この状態で、例えば、▲２▼に示すようにＣＫＥが’Ｌ’に設定されると、図１５に示すアクティブパワーダウン状態成立条件が一致し、従来のＳＤＲＡＭは、アクティブパワーダウン状態にセットされる。尚、従来のＳＤＲＡＭは、アクティブパワーダウン状態にセットされた場合に内部クロックが停止する。そのため、各制御信号は、’Ｈ’、’Ｌ’のいずれの信号の入力があっても無視され（図２０斜線部）、各ラッチ回路は、▲１▼以降の状態を保持する。
【０００８】
この状態は、アクティブパワーダウン状態が解除されるまで、即ち、ＣＫＥが’Ｈ’に設定され、内部クロックが動作を開始するまで継続する。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＳＤＲＡＭにおいて、動作周波数が高くなると、外部クロックに対する内部クロックの遅延により、誤動作が発生する可能性がある。
本発明は、高精度にタイミング調整が可能なＤＬＬ回路を有し、外部クロックと内部クロックを同期させることにより、誤動作を防止可能とし、更に低消費電力で動作可能な半導体集積回路装置を提供する。
【００１０】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明の半導体集積回路装置は、請求項１に記載のように、外部から入力されるすべてのクロック信号を無効とするアクティブパワーダウン状態を設定可能な半導体集積回路装置において、外部クロック信号と同期した内部クロック信号を生成するＤＬＬ回路（後述する実施例のＤＬＬ回路１に相当）と、該ＤＬＬ回路にて生成した内部クロック信号により外部からの制御信号をラッチするラッチ回路（後述する実施例のラッチ回路２、３、４、５に相当）と、該ラッチ回路にてラッチされた制御信号に対応する所定の処理を実行する実行回路（後述する実施例の内部回路６に相当）を有し、前記ＤＬＬ回路は、外部クロックの遅延時間を制御する遅延制御手段（後述する実施例の制御部１８に相当）と、該遅延制御手段の制御により、該外部クロックに遅延を付加して内部クロックを生成する遅延付加手段（後述する実施例のディレイ段１９に相当）とを有し、アクティブパワーダウン時に、前記ＤＬＬ回路の遅延付加手段に対して外部クロック信号を供給しない手段（後述する実施例のＡＮＤゲート１７に相当）と、前記ＤＬＬ回路は、更に前記遅延制御手段に対して電流を供給可能な第一の供給手段（後述する実施例のドライバ２１に相当）と、前記遅延付加手段に対して電流を供給可能な第二の供給手段（後述する実施例のドライバ２２に相当）とを有する構成とする。
【００１１】
本発明の半導体集積回路装置は、内部にＤＬＬ回路を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、外部クロックと内部クロックが常に同期している。そのため、従来の半導体集積回路装置のような、外部クロックに対する内部クロックの遅延を要因とする誤動作が発生しない。
また、上記ＤＬＬ回路の遅延付加手段に対して外部クロック信号を供給しない手段として、例えば、遅延付加手段の直前に２入力ＡＮＤゲートを有する構成とし、一方の入力に外部クロックを、他方に外部クロックイネーブル信号をそれぞれ入力している。
また、本発明の半導体集積回路装置は、アクティブパワーダウン状態のとき、その外部クロックイネーブル信号をディセーブル状態にすることにより外部クロックをＤＬＬ回路に伝達しないように制御するため、ＤＬＬ回路にて内部クロックが生成されず、内部回路の消費電力を削減することができる。
また、本発明の半導体集積回路装置は、アクティブパワーダウン状態で遅延付加手段に対する外部クロックの供給が停止した場合でも、ＤＬＬ回路の遅延制御手段、及び遅延付加手段に対して常に安定的に電流を供給することができる。
【００１２】
また、本発明の半導体集積回路装置は、請求項２に記載のように、請求項１記載の半導体集積回路装置において、アクティブパワーダウン状態のとき、前記ＤＬＬ回路に対して外部クロック信号を供給しない手段（後述する実施例のＡＮＤゲート８に相当）を有する構成とする。
本発明の半導体集積回路装置は、上記ＤＬＬ回路に対して外部クロック信号を供給しない手段として、例えば、ＤＬＬ回路の直前に２入力ＡＮＤゲートを有する構成とし、一方の入力に外部クロックを、他方に外部クロックイネーブル信号をそれぞれ入力している。
【００１３】
従って、本発明の半導体集積回路装置は、アクティブパワーダウン状態のとき、その外部クロックイネーブル信号をディセーブル状態にすることにより外部クロックをＤＬＬ回路に伝達しないように制御するため、ＤＬＬ回路にて内部クロックが生成されず、内部回路の消費電力を削減することができる。
また、本発明の半導体集積回路装置は、請求項３に記載のように、請求項１記載の半導体集積回路装置において、アクティブパワーダウン状態のとき、前記ＤＬＬ回路にて生成された内部クロック信号によりラッチされた前記制御信号を前記内部回路に通知しない手段（後述する実施例のＡＮＤゲート１２、１３、１４、１５に相当）を有する構成とする。
【００１４】
本発明の半導体集積回路装置は、上記制御信号を内部回路に通知しない手段として、例えば、内部回路の直前に２入力ＡＮＤゲートを有する構成とし、一方の入力に制御信号を、他方に制御イネーブル信号をそれぞれ入力している。
従って、本発明の半導体集積回路装置は、アクティブパワーダウン状態のとき、その制御イネーブル信号をディセーブル状態にすることによりラッチ回路からの制御信号が内部回路に伝達されないため、内部回路が動作せず、内部回路の消費電力を削減することができる。尚、本発明は、アクティブパワーダウン状態においてもＤＬＬ回路にて内部クロックを生成する点で請求項２と異なる。
【００１５】
また、本発明の半導体集積回路装置は、請求項４に記載のように、請求項１記載の半導体集積回路装置において、アクティブパワーダウン状態のとき、前記ＤＬＬ回路にて生成された内部クロック信号を前記ラッチ回路に通知しない手段（後述する実施例のＡＮＤゲート１６に相当）を有する構成とする。
本発明の半導体集積回路装置は、上記内部クロック信号をラッチ回路に通知しない手段として、例えば、ラッチ回路のクロック入力端子の直前に２入力ＡＮＤゲートを有する構成とし、一方の入力に内部クロックを、他方に内部クロックイネーブル信号をそれぞれ入力している。
【００１６】
従って、本発明の半導体集積回路装置は、アクティブパワーダウン状態のとき、その内部クロックイネーブル信号をディセーブル状態にすることにより制御信号が内部回路に伝達されないため、内部回路が動作せず、内部回路の消費電力を削減することができる。尚、本発明は、アクティブパワーダウン状態においてもＤＬＬ回路にて内部クロックを生成する点で請求項２と異なり、ラッチ回路への内部クロックを停止させる点で請求項３と異なる。
【００２１】
【発明の実施の形態】
以下、本発明の半導体集積回路装置の実施例を図面に基づいて説明する。尚、本実施例では、説明の便宜上、半導体集積回路装置として、ＳＤＲＡＭを例として説明する。
本発明のＳＤＲＡＭは、例えば、図１４のように、ＳＤＲＡＭの基本的機能として実際にデータを記憶するＤＲＡＭ  ＣＯＲＥ３８と、ＳＤＲＡＭ内の回路に定電圧を供給可能な定電圧電源３１と、外部からのクロックに同期して制御信号をラッチ、及びデコード可能な制御信号生成回路３２と、外部からのアドレスを保持してロウアドレスをＤＲＡＭ  ＣＯＲＥ３８に伝達するアドレスバッファレジスタ３３と、書き込みデータ及び読み出しデータを保持可能なデータバッファレジスタ３４と、前記制御信号生成回路３２にてラッチされた制御信号をＤＲＡＭ  ＣＯＲＥ３８に伝達する制御信号ラッチ回路３５と、種々の動作モードを設定可能なモードレジスタ３６と、設定された動作モードに基づいてカラムアドレスをＤＲＡＭ  ＣＯＲＥ３８に伝達するアドレスカウンタ３７から構成される。
【００２２】
上記のように構成されるＳＤＲＡＭは、外部からのクロック信号、制御信号、アドレス、クロックイネーブル信号等の入力により、ＤＲＡＭ  ＣＯＲＥ３８からのデータの読み出し処理、及びＤＲＡＭ  ＣＯＲＥ３８へのデータの書き込み処理を実行する。
尚、本発明のＳＤＲＡＭにおいて、外部からのクロック信号は’外部ＣＬＫ’、クロックイネーブル信号は’ＣＫＥ’アドレスは’Ａ０’’Ａ1'・・・’Ａｎ’（ｎは任意のビット数を示す）、データは’ＤＱ０’’ＤＱ1'・・・’ＤＱｎ’（ｎは任意のビット数を示す）とそれぞれ定義する。また、上記制御信号は、チップセレクト信号’ＣＳ’とロウアドレスセレクト信号’ＲＡＳ’とカラムアドレスセレクト信号’ＣＡＳ’とライトイネーブル信号’ＷＥ’を表す。
【００２３】
近年、ＳＤＲＡＭは、急速な高速化及び高集積化に伴って、所定の内部回路、例えば、制御信号生成回路３２内のラッチ回路、制御信号ラッチ回路３５等の内部回路に対して外部のクロック信号’外部ＣＬＫ’と位相の同期した内部クロック信号’内部ＣＬＫ’を安定的に供給することが重要となっている。即ち、動作周波数が高くなるにつれて、’外部ＣＬＫ’に対する’内部ＣＬＫ’の遅延が要因となる誤動作が増加している。そこで、図１４に示す本発明のＳＤＲＡＭでは、高精度にタイミング調整が可能なＤＬＬ回路を制御信号生成回路３２内に持たせることにより、’外部ＣＬＫ’と位相の同期した’内部ＣＬＫ’を、所定の内部回路に対して供給するようにしている。
【００２４】
以下、誤動作の防止を実現可能とし、更に低消費電力化を考慮した制御信号生成回路３２の実施例を図面に基づいて説明する。
図１は、図１４に示す本発明のＳＤＲＡＭにおける制御信号生成回路３２の第一の実施例を示す。
図１において、制御信号生成回路３２は、ＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６と低電圧電源７とＡＮＤゲート８から構成される。尚、内部回路６は、説明の便宜上、制御信号生成回路３２内のコマンドデコーダ、その他の回路、及びＳＤＲＡＭ内の制御信号生成回路３２以外の回路全体を含むものとする。
【００２５】
ＤＬＬ回路１に供給されるクロックは、図１に示すように、’外部ＣＬＫ’が’ＣＫＥ’の制御によりＡＮＤゲート８を介してＤＬＬ回路１に供給される。そのため、ＤＬＬ回路１では、’ＣＫＥ’が’Ｈ’の場合、’内部ＣＬＫ’を生成して各回路に供給し、’ＣＫＥ’が’Ｌ’の場合、’外部ＣＬＫ’が供給されないため、各回路への’内部ＣＬＫ’の供給を停止する。尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状態となる。
【００２６】
ここでいう前記「制御信号が所定の入力の場合」とは、図１５に示すアクティブパワーダウン状態成立条件に対応する入力のことをいい、例えば、’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’の場合、または  ’ＣＳ’が’Ｈ’、’ＲＡＳ’’ＣＡＳ’’ＷＥ’が’Ｘ’の場合をいう。尚、入力’Ｘ’とは、’Ｈ’または’Ｌ’の入力の内、いずれか一方であることを示す。
【００２７】
これらの制御信号は、ＤＬＬ回路１に生成される’内部ＣＬＫ’に同期して、それぞれラッチ回路２、３、４、５にラッチされ、内部回路６に通知される。この時、’内部ＣＬＫ’は、内部回路６に供給されている。
上記のように構成される本実施例のＳＤＲＡＭは、例えば、図２に示すタイムチャートのように、ラッチ回路２、３、４、５が▲１▼に示す’内部ＣＬＫ’の立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’ＷＥ’をラッチすることにより、内部信号’ＬＡＴＣＨ  ＣＳ’、’ＬＡＴＣＨ  ＲＡＳ’，’ＬＡＴＣＨ  ＣＡＳ’、’ＬＡＴＣＨ  ＷＥ’の’Ｈ’状態が確定する。
【００２８】
この状態で、例えば、▲２▼に示すように’ＣＫＥ’が’Ｌ’に設定されると、信号が図１５に示すアクティブパワーダウン状態成立条件と一致し、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされる（▲３▼以降）。尚、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされた場合、ＤＬＬ回路１に’外部ＣＬＫ’が供給されず、’内部ＣＬＫ’が停止する。そのため、ラッチ回路２、３、４、５に対して、各制御信号の入力があった場合でも、即ち、’Ｈ’、’Ｌ’のいずれかの信号の入力があった場合でも、その信号は無視され（図２斜線部）、各ラッチ回路は、▲３▼の最後の’内部ＣＬＫ’の立ち上がりでラッチした各制御信号の状態を保持する。
【００２９】
この状態は、アクティブパワーダウン状態が解除されるまで、即ち、図１５に示すように、’ＣＫＥ’が’Ｈ’に設定され、内部クロックが動作を開始し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、または  ’ＣＳ’が’Ｈ’に設定されるまで継続する。
本実施例のＳＤＲＡＭは、上記のように、制御信号生成回路３２内部にＤＬＬ回路１を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期している。
【００３０】
従って、’外部ＣＬＫ’に対する’内部ＣＬＫ’の遅延を要因とする誤動作が発生しない。
また、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定することにより、’外部ＣＬＫ’をＤＬＬ回路１に伝達しないように制御するため、ＤＬＬ回路１にて’内部ＣＬＫ’が生成されず、ラッチ回路２、３、４、５、及び内部回路６の消費電力を削減することができる。
【００３１】
図３は、図１４に示す本発明のＳＤＲＡＭにおいて、第一の実施例を改良した制御信号生成回路３２の第二の実施例を示す。
図３において、制御信号生成回路３２は、図１と同様のＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６と低電圧電源７とＡＮＤゲート８と、更にインバータ９とＤＦＦ１０とＤＦＦ１１から構成される。尚、図１の第一の実施例にて説明した第二の実施例と同様の構成及び機能については、同一の符号を付して説明を省略する。
【００３２】
第一の実施例は、’ＣＫＥ’が外部クロックに対して非同期のため、ＤＬＬ回路１にて、例えば、図４のタイムチャートに示すような短い波形の’内部ＣＬＫ’が生成される場合がある。
そこで、図３に示す第二の実施例では、外部からの’ＣＫＥ’をＤＦＦ１０、及びＤＦＦ１１を介してＡＮＤゲート８の一方の入力端子に入力することにより、例えば、図５のタイムチャートに示すように１クロック分の’Ｈ’を削除している。尚、ＤＦＦ１１の出力信号（ａ）は、’内部ＣＬＫ’の立ち上がりでラッチされ、ＤＦＦ１０の出力信号（ｂ）は、’内部ＣＬＫ’の立ち下がりでラッチされ、ＡＮＤゲート８の出力信号（ｃ）は、ＤＦＦ１０の出力信号（ｂ）が’Ｌ’の間の’外部ＣＬＫ’を削除する。また、信号（ａ）は、’内部クロック’の立ち上がりで’ＣＫＥ’をラッチするため、’ＣＫＥ’の’Ｌ’状態が、例えば、’内部ＣＬＫ’の立ち上がりから次の立ち上がりの間に存在する場合は、ラッチできず、その’ＣＫＥ’の’Ｌ’状態は無視される。
【００３３】
ＤＬＬ回路１に供給されるクロックは、図３に示すように、’外部ＣＬＫ’が’ＣＫＥ’の制御によりＡＮＤゲート８を介してＤＬＬ回路１に供給される。そのため、ＤＬＬ回路１では、ＤＦＦ１０の出力信号が’Ｈ’の場合、’内部ＣＬＫ’を生成して各回路に供給し、ＤＦＦ１０の出力信号が’Ｌ’の場合、’外部ＣＬＫ’が供給されないため、各回路への’内部ＣＬＫ’の供給を停止する。尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状態となる。
【００３４】
ここでいう前記「制御信号が所定の入力の場合」とは、図１の説明と同様に、図１５に示すアクティブパワーダウン状態成立条件に対応する入力のことをいう。
これらの制御信号は、ＤＬＬ回路１にて生成される’内部ＣＬＫ’に同期して、それぞれラッチ回路２、３、４、５にラッチされ、内部回路６に通知される。
【００３５】
上記のように構成される本実施例のＳＤＲＡＭは、例えば、図６に示すタイムチャートのように、ラッチ回路２、３、４、５が▲１▼に示す’内部ＣＬＫ’の立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’ＷＥ’をラッチすることにより、内部信号’ＬＡＴＣＨ  ＣＳ’、’ＬＡＴＣＨ  ＲＡＳ’，’ＬＡＴＣＨ  ＣＡＳ’、’ＬＡＴＣＨ  ＷＥ’の’Ｈ’状態が確定する。
【００３６】
この状態で、例えば、▲２▼に示すように’ＣＫＥ’が’Ｌ’に設定されると、信号が図１５に示すアクティブパワーダウン状態成立条件と一致し、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされる（▲３▼以降）。尚、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされた場合、ＤＬＬ回路１に’外部ＣＬＫ’が供給されず、’内部ＣＬＫ’が停止する。そのため、ラッチ回路２、３、４、５に対して、各制御信号の入力があった場合でも、即ち、’Ｈ’、’Ｌ’のいずれかの信号の入力があった場合でも、その信号は無視され（図６斜線部）、各ラッチ回路は、▲４▼の最後の’内部ＣＬＫ’の立ち上がりでラッチした各制御信号の状態を保持する。
【００３７】
この状態は、アクティブパワーダウン状態が解除されるまで、即ち、図１５に示すように、’ＣＫＥ’が’Ｈ’に設定され、内部クロックが動作を開始し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、または  ’ＣＳ’が’Ｈ’に設定されるまで継続する。尚、第二の実施例の場合、アクティブパワーダウン状態設定時の’内部ＣＬＫ’は、第一の実施例より１クロック多く出力される。
【００３８】
本実施例のＳＤＲＡＭは、上記のように、制御信号生成回路３２内部にＤＬＬ回路１を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期している。
従って、’外部ＣＬＫ’に対する’内部ＣＬＫ’の遅延を要因とする誤動作が発生しない。
【００３９】
また、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定することにより、’外部ＣＬＫ’をＤＬＬ回路１に伝達しないように制御するため、ＤＬＬ回路１にて’内部ＣＬＫ’が生成されず、ラッチ回路２、３、４、５、及び内部回路６の消費電力を削減することができる。
【００４０】
図７は、図１４に示す本発明のＳＤＲＡＭにおいて、第一の実施例、第二の実施例とは異なる制御信号生成回路３２の第三の実施例を示す。
図７において、制御信号生成回路３２は、図１、及び図３と同様のＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６と低電圧電源７と、更にＡＮＤゲート１２とＡＮＤゲート１３とＡＮＤゲート１４とＡＮＤゲート１５から構成される。尚、図１の第一の実施例にて説明した第三の実施例と同様の構成及び機能については、同一の符号を付して説明を省略する。
【００４１】
ＤＬＬ回路１に供給されるクロックは、第一、及び第二の実施例と異なり、図７に示すように、’外部ＣＬＫ’が直接供給される。そのため、ＤＬＬ回路１では、アクティブパワーダウン状態でも、常に’内部ＣＬＫ’が生成され、各回路に’内部ＣＬＫ’を供給している。尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状態となる。
【００４２】
ここでいう前記「制御信号が所定の入力の場合」とは、図１の説明と同様に、図１５に示すアクティブパワーダウン状態成立条件に対応する入力のことをいう。
これらの制御信号は、ＤＬＬ回路１にて生成される’内部ＣＬＫ’に同期して、それぞれラッチ回路２、３、４、５にラッチされ、’ＣＫＥ’の制御によりＡＮＤゲート１２、１３、１４、１５を介して内部回路６に通知される。即ち、’ＣＫＥ’が’Ｌ’の場合、各制御信号がどのような値でも、その信号は、内部回路６に通知されない。この時、’内部ＣＬＫ’は、内部回路６に供給されている。
【００４３】
上記のように構成される本実施例のＳＤＲＡＭは、例えば、図８に示すタイムチャートのように、ラッチ回路２、３、４、５が▲１▼に示す’内部ＣＬＫ’の立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’ＷＥ’をラッチすることにより、内部信号’ＬＡＴＣＨ  ＣＳ’、’ＬＡＴＣＨ  ＲＡＳ’，’ＬＡＴＣＨ  ＣＡＳ’、’ＬＡＴＣＨ  ＷＥ’の’Ｈ’状態が確定する。
【００４４】
この状態で、例えば、▲２▼に示すように’ＣＫＥ’が’Ｌ’に設定されると、信号が図１５に示すアクティブパワーダウン状態成立条件と一致し、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされる（▲３▼以降）。尚、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされた場合でも、ＤＬＬ回路１に’外部ＣＬＫ’が供給されているため、第一、及び第二の実施例のように’内部ＣＬＫ’が停止することはない。しかし、アクティブパワーダウン状態のときは、’ＣＫＥ’が’Ｌ’のため、各制御信号は内部回路６に伝達されない。そのため、ラッチ回路２、３、４、５に対して、各制御信号の入力があった場合でも、即ち、’Ｈ’、’Ｌ’のいずれかの信号の入力があった場合でも、その信号は無視され（図８斜線部）、各ラッチ回路は、▲４▼の最後の’内部ＣＬＫ’の立ち上がりでラッチした各制御信号の状態を保持する。
【００４５】
この状態は、アクティブパワーダウン状態が解除されるまで、即ち、図１５に示すように、’ＣＫＥ’が’Ｈ’に設定され、内部クロックが動作を開始し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、または  ’ＣＳ’が’Ｈ’に設定されるまで継続する。
本実施例のＳＤＲＡＭは、上記のように、制御信号生成回路３２内部にＤＬＬ回路１を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期している。
【００４６】
従って、’外部ＣＬＫ’に対する’内部ＣＬＫ’の遅延を要因とする誤動作が発生しない。
また、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定することにより、ラッチ回路２、３、４、５からの制御信号が内部回路６に伝達されないため、内部回路６が動作せず、内部回路６の消費電力を削減することができる。尚、本発明は、アクティブパワーダウン状態においてもＤＬＬ回路１にて’内部ＣＬＫ’を生成する点で第一、及び第二の実施例と異なる。
【００４７】
図９は、図１４に示す本発明のＳＤＲＡＭにおいて、第一の実施例、第二の実施例、及び第三の実施例とは異なる制御信号生成回路３２の第四の実施例を示す。
図９において、制御信号生成回路３２は、図１、図３、及び図７と同様のＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６と低電圧電源７と、更にＡＮＤゲート１６から構成される。尚、図１の第一の実施例にて説明した第四の実施例と同様の構成及び機能については、同一の符号を付して説明を省略する。
【００４８】
ＤＬＬ回路１に供給されるクロックは、第一、及び第二の実施例と異なり（第三の実施例と同様に）、図９に示すように、’外部ＣＬＫ’が直接供給される。そのため、ＤＬＬ回路１では、アクティブパワーダウン状態でも、常に’外部ＣＬＫ’と位相の同期したクロックを生成している。
しかし、アクティブパワーダウン状態の時、’ＣＫＥ’が’Ｌ’のため、ＡＮＤゲート１６を介して各回路に伝達される’内部ＣＬＫ’は、各回路に供給されない。尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状態となる。
【００４９】
ここでいう前記「制御信号が所定の入力の場合」とは、図１の説明と同様に、図１５に示すアクティブパワーダウン状態成立条件に対応する入力のことをいう。
これらの制御信号は、ＤＬＬ回路１にて生成され、ＡＮＤゲート１６を介して出力される’内部ＣＬＫ’に同期して、それぞれラッチ回路２、３、４、５にラッチされ、内部回路６に通知される。即ち、’ＣＫＥ’が’Ｌ’の場合は、’内部ＣＬＫ’がラッチ回路２、３、４、５に供給されないため、各制御信号がどのような値でも、その信号は、内部回路６に通知されない。この時、’内部ＣＬＫ’は、内部回路６にも供給されない。
【００５０】
上記のように構成される本実施例のＳＤＲＡＭは、例えば、図１０に示すタイムチャートのように、ラッチ回路２、３、４、５が▲１▼に示す’内部ＣＬＫ’の立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’ＷＥ’をラッチすることにより、内部信号’ＬＡＴＣＨ  ＣＳ’、’ＬＡＴＣＨ  ＲＡＳ’，’ＬＡＴＣＨ  ＣＡＳ’、’ＬＡＴＣＨ  ＷＥ’の’Ｈ’状態が確定する。
【００５１】
この状態で、例えば、▲２▼に示すように’ＣＫＥ’が’Ｌ’に設定されると、信号が図１５に示すアクティブパワーダウン状態成立条件と一致し、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされる（▲３▼以降）。尚、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされた場合、ＡＮＤゲート１６がディセーブル状態となり、’内部ＣＬＫ’が停止する。そのため、ラッチ回路２、３、４、５に対して、各制御信号の入力があった場合でも、即ち、’Ｈ’、’Ｌ’のいずれかの信号の入力があった場合でも、その信号は無視され（図２斜線部）、各ラッチ回路は、▲１▼の最後の’内部ＣＬＫ’の立ち上がりでラッチした各制御信号の状態を保持する。
【００５２】
この状態は、アクティブパワーダウン状態が解除されるまで、即ち、図１５に示すように、’ＣＫＥ’が’Ｈ’に設定され、内部クロックが動作を開始し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、または  ’ＣＳ’が’Ｈ’に設定されるまで継続する。
本実施例のＳＤＲＡＭは、上記のように、制御信号生成回路３２内部にＤＬＬ回路１を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期している。
【００５３】
従って、’外部ＣＬＫ’に対する’内部ＣＬＫ’の遅延を要因とする誤動作が発生しない。
また、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定することにより、’内部ＣＬＫ’がラッチ回路２、３、４、５、及び内部回路５に供給されないため、ラッチ回路２、３、４、５、及び内部回路６の消費電力を削減することができる。尚、本発明は、アクティブパワーダウン状態においてもＤＬＬ回路１にて’外部ＣＬＫ’と同期したクロックを生成する点で第一、及び第二の実施例と異なり、ラッチ回路２、３、４、５への’内部ＣＬＫ’を停止させる点で第三の実施例と異なる。
【００５４】
図１１は、図１４に示す本発明のＳＤＲＡＭにおいて、第一の実施例、第二の実施例、第三の実施例、及び第四の実施例とは異なる制御信号生成回路３２の第五の実施例を示す。
図１１において、制御信号生成回路３２は、図１、図３、図７、及び図９と同様のＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６と低電圧電源７と、更にＡＮＤゲート１７から構成される。尚、図１の第一の実施例にて説明した第二の実施例と同様の構成及び機能については、同一の符号を付して説明を省略する。
【００５５】
また、制御信号生成回路３２内のＤＬＬ回路１は、’外部ＣＬＫ’に対してディレイを付加可能な回路を複数段有するディレイ段１９と、ＳＤＲＡＭの入力端子からＤＬＬ回路１に入力までの’外部ＣＬＫ’のディレイに基づいてディレイ段１９の段数を制御する制御部１８から構成される。
ＤＬＬ回路１に供給されるクロックは、図１１に示すように、制御部１８には、’外部ＣＬＫ’が直接供給されているが、ディレイ段１９には、’外部ＣＬＫ’がＡＮＤゲート１７を介して供給されている。そのため、ＤＬＬ回路１では、’ＣＫＥ’が’Ｈ’の場合、’内部ＣＬＫ’を生成して各回路に供給し、’ＣＫＥ’が’Ｌ’の場合（信号（ｄ）が’Ｌ’を保持するため）、’外部ＣＬＫ’が供給されないため、各回路への’内部ＣＬＫ’の供給を停止する。尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状態となる。
【００５６】
ここでいう前記「制御信号が所定の入力の場合」とは、図１の説明と同様に、図１５に示すアクティブパワーダウン状態成立条件に対応する入力のことをいう。
これらの制御信号は、ＤＬＬ回路１にて生成される’内部ＣＬＫ’に同期して、それぞれラッチ回路２、３、４、５にラッチされ、内部回路６に通知される。
【００５７】
また、図１２は、図１４に示す本発明のＳＤＲＡＭにおいて、第五の実施例を改良した制御信号生成回路３２の第六の実施例を示す。
図１２において、制御信号生成回路３２は、図１１と同様のＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６と低電圧電源７とＡＮＤゲート１７から構成される。
【００５８】
また、制御信号生成回路３２内のＤＬＬ回路１は、図１１と同様のディレイ段１９と制御部１８と、更にドライバ２１、２２から構成される。
第六の実施例、及び前記第五の実施例は、共に、アクティブ状態のとき、ディレイ段１９と制御部１８の両方が動作しており、アクティブパワーダウン状態のとき、ディレイ段１９に’外部ＣＬＫ’が入力されず、制御部１８だけが動作している。そのため、ディレイ段１９への電流供給がなくなり、電源レベルが変化する。
【００５９】
このように電源レベルが変化した場合、第五の実施例は、制御部１８の動作に悪影響を及ばす場合がある。そこで、第六の実施例では、制御部１８に対して電流を供給可能なドライバ２１と、ディレイ段１９に対して電流を供給可能なドライバ２２とを別個に有し、更に制御部１８とディレイ段１９へ供給する電流の消費電流比と、制御部１８を駆動するドライバ２１とディレイ段１９を駆動するドライバ２２の供給能力比を同等にすることで、ＤＬＬ回路１の精度を保証している。即ち、第六の実施例では、アクティブ状態、及びアクティブパワーダウン状態のどちらの状態においても、制御部１８に供給される電流は、一定であり、ＤＬＬ回路１の精度を保証している。
【００６０】
具体的にいうと、ドライバ２１及びドライバ２２は、例えば、図１６のように構成され、それぞれの駆動能力は、それぞれが有するトランジスタのＷ幅、αＷ幅により決定する。
上記のように構成される第五、及び第六の実施例のＳＤＲＡＭは、例えば、図６に示すタイムチャートのように、ラッチ回路２、３、４、５が▲１▼に示す’内部ＣＬＫ’の立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’ＷＥ’をラッチすることにより、内部信号’ＬＡＴＣＨ  ＣＳ’、’ＬＡＴＣＨ  ＲＡＳ’，’ＬＡＴＣＨ  ＣＡＳ’、’ＬＡＴＣＨ  ＷＥ’の’Ｈ’状態が確定する。
【００６１】
この状態で、例えば、▲２▼に示すように’ＣＫＥ’が’Ｌ’に設定されると、信号（ｄ）が停止し、更に各制御信号が図１５に示すアクティブパワーダウン状態成立条件と一致し、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされる（▲３▼以降）。尚、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態にセットされた場合、ＤＬＬ回路１のディレイ段１９に’外部ＣＬＫ’が供給されず、’内部ＣＬＫ’が停止する。そのため、ラッチ回路２、３、４、５に対して、各制御信号の入力があった場合でも、即ち、’Ｈ’、’Ｌ’のいずれかの信号の入力があった場合でも、その信号は無視され（図１３斜線部）、各ラッチ回路は、▲１▼及び▲３▼の’内部ＣＬＫ’の立ち上がりでラッチした各制御信号の状態を保持する。
【００６２】
この状態は、アクティブパワーダウン状態が解除されるまで、即ち、図１５に示すように、’ＣＫＥ’が’Ｈ’に設定され、内部クロックが動作を開始し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、または  ’ＣＳ’が’Ｈ’に設定されるまで継続する。
本実施例のＳＤＲＡＭは、上記のように、制御信号生成回路３２内部にＤＬＬ回路１を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期している。
【００６３】
従って、’外部ＣＬＫ’に対する’内部ＣＬＫ’の遅延を要因とする誤動作が発生しない。
また、本実施例のＳＤＲＡＭは、アクティブパワーダウン状態のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定することにより、’外部ＣＬＫ’をＤＬＬ回路１のディレイ段１９に伝達しないように制御するため、ＤＬＬ回路１にて’内部ＣＬＫ’が生成されず、制御部１８、ラッチ回路２、３、４、５、及び内部回路６の消費電力を削減することができる。
【００６４】
最後に、本実施例のＳＤＲＡＭにて使用されているＤＬＬ回路１の例を図面に基づいて説明する。
図１７は、本実施例のＳＤＲＡＭにて使用されるＤＬＬ回路１の構成例を示す。
図１７において、ＤＬＬ回路１のディレイ段１９は、可変遅延回路１０１とクロック制御回路から構成され、ＤＬＬ回路１の制御部１８は、分周回路１０３と可変遅延回路１０４とクロック制御回路１０５とダミーラッチ回路１０６と遅延時間制御回路１０７と位相比較回路１０８とクロック入力回路１０９から構成され、’外部ＣＬＫ’に対する所定の位相関係を有する’内部ＣＬＫ’を出力するようにＤＬＬ回路１により遅延時間を付加する。
【００６５】
ここで、上記、ＤＬＬ回路１を構成する各回路の具体的な機能を説明する。
可変遅延回路１０１は、内部の遅延回路の段数によって遅延時間を設定する機能を有する。
クロック制御回路１０２は、可変遅延回路１０１にて遅延を付加され、生成された’内部ＣＬＫ’を出力する機能を有する。
【００６６】
分周回路１０３は、’外部ＣＬＫ’を分周し、所定の周波数を設定することにより、位相比較を実行するタイミングを生成する機能を有する。
可変遅延回路１０４は、可変遅延回路１０１と同様に内部の遅延回路の段数によって遅延時間を設定し、比較の対象となるクロックを生成する機能を有する。
クロック制御回路１０５は、クロック制御回路１０２と同様に可変遅延回路１０４にて遅延を付加され、生成されたクロックを出力する機能を有する。
【００６７】
ダミー回路１０６は、’外部ＣＬＫ’の遅延の要因となる所定の遅延量を予め付加する機能を有する。
クロック入力回路１０９は、クロック制御回路１０５からのクロックに前記所定の遅延量を付加したクロックを後述する位相比較回路１０８に送信する機能を有する。
【００６８】
位相比較回路１０８は、クロック入力１０９からのクロックと、’外部ＣＬＫ’を所定の分周率で分周したクロックとを位相比較して、’内部ＣＬＫ’との位相差を検出する機能を有する。
遅延時間制御回路１０９は、位相比較回路１０８にて検出された位相差に基づいて、可変遅延回路１０１の遅延回路の段数決定し、’外部ＣＬＫ’に対する所定の位相関係を有する’内部ＣＬＫ’を出力するように制御する機能を有する。
【００６９】
上記のような構成、及び機能を有する図１７に示すＤＬＬ回路１において、実際に遅延を付加する可変遅延回路１０１を、図１８の回路図に基づいて、具体的に説明する。
図１８において、可変遅延回路１０１は、１０段の遅延回路として、例えば、第一から第十の遅延回路から構成されている。
【００７０】
上記のように構成される可変遅延回路１０１において、入力用のインバータ１１１、１１２、１１３、１１４と、出力用のインバータ１４４、１４５、１４６、１４７を有し、更に第一の遅延回路は、ゲート１１５とゲート１１６で構成され、第二の遅延回路は、ゲート１１７とゲート１１８とゲート１１９で構成され、第三の遅延回路は、ゲート１２０とゲート１２１とゲート１２２で構成され、第四の遅延回路は、ゲート１２３とゲート１２４とゲート１２５で構成され、第五の遅延回路は、ゲート１２６とゲート１２７とゲート１２８で構成され、第六の遅延回路は、ゲート１２９とゲート１３０とゲート１３１で構成され、第七の遅延回路は、ゲート１３２とゲート１３３とゲート１３４で構成され、第八の遅延回路は、ゲート１３５とゲート１３６とゲート１３７で構成され、第九の遅延回路は、ゲート１３８とゲート１３９とゲート１４０で構成され、第十の遅延回路は、ゲート１４１とゲート１４２とゲート１４３で構成され、端子（ＴＣ１からＴＣ８）に入力する制御信号の内、いずれか一つの端子を’Ｈ’にすることによって、’外部ＣＬＫ’に対して所定の遅延を付加した’内部ＣＬＫ’を出力することが可能となる。尚、各ゲート（１１５から１４１）の遅延時間は、１ｔｄとする。
【００７１】
第一の遅延回路の動作において、ゲート１１５は、ＴＣ１からの信号が’Ｌ’にときにマスクされ、もう一方の入力が’Ｈ’、’Ｌ’のどちらであっても、’内部ＣＬＫ’は常にＬレベルである。一方、ゲート１１５は、ＴＣ１が’Ｈ’のときにマスクが解除され、もう一方の入力が’Ｈ’、’Ｌ’の順で変化すると、それに伴って’内部ＣＬＫ’も’Ｈ’、’Ｌ’と変化する。そのため、ＴＣ１が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、１０ゲート通過分の１０ｔｄとなる。
【００７２】
同様に、ＴＣ２が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、１２ゲート通過分の１２ｔｄとなる。
また、ＴＣ３が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、１４ゲート通過分の１４ｔｄとなる。
また、ＴＣ４が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、１６ゲート通過分の１６ｔｄとなる。
【００７３】
また、ＴＣ５が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、１８ゲート通過分の１８ｔｄとなる。
また、ＴＣ６が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、２０ゲート通過分の２０ｔｄとなる。
また、ＴＣ７が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、２２ゲート通過分の２２ｔｄとなる。
【００７４】
また、ＴＣ８が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、２４ゲート通過分の２４ｔｄとなる。
また、ＴＣ９が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、２６ゲート通過分の２６ｔｄとなる。
また、ＴＣ１０が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間は、２８ゲート通過分の２８ｔｄとなる。
【００７５】
従って、１０段の遅延回路で構成される可変遅延回路１０１は、１０ｔｄから２８ｔｄまでの遅延時間を得ることができる。
【００７６】
【発明の効果】
上述の如く、本発明のＳＤＲＡＭによれば、内部にＤＬＬ回路を有することにより、動作周波数が高くなった場合でも高精度のタイミング調整が可能となり、外部クロックと内部クロックが常に同期している。そのため、従来の半導体集積回路装置のような、外部クロックに対する内部クロックの遅延を要因とする誤動作が発生しない。
【００７７】
また、本発明のＳＤＲＡＭによれば、アクティブパワーダウン状態の際、消費電力を削減することができる。
従って、本発明によれば、高精度にタイミング調整が可能なＤＬＬ回路を有し、外部クロックと内部クロックを同期させることにより、誤動作を防止可能とし、更に低消費電力で動作可能な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例である。
【図２】本発明の第一の実施例のタイムチャートである。
【図３】本発明の第二の実施例である。
【図４】第一の実施例の問題点である。
【図５】第二の実施例のタイムチャートである。
【図６】第二の実施例のタイムチャートである。
【図７】本発明の第三の実施例である。
【図８】第三の実施例のタイムチャートである。
【図９】本発明の第四の実施例である。
【図１０】第四の実施例のタイムチャートである。
【図１１】本発明の第五の実施例である。
【図１２】本発明の第六の実施例である。
【図１３】第五、及び第六の実施例のタイムチャートである。
【図１４】ＳＤＲＡＭの構成である。
【図１５】アクティブ状態成立条件、及びアクティブパワーダウン状態成立条件である。
【図１６】電源ドライバである。
【図１７】本実施例で実際に使用するＤＬＬ回路のブロック図である。
【図１８】可変遅延回路の回路図である。
【図１９】従来の構成である。
【図２０】従来のタイムチャートである。
【符号の説明】
１      ＤＬＬ回路
２      ラッチ回路
３      ラッチ回路
４      ラッチ回路
５      ラッチ回路
６      内部回路
７      定電圧電源
８      ＡＮＤゲート
９      インバータ
１０    ＤＦＦ
１１    ＤＦＦ
１２    ＡＮＤゲート
１３    ＡＮＤゲート
１４    ＡＮＤゲート
１５    ＡＮＤゲート
１６    ＡＮＤゲート
１７    ＡＮＤゲート
１８    制御部
１９    ディレイ段
２１    ドライバ
２２    ドライバ
３１    定電圧電源
３２    制御信号生成回路
３３    アドレスバッファレジスタ
３４    データバッファレジスタ
３５    制御信号ラッチ回路
３６    モードレジスタ
３７    アドレスカウンタ
３８    ＤＲＡＭ  ＣＯＲＥ
１０１  可変遅延回路
１０２  クロック制御回路
１０３  分周回路
１０４  可変遅延回路
１０５  クロック制御回路
１０６  ダミーラッチ回路
１０７  遅延時間制御回路
１０８  位相比較回路
１０９  クロック入力回路
３０１  ＡＮＤゲート
３０２  ラッチ回路
３０３  ラッチ回路
３０４  ラッチ回路
３０５  ラッチ回路
３０６  内部回路
【図１】
0004006072.tif 000002
【図２】
0004006072.tif 000003
【図３】
0004006072.tif 000004
【図４】
0004006072.tif 000005
【図５】
0004006072.tif 000006
【図６】
0004006072.tif 000007
【図７】
0004006072.tif 000008
【図８】
0004006072.tif 000009
【図９】
0004006072.tif 000010
【図１０】
0004006072.tif 000011
【図１１】
0004006072.tif 000012
【図１２】
0004006072.tif 000013
【図１３】
0004006072.tif 000014
【図１４】
0004006072.tif 000015
【図１５】
0004006072.tif 000016
【図１６】
0004006072.tif 000017
【図１７】
0004006072.tif 000018
【図１８】
0004006072.tif 000019
【図１９】
0004006072.tif 000020
【図２０】
0004006072.tif 000021