(57)【特許請求の範囲】
【請求項１】
シリコン基板に、複数個の論理トランジスタが設けられている論理部と、それぞれパス・トランジスタ及びトレンチ・キャパシタを有する複数個のＤＲＡＭセルが設けられている埋込みＤＲＡＭ部とを有する集積回路を形成する方法であって、
前記埋込みＤＲＡＭ部のＤＲＡＭセルのそれぞれに、先端部を有する中心電極と、前記先端部及び前記パス・トランジスタの間のカラー酸化物とを有する前記トレンチ・キャパシタを形成する工程と、
前記シリコン基板に、前記論理部の前記論理トランジスタを形成するアクティブ領域及び前記埋込みＤＲＡＭ部の前記ＤＲＡＭセルを形成するアクティブ領域を定めるように浅いトレンチ分離領域を前記シリコン基板に形成する工程と、
前記論理トランジスタを形成するアクティブ領域及び前記ＤＲＡＭセルを形成するアクティブ領域のそれぞれに、少なくともＬＤＤ（ライト・ドープト・ドレイン）と、ゲート酸化物、ゲート電極、キャップ層及び側壁スペーサを有するトランジスタ・ゲート・スタックとを形成する工程と、
前記論理トランジスタを形成するアクティブ領域及び前記ＤＲＡＭセルを形成するアクティブ領域の前記シリコン基板のうち、前記トランジスタ・ゲート・スタックの両側の部分をエッチングすることによりソース／ドレイン・リセスを形成する工程と、
前記ソース／ドレイン・リセス内及び前記トランジスタ・ゲート・スタックの上部にまで酸化物充填材を付着し、前記キャップ層を研磨停止層として使用して前記酸化物充填材を平坦化する工程と、
前記ＤＲＡＭセルの前記中心電極の先端部を露出すると共に前記ソース／ドレイン・リセスの底部に前記酸化物充填材の残留層を残すように、前記酸化物充填材及び前記カラー酸化物をエッチングする工程と、
前記ソース／ドレイン・リセス内に導電性材料層を付着する工程であって、前記ＤＲＡＭセルの前記ソース／ドレイン・リセスの一方に付着される導電性材料層は、前記中心電極の前記先端部及び前記パス・トランジスタの前記ＬＤＤ（ライト・ドープト・ドレイン）を接続する導電性ストラップを形成する、前記工程とを含む、集積回路の形成方法。
【請求項２】
前記ゲート電極の材料はポリシリコンであり、前記キャップ層及び前記側壁スペーサの材料は窒化物であり、前記浅いトレンチ分離領域の材料は酸化物である、請求項１に記載の集積回路の形成方法。
【請求項３】
前記酸化物充填材及び前記カラー酸化物をエッチングする工程の際に、ホトレジストの層が前記浅いトレンチ分離領域を保護する、請求項１に記載の集積回路の形成方法。
【請求項４】
前記導電性材料層の材料はポリシリコンである、請求項１に記載の集積回路の形成方法。
【請求項５】
前記導電性材料層を付着する工程は、ポリシリコン層を付着し、前記キャップ層を研磨停止層として使用して前記ポリシリコン層を平坦化し、該ポリシリコン層を前記シリコン基板に向かってエッチングし、注入により前記ポリシリコン層に必要な導電率を与えることを含む、請求項１に記載の集積回路の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋込みＤＲＡＭアレイを有する論理回路に関する。
【０００２】
【従来の技術】
主論理回路であるチップ内に埋込まれたＤＲＡＭアレイを有する集積回路の現在活発な分野では、論理トランジスタおよびプロセスと、ＤＲＡＭトランジスタおよびプロセスとに対し、異なる処理工程を適合させるために、多くの手法が検討されてきた。
【０００３】
論理回路およびＤＲＡＭは、いくつかの世代にわたって、洗練されてきた。その結果、２種類の回路に対する処理工程が、分かれてきた。２つのプロセスのすべての工程を並列に実行することは、両方の手法の洗練さを保持するが、経済的に非実際的なコストになる。埋込みＤＲＡＭの分野では、現在の挑戦は、論理回路およびＤＲＡＭ回路の利点を、可能な最大の程度に依然として保ちながら、低コストの一体化プロセスを創案することである。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、埋込みＤＲＡＭアレイを有する論理回路を形成する一体化プロセスを提供することである。
【０００５】
【課題を解決するための手段】
本発明は、埋込みＤＲＡＭプロセスに関し、このプロセスは、キャパシタンスを低減するために基板から分離されたソース／ドレイン領域を有する論理トランジスタを与え、メモリセル内のキャパシタをそれらのパス・トランジスタに接続するために、メモリアレイ内に埋込みストラップを与える工程を、そのプロセスにおいて同時に用いる。
【０００６】
【発明の実施の形態】
図１は、埋込みＤＲＡＭを含む論理回路の一部の断面図である。図の左側には、符号１３０で示される１個のトランジスタが、論理回路の論理部を図式的に表している。図の右側には、１２０および１１０で示される２個のゲート・スタック構造が、論理回路の埋込みＤＲＡＭ部を図式的に表している。この段階では、予備作業は、完了している。この予備作業は、“基板の準備”と呼ばれており、スレショルド調整のための注入，ウェル形成，浅いトレンチ分離領域（ＳＴＩ）のエッチングおよび平坦化を含んでいる。予備工程では、酸化物５８が付着され平坦化されて、１組のアクティブ領域を定める。この分離工程の前または後に、１組の深いトレンチが、基板１０にエッチングされて、ＤＲＡＭセルのキャパシタ５０を形成する。このキャパシタの構造は、普通のものであり、誘電体５２（二酸化シリコンＳｉＯ２ および／または窒化シリコンＳｉ３ Ｎ４ ）がトレンチの表面を覆い、ポリシリコン中心電極５４に対する絶縁層として働く。構造１１０と１２０との間に、５６で示されるトレンチ・カラー酸化物の一部が存在する。このトレンチ・カラー酸化物の一部は、例示的ＤＲＡＭセルのキャパシタ５０とパス・トランジスタ１２０との間に、導電性ストラップを形成するために、取り除かれる。
【０００７】
ゲート酸化物が成長されて、構造１１０，１２０，１３０が形成されている。側壁スペーサ１１６，１２６，１３６は、ハロー（ｈａｌｏ）領域，延長部（ｅｘｔｅｎｓｉｏｎ）および／またはＬＤＤ（ライト・ドープト・ドレイン）注入の後に、形成される。パス・トランジスタ１２０は、ポリシリコン・ゲート１２２，窒化物キャップ１２４，窒化物側壁１２６を有する普通の構造を有している。他の構造の対応要素は、同一の末尾の数字を有している。構造１１０は、図の面内では、トランジスタではないが、図の面の後ろの次の行にトランジスタを形成する。次の行は、通常、この分野において、パッシング・ワードラインと呼ばれている。というのは、ポリシリコン・ゲート１１２が、また、ＤＲＡＭアレイのワードラインを形成するからである（ポリシリコン・ゲート１２２のように）。
【０００８】
ゲート・スタック構造が形成された後、図２に示すように、ホトレジスト層２１０が設けられ、パターニングされて、トランジスタのソース領域およびドレイン領域を露出させる開口を定める。全ＤＲＡＭアレイが露出される。必要ならば、論理トランジスタの任意のいくつかを、ホトレジスト層２１０で覆うことができる。所定時間のエッチングは、基板のシリコン内に、１組のソース／ドレイン・リセス１４２を開口する。このエッチングは、通常のＨＢｒ／Ｏ／Ｈｅ化学物質を用いて、シリコンをエッチングする。このエッチングは、キャップおよびスペーサの窒化物、またはＳＴＩの酸化物（酸化物５６を含む）に対して適切な選択性を有して行われる。このエッチングの深さは、重要ではない（通常は、１５０ｎｍである）。結果は、１組の露出されたソース／ドレイン・リセス１４２を有して、図２に示されている。
【０００９】
図３において、ホトレジスト層２１０が除去されて、ＴＥＯＳ酸化物充てん材１５０が、リセス内に、およびゲート・スタックの上部にまで付着されて、続いて、窒化物キャップ１１４，１２４，１３４を研磨停止層として用いて、平坦化される。
【００１０】
次に、図４において、埋込みＤＲＡＭ部内のＳＴＩを保護する第２のマスク２１１により、ＴＥＯＳがエッチング除去され、分離誘電体と呼ばれる１組のＴＥＯＳ層１５２を、ソース／ドレイン・リセスの底部に残す。通常のＣＦ４ またはＣＨＦ３ 化学物質が、窒化物キャップおよびスペーサへの影響を最小にして、ＴＥＯＳをエッチングする。このエッチングは、また、重要ではなく、唯一の条件は、キャパシタ中心電極の先端部５４′を十分に露出させて、良好なコンタクトを形成し、および分離誘電体に十分な厚さを残して、ソース／ドレイン領域と基板との間のキャパシタンスを抑制することである。通常、分離誘電体の残りの厚さは、７０ｎｍである。その結果は、図４に示されている。
【００１１】
図５は、導電材料（ポリシリコン）の層を付着し、キャップを研磨停止層として用いて平坦化し、ポリシリコンを公称のウェハ表面に向かってエッチングした結果を示す。ポリシリコン表面の実際の位置は、重要ではない。通常のソース／ドレイン注入が行われ、これは、トランジスタ１２０の右側に設けられたポリシリコン・ストラップ１６２に必要とされる導電率を与える。マスク２１１によって保護された酸化物１５０の残りの部分は、ＳＴＩ５８上に追加の分離を与える。
【００１２】
窒化物キャップ１１４，１２４，１３４が剥離される。スペーサ１１６，１２６，１３６が、キャップ剥離工程で損傷された場合に、必要ならば再形成される。露出シリコン（ポリシリコン）表面に、シリサイドを任意に形成することができる。埋込みストラップ上のシリサイドは、接合が分離されているが故に、保持時間のロスに寄与しないということが、本発明の有利な特徴である。
【００１３】
次に、誘電体付着および相互接続形成の通常の一連のバックエンド（ｂａｃｋ
ｅｎｄ）工程により、多数のトランジスタを接続して、回路を完成させる。
【００１４】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）基板上面を有するシリコン基板上に、論理部と埋込みＤＲＡＭ部とを有する集積回路を形成する方法であって、
前記埋込みＤＲＡＭ部の１組のメモリセルに、１組のトレンチ・キャパシタを形成する工程を含み、前記１組のトレンチ・キャパシタの各々は、中心電極と、この中心電極とこれに関連したパス・トランジスタとの間に設けられた酸化物カラーとを有し、
前記論理部および前記埋込みＤＲＡＭ部において、１組の浅いトレンチ分離領域（ＳＴＩ）を形成する工程と、
前記論理部および前記埋込みＤＲＡＭ部において、ゲート酸化物と，ゲート電極と，側壁とを有する１組のトレンチ・ゲート・スタックを、前記シリコン基板上に同時に形成する工程と、
前記論理部および前記埋込みＤＲＡＭ部において、前記トランジスタ・ゲートスタックの外側の前記シリコン基板を、誘電体に対して選択的に同時にエッチングする工程とを含み、これにより前記シリコン基板内のソース／ドレイン領域が、１組のソース／ドレイン・リセスに形成され、
前記論理部および前記埋込みＤＲＡＭ部において、前記トランジスタ・ゲートスタックの外側の前記ソース／ドレイン・リセスの組を同時に充てんする工程を含み、これにより前記シリコン基板の前記ソース／ドレイン領域における前記ソース／ドレイン・リセスの組は、分離誘電体で充てんされ、
前記ソース／ドレイン・リセスの組内の前記分離誘電体をリセスして、誘電体の残留層が、前記ソース／ドレイン・リセスの組内に残るようにする工程を含み、これにより前記中心電極を露出させ、
前記ソース／ドレイン・リセス内に、導電材料の層を付着および形成する工程を含み、これにより、前記論理部のトランジスタに、前記残留層によって前記基板から分離されたソースおよびドレインを形成し、および前記ＤＲＡＭ部のトランジスタに、トランジスタ本体と前記中心電極との間の、導電ストラップを同時に形成する、
集積回路の形成方法。
（２）前記トランジスタ・ゲート・スタックは、窒化物キャップにより覆われ、窒化物側壁を有するポリシリコン・ゲートを備える、上記（１）に記載の集積回路の形成方法。
（３）前記ソース／ドレイン・リセスを充てんする工程の後であって、前記分離誘電体をリセスする工程の前に、前記分離誘電体を、前記窒化物キャップを研磨停止層として用いて、化学機械研磨によって平坦化する、上記（２）に記載の集積回路の形成方法。
（４）前記分離誘電体をリセスする工程の際に、少なくとも前記論理部において、ホトレジストの層が前記ＳＴＩを保護する、上記（１）に記載の集積回路の形成方法。
（５）前記分離誘電体は、酸化物である、上記（１）ないし（３）のいずれか１つに記載の集積回路の形成方法。
【図面の簡単な説明】
【図１】  埋込ＤＲＡＭアレイの一部と論理トランジスタとの断面図であって、プロセスの一工程を示す図である。
【図２】  埋込ＤＲＡＭアレイの一部と論理トランジスタとの断面図であって、図１に続くプロセスの一工程を示す図である。
【図３】  埋込ＤＲＡＭアレイの一部と論理トランジスタとの断面図であって、図２に続くプロセスの一工程を示す図である。
【図４】  埋込ＤＲＡＭアレイの一部と論理トランジスタとの断面図であって、図３に続くプロセスの一工程を示す図である。
【図５】  埋込ＤＲＡＭアレイの一部と論理トランジスタとの断面図であって、図４に続くプロセスの一工程を示す図である。
【符号の説明】
１０  基板
５０  キャパシタ
５２  誘電体
５６  トレンチ・カラー酸化物
５８  酸化物
１１０，１２０  ゲート・スタック構造
１１４，１２４，１３４  窒化物キャップ
１１６，１２６，１３６  側壁スペーサ
１３０  トランジスタ
１４２  ソース／ドレイン・リセス
１５０  ＴＥＯＳ酸化物充てん材
１５２  分離誘電体
２１０  ホトレジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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