(57)【特許請求の範囲】
【請求項１】
論理回路であって、
事前充電電圧の電源を有し、
事前充電相と評価相を有するクロック信号を発生するクロック信号発生器を有し、
事前充電ノードを有し、
前記事前充電電圧の電源に結合された事前充電器を有し、前記クロック信号の事前充電相の間に、前記クロック信号発生器と事前充電ノードが動作可能で前記事前充電ノードを事前充電電圧まで事前充電し、
前記事前充電ノードに接続された条件付き直列放電路を有し、該条件付き直列放電路は第１および第２入力信号を受信し、かつ前記各第１および第２入力信号の論理状態に依存して前記事前充電電圧とは異なる電圧に前記事前充電ノードを条件付きで結合するよう動作可能であり、
前記条件付き直列放電路は、
第１しきい値電圧を有する低しきい値電圧トランジスタを有し、該低しきい値電圧トランジスタのゲートは前記第１入力信号を受信し、かつ該第１入力信号の論理状態に依存して前記条件付き直列放電路に沿って導電路を条件付きで形成し、前記低しきい値電圧トランジスタの前記ゲートが前記ドレンと導通している際、前記低しきい値電圧トランジスタは第１ソース・ドレン電圧のときに第１ソース・ドレン電流を供給し、
前記第１しきい値電圧よりも高い第２しきい値電圧を有する高しきい値電圧トランジスタを有し、該高しきい値電圧トランジスタのゲートは前記第２入力信号を受信し、かつ該第２入力信号の論理状態に依存して前記条件付き直列放電路に沿って放電路を条件付きで形成し、前記第２入力信号の論理状態は前記事前充電相の間では使用不能であり、前記高しきい値電圧トランジスタの導電路は前記事前充電相の間では導通せず、前記高しきい値電圧トランジスタの前記ゲートが前記ドレンと導通している際、前記高しきい値電圧トランジスタは前記第１ソース・ドレン電圧のときの前記第１ソース・ドレン電流よりも小さい第２ソース・ドレン電流を供給する、論理回路。
【請求項２】
前記低しきい値電圧トランジスタは第１低しきい値電圧トランジスタを有し、かつ前記条件付き直列放電路は第１しきい値電圧を有する第２低しきい値電圧トランジスタをさらに有し、前記第２低しきい値電圧トランジスタのゲートは第３入力信号を受信し、かつ該第３入力信号の論理状態に依存して前記条件付き直列放電路に沿って導電路を条件付きで形成する、請求項１に記載の論理回路。
【請求項３】
前記第１および第２低しきい値電圧トランジスタの前記条件付き直列放電路を接続して直列接続を形成し、かつ第３低しきい値電圧トランジスタをさらに有し、該第３低しきい値電圧トランジスタのゲートは第４入力信号を受信し、かつ該第４入力信号の論理状態に依存して前記直列接続に並列に接続された導電路を条件付きで形成し、前記第３低しきい値電圧トランジスタは前記第１しきい値電圧を有する、請求項２に記載の論理回路。
【請求項４】
前記第１、第２、第３低しきい値電圧トランジスタはそれぞれｎチャンネル・トランジスタである、請求項３に記載の論理回路。
【請求項５】
前記事前充電器は、ｐチャンネル・トランジスタを有し、該ｐチャンネル・トランジスタのソースは前記事前充電電圧の電源に接続され、ドレンは前記事前充電ノードに接続され、ゲートは前記クロック信号を受信するように接続されて、前記ｐチャンネル・トランジスタの導電路は前記事前充電相の間では導通し、
前記高しきい値電圧トランジスタはｎチャンネル・トランジスタを有し、該ｎチャンネル・トランジスタのソースは前記第２入力信号を受信するように結合され、かつゲートは前記第２入力信号を受信するように結合されて、前記ｎチャンネル・トランジスタの導電路は事前充電相の間では導通しない、請求項１に記載の論理回路。
【請求項６】
前記ｐチャンネル・トランジスタのゲートは前記評価相の間では使用不能信号を受けるように結合して、前記ｐチャンネル・トランジスタの前記導電路は前記評価相の間では導通せず、
前記ｎチャンネル・トランジスタのゲートは前記評価相の間では使用可能信号を受信するように結合して、前記ｎチャンネル・トランジスタの前記導電路は前記評価相の間では導通する、請求項５に記載の論理回路。
【請求項７】
前記第２入力信号は前記クロック信号であり、前記クロック信号が低のとき、前記クロック信号により前記ｐチャンネル・トランジスタは使用可能であり、かつ前記ｎチャンネル・トランジスタは使用不能である、請求項５に記載の論理回路。
【請求項８】
前記高しきい値電圧トランジスタのゲートに結合された前記第２入力信号は、前記事前充電相の間、論理状態を有する入力されたクロック信号により与えられ、前記高しきい値電圧トランジスタは前記事前充電相の間では使用不能であり、前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間では導通せずかつ前記評価相の間では任意の論理状態を有し、前記高しきい値電圧トランジスタは前記評価相の間では任意に使用可能であり、前記高しきい値電圧トランジスタの前記導電路は前記第２入力信号の論理状態に依存して前記評価相の間では条件付きで導通し、
前記低しきい値電圧トランジスタのゲートに接続された前記第１入力信号はスタティック回路により出力される、請求項１に記載の論理回路。
【請求項９】
前記高しきい値電圧トランジスタのゲートに接続された前記第２入力信号はダイナミック論理回路の出力により与えられて、前記高しきい値電圧トランジスタは前記事前充電相の間では使用不能であり、前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間では導通せず、前記ダイナミック論理回路の出力は前記評価相の間では任意の論理状態を有し、前記高しきい値電圧トランジスタは前記評価相の間では任意に使用可能であり、前記高しきい値電圧トランジスタの導電路は前記第２入力信号の論理状態に依存して前記評価相の間では条件付きで導通する、請求項１に記載の論理回路。
【請求項１０】
前記高しきい値電圧トランジスタは第１高しきい値電圧トランジスタを有し、
前記低しきい値電圧トランジスタの前記導電路と前記第１高しきい値電圧トランジスタの前記導電路は接続して直列接続を形成し、
前記ダイナミック論理回路は、前記直列接続と並列に接続された前記条件付き直列放電路に沿って導電路を有する第２高しきい値電圧トランジスタを有し、前記第２高しきい値電圧トランジスタは前記第２しきい値電圧を有し、かつ前記第２高しきい値電圧トランジスタのゲートに結合された第３入力信号は前記ダイナミック論理回路の出力により与えられて、前記第２高しきい値電圧トランジスタは前記事前充電相の間では使用不能であり、前記第２高しきい値電圧トランジスタの前記導電路は前記事前充電相の間では導通しない、請求項９に記載の論理回路。
【請求項１１】
前記低しきい値電圧トランジスタは第１注入ステップを用いて形成し、前記高しきい値電圧トランジスタは前記第１注入ステップとは異なるときに第２注入ステップを用いて形成する、請求項１に記載の論理回路。
【請求項１２】
前記低しきい値電圧トランジスタと前記高しきい値電圧トランジスタはそれぞれシリコン・インシュレータ・トランジスタを有する、請求項１に記載の論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はトランジスタ回路の構成に関し、より詳しくは、異なるしきい値電圧を持つトランジスタを用いたダイナミック論理回路に関する。
【０００２】
【従来の技術】
最近の多くの回路において、回路応用の動作速度を上げることが望まれている。たとえば、マイクロプロセッサの設計では、マイクロプロセッサの速度を制限しまた速度に影響する回路を常に調べて再設計して、マイクロプロセッサ全体の速度を上げる。速度が上がると性能が向上し、したがって短時間で一層詳細な、高度の処理を行うことができる。
【０００３】
マイクロプロセッサや、速度が重要な他の回路の速度を上げるために、現在はダイナミック論理トランジスタ回路が用いられている。これはスタティック論理トランジスタ回路に比べて、多くの場合に速度が大きいからである。ダイナミック論理回路の特徴は、２つの相で動作することである。第１に事前充電相の間は、事前充電ノードを第１ポテンシャルに設定する。第２に評価相の間は、回路が表す論理条件が満たされると、事前充電ノードを放電して回路の論理出力を変える。
【０００４】
言い換えると、事前充電相が終わると事前充電ノードは第１論理状態をダイナミック論理回路から出力し、評価相の間に事前充電ノードを放電するとダイナミック論理ゲートの出力は第１論理状態とは異なる第２論理状態を表す。たとえば、１個以上のｎチャンネル・トランジスタを用いて事前充電から放電に遷移させるという、放電して状態を変える動作はスタティック回路の従来の動作より高速である。スタティック回路の動作では、ある瞬間にｎチャンネルトランジスタの網を遷移させ、別の瞬間にｐチャンネルトランジスタの網を逆に遷移させる。
【０００５】
現在、製造に用いられている別の方法は、与えられた回路の特性に対してトランジスタのしきい値電圧を目標にすることである。詳しく言うと、一般にメーカは所定のしきい値電圧を持つトランジスタを作るか、またはこのためのトランジスタ製造工程を設ける。この工程を考えるときに、メーカは一般に速度の向上と電力の消費のトレードオフを考慮する。動作速度を上げるには、回路内の全てのトランジスタのしきい値電圧を下げればよい。しきい値電圧を下げると、トランジスタの駆動電流は増えるが、トランジスタの漏れ電流も増える。電源電圧を下げて、トランジスタのしきい値電圧が電源電圧の大きな部分を占めるようになると、この方法はますます制限される。トランジスタのしきい値電圧を下げるには１つの方法であるが、これにより電流の漏れが大きくなるので全体の待機電力消費が増える。このため、メーカは或るレベルの漏れを許容限界と考え、その限界に照らして既知のパラメータを調整し、回路の各トランジスタのしきい値電圧を指定してその限界を保つようにする。
【０００６】
【発明が解決しようとする課題】
上述の方法は回路の動作速度を上げるために現在用いられている代表的なものであるが、いろいろの制約や欠点がある。たとえば、ダイナミック論理の速度は論理に用いるトランジスタのしきい値電圧によって制限される。別の例として、上に述べたようにしきい値電圧を下げることにより速度を上げると、漏れ電流のために待機電力消費が必ず増加する。この発明者は上述のことを考慮して、従来の方法と比較して回路の速度は大きいが漏れ電流が少ない実施の形態を以下に示す。
【０００７】
【課題を解決するための手段】
種々の実施の形態は論理回路やシステムや方法に関係する。好ましいダイナミック論理回路の実施の形態は事前充電ノードを備え、これを事前充電相の間は事前充電電圧に事前充電し、評価相の間は放電するよう結合する。またこの回路は条件付き直列放電路を含む。直列放電路は事前充電ノードに接続して、事前充電ノードを事前充電電圧とは異なる電圧に選択的に結合する。条件付き直列放電路は、第１しきい値電圧を持つ低しきい値電圧トランジスタと、第１しきい値電圧より高い第２しきい値電圧を持つ高しきい値電圧トランジスタを備え、高しきい値電圧トランジスタのゲートに接続する電圧は事前充電相の間は使用不能になる。その他の回路やシステムや方法も開示して特許を請求する。
【０００８】
【発明の実施の形態】
上述の背景に基づいて、以下に種々の実施の形態を詳細に説明する。読者の便宜のために、詳細な説明の中の特定のトピックスを示す４つの副題を次の目次に示す。ただし、これは発明の範囲や実施の形態の多くの機能を限定するものではない。
【０００９】
0003894622.tif 000002
【００１０】
【実施例】
１．  異なるしきい値電圧を持つトランジスタを用いたダイナミック論理回路、システム、方法
以下の各図面に示す種々の実施の形態に進む前に注意したいことは、上述の背景から分かるように技術の現状は、しきい値を下げて回路速度を改善すると電流の漏れが増えて望ましくなく、逆にしきい値を上げて電流の漏れを改善すると回路速度が下がって望ましくない、というトレードオフが必要であることである。しかし以下の実施の形態は、上に述べた従来の構成と比較して、回路速度を上げてもこれに対応して電流の漏れが増えることはない。
【００１１】
図１は、一般に１０で示す第１ダイナミック論理回路の実施の形態の略図であって、しばしばドミノゲートと呼ぶ構成である。回路１０はｐチャンネル事前充電トランジスタ１２のゲートに接続するＧＡＴＥＤ  ＣＬＯＣＫ信号を含み、トランジスタ１２のソースはシステム電圧レベル（たとえばＶDD）の電源に接続し、ドレンは事前充電ノード１４に接続する。ＧＡＴＥＤ  ＣＬＯＣＫ信号はｎチャンネル放電トランジスタ１６のゲートにも接続する。トランジスタ１６のソースは低い基準電圧（すなわち、接地）に接続し、そのドレンはノード１８に接続する。
【００１２】
事前充電ノード１４とノード１８の間に、一般に２０で示す論理回路が接続される。回路１０では、論理回路２０のこの論理は論理式  Ａ  ＡＮＤ  Ｂ  を表す。詳しく言うと、この論理機能は次の追加の構成要素により生じる。論理回路２０は２個のｎチャンネル・トランジスタ２２と２４を含む。ｎチャンネル・トランジスタ２２のゲートは入力信号Ａを受け、ｎチャンネル・トランジスタ２４のゲートは入力信号Ｂを受ける。ｎチャンネル・トランジスタ２２のドレンは事前充電ノード１４に接続し、ｎチャンネル・トランジスタ２２のソースはノード２６に接続する。ｎチャンネル・トランジスタ２４のドレンはノード２６に接続し、ｎチャンネルトランジスタ２４のソースはノード１８に接続する。
【００１３】
事前充電ノード１４はさらにインバータ２８の入力に接続する。インバータ２８の出力は回路１０の出力信号（すなわち、Ａ  ＡＮＤ  Ｂ）を出し、またｐチャンネル・トランジスタ３０のゲートに接続する。ｐチャンネル・トランジスタ３０のソースはＶDDに接続し、ｐチャンネル・トランジスタ３０のドレンは事前充電ノード１４に接続する。またｐチャンネル・トランジスタ３０は、好ましくは図１に示す他のトランジスタより小さい。
【００１４】
以下に詳細に示す理由により、回路１０が実現する論理式は図１の方法で接続する回路を含む従来の構成と同じであるが、回路の速度と漏れ電流特性は非常に異なる。しかし説明を簡単にするためにまず一般的な論理動作を説明し、次にこの回路と従来の回路の違いと性能の改善について説明する。回路１０の動作は２つの相で起こる。第１相を事前充電相、第２相を評価相と呼ぶ。これらの相の選択と継続時間はＧＡＴＥＤ  ＣＬＯＣＫ信号により制御される。これについて以下に説明する。
【００１５】
ＧＡＴＥＤ  ＣＬＯＣＫ信号が事前充電トランジスタ１２を使用可能にすると回路１０は事前充電相になる。「使用可能にする」という用語はこの技術で知られており、ゲートポテンシャルが十分であって、このゲートポテンシャルが接続しているトランジスタの導電路（すなわちソース／ドレン）を導通させることを示す。したがって、事前充電トランジスタ１２を導通させるレベルにＧＡＴＥＤＣＬＯＣＫ信号を設定すると、回路１０は事前充電相になる。この例では、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のときにこれが起こる。この例では、ｐチャンネル事前充電トランジスタ１２は導通し、ｎチャンネル放電トランジスタ１６は導通しない。したがって事前充電ノード１４はｐチャンネル事前充電トランジスタ１２を通して事前充電電圧（たとえば、ＶDD）に接続して事前充電される。これは回路１０の論理状態１を表す。回路１０の例では、ＶDDまたはこれに近い事前充電電圧をインバータ２２で反転して出力し、論理０を表す。またこの論理０はｐチャンネル・トランジスタ３０を導通させるので、事前充電ノード１４はさらにＶDDに保たれる。
【００１６】
ＧＡＴＥＤ  ＣＬＯＣＫ信号が放電トランジスタ１６を使用可能にすると、回路１０は評価相になる。この例では、ＧＡＴＥＤ  ＣＬＯＣＫ信号が高のときにこれが起こる。評価相の初めには、論理回路２０は事前充電相で生じた論理信号（すなわち、この例では論理０）を引き続き出力する。しかしＧＡＴＥＤ  ＣＬＯＣＫ信号と論理回路２０に応じた動作により、この論理出力信号は事前充電相の後と同じレベルに留まるか、または次に説明するように逆の論理状態に遷移する。詳しく言うと、ＧＡＴＥＤ  ＣＬＯＣＫが低から高に遷移すると、これに応じてｎチャンネル放電トランジスタ１６は導通し、ｐチャンネル事前充電トランジスタ１２は導通しなくなる。したがってこの相の間に、論理回路２０がその直列路内の各トランジスタを導通させる論理になると、事前充電ノード１４は論理回路２０を通して、さらにｎチャンネル放電トランジスタ１６を通して、接地に接続する。この例では、論理動作はＡ  ＡＮＤ  Ｂなので、入力信号ＡとＢが共に高の場合は論理回路２０の電路内にある各トランジスタは導通し、事前充電ノード１４は接地に接続する。その結果、事前充電ノード１４の事前充電電圧（すなわち、図１の例ではＶDD）は接地に放電する。事前充電ノード１４が放電すると、事前充電ノード１４の電圧は接地またはこれに近くなり、さらにインバータ２８により反転する。このように出力が上昇するとトランジスタ３０はオフになる。さらに、このような放電は回路１０の論理値が遷移することを表し、回路１０の例では放電出力は論理値１を表す。
【００１７】
上記から、事前充電相の間は回路１０は第１論理状態に事前充電され、次に評価相の間はその状態に留まるか、または論理回路２０の論理動作が満たされた場合は評価相の間に放電して論理は逆の論理状態に遷移する。以下の別の例で示すように、トランジスタの接続と論理回路２０の種類を変えることにより論理動作を変えることができる（たとえば、他のまたは追加の機能に変えることにより、および／またはさらに入力信号を追加または除去することにより）。全ての場合においてこの実施の形態では、事前充電ノード１４から異なるポテンシャルへの条件付き直列放電路が形成され、この直列路上の全てのトランジスタの導通路（すなわち、ソース／ドレン路）が導通するという条件が成立すると事前充電ノード１４のポテンシャルは第１レベルから第２レベルに変わり、回路１０の出力論理は遷移する。
【００１８】
したがって以後この明細書では、このような電路上の条件付き直列接続を「放電路」と呼ぶ。つまり、放電路上の全てのトランジスタ（すなわち、これらのトランジスタの導電路）が導通するという条件が満たされると放電が起こる。また事前充電と放電はこの技術ではよく知られた用語であって、１つの論理状態から別の論理状態に遷移することをいうが、放電電圧より高い電圧に事前充電することに限定するわけではない。言い換えると、以下の図４に示すような別の構成では第１電圧に事前充電し、第１電圧より高い第２電圧に放電する。したがってこれらの用語は相対的な電圧レベルではなく電圧の変化を示すもので、回路からの論理レベル出力が変わることを表す。この明細書では、これらの用語をこの既知の用法で用いる。
【００１９】
図１に戻って従来の技術との重要な差に注目すると、ｎチャンネル・トランジスタ２２と２４には星印が付いているがｎチャンネルトランジスタ１６には付いてない。好ましい実施の形態では、ｎチャンネル・トランジスタ２２と２４のしきい値電圧（「ＶT 」）はｎチャンネル・トランジスタ１６のしきい値電圧より低い。このように星印を用いて低しきい値電圧トランジスタを示すのは、以下の他の図面でも同様である。低しきい値電圧トランジスタと高しきい値電圧トランジスタを使用することの意味の詳細に入る前に注意したいのは、これらの用語は１つのトランジスタのしきい値電圧と別のトランジスタのしきい値電圧の相対値を示すのに用いるのであって、必ずしも或る絶対値に限定するわけではない。特にこの技術ではトランジスタのしきい値電圧の決定は、電流・電圧特性を測定してトランジスタがわずかな電流を流すゲート対ソース電圧を決定することにより行う。しきい値電圧が相対的な性質を持つことを示すために、次のことを考える。
【００２０】
第１しきい値電圧を持つ第１トランジスタでは、所定のドレン対ソース電圧（ゲートはドレンに接続する）で第１量の駆動電流が流れる。第１トランジスタのしきい値電圧より低い第２しきい値電圧を持つ第２トランジスタでは、所定のドレン対ソース電圧（ゲートはドレンに接続する）で第２量の駆動電流が流れる。この駆動電流は、同じドレン対ソース電圧で第１トランジスタに流れる第１量の駆動電流より大きい。以下この明細書では、第１型のトランジスタをＨＶＴトランジスタ（すなわち、比較的高いＶT を持つトランジスタ）と呼び、第２型のトランジスタをＬＶＴトランジスタ（すなわち、比較的低いＶT を持つトランジスタ）と呼ぶ。さらにＨＶＴトランジスタは、このような回路で現在用いられているトランジスタと同程度のＶT を持つことが好ましい。ただし現在のトランジスタは全て同じＶT を持ち、またこのＶT は異常に大きな漏れ電流を避けるよう十分高く決定されている。またＬＶＴトランジスタはＨＶＴトランジスタに比べて駆動電流が高いという利点があるが、逆にＨＶＴトランジスタより漏れ電流が大きいという欠点がある。実際のところ、ＬＶＴトランジスタの一般的な漏れはＨＶＴトランジスタより２倍か３倍、またはそれ以上に大きい。
【００２１】
図１に戻って、星印を付けたｎチャンネル・トランジスタ２２と２４はＬＶＴトランジスタであり、ｎチャンネルトランジスタ１６はＨＶＴトランジスタである。この違いは従来の回路と非常に対照的である。図１に示す構成の従来の各トランジスタのＶT は同じであり、また高い。また定義によりそうでなければならない（すなわち、低いＶT を用いた場合に可能性のある異常に大きな漏れ電流を避けるため）。
【００２２】
この実施の形態がＨＶＴとＬＶＴの２つのトランジスタを持つという上述の違いの利点に進む前に、この明細書で説明する実施の形態では、異なるしきい値電圧を持つ種々のトランジスタをいろいろの方法で実現することができることに注意したい。一例を挙げると、この目的を達する１つの方法は、異なるしきい値電圧を持つトランジスタを用いてダイナミック論理回路を作ることができる製造工程を採用することである。たとえば現在の技術では、一般に単一の半導体領域（たとえば、ウエーハ）をマスクし、露光した領域に不純物を注入して、第１導電率型のトランジスタ・チャンネルのしきい値電圧を確立する。たとえばこの工程を用いて全てのｎチャンネル・トランジスタのＶT を設定し、次に全てのｐチャンネルトランジスタ用に設定された異なるマスクを用いてこれを繰り返す。このように２つの注入ステップを用いて、ｎチャンネル・トランジスタとｐチャンネル・トランジスタのＶT を設定する。さらにどちらの導電率型も、この方法で用いた注入の深さおよび／または濃度は、露出により得られるしきい値電圧のレベルに影響する。現在の標準では、一般のトランジスタのＶT は５００ミリボルト程度である。
【００２３】
しかしこの方法を拡張して、少なくとも２つの異なる組のトランジスタを生成してもよい。この２つの組は同じ導電率型であるが、一方の組はＨＶＴトランジスタを含み、他方の組はＬＶＴトランジスタを含む。この拡張された技術を用いて、一方の導電率型について、第１の組のマスクを用いて一組のＨＶＴトランジスタを適当な場所に作り、第２の組のマスクを用いて一組のＬＶＴトランジスタを別の場所に作ることができる。このように所定のトランジスタ導電率型について、第１の組のマスクを用いて１つの注入を行ってＨＶＴトランジスタを作り、その後で、第２の組のマスクを用いて別の注入を行ってＬＶＴトランジスタを作る。さらに第２のトランジスタ導電率型について、同様に別の２組のマスクと注入を用いる。またＨＶＴトランジスタのＶT は５００ミリボルトであるが、現在のトランジスタ技術では、ＬＶＴトランジスタのＶT は２００ミリボルト程度が期待できる。
【００２４】
さらにこの技術で知られている種々の点を考慮することにより、これらの値は変わる。また、ＨＶＴトランジスタとＬＶＴトランジスタの形成および／または構造には、他の技術を用いることもできる。別の例として、いわゆるシリコン・オン・インシュレータ（「ＳＯＩ」）技術を用いて形成するトランジスタがある。この技術では、ＳＯＩトランジスタは別個の本体接続を含む。一般に、本体は或るノードに接続するか、または浮遊させる。さらにこの発明者の理解では、この別個に利用可能な接続を用いてこの明細書に述べる相対的なＶT の基準を得ることができる。また将来このようなトランジスタのＶDDのレベルがダイオードの順バイアス電圧レベルより低くなると、この点に関して別の考え方をしてよい。現在はＶDDレベルが一般的な順バイアス電圧である約０．８ボルトよりかなり高く、またＬＶＴ構成を作成することが望まれるので、トランジスタ本体を切り離して浮遊させるとよい。
【００２５】
逆に、ＶDDが同じで、またＨＶＴ構成を作ることが望ましい場合は、ｎチャンネル・トランジスタの場合はトランジスタ本体を接地に（またはｐチャンネル・トランジスタの場合はＶDDに）接続してよい。また将来はＶDDレベルが０．５ボルト以下に下がる、つまり一般的に期待される順バイアス電流である０．８ボルトよりかなり低くなるはずである。この場合、およびＬＶＴ構成にすることが望ましい場合は、これまでと同様にトランジスタ本体を切り離して浮遊させてよい。その結果、事前充電相の間のそのトランジスタのしきい値電圧は比較的低い。逆にＨＶＴ構成にすることが望ましい場合は、高いしきい値電圧が望ましい相の間（たとえば、事前充電相の間）はオフであるトランジスタのゲートに、トランジスタ本体を接続してよい。たとえばこのように接続したｎチャンネルＳＯＩトランジスタでは、事前充電中に低いゲート電圧をそのトランジスタの本体にも接続する。その結果、事前充電相の間はそのトランジスタのしきい値電圧は比較的高い。比較的高いＶT を得るには、トランジスタの本体を接続する先はトランジスタを使用可能にしないポテンシャル（たとえば、ｎチャンネル・トランジスタでは本体を接地に接続する）か、そのトランジスタのソースか、または事前充電中は接地している別の信号がよい。
【００２６】
さらに別の方法を考えることもできるが、ここではそのような方法については詳細に述べない。たとえば、ＬＶＴトランジスタもＨＶＴトランジスタも含むスタティック回路に現在用いられている製造法がある。しかしこの現在の工程はダイナミック論理回路用ではなくスタティック論理回路用である。この方法を用いるのは、ＬＶＴトランジスタを用いて領域全体（たとえば、回路ダイ上の一組の回路）を作ってその回路の組の速度を上げるためであるが、このようにして作った領域は、ＨＶＴトランジスタを用いて作った回路ダイ上の残りの領域と比較すると漏れ電流の量が大きい。このようにこの方法を修正しまたは当業者が利用できる別の方法を用いれば、この明細書に述べる実施の形態を参考にして、回路構成内にＬＶＴかまたはＨＶＴトランジスタを選択して異なるトランジスタに異なるしきい値電圧を意図的に指定することにより、所定の回路を作ることができるはずである。
【００２７】
ＨＶＴトランジスタとＬＶＴトランジスタを混合した回路の概念を導入したので、この発明者が上に述べた原理を認識し、ダイナミック論理回路の或る属性を利用しまたＨＶＴトランジスタとＬＶＴトランジスタを利用して、種々のユニークな実施の形態を作ったことが理解できると思う。これらの利点の第１例は、回路１０内の異なるしきい値電圧トランジスタの詳細な動作を調べることにより実現することができる。以下の説明は、まず事前充電相の動作について述べ、次に評価相の動作について述べる。
【００２８】
事前充電相の動作の間はＧＡＴＥＤ  ＣＬＯＣＫ信号は低なのでｎチャンネル放電トランジスタ１６はオフであり、ｐチャンネル事前充電トランジスタ１２によって事前充電ノード１４は事前充電電圧ＶDDに充電される。ＡとＢのデータ値に従って、ｎチャンネル・トランジスタ２２と２４はオンまたはオフである。しかしトランジスタ２２と２４に関わらず、ｎチャンネル放電トランジスタ１６はオフなので、事前充電ノード１４から接地に向かう放電は起こらない。さらに、ｎチャンネル放電トランジスタ１６はＨＶＴトランジスタである。ＨＶＴトランジスタはオフの時の漏れ電流が小さいので（ＬＶＴトランジスタは逆）、ＨＶＴｎチャンネル放電トランジスタ１６は、事前充電ノード１４からｎチャンネル・トランジスタ２２と２４を通して接地に漏れる電流の量を制限する。したがって、放電路にＬＶＴトランジスタ（すなわち、ｎチャンネル・トランジスタ２２と２４）があっても、事前充電相の動作の間の可能な漏れ電流の量はＨＶＴ  ｎチャンネル放電トランジスタ１６により制限される。
【００２９】
評価相の動作の間は、ＧＡＴＥＤ  ＣＬＯＣＫ信号は高であり、また論理回路２０の論理機能が実現される。言い換えると、事前充電相の終わりの回路１０の出力は事前充電された論理状態を表し、これは図１の例では論理０である。しかし論理回路２０の論理式がその回路内の各トランジスタが導通していることを表す（すなわち、Ａ  ＡＮＤ  Ｂ  が高である）場合は、事前充電ノード１４の電荷は、論理回路２０とｎチャンネル放電トランジスタ１６を含む放電路を通して接地に放電する。この期間中、放電路を構成する３個のトランジスタ（すなわち、トランジスタ２２、２４、１６）は抵抗器と考えてよい。トランジスタ２２と２４はＬＶＴトランジスタなので、これらのトランジスタの抵抗はＨＶＴトランジスタ１６の抵抗より遙かに小さい。これらの３抵抗は直列なので、全てがＨＶＴトランジスタである場合に比べて放電路の全抵抗は小さい。この利点は、２個のトランジスタ２２と２４のどちらかをＬＶＴにしただけでも得られるが、両方をＬＶＴトランジスタにすれば、１個をＬＶＴトランジスタにして他をＨＶＴトランジスタにする場合に比べて全直列抵抗は一層小さくなる。どちらにしても全直列抵抗が減るので、回路を放電する（したがって、論理状態を変える）のに必要な時間も減る。
【００３０】
上記の構成から、異なるしきい値電圧を持つトランジスタを混合することにより種々の利点が得られることが理解できる。事前充電相の動作の間は、放電路にＨＶＴトランジスタがあるとＬＶＴトランジスタだけを含む回路より電流が少ないという利点がある。この漏れはＨＶＴトランジスタだけを含む回路の漏れに近いかまたは同じである。逆に評価相の動作の間に放電路に１個以上のＬＶＴトランジスタがあると、回路の論理状態が遷移する速度が上がるという利点がある。これらの利点があることを知った上で、図２から図１０までの以下の説明では、混合しきい値電圧のトランジスタを含む回路について別の構成と考え方を示す。
【００３１】
図２は、一般に３２で示す第２ダイナミック論理回路の実施の形態の略図であって、これもクロックされる放電トランジスタのないドミノゲート構成と呼ぶことが多い。回路３２のＧＡＴＥＤ  ＣＬＯＣＫ信号はｐチャンネル事前充電トランジスタ３４のゲートに接続し、トランジスタ３４のソースはＶDDに接続し、ドレンは事前充電ノード３６に接続する。図１の回路１０とは対照的に、図２のＧＡＴＥＤ  ＣＬＯＣＫはｎチャンネル・トランジスタのゲートに接続せず、上記の実施の形態で放電トランジスタ１６に関して説明した相補的な動作は行わない。
【００３２】
一般に３８で示す論理回路が事前充電ノード３６と接地の間に接続する。図１と同様に、この論理回路は２個の直列接続のｎチャンネル・トランジスタ４０と４２を含む。論理回路３８の特定の論理は、論理式  Ｃ  ＡＮＤ  Ｄ  を実現する。詳しく言うと、ｎチャンネル・トランジスタ４０のゲートは入力信号Ｃを受け、ｎチャンネル・トランジスタ４２のゲートは入力信号Ｄを受ける。重要なことは、入力信号Ｄがゲートされた信号であることである。すなわち、回路が評価相にあるとき（すなわち、ＧＡＴＥＤ  ＣＬＯＣＫ信号が高のとき）、この信号は接続するトランジスタゲートを使用可能にする。逆に、回路が事前充電相にあるとき（すなわち、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のとき）、ゲートされた入力信号Ｄは同じトランジスタを使用可能にしない。用語「使用可能にしない」すなわち「使用不能にする」もこの技術で知られている。すなわち、ゲートポテンシャルが不十分なのでそのゲートポテンシャルが接続するトランジスタの導電路（すなわち、ソース／ドレン）を導通させることができないことを示す。たとえば、回路が事前充電相にあってトランジスタ４２がｎチャンネル・トランジスタのときはゲートされた入力信号Ｄは使用不能でなければならないので、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のときはゲートされた入力信号Ｄは低（すなわち、ｎチャンネル・トランジスタを可能にしない、すなわちトランジスタを導通させないレベル）である。
【００３３】
たとえば、ゲートされた入力信号は、図１のような別のダイナミック論理ドミノゲート構成の出力および／または事前充電ノードから与えられる。別の例として、ゲートされた入力信号はスタティック論理回路の出力から与えられるが、事前充電相の動作の間は使用不能になるように別途に制御される（たとえば、別の信号との論理積により）。どちらにしても、この実施の形態にとってゲートされた入力信号の形態が重要であることを以下に詳細に説明する。図２に戻って、ｎチャンネル・トランジスタ４０のドレンは事前充電ノード３６に接続し、ｎチャンネル・トランジスタ４０のソースはノード４４に接続する。ｎチャンネル・トランジスタ４２のドレンはノード４４に接続し、ｎチャンネル・トランジスタ４２のソースは接地（または、以下に説明するように放電を可能にする、電源電圧ＶDDとは異なるポテンシャル）に接続する。
【００３４】
事前充電ノード３６はさらにインバータ４６の入力に接続する。インバータ４６の出力は回路３２の出力信号（すなわち、Ｃ  ＡＮＤ  Ｄ）を出し、またｐチャンネル・トランジスタ４８のゲートにも接続する。ｐチャンネル・トランジスタ４８のソースはＶDDに接続し、ｐチャンネル・トランジスタ４８のドレンは事前充電ノード３６に接続する。
【００３５】
図１の回路１０と同様に、図２の回路３２が実現する論理式は、図２と同様に接続する回路を含む従来の構成と同じである。しかし異なるしきい値電圧を持つ異なるトランジスタを含むので、回路の速度と漏れ電流特性は従来のものとは非常に異なる。説明を簡単にするために、以下の説明ではまず一般的な論理動作について述べ、次に回路の変更と、異なるしきい値電圧を持つトランジスタによる性能の改善について詳細に述べる。回路３２もダイナミック論理回路なので、第１に事前充電相で、第２に評価相で動作する。これらの相の選択と持続期間はＧＡＴＥＤ  ＣＬＯＣＫ信号により制御される。各相を次に説明する。
【００３６】
ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のときは、回路３２は事前充電相にある。この場合、ｐチャンネル事前充電トランジスタ３４は導通し、その結果事前充電ノード３６はＶDDに事前充電される。これは回路３２の１つの論理状態を表す。回路３２の例では、ＶDDまたはそれに近い事前充電電圧はインバータ４６により反転し、論理０を表す出力を出す（これはｐチャンネル・トランジスタ４８によりこのレベルに保持される）。先に進む前に、入力信号Ｄはゲートされた信号である、すなわち事前充電相の間（すなわち、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のとき）は使用可能でないことに注意したい。つまり、事前充電相の間はゲートされた入力信号Ｄは低なので、ｎチャンネル・トランジスタ４２は事前充電相の間は導通しない。ｎチャンネル・トランジスタ４０が事前充電相の間に導通してもｎチャンネル・トランジスタ４２が非導通状態なので、事前充電ノード３６の事前充電された電圧は放電しない。
【００３７】
ＧＡＴＥＤ  ＣＬＯＣＫ信号が高のときは回路３２は評価相にある。したがって評価相の初めに、論理回路３２は事前充電相で生じた論理信号（すなわち、この例では論理０）を引き続き出力する。評価相の間は、ＧＡＴＥＤ  ＣＬＯＣＫ信号と論理回路３８に応じた動作とに従って、論理出力信号は事前充電相の後と同じ状態に留まるか、または逆の論理状態に遷移する。詳しく言うと、ＧＡＴＥＤ  ＣＬＯＣＫが低から高に遷移中または遷移後に論理回路３８が回路内の各トランジスタを導通させる論理になると、事前充電ノード３６は接地に接続する。この例では、論理動作は  Ｃ  ＡＮＤ  Ｄ  である。したがって、Ｃ入力が高であり、またＧＡＴＥＤ  ＣＬＯＣＫ信号が低から高に遷移中または遷移後に、ゲートされた入力信号Ｄが低から高になると、論理回路３８の各トランジスタは導通し、事前充電ノード３６は接地に接続する。言い換えると、この例ではトランジスタ４０と４２は導通して事前充電ノード３６を接地に結合する。このようにして事前充電電圧を放電することにより、インバータ４６からの出力信号は事前充電状態（すなわち、論理０）から放電状態に遷移し、出力は論理１になる。
【００３８】
上の説明は、回路３２が事前充電相の間は第１論理状態に事前充電され、評価相の間はその状態を保持するか、または論理回路３８が実行する論理動作が満たされた場合は評価相の間に放電して逆の論理状態に遷移することを示す。図１の回路１０と同様に、異なる論理動作を実現しまたは他の入力信号を追加または除去するために、図２の回路３２の論理回路３８内に用いるトランジスタの接続と種類をさらに変えてよい。どちらにしても、事前充電ノード３６から異なるポテンシャルへの放電路を形成することにより、この放電路上のトランジスタが全て導通した場合は事前充電ノード３６のポテンシャルは第１レベルから第２レベルに変わり、回路３２の出力の論理は遷移する。
【００３９】
回路３２の一般的な動作を説明したので、次に異なるしきい値電圧を持つトランジスタを回路内に含めることの効果を検討する。詳しく言うと、ｎチャンネル・トランジスタ４０には星印が付いているがｎチャンネル・トランジスタ４２には付いていない。上に定めた約束から、ｎチャンネル・トランジスタ４０はＬＶＴトランジスタであり、ｎチャンネル・トランジスタ４２はＨＶＴトランジスタである。この違いは従来の技術と非常に対照的である。従来の図２のような構成の各トランジスタは同じＶT を持っている。この違いの利点を理解するために、回路の２つの異なる相の動作における、回路３２内の異なるしきい値電圧トランジスタの動作を以下に詳述する。ただし上に詳細に述べた予備的な動作については再び説明しない。
【００４０】
事前充電相の動作の間はＧＡＴＥＤ  ＣＬＯＣＫ信号は低なので、ｎチャンネル・トランジスタ４２はオフであり（その入力がゲートされているので）、ｐチャンネル事前充電トランジスタ３４により事前充電ノード３６はＶDDに充電される。入力信号Ｃのデータ値に従って、ｎチャンネル・トランジスタ４０はオンかオフである。しかしトランジスタ４０に関わらず、ｎチャンネル・トランジスタ４２がオフなので、事前充電ノード３６から接地に放電することはない。さらにｎチャンネル・トランジスタ４２はＨＶＴトランジスタである。ＨＶＴトランジスタがオフのときは漏れ電流は少ないので、（ＬＶＴトランジスタは逆）、ＨＶＴ  ｎチャンネル・トランジスタ４２は、事前充電ノード３６からｎチャンネル・トランジスタ４０を通して接地に流れる漏れ電流の量を制限する。放電路はＬＶＴトランジスタ（すなわち、ｎチャンネル・トランジスタ４０）を含んでいるが、事前充電相の動作の間はＨＶＴ  ｎチャンネル・トランジスタ４２により、可能な漏れ電流の量は制限される。
【００４１】
評価相の動作の間はＧＡＴＥＤ  ＣＬＯＣＫ信号は高であり、ｎチャンネル・トランジスタ４２へのゲートされた入力信号Ｄは低から高に遷移する。この遷移が起こり、また評価相の間にｎチャンネル・トランジスタ４０への入力信号Ｃも高になった場合は、事前充電ノード３６の電荷は放電路を通して（すなわち、トランジスタ４０と４２を通して）接地に放電する。トランジスタ４０はＬＶＴなので、その抵抗はＨＶＴトランジスタ４２の抵抗よりはるかに低い。この２つの抵抗は直列なので、全てがＨＶＴトランジスタである放電路に比較して放電路の全抵抗は小さい。全直列抵抗が減るので回路が放電する速度が増す。最後に、入力Ｃがゲートされた入力信号で、トランジスタ４０がＨＶＴトランジスタで、トランジスタ４２がＬＶＴトランジスタの場合も、電流の漏れと直列抵抗は同様に減少する。
【００４２】
図２は図１の別の実施の形態であるが、どちらの形態も、異なるしきい値電圧を持つトランジスタを混合すると明らかに種々の利点がある。事前充電相の間は放電路内にある１個以上の使用可能でないＨＶＴトランジスタは漏れ電流を制限し、評価相の間は放電路上にある１個以上のＬＶＴトランジスタは動作速度を増す。図１と図２の実施の形態は上述のように異なるが、ここでは共通点に注目する。第１に、どちらの構成も放電路上にＨＶＴトランジスタとＬＶＴトランジスタを持つ。第２に、放電路上の少なくとも１個のトランジスタは事前充電相の動作の間は使用可能にならず、その使用可能でないトランジスタはＨＶＴトランジスタである。図１では、ＨＶＴ  ｎチャンネル放電トランジスタ１６のゲートが、事前充電相の間は低であるＧＡＴＥＤ  ＣＬＯＣＫ信号に接続している。図２では、ＨＶＴ  ｎチャンネル・トランジスタ４２のゲートが、ゲートされた入力信号に接続している。したがって、放電路内にある残りの１個以上のトランジスタはＬＶＴトランジスタでよく、ＬＶＴトランジスタの数が多いほど速度が増す可能性が大きい。上記の構成の説明に基づいて、図３から図１０は上述の種々の原理によって従来より優れた利点を持つ、いろいろの構成を示す。
【００４３】
図３は、一般に５０で示すダイナミック論理回路の実施の形態の略図であって、多くの点で図１の回路１０と同じである。図１と図３の共通の機能には同じ参照番号を用いる。回路１０と５０の違いは、回路５０は事前充電ノード１４とノード１８の間に別のｎチャンネル・トランジスタ５２を含んでいることである。以下に示すように、この別のｎチャンネル・トランジスタにより回路５０が実現する論理式は回路１０の論理式と異なるので、回路５０の論理回路全体の番号も５４に変える。以下に示すように、論理回路５４により回路５０の出力の論理式は（（Ａ  ＡＮＤ  Ｂ）ＯＲ  Ｅ）になる。またｎチャンネル・トランジスタ５２には星印が付いているので、この明細書の約束によってこれはＬＶＴトランジスタである。最後に、回路５０は２つの放電路を持つ。第１放電路は図１の回路１０と同じでｎチャンネル・トランジスタ２２、２４、１６を含み、第２放電路は事前充電ノード１４からｎチャンネル・トランジスタ５２と１６を通る。
【００４４】
回路５０の動作は次の通りである。第１のｎチャンネル・トランジスタ２２、２４、１６を通る第１放電路の動作は回路１０と同じである。したがって、前に述べた説明を参照していただきたい。しかし、第２のｎチャンネル・トランジスタ５２と１６を通る第２放電路に影響される動作は次の通りである。
【００４５】
事前充電相の動作の間は事前充電ノード１４は事前充電電圧ＶDDに事前充電され、ＨＶＴ  ｎチャンネル放電トランジスタ１６はオフである。上に述べたように、ＨＶＴ  ｎチャンネル放電トランジスタ１６がオフなので事前充電ノード１４の事前充電された電圧は第１放電路を通って放電することはできず、このトランジスタがＨＶＴトランジスタなので漏れ電流は制限される。第２放電路もＨＶＴ  ｎチャンネル放電トランジスタ１６を含むので、第１放電路と同様に、事前充電ノード１４の事前充電された電圧は第２放電路を通って放電することができず、また放電路内にＨＶＴ  ｎチャンネル放電トランジスタ１６があるためにやはり漏れ電流が制限される。
【００４６】
評価相の動作の間は、第１放電路が  Ａ  ＡＮＤ  Ｂ  という論理評価を行うことを図１に関して上に示した。しかし、ｎチャンネル・トランジスタ５２が導通した場合は事前充電ノード１４の電圧を放電することができる。したがって、（Ａ  ＡＮＤ  Ｂ）が高かまたはＥが高の場合に回路５０から出力する論理信号は遷移し、全論理式は（（Ａ  ＡＮＤ  Ｂ）ＯＲ  Ｅ）になる。また上に述べたように第１放電路内にＬＶＴトランジスタ（すなわち、ｎチャンネル・トランジスタ２２と２４）があるので速度が増し、この速度で遷移が起こる。同じ理由から、回路５０の第２放電路内のＬＶＴトランジスタ５２により、論理遷移が起こる速度が増す。
【００４７】
上の実施の形態は、放電から生じるポテンシャルより高いポテンシャルに事前充電される例を含む種々の原理を示す。しかし前に述べたように、事前充電電圧が放電電圧より小さい別の構成にすることもできる。図４は、一般に５６で示す、この別の事前充電動作と放電動作の例を示す回路の略図である。これを一般にｐチャンネル・ドミノゲートと呼ぶ。図４の実施の形態も事前充電ノードから異なるポテンシャルのノードへの放電路を含み、この放電路上の全てのトランジスタが導通している場合は、事前充電ノードのポテンシャルは第１レベルから第２レベルに変わり、回路の出力の論理は遷移する。
【００４８】
次に回路５６の詳細を説明する。回路５６はＧＡＴＥＤ  ＣＬＯＣＫ信号の相補信号（図４にＧＡＴＥＤ  ＣＬＯＣＫ（バー）で示す）をｎチャンネル事前充電トランジスタ５８のゲートに受ける。トランジスタ５８のソースは事前充電電圧（すなわち、接地）に接続し、ドレンは事前充電ノード６２に接続する。ＧＡＴＥＤ  ＣＬＯＣＫ（バー）信号はｐチャンネル放電トランジスタ６０のゲートにも接続し、トランジスタ６０のソースはＶDDに接続し、ドレンはノード６４に接続する。ｐチャンネルトランジスタ６０は、星印が付いていないのでＨＶＴトランジスタである。事前充電ノード６２とノード６４の間に、一般に６６で示す論理回路が接続する。論理回路６６は論理式（Ｆ  ＯＲ  Ｇ）、すなわち同等であるがＮＯＴ（Ｆ（バー）  ＡＮＤ  Ｇ（バー））を実現する。論理回路６６は２個の直列接続のｐチャンネル・トランジスタ６８と７０を含み、ｐチャンネル・トランジスタ６８のゲートは入力信号Ｆを受け、ｐチャンネル・トランジスタ７０のゲートは入力信号Ｇを受ける。トランジスタ６８と７０は共にＬＶＴトランジスタである。また各トランジスタ６０、６８、７０はｐチャンネル・トランジスタである。したがってこの技術で知られているように、ゲート対ソース電圧が負の場合はこの型のトランジスタは導通する。これはｎチャンネル・トランジスタが、ゲート対ソース電圧が正の場合に導通するのと逆である。相対的なしきい値電圧について述べると、実際に問題になるのはしきい値電圧の大きさである。言い換えると、ｐチャンネルＨＶＴトランジスタのＶT は−０．５ボルト程度であり、ｐチャンネルＬＶＴトランジスタのＶT は−０．２ボルト程度である。このように、ｐチャンネルＨＶＴトランジスタのＶT の大きさはｐチャンネルＬＶＴトランジスタのＶT の大きさより大きい。
【００４９】
事前充電ノード６２に戻って、ノード６２はインバータ７２の入力にも接続する。インバータ７２の出力は回路５６の出力信号（すなわち、Ｆ  ＯＲ  Ｇ）を出し、またｎチャンネル・トランジスタ７４のゲートにも接続する。ｎチャンネル・トランジスタ７４のソースは接地に接続し、ｎチャンネル・トランジスタ７４のドレンは事前充電ノード６２に接続する。
【００５０】
回路５６の動作も事前充電相と評価相で起こる。事前充電相の間はＧＡＴＥＤＣＬＯＣＫ信号は低であり、その相補信号は高である。この場合、ｎチャンネル事前充電トランジスタ５８は導通し、ｐチャンネル放電トランジスタ６０は導通しない。したがって、事前充電ノード６２はｎチャンネル・トランジスタ５８を通して事前充電電圧である接地に事前充電され、この事前充電電圧をインバータ７２で反転させて、回路５６の１つの論理状態を表す（すなわち論理１で、これはｎチャンネル・トランジスタ７４へのフィードバック接続により保持される）。評価相の間はＧＡＴＥＤ  ＣＬＯＣＫ信号は高であり、その相補信号は低である。したがって評価相の初めには、論理回路５６は事前充電相で生じた論理信号（すなわち、この例では論理１）を引き続き出力する。しかしＧＡＴＥＤ  ＣＬＯＣＫ信号の相補信号と論理回路６６にに応じた動作により、論理出力信号は事前充電相後と同じ状態に留まるか、または逆の論理状態に遷移する。
【００５１】
詳しく言うと、ＧＡＴＥＤ  ＣＬＯＣＫ信号の相補信号が高から低に遷移すると、これに応じてｐチャンネル放電トランジスタ６０は導通し、ｎチャンネル事前充電トランジスタ５８は導通しなくなる。その結果、事前充電ノード６２は論理回路６６を通し、さらにｐチャンネル放電トランジスタ６０を通して、ＶDDに接続することができる。したがってこの相の間に、論理回路６６内の各トランジスタが導通する場合はＶDDへの接続が起こる。すなわち、Ｆ入力信号もＧ入力信号も低の場合は、トランジスタ６８と７０はそれぞれ導通して上述のようにＶDDに接続する。その結果、事前充電ノード６２の事前充電電圧（すなわち、図４の例では接地）はＶDDに放電する。このようにして事前充電ノード６２を放電すると、事前充電ノード６２の電圧はＶDDまたはその近くに達し、さらにインバータ７２で反転する。したがって回路５６の例でこのようにして放電すると、回路５６の論理値は論理１から論理０に遷移する。
【００５２】
上述の動作に加えて、事前充電ノード６２とＶDDの間の放電路にＬＶＴトランジスタとＨＶＴトランジスタを含むと回路５６は改善される。この動作の詳細は上の諸図面の説明からよく理解できるが、以下に少し説明を加える。事前充電相の動作の間はｐチャンネル放電トランジスタ６０はオフであり、これはＨＶＴトランジスタなので放電路を通して漏れる可能性のある電流の量を制限する。評価相の間はｐチャンネル・トランジスタ６８と７０は導通し（各入力が低の場合）、これらはＬＶＴトランジスタなので、ＨＶＴトランジスタだけを含む放電路に比べて放電路内の速度が増す。したがって図４の実施の形態も従来の方法に比べて非常に改善される。
【００５３】
図５は、一般に７６で示す、１つ以上の放電路を含むダイナミック論理回路の実施の形態の略図である。詳しく言うと、回路７６は多くの点で図２の回路３２と同じである。したがって図２と図５で機能が共通する要素は同じ参照番号を用いる。回路３２の機能の他に、回路７６は別のｎチャンネル・トランジスタ７８を含む。トランジスタ７８のゲートはゲートされた入力信号Ｈを受け、そのドレンは事前充電ノード３６に、そのソースは接地にそれぞれ接続する。したがってトランジスタ７８と、並列の直列接続のトランジスタ４０と４２により、異なる論理回路８０が形成される。この論理回路７６は論理式（（Ｃ  ＡＮＤ  Ｄ）ＯＲ  Ｈ）を実現する。
【００５４】
回路７６の上述の接続では、事前充電ノード３６から異なるポテンシャル（すなわち、この例では接地）までに２つの別個の放電路がある。第１放電路は図２の回路３２と同じである。すなわち、事前充電ノード３６から直列接続のトランジスタ４０と４２を通る。新たに追加された第２放電路は事前充電ノード３６からトランジスタ７８を通して接地までである。ｎチャンネル・トランジスタ７８は、星印が付いていないのでＨＶＴトランジスタである。上の説明から第２放電路はトランジスタを１個だけ含むので、このトランジスタはＨＶＴトランジスタであることが好ましい。ＨＶＴトランジスタは事前充電相の間は使用可能でなく、したがって事前充電相の動作の間は電流の漏れを制限する。また回路７６の第２放電路内にはＬＶＴトランジスタがなく、第１放電路内にはＬＶＴトランジスタ（すなわち、トランジスタ４０）があるので、第１放電路の放電速度はＨＶＴトランジスタだけを含む放電路より大きい。また第２放電路は第１放電路に並列なので、第１放電路が導通したときの抵抗が減少することにより、第２放電路も導通するときの速度が増す。どちらにしても、図５の回路は従来の回路に比べて改善される。
【００５５】
図６は、一般に８２で示す、論理回路８４を含むダイナミック論理回路の実施の形態の略図である。回路８２は図２の回路３２と共通点があるので、ここでも共通の要素には共通の参照番号を用いる。回路８４は事前充電ノード３６から接地まで直列接続のトランジスタ４０と４２を含む。さらに、論理回路８４は事前充電ノード３６から接地まで、これも直列に接続する第２組のｎチャンネル・トランジスタ８６と８８を含む。トランジスタ８６はそのゲートに入力信号Ｊを受け、トランジスタ８８はそのゲートにゲートされた入力信号Ｋを受ける。最後に、トランジスタ４０と４２を接続するノード４４はトランジスタ８６と８８の間に接続する。
【００５６】
回路８２は放電路のさらに別の形態を示すもので、放電は事前充電ノード３６から接地まで４つの組み合わせの放電路のどれかで起こる。すなわち、（１）トランジスタ４０と４２を通る路、（２）トランジスタ８６と８８を通る路、（３）トランジスタ４０と８８を通る路、（４）トランジスタ８６と４２を通る路。回路８２は論理出力式（（Ｃ  ＯＲ  Ｊ）ＡＮＤ（Ｄ  ＯＲ  Ｋ））を実現する。各放電路内にＨＶＴトランジスタとＬＶＴトランジスタを組み合わせた上記の原理に従えば、ｎチャンネル・トランジスタ４０はＬＶＴトランジスタなので、ＬＶＴトランジスタを含む各放電路ごとに、事前充電相の間はオフであるＨＶＴトランジスタがあることが好ましい。したがって、ｎチャンネル・トランジスタ４２はＨＶＴトランジスタであり、またｎチャンネル・トランジスタ８８もＨＶＴである。このように、漏れが起こる電路がｎチャンネル・トランジスタ４２を通るかｎチャンネル・トランジスタ８８を通るかに関わらず、漏れはＨＶＴトランジスタが存在することにより制限される。ＬＶＴ  ｎチャンネル・トランジスタ４０の場合と同じ理由で、ｎチャンネル・トランジスタ８６を含む各放電路も、ｎチャンネル・トランジスタ４２かまたはｎチャンネル・トランジスタ８８を含む。したがって、ｎチャンネル・トランジスタ８６もＬＶＴトランジスタでよい。また各トランジスタ４０と８６がゲートされた入力信号を受けるよう接続する場合は、トランジスタ４２と８８をＬＶＴトランジスタに、トランジスタ４０と８６をＨＶＴトランジスタにすれば、やはり従来の回路より性能が向上する。最後に、４個のトランジスタ４０、４２、８６、８８が全てゲートされた入力信号を受けるよう接続する場合は、トランジスタ４０と８６またはトランジスタ４２と８８をＨＶＴトランジスタ、対抗するトランジスタ対をＬＶＴトランジスタにすればよい。
【００５７】
図７は、一般に９２で示す、いわゆるジッパー論理回路の略図である。回路９２などのジッパー論理の特徴は、一方が他方を駆動するように接続した（ドミノ接続と呼ぶことがある）逐次ダイナミック論理回路段を持つことである。ここで、第１ダイナミック論理回路は第１導電率型の放電路トランジスタを持ち、第２導電率型の放電路トランジスタを持つ第２ダイナミック論理回路を駆動する。回路９２の例では、第１ダイナミック論理回路はその放電路内にｎチャンネル・トランジスタを含み、第２ダイナミック論理回路はその放電路内にｐチャンネル・トランジスタを含む。上記の多くの例と詳細な説明を基にしてこの例を簡単化すると回路９２は一般に図１の回路１０と図４の回路５６を組み合わせたものなので、両図面の参照番号を図７でも用いる。図７の全体回路の接続では、回路１０の事前充電ノード１４が、ゲートされた入力を回路５６のトランジスタ６８に与える。言い換えると、ジッパー回路の場合は、事前充電ノード信号を反転せずに回路内の次の段に入力として接続して、次の段の入力を正しく遷移させる。
【００５８】
上の回路では、回路９２は論理出力式（（Ａ  ＡＮＤ  Ｂ）（バー）  ＯＲＧ）または同等であるが式  ＮＯＴ（Ａ  ＡＮＤ  Ｂ  ＡＮＤ  Ｇ（バー））を実現する。さらに、回路９２の各段は上述と同様に改善されている。詳しく言うと、ＧＡＴＥＤ  ＣＬＯＣＫが低のときは両段は事前充電相の動作中であって、ＨＶＴ  ｎチャンネル放電トランジスタ１６は第１段の漏れ電流を制限し、ＨＶＴ  ｐチャンネル放電トランジスタ６０は第２段の漏れ電流を制限する。またＧＡＴＥＤ  ＣＬＯＣＫが高のときは両段は評価相の動作中であって、ＬＶＴ  ｎチャンネル・トランジスタ２２と２４は第１段の動作速度を増し、ｐチャンネル・トランジスタ６８と７０は同様に第２段の動作速度を増す。
【００５９】
上に述べたように、図７の実施の形態の一方の段は１つの導電率型の放電トランジスタを持ち、他方の段は異なる導電率型の放電トランジスタを持つ。或るトランジスタがＬＶＴかＨＶＴかは、同じ導電率型の他のトランジスタに関して考える。たとえば、ｎチャンネル・トランジスタ２２と２４はＨＶＴトランジスタ１６に対してＬＶＴであり、トランジスタ１６は同じ導電率型（すなわち、ｎチャンネル）である。同様に、ｐチャンネル・トランジスタ６８と７０はＨＶＴトランジスタ６０に対してＬＶＴであり、トランジスタ６０は同じ導電率型（すなわち、ｐチャンネル）である。トランジスタはこのようにして（すなわち、共通の導電率型によって）特徴づけられる。それは、ＬＶＴ  ｐチャンネル・トランジスタのＶT の大きさとＬＶＴ  ｎチャンネル・トランジスタのＶT の大きさは同じでなく、同様にＨＶＴ  ｐチャンネル・トランジスタのＶT の大きさとＨＶＴ  ｎチャンネル・トランジスタのＶT の大きさは同じでないからである。
【００６０】
先に進む前に、回路９２を修正して別の実施の形態を形成してもよいことに注意していただきたい。すなわち、トランジスタ６８の入力は図に示すようにダイナミック論理回路９２から来るので、入力値はゲートされた信号を表すことが分かる。すなわち、事前充電相の間は使用可能でない。言い換えると、この例では事前充電相の間はトランジスタ６８の入力は高であり、高信号のときはｐチャンネルトランジスタは使用可能でない。したがって、ｐチャンネル・トランジスタは事前充電相の間はオフである。別の実施の形態は放電トランジスタ６０を除く（そしてノード６４を直接ＶDDに接続する）ことである。それはトランジスタ６０の目的が事前充電相の間の放電を防ぐことだけであり、またｐチャンネル・トランジスタ６８は事前充電中はオフであって、同じ目的を達するからである。さらにこの修正を行った場合に上述の原理に従うためには、ｐチャンネル・トランジスタ６８は図に示すＬＶＴトランジスタではなく、ＨＶＴトランジスタでなければならない。このようにトランジスタのＶT を変えることにより、やはり放電路は事前充電相の動作の間はオフであるＨＶＴトランジスタを含む。
【００６１】
図８ａは、一般に９４で示す、これも図２の回路３２と一部の構成要素（同じ参照番号を持つ）を共用する別の実施の形態の略図である。すなわち回路９４ではインバータ９６の出力がｎチャンネル・トランジスタ４２のソースに接続することを除けば、図２の残りの部分の接続は回路９４でも同じである。たとえば、インバータ９６は入力に入力信号Ｌを受けて、Ｌの相補信号がｎチャンネル・トランジスタ４２のソースに接続する。次の図８ｂで示すように、既知の略図に従うとインバータ９６は放電路を形成し、前の各図に示した原理が適用される。したがって、インバータ９６を図８ａの回路９４の他の部分に直接に接しない物理的位置に置いても、この回路は以下に説明するように異なるしきい値電圧を持つ異なるトランジスタの組み合わせの利点を持つ。
【００６２】
図８ｂは図８ａの繰り返しであるが、インバータの既知の略図に従うインバータ９６の構成要素の詳細を示す。詳しく言うと、インバータ９６の入力はｎチャンネル・トランジスタ９８のゲートに接続する。ｎチャンネル・トランジスタ９８のソースは接地に接続し、そのドレンはインバータ９６の出力に接続する。さらに、インバータ９６はｐチャンネル・トランジスタ１００を含み、そのソースはＶDDに接続し、そのドレンはインバータ９６の出力に接続し、そのゲートはインバータ９６の入力に接続する。
【００６３】
インバータ９６の略図は既知であると上に述べたが、図８ａと図８ｂの回路の他の部分と組み合わせて特定のトランジスタしきい値電圧を選ぶと、さらに別の新規な実施の形態が得られる。すなわち、ｎチャンネル・トランジスタ９８は、事前充電ノード３６からｎチャンネル・トランジスタ４０と４２を通して最後にｎチャンネル・トランジスタ９８を通る放電路を形成する。インバータ９６により放電路を形成すると、上に述べた種々の原理が回路９４に適用できる。たとえば、インバータ９６の入力信号Ｌがゲートされた信号の場合は、ｎチャンネル・トランジスタ９８は回路９４が事前充電相の動作の間はオフである。この場合の１つの実施の形態では、ｎチャンネル・トランジスタ９８をＨＶＴトランジスタに、ｎチャンネル・トランジスタ４０と４２をＬＶＴトランジスタにしてよい。別の例としてインバータ９６の入力信号Ｌがゲートされた信号でない場合は、ｎチャンネル・トランジスタ９８は事前充電相の動作の間はオンなので、放電路内のゲートされた入力信号を持つ別のトランジスタ（すなわち、この例ではｎチャンネルトランジスタ４２）をＨＶＴトランジスタに、ｎチャンネル・トランジスタ９８以外のトランジスタをＬＶＴトランジスタにしてよい。後者の例では、ゲートされた入力を持つＨＶＴトランジスタ（たとえば、ｎチャンネル・トランジスタ４２）が電流を制限するにも関わらず、インバータ９６のｎチャンネル・トランジスタ９８もＨＶＴトランジスタとして、Ｌの値が低のときにインバータ９６内の電流の漏れを制限することが好ましい。いずれにせよ図８ａと図８ｂは、事前充電相の動作の間はＨＶＴトランジスタにより漏れ電流を制限し、評価相の動作の間は１個以上のＬＶＴトランジスタにより速度を増すようにした、この実施の形態の別の例を示す。
【００６４】
図９は、一般に１０２で示す、しばしば二重レール・ドミノゲート構成と呼ぶ別の実施の形態の略図である。回路１０２の動作では、以下に説明するように評価相の間に２つの出力の一方が遷移する。まず回路１０２の構成要素と接続について述べると、この回路は相補信号入力のＡとＡ（バー）、ＢとＢ（バー）、ＣとＣ（バー）を受ける。信号Ｃはｎチャンネル・トランジスタ１０４と１０６のゲートに接続し、Ｃ（バー）はｎチャンネル・トランジスタ１０８と１１０のゲートに接続する。信号Ｂはｎチャンネル・トランジスタ１１２と１１４のゲートに接続し、信号Ｂ（バー）はｎチャンネル・トランジスタ１１６と１１８のゲートに接続する。最後に信号Ａ（バー）はｎチャンネル・トランジスタ１２０のゲートに接続し、信号Ａはｎチャンネル・トランジスタ１２２のゲートに接続する。
【００６５】
入力信号が接続するトランジスタの他に、回路１０２は以下のような他の種々のトランジスタと接続を含む。回路１０２は第１事前充電ノード１２４と第２事前充電ノード１２６を含む。第１事前充電ノード１２４はｐチャンネル事前充電トランジスタ１２８のドレンに接続し、トランジスタ１２８のソースはＶDDに接続し、そのゲートはＧＡＴＥＤ  ＣＬＯＣＫ信号に接続する。同様に第２事前充電ノード１２６はｐチャンネル事前充電トランジスタ１３０のドレンに接続し、トランジスタ１３０のソースはＶDDに接続し、そのゲートはＧＡＴＥＤ  ＣＬＯＣＫ信号に接続する。また第１事前充電ノード１２４はインバータ１３２の入力とｐチャンネル・トランジスタ１３４のドレンに接続する。ｐチャンネル・トランジスタ１３４のソースはＶDDに接続し、そのゲートはインバータ１３２の出力に接続する。インバータ１３２の出力は回路の相補出力（図９にＯＵＴ（バー）で示す）を出す。また第２事前充電ノード１２６はインバータ１３６の入力とｐチャンネル・トランジスタ１３８のドレンに接続する。ｐチャンネル・トランジスタ１３８のソースはＶDDに接続し、そのゲートはインバータ１３６の出力に接続する。インバータ１３６の出力は回路の正の論理出力（図９にＯＵＴで示す）を出す。
【００６６】
回路１０２のその他の接続は種々の放電路を形成する。これらの放電路を特定する前に、回路１０２はｎチャンネル放電トランジスタ１４０を含むことに注目する。トランジスタ１４０は事前充電ノードから接地までの各放電路に共通である。すなわち、回路１０２の各事前充電ノードは接地まで４つの放電路により結合する。第１事前充電ノード１２４から接地までの４つの放電路は、第１事前充電ノードから次のどれかを通る。すなわち（１）ｎチャンネル・トランジスタ１０４と、ｎチャンネル・トランジスタ１１２と、ｎチャンネル・トランジスタ１２０と、ｎチャンネル・トランジスタ１４０、（２）ｎチャンネル・トランジスタ１１０と、ｎチャンネル・トランジスタ１１６と、ｎチャンネル・トランジスタ１２０と、ｎチャンネル・トランジスタ１４０、（３）ｎチャンネル・トランジスタ１０４と、ｎチャンネル・トランジスタ１１８と、ｎチャンネル・トランジスタ１２２と、ｎチャンネル・トランジスタ１４０、（４）ｎチャンネル・トランジスタ１１０と、ｎチャンネル・トランジスタ１１４と、ｎチャンネル・トランジスタ１２２と、ｎチャンネル・トランジスタ１４０。どの場合も、第１事前充電ノード１２４が放電すると、回路１０２の反転出力（すなわち、ＯＵＴ（バー））は遷移し、回路１０２の非反転出力（すなわち、ＯＵＴ）は事前充電レベルのままである。
【００６７】
また、第２事前充電ノード１２６から接地までの４つの放電路は、第２事前充電ノード１２６から次のどれかを通る。すなわち（１）ｎチャンネル・トランジスタ１０６と、ｎチャンネル・トランジスタ１１４と、ｎチャンネル・トランジスタ１２２と、ｎチャンネル・トランジスタ１４０、（２）ｎチャンネル・トランジスタ１０８と、ｎチャンネル・トランジスタ１１８と、ｎチャンネル・トランジスタ１２２と、ｎチャンネル・トランジスタ１４０、（３）ｎチャンネル・トランジスタ１０６と、ｎチャンネル・トランジスタ１１６と、ｎチャンネル・トランジスタ１２０と、ｎチャンネル・トランジスタ１４０、（４）ｎチャンネル・トランジスタ１０８と、ｎチャンネル・トランジスタ１１２と、ｎチャンネル・トランジスタ１２０と、ｎチャンネル・トランジスタ１４０。最後に、第２事前充電ノード１２６が放電すると、回路１０２の非反転出力（すなわち、ＯＵＴ）は遷移し、回路１０２の反転出力（すなわち、ＯＵＴ（バー））は事前充電レベルのままである。
【００６８】
ここで詳細に分析しなくても、回路１０２が入力信号Ａ、Ｂ、Ｃの排他的論理和ゲートを形成することが理解できる。上に述べた原理を、種々の放電路を持つ回路１０２に適用して、入力信号（非反転信号または相補信号）を受ける回路のトランジスタのしきい値に関して種々の実施の形態が得られる。多くの異なる変形があるので、図９には星印が付いていない。たとえば、トランジスタ１４０がＨＶＴトランジスタの場合は、入力信号を受ける回路１０２の他のトランジスタはＬＶＴトランジスタが好ましい。しかし信号とその相補信号がゲートされている（すなわち、事前充電相の間は使用可能でない）の場合は、トランジスタ１４０を回路１０２から除いてもよい。この場合は、どの入力信号が（非反転と反転の）ゲートされているかに従って、回路１０２をいろいろの方法で修正してよい。
【００６９】
たとえば、入力信号ＣとＣ（バー）がゲートされた入力信号の場合は、トランジスタ１０４、１０６、１０８、１１０は好ましくはＨＶＴトランジスタであり、回路１０２の入力信号を受ける他のトランジスタはＬＶＴトランジスタである。別の例として、入力信号ＢとＢ（バー）がゲートされた入力信号の場合は、トランジスタ１１２、１１４、１１６、１１８は好ましくはＨＶＴトランジスタであり、回路１０２の入力信号を受ける他のトランジスタはＬＶＴトランジスタである。さらに別の例として、入力信号ＡとＡ（バー）がゲートされた入力信号の場合は、トランジスタ１２０と１２２は好ましくはＨＶＴトランジスタであり、回路１０２の入力信号を受ける他のトランジスタはＬＶＴトランジスタである。
【００７０】
図１０は、一般に１４２で示す、この技術で全く知られていないダイナミック論理回路の略図である。図１０では、可能な放電路を形成するｎチャンネルドミノ段の出力を次のｐチャンネルドミノ段に出す。すなわち、図１０のｎチャンネルドミノ段は図１の回路１０と同じであって、図１と図１０は同じ参照番号を用いる。図１のインバータ２８の詳細を示すと、ｐチャンネル・トランジスタ２８ａとｎチャンネル・トランジスタ２８ｂを含む。ｐチャンネル・トランジスタ２８ａのソースはＶDDに接続し、そのドレンは第１段の出力１４３に接続し、そのゲートは事前充電ノード１４に接続する。ｎチャンネル・トランジスタ２８ｂのソースは接地に接続し、そのドレンは第１段の出力１４３に接続、そのゲートは事前充電ノード１４に接続する。インバータ２８の詳細を示した理由は、回路１４２の動作に関連して後で分かる。
【００７１】
回路１４２の第２段は事前充電ノード１４４を含む。ノード１４４はｎチャンネル事前充電トランジスタ１４６を通して接地に接続する。第１段の出力１４３と事前充電ノード１４４の間に、それぞれ入力信号ＣとＤを持つ２個のｐチャンネル・トランジスタ１４８と１５０を接続する。したがって、トランジスタ１４８と１５０は第２段の論理回路を形成し、これを１５２で示す。事前充電ノード１４４はさらにインバータ１５４の入力に接続し、インバータ１５４は回路１４２の全体出力を出す。最後に、回路１４２の出力はｎチャンネル・トランジスタ１５６のゲートにも接続する。トランジスタ１５６のソースは接地に接続し、そのドレンは事前充電ノード１４４に接続する。
【００７２】
回路１４２の動作は次の通りである。前に図１の回路の説明で、出力は論理式（Ａ  ＡＮＤ  Ｂ) を実現すると説明した。図１の回路が放電すると、インバータ２８はｐチャンネル・トランジスタ２８ａを通して出力１４３をＶDDに引っ張る。このとき回路１４２の第２段のトランジスタ１４８と１５０が共に導通すると、事前充電ノード１４４は接地からＶDDに放電する。したがってインバータ２８は事前充電ノード１４４からＶDDへの放電路の一部を形成する。事前充電相の動作の間は事前充電ノード１４は高なので、ｐチャンネル・トランジスタ２８ａは使用可能でない。このことと上に述べた種々の原理から、ｐチャンネル・トランジスタ２８ａはダイナミック論理回路の放電路内のＨＶＴトランジスタであり、事前充電相の動作の間は使用可能でない。したがって、放電路内の他のトランジスタ（すなわち、トランジスタ１４８と１５０）はＬＶＴトランジスタでよく、これにより上に述べたように性能が向上する。最後に、回路１４２は論理式（ＮＯＴ（Ａ  ＡＮＤ  Ｂ  ＡＮＤ  Ｃ（バー）  ＡＮＤ  Ｄ（バー）））を実現する。
【００７３】
上記からこの節の実施の形態は、ダイナミック論理回路の放電路内に少なくとも１個のＨＶＴトランジスタとＬＶＴトランジスタを含むことにより改善される種々の回路を示す。これらの回路では、事前充電相の動作の間は少なくとも１個のＨＶＴトランジスタは使用可能でない。またＨＶＴトランジスタを含む理由は、事前充電相の間の電流の漏れを制限する、すなわち事前充電相の間は使用可能でないデバイスにより電流を制限するためである。他のトランジスタは事前充電相の間は導通してよい。これらの他のトランジスタはこの期間は導通しているので、定義によりその漏れは問題ではない。したがって、これらの他のトランジスタ（たとえば、図１のトランジスタ１２や、種々の図面に示したインバータ２８のｎチャンネル・トランジスタ）もＬＶＴトランジスタにすると、漏れの心配なくその動作速度を向上させることができる。これまで種々の実施の形態を示したが、当業者はさらに他の例も確認することができる。
【００７４】
２．  低いしきい値電圧を持つカスケード・トランジスタを用いたダイナミック論理回路、システム、方法
図１１ａと図１１ｂを用いて、図１２から図１８に関する別の実施の形態の理解を容易にするための種々のトランジスタの原理を説明する。上に述べた実施の形態と同様に、これらの別の実施の形態も漏れ電流と回路の遷移時間を減らすことにより性能を向上させる。
【００７５】
図１１ａは単一のＬＶＴ  ｎチャンネル・トランジスタ１５７を示す。トランジスタ１５７のドレンはシステム電圧レベル（たとえば、ＶDD）に接続し、そのゲートとソースは低い基準電圧（たとえば、接地）に接続する。以下の説明を簡単にするため、図１１ａにトランジスタ１５７のドレン対ソース電圧（ＶDS157 ）とゲート対ソース電圧（ＶGS157 ）を示す。バイアスがかかっているのでトランジスタ１５７はオフである。しかしこの技術で知られているように、トランジスタがオフの状態でもいくらかの漏れ電流がトランジスタを流れる。さらに、トランジスタ１５７はＬＶＴトランジスタなので、漏れ電流の量はＨＶＴとに比べて数倍多い。また以下に示す比較のため、トランジスタ１５７ではＶDS157 ＝ＶDDである、すなわち全供給電圧ＶDDがトランジスタ１５７全体にかかる。
【００７６】
図１１ｂは、１５８で示す、いわゆるカスケード接続の２個のトランジスタ１６０と１６２を含む回路である。言い換えると、トランジスタ１６０と１６２は直列に直接互いに接続する。詳しく言うと、トランジスタ１６０のソースはトランジスタ１６２のドレンに接続し、トランジスタ１６０のドレンはＶDDに接続し、トランジスタ１６２のソースは接地に接続する。以下に種々の新規の実施の形態を導入するため、回路１５８のさらに別の面について説明する。第１に、トランジスタ１６０と１６２は共にＬＶＴトランジスタである。第２に、各トランジスタ１６０と１６２はオフである（すなわち、使用可能でない）。その理由は、これらがｎチャンネル・トランジスタであり、また対応するゲートが接地に等しい、使用可能でない電圧に接続している（すなわち、各トランジスタのゲート対ソース電圧はそのしきい値電圧より低い）からである。第３に、トランジスタ１６０と１６２は同じ導電率型であって、この例ではｎチャンネル・トランジスタである。最後に、以下の説明を簡単にするため、図１１ｂにトランジスタ１６０と１６２のそれぞれのドレン対ソース電圧（それぞれＶDS160 とＶDS162 ）を示す。
【００７７】
図１１ａのトランジスタ１５７と同様に、図１１ｂのトランジスタ１６０と１６２はオフのときも漏れ電流がいくらか流れる。しかし以下の理由から、オフのトランジスタ１６０と１６２を流れる漏れ電流の量はトランジスタ１５７を流れる量よりかなり少ない。詳しく言うと、図１１ａではＶDS157 とＶDDは等しいが、ＶDS162 はＶDDよりかなり小さい。たとえば、ＶDDは１．８ボルト程度であり、ＶDS162 は数百ミリボルト程度である。トランジスタのＶT はそのＶDSに依存することが多い。すなわち、ＶDSが比較的高い場合はトランジスタのＶT は低い。逆にＶDSが比較的低い場合はトランジスタのＶT は高いので、このトランジスタを流れる漏れ電流は減少する。たとえば、漏れ電流は１／５０に減少する。トランジスタのＶDSと漏れ電流のこの関係から、図１１ｂのＶDS162 は図１１ａのＶDS157 よりはるかに小さいので、トランジスタ１６２の漏れ電流はトランジスタ１５７の漏れ電流より小さい。さらに、トランジスタ１６０のゲート対ソース電圧は負電圧（すなわち、−ＶDS162 ）であり、またこれを流れる漏れ電流の減少量も同じである。最後に、図１１ｂの２個のカスケード・トランジスタにより漏れ電流の量は減少するが、１個以上のオフのトランジスタをこの直列路に追加すると漏れ電流の量はさらに減少する。しかしどんなトランジスタを追加しても、この減少はあまり大きくはない。
【００７８】
図１１ｂのカスケード接続が漏れ電圧を減らす効果があることが分かったので、この発明者はさらにこの形態を以下に示すいくつかの例のダイナミック論理回路に適用した。便宜上、以下の各図面には前の図面と同じいくつかの機能を持たせる。説明を簡単にするために、いろいろの場合に同じ参照番号を用いて、すでに述べた同じ形態の詳細な説明を参照しやすくした。しかし以下の実施の形態でまず注意したいのは、第１節のように回路構成の放電路内にＨＶＴトランジスタを含めることは必ずしも必要なく、その代わりに図１１ｂに示すような接続またはその他の接続を用いることである。これについては以下に明らかになる。
【００７９】
図１２は、一般に１６４で示すダイナミック論理回路の実施の形態の略図であって、いくつかの接続は図２の回路３２と共通である。簡単に述べると、これらの共通の機能はｐチャンネル・トランジスタ３４のゲートを駆動するＧＡＴＥＤＣＬＯＣＫ信号を含み、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のときトランジスタ３４は事前充電ノード３６を事前充電する。図１２と図２の他の共通点はインバータ４６とｐチャンネル・トランジスタ４８で、事前充電ノード３６が以下に説明する別の理由で放電しない限り、ＧＡＴＥＤ  ＣＬＯＣＫ信号が遷移した後、トランジスタ４８は事前充電ノード３６を高に保持する。後で明らかになる理由から、図２では示さなかったが図１２ではインバータ４６の詳細を示す。この詳細について説明すると、インバータ４６はｐチャンネル・トランジスタ４６ａを備える。トランジスタ４６ａのソースはＶDDに接続し、そのドレンはインバータ４６の出力に接続し、そのゲートはインバータ４６の入力に接続する。さらにインバータ４６はｎチャンネル・トランジスタ４６ｂを含む。トランジスタ４６ｂのソースは接地に接続し、そのドレンはインバータ４６の出力に接続し、そのゲートはインバータ４６の入力に接続する。
【００８０】
一般に１６６で示す論理回路を事前充電３６と接地の間に接続する。論理回路１６６は２個の直列接続のｎチャンネル・トランジスタ１６８と１７０を含む。論理回路１６６の論理は論理式  Ｍ  ＡＮＤ  Ｎ  を実現する。より詳しく言うと、ｎチャンネル・トランジスタ１６８のゲートはゲートされた入力信号Ｍを受け、ｎチャンネル・トランジスタ１７０のゲートはゲートされた入力信号Ｎを受ける。入力信号ＭとＮがゲートされた信号なので、これらの値はＧＡＴＥＤ  ＣＬＯＣＫ信号が高のときだけ高であり、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のときはこれらのゲートされた入力信号は低である。論理回路１６６の接続を詳細に説明すると、ｎチャンネル・トランジスタ１６８のドレンは事前充電ノード３６に接続し、ｎチャンネル・トランジスタ１６８のソースはノード１７２に接続する。ｎチャンネル・トランジスタ１７０のドレンはノード１７２に接続し、ｎチャンネル・トランジスタ１７０のソースは接地（または、放電路内の全てのトランジスタが導通したとき放電するような、電源電圧とは異なる或るポテンシャル）に接続する。最後に、重要なことは、トランジスタ１６８と１７０はＬＶＴトランジスタである。
【００８１】
図１２の回路１６４が実現する論理式はこの図と同じ接続の回路を含む従来の構成の論理式と同じであるが、事前充電相の動作の間は導通しない直列接続のＬＶＴトランジスタを含むので、回路の速度と漏れ電流特性は非常に異なる。このように従来の回路より優れていることは、以下の回路１６４の動作の説明から理解できる。ダイナミック論理回路のこの動作は、事前充電相とこれに続く評価相で起こる。
【００８２】
ＧＡＴＥＤ  ＣＬＯＣＫが低のときは回路１６４は事前充電相にあり、事前充電ノード３６は図２に関する前の説明と同様に事前充電される。しかし入力信号ＭとＮがゲートされているので、ＧＡＴＥＤ  ＣＬＯＣＫが低のときこれらの信号は高でない。その結果、事前充電相の間はｎチャンネル・トランジスタ１６８と１７０は導通しない。より重要であるが、この期間中はｎチャンネル・トランジスタ１６８と１７０の接続は図１１ｂのトランジスタ１６０と１６２と同じである。すなわち、両者は直列に接続し、それぞれのゲートは接地に接続する。図１１ｂで述べた電流漏れの制限に関する説明から分かるように、２個の直列接続のＬＶＴトランジスタを含むが一方のトランジスタの入力が接地されない同様な回路と比較して、事前充電相の動作の間は論理回路１６６の漏れ電流の量は少ない。
【００８３】
ＧＡＴＥＤ  ＣＬＯＣＫ信号が高のときは回路１６４は評価相にある。評価相の初めには、回路１６４は事前充電相で生じた０論理信号を引き続き出力する（この出力はｐチャンネル・トランジスタ４８により保持される）。評価相の間は、ＧＡＴＥＤ  ＣＬＯＣＫ信号と論理回路１６６に応じた動作に従って、論理出力信号は事前充電相の後と同じ状態のままであるか、または逆の論理状態に遷移する。詳しく言うと、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低から高に遷移中またはその後に、論理回路１６６の論理によってその回路内の各トランジスタが導通する場合は、事前充電ノード３６は接地に接続する。この例では論理動作は  Ｍ  ＡＮＤ  Ｎ  である。したがって、ＧＡＴＥＤ  ＣＬＯＣＫ信号が低から高に遷移中またはその後に、ゲートされた入力ＭとＮが共に低から高になる場合は、論理回路１６６のトランジスタが導通して事前充電ノード３６は接地に接続する。したがって事前充電電圧は放電し、インバータ４６からの出力信号は事前充電状態（すなわち、論理０）から放電状態に遷移して、論理１を表す出力を出す。この放電はＬＶＴトランジスタ（すなわち、トランジスタ１６８と１７０）を通して起こる。これらのＬＶＴトランジスタを通る電流はＨＶＴトランジスタを用いた回路よりも多いので、回路の放電速度は増し、全体の性能は向上する。
【００８４】
回路１６４の改善された動作が理解されたので、事前充電相の間はオフである少なくとも２個のＬＶＴトランジスタをその放電路内に設ける利点に注意したい。回路１６４内の放電路が含むトランジスタは２個だけなので、上の要件を満たすために、放電路内の各トランジスタのＶT （すなわち、低ＶT ）は同じである。各放電路トランジスタのＶT が同じなので、これらのトランジスタのＶT を比較する何らかの基準が必要である。言い換えると、図１から図１０ｂまでは、同じ放電路内の種々のトランジスタのしきい値電圧を比較するのが容易であって、所定の放電路内の或るトランジスタのＶT は、同じ放電路内の他のトランジスタのＶT より低い。しかし図１２では（以下の各図面でも同様）、全ての放電路トランジスタのＶT は同じである。したがって図１２でも以下の種々の実施の形態に関しても、ＬＶＴトランジスタとは、そのＶT がその回路の信号路内にある別のトランジスタのＶT より低いものを指す。
【００８５】
たとえば図１２で、信号路はＭ入力とＮ入力を持ち、回路の出力まで続いてインバータ４６を含む。さらにトランジスタ１６８と１７０のＶT は、インバータ４６を構成するｎチャンネル・トランジスタ４６ｂのＶT より低い。図１２の例では、放電路のトランジスタのＶT と他のトランジスタを比較する基準は、事前充電ノード３６に直接またはその近くに接続するもの（すなわち、インバータ４６）でよい。別の実施の形態では、ＨＶＴトランジスタ（１個または複数個）を回路信号路内の別の場所、たとえば所定の段に入力を与える前段内や放電ノードおよび／または所定の段の出力に結合する後段内など、に結合してよい。また信号路はさらに前の段やさらに後の段を通り、その段内の信号の変化が、ＬＶＴトランジスタを含む段内の信号の変化に影響し、または信号の変化によって影響される場合もある。全ての場合に、また節１で説明した実施の形態と同様に、たとえば節１で前に説明した異なるマスクを用いることにより、ＬＶＴトランジスタまたはＨＶＴトランジスタの異なるしきい値電圧から設計者が選択できる製造工程を用いて、以下の実施の形態を形成する。
【００８６】
図１３は、一般に１７４で示すダイナミック論理回路の実施の形態の略図であって、いくつかの接続は図１の回路１０と共通である。簡単に述べると、次の機能が共通である。すなわち、（１）ｐチャンネル・トランジスタ１２のゲートを駆動するＧＡＴＥＤ  ＣＬＯＣＫ信号（ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のときに事前充電ノード１４を事前充電する）、（２）インバータ２８、（３）事前充電ノード１４が以下に説明する別の理由で放電しない限り、ＧＡＴＥＤ  ＣＬＯＣＫが遷移した後で事前充電ノード１４を高に保持するｐチャンネル・トランジスタ３０。
【００８７】
一般に１７６で示す論理回路を、事前充電ノード１４とノード１７８の間に接続する。論理回路１７６は２個の直列接続のｎチャンネルトランジスタ１８０と１８２を含む。ｎチャンネル・トランジスタ１８０と１８２のゲートがそれぞれの入力信号ＰとＱに接続しているので、論理回路１７６の論理は論理式  Ｐ  ＡＮＤ  Ｑ  を実現する。さらに、入力信号Ｑはゲートされた信号であるが入力信号Ｐはそうではない。論理回路１７６の接続を詳細に説明すると、ｎチャンネル・トランジスタ１８０のドレンは事前充電ノード１４に接続し、ｎチャンネル・トランジスタ１８２のソースはノード１７８に接続し、ｎチャンネル・トランジスタ１８０のソースはｎチャンネル・トランジスタ１８２のドレンに接続する。最後に、ｎチャンネル・トランジスタ１８２はＬＶＴトランジスタである。
【００８８】
論理回路１７６の他に、回路１７４はＬＶＴ  ｎチャンネル・トランジスタ１８４も含む。トランジスタ１８４のゲートはＧＡＴＥＤ  ＣＬＯＣＫ信号を受け、そのドレンはノード１７８に接続し、そのソースは接地に接続する。以下に詳述するように、ｎチャンネル・トランジスタ１８４は回路１７４から除いてよい。しかしそのためには、ここに述べる少なくとも１つの実施の形態と一致させるために、トランジスタ１８２のＶT を変える必要がある。この可能性については、次の図１３の動作説明の後で触れる。
【００８９】
ＧＡＴＥＤ  ＣＬＯＣＫ信号が低のとき回路１７４は事前充電相になり、事前充電ノード１４は図１に関する説明と同じように事前充電される。しかしＧＡＴＥＤ  ＣＬＯＣＫ信号が低になるとｎチャンネル・トランジスタ１８４はオフになるので、論理回路１７６の動作に関わらず、事前充電ノード１４から放電しない。さらに入力信号Ｑもゲートされているので、ｎチャンネル・トランジスタ１８２は事前充電相の間は導通しない。したがって、事前充電相の間はｎチャンネル・トランジスタ１８２と１８４の接続は図１１ｂのトランジスタ１６０と１６２と同様である。すなわち直列に接続し、各トランジスタのゲートは接地に接続する。この場合も事前充電相の間は、２個の直列接続のＬＶＴトランジスタを含むが一方のトランジスタの入力が接地されていない同様な回路と比較して、論理回路１７６の漏れ電流の量は少ない。
【００９０】
上述のようにｎチャンネル・トランジスタ１８４を回路１７４から除いてもよいが、この実施の形態では、ｎチャンネル・トランジスタ１８０と１８２のＶT を再検討する。ｎチャンネル・トランジスタ１８４を除くことに関して言うと、前に述べたように事前充電相の間はｎチャンネル・トランジスタ１８４はオフ（すなわち、使用可能でない）なので、この相の間は事前充電ノード１４は放電することができない。しかしｎチャンネル・トランジスタ１８２の入力はゲートされているので、やはり事前充電ノード１４は事前充電相の間は放電することができない。したがって放電を妨げることだけを考えるなら、回路１７４からｎチャンネル・トランジスタ１８４を除いても、回路は事前充電相の間は放電しない。しかし図１３の修正回路を見ると、この放電路はゲートされたＬＶＴトランジスタ１８２に直列にＨＶＴトランジスタ１８０を含む。したがって或る時点で事前充電中に入力Ｐが高になると放電路は図１１ａに示す接続に似ていて、電流の漏れが大きい。これを避けるため（そしてｎチャンネル・トランジスタ１８４を回路１７４から除くという上記の修正が望ましい場合は）、好ましくはｎチャンネル・トランジスタ１８０をＬＶＴトランジスタに、ｎチャンネル・トランジスタ１８２をＨＶＴトランジスタにすると、図２に示す構成になる。最後に、ｎチャンネル・トランジスタ１８４を回路１７４から除かない場合でも、ｎチャンネル・トランジスタ１８０は同じくＬＶＴにして、回路の放電路内に３個のＬＶＴトランジスタを接続してよい。
【００９１】
図１４は、一般に１８６で示すダイナミック論理回路の実施の形態の略図である。次の２つを除けば、これは図１３に示す回路１７４と同じである。図１３と図１４の第１の違いは、ｎチャンネル・トランジスタ１８０は図１４ではＬＶＴトランジスタであるが、図１３ではＨＶＴトランジスタである。図１３と図１４の第２の違いは、ｎチャンネル・トランジスタ１８２は図１４ではＨＶＴトランジスタであるが、図１３ではＬＶＴトランジスタである。詳細について再び述べないが、回路１８６は回路１７４と同じ論理出力（すなわち、Ｐ  ＡＮＤ  Ｑ）を出す。しかし図１４の顕著な違いは、放電路の２個の直列接続のＬＶＴトランジスタ（すなわち、トランジスタ１８０と１８４）は直列接続ではあるが直接互いに接続していないことである。２個のＬＶＴトランジスタ１８０と１８４の間にＨＶＴトランジスタ１８２が直列に接続している。しかし次に示すように、回路１８６は、事前充電相の間はオフである直列接続のＬＶＴトランジスタを持たない回路とは異なる利点を持つ。
【００９２】
事前充電相では、ＬＶＴトランジスタ１８０と１８４は共にオフである（前者はゲートされた入力を持ち、後者はＧＡＴＥＤ  ＣＬＯＣＫ信号にゲート接続しているので）。分からないのは、トランジスタ１８２がオンかオフかである。しかし次に示すように、トランジスタ１８２がオンかオフかに関わらず回路１８６の性能はやはり向上する。まず、事前充電相の間にトランジスタ１８２はオンと考える。この場合はトランジスタ１８０と１８４は直接互いに接続しているのと同じなので、事前充電相の間はこの回路は図１２の回路と同じである。次に、事前充電相の間にトランジスタ１８２がオフと考える。この場合は放電路内にオフのＨＶＴトランジスタがある。したがって上の節１で述べたように、ＨＶＴトランジスタは可能な漏れ電流の量をさらに制限する。
【００９３】
図１４の上の説明から分かるように、この節の実施の形態の放電路は２個の直列接続のＬＶＴトランジスタを含む。これらのトランジスタは直接互いに接続してはいないが、同じ放電路内で直列に接続している。たとえば、図１４の実施の形態は１つの可能な構造、この例では、直列接続のＬＶＴトランジスタを分離するＨＶＴトランジスタ１８２を示す。しかしこれは一例に過ぎない。図１４の実施の形態はさらに修正することができる。たとえば、ｎチャンネル・トランジスタ１８２はＬＶＴトランジスタでもよく、この場合は回路は放電路内に３個の直列接続のＬＶＴトランジスタを含む。このように修正しても従来の回路は改善される。すなわち、入力信号Ｑが事前充電中に使用可能になると、ＬＶＴトランジスタ１８０と１８４は図１１ｂのＬＶＴトランジスタ１６０と１６２と同様に接続したのとほぼ同じで、よい結果が得られる。逆に入力信号Ｑが事前充電中に使用不能になると、３個の非導通の直列接続のＬＶＴトランジスタ（すなわち、１８０、１８２、１８４）はこの期間中は漏れ電流の量をさらに制限する。
【００９４】
図１５ａは、一般に１９０で示すダイナミック論理回路の実施の形態の略図であって、いくつかの接続は図５の回路７６と共通である。回路７６と同様に、回路１９０は１つ以上の放電路を含む。一般にこの組み合わせ放電路は、図１１ｂから図１４に関して導入した概念と節１で導入した概念とを組み合わせた例を示す。たとえば、２つの放電路は事前充電ノード３６と接地の間に接続する論理回路１９２を形成する。第１放電路は図１２に示すものと同じで、それぞれゲートされた入力信号ＭとＮを持つ２個の直列接続のＬＶＴトランジスタ１６８と１７０を含む。第２放電路は１個のｎチャンネル・トランジスタ１９４を含み、トランジスタ１９４はゲートされた入力信号（すなわち、Ｒ）を持つＨＶＴトランジスタである。
【００９５】
図１５ａの構成は論理式（（Ｍ  ＡＮＤ  Ｎ）ＯＲ  Ｒ）を実現する。この式の第１の部分（すなわち、（Ｍ  ＡＮＤ  Ｎ））は、図１２で説明したように、直列接続のゲートされた入力を持つＬＶＴトランジスタ１６８と１７０により速度が向上し、漏れ電流が減少する。論理式の第２の部分（すなわち、ＯＲ  Ｒ）に関して述べると、Ｒが高でトランジスタ１９４が導通すると事前充電ノード３６は放電する。しかしＲはゲートされた信号なので、この節の原理に従えばトランジスタ１９４としてＬＶＴトランジスタを用いることはできない。その理由は、事前充電ノードからトランジスタ１９４を通る放電路は事前充電中は使用可能でないＬＶＴトランジスタを１個だけ含むので、図１１ａのトランジスタ１５７の漏れやすい構造に似ているからである。節１の原理に従えば放電路内のトランジスタ１９４はＨＶＴトランジスタであって、事前充電相の間は必ずオフである（すなわち、使用可能でない）。また第２放電路は第１放電路に並列である。第１放電路が導通しているときはその抵抗が減少するので、第２放電路が同時に導通しているときはその速度が向上する。
【００９６】
図１５ｂは、一般に１９６で示すダイナミック論理回路の略図であって、図１５ａの回路１９０を修正したものである。図１５ａの回路１９０は２つの放電路を含み、第１路は事前充電ノード３６からトランジスタ１６８と１７０を通り、第２路は事前充電ノード３６からトランジスタ１９４を通る。図１５ｂの回路１９６も同じ放電路を持つが、事前充電ノード３６とノード１９８の間にさらに別のｎチャンネルＬＶＴトランジスタ１９７を接続する。このように、２つの放電路は各放電路の一部としてｎチャンネルＬＶＴトランジスタ１９７を共用する。さらにｎチャンネルＬＶＴトランジスタ１９７は入力信号ＡＡを受け、この信号ＡＡはゲートされない入力信号である。
【００９７】
図１５ａの回路１９０が実現する論理式から分かるように、図１５ｂの回路１９６は論理式（ＡＡ  ＡＮＤ（（Ｍ  ＡＮＤ  Ｎ）ＯＲ  Ｒ））を実現する。言い換えると、事前充電ノード３６の事前充電された電圧は、ノード１９８から接地までのどちらかの放電路が使用可能であって同時にトランジスタ１９７も導通する場合に放電する。事前充電ノード３６からトランジスタ１９７、１６８、１７０を通る放電路は全てＬＶＴトランジスタを含むので、全てＨＶＴトランジスタを含む従来の放電路より速く放電する。また事前充電ノード３６からトランジスタ１９７と１９４を通る放電路は１個のＬＶＴトランジスタと１個のＨＶＴトランジスタを含むので、２個のＨＶＴトランジスタを含む従来の放電路より速く放電する。
【００９８】
図１６は、一般に１９９で示す回路の略図であって、上の図４と同様に別の事前充電動作と放電動作の例である。事前充電は低電圧（たとえば、接地）であり、放電は比較的高い電圧（たとえば、ＶDD）に向かって行う。しかし図１６は直列接続のＬＶＴトランジスタを用いて漏れ電流を減らし、回路速度を増す。回路１９９を詳述すると、回路１９９はｎチャンネル・トランジスタ２００のゲートにＧＡＴＥＤ  ＣＬＯＣＫ信号の相補信号（すなわち、図１６のＧＡＴＥＤ  ＣＬＯＣＫ（バー））を受ける。トランジスタ２００のソースは接地に接続し、そのドレンは事前充電ノード２０１に接続する。事前充電ノード２０１とＶDDの間に、一般に２０２で示す論理回路が接続する。論理回路２０２は論理式  Ｓ  ＯＲ  Ｔ（すなわち同等であるが、ＮＯＴ（Ｓ（バー）  ＡＮＤ  Ｔ（バー）））を実現する。論理回路２０２は２個の直列接続のｐチャンネル・トランジスタ２０３と２０４を含み、トランジスタ２０３と２０４はそれぞれゲートされた入力信号ＳとＴを受ける。ゲートされた入力信号なので、ＳとＴは事前充電相の間は使用可能でない。ＳとＴはｐチャンネル・トランジスタのゲートに接続し、事前充電相の間は高である（高信号はｐチャンネル・トランジスタを使用可能にしない）。さらにｐチャンネル・トランジスタ２０３と２０４はどちらもＬＶＴトランジスタである。
【００９９】
事前充電ノード２０１に戻って、ノード２０１はさらにインバータ２０６の入力に接続する。この図には示していないが、インバータ２０６は図１０と同様に１個のｐチャンネル・トランジスタと１個のｎチャンネル・トランジスタを含み、このｐチャンネル・トランジスタはｐチャンネル・トランジスタ２０３と２０４のＶT に対して好ましくはＨＶＴトランジスタである。インバータ２０６の出力は回路１９９の出力信号（すなわち、（Ｓ  ＯＲ  Ｔ）または同等であるがＮＯＴ（Ｓ（バー）  ＡＮＤ  Ｔ（バー）））を出し、またｎチャンネル・トランジスタ２０８のゲートに接続する。ｎチャンネル・トランジスタ２０８のソースは接地に接続し、ｎチャンネル・トランジスタ２０８のドレンは事前充電ノード２０１に接続する。
【０１００】
回路１９９の動作は図１２の回路１６４の動作と同様であるがその効果は逆で、放電に用いるのはｎチャンネル・トランジスタではなくｐチャンネル・トランジスタである。事前充電相の間はＧＡＴＥＤ  ＣＬＯＣＫ信号は低であり、その相補信号は高である。この場合はｎチャンネル・トランジスタ２００は導通して事前充電ノード２０１を接地に事前充電し、回路１９９は高信号を出力する（インバータ２０６による反転のため）。さらにＳとＴはゲートされた入力である（すなわち、事前充電中は使用可能でない）ので、これらの信号で駆動されるｐチャンネル・トランジスタは事前充電中はオフであり、事前充電ノード２０１からの放電を妨げる。さらに事前充電中は、これらのトランジスタも図１１ｂと同様に非導通の直列接続ＬＶＴトランジスタであり、漏れ電流は減る。
【０１０１】
評価相の間はＧＡＴＥＤ  ＣＬＯＣＫ信号は高であり、その相補信号は低である。したがって評価相の初めには回路１９９は事前充電相で生じた論理１を引き続き出力する。しかしＧＡＴＥＤ  ＣＬＯＣＫ信号の相補信号と回路２０２に応じる動作に従って、この論理出力信号は事前充電相後の状態（ｎチャンネル・トランジスタ２０８により保持される）に留まるか、または逆の論理状態に遷移する。詳しく言うと、評価相の間は、Ｓ入力信号もＴ入力信号も低の場合は事前充電ノード２０１はＶDDに接続する。その結果、事前充電ノード２０１の事前充電電圧（すなわち、図１６の例では接地）はＶDDに向かって放電する。このように事前充電ノード２０１が放電すると、事前充電ノード２０１の電圧はＶDDまたはその近くに達し、インバータ２０６により反転する。したがって回路１９９の例では、この放電により回路１９９の論理値は論理１から論理０に遷移する。またトランジスタ２０３と２０４はＬＶＴトランジスタなので、この放電の速度はＨＶＴトランジスタの場合よりも大きい。最後に、回路内にあるまたは回路に接続された、信号路のどこかに接続された少なくとも１個の別のｐチャンネル・トランジスタと比較して、たとえばインバータ２０６内に含まれるｐチャンネル・トランジスタ（これは特定して示していないが、図１２のインバータ４６と同様に含むと理解する）と比較して、トランジスタ２０３と２０４のＶT は低いと考えられる。
【０１０２】
図１７は、一般に２１０で示すダイナミック論理回路の実施の形態の略図であって、多くの接続が図６の回路８２と共通である。しかし図１７では、入力信号と、回路の放電路内のいくつかのトランジスタのしきい値電圧が異なっているので、前の図との混乱を避けるためにこれらの放電路には異なる参照番号を用いる。回路２１０の異なる点について述べると、回路２１０は事前充電ノード３６から接地まで、次の４つの放電路を持つ論理回路２１１を含む。すなわち（１）トランジスタ２１２と２１４を通る路、（２）トランジスタ２１６と２１８を通る路、（３）トランジスタ２１２と２１８を通る路、（４）トランジスタ２１６と２１４を通る路である。回路２１１は論理式（（Ｕ  ＯＲ  Ｗ）ＡＮＤ（Ｖ  ＯＲ  Ｘ））を実現する。
【０１０３】
各放電路内の直列接続のＬＶＴトランジスタに関して上に述べた原理によると、４つの可能な放電路がそれぞれ含むトランジスタは２個だけである。図１２の場合と同様に、事前充電中は使用可能でない各放電路内の２個のトランジスタはＬＶＴトランジスタでよいので、論理回路２１１の各トランジスタはＬＶＴトランジスタである。さらに、各トランジスタの入力は事前充電相の動作の間は使用可能でない。最後に、回路内にあるまたは回路に接続された、信号路のどこかに接続された少なくとも１個の別のｐチャンネル・トランジスタと比較して、たとえばインバータ４６内に含まれるｐチャンネル・トランジスタ４６ｂ（図１７には示していない。図１２を参照のこと）と比較して、トランジスタ２１２から２１８までのＶT は低いと考えられる。
【０１０４】
上記により、事前充電相の間は可能な各放電路は２個の直列接続のＬＶＴトランジスタを含み、事前充電相の間は入力信号が使用可能でない（すなわち、ゲートされた入力である）ので各トランジスタはオフである。したがって事前充電相の間は、図１１ｂのように漏れが少ないというよい結果が得られる。また評価相の間は各放電路は必ず２個のＬＶＴトランジスタを含むので、放電路にＨＶＴトランジスタだけを用いる回路に比べて遷移速度が大きい。
【０１０５】
図１８は、一般に２１９で示すダイナミック・ジッパー論理回路の実施の形態の略図であって、図１２の回路１６４と図１６の回路１９９を組み合わせたものである。ジッパー論理を持ちまたこの組み合わせを用いた回路２１９は、第１導電率型の放電路トランジスタを備える第１ダイナミック論理回路段を含み、第１ダイナミック論理回路段は第２導電率型の放電路トランジスタを備える第２ダイナミック論理回路段を駆動する。図１８は図１２と図１６の組み合わせであるが、図１２の全回路を接続して、回路１６４の事前充電ノード３６が回路１９９のトランジスタ２０３にゲートされた入力を与えるようになっている。言い換えると、ジッパー回路の場合は事前充電ノード信号は反転せずに回路内の次の段に入力として接続し、後の段への入力を正しく遷移させる。
【０１０６】
またトランジスタ１６８と１７０は、信号路内の同じ導電率型の他のＨＶＴトランジスタに対してＬＶＴである。たとえば、インバータ４６は事前充電ノード３６に接続するので回路の信号路内にあると考える（たとえば、事前充電ノード３６の値に影響されるので）。したがって、ｎチャンネル・トランジスタ１６８と１７０はインバータ４６内のｎチャンネル・トランジスタ４６ｂ（図１８には示していない。図１２を参照のこと）に対してＬＶＴと考えてよい。または、インバータ２０６も回路の信号路内にあり、トランジスタ１６８と１７０を持つ段からの信号を受ける逐次段の中にある。したがって、ｎチャンネル・トランジスタ１６８と１７０はインバータ２０６内のｎチャンネル・トランジスタトランジスタに対してもＬＶＴと考えてよい（図示してはいないが、インバータ２０６は好ましくはインバータ４６と同じ構造であって、ｎチャンネル・トランジスタもｐチャンネル・トランジスタも含む）。
【０１０７】
同様に、ｐチャンネル・トランジスタ２０３と２０４も信号路内の同じ導電率型の他のＨＶＴトランジスタに対してＬＶＴと考えてよい。たとえば、インバータ４６もインバータ２０６も図１８内の信号路に接続し、同じ導電率型（すなわち、ｐチャンネル）のＨＶＴトランジスタを含む。したがって、ｐチャンネル・トランジスタ２０３と２０４はインバータ４６またはインバータ２０６内のｐチャンネル・トランジスタに対してＬＶＴと考えてよい。最後に前の節で述べたように、ＨＶＴとＬＶＴの比較は同じ導電率型のトランジスタについて行う。その理由は、ＬＶＴ  ｐチャンネル・トランジスタのＶT の大きさとＬＶＴ  ｎチャンネル・トランジスタのＶT の大きさは同じでなくてよいからである。同様に、ＨＶＴ  ｐチャンネル・トランジスタのＶT の大きさとＨＶＴ  ｎチャンネル・トランジスタのＶT の大きさは同じでなくてよい。
【０１０８】
上記から、回路２１９は論理出力式（（ＮＯＴ  Ｍ）ＯＲ（ＮＯＴ  Ｎ）ＯＲＴ）を、または同等であるが  ＮＯＴ（Ｍ  ＡＮＤ  Ｎ  ＡＮＤ  Ｔ（バー））を実現する。さらに回路２１９の各段は上述と同じように改善される。詳しく言うと、ＧＡＴＥＤ  ＣＬＯＣＫが低のときは両段は事前充電相の動作になり、使用可能でない直列接続のＬＶＴトランジスタは各段の放電路内の漏れ電流を制限する。またＧＡＴＥＤ  ＣＬＯＣＫが高のときは両段は評価相の動作になり、ＬＶＴトランジスタは後続の段の動作速度も向上させる。
【０１０９】
上記から、この節の実施の形態はダイナミック論理回路の放電路内に直列接続のカスケード・トランジスタを含めることにより改善される種々の回路を示す。この場合、事前充電相の動作の間はこれらのトランジスタの少なくとも２個は使用可能でない。これまで種々の異なる実施の形態を示したが、さらに別の実施の形態を考えることもできる。たとえば、上述のように事前充電相の間は導通する追加のトランジスタをＬＶＴトランジスタにしてもよい。別の例として、図９に示す二重レール回路のトランジスタのしきい値電圧を調整して、ここに述べた原理により改善してよい。当業者はさらに別の例を確認することができる。
【０１１０】
３．  ダイナミック論理ゲートの電力削減回路、システム、方法
前の節から、ＬＶＴトランジスタを含むと回路の速度が非常に増し、事前充電相の動作の間に低い漏れ電流を保持できることが明らかになった。しかしＬＶＴトランジスタはこれに匹敵するＨＶＴトランジスタより漏れが大きく、評価相の動作の間は電流の漏れを生じる。たとえば、図１のｎチャンネル・トランジスタ１６は事前充電相の動作の間はオフなので、この相の間の漏れ電流を制限する。しかし評価相の動作の間はｎチャンネル・トランジスタ１６はオンなので、図１の論理回路２０が実現する論理が真でない場合は、この相の間にＬＶＴトランジスタ２２と２４は漏れる。この例は上に示した多くの他の実施の形態でも同様であって、評価相の動作の間に導通していないＬＶＴトランジスタは漏れる。
【０１１１】
上記から、この発明者は評価相の動作の間に漏れ電流が発生する可能性を減らす別の実施の形態を発明した。１つの方法は、論理回路全体をアイドル状態にする（すなわち、１クロック周期以上にわたって各放電路を使用不能にする回路を構成する）ことで、これにより回路内には漏れる部分がなくなる、または非常に少なくなる。言い換えると、この例では回路のどの部分も評価相にないので、今述べた評価相の漏れは起こらない。さらに、多相回路の１つ以上の相を事前充電相に保持する期間を作ることを考える。たとえば浮動点命令を実行していないクロックサイクル中は、マイクロプロセッサ内の浮動点データパイプラインにはデータがないと考えることができる。
【０１１２】
別の例では、所定の時点でだけ動作して別の時点で必要になるまでその結果を保持するか記憶する、論理ゲートおよび／または状態機械の集合がある。別の方法では、別個のクロックを用いて異なる相の回路を制御し、各回路を拡張された事前充電相の動作に同時にする。さらに別の方法では、正規の動作中にフィードバック回路を用いて、評価相の時間を事前充電相の時間より短くする。以下に述べる実施の形態では、これらの方法や考え方を用いる。
【０１１３】
多相回路の１つ以上の相を同時に事前充電にするとき、種々の考慮が生じる。たとえば、多相回路の１つ以上の相を事前充電にする場合は、直前の評価動作中の段で生成したデータを保存しなければならない。通常の動作中にデータを記憶する１つの方法、すなわち相の間に多数のラッチング回路を含める従来の方法を以下の図１９−図２１に示す。しかしこの方法自体は別の理由から必ずしも適当でなく、または望ましくない。以下に、従来の方法を詳細に説明する。
【０１１４】
図１９は、一般に２２０で示す、従来の論理システムのブロック図である。システム２２０を説明する理由は、図２２から図２９に詳述する別の実施の形態の理解を助けるためである。図１９において、システム２２０は２相で動作する回路を含む。垂直破線が図のほぼ中央にあり、破線の片側の回路は１つの相に関係し、破線の反対側の回路は別の相に関係する。すなわち、システム２２０は破線の左側に一組の相１ダイナミック論理ドミノゲート２２１を含み、ドミノゲート２２１はラッチ２２２にデータを出力する。ラッチ２２２は一般に透明なラッチ構造で、図示していないが第１インバータを備え、その出力は電路を通して第２インバータの入力に接続する。図１９の垂直破線の右側に、システム２２０は同様に一組の相２ダイナミック論理ドミノゲート２２３を含み、ドミノゲート２２３は、ラッチ２２２と同じ構造を持つラッチ２２４にデータを出力する。最後に、図２０の垂直破線の両側にＣＬＯＣＫ信号を用いる。詳しく言うと、相１ゲート２２１とラッチ２２２はＣＬＯＣＫ信号によりクロックされる。ＣＬＯＣＫ信号はインバータ２２５により反転し、相２ゲート２２３とラッチ２２４は、図２１に関して以下に述べる理由により、ＣＬＯＣＫ信号の相補信号によりクロックされる。
【０１１５】
図２０は、図１９のシステム２２０の相１ゲート２２１と相２ゲート２２３の一部の詳細を示す。例として、各ゲート２２１と２２３は４段で構成し、４段の各組の間に連続的な信号路を持つ。ゲート２２１の段には２２１1 から２２１4 まで順に番号をつける。すなわち、最初の段と最後の段があり、最初の段と最後の段の間に種々の段がある。同様にゲート２２３の段には２２３1 から２２３4 まで順に番号をつける。最初の段と最後の段があり、最初の段と最後の段の間に種々の段がある。ゲート２２１と２２３は任意の数の段を含み、一組のゲートは他のゲートとは異なる数の段を持つことができる。しかしここでは単なる例として、各相当たり４段とする。
【０１１６】
ゲート２２１と２２３の各段は、いくつかの構成要素すなわち事前充電ノードと、出力インバータと、事前充電トランジスタと、論理回路と、放電トランジスタを含む。参照番号を簡単にするため、これらの各要素に添え字をつける。この添え字は、対応する段と、対応する要素を示す１個または２個の文字で表す。たとえば段２２１では、事前充電ノードは２２１1PN 、出力インバータは２２１1IN 、事前充電トランジスタは２２１1PT 、論理回路は２２１1L、放電トランジスタは２２１1DT と表す。これらの要素の接続と関係を考えると、一般に各段は別個のダイナミック論理回路であって少なくとも１つの入力を受け、この入力信号に応じて１つ以上の回路に信号を出力する。各回路の最後の段を除く各段の出力は異なるダイナミック論理回路の入力に接続する。回路の最後の各段の出力はラッチの入力に接続する。
【０１１７】
たとえば段２２１1 を見ると、前のいくつかの図のＧＡＴＥＤ  ＣＬＯＣＫ信号と同様に、ＣＬＯＣＫ信号をｐチャンネル・トランジスタすなわち事前充電トランジスタ２２１1PT のゲートに受ける。事前充電トランジスタ２２１1PT のソースはシステム電圧レベル（たとえば、ＶDD）の電源に接続し、ドレンは事前充電ノード２２１1PN に接続する。またＣＬＯＣＫ信号はｎチャンネル・トランジスタすなわち放電トランジスタ２２１1DT のゲートに接続する。放電トランジスタ２２１1DT のソースは低い基準電圧（たとえば、接地）に接続し、そのドレンは論理回路２２１1Lに接続する。前の各図と同様に、論理回路２２１1Lと放電トランジスタ２２１1DT は事前充電ノード２２１1PN から接地（または、事前充電相の動作の間に事前充電ノードに記憶されたポテンシャルとは異なる別のポテンシャル）まで放電路を形成する。前の各節で示したように、論理回路は１つ以上の直列路を持ち、対応する放電トランジスタ（放電路内に含まれている場合）が導通するとこの直列路を通して事前充電ノードを放電する。
【０１１８】
また論理回路２２１1Lの入力はラッチ２２４から受ける。図２０から容易に分かるように、ラッチ２２４は相２ゲート２２３の段２２３4 から出力するデータを記憶する。さらに、段２２１1 の出力（インバータ２２１1IN で表す）は次の段の論理回路の入力（すなわち、論理回路２２１2L）に接続する。また図２０の各インバータのインバータ記号の上半分に短い斜線がある。この明細書では、この記号はインバータの出力から入力にフィードバック用のｐチャンネル・トランジスタ（図に明示していない）が接続していることを示すことにする。より詳しく言うと、フィードバックｐチャンネル・トランジスタのゲートは対応するインバータの出力に接続し、フィードバックｐチャンネル・トランジスタのソースはＶDDに接続し、フィードバックｐチャンネル・トランジスタのドレンは対応するインバータの入力に接続する。したがって、事前充電電圧を図２０に示す所定の事前充電ノードに接続しないときは（たとえば、評価相の間）、事前充電ノードが対応する論理回路により放電しない限り、フィードバックｐチャンネル・トランジスタはインバータの入力の高信号を保持する。
【０１１９】
図１９と図２０に示すシステム２２０の動作は、図２１のタイミング図により理解できる。図２１は相１ゲート２２１と相２ゲート２２３に与えられるＣＬＯＣＫ信号と、このＣＬＯＣＫ信号に応じたこれらの回路の相動作を示す。時刻ｔ０まではシステム２２０は定常状態で動作しているとする。ｔ０とｔ１の間はＣＬＯＣＫ信号は低で、図２０から、ｔ０とｔ１の間はゲート２２１の各段は事前充電相にある。したがって各事前充電ノード２２１1PN から２２１4PN は、対応する事前充電トランジスタ２２１1PT から２２１4PT が導通するのでＶDDに放電する。またＣＬＯＣＫ信号の相補信号は相２ゲート２２３に接続するので、ｔ０からｔ１の間は、ゲート２２３の各段は評価相にある（すなわち、各段の事前充電トランジスタはオフであり、各段の放電トランジスタは使用可能である）。評価相に入ると、所定の論理回路２２３1Lから２２３4L内の直列路にある各トランジスタ（図示せず）は導通し、その段の事前充電ノードは放電して、その段の論理状態出力は逆の論理レベルに変わる。
【０１２０】
ｔ１でＣＬＯＣＫ信号は低から高に遷移し、相１ゲート２２１は評価段を開始する。同時に、ラッチ２２４のクロック入力に立ち下がり遷移が入る。これに応じてラッチ２２４は、ｔ０とｔ１の間の評価相の間にゲート２２３が実現した値をラッチする。図２１に示すように、相２ゲート２２３はｔ１で評価とラッチを行う。ｔ１からｔ２までは、上に述べた動作の逆を行う。すなわち、相１ゲート２２１は評価とラッチを行い、段２２１から出力するデータをｔ２でラッチ２２２に記憶する。この間に相２ゲート２２３は事前充電され、各事前充電ノード２２３1PN から２２３4PN ＮはＶDDに事前充電される。図のｔ２以後は各組のゲートの相補動作が続く。またデータ路によってデータは各組のゲートの間を逐次通り、ラッチ２２４に記憶した後はデータ路の終点から起点に循環する。最後に、１つの相の間は各組のゲートは上述のように動作するので、以後はこのような一組のゲートを相回路と呼ぶ。したがって、図２０はゲート２２１を含む第１相回路とゲート２２３を含む第２相回路を示す。
【０１２１】
先に進む前に注意すると、図２０の回路は所定の信号路に沿う２回路だけを示すが、実際には１つの信号路に２つ以上の回路を含む可能性が大きい。さらに各回路は、多数の入力と多数の出力を持つ総合的な回路網の一部でよい。このような網では、所定の期間は種々の回路を含む第１路を網を通して形成し、別の期間は異なる回路を含む異なる路を網を通して形成してよい。この異なる回路は第１路と同じ回路を網を通して含んでも含まなくてもよい。最後に、このような回路網はこの技術でよく知られている。
【０１２２】
図１９から図２１に示した方法は或る点では満足なものであるが、種々の欠点もある。たとえば、１つのクロックを用いて１つの相を直接クロックし、その相補信号を用いて別の相を駆動すると、クロックサイクルの半周期の間は、各相は必ず評価動作になる。しかし上に述べたように、ある場合には、多相回路の２相以上をアイドル状態にして、異なるクロック相の間に、使用可能な少なくとも２つの異なる相回路の段を少なくとも１クロック周期にわたって同時に事前充電相の動作にすることが望ましい。しかし図１９と図２０に示す単一クロック法を用いるとこれはできない。さらに次に示すように、相回路の間にラッチを置くことにより複雑さが加わることは避けたい。さらにまた、１つの相回路内の任意の段を事前充電でも評価でもない（すなわち、その事前充電トランジスタも放電路も導通しない）状態に置き、通常の動作に戻るまで、その状態でデータを記憶することができる。したがって、以下の実施の形態はこれらの原理を示し、これらの限界を克服し、以下の詳細な説明から容易に理解できる別の利点を与える。
【０１２３】
図２２は、一般に２２６で示す従来の論理回路の実施の形態の略図であって、この技術ではしばしば保持時間ラッチと呼ぶ。図１９と図２０のシステム２２０と同様に、システム２２６は異なる相で動作する相回路を含み、垂直破線は一般にこれらの相回路を分離する。破線の左側の第１相回路２２７は、ダイナミック論理回路段を含む。回路２２７は事前充電トランジスタ２２７PTと、事前充電ノード２２７PNと、出力インバータ２２７INと、論理回路２２７L および放電トランジスタ２２７DTを含む放電路を備える。図２２の破線の右側にはダイナミック論理段を含む第２相回路２２８があり、回路２２８は同様に事前充電トランジスタ２２８PTと、事前充電ノード２２８PNと、出力インバータ２２８INと、論理回路２２８L および放電トランジスタ２２８DTを含む放電路を備える。さらに、システム２２６は事前充電トランジスタ２２７PTと放電トランジスタ２２７DTのゲートに直接接続するＣＬＯＣＫ信号を含む。ＣＬＯＣＫ信号をインバータ２２９で反転して、その相補信号を事前充電トランジスタ２２８PTと放電トランジスタ２２８DTに接続する。図１９と図２０のシステム２２０と同様に、システム２２６も循環的に接続しており、大きな循環論理網の小部分の一例である。
【０１２４】
システム２２６の動作は図２３のダイナミック図を参照すれば理解できる。しかしこの図を検討する前に、システム２２６は図１９と図２０のシステム２２０とは対照的に、各段の出力に別個の複雑なラッチ構造を含まない。このように追加の構造を持たずに動作するシステム２２６の機能について、図２３を参照して説明する。図２３の上の２行は、システム２２６の相１回路２２７と相２回路２２８にそれぞれ与えられるＣＬＯＣＫ信号の状態を示す。図２３の下の２行は、相１回路２２７と相２回路２２８からそれぞれ出力するデータ値を示す。
【０１２５】
時刻ｔ０まではシステム２２６は定常状態で動作しているとする。ｔ０とｔ１の間はＣＬＯＣＫ信号は低である。したがって、相１回路２２７は事前充電相の動作中であり、相２回路２２８は評価相の動作中である。ｔ１で、相回路２２７と２２８へのＣＬＯＣＫ信号が逆のレベルに遷移する。したがってｔ１で相２回路２２８は評価相の動作を終わり、インバータ２２８INの出力に有効データが存在する。ｔ１の直後に、ｐチャンネル事前充電トランジスタ２２８PTのゲートの信号が高から低に遷移する。したがってｐチャンネル事前充電トランジスタ２２８PTは導通を開始し、事前充電ノード２２８PNの電圧は上がり始める（直前の評価相で放電が済んでいると仮定する）。しかしｐチャンネル事前充電トランジスタ２２８PTの応答時間には遅れがあるので、事前充電ノード２２８PNを低から最高レベルまで事前充電するのにいくらか時間がかかる。その結果、ｔ１から対応する時間（図２３にｔh で示す）が経過した後に、相２回路２２８の出力（すなわち、インバータ２２８INの出力）は事前充電効果のために高から低に遷移する。言い換えると、その回路に接続するＣＬＯＣＫ信号が切り替わってその段が評価相の動作から事前充電相の動作に変わっても、相２回路２２８から出力するデータは或る時間中、すなわちｔh で示す「保持時間」中は保持される（すなわち、有効である）。
【０１２６】
上に述べたように回路２２８でデータを保持する他に、ｔh 中は相１回路２２７は評価相の動作に入っているので、ｔh 中に相２回路２２８からまだ出力しているデータに基づいて評価を行う。すなわち次の回路２２７は前の回路２２８からのデータに基づいて評価を行うが、図１９−図２１に関して説明した従来のシステムで必要だった追加のラッチは、ここでは必要ない。図２３から分かるように、この考え方はデータが図２２の２つの相回路の間を循環するに従って、続いて適用できる。またこの形態は、システム２２６が異なる時刻に事前充電にクロックされる逐次の回路を含む場合や、各相回路がその相回路のクロックに接続する１つ以上のダイナミック論理段を含む場合にも適用される。また図２２は簡単化するために循環的な２つの逐次回路だけを示したが、実際に回路が正しく立ち上がるためには、回路の少なくとも１つの入力は、使用不能レベル（たとえば、論理０）に事前充電されていない源から来なければならない。さもないと、回路内のデータは常に不能レベルに留まる。その理由は、図示のような簡単化した構造ではどの事前充電ノードも放電できないので、論理０が回路を循環するからである。簡単化しない場合は、図２２内の１つ以上の回路は実際は１つ以上の相回路へのラッチされた入力を混合した大きな回路の一部である。
【０１２７】
上記の他に、図２２の各インバータにはインバータ記号の上半分と下半分に短い斜線を示す。上の斜線は前と同じように、対応するインバータ出力から同じインバータの入力に戻って接続するフィードバックｐチャンネル・トランジスタがあることを示す。またこの明細書では、下の斜線も同じように用いるが、これは対応するインバータの出力からその入力に戻って接続するフィードバックｎチャンネル・トランジスタを示す。フィードバックｎチャンネル・トランジスタのゲートはインバータの出力に接続し、そのソースは接地に接続し、そのドレンはインバータの入力に接続する。したがって図２２の各インバータは、各インバータ２２７IN２２８INに接続するｐチャンネルおよびｎチャンネルのフィードバック・トランジスタを持つ。対応する段が次の事前充電相を開始した後でこれらの各インバータを用いてデータを一時的に出力する場合、これらの２つのフィードバック・トランジスタを用いることにより、ｔh 時間後もインバータの出力はこのデータを保持する。
【０１２８】
図２２の実施の形態と図２３のタイミング図は、ダイナミック論理回路の相を逐次接続するときに複雑なラッチは必ずしも必要ないことを示す。しかし上記から分かることは、さもなければ評価相の動作の間に起こり得る漏れを最小にするために、ダイナミック論理回路内の逐次の段を同時に事前充電相にすることが望ましいいろいろの場合（たとえば、ダイナミック論理ゲートの放電路内にＬＶＴトランジスタを用いる場合）があることである。図２２の実施の形態では複雑なラッチ構造は不要であるが、クロック信号が共通なので、これらを共に事前充電相にすることができない。しかし別個のクロックを用いても（たとえば後で図３０の実施の形態に示すように）、図２２の２つの段をｔh より長い時間同時に事前充電相にした場合は、その回路に記憶したデータは失われる。したがって、図１９−図２０と図２２に示す従来の構成を使う必要がなく、しかも上記の目的を達するさらに別の実施の形態を以下に提供する。
【０１２９】
図２４は、一般に２３０で示す論理回路システムの略図である。上と同様に、システム２３０は２つの相動作で動作する回路を含む。相１回路を一般に２３１で示し、相２回路を一般に２３２で示す。この場合も、各相回路は１つ以上の段を含む。この例では各回路に第１段と最後の段があり、第１段と最後の段の間の信号路に別の段を含んで、全体で４段で構成する。図２０で導入した段と添え数字の書式を図２４にも用いて、所定の相回路内の各段に連続的な番号を付け、所定の段内の各要素に段と要素に従って番号と添え字を付ける。
【０１３０】
たとえば、相１回路２３１の中の第１段を２３１1 で示し、事前充電ノード２３１1PN と、事前充電トランジスタ２３１1PT と、出力インバータ２３１1IN と、論理回路２３１1Lおよび放電トランジスタ２３１1DT を含む放電路を備える。また相２回路２３２の中の第１段を２３２1 で示し、事前充電ノード２３２1PN と、事前充電トランジスタ２３２1PT と、出力インバータ２３２1IN と、論理回路２３２1Lおよび放電トランジスタ２３２1DT を含む放電路を備える。システム２３０は別個のクロック信号を持つ。一般に相１回路２３１はＰＨＡＳＥ１ＣＬＯＣＫでクロックし、相２回路２３２はＰＨＡＳＥ２ＣＬＯＣＫでクロックする。重要なことは、後で図２５を説明するときに述べる理由から、ＰＨＡＳＥ２ＣＬＯＣＫはインバータ２３４の入力にも接続し、インバータ２３４の出力は相１回路２３１の最後の段のｐチャンネル事前充電トランジスタ２３１4PT のゲートに接続する。
【０１３１】
図２５は、図２４のシステム２３０の動作を説明するタイミング図である。図２５の上の２行に、ＰＨＡＳＥ１ＣＬＯＣＫ信号とＰＨＡＳＥ２ＣＬＯＣＫ信号のレベルをそれぞれ示す。図２５の下の２行に、相１回路２３１と相２回路２３２から出力する（すなわち、各相回路内の最後の段から出力する）有効データの周期をそれぞれ示す。これらの波形において、ｔ０の直後は、システム２３０は定常状態で動作しているとする。ｔ０とｔ１の間はＰＨＡＳＥ１ＣＬＯＣＫ信号は低で、ＰＨＡＳＥ２ＣＬＯＣＫ信号は高である。したがって図２４から、ｔ０とｔ１の間は回路２３１の各段は事前充電相にある（図２５に「ＰＲ」で示す）。しかしｔ０とｔ１の間の次の形態は上述の従来の方法とは対照的である。第１に、２つの別個のクロック信号は多相の動作を制御するのに用いるのが好ましい。第２に、これらのクロックは一般には相補的と考えてよいが、以下に説明する場合は必ずしもそうではない。
【０１３２】
ここで別個のクロックそれぞれの効果に注目する。回路２３１の最初の３段は、ＰＨＡＳＥ１ＣＬＯＣＫ信号が低のときは事前充電相にある。またＰＨＡＳＥ２ＣＬＯＣＫ信号が高のときは、この高信号は反転してｐチャンネル事前充電トランジスタ２３１4PT のゲートに接続するので回路２３１の最後の段（すなわち、第４段２３１4 ）は事前充電相にある。この後者の動作と接続の意味は、後で説明するｔ４で、すなわちシステム２３０が切り替わって両ＣＬＯＣＫ信号が低になる時点で明らかになる。ｔ０とｔ１の間に戻って、相２回路２３２は評価相の動作中である（図２５に「ＥＶ」で示す）。ｔ０から少し後の時点で、データは相２回路２３２の各段を通り、図２５の第４行に示すように有効データが相２回路２３２の最後の段から出力する。最後に、上の図２２と図２３で導入した場合と同様に、ｔ１で評価相を完了した後も、相２回路２３２はｔh で示す短い保持時間中は引き続きその出力の有効データを保持する。
【０１３３】
ｔ１で、ＰＨＡＳＥ１ＣＬＯＣＫ信号は低から高に遷移し、ＰＨＡＳＥ２ＣＬＯＣＫ信号は高から低に遷移する。したがって相１回路２３１はその評価相の動作を開始し、ｔ１から少し後に図２５の第３行に示すように有効データを出力する。ＰＨＡＳＥ１ＣＬＯＣＫ信号が高になって各段の事前充電トランジスタと放電トランジスタに接続すると、相１回路２３１の最初の３段は評価相になる。対照的に、ＰＨＡＳＥ２ＣＬＯＣＫ信号が低になりこの低信号が反転してｐチャンネル事前充電トランジスタ２３１4PT のゲートに接続し、またＰＨＡＳＥ１ＣＬＯＣＫ信号が高になりこの高信号がｎチャンネル放電トランジスタ２３１4DT のゲートに接続すると、相１回路２３１の段２３１4 は評価相になる。また相１回路２３１のこの評価相は、ｔ１の直後の保持時間ｔh に相２回路２３２の出力に保持されるデータによってトリガされる。またｔ１で、相２回路２３２は事前充電相の動作に切り替わる。保持時間ｔh の後、インバータ２３２4IN の出力を遷移させるのに十分な高い電圧に段２３２4 の事前充電ノード２３２4PN を事前充電すると、相２回路２３２の出力データは変わる。
【０１３４】
相回路２３１と２３２の上記の相補的な動作はｔ４まで続く。しかしｔ４では、システム２２を前にアイドル状態と呼んだ状態にして、相回路３２１と２３２のできるだけ多くの段を少なくとも１クロック周期中（すなわち、事前充電相と評価相を合わせた時間）は事前充電相の動作にし、またこの状態の間は事前充電ノードを放電しないようにすることが望ましい。こうすることにより、評価相の動作の間に起こり得る電流の漏れが避けられる。ｔ４ではＰＨＡＳＥ２ＣＬＯＣＫ信号は低のままであり、ＰＨＡＳＥ１ＣＬＯＣＫ信号は高から低に遷移する。したがってｔ４からｔ５までは、以下に示すように相１回路２３１内の１段を除く全ての段と、相２回路２３２内の全ての段は事前充電相の動作になる。この状態を拡張された事前充電相として、図２５の上の２行のｔ４とｔ５の間に示す。
【０１３５】
この期間中に事前充電相にない相１回路２３１の中の１段に関して言うと、上に述べたように回路の多相の１つ以上の段を事前充電相に保持した後、回路のデータ状態を保つが望ましい（必要ではないが）。ここで、ＰＨＡＳＥ２ＣＬＯＣＫ信号の反転クロックを段２３１4 に結合するとこの目的を達する。ｔ４で、ＰＨＡＳＥ１ＣＬＯＣＫ信号は高から低に遷移する。この信号をｐチャンネル事前充電トランジスタ２３１4PT のゲートに接続する場合は（ｐチャンネル事前充電トランジスタ２３１1PT 、２３１2PT 、２３１3PT のゲートに接続しているように）、ｔ４かそれより少し後に事前充電ノード２３１４ＰＴがＶDDに上がると、インバータ２３１4IN から出力するデータは重ね書きされる。しかしこの接続はなく、ｐチャンネル事前充電トランジスタ２３１4PT のゲートはＰＨＡＳＥ２ＣＬＯＣＫ信号の相補信号に接続している。ｔ４ではｔ３以降と同様に、ＰＨＡＳＥ２ＣＬＯＣＫ信号は低である。すなわちその相補信号は高であって、ｐチャンネル事前充電トランジスタ２３１4PT はｔ３でオフになり、ｔ４の後もオフのままである。
【０１３６】
したがってｔ４までは、段２３１4 の事前充電トランジスタも放電トランジスタも導通しない。事前充電トランジスタ２３１4PT が導通しないので、インバータ２３１4IN から出力するデータは事前充電動作により変わることができない。また放電トランジスタ２３１4DT は同時に導通しないので、インバータ２３１4IN から出力するデータは評価動作により変わる（すなわち、放電する）ことはできない。したがってインバータ２３１4IN から出力するデータは、図２５の第３列に示すようにｔ４後も保持される。最後に、段２３１4 はこのようにしてデータを記憶するので、今後これをデータ記憶段と呼ぶ（同様にしてデータを記憶する他の段も同じ）。データ記憶段は少なくともｔ４とｔ５の間はデータを保持する。この拡張された時間は必然的に任意の回路段の事前充電相と評価相を合わせた時間以上の長さである。
【０１３７】
システム２３０の動作において、全回路の１段を除く全段を事前充電相の動作にし、またこの１段は少なくとも１クロック周期にわたってデータを記憶する例（すなわち、アイドル状態）を示したが、図２５の残りの部分は、有効データ出力を保持しながら回路が一般的な、相補的な事前充電／評価動作を再開する様子を示す。ｔ５で、ＰＨＡＳＥ２ＣＬＯＣＫ信号は低から高に遷移する。相１回路２３１の段２３１1 、２３１2 、２３１3 は事前充電相の動作に留まり、データ記憶段２３１４はデータを記憶するが、相２回路２３２は評価相を開始する。したがって、段２３２1 は段２３１4 が事前充電中に保持したデータに基づいて評価する。データ記憶段（すなわち、段２３１4 ）の直ぐ後の段（すなわち、段２３２1 ）が切り替わった後でデータ記憶段からのデータが重ね書きされるので、この動作は確実である。また図２５において、ｔ５の少し後に相２回路２３２内の残りの段は評価相になり、有効な出力データが相２回路２３２からのデータとしてインバータ２３２4IN から出る。ｔ６で、ＰＨＡＳＥ１ＣＬＯＣＫ信号とＰＨＡＳＥ２ＣＬＯＣＫ信号は切り替わる。この後の動作は、システム２２８を拡張された事前充電相の動作にする前の、上述と同様に継続する。
【０１３８】
上記の他に、図２４の各インバータはｐチャンネル・フィードバック・トランジスタに接続し、これらのインバータのいくつか（すなわち、インバータ２３１1IN 、２３１4IN 、２３２1IN ）はｎチャンネル・フィードバック・トランジスタにも接続する。各トランジスタにおいて、事前充電電圧ＶDDが対応する事前充電ノードと接続しなくなった後から事前充電ノードが放電する前（結局所定の評価期間中に放電する場合）まで、ｐチャンネル・トランジスタは対応するインバータからの低出力を保持する。またインバータ２３１1IN と２３２1IN は、それぞれｎチャンネル・フィードバック・トランジスタに接続する。その理由は、これらのインバータに対応する段は、短期間だけ有効な入力データを表す保持時間ラッチから入力を受けるからである。この短期間のデータによりその段の事前充電ノードが放電する場合は、ｎチャンネル・フィードバック・トランジスタは次の事前充電相までインバータの高出力を保持する。インバータ２３１4IN はデータ記憶段に対応する。さらにアイドル状態中は、データ記憶段は事前充電も放電もしないので、何らかの介入がなければ事前充電ノード２３１4PN の電圧は浮遊する。しかし誤りデータが生じるのを避けるため、このアイドル状態中はｐチャンネルおよびｎチャンネルのフィードバック・トランジスタを入れることにより事前充電ノードの電圧を保持する。
【０１３９】
上記から、システム２３０の種々の利点がわかり、またこの発明の範囲から逸れることなくこれを修正できることが理解されたと思う。たとえば、データ記憶段以外の全システムを事前充電相の動作にしてもよい。上述の或るＬＶＴの実施の形態のようにこのシステムの評価期間を減らしたり一時的に制限したりする場合は、システム２３０は回路のデータ状態を記憶しながらこの動作を行う。言い換えると、システム２３０内のどの段もこの期間中は放電しないので、これらの段の放電路に節１および／または節２の原理を用いると、各放電路に漏れ電流が生じる恐れは、完全にはなくならないにしても減少する。別の例として、さもなければ追加の複雑なラッチ構造に必要となる資源は、この場合は必要ない。ここでは、循環しまた各相回路内に所定の数の段を持つシステムを示したが、最後の回路から最初の回路にデータを循環しない、また各回路内の段が同数でない、他の逐次ダイナミック論理回路にこのシステムを用いることもできる。
【０１４０】
別の例として、上の節１と節２にいろいろの例を示したように、異なる型のダイナミック論理回路を用いて種々の段を形成してもよい。さらに別の例として、上述のように各回路には少なくとも１段だけであればよく、各回路は、任意の時刻に網全体に異なる電路を持つ回路の大きな網の一部であってもよい。またシステム２３０は段２３１4 をデータ記憶段として動作させるが、別のシステムでは、ＰＨＡＳＥ１ＣＬＯＣＫ信号を、インバータを通して段２３２4 の事前充電トランジスタ２３２4PT のゲートに結合してよい（このゲートをＰＨＡＳＥ２ＣＬＯＣＫに接続するのではなく）。この場合は、ＰＨＡＳＥ２ＣＬＯＣＫ信号が事前充電レベルに落ちた直後に拡張された事前充電相を開始することにより、段２３２4 は記憶段として動作する。段２３２4 へのこの別の接続は、図２４に示すように段２３１4 に接続したまま行うことができる。これにより、拡張された事前充電相の間にデータを記憶する段を選択して２３２4 か２３１4 にすることができる。この選択は、拡張された事前充電相の直前に、評価相を最後に通ったクロック信号により指示する。
【０１４１】
節１と節２で、放電トランジスタをダイナミック論理回路から除いてよく、この場合は事前充電相の動作の間に回路は放電しないと説明した。この原理はこの節３の実施の形態にも適用可能であって、トランジスタ２３１2DT から２３１4DT までと、トランジスタ２３２2DT から２３２4DT までを除いてよい。最後の例として、以下の実施の形態で例として示すように、所定の相回路内の任意の段をデータ記憶段とし、システムの残部を拡張された事前充電相の動作にすることができる。多くの設計を繰り返した後、相回路の最後の段に接続するラッチの前の段にデータを記憶することが好ましいが、これまではかなりの努力および／またはハードウエアなしではそれができなかった。このような回路設計においてこの形態は非常に有用である。最後に、２つの相だけを示したが、ここの実施の形態を修正して３つ以上の相を用いることができる。
【０１４２】
図２６は、一般に２３６で示す論理回路システムの略図である。システム２３６は多くの点で図２４のシステム２３０に似ているが、以下に詳述するようにシステム２３６は多相回路であって、拡張された時間中に多相回路の残りの部分を事前充電相にしたとき、１つの相回路の最後の段以外の段にデータ状態を記憶する。すなわち図２６の例では、拡張された時間中に多相回路の残りの部分を事前充電相にしたとき、回路２３８の第３段（すなわち、段２３８3 ）がデータ記憶段になる。詳細に説明すると、システム２３６は相１回路２３８と相２回路２４０を含む。ここでも、連続番号を用いて所定の相回路内の各段を表す従来の付番書式を用いる。つまり所定の段内の各要素に、段と要素に従って番号を付ける。たとえば相１回路２３８内の第１段は２３８1 と表し、事前充電ノード２３８1PN と、事前充電トランジスタ２３８1PT と、出力インバータ２３８1IN と、論理回路２３８1Lおよび放電トランジスタ２３８1DT を持つ放電路を備える。システム２３８は３つの別個のクロック信号を持つ。すなわち、（１）ＰＨＡＳＥ１ＡＣＬＯＣＫ信号、（２）ＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号、（３）ＰＨＡＳＥ２  ＣＬＯＣＫ信号である。以下に説明する１つの例外はあるが、相１回路２３８はＰＨＡＳＥ１Ａ  ＣＬＯＣＫとＰＨＡＳＥ１Ｂ  ＣＬＯＣＫによりクロックされ、相２回路２４０はＰＨＡＳＥ２  ＣＬＯＣＫによりクロックされる。これらの信号によりクロックする方法の詳細を次に説明する。
【０１４３】
システム２３６内で３つの異なるクロック信号を用いることにより、拡張された時間中にシステムの１段を除く全段を事前充電相の動作にし、相回路内の最後の段でないデータ記憶段にそのときのデータを記憶し、拡張された事前充電相の動作の間に記憶したデータを用いて、この回路の評価および事前充電動作ステップを再開することができる。このため、図２６に示すクロック信号の以下の接続に注目する。図２４のシステム２３０では、各事前充電トランジスタのゲートをクロックするのに用いるクロック信号は各非記憶段の対応する放電トランジスタのゲートにも接続する。しかしシステム２３６の各非記憶段の事前充電および放電トランジスタは、相回路全体の信号路のデータ記憶段の前にあるか後にあるかに従って別のクロックに接続する。たとえば、ＰＨＡＳＥＡ１Ａ  ＣＬＯＣＫはデータ記憶段の前の相１回路２３８内の各事前充電トランジスタと放電トランジスタのゲートに接続する。すなわち、ＰＨＡＳＥ１Ａ  ＣＬＯＣＫ信号は、事前充電トランジスタ２３８1PT および２３８2PT のゲートと放電トランジスタ２３８1DT および２３８2DT のゲートに接続する。
【０１４４】
またＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号は、データ記憶段の後の相１回路２３８内の各事前充電トランジスタと放電トランジスタのゲートに接続する。すなわち、ＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号はｐチャンネル事前充電トランジスタ２３８4PT のゲートとｎチャンネル放電トランジスタ２３８4DT のゲートに接続する。さらに、データ記憶段に関するクロック信号の接続に注目する。第１に、データ記憶段の放電トランジスタは、同じ相回路内のデータ記憶段の前の各段と同じクロックに接続する。すなわち、放電トランジスタ２３８3DT のゲートはＰＨＡＳＥ１Ａ  ＣＬＯＣＫに接続する。第２に、図２４の実施の形態と同様に、データ記憶段の事前充電トランジスタは相補的な相回路をクロックする、クロックの反転に接続する。すなわち、ＰＨＡＳＥ２  ＣＬＯＣＫはインバータ２４２の入力に接続してＰＨＡＳＥ２  ＣＬＯＣＫの相補信号を生成し、この相補信号は事前充電トランジスタ２３８3PT のゲートに接続する。最後に、相２回路２４０の各事前充電トランジスタと放電トランジスタのゲートはＰＨＡＳＥ２  ＣＬＯＣＫに接続する。
【０１４５】
図２７は、図２６のシステム２３６の動作を説明するタイミング図である。図２７の上の３行はＰＨＡＳＥ１Ａ  ＣＬＯＣＫ信号と、ＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号と、ＰＨＡＳＥ２  ＣＬＯＣＫ信号のそれぞれのレベルを示す。図２７の下の３行は相１回路２３８のデータ記憶段から出力する有効データと、相回路２３８の最後の段から出力する有効データ（相１回路２３８から出力する最終データを表す）と、相回路２４０の最後の段から出力する有効データ（相２回路２４０から出力する最終データを表す）の、それぞれの周期を示す。これらの波形において、時刻ｔ０の直後は、システム２３６は定常状態で動作しているとする。ｔ０の後は、拡張された事前充電期間の直前と直後の時間を除くと、ＰＨＡＳＥ１Ａ  ＣＬＯＣＫ信号とＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号は同じである。すなわちｔ０とｔ１の間は、ＰＨＡＳＥ１Ａ  ＣＬＯＣＫ信号とＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号は低であり、ＰＨＡＳＥ２  ＣＬＯＣＫ信号は高である。したがってｔ０とｔ１の間は、相１回路２３８の各段は事前充電相にあり、相２回路２４０の各段は評価相にある。
【０１４６】
相１回路２３８の事前充電動作では、各段の相制御は、その段がデータ記憶段の前の信号路にあるか、データ記憶段であるか、データ記憶段の後の信号路にあるかに依存する。データ記憶段の前の各非記憶段は、事前充電トランジスタと放電トランジスタにＰＨＡＳＥ１Ａ  ＣＬＯＣＫが入ると事前充電相になる。データ記憶段は、事前充電トランジスタにＰＨＡＳＥ２  ＣＬＯＣＫの相補信号が入り放電トランジスタにＰＨＡＳＥ１Ａ  ＣＬＯＣＫが入ると事前充電相になる。データ記憶段の後の各非記憶段は、事前充電トランジスタと放電トランジスタにＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号が入ると事前充電相になる。いずれにしてもｔ０とｔ１の間では、相１回路２３８のデータ記憶段と他の非記憶段は事前充電される。図２７の第４行と第５行に示すように、この期間中はデータを出力しない。
【０１４７】
ｔ０とｔ１の間の相２回路２４０の評価動作は、図２４の相２回路２３２と同様である。詳しく言うと、各段の事前充電トランジスタと放電トランジスタは同じ高クロック信号（すなわち、ＰＨＡＳＥ２  ＣＬＯＣＫ）に接続する。各段の各論理回路の入力に従って、各対応する事前充電ノードの電圧は変わらずそのままか、または放電して異なるレベルになる、すなわち相２回路２４０から出力するデータが遷移することを表す。図２７の第６行はｔ０の直後の可能なデータの変化を示す。またこのデータはｔ１まで続き、上述のようにｔ１の後の短い保持時間ｔh まで延びる。
【０１４８】
上に述べた動作はｔ１からｔ３まで相補的に続く。すなわち、一方の相回路は評価し他方は事前充電する、またはその逆を行う。しかしｔ３で図２７のクロック信号は上に述べたパターンを止め、回路を停止して事前充電時間の拡張された期間（ｔ４とｔ５の間）の工程を開始する。すなわちｔ３で、ＰＨＡＳＥ１ＡＣＬＯＣＫとＰＨＡＳＥ１Ｂ  ＣＬＯＣＫは同じでなくなり、前者は再び立ち上がるが、後者は低のままである。したがって相１回路２３８のデータ記憶段までの各段は評価相になるが、データ記憶段より後の各段は評価相にならない。図２６の例では、段２３８1 、２３８2 、２３８3 は評価相になるが、段２３８4 は評価相にならない。この結果は図２７に示されており、第４行ではｔ３の少し後に有効データが出るが、第５行では出ない。最後に、ｔ３でＰＨＡＳＥ２  ＣＬＯＣＫは事前充電レベルに遷移するので、保持時間ｔh の後で、相２回路２４０内の各段が事前充電されて低レベルを出力すると、この回路のデータは重ね書きされる。
【０１４９】
ｔ４でＰＨＡＳＥ１Ａ  ＣＬＯＣＫだけが遷移し、この遷移で事前充電レベルd なる。ｔ４とｔ５の間は拡張された事前充電期間であり、この間はシステム２３６のデータ記憶段を除く全ての段は事前充電相で動作する。図２７から、この拡張された時間中は、データ記憶段２３８3 はその前の評価相からの有効データを出力し（すなわち、記憶し）続ける。その理由は、この段のｐチャンネル事前充電トランジスタ２３８3PT はＰＨＡＳＥ２  ＣＬＯＣＫ信号の相補信号に接続するので使用不能になり、またこの段のｎチャンネル放電トランジスタ２３８3 DTはＰＨＡＳＥ１  ＣＬＯＣＫ信号に接続するので使用不能になるからである。このアイドル期間中はシステム２３６内のどの段も放電しないので、節１および／または節２の原理をこれらの段の放電路に適用した場合は、各放電路の電流漏れの恐れは、なくならないにしても、減少する。
【０１５０】
ｔ５で図２７は、拡張された事前充電期間が望ましくなくなり、システム２３６は立ち上がって通常の相補動作に戻ることを示す。立ち上がり動作では、相１回路２３８内のデータ記憶段の後の段が評価するので、データ記憶段に記憶されたデータはデータ路を通って正常動作を続ける。この例では、段２３８4 はデータ記憶段２３８3 からの記憶されたデータに従って評価する。このステップが実行できるのは、ｔ５でＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号が高になって評価相になり、段２３８4 の放電トランジスタ２３８4DT を導通させるからである。図２７の第５行は、ｔ５の少し後の相２回路２３８からの有効データを示す。さらにｔ４とｔ５の間は、データ記憶段２３８3 に記憶されたデータは重ね書きされない。それは、ＰＨＡＳＥ２  ＣＬＯＣＫの相補信号が入ると、その段の事前充電トランジスタ２３８3PT は使用不能のままだからである。図２７の第６行は、拡張された事前充電期間中にデータ記憶段２３８3 が前に記憶したデータは少なくともｔ６までは有効であることを示す。
【０１５１】
ｔ６から先は、図２７の３つのクロック信号はｔ０からｔ２までと同じ動作を繰り返す。詳細の説明は繰り返さないが、上述のようにこの後、相１回路２３８と相２回路２４０は一方の相回路が評価し他方が事前充電するというように相補的に動作し、ＰＨＡＳＥ１Ａ  ＣＬＯＣＫとＰＨＡＳＥ１Ｂ  ＣＬＯＣＫが一方の状態に、ＰＨＡＳＥ２  ＣＬＯＣＫが逆の状態になるに従ってこの動作を続ける。
【０１５２】
最後に、図２４と同様に、図２６の各インバータはｐチャンネル・フィードバック・トランジスタに接続し、その中のいくつかはさらにｎチャンネル・フィードバック・トランジスタにも接続する。ｐチャンネルおよびｎチャンネルのフィードバック・トランジスタに接続するインバータは、保持時間ラッチから入力信号を受けるインバータか、またはデータ記憶段のインバータである。これらのフィードバック・トランジスタの利点は図２４の上述の説明から理解できるので、ここでは繰り返さない。
【０１５３】
図２６と図２７では上に述べた特定の例について好ましい実施の形態を示したが、データ記憶段が相回路内の最後の段でない方が望ましい３クロック信号システムの別の実施の形態も考える価値がある。図２４に適用できると説明した上記の多くの変形からいくつかの別の形態が確認できるが、さらに別の形態を以下に述べる。
【０１５４】
図２８はシステム２３６の変形の一例のタイミング図である。図２７では、ＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号はｔ３で低のままであった。しかし図２８では、ＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号はｔ３で高に遷移して、ＰＨＡＳＥ１Ａ  ＣＬＯＣＫ信号のレベルを同時に追う。この別の形態では、データ記憶段の後の相１回路２３８内の各段（図２６の例ではデータ記憶段の後にあるのは段２３８4 だけ）も、ｔ３の少し後に有効データを評価して出力する。図２８の第５行に、ｔ３の少し後に相１回路２３８が出力する有効データを示す。しかしｔ４でＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号が低に遷移すると、記憶段の後の各段がこの遷移に応じて事前充電してこの有効データに重ね書きするので、このデータは無効になる。図２８の第５行に示すように、ｔ４の少し後から事前充電によりデータが重ね書きされ、保持時間ｔh の後に出力が低になる。さらにこの別の実施の形態では、記憶段の後の段はやはり立ち上がり時にまず評価しなければならない。ｔ３でＰＨＡＳＥ１Ｂ  ＣＬＯＣＫは高になるが、ｔ５で再び高になって、記憶段からの有効データを相１回路２３８内の次の逐次の段に送るようにする。
【０１５５】
図２９はシステム２３６の変形の別の例のタイミング図である。図２７の第１行ではｔ５の直後はＰＨＡＳＥ１Ａ  ＣＬＯＣＫは低のままなので、データ記憶段は再評価しない。しかし図２９の第１行ではｔ５の直後にＰＨＡＳＥ１Ａ  ＣＬＯＣＫが高に遷移し、この後はＰＨＡＳＥ１Ｂ  ＣＬＯＣＫと一致する。以下に述べるように事前充電中は論理回路２８３3Lの全ての入力が使用可能でない（たとえば、これらの入力が他のゲートされた信号または回路からのものである）場合は、この別の実施の形態になる。ｔ５からｔ６までＰＨＡＳＥ１Ａ  ＣＬＯＣＫは高であり、ＰＨＡＳＥ２  ＣＬＯＣＫの相補信号も高である。したがってｔ５からｔ６までデータ記憶段２３８8 は（その前の段すなわち段２３８1 と２３８2 と同様に）再び評価する（ｔ３からｔ４までにすでに評価している）。しかし論理回路２３８3Lの入力はこの例では使用可能でないので、ｔ５の前に存在したデータを放電することはできない。この例では、これらの入力はこのように使用不能である。その理由は、回路２３８の入力は段２４０4 から来るが、この段は事前充電相にあるので使用不能信号を出すからである。しかしこれらの信号がｔ３（プラスｔh ）からｔ５（プラスｔh ）まで変わらないので、使用不能信号はスタティック信号などの他の信号源から来てもよい。
【０１５６】
さらにこれらの信号は使用可能から使用不能に変わが、使用不能から使用可能には変わらない。いずれにしても、図２９の第４行は図２７の第４行と同じであって、データ記憶段に記憶されたデータはｔ５からｔ６まで保持される。さらにｔ６後の保持時間ｔh の間はデータは有効なので、このデータはデータ記憶段の後の段を通る。図２９に示す変形の上の２行と図２８の変形に示す対応する行とを組み合わせると、これらの変形の仮定を用いたさらに別の実施の形態が可能である。それはＰＨＡＳＥ１ＡおよびＰＨＡＳＥ１Ｂ  ＣＬＯＣＫ信号を１つの信号にして、必要なクロック信号を３つではなく２つにすることである。この組み合わせによる変形の回路は図２４に近くなるが、相補クロック信号（たとえば、ＰＨＡＳＥ２ＣＬＯＣＫ）を、所定の相回路の最後の段ではないデータ記憶段の事前充電トランジスタのゲートに接続する点が異なる。
【０１５７】
図３０は別の構成のシステム２５０である。これは一般に多段で動作し、また論理ゲート回路の異なる相を、拡張された事前充電相の動作にする。システム２５０は２相で動作する回路を含む。図のほぼ中央に垂直破線があり、破線の片側の回路は一方の相に関し、破線の反対側の回路は別の相に関する。システム２５０は破線の左側に一組の相１ダイナミック論理ドミノゲート２５２を含み、ゲート２５２はデータをラッチ２５４に出力する。ラッチ２５４は一般に透明なラッチ構造で、図示してはいないが第１インバータを含み、第１インバータの出力は電路を通して第２インバータの入力に接続する。図３０の垂直破線の右側では、システム２５０は同様に一組の相２ダイナミック論理ドミノゲート２５６を含み、ゲート２５６はラッチ２５４と同じ構造のラッチ２５８にデータを出力する。最後に、ラッチ２５８の出力はこの例ではゲート２５２の入力に接続する。
【０１５８】
システム２５０のクロック方式は上に述べた方式とは異なる。すなわち、システム２５０はＣＬＯＣＫ１とＣＬＯＣＫ２で示す２つの別個のクロック信号を持つ。これらの信号は図３０のそれぞれ半分の回路を制御する。ＣＬＯＣＫ１はドミノゲート２５２とラッチ２５４をクロックし、ＣＬＯＣＫ２はドミノゲート２５６とラッチ２５８をクロックする。別個のクロック信号ＣＬＯＣＫ１とＣＬＯＣＫ２により別個の制御を行うが、通常の動作中はこれらのクロック信号は相補的である（すなわち重なる）。すなわち、ゲート２５２が事前充電相の動作の間はゲート２５６は評価相の動作を行う。またその逆の動作を行う。しかしゲート２５２と２５６のどちらかまたは両方がＬＶＴトランジスタを含む場合は、または当業者に明らかな別の理由から、ゲート２５２と２５６を共に拡張された事前充電相の動作にすることが望ましい。この場合はＣＬＯＣＫ１とＣＬＯＣＫ２はゲート２５２と２５６をそれぞれ独立に制御し、この拡張された期間中はこれらの回路の事前充電トランジスタを使用可能にする。またこの拡張された期間中は、ラッチ２５４と２５８は拡張された事前充電相の動作の直前の評価相で与えられるデータを記憶する。
【０１５９】
上のようにシステム２５０は別の実施の形態であり、上に述べたようにＨＶＴトランジスタとＬＶＴトランジスタを含む論理ゲートを用いて改善し、事前充電相の動作の間は電流の漏れを減らし、評価相の動作の間および必要があれば拡張された事前充電期間中は放電速度を増す。また図３０内の回路は所定の電路に２回路だけ示したが、別の実施の形態では１電路に３回路以上を含み、また各回路を多重入力と多重出力を持つ回路の総合的な網の一部とすることが十分可能である。
【０１６０】
図３１は２６０で示すシステムで、これ自体は一般に従来の回路であるが、上述の種々の回路と組み合わせると新しい方法で用いることができる。この例ではシステム２６０は４個のダイナミック論理ゲートを備え、２６２から２６８の番号を付ける。ゲート２６２から２６８はそれぞれ上述と同じ一般的な方法で動作する。すなわち、事前充電相の動作の間はゲートの出力は使用可能でなく、評価相の動作の間は放電によって出力が変わっても変わらなくてもよい。各ゲートは次のゲートすなわち後方ゲートにデータを与える。たとえばゲート２６２はその後方ゲート２６４にデータを与え、ゲート２６４はその後方ゲート２６６にデータを与える、など。出力ＤＡＴＡは上述と同じ型、たとえば論理０または１である。また好ましい実施の形態では、このデータを二重レール方式で与える。したがって事前充電相の動作の間は二重レールＤＡＴＡ信号の出力は両方とも使用不能であり、評価中はこの２出力の１つは使用不能から使用可能に遷移する。
【０１６１】
データの流れと逆の方向に、図３１の各ゲートはその前方ゲートにＤＯＮＥ信号を与える。たとえばゲート２６４はＤＯＮＥ信号をその前方ゲート２６２に与え、ゲート２６６はＤＯＮＥ信号をその前方ゲート２６４に与える、など。ＤＯＮＥ信号は、所定のゲートがその評価を完了したこと、すなわちそれを放電しなければならないときは放電して有効データを後方段に出力したことを示す。ＤＯＮＥ信号は種々の方法で得てよい。たとえば二重レール出力を持つ所定のダイナミック論理ゲートでは、ゲートが評価するときに２出力の１つが使用可能に遷移する。また２入力の論理和の機能を用いて（おそらく意図的に少し遅らせて）、ゲートがその有効出力データを生成してこれを後方段に与えたことをＤＯＮＥ信号として示す。
【０１６２】
システム２６０の動作は次の通りである。一般に２６２から２６８の各ゲートは事前充電状態か評価状態で動作するが、実際の放電クロックはない。言い換えると、各ゲートは有効データを受けると評価状態を実行し、評価が終わると事前充電状態に戻る。ＤＯＮＥ信号を追加すると、５０パーセントの事前充電／評価のデューティサイクルを持つ回路に比べて評価状態の動作の時間をかなり短くすることができる。すなわち、ゲート２６２から２６８のどれかが評価するとき、同時に前方段にＤＯＮＥ信号を与える。これに応じて、前方段は評価状態から事前充電状態の動作に切り替わる。たとえば、立ち上がり後の或る時刻にゲート２６２が事前充電状態から評価状態に切り替わったばかりとする。ゲート２６２がゲート２６４にＤＡＴＡを出力すると、ゲート２６４は評価する。ゲート２６４は有効なＤＡＴＡを後方ゲート２６６に与えると同時に、ＤＯＮＥ信号を前方ゲート２６２に与える。ゲート２６２はＤＯＮＥ信号を受けると、これに応じて評価状態から事前充電状態の動作に切り替わる。ＤＡＴＡがシステム２６０の逐次のゲートの間を流れるに従ってこのプロセスが続く。所定の段の評価状態は、後方段による評価に応じてその状態を終わることによりその継続時間が制限される。
【０１６３】
システム２６０の上記の動作に関して、ダイナミック論理ゲートを用いるシステムも考えられる。この場合、回路全体としては評価状態の動作より事前充電状態の動作の方が好ましい。事後充電論理などの他の種類のドミノ論理もこの原理を用いる。ゲートが上述のようにＨＶＴトランジスタとＬＶＴトランジスタの組み合わせを用いるこの実施の形態において、これらの原理と上記とを組み合わせて評価状態の動作の時間を減らすことにより、長い評価状態の動作の間に起こり得る漏れを減らすことができる。この追加のシステムを上述の種々の原理と組み合わせると、従来の技術に比べて性能をさらに改善することができる。
【０１６４】
４．  結論
上記から、上の実施の形態は従来の技術より多くの利点を持つことが分かる。たとえば、電流の漏れが減り、論理遷移速度が増す。従来の技術は電流の漏れを減らすと必然的に速度が落ちるという欠点があるが、この心配はもうない。電流試験の結果、従来に比べて３０％程度速度が増加した。また電源電圧を低くするとさらに速度を大きく増加させることができる。また或る実施の形態では、多相回路を拡張された事前充電相にすることにより電流の漏れを減らし、さもなければ評価相の間に起こる漏れを防ぐ。種々の図面や他の例の追加の説明により示したように、この実施の形態は広範囲にわたる。当業者は、特に説明しなかった他の実施の形態にも、上記を容易に適用することができる。この実施の形態について詳細に説明したが、特許請求の範囲に規定した特許の範囲から逸れることなく、上述の説明に種々の代替、修正、変更を追加することができる。
【０１６５】
以上の説明に関して更に以下の項を開示する。
（１）  論理回路であって、
事前充電相の間に事前充電電圧に事前充電し評価相の間に放電するよう結合する事前充電ノードと、
前記事前充電ノードに接続して、前記事前充電ノードを前記事前充電電圧とは異なる電圧に条件付きで結合する条件付き直列放電路、
を備え、前記条件付き直列放電路は、
第１しきい値電圧を持ち、前記条件付き直列放電路上に導電路を形成する、低しきい値電圧トランジスタと、
前記第１しきい値電圧より高い第２しきい値電圧を持ち、前記条件付き直列放電路上に導電路を形成する、高しきい値電圧トランジスタであって、前記高しきい値電圧トランジスタのゲートに接続する電圧は前記事前充電相の間は使用不能になり、前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通しない、高しきい値電圧トランジスタ、を備える、
論理回路。
【０１６６】
（２）  第１項に記載の論理回路であって、前記高しきい値電圧トランジスタのゲートに接続する電圧はゲートされたクロック信号により与えられて、前記高しきい値電圧トランジスタは前記事前充電相の間は使用不能になり、前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通しない、論理回路。
（３）  第２項に記載の論理回路であって、前記低しきい値電圧トランジスタは第１低しきい値電圧トランジスタを備え、また前記条件付き直列放電路は第１しきい値電圧を持つ第２低しきい値電圧トランジスタをさらに備え、前記条件付き直列放電路上に導電路を形成する、論理回路。
【０１６７】
（４）  第３項に記載の論理回路であって、前記第１および第２低しきい値電圧トランジスタの前記条件付き電路を接続して直列接続を形成し、また第３低しきい値電圧トランジスタをさらに備えて前記直列接続に並列に接続する導電路を形成し、ここで前記第３低しきい値電圧トランジスタは前記第１しきい値電圧を持つ、論理回路。
（５）  第４項に記載の論理回路であって、前記第１、第２、第３の低しきい値電圧トランジスタはそれぞれｎチャンネル・トランジスタを備える、論理回路。
【０１６８】
（６）  第１項に記載の論理回路であって、
ｐチャンネル・トランジスタであって、そのソースは前記事前充電電圧の電源に接続し、そのドレンは前記事前充電ノードに接続し、そのゲートは前記事前充電相の間は使用可能信号を受けるよう結合して、前記ｐチャンネル・トランジスタの導電路は前記事前充電相の間は導通する、ｐチャンネル・トランジスタをさらに備え、
前記高しきい値電圧トランジスタはｎチャンネル・トランジスタを備え、前記ｎチャンネル・トランジスタのソースは前記事前充電電圧より低い電圧の電源に接続し、そのゲートは前記事前充電相の間は使用不能である電圧を受けるよう結合して、前記前記ｎチャンネル・トランジスタの導電路は事前充電相の間は導通しない、
論理回路。
【０１６９】
（７）  第６項に記載の論理回路であって、
前記ｐチャンネル・トランジスタのゲートは前記評価相の間は使用不能信号を受けるよう結合して、前記ｐチャンネル・トランジスタの前記導電路は前記評価相の間は導通せず、
前記ｎチャンネル・トランジスタのゲートは前記評価相の間は使用可能信号を受けるよう結合して、前記ｎチャンネル・トランジスタの前記導電路は前記評価相の間は導通しする、
論理回路。
（８）  第６項に記載の論理回路であって、前記使用可能信号と使用不能信号がゲートされたクロック信号により与えられて、前記ゲートされたクロック信号が低のときは前記ｐチャンネル・トランジスタは使用可能になり、前記ｎチャンネル・トランジスタは使用不能になる、論理回路。
【０１７０】
（９）  第１項に記載の論理回路であって、
前記高しきい値電圧トランジスタのゲートに接続する電圧はゲートされたクロック信号により与えられて、前記高しきい値電圧トランジスタは前記事前充電相の間は使用不能になり、前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通せず、
前記低しきい値電圧トランジスタのゲートに接続する電圧はスタティック回路から出力される、
論理回路。
（１０）  第１項に記載の論理回路であって、前記高しきい値電圧トランジスタのゲートに接続する電圧はダイナミック論理回路の出力により与えられて、前記高しきい値電圧トランジスタは前記事前充電相の間は使用不能になり、前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通しない、論理回路。
【０１７１】
（１１）  第１０項に記載の論理回路であって、
前記高しきい値電圧トランジスタは第１高しきい値電圧トランジスタを備え、
前記低しきい値電圧トランジスタの前記導電路と前記第１高しきい値電圧トランジスタを接続して直列接続を形成し、
前記ダイナミック論理回路は第２高しきい値電圧トランジスタをさらに備えて、前記直列接続に並列に接続する前記条件付き直列放電路上に導電路を形成し、前記第２高しきい値電圧トランジスタは第２しきい値電圧を持ち、前記第２高しきい値電圧トランジスタのゲートに接続する電圧はダイナミック論理回路の出力により与えられて、前記第２高しきい値電圧トランジスタは前記事前充電相の間は使用不能になり、前記第２高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通しない、
論理回路、
【０１７２】
（１２）  第１項に記載の論理回路であって、前記条件付き直列放電路は第１条件付き直列放電路を備え、前記低しきい値電圧トランジスタは第１低しきい値電圧トランジスタを備え、また前記高しきい値電圧トランジスタは第１高しきい値電圧トランジスタを備え、さらに、
前記事前充電ノードに接続して前記事前充電ノードを前記事前充電電圧とは異なる電圧に結合する第２条件付き直列放電路を備え、前記第２条件付き直列放電路は、
第１しきい値電圧を持ち前記第２条件付き直列放電路上に導電路を形成する、第２低しきい値電圧トランジスタと、
第２しきい値電圧を持ち前記第２条件付き直列放電路上に導電路を形成する、第２高しきい値電圧トランジスタを備え、ここで前記第２高しきい値電圧トランジスタのゲートに接続する電圧は前記事前充電中は使用不能になり、前記第２高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通しない、論理回路。
【０１７３】
（１３）  第１２項に記載の論理回路であって、
前記第１および第２高電圧トランジスタはそれぞれダイナミック論理回路の出力により与えられる入力信号を持ち、前記第１および第２高電圧トランジスタはそれぞれ前記事前充電相の間は使用不能になり、前記第１および第２高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通せず、
前記第１低しきい値電圧トランジスタと前記第１高しきい値電圧トランジスタの間に第１ノードが存在し、
前記第２低しきい値電圧トランジスタと前記第２高しきい値電圧トランジスタの間に第２ノードが存在し、
前記第１ノードは前記第２ノードに接続する、
論理回路。
【０１７４】
（１４）  第１項に記載の論理回路であって、前記事前充電ノードは第１事前充電ノードを備え、前記事前充電電圧は第１事前充電電圧を持ち、また前記低しきい値電圧トランジスタと前記高しきい値電圧トランジスタはそれぞれ第１導電率型のトランジスタであり、さらに、
前記事前充電相の間は第２事前充電電圧に結合して事前充電し、前記評価相の間は放電する、第２事前充電ノードと、
前記第２事前充電ノードに接続して前記第２事前充電ノードを前記第２事前充電電圧とは異なる電圧に結合する、条件付き直列放電路、
を備え、ここで前記条件付き直列放電路は前記第２事前充電ノードに接続し、前記第２事前充電ノードは
第２導電率型の低しきい値電圧トランジスタであって、第２導電率型に対応する第１しきい値電圧を持ち、また前記第２事前充電ノードに接続する前記条件付き直列放電路上に導電路を形成する、低しきい値電圧トランジスタと、
第２導電率型の高しきい値電圧トランジスタであって、前記第２導電率型に対応する第１しきい値電圧より高い前記第２導電率型に対応する第２しきい値電圧を持ち、また前記第２事前充電ノードに接続する前記条件付き直列放電路上に導電路を形成する、高しきい値電圧トランジスタ、を備え、ここで第２導電率型の前記高しきい値電圧トランジスタのゲートに接続する電圧は前記事前充電相の間は使用不能になり、第２導電率型の前記高しきい値電圧トランジスタの前記導電路は前記事前充電相の間は導通せず、
前記第１事前充電ノードの電圧は第２導電率型の前記低しきい値電圧トランジスタまたは第２導電率型の前記高しきい値電圧トランジスタのどちらかにデータ入力を与える、
論理回路。
【０１７５】
（１５）  第１項に記載の論理回路であって、前記事前充電ノードと前記事前充電電圧の電源との間に接続する事前充電装置をさらに備える、論理回路。
（１６）  第１５項に記載の論理回路であって、前記事前充電装置は、事前充電電圧の電源に接続するソースと、前記事前充電ノードに接続するドレンと、前記事前充電相の間は使用可能信号を受けるよう結合するゲートを持つ、ｐチャンネル・トランジスタを備える、論理回路。
（１７）  第１項に記載の論理回路であって、前記低しきい値電圧トランジスタと前記高しきい値電圧トランジスタはそれぞれｎチャンネル・トランジスタを備える、論理回路。
【０１７６】
（１８）  第１項に記載の論理回路であって、
前記事前充電ノードと前記条件付き直列放電路は１つ以上のダイナミック論理段を備える第１相ダイナミック論理回路に含まれ、
前記第１相ダイナミック論理回路の前記１つ以上のダイナミック論理段はそれぞれ事前充電ノードと前記条件付き直列放電路を備え、
前記１つ以上のダイナミック論理段のそれぞれの各事前充電ノードは、前記事前充電相の間は導通すると前記段の前記事前充電ノードを事前充電電圧に結合する結合装置にさらに結合し、
１つ以上のダイナミック論理段を備える第２相ダイナミック論理回路をさらに備え、第２相ダイナミック論理回路の前記１つ以上のダイナミック論理段はそれぞれ、
事前充電ノードと、
前記第２相ダイナミック論理回路の前記事前充電ノードに接続して、前記事前充電ノードを前記事前充電電圧とは異なる電圧に条件付きで結合する、条件付き直列放電路と、
前記第２相ダイナミック論理回路の前記事前充電ノードに結合し、前記事前充電相の間は導通すると前記事前充電ノードを事前充電電圧に結合する、結合装置、を備え、
ここで前記ダイナミック論理段はそれぞれ前記事前充電ノードの電圧に応じて論理値を出す出力を備え、
また前記ダイナミック論理段の少なくとも１つを記憶段として制御する制御回路をさらに備えて、前記条件付き直列放電路と前記結合装置を所定の時間中に同時に導通させずにその論理値を前記出力に保持し、前記所定の時間は前記評価相と前記事前充電相とを加えた時間以上である、
論理回路。
【０１７７】
（１９）  第１項に記載の論理回路であって、前記低しきい値電圧トランジスタは第１注入ステップを用いて形成し、前記高しきい値電圧トランジスタは前記第１注入ステップとは異なるときに第２注入ステップを用いて形成する、論理回路。
（２０）  第１項に記載の論理回路であって、前記低しきい値電圧トランジスタと前記高しきい値電圧トランジスタはそれぞれシリコン・オン・インシュレータ・トランジスタを備える、論理回路。
【０１７８】
（２１）  好ましい論理回路の実施の形態（１０）であって、事前充電相の間は事前充電電圧（ＶDD）に結合して事前充電され、また評価相の間は放電される、事前充電ノード（１４）がある。またこの回路は、事前充電ノードに接続して前記事前充電ノードを事前充電電圧とは異なる電圧に結合する、条件付き直列放電路（２２、２４、１６）を含む。条件付き直列放電路は、第１しきい値電圧を持つ低しきい値電圧トランジスタ（２２または２４）と、第１しきい値電圧より高い第２しきい値電圧を持つ高しきい値電圧トランジスタ（１６）を含み、ここで高しきい値電圧トランジスタのゲートに接続する電圧は、事前充電相の間は使用不能になる。
関連出願の相互参照
この出願は以下の特許出願に関係があり、それぞれを引例としてここに示す。
（１）  米国特許出願番号第０８／６８３，９９６号、「低いしきい値電圧を持つカスケードトランジスタを用いたダイナミック論理回路」、（代理人書類番号ＴＩ−２３２４６）、発明者Patrick W. Bosshart 、この出願と同日出願。
（２）  米国特許出願番号第０８／６８４，３６９号、「ダイナミック論理ゲート用の電力削減回路およびシステム」、（代理人書類番号ＴＩ−２３２４７）、発明者Patrick W. Bosshart 、この出願と同日出願。
【図面の簡単な説明】
【図１】ＧＡＴＥＤ  ＣＬＯＣＫ信号に応じて相補的に動作するよう接続するトランジスタを備え、またこれらの相補的に動作するトランジスタの間に接続する論理回路をさらに備え、ただし異なるしきい値電圧を持つトランジスタを含む、ダイナミック論理回路の略図。
【図２】ゲートされたクロックに接続して相補的に動作する図１のようなトランジスタを持たず、またゲートされた入力信号を持つ少なくとも１個のトランジスタを内部に持つ論理回路をさらに備え、ただし異なるしきい値電圧を持つトランジスタを含む、ダイナミック論理回路の略図。
【図３】図１の構成要素を持ち、内部に第２放電路をさらに含み、ただし異なるしきい値電圧を持つトランジスタを含む、ダイナミック論理回路の略図。
【図４】ＧＡＴＥＤ  ＣＬＯＣＫ信号に応じて相補的に動作するよう接続するトランジスタを備え、またこれらの相補的に動作するトランジスタの間に接続する論理回路をさらに備え、ただし事前充電電圧は放電電圧より低く、また異なるしきい値電圧を持つトランジスタを含む、ダイナミック論理回路の略図。
【図５】図２の構成要素を持ち、内部に第２放電路をさらに含み、ただし異なるしきい値電圧を持つトランジスタを含む、ダイナミック論理回路の略図。
【図６】図１の構成要素を持ち、放電を起こす全部で４つの異なる電路を形成する追加の接続をさらに含み、ただし異なるしきい値電圧を持つトランジスタを含む、ダイナミック論理回路の略図。
【図７】異なるしきい値電圧を持つトランジスタを含む、ダイナミック・ジッパー論理回路の略図。
【図８】ａはその放電路にインバータを備えるダイナミック論理回路の略図。
ｂは図８ａのインバータ回路内のトランジスタの詳細を示す略図。
【図９】２つの事前充電ノードを持ち、２つの事前充電ノードの一方だけが所定の評価相の間に放電して相補的出力を出す、ダイナミック論理回路の略図。
【図１０】ｎチャンネル・ドミノ段の出力を持ち、可能な放電路を次のｐチャンネル・ドミノ段に形成する、ダイナミック論理回路の略図。
【図１１】ａは全電源電圧に等しいドレン対ソース電圧を持ち、そのゲートは接地に接続する、低しきい値電圧トランジスタの略図。
ｂは各トランジスタのゲートが接地に接続する、１対のカスケード接続の低しきい値電圧トランジスタの略図。
【図１２】その放電路に１対のカスケード接続の低しきい値電圧トランジスタを持ち、これらの各トランジスタは事前充電相の動作の間は使用不能である、ダイナミック論理回路の略図。
【図１３】高しきい値電圧トランジスタに直列に接続する１対のカスケード接続の低しきい値電圧トランジスタを放電路に持ち、各低しきい値電圧トランジスタは事前充電相の動作の間は使用不能である、ダイナミック論理回路の略図。
【図１４】高しきい値電圧トランジスタに直列に接続する２個の低しきい値電圧トランジスタを放電路内に持ち、各低しきい値電圧トランジスタは事前充電相の動作の間は使用不能であり、また高しきい値電圧トランジスタは２個の低しきい値電圧トランジスタの間に接続する、ダイナミック論理回路の略図。
【図１５】ａは、２つの放電路を持ち、第１放電路はその放電路内に１対のカスケード接続の低しきい値電圧トランジスタを含み、これらの各トランジスタは事前充電相の動作の間は使用不能であり、また第２放電路は事前充電相の動作の間は使用不能である高しきい値電圧トランジスタを含む、ダイナミック論理回路の略図。
ｂは、図１５ａの略図を修正したものであって、これも２つの放電路を持つが、２つの放電路が共用する追加のトランジスタを含む回路の図。
【図１６】放電路内に１対のカスケード接続の低しきい値電圧ｐチャンネル・トランジスタを持ち、これらの各トランジスタは事前充電相の動作の間は使用不能である、ダイナミック論理回路の略図。
【図１７】図１２の構成要素を持ち、放電を生じる全部で４つの異なる電路を形成する追加の接続をさらに含み、各放電路は１対のカスケード接続の低しきい値電圧とを含み、これらのトランジスタは事前充電相の動作の間は使用不能である、ダイナミック論理回路の略図。
【図１８】回路の各段は放電路を含み、その放電路に１対のカスケード接続の低しきい値電圧トランジスタを持ち、これらのトランジスタは事前充電相の動作の間は使用不能である、ダイナミック・ジッパー論理回路の略図。
【図１９】共通のクロックを用いて、事前充電相にある第１ダイナミック論理回路と評価相にある第２ダイナミック論理回路を同時にクロックし、次に回路を切り替えて相補的に動作して、第１ダイナミック論理回路を評価相にし、第２ダイナミック論理回路を事前充電相にする、従来の多相回路のブロック図。
【図２０】相回路内に含まれるトランジスタ段を特に強調した従来の図１９のブロック図の略図。
【図２１】図１９と図２０の従来の回路の動作を示すタイミング図。
【図２２】評価相の後の或る保持時間に出力データを出し、相回路間に複雑なラッチング構造を持たない、従来の保持時間ラッチ回路の略図。
【図２３】図２２の従来の回路の動作を示すタイミング図。
【図２４】拡張された事前充電期間中は１つの相回路の最後の段がデータを記憶し、相回路間に複雑なラッチング構造を持たない、多相の実施の形態の略図。
【図２５】図２４の回路の動作を示すタイミング図。
【図２６】拡張された事前充電期間中は相回路の最後の段を除く段がデータを記憶し、相回路間に複雑なラッチング構造を持たない、多相の実施の形態の略図。
【図２７】図２６の回路の動作を示すタイミング図。
【図２８】図２６の回路の別の動作を示すタイミング図。
【図２９】図２６の回路の修正である別の動作を示すタイミング図。
【図３０】別個の相回路を独立にクロックする別個のクロックを持つ回路。
【図３１】事前充電期間の時間に比べて評価期間の時間を短くした回路。
【符号の説明】
１０  ダイナミック論理回路
１２  事前充電トランジスタ
１４  事前充電ノード
１６  高しきい値電圧トランジスタ
２２，２４  低しきい値電圧トランジスタ
２８  インバータ
３０  出力電圧保持トランジスタ
ＶDD  事前充電電圧
【図１】
0003894622.tif 000003
【図２】
0003894622.tif 000004
【図３】
0003894622.tif 000005
【図４】
0003894622.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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