(57)【特許請求の範囲】
【請求項１】
記録媒体から読み取られディジタル化された１ビットシリアル形式のビットデータとそのデータに同期した周期ｆ（ｆは自然数）のビットクロックに対し、ビットデータをｎビット（ｎは２以上の自然数）にシリアル−パラレル変換した後のリードデータを（ｆ×ｎ）周期のリードクロックで伝送し、そのｎビットリードデータに含まれて伝送されるｉビット（ｉは自然数）の同期パターンと、復調処理の単位ｊビット（ｊは自然数）のデータｈ個（ｈは自然数）とで構成される１フレームデータに対して、同期パターンの検出、復調処理を行うディジタル信号処理回路であって、少なくとも、
ｎビットのリードデータそれぞれに対しデータシフトを行うｎ個のシフトレジスタと、
ｉビットの同期パターンデコードを行うｎ個の同期パターンデコード手段と、
ｎ個の同期パターンデコード手段からの検出状況に応じて同期パターン検出を判定する判定手段と、
復調を行うｊビット（ｊは自然数）のシフトレジスタビットを選択する選択手段と、
前記判定手段の判定出力に基づいて復調データのラッチタイミング信号を生成するラッチタイミング生成手段と、
選択されたｊビットデータに対しデータ復調を行うデータ復調手段とを有し、
前記選択手段は、前記判定手段における同期パターンデコード手段ｎ個の内１つから得られる同期パターンの検出に応じて、該同期パターンに続くデータの伝送状態を判定し、該判定結果に基づいて復調データｊビットのシフトレジスタビットを選択し、
前記ラッチタイミング生成手段は、前記判定手段からの同期パターン検出判定毎にラッチタイミングを更新することを特徴とするディジタル信号処理回路。
【請求項２】
請求項１記載において、
少なくとも、前記したｎ個のシフトレジスタと、ｎ個の同期パターンデコード手段と、同期パターンの検出を判定する判定手段と、復調データｊビットの選択手段と、ラッチタイミング生成手段と、データ復調手段とを、同一の半導体チップ上に設けることを特徴とするディジタル信号処理回路。
【請求項３】
請求項２記載において、
前記半導体チップ上のｎ個のシフトレジスタに入力されるｎビットデータは（ｆ×ｎ）の周期のビットクロックで伝送され、前記判定手段は、（ｆ×ｎ）周期のクロック（ｉ＋ｊ×ｈ）／ｎ個受信毎に同期パターンの検出出力を発生する検出出力手段を有することを特徴とするディジタル信号処理回路。
【請求項４】
記録媒体から読み取られディジタル化された１ビットシリアル形式のビットデータとそのデータに同期した周期ｆ（ｆは自然数）のビットクロックに対し、ビットデータをｎビット（ｎは２以上の自然数）にシリアル−パラレル変換した後のリードデータを（ｆ×ｎ）周期のリードクロックで伝送し、そのｎビットリードデータに含まれて伝送される上位ｌビット（ｌは自然数）と全ての同期パターンに共通の下位ｍビット（ｍは自然数）で構成される同期パターンと、復調処理の単位ｊビット（ｊは自然数）のデータｈ個（ｈは自然数）とで構成される１フレームデータに対して、同期パターンの検出、復調処理を行うディジタル信号処理回路であって、少なくとも、
ｎビットのリードデータに対しデータシフトを行うｎ個のシフトレジスタと、
ｍビットの下位同期パターンのデコードを行うｎ個の下位同期パターンデコード手段と、
ｌビットの上位同期パターンのデコードを行う上位同期パターンデコード手段と、
ｎ個の下位同期パターンデコード手段からの検出状況に基づいて下位同期パターン検出を判定する判定手段と、
ｌビットの上位同期パターンデコードを行うシフトレジスタビットを選択する上位同期パターンｌビット選択手段と、
ｊビットのデータ復調を行うシフトレジスタビットを選択する復調データｊビット選択手段と、
復調データのラッチタイミング生成手段と、
選択されたｊビットデータに対し復調を行うデータ復調手段とを有し、
前記復調データｊビット選択手段は、前記判定手段における下位同期パターンデコード手段ｎ個の内１つから得られる下位同期パターンの検出に従い、該下位同期パターンに続くデータの伝送状態と、該下位同期パターンに対する上位同期パターンの伝送状態を判定し、該判定結果に基づいて、上位同期パターンｌビットと、復調データｊビットのレジスタビットを選択し、
前記ラッチタイミング生成手段は、前記判定手段からの下位同期パターン検出判定毎にラッチタイミングを更新することを特徴とするディジタル信号処理回路。
【請求項５】
請求項４記載において、
少なくとも、前記したｎ個のシフトレジスタと、ｎ個の下位同期パターンデコード手段と、上位同期パターンデコード手段と、下位同期パターンの検出を判定する判定手段と、上位同期パターンｌビット選択手段と、復調データｊビット選択手段と、ラッチタイミング生成手段と、データ復調手段とを、同一の半導体チップ上に設けることを特徴とするディジタル信号処理回路。
【請求項６】
請求項５記載において、
前記半導体チップ上のｎ個のシフトレジスタに入力されるｎビットデータは（ｆ×ｎ）の周期のビットクロックで伝送され、（ｆ×ｎ）周期のクロック（（ｌ＋ｍ）＋ｊ×ｈ）／ｎ個分の周期に１回の割合で同期パターンの検出出力が得られることを特徴とするディジタル信号処理回路。
【請求項７】
データの書込みが可能な記録媒体において、少なくともプリフォーマットされた物理アドレスの先頭を示しｗビット（ｗは自然数）で構成される複数のアドレスマークと、複数の物理アドレスと、データの書込みが可能な領域内でデータブロックの先頭を示すｒビット（ｒは自然数）のブロック同期パターンと、データブロックとで構成される、合計ｓビット（ｓは自然数）のセクタ単位のデータが記録された記録媒体から信号を読み取り、ディジタル化された１ビットシリアル形式のビットデータとそのデータに同期した周期ｆ（ｆは自然数）のビットクロックに対して、ビットデータをｎビット（ｎは２以上の自然数）にシリアル−パラレル変換した後のリードデータを（ｆ×ｎ）の周期のビットクロックで伝送し、そのｎビットリードデータに含まれて伝送されるｗビットのアドレスマークと、ｒビットのブロック同期パターンに対して検出を行い、物理アドレス、データブロックに対してｊビット単位でデータ復調を行うディジタル信号処理回路であって、少なくとも、
ｎビットリードデータに対しデータシフトを行うｎ個のシフトレジスタと、
ｗビットのアドレスマークのデコードを行うｎ個の第１デコード手段と、
ｎ個の第１デコード手段からの検出状況からアドレスマーク検出を判定する第１の判定手段と、
ｒビットからブロック同期パターンのデコードを行うｎ個の第２デコード手段と、
ｎ個の第２デコード手段からの検出状況からブロック同期パターン検出を判定する第２の判定手段と、
前記第１、第２の判定手段の出力に応じてｊビットのデータ復調を行うシフトレジスタビットを選択する選択手段と、
前記第１、第２の判定手段の出力に応じて復調データのラッチタイミング信号を生成するラッチタイミング生成手段と、
選択されたｊビットデータに対し復調を行うデータ復調手段とを有し、
前記選択手段は、前記アドレスマーク検出の第１の判定手段において前記第１デコード手段ｎ個の内１つから得られるアドレスマークの検出に従い、或いは前記ブロック同期パターン検出の第２の判定手段において前記第２デコード手段ｎ個の内１つから得られるブロック同期パターンの検出に従い、該アドレスマークまたは同期パターンに続くデータの状態を判定し、該判定結果に基づいて、復調データｊビットのレジスタビットを選択し、
前記ラッチタイミング生成手段は、前記第１、第２の判定手段からのパターン検出判定毎にラッチタイミングを更新することを特徴とするディジタル信号処理回路。
【請求項８】
請求項７記載において、
少なくとも、前記したｎ個のシフトレジスタと、ｎ個のアドレスマーク第１デコード手段と、アドレスマーク検出第１の判定手段と、ｎ個のブロック同期パターンをデコードする第２デコード手段と、ブロック同期パターン検出第２の判定手段と、復調データｊビットの選択手段と、ラッチタイミング生成手段と、データ復調手段とを、同一の半導体チップ上に設けることを特徴とするディジタル信号処理回路。
【請求項９】
請求項８記載において、
前記半導体チップ上のｎ個のシフトレジスタに入力されるｎビットデータは（ｆ×ｎ）の周期のビットクロックで伝送され、（ｆ×ｎ）周期のクロックがｓ／ｎ個のクロック毎に、１セクタに複数含まれるアドレスマークを少なくとも１回検出し出力するアドレスマーク検出手段を含むことを特徴とするディジタル信号処理回路。
【請求項１０】
請求項８記載において、
前記半導体チップ上のｎ個のシフトレジスタに入力されるｎビットデータは（ｆ×ｎ）の周期のビットクロックで伝送され、（ｆ×ｎ）周期のクロックがｓ／ｎ個のクロック毎にブロック同期パターンを検出し出力する同期パターン検出手段を含むことを特徴とするディジタル信号処理回路。
【請求項１１】
請求項２、５、８いずれかの記載において、
復調処理の方式がｊビットをｋビット（ｊ、ｋは自然数）に復調する方式であり、復調後のｋビット単位のデータを一時的に記憶するメモリ手段への転送単位が（ｋ×ｔ）ビット（ｔは自然数）であるとき、データ復調手段へのデータ転送量を示すビットクロックの単位時間当たりのクロック数と、復調後のデータを記憶するメモリ手段へのデータ転送量を示す単位時間当たりの転送回数との比率関係が、ｊ：ｎ／ｔの関係を有することを特徴とするディジタル信号処理回路。
【請求項１２】
請求項２、５、８いずれかの記載において、
復調処理の方式がｊビットをｋビット（ｊ、ｋは自然数）に復調する方式であり、復調後のｋビット単位のデータを一時的に記憶するメモリ手段への転送単位が（ｋ×ｔ）ビットであるとき、データ復調手段へのデータ転送量を示すビットクロックの単位時間当たりのクロック数と、復調後のデータを記憶したメモリ手段からのデータ転送量を示す単位時間当たりの転送回数との比率関係が、ｊ：ｎ／ｔ〜ｊ：ｎ／（２×ｔ）の範囲の関係を有することを特徴とするディジタル信号処理回路。
【請求項１３】
請求項７記載において、
記録媒体上の記録領域に含まれるブロック同期パターンのデコードを行う第２デコード手段であって、少なくともｒビットのブロック同期パターンに対しｐビット（ｐは自然数でｐ≦ｒ）毎に分割を行い、その分割したパターンに対してデコードを行うデコード手段ｒ／ｐ個と、ｒ／ｐ個のデコード手段からのデコード出力を加算しｑビット（ｑは自然数でｑ≦ｒ／ｐ）の加算結果を出力する加算手段と、あらかじめ設定されるｑビットの検出レベルと加算結果の比較を行いブロック同期パターンのデコード結果を出力する比較手段とを有することを特徴とするディジタル信号処理回路。
【請求項１４】
請求項１３記載において、
少なくとも、前記したｒ／ｐ個のデコード手段と、加算手段と、比較手段とで構成されるブロック同期パターンの第２デコード手段を半導体チップに設けた際の、ｑビットのブロック同期パターン検出レベルの設定は、半導体チップの動作を制御するシステムコントローラとのインターフェイス手段、或いは半導体チップ上に設けられるインターフェイスレジスタを介して設定されることを特徴とするディジタル信号処理回路。
【請求項１５】
請求項３記載において、
前記検出出力手段は、同期検出を判定する出力信号を取り出す出力ピンを半導体チップ上に有することを特徴とするディジタル信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル信号処理回路に関し、特に、記録媒体から読み取られ、ディジタル化された１ビットシリアルデータに含まれて連続的に伝送される同期信号などの特定パターンを検出し、同期パターン以降に連続的に伝送されるディジタルデータに対してデータ復調を行い、元のディジタルデータを再生するディジタル信号処理回路に関する。
【０００２】
【従来の技術】
従来、この類のディジタル信号処理回路の一例としてＣＤ（Compact Disk）が挙げられる。このＣＤは、「ＣＤ−オーディオからパソコンへ」；真利藤雄監修，林謙二編著，コロナ社；ｐ１３〜ｐ１５、ｐ６２〜ｐ６３に記載の技術のように、ディスクに記録する時系列的に並んだディジタルデータに対し、８ビット単位のデータで１フレームを構成し、誤り訂正符号の付加、フレーム間のインターリーブ、サブコード付加を行った後、８ビット単位のデータを１４ビット単位に変調するＥＦＭ（Eight to Fourteen Modulation）と呼ばれる変調が行われ、マージン３ビットを付加する。マージンビット付加後の１７ビット単位のデータ複数で構成されるフレーム単位で、同期信号に相当するパターンを付加し、その後、１ビットシリアルデータとしてディスク上の記録ピットとして記録する。
【０００３】
ディスク再生時には、ピックアップによって読み取られたディスク再生信号が、ＰＬＬ（Phase Locked Loop ）を介しビットクロックに同期した“０”、“１”の１ビットシリアル形式のデータとして伝送されてくる。このシリアルデータ列に対しシリアル−パラレル変換を行い、リードデータ列中に含まれる同期パターンを検出する。また、同期パターン検出後のシリアルデータ列に対し、１４ビットのパラレルデータへ変換し、復調処理を介して元の８ビット単位のデータに復調して、メモリ（ＲＡＭ：Random Access Memory）に書込まれる。この後、メモリのリード、ライトを制御し、訂正符号の復号による誤り訂正、デインターリーブ処理が実行され、元の時系列データが再生される。
【０００４】
【発明が解決しようとする課題】
上記した従来技術は、同期信号の検出を行い復調データを得るため、シリアル−パラレル変換を行うシフトレジスタと、同期パターンをデコードするデコーダと、復調処理を行う復調手段と、復調後のデータを一旦ラッチするデータラッチと、復調データのラッチタイミングを生成するタイミング生成手段と、メモリへの復調データの書込み、読み出し制御を行うメモリ制御手段とが必要である。
【０００５】
また、近年開発が進んでいるコンピュータ用の記録メディア用途のＣＤ−ＲＯＭ装置やＤＶＤ装置は、再生データの高転送レート化の競争が激化しており、これに伴い、ＣＤ−ＲＯＭディスクやＤＶＤディスクの再生に必要なディジタル信号処理を行う半導体チップは、動作クロック周波数の増加のため消費電力が増加傾向にある。
【０００６】
この半導体チップの消費電力増加を押さえると同時に、データの高転送レートを確保するため、例えば図２に示すように、ディスクから再生された１ビットシリアル形式のビットデータとそれに同期した周期ｆ（ｆは自然数）のビットクロックに対し、２ビットのシフトレジスタでシリアル−パラレル変換を行い、変換後の２ビットのリードデータを、ビットクロックの（２×ｆ）周期のリードクロックの立上がり、立ち下がりそれぞれに同期させて伝送し、この２ビットリードデータに対して同期パターンの検出、データ復調を行う。この場合、（２×ｆ）周期のリードクロック１クロックにつき２ビットのデータ伝送を行うことができる。よって、上記同期パターンの検出、復調処理を行う回路を含む半導体チップの消費電力を低減することができ、データの転送レートを維持することができる。
【０００７】
しかしながら、この（２×ｆ）周期のリードクロックに同期した２ビットシリアルデータの伝送に対し、同期パターンの検出、データ復調を上記従来技術で行おうとすると、例えば、ディスクからの再生信号に含まれる同期パターンの先頭ビットが、２ビットデータのどちらのビットから伝送されてくるのかが不明で、同期パターンのデコードを行う際に必要なシフトレジスタに対し、どのビットからどのビットまでをデコードすればよいのかがわからず、パターンの検出ができないという問題がある。この場合、同期パターンが検出できないのでデータ復調が不可能となる。また、一旦同期パターンの検出ができたとしても、次の同期パターンの先頭ビットは前と同じリードデータビットから伝送されてくるとは限らず、異なるビットから伝送されてくる可能性もあるため、この場合も同期パターンの検出が途中でできないので、正しい復調データが得られないという問題がある。
【０００８】
従って本発明の目的は、１ビットシリアル形式のビットデータをｎビットにシリアル−パラレル変換した後のｎビットリードデータを、周期ｆのビットクロックをｎ分周して得られる（ｆ×ｎ）周期のリードクロックに同期させて伝送したものに対して、そのｎビットリードデータに含まれて伝送される同期パターン等の特定のパターンを正しく検出できると共に、正しい復調データを得ることができるディジタル信号処理回路を提供することにある。
また、本発明の目的とするところは、半導体チップにディジタル信号処理回路を内蔵した際の、動作クロック周波数の低減、消費電力の低減を実現すると共に、データの転送レートを維持することが可能な、半導体チップ上のディジタル信号処理回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本願によるディジタル信号処理回路の１つの発明では、記録媒体から読み取られディジタル化された１ビットシリアル形式のビットデータとそのデータに同期した周期ｆ（ｆは自然数）のビットクロックに対し、ビットデータをｎビット（ｎは２以上の自然数）にシリアル−パラレル変換した後のリードデータを（ｆ×ｎ）周期のリードクロックで伝送し、そのｎビットリードデータに含まれて伝送されるｉビット（ｉは自然数）の同期パターンと、復調処理の単位ｊビット（ｊは自然数）のデータｈ個（ｈは自然数）とで構成される１フレームデータに対して、同期パターンの検出、復調処理を行うディジタル信号処理回路であって、少なくとも、ｎビットのリードデータそれぞれに対しデータシフトを行うｎ個のシフトレジスタと、ｉビットの同期パターンデコードを行うｎ個の同期パターンデコード手段と、ｎ個の同期パターンデコード手段からの検出状況に応じて同期パターン検出を判定する判定手段と、復調を行うｊビット（ｊは自然数）のシフトレジスタビットを選択する選択手段と、前記判定手段の判定出力に基づいて復調データのラッチタイミング信号を生成するラッチタイミング生成手段と、選択されたｊビットデータに対しデータ復調を行うデータ復調手段とを有し、
前記選択手段は、前記判定手段における同期パターンデコード手段ｎ個の内１つから得られる同期パターンの検出に応じて、該同期パターンに続くデータの伝送状態を判定し、該判定結果に基づいて復調データｊビットのシフトレジスタビットを選択し、前記ラッチタイミング生成手段は、前記判定手段からの同期パターン検出判定毎にラッチタイミングを更新する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の第１実施形態に係るディジタル信号処理回路の構成を示すブロック図である。
【００１１】
図１において、１は、記録するディジタルデータに対し、誤り訂正符号の付加、データ変調、同期パターンの付加など所定のフォーマットでエンコードを行った後のディジタル信号を記録した再生専用の光ディスク、２は光ディスク１に記録された信号を読み取るピックアップ、３は、ピックアップ２から読み取られた１ビットシリアル形式のビットデータに対し、ＰＬＬを通じてそれに同期した周期ｆ（ｆは自然数）のビットクロックを生成した後、ビットデータに対しシリアル−パラレル変換を行い、２ビットのリードデータ０、１とそれに同期した（２×ｆ）周期のリードクロックを出力するリードチャネル回路である。
【００１２】
４は、リードデータ０、１とリードクロックのエッジ位相関係をそろえる位相合せ回路、５はリードデータ０に対してデータシフトを行うシフトレジスタＡ、６はリードデータ１に対してデータシフトを行うシフトレジスタＢ、７は、シフトレジスタＡ５、Ｂ６に伝送される同期パターンのデコードを行う同期パターン下位デコーダＡ、８は、同期パターン下位デコーダＡ７とは異なるデコードビットの組み合わせで、同期パターンのデコードを行う同期パターン下位デコーダＢである。
【００１３】
９は、同期パターン下位デコーダＡ７、Ｂ８のデコード状態から同期パターンの検出判定と、同期パターン上位ビットデコードに対するビット組み合せ選択の判定と、復調ビットの組み合わせ選択の判定とを行う同期検出判定回路、１０は、同期パターン検出用のウインドゥを生成するウインドゥ生成回路、１１は、同期パターンの検出判定に従い復調データのラッチタイミングを生成するラッチタイミング生成回路である。
【００１４】
１２は、同期検出判定回路９における選択判定に従い、復調ビットの組み合わせを選択する復調データビット選択回路、１３は、同期検出判定回路９における選択判定に従い、同期パターン上位ビットの組み合せを選択する上位デコードビット選択回路、１４は、同期パターン上位ビットのデコードを行い、数種類存在する同期パターンのコード検出を行う同期パターン上位デコーダである。
【００１５】
１５はデータ復調回路、１６は、復調後のデータをラッチタイミングに従いラッチするデータラッチ、１７は、光ディスク１上のデータの記録単位であるセクタの先頭同期パターン直後に記録されており、ディスク上の物理アドレスを示すセクタＩＤを検出するセクタＩＤ検出回路、１８は、システムコントローラから指定されるアクセスを行う目標セクタＩＤと検出セクタＩＤの比較結果に従い、ＲＡＭ制御回路１９に対して復調データのＲＡＭへの書込み開始を制御するアクセス制御回路、１９は、ラッチされた復調データのＲＡＭへの書込みを制御、実行するＲＡＭ制御回路である。
【００１６】
ここで、図５により、光ディスク１に記憶されるディジタル信号の処理単位であるセクタの構造の一例についてを、また図６により、同期パターンの構造の一例についてを、それぞれ説明する。
【００１７】
図５に示すように、変調前のデータの単位である１データセクタ５Ｄは、１７２バイト×１２を１単位とし、その中に１データセクタ毎に付加されディスク上の物理アドレスを示す５ＢのセクタＩＤ（４バイト）と、５ＣのセクタＩＤ訂正符号（２バイト）と、メインデータ１〜１２と、付加データとで構成される。
【００１８】
このデータセクタ複数で構成され、誤り訂正を行う単位である訂正ブロック５Ａは、行方向のデータに対して訂正を行う５ＥのＰＩ訂正符号と、誤り訂正の単位であるデータセクタ１６個分をならべた後の、列方向のセクタデータに対して訂正を行う５ＦのＰＯ訂正符号で、１訂正ブロック５Ａを構成する。
【００１９】
ディスクにこのような構成のディジタルデータを記録する前には、訂正ブロック内で行単位のインターリーブ処理を行った後、１データセクタ単位毎に１バイト（８ビット）単位のデータを１６ビットに変調する８−１６変調処理、同期パターンの付加を行い、５Ｇに示す構成の１記録セクタ単位でディスクに記録する。変調後のデータは、１４５６ビット単位で３２ビットの同期パターン（ＳＹ０〜ＳＹ７）が付加されて１同期フレームを構成した後、ＳＹ０を含む同期フレームを先頭にＳＹ５、ＳＹ１、ＳＹ５、ＳＹ２、……を含む同期フレームの順で、シリアルデータ形式でディスク上の記録ピットとして刻まれる。
【００２０】
この１記録セクタに含まれる同期パターンの構成は、図６に示すように、３２ビット中、ＳＹ０〜ＳＹ７にわたり共通の同期パターン下位ビットが２２ビット、同期パターンの種別コードを示す同期パターン上位ビット（Ｂ０〜Ｂ９）が１０ビットで構成される。
【００２１】
図１において、光ディスク１に刻まれている記録ピットはピックアップ２で読み取られ、１ビットシリアル形式のビットデータとして伝送される。リードチャネル回路３においては、ビットデータに対して同期した周期ｆのビットクロックを生成した後、ビットデータに対してシリアル−パラレル変換を行い、リードデータ０、１とそれに同期した（２×ｆ）周期のリードクロックが出力される。このリードデータ０、１とリードクロックは、位相合せ回路４においてデータとクロックの位相がそろえられ、シフトレジスタＡ５、Ｂ６に伝送される。
【００２２】
ここで、図２に、リードデータ０、１とリードクロックのタイミング関係、および位相合せ回路４におけるタイミングの一例を、また、図３に位相合せ回路４の構成の一例を、それぞれ示す。
【００２３】
図２において、ディスクから読み取られディジタル化されたビットデータとそれに同期した周期ｆのビットクロックに対し、シリアル−パラレル変換を行い、リードデータ０、１と（２×ｆ）周期のリードクロックを得る。リードデータ０はリードクロックの立ち下がりエッジ、リードデータ１は立上がりエッジにそれぞれ同期して、リードチャネル回路３から出力される。このリードデータ０、１とリードクロックの位相をそろえる経過を示したタイミングが、図２の（ａ）〜（ｅ）であり、位相合せ回路４とシフトレジスタＡ５、Ｂ６の内部構成の一例を示す図３に対応している。
【００２４】
図３の位相合せ回路４において、リードデータ０に対しては、リードクロックの立下がりエッジでフィリップフロップを通し（図３の（ｂ））、リードデータ１に対しては、リードクロックの立上がりエッジでフィリップフロップを通し（図３の（ａ））、リードデータを位相合せ回路４の内部で一時的に確定する。次に、図３の（ａ）のデータに対しては、リードクロックの立ち下がりエッジでフィリップフロップを通す（図２の（ｃ））。これでリードチャネル回路からのリードデータ０、１は、リードクロックの立ち下がりエッジにそれぞれ同期し、位相がそろえられたことになる。この図３の（ｂ）、（ｃ）のタイミングで、シフトレジスタＡ５、Ｂ６にそれぞれ伝送され、シフトレジスタＡ５、Ｂ６では、リードクロックの立上がりエッジに同期してデータを取り込み、リードデータ０、１に対するデータシフトを行う（図３の（ｄ）、（ｅ））。
【００２５】
図１において、位相合せ回路４から出力された２ビットのリードデータは、それぞれシフトレジスタＡ５、Ｂ６においてリードクロックに同期してシフトされ、シフトレジスタＡ５、Ｂ６に格納されたデータ列より、同期パターン下位２２ビットのデコードを行う。
【００２６】
しかしながら、シフトレジスタＡ５、Ｂ６に格納された同期パターン下位の先頭ビット（図６のＢ０）は、どちらのシフトレジスタに格納されているのかこの時点では不明である。ここで、図６で説明した構成の同期パターンがシフトレジスタＡ５、Ｂ６にどのように格納され、同期パターンのデコードが行われるのかと、同期パターン以降に連続してシフトレジスタＡ５、Ｂ６に格納される復調データの伝送の様子を、図４を用いて説明する。
【００２７】
図４において、例えばシフトレジスタＡは１８ビット、シフトレジスタＢは１７ビットで構成され、それぞれのシフトレジスタの各ビットに、シフトレジスタ番号０から３４までが付けられている。シフトレジスタＡ、Ｂに格納される同期パターンは、先頭ビットＢ０がシフトレジスタＡへ伝送されるデータ伝送状態（４−１）と、先頭Ｂ０がシフトレジスタＢへ伝送されるデータ伝送状態（４−２）とに分けられる。
【００２８】
データ伝送状態（４−１）において、同期パターン下位のデコード範囲は、レジスタ番号１から２２までの範囲であり、同期パターン上位ビットのデコード範囲は、下位ビットパターンのデコードにリードクロック１クロックを要する場合、レジスタ番号２５から３４までの範囲である。また、同期パターン以降に連続して格納される復調データは、復調処理を行う１６ビットのデータ（Ｄ０〜Ｄｆ）と、復調ルールに必要な例えば次の復調データ１６ビットの内０ビット目と１２ビット目のデータビットがシフトレジスタに格納される。同期パターン下位ビットが格納されてから１５クロック後に、レジスタ番号１５〜３０のビットに対しデータ復調が行われ、復調ルールに必要なレジスタ番号１４と２に格納されるデータは、次のデータ復調の際に用いられる。この後のデータ復調は、８クロックデータシフトされる毎に行われる。
【００２９】
データ伝送状態（４−２）においては、同期パターン下位のデコード範囲は、レジスタ番号０から２１までの範囲であり、同期パターン上位ビットのデコード範囲は、同様に、１クロック遅れのレジスタ番号２４から３３までの範囲である。また、データ復調に必要なデータ（Ｄ０〜Ｄｆと次の復調データの０、１２ビット目）がシフトレジスタに格納されるまで１５クロック要し、データ復調はレジスタ番号１４から２９までの範囲のビットに対して行われ、レジスタ番号１３と１に格納されるデータは、次のデータの復調の際に用いられる。この後のデータ復調は、８クロックシフトされる毎に行われる。
【００３０】
以上のように、リードデータ０、１に含まれて伝送される同期パターンの検出を行う場合、２通りのデータ伝送状態が存在し、それに応じてシフトレジスタのデコードビットが異なる同期パターンのデコーダが必要で、上位同期パターンのデコードやデータ復調の際には、伝送状態に応じたシフトレジスタのビット選択が必要となる。
【００３１】
図１における同期パターン下位デコーダＡ７に接続されるシフトレジスタのデコードビットは、レジスタ番号１から２２の範囲であり、データ転送状態（４−１）における下位パターンのデコードを行う。同期パターン下位デコーダＢ８に接続されるシフトレジスタのデコードビットは、レジスタ番号０から２１の範囲であり、データ転送状態（４−２）における下位パターンのデコードを行う。
【００３２】
シフトレジスタＡ７、Ｂ８に格納されるデータに対して同期パターン下位２２ビットのデコードを、同期パターン下位デコーダＡ７、Ｂ８で同時に行い、同期検出判定回路９において、デコーダＡ７、Ｂ８それぞれのデコード出力とウインドゥ生成回路１０で生成された同期検出ウインドゥから、同期パターンの検出の判定を行う。また、２つのデコード出力からデータ伝送状態（４−１）あるいは（４−２）を判定し、シフトレジスタに対し同期パターン上位のデコードビット、データの復調ビットの選択を判定する。
【００３３】
ラッチタイミング生成回路１１では、同期パターンの検出判定に従い、データ伝送状態（４−１）と（４−２）に応じた復調データのラッチタイミングを生成する。上位デコードビット選択回路１３では、デコードビットの選択判定に従い上位ビットのデコード範囲を選択し、選択ビットを同期パターン上位デコーダ１４に出力する。同期パターン上位デコーダ１４では、上位ビットＢ０〜Ｂ９のデコードを行い、同期パターンコード（ＳＹ０〜ＳＹ７）を出力する。
【００３４】
また、復調データビット選択回路１２も復調ビットの選択判定に従い、復調ビットの範囲、次のデータ復調に必要なビットを選択し、選択ビットをデータ復調回路１５に出力する。データ復調回路１５では、選択されたビットに従い復調処理を実行し、復調データは、データラッチ１６においてラッチタイミングでラッチされる。
【００３５】
同期パターン上位デコーダ１４から出力される同期パターンコード（ＳＹ０〜ＳＹ７）は、記録セクタの先頭を示すＳＹ０から順に、ＳＹ５、ＳＹ１、……、ＳＹ４、ＳＹ７の順番でデコードされ、出力される。ウインドゥ生成回路１０において、例えばＳＹ３、ＳＹ７、ＳＹ４、ＳＹ７の順番でコードが検出された場合、次の同期パターンはＳＹ０のはずであり、この場合ＳＹ０検出用のウインドゥを生成する。このＳＹ０検出用のウインドゥが生成された場合、同期検出判定回路９は、このウインドゥ内で同期パターンの下位ビットが検出されたと判定されたなら、セクタＩＤ検出回路１７に対してＳＹ０の直後に付加されているセクタＩＤの検出を行わせる。
【００３６】
検出されたセクタＩＤは、アクセス制御回路１８においてマイコンなどから指定された目標セクタＩＤと比較され、セクタＩＤが一致したのであれば、ＲＡＭ制御回路１９においてＲＡＭへの復調データ書込みが開始される。また、同期パターンコードのデコード結果に従い、ＲＡＭアドレスの生成も行う。
【００３７】
以上のように、本第１実施形態においては、２ビットのリードデータ０、１に含まれ伝送される同期パターンを検出する際、同期パターンの先頭ビットＢ０が２ビットデータのどちらのビットから伝送されてくるのかが不明でも、同期パターンの検出を正しく行うことができ、同期パターン以降に連続して伝送されるデータに対して正しいデータ復調を行うことができる。また、同期パターンの検出毎に、復調データのレジスタビットの選択、ラッチタイミングの更新が行われるので、データ伝送途中で先頭ビットＢ０のずれが生じた場合でも、新たに同期パターンの検出を行うことができ、正しいデータ復調を行うことができる。
【００３８】
上述した第１実施形態において、ディスクから読み取られた１ビットシリアル形式のビットデータに同期したビットクロックの周期をｆとすると、２ビットのリードデータ０、１は、（２×ｆ）の周期のリードクロックで伝送され位相合せ回路４に入力される。同期パターンの検出は、図５に示した１同期フレーム（３２＋１４５６）ビットの伝送に必要なリードクロック数７４４クロック毎に１回検出され、また、データ復調が１６ビットデータを８ビットに復調する方式であるため、リードクロック数８クロックで１回の復調データが得られ、ＲＡＭに転送される。
【００３９】
つまり、データ復調手段１５への単位時間当たりのデータ転送量を示す（２×ｆ）周期のリードクロック数と、ＲＡＭへのデータ転送量を示す復調データの単位時間当たりの転送回数の関係は、ＲＡＭへのデータ転送単位が１回につき８ビットである場合、８：１の関係である。また、データ復調手段１５への単位時間当たりのデータ転送量を示す（２×ｆ）周期のリードクロック数と、ＲＡＭに書込まれた１データセクタ中のメインデータに対して読み出しを行う際のデータ転送量を示すＲＡＭからの単位時間当たりの転送回数の関係は、ＲＡＭからのデータ転送単位が１回につき８ビットであり、誤り訂正符号などのメインデータ以外の冗長なデータ量が全体のデータ量に対し５０％以下であるとすると、８：１〜１６：１の範囲の関係である。
【００４０】
これに対して、ディスクから読み取られた１ビットシリアルデータとそれに同期した周期ｆのビットクロックそのままで、同期パターンの検出、復調を行おうとすると、同期パターンの検出は１同期フレームの伝送に必要なビットクロック数１４８８クロック毎に１回検出され、また、ビットクロック数１６クロックで１回の復調データが得られＲＡＭに転送される。つまり、単位時間当たりの周期ｆのビットクロック数と復調データのＲＡＭへの転送回数との関係は、上記条件と同じ場合１６：１であり、ＲＡＭからのメインデータ転送量との関係は、１６：１〜３２：１の範囲の関係である。
【００４１】
従って、第１実施形態の適用例として、位相合せ回路以降のディジタル信号処理を行う回路を、半導体チップに集積した際には、（２×ｆ）のクロック周期で同期パターンの検出、データ復調処理が行えるため、データ転送レートを維持したまま、半導体チップ全体の消費電力の上昇を押さえることができる。
【００４２】
図７は、本発明の第１実施形態に係るディジタル信号処理回路の構成を示すブロック図であり、同図において、図１の第１実施形態と均等なものには同一符号を付し、その説明は重複を避けるため割愛する。
【００４３】
図７において、３はリードチャネル回路で、先に説明されたフォーマットのデータが記録された光ディスク１から、ピックアップ２によって読み取られた１ビットシリアルデータに対し、ＰＬＬを通じてデータに同期した周期ｆのビットクロックを生成した後、シリアルデータに対しシリアル−パラレル変換を行い、４ビットのリードデータ０、１、２、３と（４×ｆ）周期のリードクロックを出力する。２０は、リードデータ０〜３とリードクロックの位相をそろえた後のリードデータ２に対してデータシフトを行うシフトレジスタＣ、２８は、リードデータ３に対してデータシフトを行うシフトレジスタＤ、２１は同期パターン下位デコーダＣ、２９は同期パターン下位デコーダＤである。
【００４４】
図７において、光ディスク１に刻まれている記録ピットはピックアップ２で読み取られ、１ビットシリアル形式のビットデータとして伝送される。リードチャネル回路３においては、ビットデータに対して同期した周期ｆのビットクロックを生成した後、ビットデータに対してシリアル−パラレル変換を行い、４ビットのリードデータ０、１、２、３とそれに同期した（４×ｆ）周期のリードクロックが出力される。このリードデータ０、１、２、３とリードクロックは、位相合せ回路４においてデータとクロックの位相がそろえられ、シフトレジスタＡ５、Ｂ６、Ｃ２０、Ｄ２８に伝送される。
【００４５】
しかしながら、シフトレジスタＡ、Ｂ、Ｃ、Ｄに伝送される同期パターンの先頭ビット（図６のＢ０）は、どのシフトレジスタに格納されているのかこの時点では不明である。ここで、図６で説明した構成の同期パターンがシフトレジスタＡ、Ｂ、Ｃ、Ｄにどのように格納され、同期パターンのデコードが行われるのかと、また、同期パターン以降に連続してシフトレジスタＡ、Ｂ、Ｃ、Ｄに格納される復調データの伝送の様子を、図８、図９を用いて説明する。
【００４６】
図８、図９において、例えばシフトレジスタＡ５、Ｂ６、Ｃ２０はそれぞれ１０ビット、シフトレジスタＤ２８は９ビットで構成され、それぞれのシフトレジスタの各ビットにシフトレジスタ番号０から３８までが付けられている。シフトレジスタＡ、Ｂ、Ｃ、Ｄに格納される同期パターンは、同期パターンの先頭ビットＢ０がシフトレジスタＡ５へ伝送されるデータ伝送状態（８−１）と、シフトレジスタＢ６へ伝送されるデータ伝送状態（８−２）と、シフトレジスタＣ２０へ伝送されるデータ伝送状態（８−３）と、シフトレジスタＤ２８へ伝送されるデータ伝送状態（８−４）とに分けられる。
【００４７】
データ伝送状態（８−１）において、同期パターン下位のデコード範囲は、レジスタ番号１から２２までの範囲であり、同期パターン上位のデコード範囲は、下位ビットパターンのデコードにリードクロック１クロックを要する場合、レジスタビット番号２７から３６までの範囲である。また、同期パターン以降に連続して格納される復調データは、復調処理を行う１６ビットのデータと、データの復調ルールに必要な、例えば次の復調データ１６ビットの内０ビット目と１２ビット目のデータビットが、シフトレジスタに格納される。同期パターン下位ビットが格納されてから７クロック後に、レジスタ番号１３から２８のビットに対しデータ復調が行われ、復調ルールに必要なレジスタ番号１２と０に格納されるデータは、次のデータ復調の際に用いられる。この後のデータ復調は、４クロックデータシフトされる毎に行われる。
【００４８】
データ伝送状態（８−２）においては、同期パターン下位のデコード範囲は、レジスタ番号２から２３までの範囲であり、同期パターン上位ビットのデコード範囲は、同様に１クロック遅れのレジスタビット番号２８から３７までの範囲である。また、データ復調に必要なデータがシフトレジスタに格納されるまで７クロック要し、データ復調はレジスタ番号１４から２９までの範囲のビットに対して行われ、復調ルールに必要なレジスタ番号１３と１に格納されるデータは、次のデータの復調の際に用いられる。この後のデータ復調は、４クロックシフトされる毎に行われる。
【００４９】
データ伝送状態（８−３）においては、同期パターン下位のデコード範囲は、レジスタ番号３から２４までの範囲であり、同期パターン上位のデコード範囲は、同様に１クロック遅れのレジスタビット番号２９から３８までの範囲である。また、データ復調に必要なデータがシフトレジスタに格納されるまで７クロック要し、データ復調はレジスタビット番号１５から３０までの範囲のビットに対して行われ、復調ルールに必要なレジスタ番号１４と２に格納されるデータは、次のデータの復調の際に用いられる。この後のデータ復調は、４クロックシフトされる毎に行われる。
【００５０】
データ伝送状態（８−４）においては、同期パターン下位のデコード範囲は、レジスタ番号０から２１までの範囲であり、同期パターン上位ビットのデコード範囲は、同様に１クロック遅れのレジスタビット番号２６から３５までの範囲である。また、データ復調に必要なデータがシフトレジスタに格納されるまで、この場合８クロック要し、データ復調はレジスタビット番号１６から３１までの範囲のビットに対して行われ、復調ルールに必要なレジスタ番号１５と３に格納されるデータは、次のデータの復調の際に用いられる。この後のデータ復調は、４クロックシフトされる毎に行われる。
【００５１】
以上のように、リードデータ０、１に含まれる同期パターンの検出を行う場合、４通りのデータ伝送状態が存在し、それに応じてシフトレジスタのデコードビットが異なる同期パターン下位のデコーダが必要で、上位同期パターンのデコードやデータ復調の際には、伝送状態に応じたシフトレジスタのビット選択が必要となる。また、同期パターン下位ビットがシフトレジスタに格納されてから復調データが格納されるまでに必要なリードクロック数が、データ転送状態により異なるため、復調データのラッチタイミングの生成を、それに従い調整する必要がある。
【００５２】
図７における同期パターン下位デコーダＡ７に接続されるシフトレジスタのデコードビットは、レジスタ番号１から２２の範囲であり、データ転送状態（８−１）における下位パターンのデコードを行う。同期パターン下位デコーダＢ８に接続されるシフトレジスタのデコードビットは、レジスタ番号２から２３の範囲であり、データ転送状態（８−２）における下位パターンのデコードを行う。同期パターン下位デコーダＣ２１に接続されるシフトレジスタのデコードビットは、レジスタ番号３から２４の範囲であり、データ転送状態（８−３）における下位パターンのデコードを行う。同期パターン下位デコーダＤ２９に接続されるシフトレジスタのデコードビットは、レジスタ番号０から２１の範囲であり、データ転送状態（８−４）における下位パターンのデコードを行う。
【００５３】
シフトレジスタＡ５、Ｂ６、Ｃ２０、Ｄ２８に格納されるデータに対して、同期パターン下位２２ビットのデコードを、同期パターン下位デコーダＡ７、Ｂ８、Ｃ２１、Ｄ２９で同時に行い、同期検出判定回路９において、それぞれのデコード出力とウインドゥ生成回路１０で生成された同期検出ウインドゥから、同期パターンの検出を判定を行う。また、４つのデコード出力からデータ伝送状態（８−１）〜（８−４）を判定し、シフトレジスタに対し同期パターン上位のデコードビット、データの復調ビットの選択を判定する。
【００５４】
ラッチタイミング生成回路１１では、同期パターンの検出判定に従い、データ伝送状態（８−１）〜（８−４）に応じた復調データのラッチタイミングを生成する。上位デコードビット選択回路１３では、デコードビットの選択判定に従い上位ビットのデコード範囲を選択し、選択ビットを同期パターン上位デコーダ１４に出力する。同期パターン上位デコーダ１４では、同期パターン上位ビットＢ０〜Ｂ９のデコードを行い、同期パターンのコード（ＳＹ０〜ＳＹ７）を出力する。
【００５５】
また、復調データビット選択回路１２も復調ビットの選択判定に従い、復調ビットの範囲、次のデータ復調に必要なビットを選択し、選択ビットをデータ復調回路１５に出力する。データ復調回路１５では、選択されたビットに従い復調処理を実行し、復調データは、データラッチ回路１６においてラッチタイミングでラッチされる。
【００５６】
それ以降のＳＹ０検出用のウインドゥ生成、セクタＩＤの検出、目標セクタに対するアクセス、ＲＡＭ制御の動作は、前述した第１実施形態と同様である。
【００５７】
以上のように、本第２実施形態においては、４ビットのリードデータ０、１、２、３に含まれ伝送される同期パターンを検出する際、同期パターンの先頭ビットＢ０が４ビットデータのどのビットから伝送されてくるのかが不明でも、同期パターンの検出を正しく行うことができ、同期パターン以降に連続して伝送されるデータに対して正しいデータ復調を行うことができる。また、同期パターンの検出毎に、復調データのレジスタビットの選択、ラッチタイミングの更新を行うので、データ伝送途中で同期パターンの先頭ビットのずれが生じた場合でも、新たに同期パターンの検出を行うことができ、正しいデータ復調を行うことができる。
【００５８】
上述した第２実施形態において、ディスクから読み取られた１ビットシリアル形式のビットデータに同期したビットクロックの周期をｆとすると、４ビットのリードデータ０、１、２、３は、（４×ｆ）の周期のリードクロックで伝送され位相合せ回路４に入力される。同期パターンの検出は、図５で説明した１同期フレーム（３２＋１４５６）ビットの伝送に必要なリードクロック数３７２クロック毎に１回検出され、また、データ復調が１６ビットデータを８ビットに復調する方式であるため、リードクロック数４クロックで１回の復調データが得られＲＡＭに転送される。
【００５９】
つまり、データ復調手段１５への単位時間当たりのデータ転送量を示す（４×ｆ）周期のリードクロック数と、ＲＡＭへのデータ転送量を示す復調データの単位時間当たりの転送回数の関係は、ＲＡＭへのデータ転送単位が１回につき８ビットである場合、４：１の関係である。また、データ復調手段１５への単位時間当たりのデータ転送量を示す（４×ｆ）周期のリードクロック数と、ＲＡＭに書込まれた１データセクタ中のメインデータに対して読み出しを行う際のデータ転送量を示す単位時間当たりの転送回数の関係は、ＲＡＭからのデータ転送単位が１回につき８ビットであり、誤り訂正符号などのメインデータ以外の冗長なデータ量が全体のデータ量に対し５０％以下であるとすると、４：１〜８：１の範囲の関係である。
【００６０】
これに対して、ディスクから読み取られた１ビットシリアルデータとそれに同期した周期ｆのビットクロックそのままで、同期パターンの検出、復調を行おうとすると、同期パターンの検出は１同期フレームの伝送に必要なビットクロック数１４８８クロック毎に１回検出され、また、ビットクロック数１６クロックで１回の復調データが得られＲＡＭに転送される。つまり、単位時間当たりの周期ｆのビットクロック数と復調データのＲＡＭへの転送回数との関係は、上記条件と同じ場合１６：１であり、ＲＡＭからのメインデータ転送量との関係は１６：１〜３２：１の範囲の関係である。
【００６１】
従って、本第２実施形態の適用例として、位相合せ回路以降のディジタル信号処理を行う回路を、半導体チップに集積した際には、（４×ｆ）のクロック周期で同期パターンの検出、データ復調処理が行えるため、データ転送レートを維持したまま、半導体チップ全体の消費電力の上昇を更に押さえることができる。
【００６２】
図１０は、本発明の第３実施形態に係るディジタル信号処理回路の構成を示すブロック図であり、同図において、図１の第１実施形態と均等なものには同一符号を付し、その説明は重複を避けるため割愛する。
【００６３】
図１０において、１はデータの書込みが可能な光ディスク、２２は、光ディスク１上にあらかじめ刻まれた物理アドレスの先頭を示すＡＭ（アドレスマーク）パターンのデコードを行うＡＭパターンデコーダＡ、２３は、同じくＡＭパターンのデコードを行うＡＭパターンデコーダＢ、２４は、光ディスク１上のデータの書込みが可能な記録領域において記録セクタの先頭を示すＰＳ（プリシンク）パターンのデコードを行うＰＳパターンデコーダＡ、２５は、同じくＰＳパターンのデコードを行うＰＳパターンデコーダＢである。
【００６４】
ここで、図１１により、データの書込みが可能な光ディスク１に記憶されるディジタル信号の処理単位であるセクタの構造について説明する。
【００６５】
図１１に示すように、光ディスク１に記録する単位である１セクタは、あらかじめディスク上に記録されているプリフォーマット部（Header：ヘッダ部とMirror：ミラー部）と、データの書込みが可能な記録部とに大きく分けられ、プリフォーマット部のヘッダ部は、更にヘッダ１からヘッダ４で構成される。
【００６６】
ヘッダ１から４の内部構成は、ディスク回転数の変動時においてもディスクからの読み取り信号をＰＬＬに追従させるための連続的な繰返しパターンが記録されているＶＦＯ１（３６バイト）、ＶＦＯ２（８バイト）と、ディスク上の物理アドレスの先頭を示すパターンが記録される４８ビット（３バイト）のＡＭ（アドレスマーク）１１Ａと、ディスク上の物理アドレスが記録された１１ＢのＰＩＤ１〜４（４バイト）と、ＰＩＤに対するエラー訂正を行う１１ＣのＩＥＤ１〜４（２バイト）と、ＰＩＤ、ＩＥＤデータを変調する際の変調法則のつじつまを合わせるためのＰＡ（ポスト・アンブル）１、２（１バイト）とで、構成されている。
【００６７】
記録部は、書込む記録データ領域を保護する目的のＧａｐ（ギャップ）、Ｇｕａｒｄ１、２（ガード１、２）、Ｂｕｆｆｅｒ（バッファ）領域と、記録領域におけるディスクからの読み出し信号をＰＬＬに追従させるためのＶＦＯ３と、記録データ領域の先頭を示す４８ビット（３バイト）のＰＳ（プリシンク）１１Ｄと、図５で説明した構成の１記録セクタがそのまま記録される２４１８バイトのデータ部１１Ｅと、記録データ部最後に記録される変調データに対して変調法則のつじつまを合わせるための１バイトのＰＡ３（ポスト・アンブル）とで、構成される。
【００６８】
図１０において、光ディスク１からピックアップ２によって読み取られた再生信号は、１ビットシリアル形式のビットデータとして伝送される。第１実施形態と同様に、リードチャネル回路３においては、ビットデータに対して同期した周期ｆのビットクロックを生成した後、ビットデータに対して２ビットにシリアル−パラレル変換を行い、得られるリードデータ０、１とそれに同期した（２×ｆ）周期のリードクロックが出力される。このリードデータ０、１とリードクロックは、位相合せ回路４においてデータとクロックの位相がそろえられた後、シフトレジスタＡ５、Ｂ６に伝送され、リードクロックに同期してリードデータ０、１に対するデータシフトを行い、シフトレジスタＡ５、Ｂ６に格納されたデータ列より同期パターン下位のデコードを行う。
【００６９】
本第３実施形態におけるデータ転送状態は、２ビットリードデータのため２通りのデータ伝送状態が存在し、伝送されるデータに含まれ検出を行う特定パターンの最大ビット長がＡＭあるいはＰＳパターンの４８ビットのため、例えばシフトレジスタＡ５は２５ビット、シフトレジスタＢ６は２４ビットで構成し、シフトレジスタ番号０から４８が付けられる。
【００７０】
データ転送状態についてはＡＭパターン、ＰＳパターンに対してレジスタ番号１から４８の範囲で、同期パターン下位ビットに対してはレジスタ番号１から２２の範囲で、同期パターン上位に対してはレジスタ番号２５から３４の範囲で、それぞれデコードを行い、データ復調の際は、レジスタ番号１５から３０の範囲と、レジスタ番号１４、２のデータに対して復調を行うデータ転送状態と、ＡＭパターン、ＰＳパターンに対してレジスタ番号０から４７の範囲で、同期パターン下位ビットに対してはレジスタ番号０から２１の範囲で、同期パターン上位に対してはレジスタ番号２４から３３の範囲で、それぞれデコードを行い、データ復調の際は、レジスタ番号１４から２９の範囲と、レジスタ番号１３、１のデータに対して復調を行うデータ伝送状態とに分けらる。
【００７１】
図１０において、ＡＭパターンデコーダＡ２２とＰＳパターンデコーダＡ２４に接続されるシフトレジスタＡ、Ｂのデコード範囲は、レジスタ番号１から４８の範囲であり、また、同期パターン下位デコーダＡ７に接続されるシフトレジスタのデコード範囲は、レジスタ番号１から２２の範囲であり、検出を行う各パターンの先頭ビットがシフトレジスタＡ５より伝送されるデータ伝送状態における各パターンのデコードを行う。ＡＭパターンデコーダＢ２３とＰＳパターンデコーダＢ２５に接続されるシフトレジスタＡ、Ｂのデコード範囲は、レジスタ番号０から４７の範囲であり、また、同期パターン下位デコーダＢ８に接続されるシフトレジスタのデコード範囲は、レジスタ番号０から２１の範囲であり、検出を行う各パターンの先頭ビットがシフトレジスタＢ６より伝送されるデータ伝送状態における各パターンのデコードを行う。
【００７２】
プリフォーマット部が再生され、シフトレジスタＡ５、Ｂ６にＡＭパターンが伝送されると、ＡＭパターンデコーダＡ２２、Ｂ２３で平行してデコードが行われ、そのデコード結果より、ＡＭ検出判定回路２６においてＡＭパターンの検出を判定する。また、２つのデコード出力からデータ伝送状態を判定し、シフトレジスタに対しＡＭパターン以降に伝送される物理ＩＤ（ＰＩＤ）、訂正符号（ＩＥＤ）に対するデータ復調を行うための復調ビットの選択を判定する。
【００７３】
ラッチタイミング生成回路１１では、ＡＭパターンの検出判定に従い、データ伝送状態に応じた復調データのラッチタイミングを生成する。復調データビット選択回路１２は、復調ビットの選択判定に従いシフトレジスタビットを選択し、選択ビットをデータ復調回路１５に出力する。
【００７４】
データ復調回路１５では、選択されたレジスタビットに対する復調処理を実行し、復調データは、データラッチ１６においてラッチタイミングでラッチされる。セクタＩＤ検出回路１７ではＡＭパターンの検出判定に従い、復調されラッチされたデータに対して物理ＩＤの検出、誤り訂正を行う。この後、ＡＭパターンは３回伝送されるが、その都度ＡＭパターンのデコードが平行して行われ、パターンの検出の度に、物理ＩＤ、ＩＥＤに対するデータ復調のビット選択、ラッチタイミングの更新、物理ＩＤの検出、誤り訂正が行われる。
【００７５】
プリフォーマット部の再生に続き記録部の再生が開始され、シフトレジスタＡ５、Ｂ６に記録データの先頭を示すＰＳパターンが伝送されると、ＰＳパターンデコーダＡ２４、Ｂ２５で平行してデコードが行われ、そのデコード結果により、ＰＳ検出判定回路２７においてＰＳパターンの検出を判定する。
【００７６】
ここで、ＰＳパターンデコーダＡ２４、Ｂ２５のそれぞれにおいて行われる、ＰＳパターンデコードの過程を、図１２を用いて説明する。
【００７７】
ＰＳパターンは、ＡＭパターンと同じ４８ビットで構成されるが、書き換えが可能な記録領域に存在するため、データ再生の信頼性はディスク上にあらかじめ刻まれているプリフォーマット部のＡＭパターンに比べ低く、４８ビット全てのビットが正しく再生されるとは限らない。この多数ビットで構成されるＰＳパターンに対し４８ビットそのままをデコードする構成をとると、ＰＳパターンの検出確率が下がり、最悪の場合にはまったく検出できず、ＰＳ以降に連続する記録データの再生が最悪の場合不可能となる。
【００７８】
図１２は、本実施形態によるＰＳ検出デコーダの構成の一例を示しており、４８ビットのＰＳパターンを１２分割し、それぞれ分割した４ビットに対しデコードを行う専用デコーダを設け、それぞれのデコード結果を、２ビット加算器、４ビット加算器を用いて加算を行い、結果として４ビットの加算結果を得るようにしている。この結果を、システムコントローラ等を介して設定される４ビットのＰＳ検出レベルと比較し、その検出レベルと等しい或いはそれよりも大きければＰＳパターンが検出されたとして判定され、デコード結果を出力する。このようなレベル設定によるＰＳパターンの検出を行うことにより、ディスク毎のばらつきが吸収され、ディスク再生の信頼性が向上する。
【００７９】
ＰＳ検出判定回路２７からのＰＳパターン検出判定に従い、ウインドゥ生成回路１０において、記録データの先頭を示すＳＹ０の検出用ウインドゥを生成する。また、データの再生信頼性が低い記録領域内でＳＹ０未検出の場合でも、データ復調が行えるように、ＰＳ検出時点でデータ復調を行うビットの選択を行い、復調データのラッチタイミングの生成を開始する。
【００８０】
続いて、同期パターン下位デコーダＡ７、Ｂ８で同期パターン下位２２ビットのデコードを平行して行い、そのデコード結果とＰＳ検出で生成されたウインドゥから、同期検出判定回路９において、１記録セクタ先頭の同期パターンＳＹ０の検出を判定し、２つのデコード結果からデータ転送状態を新たに判定し、復調データビットの選択、同期パターン上位のビットの選択、復調データのラッチタイミングの生成を新たに行う。
【００８１】
この後、順次伝送される同期パターンの検出の度に、復調データ、同期パターン上位のビット選択が行われ、ラッチタイミングも新たに更新される。これと平行して、アクセス制御回路１８において、検出された物理ＩＤとアクセスを行う目標ＩＤが一致すると判断されたのであれば、復調データはＲＡＭ制御回路１９を通じてＲＡＭに書込まれる。
【００８２】
以上のように、本第３実施形態においては、２ビットのリードデータ０、１に含まれ伝送されるＡＭパターン、ＰＳパターン、同期パターンを検出する際、各パターンの先頭ビットが２ビットデータのどのビットから伝送されてくるのかが不明でも、各パターンの検出を正しく行うことができ、各パターン以降に連続して伝送されるデータに対して正しいデータ復調を行うことができる。また、各パターンの検出毎に、復調データのビット選択、ラッチタイミングの更新を行うので、データ伝送途中で各パターンに対するビットずれが生じた場合でも、新たにパターン検出を行うことができ、正しいデータ復調を行うことができる。
【００８３】
上述した第３実施形態において、ディスクから読み取られた１ビットシリアル形式のビットデータに同期したビットクロックの周期をｆとすると、２ビットのリードデータ０、１は、（２×ｆ）の周期のリードクロックで伝送され位相合せ回路４に入力される。記録領域の記録データに含まれる同期パターンの検出は、図５で説明した１同期フレーム（３２＋１４５６）ビットの伝送に必要なリードクロック数７４４クロック毎に１回検出され、また、データ復調が１６ビットデータを８ビットに復調する方式であるため、リードクロック数８クロックで１回の復調データが得られＲＡＭに転送される。
【００８４】
つまり、データ復調手段１５への単位時間当たりのデータ転送量を示す（２×ｆ）周期のリードクロック数と、ＲＡＭへのデータ転送量を示す復調データの単位時間当たりの転送回数の関係は、ＲＡＭへのデータ転送単位が１回につき８ビットである場合、８：１の関係である。また、データ復調手段への単位時間当たりのデータ転送量を示す（２×ｆ）周期のリードクロック数と、ＲＡＭに書込まれた記録データ中のメインデータに対して読み出しを行う際のデータ転送量を示す単位時間当たりの転送回数の関係は、ＲＡＭからのデータ転送単位が１回につき８ビットであり、誤り訂正符号などのメインデータ以外の冗長なデータ量が全体のデータ量に対し５０％以下であるとすると、８：１〜１６：１の範囲の関係である。
【００８５】
これに対して、ディスクから読み取られた１ビットシリアルデータとそれに同期した周期ｆのビットクロックそのままで、同期パターンの検出、復調を行おうとすると、同期パターンの検出は１同期フレームの伝送に必要なリードクロック数１４８８クロック毎に１回検出され、また、ビットクロック数１６クロックで１回の復調データが得られＲＡＭに転送される。つまり、単位時間当たりの周期ｆのビットクロック数と復調データのＲＡＭへの転送回数との関係は、１６：１であり、ＲＡＭからのメインデータ転送量との関係は、１６：１〜３２：１の範囲の関係である。
【００８６】
従って、第３実施形態の適用例として、位相合せ回路以降のディジタル信号処理を行う回路を、半導体チップに集積した際には、（２×ｆ）のクロック周期でＡＭパターン、ＰＳパターン、同期パターンそれぞれの検出、データ復調処理が行えるため、データ転送レートを維持したまま、半導体チップ全体の消費電力の上昇を押さえることができる。
【００８７】
なお、図４、図８、図９に示したデータ転送状態における、シフトレジスタのビット数、パターンのデコードビット、復調の対象になるデータビットは、前述した実施形態に限られるものではなく、リードデータ中に伝送されるパターン長、復調ルールに従って、必要なシフトレジスタのビット数、デコード範囲、データビットが決定される。
【００８８】
また、図４の伝送状態（４−２）や図９の伝送状態（８−４）における下位パターンのデコード範囲は、図に示すよりも１リードクロック後のビット列をデコードしても構わない。
【００８９】
また、リードチャネル回路から伝送されるリードデータとリードクロックの位相関係は、前述した実施形態に限られるものではなく、複数ビット全てのリードデータを、リードクロックの立上がり或いは立ち下がりエッジに同期させて伝送しても構わない。この場合、リードデータを一旦フィリップフロップ等を通してデータを確定させ、シフトレジスタに伝送すればよい。更に、位相合せ回路以降のディジタル信号処理回路を半導体チップに集積した場合でも、同様に半導体チップ内で一旦データを確定し、シフトレジスタに伝送すればよい。
【００９０】
また、リードチャネル回路から出力されるリードクロックに同期したリードデータのビット数は、前述した実施形態に限られるものではなく、３ビット、５ビット、６ビットそれ以上でも構わない。その場合、データ伝送状態は３通り、５通り、６通り、それ以上に増え、シフトレジスタ、特定パターンのデコーダも３系統、５系統、６系統、それ以上に増えることになる。復調を行うデータのシフトレジスタビットの選択も３つ、５つ、６つ、それ以上の場合で選択される。
【００９１】
また、位相合せ回路以降のディジタル信号処理システムを半導体チップ上に集積した場合、半導体チップの入力ピンは、リードチャネル回路からのリードデータのビット数の分だけ存在し、それに同期したリードクロックの入力ピンが１本存在することになる。このことは、半導体チップのユーザーズマニュアルに記載されている入力、出力、入出力ピン一覧を参照することにより明らかになる。
【００９２】
また、ＰＳパターン等、パターン長の長いパターンデコーダにおける分割ビット数、分割ビットに対するデコーダの数、加算器の段数、ＰＳパターン検出レベルのビット数も、前述した実施形態に限定されるものではない。
【００９３】
また、ＰＳパターン検出レベルの設定は、直接マイコンから設定するものに限らず、半導体チップで本発明のシステムを構築した場合、半導体チップの入力ピン、あるいは半導体チップ上に設けられるインターフェイスレジスタを介して設定しても構わない。この場合、パターン検出レベルのビット数は、半導体チップのユーザーズマニュアルに記載されている入力、出力、入出力ピン一覧や、マイコンインターフェイスのレジスタマップを参照することにより明らかになる。
【００９４】
また、ディジタルデータを貯える記録媒体は、前述した実施形態の光ディスクに限定されるものでなく、取り扱うディジタルデータを１ビットシリアル形式で読み出し、そのビットデータに同期したビットクロックを生成、伝送されるビットデータに含まれる同期パターンなど特定のパターンの検出、特定パターン以降の伝送データに対して復調を行う形態のディジタル信号処理システム、例えばテープ状の記録媒体の記録再生装置、磁気ディスク記録媒体の記録再生装置において、ビットデータに対しシリアル−パラレル変換を行った後のリードデータをビットクロックを分周して得られるリードクロックで伝送し、そのリードデータ中に含まれる同期パターンなど特定のパターンの検出、特定パターン以降の伝送データに対して復調を行う場合にも適用される。この場合も、位相合せ回路以降のディジタル信号処理以降の回路を、半導体チップ上に設け実現した場合にも、適用できる。
【００９５】
また、リードチャネル回路から伝送されるｎビットリードデータに対するリードクロックの本数は、前述した実施形態に限られるものではなく、ｎビットリードデータをリードクロックの本数分に分割後、分割後のリードデータに対応したリードクロックに同期させて伝送しても構わない。例えば、４ビットリードデータを２ビット毎に分割し、リードクロックの立ち上がり、立ち下がりエッジに同期して、分割した２ビットリードデータを伝送する場合もある。また極端な場合、ｎビットリードデータをｎ分割し、１ビットリードデータを１本のリードクロックの片エッジに同期させ、伝送する場合もある。この場合、位相合わせ回路において、各リードデータはそれに対応するリードクロックにより、フィリップフロップで一旦確定後、１本のリードクロックの片エッジに同期させられ、シフトレジスタに伝送される。ｎ個のシフトレジスタは、各リードデータに対しデータシフトを実行し、シフトレジスタビットの組み合わせで同期パターンなど特定パターンのデコードを行う。さらに、位相合わせ回路以降のディジタル信号処理回路を半導体チップに集積した場合は、ｎ本のリードデータ入力ピンと、分割したリードデータの本数分のリードクロック入力ピンが存在することになる。このことも、半導体チップのユーザーズマニュアルに記載されている入力、出力、入出力ピン一覧を参照することにより明らかになる。
【００９６】
また、半導体チップに集積される回路は、位相合わせ回路以降のディジタル信号処理回路の範囲に限定されるものではなく、ディスクからピックアップを介して読み取られた１本の信号に対し、符号間干渉を防ぐ波形等化処理後のアナログ信号を半導体チップに直接入力し、それ以降の２値化処理（波形整形）、２値化データに対しビットデータと周期ｆのビットクロックを生成するＰＬＬ処理、それをシリアルパラレル変換したｎビットのリードデータと（ｎ×ｆ）周期のリードクロックを生成する伝送処理、同期信号の検出とデータ復調を行うディジタル信号処理を、同一の半導体チップで行う場合にも、本発明が適用できる。この場合、ｉビットの同期パターンとｊビットの復調単位データｈ個で構成される（ｉ＋ｊ×ｈ）ビットのフレームデータに対して、同期信号の検出、データ復調を行う場合は、波形等化処理後のアナログ信号に対する入力ビットレートｆ（ｆはディスクフォーマットで規定されており、ディスク回転数の２倍、３倍、４倍、……と倍速の回転数で再生する場合は、ｆも２倍、３倍、４倍、……となる）に対し、（ｎ×ｆ）周期のリードクロックが出力され、（ｉ＋ｊ×ｈ）／ｎ個分のリードクロックで１回の同期検出が行われることになる。また、ｊビットをｋビットに復調する方法である場合、（ｎ×ｆ）周期のリードクロック１個につきｋビットの復調データを得ることになる。このリードクロックと同期検出信号、復調データは、半導体チップのピンから出力される。このことも、半導体チップのユーザーズマニュアルに記載されている入力、出力、入出力ピン一覧を参照することにより明らかになる。
【００９７】
【発明の効果】
以上のように本発明によれば、記録媒体から読み取られた１ビットシリアル形式のビットデータに対し、それに同期した周期ｆのビットクロックを生成し、シリアル−パラレル変換した後の例えば２ビットのリードデータ０、１を（２×ｆ）周期のリードクロックに同期して伝送し、そのリードデータ内に含まれて伝送される同期パターンの検出、データ復調を行う際、同期パターンの先頭ビットが２ビットデータのどちらのビットから伝送されてくるのかが不明でも、同期パターンの検出を正しく行うことができ、同期パターン以降に連続して伝送されるデータに対して正しいデータ復調を行うことができる。また、同期パターンの検出毎に復調データビットの選択、ラッチタイミングの更新を行うので、データ伝送途中で同期パターンのビットずれが生じた場合でも、新たに同期パターンの検出を行うことができ、正しいデータ復調を行うことができる。従って、位相合せ回路以降のディジタル信号処理を行う回路を半導体チップに集積した際には、（２×ｆ）のクロック周期で同期パターンの検出、データ復調処理が行えるため、データ転送レートを維持したまま、半導体チップ全体の消費電力の上昇を押さえることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るディジタル信号処理回路の構成を示すブロック図である。
【図２】リードデータ０、１の伝送手法の一例を示すタイミングチャート図である。
【図３】本発明の第１実施形態における、位相合せ回路とシフトレジスタＡ、Ｂの構成の一例を示すブロック図である。
【図４】本発明の第１実施形態における、リードデータ０、１で伝送される同期パターンおよび復調データの伝送状態の一例を示す説明図である。
【図５】本発明の第１、第２実施形態に適用される、光ディスクに記録される記録セクタの構成を示す説明図である。
【図６】図５の記録セクタ中に含まれる同期パターンの構成を示す説明図である。
【図７】本発明の第２実施形態に係るディジタル信号処理回路の構成を示すブロック図である。
【図８】本発明の第２実施形態における、リードデータ０、１、２、３で伝送される同期パターンおよび復調データの伝送状態の一例を示す説明図である。
【図９】本発明の第２実施形態における、リードデータ０、１、２、３で伝送される同期パターンおよび復調データの伝送状態の一例を示す説明図である。
【図１０】本発明の第３実施形態に係るディジタル信号処理回路の構成を示すブロック図である。
【図１１】本発明の第３実施形態に適用される、光ディスクに記録されるセクタの構成の一例を示す説明図である。
【図１２】本発明の第３実施形態における、ＰＳパターンのデコード手法の一例を示す説明図である。
【符号の説明】
１  光ディスク
２  ピックアップ
３  リードチャネル回路
４  位相合せ回路
５  シフトレジスタＡ
６  シフトレジスタＢ
７  同期パターン下位デコーダＡ
８  同期パターン下位デコーダＢ
９  同期検出判定回路
１０  ウインドゥ生成回路
１１  ラッチタイミング生成回路
１２  復調データビット選択回路
１３  上位デコードビット選択回路
１４  同期パターン上位デコーダ
１５  データ復調回路
１６  データラッチ
１７  セクタＩＤ検出回路
１８  アクセス制御回路
１９  ＲＡＭ制御回路
２０  シフトレジスタＣ
２１  同期パターン下位デコーダＣ
２２  ＡＭパターンデコーダＡ
２３  ＡＭパターンデコーダＢ
２４  ＰＳパターンデコーダＡ
２５  ＰＳパターンデコーダＢ
２６  ＡＭ検出判定回路
２７  ＰＳ検出判定回路
２８  シフトレジスタＤ
２９  同期パターン下位デコーダＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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