(57)【特許請求の範囲】
【請求項１】
発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する制御部と、
信号発生回路と前記制御線との間に配置され、前記発振許可信号の非活性時に導通して、前記信号発生回路から前記制御線に所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。
【請求項２】
発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する第１制御部と、
前記発振許可信号が活性化される際、パルス信号を出力するパルス生成部と、
前記パルス信号により活性化され、所定信号を出力する第２制御部と、
前記第２制御部と前記制御線との間に配置され、前記パルス信号により導通して、前記制御線に前記所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。
【請求項３】
前記制御線の信号を検出した検出信号に応じて前記発振部を制御する検出部を備えることを特徴とする請求項１または２に記載のオシレータ回路。
【請求項４】
前記発振許可信号に対して所定遅延時間を付加した遅延信号を出力して前記発振部を制御する遅延部とを備えることを特徴とする請求項１または２に記載のオシレータ回路。
【請求項５】
請求項１乃至４の少なくとも何れか１項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。
【請求項６】
請求項１乃至４の少なくとも何れか１項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至４の少なくとも何れか１項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。
【請求項８】
発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号の非活性時において、前記制御状態が信号発生部からの信号により所定状態に維持されることを特徴とするオシレータ回路の制御方法。
【請求項９】
発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の第１制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号が活性化された以後の所定期間、前記制御状態を所定状態に移行させる第２制御動作が活性化されることを特徴とするオシレータ回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、作動・停止の制御が可能なオシレータ回路、オシレータ回路を備えた半導体装置および半導体記憶装置、およびオシレータ回路の制御方法に関するものであり、特に、発振開始時における安定動作に関するものである。
【０００２】
【従来の技術】
近年の電子機器における高機能化の進展に伴い、半導体装置や半導体記憶装置においては、回路の高機能化と相まって消費電流の低減が強く求められている。これは単に携帯機器において必要とされるのみではなく、昨今の環境問題の高まりに起因する省エネルギー化の傾向とも絡んで今後の製品において必須の技術となりつつある。
【０００３】
この要求を満たすため、回路動作に必要なバイアス電流は極限まで低減され、また、不必要な回路動作は停止する制御が行なわれる。オシレータ回路の発振動作についても同様であり、発振動作に必要なバイアス電流を極限まで低減した回路構成が提案されると共に、限定された回路動作のみが行なわれるパワーダウンモード等のスタンバイ時において、オシレータ回路の発振動作を止め、更にバイアス回路の電流経路も遮断する等の低消費電流制御が行なわれている。
【０００４】
図１３に示す半導体装置１０００では、自己の電源電圧より高い電圧の外部インターフェースを必要とする場合やメモリセルにアクセスする場合に、電源電圧よりも高い昇圧電圧が必要とされたり、ＭＯＳトランジスタのバックゲートバイアス用として負電圧が必要とされる場合がある。そのため、昇圧／負電源回路２００を備えている。一般的に、半導体装置１０００において、電源電圧よりも高電圧の昇圧電圧や逆極性の負電圧をデバイス内部で生成するためには、チャージポンプ方式等でキャパシタへの電荷の供給を行なうか、またはキャパシタからの電荷の引き抜きを行なうことが必要である。そのため、昇圧／負電源回路２００にはオシレータ回路１００から発振信号が入力されている。
【０００５】
ここで、図１３において２セットのオシレータ回路１００が備えられているのは、半導体装置１０００における動作状態に応じた発振信号を昇圧／負電源回路２００に供給するためである。一方のオシレータ回路１００は活性化信号ＡＣＴがイネーブル（ＥＮ）端子に入力される。他方のオシレータ回路１００は活性化信号ＡＣＴから反転されたスタンバイ信号ＳＢＹがイネーブル（ＥＮ）端子に入力される。
【０００６】
活性化信号ＡＣＴが活性化されている場合には、内部回路４００が動作状態にあるので、昇圧／負電源回路２００は充分な電源供給能力を有することが必要である。従って、活性化信号ＡＣＴで活性化するオシレータ回路１００は、昇圧／負電源回路２００からの充分な電源供給能力を確保するため、高周波数の発振周波数で発振信号を出力する必要がある。この時、スタンバイ信号ＳＢＹで活性化するオシレータ回路１００は休止状態にある。
【０００７】
また、スタンバイ信号ＳＢＹが活性化されている場合には、内部回路４００がスタンバイ状態にある。この場合には、半導体装置１０００での消費電流を必要最小限に低減する必要がある。そこで、昇圧／負電源回路２００からは、内部回路４００におけるバイアス状態を維持するために最低限必要な電源が供給されていればよい。従って、スタンバイ信号ＳＢＹで活性化するオシレータ回路１００は、活性化状態の場合に比して低周波数で動作すればよい。この時、活性化信号ＡＣＴで活性化するオシレータ回路１００は休止状態にある。
【０００８】
図１４に示す半導体記憶装置２０００においても、半導体装置１０００（図１３）と同様に、内部回路４１０に昇圧電圧や負電圧を供給するための昇圧／負電源回路２００が必要とされる場合があり、活性化時に高い周波数で発振動作するオシレータ回路１００と、スタンバイ時に低い周波数で発振動作するオシレータ回路１００とを切り替えて使用する。更に、半導体記憶装置２０００においては、メモリセル５００の蓄積電荷をリフレッシュするリフレシュ制御回路３００を備えている。そして、リフレッシュ動作を周期的に行なうためにオシレータ回路１００でリフレッシュ周期を計時している。半導体記憶装置２０００では、このオシレータ回路１００は、活性化信号ＡＣＴが活性化されている状態で動作する構成である。携帯機器等で活性化状態においてのみデータの保持動作が必要な動作仕様では、スタンバイ状態でオシレータ回路１００を休止させリフレッシュ動作を止めることにより、スタンバイ時の消費電流を極限まで低減することができる。
【０００９】
以下に、オシレータ回路１００としての第１従来技術を示す。図１５のオシレータ回路１００では、発振部８のほか制御部７を備えており、制御部７からの発振周波数制御信号ＶＲにより発振部８の発振周波数を所定周波数に制御している。また、制御部７と発振部８とはイネーブル信号ＥＮで制御されており、イネーブル信号ＥＮに応じて作動・停止が行なわれる。イネーブル信号ＥＮの制御により不要な発振動作を停止して消費電流の低減を図る構成である。また、必要最小限の消費電流で所定周波数の発振動作を得るために、制御部７は、発振部８と別構成となっており必要最小限のバイアスを供給している。また、休止時には動作を休止して消費電流の低減を図っている。
【００１０】
図１６は、第１従来技術における第１具体例のオシレータ回路である。制御部７２０は、イネーブル信号ＥＮで制御されるスイッチ素子Ｓ１００が電源電圧ＶＤＤに接続されており、ＰＭＯＳトランジスタＴＰ１００のソース端子に接続され、相互に接続されたゲート端子とドレイン端子とから発振周波数制御信号ＶＲが出力される。また、抵抗素子Ｒ１００を介して接地電圧ＶＳＳに接続されている。発振周波数制御信号ＶＲは、スイッチ素子Ｓ１００、ＰＭＯＳトランジスタＴＰ１００、及び抵抗素子Ｒ１００を介して形成される電流経路に流れるバイアス電流ＩＣにより生成される。ここで、バイアス電流ＩＣは低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子Ｒ１００の抵抗値を１ＭΩに設定すれば、数マイクロアンペア程度に設定される。
【００１１】
また、発振部８３０は、奇数段（図１６では、３段を例示）のインバータ素子ＩＮＶ１００乃至ＩＮＶ１０２がループ状に接続されてリングオシレータを構成している。各インバータ素子ＩＮＶ１００乃至ＩＮＶ１０２の電源端子は、ＰＭＯＳトランジスタＴＰ１０１を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＴＰ１０１のゲート端子は発振周波数制御信号ＶＲで制御される。インバータ素子ＩＮＶ１０２からイネーブル信号ＥＮで制御されるスイッチ素子Ｓ１０１を介して発振信号ＶＯＳＣが出力される。
【００１２】
図１７は、第１従来技術における第２具体例のオシレータ回路である。第１具体例の発振部８３０に代えて発振部８１０が備えられている。発振部８１０は、インバータ素子ＩＮＶ１０２に代えてノア素子ＮＯＲ１００が備えられており、ノア素子ＮＯＲ１００の他方の入力端子にはイネーブル信号ＥＮが入力される。
【００１３】
第１及び第２具体例では、イネーブル信号ＥＮがローレベルの状態で活性化される。スイッチ素子Ｓ１００が導通することにより制御部７２０にバイアス電流ＩＣが流れ、制御線ＶＲが発振周波数制御信号ＶＲにバイアスされる。発振周波数制御信号ＶＲが入力される発振部８１０、８３０では、駆動電流として制御部７２０と同等なバイアス電流ＩＣが流れリングオシレータが発振動作を行なう。第１具体例では、スイッチ素子Ｓ１０１が導通状態にあるので発振信号ＶＯＳＣが出力される。また、第２具体例では、ローレベルのイネーブル信号ＥＮが入力されるノア素子ＮＯＲ１００が論理反転素子として機能するため、リングオシレータが動作して発振信号ＶＯＳＣが出力される。
【００１４】
図１９は、第１従来技術における第３具体例のオシレータ回路である。第２具体例の制御部７２０に代えて制御部７４０が備えられている。制御部７４０では、スイッチ素子Ｓ１００に代えてスイッチ素子Ｓ１０２が、抵抗素子Ｒ１００と接地電圧ＶＳＳとの間に挿入されている。スイッチ素子Ｓ１０２はイネーブル信号ＥＮで制御される。また、ノア素子ＮＯＲ１００の他方の入力端子には、インバータ素子ＩＮＶ１０３でイネーブル信号ＥＮが反転されて入力される。
【００１５】
第３具体例では、イネーブル信号ＥＮがハイレベルの状態で活性化される。スイッチ素子Ｓ１０２が導通して制御部７４０にバイアス電流ＩＣが流れ、制御線ＶＲが発振周波数制御信号ＶＲにバイアスされる。発振部８１０にもバイアス電流ＩＣが流れリングオシレータが発振動作を行なう。第３具体例では、イネーブル信号ＥＮがインバータ素子ＩＮＶ１０３で反転されてローレベルとしてノア素子ＮＯＲ１００に入力される。ノア素子ＮＯＲ１００は論理反転素子として機能し、リングオシレータが動作して発振信号ＶＯＳＣが出力される。
【００１６】
また、オシレータ回路１００としての第２従来技術として、特開平１１−３１７６２３号公報に開示されている発振回路を図２１に示す。図２１の発振回路では、発振部９１０とパルス発生部９２０とから構成されている。パルス発生部９２０の単安定マルチバイブレータＭＭは、電源電圧ＶＣＣの立ち上がりを検出して一定時間ｔ１のハイレベルの制御パルスＰを生成する。これにより、発振部９１０に電源が投入されてから一定時間ｔ１は、スイッチＳＷがオン状態となり、圧電振動子Ｘに大きな初期電流を流す構成である。
【００１７】
図２２には、起動時の動作波形を示す。時刻Ｔ１において電源電圧ＶＣＣが立ち上がると、この立ち上がりをマルチバイブレータＭＭが検知して時間ｔ１の制御パルスＰを生成する。スイッチＳＷがオン状態となり圧電振動子Ｘに大きな初期電流が投入される。このスイッチＳＷにより、時間ｔ２だけ早く発振が開始される。
【００１８】
【発明が解決しようとする課題】
しかしながら、第１従来技術におけるオシレータ回路１００（図１５）では、第１乃至第３具体例（図１６、１７、１９）の回路図に示すように、イネーブル信号ＥＮが発振部８、８１０、８３０に入力されて、発振動作の作動・停止の制御を行なうほか、発振信号ＶＯＳＣの出力可否の制御を行なう場合もある。また、イネーブル信号ＥＮが入力される制御部７、７２０、７４０は、発振部８、８１０、８３０の発振周波数を制御する発振周波数制御信号ＶＲを制御する。イネーブル信号ＥＮの活性化後に制御線ＶＲが発振周波数制御信号ＶＲに達するまでには所定時間を要するので、発振信号ＶＯＳＣが所定の周波数で発振する安定状態に移行するまでの間は発振周波数が不安定となる。活性化後に一定の不安定期間が存在してしまい問題である。この不安定期間の存在により、以下に示すような具体的な諸問題が発生するおそれがある。
【００１９】
発振部８、８１０、８３０では、イネーブル信号ＥＮの論理レベルのみで制御状態が確定するので、イネーブル信号ＥＮが活性化されると同時に発振動作状態となる。これに対して、制御部７、７２０、７４０では、スタンバイ状態で遮断されていた電流経路が、イネーブル信号ＥＮの活性化で確立されてバイアス電流ＩＣが流れることにより、制御線ＶＲが発振周波数制御信号ＶＲまで設定されていく。ここで、バイアス電流ＩＣは低消費電流動作の要請から限定された小電流値であるので、制御線ＶＲが発振周波数制御信号ＶＲに達するまでには所定時間を要してしまうことになる。発振部８、８１０、８３０はイネーブル信号ＥＮの活性化と同時に発振動作状態となるので、発振周波数制御信号ＶＲに達するまでの過渡的な電圧レベルに対して、所定周波数とは異なる発振周波数で発振信号ＶＯＳＣが出力されてしまうこととなる。この間が不安定期間であり回路動作上種々の問題がある。
【００２０】
図１８に示す不安定期間Ｘ１は、第１及び第２具体例（図１６、１７）において発生する。第１及び第２具体例の制御部７２０では、イネーブル信号ＥＮがハイレベルとなる非活性時には、制御線ＶＲは接地電圧ＶＳＳまで低下する。イネーブル信号ＥＮがローレベルとなり活性化されると、制御線ＶＲは徐々に上昇していくが、バイアス電流が小電流値である場合には、発振周波数制御信号ＶＲに達するまでに所定の時間（不安定期間Ｘ１）が必要となる。そのためこの間は、発振周波数制御信号ＶＲより低電圧が発振部８１０、８３０のＰＭＯＳトランジスタＴＰ１０１に印加され、設定されたバイアス電流ＩＣより大きな駆動電流でリングオシレータが駆動されることとなる。これにより、発振信号ＶＯＳＣは所定周波数より高周波数で発振してしまう。
【００２１】
不安定期間Ｘ１には、オシレータ回路１００自身の消費電流が増大することに加えて、半導体装置１０００や半導体記憶装置２０００における昇圧／負電源回路２００等の回路動作も必要以上に高速な動作となり、半導体記憶装置２０００ではリフレッシュ制御回路３００が必要以上に短い周期でリフレッシュ動作を実行してしまい、多大な電流消費を招き問題である。電池駆動のように電源供給能力が限定された環境で動作させたり、電源供給経路のインピーダンスが無視できない環境で動作させる場合に、不安定期間Ｘ１における多大な電流消費により、半導体装置１０００や半導体記憶装置２０００に供給される電源電圧が必要以上に降下してしまい動作不良を招くおそれもあり問題である。
【００２２】
また、必要以上の高周波数で昇圧／負電源回路２００が動作すると、設定値以上の電圧が発生してしまう場合もあり、デバイスの信頼性上悪影響を及ぼすおそれがあり問題である。特に、イネーブル信号ＥＮの活性化・非活性化が頻繁に繰り返される携帯機器等の使用環境において問題である。
【００２３】
図２０に示す不安定期間Ｘ２は、第３具体例（図１９）において発生する。第３具体例の制御部７４０では、イネーブル信号ＥＮがローレベルとなる非活性時に、制御線ＶＲは電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを減じた電圧（ＶＤＤ−Ｖｔｈｐ）あたりまで上昇する。イネーブル信号ＥＮがハイレベルとなり活性化されると、制御線ＶＲの電圧レベルが徐々に発振周波数制御信号ＶＲまで降下していくが、バイアス電流ＩＣが小電流値である場合には所定の時間（不安定期間Ｘ２）が必要となる。そのためこの間には発振周波数制御信号ＶＲより高電圧が発振部８１０のＰＭＯＳトランジスタＴＰ１０１に印加されて、設定されたバイアス電流ＩＣより小さな駆動電流でリングオシレータが駆動されるか、あるいは駆動しない場合もある。これにより、発振信号ＶＯＳＣは所定周波数より低周波数での発振、あるいは発振停止の状態となる。
【００２４】
不安定期間Ｘ２には、発振信号ＶＯＳＣの発振周波数が所定周波数より低周波数となってしまうので、半導体装置１０００や半導体記憶装置２０００における昇圧／負電源回路２００等における電圧生成が不十分となってしまう。昇圧電圧が不足すると、外部インターフェース部分の動作不良や、メモリセルへのアクセス不良を招くおそれがあり問題である。また、負電圧が不足すると、ＭＯＳトランジスタのバックゲートバイアスが不足してしまい、閾値電圧の変動やノイズ耐性の悪化等を招くおそれがある。
【００２５】
また、半導体記憶装置２０００では、リフレッシュ制御回路３００で制御すべきリフレッシュ動作の周期が必要以上に長くなってしまい、データ保持特性によってはデータの消失が発生してしまうおそれがあり問題である。
【００２６】
ここで、発振周波数制御信号ＶＲと発振信号ＶＯＳＣの発振周波数との関係を説明する。発振周波数は、リングオシレータを構成するインバータ素子ＩＮＶ１００乃至ＩＮＶ１０２等の伝播遅延時間で決定される。そして、この伝播遅延時間は、インバータ素子ＩＮＶ１００乃至ＩＮＶ１０２を構成するトランジスタの駆動能力が充分大きな、第１乃至第３具体例のような場合においては、各電源端子に供給される駆動電流であるバイアス電流ＩＣによって決定される。バイアス電流ＩＣにより各段の入力容量の充放電時間が伝播遅延時間となるからである。すなわち、発振信号ＶＯＳＣの発振周波数は、バイアス電流ＩＣに比例することとなる。
【００２７】
バイアス電流ＩＣは、ＰＭＯＳトランジスタＴＰ１０１の飽和特性で動作し、
0003925788.tif 000002
の関係を有する。ここで、ＫはＰＭＯＳトランジスタＰ１０１が有する物理定数である。また、Ｖｔｈｐは正の値を示している。従って、閾値電圧としては、−Ｖｔｈｐとなる。この式が成立するのは、ゲート・ソース間電圧が閾値電圧を下回らないことが条件であるので、ＶＲ＜ＶＤＤ−Ｖｔｈｐでの関係式である。
【００２８】
従って、ＶＲ＝ＶＤＤ−Ｖｔｈｐのとき、ＩＣ＝０となり、発振動作は停止してしまうと共に、ＶＲ＜ＶＤＤ−Ｖｔｈｐの領域では、ＶＲの変化に対して２乗特性でバイアス電流ＩＣが変化することとなる。即ち、ＶＲの変化に対して２乗特性で発振周波数が変化してしまい、不安定期間Ｘ１、Ｘ２においては、発振信号ＶＯＳＣの発振周波数が大きく変化してしまう。
【００２９】
第２従来技術における発振回路（図２１）では、スイッチＳＷにより時間ｔ２だけ早く発振が開始されるものの、発振開始直後の発振信号ＯＵＴは小さな振幅であり、徐々に大きくなって安定する。発振開始までの時間が短縮されたとしても発振開始後の不安定期間を解消することはできず問題である。
【００３０】
また、第２従来技術は、電源投入を起動信号として動作を開始する場合の回路構成である。この時の電源電圧ＶＣＣの立ち上がり波形は、図２２に示すように急峻な電圧遷移を想定している。従って、半導体装置１０００や半導体記憶装置２０００に搭載され、電源電圧が投入されたままの状態でパワーダウンモード等のスタンバイ状態とアクティブ状態との間を移行する機能を有し、イネーブル信号ＥＮ等の制御信号の入力に基づき起動動作を行なう場合には適用することができない。
【００３１】
また、制御パルスＰのハイレベルである一定期間ｔ１は、受動素子である抵抗素子Ｒａと容量素子Ｃａにより設定される。これに対して、ハイレベルの制御パルスＰによりオン状態に制御されるスイッチＳＷは能動素子である。更に圧電振動子Ｘへの初期電流を投入する一定期間ｔ１は、起動時間を最も短くできるように実験によって選ばれる。受動素子や能動素子は、各々異なる要素や構造により構成されているので、互いに独立した製造上のばらつきを有していることが一般的である。そのため、受動素子Ｒａ、Ｃａにより決定される一定時間ｔ１と、能動素子ＳＷのオン状態への閾値や駆動能力とは任意の組み合わせとなり、実験で選ばれた条件を維持することは困難となるおそれがあり問題である。
【００３２】
例えば、一定時時間ｔ１やスイッチの駆動能力の不足により圧電振動子Ｘの起動が不十分になる場合には、一定時時間ｔ１の終了後に更に起動時間を必要とする。逆に、一定時時間ｔ１が過度の場合には、必要以上に圧電振動子Ｘの起動時間が継続することとなる。いずれにしても起動時間の最適化ができず問題である。
【００３３】
本発明は前記従来技術の問題点を解消するためになされたものであり、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間を短縮化して、発振開始直後から安定した発振周波数を有する発振信号を出力することが可能なオシレータ回路、オシレータ回路を備えた半導体装置および半導体記憶装置、およびオシレータ回路の制御方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るオシレータ回路は、発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、発振許可信号の活性化により、制御線を介して発振周波数制御信号を発振部に出力する制御部と、信号発生回路と制御線との間に配置され、発振許可信号の非活性時に導通して、信号発生回路から制御線に所定信号を供給するスイッチ部とを備えることを特徴とする。
【００３５】
請求項１のオシレータ回路では、発振許可信号の活性化状態で発振部と制御部とが活性化され発振動作が行なわれる。発振周波数は、制御部から制御線を介して発振部に出力される発振周波数制御信号により設定される。発振許可信号が非活性の場合、発振部と制御部とが非活性化されるが、この時スイッチ部を介して信号発生回路から制御線に所定信号が供給される。
【００３６】
また、請求項８に係るオシレータ回路の制御方法は、発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより発振周波数が設定値に移行していくオシレータ回路の制御方法であって、発振許可信号の非活性時において、制御状態が信号発生部からの信号により所定状態に維持されることを特徴とする。
【００３７】
また、請求項２に係るオシレータ回路は、発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、発振許可信号の活性化により、制御線を介して発振周波数制御信号を発振部に出力する第１制御部と、発振許可信号が活性化される際、パルス信号を出力するパルス生成部と、パルス信号により活性化され、所定信号を出力する第２制御部と、第２制御部と制御線との間に配置され、パルス信号により導通して、制御線に所定信号を供給するスイッチ部とを備えることを特徴とする。
【００３８】
請求項２のオシレータ回路では、発振許可信号の活性化状態で発振部と第１制御部とが活性化され発振動作が行なわれる。発振周波数は、第１制御部から制御線を介して発振部に出力される発振周波数制御信号により設定される。発振許可信号の活性化の際、パルス生成部より出力されるパルス信号の間、スイッチ部と第２制御部とが活性化され、第２制御部からスイッチ部を介して制御線に所定信号が供給される。
【００３９】
また、請求項９に係るオシレータ回路の制御方法は、発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の第１制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより発振周波数が設定値に移行していくオシレータ回路の制御方法であって、発振許可信号が活性化された以後の所定期間、制御状態を所定状態に移行させる第２制御動作が活性化されることを特徴とする。
【００４０】
これにより、発振許可信号が非活性となり制御部が非活性である状態で、または発振許可信号の活性状態への遷移の際のパルス信号等の所定期間に、制御線に所定信号を供給することができるので、発振許可信号の活性化により制御部または第１制御部が活性化される際に、制御線の信号が発振周波数制御信号に設定されるまでの時間遅れを短縮することができ、発振許可時の発振周波数の不安定期間を短縮することができる。
【００４１】
不安定期間における発振周波数変動、および発振周波数変動に伴う消費電流の増大や電圧変動、更にこれらに伴う誤動作等を抑制することができる。通常の使用状態とパワーダウンモード等の低消費電流対応のスタンバイ状態との間で、動作状態が切り替えられる携帯機器分野に代表される省電力用途に使用して好適である。
【００４２】
請求項３に係るオシレータ回路は、請求項１または２に記載のオシレータ回路において、制御線の信号を検出した検出信号に応じて発振部を制御する検出部を備えることを特徴とする。
【００４３】
これにより、制御線の信号を検出しておき、所定の発振周波数に対応する信号に達した場合に、発振部を制御して発振動作を開始させたり、または発振信号を出力させることができる。発振許可信号の活性化により制御部または第１制御部が活性化される際に、制御線の信号が発振周波数制御信号に同等な信号に達していない場合を検出して、発振許可時の不安定な発振周波数の出力を防止することができる。
【００４４】
請求項４に係るオシレータ回路は、請求項１または２に記載のオシレータ回路において、発振許可信号に対して所定遅延時間を付加した遅延信号を出力して発振部を制御する遅延部とを備えることを特徴とする。
【００４５】
これにより、制御部または第１制御部から出力される発振周波数制御信号が安定する時間を所定遅延時間として付加することができ、発振周波数制御信号が安定した時点以後に発振部を制御して発振動作を開始させたり、または発振信号を出力させることができる。安定した発振信号を得ることができる。
【００４６】
請求項５に係る半導体装置は、請求項１乃至４の少なくとも何れか１項に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする。
【００４７】
また、請求項６に係る半導体記憶装置は、請求項１乃至４の少なくとも何れか１項に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする。
【００４８】
また、請求項７に係る半導体記憶装置は、請求項１乃至４の少なくとも何れか１項に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする。
【００４９】
請求項５の半導体装置または請求項６の半導体記憶装置では、電圧発生回路において、オシレータ回路から出力される発振信号に応答して電圧を発生する。また、請求項７の半導体記憶装置では、リフレッシュ制御回路において、オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御する。
【００５０】
これにより、発振許可信号の活性化の際にも、不安定な発振信号が電圧発生回路やリフレッシュ制御回路に出力されることはなく、安定した回路動作をさせることができる。
【００５１】
すなわち、不安定な高周波数の発振信号が出力されることによる多大な消費電流やこれに伴う電源電圧降下による誤動作、あるいは過度な電圧発生による半導体装置や半導体記憶装置における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号の出力あるいは発振停止によるトランジスタ特性の変動やこれに伴うノイズ耐性の悪化、あるいは半導体記憶装置における記憶データの消失等が生ずることはない。
【００５２】
以下、本発明の原理について、第１および第２原理説明図（図１および図２）を参照して説明する。先ず、実線部分について説明する。
【００５３】
図１に示す本発明のオシレータ回路１００の第１原理図は、請求項１に対応する本発明の原理を説明するものである。制御部７と発振部８とは制御線（ＶＲ）で接続され、共に発振許可信号（ＥＮ）により制御される。発振許可信号（ＥＮ）により、発振部８は発振動作可能状態となり、制御部７は制御動作を開始する。制御動作を開始した制御部７は、制御線（ＶＲ）を介して発振部８に対して、所定発振周波数に対応する発振周波数制御信号（ＶＲ）を出力する。オシレータ回路１００の外部に備えられている信号発生部２は、スイッチ部１を介して制御線（ＶＲ）に接続されている。スイッチ部１は、発振許可信号（ＥＮ）により制御される。
【００５４】
制御部７は、発振許可信号（ＥＮ）により起動されて制御動作を開始するが、低消費電流等の要請により駆動能力が小さく制限されている場合があり、制限された駆動能力では、制御線（ＶＲ）が発振周波数制御信号（ＶＲ）に達するまでに長時間を必要とする場合がある。そこで、発振許可信号（ＥＮ）が非活性の状態において、スイッチ部１を導通させることにより、信号発生部２からの所定信号を制御線（ＶＲ）に供給しておく。ここで、信号発生部２は、オシレータ回路１００の外部に予め備えられ、オシレータ回路１００以外に所定信号を供給しているユニットであり、本発明の第１原理では、この所定信号を利用する。
【００５５】
図１中、外部の信号発生部２とスイッチ部とによりプリセット部Ａ１が構成されている。発振許可信号（ＥＮ）が非活性の状態で制御線（ＶＲ）に所定信号が供給されているので、発振許可信号（ＥＮ）が活性状態に遷移した際に、制御部７が制限された駆動能力であっても、制御線（ＶＲ）を短時間で発振周波数制御信号（ＶＲ）に設定することができ、過渡的な制御線（ＶＲ）の信号による不安定な発振信号が発振部８から出力されてしまうことはない。
【００５６】
図２に示す本発明のオシレータ回路１００の第２原理図は、請求項２に対応する本発明の原理を説明するものである。第１原理図における制御部７に代えて第１制御部７を備え、更に信号発生部２に代えて第２制御部３を備えている。また、第１原理説明図に加えてパルス生成部４を備えている。パルス生成部４は、発振許可信号（ＥＮ）の入力の際に、パルス信号をスイッチ部１および第２制御部３に出力する。パルス信号は発振許可信号（ＥＮ）の活性化遷移の応じて出力される。パルス信号が入力されることにより、スイッチ部１は導通し、第２制御部３が活性化して出力される所定信号を制御線（ＶＲ）に供給する。
【００５７】
本発明の第２原理では、第１制御部７の制限された駆動能力を補うために、発振許可信号（ＥＮ）の活性化遷移からの所定期間、第１制御部７に加えて第２制御部３を駆動して、制御線（ＶＲ）が発振周波数制御信号（ＶＲ）に至るまでの駆動能力を増強する。第１制御部７の駆動能力を制限して低消費電流動作を維持しながら、発振許可信号（ＥＮ）の活性化に対して制御線（ＶＲ）を短時間で発振周波数制御信号（ＶＲ）に設定することができ、過渡的な制御線（ＶＲ）の信号による不安定な発振信号が発振部８から出力されてしまうことはない。
【００５８】
次に、本発明の第１および第２原理説明図において、点線で示された検出部５、遅延部６についての説明をする。これらの構成要素５、６は、第１および第２原理説明図において必須の構成要素ではない。何れか一方、または双方を備えることにより、更に確実に発振許可信号（ＥＮ）の活性化時における不安定動作期間を除去するための構成である。
【００５９】
検出部５は、制御線（ＶＲ）の信号が入力されて設定値である発振周波数制御信号（ＶＲ）に同等な信号に達したか否かの検出を行なう。検出結果は、検出信号（ＭＯＮ）として発振部８に入力され発振動作の制御が行なわれる。制御線（ＶＲ）の信号が発振周波数制御信号（ＶＲ）に同等な信号に達したことを示す検出信号（ＭＯＮ）により、発振部８は、発振許可信号（ＥＮ）と共に、発振動作の開始または発振信号の出力するように制御される。
【００６０】
また、遅延部６は、発振許可信号（ＥＮ）に対して所定遅延時間を付加して発振部８に出力している。発振許可信号（ＥＮ）の活性化により制御線（ＶＲ）の信号が発振周波数制御信号（ＶＲ）に同等な信号に変化する過渡期間に合わせて所定遅延時間が設定されている。制御線（ＶＲ）の信号が発振周波数制御信号（ＶＲ）に同等な信号に達した以後に、発振部８の発振動作の開始または発振信号の出力をするように制御され、過渡的な発振周波数制御信号（ＶＲ）の設定による不安定な発振信号が発振部８から出力されてしまうことはない。
【００６１】
尚、検出部５を非活性化状態に維持する他の方法として、発振許可信号（ＥＮ）により検出部５を制御する構成とすることもできる。非活性状態で検出部５の回路動作を非活性とすれば、制御線（ＶＲ）の信号にかかわらず検出部５の動作を停止させておくことができる。
【００６２】
【発明の実施の形態】
以下、本発明のオシレータ回路、オシレータ回路を備えた半導体装置および半導体記憶装置、およびオシレータ回路の制御方法について具体化した実施形態を図３乃至図１４に基づき図面を参照しつつ詳細に説明する。
【００６３】
図３に示すオシレータ回路１０１は、第１原理図（図１）に対する第１実施形態のオシレータ回路である。制御部７１は、第１従来技術の第１具体例における制御部７２０に備えられているスイッチ素子Ｓ１００を、ＰＭＯＳトランジスタＴＰ０およびＮＭＯＳトランジスタＴＮ１で置き換えた構成である。ローアクティブのイネーブル信号ＥＮは、イネーブル（Ｅ）端子に入力され、直接ＰＭＯＳトランジスタＴＰ０のゲート端子を制御すると共に、インバータ素子Ｉ１を介してＮＭＯＳトランジスタＴＮ１のゲート端子を制御する。制御部７１では、バイアス電流ＩＣは低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子Ｒ１００の抵抗値を１ＭΩに設定すれば、数マイクロアンペア程度に設定される。
【００６４】
発振部８１は、第１従来技術の第２具体例における発振部８１０と同様の構成であり、イネーブル（Ｅ）端子を介してリングオシレータを構成するノア素子ＮＯＲ１００の一方の入力端子にイネーブル信号ＥＮが入力される。
【００６５】
スイッチ部１１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース端子間およびドレイン端子間を各々接続した、いわゆるトランスファゲートＳＷ１で構成されている。ローアクティブのイネーブル信号ＥＮが非活性化するハイレベル時に導通するように、ＮＭＯＳトランジスタのゲート端子にはイネーブル信号ＥＮが直接入力されると共に、ＰＭＯＳトランジスタのゲート端子にはインバータ素子Ｉ２を介して論理反転されて入力される。スイッチ素子１１は、制御線ＶＲとオシレータ回路１０１の外部に備えられている電位発生回路２１の出力端子ＶＲ２とを導通する。スイッチ部１１と電位発生回路２１とにより、制御線ＶＲのプリセット回路Ａ１１を構成している。
【００６６】
図４に動作波形を示す。イネーブル信号ＥＮがローレベルの場合には、制御部７１のＰＭＯＳトランジスタＴＰ０およびＮＭＯＳトランジスタＴＮ１が共に導通してバイアス電流ＩＣが流れる。このバイアス電流ＩＣが、ダイオード接続されているＰＭＯＳトランジスタＴＰ１００に流れることにより電圧値に変換され、制御線ＶＲに発振周波数制御信号ＶＲとして出力される。
【００６７】
制御線ＶＲに出力された発振周波数制御信号ＶＲは、発振部８１０のＰＭＯＳトランジスタＴＰ１０１のゲート端子に入力されて、リングオシレータを構成している各インバータ素子およびノア素子ＮＯＲ１００の電源端子にバイアス電流ＩＣを供給する。ここで、ＰＭＯＳトランジスタＴＰ１００とＴＰ１０１は同一サイズであると仮定して、両者を流れるバイアス電流が共に同じバイアス電流ＩＣであるとして説明したが、両トランジスタのサイズを適宜に変更して駆動能力に差を設けてやれば、駆動能力差に応じたバイアス電流比として設定することができることはいうまでもない。
【００６８】
この時、発振部８１０のイネーブル（Ｅ）端子には、ローレベルのイネーブル信号ＥＮが入力されており、ノア素子ＮＯＲ１００が論理反転素子として機能している。従って、発振部８１０においてリングオシレータのループが構成されて、バイアス電流ＩＣで駆動された各素子により、所定周波数の発振信号ＶＯＳＣが出力される。
【００６９】
発振信号ＶＯＳＣの発振周波数はバイアス電流ＩＣで決定されるが、このバイアス電流ＩＣは、制御部７１で生成される発振周波数制御信号ＶＲで決定される。すなわち、発振周波数制御信号ＶＲは、ダイオード接続された所定の駆動能力を有するＰＭＯＳトランジスタＴＰ１００に流れるバイアス電流ＩＣにより決定され、所定の駆動能力を有するＰＭＯＳトランジスタＴＰ１０１のゲート端子に供給されることにより、リングオシレータを構成する各素子の電源電流として所定のバイアス電流ＩＣが設定される。バイアス電流ＩＣにより各段の入力容量の充放電時間による伝播遅延時間が決定され、この伝播遅延時間をリングオシレータの１周について加算した時間が定常状態における発振周期Ｔ０となるからである。
【００７０】
また、この時、スイッチ部１１はオフ状態にあるので、制御線ＶＲと電位発生回路２１の出力電圧とは切り離されている。
【００７１】
次に、イネーブル信号ＥＮがハイレベルに遷移して、非活性の状態に移行するとする。制御部７１において、ＰＭＯＳトランジスタＴＰ０およびＮＭＯＳトランジスタＴＮ１は共にオフ状態となり、バイアス電流ＩＣの電流経路が遮断されて、制御線ＶＲへの出力はフローティング状態となる。同時に、発振部８１０において、ノア素子ＮＯＲ１００の出力信号がローレベルに固定されてリングオシレータのループを遮断し、発振信号ＶＯＳＣはローレベルに固定されて発振動作が停止する。
【００７２】
この時、スイッチ部は導通（ＯＮ）して、フローティング状態となっている制御部７１に代わって、電位発生回路２１により制御線ＶＲの電圧レベルが所定電圧ＶＲ２となる。ここで、所定電圧ＶＲ２としては発振周波数制御信号ＶＲと同等の電圧レベルであることが好ましい。
【００７３】
イネーブル信号ＥＮが再度ローレベルに遷移して活性状態に移行すると、スイッチ部１１が非道通（ＯＦＦ）となって電位発生回路２１が制御線ＶＲから切り離されると共に、制御部７１および発振部８１０が共に活性化する。
【００７４】
以上、詳細に説明したように第１実施形態によれば、低消費電流動作等の要請により、制御部７１は駆動能力が小さく制限されている場合に、スイッチ部１１と電位発生回路２１により構成されるプリセット部Ａ１１によって、イネーブル信号ＥＮによる非活性時に、制御線ＶＲの電圧レベルを発振周波数制御信号ＶＲと同等な電圧レベルである所定電圧ＶＲ２に維持しておくことができるため、短時間の復帰時間Ｘ０１で定常状態に復帰することができる。復帰時間が短時間であることにより、過渡的な発振周波数の発生期間が短時間とすることができる。加えて非活性時の所定電圧ＶＲ２が発振周波数制御信号ＶＲと同等であることによりバイアス電流ＩＣの差異が僅少となり、復帰期間中の過渡的な発振周期ＴＳ１は、定常状態における発振周期Ｔ０に近い周期とすることができる。
【００７５】
このとき、制御部７１と電位発生回路２１とは、同等の回路要素により同等の回路構成を備えていることが好ましい。これにより、製造ばらつき等による素子パラメータのばらつきが同等に作用することとなり、素子パラメータのばらつきに対して同等のバイアス条件が維持される。具体的には、電位発生部２１において制御部７１と同等の回路構成を備えていれば、素子ばらつきが同様に作用するので、制御部７１が出力する発振周波数制御信号ＶＲの電圧レベルと電位発生回路２１が出力する所定電圧ＶＲ２とは、常に一定の相関を有して設定されることとなり好都合である。
【００７６】
発振許可信号であるイネーブル信号ＥＮがハイレベルとなって非活性となり制御部７１が非活性である状態で、制御線ＶＲに所定信号である所定電圧ＶＲ２を供給することができるので、イネーブル信号ＥＮがローレベルとなる活性化により制御部７１が活性化される際に、制御線ＶＲの電圧レベルが発振周波数制御信号ＶＲに充電されるまでの時間遅れを短縮することができ、活性化時の発振周波数の不安定期間を短縮することができる。
【００７７】
また、不安定期間における発振周波数変動、および発振周波数変動に伴う消費電流の増大や電圧変動、更にこれらに伴う誤動作等を抑制することができ、通常の使用状態とパワーダウンモード等の低消費電流対応のスタンバイ状態との間で、動作状態が切り替えられる携帯機器分野に代表される省電力用途に使用して好適である。
【００７８】
図５に示すオシレータ回路１０２は、第２原理図（図２）に対する第２実施形態のオシレータ回路である。第１実施形態のオシレータ回路１０１における制御部７１に代えて第１制御部７２を備えている。更に第１実施形態のオシレータ回路１０１に加えて、パルス生成部４１、第２制御部３１を備えている。また第１実施形態で使用した電位発生回路２１は使用しない構成である。スイッチ部１１、パルス生成部４１、および第２制御部３１によりプリセット部Ａ２１を構成している。
【００７９】
第１制御部７２は、第１従来技術の第１具体例における制御部７２０に備えられているスイッチ素子Ｓ１００を、ＰＭＯＳトランジスタＴＰ０１で置き換えた構成である。ローアクティブのイネーブル信号ＥＮは、イネーブル（Ｅ）端子に入力され、直接ＰＭＯＳトランジスタＴＰ０１のゲート端子を制御する。またＰＭＯＳトランジスタＴＰ１００、抵抗素子Ｒ１００に代えてＰＭＯＳトランジスタＴＰ１１、抵抗素子Ｒ１１を備えている。ここで、ＰＭＯＳトランジスタＴＰ１１のゲート幅、ゲート長をＷ１、Ｌ１とする。ＰＭＯＳトランジスタＴＰ１１におけるゲート幅とゲート長との比（ゲート幅／ゲート長＝Ｗ１／Ｌ１）と、抵抗素子Ｒ１１の抵抗値とによりバイアス電流ＩＣ１が設定される。第１実施形態の制御部７１と同様に、バイアス電流ＩＣ１は低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子Ｒ１１の抵抗値を１ＭΩに設定すれば、数マイクロアンペア程度に設定される。
【００８０】
パルス生成部４１は、ノア素子ＮＯＲ２と、直列に接続された奇数段（図５では、３段を例示）のインバータ素子で構成された、τＸ０２の遅延時間を計時する遅延回路とを備えている。ノア素子ＮＯＲ２の一方の入力端子と遅延回路の入力端子とはイネーブル（Ｅ）端子に接続され、イネーブル信号ＥＮが入力される。ノア素子ＮＯＲ２の他方の入力端子は遅延回路の出力端子ＳＥＴに接続されている。パルス生成部４１では、イネーブル信号ＥＮのローレベル遷移をトリガ信号にしてハイレベルのパルス信号ＳＥＴを出力する。この場合パルス幅はτＸ０２となる。出力されたパルス信号ＳＥＴは、スイッチ部１１に入力されると共に、スイッチ部１１のインバータ素子Ｉ２により反転されて、第２制御部３１のイネーブル（Ｅ）端子に入力される。
【００８１】
第２制御部３１は、第１制御部７２と同等の構成を有している。第１制御部７２の各構成要素であるＰＭＯＳトランジスタＴＰ０１、ＴＰ１１、および抵抗素子Ｒ１１に代えて、ＰＭＯＳトランジスタＴＰ０２、ＴＰ１２、および抵抗素子Ｒ１２を備えている。ローアクティブのイネーブル信号ＥＮはスイッチ部１１で反転された後、イネーブル（Ｅ）端子に入力され、直接ＰＭＯＳトランジスタＴＰ０２のゲート端子を制御する。ＰＭＯＳトランジスタＴＰ１２のゲート幅、ゲート長はＷ２、Ｌ２とする。電流経路に流れるバイアス電流ＩＣ２は、ＰＭＯＳトランジスタＴＰ１２のゲート幅とゲート長との比（ゲート幅／ゲート長＝Ｗ２／Ｌ２）と、抵抗素子Ｒ１２の抵抗値とにより設定される。
【００８２】
第２制御部３１のバイアス電流ＩＣ２はバイアス電流ＩＣ１に比して大きな電流値となるように設定される。この際、第２制御部３１のバイアス条件が第１制御部７２のバイアス条件と同等になるように、電流値の増大に応じて、Ｗ２／Ｌ２がＷ１／Ｌ１に比して大きく、また抵抗素子Ｒ１２の抵抗値が抵抗素子Ｒ１１の抵抗値に比して小さく設定される。そのため、ダイオード接続されているＰＭＯＳトランジスタＴＰ１２にバイアス電流ＩＣ２が流れて出力される第２制御部３１からの出力は、第１制御部７２からの出力に比して急峻に遷移して発振周波数制御信号ＶＲの電圧レベルと同等の電圧レベルとなる。第２制御部３１の出力端子は、パルス信号ＳＥＴの出力期間にスイッチ部１１を介して制御線ＶＲに接続され、制御線ＶＲを発振周波数制御信号ＶＲと同等の電圧レベルに急速に充放電する。
【００８３】
図６に動作波形を示す。イネーブル信号ＥＮがローレベルである場合には、パルス生成部４１の出力はローレベルに維持されておりスイッチ部１１が非導通の状態である。発振動作については、第１実施形態の動作波形（図４）と同等の動作が行なわれるので、ここでの説明は省略する。
【００８４】
イネーブル信号ＥＮがハイレベルに遷移して、非活性の状態に移行する場合、第１制御部７２においてＰＭＯＳトランジスタＴＰ０１がオフ状態となると、バイアス電流ＩＣ１の電流経路が遮断されると共に、制御線ＶＲへの出力端子は抵抗素子Ｒ１１を介して接地電圧ＶＳＳに接続される。またこの時のパルス生成部４１の出力はローレベルに維持されておりスイッチ部１１は非導通の状態である。従って、制御線ＶＲの電圧は略接地電圧ＶＳＳまで降下する。同時に、発振部８１０のノア素子ＮＯＲ１００の出力信号がローレベルに固定されてリングオシレータのループが遮断され、発振信号ＶＯＳＣはローレベルに固定されて発振動作が停止する。
【００８５】
イネーブル信号ＥＮが再度ローレベルに遷移すると、第１制御部７２が活性化されてバイアス電流ＩＣ１が流れる。同時に、パルス生成部４１よりパルス信号ＳＥＴが出力される。パルス信号ＳＥＴはスイッチ部１１を導通して第２制御部３１の出力端子を制御線ＶＲに接続すると共に、第２制御部３１を活性化する。第２制御部３１はスイッチ部１１を介して制御線ＶＲを発振周波数制御信号ＶＲと同等の電圧レベルに充電する。
【００８６】
以上、詳細に説明したように第２実施形態によれば、低消費電流動作等の要請により駆動能力が小さく制限されている第１制御部７２に比して、第２制御部３１の駆動能力を充分に大きく設定しておくことにより、パルス信号ＳＥＴの出力期間内に制御線ＶＲの電圧レベルを発振周波数制御信号ＶＲの電圧レベルと同等の電圧レベルに充電することができる。この場合、バイアス電流ＩＣ２の電流値とパルス信号ＳＥＴの出力期間との調整により、パルス期間τＸ０２は、制御線ＶＲの電圧レベルが発振周波数制御信号ＶＲの電圧レベルと同等の電圧レベルに充電される時間以上の時間に設定されることが好ましい。
【００８７】
このとき、第２制御部３１と第１制御部７２とは、同等の回路要素により同等の回路構成を備えていることが好ましい。これにより、製造ばらつき等による素子パラメータのばらつきは、両制御部３１、７２に対して同等に作用する。同等の回路構成を有する両制御部３１、７２において、素子パラメータのばらつきに対して同等のバイアス条件が維持され同等の作用・効果を維持することができる。更に、パルス生成部４１、スイッチ部１１の構成要素についても同等の回路要素を備える構成としておけば、製造ばらつき等による素子パラメータのばらつきに対して、両制御部３１、７２、パルス生成部４１、およびスイッチ部１１が所定の相関を持ってばらつくように設定することができ、素子パラメータのばらつきに対して同等の作用・効果を維持することができる。
【００８８】
具体的には、第１制御部７２が出力する発振周波数制御信号ＶＲの電圧レベルと第２制御部３１が出力する所定電圧とは、常に一定の相関を有して設定される。また、パルス生成部４１が出力するパルス信号ＳＥＴのパルス期間τＸ０２と第２制御部３１のバイアス電流ＩＣ２とは、共にＰＭＯＳトランジスタの駆動能力との相関を有している。すなわち、駆動能力が小さい場合には、パルス生成部４１の遅延部における遅延時間τＸ０２が長くなると共に、バイアス電流ＩＣ２が小さくなるという相関を有している。バイアス電流ＩＣ２が小さい場合にはパルス期間τＸ０２が長くなり、バイアス電流ＩＣ２が大きい場合にはパルス期間τＸ０２が短くなるという相関がある。素子パラメータのばらつきに関わらず、パルス信号ＳＥＴの出力期間に制御線ＶＲを充電することができる。
【００８９】
プリセット部Ａ２１によって、イネーブル信号ＥＮがローレベルに遷移して活性状態に移行した際のパルス期間τＸ０２に、第２制御部３１により制御線ＶＲの電圧レベルを迅速に発振周波数制御信号ＶＲと同等な電圧レベルに充電することができるため、短時間の復帰時間Ｘ０２で定常状態に復帰することができる。復帰時間が短時間であることにより、過渡的な発振周波数の発生期間が短時間であることに加えて、発振周波数制御信号ＶＲの電圧レベルへの迅速な充電により、復帰期間中の過渡的な発振周期ＴＳ２は、定常状態における発振周期Ｔ０に近い周期とすることができる。
【００９０】
イネーブル信号ＥＮがローレベルとなり活性状態へ遷移する際、所定期間τＸ０２のパルス信号ＳＥＴで、第２制御部３１から制御線ＶＲに発振周波数制御信号ＶＲと同等の電圧レベルの所定信号を供給することができるので、イネーブル信号ＥＮの活性化により第１制御部７２が活性化される際に、制御線ＶＲの電圧レベルが発振周波数制御信号ＶＲと同等な電圧レベルに充電されるまでの時間遅れを短縮することができ、活性化時の発振周波数の不安定期間を短縮することができる。
【００９１】
不安定期間における発振周波数変動、および発振周波数変動に伴う消費電流の増大や電圧変動、更にこれらに伴う誤動作等を抑制することができる。通常の使用状態とパワーダウンモード等の低消費電流対応のスタンバイ状態との間で、動作状態が切り替えられる携帯機器分野に代表される省電力用途に使用して好適である。
【００９２】
次に、第１または第２実施形態に、検出部（図７、図８）または遅延部（図９）を備える場合の具体例について示す。第１または第２実施形態では、制御線ＶＲの電圧レベルを、非活性時に所定電圧ＶＲ２に維持しておき、または活性状態への遷移時に迅速に充電することにより制御線ＶＲの電圧レベルが発振周波数制御信号ＶＲと同等の電圧レベルとする時間を短縮して不安定な発振動作を短縮することができる。図７乃至図９では、更に制御線ＶＲの電圧レベルが、所定の電圧レベルに達したことを検出し（図７、図８）、または所定の電圧レベルに達する時間を計時する（図９）。これにより、起動直後の不安定な発振動作を更に確実に解消する方策である。
【００９３】
図７は、検出部を備える場合の第１具体例を示している。発振部８のイネーブル（Ｅ）端子には、ノア素子ＮＯＲ３とインバータ素子Ｉ３とにより、検出部５１からの検出信号ＭＯＮ１とイネーブル信号ＥＮとの論理和が入力される。ここで、検出信号ＭＯＮ１およびイネーブル信号ＥＮは共にローアクティブの信号であり、両入力信号が共にローレベルとなった場合に発振部８のイネーブル（Ｅ）端子にローレベル信号を入力して発振部８を活性化する。
【００９４】
検出部５１は、制御線ＶＲがＮＭＯＳトランジスタＴＮ３のゲート端子に接続されている。ＮＭＯＳトランジスタＴＮ３のソース端子は接地電圧ＶＳＳに接続されている。ドレイン端子は、ソース端子に電源電圧ＶＤＤが接続されゲート端子に接地電圧ＶＳＳが接続されているＰＭＯＳトランジスタＴＰ３のドレイン端子に接続されており、この接続点を出力端子とする論理反転ゲートが構成されている。この論理反転ゲートの論理反転閾値電圧は、ＰＭＯＳトランジスタＴＰ３のコンダクタンスとＮＭＯＳトランジスタＴＮ３のコンダクタンスとのバランスで設定され、発振周波数制御信号ＶＲと同等の電圧レベルに対して論理反転するように設定されている。制御線ＶＲの電圧レベルが、発振周波数制御信号ＶＲの電圧レベルを中心として許容された発振周波数で発振動作が行なわれる許容電圧レベルに達した場合に、論理反転されて検出信号ＭＯＮ１が出力される。論理反転閾値電圧は許容電圧レベル付近に設定しておく。
【００９５】
制御部７１の起動後（第１実施形態の場合）、または第２制御部３１からのプリセットの後（第２実施形態の場合）、制御線ＶＲの電圧レベルが許容電圧レベルに達するまでの状態を検出し、許容電圧レベルに達した時点で確実に論理反転されて検出信号ＭＯＮ１を出力することができる。初段の論理反転ゲートの出力は、後段の２段のインバータ素子により波形整形、駆動能力の確保、及び論理の整合等を行なった上で検出信号ＭＯＮ１として発振部８に出力される。
【００９６】
ここで、検出部５１は常に検出状態に維持されているので、第１実施形態に適用する場合、電位発生回路２１から出力される所定電圧ＶＲ２は、論理反転閾値電圧より低い電圧レベルに設定しておくことが必要である。
【００９７】
図８の第２具体例では、第１具体例（図７）の検出部５１に代えて検出部５２が備えられている。検出信号ＭＯＮ２およびイネーブル信号ＥＮは共にローアクティブの信号であり、両入力信号が共にローレベルとなった場合に発振部８のイネーブル（Ｅ）端子にローレベル信号を入力して発振部８を活性化する。
【００９８】
検出部５２は、イネーブル信号ＥＮに応じて活性・非活性が切り替えられる回路構成である。第１具体例の検出部５１の初段回路にＮＭＯＳトランジスタＴＮ４を付加した構成である。ＮＭＯＳトランジスタＴＮ４は、ＮＭＯＳトランジスタＴＮ３と初段回路の出力端子との間に接続され、ゲート端子にはイネーブル信号ＥＮがインバータ素子Ｉ４で反転されて入力されている。イネーブル信号ＥＮがローレベルとなり活性状態にあるときは、ＮＭＯＳトランジスタＴＮ４が導通して初段回路が活性化されるため検出動作が行なわれる。イネーブル信号ＥＮがハイレベルとなり非活性状態にあるときは、ＮＭＯＳトランジスタＴＮ４が非導通となり検出動作が行なわれない。同時に検出部５２における電流消費はない。また初段回路の出力端子は電源電圧ＶＤＤに固定され検出動作は行なわれない。
【００９９】
図９は、遅延部を備える場合の具体例を示している。発振部８のイネーブル（Ｅ）端子には、ノア素子ＮＯＲ４とインバータ素子Ｉ３とにより、遅延部６１からの信号とイネーブル信号ＥＮとの論理和が入力される。ここで、ノア素子ＮＯＲ４に入力される信号が全てローレベルとなった場合に発振部８のイネーブル（Ｅ）端子にローレベル信号を入力して発振部８を活性化する。
【０１００】
遅延部６１は、第１遅延部Ｄ１と第２遅延部Ｄ２とを備えて構成されている。第１遅延部Ｄ１は、偶数段のインバータ素子（図９は、４段の場合を例示。）が直列に接続されて構成されている。第２遅延部Ｄ２は、イネーブル信号ＥＮがローレベルに遷移した後、所定遅延時間を計時する遅延回路を構成している。イネーブル信号ＥＮはインバータ素子で反転されてナンド素子ＮＡ１の一方の入力端子に入力される。他方の入力端子にはインバータ素子やＣＲ遅延素子等で構成される遅延ユニットτを介して所定遅延時間の遅延を受けた信号が入力される。ここで、遅延ユニットτの入出力間の論理レベルは反転される。
【０１０１】
これにより、ナンド素子ＮＡ１の出力からインバータ素子により論理反転された出力端子には、イネーブル信号ＥＮのローレベル遷移に対して遅延ユニットτで設定されている所定遅延時間のパルス幅を有するハイレベルのパルス信号が遅延信号Ｄとして得られる。
【０１０２】
尚、イネーブル信号ＥＮのローレベル遷移から遅延信号Ｄのハイレベル遷移までの間には回路上の遅延時間が存在するので、インバータ素子Ｉ３からローレベルのハザードが発生する可能性がある。第１遅延部Ｄ１はこの対策として備えられている。すなわち、第１遅延部Ｄ１による遅延信号により、イネーブル信号ＥＮのローレベル遷移からの回路上の遅延時間の間に、ノア素子ＮＯＲ４の少なくとも１つの入力端子にハイレベルが入力されることとなり、ハザードを防止することができる。
【０１０３】
以上、詳細に説明したように検出部５１、５２を備える構成とすれば、制御線ＶＲの電圧レベルを検出しておき、所定の発振周波数に対応する信号に達した場合に、発振部８を制御して発振動作を開始させたり、または発振信号を出力させることができる。イネーブル信号ＥＮの活性化により制御部７１または第１制御部７２が活性化される際に、制御線ＶＲの電圧レベルが発振周波数制御信号ＶＲと同等の電圧レベルに達していない場合を検出して、活性状態時の不安定な発振周波数の出力を防止することができる。
【０１０４】
また、遅延部６１を備える構成とすれば、制御部７１または第１制御部７２から出力される発振周波数制御信号ＶＲが安定する時間を所定遅延時間τとして付加することができ、制御線ＶＲの電圧レベルが安定した時点以後に安定した発振信号を得ることができる。
【０１０５】
また、ここで、第２遅延部Ｄ２における遅延ユニットτを構成するＣＲ遅延回路等を、制御部７１、第１制御部７２、または第２制御部３１におけるバイアス電流ＩＣ、ＩＣ１、またはＩＣ２の電流系路等の抵抗成分と、ＰＭＯＳ／ＮＭＯＳトランジスタ、抵抗素子、配線容量等の容量成分とで構成されるＣＲ遅延回路構成の時定数と対応させておけば、制御線ＶＲの電圧レベルが安定状態に達するまでの時間と同等の時間を遅延部６１により計時することができる。更に、遅延ユニットτを、制御部７１、第１制御部７２、または第２制御部３１と同等の回路構成を備えて構成することにより、制御線ＶＲの電圧レベルが安定状態に達するまでの時間と同等の時間を計時することができる。これにより、遅延部３１として最適なタイミングで所定遅延時間を計時することができる。
【０１０６】
図１０に示す第３実施形態は、発振部８２の駆動電源電圧を制御して発振周波数を設定する、いわゆる電圧制御型のオシレータ回路１０３の例である。制御部７３は、抵抗素子列とバッファ回路とを備えて構成されている。抵抗素子列の所定位置の電圧をバッファ回路で駆動能力を付加した上で、発振部８２の駆動電源電圧として供給している。制御部７３の抵抗素子列およびバッファ回路には、ＮＭＯＳトランジスタＴＮ４、ＴＮ５が、各々、抵抗素子列およびバッファ回路の電流経路に備えられており、イネーブル信号ＥＮがインバータ素子で論理反転された信号により制御される。
【０１０７】
イネーブル信号ＥＮがハイレベルとなる非活性状態では、電流経路は遮断されて発振部８２への電源供給は停止され発振動作は停止する。イネーブル信号ＥＮがローレベルとなる活性状態では、電流経路は導通されて発振部８２に電源が供給され発振動作が行なわれる。
【０１０８】
オシレータ回路１０３においても、プリセット部Ａ１またはＡ２を備えることにより、第１または第２実施形態の場合と同様の作用・効果を奏することができる。更に、検出部５１、５２（図７、図８）、または遅延部６１（図９）を備える構成とすることもできる。
【０１０９】
次に、図１１、１２において、発振周波数制御信号ＶＲの制御形式の変形例を示す。第１または第２実施形態は、発振部８１０においてバイアス電流ＩＣを駆動電源電流として発振周波数が制御される電流制御型のオシレータ回路１０１、１０２である。これらのオシレータ回路１０１、１０２に対しては、発振周波数制御信号ＶＲとして、制御部７１または第１制御部７２によりバイアス電流ＩＣまたはＩＣ１を電圧値に変換して制御線ＶＲを伝播させ、発振部８１０において駆動電源電流に再変換して制御する回路構成例である。
【０１１０】
図１１の第１変形例では、制御部７４と発振部８３とを備えている。制御部７４は、第１または第２実施形態の発振部８１０におけるＰＭＯＳトランジスタＴＰ１０１を、制御部７１または第１制御部７２に取り込んだ回路構成であり、ＰＭＯＳトランジスタで構成されるカレントミラー回路からのバイアス電流ＩＣの出力を制御線ＶＲに供給する。発振部８３は、発振部８１０からＰＭＯＳトランジスタＴＰ１０１が除去された回路構成であり、制御線ＶＲから供給されるバイアス電流をそのまま駆動電源電流として使用する回路構成である。
【０１１１】
この構成によれば、制御部７４と発振部８３とのインターフェースがバイアス電流ＩＣであるので、制御線ＶＲに対する電圧ノイズ耐性に優れている。
【０１１２】
図１２の第２変形例では、第１変形例（図１１）の発振部８３に代えて発振部８４を備えている。発振部８４は、駆動電源電圧で制御される回路形式である。制御線ＶＲを介して伝播されるバイアス電流ＩＣが抵抗素子Ｒにより電圧信号に変換される。変換された電圧信号はバッファ回路を介して駆動電源電圧として供給される。駆動電源電圧による発振周波数の制御が行なわれる発振部８４を備えて、制御線ＶＲに対する電圧ノイズ耐性を確保する場合に好適な回路形式である。
【０１１３】
第１または第２変形例においても、プリセット部Ａ１またはＡ２を備えることにより、第１または第２実施形態の場合と同様の作用・効果を奏することができる。更に、検出部５１、５２（図７、図８）、または遅延部６１（図９）を備える構成とすることもできる。
【０１１４】
尚、第３実施形態は、駆動電源電圧により発振周波数が制御される電圧制御型のオシレータ回路に対して、発振周波数制御信号ＶＲとして、制御部７３により駆動電源電圧を制御する回路構成例である。
【０１１５】
以上に説明したオシレータ回路を、半導体装置１０００（図１３）や半導体記憶装置２０００（図１４）に備えることにより、半導体装置１０００や半導体記憶装置２０００は、電圧発生回路である昇圧／負電源回路２００においてオシレータ回路から出力される発振信号ＶＯＳＣに応じた電圧を、活性化信号ＡＣＴによる活性化後に迅速に安定させて発生することができる。また、リフレッシュ制御回路３００においてオシレータ回路から出力される発振信号ＶＯＳＣに応じたリフレッシュ周期を、活性化信号ＡＣＴによる活性化後に迅速に安定させて制御することができる。
【０１１６】
これにより、活性化信号ＡＣＴにより動作を開始する際の不安定な発振信号ＶＯＳＣの出力期間を最小限にとどめて、が昇圧／負電現回路２００やリフレッシュ制御回路３００の不安定動作期間が短縮され、活性化直後から安定した回路動作をさせることができる。
【０１１７】
具体的には、不安定な高周波数の発振信号ＶＯＳＣが出力されることによる、多大な消費電流やこれに伴う電源電圧の電圧降下による誤動作、あるいは過度な電圧発生による半導体装置１０００や半導体記憶装置２０００における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号ＶＯＳＣが出力されることによる、トランジスタ特性の変動やこれに伴うノイズ耐性の悪化、あるいは半導体記憶装置２０００における記憶データの消失等が生ずることはない。ここで、トランジスタ特性変動やノイズ耐性の悪化とは、ＭＯＳトランジスタにおけるバックゲートバイアス電圧の変動等が考えられる。
【０１１８】
尚、本発明は前記第１乃至第３実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、制御すべき駆動電源電流や駆動電源電圧は、高電源電圧側に備える構成とすることも、低電源電圧側に備える構成とすることもできる。また、高電源電圧側及び低電源電圧側の双方に備える構成とすることもできる。更に、発振周波数を制御する制御線ＶＲの制御信号についても、電流信号と電圧信号とのそれぞれについて構成することができる。そして、駆動電源電流や駆動電源電圧と制御電流や制御電圧との組み合わせについても適宜に行なうことができる。この場合、駆動電源電流や駆動電源電圧の挿入位置により制御部、検出部等の回路構成を適宜変更することは言うまでもない。その他、イネーブル信号ＥＮの論理レベル、制御線ＶＲの電圧レベルを適宜に変更することができる。この場合にも制御部や検出部等の論理レベルを適宜に変更して対応することができることは言うまでもない。
また、発振部における発振動作の作動・停止については、リングオシレータのループを接続・遮断する制御の他、またはこの制御に加えて、発振信号ＶＯＳＣの出力経路を接続・遮断することにより行なう構成とすることもできる。
また、発振周波数制御信号ＶＲにより設定される発振周波数は固定として説明したが、制御部における抵抗素子を可変とする構成とすれば、抵抗値に応じて発振周波数制御信号ＶＲの電圧レベルを可変とすることができ、発振周波数を可変することができる。このとき、可変抵抗としては、抵抗素子を切り替えることのほか、ゲート端子へのバイアスを可変とすることによりＭＯＳトランジスタのオン抵抗を利用することもできる。
また、発振部については、リングオシレータで構成する場合について説明したが、本発明はこれに限定されるものではなく、双安定マルチバイブレータや容量成分への充放電を繰り返す方式等、発振動作を行なう回路構成であれば回路方式にかかわらず適用することができる。
また、検出部については、第１制御部の信号出力ＶＲと第２制御部の信号出力ＶＲ２とを比較し、検出部からの検出信号がスイッチ部を切り替え制御することも可能である。
【０１１９】
（付記１）  発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する制御部と、
信号発生回路と前記制御線との間に配置され、前記発振許可信号の非活性時に導通して、前記信号発生回路から前記制御線に所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。
（付記２）  発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する第１制御部と、
前記発振許可信号が活性化される際、パルス信号を出力するパルス生成部と、
前記パルス信号により活性化され、所定信号を出力する第２制御部と、
前記第２制御部と前記制御線との間に配置され、前記パルス信号により導通して、前記制御線に前記所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。
（付記３）  前記所定信号は、前記発振周波数制御信号と同等の信号であることを特徴とする付記１または２に記載のオシレータ回路。
（付記４）  前記第２制御部の出力駆動能力は、前記第１制御部の出力駆動能力より大きいことを特徴とする付記２に記載のオシレータ回路。
（付記５）  前記第１制御部と前記第２制御部とは、同等の回路要素により構成される同等の回路構成を備えることを特徴とする付記２に記載のオシレータ回路。
（付記６）  前記パルス信号は、前記第１制御部から所定の前記発振周波数制御信号が出力されるまで継続されることを特徴とする付記２に記載のオシレータ回路。
（付記７）  前記発振部は、駆動電源電流により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電流であるか、または、
前記駆動電源電流を供給するための電流源を制御する電流信号または電圧信号であることを特徴とする付記１または２に記載のオシレータ回路。
（付記８）  前記発振部は、駆動電源電圧により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電圧であるか、または、
前記駆動電源電圧を供給するための電圧源を制御する電流信号または電圧信号であることを特徴とする付記１または２に記載のオシレータ回路。
（付記９）  前記制御線の信号を検出した検出信号に応じて前記発振部を制御する検出部を備えることを特徴とする付記１または２に記載のオシレータ回路。
（付記１０）  前記検出部は、前記制御線の信号を、前記発振周波数制御信号に同等な信号と比較する比較部を備えることを特徴とする付記９に記載のオシレータ回路。
（付記１１）  前記制御線の信号は、アナログ電圧値であり、
前記比較部は、前記発振周波数制御信号に同等な信号を閾値電圧とする論理ゲート素子を含むことを特徴とする付記１０に記載のオシレータ回路。
（付記１２）  前記検出部は、前記発振許可信号の活性化により活性化されることを特徴とする付記９に記載のオシレータ回路。
（付記１３）  前記発振許可信号に対して所定遅延時間を付加した遅延信号を出力して前記発振部を制御する遅延部とを備えることを特徴とする付記１または２に記載のオシレータ回路。
（付記１４）  前記所定遅延時間は、前記発振許可信号の活性化により、前記制御線の信号が前記発振周波数制御信号に同等な信号に達するまでの時間以上の時間であることを特徴とする付記１３に記載のオシレータ回路。
（付記１５）  前記遅延部は、前記制御部または前記第１制御部と同等の回路要素により構成される同等の回路構成を備えることを特徴とする付記１３に記載のオシレータ回路。
（付記１６）  付記１乃至１５の少なくとも何れか１項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。
（付記１７）  前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記１６に記載の半導体装置。
（付記１８）  前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記１６に記載の半導体装置。
（付記１９）  付記１乃至１５の少なくとも何れか１項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。
（付記２０）  前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記１９に記載の半導体記憶装置。
（付記２１）  前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記１９に記載の半導体記憶装置。
（付記２２）  付記１乃至１５の少なくとも何れか１項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。
（付記２３）  発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号の非活性時において、前記制御状態が信号発生部からの信号により所定状態に維持されることを特徴とするオシレータ回路の制御方法。
（付記２４）  発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の第１制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号が活性化された以後の所定期間、前記制御状態を所定状態に移行させる第２制御動作が活性化されることを特徴とするオシレータ回路の制御方法。
（付記２５）  前記所定状態とは、前記設定状態と同等の状態であることを特徴とする付記２３または２４に記載のオシレータ回路の制御方法。
（付記２６）  前記第２制御動作による前記所定状態への移行能力は、前記第１制御状態による前記設定状態への移行能力より大きいことを特徴とする付記２４に記載のオシレータ回路の制御方法。
【０１２０】
【発明の効果】
本発明によれば、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間を短縮化して、発振開始直後から安定した発振周波数を有する発振信号を出力することが可能なオシレータ回路、オシレータ回路を備えた半導体装置およびオシレータ回路を備えた半導体記憶装置、およびオシレータ回路の制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１原理図である。
【図２】本発明の第２原理図である。
【図３】第１実施形態の回路図である。
【図４】第１実施形態の動作波形図である。
【図５】第２実施形態の回路図である。
【図６】第２実施形態の動作波形図である。
【図７】検出部を備える場合の第１具体例を示す回路図である。
【図８】検出部を備える場合の第２具体例を示す回路図である。
【図９】遅延部を備える場合の具体例を示す回路図である。
【図１０】第３実施形態の回路図である。
【図１１】実施形態の第１変形例を示す回路図である。
【図１２】実施形態の第２変形例を示す回路図である。
【図１３】オシレータ回路を備える半導体装置を示す回路ブロック図である。
【図１４】オシレータ回路を備える半導体記憶装置を示す回路ブロック図である。
【図１５】従来技術の回路ブロック図である。
【図１６】第１従来技術の第１具体例を示す回路図である。
【図１７】第１従来技術の第２具体例を示す回路図である。
【図１８】第１従来技術の第１および第２具体例の動作波形図である。
【図１９】第１従来技術の第３具体例を示す回路図である。
【図２０】第１従来技術の第３具体例の動作波形図である。
【図２１】第２従来技術の回路図である。
【図２２】第２従来技術の動作波形図である。
【符号の説明】
１、１１                                      スイッチ部
２                                            信号発生部
２１                                          電位発生部
３、３１                                      第２制御部
４、４１                                      パルス生成部
５、５１、５２                                検出部
６、６１                                      遅延部
７、７１、７３、７４、７２０、７４０          制御部
７、７２                                      第１制御部
８、８２、８３、８４、８１０、８３０、９１０  発振部
９２０                                        パルス発生部
１００、１０１、１０２、１０３                オシレータ回路
２００                                        昇圧／負電源回路
３００                                        リフレッシュ制御回路
１０００                                      半導体装置
２０００                                      半導体記憶装置
Ａ１、Ａ２、Ａ１１                            プリセット部
ＶＲ                                          制御線
ＥＮ                                          イネーブル信号
ＩＣ、ＩＣ１、ＩＣ２                          バイアス電流
ＭＯＮ、ＭＯＮ１、ＭＯＮ２                    検出信号
ＳＥＴ                                        パルス信号
ＶＯＳＣ                                      発振信号
ＶＲ                                          発振周波数制御信号
【図１】
0003925788.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003925788.tif 000009
【図８】
0003925788.tif 000010
【図９】
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【図１０】
0003925788.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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