(57)【特許請求の範囲】
【請求項１】
ロー及びカラムに配列される複数のメモリセルアレイを有し、外部クロックに同期して動作する半導体メモリ装置において、
シングルデータ転送モードでは、一群のカラムアドレスにより、第１のデータを第１のグローバルデータラインを介して、又は、第２のデータを第２のグローバルデータラインを介して、前記メモリセルとデータの入出力を行い、ダブルデータ転送モードでは、特定のカラムアドレスを除いた残余の前記一群のカラムアドレスにより、第１のデータを第１のグローバルデータラインを介して、且つ、第２のデータを第２のグローバルデータラインを介して、前記メモリセルと入出力を行なうコア部と、
外部とデータの入出力を行なう第１及び第２のデータラインと、
前記特定のカラムアドレスに応答して、シングルデータ転送モードでは、前記コア部の第１又は第２のグローバルデータラインと前記第１のデータラインとの間のデータ伝送を制御し、ダブルデータ転送モードでは、前記コア部の第１及び第２のグローバルデータラインと前記第１及び第２のデータラインとのそれぞれの間のデータ伝送を制御する伝送部と、
シングルデータ転送モードでは、前記第１のデータラインのデータを外部に伝送し、外部から入力されるデータを前記外部クロック信号の立ち上がり端部に応答して、前記第１のデータラインに伝送し、ダブルデータ転送モードでは、前記第１及び第２のデータラインのデータを順次データに変形して外部に伝送し、外部から順次入力されるデータを前記外部クロック信号の立ち上がり端部及び立ち下がり端部のそれぞれに応答して、交互に前記第１又は第２のデータラインに伝送する入出力制御部とを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記コア部は、シングルデータ転送モードでは、前記特定のカラムアドレスを含む一群のカラムアドレスに応答し、前記半導体メモリ装置のカラムを選択する一方、ダブルデータ転送モードでは、前記特定のアドレスを除いた前記一群のカラムアドレスに応答し、前記半導体メモリ装置のカラムを選択するカラムデコーダを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記カラムデコーダは、
シングルデータ転送モードでは、前記特定のカラムアドレスに応答する一方、
ダブルデータ転送モードでは、前記特定のカラムアドレスに応答しない特定アドレス応答部と、
前記特定アドレス応答部の出力信号及び前記特定のカラムアドレスを除いた残余一群のカラムアドレスに応答し、前記半導体メモリ装置のカラムを選択するカラム選択信号を生じるカラム選択部とを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記伝送部は、
シングルデータ転送モードでは、所定の特定カラムアドレスの第１の論理状態に応答し、前記コア部の第１のデータを前記第１のデータラインに伝送する一方、ダブルデータ転送モードでは、前記コア部の第１のデータを前記特定カラムアドレスの第１の論理状態に応答して前記第１のデータラインに、第２の論理状態に応答して前記第２のデータラインに伝送する第１出力伝送回路と、
シングルデータ転送モードでは、前記特定カラムアドレスの第２の論理状態に応答し、前記コア部の第２のデータを前記第１のデータラインに伝送する一方、ダブルデータ転送モードでは、前記コア部の第２のデータを前記特定カラムアドレスの第１の論理状態に応答して前記第２のデータラインに、第２の論理状態に応答して前記第１のデータラインに伝送する第２出力伝送回路と、
シングルデータ転送モードまたはダブルデータ転送モードでは、前記第１のデータラインのデータを、前記特定カラムアドレスの第１の論理状態に応答して前記第１のグローバルデータラインに、第２の論理状態に応答して前記第２のグローバルデータラインに伝送する第１入力ドライバーと、
ダブルデータ転送モードでは、前記特定カラムアドレスの第２の論理状態に応答して、前記第２のデータラインのデータを前記第１のグローバルデータラインに、前記特定カラムアドレスの第１の論理状態に応答して、前記第２のデータラインのデータを前記第２のグローバルデータラインに伝送する一方、シングルデータ転送モードではデータを伝送しない第２入力ドライバーとを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１出力伝送回路は、
前記特定カラムアドレスの第１の論理状態に応答し、前記コア部の第１のデータを前記第１のデータラインに伝送するノーマル伝送部と、
ダブルデータ転送モードでは、前記特定カラムアドレスの第２の論理状態に応答し、前記コア部の第１のデータを前記第２のデータラインに伝送する一方、シングルデータ転送モードでは前記第１のデータを伝送しない選択伝送部とを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第２出力伝送回路は、
前記特定カラムアドレスの第２の論理状態に応答し、前記コア部の第２のデータを前記第１のデータラインに伝送するノーマル伝送部と、
ダブルデータ転送モードでは前記特定カラムアドレスの第１の論理状態に応答し、前記コア部の第２のデータを前記第２のデータラインに伝送する一方、シングルデータ転送モードでは前記第２のデータを伝送しない選択伝送部とを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記第１入力ドライバーは、
前記特定カラムアドレスの第１の論理状態に応答し、前記第１のデータラインのデータを前記第１のグローバルデータラインに伝送する第１の入力部と、
前記特定カラムアドレスの第２の論理状態に応答し、前記第１のデータラインのデータを前記第２のグローバルデータラインに伝送する第２の入力部とを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項８】
前記第２入力ドライバーは、
ダブルデータ転送モードで前記特定カラムアドレスの第２の論理状態に応答し、前記第２のデータラインのデータを前記第１のグローバルデータラインに伝送する一方、シングルデータ転送モードでは前記第２のデータラインのデータを伝送しない第１の入力部と、
ダブルデータ転送モードで前記特定カラムアドレスの第１の論理状態に応答し、前記第２のデータラインのデータを前記第２のグローバルデータラインに伝送する一方、シングルデータ転送モードでは前記第２のデータラインのデータを伝送しない第２の入力部とを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項９】
前記入出力制御部は、
シングルデータ転送モードでは、前記第１のデータラインのデータを前記外部クロックに同期して最終的に外部へ出力する一方、ダブルデータ転送モードでは、前記第１のデータライン及び第２のデータラインのデータを前記外部クロックの立ち上がり端部及び立ち下がり端部に応答して順次出力する出力マルチプレクサと、
シングルデータ転送モードでは、外部から入力されるデータを前記外部クロックに同期して最終的に前記第１のデータラインに伝送する一方、ダブルデータ転送モードでは、外部から入力される第１及び第２の入力データを前記外部クロックの立ち上がり端部及び立ち下がり端部に応答して前記第１のデータライン及び第２のデータラインにそれぞれ伝送する入力マルチプレクサとを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記出力マルチプレクサは、
シングルデータ転送モード及びダブルデータ転送モードで、前記外部クロックの立ち上がり端部に応答し、前記第１のデータラインのデータを最終的に外部へ出力するノーマル出力マルチプレクサ部と、
ダブルデータ転送モードで、前記外部クロックの立ち下がり端部に応答し、前記第２のデータラインのデータを最終的に外部へ出力する選択出力マルチプレクサ部とを備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記入力マルチプレクサは、
シングルデータ転送モードで前記外部クロックに同期し、外部から入力されるデータを最終的に前記第１のデータラインに伝送する第１の伝送部と、
ダブルデータ転送モードで前記外部クロックの立ち上がり端部及び立ち下がり端部に応答し、前記第１の入力データ及び第２の入力データを前記第１のデータライン及び第２のデータラインにそれぞれ伝送する第２の伝送部とを備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
シングルデータ転送モードまたはダブルデータ転送モードのうちいずれか一方を選択するモード選択信号を生じるモード選択信号部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
前記モード選択信号部は、
ソースが、電源電圧または接地電圧のうちいずれか一方に電気的に連結されるMOSトランジスタと、
第１の端子は前記電源電圧または接地電圧のうちいずれか他方に電気的に連結され、第２の端子は前記MOSトランジスタのドレインと電気的に連結され、最終的に前記モード選択信号を出力し、外部で切断可能なヒューズとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
半導体メモリ装置のデコーダであって、
所定のモード選択信号に基づき特定アドレスの応答有無が決まる特定アドレス応答部であって、シングルデータ転送モードでは、前記特定アドレスの有無を出力信号に出力し、ダブルデータ転送モードでは、前記特定アドレスの有無に関係なく出力信号を所定レベルに維持する特定アドレス応答部と、
シングルデータ転送モードでは、前記特定アドレス応答部からの前記特定アドレスの有無に対応する出力信号及び前記特定アドレスを除いた一群のカラムアドレスに応答し、前記半導体メモリ装置のローまたはカラムを選択する選択信号を生じ、ダブルデータ転送モードでは、前記特定アドレス応答部からの前記特定アドレスの有無に関係なく所定レベルに維持された出力信号及び前記特定アドレスを除いた一群のカラムアドレスに応答し、前記半導体メモリ装置のローまたはカラムを選択する選択信号を生じる選択信号発生部とを備えることを特徴とするデコーダ。
【請求項１５】
１つの入力データを第１または第２のデータラインに出力する出力伝送回路であって、
特定アドレスの第１の論理状態に応答し、前記入力データを前記第１のデータラインに伝送するノーマル伝送部と、
ダブルデータ転送モードでは、前記特定アドレスの第２の論理状態に応答し、入力データを前記第２のデータラインに伝送する一方、シングルデータ転送モードでは、前記入力データを伝送しない選択伝送部とを備えることを特徴とする出力伝送回路。
【請求項１６】
前記選択伝送部は、
ダブルデータ転送モードで前記特定アドレスの第２の論理状態に応答し、その出力が活性化するモード選択部と、
前記モード選択部の出力が活性化するとき、前記入力データを前記第２のデータラインに伝送する選択データ伝送部とを備えることを特徴とする請求項１５に記載の出力伝送回路。
【請求項１７】
１つの入力データを第１または第２のデータラインに出力する入力ドライバーであって、
ダブルデータ転送モードで、且つ、特定アドレスがイネーブルされるときに、前記入力データを第１のデータラインに伝送する第１の入力部と、
前記ダブルデータ転送モードで、且つ、前記特定アドレスの反転信号がイネーブルされるときに、前記入力データを第２のデータラインに伝送する第２の入力部とを備えることを特徴とする入力ドライバー。
【請求項１８】
前記第１の入力部は、
前記ダブルデータ転送モードで、且つ、前記特定アドレスがイネーブルされるときに、その出力信号がイネーブルされる第１の制御部と、
前記第１の制御部の出力信号がイネーブルされる時に、前記入力データを第１のデータラインに伝送する第１のデータ伝送部とを備えることを特徴とする請求項１７に記載の入力ドライバー。
【請求項１９】
前記第２の入力部は、
前記ダブルデータ転送モードで、且つ、前記特定アドレスの反転信号がイネーブルされる時に、その出力信号がイネーブルされる第２の制御部と、
前記第２の制御部の出力信号がイネーブルされる時、前記入力データを第２のデータラインに伝送する第２のデータ伝送部とを備えることを特徴とする請求項１７に記載の入力ドライバー。
【請求項２０】
共通の入力線を介して入力される１つの入力データまたは順次入力される第１及び第２の入力データを外部クロックに同期して、第１または第２のデータラインに出力する入力マルチプレクサであって、
シングルデータ転送モードでは、前記外部クロックに同期された第１のクロック信号に同期して、前記入力データを前記第１のデータラインに伝送する第１の伝送部と、
ダブルデータ転送モードでは、前記外部クロックの立ち上がり端部に同期された第１のクロック信号及び前記外部クロックの立ち下がり端部に同期された第２のクロック信号に同期して、前記第１及び第２の入力データを前記第１及び第２のデータラインに伝送する第２の伝送部とを備えることを特徴とする入力マルチプレクサ。
【請求項２１】
前記第２の伝送部は、
ダブルデータ転送モードで前記外部クロックの立ち上がり端部に同期された第１のクロック信号に同期し、前記第１の入力データを伝送してラッチする伝送ラッチ部と、
ダブルデータ転送モードで前記外部クロックの立ち下がり端部に同期された第２のクロック信号に同期し、前記伝送ラッチ部の出力信号及び前記第２の入力データを前記第１及び第２のデータラインに伝送する出力伝送部とを備えることを特徴とする請求項２０に記載の入力マルチプレクサ。
【請求項２２】
第１及び第２のデータラインを介して入力される第１及び第２のデータを外部クロックに同期して、共通出力線に出力する出力マルチプレクサであって、
シングルデータ転送モードまたはダブルデータ転送モードで前記外部クロックの立ち上がり端部に同期し、シングルデータ転送モードでは、前記第１のデータラインを介して入力される前記第１のデータを前記共通出力線に伝送し、ダブルデータ転送モードでは、前記第１のデータラインを介して入力される前記第１のデータを前記共通出力線に伝送するノーマル出力マルチプレクサ部と、
ダブルデータ転送モードで、前記ノーマル出力マルチプレクサ部が前記第１のデータを前記共通出力線に伝送した同じ外部クロックの立ち下がり端部に同期し、前記第２のデータラインを介して入力される前記第２のデータを前記共通出力線に伝送する選択出力マルチプレクサ部とを備えることを特徴とする出力マルチプレクサ。
【請求項２３】
前記ノーマル出力マルチプレクサ部は、
前記シングルデータ転送モードまたは前記ダブルデータ転送モードで前記外部クロックの立ち上がり端部に同期し活性化する制御信号発生部と、
前記制御信号発生部の出力信号に応答して、前記第１のデータを最終的に前記共通出力線に伝送する伝送ゲートとを備えることを特徴とする請求項２２に記載の出力マルチプレクサ。
【請求項２４】
前記選択出力マルチプレクサ部は、
前記ダブルデータ転送モードで前記外部クロックの立ち下がり端部に同期し活性化する制御信号発生部と、
前記制御信号発生部の出力信号に応答して、前記第２のデータを最終的に前記共通出力線に伝送する伝送ゲートとを備えることを特徴とする請求項２２に記載の出力マルチプレクサ。
【請求項２５】
ロー及びカラムに配列される複数のメモリセルアレイを有し、外部クロックに同期して動作する半導体メモリ装置において、
シングルデータ転送モードでは、一群のカラムアドレスにより、第１のデータを第１のグローバルデータラインを介して、又は、第２のデータを第２のグローバルデータラインを介して、第１のデータラインと接続し、読み出し処理は、前記第１のデータラインのデータを外部に伝送し、書込み処理は、外部から入力されるデータを前記外部クロック信号の立ち上がり端部に応答して、前記第１のデータラインに伝送して、前記メモリセルとデータの入出力を行い、
ダブルデータ転送モードでは、特定のカラムアドレスを除いた残余の前記一群のカラムアドレスにより、第１のデータを第１のグローバルデータラインを介して、且つ、第２のデータを第２のグローバルデータラインを介して、第１及び第２のいずれかのデータラインと接続し、読み出し処理は、前記第１及び第２のデータラインのデータを順次データに変形して外部に伝送し、書込み処理は、外部から順次入力されるデータを前記外部クロック信号の立ち上がり端部及び立ち下がり端部のそれぞれに応答して、交互に前記第１又は第２のデータラインに伝送することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、シングルデータ転送（SINGLE  DATA  RATE、以下SDRと称する）モードとダブルデータ転送（DOUBLE  DATA  RATE、以下DDRと称する）モードとを兼ね備える半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、コンピュータシステムは、与えられた作業に対する指令を実行するための中央処理装置（CPU）と、CPUが要求するデータ、プログラムなどを保存するための主メモリとを有している。したがって、コンピュータシステムの性能向上のためには、CPUの動作速度を速めることと、CPUが待機時間なしに動作し、主メモリへのアクセス時間を可能なかぎり短くすることが求められる。この要求に応えて、システムクロックに制御されて動作し、主メモリへのアクセス時間が非常に短い同期式DRAM（SDRAM）が出現するようになった。
【０００３】
通常SDRAMは、システムクロックの遷移により生じるパルス信号に応答して動作が制御される。システムクロックの遷移によるパルス信号の発生方式は、SDRモードとDDRモードとに類別される。SDRモードは、システムクロックが"ハイ（HIGH）からロー（LOW）へ"あるいは"ローからハイへ"の内いずれか一方向の遷移に対してのみパルス信号を生じ、DRAM素子を動作せしめる方式である。一方、DDRモードは、システムクロックが"ハイからローへ"あるいは"ローからハイへ"の両方向の遷移に対して共にパルス信号を生じ、DRAM素子を動作せしめる方式である。
【０００４】
DDRモードでは倍の周期でデータの出力あるいは入力動作が行われるため、広範な動作可能な周波数帯域（BAND  WIDTH）特性を有する。したがって、DDRモードは超高速SDRAMを実現する上で非常に有効である。しかし、DDRモードをチップ上に実現するには、設計面積が増加するなどの問題が伴う。すなわち、まずDDRモードはSDRモードに比べ２倍のデータを入出力するので、データラインの数が２倍となる。従って、チップサイズの増加は必然的である。そして、DDRモードでは、SDRモードに比べて入力及び出力時にデータとクロック間のセットアップ時間（set-up  time）やデータ保持時間（hold  time）が大幅に短縮するので、外部クロックを遅延させる補助回路が必須である。これらもメモリチップサイズを大きくする要因になる。そこで、通常の設計方式においては、特に超高速システムに使用されるメモリ素子に関してはDDRモードを採用する反面、そうでないメモリ素子に関してはSDRモードを採用している。
【０００５】
【発明が解決しようとする課題】
ところが、従来より、DDRモード及びSDRモードを採択する半導体メモリ装置を、オプション（OPTION）方式を用いず、別々の素子として製品の製造工程を進めるために、生産性の面では効率が劣化し、生産コストが上がるといった問題があった。
【０００６】
そこで、本発明の目的は、SDRモード及びDDRモードの両方に適用可能な半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記本発明の目的を達成するために、本発明は下記の如き特徴を有する。
【０００８】
第１に、本発明の半導体メモリ装置は、ロー及びカラムに配列される複数のメモリセルアレイを有し、外部クロックに同期して動作する半導体メモリ装置において、シングルデータ転送モードでは、一群のカラムアドレスにより、第１のデータを第１のグローバルデータラインを介して、又は、第２のデータを第２のグローバルデータラインを介して、前記メモリセルとデータの入出力を行い、ダブルデータ転送モードでは、特定のカラムアドレスを除いた残余の前記一群のカラムアドレスにより、第１のデータを第１のグローバルデータラインを介して、且つ、第２のデータを第２のグローバルデータラインを介して、前記メモリセルと入出力を行なうコア部と、外部とデータの入出力を行なう第１及び第２のデータラインと、前記特定のカラムアドレスに応答して、シングルデータ転送モードでは、前記コア部の第１又は第２のグローバルデータラインと前記第１のデータラインとの間のデータ伝送を制御し、ダブルデータ転送モードでは、前記コア部の第１及び第２のグローバルデータラインと前記第１及び第２のデータラインとのそれぞれの間のデータ伝送を制御する伝送部と、シングルデータ転送モードでは、前記第１のデータラインのデータを外部に伝送し、外部から入力されるデータを前記外部クロック信号の立ち上がり端部に応答して、前記第１のデータラインに伝送し、ダブルデータ転送モードでは、前記第１及び第２のデータラインのデータを順次データに変形して外部に伝送し、外部から順次入力されるデータを前記外部クロック信号の立ち上がり端部及び立ち下がり端部のそれぞれに応答して、交互に前記第１又は第２のデータラインに伝送する入出力制御部とを備えることを特徴とする。
【０００９】
第２に、本発明の半導体メモリ装置のデコーダは、半導体メモリ装置のデコーダであって、所定のモード選択信号に基づき特定アドレスの応答有無が決まる特定アドレス応答部であって、シングルデータ転送モードでは、前記特定アドレスの有無を出力信号に出力し、ダブルデータ転送モードでは、前記特定アドレスの有無に関係なく出力信号を所定レベルに維持する特定アドレス応答部と、シングルデータ転送モードでは、前記特定アドレス応答部からの前記特定アドレスの有無に対応する出力信号及び前記特定アドレスを除いた一群のカラムアドレスに応答し、前記半導体メモリ装置のローまたはカラムを選択する選択信号を生じ、ダブルデータ転送モードでは、前記特定アドレス応答部からの前記特定アドレスの有無に関係なく所定レベルに維持された出力信号及び前記特定アドレスを除いた一群のカラムアドレスに応答し、前記半導体メモリ装置のローまたはカラムを選択する選択信号を生じる選択信号発生部とを備えることを特徴とする。
【００１０】
第３に、本発明の出力伝送回路は、１つの入力データを第１または第２のデータラインに出力する出力伝送回路であって、特定アドレスの第１の論理状態に応答し、前記入力データを前記第１のデータラインに伝送するノーマル伝送部と、ダブルデータ転送モードでは、前記特定アドレスの第２の論理状態に応答し、入力データを前記第２のデータラインに伝送する一方、シングルデータ転送モードでは、前記入力データを伝送しない選択伝送部とを備えることを特徴とする。
【００１１】
第４に、本発明の入力ドライバーは、１つの入力データを第１または第２のデータラインに出力する入力ドライバーであって、ダブルデータ転送モードで、且つ、特定アドレスがイネーブルされるときに、前記入力データを第１のデータラインに伝送する第１の入力部と、前記ダブルデータ転送モードで、且つ、前記特定アドレスの反転信号がイネーブルされるときに、前記入力データを第２のデータラインに伝送する第２の入力部とを備えることを特徴とする。
【００１２】
第５に、本発明の入力マルチプレクサは、共通の入力線を介して入力される１つの入力データまたは順次入力される第１及び第２の入力データを外部クロックに同期して、第１または第２のデータラインに出力する入力マルチプレクサであって、シングルデータ転送モードでは、前記外部クロックに同期された第１のクロック信号に同期して、前記入力データを前記第１のデータラインに伝送する第１の伝送部と、ダブルデータ転送モードでは、前記外部クロックの立ち上がり端部に同期された第１のクロック信号及び前記外部クロックの立ち下がり端部に同期された第２のクロック信号に同期して、前記第１及び第２の入力データを前記第１及び第２のデータラインに伝送する第２の伝送部とを備えることを特徴とする。
【００１３】
第６に、本発明の出力マルチプレクサは、第１及び第２のデータラインを介して入力される第１及び第２のデータを外部クロックに同期して、共通出力線に出力する出力マルチプレクサであって、シングルデータ転送モードまたはダブルデータ転送モードで前記外部クロックの立ち上がり端部に同期し、シングルデータ転送モードでは、前記第１のデータラインを介して入力される前記第１のデータを前記共通出力線に伝送し、ダブルデータ転送モードでは、前記第１のデータラインを介して入力される前記第１のデータを前記共通出力線に伝送するノーマル出力マルチプレクサ部と、ダブルデータ転送モードで、前記ノーマル出力マルチプレクサ部が前記第１のデータを前記共通出力線に伝送した同じ外部クロックの立ち下がり端部に同期し、前記第２のデータラインを介して入力される前記第２のデータを前記共通出力線に伝送する選択出力マルチプレクサ部とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付した図面に基づき詳細に説明する。しかし、本発明の実施の形態は種々の相異なる形態に変形でき、本発明の範囲が下記の実施の形態に限定されるものと解釈することはできない。以下に説明する実施の形態は、当業界において通常の知識を有した者に対して、本発明をさらに完全に説明するために提供されるものに過ぎない。
【００１５】
１．データパス
図１は、本実施の形態の汎用データ転送モードを備えた半導体メモリ装置のデータパスを概略的に示す図面であって、特定の場合のデータパスを表す。図１では、説明の簡便性のために、一本のカラム選択ラインが選択され、一本のカラム選択ラインには一本のビットライン対が対応する構造を例に取って説明する。
【００１６】
本実施の形態では、特定カラムアドレスCAiが"ロー"状態の時には、第１のメモリセルアレイ117のカラム選択ラインであるCSLFが"アクティブ"される一方、特定カラムアドレスCAiが"ハイ"状態の時には、第２のメモリセルアレイ119のカラム選択ラインであるCSLSが"アクティブ"される場合である。すなわち、SDRモード動作においては、外部カラムアドレスによりCSLFもしくはCSLSが選択され、DDRモードでは、外部カラムアドレスによりCSLF及びCSLSが選択される。ここで、SDRモードあるいはDDRモードかを選択する信号はモード選択信号PSDRである。つまり、前記PSDRが"ハイ"の時にはSDRモードが選択され、前記PSDRが"ロー"の時にはDDRモードが選択される。
【００１７】
図１を参照すれば、本実施の形態の半導体メモリ装置は、コア部101、第１及び第２のデータラインDIOF、DIOS、伝送部103、及び入出力制御部105を備える。説明への便宜上、前記特定カラムアドレスCAiが"ロー"の場合を一例に、前記コア部101及び前記伝送部103の動作を説明すれば、以下の通りである。
【００１８】
前記コア部101は、SDRモードで前記カラム選択信号CSLFが活性化するによって、ローカルデータラインLIOF及びグローバルデータラインGIOFから形成されるデータパスを介しデータの入出力が行われる。前記コア部101は、DDRモードでは前記カラム選択信号CSLF及びカラム選択信号CSLSが選択される。前記カラム選択信号CSLFが選択されデータの入出力が行われるのはSDRモードと同様である。そして、前記カラム選択信号CSLSが活性化するによって、ローカルデータラインLIOS及びグローバルデータラインGIOSから形成されるデータパスを介しデータの入出力が行われる。したがって、DDRモードでは２つのデータが入出力される。
【００１９】
前記伝送部103は、特定カラムアドレスCAiに応答して、前記コア部101と前記第１及び第２のデータラインDIOF、DIOSとの間のデータ伝送を制御する。前記伝送部103は、SDRモードの出力モードでは、前記GIOFのデータを第１出力伝送回路107を介して第１のデータラインDIOFに伝送する。そして、前記伝送部103は、SDRモードの入力モードでは、前記第１のデータラインDIOFのデータを第１入力ドライバー111を介して前記コア部101のメモリセルに保存する。
【００２０】
前記伝送部103は、DDRモードの出力モードでは、前記GIOFのデータを第１出力伝送回路107を介して第１のデータラインDIOFに伝送するが、これはSDRモードの出力モードと同様である。また、前記伝送部103は、DDRモードの出力モードでは、GIOSのデータを第２出力伝送回路109を介して第２のデータラインDIOSに伝送される。前記伝送部103は、DDRモードの入力モードでは、前記第１のデータラインDIOFのデータを第１入力ドライバー111を介してGIOFに伝送し、最終的に前記コア部101のメモリセルへ保存される。そして、前記伝送部103は、DDRモードの入力モードでは、前記第２のデータラインDIOSのデータを第２入力ドライバー113を介してGIOSに伝送し、最終的に前記コア部101のメモリセルへ保存される。
【００２１】
前記入出力制御部105は、DDRモードの出力モードでは、前記第１及び第２のデータラインDIOF、DIOSのデータを順次データに変形し、外部へ伝送する。また、前記入出力制御部105は、DDRモードの入力モードでは、外部から順次入力されるデータを前記第１及び第２のデータラインDIOF、DIOSに伝送する。
【００２２】
尚、前記特定カラムアドレスCAiが"ハイ"の場合の前記コア部101及び前記伝送部103の動作は、以下の前記コア部101及び前記伝送部103の詳細な構成及び動作の説明から明らかなので、ここでは重複を省く。
【００２３】
２．PSDR発生部
図２は、モード選択信号PSDR発生部の例を示す図面である。
【００２４】
本実施の形態ではMOSトランジスタ201とヒューズ203とを備える。前記MOSトランジスタ201は、ソースが接地電圧VSSに電気的に連結されるNMOSトランジスタである。そして、前記MOSトランジスタ201のゲートには電源電圧VCCが印加され、常に"ターンオン"になる。さらに、前記ヒューズ203は、第１の端子は前記電源電圧VCCに電気的に連結され、第２の端子は前記MOSトランジスタ201のドレインと電気的に連結され、最終的に前記モード選択信号PSDRを出力する。なお、前記ヒューズ203は、外部から切断可能である。したがって、前記ヒューズを切断しない場合には、前記PSDRが"ハイ"状態になり、SDRモードが選択される。一方、前記ヒューズを切断する場合には、前記PSDRが"ロー"の状態になり、DDRモードが選択される。本実施の形態ではNMOSトランジスタ及びヒューズでモード選択信号部を構成しているが、PMOSトランジスタ及びヒューズでも構成可能であることは当業者にとって明らかであり、図２の回路に限定されない。
【００２５】
図１において前記コア部101はカラムデコーダブロック115を有する。前記カラムデコーダブロック115は、SDRモードでは前記特定カラムアドレスCAiを含む一群のカラムアドレスに応答し、前記半導体メモリ装置のカラムを選択する。そして、前記カラムデコーダブロック115は、DDRモードでは前記特定アドレスCAiを除いた前記一群のカラムアドレスに応答して、前記半導体メモリ装置のカラムを選択する。
【００２６】
３．カラムデコーダ
図３は、図１のカラムデコーダブロック115のうち、第１のメモリセルアレイ117に対応するカラムデコーダ300を示す図面である。
【００２７】
図３を参照すれば、前記カラムデコーダ300は、特定アドレス応答部301及びカラム選択部303を備える。前記特定アドレス応答部301は、SDRモード、すなわち、PSDRが"ハイ"の時には、前記特定カラムアドレスCAiの第１の論理状態に応答する。図３の実施の形態は前記CAiが"ロー"のとき（すなわち、／CAiが"ハイ"の時）、出力端N302の信号が"ハイ"に活性化される。そして、前記特定アドレス応答部301は、DDRモード、すなわち、PSDRが"ロー"の時には前記／CAiに応答しない。つまり、前記／CAiの論理状態と無関係に出力端N302の信号は"ハイ"になる。
【００２８】
前記カラム選択部303は、前記特定アドレス応答部301の出力N302信号及び前記特定カラムアドレスCAiを除いた残余の一群のカラムアドレスCAj、CAk、CAlに応答して、前記半導体メモリ装置のカラムを選択するカラム選択信号CSLFを生じる。図３の実施の形態につき説明すれば、以下の通りである。前記特定アドレス応答部301の出力N302信号が"ハイ"の時、前記CAj、CAk、CAlが"ハイ"の状態を有する場合に、前記カラム選択信号CSLFが"ハイ"になり、１つのカラムを選択する。
【００２９】
図４は、図１のカラムデコーダブロック115の第２のメモリセルアレイ119のカラムデコーダ400の例を示す図面である。
【００３０】
図４のカラムデコーダ400は、図３のカラムデコーダ300とほぼ同一の構造になっている。但し、特定アドレス応答部401は、SDRモードで前記CAiが"ハイ"の時に、その出力が"ハイ"になる。また前記カラムデコーダ400の出力信号CSLSは、前記第２のメモリセルアレイ119のカラムを選択する。
【００３１】
図１の前記伝送部103は、第１及び第２出力伝送回路107、109と第１及び第１入力ドライバー111、113とを備える。前記第１出力伝送回路107は、SDRモードでは、前記CAiの第１の論理状態に応答して、前記GIOFのデータを前記第１のデータラインDIOFに伝送する。本実施の形態において前記CAiの第１の論理状態は"ロー"状態を表す。そして、前記第１出力伝送回路107は、DDRモードでは、前記コア部101のGIOFのデータを前記CAiの第１の論理状態に応答して前記DIOFへ、第２の論理状態に応答して前記DIOSへ伝送する。本実施の形態において前記CAiの第２の論理状態は"ハイ"の状態を表す。
【００３２】
そして、前記第２出力伝送回路109は、SDRモードでは、前記CAiの第２の論理状態に応答して前記コア部101のGIOSのデータを前記DIOFに伝送する。また、前記第２出力伝送回路109は、DDRモードでは、前記コア部101のGIOSのデータを前記CAiの第２の論理状態に応答して前記DIOFに、第１の論理状態に応答して前記DIOSに伝送する。
【００３３】
さらに、前記第１入力ドライバー111は、SDRモードもしくはDDRモードでは、前記DIOFのデータを前記CAiの第１の論理状態に応答して前記GIOFに、第２の論理状態に応答して前記GIOSに伝送する。前記第２入力ドライバー113は、DDRモードでは前記CAiの第２の論理状態に応答して前記DIOSのデータを前記GIOFに、前記CAiの第１の論理状態に応答して前記DIOSのデータを前記GIOSに伝送する。そして、前記第2入力ドライバー111は、SDRモードではデータを伝送しない。
【００３４】
４．出力伝送回路
図５は、図１の第１出力伝送回路107の例を示す図面である。図５を参照して前記第１出力伝送回路107を具体的に説明すれば、以下の通りである。
【００３５】
前記第１出力伝送回路107は、ノーマル伝送部501及び選択伝送部503を備える。前記ノーマル伝送部501は、前記CAiの"ロー"状態に応答して前記GIOFのデータを前記DIOFに伝送する。すなわち、前記CAiの反転信号の／CAiが"ハイ"になると、前記／CAiの遅延信号／CADiが"ハイ"になる。このとき、前記GIOFが"ハイ"レベルであれば、PMOSトランジスタ509が"ターンオン"になり、前記DIOFは"ハイ"になる。そして、前記GIOFが"ロー"レベルであれば、NMOSトランジスタ511が"ターンオン"になり、前記DIOFは"ロー"になる。
【００３６】
また、前記選択伝送部503は、DDRモードでは前記CAiの"ハイ"状態に応答して、前記GIOFのデータを前記DIOSに伝送する。すなわち、前記CAiが"ハイ"になると、前記CAiの遅延信号CADiが"ハイ"になる。このとき、前記GIOFが"ハイ"レベルであれば、PMOSトランジスタ513が"ターンオン"になり、前記DIOSは"ハイ"になる。なお、前記GIOFが"ロー"レベルであれば、NMOSトランジスタ515が"ターンオン"になり、前記DIOSは"ロー"になる。そして前記GIOFが"ロー"レベルであれば、前記NMOSトランジスタ515はSDRモードで"ターンオフ"になる。
【００３７】
したがって、前記PSDRが"ハイ"レベルで、且つ前記CAiが"ロー"のとき、前記GIOFのデータは第１のデータラインDIOFに伝送される。そして、前記PSDRが"ロー"レベルで、且つ前記CAiが"ロー"のとき、前記GIOFのデータは第１のデータラインDIOFに伝送される。前記PSDRが"ロー"レベルで、且つ前記CAiが"ハイ"のとき、前記GIOFのデータは第２のデータラインDIOSに伝送される。
【００３８】
前記選択伝送部503は、モード選択部505及び選択データ伝送部507を備える。前記モード選択部505は、PSDR及びCAiの遅延信号であるCADiを入力信号とする。SDRモード、すなわち、前記PSDRが"ロー"のとき、前記CAiが"ハイ"になると、前記モード選択部505の出力N506信号が"ハイ"に活性化される。そして、前記選択データ伝送部507は、前記モード選択部505の出力N506信号が"ハイ"に活性化されると、前記GIOFのデータを前記第２のデータラインDIOSに伝送する。
【００３９】
図６は、図１の第２出力伝送回路109の例を示す図面である。これを参照して前記第２出力伝送回路109を具体的に説明すれば、以下の通りである。
【００４０】
前記第２出力伝送回路109は、ノーマル伝送部601及び選択伝送部603を備える。前記ノーマル伝送部601は、前記CAiの"ハイ"に応答して前記GIOSのデータを前記DIOFに伝送する。すなわち、前記CAiが"ハイ"になると、前記CAiの遅延信号CADiが"ハイ"になる。このとき、前記GIOSが"ハイ"レベルであれば、PMOSトランジスタ609が"ターンオン"になり、前記DIOFは"ハイ"になる。そして、前記GIOSが"ロー"レベルであれば、NMOSトランジスタ611が"ターンオン"になり、前記DIOFは"ロー"になる。
【００４１】
また、前記選択伝送部603は、DDRモードでは前記CAiの"ロー"状態に応答して、前記GIOSのデータを前記DIOSに伝送する。すなわち、前記／CAiが"ハイ"になると、前記CADiが"ハイ"になる。このとき、前記GIOSが"ハイ"レベルであれば、PMOSトランジスタ613が"ターンオン"になり、前記DIOSは"ハイ"になる。なお、前記GIOSが"ロー"レベルであれば、NMOSトランジスタ615が"ターンオン"になり、前記DIOSは"ロー"になる。そして、前記選択伝送部603は、SDRモードではデータを伝送しない。
【００４２】
したがって、前記PSDRが"ハイ"レベルで、且つ前記CAiが"ハイ"のとき、前記GIOSのデータは第１のデータラインDIOFに伝送される。また、前記PSDRが"ロー"レベルで、且つ前記CAiが"ハイ"のとき、前記GIOSのデータは第１のデータラインDIOFに伝送される。前記PSDRが"ロー"レベルで、且つ前記CAiが"ロー"のとき、前記GIOSのデータは第２のデータラインDIOSに伝送される。
【００４３】
前記選択伝送部603は、モード選択部605及び選択データ伝送部607を備える。前記モード選択部605は、PSDR及び／CAiの遅延信号である／CADiを入力信号とする。SDRモード、すなわち、前記PSDRが"ロー"のとき、前記／CAiが"ハイ"になると、前記モード選択部605の出力N606信号が"ハイ"に活性化される。そして、前記選択データ伝送部607は、前記モード選択部605の出力N606信号が"ハイ"に活性化されると、前記GIOSのデータを前記第２のデータラインDIOSに伝送する。
【００４４】
５．入力ドライバー
図７は、図１の第１入力ドライバー111の例を示す図面である。
【００４５】
図７を参照すれば、前記第１入力ドライバー111は、第１の入力部701及び第２の入力部703を備える。前記第１の入力部701は、前記CAiの第１の論理状態に応答して、前記DIOFのデータを前記GIOFに伝送する。すなわち、前記／CAiが"ハイ"で、且つ前記DIOFが"ハイ"レベルであれば、PMOSトランジスタ705が"ターンオン"になり、前記GIOFは"ハイ"になる。そして、前記／CAiが"ハイ"で、且つ前記DIOFが"ロー"レベルであれば、NMOSトランジスタ707が"ターンオン"になり、前記GIOFは"ロー"になる。前記第２の入力部703は、前記CAiの第２の論理状態に応答して、前記DIOFのデータを前記GIOSに伝送する。すなわち、前記CAiが"ハイ"で、且つ前記DIOFが"ハイ"レベルであれば、PMOSトランジスタ709が"ターンオン"になり、前記GIOSは"ハイ"になる。そして、前記CAiが"ハイ"で、且つ前記DIOFが"ロー"レベルであれば、NMOSトランジスタ711が"ターンオン"になり、前記GIOSは"ロー"になる。
【００４６】
図８は、図１の第２入力ドライバー113の例を示す図面である。
【００４７】
図８を参照すれば、前記第２入力ドライバー113は、第１の入力部801及び第２の入力部803を備える。前記第１の入力部801は、DDRモードで前記CAiの第２の論理状態に応答し、前記DIOSのデータを前記GIOFに伝送する一方、SDRモードでは前記DIOSのデータを伝送しない。前記第１の入力部801は、第１の制御部805及び第１のデータ伝送部807を有する。前記第１の制御部805は、DDRモードでCAiが"ハイ"のとき、その出力N806信号が"ハイ"になる。そして、第１のデータ伝送部807は、前記第１の制御部805の出力N806信号が"ハイ"にイネーブルされるとき、前記DIOSのデータを前記GIOFに伝送する。すなわち、前記PSDRが"ロー"であり、前記CAiが"ハイ"で、前記DIOSが"ハイ"レベルであれば、PMOSトランジスタ809が"ターンオン"になり、前記GIOFは"ハイ"になる。そして、前記PSDRが"ロー"であり、前記CAiが"ハイ"で、前記DIOSが"ロー"レベルであれば、NMOSトランジスタ811が"ターンオン"になり、前記GIOFは"ロー"になる。
前記第２の入力部803は、DDRモードで前記CAiの第１の論理状態に応答し、前記DIOSのデータを前記GIOSに伝送する一方、SDRモードでは前記DIOSのデータを伝送しない。前記第２の入力部803は、第２の制御部813及び第２のデータ伝送部815を有する。前記第２の制御部813は、DDRモードで／CAiが"ハイ"のとき、その出力N814信号が"ハイ"になる。そして、第２のデータ伝送部815は、前記第２の制御部813の出力N814信号が"ハイ"にイネーブルされるとき、前記DIOSのデータを前記GIOSに伝送する。すなわち、前記PSDRが"ロー"であり、前記／CAiが"ハイ"で、前記DIOSが"ハイ"レベルであれば、PMOSトランジスタ817が"ターンオン"になり、前記GIOSは"ハイ"となる。そして、前記PSDRが"ロー"であり、前記／CAiが"ハイ"で、前記DIOSが"ロー"レベルであれば、NMOSトランジスタ819が"ターンオン"になり、前記GIOSは"ロー"となる。
さらに、前記PSDRが"ハイ"の場合には、前記PMOSトランジスタ809、817及び前記NMOSトランジスタ811、819がいずれも"ターンオフ"になり、前記DIOSのデータは前記GIOF及びGIOSに伝送されない。
【００４８】
６．入出力制御部
図１の入出力制御部105は、出力マルチプレクサ121及び入力マルチプレクサ123を備える。前記出力マルチプレクサ121は、SDRモードでは、前記DIOFのデータを前記外部クロックCLKに同期して最終的に外部へ出力する。そして、前記出力マルチプレクサ121は、DDRモードでは、前記DIOF及びDIOSのデータを前記外部クロックCLKの立ち上がり端部及び立ち下がり端部に応答して順次出力する。前記入力マルチプレクサ123は、SDRモードでは、外部から入力されるデータを前記外部クロックCLKに同期して前記DIOFに伝送する一方、DDRモードでは、外部から入力される第１及び第２の入力データを前記外部クロックCLKの立ち上り端部及び立ち下り端部に応答して、前記DIOF及びDIOSへそれぞれ伝送する。
【００４９】
図９は、図１の出力マルチプレクサ121の例を示す図面である。
【００５０】
図９を参照すれば、前記出力マルチプレクサ121は、ノーマル出力マルチプレクサ部901及び選択出力マルチプレクサ部903を備える。そして、前記ノーマル出力マルチプレクサ部901は、制御信号発生部907及び伝送ゲート909を備える。前記制御信号発生部907は、SDRモードで、つまり、PSDRが"ハイ"のときはCLKDQに同期し、その出力N908信号が"ロー"になる。前記CLKDQは、SDRモードで外部クロックCLKに同期して発生する信号である。そして、前記制御信号発生部907は、DDRモードで、つまり、PSDRが"ロー"のときはCLKDQFに同期し、その出力N908信号が"ロー"になる。前記CLKDQFは、DDRモードで外部クロックCLKの立ち上がり端部に同期して発生する信号である。また、前記伝送ゲート909は、前記制御信号発生部907の出力N908信号が"ロー"になるとき、前記DIOFのデータを伝送する。結局前記DIOFのデータは、SDRモードで外部クロックCLKに同期するか、あるいはDDRモードで外部クロックCLKの立ち上がり端部に同期して、前記DIOFのデータを最終的に外部のデータラインDOIへ伝送する。
【００５１】
さらに、前記選択出力マルチプレクサ部903は、制御信号発生部911及び伝送ゲート913を備える。前記制御信号発生部911は、DDRモードで、つまり、PSDRが"ロー"のときはCLKDQSに同期し、その出力N912信号が"ロー"になる。前記CLKDQSは、DDRモードで外部クロックCLKの立ち下がり端部に同期して発生する信号である。そして、前記伝送ゲート913は、前記制御信号発生部911の出力N912信号が"ロー"になるとき、前記DIOSのデータを伝送する。結局、前記DIOSのデータは、DDRモードで外部クロックCLKの立ち下がり端部に同期し、前記DIOSのデータを最終的に外部のデータラインDOIへ伝送する。また、前記ノーマル出力マルチプレクサ部901及び前記選択出力マルチプレクサ部903の共通出力端N910のレベルはバッファ905を介して前記DOIに出力される。
【００５２】
図１０は、図１の入力マルチプレクサ123の例を示す図面である。
【００５３】
図１０を参照すれば、前記入力マルチプレクサ121は、第１の伝送部1001及び第２の伝送部1003を備える。そして、前記第１の伝送部1001は、前記PSDRが"ハイ"で、且つPCLKが"ハイ"に活性化されるとき、外部入力データラインDIのデータを前記DIOFに伝送する。前記PCLKは、SDRモードで外部クロックCLKに同期して発生する信号である。
【００５４】
前記第２の伝送部1003は、伝送ラッチ部1005及び出力伝送部1007を備える。前記伝送ラッチ部1005は、前記PSDRが"ロー"で、且つCLKDIFが"ハイ"に活性化されるとき、外部入力データラインDIのデータをラッチして出力する。前記CLKDIFは、DDRモードで外部クロックCLKの立ち上がり端部に同期して発生する信号である。前記出力伝送部1007は、前記PSDRが"ロー"で、且つCLKDISが"ハイ"に活性化されるとき、前記伝送ラッチ部1005の出力N1006信号を前記DIOFに出力する。そして、この時に入力される前記DIのデータは前記DIOSに出力される。ここで、前記CLKDISは、DDRモードで外部クロックCLKの立ち下がり端部に同期して発生する信号である。従って、DDRモードではDIを介して先に入力される第１の入力データは前記DIOFに伝送され、相次いで入力される第２の入力データは前記DIOSに入力される。また、SDRモードでは入力データが前記DIOFにのみ入力される。
【００５５】
７．SDR及びDDRモードの入出力動作のタイミング図
図１１は、DDRモードの出力動作における主要端子及びデータのタイミング図である。
【００５６】
図１１を参照すれば、前記CLKDQF及び前記CLKDQSは、外部クロックCLKに同期して発生する。そして、特定カラムアドレスCAiの論理状態によらずに、２本のカラム選択ラインCSLF及びCSLSが活性化する。前記CSLF及び前記CSLSにより選択されたデータはGIOF及びGIOSを介してDIOFとDIOSとに伝送される。さらに、前記DIOFのデータは前記CLKDQFに応答してDOIに出力され、前記DIOSのデータは前記CLKDQSに応答してDOIに出力される。
【００５７】
図１２は、DDRモードの入力動作における主要端子及びデータのタイミング図である。
【００５８】
図１２を参照すれば、前記CLKDIF及び前記CLKDISは外部クロックCLKに同期して発生する。そして、特定カラムアドレスCAiの論理状態によらずに、２本のカラム選択ラインCSLF及びCSLSが活性化する。また、順次入力されるDIのデータは、前記CLKDIFに応答してDIOFへ、前記CLKDISに応答してDIOSへ伝送される。また、前記DIOFのデータは、前記CSLFにより選択されたカラムのメモリセルに入力される。なお、前記DIOSのデータは、前記CSLSにより選択されたカラムのメモリセルに入力される。
【００５９】
図１３は、SDRモードの出力動作における主要端子及びデータのタイミング図である。
【００６０】
図１３を参照すれば、前記CLKDQは外部クロックCLKに同期して発生する。そして、１クロック周期中に1本のカラム選択ラインCSLFが活性化する。前記CSLFにより選択されたデータはGIOFを介してDIOFに伝送される。また前記DIOFのデータは、前記CLKDQに応答してDOIに出力される。
【００６１】
図１４は、SDRモードの入力動作における主要端子及びデータのタイミング図である。
【００６２】
図１４を参照すれば、前記PCLKは、外部クロックCLKに同期して発生する。そして、1クロック周期中に1本のカラム選択ラインCSLFが活性化する。また入力されるDIのデータは、前記PCLKに応答してDIOFに伝送される。そして前記DIOFのデータは、前記CSLFにより選択されたカラムのメモリセルに入力される。
【００６３】
図面及び明細書には本発明の最適な実施の形態が開示されている。ここで特定の用語が使われているが、これは単なる本発明を説明するための目的から使われたものであって、意味の限定や特許請求の範囲に記載された本発明の範囲を制限しようとすることはない。したがって、本技術分野における通常の知識を有した者なら、この開示より種々の変形及び均等な他実施の形態が可能であることが理解できる。よって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想により決まるべきである。
【００６４】
【発明の効果】
以上述べたように、本発明のシングル及びダブルデータ転送兼用の半導体メモリ装置によると、SDRモード及びDDRモード共に適用可能であり、生産性が上がると共に、生産コストのダウンを図ることができる。
【００６５】
【図面の簡単な説明】
【図１】本実施の形態の汎用データ転送モードを備えた半導体メモリ装置のデータパスを概略的に示す図面である。
【図２】モード選択信号PSDR発生部の例を示す図面である。
【図３】図１のカラムデコーダブロック115の第１のメモリセルアレイ117に対応するカラムデコーダ300の例を示す図面である。
【図４】図１のカラムデコーダブロック115の第２のメモリセルアレイ119に対応するカラムデコーダ400の例を示す図面である。
【図５】図１の第１出力伝送回路107の例を示す図面である。
【図６】図１の第２出力伝送回路109の例を示す図面である。
【図７】図１の第１入力ドライバー111の例を示す図面である。
【図８】図１の第２入力ドライバー113の例を示す図面である。
【図９】図１の出力マルチプレクサ121の例を示す図面である。
【図１０】図１の入力マルチプレクサ123の例を示す図面である。
【図１１】  DDRモードの出力動作における主要端子及びデータのタイミング図である。
【図１２】  DDRモードの入力動作における主要端子及びデータのタイミング図である。
【図１３】  SDRモードの出力動作における主要端子及びデータのタイミング図である。
【図１４】  SDRモードの入力動作における主要端子及びデータのタイミング図である。
【符号の説明】
101  コア部
103  伝送部
105  入出力制御部
117  第１のメモリセルアレイ
119  第２のメモリセルアレイ
CAi  特定カラムアドレス
CSLF  第１のメモリセルアレイのカラム選択ライン
CSLS  第２のメモリセルアレイのカラム選択ライン
PSDR  モード選択信号
DIOF、DIOS  第１及び第２のデータライン
LIOF、LIOS  ローカルデータライン
GIOF、GIOS  グローバルデータライン
DI  外部入力データライン
DOI  外部出力データライン
【図１】
0003976156.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003976156.tif 000009
【図９】
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【図１０】
0003976156.tif 000011
【図１１】
0003976156.tif 000012
【図１２】
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【図１３】
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【図１４】
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