(57)【特許請求の範囲】
【請求項１】
画像データの色成分配列を面順次に変換するデータ変換回路であって、
１画素に複数色成分をもつ点順次データを入力データとし、該点順次データを１画素に単色成分をもつ画素データに変換して出力する信号変換回路と、
前記画素データをフレーム単位またはフィールド単位で交互に記憶する第１バッファ・メモリおよび第２バッファ・メモリと、
前記第１バッファ・メモリおよび第２バッファ・メモリの一方に前記画素データを記憶している期間は、他方に格納済みの前記画素データを選択的に読み出して出力するように制御する制御手段と、
前記制御手段により前記第１バッファ・メモリおよび前記第２バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して１画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で面順次ディスプレイに出力する補間部と、
を備えることを特徴とするデータ変換回路。
【請求項２】
請求項１記載のデータ変換回路であって、前記画像データを前記第１バッファ・メモリおよび前記第２バッファ・メモリの容量に適合するように解像度変換した後に前記第１バッファ・メモリおよび前記第２バッファ・メモリに出力する解像度変換部を更に備えるデータ変換回路。
【請求項３】
請求項１または２記載のデータ変換回路であって、１画素に単色成分をもつ画素データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの双方を入力データとし、
１画素に単色成分をもつ前記画素データと、前記信号変換回路が前記点順次データを変換して出力した前記画素データとの何れか一方を選択して出力するセレクタを備え、
前記第１バッファ・メモリおよび前記第２バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する、データ変換回路。
【請求項４】
請求項１〜３の何れか１項に記載のデータ変換回路であって、
１画素に複数色成分をもつ前記点順次データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの何れか一方を選択して前記第１バッファ・メモリと前記第２バッファ・メモリとに出力する第２のセレクタを備え、
前記第１バッファ・メモリおよび前記第２バッファ・メモリは、それぞれ前記点順次データの少なくとも１フレーム分の半分の容量を有しており、
前記第２のセレクタが前記点順次データを選択して出力するとき、
前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第１バッファ・メモリと前記第２バッファ・メモリとの一方に記憶している期間に、前記第１バッファ・メモリと前記第２バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、
且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力する、データ変換回路。
【請求項５】
請求項１〜４の何れか１項に記載のデータ変換回路であって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える、データ変換回路。
【請求項６】
請求項１〜５の何れか１項に記載のデータ変換回路であって、
前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える、データ変換回路。
【請求項７】
請求項１〜６の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備えるデータ変換回路。
【請求項８】
請求項１〜７の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのＯＢ（オプティカル・ブラック）領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するＯＢ補正回路を備えるデータ変換回路。
【請求項９】
請求項１〜８の何れか１項に記載のデータ変換回路であって、
記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、画像データのゲインを調整するゲイン補正回路を備えるデータ変換回路。
【請求項１０】
請求項１〜９の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するＷＢ補正回路を備えるデータ変換回路。
【請求項１１】
請求項１〜１０の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに基づいてＡＦ（オート・フォーカス）評価値を算出するＡＦ評価回路を備えるデータ変換回路。
【請求項１２】
単板式の色フィルタ・アレイをもつ撮像センサと、該撮像センサから出力された画像信号をＡ／Ｄ変換して１画素に単色成分しかもたない原画像データを生成出力するＡ／Ｄ変換回路と、前記原画像データを画像処理して１画素に複数色成分をもつ点順次データを生成出力する画像処理部と、画像データをフレーム単位またはフィールド単位で各色成分毎に配列した面順次データを表示する面順次ディスプレイと、入力する画像データの色成分配列を面順次に変換して前記面順次ディスプレイに出力するデータ変換回路と、を備えたデジタル・カメラであって、
前記データ変換回路は、
前記点順次データを入力データとし、該点順次データを１画素に単色成分をもつ原画像形式のデータに変換し出力する信号変換回路と、
前記データをフレーム単位またはフィールド単位で交互に記憶する第１バッファ・メモリおよび第２バッファ・メモリと、
前記第１バッファ・メモリおよび第２バッファ・メモリの一方に前記データを記憶している期間は、他方に格納済みの前記データを選択的に読み出して出力するように制御する制御手段と、
前記制御手段により前記第１バッファ・メモリおよび前記第２バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して１画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で前記面順次ディスプレイに出力する補間部と、を備える、
ことを特徴とするデジタル・カメラ。
【請求項１３】
請求項１２記載のデジタル・カメラであって、前記面順次ディスプレイはビューファインダーを構成するものである、デジタル・カメラ。
【請求項１４】
請求項１２または１３記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データを前記第１バッファ・メモリおよび前記第２バッファ・メモリの容量に適合するように解像度変換した後に前記第１バッファ・メモリおよび前記第２バッファ・メモリに出力する解像度変換部を更に備える、デジタル・カメラ。
【請求項１５】
請求項１２〜１４の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データと前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して出力するセレクタを備え、
前記第１バッファ・メモリおよび前記第２バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する、デジタル・カメラ。
【請求項１６】
請求項１２〜１５の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、１画素に複数色成分をもつ前記点順次データと、前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して前記第１バッファ・メモリと前記第２バッファ・メモリとに出力する第２のセレクタを備え、
前記第１バッファ・メモリおよび前記第２バッファ・メモリは、それぞれ前記点順次データの少なくとも１フレーム分の半分の容量を有しており、
前記第２のセレクタが前記点順次データを選択して出力するとき、
前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第１バッファ・メモリと前記第２バッファ・メモリとの一方に記憶している期間に、前記第１バッファ・メモリと前記第２バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、
且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力する、
デジタル・カメラ。
【請求項１７】
請求項１２〜１６の何れか１項に記載のデジタル・カメラであって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える、デジタル・カメラ。
【請求項１８】
請求項１２〜１７の何れか１項に記載のデジタル・カメラであって、前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える、デジタル・カメラ。
【請求項１９】
請求項１２〜１８の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備える、デジタル・カメラ。
【請求項２０】
請求項１２〜１９の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのＯＢ（オプティカル・ブラック）領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するＯＢ補正回路を備える、デジタル・カメラ。
【請求項２１】
請求項１２〜２０の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのゲインを調整するゲイン補正回路を備える、デジタル・カメラ。
【請求項２２】
請求項１２〜２１の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するＷＢ補正回路を備える、デジタル・カメラ。
【請求項２３】
請求項１２〜２２の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに基づいてＡＦ評価値を算出するＡＦ評価回路を備える、デジタル・カメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データの色成分配列を面順次に変換するデータ変換回路に関する。
【０００２】
【従来の技術】
デジタル・ビデオ・カメラやデジタル・スチル・カメラなどのデジタル・カメラでは、各種レンズなどからなる光学系を透過し結像された光はＣＣＤやＣＭＯＳなどの撮像素子からなる撮像センサで検出されデジタル信号（原画像データ）に変換された後に種々のデジタル画像処理を施され、ＬＣＤ（液晶ディスプレイ）装置などで表示される。
【０００３】
図１８は、従来のデジタル・カメラの概略構成を示すブロック図である。同図に示すようにこのデジタル・カメラは、ＣＣＤ撮像センサ１００で撮像した動画像を電子的に表示する２種類の表示装置１１１，１１４を備えている。一つは、デジタル・カメラの背面部などに設けられる比較的大画面のＬＣＤ（液晶ディスプレイ）表示部１１１、もう一つは、デジタル・カメラの接眼部に設けられる電子ビューファインダー（以下、ＥＶＦと略す。）１１４である。ユーザーはデジタル・カメラに備わる切替ボタン（図示せず）などを操作して何れか一方の表示装置を選択できる。先ず、光学系（図示せず）を透過した光は、ＣＣＤ撮像センサ１００で光電変換され、アナログ信号処理部１０１でゲイン調整やホワイト・バランス調整などのアナログ信号処理を施された後に、Ａ／Ｄ変換回路１０２でデジタル信号（原画像データ）に変換される。次いで原画像データは、主処理部１０３の画像処理部１０４で画素補間や輪郭強調、色空間変換などのデジタル画像処理を施されて、メモリ・バス１１５を介して主メモリ１０６のバッファ領域に転送され格納される。この後、このバッファ領域に格納された画像データは、ＣＰＵ１０７に読み出されてソフトウェア処理を施されたり、処理ブロック１１０でＭＰＥＧ（Moving Picture Experts Group）方式やＪＰＥＧ（Joint Photographic Experts Group）方式で圧縮符号化を施された後にカード・インターフェース部１０８を介して不揮発性メモリなどのＩＣカードに記録されたり、ディスプレイ信号処理部１０９で表示用画像信号に変換された後にＬＣＤ表示部１１１やＥＶＦ１１４、ＴＶモニタに表示されたりする。
【０００４】
通常、前記表示用画像信号は点順次データであるが、本例のＥＶＦ１１４は面順次データを表示する面順次ディスプレイであるため、データ変換回路１１３でその表示用画像信号を面順次データに変換する必要がある。図１９は、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３原色成分からなる点順次データを説明するための模式図、図２０は面順次データを説明するための模式図である。図１９に示すように、幅がｗ画素、高さｈ画素からなる画像の画素データを点順次で配列した場合、R[0, 0]，G[0, 0]，B[0, 0]，R[1, 0]，G[1, 0]，B[1, 0]，…，R[i, j]，G[i, j]，B[i, j]…，R[w-1, h-1]，G[w-1, h-1]，B[w-1, h-1]（ｉ：水平画素番号、ｊ：水平ライン番号）のように、１画素を構成する各色成分は画素単位で配列される。他方、図１９に示した点順次データを面順次データで表現すると、図２０に示す通り、R[0, 0]，…，R[w-1, h-1]，G[0, 0]，…，G[w-1, h-1]，B[0, 0]，…，B[w-1, h-1]のように、各色成分はフレーム単位で配列されることとなる。
【０００５】
図２１は、点順次データを面順次データに変換するデータ変換回路１１３Ａの一例を示す概略説明図である。データ変換回路１１３Ａは、入力する点順次の画素データを順次バッファ・メモリ１１６に格納してゆき、格納した画素データを面順次に出力するようにアドレス指定で読出して出力する。結果として、データ変換回路１１３Ａからは、Ｒ成分のみからなるＲフィールド（Color Field 0）１１８Ｒ、Ｇ成分のみからなるＧフィールド（Color Field 1）１１８ＧおよびＢ成分のみからなるＢフィールド（Color Field 2）１１８Ｂが出力される。
【０００６】
しかしながら、上記データ変換回路１１３Ａから出力される面順次データは、面順次ディスプレイであるＥＶＦ１１４で「色ずれ」と称する現象を引き起こすことが知られている。この「色ずれ」は、面順次ディスプレイが各色フィールドを時系列的に取り込むため、被写体が動いている場合にその被写体が各色フィールド毎に異なる位置に表示される現象である。図２２を参照しつつこの現象の一例を説明する。同図に示すように、白一色の被写体画像１１９が、黒色領域１２１を含む被写体画像１２０に変化した場合、Ｒフィールドは書込位置Ｌ１で終了し、Ｇフィールドは書込位置Ｌ２で終了することが起こり得る。かかる場合、面順次ディスプレイでは、表示画像１２０Ｄのように前記黒色領域１２１は水平ライン位置Ｌ１Ｄ，Ｌ２Ｄを境にして、Ｒ，Ｇ，Ｂの３色成分が完全に暗い第１領域１２１ａと、Ｇ，Ｂの各色成分のみが暗い赤色の第２領域１２１ｂと、Ｂ成分のみが暗い黄色の第３領域１２１ｃとなって表示される。
【０００７】
このような色ずれを防ぐために図２３に示すようなデータ変換回路１１３Ｂがある。このデータ変換回路１１３Ｂは、入力する点順次データの色空間をＹＣｂＣｒからＲＧＢに変換する色空間変換回路１２２と、選択回路１２５Ｆにより、入力する点順次データをフレーム単位で交互に格納する第１バッファ・メモリ１２３および第２バッファ・メモリ１２４とを備えている。色空間変換回路１２２から出力される点順次データが第１バッファ・メモリ１２３および第２バッファ・メモリ１２４の一方に書き込まれる間、その他方に記憶済みの点順次データがアドレス指定で面順次に読み出され選択回路１２５Ｒを介してＥＶＦ１１４に出力される。
【０００８】
【発明が解決しようとする課題】
しかしながら、図２３に示す変換回路１１３Ｂでは、２フレーム分のバッファ・メモリ１２３，１２４を用意しなければならない。これは、データ変換回路１１３Ｂを搭載したデジタル・カメラの電力消費量の増大、高コスト化および信号処理回路の大規模化を招くという問題が生ずる。また、従来のデジタル・カメラの電力消費量は大きく、長時間の連続使用の妨げになっていた。
【０００９】
以上の問題などに鑑みて本発明が解決しようとするところは、電力消費量を大幅に低減し得て且つ低廉なデータ変換回路およびこのデータ変換回路を搭載したデジタル・カメラを提供する点にある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、１画素に複数色成分をもつ点順次データを入力データとし、該点順次データを１画素に単色成分をもつ画素データに変換して出力する信号変換回路と、前記画像データの色成分配列を面順次に変換するデータ変換回路であって、１画素に単色成分を有して入力する画素データをフレーム単位またはフィールド単位で交互に記憶する第１バッファ・メモリおよび第２バッファ・メモリと、前記第１バッファ・メモリおよび第２バッファ・メモリの一方に前記画素データを記憶している期間は、他方に格納済みの前記画素データを選択的に読み出して出力するように制御する制御手段と、前記制御手段により前記第１バッファ・メモリおよび前記第２バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して１画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で面順次ディスプレイに出力する補間部と、を備えることを特徴とするものである。
【００１１】
また請求項２に係る発明は、請求項１記載のデータ変換回路であって、前記画像データを前記第１バッファ・メモリおよび前記第２バッファ・メモリの容量に適合するように解像度変換した後に前記第１バッファ・メモリおよび前記第２バッファ・メモリに出力する解像度変換部を更に備える。
【００１３】
また請求項３に係る発明は、請求項１または２記載のデータ変換回路であって、１画素に単色成分をもつ画素データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの双方を入力データとし、１画素に単色成分をもつ前記画素データと、前記信号変換回路が前記点順次データを変換して出力した前記画素データとの何れか一方を選択して出力するセレクタを備え、前記第１バッファ・メモリおよび前記第２バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する。
【００１４】
また請求項４に係る発明は、請求項１〜３の何れか１項に記載のデータ変換回路であって、１画素に複数色成分をもつ前記点順次データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの何れか一方を選択して前記第１バッファ・メモリと前記第２バッファ・メモリとに出力する第２のセレクタを備え、前記第１バッファ・メモリおよび前記第２バッファ・メモリは、それぞれ前記点順次データの少なくとも１フレーム分の半分の容量を有しており、前記第２のセレクタが前記点順次データを選択して出力するとき、前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第１バッファ・メモリと前記第２バッファ・メモリとの一方に記憶している期間に、前記第１バッファ・メモリと前記第２バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力するものである。
【００１５】
また請求項５に係る発明は、請求項１〜４の何れか１項に記載のデータ変換回路であって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える。
【００１６】
また請求項６に係る発明は、請求項１〜５の何れか１項に記載のデータ変換回路であって、前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える。
【００１７】
また請求項７に係る発明は、請求項１〜６の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備える。
【００１８】
また請求項８に係る発明は、請求項１〜７の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのＯＢ（オプティカル・ブラック）領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するＯＢ補正回路を備える。
【００１９】
また請求項９に係る発明は、請求項１〜８の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、画像データのゲインを調整するゲイン補正回路を備える。
【００２０】
また請求項１０に係る発明は、請求項１〜９の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するＷＢ補正回路を備える。
【００２１】
そして請求項１１に係る発明は、請求項１〜１０の何れか１項に記載のデータ変換回路であって、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに基づいてＡＦ（オート・フォーカス）評価値を算出するＡＦ評価回路を備える。
【００２２】
次に請求項１２に係る発明は、単板式の色フィルタ・アレイをもつ撮像センサと、該撮像センサから出力された画像信号をＡ／Ｄ変換して１画素に単色成分しかもたない原画像データを生成出力するＡ／Ｄ変換回路と、前記原画像データを画像処理して１画素に複数色成分をもつ点順次データを生成出力する画像処理部と、画像データをフレーム単位またはフィールド単位で各色成分毎に配列した面順次データを表示する面順次ディスプレイと、入力する画像データの色成分配列を面順次に変換して前記面順次ディスプレイに出力するデータ変換回路と、を備えたデジタル・カメラであって、前記データ変換回路は、前記点順次データを入力データとし、該点順次データを１画素に単色成分をもつ原画像形式のデータに変換し出力する信号変換回路と、前記データをフレーム単位またはフィールド単位で交互に記憶する第１バッファ・メモリおよび第２バッファ・メモリと、前記第１バッファ・メモリおよび第２バッファ・メモリの一方に前記データを記憶している期間は、他方に格納済みの前記データを選択的に読み出して出力するように制御する制御手段と、前記制御手段により前記第１バッファ・メモリおよび前記第２バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して１画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で前記面順次ディスプレイに出力する補間部と、を備えることを特徴とするものである。
【００２３】
また請求項１３に係る発明は、請求項１２記載のデジタル・カメラであって、前記面順次ディスプレイはビューファインダーを構成するものである。
【００２４】
また請求項１４に係る発明は、請求項１２または１３記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データを前記第１バッファ・メモリおよび前記第２バッファ・メモリの容量に適合するように解像度変換した後に前記第１バッファ・メモリおよび前記第２バッファ・メモリに出力する解像度変換部を更に備える。
【００２６】
また請求項１５に係る発明は、請求項１２〜１４の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データと前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して出力するセレクタを備え、前記第１バッファ・メモリおよび前記第２バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する。
【００２７】
また請求項１６に係る発明は、請求項１２〜１５の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、１画素に複数色成分をもつ前記点順次データと、前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して前記第１バッファ・メモリと前記第２バッファ・メモリとに出力する第２のセレクタを備え、前記第１バッファ・メモリおよび前記第２バッファ・メモリは、それぞれ前記点順次データの少なくとも１フレーム分の半分の容量を有しており、前記第２のセレクタが前記点順次データを選択して出力するとき、前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第１バッファ・メモリと前記第２バッファ・メモリとの一方に記憶している期間に、前記第１バッファ・メモリと前記第２バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力するものである。
【００２８】
また請求項１７に係る発明は、請求項１２〜１６の何れか１項に記載のデジタル・カメラであって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える。
【００２９】
また請求項１８に係る発明は、請求項１２〜１７の何れか１項に記載のデジタル・カメラであって、前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える。
【００３０】
また請求項１９に係る発明は、請求項１２〜１８の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備える。
【００３１】
また請求項２０に係る発明は、請求項１２〜１９の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのＯＢ（オプティカル・ブラック）領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するＯＢ補正回路を備える。
【００３２】
また請求項２１に係る発明は、請求項１２〜２０の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのゲインを調整するゲイン補正回路を備える。
【００３３】
また請求項２２に係る発明は、請求項１２〜２１の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するＷＢ補正回路を備える。
【００３４】
そして請求項２３に係る発明は、請求項１２〜２２の何れか１項に記載のデジタル・カメラであって、前記データ変換回路は、前記第１バッファ・メモリおよび前記第２バッファ・メモリよりも前段に、入力する画像データに基づいてＡＦ評価値を算出するＡＦ評価回路を備える。
【００３５】
【発明の実施の形態】
以下、本発明の種々の実施の形態について説明する。
【００３６】
実施の形態１．
図１は、本発明の実施の形態１に係るデジタル・カメラ１の概略構成を示す機能ブロック図である。このデジタル・カメラ１は、ＡＦ（オート・フォーカス；自動合焦）機能や自動露出調節機能などを備えた光学機構（図示せず）を透過した光（以下、ＴＴＬ光と呼ぶ。）を受光し光電変換してアナログ画像信号を出力するＣＣＤ撮像センサ２、そのアナログ画像信号のゲイン調整などを行うアナログ信号処理部３、そして、アナログ画像信号を所定の量子化レベルでＡ／Ｄ変換してデジタル画像信号（原画像データ；Raw Image Data）を出力するＡ／Ｄ変換回路４を備えている。尚、タイミング・ジェネレータ７は、ＣＣＤ撮像センサ２、アナログ信号処理部３、Ａ／Ｄ変換回路４およびデータ変換回路５の動作タイミングを規律する信号を生成し供給するものである。
【００３７】
前記ＣＣＤ撮像センサ２は、光電効果で発生したキャリア（電子またはホール）を蓄積する電荷蓄積部と、蓄積されたキャリアに電界を印加して転送する電荷転送部とを備える一般的なものである。尚、ＣＣＤ撮像センサ２の代わりに、電荷転送部をもたないＣＭＯＳ撮像素子を採用しても構わない。この種のＣＣＤ撮像センサ２の感光部上には、例えば、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３原色フィルタや、Ｙ（イエロー色）、Ｍ（マゼンダ色）、Ｃ（シアン色）、Ｇ（緑色）などの補色系の４色フィルタを配列してなる単板式の色フィルタ・アレイが設けられている。従って、Ａ／Ｄ変換回路４から出力される原画像データは１画素につき単色成分しかもたないため、後述するように１画素につき複数色成分を補間する画素補間処理が実行される。
【００３８】
前記Ａ／Ｄ変換回路４から出力された原画像データは、データ変換回路５および主処理部８の画像処理部８Ａに出力される。画像処理部８Ａは、撮像した画像データに対してリアルタイムに種々の画像処理を施して高画質の画像データを出力する信号処理回路を有する。その信号処理回路には、原画像データを複数フレーム若しくは複数フィールドに亘り平均化する経時的平均化処理機能、画像の全体が平均的に一様な明るさになるように各画素の輝度値をゲイン調整するシェーディング補正機能、１画素につき単色成分しかもたない画像データに対して不足の色成分をつくるべく１画素につき複数色成分を補間する画素補間機能、画像のガンマ特性を補正するガンマ補正機能、画像中の明部と暗部の色抑圧（クロマサプレス；偽色防止）を行う色抑圧機能、画像データの色空間を変換する色空間変換機能、画像データの５×５画素程度の局所領域に空間フィルタ（重みマスク）を適用し各空間フィルタの係数値を対応する画素データに重み付け（乗算）し加算するという積和演算を実行する空間フィルタリング機能、画像データに対して一般的な非線形処理（コアリング）を施すコアリング機能、そして、所定の拡大率若しくは縮小率で画像サイズを解像度変換する解像度変換機能などが組み込まれている。
【００３９】
画像処理部８Ａから出力された画像データは、上記色空間変換機能により例えばＲＧＢ信号からＹＣｂＣｒ信号に変換され、ＤＭＡコントローラ（図示せず）やＣＰＵ１１の制御により、メモリ・バス１０を介して主メモリ９上のバッファ領域に転送され格納される。そして、その画像データはディスプレイ信号処理部１２に転送され表示用画像信号に変換された後に、ＬＣＤ表示部１３や、ケーブル１４を介してＴＶモニタに出力されて表示されたり、そのバッファ領域から処理ブロック１６に転送されＪＰＥＧ方式やＭＰＥＧ方式で圧縮符号化された後に、インターフェース部１５に転送されたりする。そのインターフェース部１５は、圧縮静止画像を格納する不揮発性メモリなどを備えたメモリ・カードや、圧縮動画像を記録するビデオ・テープを利用した外部記憶装置などのフォーマットに対応したインターフェース機能を有する。
【００４０】
また本実施の形態１に係るデジタル・カメラ１は、撮像した動画像を表示する表示装置としてＬＣＤ表示部１３の他に、デジタル・カメラ本体の接眼部に設けられたＥＶＦ（面順次ディスプレイ）６を備えており、ＬＣＤ表示部１３とＥＶＦ６との何れか一方に動画像表示を切り替えることができる。データ変換回路５は、Ａ／Ｄ変換回路４から入力する原画像データを、ＥＶＦ６の表示画素数に合わせて解像度変換し且つ面順次データに変換して出力するインターフェース機能を有するものである。従来のデジタル・カメラでは、図１８に示したように、画像処理部１０４で信号処理して得た点順次データをデータ変換回路１１３で面順次データに変換してＥＶＦ１１４に出力していたが、本実施の形態１に係るデジタル・カメラ１は、ＥＶＦ専用のデータ変換回路５を備えるため、ＥＶＦ６で動画像表示するファインダー表示モード時には、多大な電力を消費する画像処理部８Ａなどへの電力供給やクロック信号の供給を中断しその動作を停止させることで、電力消費量の大幅な削減が可能となる。
【００４１】
このデータ変換回路５は、入力する原画像データをＥＶＦ６の表示画素数に合わせて線形補間法などに基づき解像度変換する解像度変換回路２０と、第１バッファ・メモリ２２および第２バッファ・メモリ２３と、その解像度変換回路２０から出力される原画像データをフレーム単位若しくはフィールド単位で、第１バッファ・メモリ２２と第２バッファ・メモリ２３との何れか一方に選択的に格納するように制御する書込み制御部２１とを備えている。それら第１バッファ・メモリ２２と第２バッファ・メモリ２３とに格納される原画像データは１画素につき単色成分しかもたない。このため、１画素につきＮ色成分（Ｎ≧２）をもつ点順次データを格納する場合と比べると、必要なバッファ・メモリの容量は１／Ｎとなる。従来は、図２３に示した通り、画像処理部１０４から出力される点順次データを格納するバッファ・メモリ１２３，１２４を必要としていたが、本実施の形態では、点順次データ全てを格納するメモリ容量は不要となる。またＣＣＤ撮像センサ２の総画素数は、数千×数千画素（ピクセル）すなわち数百万画素であり、一方、ＥＶＦ６の表示画素数は、数百×数百画素すなわち数万画素である。便宜上、本実施の形態１では、ＥＶＦ６の表示画素数を３２０×２４０画素（＝水平画素数×垂直画素数）とし、第１バッファ・メモリ２２および第２バッファ・メモリ２３は、少なくとも、ＥＶＦ６の当該表示画素数分の記憶領域（（１画素データのビット長）×３２０×２４０ビット）を有するものとする。
【００４２】
またデータ変換回路５は、前記第１バッファ・メモリ２２と第２バッファ・メモリ２３との何れか一方から画素データを選択的に読出すように制御する読出し制御部２４と、この読出し制御部２４から入力する画素データを用いて１画素につき複数色成分を創り出すように画素補間した補間データを生成し、この補間データの色成分配列を面順次にした面順次データをＥＶＦ６に出力する補間部２５とを備える。
【００４３】
図２，図３および図４は、このようなデータ変換回路５の具体例を示す回路図である。図２は、図３と図４との位置関係を示す図であり、図３と図４とは一点鎖線を介して互いに連続している。図３および図４に示すように、このデータ変換回路５は、画像データ記憶部２６と、補間部２５とから構成される。また図３に示す通り、画像データ記憶部２６は、２バンクを構成する第１バッファ・メモリ（ＳＲＡＭ）２２と第２バッファ・メモリ（ＳＲＡＭ）２３とを備えており、更に、データ書込み用のアドレス信号を生成する入力用アドレス・ジェネレータ２７、この入力用アドレス・ジェネレータ２７に対してデータ書込みのタイミングを指示する入力用タイミング・ジェネレータ２８、データ読出し用のアドレス信号を生成する出力用アドレス・ジェネレータ３０、そして、この出力用アドレス・ジェネレータ３０に対してデータ読出しのタイミングを指示する出力用タイミング・ジェネレータ２９を備えている。
【００４４】
前記第１および第２バッファ・メモリ２２，２３は共に、ライト・イネーブル端子ＷＥとリード・イネーブル端子ＲＥを備えており、各イネーブル端子ＷＥ，ＲＥはＡＮＤ素子３１，３２，３３，３４から信号入力を受ける。８ビット長の原画像データは、第１バッファ・メモリ２２と第２バッファ・メモリ２３との各データ入力端子Ｄｉｎに入力し、フレーム単位もしくはフィールド単位で交互に記憶される。第１バッファ・メモリ２２にデータ書込みを行い且つ第２バッファ・メモリ２３からデータ読出しを行う時は、バンク選択信号ＢＳＣＴの信号レベルは"Ｈ（High）"に切り替えられ維持される。この時、Ｈレベル信号が、第１バッファ・メモリ２２のイネーブル端子ＷＥに接続されたＡＮＤ素子３１と第２バッファ・メモリ２３のイネーブル端子ＲＥに接続されたＡＮＤ素子３４とに入力する。またインバータ３５でバンク選択信号ＢＳＣＴをレベル反転したＬレベル信号が、第２バッファ・メモリ２３のイネーブル端子ＷＥに接続されたＡＮＤ素子３３と第１バッファ・メモリ２２のイネーブル端子ＲＥに接続されたＡＮＤ素子３２とに入力する。他方、第２バッファ・メモリ２３にデータ書込みを行い且つ第１バッファ・メモリ２２からデータ読出しを行う時は、バンク選択信号ＢＳＣＴの信号レベルを"Ｌ（Low）"に切り替えて維持すればよい。
【００４５】
また、前記入力用タイミング・ジェネレータ２８と入力用アドレス・ジェネレータ２７は共に、供給される入力画素クロックＩＣＬＫと同期して動作する。入力用タイミング・ジェネレータ２８は、レジスタ２８Ａに保持された変換係数（間引き率）α，βに基づき、入力画素クロックＩＣＬＫ、水平同期信号ＨＤおよび垂直同期信号ＶＤを用いてデータ書込みのタイミングを示すライト・イネーブルパルスＷＥＢＬを生成する。ここで、水平同期信号ＨＤおよび垂直同期信号ＶＤは図１に示すタイミング・ジェネレータ７から供給される。また、α（α：１以上）は、水平ライン上の水平画素を間引くための係数、β（β：１以上）は、水平ラインを間引くための係数であり、入力する原画像データのサイズは垂直方向に１／β倍、水平方向に１／α倍に解像度変換される。また、入力用アドレス・ジェネレータ２７はデータ書込みのアドレスを増分するアドレス・カウンタを内蔵し、そのアドレス・カウンタは前記入力用タイミング・ジェネレータ２８からライト・イネーブルパルスＷＥＢＬが入力する度にアドレスの増分動作を行い、アドレス信号を生成する。入力用アドレス・ジェネレータ２７は、データ書込み時には、生成したアドレス信号を第１バッファ・メモリ２２と第２バッファ・メモリ２３との各アドレス入力端子Ａｄｄｒ_ｉに出力し、且つＨレベルのライト・イネーブル信号を各ＡＮＤ素子３１，３３に出力する。この時、ＡＮＤ素子３１は、そのライト・イネーブル信号とバンク選択信号ＢＳＣＴとを論理積演算した信号をイネーブル端子ＷＥに出力する。他方、ＡＮＤ素子３３は、前記ライト・イネーブル信号とバンク選択信号ＢＳＣＴのレベル反転信号とを論理積演算した信号をイネーブル端子ＷＥに出力する。従って、第１バッファ・メモリ２２と第２バッファ・メモリ２３との一方にデータ書込みが行われる期間、その他方にはデータ書込みは行われない。
【００４６】
また出力用タイミング・ジェネレータ２９と出力用アドレス・ジェネレータ３０は共に、出力画素クロックＯＣＬＫと同期して動作する。ＥＶＦ（面順次ディスプレイ）６における動画像表示の色ずれを低減させる観点からは、フレームレートを高めるべく、出力画素クロックＯＣＬＫの周波数を入力画素クロックＩＣＬＫのそれよりも高い値に設定するのが望ましい。
【００４７】
出力用タイミング・ジェネレータ２９は、出力画素クロックＯＣＬＫを用いてデータ読出しのタイミングを示すリード・イネーブルパルスＲＥＢＬを生成し出力する。また、出力用アドレス・ジェネレータ３０はデータ読出しのアドレスを増分するアドレス・カウンタを有し、そのアドレス・カウンタは前記リード・イネーブルパルスＲＥＢＬが入力する度に当該アドレスの増分動作を行う。出力用アドレス・ジェネレータ３０は、データ読出し時には、生成したアドレス信号を第１バッファ・メモリ２２と第２バッファ・メモリ２３との各アドレス入力端子Ａｄｄｒ_ｏに出力し、且つＨレベルのリード・イネーブル信号を各ＡＮＤ素子３２，３４に出力する。この時、ＡＮＤ素子３２は、そのリード・イネーブル信号とバンク選択信号ＢＳＣＴのレベル反転信号とを論理積演算した信号をイネーブル端子ＲＥに出力する。またＡＮＤ素子３４は、前記リード・イネーブル信号とバンク選択信号ＢＳＣＴとを論理積演算した信号をイネーブル端子ＲＥに出力する。従って、第１バッファ・メモリ２２と第２バッファ・メモリ２３との一方から画素データの読出しが行われる期間、その他方からはデータ読出しは行われない。
【００４８】
このように第１バッファ・メモリ２２のデータ出力端子Ｄｏｕｔから出力された画素データはセレクタ２４Ａの「０」側端子に入力し、第２バッファ・メモリ２３のデータ出力端子Ｄｏｕｔから出力された画素データはセレクタ２４Ａの「１」側端子に入力する。セレクタ２４Ａは、バンク選択信号ＢＳＣＴのレベルが"Ｌ"または"Ｈ"に応じて「０」側端子または「１」側端子を選択し、第１バッファ・メモリ２２または第２バッファ・メモリ２３から読み出された８ビット長の画素データを補間部２５の画素レジスタ群３６に出力する。
【００４９】
次に、図４に示すように補間部２５は、入力する８ビット長の画素データの２×２画素の特定領域分を保持する画素レジスタ群３６と、ＦＩＦＯメモリ３８と、補間・色成分選択回路３９とを備えている。画素レジスタ群３６は、上記出力画素クロックＯＣＬＫと同期して動作する、Ｄフリップ・フロップからなるレジスタ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄを有している。レジスタ３７Ａのデータ出力端子（Ｑ）とレジスタ３７Ｂのデータ入力端子（Ｄ）とは接続され、レジスタ３７Ｃのデータ出力端子（Ｑ）とレジスタ３７Ｄのデータ入力端子（Ｄ）とは接続されており、レジスタ３７Ｂのデータ出力端子（Ｑ）とレジスタ３７Ｃのデータ入力端子（Ｄ）とはＦＩＦＯメモリ３８を介して接続されている。このような画素レジスタ群３６は、１フレーム内もしくは１フィールド内の任意の２×２画素領域の画素データを保持できる。
【００５０】
補間・色成分選択回路３９は、上記出力用タイミング・ジェネレータ２９から出力されたタイミング信号ＴＩと同期して動作し、各レジスタ３７Ａ〜３７Ｄで保持され出力される８ビット長の各画素データを選択的に取り込み、取り込んだ画素データを画素補間した補間データを生成し、この補間データの色成分配列を面順次にして得られる８ビット長の面順次データをＥＶＦ６に出力する。図５は、画素補間処理の一例を示す説明図である。同図中のＸ１，Ｘ２，Ｘ３，Ｘ４は、２×２画素領域の各画素に対応する色成分を表しており、それぞれレジスタ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄに保持されるものである。例えば、レジスタに保持される原画像データがベイヤー配列に依る場合、Ｘ１はＲ成分、Ｘ２，Ｘ３はＧ成分、Ｘ４はＢ成分である。図５に示した例では、色成分Ｘ１に対応する着目画素に対して、Ｘ２，Ｘ３，Ｘ４を当該着目画素に割り当てることで、当該着目画素につき複数色成分が補間される。前述のベイヤー配列の場合、当該着目画素に対して、Ｘ２，Ｘ３のＧ成分の平均値を割り当て、Ｘ４のＢ成分を割り当てることができる。尚、必ずしも、２×２画素領域に限定する必要は無く、面順次データの画質向上の観点からは、３×３画素や５×５画素などのＫ×Ｋ（Ｋ：３以上の整数）画素の特定領域の画素データを保持して画素補間処理を行うのが望ましい。図６は、３×３画素領域の画素データを保持し得る補間部２５Ａを例示する回路図である。画素レジスタ群３６は、ＦＩＦＯメモリ３８Ａ，３８Ｂを介して直列に接続されるレジスタ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄ，３７Ｅ，３７Ｆ，３７Ｇ，３７Ｈ，３７Ｉで構成されている。各レジスタ３７Ａ〜３７Ｉは、出力画素クロックＯＣＬＫと同期して動作する。
【００５１】
補間・色成分選択回路３９は、Ｎ（Ｎ：１以上の整数）色成分からなる面順次データを生成出力するために前述の画素補間処理をＮ回実行する。このために、上記画像データ記憶部２６の出力用タイミング・ジェネレータ２９および出力用アドレス・ジェネレータ３０は、同一フレームまたは同一フィールドに対して同一処理をＮ回繰り返し実行する。これにより、画像データ記憶部２６は、同一フレームまたは同一フィールドの原画像データをＮ回繰り返し出力することとなる。例えば、原画像データがベイヤー配列に依る場合、補間・色成分選択回路３９は、Ｒ成分のみのＲフィールド、Ｇ成分のみのＧフィールドおよびＢ成分のみのＢフィールドを順次、画素補間処理で生成し出力する。
【００５２】
以上の実施の形態１に係るデータ変換回路５によれば、第１バッファ・メモリ２２と第２バッファ・メモリ２３とからフレーム単位またはフィールド単位で交互に出力される原画像データに対して画素補間処理を行い、面順次データを面順次ディスプレイ（ＥＶＦ６）に生成出力できるから、色ずれの無い高精細な面順次動画像の表示が可能となる。
【００５３】
また、Ａ／Ｄ変換回路４から出力され不足の色成分を画素補間されていない原画像データを第１および第２バッファ・メモリ２２，２３に格納するから、図１８に示したように画像処理部１０４から出力した画像信号を面順次データに変換しＥＶＦ１１４に出力する回路構成と比べると、第１および第２バッファ・メモリ２２，２３の容量を大幅に削減できる。よって、回路の小規模化や低廉化が可能となる。
【００５４】
更に、データ変換回路５はＥＶＦ（面順次ディスプレイ）用に特化されており、ＣＣＤ撮像センサ２で撮像した動画像をＬＣＤ表示部１３やＴＶモニタで表示しない期間は、多大な電力を消費する画像処理部８Ａなどへの電源供給やクロック信号の供給を中断しその動作を停止できるため、デジタル・カメラ１の消費電力を大幅に低減できる。
【００５５】
実施の形態２．
次に、本発明の実施の形態２について説明する。図７は、実施の形態２に係るデータ変換回路５Ａを示す図である。図７中、図３と図４に示した符号と同一符号を付された回路や信号については、上記と略同じ構成および機能を有するものとして詳細な説明を省略する。
【００５６】
上記実施の形態１に係るデータ変換回路５は、Ａ／Ｄ変換回路４から入力する原画像データを面順次データに変換するものであるのに対し、本実施の形態２に係るデータ変換回路５Ａは、図１に示した画像処理部８Ａで画素補間や色空間変換などを施された点順次データを面順次データに変換するものである。便宜上、以下の説明では、データ変換回路５Ａに入力する点順次データはＹＣｂＣｒデータ（Ｙ：輝度信号、Ｃｂ，Ｃｒ：色差信号）であり、ＹＣｂＣｒの色成分比率を４：２：２にサブサンプリングされたものとする。
【００５７】
このデータ変換回路５Ａは、画像データ記憶部２６Ａと補間部２５とから構成される。画像データ記憶部２６Ａは、外部から入力する８ビット長のＹデータと８ビット長のＣｂ／Ｃｒデータとを１画素につき単色成分をもつ原画像形式のデータに変換する信号変換回路４６を備えており、更に、第１バッファ・メモリ２２、第２バッファ・メモリ２３、入力用アドレス・ジェネレータ２７Ａ、入力用タイミング・ジェネレータ２８、出力用タイミング・ジェネレータ２９および出力用アドレス・ジェネレータ３０を備えている。
【００５８】
また信号変換回路４６は、ＹＣｂＣｒの色成分比率を４：２：２から４：４：４に変換するオーバサンプリング回路４０と、入力データのＹＣｂＣｒ色空間をＲＧＢ色空間に変換する色空間変換回路４１と、色空間変換回路４１から同時に入力する３本のＲデータ、ＧデータおよびＢデータの何れかを選択し原画像形式のデータとして出力するセレクタ４２とを備えて構成されている。オーバサンプリング回路４０は、外部から入力する８ビット長のＣｂ／Ｃｒデータを８ビット長のＣｂデータおよび８ビット長のＣｒデータに変換し、それぞれを色空間変換回路４１に出力する。色空間変換回路４１は、外部から直接入力するＹデータと、オーバサンプリング回路４０から入力するＣｂデータおよびＣｒデータとをＲＧＢデータ（点順次データ）に変換しセレクタ４２に出力する。セレクタ４２は、入力用アドレス・ジェネレータ２７Ａから伝達する２ビット長のサンプリング信号ＳＴの値に従い、Ｒ成分が入力する「０」側端子、Ｇ成分が入力する「１」側端子、およびＢ成分が入力する「２」側端子の何れかを選択するように制御される。入力用アドレス・ジェネレータ２７Ａは、例えば上述のベイヤー配列に従って前記サンプリング信号ＳＴを生成する。
【００５９】
上記信号変換回路４６を除く画像データ記憶部２６Ａの回路構成は、上記実施の形態１で示した画像データ記憶部２６のそれと略同じである。但し、本実施の形態２の入力用アドレス・ジェネレータ２７Ａは、入力用タイミング・ジェネレータ２８からライト・イネーブルパルスＷＥＢＬを受けて第１バッファ・メモリ２２と第２バッファ・メモリ２３とに対してデータ書込みのアドレス信号とライト・イネーブル信号を生成する機能の他に、サンプリング信号ＳＴを生成する機能も有している。
【００６０】
そして、画像データ記憶部２６Ａから補間部２５に出力された原画像形式のデータは画素補間を施された後、面順次の色成分配列でＥＶＦ６に出力される。
【００６１】
以上の本実施の形態２に係るデータ変換回路５Ａは、図１に示した画像処理部８Ａで処理した点順次データを、１画素につき単色成分しかもたない原画像形式のデータに変換して第１および第２バッファ・メモリ２３に格納することから、そのメモリ容量は少なくて済み、回路の小規模化および低廉化が可能となる。
【００６２】
尚、本実施の形態２では、信号変換回路４６で色空間変換回路４１が、入力する４：４：４形式のＹＣｂＣｒデータをＲＧＢデータに変換後、セレクタ４２がそれを原画像形式のデータに変換し出力している。その原画像形式のデータは解像度変換（間引き）を施されてバッファ・メモリ２２，２３に格納されるから画像情報が欠落する。このため、補間部２５で１画素に複数色成分をもつ補間データを生成する際、その補間データ中に、特にその補間データ中の斜線部分や色境界部分などのエッジ部分に偽色が発生する場合がある。この種の偽色の発生を抑制する観点からは、信号変換回路４６から色空間変換回路４１を除くことで、セレクタ４２が４：４：４形式のＹＣｂＣｒデータを原画像形式のデータに変換して出力し、補間部２５に前記色空間変換回路４１に相当する回路を組み込むことで、当該回路がバッファ・メモリ２２，２３から読み出され画素補間を施されたＹＣｂＣｒデータ（補間データ）をＲＧＢデータへ色空間変換するのが好ましい。
【００６３】
実施の形態３．
次に、図８は、本発明の実施の形態３に係るデジタル・カメラ１Ａの概略構成を示す機能ブロック図である。図８中、図１に示した符号と同一符号を付されたブロックについては略同一機能を有するものとして詳細な説明を省略する。
【００６４】
このデジタル・カメラ１Ａは、上記実施の形態１に係るデータ変換回路５と、上記実施の形態２に係るデータ変換回路５Ａとの双方の機能を切替自在に有することが特徴である。すなわち、本実施の形態３に係るデータ変換回路５Ｂは、ディスプレイ信号処理部１２から入力する４：２：２形式のＹＣｂＣｒデータを原画像形式のデータに変換する信号変換回路４６を備え、Ａ／Ｄ変換回路４から出力された原画像データが入力する「０」側端子と信号変換回路４６から出力された原画像形式のデータが入力する「１」側端子との何れかを選択するセレクタ４５を備えている。更に、データ変換回路５Ｂは、図１に示したのと同一構成の解像度変換回路２０、書込み制御部２１、第１バッファ・メモリ２２、第２バッファ・メモリ２３、読出し制御部２４および補間部２５を備えて構成されている。
【００６５】
セレクタ４５は、ＣＰＵ１１から伝達するモード切替信号ＳＬＴ１に従い、その信号レベルが"Ｌ"のときは「０」側端子を選択し、Ａ／Ｄ変換回路４から入力する原画像データを解像度変換回路２０に出力する。他方、セレクタ４５は、モード切替信号ＳＬＴ１の信号レベルが"Ｈ"のときは「１」側端子を選択し、信号変換回路４６から入力する原画像形式のデータを解像度変換回路２０に出力する。ユーザーはデジタル・カメラ１Ａに設けた切替スイッチ（図示せず）などを操作でき、ＣＰＵ１１はその切替スイッチの結果を検出してモード切替信号ＳＬＴ１を生成する。これにより、電力消費量の大きいＬＣＤ表示部１３の代わりにＥＶＦ６を利用して、画像処理部８Ａで処理した動画像を確認できるため、消費電力の低減が可能である。また、インターフェース部１５を介してメモリ・カードや記録テープなどから読出した記録画像を低消費電力でＥＶＦ６に表示できる。更にＬＣＤ表示部１３の機能が故障などで停止してもその代替手段を提供できる利点がある。
【００６６】
図９は、上記データ変換回路５Ｂの具体例を示す回路図である。このデータ変換回路５Ｂは画像データ記憶部２６Ｂと補間部２５とから構成される。画像データ記憶部２６Ｂは、セレクタ４２から出力される原画像形式のデータが入力する「１」側端子と原画像データが入力する「０」側端子とを有するセレクタ４５を設けた構成以外は、上記実施の形態２に係る画像データ記憶部２６Ａの構成と略同じである。従って、本実施の形態３に係る画像データ記憶部２６Ｂは、原画像データを表示するモード（以下、「原画像表示モード」と呼ぶ。）時には、上記実施の形態１に係る画像データ記憶部２６と同様に動作し、点順次データを表示するモード（以下、「原画像形式表示モード」と呼ぶ。）時には、上記実施の形態２に係る画像データ記憶部２６Ａと同様に動作する。
【００６７】
実施の形態４．
次に、図１０は、本発明の実施の形態４に係るデジタル・カメラ１Ｂの概略構成を示す機能ブロック図である。本実施の形態４に係るデジタル・カメラ１Ｂは、図示するデータ変換回路５Ｃの構成と制御方法を除いて、上記実施の形態３に係るデジタル・カメラ１Ａの構成と略同じである。図１０中、図８および図１に示した符号と同一符号を付されたブロックについては略同一機能を有するものとして詳細な説明を省略する。
【００６８】
本実施の形態４に係るデータ変換回路５Ｃは、上記実施の形態３と同様に、信号変換回路４６とセレクタ４５を備えており、モード切替信号ＳＬＴ１の信号レベルが"Ｌ"か"Ｈ"かにより、セレクタ４５は、Ａ／Ｄ変換回路４から入力する原画像データと信号変換回路４６から入力する原画像形式のデータとの何れかを選択して出力する。また、このデータ変換回路５Ｃは、前記セレクタ４５から入力するデータと、ディスプレイ信号処理部１２から入力する点順次データとの何れかを選択して解像度変換回路２０に出力するセレクタＳＥＬを備えている。このセレクタＳＥＬは、ＣＰＵ１１から伝達するモード切替信号ＳＬＴ２の信号レベルが"Ｌ"のとき、モード切替信号ＳＬＴ１の信号レベルを"Ｈ"または"Ｌ"の何れかに設定することで、データ変換回路５Ｃは、上記「原画像形式表示モード」または「原画像表示モード」の何れかに切り替えられる。すなわち、セレクタＳＥＬは、セレクタ４５から「０」側端子に入力する原画像データ若しくは原画像形式のデータを選択し解像度変換回路２０に出力する。解像度変換回路２０は、入力する原画像形式のデータをＥＶＦ６の表示画素数に合わせて解像度変換して書込み制御部６７に出力し、書込み制御部６７は、解像度変換回路２０から入力する画素データをフレーム単位若しくはフィールド単位でバッファ・メモリＡとバッファ・メモリＢとに交互に格納する。並行して、バッファ・メモリＡとバッファ・メモリＢとの一方に画素データを書き込んでいる期間は、読出し制御部６８の制御により、その他方から画素データの読出しが行われる。補間部４３は、読出し制御部６８から入力する画素データを画素補間した補間データを生成し、その補間データの色成分配列を面順次にした面順次データをＥＶＦ６に出力する。
【００６９】
以上の「原画像表示モード」と「原画像形式表示モード」では、間引き処理（解像度変換処理）を施しサイズを縮小された画像データをバッファ・メモリＡとバッファ・メモリＢとに格納するため、画像情報の一部が欠落する。このため補間部４３で画素補間処理をする際に、画像中の斜線部分や色境界部分などのエッジ部分に偽色が生成され、画質が若干低下する場合がある。データ変換回路５Ｃは、この種の画質低下を防ぐ動作モード（点順次画像表示モード）を有している。
【００７０】
データ変換回路５Ｃが「点順次画像表示モード」にある時、モード切替信号ＳＬＴ２の信号レベルは"Ｈ"に切り替えられる。このとき、セレクタＳＥＬは、ディスプレイ信号処理部１２から「１」側端子に入力する点順次データを書込み制御部６７に出力する。書込み制御部６７は、入力する点順次データの偶数番目ラインからなる偶数フィールドと奇数番目ラインからなる奇数フィールドとを、バッファ・メモリＡとバッファ・メモリＢとに交互に格納するように制御する。また、読出し制御部６８は、前記奇数フィールドと前記偶数フィールドとの一方がバッファ・メモリＡとバッファ・メモリＢとの一方に書き込まれている期間、その他方のバッファ・メモリから他方のフィールドを読出し、補間部４３に出力するように制御する。補間部４３は、入力する画素データが偶数フィールドに属する場合は、線形補間法などで不足の奇数フィールドの画素データを色成分毎に内挿補間し、面順次でＥＶＦ６に出力する。他方、補間部４３は、入力する画素データが奇数フィールドに属する場合は、不足の偶数フィールドを色成分毎に内挿補間した補間データを生成し、その補間データの色成分配列を面順次にした面順次データをＥＶＦ６に出力する。
【００７１】
従って、バッファ・メモリＡ，Ｂは、面順次データ生成のために合計１フレーム分の記憶領域をもつだけで足り、ディスプレイ信号処理部１２から入力する点順次データを間引く必要が無いため、偽色の発生が低く抑えられ画質が向上する。但し、偶数フィールドと奇数フィールドのうち一方は必ず内挿補間されるため、上記「原画像形式表示モード」の場合と比べると垂直解像度の低下は大きい。そこで、表示画像の光学特性を考慮して、「原画像形式表示モード」と「点順次画像表示モード」との何れかを選択して画像を表示すればよい。
【００７２】
次に、図１１、図１２、図１３および図１４は、本実施の形態４に係るデータ変換回路５Ｃの具体例を示す回路図である。図１１は、図１２と図１３との位置関係を示す図であり、図１２と図１３とは一点鎖線を介して互いに連続したものである。このデータ変換回路５Ｃは、図１２と図１３に示す画像データ記憶部２６と、図１４に示す補間部４３とから構成される。
【００７３】
前記画像データ記憶部２６は、バッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１を備えている。第１のバッファ・メモリ群Ａ０，Ａ１で１バンク、第２のバッファ・メモリ群Ｂ０，Ｂ１で１バンクが構成されており、合計２バンクの記憶領域が構成されている。バッファ・メモリ群は、１バンク当たり上記ＥＶＦ６の当該表示画素数分の記憶領域（（１画素データのビット長）×３２０×２４０ビット）を有する。本例の場合、１画素データは８ビット長をもつ。よって、各バッファ・メモリの容量は、１バンクがもつメモリ容量の半分、すなわち８×３２０×１２０ビットである。各バッファ・メモリは、ライト・イネーブル端子ＷＥとリード・イネーブル端子ＲＥを備えており、各バッファ・メモリのイネーブル端子ＷＥ，ＲＥは、ＡＮＤ素子５８，５９，６０，６１，６２，６３，６４，６５から信号入力を受ける。バンク選択信号ＢＳＣＴは、第１のバッファ・メモリ群Ａ０，Ａ１のイネーブル端子ＷＥに接続されたＡＮＤ素子５８，５９と、第２のバッファ・メモリ群Ｂ０，Ｂ１のイネーブル端子ＲＥに接続されたＡＮＤ素子６４，６５とに入力する。また、バンク選択信号ＢＳＣＴをインバータ６６でレベル反転した反転信号は、第２のバッファ・メモリ群Ｂ０，Ｂ１のイネーブル端子ＷＥに接続されたＡＮＤ素子６０，６１と、第１のバッファ・メモリ群Ａ０，Ａ１のイネーブル端子ＲＥに接続されたＡＮＤ素子６２，６３とに入力する。従って、第１のバッファ・メモリ群Ａ０，Ａ１にデータを書き込み、且つ第２のバッファ・メモリ群Ｂ０，Ｂ１からデータを読出す時には、バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"に切り替えられ、他方、第１のバッファ・メモリ群Ｂ０，Ｂ１にデータを書込み、且つ第２のバッファ・メモリ群Ａ０，Ａ１からデータを読出す時には、バンク選択信号ＢＳＣＴの信号レベルが"Ｌ"に切り替えられる。
【００７４】
また、入力用タイミング・ジェネレータ４７と入力用アドレス・ジェネレータ６９は共に、供給される入力画素クロックＩＣＬＫと同期して動作する。入力用タイミング・ジェネレータ４７は、上記実施の形態１の入力用タイミング・ジェネレータ２８と同様に、レジスタ４７Ａに保持される変換係数（間引き率）α，βに基づき、入力画素クロックＩＣＬＫ、水平同期信号ＨＤおよび垂直同期信号ＶＤを用いてデータ書込みのタイミングを示すライト・イネーブルパルスＷＥＢＬを生成する。
【００７５】
入力用アドレス・ジェネレータ６９は、上記実施の形態１の入力用アドレス・ジェネレータ２７と同様に、前記ライト・イネーブルパルスＷＥＢＬを受ける度に内蔵するアドレス・カウンタにアドレスを順次増分させる動作を行い、アドレス信号（IADR_A0, IADR_A1, IADR_B0, IADR_B1）を生成し各バッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１の各アドレス入力端子Ａｄｄｒ_ｉに出力する。また、入力用アドレス・ジェネレータ６９は、データ書込み時には、各バッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１に対してライト・イネーブル信号（IWE_A0, IWE_A1, IWE_B0, IWE_B1）を生成し、それぞれＡＮＤ素子５８，５９，６０，６１に出力する。ＡＮＤ素子５８，５９は、バンク選択信号ＢＳＣＴとライト・イネーブル信号（IWE_A0, IWE_A1）とを論理積演算し、双方の信号レベルが"Ｈ"のときに限り書込みを許可するＨレベル信号をイネーブル端子ＷＥに出力する。他方、ＡＮＤ素子６０，６１は、バンク選択信号ＢＳＣＴの反転信号とライト・イネーブル信号（IWE_B0, IWE_B1）とを論理積演算し、双方の信号レベルが"Ｈ"のときに限り書込みを許可するＨレベル信号をイネーブル端子ＷＥに出力する。
【００７６】
また、出力用タイミング・ジェネレータ７６と出力用アドレス・ジェネレータ８７は共に、供給される出力画素クロックＯＣＬＫと同期して動作する。出力用タイミング・ジェネレータ７６は、上記実施の形態１の出力用タイミング・ジェネレータ２９と同様に、出力画素クロックＯＣＬＫを用いてデータ読出しのタイミングを示すリード・イネーブルパルスＲＥＢＬを生成し出力する。出力用アドレス・ジェネレータ８７は、前記リード・イネーブルパルスＲＥＢＬが入力する度に、内蔵するアドレス・カウンタにアドレスを増分させる動作を行い、データ読出しのアドレス信号（OADR_A0, OADR_A1, OADR_B0, OADR_B1）を生成し、各バッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１のアドレス入力端子Ａｄｄｒ_ｏに出力する。また出力用アドレス・ジェネレータ８７は、データ読出し時には、各バッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１に対してリード・イネーブル信号（ORE_A0, ORE_A1, ORE_B0, ORE_B1）を生成し、それぞれＡＮＤ素子６２，６３，６４，６５に出力する。ＡＮＤ素子６２，６３は、バンク選択信号ＢＳＣＴの反転信号とリード・イネーブル信号（ORE_A0, ORE_A1）とを論理積演算し、双方の信号レベルが"Ｈ"のときに限りデータの読出しを許可するＨレベル信号をイネーブル端子ＲＥに出力する。またＡＮＤ素子６４，６５は、バンク選択信号ＢＳＣＴとリード・イネーブル信号（ORE_B0, ORE_B1）とを論理積演算し、双方の信号レベルが"Ｈ"のときに限りデータの読出しを許可するＨレベル信号をイネーブル端子ＲＥに出力する。
【００７７】
またセレクタ４５は、上記「原画像表示モード」または「原画像形式表示モード」に応じて、上記モード切替信号ＳＬＴ１の制御により「０」側端子または「１」側端子を選択する。
【００７８】
以上のデータ変換回路５Ｃが上記「原画像表示モード」にある時の動作は以下の通りである。この時、セレクタ４５は、Ａ／Ｄ変換回路４から入力する原画像データを選択してセレクタ５０，５１，５２，５３の「０」側端子に出力する。各セレクタ５０〜５３は、モード切替信号ＳＬＴ２の制御により「０」側端子を選択しており、当該「０」側端子から順次入力する原画像データをバッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１のデータ入力端子Ｄｉｎに出力する。その原画像データは、第１のバッファ・メモリ群Ａ０，Ａ１と第２のバッファ・メモリ群Ｂ０，Ｂ１とにフレーム単位またはフィールド単位で交互に格納される。すなわち、バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間には、第１のバッファ・メモリ群Ａ０，Ａ１に間引きされた画素データが格納され、バンク選択信号ＢＳＣＴの信号レベルが"Ｌ"の期間には、第２のバッファ・メモリ群Ｂ０，Ｂ１に間引きされた画素データが格納される。間引き処理（解像度変換処理）は、入力用タイミング・ジェネレータ４７で生成されたライト・イネーブルパルスＷＥＢＬに合わせて入力用アドレス・ジェネレータ６９が生成するアドレス信号（IADR_A0, IADR_A1, IADR_B0, IADR_B1）とライト・イネーブル信号（IWE_A0, IWE_A1, IWE_B0, IWE_B1）とで行われる。
【００７９】
他方、第１のバッファ・メモリ群Ａ０，Ａ１または第２のバッファ・メモリ群Ｂ０，Ｂ１の一方に画素データが書き込まれている期間は、その他方から、格納されている画素データが読み出される。すなわち、バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間には、第２のバッファ・メモリ群Ｂ０，Ｂ１から、画素データが順次読み出されてセレクタ５５に出力され、バンク選択信号ＢＳＣＴの信号レベルが"Ｌ"の期間には、第１のバッファ・メモリ群Ａ０，Ａ１から、画素データが順次読み出されてセレクタ５４に出力される。セレクタ５４，５５は、出力用アドレス・ジェネレータ８７で生成され出力される選択制御信号ＯＳＥＬの信号レベルが"Ｌ"か"Ｈ"かに応じて、「０」側端子か「１」側端子かを選択するように制御される。出力用アドレス・ジェネレータ８７は、出力用タイミング・ジェネレータ７６で生成されたリード・イネーブルパルスＲＥＢＬに合わせてデータ読出しのアドレス信号（OADR_A0, OADR_A1, OADR_B0, OADR_B1）とリード・イネーブル信号（ORE_A0, ORE_A1, ORE_B0, ORE_B1）とを生成する。
【００８０】
出力用アドレス・ジェネレータ８７は、バンク選択信号ＢＳＣＴの信号レベルが"Ｌ"の期間、生成したアドレスに対応する画素データがバッファ・メモリＡ０に格納されている時は、選択制御信号ＯＳＥＬの信号レベルを"Ｌ"に切り替え、当該アドレスに対応する画素データがバッファ・メモリＡ１に格納されている時は、選択制御信号ＯＳＥＬの信号レベルを"Ｈ"に切り替える。この時、セレクタ５６は、Ｌレベルのバンク選択信号ＢＳＣＴの制御により「０」側端子を選択し、セレクタ５４から出力される８ビット長の画素データを画素補間回路７０に出力する。逆に、出力用アドレス・ジェネレータ８７は、バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間、生成したアドレスに対応する画素データがバッファ・メモリＢ０に格納されている時は、選択制御信号ＯＳＥＬの信号レベルを"Ｌ"に切り替え、当該アドレスに対応する画素データがバッファ・メモリＢ１に格納されている時は、選択制御信号ＯＳＥＬの信号レベルを"Ｈ"に切り替える。この時、セレクタ５６は、Ｈレベルのバンク選択信号ＢＳＣＴの制御により「１」側端子を選択し、セレクタ５５から出力される８ビット長の画素データを画素補間回路７０に出力する。
【００８１】
図１４に示すように補間部４３を構成する画素補間回路７０は、セレクタ５６から入力する原画像データの２×２画素領域を保持する画素レジスタ群７１を有する。画素レジスタ群７１は、ＦＩＦＯメモリ７４を介して直列に接続されるレジスタ７２Ａ，７２Ｂとレジスタ７２Ｃ，７２Ｄとを備えており、各レジスタ７２Ａ〜７２Ｄは出力画素クロックＯＣＬＫと同期して動作する。補間・色成分選択回路７３は、出力用タイミング・ジェネレータ７６から伝達されるタイミング信号ＴＩと同期して動作し、上記実施の形態１の補間・色成分選択回路３９と同様に、各レジスタ７２Ａ〜７２Ｄから出力される８ビット長の画素データを選択的に取り込み、画素補間処理を行い、面順次データをセレクタ７５に出力する。セレクタ７５は、Ｌレベルのモード切替信号ＳＬＴ２の制御により「０」側端子に入力する面順次データをＥＶＦ６に出力する。
【００８２】
次に、データ変換回路５Ｃが上記「原画像形式表示モード」にある時の動作は以下の通りである。この時、セレクタ４５は、信号変換回路４６から入力する原画像形式のデータ（ＲＧＢデータ）を選択してセレクタ５０，５１，５２，５３の「０」側端子に出力する。信号変換回路４６においては、オーバサンプリング回路４０は、ディスプレイ信号処理部１２から出力される４：２：２形式のＹＣｂＣｒデータを４：４：４形式のＹＣｂＣｒデータにオーバサンプリングする。色空間変換回路４１は、そのＹＣｂＣｒデータを各８ビット長のＲデータ、ＧデータおよびＢデータに色空間変換し、それぞれセレクタ４２の「０」側端子、「１」側端子および「２」側端子に出力する。セレクタ４２は、入力用アドレス・ジェネレータ６９から伝達されるサンプリング信号ＳＴの値に従って端子を選択し、ベイヤー配列などの原画像形式のデータをセレクタ４５に出力する。その他の動作は、前記「原画像表示モード」時の動作と同じである。
【００８３】
次に、データ変換回路５Ｃが上記「点順次画像表示モード」にある時の動作は以下の通りである。この時、セレクタ５０，５１，５２，５３は、Ｈレベルのモード切替信号ＳＬＴ２の制御により「１」側端子を選択する。セレクタ５０，５２は、ディスプレイ信号処理部１２から入力する８ビット長のＹデータをバッファ・メモリＡ０，Ｂ０のデータ入力端子Ｄｉｎに出力する。他方、セレクタ５１，５３は、ディスプレイ信号処理部１２から入力する８ビット長のＣｂ／Ｃｒデータをバッファ・メモリＡ１，Ｂ１のデータ入力端子Ｄｉｎに出力する。
【００８４】
バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間、入力用タイミング・ジェネレータ４７で生成されたライト・イネーブルパルスＷＥＢＬに合わせて入力用アドレス・ジェネレータ６９が生成したアドレス信号（IADR_A0, IADR_A1, IADR_B0, IADR_B1）とライト・イネーブル信号（IWE_A0, IWE_A1, IWE_B0, IWE_B1）とにより、ＹデータとＣｂ／Ｃｒデータの偶数フィールドは第１のバッファ・メモリ群Ａ０，Ａ１に記憶される。また、その期間に、出力用タイミング・ジェネレータ７６で生成されたリード・イネーブルパルスＲＥＢＬに合わせて出力用アドレス・ジェネレータ８７が生成したアドレス信号（IRE_A0, IRE_A1, IRE_B0, IRE_B1）とリード・イネーブル信号（ORE_A0, ORE_A1, ORE_B0, ORE_B1）とにより、第２のバッファ・メモリ群Ｂ０，Ｂ１から、ＹデータとＣｂ／Ｃｒデータの奇数フィールドが読み出される。他方、バンク選択信号ＢＳＣＴの信号レベルが"Ｌ"の期間は、ＹデータとＣｂ／Ｃｒデータの奇数フィールドが第２のバッファ・メモリ群Ｂ０，Ｂ１に記憶される。また、その期間に、第１のバッファ・メモリ群Ａ０，Ａ１から、偶数フィールドが読み出される。このように第１のバッファ・メモリ群Ａ０，Ａ１から読み出された１６ビット長のＹＣｂＣｒデータ（偶数フィールド）はセレクタ５７の「０」側端子に入力し、第２のバッファ・メモリ群Ｂ０，Ｂ１から読み出された１６ビット長のＹＣｂＣｒデータ（奇数フィールド）は同セレクタ５７の「１」側端子に入力する。従って、バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間は、セレクタ５７は「１」側端子に入力する奇数フィールドのＹＣｂＣｒデータを出力し、当該信号レベルが"Ｌ"の期間は、セレクタ５７は「０」側端子に入力する偶数フィールドのＹＣｂＣｒデータを出力する。
【００８５】
図１４に示す補間部４３のオーバサンプリング回路７７は、出力用タイミング・ジェネレータ７６から伝達するタイミング信号ＴＩと同期して動作し、セレクタ５７から入力する１６ビット長のＹＣｂＣｒデータをオーバサンプリングし４：４：４形式のＹＣｂＣｒデータに変換後、各８ビット長のＹデータ、ＣｂデータおよびＣｒデータを色空間変換・垂直補間・色成分選択回路７８に出力する。色空間変換・垂直補間・色成分選択回路７８は、前記タイミング信号ＴＩと同期して動作し、入力するＹＣｂＣｒデータをＲＧＢデータに色空間変換し、そのＲＧＢデータに対して各色成分毎にフィールド単位で内挿補間（垂直補間）処理を実行する。その内挿補間処理は、そのＲＧＢデータが奇数フィールドからなる場合は、線形補間法などにより当該奇数フィールド上の画素データから偶数フィールドを補間し、そのＲＧＢデータが偶数フィールドからなる場合は、当該偶数フィールド上の画素データから奇数フィールドを補間することで実行される。上記出力用タイミング・ジェネレータ７６と出力用アドレス・ジェネレータ８７は、Ｎ回（Ｎ：色成分の数）、同一フィールドの画素データを読出すように制御するから、色空間変換・垂直補間・色成分選択回路７８は、Ｒフィールド、ＧフィールドおよびＢフィールドの各フィールド単位で順次、垂直補間を行い、面順次データをセレクタ７５に出力する。セレクタ７５は、Ｈレベルのモード切替信号ＳＬＴ２の制御により「１」側端子を選択し、前記面順次データをＥＶＦ６に出力する。
【００８６】
実施の形態５．
次に、図１５は、本発明の実施の形態５に係るデータ変換回路を構成する補間部２５Ｂの概略を示す回路図である。この補間部２５Ｂは、画像データ記憶部２６から入力する画像データのうち２×２画素領域の画素データを格納する画素レジスタ群７１、画素補間回路７９、プログラマブル色空間変換回路８０および色成分選択回路８１を備えて構成される。画素補間回路７９、プログラマブル色空間変換回路８０および色成分選択回路８１は、画像データ記憶部２６から伝達されるタイミング信号ＴＩと同期して動作する。また、画素レジスタ群７１は、ＦＩＦＯメモリ７４を介して直列に接続されるレジスタ７２Ａ、７２Ｂとレジスタ７２Ｃ，７２Ｄとから構成されている。尚、図示した画像データ記憶部２６の代わりに、上記実施の形態２，３，４の画像データ記憶部２６Ａ，２６Ｂ，２６Ｃを用いてもよい。
【００８７】
前記画素補間回路７９は、画素レジスタ群７１を構成する各レジスタ７２Ａ〜７２Ｄから画素データを選択的に取り込み、１画素につき４色成分（Color 0, Color 1, Color 2, Color 3）を線形補間などで生成し、プログラマブル色空間変換回路８０に出力する。また、プログラマブル色空間変換回路８０は、入力する４色成分をＲＧＢ信号へ色空間変換する機能を有し、その色空間を変換する変換係数α（ｉ，ｊ）（ｉ＝０〜２，ｊ＝０〜３）を可変に設定できる機能を有する。またプログラマブル色空間変換回路８０は、ＣＰＵ１１などから伝達された変換係数α（ｉ，ｊ）を内部メモリに保持できる。今、４色成分の入力値をＩ（ｍ）（ｍ＝０，１，２，３）、３色成分の出力値をＯ（ｎ）（ｎ＝０，１，２）で表すとすれば、ｎ番目の色成分の出力値は、Ｏ（ｎ）＝α（ｎ，０）×Ｉ（０）＋α（ｎ，１）×Ｉ（１）＋α（ｎ，２）×Ｉ（２）＋α（ｎ，３）×Ｉ（３）、の演算式に従って算出される。このように変換係数α（ｉ，ｊ）を可変に設定できるため、出力値の色空間をＲＧＢ空間に限定すること無く、所望の色空間を選択することが可能である。また、本実施の形態に係るデータ変換回路は、撮像センサに配設された色フィルタ・アレイの種類に合わせて変換係数α（ｉ，ｊ）を設定できるので、色フィルタ・アレイの型に依存せず、その色フィルタ・アレイが３原色系のもの、補色系のものの何れであっても対応できる。
【００８８】
また色成分選択回路８１は、プログラマブル色空間変換回路８０から出力されたＲデータ、ＧデータおよびＢデータを面順次に出力されるように選択し、８ビット長の面順次データを出力する。画像データ記憶部２６からは、同一フィールドの画素データが、Ｎ回（Ｎ：出力値の色成分の数）繰り返し読み出されて補間部２５Ｂに入力するので、色成分選択回路８１は、各回毎に同一色成分を選択することにより、Ｒフィールド、Ｇフィールド、Ｂフィールドを順次出力する。
【００８９】
実施の形態６．
次に、図１６は、本発明の実施の形態６に係るデータ変換回路を構成する補間部２５Ｃを示す回路図である。この補間部２５Ｃは、前述の実施の形態５に係るデータ変換回路と同様に、画像データ記憶部２６から入力する画像データのうち２×２画素領域の画素データを格納する画素レジスタ群７１、画素補間回路７９および色成分選択回路８１を備えており、更に、ＯＳＤ（オン・スクリーン・ディスプレイ）メモリ８２、ＯＳＤコントローラ８３およびセレクタ８４，８５，８６を備えて構成されている。画素補間回路７９、色成分選択回路８１およびＯＳＤコントローラ８３は、画像データ記憶部２６から伝達されるタイミング信号ＴＩと同期して動作する。尚、図示した画像データ記憶部２６の代わりに、上記実施の形態２，３，４の画像データ記憶部２６Ａ，２６Ｂ，２６Ｃを用いてもよい。
【００９０】
前記ＯＳＤメモリ８２には文字・記号などのキャラクタ・コードや、アイコン画像などのビットマップデータなどを含むＯＳＤデータが格納されており、ＯＳＤコントローラ８３は、上記ＣＰＵ１１の制御を受けてアドレス信号や制御信号をＯＳＤメモリ８２に出力し、ＯＳＤメモリ８２からＯＳＤデータを取得する。ＯＳＤコントローラ８３は、取得したＯＳＤデータを表示するための各色成分の画素データ（OSD R Color, OSD G Color, OSD B Color）を生成し、セレクタ８４，８５，８６の「１」側端子に出力する。また、同セレクタ８４，８５，８６の「０」側端子には画素補間回路７９から、ＲＧＢの画素補間データが入力している。セレクタ８４，８５，８６は、ＯＳＤコントローラ８３から伝達される切替制御信号（OSD ON）に従い、この切替制御信号の信号レベルが"Ｈ"のときは「１」側端子を選択し、当該信号レベルが"Ｌ"のときは「０」側端子を選択することにより、画素補間回路７９から出力されるＲＧＢデータにＯＳＤデータをスーパーインポーズ（多重化）することができる。そして、画像データ記憶部２６からは、同一フィールドの画素データが、Ｎ回（Ｎ：出力値の色成分の数）繰り返し読み出されて補間部２５Ｃに入力するので、色成分選択回路８１は、各回毎に同一色成分を選択することにより、Ｒフィールド、Ｇフィールド、Ｂフィールドを順次出力する。従って、ＥＶＦ６において、各種撮影情報（撮影時刻、テープの残量など）を多重表示することが可能となる。特に、Ａ／Ｄ変換回路４から画像データ記憶部２６に直接入力する原画像データとＯＳＤデータとを多重表示できるという利点が得られる。
【００９１】
実施の形態７．
次に、図１７は、本発明の実施の形態７に係るデータ変換回路５Ｄを示す概略図である。このデータ変換回路５Ｄは、上述の画像データ記憶部２６と補間部２５とを備えると共に、更に、ＯＢ（オプティカル・ブラック）補正回路８８、ゲイン補正回路９１、ＷＢ（ホワイト・バランス）補正回路９３、ＡＦ評価値算出回路９７およびガンマ補正回路９８を備えて構成されている。尚、各回路８８，９１，９３，９７，９８の配列順位は特に制限されるものではないが、ＡＦ評価を精度良く行う観点からは、ガンマ補正回路９８はＡＦ評価値算出回路９７の後に配置されるのが望ましい。また上記アナログ信号処理部３がこれら回路８８，９１、９３，９７，９８の何れかと同一の機能を備える場合は、当該機能に相当する回路を省略してもよい。
【００９２】
前記ＯＢ補正回路８８は、Ａ／Ｄ変換回路４から入力する１２ビット長の原画像データのＯＢ領域の複数点の輝度値をクランプし、当該輝度値の平均値を黒レベルの基準値に合わせるための減算値を決定し、これを加算器９０に出力する。加算器９０は、入力する原画像データから当該減算値を減算する。通常、原画像データの各水平ラインの先頭部にＯＢ領域が設けられている。
【００９３】
また前記ゲイン補正回路９１は、乗算器９９から出力された調整済みの輝度信号を、１フレームの全領域またはその中央重点領域などの単位で取り込み、取り込んだ輝度信号の平均値が所定の目標値を超えている場合は、乗算器９９に入力する輝度信号のゲインを下げるべくゲイン係数を決定し、逆に、取り込んだ輝度信号の平均値が所定の目標値未満の場合は、乗算器９９に入力する輝度信号のゲインを上げるべくゲイン係数を決定する。乗算器９９は、ゲイン調整回路９２から出力されたゲイン係数を入力する次のフレームもしくはフィールドの輝度値に掛けて出力する。尚、ゲイン調整回路９２は、輝度信号を取り込むタイミングを、入力用タイミング・ジェネレータ２８から伝達される制御パルスＦＰなどで指示される。
【００９４】
また前記ＷＢ補正回路９３は、ＣＰＵ１１などから転送された各色成分の係数値を保持するレジスタ９４Ａ〜９４Ｄと、これらレジスタ９４Ａ〜９４Ｄから係数値を選択的に取り込んで乗算器９９に出力するセレクタ９５と、乗算器９９とを備えている。セレクタ９５は、入力用タイミング・ジェネレータ２８から伝達される２ビット長の選択制御信号ＣＰの値により、レジスタ９４Ａ〜９４Ｄの何れかに保持された係数値を取り込み、乗算器９９に出力する。乗算器９９は、入力する画素データに当該係数値を乗算し、ホワイト・バランス調整を施した画素データを出力する。
【００９５】
また前記ＡＦ評価値算出回路９７は、入力する画像データの輝度成分の高域成分Ｙｈを抽出し、当該高域成分Ｙｈに基づいてＡＦ（オート・フォーカス）用の評価値９６を算出する機能を有する。当該評価値は、抽出した高域成分Ｙｈの当該画素と近隣の画素間の差分絶対値に基づいて算出される値である。当該評価値は、デジタル・カメラの光学機構にフィード・バックされ、光学機構のレンズ系を合焦駆動する際に利用される。このようにＴＴＬ光を利用したＡＦ評価法は、ＴＴＬの山登り方式と呼ばれている。そして、ガンマ補正回路９８は、入力する画像データに対して人間の視覚特性に合わせるようにガンマ変換を行う回路である。
【００９６】
以上の実施の形態１〜７では、各実施の形態に係るデータ変換回路をデジタル・カメラに組み込んだ例を示したが、本発明ではこれに限らず、それらデータ変換回路が上述の「原画像形式表示モード」および「点順次画像表示モード」で面順次ディスプレイに対するインターフェースとして機能する場合であれば、それらデータ変換回路をデジタル・カメラ以外の画像処理機器に組み込むことができる。
【００９７】
【発明の効果】
以上の如く、本発明の請求項１に係るデータ変換回路によれば、入力する画素データを第１バッファ・メモリと第２バッファ・メモリとにフレーム単位またはフィールド単位で交互に記憶し、一方に画素データを記憶させる期間に他方から画素データを読出すため、面順次ディスプレイで面順次動画像を表示する際の色ずれを確実に防止できると共に、前記第１および第２バッファ・メモリから読出した画素データに基づいて画素補間を行い、面順次データを出力することから、面順次ディスプレイで高精細な面順次動画像を表示できる。また、１画素に単色成分しかもたない画素データを扱うことから、第１および第２バッファ・メモリの容量は、例えば１画素に３原色成分をもつＲＧＢ信号の場合の１／３の容量で済み、メモリ容量の節減および回路の低廉化が可能となる。さらに、例えばＹＣｂＣｒデータやＲＧＢデータなどの点順次データを面順次データに変換して面順次ディスプレイで表示させることができる。
【００９８】
請求項２によれば、入力する画像データの画像サイズに関係無く、当該画像データを第１および第２バッファ・メモリに格納できる。
【０１００】
請求項３に係るデータ変換回路によれば、例えばＹＣｂＣｒデータやＲＧＢデータなどの点順次データと、単板式の色フィルタ・アレイをもつ画像センサなどから得られる１画素に単色成分しかもたない画像データとの何れの形式のデータをも、面順次データに変換して面順次ディスプレイに表示させることができる。
【０１０１】
請求項４によれば、上記第２のセレクタが上記点順次データを選択して出力するときは、色ずれの生じない面順次データを生成できると共に、点順次データを解像度変換せずに第１および第２バッファ・メモリに格納できるため偽色の発生が抑制された高画質の面順次データを生成できる。
【０１０２】
請求項５に係るデータ変換回路によれば、撮像センサに配設される色フィルタ・アレイの種類に依存せず、画像データを所望の色空間に変換できるため、その色フィルタ・アレイの型に合わせて本発明に係るデータ変換回路を仕様変更する必要が無く、データ変換回路の汎用性が向上する。
【０１０３】
請求項６に係るデータ変換回路によれば、面順次ディスプレイにおいて、日付などの文字情報やアイコン画像などを含む撮影情報を動画像にスーパーインポーズして表示できる。
【０１０４】
請求項７〜１０に係るデータ変換回路によれば、細かな画像調整を行い、高画質の面順次データを生成することが可能となる。
【０１０５】
請求項１１によれば、本請求項に係るデータ変換回路をデジタル・カメラに搭載した場合に、このデータ変換回路単体でＡＦ評価値を滞り無く出力できる。
【０１０６】
請求項１２に係るデジタル・カメラによれば、Ａ／Ｄ変換回路から出力された１画素に単色成分をもつ原画像データを直接、面順次データに変換して面順次ディスプレイに出力できる。よって、従来のように、画像処理部から出力された１画素に複数色成分をもつ点順次データを面順次データに変換せずに済むことから、変換に必要なバッファ・メモリの容量を削減でき、回路の小規模化および低廉化が可能となる。また、多大な電力を消費する画像処理部を駆動せずとも面順次ディスプレイに画像を表示できるため、必要に応じて画像処理部への電力供給やクロック信号の供給を停止しその動作を中断させることで、デジタル・カメラ全体の電力消費量を大幅に削減できる。さらに、画像処理部で処理された撮像画像や記録画像などの点順次データを、１画素に単色成分しかもたない原画像形式のデータに変換して第１バッファ・メモリと第２バッファ・メモリとに格納できるため、メモリ容量を増やすこと無く、点順次データを面順次データに変換できる。
【０１０７】
請求項１３に係るデジタル・カメラによれば、撮像センサで撮像した動画像をビューファインダーで直接確認できる。通常、デジタル・カメラには撮像した撮像画像や記録画像を確認できる比較的大画面の点順次ディスプレイが搭載されているが、消費電力の大きなその種の点順次ディスプレイを駆動せずに、撮像した動画像をビューファインダーで確認できる。
【０１０８】
請求項１４に係るデジタル・カメラによれば、大きな総画素数をもつ撮像センサで撮像した撮像画像や記録画像を、面順次ディスプレイの表示画素数に適合するように間引いて第１および第２バッファ・メモリに格納できるため、変換に必要なメモリ容量を節減できる。
【０１１０】
請求項１５に係るデジタル・カメラによれば、画像処理部で処理された撮像画像や記録画像などの点順次データと、原画像データとの何れかを状況に応じて自在に選択し、面順次ディスプレイに表示できる。通常、デジタル・カメラには撮像画像や記録画像を確認できる比較的大画面で電力消費量の大きな点順次ディスプレイが搭載されているが、本請求項に係るデジタル・カメラでは、それら撮像画像や記録画像などを、例えばビューファインダーを構成する面順次ディスプレイで表示できる。このため消費電力を節減でき、また、たとえ、その種の点順次ディスプレイの機能が故障などで停止してもその代替手段を提供できる。
【０１１１】
請求項１６に係るデジタル・カメラによれば、上記第２のセレクタが上記点順次データを選択して出力するときは、色ずれの生じない面順次データを生成し表示できると共に、点順次データを解像度変換せずに第１および第２バッファ・メモリに格納できるため、偽色の発生が抑制された高画質の面順次データを生成し表示できる。
【０１１２】
請求項１７に係るデジタル・カメラによれば、撮像センサに配設される色フィルタ・アレイの種類に依存せず、画像データを所望の色空間に変換できる。
【０１１３】
請求項１８に係るデジタル・カメラによれば、面順次ディスプレイにおいて、日付などの文字情報やアイコン画像などを含む撮影情報を動画像にスーパーインポーズして表示できる。
【０１１４】
請求項１９〜請求項２２に係るデジタル・カメラによれば、細かな画像調整を行い、面順次ディスプレイにおける表示画像の画質の向上が可能となる。
【０１１５】
請求項２３に係るデジタル・カメラによれば、画像処理部などがもつＡＦ評価演算機能を使用しなくとも、撮像センサで撮像した画像データに基づいてＡＦ評価値を演算でき、その値を光学機構の合焦制御部にフィードバックさせることができる。よって、ＡＦ評価値の演算時に必ずしも画像処理部などは動作する必要が無いので、必要に応じて画像処理部などの動作を中断させて、デジタル・カメラの電力消費量を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るデジタル・カメラの概略構成を示す機能ブロック図である。
【図２】実施の形態１に係るデータ変換回路のデータ変換回路の全体を示す図である。
【図３】実施の形態１に係るデータ変換回路の画像データ記憶部を示す回路図である。
【図４】実施の形態１に係るデータ変換回路の補間部を示す回路図である。
【図５】画素補間処理の一例を示す説明図である。
【図６】実施の形態１に係るデータ変換回路の補間部の変形例を示す回路図である。
【図７】本発明の実施の形態２に係るデータ変換回路を示す図である。
【図８】本発明の実施の形態３に係るデジタル・カメラの概略構成を示す機能ブロック図である。
【図９】実施の形態３に係るデータ変換回路の具体例を示す図である。
【図１０】本発明の実施の形態４に係るデジタル・カメラの概略構成を示す機能ブロック図である。
【図１１】実施の形態４に係るデータ変換回路を構成する画像データ記憶部を示す全体図である。
【図１２】実施の形態４に係るデータ変換回路を構成する画像データ記憶部の一部を示す回路図である。
【図１３】実施の形態４に係るデータ変換回路を構成する画像データ記憶部の一部を示す回路図である。
【図１４】実施の形態４に係るデータ変換回路を構成する補間部を示す回路図である。
【図１５】本発明の実施の形態５に係るデータ変換回路を構成する補間部を示す回路図である。
【図１６】本発明の実施の形態６に係るデータ変換回路を構成する補間部を示す回路図である。
【図１７】本発明の実施の形態７に係るデータ変換回路を示す概略図である。
【図１８】従来のデジタル・カメラの一構成を示す概略ブロック図である。
【図１９】点順次データの色成分配列を示す説明図である。
【図２０】面順次データの色成分配列を示す説明図である。
【図２１】画像データの色成分配列を点順次から面順次に変換する変換装置の一例を示す概略図である。
【図２２】面順次データを動画像表示する際に発生する色ずれを説明するための図である。
【図２３】画像データの色成分配列を点順次から面順次に変換する変換装置の一例を示す概略図である。
【符号の説明】
１，１Ａ，１Ｂ  デジタル・カメラ
２  ＣＣＤ撮像素子
３  アナログ信号処理部
４  Ａ／Ｄ変換回路
５，５Ａ，５Ｂ，５Ｃ，５Ｄ  データ変換回路
６  ＥＶＦ
７  タイミング・ジェネレータ
８  主処理部
８Ａ  画像処理部
９  主メモリ
１０  メモリ・バス
１１  ＣＰＵ
１２  ディスプレイ信号処理部
１３  ＬＣＤ表示部
１５  インターフェース部
１６  処理ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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