(57)【特許請求の範囲】
【請求項１】
ディザ処理に用いる１スキャンライン分の各閾値データを順に振り分けて記憶するＮ個（Ｎ≧２）の記憶手段と、
前記Ｎ個の記憶手段にそれぞれ記憶された最初の閾値データを記憶するＮ−１個のラッチ手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて前記Ｎ個の記憶手段から出力される閾値データと、前記Ｎ−１個のラッチ手段から出力される閾値データとのいずれか一方を選択する選択手段と、
前記選択手段で選択された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて、前記シフト量を設定する検出手段と、を有し、
前記選択手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。
【請求項２】
前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
ディザ処理に用いる１スキャンライン分の各閾値データ及び当該スキャンラインの最終画素に対応する閾値データの後に、スキャンラインの先頭からＮ−１（Ｎ≧２）個分の閾値データを順に振り分けて記憶するＮ個の記憶手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて、前記Ｎ個の記憶手段から閾値データを出力する出力手段と、
前記記憶手段から出力された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて前記シフト量を設定する検出手段と、を有し、
前記出力手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。
【請求項４】
前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする請求項３に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１色以上の画像を形成する画像処理装置に関し、特に、レーザビームやＬＥＤ、またはインクジェットなどの手段を用いて印字媒体上に画像を形成するプリンタなどの画像処理装置に関するものである。
【０００２】
【従来の技術】
従来より、モノクロやカラーで印字を行うプリンタが知られている。
【０００３】
一般的にプリンタは、主として画像のデータを取り扱うコントローラと、インクやトナーを取り扱う印字部とによって構成される。
【０００４】
図４は、印字を行うための画像を作成し印字部に出力するコントローラのブロック図で、モノクロの画像を作成する構成である。
【０００５】
３００はＣＰＵ、３０１は、全体を制御するプログラムや文字フォントなどが記憶されているＲＯＭ、３０２は、ＣＰＵ３００の変数やホストシステム３１１からの印字データを格納するＲＡＭ、３０３は、出力する画像を発生する描画回路、３０３′は階調変換回路、３０４は、画像を保持するビットマップＲＡＭである。
【０００６】
３０５はビデオ回路、３０６は、ホストシステム３１１からのデータを受信するためのホストＩ／Ｆ、３０７は、オペレータへの設定などを表示するパネル３０８とのインタフェース回路であるパネルＩ／Ｆである。
【０００７】
３０８はパネル、３０９はエンジンである。
【０００８】
３１０はバスであって、ＣＰＵ３００は、このバス３１０を経由してコントローラ３１２内の各回路にアクセスし、制御を行う。
【０００９】
３１１はホストシステム、３１２はコントローラである。
【００１０】
まず、ホストシステム３１１で画像が作成され、ホストＩ／Ｆ３０６へ出力される。
【００１１】
ホストＩ／Ｆ３０６へ出力された画像は、ＣＰＵ３００の制御のもとに一度ＲＡＭ３０２に保持される。
【００１２】
しかる後に、この画像は、描画回路３０３によって読み出されて必要な処理をされ、バンド単位でビットマップＲＡＭ３０４に出力される。
【００１３】
そして、ビットマップＲＡＭ３０４に保持された画像は、ビデオ回路３０５によって読み出され、エンジン３０９に送られる。
【００１４】
画像を受け取ったエンジン３０９は、その画像から紙などの印字媒体上に出力する画像を作成する。
【００１５】
次に、印字を行う印字部について説明する。
【００１６】
図５は、カラーのレーザプリンタの印字部の構造を説明した図である。
【００１７】
カラーで印字をする印字部は、一般的にＹ（イエロー）Ｍ（マゼンダ）Ｃ（シアン）Ｋ（黒）の４つの色を用いて、必要なカラー画像を紙などの印字媒体上に形成する。
【００１８】
画像の形成は、各色のデータを順に重ねることで行われる。
【００１９】
２００は紙などの印字媒体、２０１は給紙ローラ、２０２は、黒の画像を形成する現像ユニット、２０３は、イエローの画像を形成する現像ユニット、２０４は、マゼンタの画像を形成する現像ユニット、２０５は、シアンの画像を形成する現像ユニットである。
【００２０】
２０６は、印字媒体２００を搬送する搬送ベルト、２０７は、印字媒体２００にトナーを定着させるヒータ、２０８は定着ローラであって、ヒータ２０７と印字媒体２００を密着させる。
【００２１】
まず、印字媒体２００は、給紙ローラ２０１で１枚づつ搬送され、各色の画像を形成する現像ユニット２０２〜２０５によってトナーによる画像を連続的に形成される。
【００２２】
そして、最後にヒータ２０７でトナーが印字媒体２００に熱着されて、印字が終了する。
【００２３】
すなわち、このような印字部の場合、出力する画像は、印字媒体２００の移動のタイミングに合わせて、画像を形成する現像ユニット２０２〜２０５に、連続的に発生させる必要がある。
【００２４】
以上のようにして印字が行われるのであるが、一般に、ホストシステム３１１から入力された画像（印字データ）を、そのまま印字することはできない。
【００２５】
すなわち、ホストシステム３１１から入力される画像は、８ビットなどの高い階調であり、印字するエンジン３０９が１ドットあたりに出力できる階調は低い場合が多い。
【００２６】
このようなときに、描画回路３０３にてビットマップＲＡＭ３０４に出力する画像を形成する際などに、階調変換回路３０３′による階調の変換が行われる。
【００２７】
特に、図５に示されるような多色の印字に対応するためには、階調変換回路３０３′は高速で変換を行う必要がある。
【００２８】
そのため、１つ１つの画素を順に変換するのではなく、２つ以上の画素データを並列に変換する構成が必要となる。
【００２９】
階調変換にはディザ法を用いるのが一般的である。
【００３０】
ディザ法はｎ×ｍ（ｎ,ｍは１つ以上の整数）の画素単位で閾値を設定し、その閾値と入力するデータを比較して閾値より大きいか、小さいかで出力する画素のデータを決定する方法である。
【００３１】
入力されるデータや出力するエンジン３０９によって、ディザデータ（ディザの閾値）は調整される。
【００３２】
図６は、画素を並列に処理できるようにディザデータを出力する回路例である。
【００３３】
この例ではメモリを４つとしている。
【００３４】
１００はカウンタＡ、１０４〜１０７はメモリＡ〜Ｄであって、ディザデータ（ディザの閾値）を記憶する。
【００３５】
１２０は、ディザデータと入力するデータとを比較して変換するデータ処理手段である比較回路である。
【００３６】
処理する画素の位置にしたがってカウンタ１００がインクリメントされる。
【００３７】
この回路例では４画素を同時に出力するようにメモリＡ１０４はｎ番目、メモリＢ１０５はｎ＋１番目、メモリＣ１０６はｎ＋２番目、メモリＤ１０７はｎ＋３番目のディザデータ（ディザの閾値）を、同じ組み合わせのデータが繰り返すまで保持する。
【００３８】
その例を図７に示す。
【００３９】
図７は、幅９（１番目〜９番目まで）のディザデータの出力説明図である。
【００４０】
ＭＡはメモリＡ１０４が記憶するディザデータ、ＭＢはメモリＢ１０５が記憶するディザデータ、ＭＣはメモリＣ１０６が記憶するディザデータ、ＭＤはメモリＤ１０７が記憶するディザデータである。
【００４１】
１番目〜９番目のディザデータを、順に並べて出力できるようにするために、例えばメモリＡ１０４は、１、５、９、４、８、３、７、２、６番目のデータをそれぞれメモリＡ１０４の０、１、２、３、４、５、６、７、８個目のデータとして記憶する必要がある。
【００４２】
そして、そのデータを、カウンタＡ１００の指示に従って（例えばカウンタＡが、０個目と指示したら１番目のデータを、２個目と指示したら９番目のデータをというように）出力を行う。
【００４３】
【発明が解決しようとする課題】
しかし、上記構成では、ディザデータがメモリの数の整数倍であるときは少ないメモリ容量でも良いが、そうでないときは大きなメモリ容量を必要としてしまう。
【００４４】
図７のように、例えばディザデータの幅が９でメモリの数が４であれば、９＊４のメモリ容量を必要としてしまう。
【００４５】
本発明は、以上のような問題点に鑑みてなされたもので、その目的とする処は、メモリ容量を増やさずにディザデータの大きさを自由に設定できる上に、高速にディザ変換を行うことができる画像処理装置を提供することにある。
【００４６】
【課題を解決するための手段】
上記目的を達成するため、本発明では、画像処理装置を次の（１）ないし（４）のとおりに構成する。
（１）ディザ処理に用いる１スキャンライン分の各閾値データを順に振り分けて記憶するＮ個（Ｎ≧２）の記憶手段と、
前記Ｎ個の記憶手段にそれぞれ記憶された最初の閾値データを記憶するＮ−１個のラッチ手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて前記Ｎ個の記憶手段から出力される閾値データと、前記Ｎ−１個のラッチ手段から出力される閾値データとのいずれか一方を選択する選択手段と、
前記選択手段で選択された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて、前記シフト量を設定する検出手段と、を有し、
前記選択手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。
（２）前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする前記（１）に記載の画像処理装置。
（３）ディザ処理に用いる１スキャンライン分の各閾値データ及び当該スキャンラインの最終画素に対応する閾値データの後に、スキャンラインの先頭からＮ−１（Ｎ≧２）個分の閾値データを順に振り分けて記憶するＮ個の記憶手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて、前記Ｎ個の記憶手段から閾値データを出力する出力手段と、
前記記憶手段から出力された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて前記シフト量を設定する検出手段と、を有し、
前記出力手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。
（４）前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする前記（３）に記載の画像処理装置。
【００４９】
すなわち、上記目的を達成するために、
第一の実施例ではディザの１スキャンラインごとに、繰り返しのはじめから並列に処理する画素数−１の閾値データを記憶するラッチを用意し、セレクタにてメモリの各出力とラッチの出力とを切り替え、セレクタの出力にバレルシフタを用意することで、
第二の実施例ではディザを記憶する手段に１スキャンラインの閾値データのあとに続けて繰り返しのはじめから並列に処理する画素数−１の閾値データを続けて記憶させ、メモリの出力にバレルシフタを用意することで、メモリ容量を増やさずに高速にディザ変換を行うことを可能にする。
【００５０】
【発明の実施の形態】
以下、複数の実施例に基づき、発明の実施の形態を説明する。
【００５１】
（第一の実施例）
以下、図面を用いて第一の実施例について説明する。
【００５２】
図１は、第一の実施例をもっともよく表すディザ閾値の出力回路のブロック図であり、４画素を同時に出力する場合について示している。
【００５３】
１００〜１０３は、ディザアドレス指定手段であるアドレスカウンタ（以下カウンタという）Ａ′〜Ｄ′で、４つの画素毎に更新される。
【００５４】
１０４〜１０７は、第一の記憶手段であるメモリＡ′〜Ｄ′で、ディザデータ（ディザの閾値）がＣＰＵ３００から書きこまれて保持される。
【００５５】
このとき、メモリＡ′１０４にはｎ番目、メモリＢ′１０５にはｎ＋１番目、メモリＣ′１０６にはｎ＋２番目、メモリＤ′１０７はｎ＋３番目（ｎは整数）のディザデータ（ディザの閾値）だけが書きこまれる。
【００５６】
例えば、１番目〜９番目までのディザデータでは、メモリＡ′１０４には、１、５、９（図２のＭＡ′）、メモリＢ′１０５には、２、６（図２のＭＢ′）、メモリＣ′１０６には、３、７（図２のＭＣ′）、メモリＤ′１０７には４、８番目のディザデータ（図２のＭＤ′）だけが記憶される。
【００５７】
１０８〜１１０は、第二の記憶手段であるラッチＡ〜Ｃであり、それぞれメモリＡ′１０４〜メモリＣ′１０６の最初のディザデータをディザ変換が始まる前に保持する。
【００５８】
例えば、１番目〜９番目までのディザデータでは、ラッチＡ１０８には１番目のデータ、ラッチＢ１０９には２番目のデータ、ラッチＣ１１０には３番目のディザデータを保持する。
【００５９】
１１１〜１１４は、選択手段であるデータセレクタ（以下セレクタという）Ａ〜Ｄで、メモリＡ′１０４〜メモリＤ′１０７の出力とラッチＡ１０８〜ラッチＣ１１０の出力とを切り替える。
【００６０】
１１５は、データシフト手段であるバレルシフタで、セレクタＡ１１１〜セレクタＤ１１４からのディザデータをデータシフトして（出力位置をずらして）出力する。
【００６１】
例えば、セレクタＡ１１１から１番目、セレクタＢ１１２から２番目、セレクタＣ１１３から３番目、セレクタＤ１１４から４番目のディザデータが出てきたとき、シフト量０であれば一番目の画素に一番目のディザデータ、二番目の画素に二番目のディザデータ、三番目の画素に三番目のディザデータ、四番目の画素に四番目のディザデータ、と当てはまるように比較回路１２０に出力が行われる。
【００６２】
しかし、シフト量１であれば、一番目の画素に四番目のディザデータ、二番目の画素に一番目のディザデータ、三番目の画素に二番目のディザデータ、四番目の画素に三番目のディザデータ、と当てはまるように比較回路１２０に出力が行われる。
【００６３】
１２０は、データ処理手段である比較回路、１２１は、ディザのスキャンラインの最終画素を含んでいることを検出する手段である検出回路、１３０はデコード回路である。
【００６４】
図２は、幅９のディザデータの出力説明図である。
【００６５】
（Ａ）は、各メモリに記憶したデータを、各カウンタの指示に従ってそのまま行った出力、（Ｂ）は、ラッチ、セレクタ、および検知回路を用いて行った出力、（Ｃ）は、（Ｂ）の出力にバレルシフタ１１５を用いて行った出力を示している。
【００６６】
横方向には処理につれて出力が変わる様子を示している。
【００６７】
（Ｃ）の下の数字はバレルシフタ１１５に入力されるシフト量を示している。
【００６８】
網のかかった部分は、セレクタが、メモリからの出力の変わりに、ラッチからの出力を選択したことを示している。
【００６９】
（Ａ）では、最初は順番通り出力されるが、３回目の出力からディザデータがずれはじめる。
【００７０】
（Ｂ）では、検出回路１２１によって、９番目のデータを含んでいることを検知すると、セレクタＡ１１１〜セレクタＤ１１４がラッチＡ１０８〜ラッチＣ１１０のデータを選択して、１番目、２番目、３番目のディザデータを出力するので、３回目の出力までは順番通り出力される。
【００７１】
しかし、４回目の出力からディザデータがずれはじめる。
【００７２】
（Ｃ）では、検出回路１２１によって、９番目のデータを含んでいることを検知すると、セレクタＡ１１１〜セレクタＤ１１４がラッチＡ１０８〜ラッチＣ１１０のデータを選択して、１番目、２番目、３番目のディザデータを出力し、バレルシフタ１１５のシフト量が更新される（次の回の出力からバレルシフタのシフト量が＋１される）。
【００７３】
これにより、データの出力位置のずれは解消されるが、ラッチＡ１０８〜ラッチＣ１１０による出力の直後にいくつかのディザデータが繰り返してしまう。
【００７４】
これを解消するために、本実施例ではデコード回路を用い、さらにそれに合わせたセレクタＡ１１１〜セレクタＤ１１４の選択の条件（セレクタの論理）を設定する。
【００７５】
表１にデコード回路のカウンタ初期値表、表２にセレクタの論理表を示す。
【００７６】
【表１】
0004006219.tif 000002
【００７７】
【表２】
0004006219.tif 000003
表１は、デコード回路１３０を用いて各カウンタのカウンタ初期値を変更する様子を示す表である。
【００７８】
まず、縦軸のシフトで、シフト量がいくつに更新されるかを見る。
【００７９】
次に、横軸のカウンタから、いずれかのカウンタを見る。
【００８０】
交差したところの数字が、そのカウンタが、シフト量が更新されるときに、記憶してある何個目のディザデータから出力を行うかを示している。
【００８１】
例えば、シフト量が１でカウンタＤ′の欄は０となっている。
【００８２】
すなわち、シフト量が１になったとき、カウンタＤは０個目（４番目、８番目のうち４番目）のディザデータから出力を開始する。
【００８３】
また、シフト量が１でカウンタＢの欄は１となっている。
【００８４】
すなわち、シフト量が１になったとき、カウンタＢは１個目（２番目、６番目のうち６番目）のデータから出力を開始する。
【００８５】
このとき、セレクタも表２に示すように設定を行う必要がある。
【００８６】
その理由は、検出回路１２１によって、９番目のデータを含んでいることを検知したとしても、ラッチＡ１０８〜ラッチＣ１１０のデータを必ず３つとも同時に使用するとは限らないからである。
【００８７】
場合によって、１つだけ使用、２つだけ使用、３つとも使用、となる。
【００８８】
なお、この論理と、図１の回路のラッチＡ１０８〜ラッチＣ１１０とセレクタＡ１１１〜セレクタＤ１１４の配線とが対応している。
【００８９】
デコード回路１３０とセレクタ論理とを用いたときの出力を図３に示す。
【００９０】
図３は、図１の回路の出力を説明したもので、（Ａ）はディザデータの幅が９（４ｎ＋１）の場合、（Ｂ）は幅が１０（４ｎ＋２）の場合、（Ｃ）は幅が１１（４ｎ＋３）の場合のバレルシフタ１１５からの出力を示している。
【００９１】
横方向には処理につれて出力が変わる様子を示している。
【００９２】
下の数字はバレルシフタ１１５に入力されるシフト量を示している。
【００９３】
網のかかった部分は、セレクタが、メモリからの出力の変わりにラッチからの出力を選択したことを示している。
【００９４】
枠が太いものはデコード回路１３０によって、他に比べてカウンタが＋１インクリメントされていることを示している。
【００９５】
（Ａ）について説明する。
【００９６】
検出回路１２１によって、ディザデータのスキャンラインの最終画素（この場合は９番目のデータ）を含んでいるところまで進むと、次の回の出力で、セレクタはセレクタの論理に従いラッチまたはメモリを選択し、バレルシフトのシフト量が更新される。
【００９７】
例えば、（Ａ）ではじめの１〜４、５〜８、と進んできて、最終の９までくると、次の回の出力で、セレクタＢ１１２〜セレクタＤ１１４はセレクタの論理により各々ラッチＡ１０８〜ラッチＣ１１０を選択し、バレルシフタ１１５は次の画素でシフト量＋１される。
【００９８】
また、カウンタＡ′１００〜カウンタＣ′１０２は＋１が初期値としてロードされる。
【００９９】
これによって、４回目、５回目の出力の太字部分が、順番通りに出力される。
【０１００】
このようにして、ディザデータの幅が９のときは、少ないメモリ容量で順番通りに出力することが可能となる。
【０１０１】
また、ディザデータの幅が９のときに限らず、メモリが４つで、ディザデータの幅が４ｎ＋１のときには、同様に出力することができる。
【０１０２】
さらに、メモリが４つで、ディザデータの幅が４ｎ＋２、または４ｎ＋３のときは、シフト量の更新を図３（Ｂ）、または図３（Ｃ）のように変更するだけで、同様に出力することができる。
【０１０３】
以上説明した通り、ディザデータの１スキャンラインごとに、繰り返しのはじめから並列に処理する画素数−１個の閾値データを記憶するラッチを用意し、セレクタにて各メモリの出力とラッチの出力を切り替え、セレクタの出力にバレルシフタ１１５を用意することで、ディザデータがメモリの数の整数倍でなくとも、メモリ容量を増やさずに高速にディザ変換を行うことが可能となる。
【０１０４】
（第二の実施例）
ラッチＡ１０８〜ラッチＣ１１０を用意する代わりに、ラッチしたデータをあらかじめディザの閾値の最後に続けて設定することで、セレクタを用意することなく、図３（Ａ）〜（Ｃ）と同じ機能を動作させることが可能である。
【０１０５】
例えば、図３（Ａ）の例では、メモリＡ′１０４に１、５、９、メモリＢ′１０５に２、６、１、メモリＣ′１０６に３、７、２、メモリＤ′１０７に４、８、３番目のデータを記憶しておくことで、ラッチを用いなくても、バレルシフタ１１５とデコード回路１３０のみで所望の結果を得ることができる。
【０１０６】
なお、第一および第二の実施例ではメモリが４つの場合について説明したが、本発明はこれのみに限定されるものではない。
【０１０７】
本発明は、メモリの数がいくつであっても、
第一の実施例ではディザデータの１スキャンラインごとに、繰り返しのはじめから並列に処理する画素数−１の閾値データを記憶するラッチを用意し、セレクタにて各メモリの出力とラッチの出力を切り替え、セレクタの出力にバレルシフタを用意することで、
第二の実施例ではディザデータを記憶する手段に、１スキャンラインの閾値データのあとに繰り返しのはじめから並列に処理する画素数−１の閾値データを続けて記憶させ、メモリの出力にバレルシフタを用意することで、所望の結果が得られるものである。
【０１０８】
【発明の効果】
以上説明したとおり、本発明によれば、メモリ容量を増やさずにディザの大きさを自由に設定できる上に、高速にディザ変換を行うことが可能な画像処理装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の実施例１をあらわした図
【図２】  幅９のディザデータの出力説明図
【図３】  ディザデータの出力例
【図４】  コントローラの構造図
【図５】  印字部の構造図
【図６】  従来の階調変換回路
【図７】  幅９のディザデータの出力説明図
【符号の説明】
１００〜１０３  カウンタ
１０４〜１０７  メモリ
１０８〜１１０  ラッチ
１１１〜１１４  セレクタ
１１５  バレルシフタ
１２０  比較回路
１２１  検出回路
１３０  デコード回路
２００  印字媒体
２０１  給紙ローラ
２０２〜２０５  現像ユニット
２０６  搬送ベルト
２０７  ヒータ
２０８  定着ローラ
３００  ＣＰＵ
３０１  ＲＯＭ
３０２  ＲＡＭ
３０３  描画回路
３０３′  階調変換回路
３０４  ビットマップＲＡＭ
３０５  ビデオ回路
３０６  ホストＩ／Ｆ
３０７  パネルＩ／Ｆ
３０８  パネル
３０９  エンジン
３１０  バス
３１１  ホストシステム
３１２  コントローラ
【図１】
0004006219.tif 000004
【図２】
0004006219.tif 000005
【図３】
0004006219.tif 000006
【図４】
0004006219.tif 000007
【図５】
0004006219.tif 000008
【図６】
0004006219.tif 000009
【図７】
0004006219.tif 000010