(57)【特許請求の範囲】
【請求項１】
ボードに実装された半導体記憶装置であって、
アドレス信号が入力されるアドレス入力端子と、データが入出力されるデータ入出力端子とを有する外部端子と、
前記外部端子と内部の記憶領域との間の信号の入出力を制御するコントローラと、
前記記憶領域内に設けられ、前記データ入出力端子から入力される第１特定信号に対する第１期待値データと、前記アドレス入力端子から入力される第２特定信号に対する第２期待値データとが記憶されている記憶部とを備え、
前記コントローラは、
前記データ入出力端子から入力される前記第１特定信号と、前記記憶部に記憶された前記第１期待値データとを比較して両者が一致するかの第１認識動作と、該第１認識動作の結果、前記第１特定信号と前記第１期待値データとが一致する場合に、前記アドレス入力端子から入力される前記第２特定信号と前記記憶部に記憶された前記第２期待値データとを比較して両者が一致するかの第２認識動作とを実行する認識部と、
前記認識部における前記第２認識動作の判定結果を出力する比較判定結果出力部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記記憶部には、複数の前記第１特定信号のそれぞれに対応して複数の前記第１期待値データが記憶されるとともに、複数の前記第２特定信号のそれぞれに対応して複数の前記第２期待値データが記憶されている、請求項１に記載の半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置の外部端子のコンタクト状態を判定する試験方法であって、
前記認識部が、前記データ入出力端子から入力される前記第１特定信号と、前記記憶部に記憶された前記第１期待値データとを比較して両者が一致するかの第１認識動作を実行するステップと、
前記認識部が、前記第１特定信号と前記第１期待値データとが一致すると認識した場合に、前記アドレス入端子から入力される第２特定信号と、前記記憶部に記憶された前記第２期待値データとを比較して両者が一致するかの第２認識動作を実行するステップと、
前記比較判定結果出力部が、前記第２認識動作の結果、合格または不合格の判定結果を出力するステップと、
を包含することを特徴とする半導体記憶装置の試験方法。
【請求項４】
前記記憶部には、複数の前記第１特定信号のそれぞれに対応して複数の前記第１期待値データが記憶されるとともに、複数の前記第２特定信号のそれぞれに対応して複数の前記第２期待値データが記憶されており、
前記第１認識動作が、前記複数の第１特定信号と前記複数の第１期待値データとがそれぞれ一致するかの認識動作であり、前記第２認識動作が、前記複数の第２特定信号と前記複数の第２期待値データとがそれぞれ一致するかの認識動作である、請求項３に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ボード等に実装された後に、外部端子のコンタクト状態を容易にチェックすることができる半導体記憶装置およびその試験方法に関する。
【０００２】
【従来の技術】
半導体記憶装置（半導体チップ）をパッケージに搭載してボード等に実装した後に、その半導体記憶装置において外部と接続されて信号が入出力される各端子（外部端子）のコンタクト状態をチェックするためには、以下のような方法が挙げられる。
【０００３】
最も原始的な方法は、各外部端子の半田付け状態を目視で確認する方法である。また、半導体記憶装置をボード等に実装した後に、実際にデバイスを動作させることによっても確認することができる。さらに、ゲートアレイ等のロジックデバイスにおいては、ＪＴＡＧで規定されているバウンダリスキャン（ｂｏｕｎｄａｒｙ ｓｃａｎ）等を行なうための試験回路を別途搭載して判断する方法もある。
【０００４】
また、特開２０００−２０６１９７号公報には、ＤＲＡＭ等のメモリデバイスをボードに実装した状態で、上記方法に比べて簡易に外部端子のコンタクトチェックを行なうための試験回路および試験方法が提案されている。この従来技術は、専用の試験用端子を設けることなく、デバイスに通常使用される電圧範囲内で、簡単なタイミング設定によって試験を行なうことを目的としている。試験を行う際には、デバイスに電源電圧を印加した後に、外部端子に特定の信号を入力することによって、試験回路を起動させる。実際にはチップ選択用端子を非選択状態から選択状態にすることによって試験回路を起動させることができる。さらに、外部端子を用途によって複数にグループ分けして、それぞれのグループに対して、試験を順次行う。
【０００５】
【発明が解決しようとする課題】
近年、電子機器の小型化・薄型化が進み、半導体装置のパッケージについても、より実装面積の少ないＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａ１１ Ｇｒｉｄ Ａｒｒａｙ）等が主流になってきている。これらのパッケージでは、パッケージの底面に外部端子がマトリクス状態に配置されており、ボード等に実装後に各端子の半田付け状態を目視で確認することは実質的に不可能である。
【０００６】
また、デバイスを実際に動作させることによって外部端子のコンタクト状態を判定する場合には、簡易な動作だけで全ての端子のコンタクト状態をチェックすることは非常に困難である。この方法によって検出精度を向上させるためには、多数のパターンで半導体記憶装置に動作を行なわせる必要がある。このため、全ての外部端子のコンタクト状態を確実に検出できる試験を行うためには、デバイスの外部に試験装置を設けて必要な数のパターンで動作を実行させる必要があり、試験のためのコストが高くなる。
【０００７】
また、バウンダリスキャン等を行なうためには、一般に、専用の試験回路を起動させるための端子を別途設ける必要があり、また、試験回路を追加することによって回路規模が大きく、複雑になる。従って、小型化、低コスト化が要求される一般的な半導体記憶装置には、バウンダリスキャンを行う方法は適していない。
さらに、半導体記憶装置が実装されるボード自体も集積化が進んできているため、外部試験回路を半導体記憶装置に接続して試験を行なうことも困難になってきている。
【０００８】
これらの問題を解決するために、上記特開２０００−２０６１９７号公報では、各端子を複数のグループ、例えばＤＲＡＭの場合にはチップ選択端子、アドレス入力端子、データ入出力端子の３つに分けて試験を行っている。しかしながら、この公報に開示されている方法では、グループ数の回数だけ試験を行う必要があり、また、グループ中の端子毎に入力信号を変化させて試験を行うため、全端子のコンタクト状態をチェックするためには、端子数だけ試験を行う必要がある。
【０００９】
さらに、ＤＲＡＭ等の比較的端子数が少ないデバイスの場合には問題は少ないが、例えばＮＯＲ型フラッシュメモリ等のようにランダムアクセスが行われる、端子数が多いデバイスに上記公報の技術を適用するためには、容易に端子のコンタクト状態をチェックすることができない。例えば、アドレス入力端子等のテストを行う場合、上記公報の図４に示すように、複数の入力パターンを用いてテストを行うため、端子数が増えると入力パターンも増えるからである。さらに、このようなデバイスは大容量化が進んでいるため、端子数は増加する一方である。
【００１０】
従って、上記公報の技術は、どのアドレス入力端子に問題があるのかを特定するためには有効であるが、実装後の外部端子のコンタクト状態を簡易にチェックするためには不向きである。
【００１１】
さらに、上記公報の技術は、チップ選択用端子を非選択状態から選択状態にすることによって試験回路を起動させており、試験回路を停止させて通常の状態で使用するためには、デバイスを立ち上げる度に、グループ数の回数だけチップ選択用端子にダミー信号を入力して、通常動作モードに移行させる必要があり、汎用的ではない。
【００１２】
本発明は、このような従来技術の課題を解決するためになされたものであり、半導体記憶装置をボード等に実装後に、、専用の試験用端子を追加しなくても、通常動作と同じ簡易なタイミングによって、容易に精度良く、外部端子のコンタクト状態を判定することができる半導体記憶装置とその試験方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体記憶装置は、外部と接続されて信号が入出力される外部端子と内部の記憶領域との間の信号の入出力を制御すると共に、半導体記憶装置をボードに実装後に、外部端子に特定の信号を入力することによって各端子のコンタクト状態を判定するコントローラと、該記憶領域内に該特定の信号の期待値データが記憶されている記憶部とを備え、該コントローラは、データ入出力端子から入力されたコマンド信号が判定実行コマンドを示すか否かを認識する認識部と、該認識部にて判定実行コマンドであると認識された場合に、アドレス入力端子から入力された信号と、該記憶部に記憶されている期待値データとを比較して、一致している場合には合格とし、一致しない場合には不合格として判定結果を出力する比較判定結果出力部とを有することを特徴とする。
【００１４】
上記構成によれば、外部から予め定められた特定の信号を入力して、データ入出力端子に入力されたコマンド信号によって判定を実行するか否かを判断して、判定を実行する場合には、アドレス入力端子から入力された信号（そのデータ値）とコントローラによって記憶部に記憶されている期待値とを比較することによって、ボード等に半導体記憶装置が実装された後で、各端子のコンタクト状態を、従来技術よりも簡単に精度良くチェックすることができる。期待値は、デバイスの出荷テスト等の際にデバイス内部の記憶領域に書き込むことができる。または、デバイスの製造段階から書き込んでおくことも可能である。この機能は、デバイスを通常使用する際のライトタイミングおよびリードタイミングによって実現することができるので、この機能をシステムボード上のコントローラに搭載することによって、他に試験装置を設けなくても、システムボード単体でコンタクト状態をチェックすることができる。
【００１５】
前記記憶部には、さらに、コマンド信号に対する期待値データが記憶されており、前記認識部は、データ入出力端子から入力されたコマンド信号と、該記憶ブロックに記憶されているコマンド信号に対する期待値データとを比較して、一致している場合には判定実行コマンドであると判断し、一致しない場合には判定実行コマンドではないと判断することができる。
【００１６】
上記構成によれば、外部から予め定められた特定の信号（コマンド信号）をデータ入出力端子に入力して、コマンド信号（そのデータ値）とコントローラによって記憶部に記憶されている期待値とを比較するだけで、判定を実行するか否かを容易に判断することができる。
【００１７】
前記記憶部には、様々なパッケージに対応するために、予め必要な複数の期待値が記憶されているのが好ましい。
【００１８】
上記構成によれば、試験が行われるデバイスによって最適な期待値を格納しておくことができるため、様々なパッケージ、端子配置等に対応することができる。
【００１９】
本発明の半導体記憶装置の試験方法は、本発明の半導体記憶装置を実装後に、外部と接続されて信号が入出力される外部端子のコンタクト状態を判定する試験方法であって、各外部端子に外部から特定の信号を入力し、前記認識部によって、データ入出力端子から入力されたコマンド信号が判定実行コマンドを示すか否かを認識するステップと、判定実行コマンドであると認識された場合に、前記比較判定結果出力部によって、アドレス入力端子から入力された信号と予め記憶部に記憶されている期待値データとを比較判定するステップとを含むことを特徴とする。
【００２０】
上記方法によれば、電源端子に電源を印加して通常にデバイスを立ち上げた後、外部から予め定められた特定の信号を入力する。データ入出力端子からのコマンド信号が記憶部に記憶されている期待値と比較されて、判定実行コマンドとして認識されると、続いて入力されるアドレス入力端子からの信号と記憶部に記憶されている期待値とが比較されて判定結果が出力される。この判定結果によって、従来技術よりも簡易な方法で、ボード等に半導体記憶装置が実装された後で、各端子のコンタクト状態を、精度良くチェックすることができる。また、この機能は、デバイスを通常使用する際のライトタイミングおよびリードタイミングによって実現することができるので、この機能をシステムボード上のコントローラに搭載することによって、他に試験装置を設けなくても、システムボード単体でコンタクト状態をチェックすることができる。
【００２１】
前記特定の信号には、少なくとも２種類のパターンが含まれ、各外部端子に対して、少なくとも２回、コンタクト状態の判定を行うのが好ましい。
【００２２】
上記方法によれば、２種類以上のパターンの信号によって試験を行うことによって、検出精度をより向上させることができる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２４】
図１は、本発明の一実施形態である半導体記憶装置の概略構成について説明するためのブロック図である。図１では、半導体記憶装置の試験方法について説明するために、半導体記憶装置の端子部近傍のみを示しているが、各入出力端子および入力端子は、コントローラ１を介して、図示しないメモリセルに接続されている。各入出力端子および入力端子のコンタクト状態を判定する判定処理を行わない通常動作時には、コントローラ１は、各入出力端子および入力端子と、メモリセルとの間の信号の入出力を制御して、メモリセルへの情報の書き込みおよびメモリセルからの情報の読み出しを制御するようになっている。
【００２５】
この半導体記憶装置は、外部と接続されて信号が入力または入出力される端子として、アドレス信号が入力されるアドレス入出力端子Ａ０〜Ａｍと、データ信号が入出力されるデータ入出力端子ＤＱ０〜ＤＱｎと、チップイネーブル信号が入力されるチップ選択用端子ＣＥ＃と、ライトイネーブル信号が入力されるコマンド制御用端子ＷＥ＃と、アウトプットイネーブル信号が入力されるデータ出力制御用端子ＯＥ＃と、リセット動作および超省消費電力モード制御用信号が入力されるリセットパワーダウンピンＲＰ＃とを有している。なお、各端子記号の後ろの＃は、その端子に入力される信号がアクティブローの信号であることを示している。
【００２６】
各アドレス入力端子Ａ０〜Ａｍから入力される信号は、それぞれ、入力バッファ２を介してコントローラ１に入力される。また、各データ入出力端子ＤＱ０〜ＤＱｎから入出力される信号は、それぞれ、入出力バッファ３を介してコントローラ１に入出力される。チップイネーブル信号（ＣＥ＃）、ライトイネーブル信号（ＷＥ＃）、アウトプットイネーブル信号（ＯＥ＃）、リセット動作および超省消費電力モード制御用信号（ＲＰ＃）は、それぞれ、コントローラ１に入力される。また、デバイス内部の記憶領域４には、アドレス端子およびデータ端子から入力される各信号の期待値がそれぞれ記憶されており、コントローラ１に供給されるようになっている。コントローラ１の内部には、データ端子から入力された信号ＤＱ０〜ＤＱｎと記憶領域４から供給された信号の期待値とを比較して、コンタクト状態を判定するための判定実行コマンドであるか否かを認識する認識部と、アドレス端子から入力された信号Ａ０〜Ａｍと記憶領域４から供給された信号の期待値とを比較して判定結果を出力する比較判定結果出力部とが設けられている。
【００２７】
以下に、図２に示すようなＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）デバイスを例として、本実施形態の半導体記憶装置の試験方法について説明する。このデバイスにおいて、各端子は、図２に示すように、マトリックス状に配置されている。この図２において、５Ｅに配置されているＶｃｃは電源端子であり、１Ｅおよび８Ｅに配置されているＧＮＤは接地端子である。また、Ａ０〜Ａ１７はアドレス入力端子であり、ＤＱ０からＤＱ１５はデータ入出力端子であり、ＣＥ＃はチップイネーブル信号入力端子であり、ＷＥ＃はライトイネーブル信号入力端子であり、ＯＥ＃はアウトプットイネーブル信号入力端子でありＲＰ＃はリセット動作および超省消費電力モード制御用信号入力端子である。さらに、４Ｂに配置されているＶｐｐは電源端子であり、４Ａ、３Ｂ、６Ｂ、４Ｃ、５Ｃ、８Ｆに配置されているＮＣはノンコネクト端子である。
【００２８】
ここで、アドレス端子およびデータ端子に入力される信号としては、図３および図４に示すように、隣り合う端子（例えば１Ａに配置されている端子と２Ａに配置されている端子など）に対して、別のレベル（”Ｌ”および”Ｈ”）の信号を入力した方が効果的である。これによって、その端子の接続状態（コンタクト状態）だけでなく、隣接する端子との短絡も同時に試験することができる。なお、図４は図３に示す入力信号レベル”Ｈ”および”Ｌ”を反転させた例を示す。
【００２９】
図３に示す入力信号に対応するアドレス端子、データ端子への入力値は、それぞれ、図６に（１）で示すような値になり、図４に示す入力信号に対応したアドレス端子、データ端子への入力値は、それぞれ、図６に（２）で示すような値になる。これらの値は、期待値として使用するために、図１に示すデバイス内部の記憶領域４に予め格納されている。この記憶領域４は、メインメモリセルとは別領域に設けられており、構造はメインメモリセルと同じであっても異なっていてもよい。
【００３０】
デバイスに電源電圧を印加した後で、図５に示すタイミングチャートにおいて（１）の部分で示すように、ライトイネーブル信号ＷＥ＃を用いたタイミングによって、図６に（１）で示す値ＡｍおよびＤＱｎが、アドレス端子およびデータ端子からそれぞれ入力される。
【００３１】
このとき、データ端子から入力された値が正しく図１に示す入出力バッファ３に格納され、コントローラ１内部の認識部において記憶領域４からの期待値と比較され、判定実行コマンドであるか否かが判断される。そして、判定実行コマンドとして認識されると、アドレス端子から入力された値が格納されている入力バッファ２の値と記憶領域４からの期待値とがコントローラ１内部の認識部において比較される。この比較結果が一致すれば、コントローラ１の比較判定結果出力部から、予め決められた合格を示す値（例えば０×８０）が、一致しなければ不合格を示す値（例えば０×８０以外の値）が出力され、入出力バッファ３を介してデータ入出力端子から判定結果として出力される。
【００３２】
出力された判定結果は、図５に示すタイミングチャートにおいて（２）の部分で示すように、ＯＥ＃端子に”Ｌ”の信号を印加することによって、データ端子から出力される判定結果がリードされて確認される。
【００３３】
続いて、コンタクト状態が不良である端子でも、入力信号が偶然に一致して判定結果が不正確になることを避けるために、図６に示す（１）とは”Ｈ”と”Ｌ”の論理を逆にした図６に（２）で示す値を使用して、同様の方法によって再度、コンタクト状態を判定する。
【００３４】
ここで、例えばデータ入出力端子にコンタクト不良がある場合には、データ入出力端子から入力された値が判定実行コマンドとして認識されないため、アドレス入力端子から入力された値と期待値との比較自体が行われず、出力結果が合格を示す値ではないことから、コンタクト不良があると判定することができる。また、アドレス入力端子にコンタクト不良がある場合には、アドレス入力端子から入力された値と期待値との比較は行なわれるが、入力バッファ２に格納される値は期待値とは異なる値になり、不合格の判定結果が出力されることから、コンタクト不良があると判定することができる。さらに、ライトイネーブル信号入力端子ＷＥ＃にコンタクト不良がある場合には、デバイスに対してデータ入出力端子からの入力が行なわれず、入出力バッファ３に値が格納されないため、判定実行コマンドとして認識されず、比較は行なわれないことから、コンタクト不良があると判定することができる。また、アウトプットイネーブル信号入力端子ＯＥ＃にコンタクト不良がある場合には、比較判定結果が出力されないことから、コンタクト不良があると判定することができる。また、リセット動作および超消費電力モード制御信号入力端子ＲＰ＃にコンタクト不良がある場合には、デバイスがリセットされないことから、コンタクト不良があると判定することができる。さらに、チップイネーブル信号入力端子ＣＥ＃にコンタクト不がある場合には、デバイスが動作しないことから、コンタクト不良があると判定することができる。
【００３５】
以上のように、本実施形態によれば、従来よりも簡単な方法で効率よく、外部端子のコンタクト状態をチェックすることができる。
【００３６】
【発明の効果】
以上詳述したように、本発明によれば、外部から予め定められた特定の信号を入力し、内部のコントローラによって記憶部に記憶されている期待値と比較することによって、ボード等に半導体記憶装置が実装された後で、各外部端子のコンタクト状態を、従来技術よりも簡単に精度良くチェックすることができる。また、半導体記憶装置が実装されるシステムボードのコントローラに、信号の入力と比較結果の判定機能とを持たせることによって、試験用装置を別に設けなくても、システムボード単体で外部端子のコンタクト状態をチェックすることができる。
【００３７】
また、本発明によれば、外部からコマンド信号として入力された値を内部のコントローラによって記憶部に記憶されている期待値とを比較するだけで、従来よりも簡単な方法によって、各外部端子のコンタクト状態をチェックすることができる。
【００３８】
また、本発明によれば、試験が行われるデバイスによって最適な期待値を格納しておくことができるため、様々なパッケージ、端子配置等に対応することができる。
【００３９】
また、本発明によれば、従来技術よりも簡易な方法で、ボード等に半導体記憶装置が実装された後で、各端子のコンタクト状態を、精度良くチェックすることができる。
【００４０】
さらに、本発明によれば、２種類以上のパターンの信号によって試験を行うことによって、検出精度をより向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体記憶装置の概略構成を説明するためのブロック図である。
【図２】本発明の一実施形態である半導体記憶装置において、ＣＳＰパッケージを例とした端子配置例を示す図である。
【図３】本発明の一実施形態である半導体記憶装置における、入力信号の一例を示す図である。
【図４】本発明の一実施形態である半導体記憶装置における、入力信号の他の例を示す図である。
【図５】本発明の一実施形態である半導体記憶装置の試験方法を説明するためのタイミングチャートである。
【図６】本発明の一実施形態である半導体記憶装置の試験方法における、入力信号の期待値の例である。
【符号の説明】
１  デバイス内部のコントローラ
２  アドレス入力バッファ
３  データ入出力バッファ
４  デバイス内部の期待値記憶領域
【図１】
0003925839.tif 000002
【図２】
0003925839.tif 000003
【図３】
0003925839.tif 000004
【図４】
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【図５】
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【図６】
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