(57)【特許請求の範囲】
【請求項１】
ディジタル映像データ発生部と、上記ディジタル映像データ発生部からのディジタル映像データを所定の書き込み信号に基づいて書き込まれるバッファ回路と、上記バッファ回路に記録されたディジタル映像データを入力され、かつ所定の伝送速度で伝送路に上記ディジタル映像データを伝送する送受信部と、上記バッファ回路の蓄積容量を監視し、かつバッファ回路に蓄積されたディジタル映像データの１フレーム分を複数回のブロックに分割して読み出すためのバッファ回路制御部とを有し、上記ブロックで最後のブロックとそれ以外のブロックで伝送するパケット数を切り替えることを特徴とするディジタル映像データ伝送装置。
【請求項２】
請求項１記載のディジタル映像データ伝送装置において、上記バッファ回路制御部は、上記バッファ回路の蓄積容量が上記バッファ回路の容量の１／２になるまで上記バッファ回路の蓄積されている上記ディジタル映像データの読出しを停止することを特徴とするディジタル映像データ伝送装置。
【請求項３】
請求項１記載のディジタル映像データ伝送装置において、上記バッファ回路制御部は、少なくとも上記映像データの１フレーム分の伝送期間、上記バッファ回路の１／２の容量、上記バッファ回路の書き込み速度および読み出し速度、および上記伝送路の伝送周期をそれぞれ設定する回路を有することを特徴とするディジタル映像データ伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＥＥＥ１３９４やＵＳＢ(Universal Serial Bus)等の高速ディジタル伝送バスの規格を利用したディジタル映像伝送システムに関する。
【０００２】
【従来の技術】
従来のディジタル映像伝送システムを、図２を用いて説明する。
図２において、ディジタル映像データDATAは、ディジタルビデオカメラなどのディジタル映像データ発生回路１から出力される。  ディジタル映像データ発生回路１からはそのディジタル映像データDATAの他に、クロック信号（ＣＬＫ）、垂直同期信号（ＶＤ）、水平同期信号（ＨＤ）などの同期信号も出力される。伝送の開始は伝送路からの伝送開始コマンドを送受信用ＬＳＩ３  が受信し、マイコン１６がそのコマンドをデコードし、これを検出することで開始される。伝送開始コマンドを受けるとマイコン１６により、送受信用ＬＳＩ３にこれから伝送する伝送量が設定される。
ディジタル映像データDATAが伝送されると、このデータDATAは、デュアルポートバッファ２に入力される。このデータDATAは、書き込み信号発生回路４により生成される書き込み信号ＷＥにより、デュアルポートバッファ２に書き込まれる。
【０００３】
書き込み信号ＷＥは、以下の制御回路により発生させる。垂直同期信号ＶＤ、水平同期信号ＨＤ、クロック信号ＣＬＫの各信号をそれぞれカウンタＶｃｎｔｒ７、カウンタＨｃｎｔｒ８、カウンタｃｌｋｃｎｔｒ９に入力し、それぞれのカウント値をデコーダＶＤＥＣ１０、デコーダＨＤＥＣ１１、デコーダｃｌｋＤＥＣ１２でデコードする。カウンタＶｃｎｔｒ７は、垂直同期信号ＶＤの数をカウントし、カウンタＨｃｎｔｒ８は、水平同期信号ＨＤの数をカウントし、カウンタｃｌｋｃｎｔｒ９は、ＣＬＫの数をカウントする。デコーダＶＤＥＣ１０は、カウンタＶｃｎｔｒ７がカウントするカウント値から既に設定されたカウンと値の期間、Ｖ＿ＥＮＡＢＬＥ信号を出力する。  このためＶ＿ＥＮＡＢＬＥ信号は垂直方向のタイミングを示す制御信号となる。  デコーダＨＤＥＣ１１は、カウンタＨｃｎｔｒ８がカウントするカウント値から設定されたカウント値の期間、ＨＤＥＣ＿ＥＮＡＢＬＥ信号を出力する。この信号とＶ＿ＥＮＡＢＬＥ信号を論理積回路１７の入力とすることで、特定フレームの特定の水平同期期間を示すイネーブル信号Ｈ＿ＥＮＡＢＬＥを生成する。デコーダｃｌｋＤＥＣ１２は、カウンタｃｌｋｃｎｔｒ９がカウントするカウント値から設定されたカウント値の期間、出力信号をイネーブルにするため、Ｈ＿ＥＮＡＢＬＥ信号を論理積回路１８に入力して、論理積をとることで、特定フレーム内で特定の水平同期期間内のあるクロックの期間を示すイネーブル信号ｃｌｋ＿ＥＮＡＢＬＥ信号を生成することができる。このためｃｌｋ＿ＥＮＡＢＬＥ信号は、ディジタル映像データDATAの有効データを示す所定の矩形領域を示す制御信号となる。ｃｌｋ＿ＥＮＡＢＬＥ信号は書き込み信号発生回路４に入力され、書き込み信号ＷＥを生成する。
デュアルポートバッファ２に書き込まれたディジタル映像データDATAがバッファ容量の１／２まで蓄積されると、バッファ容量監視回路５からＢＵＦＦ＿ＥＮＡＢＬＥ信号が出力される。
【０００４】
バッファ容量監視回路５はデュアルポートバッファからのエンプティ信号ＥF，ハーフフル信号ＨＦ，フル信号ＦＦなどのバッファ容量を示す信号の組み合わせによって、ＢＵＦＦ＿ＥＮＡＢＬＥ信号を生成する。この信号は、また、伝送準備完了を送受信用ＬＳＩ３に伝える役割もしており、この信号が送受信用LSI３に入力されると、送受信用ＬＳＩ３はデュアルポートバッファ２の読み出しを開始するＲＷ信号を出力する。ＲＷ信号とＢＵＦＦ＿ＥＮＡＢＬＥ信号は、論理積回路１３に入力され、ＥＮＡＢＬＥ信号が出力される。バッファ読み出し信号ＲＥはこのＥＮＡＢＬＥ信号が出力されている間出力される。一方、バッファ容量監視回路５のＢＵＦＦ＿ＥＮＡＢＬＥ信号が送受信用ＬＳＩ３にも入力されているため、この信号に合わせて送受信用ＬＳＩ３はデュアルポートバッファ２から読み出されたディジタル映像データDATAを自分自身のバッファに書き込み、マイコン１６によって設定された伝送量だけ伝送路に伝送される。送受信用ＬＳＩ３は１フレーム分のパケットを１ブロックとして、一連の伝送路のサイクルに挿入して伝送する。送受信用ＬＳＩ３は、ディジタル映像データDATAの１ブロック分の伝送を終了するとＤＯＮＥ信号により、マイコン１６に伝送完了を伝える。しかし、伝送開始コマンドが、まだ、映像データDATAの伝送が有効である場合を示していれば、マイコン１６により、更に、ディジタル映像データDATAの１ブロック分の伝送が続けられる。以後も同様である。
【０００５】
而して、図2に示す従来のディジタル映像データ伝送装置のデュアルポートバッファ２からのデータ読み出し速度は、ディジタル映像データを受信する映像受信機の受信速度に合わせ、一定値に固定されている。従って、デュアルポートバッファ２の容量にもよるが、ディジタル映像データ伝送装置は、このデュアルポートバッファ２への書き込み速度が読み出し速度に比較して、同じか少し遅い速度でなければこのデュアルポートバッファ２がアンダーフローを起こしてしまう可能性がある。
【０００６】
これを図3を用いて説明する。図３は縦軸にバッファの容量、横軸に時間を示している。デュアルポートバッファ２への書き込み速度をＳwe、読み出し速度をＳre、デュアルポートバッファ２の半分の容量をＱhlf、１フレームの映像データが入力される時間をＴｖ、デュアルポートバッファ２がＱhlfになる時間をＴhf、バッファ容量がゼロになる時間をｔ0とする。なお、Ｓwe＜Ｓreであり、Ｑhlf×２は１フレーム分の容量満たないものとする。データ読み出し開始はバッファ容量がＱhlfになったときに始まり、０になったときに停止するように制御する。
【０００７】
図のように、時間が０からＴhfの間は、書き込みだけが行われるためリニアに容量が増加している。デュアルポートバッファ２の容量がＱhlfになると、書き込みと同時に読み出しも行われるため、図のようにデュアルポートバッファ２の蓄積容量が減少していく。１フレーム分の映像データがこのデュアルポートバッファ２に書き込まれる前にデュアルポートバッファ２の容量がゼロになってしまうと、デュアルポートバッファ２のアンダーフローが発生する。読み出し速度を低くすればよいが、受信機の受信速度もあるため、速度を低くすることができない。デュアルポートバッファ２の容量がゼロになる時間ｔ0が、ｔ0≧Ｔｖである場合にはデュアルポートバッファ２のアンダーフローは発生しない。この場合には書き込み速度Ｓweと読み出し速度Ｓreが、Ｓre＞Ｓwe  で、かつＳweとＳreの速度がほぼ同じ必要がある。
しかし、映像データは様々な速度で伝送されているため、この条件を必ずしも満足させることができない。
【０００８】
【発明が解決しようとする課題】
以上説明したように、従来のディジタル映像データ伝送装置では、そこに用いられているデュアルポートバッファ２からのデータ読み出し速度は、ディジタル映像データを受信する映像受信機の受信速度に合わせ固定されている。そのため、デュアルポートバッファ２への書き込み速度は、読出し速度に比較して同じか、少し遅い速度でなければ、デュアルポートバッファ２がアンダーフローを起こし、ディジタル映像データを正しく伝送できないと言う問題があった。また、映像データは様々な速度で伝送されているため、上述した書き込みおよび読出し条件を必ずしも満足させることができないという問題があった。
【０００９】
本発明の目的は、デュアルポートバッファでのディジタル映像データの書き込み速度および読出し速度を変更せず、また、デュアルポートバッファの蓄積容量を増加することなく、ディジタル映像データの取りこぼしの無い伝送を実現するものである。
【００１０】
【課題を解決するための手段】
本発明はあらかじめ、ディジタル映像データのフレームレート、デュアルポートバッファの容量の１／２、書き込み速度、読み出し速度、伝送路のサイクル数、１フレーム当たりのパケット数を設定することにより、バースト的に１フレームに複数回ディジタル映像データの読み出しを行い、デュアルポートバッファへのデータの書き込みおよびそこからの読出し速度を変更せず、また、デュアルポートバッファの蓄積容量を増加することなくディジタル映像データの取りこぼしの無いディジタル映像データ伝送装置を実現するものである。
【００１１】
以下に本発明の基本原理を図3、図4を用いて説明する。
図３は、デュアルポートバッファの書き込みと読出しの状況を時間ｔ（横軸）とバッファ容量Ｑ（縦軸）との関係で示したものである。図3において、時間０からＴhfの期間は書き込みを行い（Ｓwe：書き込み速度を示す）、時間Ｔhfからｔ0の期間は、書き込みと読み出しを行う（Ｓre：読出し速度を示す）。そのため、読み出しのみに注目すると、時間０からＴhfまでの期間は停止し、時間Ｔhfからｔ0までの期間は読み出しを行うことになる。従って、このような書き込みと読出しのサイクルを映像信号の１フレーム期間に複数回繰り返されるようにする。図4は、この様子を示すもので、図3と同様、デュアルポートバッファの書き込みと読出しの状況を時間ｔ（横軸）とバッファ容量Ｑ（縦軸）との関係で示したものである。即ち、映像データの蓄積容量が０となると、映像データの読み出しを一旦停止し、デュアルポートバッファの蓄積容量が再び半分になるまで待ち、半分になったら再び読出しを再開する制御を行う。
この３角形の期間を１ブロックとすると、１フレームの期間に複数のブロックが存在する。
【００１２】
図３を用いて説明する。図３より、Ｔhfからｔ0の期間、映像データの蓄積容量Ｑは、
Ｑ＝（Ｓwe−Ｓre）（ｔ0−Ｔhf）＋Ｑhlf
となる。
時間ｔ0では、Ｑ＝０となるため、
ｔ0＝Ｔhf−Ｑhlf／（Ｓwe−Ｓre）
となる。また、
Ｔhf  ＝  Ｑhlf／Ｓwe
であるため、
ｔ0  ＝  Ｑhlf／（  Ｓwe×（  １−Ｓwe／Ｓre  ）  ）
と表すことができる。
１フレームの伝送期間をＴvとすると、１フレームの伝送期間に含まれるブロックの数Ｔv／ｔ0  は、
Ｔv／ｔ0＝Ｔv／(Ｑhlf／(Ｓwe×(１−Ｓwe／Ｓre)))  ・・・(１)
で求められる。
伝送路の１サイクルに伝送されるパケットを１パケットとすると、１ブロックに何パケットが伝送されるかは、ｔ0−Ｔｈｆの間に発生する伝送路のサイクル数と等価であり、それは（ｔ0−Ｔｈｆ）／Ｔisoで表され、下記式で示される。ここに、Ｔisoは、１サイクルの時間を示す。
【００１３】
ｔ0−Ｔｈｆ＝−Ｑhlf／（Ｓwe−Ｓre）であるため、
(ｔ0−Ｔｈｆ)／Ｔiso＝(Ｑhlf／((Ｓre−Ｓwe))／Ｔiso  ・・(２)
（式２）は１ブロック期間に何パケット伝送できるかを示している。
但し、伝送路は１サイクルに１パケットのみ伝送可能としている。
（式１）のブロック数、（式２）のパケット数は必ずしも、整数でないために、最後のブロックの期間で端数を調整しなければならない。１フレーム当たりのパケット数をＮfmとすると、１フレームの最後のブロックのパケット数は
Ｎfm−Ｔv／ｔ0×（ｔ0−Ｔhf）／Ｔiso  ・・・（３）
で表される。
（式１）、（式２）、（式３）を利用して、デュアルポートバッファからの読み出しを制御することで、デュアルポートバッファの書き込み速度、読み出し速度、バッファ容量を変更することなく、ディジタル映像データの取りこぼしのないディジタル映像データ伝送装置を実現することができる。
【００１４】
【発明の実施の形態】
以下、本発明の一実施例を図１を用いて説明する。図１において、図2と同じものには、同じ番号を付してあるので、ここでは説明を省略する。
図1において、２９〜３４は、定数設定回路であり、メモリーあるいはパソコンからの入力等で設定することができる。２９は、映像１フレーム当たりの時間Ｔv設定回路、３０は、デュアルポートバッファ２の半分の容量Ｑhlf設定回路、
３１は、読出し速度Ｓre設定回路、３２は、書き込み速度Ｓwe設定回路、３３は、伝送路の１サイクルの時間Ｔiso設定回路および３４は、映像１フレーム当たりのパケット数Ｎfm設定回路である。２７は、それぞれの設定回路２９，３０、３１、３２から入力される定数に基づき、（１）式の演算をする演算回路で、映像１フレームの伝送期間に含まれるブロックの数を表す信号２５を出力する。演算回路２８は、定数設定回路２９〜３２および定数設定回路３３から入力される定数に基づき、（２）式の演算をする演算回路で、映像１ブロック当たりのパケット数を表す信号２６を出力する。
【００１５】
ところで、ブロックカウンタ１５は映像１フレーム当たりのブロック数をカウントするカウンタであり、スイッチ２０および２１に入力される信号を制御し、１ブロック当たりに伝送されるパケット数を変更し、１フレームに伝送されるパケット数に合わせる作用をする。ブロックカウンタ１５には演算回路２７の出力が加算器３５を介して印加される。一方、加算器３５には、定数設定回路３８および３９から１または０が加算される。その理由は、演算回路２７が余剰を発生した場合、その出力４１がスイッチのイネーブル信号として入力されている。スイッチ３７の前段にはインバータ４０が挿入されているため、演算回路２７からの余剰信号４１により、スイッチ３６か３７のどちらかが選択され加算器３５に印加される。即ち、演算回路２７に剰余があると、加算器３５で１を加算し、剰余がないと０を加算することになる。従って、ブロックカウンタ１５には、加算器３５を介して映像１フレーム当たりのブロック数が整数として入力されるので、映像１フレーム当たりのブロック数がブロックカウンタ１５に設定される。
【００１６】
ブロックカウンタ１５からスイッチ２０および２１に出力されるイネーブル信号は映像の１フレームで最後のブロックを示す信号である。スイッチ２１のイネーブル信号の前段にはインバータ２２が挿入されているため、１フレームで最後のブロックのときはスイッチ２０が、それ以外のブロックはスイッチ２１がイネーブルになり、最後のブロックとそれ以外のブロックで伝送するパケット数を切り替えるようになっている。スイッチ２０および２１に入力される信号は以下のようにして発生される。演算回路２８の出力信号２６は、映像１ブロック当たりのパケット数（整数）を表す信号であり、スイッチ２１に印加されると共に、乗算器２４に印加される。出力信号２６と演算回路２７の出力信号２５は乗算器２４に入力され乗算される。この結果は１フレーム当たりのブロック数（整数）と１ブロック当たりのパケット数（整数）を掛け合わせたものであるが、１フレーム当たりのパケット数には満たない。
【００１７】
そのため、乗算器２４の出力は減算器２３に入力され、１フレーム当たりのパケット数であるＮfm  を設定値３４から減算する。減算器２３からの出力は最後のブロックのパケット数を示しており、スイッチ２０に入力される。
パケットカウンタ１４はスイッチ２０および２１の内のどちらか一方の設定値により、１ブロック当たりに伝送するパケット数を決定する。このパケットカウンタ１４からのイネーブル信号と、ブロックカウンタ１５のイネーブル信号は論理積１９に入力される。この論理積１９から出力される信号とバッファ容量監視回路５からのＢＵＦＦ＿ＥＮＡＢＬＥ信号は論理積回路１３に入力される。従って、論理積回路１３の出力信号が読出し信号発生回路６のイネーブル信号とすることで、読み出し信号ＲＥの発生を制御する。
【００１８】
バッファ容量監視回路５のＢＵＦＦ＿ＥＮＡＢＬＥ信号は、送受信用ＬＳＩにも出力しているため、送受信用ＬＳＩ３はこの信号に同期して、ディジタル映像データを自分自身のバッファに書き込み、そして、伝送路に伝送する。マイコン１６は、１ブロックの伝送を完了する度に発生するＤＯＮＥ信号をカウントすることで、ブロック数を知ることができる。そのため、スイッチ２０または２１の２種類のパケット数と、加算器３５の１フレーム当たりのブロック数が入力されることで、マイコン１６は適宜、最後のブロックとそれ以外のブロックのパケット数を送受信用ＬＳＩ３に設定することができる。送受信用ＬＳＩ３は、ディジタル映像データDATAの１フレーム分のブロック数の伝送を終了するとＤＯＮＥ信号により、マイコン１６に伝送完了を伝える。しかし、伝送開始コマンドが、まだ、映像データDATAの伝送が有効である場合を示していれば、マイコン１６により、更に、ディジタル映像データDATAの１フレーム分のデータが継続して伝送を続ける。
【００１９】
【発明の効果】
本発明はフレームレート、デュアルポートバッファの容量、書き込み速度、読み出し速度、伝送路のサイクル、１フレーム当たりのパケット数を設定し、デュアルポートバッファの読み出しを制御することによって、デュアルポートバッファの書き込み速度、読み出し速度、デュアルポートバッファの容量を変更することなく、映像データの取りこぼしのない伝送を行うことができ、極めて信頼性の高いディジタル映像データ伝送装置を実現することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するためのブロック図である。
【図２】従来のディジタル映像データ伝送装置を説明するためのブロック図である。
【図３】本発明に用いられるデュアルポートバッファの容量と時間の関係を示す図である。
【図４】本発明の映像１フレームの伝送期間でのデュアルポートバッファ容量と時間の関係を示す図である。
【符号の説明】
１：ディジタル映像データ発生回路、２：デュアルポートバッファ、３：送受信用ＬＳＩ、４：書き込み信号発生回路、５：バッファ容量監視回路、６：読み出し信号発生回路、７：垂直同期信号カウンタ、８：水平同期信号カウンタ、９：クロック信号カウンタ、１０：垂直同期信号カウンタデコード回路、１１：水平同期信号カウンタデコード回路、１２：クロックカウンタデコード回路、１３，１７，  １８，１９：ＡＮＤ回路、１４：パケットカウンタ、１５：ブロックカウンタ、１６：マイコン、２０，２１，３６，３７：スイッチ回路、２２，４０：インバータ回路、２３：減算器、２４：乗算器、２７，２８：演算回路、２９：１フレーム伝送期間設定回路、３０：デュアルポートバッファ容量の１／２設定回路、３１：バッファ読み出し速度設定回路、３２：バッファ書き込み速度設定回路、３３：伝送路の１サイクル期間設定回路、３４：１フレーム当たりのパケット数設定回路、３５：加算器、３８：１設定回路、３９：０設定回路。
【図１】
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【図２】
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【図３】
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【図４】
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