(57)【特許請求の範囲】
【請求項１】
マスタ、スレーブ間の送受信データをクロックに同期させて転送する同期シリアル通信コントローラにおいて、
マスタからスレーブに、送信クロックを転送する送信クロック信号線と、
前記送信クロック信号線で転送した送信クロックに同期させた送信データを転送する送信データ信号線と、
前記マスタから前記スレーブに受信クロックを転送する受信クロック信号線と、
前記スレーブから前記マスタに受信データを転送する受信データ信号線と、
前記スレーブから前記マスタに受信要求データを転送する受信要求信号線と、を備え、
前記マスタは、前記受信要求データを受信後、前記送信データの転送中に拘わらず受信データの受信が可能になると、前記受信クロックを転送することを特徴とする同期シリアル通信コントローラ。
【請求項２】
請求項１記載の同期シリアル通信コントローラにおいて、前記受信データ信号線は、前記受信クロックに同期した受信データを転送することを特徴とする同期シリアル通信コントローラ。
【請求項３】
請求項２記載の同期シリアル通信コントローラにおいて、前記受信データ信号線の受信データは、前記受信クロックの立下りでもって前記スレーブから送り出され、前記受信クロックの立上がりでもって前記マスタで受信されることを特徴とする同期シリアル通信コントローラ。
【請求項４】
請求項１乃至３の何れか１項記載の同期シリアル通信コントローラにおいて、送信データ信号線からは、先頭にスレーブへ格納する先頭アドレスを示した送信データを転送することを特徴とする同期シリアル通信コントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタ、スレーブ間の送信データや受信データをクロックにより同期させて効率よく送る同期シリアル通信コントローラに関するものである。
【０００２】
【従来の技術】
マスタ、スレーブ間の送受信データをクロックに同期させて転送する３信号または４信号で接続された従来の同期シリアル通信コントローラにおいては、送信時のクロックと受信時のクロックが共通に使用されているため、送信データと受信データを同時に転送することができなかった。たとえば、図８に示したようにマスタ、スレーブ間が送受信クロック信号線ＴＲＣＬＫ１０１、送信データ信号線ＴＸＤ１０２、受信データ信号線ＲＸＤ１０４、及び受信要求信号線ＲＥＱ１０５の４信号線で接続されている場合、マスタからスレーブに送信データＴＸＤを送受信クロックＴＲＣＬＫによって送出中、スレーブから受信要求信号ＲＥＱが出ても、マスタは送信データを送出中は受信データを受け取ることはできなかった。たとえば、スレーブとして操作部を想定すると、操作部に画面用データを送信しながら、操作部のキーからの入力データを受信することはできなかった。
【０００３】
【発明が解決しようとする課題】
そこで、上記のような不具合を解決するために、スレーブにおいて転送したいデータの発生後、マスタで受信可能となった場合、マスタからスレーブへ受信クロックを転送させ、スレーブは受信クロックに同期させた受信データを転送することによって、データ送信中にも拘わらず、簡単な構成で確実に受信データを取り込める同期シリアル通信コントローラを提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明では、マスタ、スレーブ間の送受信データをクロックに同期させて転送する同期シリアル通信コントローラにおいて、マスタからスレーブに、送信クロックを転送する送信クロック信号線と、前記送信クロック信号線で転送した送信クロックに同期させた送信データを転送する送信データ信号線と、前記マスタから前記スレーブに受信クロックを転送する受信クロック信号線と、前記スレーブから前記マスタに受信データを転送する受信データ信号線と、前記スレーブから前記マスタに受信要求データを転送する受信要求信号線と、を備え、前記マスタは、前記受信要求データを受信後、前記送信データの転送中に拘わらず受信データの受信が可能になると、前記受信クロックを転送することを特徴とするものである。
また、請求項２記載の発明では、請求項１記載の同期シリアル通信コントローラにおいて、前記受信データ信号線は、前記受信クロックに同期した受信データを転送することを特徴とするものである。
また、請求項３記載の発明では、請求項２記載の同期シリアル通信コントローラにおいて、前記受信データ信号線の受信データは、前記受信クロックの立下りでもって前記スレーブから送り出され、前記受信クロックの立上がりでもって前記マスタで受信されることを特徴とするものである。
また、請求項４記載の発明では、請求項１乃至３の何れか１項記載の同期シリアル通信コントローラにおいて、送信データ信号線からは、先頭にスレーブへ格納する先頭アドレスを示した送信データを転送することを特徴とするものである。
【０００５】
上記のように構成された請求項１の発明は、マスタは、受信要求データを受信後、送信データの転送中に拘わらず受信データの受信が可能になると、受信クロックを転送するので、スレーブはマスタからの受信クロックを受け取ることによって、受信データを送出してよいタイミングを知ることができる。
また、請求項２の発明は、請求項１のように構成された同期シリアル通信コントローラの発明に加えて、受信データ信号線は、受信クロックに同期した受信データを転送するようになっているので、マスタはデータ送信中にも拘わらず受信クロックに同期した受信データを受け取ることができる。
また、請求項３の発明は、請求項２のように構成された同期シリアル通信コントローラの発明に加えて、受信データ信号線の受信データは、受信クロックの立下りでもってスレーブから送り出され、前記受信クロックの立上がりでもってマスタで受信されるようになっているので、マスタはデータ送信中にも拘わらず受信データを確実に受け取ることができる。
また、請求項４の発明は、請求項１乃至３のいずれか１項のように構成された同期シリアル通信コントローラの発明に加えて、送信データ信号線は、先頭にスレーブへ格納する先頭アドレスを示した送信データを転送するようにしているので、スレーブへ格納したデータの追加や修正を、他の部分をいじらずに簡単に行うことができる。
【０００６】
【発明の実施の形態】
次に、本発明の実施の形態を添付図面に基づいて詳細に説明する。図１は本発明の同期シリアル通信コントローラを使用したシステムの主要な構成図である。図１において、スレーブである操作部１１とマスタであるＡＳＩＣ１２の間には斜線ブロックで図示した同期シリアル通信コントローラ１０が配され、クロック同期式シリアル通信で接続されている。操作部１１は、ユーザーインターフェイスのために用意され、画面、キー、タッチパネル、表示用ＬＥＤ、またはブザー等が設定されている。画面は、白黒またはカラー表示が可能になっており、画面を構成する画素はアドレスを持って構成されている。また、ＡＳＩＣ１２は、ＣＰＵ１３とＣＰＵバスでもって接続され、メモリ１４とはメモリバスでもって接続されている。さらに、ＡＳＩＣ１２はＣＰＵ１３からの指令を解釈して、メモリ１４のデータの読み書きを制御している。
【０００７】
図２は、図１に示した本発明の同期シリアル通信コントローラ１０の各種信号線を示す。操作部１１とＡＳＩＣ１２との間は５本の信号線、すなわち、送信クロック信号線ＴＣＬＫ１、送信データ信号線ＴＸＤ２、受信クロック信号線ＲＣＬＫ３、受信データ信号線ＲＸＤ４、および受信要求信号線ＲＥＱ５で接続されている。送信データ信号線ＴＸＤ２は、ＡＳＩＣ１２から操作部１１に送られる送信データを転送する信号線であり、送信データの内容によってハイ（以下、Ｈで記す）またはロー（以下、Ｌで記す）状態となる。送信クロック信号線ＴＣＬＫ１は、ＡＳＩＣ１２から操作部１１に送られる送信クロックの信号線であり、通信の行われていない状態でＨ状態になっている。また、タイミング的には同期シリアル通信コントローラ１０は、送信クロックの立下りで送信データを出力し、操作部１１は送信クロックの立上がりで送信データを取り込むようになっている。また、送信データは、ＭＳＢ（Most Significant Bit）から送り出される。送信のタイミングの状態を図４に示す。
また、ＲＥＱ５は、操作部１１が送るべきデータが発生した時、またはデータの送るべき要求が生じた時、操作部１１から同期シリアル通信コントローラ１０を経由してＡＳＩＣ１２に送られる。すなわち、操作部１１がＡＳＩＣ１２に送るべきデータを保持していて、ＡＳＩＣ１２に受信要求信号を出してデータを受信して欲しいことを示しており、受信要求の無い場合はＬ状態であり、受信要求の有る場合はＨ状態である。さらに、ＲＣＬＫ３は受信クロック信号であり、ＡＳＩＣ１２がＲＥＱ５信号の受信後、データを受信できる状態にあると操作部１１に出力する。また、ＲＣＬＫ３は通信の行われていない状態でＨ状態である。
また、ＲＸＤ４は受信データであり、送信データＴＸＤ２と同様にデータの内容によってＨまたはＬ状態をとる。操作部１１は、ＲＣＬＫ３の立下りで受信データＲＸＤ４を出力し、ＡＳＩＣ１２はＲＣＬＫ３の立上がりで受信データＲＸＤ４を取り込むようになっている。操作部１１は受信データＲＸＤ４を全て送り終わったら、ＲＣＬＫ３の立上がり後、或る時間経ってからＲＥＱ５信号をＬ状態にする。受信のタイミングの状態を図５に示す。
【０００８】
また、図３は、本発明の同期シリアル通信コントローラ１０の主要なブロック図である。図において、送信クロック生成部１０ａは、システムの基本動作クロックを分周して送信クロックを作る。その分周比は、ＡＳＩＣ１２のＣＰＵインタフェース１２ａ内にある図示しない送信クロック分周レジスタで指定することができる。パラレル／シリアル変換部１０ｂは、送信ＤＭＡＣ１０ｅから送られてきた８ｂｉｔのパラレルデータを送信クロックに同期して出力するため、１ｂｉｔのシリアルデータに変換する。また、送信ＤＭＡＣ１０ｅはメモリ１４格納された送信データをメモリインタフェース（以下、メモリＩ／Ｆと記す）を介して、ダイレクト・メモリ・アクセス（ＤＭＡ）方式で読み出すことが可能である。ステータスレジスタ１０ｈは、送信ＤＭＡＣ１０ｅの起動や動作状態を示すフラグ、受信動作の状態などが記憶されているレジスタ群である。
また、受信クロック生成部１０ｃは、システムの基本動作クロックを分周して、受信クロックを作成し、受信クロック信号線ＲＣＬＫ３上に転送する。その分周比は、送信クロックと同様、ＡＳＩＣ１２のＣＰＵインタフェース１２ａ内にある図示しない送信クロック分周レジスタで指定することができる。シリアル／パラレル変換部１０ｄは、受信データの１ｂｉｔのシリアルデータを、受信クロックに同期させて８ｂｉｔのパラレルデータに変換し、受信リクエスト処理部１０ｆに渡す。受信リクエスト処理部１０ｆは受信したパラレルデータを受信レジスタ１０ｋに渡す。受信レジスタ１０ｋは、パラレルデータの内容をＣＰＵ１３が判断したり、またはパラレルデータをメモリ１４に格納するまで保持させておく。ここで、もし受信レジスタ１０ｋを受信データのすべてに渡って記憶できるだけの容量を持たせるようにシステムを構成すれば、受信要求の信号が確立した時に自動的に受信クロックを発生さえて、受信データを受信レジスタ１０ｋに取り込ませるようにすることも可能である。
【０００９】
また、図６は、請求項４における送信データの内容を示した図である。送信データ信号線ＴＸＤから送出される送信データの先頭は、８ビット構成のハイアドレス（ADR-H）とローアドレス（ADR-L）からなり、その後にデータ（DATA０〜DATAｎ）が続く構成となっている。この送信データは、操作部１１の画面のデータであったり、ＬＥＤの点灯パターンのデータであったり、または表示部の点灯データであったりする。図７に操作部１１にあるメモリマップの状態を示す。たとえば、操作部１１にある画面に絵を表示するためには、ＡＳＩＣ１２からの送信データのアドレスを０ｘ００００として、続けて１画面分のデータを送ればよい。アドレスを指定することで１ライン分のデータも書き換え可能である。
【００１０】
【発明の効果】
以上のように請求項１の発明によれば、スレーブはマスタからの受信クロックを受け取ることによって、受信データ送出のタイミングを確実に把握可能にした同期シリアル通信コントローラを提供できるようになった。
請求項２の発明によれば、請求項１の同期シリアル通信コントローラの発明に加えて、マスタのデータ送信中にも拘わらず、受信クロックに同期したデータを受信可能にした同期シリアル通信コントローラを提供することができるようになった。
請求項３の発明によれば、請求項２の同期シリアル通信コントローラの発明に加えて、マスタはデータ送信中にも拘わらず、受信クロックに同期した受信データを確実に受け取る同期シリアル通信コントローラを提供することができるようになった。
請求項４の発明によれば、請求項１乃至３の何れか１項記載の同期シリアル通信コントローラの発明に加えて、送信データ信号線は、先頭にスレーブへ格納する先頭アドレスを示した送信データを転送するようにしたので、スレーブへ格納するデータの追加や修正を、他の部分をいじらずに簡単に行える同期シリアル通信コントローラを提供することができるようになった。
【図面の簡単な説明】
【図１】本発明の同期シリアル通信コントローラを使用したシステムの主要な構成図である。
【図２】本発明の同期シリアル通信コントローラの信号線を説明する説明図である。
【図３】本発明の同期シリアル通信コントローラの主要なブロック図である。
【図４】送信データを送信するタイミングを説明する説明図である。
【図５】受信データを受信するタイミングを説明する説明図である。
【図６】データの先頭にアドレスを備えた送信データを説明する説明図である。
【図７】操作部のメモリマップの状態を説明する説明図である。
【図８】従来の４信号で接続されたマスタとスレーブ間の送受信を説明する説明図である。
【符号の説明】
１  送信クロック信号線（ＴＣＬＫ）
２  送信データ信号線（ＴＸＤ）
３  受信クロック信号線（ＲＣＬＫ）
４  受信データ信号線（ＲＸＤ）
５  受信要求信号線（ＲＥＱ）
１０  同期シリアル通信コントローラ
１０ａ  送信クロック生成部
１０ｂ  パラレル／シリアル変換部
１０ｃ  受信クロック生成部
１０ｄ  シリアル／パラレル変換部
１０ｅ  送信ＤＭＡＣ
１０ｆ  受信リクエスト処理部
１０ｈ  ステイタスレジスタ
１０ｋ  受信レジスタ
１１  操作部
１２  ＡＳＩＣ
１２ａ  ＣＰＵインタフェース
１３  ＣＰＵ
１４  メモリ
【図１】
0003947330.tif 000002
【図２】
0003947330.tif 000003
【図３】
0003947330.tif 000004
【図４】
0003947330.tif 000005
【図５】
0003947330.tif 000006
【図６】
0003947330.tif 000007
【図７】
0003947330.tif 000008
【図８】
0003947330.tif 000009