(57)【特許請求の範囲】
【請求項１】
第一のテストモードコマンド信号に基づいて内部回路をテストモードで動作させるテストモード制御部を備えた半導体装置であって、
前記テストモード制御部は、
前記第一のテストモードコマンド信号に基づいて、前記内部回路の少なくとも一部を不活性化させて、データの入出力を不能とする第一の制御部と、
前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて、前記第一のテストモードコマンド信号で少なくとも一部が不活性化された内部回路を活性化させて、テストモードでのデータの入出力を可能とする第二の制御部と、
を有し、
前記第一の制御部は、
前記第一のテストモードコマンド信号に基づいてテストモード信号を前記内部回路に出力して、該内部回路をテストモードで動作させる第一のテストモード判定回路と、
前記テストモード信号に基づいて、前記データの入出力を行うデータ入出力装置の一部を不活性化するテストモード出力制御回路とから構成し、
前記第二の制御部は、
前記第二のテストモードコマンド信号に基づいて、クリア信号を前記テストモード出力制御回路に出力して、前記データ入出力装置の一部を活性化させる第二のテストモード判定回路とから構成したことを特徴とする半導体装置。
【請求項２】
データの書き込み動作及び読み出し動作と、テストモードでの入出力動作とをコマンド信号に基づいて選択可能とした半導体記憶装置であって、
前記テストモードを設定する第一のテストモードコマンド信号に基づいて、内部回路にテストモードを設定するとともに、データ入出力装置の少なくとも一部を不活性化する第一の制御部と、
前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて、前記データ入出力装置の少なくとも一部を活性化させて、テストモードでのデータに入出力を可能とする第二の制御部と、
を有し、
前記第一の制御部は、
前記第一のテストモードコマンド信号に基づいてテストモード信号を前記内部回路に出力して、該内部回路をテストモードで動作させる第一のテストモード判定回路と、
前記テストモード信号に基づいて、前記データ入出力装置の一部を不活性化するテストモード出力制御回路とから構成し、
前記第二の制御部は、
前記第二のテストモードコマンド信号に基づいて、クリア信号を前記テストモード出力制御回路に出力して、前記データ入出力装置の一部を活性化させる第二のテストモード判定回路とから構成したことを特徴とする半導体記憶装置。
【請求項３】
前記テストモード出力制御回路は、データ入出力端子をハイインピーダンスとすることで不活性化し、
前記第二のテストモード判定回路は、前記データ入出力端子をロウインピーダンスとすることで活性化することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
第一のテストモードコマンド信号に基づいてテストモードにエントリーして、内部動作をテストモードで書き込み動作及び読み出し動作可能とする半導体記憶装置の制御方法において、
前記第一のテストモードコマンド信号に基づいて該内部動作の一部を不活性化し、前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて不活性化された一部の内部動作を再活性化して、テストモードでの書き込み動作及び読み出し動作を可能とすることを特徴とする半導体記憶装置の制御方法。
【請求項５】
前記内部動作の一部を不活性化する動作は、入出力動作をハイインピーダンスとする動作であり、不活性化された一部の内部動作を再活性化する動作は、入出力動作をロウインピーダンスとする動作であることを特徴とする請求項４記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シンクロナスＤＲＡＭのテストモード設定回路に関するものである。
【０００２】
シンクロナスＤＲＡＭは、デバイス製造者側の出荷試験時に信頼性試験などを含む特殊なテストが行われ、そのテストモードには外部クロック信号に同期したコマンド信号に基づいてエントリー動作が行われる。このエントリーコマンドの仕様は、通常の顧客側（以下、使用者）には非公開となっているが、使用者が誤ってテストモードに誤エントリーした場合には、そのことに気付かないまま使い続けることになり、デバイスの寿命を縮める等の不具合が生じるため、使用者に誤エントリーした事実を認識させる必要がある。
【０００３】
【従来の技術】
従来、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のテストモードに使用者が誤エントリーした場合には、ＣＡＳレイテンシーをデバイスの内部でデバイス仕様外の動作条件に自動的に変更することにより、使用者に誤エントリーしたことを認識させる方策が採用されている。
【０００４】
すなわち、ＣＡＳレイテンシーが２あるいは３で動作している仕様において、誤エントリーした場合にはＣＡＳレイテンシーをデバイスの仕様外である１に変更して、データの入出力タイミングの仕様を変更することにより、顧客側との約束である入出力仕様の動作を阻害して、誤エントリーを認識させている。
【０００５】
ところが、近年ＣＡＳレイテンシーの標準仕様が１のＳＤＲＡＭが実用化されるに至り、誤エントリーした場合にＣＡＳレイテンシーを１に変更することができなくなった。
【０００６】
そこで、誤エントリーした場合には、入出力回路をハイインピーダンスとして、データの入出力動作を不能とすることにより、使用者に誤エントリーを認識させるようにすることが提案されている。
【０００７】
このようなＳＤＲＡＭの構成を図６に従って説明する。
入力バッファ回路１には、クロック信号ＣＬＫ及び各種制御信号ＣＫＥ，ＣＳバー，ＲＡＳバー，ＣＡＳバー，ＷＥバーが入力され、その入力バッファ回路１の出力信号は、コマンドデコーダ２に入力される。
【０００８】
前記コマンドデコーダ２は、前記制御信号に基づいて各種コマンド信号を生成し、そのコマンド信号をＳＤＲＡＭの周辺回路及びメモリコア部３と、複数のテストモード判定回路４に出力する。
【０００９】
複数ビットのアドレス信号Ａ０〜Ａｎは、アドレスバッファ回路５を介して前記周辺回路及びメモリコア部３と、前記テストモード判定回路４に入力される。
前記周辺回路及びメモリコア部３は、コマンドデコーダ２から出力されるコマンド信号と、アドレスバッファ回路５から出力されるアドレス信号Ａ０〜Ａｎに基づいて動作して、データの書き込み動作あるいは読み出し動作を行う。
【００１０】
前記周辺回路及びメモリコア部３は、入出力回路６に接続され、その入出力回路６は入出力端子７に接続される。
そして、データの読み出し動作時には、周辺回路及びメモリコア部３から出力された読み出しデータが、入出力回路６及び入出力端子７を介して外部回路に出力される。
【００１１】
また、データの書き込み動作時には、入出力端子７から入力された書き込みデータが入出力回路６を介して周辺回路及びメモリコア部３内のメモリセルに書き込まれる。
【００１２】
前記テストモード判定回路４は、複数のテストモード毎にそれぞれ設けられ、コマンドデコーダ２から出力されるコマンド信号とアドレス信号Ａ０〜Ａｎとに基づいて、複数のテストモードのいずれかか否かを判別し、テストモードであることを検出すると、例えばテストモード信号ＴＥＳＴ１〜ＴＥＳＴ４を前記周辺回路及びメモリコア部３と、テストモード出力制御回路８に出力する。
【００１３】
そして、周辺回路及びメモリコア部３は、入力されたテストモード信号に対応するテストモードで動作する。
テストモード出力制御回路８は、テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４がデバイス寿命を縮めるような特定のテストモード信号であると判別すると、出力停止信号ＴＥＳＨＩＺを前記入出力回路６に出力する。
【００１４】
そして、入出力回路６では出力停止信号ＴＥＳＨＩＺが入力されると、入出力端子７をハイインピーダンス状態とする。
図８に入出力回路の一例を示す。入出力端子７に対し、ＣＭＯＳ構成の出力トランジスタＴr1，Ｔr2が接続される。前記トランジスタＴr1のゲートには、ＯＲ回路９の出力信号が入力され、前記トランジスタＴr2のゲートにはＮＯＲ回路１０ａの出力信号が入力される。
【００１５】
前記ＯＲ回路９には、データバスを介して読み出しデータＲＤが入力され、前記ＮＯＲ回路１０ａには、前記読み出しデータＲＤがインバータ回路１３ｄを介して入力される。
【００１６】
また、前記ＯＲ回路９及びＮＯＲ回路１０ａには前記出力停止信号ＴＥＳＨＩＺが入力される。
前記入出力端子７は、ＮＯＲ回路１０ｂに入力され、そのＮＯＲ回路１０ｂには前記出力停止信号ＴＥＳＨＩＺが入力される。
【００１７】
このように構成された入出力回路では、出力停止信号ＴＥＳＨＩＺがＬレベルであれば、読み出し動作時には読み出しデータＲＤに基づいてトランジスタＴr1，Ｔr2のいずれかがオンされて、入出力端子ＲＤから読み出しデータＲＤが出力される。
【００１８】
書き込み動作時には、入出力端子７に入力された書き込みデータＤinがＮＯＲ回路１０ｂで反転されてライトアンプ（図示しない）に出力される。
一方、Ｈレベルの出力停止信号ＴＥＳＨＩＺが入力されると、トランジスタＴr1，Ｔr2がともにオフされてハイインピーダンスとなるとともに、ＮＯＲ回路１０ｂの出力信号はＬレベルに固定される。従って、この入出力回路は不活性状態となる。
【００１９】
このように構成されたＳＤＲＡＭでは、図７に示すように、コマンド信号としてモードレジスタセットコマンドＭＲＳが入力され、かつアドレス信号Ａ０〜Ａｎとして、所定のテストモードを設定するためのコード信号Ｃｏｄが入力されると、テストモード判定回路４でテストモードであることが判別され、テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４の少なくともいずれかが出力される。
【００２０】
そして、テストモード出力制御回路８から出力停止信号ＴＥＳＨＩＺが出力されて出力端子７がハイインピーダンスとなり、例えば読み出しコマンドＲＥＡＤに基づいて、ＣＡＳレイテンシー３で出力されるべき読み出しデータＤＱの出力が阻止される。
【００２１】
このような動作により、使用者がテストモードに誤エントリーした場合には、データの入出力動作が自動的に阻止されるので、使用者に対し誤エントリーを認識させることが可能となり、デバイスの寿命を縮めるような、例えばバーイン試験モードのようなテストモードでデバイスを動作させることが防止される。
【００２２】
【発明が解決しようとする課題】
ところが、上記のような構成では、デバイス製造者側の出荷試験時にテストモードにエントリーしても、上記のように入出力端子からデータの入出力を行うことができない。従って、デバイスにストレスを印加しながら書き込み動作及び読み出し動作を行うような試験を行うことができないという大きな問題点がある。
【００２３】
この発明の目的は、通常使用時におけるテストモードへの誤エントリーを確実に防止しながら、出荷時には各種動作試験を確実に行い得る半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
第一のテストモードコマンド信号に基づいて内部回路をテストモードで動作させるテストモード制御部には、前記第一のテストモードコマンド信号に基づいて、前記内部回路の少なくとも一部を不活性化させて、データの入出力を不能とする第一の制御部と、前記第一のテストモードコマンド信号の後であってアクティブコマンド信号よりも先に入力される第二のテストモードコマンド信号に基づいて、前記第一のテストモードコマンド信号で少なくとも一部が不活性化された内部回路を再活性化させて、テストモードでのデータの入出力を可能とする第二の制御部とを備えた。第一の制御部は、前記第一のテストモードコマンド信号に基づいてテストモード信号を前記内部回路に出力して、該内部回路をテストモードで動作させる第一のテストモード判定回路と、前記テストモード信号に基づいて、前記データの入出力を行うデータ入出力装置の一部を不活性化するテストモード出力制御回路とから構成される。第二の制御部は、前記第二のテストモードコマンド信号に基づいて、クリア信号を前記テストモード出力制御回路に出力して、前記データ入出力装置の一部を活性化させる第二のテストモード判定回路とから構成される。
【００２５】
【発明の実施の形態】
図１は、この発明を具体化したＳＤＲＡＭの概要を示す。この実施の形態は、前記従来例に対し、テストモード判定回路４ａを加えてクリア信号ＣＬＲを生成し、出力停止信号ＴＥＳＨＩＺをテストモード判定回路４ａに入力し、テストモード出力制御回路１１の構成を変更したものであり、その他の構成は前記従来例と同一である。従来例と同一構成部分の詳細な説明は省略する。
【００２６】
前記テストモード判定回路４の具体的構成を図２に示す。ＮＡＮＤ回路１２ａにはコマンドデコーダ２からテストモードエントリー信号として、モードレジスタセットコマンドＭＲＳが入力される。そして、入力バッファ回路１に入力される各制御信号に基づいて、コマンドデコーダ２からモードレジスタセットコマンドＭＲＳが出力されるとき、前記ＮＡＮＤ回路１２ａにはＨレベルのモードレジスタセットコマンドＭＲＳが入力される。
【００２７】
前記アドレスバッファ回路５から出力されるアドレス信号Ａ０〜Ａｎのうち、特定の複数ビットのアドレス信号ＡＤがＮＡＮＤ回路１２ｂに入力される。そのアドレス信号ＡＤは、当該テストモード判定回路４で判定すべきテストモードが設定される時には、すべてＨレベルとなる。
【００２８】
前記ＮＡＮＤ回路１２ｂの出力信号は、インバータ回路１３ａに入力され、そのインバータ回路１３ａの出力信号は前記ＮＡＮＤ回路１２ａに入力される。
前記ＮＡＮＤ回路１２ａの出力信号は、ＮＡＮＤ回路１２ｃに入力され、そのＮＡＮＤ回路１２ｃから前記テストモード信号ＴＥＳＴが出力される。
【００２９】
また、前記ＮＡＮＤ回路１２ｃの出力信号は、ＮＡＮＤ回路１２ｄに入力され、そのＮＡＮＤ回路１２ｄの出力信号は前記ＮＡＮＤ回路１２ｃに入力される。また、前記ＮＡＮＤ回路１２ｄには、コマンドデコーダ２から出力されるテストモード解除信号ＰＲＥが入力される。このテストモード解除信号ＰＲＥは、周辺回路３及びメモリコア部３が属するバンクの非活性化コマンドである。また、前記ＮＡＮＤ回路１２ｃ，１２ｄは、ラッチ回路として動作する。
【００３０】
このように構成されたテストモード判定回路４では、ＨレベルのモードレジスタセットコマンドＭＲＳが入力され、かつアドレス信号ＡＤがすべてＨレベルとなると、インバータ回路１３ａの出力信号がＨレベルとなり、ＮＡＮＤ回路１２ａの入力信号がともにＨレベルにセットされる。
【００３１】
すると、ＮＡＮＤ回路１２ａの出力信号はＬレベルとなり、ＮＡＮＤ回路１２ｃからＨレベルのテストモード信号ＴＥＳＴが出力される。
また、Ｈレベルのテストモード解除信号ＰＲＥが入力されている状態では、ＮＡＮＤ回路１２ｃ，１２ｄの動作により、モードレジスタセットコマンドＭＲＳ及びアドレス信号ＡＤに関わらず、テストモード信号ＴＥＳＴはＨレベルにラッチされる。
【００３２】
一方、ＮＡＮＤ回路１２ａの出力信号がＨレベルにラッチしている状態で、Ｌレベルのテストモード解除信号ＰＲＥが入力されると、ＮＡＮＤ回路１２ｃの入力信号はともにＨレベルとなり、ＮＡＮＤ回路１２ｃから出力されるテストモード信号ＴＥＳＴはＬレベルにリセットされる。
【００３３】
この実施の形態で追加された前記テストモード判定回路４ａの具体的構成を図３に従って説明する。
モードレジスタセットコマンドＭＲＳは、ＮＡＮＤ回路１２ｅに入力され、アドレス信号ＡＤはＮＡＮＤ回路１２ｆに入力される。ＮＡＮＤ回路１２ｆの出力信号は、ＮＯＲ回路１４ａに入力される。
【００３４】
このアドレス信号ＡＤは、前記出力停止信号ＴＥＳＨＩＺを解除するための所定のアドレス信号Ａ０〜Ａｎが入力されたとき、すべてＨレベルとなるように設定される。
【００３５】
前記テストモード出力制御回路１１から出力される出力停止信号ＴＥＳＨＩＺは、インバータ回路１３ｂに入力され、そのインバータ回路１３ｂの出力信号は、ＮＯＲ回路１４ａに入力され、そのＮＯＲ回路１４ａの出力信号が前記ＮＡＮＤ回路１２ｅに入力される。
【００３６】
前記ＮＡＮＤ回路１２ｅの出力信号は、ＮＡＮＤ回路１２ｇに入力され、前記テストモード解除信号ＰＲＥはＮＡＮＤ回路１２ｈに入力される。前記ＮＡＮＤ回路１２ｇ，１２ｈの構成は、前記テストモード判定回路４と同様である。そして、ＮＡＮＤ回路１２ｇからクリア信号ＣＬＲが出力される。
【００３７】
このように構成されたテストモード判定回路４ａでは、ＨレベルのモードレジスタセットコマンドＭＲＳが入力され、Ｈレベルの出力停止信号ＴＥＳＨＩＺが入力され、かつアドレス信号ＡＤがすべてＨレベルとなると、ＮＯＲ回路１４ａの出力信号がＨレベルとなり、ＮＡＮＤ回路１２ｅの入力信号がともにＨレベルとなる。
【００３８】
すると、ＮＡＮＤ回路１２ｅの出力信号はＬレベルとなり、ＮＡＮＤ回路１２ｇからＨレベルのクリア信号ＣＬＲが出力される。
また、Ｈレベルのテストモード解除信号ＰＲＥが入力されている状態では、ＮＡＮＤ回路１２ｇ，１２ｈの動作により、モードレジスタセットコマンドＭＲＳ及びアドレス信号ＡＤに関わらず、クリア信号ＣＬＲはＨレベルにラッチされる。
【００３９】
一方、ＮＡＮＤ回路１２ｅの出力信号がＨレベルに復帰している状態で、Ｌレベルのテストモード解除信号ＰＲＥが入力されると、ＮＡＮＤ回路１２ｇの入力信号はともにＨレベルとなり、ＮＡＮＤ回路１２ｇから出力されるクリア信号ＣＬＲはＬレベルにリセットされる。
【００４０】
前記テストモード出力制御回路１１の具体的構成を図４に従って説明する。テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４は、ＮＯＲ回路１４ｂ，１４ｃに入力され、そのＮＯＲ回路１４ｂ，１４ｃの出力信号はＮＡＮＤ回路１２ｉに入力される。
【００４１】
前記ＮＡＮＤ回路１２ｉの出力信号は、インバータ回路１３ｃに入力される。前記インバータ回路１３ｃの出力信号は、ＮＯＲ回路１４ｄに入力され、そのＮＯＲ回路１４ｄに前記テストモード判定回路４ａから出力されるクリア信号ＣＬＲが入力される。そして、前記ＮＯＲ回路１４ｄから出力停止信号ＴＥＳＨＩＺが出力される。
【００４２】
このようなテストモード出力制御回路１１では、テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４のいずれかがＨレベルとなると、ＮＡＮＤ回路１２ｉの出力信号がＨレベルとなる。
【００４３】
すると、インバータ回路１３ｃの出力信号がＬレベルとなり、クリア信号ＣＬＲがＬレベルであれば、出力停止信号ＴＥＳＨＩＺはＨレベルとなる。また、クリア信号ＣＬＲがＨレベルであれば、出力停止信号ＴＥＳＨＩＺはＬレベルとなる。
【００４４】
テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４がすべてＬレベルであれば、ＮＡＮＤ回路１２ｉの入力信号はともにＨレベルとなり、その出力信号はＬレベルとなる。そして、インバータ回路１３ｃの出力信号がＨレベルとなって、出力停止信号ＴＥＳＨＩＺはＬレベルとなる。
【００４５】
このように構成されたＳＤＲＡＭでは、図５に示すように、コマンド信号としてモードレジスタセットコマンドＭＲＳが入力され、かつアドレス信号Ａ０〜Ａｎとして、所定のテストモードを設定するためのコード信号Ｃｏｄ１が入力されると、テストモード判定回路４でテストモードであることが判別され、テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４の少なくともいずれかがＨレベルとなる。
【００４６】
すると、テストモード出力制御回路１１からＨレベルの出力停止信号ＴＥＳＨＩＺが出力されて、出力端子７がハイインピーダンスとなる。
このような動作により、使用者がテストモードに誤エントリーした場合には、前記従来例と同様にデータの入出力動作が自動的に阻止されるので、使用者に対し誤エントリーを認識させることが可能となり、デバイスの寿命を縮めるようなバーイン試験モードのようなテストモードの状態でデバイスを動作させることを未然に防止することができる。
【００４７】
次いで、アクティブコマンドＡＣＴに先立って、再度モードレジスタセットコマンドＭＲＳが入力され、かつアドレス信号Ａ０〜Ａｎとして、出力停止信号ＴＥＳＨＩＺの出力を解除するためのコード信号Ｃｏｄ２が解除コマンドとして入力されると、テストモード判定回路４ａでは、ＮＡＮＤ回路１２ｆ及びインバータ回路１３ｂの出力信号がともにＬレベルとなり、ＮＡＮＤ回路１２ｅの出力信号がＬレベルとなり、ＮＡＮＤ回路１２ｇからＨレベルのクリア信号ＣＬＲが出力される。
【００４８】
テストモード判定回路４ａからＨレベルのクリア信号ＣＬＲが出力されると、テストモード出力制御回路１１では、テストモード信号ＴＥＳＴ１〜ＴＥＳＴ４に関わらず、Ｌレベルの出力停止信号ＴＥＳＨＩＺを出力する。
【００４９】
すると、入出力回路６が再活性化され、周辺回路及びメモリコア部３に対し、データの書き込み動作及び読み出し動作が可能となり、例えば読み出し動作では読み出しデータＤＱがＣＡＳレイテンシー３で出力される。
【００５０】
このような動作により、顧客側にともに非公開である二種類のコード信号Ｃｏｄ１，Ｃｏｄ２が連続して入力されるかあるいはリセット動作までに誤って入力される可能性は極めて低いことから、デバイスの信頼性に関わる事柄に対して、顧客側にはフェイルセーフ機能を提供しながら、市場での不良率を低減するために必要なデバイス製造者側での出荷試験を確実に実施することができる。
【００５１】
上記実施の形態では、主にデータの読み出し動作について説明したが、図８示すようにデータの書き込み動作にも適用できることは明白である。
また、図８において、出力停止信号ＴＥＳＨＩＺは出力トランジスタＴr1，Ｔr2の直前、あるいは入力段のＮＯＲ回路１０ｂに入力したが、さらにその前段に入力する構成としてもよい。例えば、読み出しデータを増幅するリードアンプでや、メモリセルに書き込みを行うライトアンプ等で活性化制御を行ってもよい。
【００５２】
上記のように構成されたＳＤＲＡＭでは、次に示す作用効果を得ることができる。
（１）使用者がテストモードに誤エントリーした場合には、前記従来例と同様に、入出力端子７をハイインピーダンスとして、データの入出力動作を阻止することにより、使用者に誤エントリーしたことを認識させることができる。従って、デバイスの寿命を縮めるようなテストモードで動作させることを未然に防止することができる。
【００５３】
（２）出荷試験時には、モードレジスタセットコマンドＭＲＳと、アドレス信号Ａ０〜Ａｎとしてテストモードを設定するためのコード信号Ｃｏｄ１を入力することにより、テストモードにエントリーし、次いでモードレジスタセットコマンドＭＲＳと、アドレス信号Ａ０〜Ａｎとして、出力停止信号ＴＥＳＨＩＺを解除するためのコード信号Ｃｏｄ２を入力することにより、データの入出力動作が可能となる。従って、デバイスにストレスを印加しながら書き込み動作及び読み出し動作を行うような試験を確実に行うことができる。
【００５４】
（３）アドレス信号Ａ０〜Ａｎとして入力するコード信号Ｃｏｄ１，Ｃｏｄ２はいずれも非公開である。従って、使用者がモードレジスタセットコマンドＭＲＳとともにコード信号Ｃｏｄ１，Ｃｏｄ２を誤って連続して入力する確率は極めて低い。従って、使用者がテストモードに誤エントリーし、かつテストモードでデータの入出力動作を行うことを未然に防止することができる。
【００５５】
【発明の効果】
以上詳述したように、この発明は通常使用時におけるテストモードへの誤エントリーを確実に防止しながら、出荷時には各種動作試験を確実に行い得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】  一実施の形態を示すブロック図である。
【図２】  テストモード判定回路を示す回路図である。
【図３】  テストモード判定回路を示す回路図である。
【図４】  テストモード出力制御回路を示す回路図である。
【図５】  テストモードへのエントリー動作を示すタイミング波形図である。
【図６】  従来例を示すブロック図である。
【図７】  従来例のテストモードへのエントリー動作を示すタイミング波形図である。
【図８】  入出力回路を示す回路図である。
【符号の説明】
３，６          内部回路（周辺回路及びメモリコア部、入出力回路）
４，１１        第一の制御部（テストモード判定回路、テストモード出力制御回路）
４ａ            第二の制御部（テストモード判定回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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