(57)【特許請求の範囲】
【請求項１】
基板にマイクロチップを転写配置することによって、装置を製造する方法において、弓状のフレームに糸または布を張った把持工具を使用し、その糸または布の表面に液体を付け、分離したマイクロチップに上から上記の糸または布を押し付け、上記マイクロチップをベースから持上げて把持し、かつ、上記の糸または布から上記マイクロチップを離脱させる事によって上記マイクロチップを転写配置することを特徴とする装置の製造方法。
【請求項２】
請求項１に記載の装置の製造方法において、上記糸または布を導体として通電加熱して当該糸または布に付いた液体を蒸発させることによって上記の離脱を行うことを特徴とする装置の製造方法。
【請求項３】
請求項１に記載の装置の製造方法において、減圧蒸発、熱風乾燥、又は赤外線照射加熱の何れかを行って当該糸または布の液体を除去することによって上記の離脱を行うことを特徴とする装置の製造方法。
【請求項４】
請求項１に記載の装置の製造方法において、上記把持工具に取り付けられた糸は、太い部分と細い部分とが交互になった糸、又はより糸であることを特徴とする装置の製造方法。
【請求項５】
請求項１に記載の装置の製造方法において、上記把持工具が、行列状に配置された上記マイクロチップを間欠ピッチで持上げる間欠把持工具であることを特徴とする装置の製造方法。
【請求項６】
請求項１に記載の装置の製造方法において、上記把持工具が、複数行に配置された上記マイクロチップを一度に持上げるために上記フレームに複数本の糸が張られた把持工具であることを特徴とする装置の製造方法。
【請求項７】
上記装置が液晶表示装置であることを特徴とする請求項１〜６の何れか１項に記載の装置の製造方法。
【請求項８】
基板上に、該基板とは別の基板上に並んで形成されたマイクロチップを転写配置することによって素子基板を製造する方法であって、
糸または布が張られた把持工具を使用し、該糸または布に液体を付け、上記別の基板上に形成されたマイクロチップに、上記の液体を付けた糸または布を押し付けることによって、上記マイクロチップを上記別の基板から持上げる工程と、
持上げた上記マクロチップを上記糸または布から離脱させることによって、上記基板上に上記マイクロチップを転写配置する工程と、
を含むことを特徴とする素子基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばコンピュータやテレビジョン受像機などのディスプレイに利用され、アドレス素子として薄膜トランジスタ（以下、「ＴＦＴ」という）などのスイッチング素子を備えた透過型あるいは反射型等の液晶表示装置、より詳しくは、ゲート配線と、ソース配線と、ゲート配線とソース配線との交差部の近傍に設けられたスイッチング素子とを有し、このスイッチング素子は前記ゲート配線に接続されたゲート電極と、前記ソース配線に接続されたソース電極と、液晶層に電圧を印加するための画素電極に接続されたドレイン電極とを有する液晶表示装置や、そのように多数の配線やスイッチング素子やセンサ部、など繰り返しパターンを備えて複数の膜のパターンを形成した半導体素子や、液晶以外の表示装置（例えばＤＭＤ）や、イメージセンサなどの能動素子や受動素子、あるいはそれら能動素子や受動素子を駆動したり制御する為、抵抗やコンデンサーや半導体素子や集積回路などの部品を規則正しく実装した基板などを含む各種装置へのそのマイクロチップの配置方法に関するものである。
【０００２】
【従来の技術】
ＴＦＴ型の液晶表示装置を例に説明する。
図４はアクティブマトリクス基板を備えた透過型の液晶表示装置の一般的な構成を示す回路図である。図４に示すように、アクティブマトリクス基板１０１には、数万から数十万個以上と多くの複数の画素電極１０２がマトリクス状に形成されており、この画素電極１０２には、スイッチング素子であるＴＦＴ１０３が接続されて設けられている。このＴＦＴ１０３のゲート電極には走査信号を供給するためのゲート配線１０４が接続され、ゲート電極に入力されるゲート信号によってＴＦＴ１０３が駆動制御される。また、ＴＦＴ１０３のソース電極には表示信号（データ信号）を供給するためのソース配線１０５が接続され、ＴＦＴ１０３の駆動時に、ＴＦＴ１０３を介してデータ（表示）信号が画素電極１０２に入力される。各ゲート配線１０４とソース配線１０５とは、マトリクス状に配列された画素電極１０２の周囲を通り、絶縁膜を介した状態で互いに直交差するように設けられている。さらに、ＴＦＴ１０３のドレイン電極は画素電極１０２および付加容量１０６に接続されており、この付加容量１０６の対向電極はそれぞれ共通配線１０７に接続されている。
【０００３】
図５は従来の技術に係る液晶表示装置におけるアクティブマトリクス基板のＴＦＴ部分の断面図である。図５に示すように、透明絶縁性基板１０７上に、図４のゲート配線１０４に接続されたゲート電極１０８が形成されているとともに、その上を覆ってゲート絶縁膜１０９が形成されている。さらにその上にはゲート電極１０８と重畳するように半導体層１１０が形成され、その中央部上にチャネル保護層１１１が形成されている。このチャネル保護層１１１の両端部および半導体層１１０の一部を覆い、チャネル保護層１１１上で分断された状態で、ソース電極１１２ａおよびドレイン電極１１２ｂとなるｎ＋Ｓｉ層が形成されている。一方のｎ＋Ｓｉ層であるソース電極１１２ａ上には図４のソース配線１０５と同一の膜で金属層１１３ａが形成され、他方のｎ＋Ｓｉ層であるドレイン電極１１２ｂ上には、ドレイン電極１１２ｂと画素電極１１４とを接続する金属層１１３ｂが形成されてスイッチング素子であるＴＦＴ１１５およびその周辺構造を形成している。さらに、ＴＦＴ１１５、ゲート配線およびソース配線の上部を覆って層間絶縁膜１１６が形成されている。
【０００４】
この層間絶縁膜１１６の上には、画素電極１１４となる透明導電膜が形成され、この透明導電膜は、層間絶縁膜１１６を貫くコンタクトホール１１６ａを介して、ＴＦＴ１１１のドレイン電極１１２ｂと接続した金属層１１３ｂに接続されている。このように、ゲート配線およびソース配線と画素電極１となる透明導電膜１１４との間に層間絶縁膜１１６が形成されているので、ゲート配線とソース配線とに対して画素電極１１４をオーバーラップさせることができる。
【０００５】
このような構造は、例えば特開昭５８−１７２６８５号公報に開示されており、これによって液晶表示装置の開口率を向上させることができるとともに、ゲート配線およびソース配線に起因する電界をシールドすることにより、液晶分子の配向が崩れるディスクリネーションを抑制することができる。
【０００６】
上記絶縁膜１０９あるいは層間絶縁膜１１６としては、従来、窒化シリコン（ＳｉＮ）などの無機膜をＣＶＤ法（プラズマ励起化学気相成長）を用いて膜厚３００〜５００ｎｍ程度に形成していた。これ以上の膜厚を形成しないのはデポジションに時間がかかり生産効率が悪くなったり、残留応力で基板がそったりクラック等の不良が増すためである。あるいは層間絶縁膜１１６だけは、有機膜を膜厚1〜５μｍ程度形成する場合もある。あるいは、開口率が落ちるが層間絶縁膜１１６を形成しない場合などもある。すなわち、基板１０１上に、ゲート配線、ソース配線、絵素電極、及びＴＦＴトランジスタを、各金属膜や絶縁薄膜等を基板全面にデポし、基板全面を露光し、基板全面をエッチングし、その工程を繰り返して、パターンを積層していくことによって、図４及び図５に記載のＴＦＴ基板を一括して形成していた。
【０００７】
【発明が解決しようとする課題】
前述の液晶表示装置の場合、半導体層あるいは導電膜層が０〜２層と比較的少ない領域、例えば絵素領域と、２〜５層程度と比較的多い領域、例えばＴＦＴ素子領域が、繰り返しパターンの中で混在し、すなわち、生産タクトおよび不良率の異なる領域を同一基板上に同時に、かつ同一工程を経て形成することになり、基本的に、生産が非効率であった。また、一括形成しているため、一部のＴＦＴ素子が不良であった場合、基板全部が不良扱いとされ、採算性が非常に悪かった。特に、積層回数の多いＴＦＴ素子部は、パターン寸法が他領域に比べ小さく、かつ積層回数が多いので、不良発生の頻度が比較的多かった。また、図５の場合において、ＴＦＴ素子１１５上に、ＳｉＮｘ，ＳｉＯ２，ＴａＯｘ（Ｔａ：タンタル）などを用いてＣＶＤ法またはスパッタ法により絶縁膜１０９あるいは層間絶縁膜１１６を成膜した場合、成膜された絶縁膜１０９あるいは層間絶縁膜１１６はその下地膜の膜厚による凹凸を反映する。このような多層のＴＦＴやソース配線とゲート配線のクロス部などの凹凸部では残留応力（大型基板ほど面内でバラツク）の影響などでクラックＡ、Ｂが入りやすかったり、残留応力その他の影響でエッチング液がしみこんで短絡や断線の不良が生じやすく、大型基板ほど残留応力や温度やエッチング液あるいは不純物の濃度分布等のバラツキが増す影響で不良率が低下したり、これらの要因の均一化のため、装置や条件をより厳密に制御する必要が増し、処理時間が増したり、特殊な装置改良を要したりする。
【０００８】
一方、液晶表示装置などでは、全体の生産効率を向上するため部品の取れ数が多くなり、益々大きい基板寸法を採用する動きがあるが、例えば、量産開始時に思う程のスピードでラインが立ち上がらず、需給バランスのうねりの中、収益が十分確保されなかったり、ユーザーにタイムリーに商品が納入出来ない場合も多々ある。あるいは、同様の要因で信頼性が低下す場合もある。
【０００９】
あるいは、基板サイズの大型化で製造装置が大型化して、組立てや搬送に（搬送手段や経路や時間が制限され）苦労する場合や、工場全体が大きくなり、用地確保が困難であったり、工場内のラインのクリーン度を均一に制御することが困難となる。
【００１０】
また、装置各々の外形寸法のバラツキも増し、ライン設計が困難となる。
【００１１】
従って、これらの部品や機器では、高密度実装や薄型化や小型化や軽量化には限界があった。
【００１２】
本発明の目的は、液晶表示装置以外も含む各種部品の製造方法および部品において、特に製造用の元基板の寸法が大きくなっている、装置や半導体装置などの部品において、高信頼性で生産効率を向上し、装置の大型化を低減して上記の不具合を低減した部品の製造方法および部品を提供することを目的とする。
【００１３】
【課題を解決するための手段】
大型基板への傾斜によって、一括して全面にＴＦＴを形成することは生産効率の点からも、問題である。
【００１４】
そこで、積層回数かつプロセス回数の多くかつ歩留まりの悪いＴＦＴ素子部のみを別の基板で別に形成し、そのＴＦＴ素子を転写して、ＴＦＴ基板を形成する手段が提案されている。
【００１５】
ＵＳＰ０５９０４５４５には、そのＴＦＴ素子を別の基板で作成し、各素子（チップ）に分離して、あらかじめＴＦＴ素子部となる領域をくり貫いた（凹部を形成した）基板に転写（積載）して、ＴＦＴ基板を完成させる製造方法、構造及び装置が開示されている。
【００１６】
すなわち、図１および図２に記載しているように、ＴＦＴ素子部７となる領域をあらかじめ、基板に凹部を形成し電気接続用の端子８を形成しておき、その凹部に転写してＴＦＴ基板を完成させる方法である。
【００１７】
その転写の工程が、図３に記載されている。
【００１８】
すなわち、予め別基板で形成されたＴＦＴ素子ブロックには、ＴＦＴ素子が形成されており、端子１０が予め形成されている凹部にそのＴＦＴブロックを転写する方法である。
【００１９】
しかし、この方法では、ＴＦＴ素子ブロックが、行列に規則正しく並んでいる基板凹部に転写される前、ＴＦＴ素子ブロックがバラバラの状態となり、その結果、挿入時のマイクロチップの方向が左右又は前後方向が逆で挿入される可能性がある。
【００２０】
方向が異なって挿入された場合、端子間の接続が設計と異なるため、ＴＦＴ素子が正常に動作しないという結果を招く。
【００２１】
そこで、今回、別基板で作成した整然と並んでいる分離されたマイクロチップを、先行特許のように、いったんバラバラにしないで、行又は列毎に把持持具で把持し、その後配置ピッチを拡大し、所定の大型基板の所定のピッチで行列に並んでいる凹部に挿入配置する方法を提案する。
【００２２】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。
【００２３】
（実施の形態）
別基板１４で作成及び行列に分離したマイクロチップ１３を、把持持具で数行又は数列毎に間欠ピッチで持上げ、大型基板側の拡大配置された所定の凹部に行又は列状に転写する本発明の実施の形態例を下記に記載する。
【００２４】
具体的には、本発明の把持持具、糸、把持工具形状、及びそれらを利用した転写方法について、図に沿って説明する。表面張力を利用した把持の原理を図６（ａ）に示す。
【００２５】
弓状に張ったフレーム１１に糸１２をピンと張り、その糸の表面に水１５を付け、別基板で作成した分離したマイクロチップ１３に、上から濡れた糸を押し付け、表面張力を利用して、マイクロチップを別基板のベース１４から離して上に持上げるものである。
【００２６】
それを拡大したものが図６（ｂ）、図６（ｃ）である。マイクロチップと糸とを横から見たものが図６（ｂ）である。
【００２７】
マイクロチップは水のメニスカスで引き上げられている。断面を示したものが図６（ｃ）である。
【００２８】
次に、糸に含ませる水の量をコントロールすることによってチップを離脱させることが可能である。
【００２９】
すなわち、水を表面から蒸発させれば、徐々に吸い付ける力が小さくなり、水分がなくなればマイクロチップが離脱する。
【００３０】
この水の量をコントロールする方法として、１つには熱風をかける方法がある。又、周辺の気圧を減圧し蒸発を促進することでもコントロールできる。
【００３１】
又、糸を導体１６とし周囲を含水しやすい多孔質材１７で被覆した線を使用し、多孔質材に含水した水を通電加熱し水を蒸発させることも可能である。
【００３２】
他に、全体に赤外線を照射し、加熱することによっても、可能である。これらのいずれの方法を採用するにしても、糸は太さは数１０μｍと細くピンと張った状態なので、１度加熱してもすぐに冷める。
【００３３】
そのため、サイクルタイムは相当短くすることが可能であり、製造工程で実用に値する。糸の最も単純な形状はただのまっすぐな棒である。
【００３４】
表面が毛羽立っているものとか、多孔質になっているものなど、さまざまな棒が考えられるが、ここでは図示していない。積極的な構造をとったものが図７に示したものである。
【００３５】
単純なまっすぐな棒を用いるより、チップをより正確に吸い付けると考えられる。
【００３６】
図７（ａ）は一本の線に太い部分と細い部分を交互に作ったものである。
【００３７】
太い部分を４０μｍピッチ、大きさを２０〜３０μｍと仮定すると、線の長手方向に表面張力を使ってきちんとした位置にマイクロチップが吸い付けられるという副次的な効果が期待されるものと考えられる。
【００３８】
又、図７（ｂ）のように、より糸を使うことも有り得る。ここでは２条で縒ることを考えたが、３条でも４条でも構わない。
【００３９】
条数が増える程、含水率が増す傾向がある。又、図７（ｃ）に示すように、導線１６の周囲に多孔質又は水を含侵し得る材料１７を巻きつけたものも使用可能である。
【００４０】
図７（ｂ）に示したより糸は１次元のものであるが、これを２次元化すれば，図７（ｄ）に示すように布になる。図７（ｄ）が平面的に見た形状、図７（ｅ）が断面形状である。
【００４１】
この場合、格子点に相当するところが千鳥状に出っ張る。
【００４２】
その部分は他の部分と違い、かつ含水率が大きいので、選択的にそこにチップが吸い付けられる傾向が強い。
【００４３】
次に把持工具について考える。
【００４４】
図８に示したのが把持工具をモデル化したものである。図示したように、分離チップが４０μｍピッチで置かれているとすると、糸を把持する弓形も４０μｍ板厚になる。
【００４５】
実際には、このような薄い箔では挫屈が起こり把持できないが、原型としてはこのようなものである。
【００４６】
その板が薄すぎて無理である。又、面と面との接触状態をミクロに考えると厚さ方向の位置決めが不正確になる。
【００４７】
そこで、次の本発明の把持持具を発明した。そこでまず、間欠把持により、把持工具の厚さを増したのが図８（ｂ）の間欠把持持具である。
【００４８】
ここで示したように、分離チップを数行又は数列毎、すなわち、整数倍のピッチで、マイクロチップを捕まえることにすれば、把持工具の弓を構成する板の厚さを増すことができ、その個々の弓の板を全部まとめてブロック状にしたもの２０が図８（ｂ）の把持持具である。
【００４９】
上記持具を利用して、大型基板側に所定のピッチで転写していけば、所望の行列ピッチで拡大転写が可能となる。
【００５０】
それゆえ、大型基板へのマイクロチップの転写が効率良く可能となる。
【００５１】
次に、図８（ｃ）に示したように、弓を一体化した把持持具２１に糸をたくさんつけた把持持具も使用可能である。この場合においても、把持持具の糸のピッチは分離チップの配置ピッチの整数倍にセットされていることは当然である。
【００５２】
この持具を利用して、大型基板側に所定のピッチで転写していけば、所望の行列ピッチで拡大転写可能となる。
【００５３】
それゆえ、大型基板へのマイクロチップの転写が効率良く可能となる。
【００５４】
【発明の効果】
従来のマイクロチップを別基板で形成し、各チップを分離後、大型基板の行列配列の所定の凹部に挿入する前に、マイクロチップをいったんバラバラにしてから挿入していた。
【００５５】
しかし、本発明のように、別基板上のマイクロチップを、水のついた糸で、表面張力を利用しての簡単な把持でマイクロチップを持上げ、かつその把持する糸のピッチを大型基板の凹部ピッチに調整しているので、把持工具の往復によって、自動的に配置ピッチが拡大されるので、転写の能率が向上し、又時間的にも能率的である。
【００５６】
又、チップの挿入方向がそろっているので逆に挿入されることがなく、確実に凹部の電極とマイクロチップの電極がコンタクトされ、接触不良がなくなった。
【図面の簡単な説明】
【図１】  台形チップでの実施の形態を示す液晶表示装置におけるアクティブマトリクス側基板の、画素近傍の構成を示す平面図と断面図である。
【図２】  台形チップ７近傍の実装構造および実装方法を示す断面図である。
【図３】  台形チップを使用した場合の挿入の形態を示す図である。
【図４】  アクテイブマトリクス基板を備えた透過型の液晶表示装置の一般的な構成を示す回路図である。
【図５】  従来の一括形成技術で形成した場合の、液晶表示装置におけるアクテイブマトリクス基板のＴＦＴ部分の断面図である。
【図６】  本発明の、弓状に張ったフレームに張った濡れた糸とマイクロチップとの間の表面張力の関係を表した図である。
（ａ）は本発明の弓状に張ったフレームに張った濡れた糸に、マイクロチップが列状にくっ付いた実施の形態を示す図である。
（ｂ）は本発明の濡れた糸とマイクロチップ間の水の表面張力状態を示した正面図である。
（ｃ）は本発明の濡れた糸とマイクロチップ間の水の表面張力状態を示した断面図である
【図７】  さまざまな糸の形状を表した図である。
（ａ）は、太い部分と細い部分を交互に形成した糸を示した図である。
（ｂ）は、より糸を示した図である。
（ｃ）は、導線の周囲に多孔質又は水を含侵し得る材料を巻きつけた図である。
（ｄ）は、布の図である。
（ｅ）は、布の断面図である。
【図８】  本発明の把持工具を表した図である。
（ａ）は、１ピッチ毎のフレームを組み合わせた把持工具である。
（ｂ）は、間欠把持工具である。
（ｃ）は、多連糸による一体把持工具である。
【符号の説明】
１      アクティブマトリクス基板
２      画素電極
３      ゲート配線
４      ソース配線
５      ゲート配線とソース配線とのクロス部
６      ＴＦＴ
７      台形チップ
８      電気接続用の端子
９      台形チップ用の凹部
１０      第1基板１の穴の端子
１１      弓状のフレーム
１２      糸
１３      マイクロチップ
１４      ベース
１５      水
１６      導線
１７      多孔質材料
１８      布
１９      糸を把持する弓形の板
２０      糸を把持するブロック化された弓形の板
２１      糸を把持する一体化された弓形の板
１０１      アクティブマトリクス基板
１０２      画素電極
１０３      ＴＦＴ
１０４      ゲート配線
１０５      ソース配線
１０６      付加容量
１０７      共通配線
１０８      ゲート電極
１０９      ゲート絶縁膜
１１０      半導体層
１１１      チャネル保護層
１１２ａ      ソース電極
１１２ｂ      ドレイン電極
１１３ａ      金属層
１１３ｂ      金属層
１１４      画素電極
１１５      ＴＦＴ
１１６      層間絶縁膜
１１６ａ      コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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