(57)【特許請求の範囲】
【請求項１】
半導体基板上に下部電極膜と強誘電体膜と上部電極膜からなるキャパシタを有する半導体装置において、該強誘電体膜は該下部電極膜の上側の表面上にのみ形成され、ここに、該強誘電体膜の上側の表面に凸部領域が形成され、該凸部領域の上面および側面は該上部電極膜により覆われ、該凸部領域の高さは、該上部電極膜の膜厚以下からその膜厚の半分の範囲であることを特徴とする半導体装置。
【請求項２】
該下部電極膜の上側の表面に凸部領域が形成され、該凸部領域の上面および側面は該強誘電体膜により覆われ、該凸部領域の高さは、該強誘電体膜の膜厚以下からその膜厚の半分の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
該強誘電体膜の上側の表面に形成された凸部領域の高さは、該強誘電体膜の膜厚の半分以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
該下部電極膜の上側の表面に形成された凸部領域の高さは、該下部電極膜の膜厚の半分以下であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
半導体基板上に下部電極膜と強誘電体膜と上部電極膜からなるキャパシタを有する半導体装置の製造方法において、
半導体基板上に下部電極膜を形成する工程、
該下部電極膜上に強誘電体膜を形成し、ついで、該強誘電体膜の一部分をエッチングすることによって、該強誘電体膜の上側の表面に凸部領域を形成する工程、および
該凸部領域が形成された強誘電体膜上に、該凸部領域の上面および側面を覆うように上部電極膜を形成する工程を含み、
ここに、該強誘電体膜の上側の表面に形成した凸部領域の高さを該上部電極膜の膜厚以下からその膜厚の半分の範囲とすることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に下部電極膜と強誘電体膜と上部電極膜からなるキャパシタを有する半導体装置の製造方法において、
半導体基板上に下部電極膜を形成し、ついで、該下部電極膜の一部分をエッチングすることによって、該下部電極膜の上側の表面に凸部領域を形成する工程、
該凸部領域が形成された下部電極膜上に、該凸部領域の上面および側面を覆うように強誘電体膜を形成し、ついで、該強誘電体膜の一部分をエッチングすることによって、該強誘電体膜の上側の表面に凸部領域を形成する工程、および
該凸部領域が形成された強誘電体膜上に、該凸部領域の上面および側面を覆うように上部電極膜を形成する工程を含み、
ここに、該下部電極膜の上側の表面に形成した凸部領域の高さを該強誘電体膜の膜厚以下からその膜厚の半分の範囲とし、該強誘電体膜の上側の表面に形成した凸部領域の高さを該上部電極膜の膜厚以下からその膜厚の半分の範囲とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリー等のキャパシタおよびその製造方法を提供する。さらに詳しくは、本発明は、下部電極膜、強誘電体膜および上部電極膜からなるキャパシタを有する半導体装置の製造方法において、その強誘電体電気的特性を維持しつつ、膜間の剥がれ現象を抑えることができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体業界において、強誘電体メモリーが注目を集めている。強誘電体メモリーは高速動作、ランダムアクセス、多数回書き換え、低消費電力等を特徴とする次世代メモリーである。現在の強誘電体メモリーは、トランジスタ形成後に、電極と強誘電体膜からなるキャパシタを形成する。これらの工程は、公開特許の特開平１１−２１４６５５の実施例においても見られるように、一般的な手法である。以下に図５および６を用いて、従来技術の一例を説明する。
【０００３】
まず、トランジスタが形成された下地基板２１上に密着層膜２２、例えばＴｉＯ２、ＴｉＮ等をスパッタ法にて５０ｎｍ堆積する。その上に下部電極膜２３、例えば、Ｐｔ、Ｉｒ、ＩｒＯ３等をスパッタ法にて２００ｎｍ堆積させる。この上に強誘電体膜２４、例えばＳＢＴ、ＰＺＴ等をゾルゲル法やＭＯＤ、ＬＳＭＣＤ、スパッタ、ＣＶＤ等により２００ｎｍ形成し、Ｏ２雰囲気中で焼結させる。その上にさらに上部電極膜２５、例えばＰｔ、Ｉｒ、ＩｒＯ３等をスパッタ法にて１００ｎｍ堆積させる（図５Ａ）。
【０００４】
その後、上部電極膜２５の上に、１．５μｍ膜厚の上部電極加工用フォトレジストパターン２６を形成し、ドライエッチングにて上部電極膜２５を加工する（図５Ｂ）。ドライエッチング条件としては、例えば、Inductive Coupling Plasma（ＩＣＰ）等の高密度プラズマエッチング装置にて、Ｃｌ２とＡｒの混合ガスを高解離し、３ｍＴｏｒｒ以下の高真空状態で、Ａｒによるスパッタエッチングを主体としたエッチングを行う。一般的にＰｔやＩｒは反応性が低く、蒸気圧が非常に低いため、エッチング後もパターン側壁部分に、スパッタエッチングによって分解されたＰｔやＩｒが再付着する。エッチングガスにＣｌ２やＦ等を添加することにより、側壁部分に付着するものを塩化物やフッ化物等にし、後の洗浄工程にて除去できるようにしている。
その後、洗浄処理にてパターン側壁部分に付着したエッチングデポ物２７を除去した後、ダウンフローＯ２アッシング装置等を用いて、残留したレジストパターンを除去する（図５Ｃ）。
【０００５】
続いて、加工された上部電極膜２５および強誘電体膜２４上に、２．０μｍ膜厚の強誘電体膜加工用フォトレジストパターン２８を形成し、ドライエッチングにて強誘電体膜２４を加工する（図５Ｄ）強誘電体膜もＰｔやＩｒ等と同様のエッチング特性を持っているため、エッチングの条件としては、上部電極エッチングの時と同様なエッチング条件、機構を用いる。その後、洗浄にてパターン側壁部分に付着したエッチングデポ２９を除去した後、ダウンフローＯ２アッシング等によって、残留したレジストを除去する（図４ｅ）。
【０００６】
同様にして、加工された上部電極膜２５、強誘電体膜２４と下部電極膜２３上に、２．０μｍ膜厚の強誘電体加工用フォトレジストパターン３０を形成し、ドライエッチングにて下部電極膜２３を加工する(図５Ｆ）。下部電極エッチも上部電極エッチと同様の材料であるから、エッチングには同様のエッチング機構、条件が用いられる。
その後、洗浄にてパターン側壁部分に付着したエッチングデポ３１を除去した後、ダウンフローＯ２アッシング等によって、残留したレジストを除去する（図５Ｇ）。
【０００７】
以上の工程をもって、キャパシタ形状が加工されるが、ドライエッチングや洗浄処理を行うことにより、強誘電体膜特性が劣化する。このため最後に、キャパシタ加工後、強誘電体層を形成した場合の焼成（焼結）温度と同等かそれ以上の温度でのアニールを行うことにより、強誘電体膜を再焼結させ、電気特性を回復させる処理を行う。以上のプロセスを経て、強誘電体膜のキャパシタが形成される。
【０００８】
【発明が解決しようとする課題】
しかし、この従来法には、図７に示す様に、キャパシタ形成時に電極膜と強誘電体膜との間で膜剥がれ現象が起こるという問題がある。
膜剥がれは各膜をエッチングした後のデポ物洗浄や、最後のアニール時に発生する。従って、膜剥がれの直接的原因として、デポ物洗浄時の薬液が、電極膜と強誘電体膜との間に浸透することによるリフトオフ現象や、アニール時の電極膜と強誘電体膜の膜収縮率の違いによる剥離現象が考えられる。
【０００９】
従来の検討から、上部電極と強誘電体膜の間では、強誘電体膜の表面モルフォロジーが悪い程、上部電極膜剥がれは発生しにくいという傾向がある。一方で強誘電体膜の表面モルフォロジーが良い、すなわち、膜密度が緻密な程、電気特性は良い値を示す。このように、電気特性の向上と膜剥がれの低減は、両立させるのが難しいのが現状であり、これが課題となっている。
【００１０】
この課題に対して電極膜と強誘電体膜の間に、密着性の高い誘電体膜を挟んで、剥がれを防止するという方法が提案されているが、強誘電体電気特性の劣化や、工程の複雑化など、現状では最適な方法は確立されていない。
かくして、本発明の目的は、強誘電体電気特性を維持したまま、剥がれの現象を抑えることにある。
【００１１】
【課題を解決するための手段】
本願発明は、第１の態様として、半導体基板上に下部電極膜と強誘電体膜と上部電極膜からなるキャパシタを有する半導体装置において、該強誘電体膜は該下部電極膜の上側の表面上にのみ形成され、ここに、該強誘電体膜の上側の表面に凸部領域が形成され、該凸部領域の上面および側面は該上部電極膜により覆われ、該凸部領域の高さは、該上部電極膜の膜厚以下からその膜厚の半分の範囲であることを特徴とする半導体装置を提供する。
すなわち、強誘電体膜の上側の表面に特定の高さを有する凸部領域が形成されているため、キャパシタ形成時における薬液の浸液や、熱工程での膜収縮により引起される、強誘電体膜とその上に形成された上部電極膜との間の膜剥がれ現象が防止される（アンカー効果とも言う）。
本願発明は、第２の態様として、上記構成に加えて、該下部電極膜の上側の表面に凸部領域が形成され、該凸部領域の上面および側面は該強誘電体膜により覆われ、該凸部領域の高さは、該強誘電体膜の膜厚以下からその膜厚の半分の範囲であることを特徴とする半導体装置を提供する。
すなわち、下部電極膜の上側の表面にも特定の高さを有する凸部領域が形成されているため、下部電極膜とその上に形成された強誘電体膜との間の膜剥がれ現象も防止される。
さらに、本願発明は、半導体基板上に下部電極膜と強誘電体膜と上部電極膜からなるキャパシタを有する半導体装置の製造方法において、
半導体基板上に下部電極膜を形成する工程、
該下部電極膜上に強誘電体膜を形成し、ついで、該強誘電体膜の一部分をエッチングすることによって、該強誘電体膜の上側の表面に凸部領域を形成する工程、および
該凸部領域が形成された強誘電体膜上に、該凸部領域の上面および側面を覆うように上部電極膜を形成する工程を含み、
ここに、該強誘電体膜の上側の表面に形成した凸部領域の高さを該上部電極膜の膜厚以下からその膜厚の半分の範囲とすることを特徴とする半導体装置の製造方法を提供する。
この製造方法により、本願発明の第１の態様の半導体装置を製造することができる。
また、本願発明は、半導体基板上に下部電極膜と強誘電体膜と上部電極膜からなるキャパシタを有する半導体装置の製造方法において、
半導体基板上に下部電極膜を形成し、ついで、該下部電極膜の一部分をエッチングすることによって、該下部電極膜の上側の表面に凸部領域を形成する工程、
該凸部領域が形成された下部電極膜上に、該凸部領域の上面および側面を覆うように強誘電体膜を形成し、ついで、該強誘電体膜の一部分をエッチングすることによって、該強誘電体膜の上側の表面に凸部領域を形成する工程、および
該凸部領域が形成された強誘電体膜上に、該凸部領域の上面および側面を覆うように上部電極膜を形成する工程を含み、
ここに、該下部電極膜の上側の表面に形成した凸部領域の高さを該強誘電体膜の膜厚以下からその膜厚の半分の範囲とし、該強誘電体膜の上側の表面に形成した凸部領域の高さを該上部電極膜の膜厚以下からその膜厚の半分の範囲とすることを特徴とする半導体装置の製造方法も提供する。
この製造方法により、本願発明の第２の態様の半導体装置を製造することができる。
【００１２】
【発明の実施の形態】
詳細の手法について、以下に述べる。
まず、上部電極と、その下の強誘電体膜との剥がれ問題について説明する。強誘電体膜を形成した時点で、上部電極が加工形成されるエリアにレジストパターンを形成し、強誘電体膜のエッチングを行い、強誘電体表面に凸パターンを作る。この凸パターンの大きさは、後の上部電極パターン形成時に、パターン線幅ばらつきや、アライメントずれを含めても、凸パターンが上部電極パターンからはみ出さないように制御しなければならない。すなわち、凸パターン用のレジストパターンの線幅は上部電極パターンの最小線幅からさらにアライメントずれマージン分小さい値にする。
【００１３】
エッチング量は、上部電極膜厚以上になると、上部電極膜がうまくスパッタされないことから、上部電極膜厚分以下で、かつアンカー効果を出すために上部電極膜厚の半分以上で設定する。また一方で、強誘電体膜厚の半分以上をエッチングすることも、強誘電体膜の電気特性から抑える必要がある。
【００１４】
強誘電体膜のエッチング後、エッチ後洗浄とアッシングにより、デポ物およびレジストを除去する。それから上部電極をスパッタ形成し、従来技術と同様に上部電極加工以降を行えば、上部電極パターンは平滑な強誘電体膜と接している場合に比べてアンカー効果により、剥がれを防ぐことができる。以上の手段は下部電極と強誘電体膜との間にも適用し効果を得ることができる。
【００１５】
【実施例】
以下に、実施例に基づいて、本発明の詳細について説明する。
本発明の一実施例の半導体装置を図１に示す。図１に示すごとく、本発明の半導体装置は、上部電極１７および強誘電体膜１４が凸状になっていることを特徴とする。この構成により、膜剥がれを低減することができる。ここでは、１の膜上に形成された凸部は１個であるが、本発明において、１の膜上に複数個の凸部を形成することができる。また、凸部ではなく、凹部を形成することもできる。
【００１６】
図２Ａ〜Ｄ、図３Ｅ〜Ｈおよび図４Ｉ〜Ｋは、図１で示された半導体装置の製造工程を示す図である。
まず、トランジスタが形成され、絶縁膜で覆われた半導体基板１１上に、密着層膜１２、例えばＴｉＯ２、ＴｉＮ、Ａｌ２Ｏ３、ＴａＳｉＮ等をスパッタ法などにより５０ｎｍ堆積する。これらの膜はＴｉ、Ａｌ、ＴａＳｉ膜をスパッタ法などにより形成後、酸化や窒化することによっても得ることができる。
【００１７】
その上に下部電極膜１３、例えばＰｔ、Ｉｒ、ＩｒＯ３等をスパッタ法などにより２００ｎｍ堆積させる。この上に強誘電体膜１４、例えばＳＢＴをＭＯＤ法にて塗り広げ、酸素雰囲気中で６５０℃以上３０分間以上で焼成することを繰返し、膜厚２００ｎｍを形成する(図２Ａ）。強誘電体膜の成膜方法はＭＯＤ法以外に、ゾルゲルやＬＳＭＣＤ、スパッタ、ＣＶＤ等も用いられる。
【００１８】
ここで強誘電体膜１４上にフォトレジストをスピンコートにて膜厚２μｍ分塗布形成する。そこで、上部電極を加工するためのフォトレティクルを用いて、後の工程で上部電極が形成される部分にアライメントを合せ、露光、現像工程により、レジストパターン１５を形成する（図２Ｂ）。このときのパターン寸法は、上部電極寸法の最小値から、アライメントずれのマージン分小さな寸法に、レジストを解像させる。すなわち、上部電極寸法スペックが１．０μｍ±０．１μｍ、アライメントずれスペックが０．２μｍ以内だとすれば、レジストのパターン寸法は０．７μｍ以内である。
続いてこのレジストパターン１５をマスクにして、強誘電体膜１４をエッチングする（図２Ｃ）。エッチング条件は例えば高密度プラズマＩＣＰエッチャーにて、ソースパワー２０００Ｗ、バイアスパワー５００Ｗ、圧力３ｍＴｏｒｒ、Ｃｌ２／Ａｒ流量３０／９０ｓｃｃｍ、エッチング量は５０ｎｍ以上１００ｎｍ未満の間に設定した。
【００１９】
エッチ後パターン側壁に付着したエッチングデポ物１６を洗浄にて除去（例えば１０％濃度の塩酸にて３０秒間ディップ処理）、続いてアッシングにて残ったレジストパターン１５を除去（例えばμ波ダウンフローアッシング装置でμ波パワー１０００Ｗ、ウエハ温度２５０℃、Ｏ２流量１０００ｓｃｃｍ、処理時間３分間）する（図２Ｄ）。
【００２０】
このようにして加工された強誘電体膜１４上に、上部電極膜１７、例えばＰｔ、Ｉｒ、ＩｒＯ３等をスパッタ法などにより１００ｎｍ堆積させる（図３Ｅ）。
次に上部電極１７の上にフォトレジストをスピンコートにて膜厚１．５μｍ分塗布形成する。続いて上部電極加工用レティクルを用いてフォトレジストを露光、現像することによりレジストパターン１８を形成し、これをマスクにして、上部電極をエッチングする（図３Ｆ）。エッチング条件は例えば高密度プラズマＩＣＰエッチャーにて、ソースパワー２０００Ｗ、バイアスパワー５００Ｗ、圧力３ｍＴｏｒｒ、Ｃｌ２／Ａｒ流量３０／９０ｓｃｃｍ、エッチング量は１１５ｎｍ分（膜厚ばらつき１０％とエッチレートばらつき１０％を考慮して、上部電極膜厚に対してオーバーエッチ１５％）行う。
【００２１】
エッチ後パターン側壁に付着したデポ１９を洗浄にて除去（例えば１０％濃度の塩酸にて３０秒間ディップ処理）、続いてアッシングにて残ったレジストパターン１８を除去（例えばμ波ダウンフローアッシング装置でμ波パワー１０００Ｗ、ウエハ温度２５０℃、Ｏ２流量１０００ｓｃｃｍ、処理時間３分間）する（図３Ｇ）。
【００２２】
次にフォトレジストをスピンコートにて膜厚１．５μｍ分塗布形成する。続いて強誘電体膜加工用レティクルを用いてフォトレジストを露光、現像することによりレジストパターン１ａを形成し、これをマスクにして、強誘電体膜１４をエッチングする（図３Ｈ）。エッチング条件は同様に、例えば高密度プラズマＩＣＰエッチャーにて、ソースパワー２０００Ｗ、バイアスパワー５００Ｗ、圧力３ｍＴｏｒｒ、Ｃｌ２／Ａｒ流量３０／９０ｓｃｃｍ、エッチング量は強誘電体残膜の１１５％分行う。
【００２３】
エッチ後パターン側壁に付着したデポ１ｂを洗浄にて除去（例えば１０％濃度の塩酸にて３０秒間ディップ処理）、続いてアッシングにて残ったレジストパターン１ａを除去（例えばμ波ダウンフローアッシング装置でμ波パワー１０００Ｗ、ウエハ温度２５０℃、Ｏ２流量１０００ｓｃｃｍ、処理時間３分間）する（図４Ｉ）。
【００２４】
次にフォトレジストをスピンコートにて膜厚２．０μｍ分塗布形成する。続いて下部電極加工用レティクルを用いてフォトレジストを露光、現像することによりレジストパターン１ｃ形成し、これをマスクにして、下部電極１３をエッチングする（図４Ｊ）。エッチング条件は、例えば高密度プラズマＩＣＰエッチャーにて、ソースパワー２０００Ｗ、バイアスパワー５００Ｗ、圧力３ｍＴｏｒｒ、Ｃｌ２／Ａｒ流量３０／９０ｓｃｃｍ、エッチング量は下部電極膜２３０ｎｍ分（膜厚バラツキ１０％とエッチレートバラツキ１０％を考慮して、下部電極に対してオーバーエッチ１５％）行う。
【００２５】
エッチ後パターン側壁に付着したデポ１ｄを洗浄にて除去（例えば１０％濃度の塩酸にて３０秒間ディップ処理）、続いてアッシングにて残ったレジストパターン１ｃを除去（例えばμ波ダウンフローアッシング装置でμ波パワー１０００Ｗ、ウエハ温度２５０℃、Ｏ２流量１０００ｓｃｃｍ、処理時間３分間）する（図４Ｋ）。
【００２６】
最後にエッチング、洗浄処理、アッシングによる強誘電体特性のダメージ回復のために、アニールを例えばＮ２雰囲気中で６５０℃３０分間行う。
【００２７】
最終的に得られた半導体装置は高い電気的特性を示し、また、膜剥がれの発生も観察されなかった。
【００２８】
【発明の効果】
本発明によって、従来では強誘電体キャパシタ加工工程において、発生していた膜剥がれを効果的に防ぐことができる。
【図面の簡単な説明】
【図１】  本発明の一実施例の半導体装置を示した断面図である。
【図２】  本発明の一実施例の半導体装置の製造工程図である。
【図３】  本発明の一実施例の半導体装置の製造工程図である。
【図４】  本発明の一実施例の半導体装置の製造工程図である。
【図５】  従来技術の半導体装置の製造工程図である。
【図６】  従来技術の半導体装置の製造工程図である。
【図７】  従来技術の半導体装置に発生する膜剥がれを示した模式図である。
【符号の説明】
１１：トランジスタを形成した基板
１２：密着層
１３：下部電極膜
１４：強誘電体膜
１５：レジストパターン
１６：エッチングデポ物
１７：上部電極膜
１８：レジストパターン
１９：エッチングデポ物
１ａ：レジストパターン
１ｂ：エッチングデポ物
１ｃ：レジストパターン
１ｄ：エッチングデポ物
２１：トランジスタを形成した基板
２２：密着層
２３：下部電極膜
２４：強誘電体膜
２５：上部電極膜
２６：レジストパターン
２７：エッチングデポ物
２８：レジストパターン
２９：エッチングデポ物
３０：レジストパターン
３１：エッチングデポ物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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