(57)【特許請求の範囲】
【請求項１】
複数のパッドと、
Ｉ／Ｏバッファと、
前記Ｉ／Ｏバッファ内に配置される入出力端子と、
前記パッドと前記入出力端子とを接続するＩ／Ｏ−パッド間配線と
を備えた半導体装置であって、
前記入出力端子は、前記Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設される水平側端子と、前記Ｉ／Ｏバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とから構成し、
前記Ｉ／Ｏ−パッド間配線は、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設すること
を特徴とする半導体装置。
【請求項２】
前記Ｉ／Ｏバッファには、複数の入出力端子が配置されること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の入出力端子は２ピンであり、
前記入出力端子は、Ｉ／Ｏバッファと接続されるパッドの中間線に対し線対称状にレイアウトされていること
を特徴とする請求項２に記載の半導体装置
【請求項４】
前記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続すること
を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続すること
を特徴とする請求項３に記載の半導体装置。
【請求項６】
前記複数の入出力端子が配置されるＩ／Ｏバッファは、
１ピンの入出力端子が配置される基本Ｉ／Ｏバッファの略２倍の大きさであること
を特徴とする請求項２乃至５のいずれかに記載の半導体装置。
【請求項７】
複数のパッドをレイアウトするためのパッドレイアウト情報と、
入出力端子情報を含むとともに、複数のＩ／ＯバッファをレイアウトするためのＩ／Ｏバッファレイアウト情報と、
前記パッドとＩ／Ｏバッファとを接続するＩ／Ｏ−パッド間配線情報と、
に基づいて、前記パッド及びＩ／Ｏバッファをレイアウトし、前記パッドとＩ／Ｏバッファとの間にＩ／Ｏ−パッド間配線をレイアウト装置によりレイアウトする半導体装置のレイアウト方法であって、
前記Ｉ／Ｏバッファレイアウト情報の内の一部が、前記Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設される水平側端子情報と、前記Ｉ／Ｏバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子情報とから構成され、
前記レイアウト装置は、前記Ｉ／Ｏ−パッド間配線を、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設することを特徴とする半導体装置のレイアウト方法。
【請求項８】
前記Ｉ／Ｏバッファには、複数の入出力端子が配置されることを特徴とする請求項７に記載の半導体装置のレイアウト方法。
【請求項９】
前記複数の入出力端子は２ピンであり、
前記レイアウト装置は、前記入出力端子を、Ｉ／Ｏバッファと接続されるパッドの中間線に対し線対称状にレイアウトすることを特徴とする請求項８に記載の半導体装置のレイアウト方法。
【請求項１０】
前記レイアウト装置は、前記Ｉ／Ｏ−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続することを特徴とする請求項９に記載の半導体装置のレイアウト方法。
【請求項１１】
前記レイアウト装置は、前記Ｉ／Ｏ−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続することを特徴とする請求項９に記載の半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｅ／Ａ（Enbedded  Array ）やＧ／Ａ（Gate  Array ）等のＡＳＩＣ（Application Specific IC ）におけるＩ／Ｏ（入出力）バッファ及びＩ／Ｏバッファとパッドのレイアウトに関するものである。
【０００２】
近年、半導体装置においては、大規模化・高集積化が進められるとともに、開発期間の短縮化が要求されている。ＡＳＩＣにおいては、既成のチップフレームを使用して設計を行うことにより、多様な仕様に適合する製品を短期間に開発することが必要となっている。
【０００３】
【従来の技術】
Ｅ／Ａや、Ｇ／Ａ等のＡＳＩＣ（セミカスタムＩＣ）を用いた従来の半導体装置（以下、ＬＳＩ）１を図５及び図６に従って説明する。
【０００４】
図５に示すように、ＬＳＩ１の既成（固定又は汎用）チップフレーム２では、入出力（以下、Ｉ／Ｏ）バッファ３を配置するためにチップ辺１ａと平行に延びるＩ／Ｏ領域４と、そのＩ／Ｏ領域４に配置可能なＩ／Ｏバッファ３の個数とがＩ／Ｏフレーム情報により固定化又は汎用化されている。
【０００５】
既成チップフレーム２では、ＬＳＩ入出力端子（以下、パッド）６を配置するためにチップ辺１ａとＩ／Ｏ領域４との間で同チップ辺１ａと平行に延びるパッド領域７と、そのパッド領域７に配置されるパッド６の個数及び位置がパッド情報により固定化又は汎用化されている。
【０００６】
既成チップフレーム２では、Ｉ／Ｏバッファ３内におけるＩ／Ｏ端子８のパターンと、そのＩ／Ｏ端子８とパッド６とを接続するＩ／Ｏ−パッド間配線９のパターンとが配線情報により固定化又は汎用化されている。尚、配線情報には、Ｉ／Ｏ端子８が、Ｉ／Ｏバッファ３内においてパッド領域７側の一辺にチップ辺１ａに沿って形成される情報を含んでいる。又、配線情報には、Ｉ／Ｏ−パッド間配線９が、パッド６とＩ／Ｏ端子８との間でチップ辺１ａに対し略垂直方向に形成される情報を含んでいる。
【０００７】
上記のような既成チップフレーム２を備えたＬＳＩ１では、上記各レイアウトが固定化又は汎用化されるため、チップ状態での特性評価試験時に使用する評価用ボードの固定化又は汎用化が可能となる。従って、上記既成チップフレーム２を利用することは、ＬＳＩの開発コストを低減するとともに、ＬＳＩの開発・作成期間を短縮するために有効となっている。
【０００８】
図６は、ＬＳＩ１とＬＳＩパッケージ１１とを組み合わせた概略図を示す。尚、図６では、チップ辺１ａ（図中、上辺）においてのみ説明する。
ＬＳＩ１を構成する既成チップフレーム２のパッド６の数は、ＬＳＩパッケージ１１のリードフレーム１４の数より多く、パッド６にはリードフレーム１４とワイヤボンディング１５で接続されないノンコネクション（以下、ＮＣ）パッド６ａが存在する。
【０００９】
すなわち、既成チップフレーム２上に構成されるパッド６の数は、チップサイズに基づいて自動的に決定され、そのチップサイズは内部論理回路１３の回路規模に基づいて決定される。従って、チップサイズが大きいにも関わらず、必要とするＩ／Ｏポート数が少ない場合には、当該チップが外部ピンの少ないパッケージに搭載されるため、パッド６に対しリードフレームの数が少なくなる。
【００１０】
また、パッド６とリードフレーム１４のレイアウト上、チップ辺１ａの左右端付近において、１つおきのパッド６がリードフレーム１４に接続されている。
Ｉ／Ｏバッファ３には、Ｉ／Ｏ端子を多数備えた多ピンＩ／Ｏバッファがある。尚、図５では、多ピンＩ／Ｏバッファの内、２ピンＩ／Ｏバッファ３a1，３a2を示す。
【００１１】
２ピンＩ／Ｏバッファ３a1，３a2には、配置場所Ａ，Ｂに応じて、基本Ｉ／Ｏフレーム５を２つ分使用した２Ｉ／Ｏフレームの２ピンＩ／Ｏバッファ３a1や、基本Ｉ／Ｏフレーム５を３つ分使用した３Ｉ／Ｏフレームの２ピンＩ／Ｏバッファ３a2等がある。即ち、配置場所Ｂにおける２ピンＩ／Ｏバッファ３a2は、そのＩ／Ｏ端子８が前記ＮＣパッド６ａを挟んだ両パッド６に接続されるため、基本Ｉ／Ｏフレーム５を３つ分使用した３Ｉ／Ｏフレームとなっている。
【００１２】
従って、２ピンＩ／Ｏバッファ３a1，３a2は同一機能でありながら、異なる物理パターンを備えた独立したＩ／Ｏバッファのパターンバリエーションとして、レイアウト装置のデータライブラリに格納されている。
【００１３】
【発明が解決しようとする課題】
上記のように既成チップフレーム２を利用したＬＳＩ１では、異なる仕様に対応するため、同一機能の２ピンＩ／Ｏバッファ３a1，２a2を異なる配置場所Ａ，Ｂに複数備える場合がある。
【００１４】
しかしながら、２ピンＩ／Ｏバッファ３a1，３a2は、配置場所Ａ，Ｂに応じて、２Ｉ／Ｏフレームや３Ｉ／Ｏフレーム等の大きさが決定されてしまう。即ち、同じ機能の２ピンＩ／Ｏバッファ３a1，３a2であっても、配置場所Ａ，Ｂに応じて、２Ｉ／Ｏフレームや３Ｉ／Ｏフレーム等のバリエーションが必要となってしまう。
【００１５】
従って、同一機能の２ピンＩ／Ｏバッファ３a1，３a2をそれぞれ開発しなければならないため、その開発コストが増大するとともに、その開発期間が長くなるという問題がある。
【００１６】
又、ＬＳＩ１の作成時に使用するＣＡＤシステムにおいても、同一機能の２ピンＩ／Ｏバッファ３a1，３a2のパターンデータをそれぞれライブラリに保持し、設計作業時にはそれらのパターンデータをその都度ライブラリから読み出して処理する必要があるため、その処理時間が長くなるという問題がある。
【００１７】
これらのことは、ＬＳＩ１の開発から出荷までの製造コストを増大させるとともに、開発・作成期間を長くする原因となっている。
この発明の目的は、開発から出荷までの製造コストを低減できるとともに、開発・作成期間を短縮することができる半導体装置のレイアウト方法及び半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】
請求項１に記載の発明では、複数のパッドと、Ｉ／Ｏバッファと、前記Ｉ／Ｏバッファ内に配置される入出力端子と、前記パッドと前記入出力端子とを接続するＩ／Ｏ−パッド間配線とを備えた半導体装置であって、前記入出力端子は、前記Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設される水平側端子と、前記Ｉ／Ｏバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とから構成し、前記Ｉ／Ｏ−パッド間配線は、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設する。
【００１９】
請求項２に記載の発明では、請求項１に記載の半導体装置において、前記Ｉ／Ｏバッファには、複数の入出力端子が配置される。
【００２０】
請求項３に記載の発明では、請求項２に記載の半導体装置において、前記複数の入出力端子は２ピンであり、前記入出力端子は、Ｉ／Ｏバッファと接続されるパッドの中間線に対し線対称状にレイアウトされている。
【００２１】
請求項４に記載の発明では、請求項３に記載の半導体装置において、前記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続する。
【００２２】
請求項５に記載の発明では、請求項３に記載の半導体装置において、前記Ｉ／Ｏ−パッド間配線は、前記中間線に対し線対称状にレイアウトするとともに、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続する。
【００２３】
請求項６に記載の発明では、請求項２乃至５のいずれかに記載の半導体装置において、前記複数の入出力端子が配置されるＩ／Ｏバッファは、１ピンの入出力端子が配置される基本Ｉ／Ｏバッファの略２倍の大きさである。
【００２４】
請求項７に記載の発明では、複数のパッドをレイアウトするためのパッドレイアウト情報と、入出力端子情報を含むとともに、複数のＩ／ＯバッファをレイアウトするためのＩ／Ｏバッファレイアウト情報と、前記パッドとＩ／Ｏバッファとを接続するＩ／Ｏ−パッド間配線情報と、に基づいて、前記パッド及びＩ／Ｏバッファをレイアウトし、前記パッドとＩ／Ｏバッファとの間にＩ／Ｏ−パッド間配線をレイアウト装置によりレイアウトする半導体装置のレイアウト方法であって、前記Ｉ／Ｏバッファレイアウト情報の内の一部が、前記Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設される水平側端子情報と、前記Ｉ／Ｏバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子情報とから構成され、前記レイアウト装置は、前記Ｉ／Ｏ−パッド間配線を、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設する。
【００２５】
請求項８に記載の発明では、請求項７に記載の半導体装置のレイアウト方法において、前記Ｉ／Ｏバッファには、複数の入出力端子が配置される。
【００２６】
請求項９に記載の発明では、請求項８に記載の半導体装置のレイアウト方法において、前記複数の入出力端子は２ピンであり、前記レイアウト装置は、前記入出力端子を、Ｉ／Ｏバッファと接続されるパッドの中間線に対し線対称状にレイアウトする。
請求項１０に記載の発明では、請求項９に記載の半導体装置のレイアウト方法において、前記レイアウト装置は、前記Ｉ／Ｏ−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに垂直方向に延設して、前記パッドに接続する。
請求項１１に記載の発明では、請求項９に記載の半導体装置のレイアウト方法において、前記レイアウト装置は、前記Ｉ／Ｏ−パッド間配線を、前記垂直側端子から水平方向に延設し、さらに任意の傾斜角をもって延設して、前記パッドに接続する。
【００２７】
（作用）
請求項１に記載の発明によれば、入出力端子は、Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設される水平側端子と、Ｉ／Ｏバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とから構成され、Ｉ／Ｏ−パッド間配線は、接続するパッドの間隔に対応して、前記水平側端子と垂直側端子とのいずれか一方からパッドに向かって延設される。
【００２８】
請求項２に記載の発明によれば、複数の入出力端子が複数のパッドに接続される。
【００２９】
請求項３に記載の発明によれば、２ピンの入出力端子が、Ｉ／Ｏバッファと接続されるパッドの中間線に対し線対称状にレイアウトされる。
【００３０】
請求項４に記載の発明によれば、Ｉ／Ｏ−パッド間配線は、中間線に対し線対称状にレイアウトされるとともに、垂直側端子から水平方向に延設され、さらに垂直方向に延設されて、パッドに接続される。
【００３１】
請求項５に記載の発明によれば、Ｉ／Ｏ−パッド間配線は、中間線に対し線対称状にレイアウトされるとともに、垂直側端子から水平方向に延設され、さらに任意の傾斜角をもって延設されて、パッドに接続される。
【００３２】
請求項６に記載の発明によれば、複数の入出力端子が配置されるＩ／Ｏバッファは、１ピンの入出力端子が配置される基本Ｉ／Ｏバッファの略２倍の大きさとされる。
【００３３】
請求項７に記載の発明によれば、Ｉ／Ｏ−パッド間配線は、接続するパッドの間隔に対応して、Ｉ／Ｏバッファの前記パッドに対向する辺に沿って延設される水平側端子とＩ／Ｏバッファの側辺に沿って水平側端子と直交する方向に延設される垂直側端子とのいずれか一方からパッドに向かって延設される。
【００３４】
請求項８に記載の発明によれば、複数の入出力端子が複数のパッドに接続される。
請求項９に記載の発明によれば、２ピンの入出力端子が、Ｉ／Ｏバッファと接続されるパッドの中間線に対し線対称状にレイアウトされる。
請求項１０に記載の発明によれば、Ｉ／Ｏ−パッド間配線は、垂直側端子から水平方向に延設され、さらに垂直方向に延設されて、パッドに接続される。
請求項１１に記載の発明によれば、Ｉ／Ｏ−パッド間配線は、垂直側端子から水平方向に延設され、さらに任意の傾斜角をもって延設されて、パッドに接続される。
【００３５】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図４に従って説明する。
図１は、Ｅ／Ａ、Ｇ／Ａ等のＬＳＩ２１及びＬＳＩパッケージ２２の要部概略図である。尚、前記従来技術と同様の部分については、同様の符号を付して説明する。
【００３６】
図１に示すように、既成チップフレーム２３では、Ｉ／Ｏ領域４と、そのＩ／Ｏ領域４に配置可能なＩ／Ｏバッファ３の個数とがＩ／Ｏフレーム情報により固定化又は汎用化されている。
【００３７】
既成チップフレーム２３では、チップ辺２１ａとＩ／Ｏ領域４との間のパッド領域７と、そのパッド領域７に等間隔に配置されるパッド６の個数及び位置がパッド情報により固定化又は汎用化されている。
【００３８】
既成チップフレーム２３では、Ｉ／Ｏバッファ３，３b1，３b2内に設けられるＩ／Ｏ端子８，８ａ，８ｂのパターンと、そのＩ／Ｏ端子８，８ａ，８ｂとパッド６とを配線するＩ／Ｏ−パッド間配線９，９ａのパターンとが配線情報により固定化又は汎用化されている。
【００３９】
ここで、前記配線情報に含まれるＩ／Ｏ端子８，８ａ，８ｂの位置及び形状について説明する。配線情報に含まれるＩ／Ｏ端子８，８ａ，８ｂの位置及び形状は、配置されるＩ／Ｏバッファ３，３b1，３b2が１ピンＩ／Ｏバッファ３か、多ピンＩ／Ｏバッファ３b1，３b2かで異なる。
【００４０】
詳述すると、１ピンＩ／Ｏバッファ３の場合のＩ／Ｏ端子８は、パッド領域７側の一辺にチップ辺２１ａと平行に形成される。
図２，図３に示すように、２ピンＩ／Ｏバッファ３b1，３b2の２つのＩ／Ｏ端子８ａ，８ｂは、配置場所Ａ，Ｂに関わらず、前記基本Ｉ／Ｏフレーム５を２つ分使用した２Ｉ／Ｏフレーム内に形成される。
【００４１】
２つのＩ／Ｏ端子８ａ，８ｂは、パッド領域７側の一辺にチップ辺２１ａと平行に延びて形成される水平側端子８a1，８b1と、両側辺にチップ辺２１ａに対し垂直方向に形成される垂直側端子８a2，８b2とから構成される。水平側端子８a1，８b1と垂直側端子８a2，８b2とは、それぞれ接続され、２ピンＩ／Ｏバッファ３b1，３b2の中心線に対し、線対称状に形成される。
【００４２】
前記配線情報に含まれるＩ／Ｏ−パッド間配線９，９ａの形状について説明する。配線情報に含まれるＩ／Ｏ−パッド間配線９，９ａの形状は、Ｉ／Ｏ端子８，８ａ，８ｂと配線されるパッド６の位置に応じて異なる。
【００４３】
詳述すると、接続されるパッド６と前記Ｉ／Ｏ端子８，８a1，８b1の中心線が一致する場合には、Ｉ／Ｏ−パッド間配線９は、Ｉ／Ｏ端子８，８a1，８b1とパッド６との間で垂直方向に形成される。
【００４４】
接続されるパッド６とＩ／Ｏ端子８，８a1，８b1の中心線が一致しない場合には、Ｉ／Ｏ−パッド間配線９ａは、Ｉ／Ｏ端子８ａ，８ｂの垂直側端子８a2，８b2から水平方向に引き出され、さらにパッド６に向かって垂直方向に延設される。そして、Ｉ／Ｏ−パッド間配線９ａは、Ｉ／Ｏバッファ３b2の中心線に対し線対称状に形成される。
【００４５】
図３においては、前記パッド情報によりパッド６が等間隔に配置されている。従って、２つのＩ／Ｏ端子８ａ，８ｂが接続される両パッド６の間にノンコネクション（以下、ＮＣ）パッド６ａが存在する場合、Ｉ／Ｏ−パッド間配線９ａは、垂直側端子８a2，８b2からパッド６に向かって垂直方向に延設される。
【００４６】
図４に示すように、パッド６が不等間隔に配置される既成チップフレーム２４において、配置場所Ｃでは２ピンＩ／Ｏバッファ３b3のＩ／Ｏ端子８ａ，８ｂが接続される両パッド６の間にＮＣパッド６ａが２個介在している。このような場合には、Ｉ／Ｏ−パッド間配線９ａは垂直側端子８a2，８b2からまず水平方向に延設され、さらに垂直方向に延設されてパッド６に接続される。そして、２ピンＩ／Ｏバッファ３b3は、その中心線がＩ／Ｏ−パッド間配線９ａが接続されるパッド６の中間線Ｌに一致するように配置され、両配線９ａは線対称状に形成される。
【００４７】
また、配置場所Ｄでは、Ｉ／Ｏ−パッド間配線９ｂは垂直側端子８a2，８b2からまず水平方向に延設され、さらに任意の傾斜角をもってパッド６に向かって延設される。そして、２ピンＩ／Ｏバッファ３b3は、その中心線がＩ／Ｏ−パッド間配線９ｂが接続されるパッド６の中間線Ｌに一致するように配置され、両配線９ａは線対称状に形成される。
【００４８】
上記のようなレイアウト処理は、レイアウト装置のデータライブラリに格納されている上記各種情報にに基づいて、そのレイアウト装置により自動的に行われる。
【００４９】
上記のようなレイアウト処理では、次に示す作用効果を得ることができる。
（１）上記各レイアウトが固定化又は汎用化されるため、チップ状態での特性評価試験時に使用する評価用ボードの固定化又は汎用化が可能となる。従って、ＬＳＩ２１の開発コストが低減されるとともに、ＬＳＩ２１の開発・作成期間が短縮される。
（２）２ピンＩ／Ｏバッファ３b1〜３b4のＩ／Ｏ端子８ａ，８ｂは、２ピンＩ／Ｏバッファ３b1〜３b4の両側辺に沿って形成される垂直側端子８a2，８b2を備えている。従って、Ｉ／Ｏ端子８ａ，８ｂからパッド６までの配線自由度が広い。即ち、Ｉ／Ｏ端子８ａ，８ｂが接続される両パッド６の間にＮＣパッド６ａが介在していても、２Ｉ／Ｏフレーム内に形成されるＩ／Ｏ端子８ａ，８ｂと該両パッド６とを容易に接続することができる。その結果、同一機能の２ピンＩ／Ｏバッファ３b1〜３b4を、配置場所Ａ，Ｂ，Ｃ，Ｄに関係なく、２Ｉ／Ｏフレーム内に形成することが可能となり、同一機能の２ピンＩ／Ｏバッファ３b1〜３b4を複数種類開発する必要がなくなる。よって、ＬＳＩ２１の開発コストがさらに低減されるとともに、ＬＳＩ２１の開発期間がさらに短縮される。
（３）又、ＬＳＩ２１のレイアウト作業時に使用するＣＡＤシステムにおいても、同一機能の２ピンＩ／Ｏバッファ３b1〜３b4のパターンデータは一種類のみをライブラリに保持すればよい。従って、そのパターンデータを使用したレイアウト処理時間を短縮することができる。
（４）Ｉ／Ｏ端子８ａ，８ｂとパッド６を接続するＩ／Ｏ−パッド間配線９，９ａ，９ｂは線対称状に形成されるため、Ｉ／Ｏ端子８ａ，８ｂとパッド６間の配線負荷を同一とすることができる。
【００５０】
【発明の効果】
以上詳述したように、製造コストを低減できるとともに、開発・作成期間を短縮することができる半導体装置のレイアウト方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】一実施の形態を示す概略図。
【図２】一実施の形態のＩ／Ｏ端子を示す説明図。
【図３】一実施の形態のＩ／Ｏ端子とパッド間の配線を示す説明図。
【図４】一実施の形態を示す概略図。
【図５】従来例を示す概略図。
【図６】従来の既成チップフレームによるレイアウトを示す概略図。
【符号の説明】
３            １ピンＩ／Ｏバッファ
４            Ｉ／Ｏフレーム（Ｉ／Ｏ領域）
６            パッド
８            １ピンＩ／ＯバッファのＩ／Ｏ端子
９，９ａ      Ｉ／Ｏ−パッド間配線
３b1〜３b4    ２ピンＩ／Ｏバッファ
８ａ，８ｂ    ２ピンＩ／Ｏバッファの二つのＩ／Ｏ端子
８a1，８b1    水平側端子
８a2，８b2    垂直側端子
【図１】
0003971025.tif 000002
【図２】
0003971025.tif 000003
【図３】
0003971025.tif 000004
【図４】
0003971025.tif 000005
【図５】
0003971025.tif 000006
【図６】
0003971025.tif 000007