(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
上記複数のワード線に交差する複数のビット線と、
上記複数のワード線およびビット線が交差する位置にマトリクス状に配置されたメモリセルと、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される少なくとも１つの強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設され、ゲートが上記ワード線に接続される少なくとも１つメモリセルトランジスタと、
上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、
上記セルプレート線の電位にほぼ等しい電位の電圧を供給するためのリセット電圧供給線と、
上記リセット電圧供給線と上記強誘電体キャパシタの第１の電極との間に介設されたスイッチングトランジスタからなるリセットトランジスタと、
上記リセットトランジスタのＯＮ・ＯＦＦを制御するためのリセット制御信号線とを備え、
上記リセットトランジスタと上記メモリセルトランジスタとは、互いに１つの拡散層を共有していることを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１記載の強誘電体メモリ装置において、
上記メモリセルは、上記メモリセルトランジスタと上記強誘電体キャパシタとを各々２個ずつ有しており、
上記各強誘電体キャパシタについて１つのリセットトランジスタを有することを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１又は２記載の強誘電体メモリ装置において、
上記ビット線の振幅電圧は電源電位と接地電位であり、
上記セルプレート線は、電源電位と接地電位の間の中間電位を供給するものであることを特徴とする強誘電体メモリ装置。
【請求項４】
請求項１〜３のうちいずれか記載の強誘電体メモリ装置において、
上記リセットトランジスタはスタンバイ時にＯＮになるように構成されていることを特徴とする強誘電体メモリ装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の強誘電体メモリ装置において、
上記強誘電体キャパシタの第１の電極が、上記第２の電極の下方に配置されているスタック型構成を有することを特徴とする強誘電体メモリ装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の強誘電体メモリ装置において、
ビット線方向に相隣接するメモリセルのセルプレート線が共有されていることを特徴とする強誘電体メモリ装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の強誘電体メモリ装置において、
上記リセット電圧供給線は、拡散層を有することを特徴とする強誘電体メモリ装置。
【請求項８】
請求項７記載の強誘電体メモリ装置において、
上記リセット電圧供給線は、上記拡散層に接続される裏打ち配線層を有することを特徴とする強誘電体メモリ装置。
【請求項９】
請求項８記載の強誘電体メモリ装置において、
上記裏打ち配線層は、上記強誘電体キャパシタの第１の電極と同じ金属材料によって構成されていることを特徴とする強誘電体メモリ装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の強誘電体メモリ装置において、
相隣接する２つのメモリセルのうちいずれか一方のメモリセルの強誘電体キャパシタの第１の電極とリセット電圧供給線との接続を断接切り換えるためのリセットトランジスタは、上記２つのメモリセルのメモリセルトランジスタ間に介設されて、両側のメモリセルトランジスタと拡散層をそれぞれ共有するように構成されており、
相隣接する２つのメモリセルのうち他方のメモリセルの強誘電体キャパシタの第１の電極とリセット電圧供給線との接続を断接切り換えるためのリセットトランジスタは、ワード線に沿って相隣接する２つのメモリセルトランジスタと拡散層を共有するように構成されていることを特徴とする強誘電体メモリ装置。
【請求項１１】
請求項１０記載の強誘電体メモリ装置において、
上記リセットトランジスタのゲート電極となる上記リセット制御信号線は、上記ビット線間の領域において一方の側に分岐して延びて上記他方のリセットトランジスタのゲート電極として機能する部分を有していることを特徴とする強誘電体メモリ装置。
【請求項１２】
請求項１０記載の強誘電体メモリ装置において、
上記リセットトランジスタのゲート電極となる上記リセット制御信号線は、上記ビット線間の領域において交互に異なる側に分岐して延びて上記他方のリセットトランジスタのゲート電極として機能する部分を有していることを特徴とする強誘電体メモリ装置。
【請求項１３】
請求項１０記載の強誘電体メモリ装置において、
上記リセットトランジスタのゲート電極となる上記リセット制御信号線は、上記ビット線間の領域において両側に分岐して延びて上記他方のリセットトランジスタのゲート電極として機能する部分を有していることを特徴とする強誘電体メモリ装置。
【請求項１４】
複数のワード線と、
上記複数のワード線に交差する複数のビット線と、
上記複数のワード線およびビット線が交差する位置にマトリクス状に配置されたメモリセルと、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される少なくとも１つの強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設され、ゲートが上記ワード線に接続される少なくとも１つメモリセルトランジスタと、
上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、
上記セルプレート線の電位にほぼ等しい電位の電圧を供給するためのリセット電圧供給線と、
上記リセット電圧供給線と上記強誘電体キャパシタの第１の電極との間に介設されたスイッチングトランジスタからなるリセットトランジスタと、
上記リセットトランジスタのＯＮ・ＯＦＦを制御するためのリセット制御信号線とを備え、
上記ビット線は、センスアンプを挟んで設けられた第１のビット線および第２のビット線からなる１対のビット線対により構成され、
上記複数のメモリセルのうち共通のビット線に接続される複数のメモリセルは、上記第１のビット線に接続される第１のメモリセル群と、上記第２のビット線に接続される第２のメモリセル群とに分けられており、
上記メモリセルは、１つのメモリセルトランジスタと１つの強誘電体キャパシタとを有しており、
上記複数のメモリセルのうち相隣接する２つのメモリセルのメモリセルトランジスタは１つの拡散層を共有していて、
上記相隣接する２つのメモリセルごとに、上記第１のビット線に接続される上記第１のメモリセル群と、上記第２のビット線に接続される上記第２のメモリセル群とに分けられて、上記第１のメモリセル群と上記第２のメモリセル群とが平面上で千鳥状に配置されていることを特徴とする強誘電体メモリ装置。
【請求項１５】
複数のワード線と、
上記複数のワード線に交差する複数のビット線と、
上記複数のワード線およびビット線が交差する位置にマトリクス状に配置されたメモリセルと、
上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される少なくとも１つの強誘電体キャパシタと、
上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設され、ゲートが上記ワード線に接続される少なくとも１つメモリセルトランジスタと、
上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、
上記セルプレート線の電位にほぼ等しい電位の電圧を供給するためのリセット電圧供給線と、
上記リセット電圧供給線と上記強誘電体キャパシタの第１の電極との間に介設されたスイッチングトランジスタからなるリセットトランジスタと、
上記リセットトランジスタのＯＮ・ＯＦＦを制御するためのリセット制御信号線とを備え、
上記リセット電圧供給線は、拡散層と該拡散層に接続する裏打ち配線層によって構成されており、
上記裏打ち配線層は、上記強誘電体キャパシタの第１の電極と同じ金属材料によって構成されていることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有するメモリセルを備えた強誘電体メモリ装置に係り、特に関するものである。
【０００２】
【従来の技術】
最近、携帯端末機器やＩＣカード等の記憶機能を備えた小型かつ高性能の電子機器類の普及に伴い、これに適した低電圧，低消費電力および高速動作の不揮発性メモリの要望が高まっている。不揮発性メモリの代表的なものとしてフラッシュメモリがあげられるが、低消費電力性、高速動作性の観点から強誘電体メモリが注目されている。強誘電体メモリは、強誘電体膜を用いたキャパシタの分極方向の相違を利用して不揮発性データを記憶するように構成されているので、データの書き換えには分極方向を反転させるための電界をかけるだけでよいことから、低電圧，低消費電力，高速動作という特徴がある。
【０００３】
その強誘電体メモリを構成するメモリセルの構成の従来例について図２１〜２３を参照しながら説明する。図２１は、従来の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【０００４】
図２１に示すように、従来の強誘電体メモリのメモリセルアレイは、互いに直交して延びる多数のビット線ＢＬおよびワード線ＷＬと、両者の交差点に相当する部分にマトリクス状に配置された多数のメモリセルとを備えている。１つのメモリセルは、ワード線ＷＬの信号をゲート電極に受ける１つのメモリセルトランジスタＱと、メモリセルトランジスタＱのソース領域とセルプレート線ＰＬとの間に介在する１つの強誘電体キャパシタＣとを備えている。図２１には、４本のワード線ＷＬａ〜ＷＬｄと、４本のセルプレート線ＰＬａ〜ＰＬｄと、４本のビット線ＢＬａ〜ＢＬｄと、これらの交差する部位に配置される各々１６個のメモリセルトランジスタＱａａ〜Ｑｄｄおよび強誘電体キャパシタＣａａ〜Ｃｄｄとのみを図示されているが、強誘電体メモリのメモリ容量（ビット数）に応じた数のワード線などが配置されていることは言うまでもない。後述する図２２，図２３においても同様である。
【０００５】
ここで、強誘電体キャパシタＣは、メモリセルトランジスタのソース領域につながる第１の電極と、セルプレート線ＰＬにつながる第２の電極とを備えている。この構造の詳細については、図２２，図２３に示されており、後に詳しく説明する。強誘電体メモリのメモリセル構造は、基本的にはＤＲＡＭメモリセルによく似ているが、特に、強誘電体キャパシタＣが残留分極特性（ヒステリシス特性）を有している点において、キャパシタが常誘電体で構成されているＤＲＡＭメモリセルの構造とは異なっている。
【０００６】
図２４は、一般的な強誘電体キャパシタＣの残留分極特性を示す図である。強誘電体キャパシタＣは、ビット線ＢＬからメモリセルトランジスタＱを経て強誘電体キャパシタＣの第１の電極に印加される電圧と、セルプレート線ＰＬから強誘電体キャパシタＣの第２の電極に印加される電圧との高低関係に応じて、図２４に示す点Ｂにおける正の残留分極か、点Ｄにおける負の残留分極を生じる。
【０００７】
たとえば、書き込み時に、強誘電体キャパシタＣの第１の電極に印加される電圧が電源電圧ＶＤＤで、第２の電極に印加される電圧が接地電圧ＶＳＳ（≒０）のときの残留分極を正とし、強誘電体キャパシタＣの第１の電極に印加される電圧が接地電圧ＶＳＳで、第２の電極に印加される電圧が電源電圧ＶＤＤのときの残留分極量をＬと定義しておく。そして、読み出し時には、メモリセルトランジスタＱをＯＮにしてビット線ＢＬに強誘電体キャパシタＣの電位を引き出すと、ビット線ＢＬの電圧が強誘電体キャパシタＣの分極が正か負かによって高低変化する。そこで、センスアンプ（図示せず）によってビット線の電位と参照電位との電位差を増幅することで、データが“１”か“０”かを判別できることになる。
【０００８】
１Ｔ１Ｃ型（１トランジスタ，１キャパシタ）のメモリセルにおいては、多数のセルについて１つ（例えば２５６個のセルについて１つ）の共通のリファレンスセルを設け、センスアンプ（図示せず）によって、このリファレンスセルから読み出される参照電位とビット線に引き出された電位との高低差を拡大し、いずれの電位が高いかに応じてデータ“１”，“０”を判別するように構成されている。
【０００９】
２Ｔ２Ｃ型（２トランジスタ，２キャパシタ）のメモリセルにおいては、例えば図２１に示す構造において、１つのワード線ＷＬａに接続され、かつ、２つのビット線ＢＬａ，ＢＬｂに接続される２つのトランジスタＱａａ，Ｑｂａと、２つの強誘電体キャパシタＣａａ，Ｃｂａとによって１つのメモリセルを構成する。そして、例えば一方の強誘電体キャパシタＣａａの分極が正で他方の強誘電体キャパシタＣｂａの分極が負の時をデータ“１”とし、一方の強誘電体キャパシタＣａａの分極が負で他方の強誘電体キャパシタＣｂａの分極が正の時をデータ“０”として記憶しておく。そして、読み出し時には、２つのビット線ＢＬａ，ＢＬｂ間に介設されたセンスアンプ（図示せず）によって、２つのビット線ＢＬａ，ＢＬｂ間の電位差を拡大し、いずれの電位が高いかに応じてデータ“１”，“０”を判別するように構成されている。
【００１０】
次に、強誘電体メモリのメモリセルアレイの半導体基板上の構造について説明する。図２２は、従来の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。
【００１１】
図２２および図２３に示すように、半導体基板１００にトランジスタＱの活性領域（ソース・ドレイン領域，チャネル領域など）が設けられており、半導体基板１００の上には、ポリシリコンにより構成されチャネル領域上でゲート電極として機能するワード線ＷＬが延びている。そして、トランジスタＱのソース領域の上方に、プラチナやイリジウム系金属を含む金属により構成されＤＲＡＭのストレージノードに相当する強誘電体キャパシタＣの下部電極ＢＥ（第１の電極）と、ＫＮＯ3 ，ＰｂＬａ2 Ｏ3 −ＺｒＯ2 −ＴｉＯ2 （ＰＬＺＴ），ＰｂＴｉＯ3 −ＰｂＺｒＯ3 （ＰＺＴ）などにより構成される強誘電体膜ＦＤと、プラチナやイリジウム系金属を含む金属により構成される上部電極ＴＥ（第２の電極）とからなる容量部を備えている。容量部の下部電極ＢＥは、コンタクトＣＳによりメモリセルトランジスタＱのソースに接続されている。この容量部の構造は、スタック型キャパシタ構造と呼ばれている。また、上部電極ＴＥは、図２２に示すごとく、ワード線ＷＬに平行に延びるセルプレート線ＰＬの一部となっている。この容量部のさらに上方に、ビット線ＢＬが図２３に示す断面に平行な方向に延びており、ビット線ＢＬは、コンタクトＣＷによりメモリセルトランジスタＱのドレイン領域に接続されている。なお、半導体基板１００の上方には層間絶縁膜１０１が形成されており、コンタクトＣＳ，下部電極ＢＥ，強誘電体膜ＦＤ，上部電極ＴＥ（セルプレート線ＰＬ），コンタクトＣＷ，ビット線ＢＬ等は、層間絶縁膜１０１内に埋められた状態となっている。また、相隣接するメモリセルトランジスタのソース領域間は、ＬＯＣＯＳ分離絶縁膜により、電気的に分離されている。図２２に示す長方形で囲まれた活性領域以外の部分はすべてＬＯＣＯＳ分離膜となっている。
【００１２】
【発明が解決しようとする課題】
図２１〜図２３に示すように、上記従来の強誘電体メモリのメモリセルアレイにおいては、各ワード線ＷＬごとに１つずつセルプレート線ＰＬが設けられている。しかるに、図２２に顕著に現れているように、セルプレート線ＰＬは、メモリセルアレイ中で大きな面積を占有している。そして、相隣接するメモリセルのセルプレート線間のセパレーションのためには各セルプレート線ＰＬ同士の間隔を十分広く確保する必要があるので、このままではメモリセルアレイの占有面積の縮小を図ることが困難である。
【００１３】
また、セルプレート線ＰＬを駆動して動作させるため、セルプレート線を駆動させるための時間だけ速度が遅くなるという不具合がある。
【００１４】
上記２つの不具合を共に解消するには、各ワード線ごとにセルプレート線ＰＬを設ける代わりに、相隣接する２つのメモリセルのセルプレート線ＰＬを共通にしてその電圧を中間電位にすることが考えられる。つまり、２本のワード線ＷＬにつき１本のセルプレート線ＰＬを設け、例えば、書き込み時、セルプレート線ＰＬの電圧を（１／２）ＶＤＤに固定しておくと、ビット線ＢＬの電圧がＶＤＤのときには強誘電体キャパシタＣに正の残留分極を、ビット線ＢＬの電位が接地電位ＶＳＳ（≒０）のときには強誘電体キャパシタＣに負の残留分極をそれぞれ生ぜしめることができるので、上述と同様にして、１Ｔ１Ｃ型又は２Ｔ２Ｃ型のメモリセルを構成することができる。
【００１５】
しかるに、メモリセルトランジスタのソース領域の電位は接合リークによって接地電圧ＶＳＳに近づくといていくので、セルプレート線ＰＬの電位が長時間の間（１／２）ＶＤＤに固定された状態で長時間が経過すると、強誘電体キャパシタの分極データが破壊されるおそれがあるという不具合が生じる。これをお回避するためには、例えばデータのリフレッシュ動作を行なえばよいが、リフレッシュ動作によって強誘電体メモリの消費電力が多くなり、また、制御が複雑となるという別の不具合が生じる。
【００１６】
本発明の目的は、上述のような不具合を生じることなく、セルプレート線の駆動を不要とする手段を講ずることにより、高速動作が可能で消費電力の小さい強誘電体メモリ装置の提供を図ることにある。
【００１７】
【課題を解決するための手段】
本発明の強誘電体メモリ装置は、複数のワード線と、上記複数のワード線に交差する複数のビット線と、上記複数のワード線およびビット線が交差する位置にマトリクス状に配置されたメモリセルと、上記メモリセル内に設けられ、強誘電体膜と該強誘電体膜を挟む第１，第２の電極により構成される少なくとも１つの強誘電体キャパシタと、上記メモリセル内に設けられ、上記ビット線と上記強誘電体キャパシタの上記第１の電極との間に介設され、ゲートが上記ワード線に接続される少なくとも１つメモリセルトランジスタと、上記強誘電体キャパシタの上記第２の電極に接続されるセルプレート線と、上記セルプレート線の電位にほぼ等しい電位の電圧を供給するためのリセット電圧供給線と、上記リセット電圧供給線と上記強誘電体キャパシタの第１の電極との間に介設されたスイッチングトランジスタからなるリセットトランジスタと、上記リセットトランジスタのＯＮ・ＯＦＦを制御するためのリセット制御信号線とを備えている。
【００１８】
これにより、従来の強誘電体メモリ装置のごとくセルプレート線の電位を接地電池と電源電位との間で切り換える制御を行なわなくても、データの書き込みや読み出しが可能となる。そして、リセットトランジスタにより、強誘電体キャパシタの第１の電極と第２の電極との電位がほぼ等しくなるように制御が可能な構成となっているので、リフレッシュ動作を行なわなくても、長期間第１の電極がフローティングになることに起因するデータの破壊を防止することができる。
【００１９】
上記強誘電体メモリ装置において、上記メモリセルは、上記メモリセルトランジスタと上記強誘電体キャパシタとを各々２個ずつ有する２Ｔ２Ｃ型のメモリセル構造であっても、上記各強誘電体キャパシタについて１つのリセットトランジスタを有している必要がある。
【００２０】
上記強誘電体メモリ装置において、ビット線の振幅電圧が電源電圧と設置電位である場合には、上記セルプレート線が、電源電位と設置電位の間の中間電位を供給するものであることが好ましい。
【００２１】
上記強誘電体メモリ装置において、上記リセットトランジスタがスタンバイ時にＯＮになるように構成されていることにより、スタンバイ時には強誘電体キャパシタの第１の電極にリセット電圧供給線からの電圧信号が導入されるので、長期間の間強誘電体キャパシタの第１の電極がフローティングに保持されることに起因するデータの破壊を確実に防止することができる。
【００２２】
上記強誘電体メモリ装置において、上記強誘電体キャパシタの第１の電極が、上記第２の電極の下方に配置されているスタック型構成を有することにより、セルプレート線として機能する第２の電極を上部電極とすればよいので、２つのメモリセル間の上部電極（セルプレート線）を共有化する構造を容易に実現することができる。
【００２３】
上記強誘電体メモリ装置において、上記リセットトランジスタと上記メモリセルトランジスタとが、互いに１つの拡散層を共有していることにより、メモリセルアレイの占有面積をさらに低減することができる。
【００２４】
上記強誘電体メモリ装置において、上記リセット電圧供給線を、拡散層を含む導電層によって構成することにより、メモリセルアレイの占有面積をさらに低減することができる。
【００２５】
上記強誘電体メモリ装置において、上記リセット電圧供給線は、拡散層に接続される裏打ち配線層を有することにより、低抵抗化によるメモリセルの動作の迅速化を図ることができる。
【００２６】
特に、上記裏打ち配線層が、上記強誘電体キャパシタの第１の電極と同じ金属材料によって構成されていることが好ましい。
【００２７】
上記強誘電体メモリ装置において、相隣接する２つのメモリセルのうちいずれか一方のメモリセルの強誘電体キャパシタの第１の電極とリセット電圧供給線との接続を断接切り換えるためのリセットトランジスタは、上記２つのメモリセルのメモリセルトランジスタ間に介設されて、両側のメモリセルトランジスタと拡散層をそれぞれ共有するように構成されており、相隣接する２つのメモリセルのうち他方のメモリセルの強誘電体キャパシタの第１の電極とリセット電圧供給線との接続を断接切り換えるためのリセットトランジスタは、ワード線に沿って相隣接する２つのメモリセルトランジスタと拡散層を共有するように構成されていることにより、メモリセルアレイの占有面積を大幅に低減することができる。
【００２８】
その場合、上記リセットトランジスタのゲート電極となる上記リセット制御信号線が、上記ビット線間の領域において一方の側に分岐して延びて上記他方のリセットトランジスタのゲート電極として機能する部分を有している場合には、リセット制御信号線のうち分離絶縁膜上に設けることが可能な割合を多くできるので、寄生容量の低減により、リセットトランジスタの動作速度を高めることができる。
【００２９】
また、上記リセットトランジスタのゲート電極となる上記リセット制御信号線が、上記ビット線間の領域において交互に異なる側に分岐して延びて上記他方のリセットトランジスタのゲート電極として機能する部分を有している場合には、メモリセル構造を同じ形状にすることが可能になり、製造加工の際の各部の形状のばらつきを抑制することができる。
【００３０】
上記リセットトランジスタのゲート電極となる上記リセット制御信号線が、上記ビット線間の領域において両側に分岐して延びて上記他方のリセットトランジスタのゲート電極として機能する部分を有している場合には、リセット制御信号線を直線状にすることができるので、リセット制御信号線の抵抗の低減により、リセットトランジスタの動作速度を高めることができる。
【００３１】
上記強誘電体メモリ装置において、上記ビット線は、センスアンプを挟んで設けられた第１のビット線および第２のビット線からなる１対のビット線対により構成され、上記複数のメモリセルのうち共通のビット線に接続される複数のメモリセルは、第１のビット線に接続される第１のメモリセル群と、第２のビット線に接続される第２のメモリセル群とに分けられていることにより、メモリセルを各種パターンに配置して、１Ｔ１Ｃ型のメモリセル構造に適した構成を採ることが可能になる。
【００３２】
その例として、上記メモリセルに、１つのメモリセルトランジスタと１つの強誘電体キャパシタとを設け、上記複数のメモリセルのうち相隣接する２つのメモリセルのメモリセルトランジスタに１つの拡散層を共有させて、上記相隣接する２つのメモリセルごとに、第１のビット線に接続される第１のメモリセル群と、第２のビット線に接続される第２のメモリセル群とに分け、第１のメモリセル群と第２のメモリセル群とが平面上で千鳥状に配置するいわゆる折り返しビット線構造などを採ることができる。
【００３３】
【発明の実施の形態】
（第１の実施形態）
−回路構成−
図１は、本発明の第１および第２の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【００３４】
図１に示すように、本実施形態の強誘電体メモリのメモリセルアレイは、互いに直交して延びる多数のビット線ＢＬおよびワード線ＷＬと、両者の交差点に相当する部分にマトリクス状に配置された多数のメモリセルとを備えている。１つのメモリセルは、ワード線ＷＬの信号をゲート電極に受ける１つのメモリセルトランジスタＱと、メモリセルトランジスタＱのソース領域とセルプレート線ＰＬとの間に介在する１つの強誘電体キャパシタＣとを備えている。強誘電体キャパシタＣは、メモリセルトランジスタＱのソース領域につながる第１の電極と、セルプレート線ＰＬにつながる第２の電極とを備えている。この構造の詳細については、図２，図３に示されており、後に詳しく説明する。
【００３５】
ここで、本実施形態の第１の特徴は、セルプレート線ＰＬの電圧を一定値に固定していることと、従来の強誘電体メモリセルのごとくワード線ＷＬと同数のセルプレート線ＰＬが設けられているのではなく、２つのワード線に対して１本のセルプレート線ＰＬが設けられていることである。言い換えると、図２２に示す２つのセルプレート線ＰＬｂ，ＰＬｃを１本化（共有化）したものに相当するセルプレート線ＰＬ１２や、図２２に示すセルプレート線ＰＬｄ，ＰＬｅを１本化（共有化）したものに相当するセルプレート線ＰＬ３４などが設けられている。ただし、図１においては、セルプレート線ＰＬ００は、メモリセイルアレイ内で端部に位置しているために共有化されていない。そして、各セルプレート線ＰＬの電位は（１／２）ＶＤＤに固定されている。ただし、セルプレート線ＰＬの電圧を（１／２）ＶＤＤに固定する必要はなく、一定の電圧であればよい。
【００３６】
また、本実施形態の第２の特徴点は、スタンバイ時に強誘電体キャパシタＣの第１の電極に（１／２）ＶＤＤの電位を供給するためのリセット制御信号線ＲＣと、リセットトランジスタＱＲと、リセット電圧供給線ＲＳとが設けられている点である。リセットトランジスタＱＲは、そのソース領域をメモリセルトランジスタＱのソース領域と共有するように設けられている。そして、リセットトランジスタＱＲのドレイン領域がリセット電圧供給線ＲＳとなっており、ワード線に沿って並ぶ各リセットトランジスタＱＲのゲート電極がリセット信号制御線ＲＣを構成している。すなわち、リセット信号制御線ＲＣの信号に応じて、リセットトランジスタＱＲがＯＮすると、リセット電圧供給線ＲＳから（１／２）ＶＤＤの電圧が強誘電体キャパシタＣの第１の電極に供給されることにより、強誘電体キャパシタＣの第１の電極と第２の電極との電位差がほぼ０となるように構成されている。
【００３７】
なお、図１には、４本のワード線ＷＬ０〜ＷＬ３と、４本のビット線ＢＬ０〜ＢＬ４と、これらの交差する部位に配置される各々１６個のメモリセルトランジスタＱ００〜Ｑ３３および強誘電体キャパシタＣ００〜Ｃ３３と、３本のセルプレート線ＰＬ００，ＰＬ１２，ＰＬ３４と、３本のリセット電圧供給線ＲＳ００，ＲＳ１２，ＲＳ３４と、４本のリセット制御信号線ＲＣ０〜ＲＣ４と、１６個のリセットトランジスタＱＲ００〜ＱＲ３３とが図示されているが、強誘電体メモリのメモリ容量（ビット数）に応じた数の信号線，トランジスタ，強誘電体キャパシタなどが配置されていることは言うまでもない。後述する図２，図３や、各実施形態における各図においても同様である。
【００３８】
本実施形態の強誘電体キャパシタＣも、図２４に示す残留分極特性を持っており、ビット線ＢＬからメモリセルトランジスタＱを経て強誘電体キャパシタＣの第１の電極に印加される電圧（ＶＳＳ又はＶＤＤ）と、セルプレート線ＰＬから強誘電体キャパシタＣの第２の電極に印加される電圧（１／２）ＶＤＤとの高低関係に応じて、正（点Ｂ）又は負（点Ｄ）の残留分極を示す。
【００３９】
−動作方式−
本実施形態の強誘電体メモリのメモリセルアレイは、１Ｔ１Ｃ型又は２Ｔ２Ｃ型のメモリセルとして用いることができる。
【００４０】
ここでは、書き込み時に、強誘電体キャパシタＣの第１の電極に印加される電圧が電源電圧ＶＤＤのとき，つまり、第２の電極に印加される電圧（１／２）ＶＤＤよりも電圧が高いときの残留分極を“正”とし、強誘電体キャパシタＣの第１の電極に印加される電圧が接地電圧ＶＳＳで、第２の電極に印加される電圧（１／２）ＶＤＤよりも低いときの残留分極を“負”と定義する。そして、読み出し時には、メモリセルトランジスタＱをＯＮにしてビット線ＢＬに強誘電体キャパシタＣの電位を引き出すと、ビット線ＢＬの電圧が強誘電体キャパシタＣの分極が正か負かによって高低変化する。そこで、センスアンプ（図示せず）によってビット線の電位と参照電位との電位差を増幅することで、データが“１”か“０”かを判別できることになる。
【００４１】
１Ｔ１Ｃ型のメモリセルにおいては、多数のセルについて１つ（例えば２５６個のセルについて１つ）の共通のリファレンスセルを設け、センスアンプ（図示せず）によって、このリファレンスセルから読み出される参照電位とビット線に引き出された電位との高低差を拡大し、いずれの電位が高いかに応じてデータ“１”，“０”を判別するように構成すればよい。
【００４２】
２Ｔ２Ｃ型のメモリセルにおいては、例えば図１に示す構造において、１つのワード線ＷＬ０に接続され、かつ、２つのビット線ＢＬ０，ＢＬ１に接続される２つのトランジスタＱ００，Ｑ１０と、２つの強誘電体キャパシタＣ００，Ｃ１０とによって１つのメモリセルを構成する。そして、例えば一方の強誘電体キャパシタＣ００の分極が正で他方の強誘電体キャパシタＣ１０の分極が負の時をデータ“１”とし、一方の強誘電体キャパシタＣ００の分極が負で他方の強誘電体キャパシタＣ１０の分極が正の時をデータ“０”として記憶しておく。そして、読み出し時には、２つのビット線ＢＬ０，ＢＬ１間に介設されたセンスアンプ（図示せず）によって、２つのビット線ＢＬ０，ＢＬ１間の電位差を拡大し、いずれの電位が高いかに応じてデータ“１”，“０”を判別するように構成すればよい。
【００４３】
一般に、１Ｔ１Ｃ型のメモリセル構造のほうがメモリセルアレイの占有面積は小さくて済むが、反面、ノイズによって誤動作が生じやすい，つまり信頼性が低いという不利な点がある。特に、本実施形態のごとく、セルプレート線ＰＬの電圧を（１／２）ＶＤＤとしている場合には、強誘電体キャパシタＣに生ぜしめる残留分極量が小さくなるので、信頼性を確保するためには２Ｔ２Ｃ型メモリセル構造を採用するほうが好ましい。
【００４４】
次に、本実施形態の特徴であるリセット電圧の供給を利用したメモリセルのデータの読み出しなどの動作について、２つの具体例を説明する。
１．第１の具体例
図４（ａ）は、第１の具体例に係るメモリセルのデータの読み出し時における各信号線などの電位の変化を示すタイミングチャート図である。ここでは、２Ｔ２Ｃ型のメモリセル構造を採用したものとして、図１に示すワード線ＷＬ０とビット線ＢＬ０，ＢＬ１とに接続される２つのメモリトランジスタＱ００，Ｑ１０と、２つの強誘電体キャパシタＣ００，Ｃ１０とを有するメモリセルのデータを読み出す際の動作について説明する。
【００４５】
まず、通常の動作状態では、セルプレート線ＰＬの電圧は例えば（１／２）ＶＤＤに固定されている。リセット電圧供給線ＲＳの電圧も、セルプレート線ＰＬの電圧と同じ電圧（例えば（１／２）ＶＤＤ）に固定されている。スタンバイ時（タイミングｔ１まで）においては、リセット制御信号線ＲＣ０の信号をＨとしてリセットトランジスタＱＲ００，ＱＲ１０をＯＮとし、強誘電体キャパシタＣ００，Ｃ１０の各２つの電極の電位をいずれも（１／２）ＶＤＤにしている。すなわち、各強誘電体キャパシタＣ００，Ｃ１０の各２つの電極の電位差がほとんどないことで、強誘電体膜の残留分極が破壊されないように制御される。なお、ビット線ＢＬ０，ＢＬ１はいずれも電位０Ｖにプリチャージされている。また、ワード線ＷＬ０の電位は当然ながらＬである。
【００４６】
次に、タイミングｔ１１で、読み出し動作に入ると、リセット制御信号線ＲＣ０の電位をＬにして、リセットトランジスタＱＲ００，ＱＲ１０をＯＦＦにし、強誘電体キャパシタＣ００，Ｃ１０の各第１の電極をフローティング状態にする。また、ビット線ＢＬ０，ＢＬ１もフローティング状態にする。
【００４７】
次に、タイミングｔ１２で、ワード線ＷＬ０の電位をＨにして、メモリセルトランジスタＱ００，Ｑ１０をいずれもＯＮにする。これにより、ビット線ＢＬ０，ＢＬ１と強誘電体キャパシタＣ００，Ｃ１０の各第１の電極とが接続された状態となり、ビット線ＢＬ０，ＢＬ１には、強誘電体キャパシタＣ００，Ｃ１０の分極に応じた第１の電極の電圧が引き出される。つまり、強誘電体キャパシタＣ００の残留分極が正で強誘電体キャパシタＣ１０の残留分極が負の場合には、ビット線ＢＬ０の電圧のほうがビット線ＢＬ１の電圧よりも高くなる。
【００４８】
次に、タイミングｔ１３で、センスアンプを動作させて、ビット線ＢＬ０，ＢＬ１の電位差を０Ｖ（ＶＳＳ）と電源電圧ＶＤＤとの電位差まで増幅して、データを読み出す。このとき、強誘電体キャパシタＣ００，Ｃ１０にはデータの再書き込みが行なわれている。
【００４９】
次に、タイミングｔ１４で、ワード線ＷＬ０の電位をＬにして、メモリセルトランジスタＱ００，Ｑ１０をＯＦＦにする。これにより、ビット線ＢＬ０，ＢＬ１と強誘電体キャパシタＣ００，Ｃ１０の第１の電極とが電気的に切り離された状態になる。そして、強誘電キャパシタＣ００，Ｃ１０の各第１の電極は一時的にフローティング状態になる。
【００５０】
その後、タイミングｔ１５で、リセット制御信号線ＲＣ０の電位をＨに立ち上げてリセットトランジスタＱＲ００，ＱＲ１０をＯＮにする。これにより、強誘電体キャパシタＣ００，Ｃ１０の各第１の電極の電位が（１／２）ＶＤＤになり、第２の電極との電位差がほぼ０になる。
【００５１】
次に、タイミングｔ１６で、ビット線ＢＬ０，ＢＬ１の電位を０Ｖにプリチャージして、スタンバイ状態にする。
【００５２】
図４（ａ）の強誘電体キャパシタＣ００の第１の電極の電位の時間変化をみるとわかるように、本具体例では、読み出し動作中の短い期間（タイミングｔ１２からタイミングｔ１５まで）を除く期間（スタンバイ時）には、強誘電体キャパシタＣの２つの電極間の電位差はほぼ０に保持されている。タイミングｔ１４からタイミングＴ１５までのわずかの期間には、強誘電体キャパシタＣの第１の電極がフローティング状態になるものの、接合リークが１０秒程度の期間に生じることを考慮すると、通常の強誘電体メモリにおいては問題になるほどの期間ではない。したがって、セルプレート線ＰＬの電位を常時（１／２）ＶＤＤに固定しても、強誘電体キャパシタＣの残留分極状態が破壊されるのを抑制することができる。その際、リフレッシュ動作を行なう必要がないので、消費電力の増大を招くことはない。そして、後述のように、セルプレート線ＰＬの共有化によるメモリセルアレイの占有面積の低減と高い信頼性の確保とを図ることができるのである。
【００５３】
また、従来の強誘電体メモリのようにセルプレート線ＰＬの電位を０とＶＤＤとの間に切り換えるのではなく、常に（１／２）ＶＤＤに維持しているので、制御が簡素化され、かつ、書き込み，読み出し，再書き込み動作を高速で行なうことができる。
【００５４】
なお、セルプレート線ＰＬの電位およびリセット電圧供給線ＲＳの電位は、電源投入時にはワード線ＷＬやリセット制御信号線ＲＣの信号によって同時に（１／２）ＶＤＤになるように制御され、データ破壊されない動作となっている。ただし、すべてのメモリセルの強誘電体キャパシタＣに同時に電圧を印加すると、ピーク消費電力が過大になるので、一般的には、メモリセルアレイをさらに複数のブロックに分割して、各ブロックごとに電圧（１／２）ＶＤＤを与えるタイミングをずらせている。
【００５５】
なお、セルプレート線ＰＬの電位が常に一定である必要は必ずしもなく、セルプレート線ＰＬの電位が変化し、リセット電圧供給線の電位もそれに追随してほぼ同じ電位になるように変化する構成となっていてもよい。
２．第２の具体例
この具体例においても、タイミングｔ２１，ｔ２２，ｔ２３，ｔ２５，ｔ２６において、それぞれ上記第１の具体例におけるタイミングｔ１１，ｔ１２，ｔ１３，ｔ１４，ｔ１５と同様の動作を行なう。
【００５６】
本具体例における第１の具体例との相違は、タイミングｔ２３からセンスアンプによるデータの読み出しおよび再書き込みを行なった後、タイミングｔ２４で、ビット線ＢＬ０，ＢＬ１のイコライズにより強誘電体キャパシタＣ００，Ｃ１０の各第１の電極の電位を（１／２）ＶＤＤにし、その後、タイミングｔ２６におけるリセット制御信号線ＲＣ０の立ち上げによるリセットトランジスタＱＲ００，ＱＲ１０のＯＮ動作までの間も、強誘電体キャパシタＣ００，Ｃ１０の各２つの電極間の電位差をほぼ０に保っている点である。そして、リセット制御信号線ＲＣ０の立ち上げを行なってから、タイミングｔ２７で、ビット線ＢＬ０，ＢＬ１の電位を０Ｖにプリチャージする。タイミングｔ２７はタイミングｔ２５の後であれば、タイミングｔ２６の前であってもよい。
【００５７】
本具体例では、再書き込みの後ワード線ＷＬ０の立ち下げによるビット線ＢＬと強誘電体キャパシタの第１の電極との電気的な切り離しの前に、ビット線ＢＬのイコライズによる強誘電体キャパシタＣの第１の電極への中間電位（１／２）ＶＤＤの供給を行なっている。したがって、図４（ｂ）の強誘電体キャパシタＣ００の第１の電極の電位の時間変化をみるとわかるように、読み出し動作中のきわめて短い期間（タイミングｔ２１からタイミングｔ２４まで）を除く期間には、選択ワード線に接続される各メモリセルの強誘電体キャパシタＣの２つの電極間の電位差はほぼ０に保持されている。よって、本具体例では、第１の具体例に比べて、読み出し・再書き込み後、メモリセルキャパシタの第１の電極の電位を第１段階としてビット線のイコライズによって（１／２）ＶＤＤにし、第２段階としてリセット電圧供給線ＲＳに接続することによって（１／２）ＶＤＤにするため、迅速に（１／２）ＶＤＤにすることができる。これは、第２段階のリセット動作は、例えば抵抗値の高い拡散層によって構成されてリセットトランジスタを駆動する能力が低いリセット信号線ＲＳを介して行なわれるのに対し、第１段階のリセット動作は、抵抗値が低い金属配線により構成されてリセットトランジスタを駆動する能力が高いビット線を介して行なわれるからである。また、タイミングｔ２５とタイミングｔ２６との順序を逆にすれば、強誘電体キャパシタＣの第１の電極をフローティング状態とすることなくリセット動作ができ、データの破壊をより効果的に抑制することができる。
【００５８】
また、従来の強誘電体メモリのようにセルプレート線ＰＬの電位を０とＶＤＤとの間に切り換えるのではなく、常に（１／２）ＶＤＤに維持しているので、制御が簡素化され、かつ、書き込み，読み出し，再書き込み動作を高速で行なうことができる。
【００５９】
なお、電源投入時には、不揮発性データの保護のため、強誘電体キャパシタには電界が印加されないようにする必要がある。このため、例えばリセット制御信号線ＲＣの信号は、電源投入と同時にＨ（（１／２）ＶＤＤ）とすることが好ましい。また、セルプレート線ＰＬの電位およびリセット電圧供給線ＲＳの電位は、電源投入時には同時に（１／２）ＶＤＤになるように設計することが好ましい。ただし、すべてのメモリセルのセルプレート線ＰＬの電位およびリセット電圧供給線ＲＳの電位を同時に駆動するとピーク電流が過大になり、不具合を招くことがあるので、一般的には、メモリセルアレイをさらに複数のブロックに分割して、各ブロックごとに順次タイミングをずらせて駆動することができる。また、ピーク電流を低減するために駆動能力を抑制することもできる。
【００６０】
なお、セルプレート線ＰＬの電位が常に一定である必要は必ずしもなく、セルプレート線ＰＬの電位が変化し、リセット電圧供給線の電位もそれに追随してほぼ同じ電位になるように変化する構成となっていてもよい。
【００６１】
以上、上記第１，第２の具体例において説明したが、必ずしもこのような制御手順によらなくてもよい。例えば、スタンバイ状態でビット線ＢＬを電源電位ＶＤＤのＨ状態で動作させることも可能である。
【００６２】
また、セルプレート線ＰＬの電圧およびリセット電圧供給線ＲＳの電圧は、選択ワード線の電位がＶＤＤ以上に昇圧されない場合には、選択ワード線の電圧からメモリセルトランジスタのしきい値電圧を差し引いた電圧値の（１／２）に設定することもできる。このように電圧を設定する場合、強誘電体キャパシタに印加される正負の電圧を同じにすることができ、ＨデータとＬデータの書き込みのバランスがよい状態となる。
【００６３】
−半導体基板上の構造ー
次に、強誘電体メモリのメモリセルアレイの半導体基板上の構造について説明する。図２は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図３は、図２のIII-III 線における断面図である。
【００６４】
図２および図３に示すように、半導体基板１０にトランジスタＱの活性領域（ソース・ドレイン領域，チャネル領域など）が設けられており、半導体基板１００の上には、ポリシリコンにより構成されチャネル領域上でゲート電極として機能するワード線ＷＬが延びている。そして、トランジスタＱのソース領域の上方に、プラチナやイリジウム系金属を含む金属により構成されＤＲＡＭのストレージノードに相当する強誘電体キャパシタＣの下部電極ＢＥ（第１の電極）と、ＫＮＯ3 ，ＰｂＬａ2 Ｏ3 −ＺｒＯ2 −ＴｉＯ2 （ＰＬＺＴ），ＰｂＴｉＯ3 −ＰｂＺｒＯ3 （ＰＺＴ）などにより構成される強誘電体膜ＦＤと、プラチナやイリジウム系金属を含む金属により構成される上部電極ＴＥ（第２の電極）とからなる容量部が設けられている。容量部の下部電極ＢＥは、コンタクトＣＳによりメモリセルトランジスタＱのソースに接続されている。この容量部の構造は、スタック型キャパシタ構造と呼ばれている。また、上部電極ＴＥは、図２に示すワード線ＷＬに平行に延びるセルプレート線ＰＬを構成している。この容量部のさらに上方に、ビット線ＢＬが図３に示す断面に平行な方向に延びており、ビット線ＢＬは、コンタクトＣＷによりメモリセルトランジスタＱのドレイン領域に接続されている。この構造は、いわゆるビット線上置き型の構造である。
【００６５】
ここで、本実施形態のメモリセルアレイの構造上の第１の特徴は、相隣接する２つの強誘電体キャパシタ（例えばＣ００，Ｃ０１）の上部電極ＴＥが共通のセルプレート線ＰＬ１２となっており、このセルプレート線ＰＬには常に一定の電圧（１／２）ＶＤＤを印加するように構成されている点である。そのために、セルプレート線ＰＬ１２が２つのセルプレート線ＰＬｂ，ＰＬｃ（図２２参照）に分かれていた従来例のごとく、両者のセパレーションを考慮する必要がないので、メモリセルアレイの占有面積を低減することができる。なお、リセットトランジスタＱＲが配置されている領域は、図２３に示す構造において、従来例で各メモリセルのストレージノード部（ソース領域間）をＬＯＣＯＳで分離していた部分であり、リセットトランジスタＱＲがオフのときにはリセットトランジスタＱＲ自体が分離領域としての機能を果たしているので、リセットトランジスタを設けたことによる占有面積の増大はほとんどないといえる。
【００６６】
また、本実施形態のメモリセルアレイの構造上の第２の特徴は、メモリセルトランジスタＱのソース領域と共通のソース領域を有するリセットトランジスタＱＲを設け、リセット電圧供給線ＲＳをリセットトランジスタＱＲのドレイン領域により構成している点である。また、リセットトランジスタＱＲは、メモリセルトランジスタＱのゲート電極であるワード線ＷＬとコンタクトＣＳを挟んで対向するゲート電極を有し、各リセットトランジスタのゲート電極がリセット制御信号線ＲＣを構成している。このように、ソース領域を共有化することと、リセット電供給線ＲＳを拡散層（ドレイン領域）によって構成することにより、メモリセルアレイ面積の縮小化をさらに図ることができる。
【００６７】
また、ここではビット線上置き型の構造を採っているので、ビット線の配線の加工がしやすい。
【００６８】
なお、半導体基板１０の上方には層間絶縁膜１１が形成されており、コンタクトＣＳ，下部電極ＢＥ，強誘電体膜ＦＤ，上部電極ＴＥ（セルプレート線ＰＬ），コンタクトＣＷ，ビット線ＢＬ，リセット制御信号線ＲＣ等は、層間絶縁膜１０１内に埋められた状態となっている。
【００６９】
本実施形態によると、回路構成的には、各メモリセルトランジスタごとにリセットトランジスタを設けることにより、リフレッシュ動作を行わずともデータが破壊されるのを防止できるので、低消費電力化を実現することができる。
【００７０】
また、構造的には、各メモリセルトランジスタごとに互いにソース領域を共有するリセットトランジスタを設け、リセット電圧供給線はリセットトランジスタのドレイン領域により構成しているので、メモリセルアレイ面積の縮小化を図ることができる。
【００７１】
（第２の実施形態）
−回路構成および動作方式−
本実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成および動作方式は、図１および図４（ａ），（ｂ）に示す第１の実施形態の強誘電体メモリにおけるメモリセルアレイの構成および動作方式と同じであって、半導体基板上の構造のみが第１の実施形態とは異なる。
【００７２】
−半導体基板上の構造ー
図５は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図６は、図５のVI-VI 線における断面図である。
【００７３】
図５および図６に示すように、半導体基板１０にトランジスタＱの活性領域（ソース・ドレイン領域，チャネル領域など）が設けられており、半導体基板１００の上には、ポリシリコンにより構成されチャネル領域上でゲート電極として機能するワード線ＷＬが延びている。そして、ワード線ＷＬの上方に、ビット線ＢＬが図６に示す断面に平行な方向に延びており、ビット線ＢＬは、コンタクトＣＷによりメモリセルトランジスタＱのドレイン領域に接続されている。そして、ビット線ＢＬの上方に、プラチナやイリジウム系金属を含む金属により構成されＤＲＡＭのストレージノードに相当する強誘電体キャパシタＣの下部電極ＢＥ（第１の電極）と、ＫＮＯ3 ，ＰｂＬａ2 Ｏ3 −ＺｒＯ2 −ＴｉＯ2 （ＰＬＺＴ），ＰｂＴｉＯ3 −ＰｂＺｒＯ3 （ＰＺＴ）などにより構成される強誘電体膜ＦＤと、プラチナやイリジウム系金属を含む金属により構成される上部電極ＴＥ（第２の電極）とからなる容量部を備えている。容量部の下部電極ＢＥは、コンタクトＣＳによりメモリセルトランジスタＱのソースに接続されている。この容量部の構造は、スタック型キャパシタ構造と呼ばれている。また、上部電極ＴＥは、図５に示すワード線ＷＬに平行に延びるセルプレート線ＰＬを構成している。この構造は、いわゆるビット線下置き型の構造である。
【００７４】
本実施形態のメモリセルアレイの特徴は、上記第１の実施形態とは異なり、ビット線下置き型の構造を採っている点である。その他の点においては、第１の実施形態と同様の特徴を有している。
【００７５】
したがって、本実施形態によると、上記第１の実施形態の効果に加えて、ビット線ＢＬの上方に広く強誘電体キャパシタを形成できるため、強誘電体キャパシタＣの容量をより大きく確保することができる。また、容量部に比べてビット線ＢＬにより生じる段差は小さいので、その上方の配線等の加工が容易である。
【００７６】
（第３の実施形態）
−回路構成および動作方式−
図７は、本発明の第３の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。同図に示されるように、本実施形態の強誘電体メモリにおけるメモリセルアレイは、図１に示す第１の実施形態の強誘電体メモリにおけるメモリセルアレイとは異なり、セルプレート線ＰＬを各々独立して設けている。その他の構成は、第１の実施形態の構成と同じである。
【００７７】
また、本実施形態の強誘電体メモリの動作方式も、図４（ａ），（ｂ）に示す第１の実施形態の強誘電体メモリの動作方式と同じであって、半導体基板上の構造のみが第１の実施形態とは異なる。
【００７８】
したがって、本実施形態においては、相隣接するメモリセル間においてセルプレート線ＰＬが共有化されていないものの、回路の動作上は上記第１の実施形態と同じ効果を発揮することができる。
【００７９】
−半導体基板上の構造ー
図８は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図９は、図８のIX-IX 線における断面図である。
【００８０】
図８および図９に示すように、第１の実施形態と比べ、本実施形態のメモリセルアレイの半導体基板上の構造の特徴は、セルプレート線ＰＬを構成する上部電極ＴＥが共有化されていないことと、リセットトランジスタＱＲのドレイン領域の上にドレイン領域に接続される低抵抗の裏打ち配線が設けられていて、この裏打ち配線とドレイン領域とによってリセット電圧供給線ＲＳが構成されていることである。本実施形態においては、この低抵抗の配線は、強誘電体キャパシタの下部電極ＢＥと同じ材料によって構成されている。つまり、プラチナ等の膜を堆積した後、これをパターニングして下部電極ＢＥを形成する際に、裏打ち配線をも形成する。
【００８１】
その他の構造は、上記第１の実施形態と同じであり、本実施形態においても、いわゆるビット線上置き型の構造を採っている。
【００８２】
本実施形態によると、上記第１の実施形態に比べてリセット電圧供給線ＲＳを低抵抗にできるため、例えば電源投入後のスタンバイ状態でリセット電圧共有線ＲＳを迅速に所望の電位（１／２）ＶＤＤに維持できるので、データの破壊の防止効果を顕著に発揮することができる。
【００８３】
（第４の実施形態）
−回路構成および動作方式−
図１０は、本発明の第４の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。同図に示されるように、本実施形態の強誘電体メモリにおけるメモリセルアレイは、図１に示す第１の実施形態の強誘電体メモリにおけるメモリセルアレイの構成に加えて、相隣接するメモリセル間のリセットトランジスタＱＲをも共有化している。そして、リセット電圧供給線ＲＳ中におけるワード線方向に沿って相隣接するメモリセル間に、それぞれワード線方向リセットトランジスタＱＲＳを設け、このワード線方向リセットトランジスタＱＲＳの動作をリセット制御信号線ＲＣの信号によって制御するようにしている。
【００８４】
例えば、リセット制御信号線ＲＣ１とリセット電圧供給線ＲＳ１２とに接続される２つの強誘電体キャパシタＣ０１，Ｃ０２の第１の電極に供給される電圧について説明する。スタンバイ状態では、すべてのリセットトランジスタＱＲ，ＱＲＳがＯＮになっているので、強誘電体キャパシタＣ０１，Ｃ０２の第１の電極には電圧（１／２）ＶＤＤが供給されている。そして、読み出し動作に入ると、図４（ａ），（ｂ）に示すタイミングｔ１１，ｔ２１でリセットトランジスタＱＲがＯＦＦになるのと同時にワード線方向リセットトランジスタＱＲＳもＯＦＦになって、強誘電体キャパシタＣ０１，Ｃ０２の双方の第１の電極がフローティングになる。一方、第１の実施形態においては、読み出し動作の際に非選択のワード線につながるメモリセルの強誘電体キャパシタの第１の電極には、常に中間電位（１／２）ＶＤＤが供給されていたが、本実施形態においては、非選択のワード線に接続されるメモリセルであっても、選択ワード線に接続されるメモリセルとリセットトランジスタＱＲを共有するメモリセルにおいては、強誘電体キャパシタＣの第１の電極への中間電位（１／２）ＶＤＤの供給が停止されることになる。ただし、第１の実施形態において説明したように、強誘電体キャパシタＣの第１の電極がフローティングになる期間は短いので、本実施形態においても不具合は生じない。
【００８５】
以上のように、本実施形態の強誘電体メモリの動作方式は、図４（ａ），（ｂ）に示す第１の実施形態の強誘電体メモリの動作方式と基本的には同じといえる。よって、本実施形態により、回路の動作上は上記第１の実施形態と同じ効果を発揮することができる。
【００８６】
−半導体基板上の構造ー
次に、強誘電体メモリのメモリセルアレイの半導体基板上の構造について説明する。図１１は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図１２は、図１１のXII-XII 線における断面図である。
【００８７】
本実施形態の特徴は、第１の実施形態の構造に比べ、セルプレート線ＰＬを共有する２つのメモリセルにおいて、その間に介設されるリセットトランジスタＱＲの拡散層を両側のメモリセルトランジスタＱの各ソース領域と共有化している点である。その結果、第１の実施形態に比べて、メモリセルアレイの占有面積を大幅に低減することができる。一方、ワード線方向リセットトランジスタＱＲＳは必要となるが、図１１に示されているように、ワード線方向リセットトランジスタＱＲＳは、リセット制御信号線ＲＣをビット線ＢＬ同士の間隙内で片側に分岐させた突出部を設けるだけで形成できるので、ワード線方向リセットトランジスタＱＲＳを設けたことによる占有面積の変化はほとんどない。
【００８８】
また、リセットトランジスタＱＲのゲートであるリセット制御信号線ＲＣをできるだけＬＯＣＯＳ分離絶縁膜上に形成しているので、リセット制御信号線ＲＣの負荷を小さくしておくことができ、よって、各リセットトランジスタＱＲ，ＱＲＳの動作速度を高めることができる。
【００８９】
（第５の実施形態）
−回路構成および動作方式−
図１３は、本発明の第５の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。同図に示されるように、本実施形態の強誘電体メモリにおけるメモリセルアレイは、図１０に示す第４の実施形態の強誘電体メモリにおけるメモリセルアレイの構成と基本的には同じである。つまり、第１の実施形態の構成に加えて、相隣接するメモリセル間のリセットトランジスタＱＲをも共有化するとともに、ワード線方向リセットトランジスタＱＲＳを設けている。ただし、本実施形態においては、第４の実施形態とは異なり、リセット電圧供給線ＲＳがリセットトランジスタＱＲとワード線方向リセットトランジスタＱＲＳとを直列に接続する経路によって構成されている。このワード線方向リセットトランジスタＱＲＳの動作がリセット制御信号線ＲＣの信号によって制御される点は、第４の実施形態と同様である。
【００９０】
また、本実施形態の強誘電体メモリの動作方式は、図４（ａ），（ｂ）に示す第１の実施形態の強誘電体メモリの動作方式と基本的には同じといえる。よって、本実施形態により、回路の動作上は上記第１の実施形態と同じ効果を発揮することができる。
【００９１】
−半導体基板上の構造ー
次に、強誘電体メモリのメモリセルアレイの半導体基板上の構造について説明する。図１４は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図１５は、図１４のXV-XV 線における断面図である。
【００９２】
本実施形態は、第４の実施形態と同じ特徴点として、第１の実施形態の構造に比べ、セルプレート線ＰＬを共有するメモリセル間のリセットトランジスタＱＲの拡散層を両側のメモリセルトランジスタＱの各ソース領域と共有化している。その結果、第１の実施形態に比べて、メモリセルアレイの占有面積を大幅に低減することができる。一方、ワード線方向リセットトランジスタＱＲＳは必要となるが、図１４に示されているように、ワード線方向リセットトランジスタＱＲＳは、リセット制御信号線ＲＣをビット線ＢＬ同士の間隙内で交互に異なる方向に分岐させた突出部を設けるだけで形成できるので、ワード線方向リセットトランジスタＱＲＳを設けたことによる占有面積の変化はほとんどない。
【００９３】
ここで、本実施形態のメモリセルアレイにおける各メモリセルは、第４の実施形態とは異なり、互いに同じ平面形状を有している。その結果、本実施形態によると、第４の実施形態よりも製造加工の際の各部の形状のばらつきを少なくすることができる。
【００９４】
（第６の実施形態）
−回路構成および動作方式−
本実施形態の回路構成を示す電位回路図の図示は省略するが、後述する図１６に平面構造からわかるように、上記第４，第５の実施形態におけるリセットトランジスタＱＲ，ワード線方向リセットトランジスタＱＲＳを直線的に設けたものに相当する。また、本実施形態の強誘電体メモリの動作方式は、図４（ａ），（ｂ）に示す第１の実施形態の強誘電体メモリの動作方式と基本的には同じといえる。よって、本実施形態により、回路の動作上は上記第１の実施形態と同じ効果を発揮することができる。
【００９５】
−半導体基板上の構造ー
次に、強誘電体メモリのメモリセルアレイの半導体基板上の構造について説明する。図１６は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図１７は、図１６のXVII-XVII 線における断面図である。
【００９６】
本実施形態は、基本的には第４，第５の実施形態と同様に、セルプレート線ＰＬを共有するメモリセル間のリセットトランジスタＱＲの拡散層を両側のメモリセルトランジスタＱの各ソース領域と共有化している。その結果、第１の実施形態に比べて、メモリセルアレイの占有面積を大幅に低減することができる。
【００９７】
ここで、本実施形態においては、ワード線方向リセットトランジスタＱＲＳは、第４，第５の実施形態とは異なり、リセット制御信号線ＲＣをビット線ＢＬ同士の間隙内で両方向に分岐させた突出部を設けて形成されている。そして、ワード線方向リセットトランジスタＱＲＳを設けたことによる占有面積の変化はほとんどない。
【００９８】
本実施形態によると、上記第４，第５の実施形態に比べて、リセット制御信号線に沿って、リセット電圧供給線ＲＳを構成する拡散層を直線的に形成しているため、リセット電圧供給線ＲＳの抵抗を低減することができる。
【００９９】
ただし、リセットトランジスタＱＲのゲートであるリセット制御信号線ＲＣはほとんど拡散領域の上に形成されているので、リセット制御信号線ＲＣの負荷は第４，第６の実施形態に比べると大きくなる。
【０１００】
（第７の実施形態）
−回路構成および動作方式−
図１８は、本発明の第７の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。同図に示されるように、本実施形態の強誘電体メモリにおけるメモリセルアレイは、図１に示す第１の実施形態の強誘電体メモリにおけるメモリセルアレイの構成において、相補ビット線ＢＬ，／ＢＬを設け、相隣接する２つのメモリセルごとに、ビット線ＢＬとビット線／ＢＬとに交互に接続関係を変化させ、いわば千鳥状に配置したものである。そして、図示しないが、相補ビット線ＢＬ，／ＢＬの間にセンスアンプが配置されている。また、リセットトランジスタＱＲは、すべてビット線ＢＬ，／ＢＬ同士の間隙内に配置するようにしている。
【０１０１】
本実施形態のメモリセルアレイは、上記第１〜第６の実施形態が２Ｔ２Ｃ型メモリセル構造又は１Ｔ１Ｃ型メモリセル構造に適用可能な構造となっていて、特に、高い信頼性を維持するためには２Ｔ２Ｃ型メモリセル構造が好ましい構成であったのに対し、１Ｔ１Ｃ型メモリセル構造となっている。
【０１０２】
したがって、本実施形態によると、ノイズによる誤動作の少ないセンス動作マージンが大きい折り返しビット線構成にすることができ、高い信頼性を発揮することができる。よって、高い信頼性を維持しつつ、より高集積化に適した構成となっている。
【０１０３】
−半導体基板上の構造ー
次に、強誘電体メモリのメモリセルアレイの半導体基板上の構造について説明する。図１９は、本実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出し、かつ、層間絶縁膜を透明体としたときの上面図である。図２０は、図１９のXX-XX 線における断面図である。
【０１０４】
本実施形態においては、上記第１〜第６の実施形態のレイアウトを採ることができるが、ここでは、第５の実施形態のレイアウトを採用した場合を代表的に示している。したがって、半導体基板上の効果としては、上記第１〜第６の実施形態のそれぞれと同様の効果を発揮することができる。
【０１０５】
本実施形態においては、図１９に示すように、奇数本目のビット線と偶数本目のビット線とでワード線によって選択されるグループを分ける用に構成しているが、本発明は、かかる実施形態に限定されるものではなく、例えば、連続する２本のビット線（例えば／ＢＬ０とＢＬ１）が同じワード線によって選択されるようにグループ分けを行なうことも考えられる。
【０１０６】
【発明の効果】
本発明の強誘電体メモリ装置によれば、強誘電体キャパシタの第１の電極と第２の電極との電位を等しくするためのリセット電圧供給線とリセットトランジスタとを設けたので、高速動作が可能で消費電力の小さい強誘電体メモリ装置の提供を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【図２】第１の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図３】図２のIII-III 線における断面図である。
【図４】（ａ），（ｂ）は、本発明の各実施形態に適用されるデータの読み出し時における動作の具体例をそれぞれ示すタイミングチャート図である。
【図５】第２の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図６】図５のVI-VI 線における断面図である。
【図７】本発明の第３の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【図８】第３の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図９】図８のIX-IX 線における断面図である。
【図１０】本発明の第４の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【図１１】第４の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図１２】図１１のXII-XII 線における断面図である。
【図１３】本発明の第５の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【図１４】第５の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図１５】図１４のXV-XV 線における断面図である。
【図１６】本発明の第６の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図１７】図１６のXVII-XVII 線における断面図である。
【図１８】本発明の第７の実施形態の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【図１９】第７の実施形態の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図２０】図１９のXX-XX 線における断面図である。
【図２１】従来の強誘電体メモリにおけるメモリセルアレイの回路上の構成を示す電気回路図である。
【図２２】従来の強誘電体メモリにおけるメモリセルアレイの半導体基板上の構造のみを抜き出して示す上面図である。
【図２３】図２２のXXIII-XXIII 線における断面図である。
【図２４】一般的な強誘電体キャパシタＣの残留分極特性を示す図である。
【符号の説明】
１０    半導体基板
１１    層間絶縁膜
ＷＬ    ワード線
ＰＬ    セルプレート線
ＢＬ，／ＢＬ  ビット線
Ｃ      強誘電体キャパシタ
Ｑ    メモリセルトランジスタ
ＱＲ  リセットトランジスタ
ＱＲＳ  リセットトランジスタ
ＲＣ  リセット制御信号線
ＲＳ  リセット電圧供給線
ＴＥ  上部電極（第２の電極）
ＢＥ  下部電極（第１の電極）
ＣＳ  コンタクト
ＣＷ  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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