(57)【特許請求の範囲】
【請求項１】
相補ビットライン対からデータ入出力ラインと相補データ入出力ラインとからなる相補データ入出力ライン対に伝達されたメモリセルデータを感知増幅する電流センスアンプにおいて、
前記相補データ入出力ライン対のそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、前記相補データ入出力ライン対間の電流差を感知増幅する一対のセンシングトランジスタと、
前記一対のセンシングトランジスタの各ドレインに一端が連結される一対のロード抵抗と、
前記一対のロード抵抗の各両端にそのソースとドレインとが並列に連結され、そのゲートにビットラインセンシング信号が供給される一対の付加トランジスタと、
前記一対のロード抵抗の共通接続された他端にドレインが連結され、ソースが接地に連結され、ゲートにセンシングイネーブル信号が供給されるスイッチングトランジスタとを備え、
前記ビットラインセンシング信号は、ビットラインセンスアンプの活性化時に発生され、前記相補データ入出力ライン対の電圧差が所定の大きさになるまでの期間だけパルス信号として出力され、前記一対の付加トランジスタのドレイン・ソース間に電流経路を形成し、
前記スイッチングトランジスタは、前記センシングイネーブル信号に応答して、前記相補データ入出力ライン対を流れる電流を接地に流すことを特徴とする電流センスアンプ。
【請求項２】
前記一対のロード抵抗は、それぞれダイオード接続されたトランジスタであることを特徴とする請求項１に記載の電流センスアンプ。
【請求項３】
相補ビットライン対からデータ入出力ラインと相補データ入出力ラインとからなる相補データ入出力ライン対に伝達されたメモリセルデータを感知増幅する電流センスアンプにおいて、
前記相補データ入出力ライン対のそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、前記相補データ入出力ライン対間の電流差を感知増幅する一対のセンシングトランジスタと、
前記一対のセンシングトランジスタの各ドレインに一端が連結される一対のロード抵抗と、
前記一対のロード抵抗の各両端にソースとドレインとが並列に連結される一対の付加トランジスタと、
前記付加トランジスタのドレインとゲートとにそのドレインとソースとが並列に連結され、そのゲートに第１ビットラインセンシング信号が供給される一対の第１トランジスタと、
前記付加トランジスタのゲートにそのドレイン連結され、そのソースが接地に連結され、そのゲートに前記第１ビットラインセンシング信号の反転信号である第２ビットラインセンシング信号が供給される一対の第２トランジスタと、
前記一対のロード抵抗の共通接続された他端にドレインが連結され、ソースが接地に連結され、ゲートにセンシングイネーブル信号が供給されるスイッチングトランジスタとを備え、
前記第１及び第２ビットラインセンシング信号は、ビットラインセンスアンプの活性化時に発生され、前記相補データ入出力ライン対の電圧差が所定の大きさになるまでの期間だけパルス信号として出力され、前記一対の付加トランジスタのドレイン・ソース間の電流経路を形成し、
前記スイッチングトランジスタは、前記センシングイネーブル信号に応答して、前記相補データ入出力ライン対を流れる電流を接地に流すことを特徴とする電流センスアンプ。
【請求項４】
前記一対のロード抵抗は、それぞれダイオード接続されたトランジスタであることを特徴とする請求項３に記載の電流センスアンプ。
【請求項５】
複数個のメモリセルが配列される多数のメモリバンクと、
前記メモリセルのビットライン及び相補ビットラインのデータを感知増幅するビットラインセンスアンプと、
前記ビットラインセンスアンプの出力を選択してデータ入出力ライン及び相補データ入出力ラインに伝送するコラム選択回路と、
前記データ入出力ライン及び前記相補データ入出力ラインの電圧レベルによって前記データ入出力ライン及び前記相補データ入出力ラインに電流を供給するロードトランジスタ部と、
前記データ入出力ラインと前記相補データ入出力ラインとからなる相補データ入出力ライン対の電流差を感知増幅する電流センスアンプとを備え、
前記電流センスアンプは、
前記相補データ入出力ライン対のそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、前記相補データ入出力ライン対間の電流差を感知増幅する一対のセンシングトランジスタと、
前記一対のセンシングトランジスタの各ドレインに一端が連結される一対のロード抵抗と、
前記一対のロード抵抗の各両端にそのソースとドレインとが並列に連結され、そのゲートにビットラインセンシング信号が供給される一対の付加トランジスタと、
前記一対のロード抵抗の共通接続された他端にドレインが連結され、ソースが接地に連結され、ゲートにセンシングイネーブル信号が供給されるスイッチングトランジスタとを備え、
前記ビットラインセンシング信号は、ビットラインセンスアンプの活性化時に発生され、前記相補データ入出力ライン対の電圧差が所定の大きさになるまでの期間だけパルス信号として出力され、前記一対の付加トランジスタのドレイン・ソース間に電流経路を形成し、
前記スイッチングトランジスタは、前記センシングイネーブル信号に応答して、前記相補データ入出力ライン対を流れる電流を接地に流すことを特徴とする半導体メモリ装置。
【請求項６】
複数個のメモリセルが配列される多数のメモリバンクと、
前記メモリセルのビットライン及び相補ビットラインのデータを感知増幅するビットラインセンスアンプと、
前記ビットラインセンスアンプの出力を選択してデータ入出力ライン及び相補データ入出力ラインに伝送するコラム選択回路と、
前記データ入出力ライン及び前記相補データ入出力ラインの電圧レベルによって前記データ入出力ライン及び前記相補データ入出力ラインに電流を供給するロードトランジスタ部と、
前記データ入出力ラインと前記相補データ入出力ラインとからなる相補データ入出力ライン対の電流差を感知増幅する電流センスアンプとを備え、
前記電流センスアンプは、
前記相補データ入出力ライン対のそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、前記相補データ入出力ライン対間の電流差を感知増幅する一対のセンシングトランジスタと、
前記一対のセンシングトランジスタの各ドレインに一端が連結される一対のロード抵抗と、
前記一対のロード抵抗の各両端にソースとドレインとが並列に連結される一対の付加トランジスタと、
前記付加トランジスタのドレインとゲートとにそのドレインとソースとが並列に連結され、そのゲートに第１ビットラインセンシング信号が供給される一対の第１トランジスタと、
前記付加トランジスタのゲートにそのドレイン連結され、そのソースが接地に連結され、そのゲートに前記第１ビットラインセンシング信号の反転信号である第２ビットラインセンシング信号が供給される一対の第２トランジスタと、
前記一対のロード抵抗の共通接続された他端にドレインが連結され、ソースが接地に連結され、ゲートにセンシングイネーブル信号が供給されるスイッチングトランジスタとを備え、
前記第１及び第２ビットラインセンシング信号は、ビットラインセンスアンプの活性化時に発生され、前記相補データ入出力ライン対の電圧差が所定の大きさになるまでの期間だけパルス信号として出力され、前記一対の付加トランジスタのドレイン・ソース間の電流経路を形成し、
前記スイッチングトランジスタは、前記センシングイネーブル信号に応答して、前記相補データ入出力ライン対を流れる電流を接地に流すことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にデータ入出力ラインに連結された電流センスアンプの利得を調節可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は複数のメモリセルを備え、これらメモリセルにデータを貯蔵したり、貯蔵されたデータを読出す動作を行う。メモリセルのデータはビットラインを介してビットラインセンスアンプに伝送され、その電圧レベルが感知増幅される。
【０００３】
通常、ラス(/RAS)アクティブ命令によって１本のワードラインがイネーブルされると、これに連結された全てのメモリセルのデータが該当ビットラインに伝送される。イネーブルされたワードラインに連結されたメモリセルのデータはビットラインにチャージシェアリングされつつビットラインの電圧レベルを徐々に上昇/下降させる。これらビットラインに各々隣接したメモリセルのビットラインはいわゆる“相補ビットライン”と称されるが、相補ビットラインは初期ビットライン電圧としてプリチャージングされた電圧レベルを保つ。
【０００４】
したがって、ビットラインと相補ビットラインとは所定の電圧差を有してビットラインセンスアンプに連結され、ビットラインセンスアンプの動作によってその電圧差はさらに大きくなる。ビットラインセンスアンプの出力ライン、すなわちビットラインはカス(/CAS)アクティブ命令により活性化されるコラム選択回路によって選択され、データ入出力ラインと連結される。ここで、ラス(/RAS)アクティブ命令とカス(/CAS)アクティブ命令との間の時間をtRCD(/RAS to /CAS delay time)と称する。
データ入出力ラインに伝送されたビットラインセンスアンプの出力はデータラインセンスアンプ、例えば、電流センスアンプによって再び感知増幅された後、出力バッファを介してパッドに出力される。
【０００５】
図６はこのような従来の半導体メモリ装置の一部を示す図である。これを参照すれば、ビットラインセンスアンプ１１０によってセンシングされたビットラインBLと相補ビットライン/BLのデータはコラム選択信号CSLに応答してデータ入出力ライン対DIO、/DIOに各々伝送される。データ入出力ライン対DIO、/DIOは入出力MUX部１４０を介して電流センスアンプ１５０に連結される。電流センスアンプ１５０はデータラインセンスアンプの一種であって、データ入出力ライン対DIO、/DIOの電流を感知増幅してデータ入出力ライン対の電圧レベルを決定する。入出力MUX部１４０は電流センスアンプ１５０が２以上のメモリブロックに共有される場合、電流センスアンプ１５０を何れのメモリブロックに連結させるかを決定する。
【０００６】
データ入出力ライン対DIO、/DIOには電流源であるロードトランジスタ部１３０によって所定の電流i１、i２が各々供給される。例えば、ビットラインセンスアンプ１１０の動作結果、ビットラインBLの電圧レベルが論理ハイであり、相補ビットライン/BLの電圧レベルは論理ローである場合、ローディング信号LOADに応答して第１ロードトランジスタ１３１を介して流れる電流は第２ロードトランジスタ１３２のそれよりも小さい。なぜなら、第１ロードトランジスタ１３１のドレイン・ソース間電圧Vdsが第２ロードトランジスタ１３２のVdsより小さいために第１ロードトランジスタ１３１のドレイン・ソース間電圧Idsが第２ロードトランジスタ１３２のIdsより小さいからである。第１ロードトランジスタ１３１を介して流れる電流と第２ロードトランジスタ１３２を介して流れる電流とは、データ入出力ラインDIOと相補データ入出力ライン/DIOとに各々流れることになる。
【０００７】
図７は図６の電流センスアンプを具体的に示す回路図である。これを参照すれば、電流センスアンプ１５０はセンシングトランジスタ２０１、２０２とロード抵抗２０３、２０４及びスイッチングトランジスタ２０５を具備する。センシングトランジスタ２０１、２０２は同じ電気的特性を有し、ソースはデータ入出力ラインDIO、/DIOに各々連結され、そのゲートとドレインとは互いに交差接続されている。そして、それぞれのドレインは電流センスアンプ１５０の出力V１、V２となる。ロード抵抗２０３、２０４はダイオード接続されたトランジスタで構成され、同じ電気的特性、特に同じ抵抗値を有する。スイッチングトランジスタ２０５はセンシングイネーブル信号PIOSEの活性化に応答して、前述した図６のロードトランジスタ１３１、１３２によって供給される一定量の電流を接地に流す電流経路を提供する。
【０００８】
このような電流センスアンプ１５０の動作は次の通りである。まず、スイッチングトランジスタ２０５はセンシングイネーブル信号に応答してターンオンされた状態である。第１ロードトランジスタ１３１と第２ロードトランジスタ１３２とによって流れるデータ入出力ラインDIOの電流i１と相補データ入出力ライン/DIOの電流i２とは前述したようにビットラインセンスアンプの動作結果のビットラインBLと相補ビットライン/BLの電圧差によって相異なる。データ入出力ラインDIOの電流i１が相補データ入出力ライン/DIOの電流i２より小さい場合、第１出力電圧V１は下降し、第２出力電圧V２は上昇する。これはローディング抵抗２０３、２０４にかかる電圧値となり、電流センスアンプ１５０のセンシング結果となる。次いで、電流センスアンプ１５０の第１出力電圧V１と第２出力電圧V２とはラッチ型センスアンプに伝送され、その電圧レベルがラッチされることになる。
【０００９】
【発明が解決しようとする課題】
ところが、このような電流センスアンプ１５０は、tRCDの間にビットラインセンスアンプによってビットラインと相補ビットラインとの電圧差がある程度大きくなった後、その動作上安定化される。すなわち、図８に示すように、t２時間のビットラインと相補ビットラインとの電圧差が電流センスアンプ１５０のセンシングマージンのために適切である。もし、ビットラインと相補ビットラインとの電圧差がtRCDの間に大きくならない状態、すなわち、図８のt１時間で電流センスアンプ１５０が動作すると、電流センスアンプ１５０はデータ入出力ラインDIOと相補データライン/DIOとの電流差を感知増幅するのに長時間かかる。また、第１及び第２出力電圧V１、V２の差も小さくてラッチ型センスアンプの誤動作を誘発する恐れがある。
【００１０】
したがって、tRCDの間にビットラインと相補ビットラインとの電圧差が小さくても電流センスアンプの利得を調整してこの電圧差を安定的に感知増幅しうる半導体メモリ装置が必要とされる。
本発明の目的は、ビットラインと相補ビットラインとの電圧差が小さくてもこれを感知増幅しうる電流センスアンプを有する半導体メモリ装置を提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、複数のメモリセルが配列される多数のメモリバンクと、メモリセルのビットライン及び相補ビットラインのデータを感知増幅するビットラインセンスアンプと、ビットラインセンスアンプの出力を選択してデータ入出力ライン及び相補データ入出力ラインに伝送するコラム選択回路と、データ入出力ライン及び相補データ入出力ラインの電圧レベルによってデータ入出力ライン及び相補データ入出力ラインに電流を供給するロードトランジスタ部と、データ入出力ライン及び相補データ入出力ラインの電流差を感知増幅する電流センスアンプを具備する。
【００１２】
前記電流センスアンプは、データ入出力ラインと相補データ入出力ラインのそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、データ入出力ラインと相補データ入出力ラインとの電流差を感知増幅するセンシングトランジスタと、センシングトランジスタのドレインに各々連結されるロード抵抗と、ロード抵抗の両端に並列に連結され、センシング信号に応答して電流経路を形成する付加抵抗と、センシングイネーブル信号に応答してデータ入出力ラインと相補データ入出力ラインとの電流を接地に流すスイッチングトランジスタを具備する。
【００１３】
他の形態の電流センスアンプは、データ入出力ラインと相補データ入出力ラインのそれぞれにそのソースが連結され、そのゲートとドレインとが互いに交差接続され、データ入出力ラインと相補データ入出力ラインとの電流差を感知増幅するセンシングトランジスタと、センシングトランジスタのドレインに各々連結されるロード抵抗と、センシングトランジスタのドレインと接地との間に各々連結され、第１センシング信号及び第２センシング信号に応答する利得制御部と、ロード抵抗の両端に並列に連結され、利得制御部の出力に応答して電流経路を形成する付加抵抗と、センシングイネーブル信号に応答してデータ入出力ラインと相補データ入出力ラインの電流を接地に流すスイッチングトランジスタとを具備する。
【００１４】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に基づいて本発明の望ましい実施の形態を説明することによって、本発明を詳しく説明する。各図面において、同じ部材番号は同じ部材であることを示す。
【００１５】
図１は本発明の第１の実施の形態に係る電流センスアンプ４００を示す図面である。これを参照すれば、電流センスアンプ４００は図７の電流センスアンプ１５０とは異なって、第１ロード抵抗４０３の両端に第１付加抵抗４０５を、そして第２ロード抵抗４０４の両端に第２付加抵抗４０６をさらに具備する。第１及び第２付加抵抗４０５、４０６はセンシング信号SE１に応答するNMOSトランジスタで構成される。センシング信号SE１はビットラインセンスアンプの活性化時に、論理ハイレベルに活性化されて所定のパルス幅を有する信号である。
【００１６】
第１及び第２付加抵抗４０５、４０６は第１出力電圧V１と第２出力電圧V２のレベルによってその抵抗値が変化する。例えば、前述した第１出力電圧V１が下降し、第２出力電圧V２が上昇する場合に、低い第１出力電圧V１により第１付加抵抗４０５のVdsは小さくなり、高い第２出力電圧V２により第２付加抵抗４０６のVdsは大きくなる。図２に示すように、NMOSトランジスタの電気的特性は線形領域と飽和領域との境界でVdsが高くなると、ドレイン・ソース間の抵抗値rdsは大きくなり、Vdsが低くなるとrdsは小さくなる。したがって、低い第１出力電圧V１により第１付加抵抗４０５の抵抗値は小さくなり、高い第２出力電圧V２により第２付加抵抗４０６の抵抗値は大きくなる。
【００１７】
したがって、低い第１出力電圧V１は、第１ロード抵抗４０３と小さな抵抗値の第１付加抵抗４０５の並列接続関係によってその抵抗値がさらに低くなる。高い第２出力電圧V２は、第２ロード抵抗４０４と大きな抵抗値の第２付加抵抗４０６との並列関係によりその抵抗値がさらに高くなる。したがって、電流センスアンプ４００はその利得がさらに大きくなる。
【００１８】
本実施の形態の電流センスアンプ４００は、ビットラインセンスアンプが活性化される時、センシング信号ＳＥ１に応答する付加抵抗４０５、４０６を介する電流経路をさらに有する。これはビットラインセンスアンプによりビットラインと相補ビットラインとの電圧差がある程度大きくならない状態でも、付加抵抗４０５、４０６を介する電流経路によって電流センスアンプの利得が大きくなるということを意味する。したがって、電流センスアンプ４００は、たとえビットラインと相補ビットラインとの電圧差がある程度大きくならない状態でもその電圧差を感知増幅しうることを意味する。
【００１９】
図３は本発明の他の実施の形態に係る電流センスアンプ６００を示す図である。これを参照すれば、電流センスアンプ６００はセンシングトランジスタ６０１、６０２と、ロード抵抗６０３、６０４と、スイッチングトランジスタ６１３とを具備するという点で図７の電流センスアンプ１５０と同一である。但し、利得制御部６０５、６０９と付加抵抗６０８、６１２とをさらに具備するという点では異なる。
【００２０】
第１利得制御部６０５は第１制御トランジスタ６０６と第２制御トランジスタ６０７とを含む。第１制御トランジスタ６０６は第１センシング信号ＳＥ２に応答し、第２制御トランジスタ６０７は第２センシング信号ＳＥ３に応答して、第１付加抵抗６０８の抵抗値を調節する。第１センシング信号ＳＥ２はビットラインセンスアンプの活性化時に、論理ハイレベルに活性化されて所定のパルス幅を有する。第２センシング信号ＳＥ３は第１センシング信号の反転信号であって、第１センシング信号ＳＥ２が論理ハイレベルのパルス信号であるとき、第２センシング信号ＳＥ３は論理ローレベルのパルス信号である。
【００２１】
論理ハイレベルの第１センシング信号ＳＥ２に応答して第１制御トランジスタ６０６がターンオンされ、論理ローレベルの第２センシング信号ＳＥ３に応答して第２制御トランジスタ６０７がターンオフされる。ターンオンされた第１制御トランジスタ６０６は第１付加抵抗６０８を第１ロード抵抗６０３と同一のダイオード接続型トランジスタとして形成する。
【００２２】
次いで、電流センスアンプ６００はビットラインセンスアンプが活性化される時、ロード抵抗６０３と第１センシング信号ＳＥ２に応答した付加抵抗６０８とを介する２つの電流経路を有するが、この時、付加抵抗６０８を流れる電流は第１の実施の形態における図１の付加抵抗４０５を流れる電流に比べて小さい。これにより、電流センスアンプ６００でスイッチングトランジスタ６１３を流れる全体電流量は図１のスイッチングトランジスタ４０７を流れる全体電流量より小さい。したがって、電流センスアンプ６００はより大きな利得を有することになって、ビットラインセンスアンプによりビットラインと相補ビットラインとの電圧差がある程度大きくならない状態でもビットラインと相補ビットラインとの電圧差を感知増幅しうる。
【００２３】
図４は図１及び図３のセンシング信号ＳＥ１、ＳＥ２が発生するタイミングを概略的に示す図である。これを参照すれば、ラス信号/RASのローレベルへの活性化とカス信号/CASのローレベルへの活性化後に、所定のバンク選択パルス信号が一定のパルス幅で発生する。このパルス幅はビットラインと相補ビットラインとがビットラインセンスアンプの動作によって完全には行われない区間、例えば図８のt１区間に該当する。選択されたバンクの読出し信号が論理ハイレベルに活性化されると所定のパルス幅、すなわちバンク選択パルス信号のパルス幅に該当するセンシング信号ＳＥ１、ＳＥ２が発生する。特に、センシング信号ＳＥ１、ＳＥ２は図５に示すセンシング信号発生回路によって発生する。
【００２４】
図５のセンシング信号発生回路８００は多数のバンクに共有される電流センスアンプを前提とする。Aバンク選択パルス信号とAバンク読出し信号とに応答する２-入力ANDゲート８０１の出力、Bバンク選択パルス信号とBバンク読出し信号とに応答する２-入力ANDゲート８０２の出力及びCバンク選択パルス信号とCバンク読出し信号とに応答する２-入力ANDゲート８０３の出力が３-入力ORゲート８０４に入力される。すなわち、各バンクに関する選択信号と読出し信号に対して生じる３-入力ORゲート８０４の出力がセンシング信号ＳＥ１又はＳＥ２となる。センシング信号ＳＥ１は図１のセンシング信号となり、センシング信号ＳＥ２は図３の第１センシング信号となる。
【００２５】
【発明の効果】
以上説明したように、本発明の電流センスアンプによれば、ビットラインセンスアンプの動作によりビットラインと相補ビットラインとの電圧差が完全に広がっていない区間でも、電流利得を調節してビットラインと相補ビットラインとの電圧差を感知増幅しうる。
本発明は図面に示された実施の形態に基づいて説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能であることを理解しうる。したがって、本発明の真の保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電流センスアンプを示す図である。
【図２】トランジスタの一般の電気的特性を示す図である。
【図３】本発明の第２の実施の形態に係る電流センスアンプを示す図である。
【図４】図１及び図３のセンシング信号が発生するタイミング図である。
【図５】図４のセンシング信号を発生させるセンシング信号発生回路を示す図である。
【図６】従来の電流センスアンプを含む半導体メモリ装置の一部を示す図である。
【図７】図６の電流センスアンプを示す図である。
【図８】図６のビットラインセンスアンプを示す動作波形図である。
【符号の説明】
４００    電流センスアンプ
４０３    第１ロード抵抗
４０４    第２ロード抵抗
４０５    第１付加抵抗
４０６    第２付加抵抗
【図１】
0003903460.tif 000002
【図２】
0003903460.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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