(57)【特許請求の範囲】
【請求項１】
少なくとも一部のコマンドの入力、及びデータ書き込みと読み出しが外部クロックに同期して行われる半導体記憶装置において、
外部クロックからカラム動作同期用及びカラムアドレスラッチ用の互いにパルス幅が異なる第１，第２のパルス信号を生成する第１，第２のパルスジェネレータと、
前記第１のパルスジェネレータで生成された第１のパルス信号に基づいて、チップ内部のカラム系回路の動作を同期させるリード用の第３のパルス信号を生成する第３のパルスジェネレータと、
前記第１のパルスジェネレータで生成された第１のパルス信号に基づいて、チップ内部のカラム系回路の動作を同期させるライト用の第４のパルス信号を生成する第４のパルスジェネレータと、
リード時に前記第３のパルスジェネレータから出力されるリード用の第３のパルス信号が転送される第１の信号線と、
ライト時に前記第４のパルスジェネレータから出力されるライト用の第４のパルス信号が転送される第２の信号線と、
前記第２のパルスジェネレータで生成された第２のパルス信号に基づいて、カラムアドレスラッチ用の第５のパルス信号を生成する第５のパルスジェネレータと、
入力されたアドレス情報を取り込むアドレス入力バッファと、
前記アドレス入力バッファから転送されたアドレス情報をラッチするアドレスラッチを備え、リード時には前記アドレスラッチにラッチしたリードアドレス情報をコアバスに転送し、前記第２のパルスジェネレータから出力される第２のパルス信号に応答してカウントアップされ、ライト時には前記アドレス入力バッファから転送されたライトアドレス情報をラッチして前記コアバスに転送し、前記第５のパルスジェネレータから出力される第５のパルス信号に応答してカウントアップされるカラムアドレスカウンタと、
前記アドレス入力バッファから前記アドレスラッチへのカラムアドレスの転送を制御する入力カラムアドレスラッチコントローラと、
前記アドレスラッチのラッチを解除する入力ライトアドレスラッチコントローラとを具備し、
リードバースト動作へのライトでの割り込み時に、前記入力ライトアドレスラッチコントローラにより前記アドレスラッチのラッチを解除して前記アドレス入力バッファのライトアドレス情報を前記カラムアドレスカウンタ内のアドレスラッチへ転送し、前記コアバスのアドレスを確定することを特徴とする半導体記憶装置。
【請求項２】
前記入力ライトアドレスラッチコントローラは、ライトコマンド入力時にのみ、カラムアドレス取り込みパルスと同時に、コアバスアドレスラッチマスクパルスを活性化して前記第２，第５のパルス信号をマスクし、前記アドレス入力バッファに取り込んだアドレス情報をコアバスへ出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記入力ライトアドレスラッチコントローラと前記入力カラムアドレスラッチコントローラのロジック構成は実質的に同様であり、同じタイミングで活性化されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第３のパルスジェネレータと前記第１の信号線間に設けられる第１の転送ゲートと、
前記第４のパルスジェネレータと前記第２の信号線間に設けられる第２の転送ゲートと、
前記第１，第２の転送ゲートをそれぞれ制御するカラムパルス転送コントローラと、
前記アドレス入力バッファと前記アドレスラッチ間に設けられ、アドレス情報の転送を制御する第３の転送ゲートと、
前記第３の転送ゲートにカラムアドレスの取り込みのための第６のパルス信号を供給して制御する入力カラムアドレスラッチコントローラとを更に具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第２のパルスジェネレータから出力される第２のパルス信号によってバースト長に対応する回数だけカウントアップされ、バーストオペレーション活性化信号を活性化して前記カラムパルス転送コントローラに供給するバースト長カウンタを更に具備することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のパルスジェネレータから出力される第１のパルス信号を遅延して前記第３，第４のパルスジェネレータに供給する第１の遅延回路と、前記第２のパルスジェネレータから出力される第２のパルス信号を遅延して前記第５のパルスジェネレータに供給する第２の遅延回路とを更に具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記入力ライトアドレスラッチコントローラから出力されるコアバスアドレスラッチマスクパルスに基づいて前記アドレスラッチに供給される第２，第５のパルス信号をマスクし、前記アドレスラッチのラッチを解除するための論理回路を更に具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第１のパルスジェネレータと前記第１の信号線との間に設けられ、前記カラムパルス転送コントローラで制御される第４の転送ゲートと、前記第２のパルスジェネレータと前記論理回路との間に設けられ、前記カラムパルス転送コントローラで制御される第５の転送ゲートと、前記第５のパルスジェネレータと前記論理回路との間に設けられ、前記カラムパルス転送コントローラで制御される第６の転送ゲートとを更に具備することを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、例えばシンクロナスＤＲＡＭ等のように、コマンドの入力、データの書き込みあるいは読み出しを、外部クロックと同期させる半導体記憶装置に関する。
【０００２】
【従来の技術】
コマンドの入力、データの書き込みあるいは読み出しを、外部クロックと同期させる半導体記憶装置の場合、回路内部の動作が、外部クロックをトリガとしてチップ内部で発生したいくつかの基本パルスと同期している。このような半導体記憶装置にあっては、読み出しコマンドの入力からデータの出力までのアクセスタイムは、外部同期クロックの数で定義される。例えば、シンクロナスＤＲＡＭ等では、ＣＡＳレーテンシィ（ＣＬ）と呼ばれるもので、スペック上重要な値となる。チップ内部のカラム系回路の動作が同期するカラム動作同期パルスは、この値を満たすタイミングで生成される。また、通常、このカラム動作同期パルスのタイミングは、上記ＣＬにより一義的に決まり、カラムコマンドがリードの場合でもライトの場合でも同一のパルスが用いられる。なぜなら、リードとライトのカラム動作周期パルスが同一である方が、このパルスの制御を簡単化できるという利点があるからである。
【０００３】
図５乃至図７はそれぞれ、上述したような従来の半導体記憶装置について説明するためのもので、図５はシンクロナスＤＲＡＭにおけるカラム系基本パルスの制御に関係する回路部を抽出して示すブロック図、図６は上記図５に示した回路における入力カラムアドレスラッチコントローラの構成例を示す回路図、及び図７は上記図５に示した回路におけるカラムパルス転送コントローラの構成例を示す回路図である。
【０００４】
図５に示す如く、シンクロナスＤＲＡＭにおけるカラム系基本パルスの制御に関係する回路は、外部クロック入力バッファ１１、パルスジェネレータ１２−１，１２−２，１３−１，１３−２、遅延回路１４−１，１４−２、ＣＡＳ入力バッファ１５、ＲＡＳ入力バッファ１６、ＣＳ入力バッファ１７、デコーダ１８、デコーダ及びラッチ回路１９、ＷＥ入力バッファ２０、入力カラムアドレスラッチコントローラ２１、アドレス入力バッファ２２−１，２２−２（ＡＤＤ１，ＡＤＤ２）、アドレスラッチ２３−１，２３−２、コアバス２４−１，２４−２（アドレスＫ１，Ｋ２）、バースト長カウンタ２５、カラムパルス転送コントローラ２６、カラム用バンクコントローラ２７、データ入出力バッファ２８、データ線２９、オフチップドライバ３０、出力パルスジェネレータ３１、転送ゲート３２−１〜３２−７，３２−９〜３２−１２、カラムアドレスデコーダ３３、メモリセルアレイ３４及びインバータ３５等を含んで構成されている。
【０００５】
また、図６に示すように、上記入力カラムアドレスラッチコントローラ２１は、ナンドゲート４１、転送ゲート４２及びインバータ４３，４４，４５から構成されている。
【０００６】
更に、図７に示すように、上記カラムパルス転送コントローラ２６は、ノアゲート５１、転送ゲート５２〜５４及びインバータ５５〜６０から構成されている。ここで、転送ゲート５２を制御する信号ＣＬ２０ＰＮは、ＣＡＳレーテンシィが２の時にこの転送ゲート５２を開ける信号であり、また、転送ゲート５３を制御する信号ＣＬ３０ＰＮは、ＣＡＳレーテンシィが３の時に転送ゲート５２を開ける信号である。
【０００７】
なお、図５乃至図７では図面を簡単化するために、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流通路を並列接続して形成した転送ゲート３２−１〜３２−７，３２−９〜３２−１２、４２、５２〜５４の一方のＭＯＳトランジスタのゲートのみに信号を供給するように表現しているが、他方のＭＯＳトランジスタのゲートには上記信号を反転した信号が供給される。
【０００８】
この例においては、カラム動作同期用及びカラムアドレスラッチ用の２種類のカラム系基本パルスを用いており、両者は常に同じタイミングで活性化される。図８及び図９にＣＬ２及びＣＬ３の信号波形を模式化したタイミングチャートをまとめて示す。図８はＣＬ２つまりＣＡＳレーテンシィが２の場合、図９はＣＬ３つまりＣＡＳレーテンシィが３の場合の信号波形をそれぞれ示している。
【０００９】
図５に示すように、外部クロック入力バッファ１１は、２種類のパルスジェネレータ１２−１，１３−１に接続されている。各パルスジェネレータ１２−１，１３−１は、図８のタイミングチャートに示すように、外部クロックＶＣＬＫの立ち上がりエッジから、互いにパルス幅の異なるパルス信号Ｐａ，Ｐｂを生成する。これらのパルスジェネレータ１２−１，１３−１は、それぞれ同一構成の遅延回路１４−１，１４−２を介してパルスジェネレータ１２−２，１３−２に接続されている。これらのパルスジェネレータ１２−２，１３−２はそれぞれ、上記パルス信号Ｐａ，Ｐｂのエッジからパルス信号Ｐａ’，Ｐｂ’を生成する。パルスジェネレータ１２−１，１３−１及び１２−２，１３−２は同一構成の回路であり、パルス信号Ｐａ’，Ｐｂ’はそれぞれパルス信号Ｐａ，Ｐｂを一定時間シフトさせたパルスである。本例においては、後述するように、パルス信号Ｐａ，Ｐａ’はカラム動作同期パルスに、パルス信号Ｐｂ，Ｐｂ’は主にカラムアドレスラッチパルスに使用されるものとする。
【００１０】
コマンドピンからカラムアクセスの情報が入力されると、ＣＡＳ入力バッファ１５、ＲＡＳ入力バッファ１６及びＣＳ入力バッファ１７にそれぞれ接続されているデコーダ１８は、これらの信号をデコードしてカラム系活性化信号Ｐｃを生成する。また、デコーダ及びラッチ回路１９には、上記ＣＡＳ入力バッファ１５、ＲＡＳ入力バッファ１６及びＣＳ入力バッファ１７に加えて、ＷＥ入力バッファ２０が接続されており、入力されたコマンドがライトの場合にはライトイネーブル信号Ｐｅを、リードの場合にはリードイネーブル信号Ｐｆをそれぞれ活性化する。
【００１１】
カラム系活性化信号Ｐｃが活性化されると、入力カラムアドレスラッチコントローラ２１は、カラムアドレスの取り込みパルスＰｄを出力する。このパルスＰｄにより、転送ゲート３２−６，３２−７が開かれ、アドレス入力バッファ２２−１，２２−２のアドレス情報が、カラムアドレスカウンタ３９内のアドレスラッチ２３−１，２３−２へ転送され、コアバス２４−１，２４−２のアドレスＫ１，Ｋ２が確定される。
【００１２】
一方、カラム系活性化信号Ｐｃが活性化されることにより、バースト長カウンタ２５が活性化される。活性化されたバースト長カウンタ２５は、パルス信号Ｐｂによって、バースト長に対応する回数だけカウントアップされる。この間、バースト長カウンタ２５は、バーストオペレーション活性化信号Ｐｇを活性化している。
【００１３】
カラムパルス転送コントローラ２６は、ＣＡＳレーテンシィが２（ＣＬ２）の場合、図７に示した回路構成から理解できるように、バーストオペレーション活性化信号Ｐｇが活性化されると直ちにカラムパルス転送信号Ｐｊを活性化する。このカラムパルス転送信号Ｐｊは転送ゲート３２−３，３２−４を開き、パルス信号Ｐａ’をカラム動作同期パルスＰｐとしてカラム用バンクコントローラ２７に、パルス信号Ｐｂ’をカラムアドレスラッチパルスＰｑとしてカラムアドレスカウンタ３９内のアドレスラッチ２３−１，２３−２へ転送する。この際、インバータ３５によって、上記カラムアドレスラッチパルスＰｑの反転信号もアドレスラッチ２３−１，２３−２へ転送される。
【００１４】
本例では、これらのパルス信号Ｐａ’，Ｐｂ’が活性化するタイミングに対して、カラムパルス転送信号Ｐｊの活性化タイミングにマージンを持たせるため、カラム系活性化信号Ｐｃとバーストオペレーション活性化信号Ｐｇの論理和を取ってカラムパルス転送信号Ｐｊを生成している。
【００１５】
カラム用バンクコントローラ２７は、カラム動作同期パルスＰｐをトリガとして、ライトイネーブル信号Ｐｅがアクティブであるときは、ライトパルスＰｌを生成し、リードイネーブル信号Ｐｆがアクティブであるときは、リードパルスＰｍを生成する。ライトパルスＰｌは、メモリセル部ＭＣＡのデータ入出力バッファ２８のライトゲートを開け、メモリセルアレイ３４への書き込みを可能にする。また、リードパルスＰｍは、上記入出力バッファ２８のリードゲートを開け、データ線２９へセルデータＰｎを出力させる。上記データ線２９上のセルデータＰｎは、オフチップドライバ３０へ転送される。コマンド入力後、２サイクル目の外部クロックＶＣＬＫがアクティブになると、出力パルスジェネレータ３１がこれをトリガとして出力パルスＰｏを出力する。この出力パルスＰｏがオフチップドライバ３０の出力端に設けられた転送ゲート３２−５を開き、３サイクル目の外部クロックＶＣＬＫに間に合うように出力データＤｏｕｔが出力される。
【００１６】
一方、カラム動作同期パルスＰｐと同時に活性化されるカラムアドレスラッチパルスＰｑが生成している間、カラムアドレスカウンタ３９内のアドレスラッチ２３−１，２３−２の内部にある後方レジスタの転送ゲート３２−１０，３２−１２が閉じられ、カラムアドレスラッチパルスＰｑと同時に生成されるカラム動作同期パルスＰｐをトリガとするメモリセル部ＭＣＡへのリード及びライト動作の間、コアバスアドレスＫ１，Ｋ２がラッチされる。また、同時に、前方のレジスタの転送ゲート３２−９，３２−１１が開かれ、このレジスタに１桁前のアドレス情報が記憶される。これによって、アドレスラッチ２３−１の情報がアドレスラッチ２３−２に転送される。パルスＰｑが非活性化すると、後方のレジスタの転送ゲート３２−１０，３２−１２が開き、記憶してある１桁前のアドレス情報をコアバス２４−１，２４−２へ出力する。
【００１７】
ＣＬ３の場合、図９のタイミングチャートから理解できるように、バーストオペレーション活性化信号Ｐｇは、カラムパルス転送コントローラ２６内のレジスタでパルス信号Ｐｂにより１サイクル遅れて、カラムパルス転送信号Ｐｈとなる。すなわち、コマンド入力から１サイクル遅れて、パルス信号Ｐａ，Ｐｂがカラム動作同期パルスＰｐ及びカラムアドレスラッチパルスＰｑとして転送されるため、メモリセル部ＭＣＡへのアクセスもコマンドの入力から１サイクル遅れることになり、４サイクル目の外部クロックＶＣＬＫに間に合うようにデータが出力されることになる。
【００１８】
次に、ＣＬ２及びＣＬ３のリード動作中、ライトコマンドが割り込んだ場合を考える。図８に示す通り、ＣＬ２の場合、ライトコマンド入力時は、カラムアドレスラッチパルスＰｑによるコアバスアドレスＫ１，Ｋ２のラッチが解除されている。よって、アドレスの取り込みは、通常のコマンド入力時と全く一緒である。これに対し、ＣＬ３の場合は、図９に示すように、ライトコマンドが入力されている時には、コアバスアドレスＫ１，Ｋ２がカラムアドレスラッチパルスＰｑによりラッチされている。よって、アドレス入力バッファ２２−１，２２−２から取り込まれたアドレスＡＤＤ１，ＡＤＤ２は、一旦カウンタ内のアドレスラッチ２３−１，２３−２に保持され、カラムアドレスラッチパルスＰｑが非アクティブになってからコアバス２４−１，２４−２へ出力される。
【００１９】
上記のように、リードとライトで同一のカラム動作同期パルスを用いると、カラムバースト動作中のカラムコマンド割り込み時のアドレス取り込みのシステムを簡素化できるという利点がある。
【００２０】
ところで、上述したような従来のシンクロナスＤＲＡＭにおいて、図１０及び図１１に示すように、ライトバースト終了後、次のサイクルでプリチャージコマンドを入力した場合を考える。図１０はＣＡＳレーテンシィが２（ＣＬ２）の場合のリード動作中に、ライトコマンドが割り込んだ場合、図１１はＣＡＳレーテンシィが３（ＣＬ３）の場合のリード動作中に、ライトコマンドが割り込んだ場合の動作について説明するためのタイミングチャートである。ここで、ライトパルスＰｍによる書き込みから、ワード線ＷＬがリセットされるまでの時間をｔＷＲとする。プリチャージコマンドの入力からワード線リセットまでの時間は、ＣＬ２でもＣＬ３でも変わらない。一方、このカラム動作同期パルスのタイミングは、リード動作のタイミングを決定する上で重要なＣＡＳレーテンシィにより一義的に決まる。すなわち、カラムコマンドがリードの場合でもライトの場合でもカラム動作同期パルスはＣＬ２に比べＣＬ３の方が遅くなる。よって、ＣＬ３ではＣＬ２に比べ、ｔＷＲが小さくなり、プリチャージ直前のメモリセルへの書き込みが不十分の内にワード線ＷＬがリセットされるという問題がある。
【００２１】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、リードとライトで同一のカラム動作同期パルスを用いているが、両者の動作の律速要因が異なる場合が多いため、カラム系回路の動作マージンが狭められるという問題があった。
【００２２】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、カラム系回路の動作マージンを充分に確保できる半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、少なくとも一部のコマンドの入力、及びデータ書き込みと読み出しが外部クロックに同期して行われる半導体記憶装置において、外部クロックからカラム動作同期用及びカラムアドレスラッチ用の互いにパルス幅が異なる第１，第２のパルス信号を生成する第１，第２のパルスジェネレータと、前記第１のパルスジェネレータで生成された第１のパルス信号に基づいて、チップ内部のカラム系回路の動作を同期させるリード用の第３のパルス信号を生成する第３のパルスジェネレータと、前記第１のパルスジェネレータで生成された第１のパルス信号に基づいて、チップ内部のカラム系回路の動作を同期させるライト用の第４のパルス信号を生成する第４のパルスジェネレータと、リード時に前記第３のパルスジェネレータから出力されるリード用の第３のパルス信号が転送される第１の信号線と、ライト時に前記第４のパルスジェネレータから出力されるライト用の第４のパルス信号が転送される第２の信号線と、前記第２のパルスジェネレータで生成された第２のパルス信号に基づいて、カラムアドレスラッチ用の第５のパルス信号を生成する第５のパルスジェネレータと、入力されたアドレス情報を取り込むアドレス入力バッファと、前記アドレス入力バッファから転送されたアドレス情報をラッチするアドレスラッチを備え、リード時には前記アドレスラッチにラッチしたアドレス情報をコアバスに転送し、前記第２のパルスジェネレータから出力される第２のパルス信号に応答してカウントアップされ、ライト時には前記アドレス入力バッファから転送された次のアドレス情報をラッチして前記コアバスに転送し、前記第５のパルスジェネレータから出力される第５のパルス信号に応答してカウントアップされるカラムアドレスカウンタと、前記アドレス入力バッファから前記アドレスラッチへのカラムアドレスの転送を制御する入力カラムアドレスラッチコントローラと、前記アドレスラッチのラッチを解除する入力ライトアドレスラッチコントローラとを具備し、リードバースト動作へのライトでの割り込み時に、前記入力ライトアドレスラッチコントローラにより前記アドレスラッチのラッチを解除して前記アドレス入力バッファの次のアドレス情報を前記カラムアドレスカウンタ内のアドレスラッチへ転送し、前記コアバスのアドレスを確定する。
【００３７】
上記のような構成によれば、リードとライトで異なるカラム動作周期パルスを用いるので、それぞれの律速要因に合わせて同期パルスのタイミングを調整でき、カラム系回路の動作マージンを充分に確保できる。これによって、ＣＡＳレーテンシィが３の時にＣＡＳレーテンシィが２の場合に比べ、ｔＷＲが小さくなり、プリチャージ直前のメモリセルへの書き込みが不十分の内にワード線がリセットされるという問題も回避できる。
【００３８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１乃至図３はそれぞれ、この発明の実施の形態に係る半導体記憶装置について説明するためのもので、図１はシンクロナスＤＲＡＭにおけるカラム系基本パルスの制御に関係する回路部を抽出して示すブロック図、図２は上記図１に示した回路における入力ライトアドレスラッチコントローラの構成例を示す回路図、及び図３は上記図１に示した回路におけるカラムパルス転送コントローラの構成例を示す回路図である。図１乃至図３において上記図５乃至図７と同一部分には同じ符号を付してその詳細な説明は省略する。
【００３９】
すなわち、この発明は、カラム動作同期パルス（内部動作同期パルス）をライト専用とリード専用に分けるものである。この実施の形態では、リード時とライト時でそれぞれに専用の異なるカラム動作同期パルスを用いる方法の一例を示しており、ＣＡＳレーテンシィ（ＣＬ）に拘わらずライトを従来のＣＡＳレーテンシィが２（ＣＬ２）のタイミングで行わせている。
【００４０】
図１に示す如く、シンクロナスＤＲＡＭにおけるカラム系基本パルスの制御に関係する回路は、外部クロック入力バッファ１１、パルスジェネレータ１２−１，１２−２，１２−３，１３−１，１３−２、遅延回路１４−１，１４−２、ＣＡＳ入力バッファ１５、ＲＡＳ入力バッファ１６、ＣＳ入力バッファ１７、デコーダ１８、デコーダ及びラッチ回路１９、ＷＥ入力バッファ２０、入力カラムアドレスラッチコントローラ２１、アドレス入力バッファ２２−１，２２−２、アドレスラッチ２３−１，２３−２、コアバス２４−１，２４−２（アドレスＫ１，Ｋ２）、バースト長カウンタ２５、カラムパルス転送コントローラ２６’、カラム用バンクコントローラ２７、データ入出力バッファ２８、データ線２９、オフチップドライバ３０、出力パルスジェネレータ３１、転送ゲート３２−１〜３２−８、カラムアドレスデコーダ３３、メモリセルアレイ３４、インバータ３５、入力ライトアドレスラッチコントローラ３６、アンドゲート３７及び信号線３８−１，３８−２等を含んで構成されている。
【００４１】
この図１に示す回路は、図５に示した従来の回路に、パルスジェネレータ１２−３、転送ゲート３２−８、リード用のカラムパルス転送信号Ｐｐｒを転送するための信号線３８−１、ライト用のカラムパルス転送信号Ｐｐｗを転送するための信号線３８−２、入力ライトアドレスラッチコントローラ３６、及びアンドゲート３７等を付加したものである。
【００４２】
上記パルスジェネレータ１２−３は、パルスジェネレータ１２−２と並列に遅延回路１４−１に接続されている。このパルスジェネレータ１２−３は、パルス信号Ｐａ’と同じタイミングで活性化されるパルス信号Ｐａ’ｗを生成する。パルス信号Ｐａは、ＣＡＳレーテンシィが３（ＣＬ３）のリードの時に、カラムパルス転送コントローラ２６’で生成される。カラムパルス転送信号Ｐｈにより、リード用カラムパルス転送信号Ｐｐｒとして信号線３８−１へ転送される。また、パルス信号Ｐａ’ｒは、ＣＡＳレーテンシィが２（ＣＬ２）のリード時に、リードカラムパルス同期パルスＰｊｒにより、リード用カラムパルス転送信号Ｐｐｒとして信号線３８−１へ転送される。パルスＰａ’ｗは、ライト時にカラムパルス転送コントローラ２６’で生成されるパルスＰｊ’ｗにより、ライト用カラムパルス転送信号Ｐｐｗとして信号線３８−２へ転送される。
【００４３】
また、カラムパルス転送コントローラ２６’には、上記パルスジェネレータ１３−１から出力されるパルス信号Ｐｂ、上記デコーダ１８から出力されるカラム系活性化信号Ｐｃ、及び上記バースト長カウンタ２５から出力されるバーストオペレーション活性化信号Ｐｇに加えて、ＷＥ入力バッファ２０から出力されるライト入力パルスＰｒ及びライトイネーブル信号Ｐｅとリードイネーブル信号Ｐｆが供給される。そして、このカラムパルス転送コントローラ２６’から、上記転送ゲート３２−１，３２−２を制御するパルス信号Ｐｈ、上記転送ゲート３２−３を制御するリード用カラムパルス同期パルスＰｊｒ、上記転送ゲート３２−８を制御するライト用カラムパルス同期パルスＰｊｗ、及び上記転送ゲート３２−４を制御するパルス信号Ｐｊａをそれぞれ出力するようになっている。
【００４４】
上記入力ライトアドレスラッチコントローラ３６は、図２に示すように、ナンドゲート７１、転送ゲート７２及びインバータ７３，７４，７５から構成されている。この入力ライトアドレスラッチコントローラ３６から出力されるライトカラムアドレスラッチパルスＰｓは、アンドゲート３７の一方の入力端に供給され、カラムアドレスラッチパルスＰｑによるアドレスラッチ２３−１，２３−２におけるコアバスアドレスＫ１，Ｋ２のラッチを解除する。
【００４５】
更に、上記カラムパルス転送コントローラ２６’は、図３に示すように、アンドゲート８１〜８３、ナンドゲート８４〜８９、オアゲート９０、転送ゲート９１及びインバータ９２〜９６から構成されている。このカラムパルス転送コントローラ２６’は、基本的には２つのフリップフロップラッチ回路からなる。上記フリップフロップラッチ回路は、ＣＬ２のカラムコマンド入力時、あるいはＣＬ３でライトコマンド入力時に、カラム系活性化信号Ｐｃからナンドゲート８６の出力信号Ｐｊ’を活性化し、バーストオペレーション活性化信号Ｐｇでこれをラッチする。また、バーストオペレーションが終了すると、信号ＳＣによってラッチが解除され、ナンドゲート８６の出力信号Ｐｊ’が非活性化される。上記信号ＳＣは、バーストオペレーション終了時に生成される負のパルスであるが、ここではその生成機構については述べない。ナンドゲート８６の出力信号Ｐｊ’からリード時には信号Ｐｊ’ｒ、ライト時にはＰｊ’ｗが生成され、また双方の場合も、パルス信号Ｐｊａがナンドゲート８６の出力信号Ｐｊ’から生成される。一方、下段のフリップフロップラッチ回路は、ＣＬ３のリードコマンド入力時に、カラム系活性化信号Ｐｃからナンドゲート８８の出力信号Ｐｈ’を活性化し、バーストオペレーション活性化信号Ｐｇでこれをラッチする。Ｐｈ’はパルス信号Ｐｂの非活性で転送ゲート９１が開くことによって、コマンド入力から１サイクル遅れてＰｈとなる。また、ＣＬ２と同様ＣＬ３でも、バースト動作終了後、信号ＳＣによりラッチが解除され、出力信号Ｐｈ’が非活性化される。この場合もパルス信号Ｐｂの非活性によって転送ゲート９１が開くことによってコマンド入力から１サイクル遅れてカラムパルス転送信号Ｐｈが非活性化される。
【００４６】
また、上記カラムパルス転送コントローラ２６’内では、信号ＳＡによってナンドゲート８８の出力信号Ｐｈ’の、あるいは信号ＳＢによってナンドゲート８６の出力信号Ｐｊ’のラッチを解除できるシステムになっており、ＣＬ３のライトバースト中のリード割り込み、あるいはリードバースト中のライト割り込みの際は、ナンドゲート８８の出力信号Ｐｈ’とナンドゲート８６の出力信号Ｐｊ’との切換ができるように設計されている。
【００４７】
なお、図１乃至図３では図面を簡単化するために、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの電流通路を並列接続して形成した転送ゲート３２−１〜３２−８、７２、９１の一方のＭＯＳトランジスタのゲートのみに信号を供給するように表現しているが、他方のＭＯＳトランジスタのゲートには上記信号を反転した信号が供給される。また、図３におけるＣＬ２ＡＣＴ，ＣＬ３ＡＣＴはそれぞれ、ＣＬ２，ＣＬ３の時に活性化される信号である。
【００４８】
次に、上記構成のシンクロナスＤＲＡＭの動作について、図４のタイミングチャートにより説明する。
【００４９】
図４は、ＣＬ３のリードバースト動作へのライトでの割り込みを示すタイミングチャートである。上述したような、カラム同期パルスシステムを用いると、ＣＬ３のリードバースト中のライト割り込みの際は、アドレス入力バッファ２２−１，２２−２のアドレス情報ＡＤＤ１，ＡＤＤ２を取り込むために、ライトコマンド入力時にコアバス２４−１，２４−２のアドレスラッチ２３−１，２３−２のラッチを解除しなければならない。
【００５０】
本実施の形態では、ライトコマンドの入力時にのみ、カラムアドレス取り込みパルスＰｄと同時に、コアバスアドレスラッチマスクパルスＰｓを活性化し、これによってカラムアドレスラッチパルスＰｑをマスクし、アドレス入力バッファ２２−１，２２−２が取り込んだアドレスＡＤＤ１，ＡＤＤ２をコアバス２４−１，２４−２へ出力する。上記パルスＰｓは、入力ライトアドレスラッチコントローラ３６（図２参照）によって生成されるが、このコントローラ３６は、カラムアドレス取り込みパルスＰｄを生成する入力カラムアドレスラッチコントローラ２１の入力信号にライト入力パルスＰｒを加えただけのものであり、入力ライトアドレスラッチコントローラ３６と入力カラムアドレスラッチコントローラ２１のロジック構成は実質的に同様であり、両者はほぼ同じタイミングで活性化される。そのため入力ライトアドレスラッチコントローラ３６が転送ゲート３２−１０，３２−１２を開け、アドレスＡＤＤ１，ＡＤＤ２を取り込むと同時にコアバスのラッチ２３−１，２３−２が解除されるので、取り込んだアドレスＡＤＤ１，ＡＤＤ２は、通常のコマンド入力の場合と同じタイミングでコアバス２４−１，２４−２に転送される。
【００５１】
上記のような構成によれば、アドレスの取り込みに支障をきたすことなく、リードとライトで異なるカラムパルス転送信号Ｐｐｒ，Ｐｐｗを用いるので、それぞれの律速要因に合わせて同期パルスのタイミングを調整でき、カラム系回路の動作マージンを充分に確保できる。これによって、ＣＬ３の時にＣＬ２の場合に比べ、ライトパルスによる書き込みから、ワード線がリセットされるまでの時間ｔＷＲが小さくなり、プリチャージ直前のメモリセルへの書き込みが不十分の内にワード線がリセットされるという問題も回避できる。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、カラム系回路の動作マージンを充分に確保できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、シンクロナスＤＲＡＭにおけるカラム系基本パルスの制御に関係する回路部を抽出して示すブロック図。
【図２】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、図１に示した回路における入力ライトアドレスラッチコントローラの構成例を示す回路図。
【図３】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、図１に示した回路におけるカラムパルス転送コントローラの構成例を示す回路図。
【図４】図１乃至図３に示した半導体記憶装置において、ＣＡＳレーテンシィが３の場合のリード時に、ライトコマンドが割り込んだ場合の各信号波形を模式化して示すタイミングチャート。
【図５】従来の半導体記憶装置について説明するためのもので、シンクロナスＤＲＡＭにおけるカラム系基本パルスの制御に関係する回路部を抽出して示すブロック図。
【図６】従来の半導体記憶装置について説明するためのもので、図５に示した回路における入力カラムアドレスラッチコントローラの構成例を示す回路図。
【図７】従来の半導体記憶装置について説明するためのもので、図５に示した回路におけるカラムパルス転送コントローラの構成例を示す回路図。
【図８】図５乃至図７に示した半導体記憶装置において、ＣＡＳレーテンシィが２の場合の各信号波形を模式化して示すタイミングチャート。
【図９】図５乃至図７に示した半導体記憶装置において、ＣＡＳレーテンシィが３の場合の各信号波形を模式化して示すタイミングチャート。
【図１０】ＣＡＳレーテンシィが２の場合のリード動作中に、ライトコマンドが割り込んだ場合の動作について説明するためのタイミングチャート。
【図１１】ＣＡＳレーテンシィが３の場合のリード動作中に、ライトコマンドが割り込んだ場合の動作について説明するためのタイミングチャート。
【符号の説明】
１１…外部クロック入力バッファ、
１２−１，１２−２，１３−１，１３−２…パルスジェネレータ、
１４−１，１４−２…遅延回路、
１５…ＣＡＳ入力バッファ、
１６…ＲＡＳ入力バッファ、
１７…ＣＳ入力バッファ、
１８…デコーダ、
１９…デコーダ及びラッチ回路、
２０…ＷＥ入力バッファ、
２１…入力カラムアドレスラッチコントローラ、
２２−１，２２−２…アドレス入力バッファ、
２３−１，２３−２…アドレスラッチ、
２４−１，２４−２…コアバス、
２５…バースト長カウンタ、
２６’…カラムパルス転送コントローラ、
２７…カラム用バンクコントローラ、
２８…データ入出力バッファ、
２９…データ線、
３０…オフチップドライバ、
３１…出力パルスジェネレータ、
３２−１〜３２−１２，７２，９１…転送ゲート、
３３…カラムアドレスデコーダ、
３４…メモリセルアレイ、
３５，７３〜７５，９２〜９６…インバータ、
３６…入力ライトアドレスラッチコントローラ、
３７，８１〜８３…アンドゲート、
８４〜８９ナンドゲート、
９０…オアゲート、
ＭＣＡ…メモリセル部、
ＶＣＬＫ…外部クロック、
Ｐａ，Ｐａ’Ｐｂ，Ｐｂ’…パルス信号、
Ｐｃ…カラム系活性化信号、
Ｐｇ…バーストオペレーション活性化信号、
Ｐｅ…ライトイネーブル信号、
Ｐｆ…リードイネーブル信号、
Ｐｈ，Ｐｊａ…カラムパルス転送信号、
Ｐｊｒ…リードカラムパルス同期パルス、
Ｐｊｗ…ライトカラムパルス同期パルス、
Ｐｐｒ…リード用カラムパルス転送信号、
Ｐｐｗ…ライト用カラム動作同期パルス、
Ｐｌ…リードパルス、
Ｐｍ…ライトパルス、
Ｐｄ…カラムアドレス取り込みパルス、
Ｐｓ…コアバスアドレスラッチマスクパルス、
Ｐｑ…カラムアドレスラッチパルス、
Ｋ１，Ｋ２…コアバスアドレス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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