(57)【特許請求の範囲】
【請求項１】
第１導電形の読み出し用トランジスタと、第２導電形のスイッチ用トランジスタと、第１導電形の電流制御用接合型トランジスタから成り、
（イ）第１導電形の第１の導電性領域、
（ロ）第１の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域、
（ハ）第１の導電性領域の表面領域に設けられ、且つ第２の導電性領域とは離間して設けられた第２導電形の第３の導電性領域、
（ニ）第３の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第４の導電性領域、
（ホ）第４の導電性領域とは離間して第３の導電性領域の表面領域に設けられ且つ整流接合を形成して接し、しかも第１の導電性領域の表面領域に延在する第１導電形の第５の導電性領域、及び、
（ヘ）第５の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第６の導電性領域、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタのソース／ドレイン領域の一方は第４の導電性領域から構成され、他方は第５の導電性領域から構成され、
（Ａ−２）読み出し用トランジスタのチャネル形成領域は、第４の導電性領域と第５の導電性領域とで挟まれた第３の導電性領域の表面領域から構成され、
（Ａ−３）第４の導電性領域と第５の導電性領域とで挟まれた第３の導電性領域の該表面領域の上方には、バリア層を介して読み出し用トランジスタの導電ゲートが設けられており、
（Ｂ−１）スイッチ用トランジスタのソース／ドレイン領域の一方は第２の導電性領域から構成され、他方は第３の導電性領域から構成され、
（Ｂ−２）スイッチ用トランジスタのチャネル形成領域は、第２の導電性領域と第３の導電性領域とで挟まれた第１の導電性領域の表面領域から構成され、
（Ｂ−３）第２の導電性領域と第３の導電性領域とで挟まれた第１の導電性領域の該表面領域の上方には、バリア層を介してスイッチ用トランジスタの導電ゲートが設けられており、
（Ｃ−１）電流制御用接合型トランジスタのゲート領域は、第６の導電性領域、及び、該第６の導電性領域と対向する第３の導電性領域の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタのチャネル領域は、第６の導電性領域と第３の導電性領域の該部分とで挟まれた第５の導電性領域の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタの一方のソース／ドレイン領域は、電流制御用接合型トランジスタのチャネル領域の一端から延在し、且つ、読み出し用トランジスタのソース／ドレイン領域の他方を構成する第５の導電性領域の部分であり、電流制御用接合型トランジスタの他方のソース／ドレイン領域は、電流制御用接合型トランジスタのチャネル領域の他端から延在し、且つ第１の導電性領域の表面領域に延在する第５の導電性領域の部分から構成され、
（Ｄ）読み出し用トランジスタの導電ゲート及びスイッチ用トランジスタの導電ゲートは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域は、書き込み情報設定線に接続され、
（Ｆ）第６の導電性領域は、書き込み情報設定線又は第３の導電性領域に接続され、
（Ｇ）第４の導電性領域は、メモリセル選択用の第２の配線に接続され、
（Ｈ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、所定の電位に接続されていることを特徴とする半導体メモリセル。
【請求項２】
請求項１に記載の半導体メモリセルにおいて、
第４の導電性領域は、メモリセル選択用の第２の配線に接続される代わりに、所定の電位に接続されており、
電流制御用接合型トランジスタの他方のソース／ドレイン領域は、所定の電位に接続される代わりに、メモリセル選択用の第２の配線に接続されていることを特徴とする半導体メモリセル。
【請求項３】
第１導電形の読み出し用トランジスタと、第２導電形のスイッチ用トランジスタと、第１導電形の電流制御用接合型トランジスタから成り、
（イ）第１導電形の第１の導電性領域、
（ロ）第１の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域、
（ハ）第１の導電性領域の表面領域に設けられ、且つ第２の導電性領域とは離間して設けられた第２導電形の第３の導電性領域、
（ニ）第３の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域、
（ホ）第４の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第５の導電性領域、及び、
（ヘ）第１の導電性領域と第４の導電性領域、及び第２の導電性領域と第３の導電性領域を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタとスイッチ用トランジスタとで共有された導電ゲート、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタのソース／ドレイン領域の一方は第４の導電性領域から構成され、他方は、第２の導電性領域と第３の導電性領域とで挟まれた第１の導電性領域の表面領域から構成され、
（Ａ−２）読み出し用トランジスタのチャネル形成領域は、第１の導電性領域の該表面領域と第４の導電性領域とで挟まれた第３の導電性領域の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタのソース／ドレイン領域の一方は第２の導電性領域から構成され、他方は第３の導電性領域から構成され、
（Ｂ−２）スイッチ用トランジスタのチャネル形成領域は、第２の導電性領域と第３の導電性領域とで挟まれた、読み出し用トランジスタの他方のソース／ドレイン領域に相当する第１の導電性領域の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタのゲート領域は、第５の導電性領域、及び、該第５の導電性領域と対向する第３の導電性領域の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタのチャネル領域は、第５の導電性領域と第３の導電性領域の該部分とで挟まれた第４の導電性領域の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタの一方のソース／ドレイン領域は、電流制御用接合型トランジスタのチャネル領域の一端から延在し、且つ、読み出し用トランジスタのソース／ドレイン領域の一方を構成する第４の導電性領域の部分であり、電流制御用接合型トランジスタの他方のソース／ドレイン領域は、電流制御用接合型トランジスタのチャネル領域の他端から延在し、
（Ｄ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域は、書き込み情報設定線に接続され、
（Ｆ）第５の導電性領域は第３の導電性領域に接続され、
（Ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の配線に接続され、
（Ｈ）第１の導電性領域は所定の電位に接続されていることを特徴とする半導体メモリセル。
【請求項４】
第１導電形の第２の電流制御用接合型トランジスタを更に備え、
（Ｉ−１）第２の電流制御用接合型トランジスタのゲート領域は、第２の導電性領域、及び該第２の導電性領域と対向する第３の導電性領域の部分から構成され、
（Ｉ−２）第２の電流制御用接合型トランジスタの一方のソース／ドレイン領域は、第２の導電性領域と第３の導電性領域とで挟まれた、読み出し用トランジスタの他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタのチャネル形成領域に相当する第１の導電性領域の前記表面領域から構成され、
（Ｉ−３）第２の電流制御用接合型トランジスタのチャネル領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、第２の電流制御用接合型トランジスタの一方のソース／ドレイン領域の下方に位置する第１の導電性領域の部分から構成され、
（Ｉ−４）第２の電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、第２の電流制御用接合型トランジスタのチャネル領域の下方に位置する第１の導電性領域の部分から構成されていることを特徴とする請求項３に記載の半導体メモリセル。
【請求項５】
第１導電形の読み出し用トランジスタと、第２導電形のスイッチ用トランジスタと、第１導電形の電流制御用接合型トランジスタと、第２導電形の書き込み用トランジスタから成り、
（イ）第１導電形の第１の導電性領域、
（ロ）第１の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域、
（ハ）第１の導電性領域の表面領域に設けられ、且つ第２の導電性領域とは離間して設けられた第２導電形の第３の導電性領域、
（ニ）第３の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域、
（ホ）第４の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第５の導電性領域、及び、
（ヘ）第１の導電性領域と第４の導電性領域、第２の導電性領域と第３の導電性領域、及び第３の導電性領域と第５の導電性領域を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタとスイッチ用トランジスタと書き込み用トランジスタで共有された導電ゲート、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタのソース／ドレイン領域の一方は第４の導電性領域から構成され、他方は、第２の導電性領域と第３の導電性領域とで挟まれた第１の導電性領域の表面領域から構成され、
（Ａ−２）読み出し用トランジスタのチャネル形成領域は、第１の導電性領域の該表面領域と第４の導電性領域とで挟まれた第３の導電性領域の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタのソース／ドレイン領域の一方は第２の導電性領域から構成され、他方は第３の導電性領域から構成され、
（Ｂ−２）スイッチ用トランジスタのチャネル形成領域は、第２の導電性領域と第３の導電性領域とで挟まれた、読み出し用トランジスタの他方のソース／ドレイン領域に相当する第１の導電性領域の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタのゲート領域は、第５の導電性領域、及び、該第５の導電性領域と対向する第３の導電性領域の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタのチャネル領域は、第５の導電性領域と第３の導電性領域の該部分とで挟まれた第４の導電性領域の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタの一方のソース／ドレイン領域は、電流制御用接合型トランジスタのチャネル領域の一端から延在し、且つ、読み出し用トランジスタのソース／ドレイン領域の一方を構成する第４の導電性領域の部分であり、電流制御用接合型トランジスタの他方のソース／ドレイン領域は、電流制御用接合型トランジスタのチャネル領域の他端から延在し、
（Ｄ−１）書き込み用トランジスタのソース／ドレイン領域の一方は、読み出し用トランジスタのチャネル形成領域に相当する第３の導電性領域の該表面領域から構成され、
（Ｄ−２）書き込み用トランジスタのソース／ドレイン領域の他方は、第５の導電性領域から構成され、
（Ｄ−３）書き込み用トランジスタのチャネル形成領域は、読み出し用トランジスタのソース／ドレイン領域の一方に相当する第４の導電性領域から構成され、
（Ｅ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（Ｆ）第２の導電性領域は、書き込み情報設定線に接続され、
（Ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の配線に接続され、
（Ｈ）第１の導電性領域は所定の電位に接続されていることを特徴とする半導体メモリセル。
【請求項６】
第１導電形の第２の電流制御用接合型トランジスタを更に備え、
（Ｊ−１）第２の電流制御用接合型トランジスタのゲート領域は、第２の導電性領域、及び該第２の導電性領域と対向する第３の導電性領域の部分から構成され、
（Ｊ−２）第２の電流制御用接合型トランジスタの一方のソース／ドレイン領域は、第２の導電性領域と第３の導電性領域とで挟まれた、読み出し用トランジスタの他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタのチャネル形成領域に相当する第１の導電性領域の前記表面領域から構成され、
（Ｊ−３）第２の電流制御用接合型トランジスタのチャネル領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、第２の電流制御用接合型トランジスタの一方のソース／ドレイン領域の下方に位置する第１の導電性領域の部分から構成され、
（Ｊ−４）第２の電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、第２の電流制御用接合型トランジスタのチャネル領域の下方に位置する第１の導電性領域の部分から構成されていることを特徴とする請求項５に記載の半導体メモリセル。
【請求項７】
第１導電形の読み出し用トランジスタと、第２導電形のスイッチ用トランジスタと、第１導電形の電流制御用接合型トランジスタから成り、
（イ）第１導電形の第１の導電性領域、
（ロ）第１の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域、
（ハ）第１の導電性領域の表面領域に設けられ、且つ第２の導電性領域とは離間して設けられた第２導電形の第３の導電性領域、
（ニ）第３の導電性領域の表面領域に設けられ、若しくは第３の導電性領域に隣接して設けられ、且つ第３の導電性領域と整流接合を形成して接する第４の導電性領域、及び、
（ホ）第１の導電性領域と第４の導電性領域、及び第２の導電性領域と第３の導電性領域を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタと第２導電形のスイッチ用トランジスタとで共有された導電ゲート、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタのソース／ドレイン領域の一方は第２の導電性領域と第３の導電性領域とで挟まれた第１の導電性領域の表面領域から構成され、他方は第４の導電性領域から構成され、
（Ａ−２）読み出し用トランジスタのチャネル形成領域は、第１の導電性領域の該表面領域と第４の導電性領域とで挟まれた第３の導電性領域の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタのソース／ドレイン領域の一方は第２の導電性領域から構成され、他方は第３の導電性領域から構成され、
（Ｂ−２）スイッチ用トランジスタのチャネル形成領域は、第２の導電性領域と第３の導電性領域とで挟まれた、読み出し用トランジスタの一方のソース／ドレイン領域に相当する第１の導電性領域の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタのゲート領域は、第２の導電性領域、及び該第２の導電性領域と対向する第３の導電性領域の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタの一方のソース／ドレイン領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、読み出し用トランジスタの一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタのチャネル形成領域に相当する第１の導電性領域の該表面領域から構成され、
（Ｃ−３）電流制御用接合型トランジスタのチャネル領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、電流制御用接合型トランジスタの一方のソース／ドレイン領域の下方に位置する第１の導電性領域の部分から構成され、
（Ｃ−４）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の導電性領域と第３の導電性領域の該部分とで挟まれた、電流制御用接合型トランジスタのチャネル領域の下方に位置する第１の導電性領域の部分から構成されており、
（Ｄ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域は、書き込み情報設定線に接続され、
（Ｆ）第４の導電性領域は、メモリセル選択用の第２の配線に接続され、
（Ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、所定の電位に接続されていることを特徴とする半導体メモリセル。
【請求項８】
前記請求項７に記載の半導体メモリセルであって、
（ｄ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域は、第１の所定の電位に接続され、
（ｆ）第４の導電性領域は、第２の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタの他方のソース・ドレイン領域は、メモリセル選択用の第２の配線に接続されていることを特徴とする半導体メモリセル。
【請求項９】
前記請求項３に記載の半導体メモリセルであって、
（ｄ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域は第３の導電性領域に接続され、
（ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域は第２の配線に接続されていることを特徴とする半導体メモリセル。
【請求項１０】
前記請求項４に記載の半導体メモリセルであって、
（ｄ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域は第３の導電性領域に接続され、
（ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域は第２の配線に接続されていることを特徴とする半導体メモリセル。
【請求項１１】
前記請求項５に記載の半導体メモリセルであって、
（ｅ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域は第２の配線に接続されていることを特徴とする半導体メモリセル。
【請求項１２】
前記請求項６に記載の半導体メモリセルであって、
（ｅ）導電ゲートは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタの他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域は第２の配線に接続されていることを特徴とする半導体メモリセル。
【請求項１３】
第１の導電性領域と第３の導電性領域との間に、第２導電形の高濃度不純物含有層が形成されていることを特徴とする請求項３乃至請求項１２のいずれか１項に記載の半導体メモリセル。
【請求項１４】
第１の導電性領域の下部に、第１導電形の高濃度不純物含有層が形成されていることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の半導体メモリセル。
【請求項１５】
半導体メモリセルが第１の導電形のウエル構造内に形成されていることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の半導体メモリセル。
【請求項１６】
半導体メモリセルが絶縁体上に形成されていることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の半導体メモリセル。
【請求項１７】
半導体メモリセルはＳＯＩ構造を有することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の半導体メモリセル。
【請求項１８】
第１導電形の読み出し用トランジスタと、第２導電形のスイッチ用トランジスタと、第１導電形の電流制御用接合型トランジスタから成り、
（イ）第１導電形の第１の導電性領域、
（ロ）第１の導電性領域の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域、
（ハ）第１の導電性領域の表面領域に設けられ、且つ第２の導電性領域とは離間して設けられた第２導電形の第３の導電性領域、
（ニ）第３の導電性領域の表面領域に設けられ、若しくは第３の導電性領域に隣接して設けられ、且つ第３の導電性領域と整流接合を形成して接する第４の導電性領域、及び、
（ホ）第１の導電性領域と第４の導電性領域、及び第２の導電性領域と第３の導電性領域を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタと第２導電形のスイッチ用トランジスタとで共有された導電ゲート、
を有し、
（Ａ−１）第２の導電性領域と第３の導電性領域とで挟まれた第１の導電性領域の表面領域、及び、第４の導電性領域のそれぞれから構成されたソース／ドレイン領域、及び、
（Ａ−２）第１の導電性領域の該表面領域と第４の導電性領域とで挟まれた第３の導電性領域の表面領域から構成されたチャネル形成領域、
を有する読み出し用トランジスタ、
（Ｂ−１）第２の導電性領域及び第３の導電性領域のそれぞれから構成されたソース／ドレイン領域、及び、
（Ｂ−２）第２の導電性領域と第３の導電性領域とで挟まれた、読み出し用トランジスタの一方のソース／ドレイン領域に相当する第１の導電性領域の該表面領域から構成されたチャネル形成領域、
を有するスイッチ用トランジスタ、並びに、
（Ｃ−１）第２の導電性領域、及び該第２の導電性領域と対向する第３の導電性領域の部分から構成されたゲート領域、
（Ｃ−２）第２の導電性領域と第３の導電性領域の該部分とで挟まれた、読み出し用トランジスタの一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタのチャネル形成領域に相当する第１の導電性領域の該表面領域から構成された一方のソース／ドレイン領域、
（Ｃ−３）第２の導電性領域と第３の導電性領域の該部分とで挟まれた、電流制御用接合型トランジスタの一方のソース／ドレイン領域の下方に位置する第１の導電性領域の部分から構成されたチャネル領域、及び、
（Ｃ−４）第２の導電性領域と第３の導電性領域の該部分とで挟まれた、電流制御用接合型トランジスタのチャネル領域の下方に位置する第１の導電性領域の部分から構成された他方のソース／ドレイン領域、
を有する電流制御用接合型トランジスタ、
のそれぞれを製造する半導体メモリセルの製造方法であって、
（ａ）第１の導電性領域の表面にバリア層を形成した後、該バリア層上に導電ゲートを形成する工程と、
（ｂ）電流制御用接合型トランジスタの対向するゲート領域の間の距離が最適化され、且つ、電流制御用接合型トランジスタの対向するそれぞれのゲート領域における不純物濃度とチャネル領域における不純物濃度とが最適化されるように、第２の導電性領域、第３の導電性領域、及び第４の導電性領域のそれぞれを、任意の順序でイオン注入法によって形成する工程、
を備えることを特徴とする半導体メモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも３つのトランジスタから成る半導体メモリセル、少なくとも２つのトランジスタを１つに融合したトランジスタと更に１つのトランジスタから成る半導体メモリセル、あるいは少なくとも３つのトランジスタを１つに融合したトランジスタから成る半導体メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】
従来、高集積の半導体メモリセルとして、図５４に示すような、１つのトランジスタと１つのキャパシタで構成された１トランジスタメモリセルとも呼ばれるダイナミックメモリセルが使用されている。このようなメモリセルにおいては、キャパシタに蓄積された電荷は、ビット線に電圧変化が生じるような電荷とする必要がある。ところが、半導体メモリセルの平面寸法の縮小化に伴い、平行平板状に形成されたキャパシタの大きさが小さくなり、その結果、メモリセルのキャパシタに電荷として蓄えられた情報を読み出したとき、かかる情報が雑音に埋もれてしまうという問題、あるいは、ビット線の浮遊容量が半導体メモリセルの世代毎に大きくなるために、ビット線に小さな電圧変化しか生じないという問題が顕著になっている。この問題を解決する一手段として、トレンチキャパシタセル構造（図５５参照）、あるいはスタックトキャパシタセル構造を有するダイナミックメモリセルが提案されている。しかしながら、トレンチ（溝）の深さやスタック（積層）の高さには加工技術上の限界があるため、キャパシタの容量にも限界がある。それ故、これらの構造を有するダイナミックメモリセルは、ロー・サブミクロン・ルール以下の寸法領域では、キャパシタ用の高価な新規材料を導入しない限り、限界に至ると言われている。
【０００３】
また、半導体メモリセルを構成するトランジスタに関しても、ロー・サブミクロン・ルール以下の平面寸法では、耐圧劣化やパンチスルー等の問題が生じるため、規定電圧下でも電流リークが発生する虞れが大きい。それ故、メモリセルが微小化したとき、従来のトランジスタ構造では、メモリセルを正常に動作させることが困難になる。
【０００４】
このようなキャパシタの限界を解決するために、本出願人は、特願平５−２４６２６４号（特開平７−９９２５１号公報）にて、２つのトランジスタ、あるいは２つのトランジスタを１つに融合したトランジスタから成る半導体メモリセルを提案した。この特開平７−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示された半導体メモリセルは、半導体基板表面領域又は絶縁性基板上に形成された第１導電形の第１の半導体領域ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第１の導電性領域ＳＣ2と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ第１の導電性領域ＳＣ2とは離間して設けられた第２導電形の第２の半導体領域ＳＣ3と、第２の半導体領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介して設けられた導電ゲートＧから成り、導電ゲートＧは、メモリセル選択用の第１の配線に接続され、第１の導電性領域ＳＣ2は、書き込み情報設定線に接続され、第２の導電性領域ＳＣ4は、メモリセル選択用の第２の配線に接続されている。
【０００５】
そして、第１の半導体領域ＳＣ1（チャネル形成領域Ｃｈ2に相当する）と、第１の導電性領域ＳＣ2（ソース／ドレイン領域に相当する）と、第２の半導体領域ＳＣ3（ソース／ドレイン領域に相当する）と、導電ゲートＧによって、スイッチ用トランジスタＴＲ2が構成される。また、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に相当する）と、第１の半導体領域ＳＣ1（ソース／ドレイン領域に相当する）と、第２の導電性領域ＳＣ4（ソース／ドレイン領域に相当する）と、導電ゲートＧによって、情報蓄積用トランジスタＴＲ1が構成される。
【０００６】
【発明が解決しようとする課題】
この半導体メモリセルにおいては、情報の書き込み時、スイッチ用トランジスタＴＲ2が導通し、その結果、情報は、情報蓄積用トランジスタＴＲ1のチャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積される。情報の読み出し時、情報蓄積用トランジスタＴＲ1においては、チャネル形成領域Ｃｈ1に蓄積された電位あるいは電荷（情報）に依存して、導電ゲートＧから見た情報蓄積用トランジスタＴＲ1のスレッショールド値が変化する。従って、情報の読み出し時、適切に選定された電位を導電ゲートＧに印加することによって、情報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル電流の大小（０も含めて）で判定することができる。この情報蓄積用トランジスタＴＲ1の動作状態を検出することによって、情報の読み出しを行う。
【０００７】
即ち、情報の読み出し時、蓄積された情報に依存して情報蓄積用トランジスタＴＲ1はオン状態又はオフ状態となる。第２の導電性領域ＳＣ4は、第２の配線に接続されているので、蓄積された情報（”０”あるいは”１”）に依存して、情報蓄積用トランジスタＴＲ1に流れる電流が大きい、あるいは小さい。こうして、蓄積された情報を情報蓄積用トランジスタＴＲ1によって読み出すことができる。
【０００８】
しかしながら、情報の読み出し時、第１の半導体領域ＳＣ2と第２の半導体領域ＳＣ3とで挟まれた第１の半導体領域ＳＣ1を流れる電流を制御する機構を有していない。従って、導電ゲートＧによって情報蓄積トランジスタＴＲ1に蓄積された情報を検出するとき、第１の半導体領域ＳＣ1乃至第２の導電性領域ＳＣ4を流れる電流のマージンが小さく、第２の配線（ビット線）に接続し得る半導体メモリセルの数が制限されるという問題がある。
【０００９】
従って、本発明の目的は、トランジスタの動作が安定しており、従来のＤＲＡＭのような大容量のキャパシタを必要とせず、情報の書き込み／読み出しを確実に行うことができ、しかも寸法を微小化することができる半導体メモリセル、あるいはロジック用の半導体メモリセル、更には少なくとも３つのトランジスタから成る半導体メモリセル、少なくとも２つのトランジスタを１つに融合したトランジスタと更に１つのトランジスタから成る半導体メモリセル、あるいは少なくとも３つのトランジスタを１つに融合したトランジスタから成る半導体メモリセル及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る半導体メモリセルは、図１あるいは図３にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ1と、第２導電形のスイッチ用トランジスタＴＲ2と、第１導電形の電流制御用接合型トランジスタＴＲ3から成り、
（イ）第１導電形の第１の導電性領域ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形の第３の導電性領域ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接する第４の導電性領域ＳＣ4、
（ホ）第４の導電性領域ＳＣ4とは離間して第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接し、しかも第１の導電性領域ＳＣ1の表面領域に延在する第１導電形の第５の導電性領域ＳＣ5、及び、
（ヘ）第５の導電性領域ＳＣ5の表面領域に設けられ且つ整流接合を形成して接する第６の導電性領域ＳＣ6、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方は第４の導電性領域ＳＣ4から構成され、他方は第５の導電性領域ＳＣ5から構成され、
（Ａ−２）読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1は、第４の導電性領域ＳＣ4と第５の導電性領域ＳＣ5とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成され、
（Ａ−３）第４の導電性領域ＳＣ4と第５の導電性領域ＳＣ5とで挟まれた第３の導電性領域ＳＣ3の該表面領域の上方には、バリア層を介して読み出し用トランジスタＴＲ1の導電ゲートＧ1が設けられており、
（Ｂ−１）スイッチ用トランジスタＴＲ2のソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、
（Ｂ−３）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の該表面領域の上方には、バリア層を介してスイッチ用トランジスタＴＲ2の導電ゲートＧ2が設けられており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ3のゲート領域は、第６の導電性領域ＳＣ6、及び、該第６の導電性領域ＳＣ6と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3は、第６の導電性領域ＳＣ6と第３の導電性領域ＳＣ3の該部分とで挟まれた第５の導電性領域ＳＣ5の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延在し、且つ、読み出し用トランジスタＴＲ1のソース／ドレイン領域の他方を構成する第５の導電性領域ＳＣ5の部分であり、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の他端から延在し、且つ第１の導電性領域ＳＣ1の表面領域に延在する第５の導電性領域ＳＣ5の部分から構成され、
（Ｄ）読み出し用トランジスタＴＲ1の導電ゲートＧ1及びスイッチ用トランジスタＴＲ2の導電ゲートＧ2は、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域ＳＣ2は、書き込み情報設定線に接続され、
（Ｆ）第６の導電性領域ＳＣ6は、書き込み情報設定線又は第３の導電性領域ＳＣ3に接続され、
（Ｇ）第４の導電性領域ＳＣ4は、メモリセル選択用の第２の配線に接続され、
（Ｈ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、所定の電位に接続されていることを特徴とする。
【００１１】
上記の目的を達成するための本発明の第１の態様の変形に係る半導体メモリセルは、図５あるいは図７にその原理図を示すように、本発明の第１の態様に係る半導体メモリセルにおいて、
第４の導電性領域ＳＣ4は、メモリセル選択用の第２の配線に接続される代わりに、所定の電位に接続されており、
電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、所定の電位に接続される代わりに、メモリセル選択用の第２の配線に接続されていることを特徴とする。
【００１２】
上記の目的を達成するための本発明の第２の態様に係る半導体メモリセルは、図９にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ1と、第２導電形のスイッチ用トランジスタＴＲ2と、第１導電形の電流制御用接合型トランジスタＴＲ3から成り、
（イ）第１導電形の第１の導電性領域ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形の第３の導電性領域ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域ＳＣ4、
（ホ）第４の導電性領域ＳＣ4の表面領域に設けられ且つ整流接合を形成して接する第５の導電性領域ＳＣ5、及び、
（ヘ）第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2とで共有された導電ゲートＧ、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方は第４の導電性領域ＳＣ4から構成され、他方は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、
（Ａ−２）読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1は、第１の導電性領域ＳＣ1の該表面領域と第４の導電性領域ＳＣ4とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタＴＲ2のソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ3のゲート領域は、第５の導電性領域ＳＣ5、及び、該第５の導電性領域ＳＣ5と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3は、第５の導電性領域ＳＣ5と第３の導電性領域ＳＣ3の該部分とで挟まれた第４の導電性領域ＳＣ4の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延在し、且つ、読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方を構成する第４の導電性領域ＳＣ4の部分であり、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の他端から延在し、
（Ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域ＳＣ2は、書き込み情報設定線に接続され、
（Ｆ）第５の導電性領域ＳＣ5は第３の導電性領域に接続され、
（Ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の配線に接続され、
（Ｈ）第１の導電性領域ＳＣ1は所定の電位に接続されていることを特徴とする。
【００１３】
上記の目的を達成するための本発明の第２の態様の変形に係る半導体メモリセルは、図１１にその原理図を示すように、本発明の第２の態様に係る半導体メモリセルにおいて、
第１導電形の第２の電流制御用接合型トランジスタＴＲ4を更に備え、
（Ｉ−１）第２の電流制御用接合型トランジスタＴＲ4のゲート領域は、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｉ−２）第２の電流制御用接合型トランジスタＴＲ4の一方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の前記表面領域から構成され、
（Ｉ−３）第２の電流制御用接合型トランジスタＴＲ4のチャネル領域ＣＨ4は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成され、
（Ｉ−４）第２の電流制御用接合型トランジスタＴＲ4の他方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4のチャネル領域ＣＨ4の下方に位置する第１の導電性領域ＳＣ1の部分から構成されていることを特徴とする。
【００１４】
上記の目的を達成するための本発明の第３の態様に係る半導体メモリセルは、図１３にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ1と、第２導電形のスイッチ用トランジスタＴＲ2と、第１導電形の電流制御用接合型トランジスタＴＲ3と、第２導電形の書き込み用トランジスタＴＲ5から成り、
（イ）第１導電形の第１の導電性領域ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形の第３の導電性領域ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域ＳＣ4、
（ホ）第４の導電性領域ＳＣ4の表面領域に設けられ且つ整流接合を形成して接する第５の導電性領域ＳＣ5、及び、
（ヘ）第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3、及び第３の導電性領域ＳＣ3と第５の導電性領域ＳＣ5を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と書き込み用トランジスタＴＲ5で共有された導電ゲートＧ、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方は第４の導電性領域ＳＣ4から構成され、他方は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、
（Ａ−２）読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1は、第１の導電性領域ＳＣ1の該表面領域と第４の導電性領域ＳＣ4とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタＴＲ2のソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ3のゲート領域は、第５の導電性領域ＳＣ5、及び、該第５の導電性領域ＳＣ5と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3のチャネル領域は、第５の導電性領域ＳＣ5と第３の導電性領域ＳＣ3の該部分とで挟まれた第４の導電性領域ＳＣ4の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域の一端から延在し、且つ、読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方を構成する第４の導電性領域ＳＣ4の部分であり、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域の他端から延在し、
（Ｄ−１）書き込み用トランジスタＴＲ5のソース／ドレイン領域の一方は、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当する第３の導電性領域ＳＣ3の該表面領域から構成され、
（Ｄ−２）書き込み用トランジスタＴＲ5のソース／ドレイン領域の他方は、第５の導電性領域ＳＣ5から構成され、
（Ｄ−３）書き込み用トランジスタＴＲ5のチャネル形成領域ＣＨ5は、読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方に相当する第４の導電性領域ＳＣ4から構成され、
（Ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（Ｆ）第２の導電性領域ＳＣ2は、書き込み情報設定線に接続され、
（Ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の配線に接続され、
（Ｈ）第１の導電性領域ＳＣ1は所定の電位に接続されていることを特徴とする。
【００１５】
上記の目的を達成するための本発明の第３の態様の変形に係る半導体メモリセルは、図１５にその原理図を示すように、本発明の第３の態様に係る半導体メモリセルにおいて、
第１導電形の第２の電流制御用接合型トランジスタＴＲ4を更に備え、
（Ｊ−１）第２の電流制御用接合型トランジスタＴＲ4のゲート領域は、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｊ−２）第２の電流制御用接合型トランジスタＴＲ4の一方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の前記表面領域から構成され、
（Ｊ−３）第２の電流制御用接合型トランジスタＴＲ4のチャネル領域ＣＨ4は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成され、
（Ｊ−４）第２の電流制御用接合型トランジスタＴＲ4の他方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4のチャネル領域ＣＨ4の下方に位置する第１の導電性領域ＳＣ1の部分から構成されていることを特徴とする。
【００１６】
上記の目的を達成するための本発明の第４の態様に係る半導体メモリセルは、図１７の（Ａ）にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ1と、第２導電形のスイッチ用トランジスタＴＲ2と、第１導電形の電流制御用接合型トランジスタＴＲ3から成り、
（イ）第１導電形の第１の導電性領域ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形の第３の導電性領域ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ、若しくは第３の導電性領域ＳＣ3に隣接して設けられ、且つ第３の導電性領域ＳＣ3と整流接合を形成して接する第４の導電性領域ＳＣ4、及び、
（ホ）第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタＴＲ1と第２導電形のスイッチ用トランジスタＴＲ2とで共有された導電ゲートＧ、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方は第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、他方は第４の導電性領域ＳＣ4から構成され、
（Ａ−２）読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1は、第１の導電性領域ＳＣ1の該表面領域と第４の導電性領域ＳＣ4とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタＴＲ2のソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の一方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ3のゲート領域は、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、読み出し用トランジスタＴＲ1の一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の該表面領域から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成され、
（Ｃ−４）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の下方に位置する第１の導電性領域ＳＣ1の部分から構成されており、
（Ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域ＳＣ2は、書き込み情報設定線に接続され、
（Ｆ）第４の導電性領域ＳＣ4は、メモリセル選択用の第２の配線に接続され、
（Ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、所定の電位に接続されていることを特徴とする。
【００１７】
上記の目的を達成するための本発明の第５の態様の変形に係る半導体メモリセルは、図２１の（Ａ）にその原理図を示すように、本発明の第４の態様に係る半導体メモリセルにおいて、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｆ）第４の導電性領域ＳＣ4は、第２の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース・ドレイン領域は、メモリセル選択用の第２の配線に接続されていることを特徴とする。
【００１８】
上記の目的を達成するための本発明の第６の態様に係る半導体メモリセルは、図４６にその原理図を示すように、本発明の第２の態様に係る半導体メモリセルにおいて、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ5は第３の導電性領域ＳＣ3に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線に接続されていることを特徴とする。
【００１９】
上記の目的を達成するための本発明の第６の態様の変形に係る半導体メモリセルは、図４８にその原理図を示すように、本発明の第２の態様の変形に係る半導体メモリセルにおいて、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ5は第３の導電性領域ＳＣ3に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線に接続されていることを特徴とする。
【００２０】
上記の目的を達成するための本発明の第７の態様に係る半導体メモリセルは、図５０にその原理図を示すように、本発明の第３の態様に係る半導体メモリセルにおいて、
（ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線に接続されていることを特徴とする。
【００２１】
上記の目的を達成するための本発明の第７の態様の変形に係る半導体メモリセルは、図５２にその原理図を示すように、本発明の第３の態様の変形に係る半導体メモリセルにおいて、
（ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線に接続されていることを特徴とする。
【００２２】
本発明の半導体メモリセルにおける電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ3、あるいは第２の電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ4は、
▲１▼  電流制御用接合型トランジスタの対向するゲート領域の間の距離（チャネル領域の厚さ）を最適化し、且つ、
▲２▼  電流制御用接合型トランジスタの対向するそれぞれのゲート領域における不純物濃度と、電流制御用接合型トランジスタのチャネル領域における不純物濃度とを最適化する
ことによって、形成することができる。尚、ゲート領域の間の距離（チャネル領域の厚さ）、並びにゲート領域及びチャネル領域における不純物濃度の最適化を図らない場合、空乏層が広がらず、接合型トランジスタのオン／オフ動作を得ることができない。これらの最適化は、コンピュータシミュレーションや実験によって行う必要がある。
【００２３】
本発明の第１〜第７の態様に係る半導体メモリセルにおいては、第１の導電性領域の下部に、第１導電形の高濃度不純物含有層が形成されていることが、抵抗低減のために好ましい。あるいは又、半導体メモリセルが、第１の導電形のウエル構造内若しくは絶縁体上に形成されていることがα線対策の面から好ましい。更には、本発明の第１〜第７の態様に係る半導体メモリセルは、所謂ＳＯＩ構造を有していてもよい。
【００２４】
上記の目的を達成するための本発明の半導体メモリセルの製造方法は、第１導電形の読み出し用トランジスタＴＲ1と、第２導電形のスイッチ用トランジスタＴＲ2と、第１導電形の電流制御用接合型トランジスタＴＲ3から成り、
（イ）第１導電形の第１の導電性領域ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形の第３の導電性領域ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ、若しくは第３の導電性領域ＳＣ3に隣接して設けられ、且つ第３の導電性領域ＳＣ3と整流接合を形成して接する第４の導電性領域ＳＣ4、及び、
（ホ）第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタＴＲ1と第２導電形のスイッチ用トランジスタＴＲ2とで共有された導電ゲートＧ、
を有し、
（Ａ−１）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域、及び、第４の導電性領域ＳＣ4のそれぞれから構成されたソース／ドレイン領域、及び、
（Ａ−２）第１の導電性領域ＳＣ1の該表面領域と第４の導電性領域ＳＣ4とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成されたチャネル形成領域ＣＨ1、
を有する読み出し用トランジスタＴＲ1、
（Ｂ−１）第２の導電性領域ＳＣ2及び第３の導電性領域ＳＣ3のそれぞれから構成されたソース／ドレイン領域、及び、
（Ｂ−２）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の一方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1の該表面領域から構成されたチャネル形成領域ＣＨ2、
を有するスイッチ用トランジスタＴＲ2、並びに、
（Ｃ−１）第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成されたゲート領域、
（Ｃ−２）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、読み出し用トランジスタＴＲ1の一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の該表面領域から構成された一方のソース／ドレイン領域、
（Ｃ−３）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成されたチャネル領域ＣＨ3、及び、
（Ｃ−４）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の下方に位置する第１の導電性領域ＳＣ1の部分から構成された他方のソース／ドレイン領域、を有する電流制御用接合型トランジスタＴＲ3、
のそれぞれを製造する半導体メモリセルの製造方法であって、
（ａ）第１の導電性領域ＳＣ1の表面にバリア層を形成した後、該バリア層上に導電ゲートを形成する工程と、
（ｂ）電流制御用接合型トランジスタＴＲ3の対向するゲート領域の間の距離が最適化され、且つ、電流制御用接合型トランジスタＴＲ3の対向するそれぞれのゲート領域における不純物濃度とチャネル領域ＣＨ3における不純物濃度とが最適化されるように、第２の導電性領域ＳＣ2、第３の導電性領域ＳＣ3、及び第４の導電性領域ＳＣ4のそれぞれを、任意の順序でイオン注入法によって形成する工程、
を備えることを特徴とする。
【００２５】
チャネル形成領域あるいはチャネル領域は、従来の方法に基づき、シリコンあるいはＧａＡｓ等から形成することができる。各導電ゲートは、従来の方法により、金属、不純物を添加又はドープされたシリコン、アモルファスシリコンあるいはポリシリコン、シリサイド、高濃度に不純物を添加したＧａＡｓ等から形成することができる。バリア層は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各導電性領域は、従来の方法により、不純物を添加されたシリコン、アモルファスシリコンあるいはポリシリコン、シリサイド、シリサイド層と半導体層の２層構造、高濃度に不純物を添加されたＧａＡｓ等から形成することができる。
【００２６】
本発明の半導体メモリセルにおける導電性領域には、半導体領域も包含される。本発明の第１の態様に係る半導体メモリセルにおいては、第１の導電性領域、第３の導電性領域及び第５の導電性領域は半導体から構成されることが好ましく、一方、第２の導電性領域、第４の導電性領域及び第６の導電性領域は、半導体若しくはシリサイドや金属から構成されることが好ましい。本発明の第２、第３、第６及び第７の態様に係る半導体メモリセルにおいては、第１の導電性領域、第３の導電性領域及び第４の導電性領域は半導体から構成されることが好ましく、一方、第２の導電性領域及び第５の導電性領域は、半導体若しくはシリサイドや金属から構成されることが好ましい。更には、本発明の第４及び第５の態様に係る半導体メモリセルにおいては、第１の導電性領域及び第３の導電性領域は半導体から構成されることが好ましく、一方、第２の導電性領域及び第４の導電性領域は、半導体若しくはシリサイドや金属から構成されることが好ましい。
【００２７】
本発明の半導体メモリセルにおいては、読み出し用トランジスタＴＲ1及びスイッチ用トランジスタＴＲ2の各々の導電ゲートは、メモリセル選択用の第１の配線に接続されている。従って、メモリセル選択用の第１の配線は１本でよく、チップ面積を小さくすることができる。
【００２８】
本発明の第１〜第４の態様に関する半導体メモリセルにおいては、スイッチ用トランジスタＴＲ2の他方のソース／ドレイン領域である第３の導電性領域ＳＣ3は、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当している。そして、情報の書き込み時、スイッチ用トランジスタＴＲ2は導通し、その結果、情報は、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に電位あるいは電荷の形態で蓄積される。情報の読み出し時、読み出し用トランジスタＴＲ1においては、チャネル形成領域ＣＨ1に蓄積された電位あるいは電荷（情報）に依存して、導電ゲートから見た読み出し用トランジスタＴＲ1のスレッショールド値が変化する。従って、情報の読み出し時、適切に選定された電位を導電ゲートに印加することによって、読み出し用トランジスタＴＲ1の情報蓄積状態をチャネル電流の大小（０も含めて）で判定することができる。この読み出し用トランジスタＴＲ1の動作状態を検出することによって、情報の読み出しを行う。
【００２９】
本発明の第５〜第７の態様に関する半導体メモリセルにおいては、スイッチ用トランジスタＴＲ2の他方のソース／ドレイン領域である第３の導電性領域ＳＣ3は、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当している。また、スイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当し且つ読み出し用トランジスタＴＲ1のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1が、メモリセル選択用の第２の配線に接続されている。メモリセル選択用の第２の配線の電位を適切に選択することによって、読み出し時の読み出し用トランジスタＴＲ1の導電ゲートから見たスレッショールド値を変化させることができる。その結果、メモリセル選択用の第１の配線の電位を適切に選択することにより、読み出し用トランジスタＴＲ1及びスイッチ用トランジスタＴＲ2のオン・オフ状態を制御することができる。情報の書き込み時、第１の配線の電位をスイッチ用トランジスタＴＲ2が充分オンとなる電位に設定すると、第２の配線の電位に依存してスイッチ用トランジスタＴＲ2における第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3間に形成されたキャパシタに電荷が充電される。その結果、情報は、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1（第３の導電性領域ＳＣ3）に、第１の導電性領域ＳＣ1との電位差あるいは電荷の形態で蓄積される。情報の読み出し時、第１の導電性領域ＳＣ1の電位は読み出し電位となり、読み出し用トランジスタＴＲ1においては、チャネル形成領域ＣＨ1に蓄積された電位あるいは電荷（情報）は、チャネル形成領域ＣＨ1に相当する第３の導電性領域ＳＣ3とソース／ドレイン領域に相当する第４の導電性領域ＳＣ4との間の電位差又は電荷に変換され、その電荷（情報）に依存して、導電ゲートから見た読み出し用トランジスタＴＲ1のスレッショールド値が変化する。従って、情報の読み出し時、適切に選定された電位を導電ゲートに印加することによって、読み出し用トランジスタＴＲ1のオン／オフ動作を制御することができる。この読み出し用トランジスタＴＲ1の動作状態を検出することによって、情報の読み出しを行う。
【００３０】
しかも、本発明の半導体メモリセルにおいては、第１導電形の読み出し用トランジスタＴＲ1及び第２導電形のスイッチ用トランジスタＴＲ2に加えて、第１導電形の電流制御用接合型トランジスタＴＲ3が備えられている。この電流制御用接合型トランジスタＴＲ3は、情報の読み出し時、オン／オフ動作の制御がなされるので、第１の導電性領域ＳＣ1乃至第４の導電性領域ＳＣ4を流れる電流のマージンを非常に大きくとれる結果、第２の配線に接続し得る半導体メモリセルの数に制限を受け難く、しかも、半導体メモリセルの情報保持時間（リテンション時間）を長くすることができる。
【００３１】
尚、本発明の第１〜第７の態様に係る半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形の高濃度不純物含有層を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００３２】
本発明の第１の態様に係る半導体メモリセルにおいて、第６の導電性領域ＳＣ6を第３の導電性領域ＳＣ3に接続すれば、半導体モリセルの配線構造の簡素化を図ることができる。また、本発明の第２の態様、第３の態様、第６の態様あるいは第７の態様においては、読み出し用トランジスタとスイッチ用トランジスタとが１つに融合されているので、小さいセル面積とリーク電流の低減を図ることができる。更には、本発明の第４あるいは第５の態様に係る半導体メモリセルにおいては、読み出し用トランジスタとスイッチ用トランジスタと電流制御用接合型トランジスタが１つに融合されているので、一層小さいセル面積を達成することができる。
【００３３】
また、本発明の第２の態様の変形及び第６の態様の変形、更には、本発明の第３の態様の変形及び第７の態様の変形に係る半導体メモリセルにおいては、第２の電流制御用接合型トランジスタが設けられており、本発明の第３の態様及び第７の態様に係る半導体メモリセルにおいては、電流制御用接合型トランジスタに加えて書き込み用トランジスタが設けられており、情報の読み出し時、オン／オフ動作の制御がなされるので、第１の導電性領域ＳＣ1乃至第４の導電性領域ＳＣ4を流れる電流のマージンを一層確実に非常に大きくとれる結果、第２の配線に接続し得る半導体メモリセルの数に制限を一層受け難い。
【００３４】
本発明の半導体メモリセルは、情報を電位、電位差、又は電荷等の形態で保持するが、接合リーク等のリーク電流によりいずれはそれらが減衰するためリフレッシュを必要とするので、ＤＲＡＭ様に動作する。
【００３５】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略す）に基づき本発明を説明する。
【００３６】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る半導体メモリセルに関する。図１に原理図を、そして図２に模式的な一部断面図の一例を示すように、実施の形態１の半導体メモリセルは、第１導電形（例えば、ｎ形）の読み出し用トランジスタＴＲ1と、第２導電形（例えば、ｐ形）のスイッチ用トランジスタＴＲ2と、第１導電形（例えば、ｎ形）の電流制御用接合型トランジスタＴＲ3から成る。実施の形態１においては、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と電流制御用接合型トランジスタＴＲ3とは、個別のトランジスタから構成されている。即ち、実施の形態１における半導体メモリセルは３つのトランジスタから構成されている。
【００３７】
そして、実施の形態１の半導体メモリセルは、
（イ）第１導電形（例えば、ｎ形）の第１の導電性領域（好ましくは半導体領域）ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ、第１導電形とは逆の第２導電形（例えば、ｐ+形）、又は第１の導電性領域ＳＣ1と整流接合を形成して接するシリサイドや金属等の第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形（例えば、ｐ+形）の第３の導電性領域（好ましくは半導体領域）ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ、第１導電形（例えば、ｎ+形）、又は第３の導電性領域ＳＣ3と整流接合を形成して接するシリサイドや金属等の第４の導電性領域ＳＣ4、
（ホ）第４の導電性領域ＳＣ4とは離間して第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接し、しかも第１の導電性領域ＳＣ1の表面領域に延在する第１導電形の第５の導電性領域（好ましくは半導体領域）ＳＣ5、及び、
（ヘ）第５の導電性領域ＳＣ5の表面領域に設けられ、第２導電形（例えば、ｐ+形）、又は第５の導電性領域ＳＣ5と整流接合を形成して接するシリサイドや金属等の第６の導電性領域ＳＣ6、
を有する。
【００３８】
読み出し用トランジスタＴＲ1に関しては、
（Ａ−１）ソース／ドレイン領域の一方は第４の導電性領域ＳＣ4から構成され、他方は第５の導電性領域ＳＣ5から構成され、
（Ａ−２）チャネル形成領域ＣＨ1は、第４の導電性領域ＳＣ4と第５の導電性領域ＳＣ5とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成され、
（Ａ−３）第４の導電性領域ＳＣ4と第５の導電性領域ＳＣ5とで挟まれた第３の導電性領域ＳＣ3の該表面領域の上方には、バリア層（例えば、ゲート酸化膜）を介して導電ゲートＧ1が設けられている。
【００３９】
また、スイッチ用トランジスタＴＲ2に関しては、
（Ｂ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）チャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、
（Ｂ−３）第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の該表面領域の上方には、バリア層（例えば、ゲート酸化膜）を介して導電ゲートＧ2が設けられている。
【００４０】
更に、電流制御用接合型トランジスタＴＲ3に関しては、
（Ｃ−１）ゲート領域は、第６の導電性領域ＳＣ6、及び、この第６の導電性領域ＳＣ6と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）チャネル領域ＣＨ3は、第６の導電性領域ＳＣ6と第３の導電性領域ＳＣ3の該部分とで挟まれた第５の導電性領域ＳＣ5の一部から構成され、
（Ｃ−３）一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延在し、且つ、読み出し用トランジスタＴＲ1のソース／ドレイン領域の他方を構成する第５の導電性領域ＳＣ5の部分であり、他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の他端から延在し、且つ第１の導電性領域ＳＣ1の表面領域に延在する第５の導電性領域ＳＣ5の部分から構成されている。
【００４１】
尚、電流制御用接合型トランジスタＴＲ3は、▲１▼対向するゲート領域ＳＣ3，ＳＣ6の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ3，ＳＣ6における不純物濃度とチャネル領域ＣＨ3における不純物濃度とを最適化することによって、形成されている。
【００４２】
第１の導電性領域ＳＣ1は、半導体基板表面領域、半導体基板に設けられた絶縁層（絶縁体）上、半導体基板に設けられた第１導電形（例えば、ｎ形）のウエル構造内、あるいは絶縁体上に形成され、あるいは、所謂ＳＯＩ構造を有する。
【００４３】
そして、読み出し用トランジスタＴＲ1の導電ゲートＧ1（第１の導電ゲートＧ1と呼ぶ場合がある）及びスイッチ用トランジスタＴＲ2の導電ゲートＧ2（第２の導電ゲートＧ2と呼ぶ場合がある）は、メモリセル選択用の第１の配線（例えば、ワード線）に接続されている。また、第２の導電性領域ＳＣ2及び第６の導電性領域ＳＣ6は、書き込み情報設定線に接続されている。更に、第４の導電性領域ＳＣ4は、メモリセル選択用の第２の配線（例えば、ビット線）に接続されており、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、所定の電位に接続されている。
【００４４】
尚、実施の形態１の半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形（例えば、ｐ++）の高濃度不純物含有層ＳＣ7を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００４５】
実施の形態１における半導体メモリセルの変形の原理図を図３に示し、図４の（Ａ）に模式的な一部断面図を示す。実施の形態１における半導体メモリセルの変形においては、第６の導電性領域ＳＣ6は、書き込み情報設定線に接続する代わりに、第３の導電性領域ＳＣ3に接続されている。尚、各導電性領域と導電ゲートの配置を図４の（Ｂ）の模式的な配置図に示す。また、図４の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図４の（Ｃ）に示す。第６の導電性領域ＳＣ6と第３の導電性領域ＳＣ3との接続は、例えば、図４の（Ｂ）及び（Ｃ）に示すように、第３の導電性領域ＳＣ3の一部分を半導体基板の表面近傍まで延在させ、第５の導電性領域ＳＣ5の外側で、第６の導電性領域ＳＣ6と第３の導電性領域ＳＣ3の延在した部分とが接するような構造とすることによって、得ることができる。半導体メモリセルをこのような構造にすることにより、半導体メモリセルの配線構造の簡素化を図ることができる。
【００４６】
実施の形態１の半導体メモリセルは、周知のＭＯＳ型トランジスタの製造方法にて製造することができるので、製造方法の詳細な説明は省略する。
【００４７】
（実施の形態２）
実施の形態２は、本発明の第１の態様の変形に係る半導体メモリセルに関する。図５に原理図を、そして図６に模式的な一部断面図の一例を示すように、実施の形態２の半導体メモリセルの構造は、実質的には、実施の形態１にて説明した半導体メモリセルと同様である。実施の形態２の半導体メモリセルが実施の形態１の半導体メモリセルと相違する点は、第４の導電性領域ＳＣ4が、メモリセル選択用の第２の配線（例えば、ビット線）に接続される代わりに、所定の電位に接続されており、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域が、所定の電位に接続される代わりに、第２の配線（例えば、ビット線）に接続されている点にある。実施の形態２の半導体メモリセルのその他の構造は実施の形態１と同様とすることができるので、詳細な説明は省略する。
【００４８】
図７に原理図を示し、図８に模式的な一部断面図を示すように、第６の導電性領域ＳＣ6を、書き込み情報設定線に接続する代わりに、第３の導電性領域ＳＣ3に接続してもよい。尚、各導電性領域と導電ゲートの配置を図８の（Ｂ）の模式的な配置図に示す。また、図８の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図８の（Ｃ）に示す。
【００４９】
（実施の形態３）
実施の形態３は、本発明の第２の態様に係る半導体メモリセルに関する。図９に原理図を、そして図１０の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態３の半導体メモリセルは、第１導電形（例えば、ｎ形）の読み出し用トランジスタＴＲ1と、第２導電形（例えば、ｐ形）のスイッチ用トランジスタＴＲ2と、第１導電形（例えば、ｎ形）の電流制御用接合型トランジスタＴＲ3から成る。尚、各導電性領域と導電ゲートの配置を図１０の（Ｂ）の模式的な配置図に示す。また、図１０の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図１０の（Ｃ）に示す。実施の形態３においては、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2とは融合された１つのトランジスタから構成されており、かかるトランジスタと電流制御用接合型トランジスタＴＲ3は別個のトランジスタから構成されている。即ち、実施の形態３における半導体メモリセルは、２つのトランジスタの寸法程度に縮小することができる。
【００５０】
そして、実施の形態３の半導体メモリセルは、
（イ）第１導電形（例えば、ｎ形）の第１の導電性領域（好ましくは半導体領域）ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ、第１導電形とは逆の第２導電形（例えば、ｐ+形）、又は第１の導電性領域ＳＣ1と整流接合を形成して接するシリサイドや金属等の第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形（例えば、ｐ+形）の第３の導電性領域（好ましくは半導体領域）ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域（好ましくは半導体領域）ＳＣ4、
（ホ）第４の導電性領域ＳＣ4の表面領域に設けられ、第２導電形（例えば、ｐ+形）、又は第４の導電性領域ＳＣ4と整流接合を形成して接するシリサイドや金属等の第５の導電性領域ＳＣ5、及び、
（ヘ）第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2とで共有された導電ゲートＧ、
を有する。
【００５１】
読み出し用トランジスタＴＲ1に関しては、
（Ａ−１）ソース／ドレイン領域の一方は第４の導電性領域ＳＣ4から構成され、他方は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、
（Ａ−２）チャネル形成領域ＣＨ1は、第１の導電性領域ＳＣ1の該表面領域と第４の導電性領域ＳＣ4とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成されている。
【００５２】
また、スイッチ用トランジスタＴＲ2に関しては、
（Ｂ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）チャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1の該表面領域から構成されている。
【００５３】
更には、電流制御用接合型トランジスタＴＲ3に関しては、
（Ｃ−１）ゲート領域は、第５の導電性領域ＳＣ5、及び、該第５の導電性領域ＳＣ5と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）チャネル領域ＣＨ3は、第５の導電性領域ＳＣ5と第３の導電性領域ＳＣ3の該部分とで挟まれた第４の導電性領域ＳＣ4の一部から構成され、
（Ｃ−３）一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延在し、且つ、読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方を構成する第４の導電性領域ＳＣ4の部分であり、他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の他端から延在している。
【００５４】
実施の形態３においても、電流制御用接合型トランジスタＴＲ3は、▲１▼対向するゲート領域ＳＣ3，ＳＣ5の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ3，ＳＣ5における不純物濃度とチャネル領域ＣＨ3における不純物濃度とを最適化することによって、形成されている。
【００５５】
第１の導電性領域ＳＣ1は、半導体基板表面領域、半導体基板に設けられた絶縁層（絶縁体）上、半導体基板に設けられた第１導電形（例えば、ｎ形）のウエル構造内、あるいは絶縁体上に形成され、あるいは、所謂ＳＯＩ構造を有する。
【００５６】
そして、導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続されており、第２の導電性領域ＳＣ2は、書き込み情報設定線に接続されている。更には、第５の導電性領域ＳＣ5は第３の導電性領域に接続されている。また、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の配線（例えば、ビット線）に接続され、第１の導電性領域ＳＣ1は所定の電位（具体的には、共有ウエル又は基板）に接続されている。
【００５７】
尚、実施の形態３の半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形（例えば、ｐ++）の高濃度不純物含有層ＳＣ6を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００５８】
実施の形態３の半導体メモリセルにおいては、このように読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2とが１つに融合されているので、小さいセル面積とリーク電流の低減を図ることができる。
【００５９】
実施の形態３の半導体メモリセルは、後述する実施の形態７の半導体メモリセルの製造工程中の［工程−１０］〜［工程−４０］と同様の工程を実行し、次いで、第４の導電性領域ＳＣ4の表面領域にイオン注入法によって第５の導電性領域ＳＣ5を設けることによって製造することができる。
【００６０】
（実施の形態４）
実施の形態４は、本発明の第２の態様の変形に係る半導体メモリセルに関する。図１１に原理図を、そして図１２の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態４の半導体メモリセルは、図９及び図１０に示した実施の形態３の半導体メモリセルにおいて、第１導電形（例えば、ｎ形）の第２の電流制御用接合型トランジスタＴＲ4を更に備えている。この点を除き、実施の形態４の半導体メモリセルの構造は実施の形態３の半導体メモリセルと同様とすることができる。尚、各導電性領域と導電ゲートの配置を図１２の（Ｂ）の模式的な配置図に示す。また、図１２の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図１２の（Ｃ）に示す。
【００６１】
そして、この第２の電流制御用接合型トランジスタＴＲ4に関しては、
（Ｉ−１）ゲート領域は、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｉ−２）一方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の表面領域から構成され、
（Ｉ−３）チャネル領域ＣＨ4は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成され、
（Ｉ−４）他方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4のチャネル領域ＣＨ4の下方に位置する第１の導電性領域ＳＣ1の部分から構成されている。
【００６２】
実施の形態４における第２の電流制御用接合型トランジスタＴＲ4は、▲１▼対向するゲート領域ＳＣ3，ＳＣ5の間の距離（チャネル領域ＣＨ4の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ3，ＳＣ5における不純物濃度とチャネル領域ＣＨ3における不純物濃度とを最適化することによって、形成することができる。
【００６３】
尚、実施の形態４の半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形（例えば、ｐ++）の高濃度不純物含有層ＳＣ6を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００６４】
（実施の形態５）
実施の形態５の半導体メモリセルは、本発明の第３の態様に係る半導体メモリセルに関する。図１３にその原理図を示し、図１４の（Ａ）に模式的な一部断面図を示すように、実施の形態５の半導体メモリセルは、第１導電形の読み出し用トランジスタＴＲ1と、第２導電形のスイッチ用トランジスタＴＲ2と、第１導電形の電流制御用接合型トランジスタＴＲ3と、第２導電形の書き込み用トランジスタＴＲ5から成る。実施の形態５の半導体メモリセルにおいては、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と書き込み用トランジスタＴＲ5とは融合された１つのトランジスタから構成されており、かかるトランジスタと電流制御用接合型トランジスタＴＲ3は別個のトランジスタから構成されている。即ち、実施の形態４における半導体メモリセルは、２つのトランジスタ以下に近い面積で実現される。尚、各導電性領域と導電ゲートの配置を図１４の（Ｂ）の模式的な配置図に示す。また、図１４の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図１４の（Ｃ）に示す。
【００６５】
実施の形態５の半導体メモリセルの構造においては、導電ゲートＧが、第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3、及び第３の導電性領域ＳＣ3と第５の導電性領域ＳＣ5を橋渡すごとくバリア層を介して設けられており、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と書き込み用トランジスタＴＲ5で共有されている点が、実施の形態４にて説明した半導体メモリセルと相違している。
【００６６】
そして、書き込み用トランジスタＴＲ5に関しては、
（Ｄ−１）ソース／ドレイン領域の一方は、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当する第３の導電性領域ＳＣ3の該表面領域から構成され、
（Ｄ−２）ソース／ドレイン領域の他方は、第５の導電性領域ＳＣ5から構成され、
（Ｄ−３）チャネル形成領域ＣＨ5は、読み出し用トランジスタＴＲ1のソース／ドレイン領域の一方に相当する第４の導電性領域ＳＣ4から構成されている。
【００６７】
また、導電ゲートＧはメモリセル選択用の第１の配線（例えば、ワード線）に接続され、第２の導電性領域ＳＣ2は書き込み情報設定線に接続されている。更には、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の配線（例えば、ビット線）に接続され、第１の導電性領域ＳＣ1は所定の電位（具体的には、共有ウエル又は基板）に接続されている。尚、実施の形態５の半導体メモリセルにおいては、実施の形態４と異なり、第５の導電性領域ＳＣ5は第３の導電性領域に接続されていない。
【００６８】
実施の形態５の半導体メモリセルにおける読み出し用トランジスタＴＲ1、スイッチ用トランジスタＴＲ2、及び電流制御用接合型トランジスタＴＲ3の構造は、実質的には実施の形態３にて説明した半導体メモリセルと同様であり、詳細な説明は省略する。尚、書き込み用トランジスタＴＲ5がオン状態となることによって、第３の導電性領域ＳＣ3における電位と第５の導電性領域ＳＣ5における電位が概ね等しくなり、書き込み用トランジスタＴＲ5の動作によって電流制御用接合型トランジスタＴＲ3の動作が制御される。
【００６９】
尚、実施の形態５の半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形（例えば、ｐ++）の高濃度不純物含有層ＳＣ6を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００７０】
実施の形態５の半導体メモリセルは、後述する実施の形態７の半導体メモリセルの製造工程中の［工程−１０］〜［工程−４０］と同様の工程を実行し（但し、チャネル形成領域ＣＨ1及びチャネル形成領域ＣＨ5を形成するために斜めイオン注入を行う）、次いで、第４の導電性領域ＳＣ4の表面領域にイオン注入法によって第５の導電性領域ＳＣ5を設けることによって製造することができる。あるいはまた、図１２に示したと同様の導電ゲートを形成し、第３の導電性領域ＳＣ3及び第４の導電性領域ＳＣ4を形成した後、第４の導電性領域ＳＣ4を覆うような導電ゲートを更に形成し、第５の導電性領域ＳＣ5を形成するといった工程によっても製造することができる。
【００７１】
（実施の形態６）
実施の形態６は、本発明の第３の態様の変形に係る半導体メモリセルに関する。図１５にその原理図を示し、図１６の（Ａ）に模式的な一部断面図を示し、図１６の（Ｂ）に各導電性領域の模式的な配置図を示すように、実施の形態６の半導体メモリセルは、図１３及び図１４に示した実施の形態５の半導体メモリセルにおいて、第１導電形（例えば、ｎ形）の第２の電流制御用接合型トランジスタＴＲ4を更に備えている。尚、この点を除き、実施の形態６の半導体メモリセルの構造は実施の形態５の半導体メモリセルと同様とすることができる。
【００７２】
この第２の電流制御用接合型トランジスタＴＲ4に関しては、
（Ｊ−１）ゲート領域は、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｊ−２）一方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の表面領域から構成され、
（Ｊ−３）チャネル領域ＣＨ4は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成され、
（Ｊ−４）他方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ4のチャネル領域ＣＨ4の下方に位置する第１の導電性領域ＳＣ1の部分から構成されている。
【００７３】
実施の形態６における第２の電流制御用接合型トランジスタＴＲ4も、▲１▼対向するゲート領域ＳＣ3，ＳＣ5の間の距離（チャネル領域ＣＨ4の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ3，ＳＣ5における不純物濃度とチャネル領域ＣＨ3における不純物濃度とを最適化することによって、形成することができる。
【００７４】
尚、実施の形態６の半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形（例えば、ｐ++）の高濃度不純物含有層ＳＣ6を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００７５】
（実施の形態７）
実施の形態７は、本発明の第４の態様に係る半導体メモリセルに関する。実施の形態７の半導体メモリセルが、実施の形態１の半導体メモリセルと相違する点は、実施の形態１の半導体メモリセルにおいては３つのトランジスタから１つの半導体メモリセルが構成されているのに対して、実施の形態７の半導体メモリセルにおいては、読み出し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と電流制御用接合型トランジスタＴＲ3の３つのトランジスタを１つのトランジスタ領域に融合して半導体メモリセルが構成されている点にある。
【００７６】
実施の形態７の半導体メモリセルは、図１７の（Ａ）に原理図を、そして図１７の（Ｂ）に模式的な一部断面図の一例を示すように、第１導電形（例えば、ｎ形）の読み出し用トランジスタＴＲ1と、第２導電形（例えば、ｐ形）のスイッチ用トランジスタＴＲ2と、第１導電形（例えば、ｎ形）の電流制御用接合型トランジスタＴＲ3から成り、
（イ）第１導電形（例えば、ｎ形）の第１の導電性領域（好ましくは半導体領域）ＳＣ1、
（ロ）第１の導電性領域ＳＣ1の表面領域に設けられ、第１導電形とは逆の第２導電形（例えば、ｐ++形）、又は第１の導電性領域ＳＣ1と整流接合を形成して接するシリサイドや金属等の第２の導電性領域ＳＣ2、
（ハ）第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形（例えば、ｐ+型）の第３の導電性領域（好ましくは半導体領域）ＳＣ3、
（ニ）第３の導電性領域ＳＣ3の表面領域に設けられ、若しくは第３の導電性領域ＳＣ3に隣接して設けられ、第１導電形（例えば、ｎ++形）、又は第３の導電性領域ＳＣ3と整流接合を形成して接するシリサイドや金属等の第４の導電性領域ＳＣ4、及び、
（ホ）第１の導電性領域ＳＣ1と第４の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタＴＲ1と第２導電形のスイッチ用トランジスタＴＲ2とで共有された導電ゲートＧ、
を有する半導体メモリセルである。
【００７７】
そして、読み出し用トランジスタＴＲ1に関しては、
（Ａ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた第１の導電性領域ＳＣ1の表面領域から構成され、他方は第４の導電性領域ＳＣ4から構成され、
（Ａ−２）チャネル形成領域ＣＨ1は、第１の導電性領域ＳＣ1の該表面領域と第４の導電性領域ＳＣ4とで挟まれた第３の導電性領域ＳＣ3の表面領域から構成されている。
【００７８】
また、スイッチ用トランジスタＴＲ2に関しては、
（Ｂ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ2から構成され、他方は第３の導電性領域ＳＣ3から構成され、
（Ｂ−２）チャネル形成領域ＣＨ2は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれた、読み出し用トランジスタＴＲ1の一方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ1の該表面領域から構成されている。
【００７９】
更に、電流制御用接合型トランジスタＴＲ3に関しては、
（Ｃ−１）ゲート領域は、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成され、
（Ｃ−２）一方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、読み出し用トランジスタＴＲ1の一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当する第１の導電性領域ＳＣ1の該表面領域から構成され、
（Ｃ−３）チャネル領域ＣＨ3は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ3の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ1の部分から構成され、
（Ｃ−４）他方のソース／ドレイン領域は、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の下方に位置する第１の導電性領域ＳＣ1の部分から構成されている。
【００８０】
尚、電流制御用接合型トランジスタＴＲ3は、▲１▼対向するゲート領域ＳＣ2，ＳＣ3の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ2，ＳＣ3における不純物濃度とチャネル領域ＣＨ3における不純物濃度とを最適化することによって、形成されている。
【００８１】
第１の導電性領域ＳＣ1は、半導体基板表面領域、半導体基板に設けられた絶縁層（絶縁体）上、半導体基板に設けられた第１導電形（例えば、ｎ形）のウエル構造内、あるいは絶縁体上に形成され、あるいは、所謂ＳＯＩ構造を有する。
【００８２】
そして、導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続されている。また、第２の導電性領域ＳＣ2は、書き込み情報設定線に接続され、第４の導電性領域ＳＣ4は、メモリセル選択用の第２の配線（例えば、ビット線）に接続されている。更に、電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、所定の電位（具体的には、共有ウエル又は基板）に接続されている。
【００８３】
尚、実施の形態７の半導体メモリセルにおいて、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3との間に、第２導電形（例えば、ｐ++）の高濃度不純物含有層ＳＣ5を形成すれば、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図ることができる。
【００８４】
以下、実施の形態１〜実施の形態７の半導体メモリセルの動作を説明する。尚、実施の形態１〜実施の形態７の半導体メモリセルの動作原理は、実質的に同じである。
【００８５】
書き込み時、各部位における電位を以下の表１のとおりとする。また、読み出し時、メモリセル選択用の第１の配線（例えば、ワード線）における電位を以下の表２のとおりとする。更には、読み出し時、第４の導電性領域ＳＣ4が接続されたメモリセル選択用の第２の配線（例えば、ビット線）の電位を以下の表２のとおりとする。尚、第１の導電性領域ＳＣ1には０電位を含む所定の電位が与えられている。また、読み出し時、導電ゲートから見た読み出し用トランジスタＴＲ1のスレッショールド値を以下の表３のとおりとする。
【００８６】
【表１】
0003873396.tif 000002
【００８７】
【表２】
［情報の読み出し時］
メモリセル選択用の第１の配線（例えば、ワード線）：ＶR
メモリセル選択用の第２の配線の電位              ：Ｖ2
【００８８】
【表３】
”０”の読み出し時：ＶTH_10
”１”の読み出し時：ＶTH_11
【００８９】
”０”の読み出し時と、”１”の読み出し時とでは、チャネル形成領域ＣＨ1の電位が異なる。この影響を受けて、”０”の読み出し時、及び”１”の読み出し時において、導電ゲートから見た読み出し用トランジスタＴＲ1のスレッショールド値が変化する。但し、従来のＤＲＡＭが必要とするような大きなキャパシタを必要としない。
【００９０】
読み出し用トランジスタＴＲ1における電位の関係を以下の表４のように設定する。
【００９１】
【表４】
｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【００９２】
但し、電流制御用接合型トランジスタＴＲ3のオン／オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み出しを行うことができる。
【００９３】
［情報の書き込み時］
”０”（書き込み情報設定線の電位：Ｖ0）又は”１”（書き込み情報設定線の電位：Ｖ1）の情報の書き込み時、第１の配線の電位をＶW（＜０）とする。その結果、スイッチ用トランジスタＴＲ2の導電ゲートＧ2の電位もＶW（＜０）となる。従って、スイッチ用トランジスタＴＲ2はオンの状態である。それ故、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋ＶTH2｜の場合ＶW−ＶTH2）となる。
【００９４】
情報を書き込み後、読み出し前の情報保持状態においては、読み出し用トランジスタＴＲ1及びスイッチ用トランジスタＴＲ2が導通しないように、各トランジスタの各部分における電位を設定する。このためには、例えば、第１の配線の電位を０（Ｖ）とし、書き込み情報設定線の電位をＶ1とすればよい。
【００９５】
情報の書き込み時、読み出し用トランジスタＴＲ1の導電ゲートの電位はＶW（＜０）である。従って、読み出し用トランジスタＴＲ1はオフ状態である。こうして、”０”又は”１”の情報の書き込み時、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）、又はＶ1あるいはＶW−ＶTH2（”１”の情報の場合）となり、この状態は情報の読み出し時まで、漏洩電流（読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1と第１の導電性領域ＳＣ1間、スイッチ用トランジスタＴＲ2のオフ電流等）のために経時変化するが、許容範囲内に保持される。尚、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し動作に誤りを与える程大きくなる前に、所謂リフレッシュ動作を行う。
【００９６】
［情報の読み出し時］
”０”又は”１”の情報の読み出し時、第１の配線の電位はＶR（＞０）である。その結果、スイッチ用トランジスタＴＲ2の導電ゲートの電位はＶR（＞０）となり、スイッチ用トランジスタＴＲ2はオフの状態である。
【００９７】
読み出し用トランジスタＴＲ1の導電ゲートの電位はＶR（＞０）である。また、導電ゲートから見た読み出し用トランジスタＴＲ1のスレッショールド値は、ＶTH_10又はＶTH_11である。この読み出し用トランジスタＴＲ1のスレッショールド値は、チャネル形成領域ＣＨ1の電位の状態に依存する。これらの電位の間には、
｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
という関係がある。従って、蓄積された情報が”０”の場合、読み出し用トランジスタＴＲ1はオン状態となる。また、蓄積された情報が”１”の場合、読み出し用トランジスタＴＲ1はオフ状態となる。但し、電流制御用接合型トランジスタＴＲ3のオン／オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み出しを行うことができる。
【００９８】
更には、電流制御用接合型トランジスタＴＲ3のゲート領域を構成する第６の導電性領域ＳＣ6及び第３の導電性領域ＳＣ3（実施の形態１や実施の形態２における半導体メモリセル）あるいは第５の導電性領域ＳＣ5及び第３の導電性領域ＳＣ3（実施の形態３〜実施の形態６における半導体メモリセル）に対するバイアス条件に基づき、あるいは又、第２の導電性領域ＳＣ2及び第３の導電性領域ＳＣ3（実施の形態７における半導体メモリセル）に対するバイアス条件に基づき、読み出し用トランジスタＴＲ1は電流制御用接合型トランジスタＴＲ3によって制御される。即ち、蓄積された情報が”０”の場合、電流制御用接合型トランジスタＴＲ3をオン状態とし、蓄積された情報が”１”の場合、電流制御用接合型トランジスタＴＲ3をオフ状態とする。
【００９９】
こうして、蓄積された情報に依存して読み出し用トランジスタＴＲ1は、確実にオン状態又はオフ状態となる。第４の導電性領域ＳＣ4若しくは第５の導電性領域ＳＣ5は、第２の配線に接続されているので、蓄積された情報（”０”あるいは”１”）に依存して、読み出し用トランジスタＴＲ1に電流が流れ、あるいは流れない。こうして、蓄積された情報を読み出し用トランジスタＴＲ1によって読み出すことができる。
【０１００】
以上に説明した読み出し用トランジスタＴＲ1、スイッチ用トランジスタＴＲ2及び電流制御用接合型トランジスタＴＲ3の動作状態を表５に纏めた。尚、表５中、各電位の値は例示であり、上記の条件を満足する値ならば如何なる値をとることも可能である。
【０１０１】
【表５】
0003873396.tif 000003
【０１０２】
図１７の（Ｂ）に示した実施の形態７の半導体メモリセルの製造方法を、半導体基板等の模式的な一部断面図である図１８〜図２０を参照して、以下説明する。
【０１０３】
［工程−１０］
先ず、公知の方法に従い、ｐ形シリコン半導体基板１０に素子分離領域（図示せず）、ｎ形ウエル、ｎ形の第１の導電性領域ＳＣ1や、バリア層に相当するゲート酸化膜１１を形成した後、例えば不純物を含有するポリシリコンあるいはポリサイド構造を有する導電ゲートＧを形成する。こうして、図１８の（Ａ）に示す構造を得ることができる。尚、ｎ形の第１の導電性領域ＳＣ1の不純物濃度を、１．０×１０17ｃｍ-3とした。また、導電ゲートのゲート長を０．２８μｍとした。
【０１０４】
［工程−２０］
次いで、レジスト材料からイオン注入用マスク１２を形成した後、第２導電形（例えば、ｐ形）の不純物をイオン注入し、第１の導電性領域ＳＣ1の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ2を形成する（図１８の（Ｂ）参照）。イオン注入の条件を以下の表６に例示する。
【０１０５】
【表６】
イオン種      ：ＢＦ2
加速エネルギー：２０ｋｅＶ
ドーズ量      ：１×１０13ｃｍ-2
イオン入射角  ：７度
【０１０６】
［工程−３０］
その後、イオン注入用マスク１２を除去し、レジスト材料からイオン注入用マスク１３を形成した後、第２導電形（例えば、ｐ形）の不純物を斜めイオン注入法にてイオン注入し、第１の導電性領域ＳＣ1の表面領域に設けられ、且つ第２の導電性領域ＳＣ2とは離間して設けられた第２導電形の第３の導電性領域ＳＣ3を形成する。斜めイオン注入法にてイオン注入を行うことによって、導電ゲートＧの下方にも第３の導電性領域ＳＣ3が形成される（図１９の（Ａ）参照）。尚、表７に示すイオン注入を２回行い、各イオン注入におけるイオン入射角を異ならせた。特に、第１回目のイオン注入におけるイオン入射角を６０度に設定することで、導電ゲートＧの下方の第３の導電性領域ＳＣ3の不純物濃度を高い精度で制御することができる。
【０１０７】
【表７】
第１回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：１０ｋｅＶ
ドーズ量      ：３．４×１０13ｃｍ-2
イオン入射角  ：６０度
第２回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量      ：２．１×１０13ｃｍ-2
イオン入射角  ：１０度
【０１０８】
［工程−４０］
次いで、第１導電形（例えば、ｎ形）の不純物をイオン注入し、第３の導電性領域ＳＣ3の表面領域に設けられ且つ整流接合を形成して接する第４の導電性領域ＳＣ4を形成する（図１９の（Ｂ）参照）。イオン注入の条件を以下の表８に例示する。
【０１０９】
【表８】
イオン種      ：ヒ素
加速エネルギー：２５ｋｅＶ
ドーズ量      ：１×１０13ｃｍ-2
イオン入射角  ：７度
【０１１０】
［工程−５０］
次いで、イオン注入用マスク１３を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜し、かかるＳｉＯ2層をエッチバックすることによって、導電ゲートＧの側壁にサイドウオール１４を形成する。
【０１１１】
［工程−６０］
次いで、レジスト材料からイオン注入用マスク１５を形成した後、第１導電形（例えば、ｎ形）の不純物をイオン注入し、第４の導電性領域ＳＣ4の不純物濃度を１０19〜１０20ｃｍ-3程度まで高くすることによって、第４の導電性領域ＳＣ4の低抵抗化を図る（図２０の（Ａ）参照）。イオン注入の条件を以下の表９に例示する。
【０１１２】
【表９】
イオン種      ：ヒ素
加速エネルギー：３０ｋｅＶ
ドーズ量      ：５×１０15ｃｍ-2
イオン入射角  ：７度
【０１１３】
［工程−７０］
その後、イオン注入用マスク１５を除去し、レジスト材料からイオン注入用マスク１６を形成した後、第２導電形（例えば、ｐ形）の不純物をイオン注入し、第３の導電性領域ＳＣ3の不純物濃度を１０19〜１０20ｃｍ-3程度まで高くすることによって、第３の導電性領域ＳＣ3の低抵抗化を図る（図２０の（Ｂ）参照）。イオン注入の条件を以下の表１０に例示する。
【０１１４】
【表１０】
イオン種      ：ＢＦ2
加速エネルギー：３０ｋｅＶ
ドーズ量      ：３×１０15ｃｍ-2
イオン入射角  ：７度
【０１１５】
［工程−８０］
その後、従来のＭＯＳトランジスタの製造方法に従い、半導体メモリセルを完成させる。
【０１１６】
以上のイオン注入条件により、電流制御用接合型トランジスタＴＲ3のゲート領域（第２の導電性領域ＳＣ2及び第３の導電性領域ＳＣ3）並びにチャネル領域ＣＨ3の不純物濃度は、以下の表１１のとおりとなった。また、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の厚さは０．１μｍであった。
【０１１７】
【表１１】
第２の導電性領域ＳＣ2：２．１×１０19ｃｍ-3
第３の導電性領域ＳＣ3：１．５×１０18ｃｍ-3
チャネル領域ＣＨ3：    ５．０×１０17ｃｍ-3
【０１１８】
尚、半導体メモリセルの製造工程は、上記の方法に限定されない。例えば、［工程−２０］を省略することができる。［工程−３０］、［工程−４０］、［工程−５０］の順序は任意の順序することができる。導電ゲートや素子分離領域の形成を、［工程−７０］の後に行ってもよい。イオン注入の条件も例示であり、適宜変更することができる。
【０１１９】
（実施の形態８）
実施の形態８は、本発明の第５の態様に係る半導体メモリセルに関する。実施の形態８の半導体メモリセルの構造自体は、実施の形態７の半導体メモリセルと同様である。実施の形態８の半導体メモリセルが、実施の形態７の半導体メモリセルと相違する点は、図２１の（Ａ）に原理図を、そして図２１の（Ｂ）に模式的な一部断面図の一例を示すように、以下の点にある。
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続されている。
（ｅ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続されている。
（ｆ）第４の導電性領域ＳＣ4は、第２の所定の電位に接続されている。
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、メモリセル選択用の第２の配線（例えば、ビット線）に接続されている。
【０１２０】
実施の形態８の半導体メモリセルの製造方法は、実質的には実施の形態７の半導体メモリセルと同様とすることができるので、詳細な説明は省略する。実施の形態８の半導体メモリセルの動作を、以下説明する。
【０１２１】
第２の導電性領域ＳＣ2が接続された第１の所定の電位を、Ｖ3（≦０）とする。また、第４の導電性領域ＳＣ4が接続された第２の所定の電位を、Ｖ4（≧０）とする。
【０１２２】
書き込み時、各部位における電位を以下の表１２のとおりとする。また、書き込み時、導電ゲートＧから見たスイッチ用トランジスタＴＲ2のスレッショールド値を以下の表１３のとおりとする。更には、読み出し時の電位を以下の表１４のとおりとする。また、読み出し時、導電ゲートＧから見た読み出し用トランジスタＴＲ1のスレッショールド値を以下の表１５のとおりとする。
【０１２３】
【表１２】
0003873396.tif 000004
【０１２４】
【表１３】
［書き込み時］
”０”の書き込み時：ＶTH2W_O
”１”の書き込み時：ＶTH2W_1
【０１２５】
【表１４】
［読み込み時］
メモリセル選択用の第１の配線（例えば、ワード線）：ＶR
【０１２６】
【表１５】
［読み込み時］
”０”の読み出し時：ＶTH1R_0
”１”の読み出し時：ＶTH1R_1
【０１２７】
”０”の書き込み時、読み出し時と、”１”の書き込み時、読み出し時とでは、チャネル形成領域ＣＨ1及びチャネル形成領域ＣＨ2の電位が一般に異なる。この影響を受けて、”０”の書き込み／読み出し時、及び”１”の書き込み／読み出し時において、導電ゲートＧから見た読み出し用トランジスタＴＲ1及びスイッチ用トランジスタＴＲ2のスレッショールド値が変化する。但し、従来のＤＲＡＭが必要とする大きなキャパシタを必要としない。
【０１２８】
スイッチ用トランジスタＴＲ2における電位の関係を、説明を簡単にするため、例えば以下のように設定する。
｜ＶW｜＞｜ＶTH2W_1｜又は｜ＶTH2W_O｜の内大きい方
一方、読み出し用トランジスタＴＲ1における電位の関係を以下のように設定する。
｜ＶTH1R_0｜＞｜ＶR｜＞｜ＶTH1R_1｜
【０１２９】
但し、電流制御用接合型トランジスタＴＲ3のオン／オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み出しを行うことができる。
【０１３０】
［情報の書き込み時］
”０”（第２の配線の電位：Ｖ0）又は”１”（第２の配線の電位：Ｖ1）の情報の書き込み時、第１の配線の電位をＶW（＜０）とする。その結果、スイッチ用トランジスタＴＲ2の導電ゲートＧの電位もＶW（＜０）となる。ＶWは、
｜ＶW｜＞｜ＶTH2W_1｜又は｜ＶTH2W_O｜の内大きい方
の関係にある。従って、書き込み時、スイッチ用トランジスタＴＲ2はオンの状態である。それ故、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、
”０”の情報の書き込み時：Ｖ3
”１”の情報の書き込み時：Ｖ3
となる。
【０１３１】
情報の書き込み時、読み出し用トランジスタＴＲ1の導電ゲートＧの電位はＶW（＜０）である。従って、読み出し用トランジスタＴＲ1はオフ状態である。こうして、”０”又は”１”の情報の書き込み時、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、”０”の情報の場合も”１”の情報の場合もＶ3となるが、保持状態ではＴＲ2もオフ状態となるから、第２の配線の電位をこのときＶ5（｜Ｖ5｜≦｜Ｖ0｜又は｜Ｖ1｜）とすると、チャネル形成領域ＣＨ1の電位は、γ｛Ｖ3−（Ｖ0−Ｖ5）｝又はγ｛Ｖ3−（Ｖ1−Ｖ5）｝となる。ここで、γは、第１の導電性領域ＳＣ1と第３の導電性領域ＳＣ3間の容量と、第３の導電性領域ＳＣ3の他の領域（第１の導電性領域ＳＣ1を含む）との全容量の比である。この状態は情報の読み出し時まで、漏洩電流（読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1と第１の導電性領域ＳＣ1間、スイッチ用トランジスタＴＲ2のオフ電流等）のために経時変化するが、許容範囲内に保持される。
【０１３２】
情報を書き込み後、読み出し前の情報保持状態においては、読み出し用トランジスタＴＲ1及びスイッチ用トランジスタＴＲ2が導通しないように、各トランジスタの各部分における電位を設定する。このためには、例えば、第１の配線の電位を０（Ｖ）、第２の配線の電位をＶ5とすればよい。尚、読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し動作に誤りを与える程大きくなる前に、所謂リフレッシュ動作を行う。
【０１３３】
［情報の読み出し時］
”０”又は”１”の情報の読み出し時、第１の配線の電位はＶR（＞０）であり、第２の配線の電位はＶ6（｜Ｖ6｜≦｜Ｖ0｜又は｜Ｖ1｜）である。その結果、スイッチ用トランジスタＴＲ2の導電ゲートＧの電位はＶR（＞０）となり、スイッチ用トランジスタＴＲ2はオフの状態である。
【０１３４】
読み出し用トランジスタＴＲ1の導電ゲートＧの電位はＶR（＞０）である。また、導電ゲートＧから見た読み出し用トランジスタＴＲ1のスレッショールド値は、第３の導電性領域ＳＣ3と第４の導電性領域ＳＣ4との間の電位がそれぞれγ｛Ｖ3−（Ｖ0−Ｖ6）｝又はγ｛Ｖ3−（Ｖ1−Ｖ6）｝に対応した値である、ＶTH1R_0又はＶTH1R_1である。この読み出し用トランジスタＴＲ1のスレッショールド値は、チャネル形成領域ＣＨ1の電位の状態に依存する。これらの電位の間には、
｜ＶTH_10｜＞｜ＶR｜＞｜ＶTH_11｜
という関係がある。従って、蓄積された情報が”０”の場合、読み出し用トランジスタＴＲ1はオフ状態となる。また、蓄積された情報が”１”の場合、読み出し用トランジスタＴＲ1はオン状態となる。但し、電流制御用接合型トランジスタＴＲ3のオン／オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み出しを行うことができる。
【０１３５】
更には、電流制御用接合型トランジスタＴＲ3のゲート領域を構成する第２の導電性領域ＳＣ2及び第３の導電性領域ＳＣ3に対するバイアス条件に基づき、読み出し用トランジスタＴＲ1は電流制御用接合型トランジスタＴＲ3によって制御される。即ち、蓄積された情報が”０”の場合、電流制御用接合型トランジスタＴＲ3はオフ状態となり、蓄積された情報が”１”の場合、電流制御用接合型トランジスタＴＲ3はオン状態となる。
【０１３６】
こうして、蓄積された情報に依存して読み出し用トランジスタＴＲ1はオン状態又はオフ状態となる。第４の導電性領域ＳＣ4は、第２の所定の電位に接続されているので、蓄積された情報（”０”あるいは”１”）に依存して、読み出し用トランジスタＴＲ1に電流が流れ、あるいは流れない。こうして、蓄積された情報を読み出し用トランジスタＴＲ1によって読み出すことができる。
【０１３７】
以上に説明した、読み出し用トランジスタＴＲ1、スイッチ用トランジスタＴＲ2及び電流制御用接合型トランジスタＴＲ3の動作状態を表１６に纏めた。尚、表１６中、各電位の値は例示であり、上記の条件を満足する値ならば如何なる値をとることも可能である。
【０１３８】
【表１６】
0003873396.tif 000005
【０１３９】
（実施の形態９）
実施の形態９においては、実施の形態７（本発明の第４の態様）及び実施の形態８（本発明の第５の態様）にて説明した半導体メモリセルの構造の各種の変形を説明する。尚、以下に示す構造の半導体メモリセルにおいては、各領域に接続された電源や電位が異なるのみで、本発明の第４の態様及び第５の態様に係る半導体メモリセルの構造自体に相違はない。
【０１４０】
トレンチ構造を有する素子分離領域によって半導体メモリセルを分離した構造の模式的な一部断面図を図２２に示す。また、素子分離領域、第１の配線（例えば、ワード線）、第４の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2の配置を模式的に図２３の（Ａ）に示し、第２の配線（ビット線）及び書き込み情報設定線の配置を模式的に図２３の（Ｂ）に示す。ここで、図２２は、図２３の（Ａ）及び（Ｂ）の線Ａ−Ａに沿った模式的な一部断面図である。図２２及び図２３から明らかなように、この構造の半導体メモリセルにおいては、ユニットセルの大きさは、Ｆをフィーチャーサイズ（feature size）とした場合、最低、２Ｆ×３Ｆ＝６Ｆ2、余裕をとった場合、３Ｆ×３Ｆ＝９Ｆ2となる。
【０１４１】
図２４に示す構造の半導体メモリセルは、素子分離領域の構造をトレンチ構造とした例である。図２４の（Ｂ）に示す構造の半導体メモリセルが図２４の（Ａ）に示す構造の半導体メモリセルと相違する点は、第２導電形（ｐ+）の第３の導電性領域ＳＣ3を形成する際、同時に、第２の導電性領域ＳＣ2を形成すべき領域に第２の導電性領域の一部（ｐ+型の領域ＳＣ’2）を形成する点にある。尚、第３の導電性領域ＳＣ3及び第２の導電性領域の一部（ｐ+型の領域ＳＣ’2）は斜めイオン注入法にて同時に形成することができる。
【０１４２】
図２５に示す構造の半導体メモリセルにおいては、素子分離領域の構造をトレンチ構造とし、更には、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3に、斜めイオン注入法によって第１導電形（例えば、ｎ形）の不純物をイオン注入し、第１導電形領域ＳＣ7，ＳＣ8を形成する。これによって、チャネル領域ＣＨ3の不純物濃度を制御することができ、電流制御用トランジスタＴＲ3のＪＦＥＴとしての動作が安定する。図２５の（Ａ）及び（Ｂ）に示す半導体メモリセルの構造の相違は、図２４の（Ａ）及び（Ｂ）にて説明したと同様である。
【０１４３】
図１７乃至図２５に示した半導体メモリセルにおいては、第４の導電性領域ＳＣ4は、第３の導電性領域ＳＣ3の表面領域に設けられている。一方、図２６の（Ａ）に示す構造の半導体メモリセルにおいては、第４の導電性領域ＳＣ4は、第３の導電性領域ＳＣ3に隣接して設けられている。図２６の（Ａ）に示す構造の半導体メモリセルにおいても、素子分離領域の構造はトレンチ構造である。尚、素子分離領域が、第４の導電性領域ＳＣ4の下方に延在し、第４の導電性領域ＳＣ4と第１の導電性領域ＳＣ1とを分離している。第４の導電性領域ＳＣ4の下方に延在する素子分離領域は、例えば、ＳＩＭＯＸ技術を用いて形成することができる。あるいは又、第４の導電性領域ＳＣ4を形成すべき領域を含む素子分離領域形成予定領域の半導体基板に溝部をエッチング法にて形成し、かかる溝部に絶縁材料（例えばＳｉＯ2）を埋め込んだ後、第４の導電性領域ＳＣ4を形成すべき部分の絶縁材料を除去することで形成することができる。尚、この場合、次いで、第４の導電性領域ＳＣ4を形成すべき部分に、例えば、アモルファスシリコンやポリシリコンを埋め込み、あるいは又、固相成長法によってシリコン層を形成すればよい。
【０１４４】
図１７の（Ｂ）や図２１の（Ｂ）に示した半導体メモリセルの模式的な配置図を、図２６の（Ｂ）〜図２７に示す。図２６の（Ｂ）に示す半導体メモリセルにおいては、第２の導電性領域ＳＣ2、第３の導電性領域ＳＣ3、第４の導電性領域ＳＣ4及び導電ゲートＧは、平行な帯状の形状である。一方、図２７の（Ａ）に示す半導体メモリセルにおいては、矩形形状の第３の導電性領域ＳＣ3が、矩形形状の第４の導電性領域ＳＣ4を取り囲み、且つ第４の導電性領域ＳＣ4の底部にも形成されている。また、図２７の（Ｂ）に示す半導体メモリセルにおいては、円形形状の第３の導電性領域ＳＣ3が、円形形状の第４の導電性領域ＳＣ4を取り囲み、且つ第４の導電性領域ＳＣ4の底部にも形成されている。このように、第４の導電性領域ＳＣ4の周囲に第３の導電性領域ＳＣ3を配することによって、第３の導電性領域ＳＣ3の情報蓄積電荷量を大きくすることができ、情報保持時間を長くすることが可能となる。尚、図２４〜図２６の（Ａ）に示した半導体メモリセルにおいても、第２の導電性領域ＳＣ2、第３の導電性領域ＳＣ3、第４の導電性領域ＳＣ4及び導電ゲートＧを、図２６の（Ｂ）〜図２７に示したと実質的に同様に配置することができる。
【０１４５】
図２８の（Ａ）及び（Ｂ）に示す示す構造の半導体メモリセルにおいては、第４の導電性領域ＳＣ4を中心として、第２の導電性領域ＳＣ2、第３の導電性領域ＳＣ3及び導電ゲートＧを同心円上に配置した例である。尚、図２８の（Ｂ）に示す半導体メモリセルの絶縁層は、例えば、ＳＩＭＯＸ技術を用いて形成することができる。かかる絶縁層によって、第４の導電性領域ＳＣ4と第１の導電性領域ＳＣ1とを分離している。図２８の（Ａ）及び（Ｂ）に示した構造の半導体メモリセルの模式的な配置図を、図２９の（Ａ）及び（Ｂ）に示す。図２９の（Ａ）に示す半導体メモリセルにおいては、第２の導電性領域ＳＣ2、第３の導電性領域ＳＣ3、第４の導電性領域ＳＣ4及び導電ゲートＧの平面形状は矩形であり、図２９の（Ｂ）に示す半導体メモリセルにおいては、それらの平面形状は円形である。このように、第４の導電性領域ＳＣ4の周囲に第３の導電性領域ＳＣ3を配することによって、第３の導電性領域ＳＣ3の情報蓄積電荷量を大きくすることができ、情報保持時間を長くすることが可能となる。
【０１４６】
図３０〜図３２に示す半導体メモリセルは、絶縁層（絶縁体）上に形成されている。絶縁層上へ半導体メモリセルを作製するための半導体層の形成には、ＳＩＭＯＸ技術を応用してもよいし、基板張り合わせＳＯＩ技術を応用してもよいし、ＬＯＣＯＳ構造を有する素子分離領域上での横からの固相エピタキシャル成長技術を応用してもよいし、絶縁基板上にアモルファスシリコン層、ポリシリコン層、単結晶シリコン層を形成してもよい。尚、図３０〜図３２に示す半導体メモリセルは、シリコン系材料から作製することに限定されない。図３０及び図３１に示す半導体メモリセルの構造は、実質的には、図１７の（Ｂ）や図２１の（Ｂ）に示した半導体メモリセルの構造と同様である。尚、図３０の（Ｂ）及び図３１の（Ｂ）に示した半導体メモリセルにおいては、第１の導電性領域ＳＣ1の下部に、低抵抗化のために第１導電形の高濃度不純物含有層ＳＣ’1が形成されている。また、図３１の（Ａ）及び（Ｂ）においては、第４の導電性領域ＳＣ4の全周を第３の導電性領域ＳＣ3が取り囲んだ構造を有する。一方、図３２の（Ａ）及び（Ｂ）に示す半導体メモリセルの構造は、実質的には、図２８の（Ａ）及び（Ｂ）に示した半導体メモリセルの構造と同様である。
【０１４７】
（実施の形態１０）
実施の形態１０においては、図２５の（Ａ）に示した本発明の第４の態様に係る半導体メモリセルの情報読み出し動作を、コンピュータシミュレーションによって調べた。標準的なＭＯＳロジック回路形成プロセスにより、第２導電形（ｐ形）の第３の導電性領域ＳＣ3を斜めイオン注入法にて形成し、その後、第１導電形（ｎ形）の電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ3のチャネル領域ＣＨ3の不純物濃度を、第１導電形（ｎ形）の不純物の斜めイオン注入法を実行することによって制御することとして、コンピュータシミュレーションを行った。
【０１４８】
先に説明した［工程−３０］に相当する、第２導電形（ｐ形）の第３の導電性領域ＳＣ3形成のための斜めイオン注入法によるイオン注入条件を、以下の表１７のとおりとした。尚、イオン注入を２回行い、各イオン注入におけるイオン入射角を異ならせた。
【０１４９】
【表１７】
第１回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：１０ｋｅＶ
ドーズ量      ：３．４×１０13ｃｍ-2
イオン入射角  ：６０度
第２回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量      ：２．１×１０13ｃｍ-2
イオン入射角  ：１０度
【０１５０】
また、先に説明した［工程−３０］と［工程−４０］との間で、第１導電形（ｎ形）の電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の不純物濃度を制御するために、第１導電形（ｎ形）の不純物の斜めイオン注入法によるイオン注入を行った。イオン注入の条件を表１８に示す。
【０１５１】
【表１８】
第２の導電性領域ＳＣ2側からの第１導電形領域ＳＣ8の形成
イオン種      ：リン
加速エネルギー：２００ｋｅＶ
ドーズ量      ：１．０×１０13ｃｍ-2
イオン入射角  ：６０度
第３の導電性領域ＳＣ3側からの第１導電形領域ＳＣ7の形成
イオン種      ：リン
加速エネルギー：１７０ｋｅＶ
イオン入射角  ：６０度
【０１５２】
第３の導電性領域ＳＣ3側からのイオン注入による第１導電形領域ＳＣ7の形成におけるイオン注入のドーズ量（単位：ｃｍ-2）を、以下の表１９のとおりとした。得られた電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の不純物濃度（単位はｃｍ-3であり、表１９では、不純物濃度ＣＨ3で示す）、及び電流制御用接合型トランジスタＴＲ3のゲート領域（但し、第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分）の不純物濃度（単位はｃｍ-3であり、表１９では、不純物濃度ＳＣ3で示す）は、以下の表１９に示すとおりとなった。尚、表１９中、「割合」は、不純物濃度ＳＣ3／不純物濃度ＣＨ3を表す。尚、ケースＤ３のドーズ量条件は、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が１．０であり、比較例に相当する。
【０１５３】
【表１９】
0003873396.tif 000006
【０１５４】
以上に説明した構造を有し、表１９に示したイオン注入条件にて得られた半導体メモリセルに対して、以下の表２０のバイアス条件の基で、読み出し電流Ｉsubと導電ゲートの電位Ｖgate、導電ゲートの電位Ｖgateと第３の導電性領域ＳＣ3の電位Ｖstの関係、及び情報保持時間（リテンション時間）を、コンピュータシミュレーションによって求めた。尚、Ｖdは、書き込み情報設定線の電位であり、Ｖsubは所定の電位に相当し、Ｖsourceは第２の配線の電位である。
【０１５５】
【表２０】
0003873396.tif 000007
【０１５６】
図３３の（Ａ）に、ケースＤ１のドーズ量条件及びケースＢ１のバイアス条件において、１×１０-7Ａの読み出し電流Ｉsubを得るときの、Ｖgate対Ｖstの関係を示す。また、図３３の（Ｂ）に、ケースＤ２のドーズ量条件及びケースＢ１のバイアス条件において、１×１０-6Ａの読み出し電流Ｉsubを得るときの、Ｖgate対Ｖstの関係を示す。更に、図３４に、ケースＤ３のドーズ量条件及びケースＢ１のバイアス条件において、１×１０-5Ａの読み出し電流Ｉsubを得るときの、Ｖgate対Ｖstの関係を示す。
【０１５７】
図３４から明らかなように、Ｖstを−１．５Ｖから０Ｖまで変化させたとき、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が１．０であるケースＤ３のドーズ量条件では、Ｖgateの差が０．１１Ｖしかない。一方、図３３の（Ｂ）及び図３３の（Ａ）から明らかなように、Ｖstを−１．５Ｖから０Ｖまで変化させたとき、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が１．５であるケースＤ２のドーズ量条件では、Ｖgateの差が０．６２Ｖに増加し、更に、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が２．９であるケースＤ１のドーズ量条件では、Ｖgateの差が１．２７Ｖにまで増加する。即ち、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合を最適化することによって（実施の形態１０においては、この割合を高くすることによって）、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成されたゲート領域、並びに、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれたチャネル領域ＣＨ3とから成る電流制御用接合型トランジスタＴＲ3が構成され、この電流制御用接合型トランジスタＴＲ3がオン／オフ動作する結果、半導体メモリセルの情報読み出し時における動作マージンを大きくとれることが判る。尚、場合によっては、電流制御用接合型トランジスタＴＲ3の対向するゲート領域の間の距離（チャネル領域ＣＨ3の厚さ）を最適化したり、チャネル領域ＣＨ3の深さを最適化する必要がある。一方、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が１．０であるケースＤ３のドーズ量条件では、電流制御用接合型トランジスタＴＲ3が構成されていない状態となっている。
【０１５８】
尚、ケースＤ１のドーズ量条件における具体的な断面構造の解析結果を図３５に示す。ここで、ポリシリコンから成る導電ゲートＧのゲート長Ｌを０．２８μｍ、奥行き方向の長さ（チャネル形成領域の幅）Ｗを１０μｍ、バリア層に相当するゲート酸化膜の厚さｔOXを７ｎｍとした。他のドーズ量条件においても、導電ゲートＧのゲート長Ｌ、奥行き方向の長さＷ、ゲート酸化膜の厚さを同様とした。尚、電流制御用接合型トランジスタＴＲ3の対向するゲート領域の間の距離（チャネル領域ＣＨ3の厚さ）は０．１μｍである。この場合、ＪＦＥＴ動作制御用に不純物は、ポリシリコンから成る共有の導電ゲートＧの右側及び左側から斜めイオン注入により注入される。共有の導電ゲートＧの左側から斜めイオン注入された不純物のプロファイルのピークは第３の導電性領域ＳＣ3の右下方に位置し、或る幅をもって広がっている。一方、共有の導電ゲートＧの右側から斜めイオン注入された不純物のプロファイルのピークはスイッチ用トランジスタＴＲ2のソース／ドレイン領域の一方の左下方に位置し、或る幅をもって広がっている。これらの不純物プロファイルの或る幅をもった広がり部分が重なりあって、図３５に示す場合には、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3における不純物プロファイルのピークが、電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の中央部分に位置する。
【０１５９】
各ケースのドーズ量条件及びバイアス条件において、情報保持時間（リテンション時間）を求めた結果を、図３６〜図４４のそれぞれの（Ａ）に示す。また、各ケースのドーズ量条件及びバイアス条件において、ＶstとＶgateと読み出し電流Ｉsubの関係を求めた結果を、図３６〜図４４のそれぞれの（Ｂ）に示す。尚、図３６〜図４４のそれぞれの（Ｂ）に描かれた曲線の近傍に付した数字はＶstの値である。尚、図３６〜図４４のそれぞれの（Ａ）に示す情報保持時間（リテンション時間）を求めた結果と、ドーズ量及びバイアス条件の関係、及び得られた情報保持時間（リテンション時間）を、以下の表２１に示す。尚、情報保持時間は、Ｖstの電位を０Ｖから−１．５Ｖまで、０．１Ｖずつ変化させて、それぞれのバイアス条件で第３の導電性領域ＳＣ3のホール電荷の変化分を、第３の導電性領域ＳＣ3を流れる電流の０．１Ｖずつ変化させたときの平均電流で割った時間を積算して得た。
【０１６０】
【表２１】
0003873396.tif 000008
【０１６１】
図３６〜図４４の結果から明らかなように、ドーズ量の条件がケースＤ１の場合には、電流制御用接合型トランジスタＴＲ3のオン／オフ動作によって、読み出し電流Ｉsubのマージンを稼ぐことができ、結果として、情報保持時間として２．０１〜２．４２秒を得ることができる。一方、ドーズ量の条件がケースＤ３の場合には、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が１．０であるが故に、電流制御用接合型トランジスタＴＲ3が構成されておらず、Ｉsub電流のマージンを稼ぐことができない。その結果、情報保持時間として２２〜９０ｍ秒程度しか得られない。
【０１６２】
（実施の形態１１）
実施の形態１１においても、図２５の（Ａ）に示した本発明の第４の態様に係る半導体メモリセルの情報読み込み動作を、実施の形態１０と同様に、コンピュータシミュレーションによって調べた。実施の形態１１が実施の形態１０と相違する点は、先に説明した［工程−３０］に相当する、第２導電形（ｐ形）の第３の導電性領域ＳＣ3形成のための斜めイオン注入法によるイオン注入条件を、以下の表２２のとおりとした点にある。尚、イオン注入を２回行い、各イオン注入におけるイオン入射角を異ならせた。
【０１６３】
【表２２】
［ケースＤ４］第１回目のイオン注入イオン種      ：ホウ素加速エネルギー：１０ｋｅＶドーズ量      ：３．４×１０13ｃｍ-2
イオン入射角  ：６０度
第２回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量      ：２．１×１０13ｃｍ-2
イオン入射角  ：１０度
［ケースＤ５］
第１回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：１０ｋｅＶ
ドーズ量      ：６．８×１０13ｃｍ-2
イオン入射角  ：６０度
第２回目のイオン注入
イオン種      ：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量      ：４．２×１０13ｃｍ-2
イオン入射角  ：１０度
【０１６４】
また、先に説明した［工程−３０］と［工程−４０］との間で、第１導電形の電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ3のチャネル領域ＣＨ3の不純物濃度を制御するために、第１導電形（ｎ形）の不純物の斜めイオン注入法によるイオン注入を表２３に示す条件にて行った。
【０１６５】
【表２３】
第２の導電性領域ＳＣ2側からの第１導電形領域ＳＣ8の形成
イオン種      ：リン
加速エネルギー：２００ｋｅＶ
ドーズ量      ：１．０×１０13ｃｍ-2
イオン入射角  ：６０度
第３の導電性領域ＳＣ3側からの第１導電形領域ＳＣ7の形成（ケースＤ３と同じ）
イオン種      ：リン
加速エネルギー：１７０ｋｅＶ
ドーズ量      ：３×１０13ｃｍ-2
イオン入射角  ：６０度
【０１６６】
尚、ポリシリコンから成る導電ゲートＧのゲート長Ｌを０．２８μｍ、奥行き方向の長さ（チャネル形成領域の幅）Ｗを１０μｍ、バリア層に相当するゲート酸化膜の厚さｔOXを７ｎｍとした。また、電流制御用接合型トランジスタＴＲ3の対向するゲート領域の間の距離（チャネル領域ＣＨ3の厚さ）は０．１μｍである。
【０１６７】
得られた電流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3の不純物濃度（単位はｃｍ-3であり、表２４では、不純物濃度ＣＨ3で示す）、及び電流制御用接合型トランジスタＴＲ3のゲート領域（但し、第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分）の不純物濃度（単位はｃｍ-3であり、表２４では、不純物濃度ＳＣ3で示す）は、以下の表２４に示すとおりとなった。
【０１６８】
【表２４】
0003873396.tif 000009
【０１６９】
ケースＤ４及びケースＤ５のドーズ量条件及びバイアス条件（Ｖd＝−１．５Ｖ、Ｖsub＝０．５Ｖ、Ｖsource＝０Ｖ）において、ＶstとＶgateと読み出し電流Ｉsubの関係を求めた結果を、それぞれ、図４５の（Ａ）及び（Ｂ）に示す。例えば、Ｖgate＝１．０Ｖにおいて、Ｖstが０Ｖから−０．５Ｖまで変化したとき、読み出し電流Ｉsub（Ｖst＝０Ｖ）／Ｉsub（Ｖst＝−０．５Ｖ）の割合は、ケースＤ４の場合、約２倍、ケースＤ５の場合、約１０5倍となった。このように、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合を最適化することによって（実施の形態１１においては、この割合を高くすることによって）、第２の導電性領域ＳＣ2、及び該第２の導電性領域ＳＣ2と対向する第３の導電性領域ＳＣ3の部分から構成されたゲート領域、並びに、第２の導電性領域ＳＣ2と第３の導電性領域ＳＣ3とで挟まれたチャネル領域ＣＨ3とから成る電流制御用接合型トランジスタＴＲ3が構成され、この電流制御用接合型トランジスタＴＲ3がオン／オフ動作する結果、半導体メモリセルの情報読み出し時における動作マージンを大きくとれることが判る。尚、場合によっては、電流制御用接合型トランジスタＴＲ3の対向するゲート領域の間の距離（チャネル領域ＣＨ3の厚さ）を最適化したり、チャネル領域ＣＨ3の深さを最適化する必要がある。一方、不純物濃度ＳＣ3／不純物濃度ＣＨ3の割合が０．９２であるケースＤ４のドーズ量条件では、電流制御用接合型トランジスタＴＲ3が構成されていない状態となっている。
【０１７０】
（実施の形態１２）
実施の形態１２は、本発明の第６の態様に係る半導体メモリセルに関する。図４６に原理図を、そして図４７の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態１２の半導体メモリセルの基本的な構造は、実施の形態３にて説明した半導体メモリセルと同様である。尚、各導電性領域と導電ゲートの配置を図４７の（Ｂ）の模式的な配置図に示す。また、図４７の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図４７の（Ｃ）に示す。但し、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続され、
（ｅ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ5は第３の導電性領域ＳＣ3に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線（例えば、ビット線）に接続されている点が、実施の形態３にて説明した半導体メモリセルと相違する。
【０１７１】
（実施の形態１３）
実施の形態１３は、本発明の第６の態様の変形に係る半導体メモリセルに関する。図４８に原理図を、そして図４９の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態１３の半導体メモリセルの基本的な構造は、実施の形態４にて説明した半導体メモリセルと同様である。尚、各導電性領域と導電ゲートの配置を図４９の（Ｂ）の模式的な配置図に示す。また、図４９の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図４９の（Ｃ）に示す。但し、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ5は第３の導電性領域ＳＣ3に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線に接続されている点が、実施の形態４にて説明した半導体メモリセルと相違する。
【０１７２】
（実施の形態１４）
実施の形態１４は、本発明の第７の態様に係る半導体メモリセルに関する。図５０に原理図を、そして図５１の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態１４の半導体メモリセルの基本的な構造は、実施の形態５にて説明した半導体メモリセルと同様である。尚、各導電性領域と導電ゲートの配置を図５１の（Ｂ）の模式的な配置図に示す。また、図５１の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図５１の（Ｃ）に示す。但し、
（ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ1は第２の配線に接続されている点が、実施の形態５にて説明した半導体メモリセルと相違する。
【０１７３】
（実施の形態１５）
実施の形態１５は、本発明の第７の態様の変形に係る半導体メモリセルに関する。図５２に原理図を、そして図５３（Ａ）及び（Ｂ）に模式的な一部断面図及び各導電性領域と導電ゲートの模式的な配置図の一例を示すように、実施の形態１５の半導体メモリセルの基本的な構造は、実施の形態６にて説明した半導体メモリセルと同様である。但し、
（ａ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｂ）第２の導電性領域ＳＣ2は、第１の所定の電位に接続され、
（ｃ）電流制御用接合型トランジスタＴＲ3の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｄ）第１の導電性領域ＳＣ1は第２の配線に接続されている点が、実施の形態６にて説明した半導体メモリセルと相違する。
【０１７４】
実施の形態１２〜実施の形態１５の半導体メモリセルの動作は、実質的に、実施の形態８にて説明した半導体メモリセルの動作と同様であり、詳細な説明は省略する。
【０１７５】
以上、好ましい発明の実施の形態に基づき本発明の半導体メモリセルを説明したが、本発明はこれらの発明の実施の形態に限定されない。発明の実施の形態にて説明した半導体メモリセルの構造や電圧、電位等の数値は例示であり、適宜変更することができる。また、例えば、各発明の実施の形態にて説明した本発明の半導体メモリセルにおいて、読み出し用トランジスタＴＲ1及び電流制御用接合型トランジスタＴＲ3や第２の電流制御用接合型トランジスタＴＲ4をｐ形トランジスタとし、スイッチ用トランジスタＴＲ2や書き込み用トランジスタＴＲ5をｎ形トランジスタとすることができる。各トランジスタにおける各要素の配置は例示であり、適宜変更することができる。また、各種の領域への不純物の導入はイオン注入法だけでなく、拡散法にて行うこともできる。
【０１７６】
シリコン半導体のみならず、例えばＧａＡｓ系等の化合物半導体から構成されたメモリセルにも本発明を適用することができる。
【０１７７】
【発明の効果】
本発明の半導体メモリセルにおいては、読み出し用トランジスタのチャネル形成領域に蓄積された電位あるいは電荷（情報）に依存して、読み出し用トランジスタの動作が規定され、リフレッシュ時間内に読み出されるトランジスタの電流としての情報は、付加的に追加されたとしてもそのコンデンサ容量（例えば、導電ゲートの容量＋付加容量等）の大きさに依存することがない。従って、従来の半導体メモリセルにおけるキャパシタ容量の問題を解決することができるし、リフレッシュ時間調整のために付加的なキャパシタを加えることがあっても、従来のＤＲＡＭのような著しく大きなキャパシタを必要としない。そして、半導体メモリセルの最大面積は２つのトランジスタの面積に等しいかそれ以下である。
【０１７８】
しかも、電流制御用接合型トランジスタが備えられており、この電流制御用接合型トランジスタは、情報の読み出し時、オン／オフされるので、第１の導電性領域乃至第４の導電性領域を流れる電流のマージンを非常に大きくとれる結果、ビット線に接続される半導体メモリセルの数に制限を受け難く、また、半導体メモリセルの情報保持時間（リテンション時間）を長くすることができる。
【０１７９】
本発明の半導体メモリセルのプロセスは、例えば図１７や図２１等に示したように、ＭＯＳロジック回路形成プロセスとコンパチブルである。従って、ほぼ１トランジスタの面積で半導体メモリセルを実現することができ、しかも、ＭＯＳロジック回路内にＤＲＡＭ機能をほんの僅かの工程の増加のみで組み込むことができる。また、必ずしもＳＯＩ技術を用いることなく、従来の半導体メモリセルの製造技術で、ほぼ１トランジスタ分の面積の半導体メモリセルを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリセルの第１の態様に関する原理図である。
【図２】発明の実施の形態１における半導体メモリセルの模式的な一部断面図である。
【図３】本発明の半導体メモリセルの第１の態様の変形に関する原理図である。
【図４】発明の実施の形態１における半導体メモリセルの変形の模式的な一部断面図及び配置図である。
【図５】本発明の半導体メモリセルの第１の態様の変形に関する原理図である。
【図６】発明の実施の形態２における半導体メモリセルの模式的な一部断面図である。
【図７】本発明の半導体メモリセルの第１の態様の変形に関する原理図である。
【図８】発明の実施の形態２における半導体メモリセルの変形の模式的な一部断面図及び配置図である。
【図９】本発明の半導体メモリセルの第２の態様に関する原理図である。
【図１０】発明の実施の形態３における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１１】本発明の半導体メモリセルの第２の態様の変形に関する原理図である。
【図１２】発明の実施の形態４における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１３】本発明の半導体メモリセルの第３の態様に関する原理図である。
【図１４】発明の実施の形態５における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１５】本発明の半導体メモリセルの第３の態様の変形に関する原理図である。
【図１６】発明の実施の形態６における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１７】本発明の半導体メモリセルの第４の態様に関する原理図、及び発明の実施の形態７における半導体メモリセルの模式的な一部断面図である。
【図１８】図１７の（Ｂ）に示した実施の形態７の半導体メモリセルの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１９】図１８に引き続き、実施の形態７の半導体メモリセルの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２０】図１９に引き続き、実施の形態７の半導体メモリセルの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２１】本発明の半導体メモリセルの第５の態様に関する原理図、及び発明の実施の形態８における半導体メモリセルの模式的な一部断面図である。
【図２２】トレンチ構造を有する素子分離領域によって半導体メモリセルを分離した構造の模式的な一部断面図である。
【図２３】トレンチ構造を有する素子分離領域によって半導体メモリセルを分離した構造の各領域等の配置を模式的に示す図である。
【図２４】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図である。
【図２５】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図である。
【図２６】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図２７】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な配置図である。
【図２８】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図２９】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な配置図である。
【図３０】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図３１】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図３２】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な配置図である。
【図３３】ケースＤ１のドーズ量条件及びケースＢ１のバイアス条件において、１×１０-7ＡのＩsub電流を流すときの、Ｖth−Ｖstの関係を示すグラフ、及び、ケースＤ２のドーズ量条件及びケースＢ１のバイアス条件において、１×１０-5ＡのＩsub電流を流すときの、Ｖth−Ｖstの関係を示すグラフである。
【図３４】ケースＤ３のドーズ量条件及びケースＢ１のバイアス条件において、１×１０-5ＡのＩsub電流を流すときの、Ｖth−Ｖstの関係を示すグラフである。
【図３５】実施の形態１０のコンピュータシミュレーションにおける具体的な断面構造の解析結果を示す図である。
【図３６】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図３７】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図３８】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図３９】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４０】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４１】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４２】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４３】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４４】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４５】発明の実施の形態１１において、ＶstとＶgateと読み出し電流Ｉsubの関係を求めた結果を示すグラフである。
【図４６】本発明の半導体メモリセルの第６の態様に関する原理図である。
【図４７】発明の実施の形態１２における半導体メモリセルの模式的な一部断面図及び配置図である。
【図４８】本発明の半導体メモリセルの第６の態様の変形に関する原理図である。
【図４９】発明の実施の形態１３における半導体メモリセルの模式的な一部断面図及び配置図である。
【図５０】本発明の半導体メモリセルの第７の態様に関する原理図である。
【図５１】発明の実施の形態１４における半導体メモリセルの模式的な一部断面図及び配置図である。
【図５２】本発明の半導体メモリセルの第７の態様の変形に関する原理図である。
【図５３】発明の実施の形態１５における半導体メモリセルの模式的な一部断面図及び配置図である。
【図５４】従来の１トランジスタメモリセルの概念図である。
【図５５】従来のトレンチキャパシタセル構造を有するメモリセルの断面図である。
【符号の説明】
ＴＲ1・・・読み出し用トランジスタ、ＴＲ2・・・スイッチ用トランジスタ、ＴＲ3・・・電流制御用接合型トランジスタ、ＳＣ1・・・第１の導電性領域、ＳＣ2・・・第２の導電性領域、ＳＣ3・・・第３の導電性領域、ＳＣ4・・・第４の導電性領域、ＳＣ5・・・第５の導電性領域、ＳＣ6・・・第６の導電性領域、ＣＨ1，ＣＨ2・・・チャネル形成領域、ＣＨ3・・・チャネル領域、Ｇ，Ｇ1，Ｇ2・・・導電ゲート、１０・・・ｐ形シリコン半導体基板、１１・・・ゲート酸化膜（バリア層）、１２，１３，１５，１６・・・イオン注入用マスク、１４・・・サイドウオール
【図１】
0003873396.tif 000010
【図２】
0003873396.tif 000011
【図３】
0003873396.tif 000012
【図４】
0003873396.tif 000013
【図５】
0003873396.tif 000014
【図６】
0003873396.tif 000015
【図７】
0003873396.tif 000016
【図８】
0003873396.tif 000017
【図９】
0003873396.tif 000018
【図１０】
0003873396.tif 000019
【図１１】
0003873396.tif 000020
【図１２】
0003873396.tif 000021
【図１３】
0003873396.tif 000022
【図１４】
0003873396.tif 000023
【図１５】
0003873396.tif 000024
【図１６】
0003873396.tif 000025
【図１７】
0003873396.tif 000026
【図１８】
0003873396.tif 000027
【図１９】
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【図２０】
0003873396.tif 000029
【図２１】
0003873396.tif 000030
【図２２】
0003873396.tif 000031
【図２３】
0003873396.tif 000032
【図２４】
0003873396.tif 000033
【図２５】
0003873396.tif 000034
【図２６】
0003873396.tif 000035
【図２７】
0003873396.tif 000036
【図２８】
0003873396.tif 000037
【図２９】
0003873396.tif 000038
【図３０】
0003873396.tif 000039
【図３１】
0003873396.tif 000040
【図３２】
0003873396.tif 000041
【図３３】
0003873396.tif 000042
【図３４】
0003873396.tif 000043
【図３５】
0003873396.tif 000044
【図３６】
0003873396.tif 000045
【図３７】
0003873396.tif 000046
【図３８】
0003873396.tif 000047
【図３９】
0003873396.tif 000048
【図４０】
0003873396.tif 000049
【図４１】
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【図４２】
0003873396.tif 000051
【図４３】
0003873396.tif 000052
【図４４】
0003873396.tif 000053
【図４５】
0003873396.tif 000054
【図４６】
0003873396.tif 000055
【図４７】
0003873396.tif 000056
【図４８】
0003873396.tif 000057
【図４９】
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【図５０】
0003873396.tif 000059
【図５１】
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【図５２】
0003873396.tif 000061
【図５３】
0003873396.tif 000062
【図５４】
0003873396.tif 000063
【図５５】
0003873396.tif 000064