(57)【特許請求の範囲】
【請求項１】
炭化珪素からなり、所定位置にｐ型半導体からなるコンタクト領域（６）が形成された半導体基板（１）と、
前記半導体基板の上にゲート絶縁膜（９）を介して形成されたゲート電極層（１０）と、
前記ゲート電極層を覆うように形成されていると共に、前記コンタクト領域に連通するコンタクトホール（１１ａ）を備えたシリコン酸化膜よりなる層間絶縁膜（１１）と、
前記コンタクト領域とオーミック接触となるＡｌを含む第１の電極層（２２）と、を有する炭化珪素半導体装置において、前記第１の電極層は、前記層間絶縁膜から離間した位置にのみ形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１の電極層は、前記コンタクトホールの側面に接触しないように形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１の電極層はＡｌを含む電極材料で構成されており、このＡｌを含む電極材料の上にはＮｉを含む第２の電極層が積層されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１の電極層はＡｌを含む電極材料で構成されており、前記コンタクトホール内における前記コンタクト領域と隣接するｎ型半導体表面上、及び前記第１の電極層上には、Ｎｉを含む第２の電極層が積層されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
低抵抗な第１導電型の基板（１）の表面側に、高抵抗な第１導電型の半導体層（２）と、
第２導電型のベース領域（３）とが順次に積層された単結晶炭化珪素よりなる半導体基板（４）と、
前記ベース領域の所定領域に形成された第１導電型のソース領域（５）と、
前記ベース領域と前記ソース領域を共に貫通し、前記半導体層に達する溝（７）と、
前記溝の内壁に形成されたゲート絶縁膜（９）と、
前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極層（１０）と、
前記ゲート電極層上に形成され、前記ベース領域及び前記ソース領域に連通するコンタクトホール（１１ａ）を備えた層間絶縁膜（１１）と、
前記コンタクトホールを介して、前記ベース領域に接続されたＡｌを含む第１の電極層（２２）と、
前記コンタクトホールを介して、少なくとも前記ソース領域に接続されたＮｉを含む第２の電極層（２３）と、
前記半導体基板の裏面に形成された第３の電極層（１３）とを備え、前記コンタクトホールの側面から離間した位置にのみ、前記第１の電極層が形成されていることを特徴とする炭化珪素半導体装置。
【請求項６】
主表面及び主表面の反対側である裏面を有し、炭化珪素よりなる第１導電型の半導体基板と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のｐ型のベース領域と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域と、
前記ソース領域と前記半導体層の間における前記ベース領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層と、
前記ゲート電極層を覆うように形成され、所定位置にコンタクトホールが形成された層間絶縁膜と、
前記コンタクトホールを介して、前記ベース領域に接続されたＡｌを含む第１の電極層と、
前記コンタクトホールを介して、少なくとも前記ソース領域に接続されたＮｉを含む第２の電極層と、
前記半導体基板の裏面に形成された第３の電極層とを備え、前記コンタクトホールの側面から離間した位置にのみ、前記第１の電極層が形成されていることを特徴とする炭化珪素半導体装置。
【請求項７】
前記第１の電極層上には、前記第２の電極層が積層されていることを特徴とする請求項５又は６に記載の炭化珪素半導体装置。
【請求項８】
前記ソース領域と前記半導体層の間における前記ベース領域の表面に、炭化珪素よりなる第１導電型の半導体薄膜層（８）が備えられていることを特徴とする請求項５乃至７のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
前記ベース領域と、前記第１の電極層とのコンタクト抵抗率が１０-2Ω・ｃｍ2以下であることを特徴とする請求項５乃至７のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
炭化珪素からなり、所定位置にコンタクト領域（６）が備えられた半導体基板（４）と、
前記半導体基板上にゲート絶縁膜（９）を介して形成されたゲート電極層（１０）と、
前記ゲート電極層を覆うように形成され、所定位置にコンタクトホール（１１ａ）が形成された層間絶縁膜（１１）と、
前記コンタクトホールを介して前記コンタクト領域と接続されるＡｌを含む第１の電極層（２２）とを備えた半導体装置の製造方法であって、前記ゲート電極層を含む、前記半導体基板上に前記層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定領域をエッチングして前記コンタクトホールを形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜上に、レジスト膜（２１）を成膜すると共に、該レジスト膜のうち前記コンタクト領域上の部分を開口させる工程と、
前記開口させた部分を含む前記レジスト膜上に、Ａｌを含む金属層を成膜したのち前記レジスト膜を除去して、前記レジスト膜上に成膜された金属層をリフトオフさせて、前記第１の電極層を形成する工程と、
前記半導体基板及び前記第１の電極層を９００℃以上で熱処理をする工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
前記第１の電極層を形成する工程の後に、Ｎｉを含む第２の電極層（２３）を少なくとも前記コンタクトホール内に形成する工程を含むことを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
低抵抗な第１導電型の基板（１）の上に、高抵抗な第１導電型の半導体層（２）と、第２導電型のベース領域（３）とを順次に積層することで炭化珪素よりなる半導体基板（４）を形成する工程と、
前記ベース領域の所定領域に第１導電型のソース領域（５）を形成する工程と、
前記ベース領域と前記ソース領域を共に貫通し、前記半導体層に達する溝（７）を形成する工程と、
前記溝の内壁において、少なくとも前記ソース領域と前記半導体層の間における前記ベース領域の上に、ゲート絶縁膜（９）を形成する工程と、
前記溝内における前記ゲート絶縁膜の内側にゲート電極層（１０）を形成する工程と、
前記ゲート電極層を含む前記半導体基板上に層間絶縁膜（１１）を形成する工程と、
前記層間絶縁膜の所定領域をエッチングしてコンタクトホール（１１ａ）を形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜上にレジスト膜（２１）を成膜すると共に、該レジスト膜のうち、前記ベース領域の表面の部分を開口させる工程と、
前記開口させた部分を含む前記レジスト膜上に、Ａｌを含む金属層を成膜したのち、前記レジスト膜を除去して、前記レジスト膜上に成膜された前記Ａｌを含む金属層をリフトオフさせて、第１の電極層（２２）を形成する工程と、
前記半導体基板および前記第１の電極層を９００℃以上で熱処理をする工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
低抵抗な第１導電型の半導体基板上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層を形成する工程と、
前記半導体層の表層部の所定領域に、第２導電型のベース領域を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域よりも浅い第１導電型のソース領域を形成する工程と、
少なくとも前記ソース領域と前記半導体層の間における前記ベース領域の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層を含む前記半導体層の表層部に層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定領域をエッチングしてコンタクトホールを形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜上にレジスト膜を成膜すると共に、該レジスト膜のうち、前記ベース領域の表面の部分を開口させる工程と、
前記開口させた部分を含む前記レジスト膜上に、Ａｌを含む金属層を成膜したのち、前記レジスト膜を除去して、前記レジスト膜上に成膜された前記Ａｌを含む金属層をリフトオフさせて、第１の電極層を形成する工程と、
前記半導体基板および前記第１の電極層を９００℃以上で熱処理をする工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１４】
前記ソース領域と前記半導体層の間における前記ベース領域の表面には、第１導電型の半導体薄膜層（８）が形成されていることを特徴とする請求項１２又は１３に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素単結晶材料を使用して形成される炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電力用トランジスタとして炭化珪素単結晶材料を使用して作製されるパワーＭＯＳＦＥＴが提案されており、特開平９−１９９７２４号公報にて、高耐圧及びオン抵抗の低減の図れる構造が提案されている。この構造を図６に示す。この図に示されるＭＯＳＦＥＴは、チャネル形成面を［１１−２０］と平行にしており、単位セルが主表面から見ると六角形となる点、及びｐ型層３の上に不純物濃度の低いｎ型薄膜層８を形成してチャネルとしている点に特徴がある。
【０００３】
パワーＭＯＳＦＥＴ等では、オン抵抗低減のため単位面積当たりのチャネル幅を大きくする様々な工夫がなされている。
具体的には、図６に示すＭＯＳＦＥＴにおいては、構造上の工夫点としては、ｐ型ベースコンタクト部６をコンタクトホール中央部に配置すると共に、その外側にｎ+ 型ソース領域を配置し、それを囲むように各内角が略同等な六角形状のチャネルを配置することで、単位面積当たりのチャネル幅を効果的に増加できるようにしている。
【０００４】
プロセス上の工夫点としては、ゲート電極１０とコンタクトホール端までの距離、ｐ型ベースコンタクト部６の径、ｎ+ 型ソースコンタクト部５の径を縮小することにより、単位面積当たりのチャネル幅の増大を図っている。
さらに、図６では、ｐ型ベース領域３の上に不純物濃度の低いｎ型薄膜層８を形成しているため、トランジスタのオン時にはｎ型薄膜層８の全域をチャネルとして用い、さらなるオン抵抗低減が図られている。
【０００５】
【発明が解決しようとする課題】
しかしながら、本発明者らのシミュレーション実験により、ｎ型薄膜層８を形成したＭＯＳＦＥＴは従来のｎ型薄膜層のないＭＯＳＦＥＴに比べて、耐圧のｐ型ベースコンタクト抵抗率依存性が大きいことが判明した。これは、オフ時に、ｐ型ベース領域３から伸びる空乏層とゲート酸化膜９を介してゲート電極１０側から伸びる空乏層とがつながることでｎ型薄膜層８が完全空乏化された状態であり、バンドのエネルギー準位がｐ型ベース領域３に比べて下がっており、ｐ型ベース領域３のコンタクト抵抗率が大きいと、オフ時にドレイン１３に高電圧が印加された場合、ｐ型ベース領域３の電位が上昇し、それに伴って、完全空乏化されているｎ型薄膜層８のバンドのエネルギー準位が引き下げられることによって、チャネルがオン状態となってｎ型薄膜層８を通じて電流が流れてしまうからである。
【０００６】
図７に耐圧のｐ型ベースコンタクト抵抗率依存性の一例を示す。この図に示されるように、ｐ型ベースコンタクト部６との接触（ｐ型ベース領域３とのコンタクト）がショットキー接触であると、耐圧が０Ｖとなってしまうが、ｐ型ベースコンタクト抵抗率が１０-2Ω・ｃｍ2 以下になると耐圧がｎ型薄膜層８のない場合と同等となるのである。
【０００７】
本発明は上記問題に鑑みて成され、ｐ型層とのコンタクト抵抗率が１０-2Ω・ｃｍ2 以下とできる電極構造を有する炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者らは、ｐ型ベースコンタクト抵抗率が１０-2Ω・ｃｍ2 以下となるような電極構造及びその製造方法について検討を行った。
まず、図６のＭＯＳＦＥＴにおいて、コンタクトホールを含むウェハ表面にＡｌ／Ｔｉ膜を蒸着したのち、ウェットエッチングによりｐ型ベース領域３上にのみＡｌ／Ｔｉ膜を残し、さらにｎ+ 型ソース領域５とオーミック接触となるＮｉを蒸着してから熱処理を施してコンタクト構造を形成した（特開平２−１９６４２１号公報参照）。
【０００９】
その結果、ゲート電極１０と他の電極（ここでは、ソース電極１２を示す。以下ソース電極１２という）とが短絡するという問題と、ｐ型ベースコンタクト抵抗率が増大するという問題が発生することが判明した。これらの原因を追求すべく、以下の試作・検討を行った。
第１に、ゲート電極１０とソース電極１２とが短絡するという問題に対して、これらの間に配置される層間絶縁膜１１の材料（酸化膜）と電極材料との反応性、及び工程の詳細調査を実施した。
【００１０】
具体的には、酸化膜の上にＡｌ／Ｔｉ、Ａｌ／Ｎｉ、Ａｌ、Ｎｉ等の電極材料を蒸着したあと熱処理（１０００℃、１０分：電極材料と炭化珪素とのオーミックコンタクトをとるための熱処理条件）を施し、その後の電極材料と酸化膜との界面の状態を調査した。
その結果、Ａｌ及びＡｌを含む電極材料を用いた試料では、酸化膜中に合金層が形成されており、深さが１．５μｍに達するものもあった。一方、Ｎｉを用いた試料には合金層は見られなかった。このため、Ａｌが酸化膜と接触していると熱処理時に合金層が形成され、短絡が発生すると考えられる。
【００１１】
そして、製造工程について調査を行ったところ、Ａｌ／Ｔｉ膜を蒸着した後に実施されるウェットエッチングにおいて、コンタクトホールの端部にＡｌ／Ｔｉが残っていることが判明した。つまり、コンタクトホール等の凹凸のある試料にレジストを塗布した場合、凹部の端部でレジスト膜厚が他の部分よりも厚くなるため、ｐ型ベース領域上に電極部を残す際の露光条件ではコンタクトホールの端部にレジストが残ってしまうのである。
【００１２】
これらの事象をまとめると、ゲート電極１０とソース電極１２との短絡は、コンタクトホール端部に残ったＡｌ／Ｔｉと酸化膜との反応によって形成された合金層によってゲート電極１０とソース電極１２とが接続されてしまったり、合金層形成による応力で酸化膜にクラックが発生してゲート電極１０とソース電極１２とが接続してしまったりすることで生じるといえる。
【００１３】
そこで、請求項１に記載の発明においては、Ａｌを含む第１の電極層（２２）は、層間絶縁膜（１１）から離間した位置にのみ形成されていることを特徴としている。このように、Ａｌを含む第１の電極層が、層間絶縁膜から離間した位置にのみ形成されていれば、Ａｌと層間絶縁膜が反応することがないため、ゲート電極層（８）と第１の電極（１２）との短絡を防止することができる。なお、半導体基板がｐ型である場合には、ｐ型半導体との電気的接続のために第１の電極層としてＡｌを含むもので構成するため、このような場合に有効である。
【００１４】
具体的には、請求項２に示すように、層間絶縁膜に形成されたコンタクトホールの側面に第１の電極層が接触しないようにすればよい。
【００１５】
一方、第２に、ｐ型ベースコンタクト抵抗率が増大するという問題に対して、ｐ型ベース領域３とのコンタクトに用いられるＡｌ／Ｔｉ電極の抵抗率（ｐ型ベースコンタクト抵抗率）が、Ａｌ／Ｔｉ電極にｎ+ 型ソース領域５とオーミック接触となるＮｉ電極をオーバラップさせる場合とさせない場合で変化するか比較した。なお、ここではＡｌ／Ｔｉ電極にＮｉ電極が一部でも接する場合をオーバラップさせた場合としている。その結果、Ａｌ／Ｔｉ電極とＮｉ電極とをオーバラップさせた場合の方が、オーバラップさせない場合に比してｐ型ベースコンタクト抵抗率が増大した。
【００１６】
従って、Ａｌ／Ｔｉ電極とＮｉ電極とをオーバラップさせないようにすれば、ｐ型ベースコンタクト抵抗率の増大を防止でき、ｐ型ベース領域３の電極材料として上記コンタクト抵抗率を満足するものであればいずれの材料を使用してもよいといえる。
しかしながら、一部でもオーバラップすればコンタクト抵抗率が増大してしまうため、ｐ型ベース領域３やｎ+ 型ソース領域５の電極材料のパターニング時におけるそれぞれのアライメントずれを考慮した設計としなければならず、セルサイズを増大させるという問題を発生させてしまうため、ｐ型ベース領域３の電極材料にＮｉをオーバラップさせる場合において、コンタクト抵抗率の低減を図らなければならない。
【００１７】
このため、ｐ型ベース領域３の電極材料とｎ+ 型ソース領域５の電極材料であるＮｉとをオーバラップさせて、ｐ型ベース領域３の電極材料におけるコンタクト抵抗率の特性について調査するという実験を行った。具体的には、ｐ型ベース領域３の電極材料としてＡｌ、Ａｌ／Ｔｉ、Ｔｉを用いた。
その結果、Ａｌの場合は、Ｎｉをオーバラップさせた場合にのみオーミック接触となり、その時のコンタクト抵抗率が１０-3Ω・ｃｍ2 を示した。Ａｌ／Ｔｉの場合は、Ｎｉをオーバラップさせない場合にのみオーミック接触となり、オーバラップさせた場合には非オーミック接触であった。Ｔｉの場合は、Ｎｉのオーバラップの有無に関わらず、非オーミック接触であった。
【００１８】
この結果より、Ｎｉをオーバラップさせる場合にはＡｌを用いれば、コンタクト抵抗率を低減できるといえる。そこで、請求項３に記載の発明においては、第１の電極層（２２）はほぼＡｌのみで構成されており、このＡｌの上には少なくともＮｉを含む第２の電極層（２３）が積層されていることを特徴としている。
【００１９】
このように、第１の電極層をほぼＡｌのみで構成すれば、Ａｌの上にＮｉを含む第２の電極層が積層されていても、コンタクト領域と第１の電極層とがオーミック接触となるようにでき、コンタクト抵抗を低減することができる。
請求項５に記載の発明は溝ゲート型の炭化珪素半導体装置において、請求項６に記載の発明はプレーナ型の炭化珪素半導体装置において、コンタクトホール（１１ａ）を介して、ベース領域に接続される第１の電極層を備え、コンタクトホールの側面から離間した位置にのみ、第１の電極層が形成されるようにしている特徴としている。
【００２０】
このように、ベース領域に接続される第１の電極層がコンタクトホールの側面から離間した位置にのみ形成されるようにすれば、ゲート電極と他の電極との短絡を防止できる。
請求項７に記載の発明においては、第１の電極層（２２）はほぼＡｌのみで構成されており、この第１の電極層の上に第２の電極層（２３）が積層されていることを特徴としている。
【００２１】
このように、第１電極層をＡｌで構成することにより、ソース領域に接続されるＮｉよりなる第２の電極層と接触してもコンタクト抵抗率の増加を防ぐことができる。
なお、請求項８に示すように、ソース領域と半導体層の間におけるベース領域の表面に、炭化珪素よりなる第１導電型の薄膜層を備えた蓄積チャネルタイプの炭化珪素半導体装置に適用することもできる。
【００２２】
具体的には、請求項９に示すように、ベース領域と、第１の電極層とのコンタクト抵抗率が１０-2Ω・ｃｍ2以下となり、オン抵抗の低減と耐圧の維持を図ることができる。
請求項１０に記載の発明においては、コンタクトホール（１１ａ）を含む層間絶縁膜（１１）上にレジスト膜（２１）を成膜すると共に、該レジスト膜のうちコンタクト領域上の部分を開口させ、さらにレジスト膜上にＡｌを含む金属層を成膜したのちレジスト膜を除去することにより、レジスト膜上に成膜された金属層をリフトオフさせて、第１の電極層（２２）を形成することを特徴としている。
【００２３】
このように、リフトオフ法を用いることによって、コンタクト領域上にのみ第１の電極層を形成することができ、コンタクトホールの端部には第１の電極層が形成されないようにできる。これにより、ゲート電極層と他の電極層との短絡を防止することができる。
請求項１１に記載の発明においては、第１の電極層を形成する工程では、第１の電極層をほぼＡｌのみで形成し、その後に、第１の電極層と接するＮｉを含む第２の電極層を少なくともコンタクトホール内に形成する工程を行うことを特徴としている。
【００２４】
このように、第１の電極層をほぼＡｌのみで形成すれば、Ｎｉを含む第２の電極層と第１の電極層とが接していてもコンタクト抵抗が増加することはない。
具体的には、請求項１２に示すように、溝ゲート型の炭化珪素半導体装置や、請求項１３に示すように、プレーナ型の炭化珪素半導体装置に適用することができる。
なお、請求項１４に示すように、ソース領域と半導体層の間におけるベース領域の表面に第１導電型の半導体薄膜層が形成された蓄積チャネルタイプのものに適用してもよい。
【００２５】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００２６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に本実施形態にかかわる炭化珪素半導体装置としてｎチャネルタイプの溝ゲート型ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）を示す。以下、この図に基づいてＭＯＳＦＥＴの構造について説明する。
【００２７】
低抵抗なｎ+ 型半導体基板１には、六方晶炭化珪素が用いられている。このｎ+ 型半導体基板１上には、高抵抗半導体層としてのｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２とｐ型ベース領域を構成するｐ型層（以下、ｐ型ベース領域という）３が順次積層されている。このように、ｎ+ 型半導体基板１とｎ+ 型エピ層２とｐ型ベース領域３とから単結晶炭化珪素よりなる半導体基板４が構成されており、その上面を略（０００１−）カーボン面としている。
【００２８】
ｐ型ベース領域３の表層部の所定領域には、ｎ+ 型ソース領域５が形成されている。さらに、ｐ型ベース領域３の表層部の所定領域には、低抵抗なｐ型領域６が形成されている。また、ｎ+ 型ソース領域５の所定領域に溝７が形成され、この溝７はｎ+ 型ソース領域５とｐ型ベース領域３とを貫通しｎ- 型エピ層２に達している。溝７は、半導体基板４の表面に略垂直な側面７ａおよび半導体基板４に平行な底面７ｂを有している。そして、この溝７の側面７ａによって、図６に示すＭＯＳＦＥＴと同様に、溝の側面の各内角が略等しい六角形形状を構成している。
【００２９】
溝７の側面７ａにおけるｎ+ 型ソース領域５とｐ型ベース領域３とｎ- 型エピ層２の表面には、ｎ型半導体薄膜層８が延設されている。ｎ型半導体薄膜層８は、厚さがおよそ１０００〜５０００Å程度となっている。ｎ型半導体薄膜８の不純物濃度は、ｎ+ 型半導体基板１およびｎ+ 型ソース領域５の不純物濃度よりも低くなっている。
【００３０】
さらに、溝７内でのｎ型半導体薄膜層８の表面と溝７の底面７ｂには、ゲート絶縁膜９が形成されている。溝７内におけるゲート絶縁膜９の内側には、ゲート電極層１０が充填されている。ゲート電極層１０は層間絶縁膜１１にて覆われている。層間絶縁膜１１に形成されたコンタクトホール１１ａを介して、ｎ+ 型ソース領域５の表面とｐ型領域６の表面にはソース電極層１２が形成されている。
【００３１】
このソース電極１２は、ｐ型領域６と接続された第１の電極層としてのＡｌ膜２２とｎ+ 型ソース領域５と接続された第２の電極層としてのＮｉ膜２３とを有している。Ａｌ膜２２は、コンタクトホール１１ａの内壁から所定間隔離間した位置に形成されており、層間絶縁膜１１と接しないようになっている。Ｎｉ膜２３は、Ａｌ膜２２とオーバラップする（接する）ように形成されており、層間絶縁膜１１と接するようになっている。
【００３２】
ｎ+ 型半導体基板１の表面（半導体基板４の裏面）には、第３の電極層としてのドレイン電極層１３が形成されている。
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を図２〜図５に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、主表面が略（０００１−）カーボン面であるｎ+ 型半導体基板１を用意する。この半導体基板１の表面にｎ- 型エピ層２をエピタキシャル成長させ、さらにｎ- 型エピ層２畳にｐ型ベース領域３をエピタキシャル成長させる。
【００３３】
このようにして、ｎ+ 型半導体基板１とｎ- 型エピ層２とｐ型ベース領域３とからなる半導体基板４が形成される。
〔図２（ｂ）に示す工程〕
次に、ｐ型ベース領域３の表層部の所定領域に、ｎ+ 型ソース領域５を例えば窒素のイオン注入により形成する。さらに、ｐ型ベース領域３の表層部の物の所定領域にｐ型領域６を例えばアルミニウムのイオン注入により形成する。
【００３４】
〔図２（ｃ）に示す工程〕
ドライエッチング法（ＲＩＥ法）により、ｎ+ 型ソース領域５及びｐ型ベース領域３を共に貫通してｎ- 型エピ層２に達する溝７を形成する。このとき、溝７の側面７ａが［１１−２０］方向に延びるように溝７を形成する。
〔図３（ａ）に示す工程〕
エピタキシャル成長法により溝７の内壁（側面７ａ及び底面７ｂ）を含めた半導体基板４の上面にｎ型半導体薄膜層８を形成する。つまり、溝７の内壁におけるｎ+ 型ソース領域５、ｐ型ベース領域３及びｎ- 型エピ層２の表面に延びるｎ型半導体薄膜層８を形成する。このとき、溝側面７ａのｎ型半導体薄膜層８の不純物濃度は、ｎ+ 型半導体基板１及びｎ+ 型ソース領域５の不純物濃度より低く設定する。
【００３５】
〔図３（ｂ）に示す工程〕
熱酸化により半導体基板４及びｎ型半導体薄膜層８の表面と溝７の底面７ｂにゲート酸化膜９を形成する。このとき、ゲート酸化膜９は溝側面７ａで薄く、基板表面及び溝側面７ｂで厚くなり、基板４の表面上及び溝底面７ｂ上にエピタキシャル成長で形成されたｎ型半導体薄膜層８が酸化膜になる。これは六方晶炭化珪素の酸化速度が（０００１−）カーボン面で最も早く（０００１−）カーボン面に垂直な面に比べて約５倍であるからである。このようにして、エピ成長によるｎ型半導体薄膜層８のうち半導体基板４の表面及び溝底面７ｂの半導体薄膜層８が熱酸化して溝側面７ａにのみ半導体薄膜層８が残ることとなる。
【００３６】
〔図３（ｃ）に示す工程〕
溝７内を含む、半導体基板４の上面にポリシリコン膜を成膜したのち、このポリシリコン膜をゲート酸化（絶縁）膜９の内側にのみ残し、ゲート電極層１０を形成する。
〔図４（ａ）に示す工程〕
ゲート電極層１０の上面に層間絶縁膜１１を形成する。そして、層間絶縁膜１１の所定領域を開口させて、ｎ+ 型ソース領域５及びｐ型領域６と連通するコンタクトホール１１ａを形成する。
【００３７】
〔図４（ｂ）に示す工程〕
フォトレジスト法を用いて、コンタクトホール１１ａ内を含む半導体基板４の上面全面にレジスト膜２１を成膜したのち、ｐ型領域６の上におけるレジスト膜２１を除去して、ｐ型領域６と連通する開口部２１ａをパターニングする。
〔図４（ｃ）に示す工程〕
次に、開口部２１ａを含むレジスト膜２１の上面に厚さ０．１μｍ程度のＡｌ膜２２を蒸着する。これにより、ｐ型領域６の上にＡｌ膜２２が配置された状態となる。
【００３８】
〔図５（ａ）に示す工程〕
そして、レジスト膜２１を除去する。これにより、Ａｌ膜２２のうちレジスト膜２１の上に成膜されていた部分はリフトオフされ、ｐ型領域６の上に形成されていたもののみが残る。
このように、リフトオフ法によってＡｌ膜２２のうちｐ型領域６の上に形成されていた部分以外を除去しているため、層間絶縁膜１１に形成されたコンタクトホールの端部にＡｌ膜２２が残ることはない。これにより、後工程に行う熱処理工程（図５（ｃ）参照）においても、Ａｌ膜２２と層間絶縁膜１１とが反応することなく、ゲート電極層１０とソース電極１２との短絡等の発生を防止することができる。
【００３９】
〔図５（ｂ）に示す工程〕
半導体基板４を１５０℃程度に加熱した状態で、Ａｌ膜２２を含む半導体基板４の上面全面に厚さ０．５μｍ程度のＮｉ膜２３を蒸着する。このとき、Ａｌ膜２２とＮｉ膜２３とがオーバラップするように、つまり接触するように形成されるが、上述した検討に示すように、ＡｌとＮｉとがオーバラップしていてもＡｌはｐ型半導体とオーミック接触することができるため、Ａｌ膜２２はｐ型領域６とオーミック接触することになる。これにより、Ａｌ膜２２とｐ型領域６とのコンタクト抵抗の増加を防止することができる。
【００４０】
〔図５（ｃ）に示す工程〕
コンタクトホール内にのみＮｉ膜２３が残るようにパターニングしたのち、１０００℃程度による熱処理を施す。これにより、Ａｌ膜２２及びＮｉ膜２３におけるＡｌやＮｉがそれぞれｐ型領域６やｎ+ 型ソース領域５に拡散し、オーミック電極となる。
【００４１】
なお、Ｎｉ膜２３のパターニングは、熱処理の前に行わなくても、熱処理によってセルフアラインで層間絶縁膜１１上のＮｉ膜２３は除去されるが、除去されたＮｉ膜２３が後工程のゴミとして問題になる可能性があるので、上述のように熱処理前にパターニングすることが好ましい。
なお、この後、コンタクトホール内を含む半導体基板４の上面全面にＡｌ膜２４を蒸着したのち、このＡｌ膜２４をパターニングして、ソース電極１２やゲート電極層１０と接続されるゲート電極（図示せず）を形成し、さらに半導体基板４の裏面にドレイン電極１３を形成して、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４２】
このように、リフトオフ法によってＡｌ膜２２を除去するようにしているため、層間絶縁膜１１に形成されたコンタクトホールの端部にＡｌ膜２２が残らないようにでき、Ａｌ膜２２が層間絶縁膜１１と反応することによるゲート電極層８とソース電極１０との短絡等の発生を防止することができる。
また、ｐ型領域６との接続をＡｌ膜２２で行っているため、Ｎｉ膜２３とオーバラップさせてもｐ型領域６とのオーミック接触を確保することができる。これにより、ｐ型領域６とのコンタクト抵抗を低減することができる。
【００４３】
なお、上記実施形態においては、溝ゲート型のＭＯＳＦＥＴを例に挙げて、ｎ+ 型ソース領域５とｐ型領域６とのコンタクト抵抗の低減を図ったが、これに限らず層間絶縁膜に形成されたコンタクトホールを介してｐ型半導体におけるコンタクト領域とオーミックコンタクトが必要な場合すべてに応用することができる。例えば、プレーナ型のＭＯＳＦＥＴにおいて、コンタクトホールを通じてｎ+ 型ソース領域及びｐ型ベース領域との電気的接続を行う際に適用することができる。
【００４４】
また、上記実施形態ではｐ型ベース領域３とのコンタクト用にｐ型領域６を形成しているが、ｐ型ベース領域３のみでもよい。
【図面の簡単な説明】
【図１】本発明にかかわる縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】従来における縦型パワーＭＯＳＦＥＴを説明するための図である。
【図７】耐圧とコンタクト抵抗率との関係を示す図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…半導体基板、５…ｎ+ 型ソース領域、６…ｐ型領域、７…溝、
８…ｎ型半導体薄膜層、９…ゲート絶縁膜、１０…ゲート電極、
１１…層間絶縁膜、１２…ソース電極、１３…ドレイン電極、
２１…レジスト膜、２２…Ａｌ膜、２３…Ｎｉ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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