(57)【特許請求の範囲】
【請求項１】
不揮発性メモリトランジスタ、容量素子および他の容量素子が、一つの半導体基板に形成されており、
前記不揮発性メモリトランジスタは、フローティングゲート、中間絶縁膜およびコントロールゲートを含み、
前記容量素子は、下部電極、誘電体膜および上部電極を含み、
前記他の容量素子は、他の下部電極、他の誘電体膜および他の上部電極を含む、構造の半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記フローティングゲート、前記下部電極および前記他の下部電極を形成する工程と、
（ｂ）前記フローティングゲートの側面上、前記下部電極の上面上、前記他の下部電極の上面上、それぞれに、熱酸化により、前記中間絶縁膜の構成要素、前記誘電体膜の構成要素および前記他の誘電体膜の構成要素となる第１シリコン酸化膜を形成する工程と、
（ｃ）前記第１シリコン酸化膜上に、前記中間絶縁膜の構成要素、前記誘電体膜の構成要素および前記他の誘電体膜の構成要素となるＨＴＯ膜を形成する工程と、
（ｄ）前記他の下部電極上にある前記ＨＴＯ膜上に、前記他の誘電体膜の構成要素となる窒化膜を形成する工程と、
（ｅ）前記フローティングゲートの側面上にある前記ＨＴＯ膜上、前記下部電極の上面上にある前記ＨＴＯ膜上、前記他の下部電極の上面上にある前記窒化膜上、それぞれに、熱酸化により、前記中間絶縁膜の構成要素、前記誘電体膜の構成要素および前記他の誘電体膜の構成要素となる第２シリコン酸化膜を形成する工程と、
（ｆ）前記工程（ｅ）後、前記半導体基板上に、前記コントロールゲート、前記上部電極および前記他の上部電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ａ）は、
前記下部電極に不純物を導入することにより、前記下部電極を第１の不純物濃度にする工程と、
前記他の下部電極に不純物を導入することにより、前記他の下部電極を第１の不純物濃度とは異なる第２の不純物濃度にする工程と、
を備えた半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｄ）のかわりに、
前記フローティングゲートの側面上にある前記ＨＴＯ膜、前記下部電極の上面上にある前記ＨＴＯ膜および前記他の下部電極の上面上にある前記ＨＴＯ膜を覆うように、窒化膜を形成する工程と、
前記他の下部電極上にある前記窒化膜上に、マスク膜を形成する工程と、
前記マスク膜をマスクとして、前記窒化膜を異方性エッチングにより選択的に除去することにより、
前記フローティングゲートの側壁下部上にある前記ＨＴＯ膜上、および、
前記他の下部電極上にある前記ＨＴＯ膜上に、
それぞれ、前記中間絶縁膜の構成要素および前記他の誘電体膜の構成要素となる前記窒化膜を残す工程と、
を備えた半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記窒化膜は、ＣＶＤにより形成される、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記工程（ａ）は、
前記フローティングゲート上に選択酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項６】
請求項５において、
前記選択酸化膜を形成する工程は、
前記半導体基板上に、導電膜を形成する工程と、
前記フローティングゲートとなる前記導電膜上に、前記選択酸化膜を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項７】
請求項６において、
前記フローティングゲートのパターンニングは、前記選択酸化膜をマスクとする、半導体装置の製造方法。
【請求項８】
請求項１〜５のいずれかにおいて、
前記工程（ａ）は、
前記半導体基板上に、導電膜を形成する工程と、
前記導電膜をパターンニングすることにより、前記フローティングゲート、前記下部電極および前記他の下部電極を、同時に形成する工程と、
を備えた半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれかにおいて、
前記工程（ｆ）は、
前記半導体基板上に、他の導電膜を形成する工程と、
前記他の導電膜をパターンニングすることにより、前記コントロールゲート、前記上部電極および前記他の上部電極を、同時に形成する工程と、
を備えた半導体装置の製造方法。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記不揮発性メモリトランジスタは、スプリットゲート型を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリトランジスタを含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
近年、チップインターフェイス遅延の短縮、ボード面積分のコスト低減、ボード設計開発のコスト低減などの観点から、各種回路の混載が要求される。
【０００３】
本発明の目的は、不揮発性メモリトランジスタと、他の素子と、を同一の半導体基板に混載した半導体装置およびその製造方法を提供することである。
【０００４】
【課題を解決するための手段】
［１］
本発明は、
不揮発性メモリトランジスタを備えた半導体装置であって、
容量素子および他の容量素子を備え、
前記不揮発性メモリトランジスタ、前記容量素子および前記他の容量素子は、一つの半導体基板に形成され、
前記不揮発性メモリトランジスタは、
フローティングゲートと、
コントロールゲートと、
前記フローティングゲートと前記コントロールゲートとの間に位置する中間絶縁膜と、
を含み、
前記容量素子は、下部電極と、酸化膜からなる誘電体膜と、上部電極と、を含み、
前記他の容量素子は、他の下部電極と、ＯＮＯ膜を含む他の誘電体膜と、他の上部電極と、を含み、
前記中間絶縁膜、前記酸化膜、前記ＯＮＯ膜は、それぞれ、ＨＴＯ膜を含む、ことを特徴とする。
【０００５】
ＨＴＯ膜は、比較的高温の減圧ＣＶＤによるシリコン酸化膜である。ＨＴＯ膜は緻密な膜である。このため、本発明に係る半導体装置によれば、中間絶縁膜、誘電体膜および他の誘電体膜の耐圧を向上させることができる。また、誘電体膜と他の誘電体膜とは、構成要素が異なるので、容量素子および他の容量素子の容量値を、それぞれ、所望の値にすることができる。なお、中間絶縁膜とは、不揮発性メモリトランジスタが動作する際に、例えば、トンネル絶縁膜として機能する膜である。酸化膜とは、例えば、シリコン酸化膜のような、酸素を含む絶縁膜のことである。不揮発性メモリトランジスタとは、例えば、フラッシュセルのことである。以下の中間絶縁膜、酸化膜、不揮発性メモリトランジスタも同じである。
【０００６】
本発明に係る半導体装置には、次の態様がある。
【０００７】
前記中間絶縁膜は、前記フローティングゲートから前記コントロールゲートへ向かって、順に、第１熱酸化膜、前記ＨＴＯ膜、第２熱酸化膜を有する構造であり、
前記誘電体膜は、前記下部電極から前記上部電極へ向かって、順に、第１熱酸化膜、前記ＨＴＯ膜、第２熱酸化膜を有する構造であり、
前記他の誘電体膜は、前記他の下部電極から前記他の上部電極へ向かって、順に、第１熱酸化膜、前記ＨＴＯ膜、窒化膜、第２熱酸化膜を有する構造である。
【０００８】
この態様おいて、前記中間絶縁膜は、上記の三層構造でもよいし、さらに他の膜を加えてもよい。前記誘電体膜は、上記の三層構造でもよいし、さらに他の膜を加えてもよい。前記他の誘電体膜は、上記の四層構造でもよいし、さらに他の膜を加えてもよい。なお、窒化膜とは、例えば、シリコン窒化膜のような、窒素を含む絶縁膜のことである。以下の窒化膜もこの意味である。
【０００９】
本発明に係る半導体装置には、次の態様がある。
【００１０】
前記中間絶縁膜は、窒化膜を含み、
前記中間絶縁膜の前記窒化膜は、前記フローティングゲートの側壁下部であって、かつ前記中間絶縁膜の前記ＨＴＯと前記中間絶縁膜の前記第２熱酸化膜との間に位置している。
【００１１】
不揮発性メモリトランジスタの動作のため、コントロールゲートに電圧（例えば、負電圧）を印加したとき、フローティングゲートの側壁下部に電界が集中することがある。この態様によれば、中間絶縁膜の耐圧を向上させることができる。
【００１２】
本発明に係る半導体装置には、次の態様がある。
【００１３】
前記中間絶縁膜の前記窒化膜と、前記他の誘電体膜の前記窒化膜とは、同一工程で形成された膜である。
【００１４】
この態様によれば、半導体装置の製造工程を簡略にすることができる。
【００１５】
本発明に係る半導体装置には、次の態様がある。
【００１６】
前記中間絶縁膜は、前記フローティングゲートから前記コントロールゲートへ向かって、順に、第１熱酸化膜、前記ＨＴＯ膜、第２熱酸化膜のみを有する構造であり、
前記誘電体膜は、前記下部電極から前記上部電極へ向かって、順に、第１熱酸化膜、前記ＨＴＯ膜、第２熱酸化膜のみを有する構造であり、
前記他の誘電体膜は、前記他の下部電極から前記他の上部電極へ向かって、順に、第１熱酸化膜、前記ＨＴＯ膜、窒化膜、第２熱酸化膜のみを有する構造である。
【００１７】
この態様によれば、前記中間絶縁膜は、上記の三層のみで構成され、他の膜は加わらない。前記誘電体膜は、上記の三層のみで構成され、他の膜は加わらない。前記他の誘電体膜は、上記の四層のみ構成され、他の膜は加わらない。
【００１８】
本発明に係る半導体装置には、次の態様がある。
【００１９】
前記中間絶縁膜の前記第１熱酸化膜と、前記誘電体膜の前記第１熱酸化膜と、前記他の誘電体膜の前記第１熱酸化膜とは、同一工程で形成された膜であり、
前記中間絶縁膜の前記ＨＴＯ膜と、前記誘電体膜の前記ＨＴＯ膜と、前記他の誘電体膜の前記ＨＴＯ膜とは、同一工程で形成された膜であり、
前記中間絶縁膜の前記第２熱酸化膜と、前記誘電体膜の前記第２熱酸化膜と、前記他の誘電体膜の前記第２熱酸化膜とは、同一工程で形成された膜である。
【００２０】
この態様によれば、半導体装置の製造工程を簡略にすることができる。また、同一の半導体基板に、電界効果トランジスタを混載する場合、第２熱酸化膜形成時に、ゲート酸化膜を同時に形成することができる。
【００２１】
本発明に係る半導体装置には、次の態様がある。
【００２２】
前記中間絶縁膜、前記誘電体膜、前記他の誘電体膜、それぞれの前記第１熱酸化膜は、シリコン上において、６０〜８０オングストロームの熱酸化膜が成長する方法で形成された厚みであり、
前記中間絶縁膜、前記誘電体膜、前記他の誘電体膜、それぞれの前記ＨＴＯ膜の厚みは、１００〜２００オングストロームであり、
前記中間絶縁膜、前記誘電体膜、前記他の誘電体膜、それぞれの前記第２熱酸化膜は、シリコン上において、３０〜２００オングストロームの熱酸化膜が成長する方法で形成された厚みである。
【００２３】
本発明に係る半導体装置には、次の態様がある。
【００２４】
前記他の誘電体膜における前記窒化膜の厚みは、５０〜５００オングストロームである。
【００２５】
本発明に係る半導体装置には、次の態様がある。
【００２６】
前記コントロールゲート、前記上部電極および前記他の上部電極は、ポリシリコンからなる電極である。
【００２７】
本発明に係る半導体装置には、次の態様がある。
【００２８】
前記コントロールゲート、前記上部電極および前記他の上部電極は、ポリサイドからなる電極である。
【００２９】
この態様によれば、前記コントロールゲート、前記上部電極および前記他の上部電極を低抵抗にできるので、半導体装置の高速化を図れる。
【００３０】
本発明に係る半導体装置には、次の態様がある。
【００３１】
前記上部電極および前記他の上部電極は、金属からなる電極である。
【００３２】
この態様によれば、前記上部電極および前記他の上部電極を低抵抗にできるので、半導体装置の高速化を図れる。
【００３３】
本発明に係る半導体装置には、次の態様がある。
【００３４】
前記コントロールゲート、前記上部電極および前記他の上部電極は、サリサイドからなる電極である。
【００３５】
この態様によれば、前記コントロールゲート、前記上部電極および前記他の上部電極を低抵抗にできるので、半導体装置の高速化を図れる。
【００３６】
本発明に係る半導体装置には、次の態様がある。
【００３７】
前記フローティングゲートと、前記下部電極と、前記他の下部電極とは、同一工程で形成された膜であり、
前記コントロールゲートと、前記上部電極と、前記他の上部電極とは、同一工程で形成された膜である。
【００３８】
この態様によれば、半導体装置の製造工程を簡略にすることができる。
【００３９】
本発明に係る半導体装置には、次の態様がある。
【００４０】
前記上部電極が前記誘電体膜と面する面積と、前記他の上部電極が前記他の誘電体膜と面する面積とは同じである。
【００４１】
本発明において、前記誘電体膜と前記他の誘電体膜とは構成要素が異なる。よって、この態様によれば、前記容量素子と前記他の容量素子の容量値を異ならせることができる。
【００４２】
本発明に係る半導体装置には、次の態様がある。
【００４３】
前記上部電極が前記誘電体膜と面する面積と、前記他の上部電極が前記他の誘電体膜と面する面積とは異なる。
【００４４】
本発明において、前記誘電体膜と前記他の誘電体膜とは構成要素が異なる。よって、この態様によれば、前記容量素子と前記他の容量素子の容量値を同じにすることが可能となる。
【００４５】
本発明に係る半導体装置には、次の態様がある。
【００４６】
前記容量素子の単位面積当たりの容量値は、前記他の容量素子の単位面積当たりの容量値と異なる。
【００４７】
本発明に係る半導体装置には、次の態様がある。
【００４８】
前記他の誘電体膜の膜厚は、前記誘電体膜の膜厚と異なる。
【００４９】
本発明に係る半導体装置には、次の態様がある。
【００５０】
前記誘電体膜の膜厚は、１８０〜９００オングストロームであり、
前記他の誘電体膜の膜厚は、３４０〜１１８０オングストロームである。
【００５１】
本発明に係る半導体装置には、次の態様がある。
【００５２】
前記他の下部電極の不純物濃度は、前記下部電極の不純物濃度と異なる。
【００５３】
不純物濃度を変えることにより、容量値（単位面積当たりの容量値ということもできる）を制御することができる。よって、この態様によれば、容量素子の容量値と他の容量素子の容量値の組み合わせを、より多様化できる。
【００５４】
本発明に係る半導体装置には、次の態様がある。
【００５５】
前記容量素子および前記他の容量素子は、アナログ回路の構成要素である。
【００５６】
本発明に係る半導体装置には、次の態様がある。
【００５７】
前記不揮発性メモリトランジスタは、スプリットゲート型を含む。
【００５８】
［２］
本発明は、
不揮発性メモリトランジスタ、容量素子および他の容量素子が、一つの半導体基板に形成されており、
前記不揮発性メモリトランジスタは、フローティングゲート、中間絶縁膜およびコントロールゲートを含み、
前記容量素子は、下部電極、誘電体膜および上部電極を含み、
前記他の容量素子は、他の下部電極、他の誘電体膜および他の上部電極を含む、構造の半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記フローティングゲート、前記下部電極および前記他の下部電極を形成する工程と、
（ｂ）前記フローティングゲートの側面上、前記下部電極の上面上、前記他の下部電極の上面上、それぞれに、前記中間絶縁膜の構成要素、前記誘電体膜の構成要素および前記他の誘電体膜の構成要素となる第１熱酸化膜を形成する工程と、
（ｃ）前記第１熱酸化膜上に、前記中間絶縁膜の構成要素、前記誘電体膜の構成要素および前記他の誘電体膜の構成要素となるＨＴＯ膜を形成する工程と、
（ｄ）前記他の下部電極上にある前記ＨＴＯ膜上に、前記他の誘電体膜の構成要素となる窒化膜を形成する工程と、
（ｅ）前記フローティングゲートの側面上にある前記ＨＴＯ膜上、前記下部電極の上面上にある前記ＨＴＯ膜上、前記他の下部電極の上面上にある前記窒化膜上、それぞれに、前記中間絶縁膜の構成要素、前記誘電体膜の構成要素および前記他の誘電体膜の構成要素となる第２熱酸化膜を形成する工程と、
（ｆ）前記工程（ｅ）後、前記半導体基板上に、前記コントロールゲート、前記上部電極および前記他の上部電極を形成する工程と、
を備えた、ことを特徴とする。
【００５９】
本発明に係る半導体装置の製造方法によれば、不揮発性メモリトランジスタ、容量素子および他の容量素子を、一つの半導体基板に形成することができる。また、不揮発性メモリトランジスタの中間絶縁膜、容量素子の誘電体膜、他の容量素子の他の誘電体膜は、ＨＴＯ膜を含む構造にすることができる。また、容量素子の誘電体膜は、積層された酸化膜となり、他の容量素子の他の誘電体膜は、ＯＮＯ膜となる。
【００６０】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００６１】
前記工程（ａ）は、
前記下部電極に不純物を導入することにより、前記下部電極を第１の不純物濃度にする工程と、
前記他の下部電極に不純物を導入することにより、前記他の下部電極を第１の不純物濃度とは異なる第２の不純物濃度にする工程と、
を備える。
【００６２】
不純物濃度を変えることにより、容量値を制御することができる。よって、この態様によれば、容量素子の容量値と他の容量素子の容量値の組み合わせを、より多様化できる。なお、不純物を導入するとは、例えば、イオン注入や拡散を意味する。
【００６３】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００６４】
前記工程（ｄ）のかわりに、
前記フローティングゲートの側面上にある前記ＨＴＯ膜、前記下部電極の上面上にある前記ＨＴＯ膜および前記他の下部電極の上面上にある前記ＨＴＯ膜を覆うように、窒化膜を形成する工程と、
前記他の下部電極上にある前記窒化膜上に、マスク膜を形成する工程と、
前記マスク膜をマスクとして、前記窒化膜を異方性エッチングにより選択的に除去することにより、
前記フローティングゲートの側壁下部上にある前記ＨＴＯ膜上、および、
前記他の下部電極上にある前記ＨＴＯ膜上に、
それぞれ、前記中間絶縁膜の構成要素および前記他の誘電体膜の構成要素となる前記窒化膜を残す工程と、
を備える。
【００６５】
この態様によれば、前記中間絶縁膜の構成要素および前記他の誘電体膜の構成要素となる前記窒化膜を同時に形成することできる。
【００６６】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００６７】
前記窒化膜は、ＣＶＤにより形成される。
【００６８】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００６９】
前記工程（ａ）は、
前記フローティングゲート上に選択酸化膜を形成する工程を備える。
【００７０】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００７１】
前記選択酸化膜を形成する工程は、
前記半導体基板上に、導電膜を形成する工程と、
前記フローティングゲートとなる前記導電膜上に、前記選択酸化膜を形成する工程と、
を備える。
【００７２】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００７３】
前記フローティングゲートのパターンニングは、前記選択酸化膜をマスクとする。
【００７４】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００７５】
前記工程（ａ）は、
前記半導体基板上に、導電膜を形成する工程と、
前記導電膜をパターンニングすることにより、前記フローティングゲート、前記下部電極および前記他の下部電極を、同時に形成する工程と、
を備える。
【００７６】
この態様によれば、半導体装置の製造工程の簡略を図ることができる。
【００７７】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００７８】
前記工程（ｆ）は、
前記半導体基板上に、他の導電膜を形成する工程と、
前記他の導電膜をパターンニングすることにより、前記コントロールゲート、前記上部電極および前記他の上部電極を、同時に形成する工程と
を備える。
【００７９】
この態様によれば、半導体装置の製造工程の簡略を図ることができる。
【００８０】
本発明に係る半導体装置の製造方法には、以下の態様がある。
【００８１】
前記不揮発性メモリトランジスタは、スプリットゲート型を含む。
【００８２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態にかかる半導体装置およびその製造方法について説明する。図８は、本実施形態にかかる半導体装置の断面図である。本実施形態にかかる半導体装置は、スプリットゲート（Split Gate）型メモリトランジスタ５１と２つの容量素子５３、５５を同一チップ（半導体基板）内に形成したものである。図１〜図７は、本実施形態にかかる半導体装置の製造方法を示す断面図である。
【００８３】
まず、図１に示すように、シリコン基板１の表面を８５０℃前後の温度でウエット酸化することにより、前記シリコン基板１上に、ゲート絶縁膜の一例であるゲート酸化膜３を形成する。次に、このゲート酸化膜３上に減圧ＣＶＤ（Chemical Vapor Deposition）法により厚さ１２００〜１５００オングストローム程度の多結晶シリコン膜５を堆積させる。前記多結晶シリコン膜５を１２００オングストローム以上とするのは次のような理由による。後述する選択酸化膜１１の形成は前記多結晶シリコン膜５を酸化することにより行われるために、前記多結晶シリコン膜５の膜厚が１２００オングストロームより薄くなると後述するフローティングゲート１７の膜厚を所望する値に形成できないためである。また、前記多結晶シリコン膜５を１５００オングストローム以下とするのは次の理由による。後述する熱酸化工程によってフローティングゲート１７の側壁部へ形成するシリコン酸化膜２５の付きまわりが悪くなり、シリコン酸化膜２５の膜厚が薄くなる。それ故、コントロールゲートとフローティングゲート間のシリコン酸化膜の耐圧が劣化する。よって前記多結晶シリコン膜５を１５００オングストローム以下にすることが好ましいのである。
【００８４】
次に、この多結晶シリコン膜５上にシリコン窒化膜からなる厚さ８００〜１０００オングストローム程度の酸化防止膜７を堆積する。この後、この酸化防止膜７上にフォトレジスト膜９を塗布し、このフォトレジスト膜９を露光、現像する。これにより、フローティングゲート形成予定領域上に開口部を形成する。次に、フォトレジスト膜９をマスクとして開口部から露出した酸化防止膜７をドライエッチングすることにより、前記酸化防止膜７に開口部を形成する。次に、フォトレジスト膜９を除去する。
【００８５】
この後、図２に示すように、酸化防止膜７をマスクとして開口部から露出した多結晶シリコン膜５を選択的に酸化することにより、前記多結晶シリコン膜５に選択酸化膜１１を形成する。
【００８６】
次に、図３に示すように、酸化防止膜７を熱リン酸により除去した後、選択酸化膜１１及び多結晶シリコン膜５の上にフォトレジスト膜１３を塗布し、このフォトレジスト膜１３を露光、現像する。これにより、容量素子５３、５５を形成する領域上に開口部を形成する。次に、フォトレジスト膜１３をマスクとして多結晶シリコン膜５に第1のドーズ量（例えばドーズ量５×１０15／ｃｍ2）で不純物をイオン注入する。不純物１０としては例えば燐をイオン注入する。これにより、容量素子５３、５５を形成する領域の多結晶シリコン膜５に不純物１０が導入される。
【００８７】
次に、図４に示すように、上記フォトレジスト膜１３を除去した後、全面上にフォトレジスト膜１５を塗布し、このフォトレジスト膜１５を露光、現像する。これにより、容量素子を形成する領域上にレジストパターン１５が形成される。この後、このレジストパターン１５及び選択酸化膜１１をマスクとして多結晶シリコン膜５を垂直方向に異方性エッチングする。これにより、選択酸化膜１１の下にフローティングゲート１７が形成され、フォトレジスト膜１５の下に第１及び第２の容量素子それぞれの下部電極１９，２１が形成される。下部電極１９の上面の面積は、下部電極２１の上面の面積と同じである。
【００８８】
この後、図５に示すように、上記フォトレジスト膜１５を除去した後、容量素子の下部電極１９，２１の表面上及びフローティングゲート１７の側面上に、例えば、熱酸化により厚さ６０〜８０オングストローム程度のシリコン酸化膜２５を形成する。このときゲート酸化膜３上および厚い選択酸化膜１１上には、ほとんど酸化膜は成長しない。なお、ここでいう６０〜８０オングストローム程度とは、シリコン上において、６０〜８０オングストローム程度の熱酸化膜が成長する方法で形成される場合を意味する。以下、熱酸化法で形成される場合の厚みの意味は、これと同じである。
【００８９】
次に、このシリコン酸化膜２５及び選択酸化膜１１を含む全面上に厚さ１５０オングストローム程度のシリコン酸化膜（ＨＴＯ膜）３７を、例えば、高温熱ＣＶＤ法により７５０℃〜８５０℃の条件で堆積する。シリコン酸化膜（ＨＴＯ膜）３７は、高温熱ＣＶＤ法で形成されるので緻密な膜となる。これにより、スプリットゲート型メモリトランジスタ５１の中間絶縁膜の耐圧を向上させることができる。
【００９０】
次に、図６に示すように、シリコン酸化膜（ＨＴＯ膜）３７上に、例えば、ＣＶＤ法により、厚さ１５０オングストローム程度のシリコン窒化膜２９を堆積する。シリコン窒化膜２９上にフォトレジスト膜２３を塗布し、このフォトレジスト膜２３を露光、現像する。これにより、容量素子５５を形成する領域上にフォトレジスト膜２３を残す。
【００９１】
次に、図７に示すように、フォトレジスト膜２３をマスクとしてシリコン窒化膜２９を垂直方向に異方性エッチングする。これにより、フローティングゲート１７の側壁下部に側部絶縁膜２９ａが形成され、下部電極２１上にシリコン窒化膜２９ｂが形成される。
【００９２】
この後、図８に示すように、シリコン窒化膜の側部絶縁膜２９ａ、シリコン窒化膜２９ｂ及びシリコン酸化膜（ＨＴＯ膜）３７を含む全面上に、例えば、熱酸化により、厚さ６０〜８０オングストローム程度のシリコン酸化膜３１を堆積する。
【００９３】
このシリコン酸化膜３１の上に減圧ＣＶＤ法により多結晶シリコン膜を堆積させ、ＰＯＣｌ3雰囲気により前記多結晶シリコン膜に燐イオンを拡散させた後に、多結晶シリコン膜をパターニングする。
【００９４】
これにより、多結晶シリコン膜を選択酸化膜１１の上からフローティングゲート１７の一側部とシリコン基板１上にかけて残存させる。この残存した多結晶シリコン膜がコントロールゲート３３となる。また、下部電極１９上にシリコン酸化膜２５，３７，３１を介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が容量素子５３の上部電極３６となる。また、下部電極２１上にシリコン酸化膜２５，３７，シリコン窒化膜２９ｂ，及びシリコン酸化膜３１を介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が容量素子５５の上部電極３５となる。
【００９５】
この後、コントロールゲート３３とフローティングゲート１７との両側のシリコン基板１に不純物を導入することにより、前記シリコン基板１にソース、ドレイン領域の拡散層（図示せず）を形成する。
【００９６】
ここで、本実施形態の主な効果を説明する。
【００９７】
図８に示すように、本実施形態によれば、同一シリコン基板１上にスプリットゲート型メモリトランジスタ５１及び容量素子５３、５５を容易に混載することができる。これにより、別々のチップに形成していた従来のものに比べてチップ数を少なくすることができ、その結果、製品コストを低減できる。
【００９８】
また、本実施形態によれば、スプリットゲート型メモリトランジスタ５１の中間絶縁膜、容量素子５３の誘電体膜、容量素子５５の誘電体膜は、それぞれ、シリコン酸化膜（ＨＴＯ膜）３７を含む。ＨＴＯ膜は緻密な膜なので、これらの耐圧を向上させることができる。
【００９９】
また、本実施形態において、容量素子５３は下部電極１９、誘電体膜としての酸化膜（シリコン酸化膜２５，３７，３１）及び上部電極３６から構成される。容量素子５５は下部電極２１、誘電体膜としてのＯＮＯ膜（シリコン酸化膜２５，３７，シリコン窒化膜２９ｂ，シリコン酸化膜３１）及び上部電極３５から構成される。このように、容量素子５５の誘電体膜は、容量素子５３の誘電体膜とは異なる構成要素（シリコン窒化膜２９ｂ）を含む。よって、本実施形態によれば、容量素子５３および容量素子５５の容量値を、それぞれ、所望の値にすることができる。
【０１００】
なお、容量素子５５の誘電体膜が容量素子５３の誘電体膜とは異なる構成要素を含むようにできるのは、図７に示す工程で、容量素子５５を形成する領域に、シリコン窒化膜２９ｂを残しているからである。さらに、誘電体膜がＯＮＯ膜となる容量素子５５を作ることができるのは、図７に示す工程で、フローティングゲート１７の側壁下部にシリコン窒化膜からなる側部絶縁膜２９ａを形成すると同時に下部電極２１上にシリコン酸化膜２５，３７を介してシリコン窒化膜２９ｂを形成するからである。
【０１０１】
また、本実施形態において、上部電極３５が誘電体膜と面する面積と、上部電極３６が誘電体膜と面する面積は、同じになる。容量素子５３と容量素子５５は誘電体膜の構成要素が異なる。よって、本実施形態によれば、容量素子５３と容量素子５５の容量値は異なる。なお、上部電極３５が誘電体膜と面する面積と、上部電極３６が誘電体膜と面する面積と、を異ならせてもよい。
【０１０２】
また、本実施形態によれば、電界効果トランジスタを含む回路（例えば、ＳＲＡＭ）が、シリコン基板１に混載されている場合、シリコン酸化膜３１形成時に、電界効果トランジスタのゲート酸化膜を形成することができる。
【０１０３】
なお、本実施形態において、下部電極の不純物濃度を変えることにより、容量値を制御することができる。これを説明するために、サンプルＡの容量素子と、サンプルＢの容量素子を準備した。
【０１０４】
｛サンプルＡ｝
サンプルＡは、以下のようにして形成された容量素子である。
【０１０５】
（１）厚さ１２００オングストロームの多結晶シリコン膜からなる下部電極を形成した。下部電極の上面は、一辺の長さが３２００オングストロームの正方形である。
【０１０６】
（２）この下部電極に、３５ＫｅＶの加速電圧で、リンをイオン注入した。
【０１０７】
（３）イオン注入後、この下部電極を７５０℃で熱酸化することにより、この下部電極上に熱シリコン酸化膜を形成した。
【０１０８】
（４）この熱シリコン酸化膜上に、厚さ１５０オングストロームのシリコン窒化膜を形成した。
【０１０９】
（５）このシリコン窒化膜を７５０℃で熱酸化することにより、このシリコン窒化膜上に熱シリコン酸化膜を形成した。
【０１１０】
（６）この熱シリコン酸化膜上に厚さ２５００オングストロームの多結晶シリコン膜からなる上部電極を形成した。
【０１１１】
なお、工程（２）において、不純物の注入量（ドーズ量）を、４．５×１０15／ｃｍ2の場合、６×１０15／ｃｍ2の場合、８×１０15／ｃｍ2の場合、の三つに分けた。
【０１１２】
｛サンプルＢ｝
サンプルＢは、以下のようにして形成された容量素子である。
【０１１３】
（１）厚さ１７００オングストロームの多結晶シリコン膜からなる下部電極を形成した。下部電極の上面は、一辺の長さが３２００オングストロームの正方形である。
【０１１４】
（２）この下部電極に、３５ＫｅＶの加速電圧で、リンをイオン注入した。
【０１１５】
（３）イオン注入後、この下部電極を１０００℃で熱酸化することにより、この下部電極上に熱シリコン酸化膜を形成した。
【０１１６】
（４）この熱シリコン酸化膜上に、厚さ１５０オングストロームのシリコン窒化膜を形成した。
【０１１７】
（５）このシリコン窒化膜を７５０℃で熱酸化することにより、このシリコン窒化膜上に熱シリコン酸化膜を形成した。
【０１１８】
（６）この熱シリコン酸化膜上に厚さ２５００オングストロームの多結晶シリコン膜からなる上部電極を形成した。
【０１１９】
なお、工程（２）において、不純物の注入量（ドーズ量）を、４．５×１０15／ｃｍ2の場合、６×１０15／ｃｍ2の場合、８×１０15／ｃｍ2の場合、の三つに分けた。
【０１２０】
図９は、下部電極に導入される不純物の注入量（ドーズ量）と、容量値との関係を示すグラフである。サンプルＡ、Ｂともに、下部電極に導入される不純物の注入量が多くなる（つまり、下部電極中の不純物濃度を高くする）と、容量値が小さくなる。また、サンプルＡ、Ｂともに、下部電極に導入される不純物の注入量が少なくなる（つまり、下部電極中の不純物濃度が低くなる）と、容量値が大きくなる。以上より、下部電極の不純物濃度を変えることにより、容量値を制御することができることが分かる。よって、これを本実施形態に適用すると、容量素子の容量値は、より多様な値をとりうる。
【０１２１】
なお、本実施形態において、コントロールゲート３３、上部電極３５、３６を多結晶シリコン膜により形成しているが、コントロールゲート３３、上部電極３５、３６をチタンシリサイド、タングステンシリサイド、コバルトシリサイドなどのシリサイドと多結晶シリコンの２層構造からなるポリサイド膜により形成することも可能である。コントロールゲート３３、上部電極３５、３６を、サリサイドで構成してもよい。これらによりコントロールゲート３３、上部電極３５、３６の抵抗値を低くすることができ、高速化を実現することが可能となる。なお、上部電極３５、３６を、例えば、タングステンやアルミニウムのような金属で構成してもよい。
【０１２２】
図１０は、本実施形態の半導体装置が適用された、エンベディド半導体装置７０００のレイアウトを示す模式図である。この例では、エンベディド半導体装置７０００は、フラッシュメモリ９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路９６とがＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）に混載されている。スプリットゲート型メモリトランジスタ５１は、フラッシュメモリ９０の構成要素である。容量素子５３、５５は、アナログ回路９６の構成要素である。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の製造方法の第１工程を示すシリコン基板の断面図である。
【図２】本実施形態における半導体装置の製造方法の第２工程を示すシリコン基板の断面図である。
【図３】本実施形態における半導体装置の製造方法の第３工程を示すシリコン基板の断面図である。
【図４】本実施形態における半導体装置の製造方法の第４工程を示すシリコン基板の断面図である。
【図５】本実施形態における半導体装置の製造方法の第５工程を示すシリコン基板の断面図である。
【図６】本実施形態における半導体装置の製造方法の第６工程を示すシリコン基板の断面図である。
【図７】本実施形態における半導体装置の製造方法の第７工程を示すシリコン基板の断面図である。
【図８】本実施形態における半導体装置の断面図である。
【図９】下部電極に導入される不純物の注入量と、容量値との関係を示すグラフである。
【図１０】本実施形態の半導体装置が適用された、エンベディド半導体装置７０００のレイアウトを示す模式図である。
【符号の説明】
１  シリコン基板
３  ゲート酸化膜
５  多結晶シリコン膜
７  酸化防止膜
９  フォトレジスト膜
１０  不純物
１１  選択酸化膜
１３  フォトレジスト膜
１５  フォトレジスト膜
１７  フローティングゲート
１９  下部電極
２１  下部電極
２３  フォトレジスト膜
２５  シリコン酸化膜
２９  シリコン窒化膜
２９ａ  側部絶縁膜
２９ｂ  シリコン窒化膜
３１  シリコン酸化膜
３３  コントロールゲート
３５  上部電極
３６  上部電極
３７  シリコン酸化膜（ＨＴＯ膜）
５１  スプリットゲート型メモリトランジスタ
５３  容量素子
５５  容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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