(57)【特許請求の範囲】
【請求項１】
複数段の回路からなる多段パイプライン構成を有し、
前記複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられ、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記演算増幅回路から出力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、
抵抗回路とを備え、
前記アナログ−デジタル変換器は、第１の電圧範囲を有する第１の基準電圧に基づいて動作し、前記デジタル−アナログ変換器は、第２の電圧範囲を有する第２の基準電圧に基づいて動作し、
前記抵抗回路は、前記高電位側基準電圧を受ける第１のノードと前記低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、
前記第１の基準電圧は、前記複数の抵抗の複数の接続点のうち２つの接続点から得られ、
前記第２の基準電圧は、前記複数の抵抗の複数の接続点のうち２つの接続点から得られ、
最終段の回路を除く少なくとも１段の回路において、
前記演算増幅回路が１よりも大きい利得を有し、
前記演算増幅回路の出力電圧範囲と前記デジタル−アナログ変換器の出力電圧範囲とが等しくなるように前記第１の電圧範囲および前記第２の電圧範囲がそれぞれ独立に設定され、
前記デジタル−アナログ変換器の出力電圧範囲と前記アナログ−デジタル変換回路の入力電圧範囲との比が前記演算増幅回路の利得に等しいことを特徴とするアナログ−デジタル変換回路。
【請求項２】
前記少なくとも１段の回路において、
前記第２の電圧範囲と前記第１の電圧範囲との比が前記演算増幅回路の利得に等しいことを特徴とする請求項１記載のアナログ−デジタル変換回路。
【請求項３】
前記最終段の回路を除く各段の回路において、前記第２の基準電圧は、前記第２のノードと前記複数の抵抗の他の１つの接続点とから得られることを特徴とする請求項１または２記載のアナログ−デジタル変換回路。
【請求項４】
複数段の回路からなる多段パイプライン構成を有し、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記演算増幅回路から出力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、
最終段の回路を除く少なくとも１段の回路において、
前記演算増幅回路が１よりも大きい利得を有し、
前記デジタル−アナログ変換器は、デジタル信号に応じたアナログ信号の電圧を発生するための複数の容量がアレイ状に接続された容量アレイを有し、
前記差分増幅器は、入力容量、帰還容量、演算増幅器およびスイッチ回路を有し、
前記演算増幅器は、前記容量アレイが接続される一方の入力端子を有しかつ他方の入力端子および出力端子を有し、
前記帰還容量は、前記演算増幅器の前記一方の入力端子と前記出力端子との間に接続され、
前記入力容量は、前記演算増幅器の前記一方の入力端子に前記容量アレイと並列に接続され、
前記スイッチ回路は、前記演算増幅器の前記一方の入力端子と前記他方の入力端子との間を短絡状態にするとともに、前記入力容量の入力端に前記演算増幅回路から出力されるアナログ信号を与え、かつ前記容量アレイの入力端に任意の第１の設定電圧を与えた後、前記演算増幅器の前記一方の入力端子と前記他方の入力端子との間を開放状態にするとともに、前記入力容量の入力端に任意の第２の設定電圧を与え、かつ前記容量アレイの入力端に前記デジタル−アナログ変換器から出力されるアナログ信号を与え、
前記差分増幅器は、前記演算増幅回路から出力されたアナログ信号を前記入力容量の値および前記帰還容量の値により定まる第１の利得で増幅するとともに、前記デジタル−アナログ変換器により前記容量アレイに発生されるアナログ信号を前記容量アレイの値および前記帰還容量の値により定まる第２の利得で増幅し、前記第１の利得で増幅されたアナログ信号と前記第２の利得で増幅されたアナログ信号との差分を出力し、
前記演算増幅回路の出力電圧範囲の前記第１の利得倍と前記デジタル−アナログ変換器の出力電圧範囲の前記第２の利得倍とが等しくなるように前記容量アレイの値と前記入力容量の値との比が前記演算増幅回路の利得に等しく設定されたことを特徴とするアナログ−デジタル変換回路。
【請求項５】
前記少なくとも１段の回路において、
前記差分増幅器の前記設定電圧が前記演算増幅回路から出力されるアナログ信号の所定の電圧であることを特徴する請求項４記載のアナログ−デジタル変換回路。
【請求項６】
複数段の回路からなる多段パイプライン構成を有し、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記演算増幅回路から出力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、
最終段の回路を除く少なくとも１段の回路において、
前記演算増幅回路が１よりも大きい利得を有し、差動の第１および第２のアナログ信号を出力し、
前記デジタル−アナログ変換器は、デジタル信号に応じた差動の第３および第４のアナログ信号の電圧をそれぞれ発生するための複数の容量がアレイ状に接続された第１および第２の容量アレイを有し、
前記差分増幅器は、第１および第２の入力容量、第１および第２の帰還容量、演算増幅器およびスイッチ回路を有し、
前記演算増幅器は、前記第１の容量アレイが接続される一方の入力端子、前記第２の容量アレイが接続される他方の入力端子、一方の出力端子および他方の出力端子を有し、
前記第１の帰還容量は、前記演算増幅器の前記一方の入力端子と前記一方の出力端子との間に接続され、
前記第２の帰還容量は、前記演算増幅器の前記他方の入力端子と前記他方の出力端子との間に接続され、
前記第１の入力容量は、前記演算増幅器の前記一方の入力端子に前記第１の容量アレイと並列に接続され、
前記第２の入力容量は、前記演算増幅器の前記他方の入力端子に前記第２の容量アレイと並列に接続され、
前記スイッチ回路は、前記演算増幅器の前記一方および他方の入力端子を所定の基準電位に接続するとともに、前記第１および第２の入力容量の入力端に前記演算増幅回路から出力される差動の第１および第２のアナログ信号をそれぞれ与え、かつ前記第１および第２の容量アレイの入力端に任意の第１の設定電圧をそれぞれ与えた後、前記演算増幅器の前記一方および他方の入力端子を前記基準電位から遮断するとともに、前記第１および第２の入力容量の入力端に任意の第２の設定電圧をそれぞれ与え、かつ前記第１および第２の容量アレイの入力端に前記デジタル−アナログ変換器から出力される差動の第３および第４のアナログ信号をそれぞれ与え、
前記差分増幅器は、前記演算増幅回路から出力された第１のアナログ信号を前記第１の入力容量の値および前記第１の帰還容量の値により定まる第１の利得で増幅し、前記演算増幅回路から出力された第２のアナログ信号を前記第２の入力容量の値および前記第２の帰還容量の値により定まる第１の利得で増幅するとともに、前記デジタル−アナログ変換器により前記第１の容量アレイに発生される第３のアナログ信号を前記第１の容量アレイの値および前記第１の帰還容量の値により定まる第２の利得で増幅し、前記デジタル−アナログ変換器により前記第２の容量アレイに発生される第４のアナログ信号を前記第２の容量アレイの値および前記第２の帰還容量の値により定まる第２の利得で増幅し、前記第１の利得で増幅された差動の第１および第２のアナログ信号と前記第２の利得で増幅された差動の第３および第４のアナログ信号との差分を出力し、
前記演算増幅回路の出力電圧範囲の前記第１の利得倍と前記デジタル−アナログ変換器の出力電圧範囲の前記第２の利得倍とが等しくなるように前記第１の容量アレイの値と前記第１の入力容量の値との比が前記演算増幅回路の利得に等しく設定され、前記第２の容量アレイの値と前記第２の入力容量の値との比が前記演算増幅回路の利得に等しく設定されたことを特徴とするアナログ−デジタル変換回路。
【請求項７】
前記少なくとも１段の回路において、
前記差分増幅器の前記第２の設定電圧として前記演算増幅回路においてイコライズされた出力電圧であることを特徴する請求項６記載のアナログ−デジタル変換回路。
【請求項８】
複数段の回路からなる多段パイプライン構成を有し、
前記複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられ、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記演算増幅回路から出力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、
抵抗回路とを備え、
前記アナログ−デジタル変換器は、第１の電圧範囲を有する第１の基準電圧に基づいて動作し、前記デジタル−アナログ変換器は、第２の電圧範囲を有する第２の基準電圧に基づいて動作し、
前記抵抗回路は、前記高電位側基準電圧を受ける第１のノードと前記低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、
前記第１の基準電圧は、前記複数の抵抗の複数の接続点のうち２つの接続点から得られ、
前記第２の基準電圧は、前記複数の抵抗の複数の接続点のうち２つの接続点から得られ、
最終段の回路を除く少なくとも１段の回路において、
前記演算増幅回路が１よりも大きい利得を有し、
前記デジタル−アナログ変換器は、デジタル信号に応じたアナログ信号の電圧を発生するための複数の容量がアレイ状に接続された容量アレイを有し、
前記差分増幅器は、入力容量、帰還容量および演算増幅器を有し、
前記演算増幅器は、前記容量アレイが接続される一方の入力端子を有しかつ他方の入力端子および出力端子を有し、
前記帰還容量は、前記演算増幅器の前記一方の入力端子と前記出力端子との間に接続され、
前記入力容量は、前記演算増幅器の前記一方の入力端子に前記容量アレイと並列に接続され、
前記スイッチ回路は、前記演算増幅器の前記一方の入力端子と前記他方の入力端子との間を短絡状態にするとともに、前記入力容量の入力端に前記演算増幅回路から出力されるアナログ信号を与え、かつ前記容量アレイの入力端に任意の第１の設定電圧を与えた後、前記演算増幅器の前記一方の入力端子と前記他方の入力端子との間を開放状態にするとともに、前記入力容量の入力端に任意の第２の設定電圧を与え、かつ前記容量アレイの入力端に前記デジタル−アナログ変換器から出力されるアナログ信号を与え、
前記差分増幅器は、前記演算増幅回路から出力されたアナログ信号を前記入力容量の値および前記帰還容量の値により定まる第１の利得で増幅するとともに、前記デジタル−アナログ変換器により前記容量アレイに発生されるアナログ信号を前記容量アレイの値および前記帰還容量の値により定まる第２の利得で増幅し、前記第１の利得で増幅されたアナログ信号と前記第２の利得で増幅されたアナログ信号との差分を出力し、
前記演算増幅回路の出力電圧範囲の前記第１の利得倍と前記デジタル−アナログ変換器の出力電圧範囲の前記第２の利得倍とが等しくなるように前記第１の電圧範囲および前記第２の電圧範囲がそれぞれ独立に設定されるとともに前記容量アレイの値および前記入力容量の値がそれぞれ独立に設定されたことを特徴とするアナログ−デジタル変換回路。
【請求項９】
複数段の回路からなる多段パイプライン構成を有し、
前記複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられ、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記演算増幅回路から出力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、
抵抗回路とを備え、
前記アナログ−デジタル変換器は、第１の電圧範囲を有する第１の基準電圧に基づいて動作し、前記デジタル−アナログ変換器は、第２の電圧範囲を有する第２の基準電圧に基づいて動作し、
前記抵抗回路は、前記高電位側基準電圧を受ける第１のノードと前記低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、
前記第１の基準電圧は、前記複数の抵抗の複数の接続点のうち２つの接続点から得られ、
前記第２の基準電圧は、前記複数の抵抗の複数の接続点のうち２つの接続点から得られ、
最終段の回路を除く少なくとも１段の回路において、
前記演算増幅回路が１よりも大きい利得を有し、差動の第１および第２のアナログ信号を出力し、
前記デジタル−アナログ変換器は、デジタル信号に応じた差動の第３および第４のアナログ信号の電圧をそれぞれ発生するための複数の容量がアレイ状に接続された第１および第２の容量アレイを有し、
前記差分増幅器は、第１および第２の入力容量、第１および第２の帰還容量、演算増幅器およびスイッチ回路を有し、
前記演算増幅器は、前記第１の容量アレイが接続される一方の入力端子、前記第２の容量アレイが接続される他方の入力端子、一方の出力端子および他方の出力端子を有し、
前記第１の帰還容量は、前記演算増幅器の前記一方の入力端子と前記一方の出力端子との間に接続され、
前記第２の帰還容量は、前記演算増幅器の前記他方の入力端子と前記他方の出力端子との間に接続され、
前記第１の入力容量は、前記演算増幅器の前記一方の入力端子に前記第１の容量アレイと並列に接続され、
前記第２の入力容量は、前記演算増幅器の前記他方の入力端子に前記第２の容量アレイと並列に接続され、
前記スイッチ回路は、前記演算増幅器の前記一方および他方の入力端子を所定の基準電位に接続するとともに、前記第１および第２の入力容量の入力端に前記演算増幅回路から出力される差動の第１および第２のアナログ信号をそれぞれ与え、かつ前記第１および第２の容量アレイの入力端に任意の第１の設定電圧をそれぞれ与えた後、前記演算増幅器の前記一方および他方の入力端子を前記基準電位から遮断するとともに、前記第１および第２の入力容量の入力端に任意の第２の設定電圧をそれぞれ与え、かつ前記第１および第２の容量アレイの入力端に前記デジタル−アナログ変換器から出力される差動の第３および第４のアナログ信号をそれぞれ与え、
前記差分増幅器は、前記演算増幅回路から出力された第１のアナログ信号を前記第１の入力容量の値および前記第１の帰還容量の値により定まる第１の利得で増幅し、前記演算増幅回路から出力された第２のアナログ信号を前記第２の入力容量の値および前記第２の帰還容量の値により定まる第１の利得で増幅するとともに、前記デジタル−アナログ変換器により前記第１の容量アレイに発生される第３のアナログ信号を前記第１の容量アレイの値および前記第１の帰還容量の値により定まる第２の利得で増幅し、前記デジタル−アナログ変換器により前記第２の容量アレイに発生される第４のアナログ信号を前記第２の容量アレイの値および前記第２の帰還容量の値により定まる第２の利得で増幅し、前記第１の利得で増幅された差動の第１および第２のアナログ信号と前記第２の利得で増幅された差動の第３および第４のアナログ信号との差分を出力し、
前記演算増幅回路の出力電圧範囲の前記第１の利得倍と前記デジタル−アナログ変換器の出力電圧範囲の前記第２の利得倍とが等しくなるように前記第１の電圧範囲および前記第２の電圧範囲がそれぞれ独立に設定されるとともに前記第１および第２の容量アレイの値および前記第１および第２の入力容量の値がそれぞれ独立に設定されたことを特徴とするアナログ−デジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
図１６は従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図１６のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。このアナログ−デジタル変換回路は、例えば特開平９−６９７７７号公報に開示されている。
【０００５】
図１６において、アナログ−デジタル変換回路１０１は、サンプルホールド回路１０２、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。
【０００６】
１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ（アナログ−デジタル変換器）１０９、Ｄ／Ａコンバータ（デジタル−アナログ変換器）１１０、および差分増幅器１１１を備える。４段目（最終段）の回路１０６はサブＡ／Ｄコンバータ１０９のみを備える。
【０００７】
１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０のビット数（ビット構成）は同じに設定されている。
【０００８】
次に、アナログ−デジタル変換回路１０１の動作を説明する。サンプルホールド回路１０２は、アナログ入力信号Ｖinをサンプリングして一定時間保持する。サンプルホールド回路１０２から出力されたアナログ入力信号Ｖinは、１段目の回路１０３へ転送される。
【０００９】
１段目の回路３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの差分を増幅する。その差分増幅器１１１の出力は２段目の回路１０４へ転送される。
【００１０】
２段目の回路１０４においては、１段目の回路１０３の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られ、３段目の回路１０５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。
【００１１】
４段目の回路１０６においては、３段目の回路１０５の差分増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００１２】
１〜４段目の回路１０３〜１０６のデジタル出力は各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は各回路１０３〜１０６のデジタル出力の同期をとるために設けられている。
【００１３】
出力回路１０８はアナログ入力信号Ｖinの１０ビットのデジタル出力Ｄout を必要な場合はデジタル補正処理後パラレル出力する。
【００１４】
このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖinまたは前段の回路１０３，１０４の差分増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差分増幅器１１１によって増幅される。
【００１５】
そのため、変換ビット数が増大してＬＳＢ（Least Significant Bit ）が小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。
【００１６】
図１７は図１６のアナログ−デジタル変換回路１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０の回路図である。図１７のサブＡ／Ｄコンバータ１０９は全並列比較（フラッシュ）方式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容量アレイ方式Ｄ／Ａコンバータである。
【００１７】
サブＡ／Ｄコンバータ１０９は、ｎ個の抵抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成される。すべての抵抗Ｒは同じ抵抗値を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続されている。ここで、ノードＮ３２とノードＮ３１との間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【００１８】
各コンパレータＤ１〜Ｄｎの正入力端子には入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器１１１の出力）が入力される。また、各コンパレータＤ１〜Ｄｎの負入力端子には、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が印加される。
【００１９】
それにより、各コンパレータＤ１〜Ｄｎの出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合には、ハイレベルとなり、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合には、ローレベルとなる。
【００２０】
Ｄ／Ａコンバータ１１０は、アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【００２１】
コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべて同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子という）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【００２２】
各スイッチＥ１〜Ｅｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。各スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＨ１〜Ｈｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。
【００２３】
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、コンパレータＤｎの出力がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎはオフする。逆に、コンパレータＤｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧｎ，Ｆｎがオンする。
【００２４】
次に、Ｄ／Ａコンバータ１１０の動作を説明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであり、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはすべてオフしている。したがって、初期条件では、すべてのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷（電気量）Ｑ１＝０である。
【００２５】
ここで、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【００２６】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【００２７】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【００２８】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【００２９】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧ΔＶＤＡは式（Ａ５）で表される。
【００３０】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
図１８は図１６のアナログ−デジタル変換回路１０１における差分増幅器１１１の動作原理を示す回路図である。また、図１９は図１８の差分増幅器１１１の動作を説明するための図である。図１８の差分増幅器１１１は完全差動方式の減算増幅回路である。この差分増幅器１１１の構成は、例えば特開平１１−８８１７３号公報に開示されている。
【００３１】
図１８の差分増幅器１１１において、演算増幅器１００の反転入力端子はノードにＮａに接続され、非反転入力端子はノードＮｂに接続されている。また、演算増幅器１００の反転出力端子は、ノードＮＯ１に接続されるとともに、コンデンサ２０ａを介して反転入力端子に接続されている。非反転出力端子は、ノードＮＯ２に接続されるとともに、コンデンサ２０ｂを介して非反転入力端子に接続されている。
【００３２】
ノードＮａはスイッチＳＷ１１を介して接地され、ノードＮｂはスイッチＳＷ１２を介して接地されている。また、ノードＮａは、コンデンサ３０ａを介してノードＮ１１に接続され、かつコンデンサ４０ａを介してノードＮ１２に接続されている。ノードＮｂは、コンデンサ３０ｂを介してノードＮ２１に接続され、かつコンデンサ４０ｂを介してノードＮ２２に接続されている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３が接続されている。このスイッチＳＷ１３は、スイッチＳＷ１１，ＳＷ１２と同じタイミングで作動する。
【００３３】
この差分増幅器１１１には、アナログ入力信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器１１１の出力が差分電圧ΔＶi として与えられる。ΔＶi ＝Ｖi （＋）−Ｖi （−）である。また、この差分増幅器１１１には、同じ段のＤ／Ａコンバータ１１０のＤ／Ａ変換結果が差分電圧ΔＶＤＡとして与えられる。ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。
【００３４】
ノードＮ１１にはＶi （＋）からＶA1に変化する電圧が入力され、ノードＮ１２にはＶA2からＶＤＡ（＋）に変化する電圧が入力され、ノードＮ２１にはＶi （−）からＶA1に変化する電圧が入力され、ノードＮ２２にはＶA2からＶＤＡ（−）に変化する電圧が入力される。
【００３５】
次に、図１９を参照しながら図１８の差分増幅器１１１の動作を説明する。こでは、コンデンサ２０ａ，２０ｂの容量値をそれぞれＣとし、コンデンサ３０ａ，３０ｂ，４０ａ，４０ｂの容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶG とする。
【００３６】
まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖi （＋）を入力し、ノードＮ１２に設定電圧ＶA2を入力し、ノードＮ２１に電圧Ｖi （−）を入力し、ノードＮ２２に設定電圧ＶA2を入力する。それにより、ノードＮＯ１，ＮＯ２は接地電位ＶG となる。
【００３７】
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧ＶA1を入力し、ノードＮ１２に電圧ＶＤＡ（＋）を入力し、ノードＮ２１に設定電圧ＶA1を入力し、ノードＮ２２に電圧ＶＤＡ（−）を入力する。それにより、ノードＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋），ＶO （−）となる。
【００３８】
電荷保存則によりノードＮＯ１，ＮＯ２の電圧ＶO （＋），ＶO （−）を求めると次式のようになる。
【００３９】
ＶO （＋）＝ＶG ＋｛Ｖ1 （＋）−ＶＤＡ（＋）｝Ｋ＋（ＶA1−ＶA2）Ｋ
ＶO （−）＝ＶG ＋｛Ｖ1 （−）−ＶＤＡ（−）｝Ｋ＋（ＶA1−ＶA2）Ｋ
したがって、差分電圧ΔＶO は次式のようになる。
【００４０】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖi （＋）−Ｖi （−）｝Ｋ−｛ＶＤＡ（＋）−ＶＤＡ（−）｝Ｋ
＝（ΔＶi −ΔＶＤＡ）Ｋ
このように、図１８の差分増幅器１１１においては、前段から与えられる差分電圧ΔＶi と同じ段のＤ／Ａコンバータ１１０から与えられる差分電圧ΔＶＤＡとの減算および増幅が行われる。
【００４１】
この場合、設定電圧ＶA1，ＶA2は任意に設定することができる。したがって、設定電圧ＶA1として前段のサンプルホールド回路１０２の出力または差分増幅器１１１の出力のイコライズ（等電位化）時の電圧を用いることができる。また、設定電圧ＶA2として外部電圧を用いることができる。
【００４２】
このように、アナログ入力信号である電圧Ｖi （＋），Ｖi （−）をノードＮ１１，Ｎ２１にスイッチを介することなく入力することができるので、雑音が低減されるとともに、低電圧動作が可能となる。したがって、アナログ−デジタル変換回路１０１の低電圧化および高精度化を図ることができる。
【００４３】
図２０は図１６のアナログ−デジタル変換回路１０１に図１８の差分増幅器１１１を用いた場合のＤ／Ａコンバータ１１０および差分増幅器１１１の具体的な構成を示す回路図である。このＤ／Ａコンバータ１１０および差分増幅器１１１の構成は、例えば特開平１１−８８１７３号公報に開示されている。
【００４４】
図２０において、Ｄ／Ａコンバータ１１０のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれコンデンサＢ１〜Ｂｎの入力端子に接続されている。また、このノードＮ３０は、スイッチＴ１〜Ｔｎを介してそれぞれコンデンサＣ１〜Ｃｎの入力端子に接続されている。ノードＮ３０には設定電圧ＶA2が入力され、ノードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノードＮ３２には低電位側基準電圧ＶＲＢが入力される。コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端子は差分増幅器１１１のノードＮｂに接続されている。
【００４５】
差分増幅器１１１のノードＮａはコンデンサ３０ａを介してノードＮ１１に接続され、ノードＮｂはコンデンサ３０ｂを介してノードＮ２１に接続されている。ノードＮ１１には電圧Ｖi （＋）が入力され、ノードＮ２１には電圧Ｖi （−）が入力される。
【００４６】
コンデンサ２０ａ，２０ｂの容量値はそれぞれＣであり、コンデンサ３０ａ，３０ｂの容量値はＫＣである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそれぞれＫＣ／ｎである。Ｋは定数である。
【００４７】
次に、図２０のＤ／Ａコンバータ１１０および差分増幅器１１１の動作を説明する。
【００４８】
まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオンにする。それにより、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子に設定電圧ＶA2が入力される。また、ノードＮ１１に電圧Ｖi （＋）が入力され、ノードＮ２１に電圧Ｖi （−）が入力される。それにより、ノードＮＯ１，ＮＯ２は接地電位となる。
【００４９】
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎが、それぞれ図１６の各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオフし、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子にそれぞれ電圧が印加される。
【００５０】
このとき、ノードＮ１１，Ｎ２１に入力される電圧Ｖi （＋），Ｖi （−）は、図１９に示すように、共に等しい電圧ＶA1にイコライズされている。これにより、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO は、図１９を用いて説明したように、次式のようになる。
【００５１】
ΔＶO ＝ＶO （＋）−ＶO （−）＝（ΔＶi −ΔＶＤＡ）Ｋ
このように、ノードＮ１１，Ｎ２１に入力する設定電圧ＶA1として前段の差分増幅器１１１の出力を用いることができるので、ノードＮ１１にスイッチを用いることなく電圧Ｖi （＋）および設定電圧ＶA1を入力することができ、かつノードＮ２１にスイッチを用いることなく電圧Ｖi （−）および設定電圧ＶA1を入力することができる。
【００５２】
また、ノードＮ３０に入力する設定電圧ＶA2として任意の電圧を用いることができる。例えば、設定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢを用いることもできる。
【００５３】
また、これらの設定電圧ＶA1，ＶA2を電源電圧または接地電圧の付近に設定できる。これにより、ＣＭＯＳスイッチを使用しても低電圧動作が可能になる。
【００５４】
これらの結果、スイッチ雑音が低減されるとともに、低電圧動作が可能な高精度なアナログ−デジタル変換回路が実現される。
【００５５】
近年、電子機器の高速化に伴ってアナログ−デジタル変換回路にも変換速度のさらなる高速化が要求されている。そこで、特開平１１−８８１７２号公報に変換速度がさらに高速化されたアナログ−デジタル変換回路が提案されている。
【００５６】
図２１は特開平１１−８８１７２号公報に開示された従来のアナログ−デジタル変換回路を示すブロック図である。図２１のアナログ−デジタル変換回路１０２は、１０ビット４段パイプライン構成を有する。
【００５７】
図２１において、アナログ−デジタル変換回路１０２は、サンプルホールド回路２、１段目の回路３、２段目の回路４、３段目の回路５、４段目の回路６、複数のラッチ回路７および出力回路８から構成されている。
【００５８】
１段目（初段）〜３段目の回路３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が差分増幅器１４を構成する。各段の回路３〜５内の演算増幅回路１１，１３の利得は２である。４段目（最終段）の回路６はサブＡ／Ｄコンバータ９のみを備える。
【００５９】
このように、図２１のアナログ−デジタル変換回路１０２においては、各段の回路３〜５内に２段の演算増幅回路１１，１３が設けられているので、各演算増幅回路１１，１３のループ定数を低減することができ、かつ各演算増幅回路１１，１３の負荷容量が低減される。その結果、各演算増幅回路１１，１３の性能を向上させることなく、変換速度を高速化することが可能となる。
【００６０】
【発明が解決しようとする課題】
しかしながら、図２１のアナログ−デジタル変換回路１０２においては、アナログ入力信号が各段の回路３〜５の演算増幅回路１１により利得２で増幅される。そのため、サブＡ／Ｄコンバータ９の入力電圧レンジおよびＤ／Ａコンバータ１０の出力電圧レンジが同一に設定されていると、演算増幅回路１１から差分増幅器１４の一方の入力端子に与えられる出力電圧の範囲とＤ／Ａコンバータ１０から差分増幅器１４の他方の入力端子に与えられるの出力電圧の範囲とが異なる。この場合、演算増幅回路１１の出力電圧の範囲とＤ／Ａコンバータ１０の出力電圧の範囲とを一致させるように何らかの方法で補正する必要がある。それにより、アナログ−デジタル変換回路１０２の各段の回路３〜５の構成が複雑となるとともに回路規模が大きくなる。
【００６１】
本発明の目的は、回路構成の複雑化および回路規模の増大を伴うことなく高い変換精度を保ちつつ変換速度が高速化されたアナログ−デジタル変換回路を提供することである。
【００６２】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられ、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、入力されたアナログ信号を増幅する演算増幅回路と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、演算増幅回路から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、抵抗回路とを備え、アナログ−デジタル変換器は、第１の電圧範囲を有する第１の基準電圧に基づいて動作し、デジタル−アナログ変換器は、第２の電圧範囲を有する第２の基準電圧に基づいて動作し、抵抗回路は、高電位側基準電圧を受ける第１のノードと低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、第１の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、第２の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有し、演算増幅回路の出力電圧範囲とデジタル−アナログ変換器の出力電圧範囲とが等しくなるように第１の電圧範囲および第２の電圧範囲がそれぞれ独立に設定され、デジタル−アナログ変換器の出力電圧範囲とアナログ−デジタル変換回路の入力電圧範囲との比が演算増幅回路の利得に等しいものである。
【００６３】
本発明に係るアナログ−デジタル変換回路においては、複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられる。アナログ−デジタル変換器が第１の電圧範囲を有する第１の基準電圧に基づいて動作し、デジタル−アナログ変換器が第２の電圧範囲を有する第２の基準電圧に基づいて動作する。抵抗回路は、高電位側基準電圧を受ける第１のノードと低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、第１の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、第２の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られる。この場合、第１の電圧範囲および第２の電圧範囲をそれぞれ独立に設定し、デジタル−アナログ変換器の出力電圧範囲とアナログ−デジタル変換回路の入力電圧範囲との比を演算増幅回路の利得に等しくすることにより、演算増幅回路が１よりも大きい利得を有する場合でも、演算増幅回路の出力電圧範囲とデジタル−アナログ変換器の出力電圧範囲とを等しくすることができる。そのため、差分増幅器が等しい電圧範囲のアナログ信号の差分を増幅することができる。それにより、各段の回路の設計の自由度が大きくなる。したがって、消費電力および回路の占有面積を考慮し、各段の回路の構成要素であるアナログ−デジタル変換器、デジタル−アナログ変換器、演算増幅回路および差分増幅器をそれぞれ適切な電圧範囲で設計することが可能となる。
【００６４】
また、最終段を除く各段の回路が演算増幅回路および差分増幅器を含むので、演算増幅回路および差分増幅器のループ定数を低減することができ、かつ演算増幅回路および差分増幅器の負荷容量が低減する。それにより、各演算増幅回路および差分増幅器の限界動作周波数が高くなる。したがって、各演算増幅回路および差分増幅器そのものの性能を向上させることなく、高い変換精度を保ちつつ、変換動作を高速化することが可能となる。
【００６５】
これらの結果、回路構成の複雑化および回路規模の増大を伴うことなく高い変換精度を保ちつつ変換動作が高速化されたアナログ−デジタル変換回路が実現される。
【００６６】
（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、第１の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路において、第２の電圧範囲と第１の電圧範囲との比が演算増幅回路の利得に等しいものである。
【００６７】
この場合、第２の電圧範囲と第１の電圧範囲との比を演算増幅回路の利得に等しくすることにより、演算増幅回路の出力電圧範囲とデジタル−アナログ変換器の出力電圧範囲とが等しくなる。
【００６９】
（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第１または第２の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く各段の回路において、第２の基準電圧は、第２のノードと複数の抵抗の他の１つの接続点とから得られるものである。
【００７０】
（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、入力されたアナログ信号を増幅する演算増幅回路と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、演算増幅回路から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有し、デジタル−アナログ変換器は、デジタル信号に応じたアナログ信号の電圧を発生するための複数の容量がアレイ状に接続された容量アレイを有し、差分増幅器は、入力容量、帰還容量、演算増幅器およびスイッチ回路を有し、演算増幅器は、容量アレイが接続される一方の入力端子を有しかつ他方の入力端子および出力端子を有し、帰還容量は、演算増幅器の一方の入力端子と出力端子との間に接続され、入力容量は、演算増幅器の一方の入力端子に容量アレイと並列に接続され、スイッチ回路は、演算増幅器の一方の入力端子と他方の入力端子との間を短絡状態にするとともに、入力容量の入力端に演算増幅回路から出力されるアナログ信号を与え、かつ容量アレイの入力端に任意の第１の設定電圧を与えた後、演算増幅器の一方の入力端子と他方の入力端子との間を開放状態にするとともに、入力容量の入力端に任意の第２の設定電圧を与え、かつ容量アレイの入力端にデジタル−アナログ変換器から出力されるアナログ信号を与え、差分増幅器は、演算増幅回路から出力されたアナログ信号を入力容量の値および帰還容量の値により定まる第１の利得で増幅するとともに、デジタル−アナログ変換器により容量アレイに発生されるアナログ信号を容量アレイの値および帰還容量の値により定まる第２の利得で増幅し、第１の利得で増幅されたアナログ信号と第２の利得で増幅されたアナログ信号との差分を出力し、演算増幅回路の出力電圧範囲の第１の利得倍とデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とが等しくなるように容量アレイの値と入力容量の値との比が演算増幅回路の利得に等しく設定されたものである。
【００７１】
この場合、演算増幅回路から出力されるアナログ信号が第１の利得で増幅されるとともに、デジタル−アナログ変換器から出力されるアナログ信号が第２の利得で増幅され、増幅されたアナログ信号の差分が出力される。容量アレイの値と入力容量の値との比を演算増幅回路の利得に等しくすることにより、演算増幅回路の出力電圧範囲の第１の利得倍とデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とを等しくすることができる。
【００７２】
また、演算増幅回路から出力されるアナログ信号およびデジタル−アナログ変換器から出力されるアナログ信号をスイッチを用いて切り替えることなく、増幅されたアナログ信号が設定電圧を媒介として減算され、減算値が出力される。それにより、雑音が低減されるとともに、低電圧動作が可能となる。
【００７３】
（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路において、差分増幅器の設定電圧が演算増幅回路から出力されるアナログ信号の所定の電圧であるものである。
【００７４】
この場合、設定電圧を与えるためのスイッチまたは回路が不要となるので、雑音がさらに低減されるとともに回路構成が簡単になる。
【００７５】
（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、入力されたアナログ信号を増幅する演算増幅回路と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、演算増幅回路から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有し、差動の第１および第２のアナログ信号を出力し、デジタル−アナログ変換器は、デジタル信号に応じた差動の第３および第４のアナログ信号の電圧をそれぞれ発生するための複数の容量がアレイ状に接続された第１および第２の容量アレイを有し、差分増幅器は、第１および第２の入力容量、第１および第２の帰還容量、演算増幅器およびスイッチ回路を有し、演算増幅器は、第１の容量アレイが接続される一方の入力端子、第２の容量アレイが接続される他方の入力端子、一方の出力端子および他方の出力端子を有し、第１の帰還容量は、演算増幅器の一方の入力端子と一方の出力端子との間に接続され、第２の帰還容量は、演算増幅器の他方の入力端子と他方の出力端子との間に接続され、第１の入力容量は、演算増幅器の一方の入力端子に第１の容量アレイと並列に接続され、第２の入力容量は、演算増幅器の他方の入力端子に第２の容量アレイと並列に接続され、スイッチ回路は、演算増幅器の一方および他方の入力端子を所定の基準電位に接続するとともに、第１および第２の入力容量の入力端に演算増幅回路から出力される差動の第１および第２のアナログ信号をそれぞれ与え、かつ第１および第２の容量アレイの入力端に任意の第１の設定電圧をそれぞれ与えた後、演算増幅器の一方および他方の入力端子を基準電位から遮断するとともに、第１および第２の入力容量の入力端に任意の第２の設定電圧をそれぞれ与え、かつ第１および第２の容量アレイの入力端にデジタル−アナログ変換器から出力される差動の第３および第４のアナログ信号をそれぞれ与え、差分増幅器は、演算増幅回路から出力された第１のアナログ信号を第１の入力容量の値および第１の帰還容量の値により定まる第１の利得で増幅し、演算増幅回路から出力された第２のアナログ信号を第２の入力容量の値および第２の帰還容量の値により定まる第１の利得で増幅するとともに、デジタル−アナログ変換器により第１の容量アレイに発生される第３のアナログ信号を第１の容量アレイの値および第１の帰還容量の値により定まる第２の利得で増幅し、デジタル−アナログ変換器により第２の容量アレイに発生される第４のアナログ信号を第２の容量アレイの値および第２の帰還容量の値により定まる第２の利得で増幅し、第１の利得で増幅された差動の第１および第２のアナログ信号と第２の利得で増幅された差動の第３および第４のアナログ信号との差分を出力し、演算増幅回路の出力電圧範囲の第１の利得倍とデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とが等しくなるように第１の容量アレイの値と第１の入力容量の値との比が演算増幅回路の利得に等しく設定され、第２の容量アレイの値と第２の入力容量の値との比が演算増幅回路の利得に等しく設定されたものである。
【００７６】
この場合、演算増幅回路から出力される差動の第１および第２のアナログ信号が第１の利得で増幅されるとともに、デジタル−アナログ変換器から出力される差動の第１および第２のアナログ信号が第２の利得で増幅され、増幅された差動のアナログ信号の差分が出力される。第１の容量アレイの値と第１の入力容量の値との比および第２の容量アレイの値と第２の入力容量の値との比を演算増幅回路の利得に等しくすることにより、差動のアナログ信号を出力する演算増幅回路の出力電圧範囲の第１の利得倍と差動のアナログ信号を出力するデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とを等しくすることができる。
【００７７】
また、演算増幅回路から出力される差動のアナログ信号およびデジタル−アナログ変換器から出力される差動のアナログ信号をスイッチを用いて切り替えることなく、増幅された差動のアナログ信号が設定電圧を媒介として減算され、減算値が出力される。それにより、雑音が低減されるとともに、低電圧動作が可能となる。
【００７８】
（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第６の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路において、差分増幅器の設定電圧が演算増幅回路から出力されるアナログ信号の所定の電圧であるものである。
【００７９】
この場合、設定電圧を与えるためのスイッチまたは回路が不要となるので、雑音がさらに低減されるとともに回路構成が簡単になる。
【００８０】
（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられ、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、入力されたアナログ信号を増幅する演算増幅回路と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、演算増幅回路から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、抵抗回路とを備え、アナログ−デジタル変換器は、第１の電圧範囲を有する第１の基準電圧に基づいて動作し、デジタル−アナログ変換器は、第２の電圧範囲を有する第２の基準電圧に基づいて動作し、抵抗回路は、高電位側基準電圧を受ける第１のノードと低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、第１の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、第２の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有し、デジタル−アナログ変換器は、デジタル信号に応じたアナログ信号の電圧を発生するための複数の容量がアレイ状に接続された容量アレイを有し、差分増幅器は、入力容量、帰還容量および演算増幅器を有し、演算増幅器は、容量アレイが接続される一方の入力端子を有しかつ他方の入力端子および出力端子を有し、帰還容量は、演算増幅器の一方の入力端子と出力端子との間に接続され、入力容量は、演算増幅器の一方の入力端子に容量アレイと並列に接続され、スイッチ回路は、演算増幅器の一方の入力端子と他方の入力端子との間を短絡状態にするとともに、入力容量の入力端に演算増幅回路から出力されるアナログ信号を与え、かつ容量アレイの入力端に任意の第１の設定電圧を与えた後、演算増幅器の一方の入力端子と他方の入力端子との間を開放状態にするとともに、入力容量の入力端に任意の第２の設定電圧を与え、かつ容量アレイの入力端にデジタル−アナログ変換器から出力されるアナログ信号を与え、差分増幅器は、演算増幅回路から出力されたアナログ信号を入力容量の値および帰還容量の値により定まる第１の利得で増幅するとともに、デジタル−アナログ変換器により容量アレイに発生されるアナログ信号を容量アレイの値および帰還容量の値により定まる第２の利得で増幅し、第１の利得で増幅されたアナログ信号と第２の利得で増幅されたアナログ信号との差分を出力し、演算増幅回路の出力電圧範囲の第１の利得倍とデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とが等しくなるように第１の電圧範囲および第２の電圧範囲がそれぞれ独立に設定されるとともに容量アレイの値および入力容量の値がそれぞれ独立に設定されたものである。
【００８１】
この場合、複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられる。アナログ−デジタル変換器が第１の電圧範囲を有する第１の基準電圧に基づいて動作し、デジタル−アナログ変換器が第２の電圧範囲を有する第２の基準電圧に基づいて動作する。抵抗回路は、高電位側基準電圧を受ける第１のノードと低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、第１の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、第２の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有する。第１の電圧範囲および第２の電圧範囲をそれぞれ独立に設定するとともに、容量アレイの値および入力容量の値をそれぞれ独立に設定することにより、演算増幅回路の出力電圧範囲の第１の利得倍とデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とを等しくすることができる。
【００８２】
また、演算増幅回路から出力されるアナログ信号およびデジタル−アナログ変換器から出力されるアナログ信号をスイッチを用いて切り替えることなく、増幅されたアナログ信号が設定電圧を媒介として減算され、減算値が出力される。それにより、雑音が低減されるとともに、低電圧動作が可能となる。
【００８３】
（９）第９の発明
第９の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられ、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、入力されたアナログ信号を増幅する演算増幅回路と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、演算増幅回路から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、抵抗回路とを備え、差動の第１および第２のアナログ信号を出力し、アナログ−デジタル変換器は、第１の電圧範囲を有する第１の基準電圧に基づいて動作し、デジタル−アナログ変換器は、第２の電圧範囲を有する第２の基準電圧に基づいて動作し、抵抗回路は、高電位側基準電圧を受ける第１のノードと低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、第１の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、第２の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有し、デジタル−アナログ変換器は、デジタル信号に応じた差動の第３および第４のアナログ信号の電圧をそれぞれ発生するための複数の容量がアレイ状に接続された第１および第２の容量アレイを有し、差分増幅器は、第１および第２の入力容量、第１および第２の帰還容量、演算増幅器およびスイッチ回路を有し、演算増幅器は、第１の容量アレイが接続される一方の入力端子、第２の容量アレイが接続される他方の入力端子、一方の出力端子および他方の出力端子を有し、第１の帰還容量は、演算増幅器の一方の入力端子と一方の出力端子との間に接続され、第２の帰還容量は、演算増幅器の他方の入力端子と他方の出力端子との間に接続され、第１の入力容量は、演算増幅器の一方の入力端子に第１の容量アレイと並列に接続され、第２の入力容量は、演算増幅器の他方の入力端子に第２の容量アレイと並列に接続され、スイッチ回路は、演算増幅器の一方および他方の入力端子を所定の基準電位に接続するとともに、第１および第２の入力容量の入力端に演算増幅回路から出力される差動の第１および第２のアナログ信号をそれぞれ与え、かつ第１および第２の容量アレイの入力端に任意の第１の設定電圧をそれぞれ与えた後、演算増幅器の一方および他方の入力端子を基準電位から遮断するとともに、第１および第２の入力容量の入力端に任意の第２の設定電圧をそれぞれ与え、かつ第１および第２の容量アレイの入力端にデジタル−アナログ変換器から出力される差動の第３および第４のアナログ信号をそれぞれ与え、差分増幅器は、演算増幅回路から出力された第１のアナログ信号を第１の入力容量の値および第１の帰還容量の値により定まる第１の利得で増幅し、演算増幅回路から出力された第２のアナログ信号を第２の入力容量の値および第２の帰還容量の値により定まる第１の利得で増幅するとともに、デジタル−アナログ変換器により第１の容量アレイに発生される第３のアナログ信号を第１の容量アレイの値および第１の帰還容量の値により定まる第２の利得で増幅し、デジタル−アナログ変換器により第２の容量アレイに発生される第４のアナログ信号を第２の容量アレイの値および第２の帰還容量の値により定まる第２の利得で増幅し、第１の利得で増幅された差動の第１および第２のアナログ信号と第２の利得で増幅された差動の第３および第４のアナログ信号との差分を出力し、演算増幅回路の出力電圧範囲の第１の利得倍とデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とが等しくなるように第１の電圧範囲および第２の電圧範囲がそれぞれ独立に設定されるとともに第１および第２の容量アレイの値および第１および第２の入力容量の値がそれぞれ独立に設定されたものである。
【００８４】
この場合、複数段の回路に共通の高電位側基準電圧および共通の低電位側基準電圧が与えられる。アナログ−デジタル変換器が第１の電圧範囲を有する第１の基準電圧に基づいて動作し、デジタル−アナログ変換器が第２の電圧範囲を有する第２の基準電圧に基づいて動作する。抵抗回路は、高電位側基準電圧を受ける第１のノードと低電位側基準電圧を受ける第２のノードとの間に直列に接続された複数の抵抗を含み、第１の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、第２の基準電圧は、複数の抵抗の複数の接続点のうち２つの接続点から得られ、最終段の回路を除く少なくとも１段の回路において、演算増幅回路が１よりも大きい利得を有する。第１の電圧範囲および第２の電圧範囲をそれぞれ独立に設定するとともに、第１の容量アレイの値および第１の入力容量の値をそれぞれ独立に設定しかつ第２の容量アレイの値および第２の入力容量の値をそれぞれ独立に設定することにより、差動のアナログ信号を出力する演算増幅回路の出力電圧範囲の第１の利得倍と差動のアナログ信号を出力するデジタル−アナログ変換器の出力電圧範囲の第２の利得倍とを等しくすることができる。
【００８５】
また、演算増幅回路から出力される差動のアナログ信号およびデジタル−アナログ変換器から出力される差動のアナログ信号をスイッチを用いて切り替えることなく、増幅された差動のアナログ信号が設定電圧を媒介として減算され、減算値が出力される。それにより、雑音が低減されるとともに、低電圧動作が可能となる。
【００８８】
【発明の実施の形態】
図１は本発明の第１の実施の形態におけるアナログ−デジタル変換回路の構成を示すブロック図である。図１のアナログ−デジタル変換回路１は、１０ビット４段パイプライン構成を有する。
【００８９】
図１において、アナログ−デジタル変換回路１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【００９０】
１段目（初段）〜３段目の回路３，４，５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が差分増幅器１４を構成する。１段目〜３段目の回路３〜５内の演算増幅回路１１，１３の利得は２である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。差分増幅器１４は、例えば特開平１１−８８１７３号公報に開示された公知の回路構成を有する。
【００９１】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。
【００９２】
１段目の回路３内のサブＡ／Ｄコンバータ９には第１の中間基準電圧ＶＲＴ１および低電位側基準電圧ＶＲＢが与えられる。１段目の回路３内のＤ／Ａコンバータ１０には高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢが与えられる。２段目〜４段目の回路３〜５内のサブＡ／Ｄコンバータ９には第２の中間基準電圧ＶＲＴ２および第３の中間基準電圧ＶＲＴ３が与えられる。２段目および３段目の回路４，５内のＤ／Ａコンバータ１０には、第１の中間基準電圧ＶＲＴ１および低電位基準電圧ＶＲＢが与えられる。
【００９３】
後述するように、第１の中間基準電圧ＶＲＴ１は高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの中間の値に設定されている。それにより、１段目の回路３内のサブＡ／Ｄコンバータ９の基準電圧レンジ（基準電圧のフルスケールレンジ）はＤ／Ａコンバータ１０の基準電圧レンジの１／２に設定されている。
【００９４】
また、第２の中間基準電圧ＶＲＴ２と第３の中間基準電圧ＶＲＴ３との差は第１の中間基準電圧ＶＲＴ１と低電位側基準電圧ＶＲＢとの差の１/２に設定されている。それにより、２段目および３段目の回路４，５内のサブＡ／Ｄコンバータ９の基準電圧レンジはＤ／Ａコンバータ１０の基準電圧レンジの１／２に設定されている。
【００９５】
次に、図１のアナログ−デジタル変換回路１の動作を説明する。サンプルホールド回路２は、アナログ入力信号Ｖinをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖinは、１段目の回路３へ転送される。
【００９６】
１段目の回路３において、サブＡ／Ｄコンバータ９は、アナログ入力信号Ｖinに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【００９７】
一方、演算増幅回路１１は、アナログ入力信号Ｖinを増幅する。減算回路１２は、演算増幅回路１１から出力されたアナログ入力信号ＶinとＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算する。演算増幅回路１３は、減算回路１２の出力を増幅する。演算増幅回路１３の出力は、２段目の回路４へ転送される。
【００９８】
２段目の回路４においては、サブＡＤコンバータ９が、１段目の回路３の演算増幅回路１３の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られる。
【００９９】
一方、演算増幅回路１１は、１段目の回路３の演算増幅回路１３の出力を増幅する。減算回路１２は、演算増幅回路１１の出力とＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算する。演算増幅回路１３は、減算回路１２の出力を増幅する。演算増幅回路１３の出力は、３段目の回路５へ転送される。
【０１００】
３段目の回路５においては、２段目の回路３の演算増幅回路１３の出力に対して２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。
【０１０１】
４段目の回路６においては、３段目の回路５の演算増幅回路１３の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【０１０２】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【０１０３】
出力回路８は、アナログ入力信号Ｖinの１０ビットのデジタル出力Ｄout を必要な場合はデジタル補正処理後パラレル出力する。
【０１０４】
上記のように、本実施の形態のアナログ−デジタル変換回路１においては、各段の回路３〜５内のＤ／Ａコンバータ１０の基準電圧レンジがサブＡ／Ｄコンバータ９の基準電圧レンジの２倍に設定されているので、各段の回路３〜５内のＤ／Ａコンバータ１０の出力電圧レンジ（出力電圧のフルスケールレンジ）がサブＡ／Ｄコンバータ９の入力電圧レンジ（入力電圧のフルスケールレンジ）の２倍になる。それにより、利得２の演算増幅回路１１の出力電圧レンジとＤ／Ａコンバータ１０の出力電圧レンジとが一致する。したがって、各段の回路３〜５の回路構成を複雑化せず、かつ回路規模を増大させることなく、差分増幅器１４が同じ出力電圧レンジのアナログ信号の差分を増幅することが可能となる。
【０１０５】
また、各段の回路３〜５内に２段の演算増幅回路１１，１３が設けられているので、各演算増幅回路１１，１３のループ定数を低減することができ、かつ各演算増幅回路１１，１３の負荷容量が低減される。その結果、各演算増幅回路１１，１３の性能を向上させることなく、変換速度を高速化することが可能となる。
【０１０６】
また、初段の回路３におけるビット構成が４ビットに構成され、２段から最終段の回路４〜６のビット構成が２ビットずつに均等分割され、４−２−２−２構成が採用されているので、高い変換精度が得られる（例えば特開平９−６９７７６号公報参照）。
【０１０７】
なお、本実施の形態では、各段の回路３〜５の演算増幅回路１１，１３の利得が２となっているが、演算増幅回路１１，１３の利得をそれぞれ他の値に設定してもよい。
【０１０８】
また、上記実施の形態では、各段の回路３〜５において、２段の演算増幅回路１１，１３が設けられているが、各段の回路に３段以上の演算増幅回路を設けてもよい。
【０１０９】
図２は図１のアナログ−デジタル変換回路１における１段目の回路３内のサブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０の回路図である。図２のサブＡ／Ｄコンバータ９は全並列比較（フラッシュ）方式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１０は容量アレイ方式Ｄ／Ａコンバータである。
【０１１０】
サブＡ／Ｄコンバータ９は、基準電圧を発生する抵抗回路９０およびｎ個のコンパレータＤ１〜Ｄｎから構成される。抵抗回路９０は、抵抗ｎＲおよびｎ個の抵抗Ｒからなる。抵抗ｎＲは抵抗Ｒのｎ倍の抵抗値を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１と中間ノードＮ３５との間に接続されている。ｎ個の抵抗Ｒは同じ抵抗値を有し、中間ノードＮ３５と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続されている。中間ノードＮ３５には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の中間の電圧である第１の中間基準電圧ＶＲＴ１が得られる。ここで、ノードＮ３２と中間ノードＮ３５との間に接続されたｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【０１１１】
各コンパレータＤ１〜Ｄｎの正入力端子には入力信号ＶＩ（アナログ入力信号Ｖin）が入力される。また、各コンパレータＤ１〜Ｄｎの負入力端子には、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が印加される。
【０１１２】
それにより、各コンパレータＤ１〜Ｄｎの出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合には、ハイレベルとなり、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合には、ローレベルとなる。
【０１１３】
Ｄ／Ａコンバータ１０は、アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【０１１４】
コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべて同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子という）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【０１１５】
各スイッチＥ１〜Ｅｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。各スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＨ１〜Ｈｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。
【０１１６】
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、コンパレータＤｎの出力がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎはオフする。逆に、コンパレータＤｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧｎ，Ｆｎがオンする。
【０１１７】
次に、Ｄ／Ａコンバータ１０の動作を説明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであり、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはすべてオフしている。したがって、初期条件では、すべてのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷（電気量）Ｑ１＝０である。
【０１１８】
ここで、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【０１１９】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【０１２０】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【０１２１】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【０１２２】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧ΔＶＤＡは式（Ａ５）で表される。
【０１２３】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
上記の例では、サブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１は、第１の中間基準電圧ＶＲＴ１と低電位側基準電圧ＶＲＢとの間の範囲となり、Ｄ／Ａコンバータ１０の基準電圧レンジＲＤ１は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の範囲となる。ここで、２ＲＡ１＝ＲＤ１である。
【０１２４】
この場合、サブＡ／Ｄコンバータ９の入力電圧レンジは基準電圧レンジＲＡ１に等しくなり、Ｄ／Ａコンバータ１０の出力電圧レンジは基準電圧レンジＲＤ１に等しくなる。
【０１２５】
このように、サブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１とＤ／Ａコンバータ１０の基準電圧レンジＤＡ１との比を１：２にすることにより、Ｄ／Ａコンバータ１０の出力電圧レンジをサブＡ／Ｄコンバータ９の入力電圧レンジの２倍にすることができる。
【０１２６】
なお、図２においては、理解を容易にするために、単一入力用のサブＡ／Ｄコンバータ９の構成を示しているが、本実施の形態では、差動入力用のサブＡ／Ｄコンバータ９を用いる。
【０１２７】
図３は差動入力用のサブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０の構成を示す回路図である。
【０１２８】
図３のサブＡ／Ｄコンバータ９において、高電位側基準電圧ＶＲＴを受けるノードＮ３１と中間ノードＮ３５との間に抵抗ｎＲが接続されている。中間ノードＮ３５と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間にそれぞれｎ個の抵抗Ｒからなる２組の直列接続回路が並列に接続されている。中間ノードＮ３５からは第１の中間基準電圧ＶＲＴ１が得られる。
【０１２９】
ここで、中間ノードＮ３５とノードＮ３２との間の一方の直列接続回路において、ｎ個の抵抗Ｒの間のノードの電位を順にＶＲｎ（＋）〜ＶＲ１（＋）とする。また、中間ノードＮ３５とノードＮ３２との間の他方の直列接続回路において、ｎ個の抵抗Ｒの間のノードの電位を順にＶＲ１（１）〜ＶＲｎ（−）とする。
【０１３０】
コンパレータＤ１の正入力端子に接続されるコンデンサには、差動入力信号の一方の電圧Ｖi （＋）がスイッチを介して与えられるとともに、基準電圧ＶＲ１（＋）がスイッチを介して与えられる。また、コンパレータＤ１の負入力端子に接続されるコンデンサには、差動入力信号の一方の電圧Ｖi （−）がスイッチを介して与えられるとともに、基準電圧ＶＲ１（−）がスイッチを介して与えられる。
【０１３１】
同様にして、コンパレータＤｎの正入力端子に接続されるコンデンサには、差動入力信号の一方の電圧Ｖi （＋）がスイッチを介して与えられるとともに、基準電圧ＶＲｎ（＋）がスイッチを介して与えられる。また、コンパレータＤｎの負入力端子に接続されるコンデンサには、差動入力信号の他方の電圧Ｖi （−）がスイッチを介して与えられるとともに、基準電圧ＶＲｎ（−）がスイッチを介して与えられる。
【０１３２】
図４は１段目〜４段目の基準電圧を発生するための抵抗回路を示す回路図である。本例では、ｎ＝１６としている。
【０１３３】
図４に示すように、１段目の抵抗回路９０においては、高電位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に１番目の抵抗１６Ｒおよび２番目〜５番目の抵抗４Ｒが直列に接続されている。抵抗１６Ｒは、抵抗４Ｒの４倍の抵抗値を有する。１番目の抵抗１６Ｒと２番目の抵抗４Ｒとの間の中間ノードＮ３５から第１の中間基準電圧ＶＲＴ１が得られる。１段目の回路３においては、中間ノードＮ３５とノードＮ３２との間の電圧範囲がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１となり、ノードＮ３１とノードＮ３２との間の電圧範囲がＤ／Ａコンバータ１０の基準電圧レンジＲＤ１となる。
【０１３４】
２段目および３段目の抵抗回路９１，９２においては、１番目の抵抗１６Ｒと２番目の抵抗４Ｒとの間のノードｎ２１，ｎ３１から第１の中間基準電圧ＶＲＴ１が得られ、２番目の抵抗４Ｒと３番目の抵抗４Ｒとの間のノードｎ２２，ｎ３２から第２の中間基準電圧ＶＲＴ２が得られ、４番目の抵抗４Ｒと５番目の抵抗４Ｒとの間のノードｎ２３，ｎ３３から第３の中間基準電圧ＶＲＴ３が得られる。
【０１３５】
２段目および３段目の回路４，５において、ノードｎ２２，ｎ３２とノードｎ２３，ｎ３３との間の電圧範囲がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ２，ＲＡ３となり、ノードｎ２１，ｎ３１とノードＮ３２との間の電圧範囲がＤ／Ａコンバータ１０の基準電圧レンジＲＤ２，ＲＤ３となる。
【０１３６】
４段目の抵抗回路９３においては、２番目の抵抗４Ｒと３番目の抵抗４Ｒとの間のノードｎ４２から第２の中間基準電圧ＶＲＴ２が得られ、４番目の抵抗４Ｒと５番目の抵抗４Ｒとの間のノードｎ４３から第３の中間基準電圧ＶＲＴ３が得られる。４段目の回路６において、ノードｎ４２とノードｎ４３との間の電圧範囲がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ４となる。
【０１３７】
例えば、１段目の抵抗回路９０の抵抗値は４００Ωであり、２段目〜４段目の抵抗回路９１〜９３の抵抗値は１２００Ωである。
【０１３８】
図４の抵抗回路９０〜９２によれば、各段の回路３〜５において、Ｄ／Ａコンバータ１０の基準電圧レンジがサブＡ／Ｄコンバータ９の基準電圧レンジの２倍となる。
【０１３９】
ここで、例えば、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの差が１Ｖであるとする。この場合、単一入力（シングルエンド入力）処理では、１段目のＤ／Ａコンバータ１０の基準電圧レンジＲＤ１は１Ｖとなり、１段目のサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１は０．５Ｖとなる。一方、差動入力（ダブルエンド入力）処理では、１段目のＤ／Ａコンバータ１０の基準電圧レンジＲＤ１は１Ｖ×２＝２Ｖとなり、１段目のサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１は０．５Ｖ×２＝１Ｖとなる。
【０１４０】
図５は差動入力用の基準電圧レンジを説明するための図である。図５において、ＶＲＥＦ（＋）およびＶＲＥＦ（−）は、サブＡ／Ｄコンバータ９に与えられる差動入力用の基準電圧を示す。
【０１４１】
基準電圧ＶＲＥＦ（＋）は０．２５Ｖ〜０．７５Ｖの範囲内で変化し、基準電圧ＶＲＥＦ（−）は０．７５Ｖ〜０．２５Ｖの範囲内で変化する。したがって、基準電圧ＶＲＥＦ（＋）と基準電圧ＶＲＥＦ（−）との差は−０．５Ｖ〜＋０．５Ｖの範囲で変化し、基準電圧レンジのフルスケールは１Ｖとなる。
【０１４２】
次に示すように、本実施の形態のアナログ−デジタル変換回路１においては、各段の回路３〜５においてサブＡ／Ｄコンバータ９の基準電圧レンジとＤ／Ａコンバータ１０の基準電圧レンジとの比を任意に設定することにより、演算増幅回路１１の利得および演算増幅回路１３の利得を任意に設定することが可能となる。
【０１４３】
図６および図７はサブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０の基準電圧レンジ比と演算増幅回路１１，１３の利得との関係を示す図である。
【０１４４】
図６に示すように、演算増幅回路１１の利得を１に設定し、演算増幅回路１３の利得を４に設定する場合、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０の基準電圧レンジ比を１：１に設定する。これにより、演算増幅回路１１の出力電圧レンジとＤ／Ａコンバータ１０の出力電圧レンジとを一致させることができる。
【０１４５】
また、図７に示すように、演算増幅回路１１の利得を２に設定し、演算増幅回路１３の利得を２に設定する場合、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０の基準電圧レンジ比を１：２に設定する。これにより、演算増幅回路１１の出力電圧レンジとＤ／Ａコンバータ１０の出力電圧レンジとを一致させることができる。
【０１４６】
このように、本実施の形態のアナログ−デジタル変換回路１においては、サブＡ／Ｄコンバータ９の基準電圧レンジとＤ／Ａコンバータ１０の基準電圧レンジとをそれぞれ独立に設定することにより、演算増幅回路１１，１３の利得を任意に設定することができる。それにより、各段の回路３〜５の設計の自由度が大きくなる。したがって、消費電力および回路の占有面積を考慮し、各段の回路３〜５の構成要素であるサブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１および差分増幅器１４をそれぞれ適切な電圧レンジで設計することが可能となる。
【０１４７】
図８は本発明の第２の実施の形態におけるアナログ−デジタル変換回路の構成を示すブロック図である。図８のアナログ−デジタル変換回路１ａも、１０ビット４段パイプライン構成を有する。
【０１４８】
図８のアナログ−デジタル変換回路１ａが図１のアナログ−デジタル変換回路１と異なるのは、１段目〜３段目の回路３〜５において差分増幅器１４の代わりに差分増幅器１４ａが用いられる点である。差分増幅器１４ａは、減算回路１２ａおよび演算増幅回路１３ａにより構成される。
【０１４９】
また、１段目〜４段目の回路３〜６において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０には、図１６のアナログ−デジタル変換回路１０１と同様に、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢが与えられる。すなわち、サブＡ／Ｄコンバータ９の基準電圧レンジとＤ／Ａコンバータ１０の基準電圧レンジとは同一である。
【０１５０】
図８のアナログ−デジタル変換回路１ａのその他の部分の構成および動作は図１のアナログ−デジタル変換回路１の構成および動作と同様である。
【０１５１】
図９は図８のアナログ−デジタル変換回路１ａにおける差分増幅器１４ａの動作原理を説明するための回路図である。また、図１０は図９の差分増幅器１４ａの動作を説明するための図である。図９の差分増幅器１４ａは完全差動方式の減算増幅回路である。
【０１５２】
図９の差分増幅器１４ａにおいて、演算増幅器１００の反転入力端子はノードＮａに接続され、非反転入力端子はノードＮｂに接続されている。また、演算増幅器１００の反転出力端子は、ノードＮＯ１に接続されるとともに、コンデンサ２０ａを介して反転入力端子に接続され、非反転出力端子は、ノードＮＯ２に接続されるとともに、コンデンサ２０ｂを介して非反転入力端子に接続されている。
【０１５３】
ノードＮａはスイッチＳＷ１１を介して接地され、ノードＮｂはスイッチＳＷ１２を介して接地されている。また、ノードＮａは、コンデンサ３０ａを介してノードＮ１１に接続され、かつコンデンサ４０ａを介してノードＮ１２に接続されている。ノードＮｂは、コンデンサ３０ｂを介してノードＮ２１に接続され、かつコンデンサ４０ｂを介してノードＮ２２に接続されている。ノードＮＯ１はスイッチＳＷ１４を介して接地され、ノードＮＯ２はスイッチＳＷ１５を介して接地されている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３が接続されている。このスイッチＳＷ１３は、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５と同じタイミングで作動する。
【０１５４】
コンデンサ２０ａ，２０ｂの容量値はそれぞれＣであり、コンデンサ３０ａ，３０ｂの容量値はそれぞれ２Ｃであり、コンデンサ４０ａ，４０ｂの容量値はそれぞれ４Ｃである。
【０１５５】
この差分増幅器１４ａには、同じ段の演算増幅回路１１により利得２で増幅された差分電圧２ΔＶiが与えられる。２ΔＶi ＝２Ｖi （＋）−２Ｖi （−）である。また、この差分増幅器１４ａには、同じ段のＤ／Ａコンバータ１０のＤ／Ａ変換結果が差分電圧ΔＶＤＡとして与えられる。ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。
【０１５６】
ノードＮ１１には２Ｖi （＋）からＶA1に変化する電圧が入力され、ノードＮ１２にはＶA2からＶＤＡ（＋）に変化する電圧が入力され、ノードＮ２１には２Ｖi （−）からＶA1に変化する電圧が入力され、ノードＮ２２にはＶA2からＶＤＡ（−）に変化する電圧が入力される。
【０１５７】
次に、図１０を参照しながら図９の差分増幅器１４ａの動作を説明する。ここで、接地電位をＶG とする。
【０１５８】
まず、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧２Ｖi （＋）を入力し、ノードＮ１２に設定電圧ＶA2を入力し、ノードＮ２１に電圧２Ｖi （−）を入力し、ノードＮ２２に設定電圧ＶA2を入力する。それにより、ノードＮＯ１，ＮＯ２は接地電位ＶG となる。
【０１５９】
次に、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧ＶA1を入力し、ノードＮ１２に電圧ＶＤＡ（＋）を入力し、ノードＮ２１に設定電圧ＶA1を入力し、ノードＮ２２に電圧ＶＤＡ（−）を入力する。それにより、ノードＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋），ＶO （−）となる。
【０１６０】
電荷保存則によりノードＮＯ１，ＮＯ２の電圧ＶO （＋），ＶO （−）を求めると次式のようになる。
【０１６１】
ＶO （＋）＝ＶG ＋２Ｖi （＋）・２−ＶＤＡ（＋）・４＋ＶA1・２−ＶA2・４
ＶO （−）＝ＶG ＋２Ｖi （−）・２−ＶＤＡ（−）・４＋ＶA1・２−ＶA2・４
したがって、差分電圧ΔＶO は次式のようになる。
【０１６２】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖi （＋）−Ｖi （−）｝・４−｛ＶＤＡ（＋）−ＶＤＡ（−）｝・４
＝（ΔＶi −ΔＶＤＡ）・４
このように、図９の差分増幅器１４ａにおいては、同じ段の演算増幅回路１１から与えられる差分電圧２ΔＶi と同じ段のＤ／Ａコンバータ１０から与えられる差分電圧ΔＶＤＡの２倍との減算および利得２の増幅が行われる。すなわち、差分電圧ΔＶi の４倍と差分電圧ΔＶＤＡの４倍との差分が算出される。
【０１６３】
この場合、設定電圧ＶA1，ＶA2は任意に設定することができる。したがって、設定電圧ＶA1として前段の演算増幅回路１１の出力のイコライズ（等電位化）時の電圧を用いることができる。また、設定電圧ＶA2として外部電圧を用いることができる。
【０１６４】
このように、アナログ入力信号である電圧２Ｖi （＋），２Ｖi （−）をノードＮ１１，Ｎ２１にスイッチを介することなく入力することができるので、雑音が低減されるとともに、低電圧動作が可能となる。したがって、アナログ−デジタル変換回路１ａの低電圧化および高精度化を図ることができる。
【０１６５】
図１１は図９の差分増幅器１４ａを図８のアナログ−デジタル変換回路１ａに用いた場合のＤ／Ａコンバータ１０および差分増幅器１４ａの具体的な構成を示す回路図である。図１２は１段目のサブＡ／Ｄコンバータ１０の一部、１段目の差分増幅器１４ａおよび２段目の演算増幅回路１１の構成を示す回路図である。なお、図１２は、ｎ＝１６の場合を示す。
【０１６６】
図１１において、Ｄ／Ａコンバータ１０のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれコンデンサＢ１〜Ｂｎの入力端子に接続されている。また、このノードＮ３０は、スイッチＴ１〜Ｔｎを介してそれぞれコンデンサＣ１〜Ｃｎの入力端子に接続されている。ノードＮ３０には設定電圧ＶA2が入力され、ノードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノードＮ３２には低電位側基準電圧ＶＲＢが入力される。コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端子は差分増幅器１１１のノードＮｂに接続されている。
【０１６７】
差分増幅器１４ａのノードＮａはコンデンサ３０ａを介してノードＮ１１に接続され、かつスイッチＳＷ１１を介して所定の電位Ｖagを受けるノードに接続されている。ノードＮｂはコンデンサ３０ｂを介してノードＮ２１に接続され、かつスイッチＳＷ１２を介して電位Ｖagを受けるノードに接続されている。ノードＮ１１には電圧２Ｖi （＋）が入力され、ノードＮ２１には電圧２Ｖi （−）が入力される。また、ノードＮＯ１はスイッチＳＷ１４を介して電位Ｖagを受けるノードに接続され、かつコンデンサＣＬ１を介して接地されている（図１２参照）。ノードＮＯ２はスイッチＳＷ１５を介して電位Ｖagを受けるノードに接続され、かつコンデンサＣＬ２を介して接地されている（図１２参照）。
【０１６８】
なお、スイッチＳＷ１１，ＳＷ１２に与えられる電位ＶａｇとスイッチＳＷ１４，ＳＷ１５に与えられる電位Ｖａｇとが異なってもよい。
【０１６９】
コンデンサ２０ａ，２０ｂの容量値はそれぞれＣであり、コンデンサ３０ａ，３０ｂの容量値は２Ｃである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそれぞれ４Ｃ／ｎである。例えば、ｎ＝１６の場合、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそれぞれＣ／４である。
【０１７０】
ノードＮＯ１，ＮＯ２から出力される電圧Ｖ0 （＋），Ｖ0 （−）は２段目のサブＡ／Ｄコンバータ９に与えられる。
【０１７１】
図１２に示すように、演算増幅回路１１のノードＮｃとノードＮＯ１１との間にコンデンサ２２０ａが接続されている。また、ノードＮｄとノードＮＯ２１との間にコンデンサ２２０ｂが接続されている。ノードＮｃはコンデンサ２３０ａを介してノードＮＯ１に接続され、かつスイッチＳＷ２１を介して電位Ｖagを受けるノードに接続されている。ノードＮｄはコンデンサ２３０ｂを介してノードＮＯ２に接続され、かつスイッチＳＷ２２を介して電位Ｖagを受けるノードに接続されている。ノードＮＯ１１はスイッチＳＷ２３を介して電位Ｖagを受けるノードに接続され、かつコンデンサＣＬ３を介して接地されている。ノードＮＯ２１はスイッチＳＷ２４を介して電位Ｖagを受けるノードに接続され、かつコンデンサＣＬ４を介して接地されている。
【０１７２】
コンデンサ２２０ａ，２２０ｂの容量値はそれぞれＣであり、コンデンサ２３０ａ，２３０ｂの容量値はそれぞれ２Ｃである。それにより、ノードＮＯ１１から２倍に増幅された電圧Ｖout（＋）が出力され、ノードＮＯ２１から増幅された電圧Ｖout（−）が出力される。
【０１７３】
なお、スイッチＳ１〜Ｓｎ，Ｇ１〜Ｇｎ，Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｈ１〜Ｈｎ，Ｔ１〜Ｔｎ，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４は、ＣＭＯＳ回路からなるアナログスイッチである。
【０１７４】
次に、図１１および図１２のＤ／Ａコンバータ１０および差分増幅器１４ａの動作を説明する。
【０１７５】
まず、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオンにする。それにより、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子に設定電圧ＶA2が入力される。また、ノードＮ１１に電圧２Ｖi （＋）が入力され、ノードＮ２１に電圧２Ｖi （−）が入力される。それにより、ノードＮＯ１，ＮＯ２は接地電位となる。
【０１７６】
次に、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎが、それぞれ図３の各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオフし、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子にそれぞれ電圧が印加される。
【０１７７】
このとき、ノードＮ１１，Ｎ２１に入力される電圧２Ｖi （＋），２Ｖi （−）は、図１０に示すように、共に等しい電圧ＶA1にイコライズされている。これにより、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO は、図１０を用いて説明したように、次式のようになる。
【０１７８】
ΔＶO ＝ＶO （＋）−ＶO （−）＝（ΔＶi −ΔＶＤＡ）・４
このように、ノードＮ１１，Ｎ２１に入力する設定電圧ＶA1として前段の演算増幅回路１１の出力を用いることができるので、ノードＮ１１にスイッチを用いることなく電圧２Ｖi （＋）および設定電圧ＶA1を入力することができ、かつノードＮ２１にスイッチを用いることなく電圧２Ｖi （−）および設定電圧ＶA1を入力することができる。
【０１７９】
また、ノードＮ３０に入力する設定電圧ＶA2として任意の電圧を用いることができる。例えば、設定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢを用いることもできる。
【０１８０】
また、これらの設定電圧ＶA1，ＶA2を電源電圧または接地電圧の付近に設定できる。これにより、ＣＭＯＳスイッチを使用しても低電圧動作が可能になる。
【０１８１】
これらの結果、スイッチ雑音が低減されるとともに、低電圧動作が可能な高精度なアナログ−デジタル変換回路が実現される。
【０１８２】
上記のように、本実施の形態のアナログ−デジタル変換回路においては、各段の回路３〜５内の演算増幅回路１１によりアナログ信号が２倍に増幅され、差分増幅器１４ａにおいて演算増幅回路１１の出力電圧が２倍に増幅され、かつＤ／Ａコンバータ１０の出力電圧が４倍に増幅され、増幅された演算増幅回路１１の出力電圧と増幅されたＤ／Ａコンバータ１０の出力電圧との差分が算出される。ここで、演算増幅回路１１の出力電圧レンジの２倍とＤ／Ａコンバータ１０の出力電圧レンジの４倍とは同一の出力電圧レンジとなる。したがって、各段の回路３〜５の回路構成を複雑化せず、かつ回路規模を増大させることなく、差分増幅器１４ａが同じ出力電圧レンジのアナログ信号の差分を算出することが可能となる。
【０１８３】
このように、演算増幅回路１１の出力電圧の増幅率およびＤ／Ａコンバータ１０の出力電圧の増幅率をそれぞれ独立に設定することができるので、演算増幅回路１１，１３の利得を任意に設定することができる。それにより、各段の回路３〜５の設計の自由度が大きくなる。したがって、消費電力および回路の占有面積を考慮し、各段の回路３〜５の構成要素であるサブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１および差分増幅器１４ａをそれぞれ適切な電圧レンジで設計することが可能となる。
【０１８４】
なお、第１の実施の形態のアナログ−デジタル変換回路１に第２の実施の形態アナログ−デジタル変換回路１ａにおける差分増幅器１４ａを組み合わせて用いてもよい。
【０１８５】
この場合、演算増幅回路１１の出力電圧レンジとＤ／Ａコンバータ１０の出力電圧レンジとが等しくなるように、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０の基準電圧レンジ比ならびにＤ／Ａコンバータ１０および差分増幅器１４ａにおけるコンデンサ３０ａ，３０ｂとコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎとの容量比を設定する。
【０１８６】
図１３は図８のアナログ−デジタル変換回路１ａにおける単一入力（シングルエンド入力）用の差分増幅器１４ａの動作原理を説明するための回路図である。また、図１４は図１３の差分増幅器の動作を説明するための図である。
【０１８７】
図１３において、演算増幅器１００の反転入力端子はノードＮＢに接続され、非反転入力端子は接地されている。また、演算増幅器１００の出力端子はノードＮＯに接続されるとともに、コンデンサ２０を介して反転入力端子に接続されている。演算増幅器１００の反転入力端子と非反転入力端子との間にはスイッチＳＷ１１が接続されている。ノードＮＢは、コンデンサ３０を介してノードＮ１１に接続され、かつコンデンサ４０を介してノードＮ１２に接続されている。ノードＮＯはスイッチＳＷ１５を介して接地されている。
【０１８８】
ノードＮ１１には２Ｖi からＶA に変化する電圧が入力され、ノードＮ１２にはＶA からＶＤＡ に変化する電圧が入力される。ＶA は任意の設定電圧である。ノードＮＯからは電圧ＶO が出力される。
【０１８９】
次に、図１４を参照しながら図１３の差分増幅器の動作を説明する。ここでは、コンデンサ２０の容量値をＣとし、コンデンサ３０の容量値を２Ｃとし、コンデンサ４０の容量値を４Ｃとする。また、接地電位をＶG とする。
【０１９０】
まず、スイッチＳＷ１１，ＳＷ１５をオンにする。そして、ノードＮ１１に電圧２Ｖi を入力し、ノードＮ１２に設定電圧ＶA2 を入力する。ノードＮＯは接地電位ＶG となる。このとき、ノードＮＢの電荷Ｑａは次式のようになる。
【０１９１】
Ｑａ＝２Ｃ（ＶG −２Ｖi ）＋４Ｃ（ＶG −ＶA2 ）
次に、スイッチＳＷ１１，ＳＷ１５をオフにする。そして、ノードＮ１１に設定電圧ＶA1 を入力し、ノードＮ１２に電圧ＶＤＡ を入力する。ノードＮＯの電圧はＶO となる。このとき、ノードＮＢの電荷Ｑｂは次式のようになる。
【０１９２】
Ｑｂ＝２Ｃ（ＶG −ＶA1 ）＋４Ｃ（ＶG −ＶＤＡ ）＋Ｃ（ＶG −ＶO ）
ノードＮＢには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなり、次式が成立する。
【０１９３】
２Ｃ（ＶG −２Ｖi ）＋４Ｃ（ＶG −ＶA2 ）
＝２Ｃ（ＶG −ＶA1 ）＋４Ｃ（ＶG −ＶＤＡ）＋Ｃ（ＶG −ＶO ）
上式より、ノードＮＯの電圧ＶO は次式のようになる。
【０１９４】
ＶO ＝ＶG ＋４（Ｖi −ＶＤＡ）＋４ＶA2−２ＶA1
＝４（Ｖi −ＶＤＡ）＋ＯＦ
ここで、ＯＦはオフセット電圧である。この場合、オフセット電圧ＯＦを除去する手段を次段との間に設ける必要がある。
【０１９５】
このように、図１３の差分増幅器１４ａにおいては、同じ段の演算増幅回路１１から与えられる電圧２Ｖi と同じ段のＤ／Ａコンバータ１０から与えられる電圧ＶＤＡの２倍との減算および利得２の増幅が行われる。すなわち、電圧Ｖi の４倍と電圧ＶＤＡの４倍のとの差分が算出される。
【０１９６】
この場合、設定電圧ＶA1 は任意に設定することができる。したがって、設定電圧ＶA1 として前段の演算増幅回路１１の出力の一定電圧を用いることができる。また、設定電圧ＶA2 として外部電圧を用いることができる。
【０１９７】
このように、アナログ入力信号である電圧２ＶiをノードＮ１１にスイッチを介することなく入力することができるので、雑音が低減されるとともに、低電圧動作が可能となる。したがって、アナログ−デジタル変換回路１ａの低電圧化および高精度化を図ることができる。
【０１９８】
図１５は図１３の差分増幅器１４ａを図８のアナログ−デジタル変換回路１ａに用いた場合のＤ／Ａコンバータ１０および差分増幅器１４ａの具体的な構成を示す回路図である。
【０１９９】
図１５において、Ｄ／Ａコンバータ１０のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれコンデンサＢ１〜Ｂｎの入力端子に接続されている。また、ノードＮ３０には設定電圧ＶA2 が入力され、ノードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノードＮ３２には低電位側基準電圧ＶＲＢが入力される。コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノードＮａに接続されている。
【０２００】
差分増幅器１４ａのノードＮａはコンデンサ３０を介してノードＮ１１に接続され、かつスイッチＳＷ１１を介して所定の電位Ｖagを受けるノードに接続されている。ノードＮ１１には電圧２Ｖiが入力される。また、ノードＮＯはスイッチＳＷ１５を介して電位Ｖagを受けるノードに接続されている。
【０２０１】
コンデンサ２０の容量値はＣであり、コンデンサ３０の容量値は２Ｃである。また、コンデンサＢ１〜Ｂｎの容量値はそれぞれ４Ｃ／ｎである。例えば、ｎ＝１６の場合、コンデンサＢ１〜Ｂｎの容量値はＣ／４である。
【０２０２】
ノードＮＯから出力される電圧Ｖ0は２段目のサブＡ／Ｄコンバータ９に与えられる。
【０２０３】
次に、図１５のＤ／Ａコンバータ１０および差分増幅器１４ａの動作を説明する。
【０２０４】
まず、スイッチＳＷ１１，ＳＷ１５をオンにする。そして、スイッチＳ１〜Ｓｎをオンにする。それにより、コンデンサＢ１〜Ｂｎの入力端子に設定電圧ＶA2が入力される。また、ノードＮ１１に電圧２Ｖiが入力される。それにより、ノードＮＯは接地電位となる。
【０２０５】
次に、スイッチＳＷ１１，ＳＷ１５をオフにする。そして、スイッチＳ１〜Ｓｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎが、それぞれ図３の各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオフし、コンデンサＢ１〜Ｂｎの入力端子にそれぞれ電圧が印加される。
【０２０６】
このとき、ノードＮ１１に入力される電圧は、図１４に示すように、ＶA2に設定されている。これにより、ノードＮＯの電圧ＶO は、図１４を用いて説明したように、次式のようになる。
【０２０７】
ＶO ＝ＶG ＋４（Ｖi −ＶＤＡ）＋４ＶA2−２ＶA1
このように、ノードＮ１１に入力する設定電圧ＶA1として前段の演算増幅回路１１の出力を用いることができるので、ノードＮ１１にスイッチを用いることなく電圧２Ｖiおよび設定電圧ＶA1を入力することができる。
【０２０８】
また、ノードＮ３０に入力する設定電圧ＶA2として任意の電圧を用いることができる。例えば、設定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢを用いることもできる。
【０２０９】
また、これらの設定電圧ＶA1，ＶA2を電源電圧または接地電圧の付近に設定できる。これにより、ＣＭＯＳスイッチを使用しても低電圧動作が可能になる。
【０２１０】
これらの結果、スイッチ雑音が低減されるとともに、低電圧動作が可能な高精度なアナログ−デジタル変換回路が実現される。
【０２１１】
上記のように、単一入力用のアナログ−デジタル変換回路においても、各段の回路３〜５内の演算増幅回路１１によりアナログ信号が２倍に増幅され、差分増幅器１４ａにおいて演算増幅回路１１の出力電圧が２倍に増幅され、かつＤ／Ａコンバータ１０の出力電圧が４倍に増幅され、増幅された演算増幅回路１１の出力電圧と増幅されたＤ／Ａコンバータ１０の出力電圧との差分が算出される。ここで、演算増幅回路１１の出力電圧レンジの２倍とＤ／Ａコンバータ１０の出力電圧レンジの４倍とは同一の出力電圧レンジとなる。したがって、各段の回路３〜５の回路構成を複雑化せず、かつ回路規模を増大させることなく、差分増幅器１４ａが同じ出力電圧レンジのアナログ信号の差分を算出することが可能となる。
【０２１２】
このように、演算増幅回路１１の出力電圧の増幅率およびＤ／Ａコンバータ１０の出力電圧の増幅率をそれぞれ独立に設定することができるので、演算増幅回路１１，１３の利得を任意に設定することができる。それにより、各段の回路３〜５の設計の自由度が大きくなる。したがって、消費電力および回路の占有面積を考慮し、各段の回路３〜５の構成要素であるサブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１および差分増幅器１４ａをそれぞれ適切な電圧レンジで設計することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるアナログ−デジタル変換回路の構成を示すブロック図である。
【図２】図１のアナログ−デジタル変換回路における１段目の回路内のサブＡ／ＤコンバータおよびＤ／Ａコンバータ回路図である。
【図３】差動入力用のサブＡ／ＤコンバータおよびＤ／Ａコンバータの構成を示す回路図である。
【図４】１段目〜４段目の基準電圧を発生するための抵抗回路を示す回路図である。
【図５】差動入力用の基準電圧レンジを説明するための図である。
【図６】サブＡ／ＤコンバータおよびＤ／Ａコンバータの基準電圧レンジ比と演算増幅回路の利得との関係を示す図である。
【図７】サブＡ／ＤコンバータおよびＤ／Ａコンバータの基準電圧レンジ比と演算増幅回路の利得との関係を示す図である。
【図８】本発明の第２の実施の形態におけるアナログ−デジタル変換回路の構成を示すブロック図である。
【図９】図８のアナログ−デジタル変換回路における差分増幅器の動作原理を説明するための回路図である。
【図１０】図９の差分増幅器の動作を説明するための図である。
【図１１】図９の差分増幅器を図８のアナログ−デジタル変換回路に用いた場合のＤ／Ａコンバータおよび差分増幅器の具体的な構成を示す回路図である。
【図１２】１段目のサブＡ／Ｄコンバータの一部、１段目の差分増幅器および２段目の演算増幅回路の構成を示す回路図である。
【図１３】図８のアナログ−デジタル変換回路における単一入力用の差分増幅器の動作原理を説明するための回路図である。
【図１４】図１３の差分増幅器の動作を説明するための図である。
【図１５】図１３の差分増幅器を図８のアナログ−デジタル変換回路に用いた場合のＤ／Ａコンバータおよび差分増幅器の具体的な構成を示す回路図である。
【図１６】従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。
【図１７】図１６のアナログ−デジタル変換回路におけるサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図である。
【図１８】アナログ−デジタル変換回路における差分増幅器の動作原理を示す回路図である。
【図１９】図１８の差分増幅器の動作を説明するための図である。
【図２０】図１６のアナログ−デジタル変換回路に図１８の差分増幅器を用いた場合のＤ／Ａコンバータおよび差分増幅器の具体的な構成を示す回路図である。
【図２１】従来のアナログ−デジタル変換回路を示すブロック図である。
【符号の説明】
１，１ａ  アナログ−デジタル変換回路
３〜６  １段目〜４段目の回路
９  サブＡ／Ｄコンバータ
１０  Ｄ／Ａコンバータ
１１，１３，１３ａ  演算増幅回路
１２，１２ａ  減算回路
１４，１４ａ  差分増幅器
ＶＲＴ  高電位側基準電圧
ＶＲＢ  低電位側基準電圧
ＶＲＴ１  第１の中間基準電圧
ＶＲＴ２  第２の中間基準電圧
ＶＲＴ３  第３の中間基準電圧
ＶＲＴ４  第４の中間基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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