(57)【特許請求の範囲】
【請求項１】
ＤＲＡＭセル装置において、
それぞれ１つの読み出しトランジスタと１つのメモリコンデンサを有するメモリセルが設けられており、
前記半導体基板（２）は少なくともＤＲＡＭセル装置の領域で第１の導電形にドーピングされており、該半導体基板（２）は行方向および列方向で配置された柱状体を有しており、該柱状体は前記半導体基板（２）の主表面（１）と接していて、第１および第２のトレンチ（４，７）により形成されており、
各柱状体は、前記第１の導電形にドーピングされた第１の領域（２）と、該第１の導電形とは逆の導電形である第２の導電形にドーピングされた第２の領域（３）を有しており、該第２の領域（３）は、それぞれ主表面（１）に接しており該主表面（１）のところで個々の柱状体の側面と接しており、前記第１の領域（２）は、前記第２の領域（３）の下に配置されて前記柱状体の側面に接し、前記半導体基板の第１の導電形にドーピングされた領域につながっており、
埋め込まれた各ビット線（５）が前記第１のトレンチ（４）の底部に配置されていて、該ビット線（５）は互いに実質的に平行に延在しており、
前記読み出しトランジスタは、バーティカル形ＭＯＳトランジスタとして構成されていて、前記柱状体に集積されており、該バーティカル形ＭＯＳトランジスタの一方のソース／ドレイン領域は前記第２の領域（３）であり、他方のソース／ドレイン領域（５）は埋め込まれた前記ビット線（５）の各々１つであり、該バーティカル形ＭＯＳトランジスタのゲート電極（１３）は、ゲート酸化物（１２）上方の２つの柱状体壁の部分に各々配置されており、該ゲート酸化物（１２）の設けられていない柱状体壁部分は絶縁層（６）により覆われており、
埋め込まれたワード線（１４）が前記第２のトレンチ（７）内に配置されていて、該ワード線（１４）は互いに実質的に平行に延在し、前記ビット線（５）と絶縁されて交差しており、該ワード線（１４）は前記柱状体に対して絶縁されており、前記ゲート電極（１３）が各々該ワード線（１４）の１つと接続されており、
前記メモリコンデンサは各々、メモリノードとして前記第２の領域（３）の１つと、該第２の領域（３）の上に配置されたコンデンサ誘電体（１６）と、該コンデンサ誘電体（１６）の上に配置されたコンデンサ極板（１７）とにより構成されている、
ＤＲＡＭセル装置。
【請求項２】
前記コンデンサ誘導体（１６）は１００〜１０００の比誘電率εr を有する材料により形成されている、請求項１記載のＤＲＡＭセル装置。
【請求項３】
前記コンデンサ誘電体（１６）は面全体にわたる層として構成されている、請求項１または２記載のＤＲＡＭセル装置。
【請求項４】
前記絶縁層（６，１５）が隣り合う各柱状体の間の領域を部分的にのみ充填しており、前記主表面（１）の領域において各柱状体の側面は部分的に前記コンデンサ誘電体（１６）により覆われている、請求項１〜３のいずれか１項記載のＤＲＡＭセル装置。
【請求項５】
前記ビット線（５）およびワード線（１４）の幅と、隣り合う各ビット線（５）の間および隣り合う各ワード線（１４）の間の間隔はそれぞれほぼ等しく、
前記バーティカル形ＭＯＳトランジスタのゲート酸化物（１２）により１つの柱状体の互いに接する２つの側面がそれぞれ部分的に覆われており、個々のワード線（１４）が前記柱状体から絶縁されている、
請求項１〜４のいずれか１項記載のＤＲＡＭセル装置。
【請求項６】
前記半導体基板（２）は少なくともＤＲＡＭセル装置の領域で単結晶シリコンを有しており、
前記絶縁層はＳｉＯ2 を有しており、
前記ビット線（５）は半導体基板（２）中にドーピングされた領域として形成されており、
前記のゲート電極（１３）とワード線（１４）はドーピングされた多結晶シリコンを有する、
請求項１〜５のいずれか１項記載のＤＲＡＭセル装置。
【請求項７】
請求項１記載のＤＲＡＭセル装置の製造方法において、
少なくともＤＲＡＭセル装置のための領域で第１の導電形にドーピングされている半導体基板（２）内で該少なくともＤＲＡＭセル装置のための領域に、第１の導電形とは逆の導電形である第２の導電形にドーピングされた領域（３）を生成し、該領域を前記半導体基板（２）の主表面（１）と接しさせ、
前記半導体基体（２）内に、互いに実質的に平行する第１のトレンチ（４）を生成し、
該第１のトレンチ（４）の底部にビット線（５）を生成し、
該第１のトレンチ（４）を第１の絶縁構造体（６）により充填し、
該第１のトレンチ（４）と交差し少なくとも前記ビット線（５）の表面まで延在する第２のトレンチ（７）を生成して柱状体を形成し、
該第２のトレンチ（７）を第２の絶縁構造体（８）で充填し、該第２の絶縁構造体（８）の高さを該第２のトレンチの深さよりも小さくし、
異方性のエッチングを実施し、該エッチングにより前記の第１の絶縁構造体（６）と第２の絶縁構造体（８）を半導体材料の各柱状体に関して選択的に腐食させ、該エッチング中に孔（１１）をエッチングし、該孔（１１）は主表面（１）からビット線（５）のレベルまで達し、前記第２のトレンチ（７）の１つに接する各柱状体のそれぞれ少なくとも１つの側面を部分的に露出させ、
各柱状体の露出された側面にゲート酸化物（１２）を生成し、
前記孔（１１）内にゲート電極（１３）を生成し、該ゲート電極（１３）により前記孔（１１）の幅方向をそれぞれ充填し、
前記第２のトレンチ（７）内にワード線（１４）を生成し、該ワード線（１４）は個々の第２のトレンチ（７）に沿って配置された前記ゲート電極（１３）と電気的に接続されており、
前記第２のトレンチ（７）内に第３の絶縁構造体（１５）を生成し、
主表面（１）の領域で各柱状体の少なくとも表面を覆うコンデンサ誘電体（１６）を生成し、
少なくとも各柱状体を覆うコンデンサ極板（１７）を生成することを特徴とする、
ＤＲＡＭ装置の製造方法。
【請求項８】
前記第１の絶縁構造体（６）と前記第３の絶縁構造体（１５）を、それらが各柱状体と同じレベルで終端するように形成し、
エッチングプロセスにおいて各柱状体に対し選択的に、第１の絶縁構造体（６）と第３の絶縁構造体（１５）をエッチバックし、各柱状体の側面に段差を生じさせ、該段差を前記コンデンサ誘電体（１６）で覆う、
請求項７記載の方法。
【請求項９】
前記第１のトレンチ（４）と第２のトレンチ（７）を実質的に等しい幅で形成し、隣り合う各トレンチ（４，７）の間隔はトレンチの幅と実質的に等しく、
実質的に正方形のマスク開口部（１０）を有するマスク（９）を用いることで前記孔（１１）をエッチングし、前記の正方形のマスク開口部（１０）の側長は前記トレンチ（４，７）の幅と実質的に等しく、
前記の正方形のマスク開口部（１０）における中心点を、前記第１のトレンチ（４）ならびに前記第２のトレンチ（７）の中心に対し各トレンチ（４，７）の幅よりも小さくずらして配置する、
請求項７または８記載の方法。
【請求項１０】
半導体基板（２）として、少なくともＤＲＡＭセル装置の領域で単結晶シリコンを有する基板を用い、
前記絶縁構造体（６，８，１５）をＳｉＯ2 により形成し、
前記ビット線および第２の導電形にドーピングされた領域（３）を注入により形成し、
前記ワード線（１４）および前記ゲート電極（１３）をドーピングされた多結晶シリコンにより形成する、
請求項７〜９のいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭセル装置および該ＤＲＡＭセル装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭセル装置つまりダイナミックなランダムアクセスを伴うメモリセル装置においては、ほとんどもっぱらいわゆる１トランジスタメモリセルが用いられる。１トランジスタメモリセルは、読み出しトランジスタとメモリコンデンサを有している。メモリコンデンサには電荷の形で情報が蓄積されており、これによって０か１の論理値が表される。ワード線を介した読み出しトランジスタの制御により、ビット線を介してそれらの情報を読み出すことができる。
【０００３】
メモリの世代ごとに記憶密度が高まっていくことから、１トランジスタメモリセルの所要面積は世代の移り変わりにつれて必然的に小さくなる。個々の技術において製造可能な最小構造寸法Ｆによって構造サイズの縮小に制約が加えられているので、これに伴って１トランジスタメモリセルの変形も行われるようになる。つまり１Ｍｂｉｔの世代までは、読み出しトランジスタもメモリコンデンサもプレーナ素子として実現されていた。そして４Ｍｂｉｔのメモリ世代からは、面積をいっそう縮小するために読み出しトランジスタとメモリコンデンサの３次元構成をとらざるを得なかった。可能な構成としては、メモリコンデンサをトレンチ（溝）で実現することが挙げられる（たとえば K. Yamada 等による A deep trenched capacitor technology for 4 Mbit DRAMs Proc. Intern. Electronic Devices & Materials IEDM 85, P. 702 参照）。
【０００４】
さらに提案されているのは（たとえば  Y. Kawamoto 等による A 1.28 μｍ2 Shielded Memory Cell Technology for 64Mbit DRAMs, Techn. Digest of VLSI Symposium, 1990, p.13  参照）、メモリコンデンサを積層コンデンサいわゆるスタックキャパシタとして構成することである。この場合、ワード線の上に多結晶シリコンから成る構造体たとえばクラウン構造体またはシリンダ体が形成され、これが基板と接触接続される。この多結晶シリコン構造体によりメモリノードが形成される。これにコンデンサ誘電体とコンデンサ極板が設けられる。この方式の有する利点は、ロジックプロセスとの両立性が十分にあることである。
【０００５】
１Ｇｂｉｔ世代のＤＲＡＭのメモリセルのための面積はわずか約０．２μｍ2 にすぎない。その際、メモリコンデンサは２０〜３０ｆＦの容量を有してなければならない。このような容量は、１Ｇｂｉｔ世代で利用できるようなセル面積の場合、積層コンデンサでは多結晶シリコン構造体のかなり複雑な構造によってしか実現できない。さらにこのように複雑な構造は、そのトポロジーゆえに製造するのがますます困難になってきている。
【０００６】
また、面積あたりで達成可能な容量を、大きい誘電率を有する誘電体を用いて高めることが提案されている。大きい誘電率を有する誘電体としては、たとえば常誘電体および強誘電体が適している（国際公開第９３／１２５４２号参照）。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、メモリセルとして１トランジスタメモリを有し１Ｇｂｉｔ世代に必要なパッキング密度で製造可能なＤＲＡＭセル装置を提供することにある。さらに本発明の課題は、この種のＤＲＡＭセル装置のための製造方法を提供することにある。
【０００８】
【課題を解決するための手段および利点】
本発明によればこの課題は、それぞれ１つの読み出しトランジスタと１つのメモリコンデンサを有するメモリセルが設けられており、前記読み出しトランジスタは、半導体基板に集積されたバーティカル形ＭＯＳトランジスタとして構成されており、該ＭＯＳトランジスタの一方のソース／ドレイン領域は前記半導体基板の主表面とそれぞれ接しており、該ＭＯＳトランジスタの他方のソース／ドレイン領域は前記半導体基板に埋め込まれたビット線とそれぞれ接しており、該ＭＯＳトランジスタのゲート電極は、前記半導体基板に埋め込まれていて前記ビット線と交差するワード線と接続されており、前記メモリコンデンサはそれぞれ、メモリノードとして前記主表面と接するソース／ドレイン領域の１つと、該領域の上に配置されたコンデンサ誘電体と、コンデンサ極板とにより構成されていることにより解決される。
【０００９】
さらに上記の課題は、それぞれ１つの読み出しトランジスタと１つのメモリコンデンサを備えたメモリセルを形成し、半導体基板中に埋め込まれたビット線と埋め込まれたワード線を形成し、前記読み出しトランジスタをバーティカル形ＭＯＳトランジスタとして半導体基板中に形成し、該ＭＯＳトランジスタの一方のソース／ドレイン領域を半導体基板の主表面とそれぞれ接しさせ、該ＭＯＳトランジスタの他方のソース／ドレイン領域を埋め込まれたビット線とそれぞれ接しさせ、該ＭＯＳトランジスタのゲート電極を埋め込まれた各ビット線の１つと接続し、メモリコンデンサを形成するため、主表面に接するソース／ドレイン領域の上方にコンデンサ誘電体とコンデンサ極板を被着して、主表面に接している前記のソース／ドレイン領域を同時にメモリノードとしてもはたらかせることにより解決される。
【００１０】
従属請求項には本発明の有利な実施形態が示されている。
【００１１】
本発明によるＤＲＡＭセル装置によれば、読み出しトランジスタがバーティカル形ＭＯＳトランジスタとして構成されている１トランジスタメモリセルが設けられている。この場合、バーティカル形ＭＯＳトランジスタのソース／ドレイン領域の一方は、ＤＲＡＭセル装置の実現されている半導体基板の主表面に接している。他方のソース／ドレイン領域は埋め込まれたビット線に接している。主表面上において、そこに接しているソース／ドレイン領域の表面にコンデンサ誘電体が配置されており、さらにその上にセル極板が配置されている。主表面に接しているソース／ドレイン領域は、コンデンサ極板、コンデンサ誘電体ならびにソース／ドレイン領域から成るメモリコンデンサのためのメモリノードとしても用いられる。
【００１２】
ＭＯＳトランジスタのチャネル領域は半導体基板中に配置されていて、ゲート誘電体とゲート電極が設けられている。ゲート電極はワード線と接続されている。ゲート電極とワード線は基板中に埋め込まれており、絶縁構造体によってソース／ドレイン領域、ビット線およびチャネル領域に対し絶縁されている。
【００１３】
ＤＲＡＭセル装置は有利には、少なくともＤＲＡＭセル装置の領域で単結晶シリコンを有する半導体基板において実現される。これは全般的に単結晶シリコンから成るウェハであってもよいし、シリコンウェハ上に絶縁膜を有しさらにその上に単結晶シリコン薄膜を有するＳＯＩ基板であってもよい。
【００１４】
コンデンサ誘電体は、１００〜１０００の比誘電率εr を有する材料によって形成するとよい。
【００１５】
本発明によるＤＲＡＭセル装置は平坦な表面で製造でき、ないしはフラットなトポロジーの表面で製造できるので、コンデンサ誘電体として強誘電層または常誘電層を用いることができる。強誘電層および常誘電層は、５００〜１０００の範囲の大きい比誘電率εr を有している。これらの層をスパッタリングにより析出すれば、それらを平坦な表面上ないしはフラットなトポロジーの表面上にのみ設けることができる。良好なエッジ被覆を行うＣＶＤ法またはゾル・ゲル法によっても、層の必要な厚さにより複雑な３次元構造を製造できない。コンデンサ誘電体として、チタン酸バリウム−ストロンチウム、チタン酸鉛−ジルコニウムまたはチタン酸ストロンチウムを用いるとよい。さらにコンデンサ誘電体としては、国際公開第９３／１２５４２号により公知の材料が適している。高い比誘電率を有するこれらの誘電体により、約０．２〜０．４μｍ2 の平面であっても２０〜３０ｆＦの所要容量を達成できる。
【００１６】
有利には半導体基板は、半導体材料から成り行と列に配置された柱状体を有している。この場合、それらの柱状体の少なくとも１つの側面に沿ってバーティカル形ＭＯＳトランジスタが形成され、その際、ゲート誘電体とゲート電極は、半導体基板の主表面に対し平行な個々の柱状体の側面を部分的にしか覆わないようにして形成される。バーティカル形ＭＯＳトランジスタが各柱状体の互いに隣り合う２つの側面をそれぞれ部分的に覆うようにすれば、バーティカル形ＭＯＳトランジスタを殊に有利に製造できる。
【００１７】
１つの実施形態によれば、ビット線は各柱状体の互いに隣り合う行の間にそれぞれ延在している。互いに隣り合う列と列の間にはワード線が延在しており、これらのワード線はそれぞれゲート電極と接続されている。ワード線とビット線との間には絶縁構造体が設けられている。さらにワード線は、活性的なトランジスタ領域に対し絶縁されている。
【００１８】
柱状体を２つのエッチングステップで製造するとよい。この場合、まずはじめに、実質的に平行に延在する第１のトレンチがエッチングされる。そして次のエッチングステップで、第１のトレンチと交差しやはり実質的に平行に延在する第２のトレンチがエッチングされる。第１のトレンチと第２のトレンチを、各トレンチの幅が互いに隣り合うトレンチ間の間隔と等しくなるよう選定し、さらにこの幅を個々の技術で製造可能な最小構造寸法Ｆに応じて選定すれば、メモリセルのための面積は４Ｆ2 になる。つまり０．１８μｍの技術では、各メモリセルは０．１３μｍ2 の面積を必要とする。
【００１９】
次に、図面ならびに実施例に基づき本発明を詳細に説明する。
【００２０】
【発明の実施の形態】
基板２はたとえば単結晶シリコンから成り、これは少なくともＤＲＡＭセル装置の領域においてたとえば５×１０17ｃｍ-3のドーピング材料濃度でｐ形にドーピングされており、この基板２の主表面１には、面全体にわたってｎ+ 形にドーピングされた領域３が生成される。 ｎ+ 形にドーピングされた領域３は、たとえばイオン注入により形成される。そしてこの領域は、たとえば１×１０20ｃｍ-3のドーピング材料濃度を有する。 ｎ+ 形にドーピングされた領域の深さはたとえば０．５μｍである。
【００２１】
たとえばＳｉＯ2 から成るトレンチマスクとフォトレジスト（図示せず）を用いることで、主表面１に第１のトレンチ４がエッチングされる。第１のトレンチ４は実質的に平行に延在している。これらのトレンチはたとえば０．８μｍの深さを有する。第１のトレンチ４の幅はたとえばＦ＝１８０ｎｍであり、隣り合うトレンチ４間の間隔はたとえばＦ＝１８０ｎｍである。第１のトレンチ４は主表面１に対し平行にセルフィールド全体にわたって延在しており、たとえば１００μｍの長さを有する。第１のトレンチ４の深さは、これらのトレンチ４がｎ+ 形にドーピングされた領域３を通り抜けてしまう程度の深さでなければならない（図１参照）。
【００２２】
イオン注入により、第１のトレンチ４の底部にｎ+ 形にドーピングされたビット線５が形成される。これらのビット線５は、たとえば少なくとも１０20ｃｍ-3以上のドーピング材料濃度を有し、さらにたとえば０．２μｍの深さを有する。
【００２３】
次に第１のトレンチ４は、たとえばＳｉＯ2 から成る第１の絶縁構造体６により充填される。第１の絶縁構造体６は、たとえばＳｉＯ2 層の一様な析出とそれに続く平坦化により形成される。
【００２４】
次に第２のトレンチマスクを用いることで、第１のトレンチ４と実質的に直角に交差する第２のトレンチ７がエッチングされる。第２のトレンチ７は第１のトレンチ４と同じ深さでエッチングされる。その際に重要であるのは、第２のトレンチ７内でビット線の表面が露出されることである。次に、第２のトレンチ７が第２の絶縁構造体８により充填される。第２の絶縁構造体８は、ｎ+ 形にドーピングされた領域３のレベルまでほぼ達している。第２の絶縁構造体８はたとえばＳｉＯ2 により、ＳｉＯ2 層の一様な析出とそれに続くエッチバックにより形成される（図２参照、これは隣り合う２つのビット線５の間において図１で示した縦断面に対し垂直かつビット線５に対し平行な縦断面図である）。
【００２５】
それぞれ２つの隣り合う第１のトレンチ４ならびに第２のトレンチ７の対によってシリコンから成る１つの柱状体が規定され、これは主表面１の領域においてｎ+ 形にドーピングされた領域３とその下のｐ形にドーピングされている基板材料２を有している。
【００２６】
さらに、たとえばＳｉＯ2 から成るマスク９が形成され、このマスクはマスク開口部１０を有している。マスク開口部１０は主表面１に対し平行にほぼ正方形の横断面を有しており、網目状に配置されている。そしてこれらのマスク開口部１０によって、バーティカル形ＭＯＳトランジスタの配置が規定される。マスク開口部１０は、それらが各柱状体のうちの１つの柱状体における１つの角とそれぞれ重なり合うように配置されている。マスク開口部１０の正方形の横断面は、第１のトレンチ４および第２のトレンチ７の幅と等しい辺の長さを有している。マスク開口部１０の中心は、隣接する第１のトレンチ４および第２のトレンチ７の中心に対しそれぞれ半分の辺の長さだけずらされて配置されている。トレンチ４，７の幅および間隔はそれぞれ製造可能な最小構造寸法Ｆであり、マスク開口部１０の辺の長さはやはり製造可能な最小構造寸法Ｆである。マスク開口部１０の中心は、トレンチ４，７の中心に対しそれぞれ１／２Ｆだけずらされている。この場合、調整精度は製造可能な最小構造寸法よりも微細であることが利用される。１Ｇｂｉｔ技術の場合、製造可能な最小構造寸法Ｆは１８０ｎｍであり、調整は約１／３Ｆの精度で行える。
【００２７】
たとえば反応性イオンエッチングを用いてＳｉＯ2 により選択的にシリコンを腐食する異方性エッチングプロセスにおいて孔１１がエッチングされ、これらの孔は主表面１からビット線５のレベルまで達している（図３および図４参照）。これらの孔１１はフック状の横断面を有しており、その際、このようなフック形状は３つの小さい正方形から成る。欠けている４番目の小さい正方形は、異方性エッチングプロセスでは腐食されないシリコンから成る柱状体により生じる。この柱状体の側面は孔１１内で露出される。
【００２８】
マスク９を取り除いた後、ゲート酸化物１２を形成するためにたとえば８００゜Ｃ付近で熱酸化が行われる。これによって、露出しているすべてのシリコン表面にＳｉＯ2 が生じる。次に、ゲート電極１３とワード線１４がドーピングされた多結晶シリコンにより形成される。この目的で、たとえば本来の場所でドーピングされた析出により多結晶シリコン層が生成され、この層は、孔１１と第２のトレンチ７が第２の絶縁構造体８の上部で幅方向に充填される程度の厚さである。次に、ドーピングされたシリコン層がたとえば反応性イオンエッチングにより、ワード線１４の高さが主表面１よりも下になるまでエッチバックされる。ワード線１４の寸法はエッチング時間により調整される。ワード線１４の構造化はセルフアライメントで行われる。
【００２９】
別のＳｉＯ2 層の析出およびエッチバックにより、ワード線の上方に第３の絶縁構造体１５が形成される。第３の絶縁構造体１５の高さは主表面１よりも低く、その結果、柱状体においてｎ+ 形にドーピングされた領域３の側面にそれぞれ段差が生じる（図５および図６参照）。これらの段差の大きさはたとえば０．２〜０．５μｍである。
【００３０】
次に、コンデンサ誘電体１６が被着される。コンデンサ誘電体はたとえば５０ｎｍの厚さを有する。このためにたとえば、５００〜１０００の範囲の比誘電率εr を有する連続的な強誘電層または常誘電層が、スパッタリング、ＣＶＤ析出により、あるいはゾル・ゲル法で付着される。この場合、コンデンサ誘電体は、チタン酸バリウム−ストロンチウム、チタン酸ストロンチウムまたはチタン酸鉛−ジルコニウムの材料のうち少なくとも１つの材料を含んでいるとよい。コンデンサ誘電体１６は、第３の絶縁構造体１５のエッチバックに際して露出されたシリコン表面上のｎ+ 形にドーピングされた領域３のところに配置されている。コンデンサ誘電体１６の材料とシリコンとの間における反応、またはコンデンサ誘電体１６の材料のシリコンへの拡散、あるいはコンデンサ誘電体１６の材料によるシリコンのそのほかの損傷を危惧しなければならないのであれば、少なくともｎ+ 形にドーピングされた領域３の露出している表面が中間層により覆われ、たとえばＴｉＮ，ＲｕＯ2 ，Ｐｔ，Ｗから成る中間層により覆われる。
【００３１】
コンデンサ誘電体１６の材料が、メモリコンデンサにとって甘受できないほどの規模でリーク電流を有するならば、コンデンサ誘電体１６が構造化される。この場合、コンデンサ誘電体１６は第３の絶縁構造体１５ないし第１の絶縁構造体６の上方でそのつど途切れるように構成される。
【００３２】
コンデンサ誘電体１６上には、たとえばＰｏｌｙＳｉ，ＴｉＮ，Ｐｔ，Ｗ，ＲｕＯ2 から成る連続するコンデンサ極板１７が被着される。コンデンサ極板１７により、少なくとも第１および第２のトレンチの領域が覆われる。
【００３３】
図７には、基板２の平面概略図が第１のトレンチ４および第２のトレンチ７とともに示されている。さらに図７には、マスク開口部１０の位置が破線で描かれたブロックとして示されている。また、明瞭に理解できるようにする目的で、参照符号Ｉ，ＩＩ，ＩＩＩ，ＩＶ，Ｖ，ＶＩの付された破線により、図１，２，３，４，５，６で示した断面図のカットラインが示されている。
【００３４】
第１のトレンチ４はそれぞれ平行に延在しており等しい幅および等しい間隔たとえば最小構造寸法Ｆ＝１８０ｎｍを有し、第２のトレンチ７もやはりそれぞれ等しい幅および間隔たとえば最小構造寸法Ｆ＝１８０ｎｍを有しており、１つのメモリセルあたりの所要スペースは（２×トレンチ幅）2 でありたとえば４Ｆ2 ＝０．１３μｍ2 である。
【００３５】
場合によっては行うことのできるコンデンサ誘電体の構造化は別として、本発明によるＤＲＡＭセル装置を製造するためには、調整可能な３つのマスクが必要である。この場合、第１のトレンチ４と第２のトレンチ７のエッチングに用いられる両方のマスクは、調整に関して問題はない。孔１１をエッチングするマスク９だけは精確に調整する必要がある。
【００３６】
十分に高い比誘電率εr を有するコンデンサ誘電体１６用の材料を用いれば、第３の絶縁構造体１５をその高さが主表面１で終端するように構成できる。本発明によるＤＲＡＭセル装置の場合、ｎ+ 形にドーピングされた領域３、ビット線５ならびにその間に位置する基板２は、ゲート酸化物１２およびゲート電極１３とともにそれぞれ１つのバーティカル形ＭＯＳトランジスタを成している。ｎ+ 形にドーピングされた領域３、コンデンサ誘電体１６ならびにコンデンサ極板１７はメモリコンデンサを成している。ｎ+ 形にドーピングされた領域３は同時に、バーティカル形ＭＯＳトランジスタにおけるソース／ドレイン領域として、およびメモリコンデンサのメモリノードとして用いられる。これにより所要スペースに関して利点が得られる。しかも、バーティカル形ＭＯＳトランジスタにおけるソース／ドレイン領域およびメモリコンデンサのメモリノードは製造手法上、互いに電気的に接続されているので、従来技術では積層コンデンサにおいて多結晶シリコン構造体を基板と接続するのに必要とされたクリティカルなコンタクトホールのエッチングが省略される。
【図面の簡単な説明】
【図１】第１のトレンチとビット線を形成した後の基板の縦断面図である。
【図２】第２のトレンチを形成した後の基板をビット線の延在方向に対し平行に示す縦断面図である。
【図３】バーティカル形ＭＯＳトランジスタのための開口部をエッチングした後の基板を隣り合うビット線の間においてビット線に対し平行に示す縦断面図である。
【図４】バーティカル形ＭＯＳトランジスタを形成するための孔をあけた後の基板をビット線に対し垂直に示す縦断面図である。
【図５】ゲート酸化物、ゲート電極、コンデンサ誘電体およびコンデンサ極板を形成した後の基板をビット線に対し垂直に示す縦断面図である。
【図６】ゲート酸化物、ゲート電極、ワード線、コンデンサ誘電体およびコンデンサ極板を形成した後の基板をワード線に対し平行かつビット線に対し垂直に示す縦断面図である。
【図７】第１のトレンチ、第２のトレンチ、ならびにバーティカル形ＭＯＳトランジスタ用の孔を形成するためのマスク開口部とともに示した基板の平面図である。
【符号の説明】
１  主表面
２  基板
３  ｎ+ 形にドーピングされた領域
４  第１のトレンチ
５  ビット線
６  第１の絶縁構造体
７  第２のトレンチ
８  第２の絶縁構造体
９  マスク
１０  マスク開口部
１１  孔
１２  ゲート酸化物
１３  ゲート電極
１４  ワード線
１５  第３の絶縁構造体
１６  コンデンサ誘電体
１７  コンデンサ極板
【図１】
0003935991.tif 000002
【図２】
0003935991.tif 000003
【図３】
0003935991.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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