(57)【特許請求の範囲】
【請求項１】
外部電源電位を受けて、第１の所定の内部電位および前記第１の所定の内部電位よりも絶対値の小さな第２の所定の内部電位を発生する内部電位発生回路であって、
互いに相補なクロック信号を出力するクロック発生手段と、
前記第１の所定の内部電位が出力されるべき第１の出力ノードを有し、前記相補なクロック信号に応じて第１の電流供給量で前記第１の出力ノードの電位を駆動する第１のチャージポンプ手段と、
前記第２の所定の内部電位が出力されるべき第２の出力ノードを有し、前記相補なクロック信号に応じて、前記第１の電流供給量よりも小さな第２の電流供給量で前記第２の出力ノードの電位を駆動する第２のチャージポンプ手段と、
前記第１の出力ノードと前記第２の出力ノードとの接続を導通状態および遮断状態のいずれかとするスイッチ手段と、
前記第１の出力ノードの電位レベルおよび前記第２の出力ノードの電位レベルに応じて、前記第１のチャージポンプ手段および前記第２のチャージポンプ手段それぞれへの前記相補なクロック信号の供給を制御する制御手段とを備え、
前記制御手段は、
前記第１および前記第２の出力ノードの電位が前記第２の所定電位となるのに応じて、前記スイッチ手段を導通状態から遮断状態とする、内部電位発生回路。
【請求項２】
前記第１の所定の内部電位および前記第２の所定の内部電位は共に正の電位であって、
前記制御手段は、
前記スイッチ手段を遮断状態とした後は、前記第１の出力ノードの電位レベルが前記第１の所定の内部電位となるように、前記第１のチャージポンプ手段への前記相補なクロック信号の供給を制御し、かつ、前記第２の出力ノードの電位レベルが前記第２の所定の内部電位となるように、前記第２のチャージポンプ手段への前記相補なクロック信号の供給を制御する、請求項１記載の内部電位発生回路。
【請求項３】
前記第１の所定の内部電位および前記第２の所定の内部電位は共に正の電位であって、
前記制御手段は、
前記スイッチ手段を遮断状態とした後は、前記第１の出力ノードの電位レベルが前記第１の所定の内部電位となるように、前記第１のチャージポンプ手段への前記相補なクロック信号の供給を制御する第１の内部制御手段と、
前記スイッチ手段を遮断状態とした後は、前記第２の出力ノードの電位レベルが前記第２の所定の内部電位となるように、前記第２のチャージポンプ手段への前記相補なクロック信号の供給を制御する第２の内部制御手段とを含む、請求項１記載の内部電位発生回路。
【請求項４】
前記制御手段は、
前記内部電位発生回路の動作開始に応じて、前記第１のチャージポンプ手段と前記第２のチャージポンプ手段の双方に前記相補なクロック信号の供給を開始させる、請求項２記載の内部電位発生回路。
【請求項５】
前記第２の内部制御手段は、
前記第２の出力ノードの電位レベルが前記第２の所定の内部電位以上となることに応じて、内部制御信号を不活性とし、
前記スイッチ手段は、
前記内部制御信号の不活性化に応じてセット状態となり、前記内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、
前記ラッチ手段がセット状態となることに応じて、前記第１の出力ノードと前記第２の出力ノードとの接続を遮断状態とする接続手段とを含む、請求項３記載の内部電位発生回路。
【請求項６】
前記制御手段は、
前記内部電位発生回路の動作開始に応じて、前記第１のチャージポンプ手段に前記相補なクロック信号の供給を開始させ、前記スイッチ手段が遮断状態となった後に、前記第２のチャージポンプ手段に前記相補なクロック信号の供給を開始させる、請求項２記載の内部電位発生回路。
【請求項７】
前記第２の内部制御手段は、
前記第２の出力ノードの電位レベルが前記第２の所定の内部電位以上となることに応じて、内部制御信号を不活性とする電位レベル検出手段と、
前記第２のチャージポンプ手段への前記相補なクロック信号の供給を制御するクロック供給制御手段とを含み、
前記スイッチ手段は、
前記内部制御信号の不活性化に応じてセット状態となり、前記内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、
前記ラッチ手段がセット状態となることに応じて、前記第１の出力ノードと前記第２の出力ノードとの接続を遮断状態とする接続手段とを含み、
前記クロック供給制御手段は、
前記内部制御信号が活性状態であり、かつ前記ラッチ手段がセット状態であることに応じて、前記相補なクロック信号の供給を開始する、請求項３記載の内部電位発生回路。
【請求項８】
前記第１の所定の内部電位および前記第２の所定の内部電位は共に負の電位であって、
前記制御手段は、
前記スイッチ手段を遮断状態とした後は、前記第１の出力ノードの電位レベルが前記第１の所定の内部電位となるように、前記第１のチャージポンプ手段への前記相補なクロック信号の供給を制御し、かつ、前記第２の出力ノードの電位レベルが前記第２の所定の内部電位となるように、前記第２のチャージポンプ手段への前記相補なクロック信号の供給を制御する、請求項１記載の内部電位発生回路。
【請求項９】
前記第１の所定の内部電位および前記第２の所定の内部電位は共に負の電位であって、
前記制御手段は、
前記スイッチ手段を遮断状態とした後は、前記第１の出力ノードの電位レベルが前記第１の所定の内部電位となるように、前記第１のチャージポンプ手段への前記相補なクロック信号の供給を制御する第１の内部制御手段と、
前記スイッチ手段を遮断状態とした後は、前記第２の出力ノードの電位レベルが前記第２の所定の内部電位となるように、前記第２のチャージポンプ手段への前記相補なクロック信号の供給を制御する第２の内部制御手段とを含む、請求項１記載の内部電位発生回路。
【請求項１０】
前記制御手段は、
前記内部電位発生回路の動作開始に応じて、前記第１のチャージポンプ手段と前記第２のチャージポンプ手段の双方に前記相補なクロック信号の供給を開始させる、請求項８記載の内部電位発生回路。
【請求項１１】
前記第２の内部制御手段は、
前記第２の出力ノードの電位レベルが前記第２の所定の内部電位以下となることに応じて、内部制御信号を不活性とし、
前記スイッチ手段は、
前記内部制御信号の不活性化に応じてセット状態となり、前記内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、
前記ラッチ手段がセット状態となることに応じて、前記第１の出力ノードと前記第２の出力ノードとの接続を遮断状態とする接続手段とを含む、請求項９記載の内部電位発生回路。
【請求項１２】
前記制御手段は、
前記内部電位発生回路の動作開始に応じて、前記第１のチャージポンプ手段に前記相補なクロック信号の供給を開始させ、前記スイッチ手段が遮断状態となった後に、前記第２のチャージポンプ手段に前記相補なクロック信号の供給を開始させる、請求項８記載の内部電位発生回路。
【請求項１３】
前記第２の内部制御手段は、
前記第２の出力ノードの電位レベルが前記第２の所定の内部電位以下となることに応じて、内部制御信号を不活性とする電位レベル検出手段と、
前記第２のチャージポンプ手段への前記相補なクロック信号の供給を制御するクロック供給制御手段とを含み、
前記スイッチ手段は、
前記内部制御信号の不活性化に応じてセット状態となり、前記内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、
前記ラッチ手段がセット状態となることに応じて、前記第１の出力ノードと前記第２の出力ノードとの接続を遮断状態とする接続手段とを含み、
前記クロック供給制御手段は、
前記内部制御信号が活性状態であり、かつ前記ラッチ手段がセット状態であることに応じて、前記相補なクロック信号の供給を開始する、請求項９記載の内部電位発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に搭載され、外部からの電源電位を受けて、内部電位を発生する内部電位発生回路に関する。より特定的には、不揮発性半導体記憶装置等において、外部電源電位を受けて、不揮発性メモリ素子へのデータの書込、消去動作等に必要な内部電位を発生する内部電位発生回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置、特にフラッシュメモリ等の不揮発性半導体記憶装置においては、フローティングゲートを有するメモリセルトランジスタに対してトンネル電流等により記憶データの書込を行なう。このため、一般には、外部電源電圧（たとえば、Ｖｃｃ＝３．３Ｖ）よりも高い電圧をチップ上で生成してやることが必要となる。
【０００３】
また、不揮発性半導体記憶装置に限らず、たとえばダイナミック型半導体記憶装置（以下、ＤＲＡＭと呼ぶ）等においても、センスアンプを左右のビット線対で共有する構成とした場合、このセンスアンプと左右のビット線対との接続を開閉するビット線分離用トランジスタのゲート電圧には十分昇圧した電位を印加する必要がある。すなわち、昇圧された電圧が印加されない場合、メモリセルへのデータの書込やリフレッシュ動作時のデータの再書込動作において、このビット線分離用トランジスタを導通状態としても、メモリセルへ書込まれる“Ｈ”レベルのデータの電位レベルが、データ線分離用トランジスタのしきい値電圧分だけ低下してしまうことになる。
【０００４】
また、たとえばデータ出力回路において、出力用トランジスタには大きな電流が流れるため、一般にはＣＭＯＳラッチアップを避けるために、ＮチャネルＭＯＳトランジスタが使用される。この場合、出力トランジスタのしきい値電圧分の電位低下による負荷に対する充電速度の低下を避ける必要がある。このため、このＮチャネルＭＯＳ出力トランジスタのゲート電位も、昇圧した電位で駆動される必要がある。
【０００５】
また、フラッシュメモリ等の不揮発性半導体記憶装置においては、後に説明するように、その書込動作や消去動作において、制御ゲート、ソース線および基板に対して、動作モードに応じて負電位が印加される必要がある。
【０００６】
さらに、一般にＤＲＡＭ等においても、ＣＭＯＳ回路のラッチアップ耐性を向上させたり、ＭＯＳトランジスタのしきい値変動を抑制するために、基板側に負電位が印加されることが一般的である。
【０００７】
この場合、外部から供給される単一電源電位（たとえば、Ｖｃｃ＝３．３Ｖ）から、負電位を生成する必要がある。
【０００８】
以上説明したような、外部電源電位よりも高い内部電位を生成したり、あるいは負の内部電位を生成する場合、一般にチャージポンプ回路が用いられる。
【０００９】
図１９は、従来の正の内部高電位を発生するためのチャージポンプ回路２０００の要部を示す回路図である。
【００１０】
チャージポンプ回路２０００は、正の内部高電位が出力されるべき出力ノードＮH と、電源電位Ｖｃｃとの間に互い直列に接続される、各々がダイオード接続されたＮチャネルＭＯＳトランジスタＱ１〜Ｑ７と、トランジスタＱ２〜Ｑ７のゲートにそれぞれ一端が接続するキャパシタＣ１〜Ｃ６とを備える。キャパシタＣ１，Ｃ３およびＣ５の他端には、クロック信号ＰＨが与えられ、キャパシタＣ２，Ｃ４およびＣ６の他端には、クロック信号ＰＨと相補な（ノンオーバーラップな）クロック信号の信号／ＰＨが与えられる構成となっている。
【００１１】
図２０は、図１９に示したトランジスタＱ１〜Ｑ７の断面構造を示す模式図である。ゲート電極とソースとが共通に接続されているため、ソース側からドレイン側を順方向とするダイオードと等価な構成となっている。
【００１２】
図２１は、図１９に示した回路の等価回路を示す図である。
また、図２２はクロック信号ＰＨおよび／ＰＨの時間変化を示すタイミングチャートである。
【００１３】
図２１および図２２を参照して、チャージポンプ回路２０００の動作を簡単に説明する。
【００１４】
信号ＰＨ，信号／ＰＨが、容量を介して結合されるノードの電位は、信号ＰＨ，信号／ＰＨに同期して上下する。
【００１５】
したがって、図２２を参照して、時刻ｔ１において、信号ＰＨが“Ｈ”レベル（Ｖｃｃレベル）となり、信号／ＰＨが“Ｌ”レベル（ＧＮＤレベル）へと変化すると、ノードＮ１，Ｎ３およびＮ５の電位レベルは上昇し、ノードＮ２，Ｎ４およびＮ６の電位は信号／ＰＨに応じて低下しようとする。
【００１６】
しかしながら、ノードＮ１およびノードＮ２の間、ノードＮ３およびノードＮ４の間ならびにノードＮ５およびノードＮ６との間にはそれぞれダイオードが接続されているため、ノードＮ１からノードＮ２には、ダイオードＱ２を介して順方向電流が流れる。同様にして、ノードＮ３からノードＮ４へはダイオードＱ４を介して、ノードＮ５からノードＮ６へはダイオードＱ６を介して、それぞれ順方向電流が流れる。このため、時刻ｔ１〜時刻ｔ２の期間において、ノードＮ２，Ｎ４およびＮ６の電位レベルは、大きくは低下しない。
【００１７】
次に、時刻ｔ２において、信号ＰＨが“Ｌ”レベルに、信号／ＰＨが“Ｈ”レベルへ変化する。時刻ｔ１〜時刻ｔ２の場合と同様にして、ノードＮ１の電位レベルは、電源電位ＶｃｃからダイオードＱ１を介して流れ込む電流のため信号ＰＨの低下分ほどは低下しない。同様にして、ノードＮ３およびノードＮ５も、それぞれダイオードＱ３およびＱ５を介してノードＮ２およびノードＮ４から流れ込む電流のために、信号ＰＨの低下分ほどは低下しない。
【００１８】
このような動作が繰返されることにより、内部電源電位Ｖｃｃよりも十分大きな電位レベルが出力ノードＮｈに出力されることになる。
【００１９】
【発明が解決しようとする課題】
図１９に示したチャージポンプ回路２０００のダイオードは、ＭＯＳトランジスタのソースとゲートとを接続することによって構成されている。この場合、昇圧を行なうことができる電位差は以下の式で表わされる。
【００２０】
（パルスとして与える信号の振幅−ＭＯＳトランジスタのしきい値）×段数…（１）
一方で、定常状態において、チャージポンプ回路２０００から出力される供給電流ＩOUT は以下の式で表わされる。
【００２１】
ＩOUT ＝ｆ×（Ｃ＋Ｃｓ）×Ｖl       …（２）
ここで、ｆは、チャージポンプ回路に供給されるクロック信号の周波数であり、Ｃは、カップリングキャパシタＣ１〜Ｃ６の容量値の和であり、Ｃｓは寄生容量であり、ＶL は、カップリングキャパシタが充放電される際の電圧振幅をそれぞれ表わしている。
【００２２】
式（２）によれば、カップリングキャパシタＣ１〜Ｃ６の容量の和Ｃが大きいほど出力電流が大きいことがわかる。
【００２３】
また、過渡状態においては、出力電流が大きい方が負荷容量の充電を高速に行なうことが可能となる。
【００２４】
次に、以上のような内部電位発生回路を用いて動作する不揮発性半導体記憶装置、たとえばフラッシュメモリの動作について次に説明する。
【００２５】
図２３は、従来の不揮発性半導体記憶装置のメモリセルを構成するフローティングゲート型トランジスタの構成と、それに対する書込および消去動作における各部の電位を説明するための模式断面図であり、（ａ）は書込動作の場合を、（ｂ）は消去動作の場合をそれぞれ示している。
【００２６】
図２３を参照して、メモリセルトランジスタは、たとえば、ｐ型半導体基板１５００表面に形成されるｎ型ドレイン領域１５０２およびｎ型ソース領域１５０４と、上記ドレイン領域１５０２およびソース領域１５０４との間のチャネル領域上に薄いトンネル酸化膜（たとえば、膜厚＝１０ｎｍ）を介して形成されるフローティングゲート１５０６と、フローティングゲート１５０６上に、絶縁膜を介して積層される制御ゲート１５０８とを含む。
【００２７】
ドレイン領域１５０２には、ビット線ＢＬが接続され、ソース領域１５０４には、ソース線ＳＬ（図示せず）を介して、選択的に所定の電位が供給され、あるいはフローティング状態とされる構成となっている。
【００２８】
ソースドレイン間の伝導度（コンダクタンス）は、制御ゲートに印加される電位に応じて印加される。上記のような構成においては、制御ゲートに印加される電位が増加するほどチャネルコンダクタンスが増加する。すなわち、ドレインソース間に所定の電圧が印加された状態で、制御ゲートの電位を増加させると、ソースドレイン間に流れる電流Ｉｄｓも増加することになる。
【００２９】
ここで、制御ゲートの電位を増加させることにより、ソースドレイン間に電流Ｉｄｓが流れ始める制御ゲート電位をセルしきい値と呼ぶ。
【００３０】
このセルしきい値は、フローティングゲート１５０６が電気的に中性な状態から、フローティングゲート１５０６に電子が蓄積されるにつれて増加する。
【００３１】
言換えると、フローティングゲート１５０６に電子が蓄積されるほど、より高い電圧を制御ゲートに印加しなければ、ソースドレイン間に電流が流れないことになる。
【００３２】
フローティングゲートは、文字通り外部から絶縁膜により電気的に遮断されているので、この蓄積された電子により情報が不揮発性的に記憶される構成となっている。したがって、メモリセルにデータが書込まれている状態において、ソートドレイン間に所定の電位差、たとえば１Ｖを印加し、制御ゲート１５０８には一定の電位、たとえば３Ｖを与えたときに、ソースドレイン間に電流が流れるか否かによって、このメモリセルに書込まれているデータを判別することになる。
【００３３】
図２４は、上記メモリセルへデータを書込む場合、データを消去する場合およびデータの読出を行なう場合のそれぞれにおいて、ビット線ＢＬ、制御ゲート１５０８、ソース線ＳＬおよび基板１５００にそれぞれ印加する電位の一例を示す図である。
【００３４】
［書込動作］
図２３（ａ）および図１３を参照して、以下では、まず書込動作について簡単に説明する。
【００３５】
メモリセルへのデータの書込は、フローティングゲート１５０６から蓄積されている電子を引抜くことにより行なう。
【００３６】
つまり、データの読出時において、制御ゲート１５０８には電源電圧Ｖｃｃが印加されるものとすると、書込状態のセルしきい値を０Ｖ以上電源電圧Ｖｃｃ以下となるように設定する。
【００３７】
一般に、非選択状態のメモリセルの制御ゲート１５０８の電位レベルは、０Ｖに保持され、選択状態のメモリセルの制御ゲート１５０８は電源電位Ｖｃｃに保持される。したがって、上記のようにセルしきい値を設定すると、選択状態となったメモリセルにデータが書込まれている場合は、そのメモリセルを構成するフローティングゲート型トランジスタには、ソースドレイン間に電流が流れることになる。
【００３８】
データの書込においては、一例として、ビット線に５Ｖの電位を、制御ゲートに−８Ｖの電位を、基板に０Ｖの電位を与え、ソース線ＳＬはフローティング状態とする。
【００３９】
このように、電位を設定すると、フローティングゲート１５０６からドレイン領域１５０２に電子の引抜きが行なわれる。すなわち、セルしきい値が低下していくことになる。
【００４０】
［消去動作］
次に、図１２（ｂ）と図１３とを参照して、消去動作について説明する。
【００４１】
消去動作においては、一例として、ビット線ＢＬはフローティング状態に、制御ゲート１５０８の電位は１０Ｖに、ソース線ＳＬの電位は−８Ｖに、基板１５００の電位は−８Ｖに設定される。
【００４２】
この場合は、正側にバイアスされている制御ゲート１５０８に向かって、基板１５００側、すなわちチャネル領域からフローティングゲート１５０６に対して電子の注入が行なわれる。
【００４３】
つまり、フローティングゲート１５０６に電子が蓄積されることとなり、セルしきい値が上昇する。
【００４４】
したがって、上述したとおり、読出動作において、ビット線ＢＬの電位を１Ｖに、制御ゲート１５０８の電位を３Ｖに、ソース線ＳＬおよび基板１５００の電位レベルを０Ｖとすると、消去されたメモリセルが選択された場合は、ソースドレイン間には電流が流れないことになる。
【００４５】
以上説明したとおり、フローティングゲート１５０６への電子の注入または引抜きにより、セルしきい値を変化させることが可能で、読出動作においては選択されたメモリセルに電流が流れるか否かを検知することで、記憶されているデータを読出すことが可能となる。
【００４６】
以上説明したようなフラッシュメモリのメモリセルへのデータの書込、消去および読出動作においては、複数の異なったレベルの高電圧が必要となっている。すなわち外部電源電位３Ｖに対して、書込時のビット線には５Ｖが印加され、消去時の制御ゲートには１０Ｖが印加されるという構成になっている。
【００４７】
これらの電圧を発生するために、各々に対応したチャージポンプ回路を不揮発性半導体記憶装置のチップ上に搭載することとすると、回路面積が増大し、ひいてはチップ面積の増大を招いてしまう。
【００４８】
全く同様のことが、負電位を発生する場合について当てはまる。つまり、図２４に示した例においては、負電位としては−８Ｖの１種類の電位レベルが必要となっているのみであるが、回路動作の最適化等のために、この負電位レベルも複数個発生させることが必要となる可能性がある。
【００４９】
この場合においても、それぞれの負電位を発生するために、チャージポンプ回路をそれぞれに対応してチップ内に搭載する構成とすると、チップ面積が増大してしまうことになる。
【００５０】
さらに、特開平５−１８２４８１号公報に開示されているとおり、たとえば、消去動作モードにおけるメモリセルのしきい値分布範囲を狭くするとともにメモリセルデータの書き換えを容易かつ短時間で行なうために、消去パルス印加後に所定しきい値以下のメモリセルに対してそのしきい値変化量が小さくなる消去動作を行なう場合がある。つまり、消去後書込の際にメモリセルトランジスタのコントロールゲートに印加する電圧（たとえば、１０Ｖ）を、通常書込時に印加する電圧（たとえば、１２Ｖ）よりも小さく設定することで、メモリセルのしきい値電圧を徐々に変化させ、しきい値電圧の制御性を向上させることができる。
【００５１】
このような場合にも、外部電源電圧以上の少なくとも２種類の高電圧が必要になる。
【００５２】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は回路面積を抑制しつつ、必要な複数の内部電位を発生することが可能な内部電位発生回路を提供することである。
【００５３】
この発明の他の目的は、複数の内部電位がそれぞれ対応する負荷容量を高速で充電することが可能な内部電位発生回路を提供することである。
【００５４】
【課題を解決するための手段】
請求項１記載の内部電位発生回路は、外部電源電位を受けて、第１の所定の内部電位および第１の所定の内部電位よりも絶対値の小さな第２の所定の内部電位を発生する内部電位発生回路であって、互いに相補なクロック信号を出力するクロック発生手段と、第１の所定の内部電位が出力されるべき第１の出力ノードを有し、相補なクロック信号に応じて第１の電流供給量で第１の出力ノードの電位を駆動する第１のチャージポンプ手段と、第２の所定の内部電位が出力されるべき第２の出力ノードを有し、相補なクロック信号に応じて、第１の電流供給量よりも小さな第２の電流供給量で第２の出力ノードの電位を駆動する第２のチャージポンプ手段と、第１の出力ノードと第２の出力ノードとの接続を導通状態および遮断状態のいずれかとするスイッチ手段と、第１の出力ノードの電位レベルおよび第２の出力ノードの電位レベルに応じて、第１のチャージポンプ手段および第２のチャージポンプ手段それぞれへの相補なクロック信号の供給を制御する制御手段とを備え、制御手段は、第１および第２の出力ノードの電位が第２の所定電位となるのに応じて、スイッチ手段を導通状態から遮断状態とする。
【００５５】
請求項２記載の内部電位発生回路は、請求項１記載の内部電位発生回路の構成において、第１の所定の内部電位および第２の所定の内部電位は共に正の電位であって、制御手段は、スイッチ手段を遮断状態とした後は、第１の出力ノードの電位レベルが第１の所定の内部電位となるように、第１のチャージポンプ手段への相補なクロック信号の供給を制御し、かつ、第２の出力ノードの電位レベルが第２の所定の内部電位となるように、第２のチャージポンプ手段への相補なクロック信号の供給を制御する。
【００５６】
請求項３記載の内部電位発生回路は、請求項１記載の内部電位発生回路の構成において、第１の所定の内部電位および第２の所定の内部電位は共に正の電位であって、制御手段は、スイッチ手段を遮断状態とした後は、第１の出力ノードの電位レベルが第１の所定の内部電位となるように、第１のチャージポンプ手段への相補なクロック信号の供給を制御する第１の内部制御手段と、スイッチ手段を遮断状態とした後は、第２の出力ノードの電位レベルが第２の所定の内部電位となるように、第２のチャージポンプ手段への相補なクロック信号の供給を制御する第２の内部制御手段とを含む。
【００５７】
請求項４記載の内部電位発生回路は、請求項２記載の内部電位発生回路の構成において、制御手段は、内部電位発生回路の動作開始に応じて、第１のチャージポンプ手段と第２のチャージポンプ手段の双方に相補なクロック信号の供給を開始させる。
【００５８】
請求項５記載の内部電位発生回路は、請求項３記載の内部電位発生回路の構成において、第２の内部制御手段は、第２の出力ノードの電位レベルが第２の所定の内部電位以上となることに応じて、内部制御信号を不活性とし、スイッチ手段は、内部制御信号の不活性化に応じてセット状態となり、内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、ラッチ手段がセット状態となることに応じて、第１の出力ノードと第２の出力ノードとの接続を遮断状態とする接続手段とを含む。
【００５９】
請求項６記載の内部電位発生回路は、請求項２記載の内部電位発生回路の構成において、制御手段は、内部電位発生回路の動作開始に応じて、第１のチャージポンプ手段に相補なクロック信号の供給を開始させ、スイッチ手段が遮断状態となった後に、第２のチャージポンプ手段に相補なクロック信号の供給を開始させる。
【００６０】
請求項７記載の内部電位発生回路は、請求項３記載の内部電位発生回路の構成において、第２の内部制御手段は、第２の出力ノードの電位レベルが第２の所定の内部電位以上となることに応じて、内部制御信号を不活性とする電位レベル検出手段と、第２のチャージポンプ手段への相補なクロック信号の供給を制御するクロック供給制御手段とを含み、スイッチ手段は、内部制御信号の不活性化に応じてセット状態となり、内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、ラッチ手段がセット状態となることに応じて、第１の出力ノードと第２の出力ノードとの接続を遮断状態とする接続手段とを含み、クロック供給制御手段は、内部制御信号が活性状態であり、かつラッチ手段がセット状態であることに応じて、相補なクロック信号の供給を開始する。
【００６１】
請求項８記載の内部電位発生回路は、請求項１記載の内部電位発生回路の構成において、第１の所定の内部電位および第２の所定の内部電位は共に負の電位であって、制御手段は、スイッチ手段を遮断状態とした後は、第１の出力ノードの電位レベルが第１の所定の内部電位となるように、第１のチャージポンプ手段への相補なクロック信号の供給を制御し、かつ、第２の出力ノードの電位レベルが第２の所定の内部電位となるように、第２のチャージポンプ手段への相補なクロック信号の供給を制御する。
【００６２】
請求項９記載の内部電位発生回路は、請求項１記載の内部電位発生回路の構成において、第１の所定の内部電位および第２の所定の内部電位は共に負の電位であって、制御手段は、スイッチ手段を遮断状態とした後は、第１の出力ノードの電位レベルが第１の所定の内部電位となるように、第１のチャージポンプ手段への相補なクロック信号の供給を制御する第１の内部制御手段と、スイッチ手段を遮断状態とした後は、第２の出力ノードの電位レベルが第２の所定の内部電位となるように、第２のチャージポンプ手段への相補なクロック信号の供給を制御する第２の内部制御手段とを含む。
【００６３】
請求項１０記載の内部電位発生回路は、請求項８記載の内部電位発生回路の構成において、制御手段は、内部電位発生回路の動作開始に応じて、第１のチャージポンプ手段と第２のチャージポンプ手段の双方に相補なクロック信号の供給を開始させる。
【００６４】
請求項１１記載の内部電位発生回路は、請求項９記載の内部電位発生回路の構成において、第２の内部制御手段は、第２の出力ノードの電位レベルが第２の所定の内部電位以下となることに応じて、内部制御信号を不活性とし、スイッチ手段は、内部制御信号の不活性化に応じてセット状態となり、内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、ラッチ手段がセット状態となることに応じて、第１の出力ノードと第２の出力ノードとの接続を遮断状態とする接続手段とを含む。
【００６５】
請求項１２記載の内部電位発生回路は、請求項８記載の内部電位発生回路の構成において、制御手段は、内部電位発生回路の動作開始に応じて、第１のチャージポンプ手段に相補なクロック信号の供給を開始させ、スイッチ手段が遮断状態となった後に、第２のチャージポンプ手段に相補なクロック信号の供給を開始させる。
【００６６】
請求項１３記載の内部電位発生回路は、請求項９記載の内部電位発生回路の構成において、第２の内部制御手段は、第２の出力ノードの電位レベルが第２の所定の内部電位以下となることに応じて、内部制御信号を不活性とする電位レベル検出手段と、第２のチャージポンプ手段への相補なクロック信号の供給を制御するクロック供給制御手段とを含み、スイッチ手段は、内部制御信号の不活性化に応じてセット状態となり、内部電位発生回路の動作停止に応じてリセット状態となるラッチ手段と、ラッチ手段がセット状態となることに応じて、第１の出力ノードと第２の出力ノードとの接続を遮断状態とする接続手段とを含み、クロック供給制御手段は、内部制御信号が活性状態であり、かつラッチ手段がセット状態であることに応じて、相補なクロック信号の供給を開始する。
【００６７】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【００６８】
図１を参照して、不揮発性半導体記憶装置１０００は、外部からのアドレス信号Ａ０〜Ａｉを受けて、対応する内部行アドレス信号Ａｘと対応する内部列アドレス信号Ａｙと、ソースアドレスＡｓｌ信号と、セレクトゲートアドレス信号Ａｓｇを出力するアドレスバッファ１０２と、メモリセルが行列状に配置されるメモリセルアレイ１０４と、アドレスバッファ１０２からの内部行アドレス信号Ａｘを受けて、対応するメモリセルアレイ１０４の行（ワード線）を選択するＸデコーダ１０６と、アドレスバッファ１０２からの内部列アドレス信号Ａｙを受けて、メモリセルアレイ１０４の対応する列を選択するＹデコーダ１０８とを含む。
【００６９】
ここで、メモリセルアレイ１０４は、２つのメモリセルアレイブロックＢＬＫ０およびＢＬＫ１を含む。図１に示した例では、簡単のために、１つのメモリセルアレイブロックＢＬＫ０またはＢＬＫ１は、各々４つのメモリセルトランジスタを含み、メモリセルアレイブロックＢＬＫ０は、副ビット線ＳＢＬ１に各々ドレインが接続するメモリセルトランジスタＭＣ１ａおよびＭＣ１ｂと、副ビット線ＳＢＬ２に各々ドレインが接続するメモリセルトランジスタＭＣ２ａおよびＭＣ２ｂと、主ビット線ＢＬ１と副ビット線ＳＢＬ１との接続を開閉する選択ゲートＳＧ１と、主ビット線ＢＬ２と副ビット線ＳＢＬ２との接続を開閉する選択ゲートＳＧ２とを含む。
【００７０】
メモリセルトランジスタＭＣ１ａおよびＭＣ２ａの制御ゲートは、共にワード線ＷＬ１に接続し、メモリセルトランジスタＭＣ１ｂおよびＭＣ２ｂの制御ゲートはワード線ＷＬ２に接続している。
【００７１】
メモリセルアレイブロックＢＬＫ１も、同様にして、副ビット線ＳＢＬ３と各々ドレインが接続するメモリセルトランジスタＭＣ３ａおよびＭＣ３ｂと、副ビット線ＳＢＬ４と各々ドレインが接続するメモリセルトランジスタＭＣ４ａおよびＭＣ４ｂとを含む。
【００７２】
メモリセルアレイブロックＢＬＫ１は、さらに、主ビット線ＢＬ１と副ビット線ＳＢＬ３との接続を開閉する選択ゲートＳＧ３と、主ビット線ＢＬ２と副ビット線ＳＢＬ４との接続を開閉する選択ゲートＳＧ４とを含む。
【００７３】
メモリセルトランジスタＭＣ３ａとＭＣ４ａの制御ゲートはワード線ＷＬ３に接続し、メモリセルトランジスタＭＣ３ｂとＭＣ４ｂの制御ゲートは、ワード線ＷＬ４に接続しているものとする。
【００７４】
Ｘデコーダ１０６は、アドレスバッファ１０２から与えられる内部行アドレス信号Ａｘに応じて、対応するワード線ＷＬ１〜ＷＬ４のいずれかを選択する。
【００７５】
不揮発性半導体記憶装置１０００は、さらに、外部電源電圧を受けて、メモリセルへのデータ書込あるいは消去動作に必要な高電圧を発生する高電圧発生回路１１０と、外部電源電圧Ｖｃｃを受けて、メモリセルアレイへの書込あるいは消去動作において必要な負電圧を発生する負電圧発生回路１１２と、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、信号Ａｓｇに応じて、対応する選択ゲートＳＧ１〜ＳＧ４のゲート電位を制御し、選択的に副ビット線と主ビット線とを接続するセレクトゲートデコーダ１１４と、負電圧発生回路１１２の出力を受けて、信号Ａｓｌに応じて、メモリセルトランジスタのソースに選択的に所定のソース電位を供給するソースデコーダ１１６と、負電圧発生回路１１２の出力を受けて、メモリセルトランジスタの形成される半導体基板表面のウェル電位を制御するウェル電位駆動回路１２０とを含む。
【００７６】
Ｘデコーダ１０６は、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、書込動作においては、選択されたワード線に所定の負電圧、消去動作においては、選択されたワード線に高電圧を供給する。
【００７７】
不揮発性半導体記憶装置１０００は、さらに、メモリセルへの書込動作および消去動作を制御する書込／消去制御回路１２２と、内部からのデータを受けて内部回路に、あるいはメモリセルから読出されたデータを受けて外部に出力するデータ入出力バッファ１２４と、データ入出力バッファ１２４に入力された書込データを受けて、対応するビット線電位を駆動するデータドライバ１２６と、データ読出時において、ビット線ＢＬ１またはＢＬ２を介して、選択されたメモリセルの記憶情報に応じて、対応する読出データを出力するセンスアンプ１２８と、データドライバ１２６からの書込データを受けて保持し、高電圧発生回路１１０からの高電圧を、対応するビット線に供給する書込回路１３０と、ベリファイ動作時にＸデコーダ１０６にベリファイ電位ＶＰＶＲＦを供給するベリファイ電圧発生回路１００とを含む。
【００７８】
ここで、ベリファイ動作とは、メモリセルに対して書込を行なった際に、メモリセルしきい値が、所定の電位レベルとなっているかを確認するための動作を意味する。
【００７９】
データドライバ１２６およびセンスアンプ１２８は、ビット線ＢＬ１に対しては列選択ゲートＳＬＧ１を介して、ビット線ＢＬ２に対しては列選択ゲートＳＬＧ２を介して接続し、選択ゲートＳＬＧ１およびＳＬＧ２のゲート電位は、Ｙデコーダ１０８により制御される。したがって、アドレスバッファ１０２からの内部列アドレス信号Ａｙに応じて、選択されたビット線とセンスアンプ１２８またはデータドライバ１２６とが接続される。
【００８０】
上記の構成において、ビット線を主ビット線および副ビット線からなる階層構造としているのは以下の理由による。
【００８１】
すなわち、１つのビット線ＢＬ１にメモリセルアレイブロックＢＬＫ０中のメモリセルトランジスタＭＣ１ａ，ＭＣ１ｂとメモリセルアレイブロックＢＬＫ１のメモリセルトランジスタＭＣ３ａ，ＭＣ３ｂとが同時に接続する構成となっている場合、たとえばメモリセルアレイブロックＢＬＫ０中のメモリセルに対してのみデータの書込を行なう場合にも、メモリセルアレイブロックＢＬＫ１中のメモリセルトランジスタのドレインにも高電圧が印加されてしまう。このため、隣のメモリセルアレイブロックＢＬＫ０へのデータ書込中に、メモリセルアレイブロックＢＬＫ１中のメモリセルトランジスタのフローティングゲート中の電荷量が変化し、最悪の場合、書込まれているデータが変化してしまうという問題がある。
【００８２】
上記の問題の対策としては、データの書込を行なうメモリセルアレイブロックごとにビット線を別々にすればよい。すなわち、主ビット線ＢＬ１，ＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４の２層構造とし、主ビット線はすべてのメモリセルアレイブロックを結び、副ビット線ＳＢＬ１〜ＳＢＬ４によって、各メモリセルアレイブロック内でのメモリセルトランジスタを接続する。
【００８３】
主ビット線ＢＬ１，ＢＬ２と副ビット線ＳＢＬ１〜ＳＢＬ４との間には、選択ゲートＳＧ１〜ＳＧ４が存在し、書込動作においては、選択されていないメモリセルアレイブロックをこの選択ゲートにより主ビット線から電気的に切り離す。
【００８４】
このようにすることで、１つのメモリセルアレイブロックの書換中に他のメモリセルアレイブロックのメモリセルトランジスタに影響を与えることを防ぐことができる。
【００８５】
以下では、図１に示した不揮発性半導体記憶装置１０００の構成のうち、高電圧発生回路２００または負電圧発生回路４００の構成について、さらに詳しく説明する。
【００８６】
図２は、図１に示した高電圧発生回路２００の構成をより詳しく示す概略ブロック図である。
【００８７】
高電圧発生回路２００は、図１に示した制御回路１２２に制御されて、出力ノードＮH1に昇圧電位Ｖｐｐ１を出力する第１の昇圧回路２０２と、制御回路１２２に制御されて、第２の出力ノードＮH2に第２の昇圧電圧Ｖｐｐ２を出力する第２の昇圧回路２０４と、制御回路１２２および第２の昇圧回路２０４により制御されて、第１の出力ノードＮH1および第２の出力ノードＮH2との間の接続を導通状態または遮断状態とする高電圧スイッチ回路２１８と、高電圧発生回路２００の動作の開始に応じて、互いに相補なクロック信号ＣＬＫおよびクロック信号／ＣＬＫを出力するクロック発生回路２２０とを含む。
【００８８】
第１の昇圧回路２０２には、制御回路１２２からの第１の検出回路活性化信号ＤＥ１に応じて、動作を開始し、第１の出力ノードＮH1に出力される電位レベルＶｐｐ１に応じて、第１のクロック活性化信号ＰＥ１を活性状態または不活性状態のいずれかとする高電圧レベル検出回路２０６と、クロック信号ＣＬＫおよび／ＣＬＫを受けて、信号ＰＥ１により制御されて、互いに相補な第１の駆動クロック信号ＰＨ１および／ＰＨ１を出力するクロックゲート回路２１０と、信号ＰＨ１および／ＰＨ１により駆動されて、電位Ｖｐｐ１を出力ノードＮH1に出力する第１のチャージポンプ回路２１４とを含む。
第２の昇圧回路２０４は、制御回路１２２から出力される第２の検出回路活性化信号ＤＥ２により制御されて、動作を開始し、出力ノードＮH2に出力される電位Ｖｐｐ２に応じて、互いに相補な第２のクロック活性化信号ＰＥ２および信号／ＰＥ２を出力する高電圧レベル検出回路２０８と、クロック信号ＣＬＫおよび／ＣＬＫを受けて、信号ＰＥ２により制御されて、互いに相補な第２の駆動クロック信号ＰＨ２および／ＰＨ２を出力するクロックゲート回路２１２と、信号ＰＨ２および／ＰＨ２により駆動されて、出力ノードＮH2に電位Ｖｐｐ２を出力する第２のチャージポンプ回路２１６とを含む。
【００８９】
高電圧スイッチ回路２１８は、信号ＤＥ２と相補な信号である信号／ＤＥ２と、高電圧レベル検出回路２０８から出力される信号／ＰＥ２とに制御されて、高電圧発生回路２００が動作を開始する時点では、出力ノードＮH1および出力ノードＮH2との接続を導通状態とし、第２の出力ノードＮH2の電位レベルが所定の電位レベルとなるのに応じて、第１の出力ノードＮH1および第２の出力ノードＮH2との間の接続を遮断状態とする。
【００９０】
ここで、第１のチャージポンプ回路２１４は、図１９に示した従来のチャージポンプ回路２０００と同様の構成を有するものとし、後に説明するように第２のチャージポンプ回路２１６は、第１のチャージポンプ回路２１４に比べて直列に接続されるダイオード接続されたトランジスタの段数が少なくなっているものとする。
【００９１】
すなわち、第２のチャージポンプ回路２１６の電流供給量は、式（２）に従って、第１のチャージポンプ回路２１４の供給電流量よりも小さな値となっているものとする。
【００９２】
また、クロック発生回路２２０は、信号ＤＥ１または信号ＤＥ２のいずれかの活性化に応じて、動作を開始しクロック信号ＣＬＫおよびクロック信号／ＣＬＫを出力するものとする。
【００９３】
図３は、図２に示した高電圧レベル検出回路２０６の構成を示す概略ブロック図である。
【００９４】
高電圧レベル検出回路２０８の構成も、入力される信号が相違する点を除いて、基本的に高電圧レベル検出回路２０６の構成と同様であるものとする。したがって、以下では高電圧検出回路２０６の構成についてのみ詳しく述べることにする。
【００９５】
高電圧レベル検出回路２０６は、電位Ｖｐｐ１と、接地電位との間に互いに直列に接続される抵抗Ｒ１およびＲ２を含む。抵抗Ｒ１およびＲ２の接続ノードｎ１からは、電位Ｖｐｐ１がこれらの抵抗比で分割された電位レベルがＶｍｏｎが出力されることになる。
【００９６】
高電圧レベル検出回路２０６は、さらに、信号ＤＥ１の活性化（“Ｈ”レベルへの変化）に応じて活性化され、所定の基準電位Ｖｒｅｆと電位Ｖｍｏｎとを受けてその電位差を増幅するカレントミラー型差動増幅回路２０６２と、カレントミラー型差動増幅器の出力ノードｎ２と電源電位Ｖｃｃとの間に接続され、信号ＤＥ１の不活性化（“Ｌ”レベルへの変化）に応じて導通状態となるｐチャネルＭＯＳトランジスタＱ１６と、電源電位Ｖｃｃと、接地電位との間に直列に接続されるｐチャネルＭＯＳトランジスタＱ１７、ｎチャネルＭＯＳトランジスタＱ１８およびｎチャネルＭＯＳトランジスタＱ１９とを含む。
【００９７】
トランジスタＱ１７およびＱ１８のゲートは、共にノードｎ２に接続し、トランジスタＱ１９のゲートは、電位Ｖｒｅｆを受けるものとする。
【００９８】
高電圧レベル検出回路２０６は、さらに、トランジスタＱ１７とトランジスタＱ１８の接続ノードｎ３と、接地電位との間に接続され、信号／ＤＥ１の不活性化（“Ｈ”レベルへの変化）に応じて導通状態となるｎチャネルＭＯＳトランジスタＱ２０と、ノードｎ３と入力ノードが接続し、信号ＰＥ１を出力するインバータ２０６４とを含む。
【００９９】
ノードＮ３の電位レベルが、信号／ＰＥ１として出力される。
次に、高電圧レベル検出回路２０６の動作について簡単に説明する。
【０１００】
信号ＤＥ１が不活性状態（“Ｌ”レベル）である期間中は、差動増幅回路２０６２中のトランジスタＱ１５は遮断状態であって、この差動増幅器２０６２は不活性状態である。一方、トランジスタＱ２０は、信号／ＤＥ１が不活性状態（“Ｈ”レベル）であることに応じて導通状態となり、ノードｎ３は、“Ｌ”レベルとなる。これに応じて、インバータ２０６４から出力される信号ＰＥ１は“Ｈ”レベルとなり、信号／ＰＥ１は“Ｌ”レベルとなる。
【０１０１】
次に、信号ＤＥ１が活性状態（“Ｈ”レベル）となると、差動増幅回路２０６２は活性状態となる。これに応じて、基準電位Ｖｒｅｆと、電位Ｖｍｏｎとの比較結果に応じて、高電圧レベル検出回路２０６から出力される信号ＰＥ１および／ＰＥ１の電位レベルは以下のように変化する。
【０１０２】
ｉ）  基準電位Ｖｒｅｆよりも電位Ｖｍｏｎが大きい場合
信号ＤＥ１が活性状態（“Ｈ”レベル）であるために、トランジスタＱ１６は遮断状態である。このため、差動増幅回路２０６２の出力ノードｎ２の電位レベルは、“Ｌ”レベルへと変化する。これに応じて、トランジスタＱ１７が導通状態となり、トランジスタＱ１８は遮断状態となるので、ノードｎ３の電位レベルは“Ｈ”レベルとなる。これに応じて、インバータ２０６４から出力される信号ＰＥ１のレベルは“Ｌ”レベルに、信号／ＰＥ１は“Ｈ”レベルとなる。
【０１０３】
ii）  基準電位Ｖｒｅｆよりも電位Ｖｍｏｎが低い場合
この場合は、差動増幅器２０６２の出力ノードｎ２の電位レベルは“Ｈ”レベルとなる。これに応じて、トランジスタＱ１７は遮断状態となり、トランジスタＱ１８は導通状態となる。トランジスタＱ１９のゲートに基準電位Ｖｒｅｆを受けているので、導通状態となっており、これにより、ノードｎ３の電位レベルは“Ｌ”レベルへと変化する。
【０１０４】
したがって、インバータ２０６４の出力信号の信号ＰＥ１は“Ｈ”レベルに、信号／ＰＥ１は“Ｌ”レベルへと変化する。
【０１０５】
すなわち、高電圧レベル検出回路２０６からは、昇圧回路２０２の出力ノードＮH1から出力される電位レベルＶｐｐ１の電位レベルが、所定の値以下となった場合には、活性なＣＬＫ活性信号ＰＥ１が出力されることになる。
【０１０６】
図４は、図２に示した高電圧スイッチ回路２１８の構成を示す概略ブロック図である。
【０１０７】
高電圧スイッチ回路２１８は、信号／ＰＥ２をセット信号として、信号／ＤＥ２をリセット信号として受けるフリップフロップ回路２１８２と、フリップフロップ回路２１８２の出力信号／ＴＧＸを受けて、反転した信号ＴＧＸを出力するインバータ２１８４と、第１の昇圧回路２０２の出力ノードＮH1と、第２の昇圧回路２０４の出力ノードＮH2との接続を導通状態または遮断状態とするｐチャネルＭＯＳトランジスタ２１８８と、信号ＴＧＸおよび信号／ＴＧＸに制御されて、ｐチャネルＭＯＳトランジスタ２１８８のゲート電位レベルを制御するレベル変換回路２１８６とを含む。
【０１０８】
ｐチャネルＭＯＳトランジスタ２１８８のバックゲートは、出力ノードＮH1と接続されている。
【０１０９】
一方、レベル変換回路２１８６は、信号ＴＧＸが“Ｌ”レベルであって、信号／ＴＧＸが“Ｈ”レベルである場合は、ｐチャネルＭＯＳトランジスタ２１８８のゲートに“Ｌ”レベル（接地電位）の電位レベルを与え、信号ＴＧＸが“Ｈ”レベル（信号／ＴＧＸは“Ｌ”レベル）である期間は、ｐチャネルＭＯＳトランジスタ２１８８のゲートには、ノードＮH1の電位レベルを供給する。
【０１１０】
以下、高電圧スイッチ回路２１８の動作について簡単に説明する。
ｉ）  信号ＤＥ２が“Ｌ”レベルであり、信号ＰＥ２が“Ｈ”レベルである場合
図３において説明したとおり、高電圧レベル検出回路２０８においては、信号ＤＥ２のレベルが不活性状態（“Ｌ”レベル）である期間中は、信号ＰＥ２のレベルは“Ｈ”レベルとなっている。
【０１１１】
この場合は、フリップフロップ回路２１８２が受ける信号／ＰＥ２は“Ｌ”レベルであって、信号／ＤＥ２は“Ｈ”レベルである。したがって、フリップフロップ回路２１８２から出力される信号／ＴＧＨは“Ｈ”レベルであって、レベルシフト回路２１８６により制御されるｐチャネルＭＯＳトランジスタ２１８８は導通状態である。
【０１１２】
つまり、第１の昇圧回路２０２の出力ノードＮH1と、第２の昇圧回路２０４の出力ノードＮH2とは導通状態に維持される。
【０１１３】
ii）  信号ＤＥ２が“Ｈ”レベルとなった場合
この場合、図３において示した高電圧レベル検出回路２０６において、電位Ｖｍｏｎのレベルは、基準電位Ｖｒｅｆよりも当初は低いはずである。このため、信号ＤＥ２が“Ｈ”レベルとなって、高電圧レベル検出回路２０８が活性状態となった時点では、信号ＰＥ２は“Ｈ”レベルである。
【０１１４】
したがって、フリップフロップ回路２１８２は、その状態を変更することなく、信号／ＴＧＨは“Ｈ”レベルを維持する。
【０１１５】
すなわち、トランジスタ２１８８は導通状態のままである。
さらに、信号ＰＥ２が“Ｌ”レベルへと変化し、信号／ＰＥ２が“Ｈ”レベルとなると、レベル変換回路２１８６から、ｐチャネルＭＯＳトランジスタ２１８８のゲートに与えられる電位レベルは、ノードＮH1の電位レベルと同じとなり、トランジスタｐチャネルＭＯＳトランジスタ２１８８は遮断状態となる。
【０１１６】
以後は、信号ＤＥ２が“Ｈ”レベルを維持する限り、信号ＰＥ２の電位レベルとかかわりなく、フリップフロップ回路２１８２の出力する電位レベルは変化せず、ｐチャネルＭＯＳトランジスタ２１８８は遮断状態を維持する。
【０１１７】
図５は、図２に示したＣＬＫゲート回路２１０の構成を示す概略ブロック図である。
【０１１８】
ＣＬＫゲート回路２１２も、受ける信号および出力する信号が異なるのみで、その構成は、基本的にＣＬＫゲート回路２１０の構成と同様である。
【０１１９】
ＣＬＫゲート回路２１０は、信号ＣＬＫおよび信号ＰＥ１を受けて、駆動クロック信号ＰＨ１を出力する第１のＡＮＤ回路２１０２と、信号／ＣＬＫと信号ＰＥ１とを受けて、駆動クロック信号／ＰＨ１を出力する第２のＡＮＤ回路２１０４とを含む。
【０１２０】
したがって、ＣＬＫゲート回路２１０は、信号ＰＥ１が活性状態（“Ｈ”レベル）である期間のみ、入力されたクロック信号ＣＬＫおよび／ＣＬＫを、それぞれ駆動クロック信号ＰＨ１および／ＰＨ１として出力する。
【０１２１】
信号ＰＥ１が不活性状態である期間は、駆動クロック信号ＰＨ１および／ＰＨ１は、“Ｌ”レベルを維持する。
【０１２２】
図６は、図２に示したチャージポンプ回路２１２の構成を示す概略ブロック図である。
【０１２３】
図２において説明したとおり、第１のチャージポンプ回路２１４は、従来のチャージポンプ回路２０００と同様の構成を有している。
【０１２４】
第１のチャージポンプ回路２１４が、カップリングキャパシタＣ１〜Ｃ６を介して駆動クロック信号ＰＨ１および／ＰＨ１により駆動されるダイオード接続されたトランジスタが７段接続され構成となっているのに対し、第２のチャージポンプ回路２１６においては、ダイオード接続されたトランジスタが３段接続される構成となっている。
【０１２５】
したがって、式（２）によれば、第２のチャージポンプ回路２１６の供給電流量は、第１のチャージポンプ回路２１４の供給電流量に比べて小さな値を有することになる。
【０１２６】
図７は、図２に示した高電圧発生回路２００の動作を説明するためのタイミングチャートである。
【０１２７】
まず時刻ｔ０において、制御回路１２２から出力される検出回路活性化信号ＤＥ１およびＤＥ２は共に“Ｌ”レベルであるものとする。この場合、高電圧レベル検出回路２０６および２０８からそれぞれ出力されるＣＬＫ活性化信号ＰＥ１およびＰＥ２は、共に“Ｈ”レベルである。
【０１２８】
図４において説明したとおり、このような信号レベルにおいては、高電圧スイッチ回路２１８におけるｐチャネルＭＯＳトランジスタ２１８８は導通状態となっている。
【０１２９】
続いて、時刻ｔ１において、信号ＤＥ１および信号ＤＥ２が共に活性状態（“Ｈ”レベル）へと変化する。
【０１３０】
これに応じて、クロック発生回路２２０は、クロック信号ＣＬＫおよびクロック信号／ＣＬＫの出力を開始する。
【０１３１】
第１のチャージポンプ回路２１４および第２のチャージポンプ回路２１６は、ＣＬＫゲート回路２１０および２１２からそれぞれ与えられる駆動クロック信号ＰＨ１／ＰＨ１ならびにＰＨ２／ＰＨ２に応じて、対応する出力ノードＮH1およびＮH2の電位レベルを上昇させる。ただし、高電圧スイッチ回路２１８は導通状態となっているので、出力のとＮH1および出力ノードＮH2の電位レベルは等しく保たれていることになる。
【０１３２】
言換えると、この段階では、供給電流量のより大きな第１のチャージポンプ回路２１４が、より支配的に出力ノードＮH1および出力ノードＮH2の電位レベルを駆動していることになる。
【０１３３】
時刻ｔ３において、出力ノードＮH1の電位レベル（すなわち、出力ノードＮH2の電位レベル）が、所定の電位レベルに到達したことを、高電圧レベル検出回路２０８が検出すると、信号／ＰＥ２が“Ｈ”レベルへと変化する。
【０１３４】
これに応じて、高電圧スイッチ回路２１８中のフリップフロップ回路２１８２から出力される信号／ＴＧＸは“Ｌ”レベルに、インバータ２１８４の出力信号の信号ＴＧＸは“Ｈ”レベルへと変化する。
【０１３５】
これら信号ＴＧＸおよび／ＴＧＸに制御されて、高電圧スイッチ回路２１８は遮断状態となる。
【０１３６】
したがって、時刻ｔ３以降は、出力ノードＮH1の電位レベルと、出力ノードＮH2の電位レベルは、それぞれ第１の昇圧回路２０２および第２の昇圧回路２０４とにより独立に制御されることになる。
【０１３７】
つまり、第２の昇圧回路２０４の出力ノードＮH2から出力される電位Ｖｐｐ２の電位レベルは、既に時刻ｔ３において所定の電位レベルに到達しているため、以後は、高電圧レベル検出回路２０８が、この電位レベルＶｐｐ２が所定の下限電位レベル以上であるか否かに応じて、ＣＬＫゲート回路２１２を制御することになる。
【０１３８】
すなわち、たとえば時刻ｔ４において、電位Ｖｐｐ２が、所定の下限電位レベルＶs2よりも低下したと高電圧レベル検出回路２０８が検知した場合、ＣＬＫ活性化信号ＰＥ２が”Ｌ”レベルから”Ｈ”レベルへと変化し、いいかえると、高電圧レベル検出回路２０８は、ＣＬＫ活性化信号ＰＥ２を活性状態として、ＣＬＫゲート回路２１２から第２のチャージポンプ回路２１６に対して駆動クロック信号ＰＨ２および／ＰＨ２を出力させる。
【０１３９】
これにより、再び電位Ｖｐｐ２は上昇を開始し、時刻ｔ５において、所定の電位レベル以上に上昇したことを、高電圧レベル検出回路２０８が検知した場合、信号ＰＥ２は不活性状態となって、第２のチャージポンプ回路２１６に対する駆動クロック信号の供給が停止される。
【０１４０】
以後同様にして、電位Ｖｐｐ２が所定の電位レベルを維持するように、第２の昇圧回路２０４が制御されることになる。
【０１４１】
一方で、第１の昇圧回路２０２の出力ノードＮH1の電位レベルＶｐｐ１は、時刻ｔ３の段階では、所定の電位レベルに到達していないため、高電圧レベル検出回路２０６から出力されるＣＬＫ活性化信号ＰＥ１は時刻ｔ３以後も活性状態を維持する。
【０１４２】
時刻ｔ６において、電位Ｖｐｐ１が所定の電位レベルに達したと高電圧レベル検出回路２０６が検知すると、ＣＬＫ活性化信号ＰＥ１を不活性化する。
【０１４３】
これに応じて、第１のチャージポンプ回路２１４の動作が停止する。電位Ｖｐｐ１のレベルは、第１のチャージポンプ回路２１４が停止したことにより徐々に低下し始め、時刻ｔ７において、高電圧レベル検出回路２０６が、電位Ｖｐｐ１が所定の下限レベルＶs1以下になったと検知すると、ＣＬＫ活性化信号ＰＥ１が活性状態になる。
【０１４４】
これに応じて、再び第１のチャージポンプ回路２１４が動作し、電位Ｖｐｐ１が所定の電位レベル以上となるまで上昇する。以後は、同様にして、高電圧レベル検出回路２０６に制御されて、第１の昇圧回路２０２から出力される電位Ｖｐｐ１のレベルが所定の値に維持される。
【０１４５】
実施の形態１の高電圧発生回路においては、以上のような動作を行なうので、第２のチャージポンプ回路２１６の供給電流量が小さい場合、すなわち言換えると第２のチャージポンプ回路２１６の回路面積の小さい場合であっても、第２の昇圧回路２０４から出力される電位レベルＶｐｐ２の立上がりを、第１の昇圧回路２０２の立上がり速度と同一にすることが可能である。
【０１４６】
第２のチャージポンプ回路２１６は、電位Ｖｐｐ２のレベルを所定の電位レベルに保持するだけの電流供給量を有していればよいので、高電圧発生回路２００が、第１の高電圧出力Ｖｐｐ１および第２の高電圧出力Ｖｐｐ２を出力する場合でも、それぞれの電位Ｖｐｐ１およびＶｐｐ２を全く独立の昇圧回路により生成する場合に比べて、回路面積の増大を抑制することが可能である。
【０１４７】
以上の説明では、高電圧発生回路２００から出力される高電圧が２種類の場合について説明したが、本発明はこのような場合に限定されることなく、さらにより多くの高電圧を出力する場合に適用することも可能である。
【０１４８】
［実施の形態２］
図９は、本発明の実施の形態２の高電圧発生回路３００の構成を示す概略ブロック図である。
【０１４９】
実施の形態１の高電圧発生回路２００の構成と異なる点は、高電圧スイッチ２１８内で生成される信号ＴＧＸと、ＣＬＫ活性化信号ＰＥ２の両方に制御されて、第２の昇圧回路２０４中のＣＬＫゲート回路３１２が動作する構成となっている点である。
【０１５０】
その他の点は、図２に示した実施の形態１の高電圧発生回路２００の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１５１】
図８は、図９に示したＣＬＫゲート回路３１２の構成を示す回路図である。
ＣＬＫゲート回路３１２は、クロック信号ＣＬＫ，信号ＴＧＸおよび信号ＰＥ２を受けて、第１の駆動クロック信号ＰＨを出力するＡＮＤ回路３１２２と、クロック信号／ＣＬＫ，信号ＴＧＸおよび信号ＰＥ２を受けて、第２の駆動クロック信号／ＰＨ２を出力するＡＮＤ回路３１２４とを含む。
【０１５２】
したがって、ＣＬＫゲート回路３１２からは、信号ＴＧＸおよびＰＥ２が共に活性手段（“Ｈ”レベル）である期間中のみクロック信号ＣＬＫおよび／ＣＬＫに応じて、第１および第２の駆動クロック信号ＰＨおよび／ＰＨが出力されることになる。
【０１５３】
図１０は、図９に示した高電圧発生回路３００の動作を説明するためのタイミングチャートである。
【０１５４】
時刻ｔ０において、制御回路１２２から出力される検出回路活性化信号ＤＥ１およびＤＥ２は、共に不活性状態であり、時刻ｔ１において、信号ＤＥ１およびＤＥ２が活性状態（“Ｈ”レベル）へと変化する。一方、時刻ｔ０の時点において、信号ＰＥ２は活性状態であって、信号／ＰＥ２は“Ｌ”レベルである。一方、信号／ＤＥ２は“Ｈ”レベルであるため、図９に示した高電圧スイッチ２１８は導通状態である。
【０１５５】
時刻ｔ１において、信号ＤＥ２が“Ｈ”レベルに、すなわち、信号／ＤＥ２が“Ｌ”レベルとなった場合でも、高電圧スイッチ２１８は導通状態を維持する。
【０１５６】
すなわち、高電圧スイッチ２１８から出力される信号ＴＧＸは“Ｌ”レベルである。このため、ＣＬＫゲート回路３１２からは活性な駆動クロック信号ＰＨ２および／ＰＨ２は出力されない。このため、第２のチャージポンプ回路２１６は動作を停止したままである。
【０１５７】
したがって、時刻ｔ１〜ｔ３の期間においては、第１のチャージポンプ回路２１４のみが動作し、第１の昇圧回路２０２の出力ノードＮH1および第２の昇圧回路２０４の出力ノードＮH2の電位レベルは、第１のチャージポンプ回路２１４のみによって駆動される。
【０１５８】
時刻ｔ３において、ノードＮH2の電位レベルが、所定の電位レベルになると、高電圧レベル検出回路２０８は、信号ＰＥ２の電位レベルを“Ｌ”レベルへと変化させる。これに応じて、高電圧スイッチ回路２１８に入力する信号／ＰＥ２は“Ｈ”レベルへと変化し、高電圧スイッチ回路２１８は遮断状態となる。さらに、信号／ＰＥ２の“Ｈ”レベルへの変化に応じて、信号ＴＧＸも“Ｈ”レベルへと変化する。
【０１５９】
つまり、ＣＬＫゲート回路３１２においては、信号ＴＧＸは“Ｈ”レベルであるものの、信号ＰＥ２が“Ｌ”レベルであるため、依然として第２のチャージポンプ回路２１６には、駆動クロック信号ＰＨ２および／ＰＨ２は供給されない。
【０１６０】
時刻ｔ４において、高電圧レベル検出回路２０８が、ノードＮH2の電位レベル、すなわち電位Ｖｐｐ２の電位レベルが所定の下限電位レベルＶs2以下であることを検知すると、高電圧レベル検出回路２０８は、信号ＰＥ２を活性状態へと変化させる。この時点で、信号ＰＥ２および信号ＴＧＸが共に“Ｈ”レベルとなるので、ＣＬＫゲート回路３１２から第２のチャージポンプ回路２１６に対して、活性な駆動クロック信号ＰＨ２および／ＰＨ２が供給される。
【０１６１】
これにより、電位Ｖｐｐ２は、第２のチャージポンプ回路２１６により、独立に駆動されて、再び所定の電位レベルに達するまで昇圧される。時刻ｔ５において、高電圧レベル検出回路２０８が電位Ｖｐｐ２が所定の電位レベル以上になったことを検知すると、信号ＰＥ２は不活性化し、これに応じて、第２のチャージポンプ回路２１６への駆動クロック信号の供給も停止される。
【０１６２】
以後は、同様にして、第２の昇圧回路２０４により独立に、電位Ｖｐｐ２が制御される。
【０１６３】
一方、時刻ｔ３において、高電圧スイッチ回路２１８が遮断状態となった時点では、第１の昇圧回路２０２から出力される電位Ｖｐｐ１は、電位Ｖｐｐ１に対して予め定められた所定の電位レベルには到達していない。したがって、高電圧レベル検出回路２０６は、信号ＰＥ１を活性状態（“Ｈ”レベル）に維持する。このため、第１のチャージポンプ回路２１４が、電位Ｖｐｐ１を独立に制御してさらに昇圧動作を継続する。
【０１６４】
時刻ｔ６において、電位Ｖｐｐ１が、所定の電位レベルに到達したことを高電圧レベル検出回路２０６が検知すると、信号ＰＥ１は不活性状態へと変化する。
【０１６５】
これに応じて、第１のチャージポンプ回路２１４への駆動クロック信号ＰＨ１および／ＰＨ１の供給が停止される。時刻ｔ７において、再び電位Ｖｐｐ１の電位レベルが、第１の所定の下限電位レベルＶs1よりも低下したことを、高電圧レベル検出回路２０６が検知すると、再び信号ＰＥ１が活性状態（”Ｈ”レベル）となり、第１のチャージポンプ回路２１４により電位Ｖｐｐ１の昇圧動作が行なわれる。
【０１６６】
以上説明したとおり、実施の形態２の昇圧回路３００においては、電位Ｖｐｐ１が供給される出力ノードＮH1および電位Ｖｐｐ２が供給される出力ノードＮH2の電位レベルは、昇圧動作の初期段階においては、共に第１のチャージポンプ回路２１４により駆動される。
【０１６７】
第２のチャージポンプ回路２１６は、第２の所定の電位レベルまで昇圧された電位Ｖｐｐ２を、この第２の所定電位レベルに維持する動作のみを行なえばよい。このため、第２のチャージポンプ回路の供給電流量を第１のチャージポンプ回路の供給電流量に比べて小さく抑えた場合でも、言換えると、第２のチャージポンプ回路２１６の回路面積を、第１のチャージポンプ回路２１４の回路面積に比べて小さく抑えた場合でも、昇圧動作の初期段階においては、ノードＮH2の電位レベルは、ノードＮH1の電位レベルと同様に立上げることが可能となる。
【０１６８】
［実施の形態３］
図１１は、図１に示した負電圧発生回路４００の構成を示す概略ブロック図である。
【０１６９】
図２に示した実施の形態１の高電圧発生回路２００の構成と異なる点は、以下のとおりである。
【０１７０】
すなわち、負電圧発生回路４００においては、まず第１の負電位駆動回路４０２と、第２の負電位駆動回路４０４と、負の高電圧スイッチ４１８と、クロック発生回路２２０とを含む。
【０１７１】
ここで、第１の負電位駆動回路４０２は、その出力ノードＮｎ１の電位レベルを、制御回路１２２に制御されて、負の高電圧（たとえば、−１０Ｖ）に駆動する。第２の負電位駆動回路４０４は、その出力ノードＮｎ１の電位レベルを負の高電位に駆動する。ここで、第２の負電位駆動回路４０４の供給電流量は、第１の負電位駆動回路４０２の供給電流量よりも小さなものとする。高電圧スイッチ４１８は、後に説明するように、制御回路１２２および出力ノードＮｎ１の電位レベルに応じて制御されて、ノードＮｎ１とノードＮｎ２との接続を開閉する。
【０１７２】
つまり、第１の負電位駆動回路４０２および第２の負電位駆動回路４０４が、共にその出力ノードの電位レベルを負に駆動する点、および高電圧スイッチ回路４１８が、負の電位レベルにある２つの出力ノードＮｎ１およびＮｎ２の接続を開閉する点において、負電圧発生回路４００は、高電圧発生回路２００の構成と異なる。
【０１７３】
第１の負電位駆動回路４０２は、制御回路１２２からの検出回路活性化信号ＤＥ１に応じて活性化され、出力ノードＮｎ１の電位レベルが所定の電位レベル以上であることを検知すると、ＣＬＫ活性化信号ＰＥ１を活性状態とする高電圧レベル検出回路４０６と、信号ＰＥ１に応じて活性化され、クロック信号ＣＬＫおよび／ＣＬＫを受けて、駆動クロック信号ＰＨ１および／ＰＨ１を出力するＣＬＫゲート回路４１０と、駆動クロック信号ＰＨ１および／ＰＨ１に応じて、第１の電流供給量で出力ノードＮｎ１の電位レベルを負電位に駆動するチャージポンプ回路４１４とを含む。
【０１７４】
第２の負電位駆動回路４０４も、制御回路１２２からの検出回路活性化信号ＤＥ２に応じて活性化され、出力ノードＮｎ２の電位レベルが、第２の所定の電位レベルよりも高い場合には、ＣＬＫ活性化信号ＰＥ２を活性状態とする高電圧レベル検出回路４０８と、信号ＰＥ２に応じて活性化され、クロック信号ＣＬＫおよび／ＣＬＫを受けて、駆動クロック信号ＰＨ２および／ＰＨ２を出力するＣＬＫゲート回路４１２と、信号ＰＨ２および／ＰＨ２に応じて駆動され、第２の所定の供給電流量で、出力ノードＮｎ２の電位レベルを駆動する第２のチャージポンプ回路４１６を含む。
【０１７５】
負の高電圧レベル検出回路からは、信号ＰＥ２の反転信号である／ＰＥ２が出力され、高電圧スイッチ回路４１８は、検出回路活性化信号ＤＥ２の反転信号である信号／ＤＥ２と信号／ＰＥ２とに制御されて、導通状態または遮断状態に切換わる。
【０１７６】
図１２は、図１１に示した負の高電圧レベル検出回路４０６の構成を示す回路図であり、図３と対比される図である。
【０１７７】
高電圧レベル検出回路４０８の構成も、入力する信号、出力する信号および基準電位のレベル値が異なるのみで、その基本的な構成は図１２に示した高電圧レベル検出回路４０６の構成と同様である。
【０１７８】
また、図１２に示した高電圧レベル検出回路４０６の構成が、図３に示した高電圧レベル検出回路２０６の構成と異なる点は、以下の２点である。
【０１７９】
すなわち、まず第１には、差動増幅回路４０６２の入力信号であるＶｍｏｎを出力するノードｎ１は、電源電位Ｖｃｃと電位Ｖｎｎ１との間に直列に接続される抵抗Ｒ１およびＲ２の接続ノードに対応している。
【０１８０】
第２には、差動増幅回路４０６２に入力する電位Ｖｍｏｎと第１の基準電位Ｖｒｅｆ１に対して、差動増幅回路４０６２の出力ノードＮ２の電位レベルが以下のように駆動される点である。
【０１８１】
すなわち、電位レベルＶｍｏｎが電位Ｖｒｅｆ１よりも高い場合、ノードＮ１の電位レベルは“Ｈ”レベルに駆動される。一方、電位Ｖｍｏｎの電位レベルが、電位Ｖｒｅｆ１よりも低い場合は、ノードＮ２の電位レベルは“Ｌ”レベルに駆動される。
【０１８２】
したがって、電位Ｖｍｏｎが電位Ｖｒｅｆ１よりも高い場合は、信号ＰＥ１が“Ｈ”レベルに、信号／ＰＥ１が“Ｌ”レベルとなる。
【０１８３】
一方、電位Ｖｍｏｎの電位レベルが、電位Ｖｒｅｆ１よりも低い場合は、信号ＰＥ１は“Ｌ”レベルに、信号／ＰＥ１は“Ｈ”レベルとなる。
【０１８４】
その他の点は、図３に示した高電圧レベル検出回路２０６の構成と同一であるので、同一部分には同一符号を付して説明は繰返さない。
【０１８５】
図１３は、図１１に示した高電圧スイッチ回路４１８の構成を示す回路図であり、図４と対比される図である。
【０１８６】
図１３に示した高電圧スイッチ回路４１８の構成が、図４の高電圧スイッチ回路２１８の構成と異なる点は、以下のとおりである。
【０１８７】
まず第１に、高電圧スイッチ回路４１８は、フリップフロップ回路２１８２から出力される信号を受けて反転して出力するインバータ２１８４の出力ノードと、レベルシフト回路４１８６との間に、インバータ２１８４の出力側に、接地電位以下の電位レベルが伝達するのを防止するためのｐチャネルＭＯＳトランジスタ４１９０を含む構成となっている点である。
【０１８８】
ｐチャネルＭＯＳトランジスタ４１９０は、レベルシフト回路４１８６の入力ノードとインバータ２１８４の出力ノードとの間に接続され、ゲートは接地電位を受け、バックゲートは、インバータ２１８４の出力レベルを受ける構成となっている。
【０１８９】
第２には、レベルシフト回路４１８６が、インバータ２１８４から出力される信号に応じて、電源電位Ｖｃｃを出力する状態と、ノードＮH2の電位レベルを出力する状態とに切換わる点である。
【０１９０】
第３には、ノードＮH1とノードＮH2との接続を開閉するのは、ｎチャネルＭＯＳトランジスタ４１８８となっている点である。
【０１９１】
ｎチャネルＭＯＳトランジスタ４１８８は、ノードＮH1とノードＮH2との間に接続され、ゲートは、レベルシフト回路４１８６の出力を受け、バックゲートは、ノードＮH2の電位レベルを受ける構成となっている。
【０１９２】
すなわち、高電圧スイッチ回路４１８は、信号ＴＥ２が“Ｌ”レベルであって、信号／ＤＥ２が“Ｈ”レベル、信号／ＰＥ２が“Ｌ”レベルである場合は、ノードＮH1とノードＮH2との接続を導通状態とする。
【０１９３】
この状態は、信号／ＰＥ２が“Ｌ”レベルのままで、信号／ＤＥ２が“Ｌ”レベル（信号ＤＥ２は“Ｈ”レベル）となった後も維持される。
【０１９４】
信号／ＤＥ２が“Ｌ”レベル（信号ＤＥ２は“Ｈ”レベル）であって、信号／ＰＥ２が“Ｈ”レベルとなることに応じて、トランジスタ４１８８は遮断状態となる。
【０１９５】
図１４は、図１１に示した負電圧発生回路４００の構成要素のうち、第１のチャージポンプ回路４１４の構成を示す図であり、図１９と対比される図である。
【０１９６】
図１９の構成と異なる点は、トランジスタＱ１のゲートおよびソースが共に、接地電位を受ける構成となつている点である。
【０１９７】
その他の点は、図１９に示したチャージポンプ回路２０００の構成と同様である。
【０１９８】
図１５は、図１１に示した負電圧発生回路４００の構成要素のうち、第２のチャージポンプ回路４１６の構成を示す回路図である。
【０１９９】
図１４に示した第１のチャージポンプ回路４１４の構成と異なる点は、ダイオード接続された互いに直列に接続するトランジスタの段数が、第１のチャージポンプ回路４１４においては７段構成であるのに対し、第２のチャージポンプ回路４１６においては、３段構成となっている点である。
【０２００】
このため、図１４に示したチャージポンプ回路においてはカップリングトランジスタがＣ１〜Ｃ６の６個存在するのに対し、図１５に示した第２のチャージポンプ回路４１６においては、Ｃ１′およびＣ２′の２個が存在するのみである。このため、式（２）によれば、第１のチャージポンプ回路４１４に比べて、第２のチャージポンプ回路４１６の供給電流量は小さな値を有することになる。
【０２０１】
図１６は、図１１に示した負電圧発生回路４００の動作を説明するためのタイミングチャートである。
【０２０２】
まず時刻ｔ０において、制御回路１２２から出力される検出回路活性化信号ＤＥ１およびＤＥ２は共に“Ｌ”レベルであるものとする。この場合、高電圧レベル検出回路４０６および４０８からそれぞれ出力されるＣＬＫ活性化信号ＰＥ１およびＰＥ２は、共に“Ｈ”レベルである。
【０２０３】
図１３において説明したとおり、このような信号レベルにおいては、高電圧スイッチ回路４１８におけるｎチャネルＭＯＳトランジスタ４１８８は導通状態となっている。
【０２０４】
続いて、時刻ｔ１において、信号ＤＥ１および信号ＤＥ２が共に活性状態（“Ｈ”レベル）へと変化する。
【０２０５】
第１のチャージポンプ回路４１４および第２のチャージポンプ回路４１６は、ＣＬＫゲート回路４１０および４１２からそれぞれ与えられる駆動クロック信号ＰＨ１／ＰＨ１ならびにＰＨ２／ＰＨ２に応じて、対応する出力ノードＮｎ１およびＮｎ２の電位レベルを上昇させる。ただし、高電圧スイッチ回路４１８は導通状態となっているので、出力のとＮｎ１および出力ノードＮｎ２の電位レベルは等しく保たれていることになる。
【０２０６】
言換えると、この段階では、供給電流量のより大きな第１のチャージポンプ回路４１４が、より支配的に出力ノードＮｎ１および出力ノードＮｎ２の電位レベルを駆動していることになる。
【０２０７】
時刻ｔ３において、出力ノードＮｎ１の電位レベル（すなわち、出力ノードＮｎ２の電位レベル）が、所定の電位レベルに到達したことを、高電圧レベル検出回路４０８が検出すると、信号／ＰＥ２が“Ｈ”レベルへと変化する。
【０２０８】
これに応じて、高電圧スイッチ回路４１８中のフリップフロップ回路２１８２から出力される信号を受けるインバータ２１８４の出力信号の信号ＴＧＸは“Ｈ”レベルへと変化する。
【０２０９】
信号ＴＧＸに制御されて、高電圧スイッチ回路４１８は遮断状態となる。
したがって、時刻ｔ３以降は、出力ノードＮｎ１の電位レベルと、出力ノードＮｎ２の電位レベルは、それぞれ第１の負電位駆動回路４０２および第２の負電位駆動回路４０４とにより独立に制御されることになる。
【０２１０】
つまり、第２の負電位駆動回路４０４の出力ノードＮｎ２から出力される電位Ｖｎｎ２の電位レベルは、既に時刻ｔ３において所定の電位レベルに到達しているため、以後は、高電圧レベル検出回路４０８が、この電位レベルＶｎｎ２が所定の上限電位レベルＶR2以下であるか否かに応じて、ＣＬＫゲート回路４１２を制御することになる。
【０２１１】
一般には、ノードＮｎ２の電位レベルは、微少なリーク電流のためにチャージポンプ回路４１６が不活性化した後は、徐々に上昇する。
【０２１２】
すなわち、たとえば時刻ｔ４において、電位Ｖｎｎ２が、所定の上限電位レベルＶR2よりも上昇したと高電圧レベル検出回路４０８が検知した場合、ＣＬＫ活性化信号ＰＥ２は”Ｌ”レベルから”Ｈ”へと変化し、いいかえると、高電圧レベル検出回路４０８は、ＣＬＫ活性化信号ＰＥ２を活性状態として、ＣＬＫゲート回路４１２から第２のチャージポンプ回路４１６に対して駆動クロック信号ＰＨ２および／ＰＨ２を出力させる。
【０２１３】
これにより、再び電位Ｖｎｎ２は下降を開始し、時刻ｔ５において、所定の電位レベル以下に下降したことを、高電圧レベル検出回路４０８が検知した場合、信号ＰＥ２は不活性状態となって、第２のチャージポンプ回路４１６に対する駆動クロック信号の供給が停止される。
【０２１４】
以後同様にして、電位Ｖｎｎ２が所定の電位レベルを維持するように、第２の負電位駆動回路２０４が制御されることになる。
【０２１５】
一方で、第１の負電位駆動回路２０２の出力ノードＮｎ１の電位レベルＶｎｎ１は、時刻ｔ３の段階では、所定の電位レベルに到達していないため、高電圧レベル検出回路４０６から出力されるＣＬＫ活性化信号ＰＥ１は時刻ｔ３以後も活性状態を維持する。時刻ｔ６において、電位Ｖｎｎ１が所定の電位レベルに達したと高電圧レベル検出回路４０６が検知すると、ＣＬＫ活性化信号ＰＥ１を不活性化する。
【０２１６】
これに応じて、第１のチャージポンプ回路４１４の動作が停止する。電位Ｖｎｎ１のレベルは、第１のチャージポンプ回路４１４が停止したことにより徐々に上昇し始め、時刻ｔ７において、高電圧レベル検出回路４０６が、電位Ｖｎｎ１が所定の上限レベルＶR1以上になったと検知すると、ＣＬＫ活性化信号ＰＥ１が活性状態になる。
【０２１７】
これに応じて、再び第１のチャージポンプ回路４１４が動作し、電位Ｖｎｎ１が所定の電位レベル以下となるまで低下する。以後は、同様にして、高電圧レベル検出回路４０６に制御されて、第１の負電位駆動回路４０２から出力される電位Ｖｎｎ１のレベルが所定の値に維持される。
【０２１８】
実施の形態３の高電圧発生回路においては、以上のような動作を行なうので、第２のチャージポンプ回路４１６の供給電流量が小さい場合、すなわち言換えると第２のチャージポンプ回路４１６の回路面積の小さい場合であっても、第２の負電位駆動回路４０４から出力される電位レベルＶｎｎ２のたち下がりを、第１の負電位駆動回路４０２の立ち下がり速度と同一にすることが可能である。
【０２１９】
第２のチャージポンプ回路４１６は、電位Ｖｎｎ２のレベルを所定の電位レベルに保持するだけの電流供給量を有していればよいので、負電圧発生回路４００が、第１の高電圧出力Ｖｎｎ１および第２の高電圧出力Ｖｎｎ２を出力する場合でも、それぞれの電位Ｖｎｎ１およびＶｎｎ２を全く独立の負電位駆動回路により生成する場合に比べて、回路面積の増大を抑制することが可能である。
【０２２０】
以上の説明では、負電圧発生回路４００から出力される高電圧が２種類の場合について説明したが、本発明はこのような場合に限定されることなく、さらにより多くの高電圧を出力する場合に適用することも可能である。
【０２２１】
［実施の形態４］
図１７は、本発明の実施の形態４の負電圧発生回路５００の構成を示す概略ブロック図である。
【０２２２】
図１１に示した実施の形態３の負電圧発生回路の構成と異なる点は、以下のとおりである。
【０２２３】
すなわち、実施の形態４の負電圧発生回路においては、第２の負電位駆動回路４０４中のＣＬＫゲート回路５１２が、高電圧レベル検出回路４０８からのＣＬＫ活性化信号ＰＥ２および高電圧スイッチ４１８からの信号ＴＧＸの双方に制御されて動作する構成となっている点である。
【０２２４】
すなわち、図８に示した、実施の形態２のＣＬＫゲート回路３１２の構成と同様にして、ＣＬＫゲート回路５１２は、信号ＴＧＸおよび信号ＰＥ２が共に活性状態（“Ｈ”レベル）である期間内のみクロック発生回路２２０から受けたクロックＣＬＫおよび／ＣＬＫを、駆動クロック信号ＰＨ２および／ＰＨ２として出力する。
【０２２５】
したがって、負電圧発生回路５００の動作の初期段階においては、高電圧スイッチ４１８は導通状態となっており、かつＣＬＫゲート回路５１２は、活性な駆動クロック信号ＰＨ２および／ＰＨ２を出力しない状態となっている。
【０２２６】
したがって、出力ノードＮｎ２の電位レベルが所望の電圧になるまでは、第２のチャージポンプ回路４１６は動作しない構成となっている。
【０２２７】
その他の点は、図１１に示した第３の実施例の負電圧発生回路４００の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
図１８は、図１７に示した負電圧発生回路５００の動作を説明するためのタイミングチャートである。
【０２２８】
時刻ｔ０において、制御回路１２２から出力される検出回路活性化信号ＤＥ１およびＤＥ２は、共に不活性状態であり、時刻ｔ１において、信号ＤＥ１およびＤＥ２が活性状態（“Ｈ”レベル）へと変化する。一方、時刻ｔ０の時点において、信号ＰＥ２は活性状態であって、信号／ＰＥ２は“Ｌ”レベルである。信号／ＤＥ２は“Ｈ”レベルであるため、図１７に示した高電圧スイッチ４１８は導通状態である。
【０２２９】
時刻ｔ１において、信号ＤＥ２が“Ｈ”レベルに、すなわち、信号／ＤＥ２が“Ｌ”レベルとなった場合でも、高電圧スイッチ４１８は導通状態を維持する。
【０２３０】
すなわち、高電圧スイッチ４１８から出力される信号ＴＧＸは“Ｌ”レベルである。このため、ＣＬＫゲート回路４１２からは活性な駆動クロック信号ＰＨ２および／ＰＨ２は出力されない。このため、第２のチャージポンプ回路４１６は動作を停止したままである。
【０２３１】
したがって、時刻ｔ１〜ｔ３の期間においては、第１のチャージポンプ回路４１４のみが動作し、第１の負電位駆動回路４０２の出力ノードＮH1および第２の負電位駆動回路４０４の出力ノードＮｎ２の電位レベルは、第１のチャージポンプ回路４１４のみによって駆動される。
【０２３２】
時刻ｔ３において、ノードＮｎ２の電位レベルが、所定の電位レベルになると、高電圧レベル検出回路４０８は、信号ＰＥ２の電位レベルを“Ｌ”レベルへと変化させる。これに応じて、高電圧スイッチ回路４１８に入力する信号／ＰＥ２は“Ｈ”レベルへと変化し、高電圧スイッチ回路４１８は遮断状態となる。さらに、信号／ＰＥ２の“Ｈ”レベルへの変化に応じて、信号ＴＧＸも“Ｈ”レベルへと変化する。
【０２３３】
つまり、ＣＬＫゲート回路５１２においては、信号ＴＧＸは“Ｈ”レベルであるものの、信号ＰＥ２が“Ｌ”レベルであるため、依然として第２のチャージポンプ回路４１６には、駆動クロック信号ＰＨ２および／ＰＨ２は供給されない。
【０２３４】
時刻ｔ４において、高電圧レベル検出回路４０８が、ノードＮｎ２の電位レベル、すなわち電位Ｖｎｎ２の電位レベルが所定の上限電位レベルＶR2以上であることを検知すると、高電圧レベル検出回路４０８は、信号ＰＥ２を活性状態へと変化させる。この時点で、信号ＰＥ２および信号ＴＧＸが共に“Ｈ”レベルとなるので、ＣＬＫゲート回路５１２から第２のチャージポンプ回路４１６に対して、活性な駆動クロック信号ＰＨ２および／ＰＨ２が供給される。
【０２３５】
これにより、電位Ｖｎｎ２は、第２のチャージポンプ回路４１６により、独立に駆動されて、再び所定の電位レベルに達するまで降圧される。時刻ｔ５において、高電圧レベル検出回路４０８が電位Ｖｎｎ２が所定の電位レベル以下になったことを検知すると、信号ＰＥ２は不活性化し、これに応じて、第２のチャージポンプ回路４１６への駆動クロック信号の供給も停止される。
【０２３６】
以後は、同様にして、第２の負電位駆動回路４０４により独立に、電位Ｖｎｎ２が制御される。
【０２３７】
一方、時刻ｔ３において、高電圧スイッチ回路４１８が遮断状態となった時点では、第１の負電位駆動回路４０２から出力される電位Ｖｎｎ１は、電位Ｖｎｎ１に対して予め定められた所定の電位レベルには到達していない。したがって、高電圧レベル検出回路４０６は、信号ＰＥ１を活性状態（“Ｈ”レベル）に維持する。このため、第１のチャージポンプ回路４１４が、電位Ｖｎｎ１を独立に制御してさらに降圧動作を継続する。
【０２３８】
時刻ｔ６において、電位Ｖｎｎ１が、所定の電位レベルに到達したことを高電圧レベル検出回路４０６が検知すると、信号ＰＥ１は不活性状態へと変化する。
【０２３９】
これに応じて、第１のチャージポンプ回路４１４への駆動クロック信号ＰＨ１および／ＰＨ１の供給が停止される。時刻ｔ７において、再び電位Ｖｎｎ１の電位レベルが、第１の所定の上限電位レベルＶR1よりも上昇したことを、高電圧レベル検出回路４０６が検知すると、再び信号ＰＥ１が活性状態となり、第１のチャージポンプ回路４１４により電位Ｖｎｎ１の降圧動作が行なわれる。
【０２４０】
以上説明したとおり、実施の形態４の負電位駆動回路５００においては、電位Ｖｎｎ１が供給される出力ノードＮｎ１および電位Ｖｎｎ２が供給される出力ノードＮｎ２の電位レベルは、降圧動作の初期段階においては、共に第１のチャージポンプ回路４１４により駆動される。
【０２４１】
第２のチャージポンプ回路４１６は、第２の所定の電位レベルまで降圧された電位Ｖｎｎ２を、この第２の所定電位レベルに維持する動作のみを行なえばよい。このため、第２のチャージポンプ回路の供給電流量を第１のチャージポンプ回路の供給電流量に比べて小さく抑えた場合でも、言換えると、第２のチャージポンプ回路４１６の回路面積を、第１のチャージポンプ回路４１４の回路面積に比べて小さく抑えた場合でも、降圧動作の初期段階においては、ノードＮｎ２の電位レベルは、ノードＮｎ１の電位レベルと同様に立上げることが可能となる。
【０２４２】
【発明の効果】
請求項１記載の内部電位発生回路においては、第１および第２の出力ノードの電位が第２の所定電位となるまでは、第１および第２のチャージポンプ手段の出力ノードの電位レベルは共通に保たれる。このため、第１のチャージポンプ手段および第２のチャージポンプ手段の電流供給量が異なる場合でも、第１の出力ノードと第２の出力ノードの電位レベルの立上がる速度を共通とすることができる。このため、内部電位発生回路が、第１の所定の内部電位および第２の所定の内部電位を発生する必要がある場合でも、回路面積の増大を抑制することが可能である。
【０２４３】
請求項２記載の内部電位発生回路は、第２の出力ノードの電位が第２の所定電位となって、スイッチ手段が遮断状態となった後は、第１の出力ノードと第２の出力ノードの電位レベルは、それぞれ独立に制御されるため、第２のチャージポンプ手段が出力する第１の電流供給量は、第２の所定の内部電位を維持する大きさで十分である。このため、第２のチャージポンプ手段の回路面積を縮小することが可能で、内部電位発生回路の回路面積自体の増大を抑制することが可能である。
【０２４４】
請求項３記載の内部電位発生回路は、第２の出力ノードの電位が第２の所定電位となって、スイッチ手段が遮断状態となった後は、第１の出力ノードと第２の出力ノードの電位レベルは、それぞれ独立に制御されるため、第２のチャージポンプ手段が出力する第１の電流供給量は、第２の所定の内部電位を維持する大きさで十分である。このため、第２のチャージポンプ手段の回路面積を縮小することが可能で、内部電位発生回路の回路面積自体の増大を抑制することが可能である。
【０２４５】
請求項４記載の内部電位発生回路は、内部電位発生回路が第１の所定の内部電位および第２の所定の内部電位を出力し始める初期段階においては、第１および第２のチャージポンプ手段の双方が動作するため、第１および第２の出力ノードの電位レベルが、それぞれ所定の電位レベルとなるまでの時間を短縮することが可能である。
【０２４６】
請求項５記載の内部電位発生回路は、内部電位発生回路が第１の所定の内部電位および第２の所定の内部電位を出力し始める初期段階においては、第１および第２のチャージポンプ手段の双方が動作するため、第１および第２の出力ノードの電位レベルが、それぞれ所定の電位レベルとなるまでの時間を短縮することが可能である。
【０２４７】
請求項６記載の内部電位発生回路は、第１および第２の出力ノードの電位レベルが、第２の所定の電位レベルとなるまでは、第１のチャージポンプ手段のみが動作するため、消費電力を抑制することが可能である。
【０２４８】
請求項７記載の内部電位発生回路は、第１および第２の出力ノードの電位レベルが、第２の所定の電位レベルとなるまでは、第１のチャージポンプ手段のみが動作するため、消費電力を抑制することが可能である。
【０２４９】
請求項８記載の内部電位発生回路は、第２の出力ノードの電位が第２の所定電位となって、スイッチ手段が遮断状態となった後は、第１の出力ノードと第２の出力ノードの電位レベルは、それぞれ独立に制御されるため、第２のチャージポンプ手段が出力する第１の電流供給量は、第２の所定の内部電位を維持する大きさで十分である。このため、第２のチャージポンプ手段の回路面積を縮小することが可能で、内部電位発生回路の回路面積自体の増大を抑制することが可能である。
【０２５０】
請求項９記載の内部電位発生回路は、第２の出力ノードの電位が第２の所定電位となって、スイッチ手段が遮断状態となった後は、第１の出力ノードと第２の出力ノードの電位レベルは、それぞれ独立に制御されるため、第２のチャージポンプ手段が出力する第１の電流供給量は、第２の所定の内部電位を維持する大きさで十分である。このため、第２のチャージポンプ手段の回路面積を縮小することが可能で、内部電位発生回路の回路面積自体の増大を抑制することが可能である。
【０２５１】
請求項１０記載の内部電位発生回路は、内部電位発生回路が第１の所定の内部電位および第２の所定の内部電位を出力し始める初期段階においては、第１および第２のチャージポンプ手段の双方が動作するため、第１および第２の出力ノードの電位レベルが、それぞれ所定の電位レベルとなるまでの時間を短縮することが可能である。
【０２５２】
請求項１１記載の内部電位発生回路は、内部電位発生回路が第１の所定の内部電位および第２の所定の内部電位を出力し始める初期段階においては、第１および第２のチャージポンプ手段の双方が動作するため、第１および第２の出力ノードの電位レベルが、それぞれ所定の電位レベルとなるまでの時間を短縮することが可能である。
【０２５３】
請求項１２記載の内部電位発生回路は、第１および第２の出力ノードの電位レベルが、第２の所定の電位レベルとなるまでは、第１のチャージポンプ手段のみが動作するため、消費電力を抑制することが可能である。
【０２５４】
請求項１３記載の内部電位発生回路は、第１および第２の出力ノードの電位レベルが、第２の所定の電位レベルとなるまでは、第１のチャージポンプ手段のみが動作するため、消費電力を抑制することが可能である。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】  実施の形態１の高電圧発生回路２００の構成を示す概略ブロック図である。
【図３】  高電圧レベル検出回路２０６の構成を示す回路図である。
【図４】  高電圧スイッチ回路２１８の構成を示す概略ブロック図である。
【図５】  ＣＬＫゲート回路２１０の構成を示す概略ブロック図である。
【図６】  第２のチャージポンプ回路２１６の構成を示す回路図である。
【図７】  実施の形態１の高電圧発生回路２００の動作を説明するタイミングチャートである。
【図８】  実施の形態２のＣＬＫゲート回路３１２の構成を示す概略ブロック図である。
【図９】  実施の形態２の高電圧発生回路３００の構成を示す概略ブロック図である。
【図１０】  実施の形態２の高電圧発生回路３００の動作を説明するためのタイミングチャートである。
【図１１】  実施の形態３の負電圧発生回路４００の構成を示す概略ブロック図である。
【図１２】  高電圧レベル検出回路４０６の構成を示す回路図である。
【図１３】  高電圧スイッチ４１８の構成を示す回路図である。
【図１４】  第１のチャージポンプ回路４１４の構成を示す回路図である。
【図１５】  第２のチャージポンプ回路４１６の構成を示す回路図である。
【図１６】  実施の形態３の負電圧発生回路４００の動作を説明するためのタイミングチャートである。
【図１７】  実施の形態４の負電圧発生回路５００の構成を示す概略ブロック図である。
【図１８】  負電圧発生回路５００の動作を説明するためのタイミングチャートである。
【図１９】  従来のチャージポンプ回路２０００の構成を示す回路図である。
【図２０】  従来のチャージポンプ回路２０００中のトランジスタの構造を示す模式断面図である。
【図２１】  従来のチャージポンプ回路２０００の等価回路を示す回路図である。
【図２２】  駆動クロック信号ＰＨおよび／ＰＨの時間変化を示すタイミングチャートである。
【図２３】  従来の不揮発性半導体記憶装置のメモリセルトランジスタの構成および動作を説明するための模式断面図であり、（ａ）は書込動作における各部分の電位を、（ｂ）は消去動作における各部の電位をそれぞれ示す。
【図２４】  従来の不揮発性半導体記憶装置に対する書込動作、消去動作および読出動作における各電位レベルを示す図である。
【符号の説明】
１００  ベリファイ電圧発生回路、１０２  アドレスバッファ、１０４  メモリセルアレイ、１０６  Ｘデコーダ、１０８  Ｙデコーダ、１１４  セレクトゲートデコーダ，１１６，１１８  ソースデコーダ、１２０  ウェル電位駆動回路、１２２  制御回路、１２４  データ入出力バッファ、１２６  データドライバ、１２８  センスアンプ、１３０  書込回路、２００，３００  高電圧発生回路、４００，５００  負電圧発生回路、１０００  不揮発性半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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