(57)【特許請求の範囲】
【請求項１】
コア領域及びセル領域を含む半導体メモリ素子の製造方法において、
素子分離膜が形成された半導体基板にゲートパターンを形成する工程と、
前記ゲートパターンの上部に窒化膜よりなる絶縁膜及び両側壁に窒化膜よりなるスペーサを形成して、ゲートパターンのキャッピング層を形成する工程と、
前記半導体基板上に第１層間絶縁膜を形成し、前記セル領域の前記第１層間絶縁膜をパターニングして直接コンタクト及び埋め込みコンタクトのためのコンタクトホールを形成し、前記コンタクトホールを充填する直接コンタクトパッド及び埋め込みコンタクトパッドを形成する工程と、
前記半導体基板上に第２層間絶縁膜を形成し、前記セル領域及びコア領域にビットラインパターンを形成する工程と、
前記ビットラインパターンの上部に窒化膜よりなる絶縁膜及び両側壁に窒化膜よりなるスペーサを形成して、ビットラインパターンのキャッピング層を形成する工程と、
前記半導体基板上に第３層間絶縁膜を形成し、前記セル領域の前記第３層間絶縁膜に前記埋め込みコンタクトパッドと連結され、前記ビットラインパターンのキャッピング層に自己整列した埋め込みコンタクトホールを形成し、前記埋め込みコンタクトホールを充填する埋め込みコンタクトホールプラグを形成する工程と、
前記半導体基板上にエッチング停止層を形成し、前記コア領域の前記エッチング停止層、第１、第２、及び第３層間絶縁膜に第１メタルコンタクトホールを形成し、前記第１メタルコンタクトホールを充填する第１メタルプラグを形成する工程と、
前記半導体基板上に第４層間絶縁膜を形成しかつパターニングして前記セル領域には前記埋め込みコンタクトホールプラグを露出させ、前記コア領域には後続工程で配線用コンタクトホールが形成される部分に前記第３層間絶縁膜の表面を露出させる溝をもつ第４層間絶縁膜パターンを形成する工程と、
前記第４層間絶縁膜パターンにより形成された前記半導体基板の表面の段差に沿って下部電極用ポリシリコン層を凹状に積層し前記下部電極用ポリシリコン層をそれぞれ分離する工程と、
前記下部電極用ポリシリコン層上に誘電膜を形成する工程と、
前記半導体基板上にコア領域の上部電極層とセル領域の上部電極層が互いに連結されるように上部電極層パターンを形成する工程と、
前記半導体基板上に第５層間絶縁膜を積層し、前記コア領域の前記第５層間絶縁膜に前記溝内の前記上部電極層を露出させる配線用コンタクトホールと前記第１メタルプラグを露出させる前記第１メタルプラグより口径の大きな第２メタルコンタクトホールを形成する工程と、
前記配線用コンタクトホールを充填する配線用コンタクトプラグ及び前記第２メタルコンタクトホールを充填する第２メタルプラグを形成する工程と、を備えることを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記素子分離膜は浅いトレンチ素子分離工程により形成されたことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記ビットラインパターンは、チタニウム層と障壁層とタングステン層とを積層して形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項４】
前記ビットラインパターンは最上層にタングステン層を備え、前記ビットラインパターン上に存在するキャッピング層は、下部の前記タングステン層のリフティングを防止するために、２００〜４００℃でプラズマ化学気相蒸着法により形成された窒化膜を用いることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項５】
前記埋め込みコンタクトホールプラグを形成する工程は、
前記埋め込みコンタクトホールを充填しつつ前記半導体基板上を覆うポリシリコン層を蒸着する工程と、前記ポリシリコン層を前記第３層間絶縁膜の表面が露出されるようにエッチバックする工程とを含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項６】
前記エッチング停止層は、窒化膜を用いて形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項７】
前記エッチング停止層を形成した後に、前記エッチング停止層上に犠牲酸化膜を形成する工程をさらに行うことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項８】
前記犠牲酸化膜は、ＰＥ−ＴＥＯＳ膜を５００〜２、０００Åの厚さで形成することを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項９】
前記第１メタルプラグを形成する方法は、
前記半導体基板の活性領域と接する界面にオーミック層及び障壁層を先に形成する工程と、
前記障壁層の上部にタングステン層を形成する工程とを含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記埋め込みコンタクトホールプラグは、前記セル領域の平面からみたとき、前記半導体基板の活性領域、前記ビットラインパターン及び前記ゲートパターンからなるワードラインと接しつつ形成されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記第４層間絶縁膜は、ＰＥ−ＴＥＯＳ膜を１．８μｍ以上の厚さで形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記分離された形の下部電極用ポリシリコン層を形成する方法は、
前記下部電極用ポリシリコン層を前記半導体基板の表面の段差に沿って積層する工程と、
前記第４層間絶縁膜パターンの前記溝がパターニングされた領域を充填しつつ前記半導体基板上を覆うフォトレジスト膜を塗布する工程と、
前記フォトレジスト膜を前記第４層間絶縁膜の表面が現れるようにエッチバックする工程と、
前記第４層間絶縁膜パターンの前記溝がパターニングされた部分を充填するフォトレジスト膜を除去する工程とを含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記下部電極用ポリシリコン層を分離する工程を行った後に、前記下部電極用ポリシリコン層に半球状のグレーンを形成する工程をさらに行うことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記誘電膜は、酸化タンタル（Ｔａ２Ｏ５）、原子層の蒸着による酸化アルミニウム（Ａｌ２Ｏ３）、及び窒化膜と酸化膜からなる二重膜よりなる群から選択されたいずれか一つの誘電物質を用いて形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記上部電極は、窒化チタニウム層とポリシリコン層からなる二重膜を用いて形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記第２メタルコンタクトホールを形成した後に、前記第２メタルコンタクトホールの底面にチタニウム及び窒化チタニウムを用いた接着層を形成する工程をさらに行うことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１７】
コア領域及びセル領域を含む半導体メモリ素子において、
浅いトレンチ素子分離による素子分離膜を含む半導体基板と、
前記半導体基板上に形成されており、その上部及び両側壁を覆うキャッピング層を含むゲートパターンと、
前記ゲートパターンが形成された前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された直接コンタクトパッド及び埋め込みコンタクトパッドと、
前記直接コンタクトパッド及び前記埋め込みコンタクトパッドが形成された前記半導体基板上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成されており、その上部及び両側壁を覆うキャッピング層を含むビットラインパターンと、
前記ビットラインパターンが形成された前記半導体基板上に形成された第３層間絶縁膜と、
前記セル領域の前記第３層間絶縁膜中に前記ビットラインパターンのキャッピング層を用いて自己整列法により形成した埋め込みコンタクトホールを充填する埋め込みコンタクトホールプラグと、
前記埋め込みコンタクトホールプラグが形成された前記半導体基板上に形成されたエッチング停止層と、
前記コア領域で前記エッチング停止層、第１、第２及び第３層間絶縁膜をパターニングして前記半導体基板の活性領域及び前記ゲートパターンとそれぞれ連結されるように形成した第１メタルプラグと、
前記第１メタルプラグが形成された前記半導体基板上に形成され、前記セル領域の前記埋め込みコンタクトホールプラグを露出させ、前記コア領域では前記第３層間絶縁膜の表面の一部を露出させて後続工程で形成される深い内部シリンダ型キャパシタ部と同程度の深さとなる溝をもつ第４層間絶縁膜パターンと、
前記セル領域において前記第４層間絶縁膜パターンにより形成された前記半導体基板の表面の段差に沿って形成された深い内部シリンダ型キャパシタ部と、
前記コア領域において前記第４層間絶縁膜パターンにより形成された前記半導体基板の表面の段差に沿い、かつ、前記深い内部シリンダ型キャパシタ部の上部電極層と連結して形成された配線層と、
前記深い内部シリンダ型キャパシタ部及び前記配線層が形成された前記半導体基板上に形成された第５層間絶縁膜と、
前記コア領域の前記第５層間絶縁膜中に形成されて、前記第１メタルプラグと連結され前記第１メタルプラグよりも大きい口径をもつ第２メタルプラグと、
前記コア領域の前記第５層間絶縁膜中に形成されて、前記第４層間絶縁膜パターンの前記溝内において前記配線層と連結された配線用コンタクトプラグとを備えることを特徴とする半導体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳細には、ＤＲＡＭ素子及びその製造方法に関する。
【０００２】
【従来の技術】
集積度が高い半導体素子のＤＲＡＭ素子を製造するとき、半導体メモリ素子を製造するそれぞれの単位工程に各種の問題が生じる。これらの問題点を緩和するために、半導体メモリ素子を製造する材料を変えたり、半導体メモリ素子の集積化構造に新しい設計法を採択したりしている。
【０００３】
前記新しい設計法が採択される半導体メモリ素子の集積化構造には各種の形態がある。しかし、最近、デザインルールが０．１７μｍ以下のＤＲＡＭ素子を製造する工程で採択される代表的な集積化構造としては、浅いトレンチ素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程による素子分離膜、自己整列コンタクト（ＳＡＣ：Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法によるコンタクトホール、シリンダ型キャパシタ部（Ｃｙｌｉｎｄｅｒｔｙｐｅ  ｃａｐａｓｉｔｏｒ）、酸化タンタル（Ｔａ2Ｏ5）構造の誘電膜などがある。
【０００４】
しかし、前述した構造を採択するＤＲＡＭ素子の場合には、次のような解決課題が残存している。
【０００５】
第一に、自己整列コンタクト工程及びシリンダ型キャパシタを採択する場合には適合な工程マージンが確保し難く、工程の安定性が低下する恐れがある。特に、ＤＲＡＭ素子のキャパシタンスを向上させるために採択したシリンダ型キャパシタは、それぞれのシリンダ型キャパシタの狭いノード間隔により、隣接するビット間にブリッジ欠陥が生じうる。
【０００６】
第二に、シリンダ型キャパシタを形成するために必ず必要となる厚い層間絶縁膜、例えば、酸化膜を湿式でエッチングして除去する工程で多くの欠陥が生じる場合があり、しかも、工程が複雑になる問題がある。
【０００７】
第三に、シリンダ型キャパシタの使用によるコア領域とセル領域との段差は厚い構造の平坦化用絶縁膜を要することになる。これに伴い、コア領域でメタルコンタクトを形成するとき、厚い平坦化用層間絶縁膜にメタルコンタクトホールを形成し難く、前記メタルコンタクトホールを導電物質で充填する工程でも難しさが増すという問題がある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ビットラインパターンと埋め込みコンタクトホールとの間の工程マージンが確保でき、シリンダ型キャパシタを形成するときに生じるノード間のブリッジ欠陥を防止し、パーチクルの発生を抑えると同時に、工程が単純化でき、コア領域で深い構造のメタルコンタクトが適宜に形成できる半導体メモリ素子の製造方法を提供するところにある。
【０００９】
本発明の他の目的は、前記製造方法による半導体メモリ素子を提供するところにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明の一観点は、コア領域及びセル領域を含む半導体メモリ素子の製造方法において、まず、素子分離膜が形成された半導体基板にゲートパターンを形成する。前記ゲートパターンの上部に窒化膜よりなる絶縁膜及び両側壁に窒化膜よりなるスペーサを形成して、ゲートパターンのキャッピング層を形成する。前記半導体基板上に第１層間絶縁膜を形成し、前記セル領域の前記第１層間絶縁膜をパターニングして、直接コンタクト（ＤＣ）及び埋め込みコンタクト（ＢＣ）のためのコンタクトホールを形成し、前記コンタクトホールを充填する直接コンタクトパッド及び埋め込みコンタクトパッドを形成する。前記半導体基板上に第２層間絶縁膜を形成し、前記セル領域にビットラインパターンを形成する。前記ビットラインパターンの上部に窒化膜よりなる絶縁膜と両側壁に窒化膜よりなるスペーサを形成して、ビットラインパターンのキャッピング層を形成する。前記半導体基板上に第３層間絶縁膜を形成し、前記セル領域の前記第３層間絶縁膜に前記埋め込みコンタクトパッドと連結され、前記ビットラインパターンのキャッピング層に自己整列した埋め込みコンタクトホールを形成し、前記埋め込みコンタクトホールを充填する埋め込みコンタクトホールプラグを形成する。前記半導体基板上にエッチング停止層を形成し、前記コア領域の前記エッチング停止層、第１、第２、及び第３層間絶縁膜に第１メタルコンタクトホールを形成し、前記第１メタルコンタクトホールを充填する第１メタルプラグを形成する。前記半導体基板上に第４層間絶縁膜を形成しかつパターニングして、前記セル領域には前記埋め込みコンタクトホールプラグを露出させ、前記コア領域には後続工程で配線用コンタクトホールが形成される部分に前記第３層間絶縁膜の表面を露出させる溝をもつ第４層間絶縁膜パターンを形成する。前記第４層間絶縁膜パターンにより形成された前記半導体基板の表面の段差に沿って下部電極用ポリシリコン層を凹状に積層し、前記下部電極用ポリシリコン層をそれぞれ分離する。前記下部電極用ポリシリコン層上に誘電膜を形成し、前記半導体基板上にコア領域の上部電極層とセル領域の上部電極層とが互いに連結されるように上部電極層パターンを形成する。前記半導体基板上に第５層間絶縁膜を積層し、前記コア領域の前記第５層間絶縁膜に前記溝内の前記上部電極層を露出させる配線用コンタクトホールと前記第１メタルプラグを露出させ、前記第１メタルプラグより口径の大きな第２メタルコンタクトホールを形成する。最後に、前記配線用コンタクトホールを充填する配線用コンタクトプラグ及び前記第２メタルコンタクトホールを充填する第２メタルプラグを形成する。
【００１１】
前記目的を達成するために、本発明の他の観点は、コア領域及びセル領域を含む半導体メモリ素子において、浅いトレンチ素子分離による素子分離膜を含む半導体基板と、前記半導体基板上に形成されており、その上部及び両側壁を覆うキャッピング層を含むゲートパターンと、前記ゲートパターンが形成された前記半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成された直接コンタクトパッド及び埋め込みコンタクトパッドと、前記直接コンタクトパッド及び前記埋め込みコンタクトパッドが形成された前記半導体基板上に形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成されており、その上部及び両側壁を覆うキャッピング層を含むビットラインパターンと、前記ビットラインパターンが形成された前記半導体基板上に形成された第３層間絶縁膜と、前記セル領域の前記第３層間絶縁膜中に前記ビットラインパターンのキャッピング層を用いて自己整列法により形成した埋め込みコンタクトホールを充填する埋め込みコンタクトホールプラグと、前記埋め込みコンタクトホールプラグが形成された前記半導体基板上に形成されたエッチング停止層と、前記コア領域で前記エッチング停止層、第１、第２及び第３層間絶縁膜をパターニングして前記半導体基板の活性領域及び前記ゲートパターンとそれぞれ連結されるように形成した第１メタルプラグと、前記第１メタルプラグが形成された前記半導体基板上に形成され、前記セル領域の前記埋め込みコンタクトホールプラグを露出させ、前記コア領域では前記第３層間絶縁膜の表面の一部を露出させて後続工程で形成される深い内部シリンダ型キャパシタ部と同程度の深さとなる溝をもつ第４層間絶縁膜パターンと、前記セル領域において前記第４層間絶縁膜パターンにより形成された前記半導体基板の表面の段差に沿って形成された深い内部シリンダ型キャパシタ部と、前記コア領域において前記第４層間絶縁膜パターンにより形成された前記半導体基板の表面の段差に沿い、かつ、前記深い内部シリンダ型キャパシタ部の上部電極層と連結して形成された配線層と、前記深い内部シリンダ型キャパシタ部及び前記配線層が形成された前記半導体基板上に形成された第５層間絶縁膜と、前記コア領域の前記第５層間絶縁膜中に形成されて、前記第１メタルプラグと連結され前記第１メタルプラグよりも大きい口径をもつ第２メタルプラグと、前記コア領域の前記第５層間絶縁膜中に形成されて、前記第４層間絶縁膜パターンの前記溝内において前記配線層と連結された配線用コンタクトプラグとを備えることを特徴とする半導体メモリ素子である。
【００１２】
また、本発明においては、好ましくは前記素子分離膜は浅いトレンチ素子分離による素子分離膜である。また、好ましくは、前記ビットラインパターンはチタニウム層と障壁層を下部に挟み、かつタングステンで製造する。さらに、好ましくは、前記ゲートパターン及びビットラインパターンは上部絶縁膜及び両側壁にスペーサよりなるキャッピング層をさらに備える。なおかつ、好ましくは、前記キャッピング層は窒化膜である。
【００１３】
本発明においては、好ましくは、前記エッチング停止層は窒化膜を用いて形成する。また、本発明においては、好ましくは、前記エッチング停止層を形成した後に、前記エッチング停止層上に犠牲酸化膜を形成する工程をさらに行う。
【００１４】
本発明においては、好ましくは、前記第１メタルプラグは、前記セル領域の平面からみたとき、活性領域、ビットライン及びワードラインと接するように形成する。
【００１５】
本発明においては、好ましくは、前記第２メタルプラグの口径は、前記第１メタルプラグのそれよりも大きい。
【００１６】
また、本発明によれば、好ましくは、前記埋め込みコンタクトホールプラグは、前記セル領域のワードライン断面において、前記ゲート上部の絶縁膜よりも下方の位置で前記埋め込みコンタクトパッドと連結される。また、好ましくは、前記下部電極用ポリシリコン層は、前記セル領域のビットライン断面において、前記ビットライン上部の絶縁膜よりも下方の位置で前記埋め込みコンタクトホールプラグと連結される。
【００１９】
本発明によれば、埋め込みコンタクトホールをビットラインのキャッピングを用いて自己整列コンタクト法により形成することで、ビットラインパターンと埋め込みコンタクトホールとの間の工程マージンが確保できる。また、深い内部シリンダ型キャパシタを形成しノード間のブリッジ欠陥を防止し、パーチクルの発生を抑えると同時に、工程を単純化できる。エッチング停止層を用い、第２メタルコンタクトホールを下部の第１メタルコンタクトホールよりも大きい口径で形成することにより、深い構造の第２メタルコンタクトホールを適宜にエッチングし、これを導電物質で充填し直すことができる。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施の形態について詳細に説明する。
【００２１】
第１の実施の形態
第１の実施の形態は、配線用コンタクトホールをコア領域の溝の上部電極層に形成する場合である。
【００２２】
図１ないし図１５は、本発明の第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【００２３】
各図面において、左側の部分はコア領域で半導体基板をワードラインの方向に切断した断面で、中央の部分はセル領域で半導体基板をワードラインの方向に切断した断面で、そして右側の部分はセル領域で半導体基板をビットラインの方向に切断した断面である。ここで、図１に示したコア領域と、セル領域をワードラインの方向に切断した断面およびセル領域をビットラインの方向に切断した断面は、このような複合図面として一枚の図面に示せないものであるが、ここでは本発明の理解を助けるために一つの図面に構成した。
【００２４】
まず、図１３に基づき、本発明の第１の実施の形態による半導体メモリ素子について説明する。
【００２５】
本発明の第１の実施の形態による半導体メモリ素子は、（１）浅いトレンチ素子分離（ＳＴＩ）による素子分離膜１０２を含む半導体基板１００と、（２）前記半導体基板１００上に形成され、キャッピング層１１６、１１８を含むゲートパターン１１０と、（３）前記ゲートパターン１１０上に第１及び第２層間絶縁膜１２４、１２６を挟んで形成されたキャッピング層１３８、１４０を含むビットラインパターン１３０と、（４）前記ビットラインパターン１３０上に第３層間絶縁膜１４２を挟み、前記セル領域で前記キャッピング層１３８、１４０を用いて自己整列コンタクト法（ＳＡＣ）により形成した埋め込みコンタクトホールを充填する埋め込みコンタクトホールプラグ１４４と、（５）前記埋め込みコンタクトホールプラグ１４４が形成された半導体基板上に形成されたエッチング停止層１５０と、（６）前記コア領域で前記エッチング停止層１５０及び第１、第２、第３層間絶縁膜１２４、１２６、１４２をパターニングして半導体基板の表面及びゲートパターンと連結されるように形成した第１メタルプラグ１５４と、（７）前記第１メタルプラグ１５４が形成された半導体基板上に形成され、前記セル領域の埋め込みコンタクトホールプラグ１４４を露出させ、前記コア領域では第３層間絶縁膜１４２の一部を露出させる溝をもつ第４層間絶縁膜パターン１６０と、（８）前記第４層間絶縁膜パターン１６０により露出された半導体基板の表面の段差に沿って形成された深い内部シリンダ型キャパシタ部１６８と、（９）前記深い内部シリンダ型キャパシタ１６８がある半導体基板上に形成されたコア領域の第５層間絶縁膜１７０において前記第１メタルプラグ１５４と連結され、前記第１メタルプラグ１５４よりも大きい口径をもつ第２メタルプラグ１７２と、（１０）前記第４層間絶縁膜パターン１６０の溝１５８上に形成された前記深いシリンダ型キャパシタ部１６８の上部電極層１６６と連結された配線用コンタクトプラグ１７４とで構成される。
【００２６】
前記本発明の第１の実施の形態による半導体メモリ素子の場合、ビットラインパターン１３０のキャッピング層１３８、１４０を用いて自己整列コンタクト法により形成された埋め込みコンタクトホールプラグ１４４により、微細パターンをもつ半導体メモリ素子を製造するとき、オーバラップマージンを確保できる。
【００２７】
また、深い内部シリンダ型キャパシタ部１６８を形成するため、キャパシタの形成のための第４層間絶縁膜パターン１６０を湿式エッチングで除去しないため、キャパシタの下部電極間のブリッジを防止し、パーチクルの発生を抑えるだけでなく、工程の単純化が達成できる。
【００２８】
最後に、第２メタルプラグ１７２の形成メカニズムにより、セル領域及びコア領域の段差が大きく生じても、第２メタルコンタクトホールのエッチング及びフィリングの限界を克服できる。
【００２９】
次に、図１ないし図１５に基づき、本発明の第１の実施の形態による半導体メモリ素子の製造方法について説明する。
【００３０】
図１は、本発明による半導体基板に素子分離膜及びゲートパターンを形成した断面図である。
【００３１】
図１を参照すれば、半導体基板１００に浅いトレンチ素子分離（ＳＴＩ）工程を行い、素子分離膜１０２を形成する。前記半導体基板１００にゲート絶縁膜（図示せず）を形成した後に、前記半導体基板１００上にゲートパターン１１０を形成する。前記ゲートパターン１１０は半導体基板１００上にポリシリコンよりなるゲート電極１１２、シリサイド層１１４及びゲート上部絶縁膜１１６を順次積層し、かつパターニングする。その後、半導体基板１００の全面にゲートスペーサ形成用の絶縁膜を一定の厚さに形成した後、異方性エッチングを行い、パターニングされたゲート電極１１２、シリサイド層１１４及びゲート上部の絶縁膜１１６の側壁にゲートスペーサ１１８を形成して完成する。
【００３２】
好ましくは、前記ゲート上部の絶縁膜１１６及びゲートスペーサ１１８は、窒化膜を用いて形成する。本発明において、ゲートパターン１１０のキャッピング層とは、前記ゲート上部絶縁膜１１６及びゲートスペーサ１１８を言う。
【００３３】
図２は、図１の半導体基板に直接コンタクト（Ｄｉｒｅｃｔ  Ｃｏｎｔａｃｔ：ＤＣ）パッド１２２及び埋め込みコンタクト（Ｂｕｒｉｅｄ  Ｃｏｎｔａｃｔ：ＢＣ）パッド１２０を形成した断面図である。
【００３４】
図２を参照すれば、前記ゲートパターン１１０が形成された半導体基板１００上に第１層間絶縁膜１２４を形成した後、エッチバック或いは化学機械的研磨（ＣＭＰ）工程を行い、第１層間絶縁膜１２４の表面を平坦化させる。ここで、好ましくは、熱による不純物の拡散を防止し、かつ後続する洗浄工程においてプロファイルの歪みを抑えるために、前記第１層間絶縁膜１２４は化学気相蒸着（ＣＶＤ）による高密度プラズマ酸化膜を用いて形成する。
【００３５】
前記平坦化済み半導体基板に写真及びエッチング工程を行い、直接コンタクトパッド１２２及び埋め込みコンタクトパッド１２０を形成するためのコンタクトホールをホール状に形成する。このとき、エッチングは、ゲートパターン１１０のキャッピング層により自己整列コンタクト法により行われる。
【００３６】
その後、前記コンタクトホールを充填しつつ、半導体基板１００上を覆うポリシリコン層を蒸着した後に、エッチバック工程を行って平坦化させることにより、ポリシリコンよりなる直接コンタクトパッド１２２及び埋め込みコンタクトパッド１２０をそれぞれ形成する。
【００３７】
図３は、図２の半導体基板上にビットラインパターン１３０を形成した断面図である。
【００３８】
図３を参照すれば、前記直接コンタクトパッド１２２及び埋め込みコンタクトパッド１２０が形成された半導体基板上に第２層間絶縁膜１２６を高密度プラズマ酸化膜を用いて形成する。次に、前記第２層間絶縁膜１２６上にビットラインパターン１３０を形成する。
【００３９】
前記ビットラインパターン１３０を形成する方法は、まず、半導体素子の速度の特性を向上させるためにチタニウム層１３２を用いてチタニウムシリサイド層を形成し、前記チタニウム層１３２上に窒化チタニウム（ＴｉＮ）を用いて障壁層１３４を形成する。
【００４０】
次に、前記障壁層１３４上にビットライン用導電物質であるタングステン層１３６及び窒化膜を用いてビットライン上部の絶縁膜１３８を形成する。続けて、前記ビットライン上部絶縁膜１３８をエッチングマスクとして下部のタングステン層１３６、障壁層１３４及びチタニウム層１３２をパターニングし、パターニングされた両側壁に窒化膜を用いてビットラインスペーサ１４０を形成してビットラインパターン１３０を完成する。本発明において、ビットラインパターン１３０のキャッピング層とは、窒化膜よりなるビットライン上部の絶縁膜１３８及びビットラインスペーサ１４０を言う。
【００４１】
前記ビットライン上部絶縁膜１３８は、低温工程で形成可能なＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による窒化膜であって、好ましくは、２００〜４００℃の温度範囲で形成する。その理由は、高温工程を用いて窒化膜を形成すれば、下部にある障壁層１３４及びチタニウム層１３２と第２層間絶縁膜１２６の界面でリフティングが生じる恐れがあるからである。しかし、前記タングステン層１３６のリフティングの問題は、前記ビットライン上部の絶縁膜１３８、タングステン層１３６、障壁層１３４及びチタニウム層１３２をパターニングした後には無いため、前記ビットラインスペーサ１４０は形成温度の制約を受けず、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）による窒化膜で形成できる。
【００４２】
図４は、前記図３の半導体基板に埋め込みコンタクトホールプラグを形成した状態の断面図である。
【００４３】
図４を参照すれば、前記ビットラインパターン１３０が形成された半導体基板上に低温で形成可能な高密度プラズマ酸化膜（ＨＤＰ  ｏｘｉｄｅ）を用いて第３層間絶縁膜１４２を形成する。その後、化学機械的研磨（ＣＭＰ）工程を行い、前記第３層間絶縁膜１４２の表面を平坦化させる。
【００４４】
前記第３層間絶縁膜１４２にパターニングを行い、前記埋め込みコンタクトパッド１２０を露出させる埋め込みコンタクトホールを自己整列コンタクト（ＳＡＣ）法により形成する。次に、前記結果物にポリシリコン層を形成した後に、エッチバック工程を行い、前記埋め込みコンタクトホールを充填する埋め込みコンタクトホールプラグ１４４を形成する。
【００４５】
以下、図５ないし図７に基づき、前記埋め込みコンタクトホールプラグの形成工程における本発明と従来の技術とを比較し、本発明による埋め込みコンタクトホールプラグの特徴について説明する。
【００４６】
図５は、従来の技術による埋め込みコンタクトホールプラグを形成する方法を説明するために示した断面図である。
【００４７】
図５を参照すれば、チタニウム層３２、障壁層３４及びタングステン層３６よりなるビットラインパターン３０にキャッピング層がないため、埋め込みコンタクトホールをエッチングする過程で工程マージンが確保し難い。特に、埋め込みコンタクトホールを形成する過程で僅かなミスアラインが生じると、ビットラインパターン３０及び埋め込みコンタクト４４が電気的な導通状態になるため、半導体素子に深刻な欠陥を引き起こす。図中、参照符号１は半導体基板、２は素子分離膜、１０はゲートパターン、２０は埋め込みコンタクトパッド、２６は第２層間絶縁膜、４２は第３層間絶縁膜をそれぞれ表わす。
【００４８】
図６は、本発明による埋め込みコンタクトホールプラグを形成する方法を説明するために示した断面図である。
【００４９】
図６を参照すれば、ビットラインパターン１３０にキャッピング層であるビットライン上部の絶縁膜１３８及びビットラインスペーサ１４０をさらに形成した。従って、埋め込みコンタクトホールの上部ホールの大きさを従来の技術のそれよりも大きくできるので、大きい縦横比の埋め込みコンタクトホールを形成する上で有利である。また、キャッピング層であるビットライン上部の絶縁膜１３８及びビットラインスペーサ１４０が第３層間絶縁膜１４２、及びエッチング選択比が高い窒化膜（図面のＡ部分）よりなるため、自己整列コンタクト法の埋め込みコンタクトホールを形成するとき、ビットラインパターン１３０の導電物質であるタングステンと埋め込みコンタクトとの接触を防止できる。
【００５０】
図７は、本発明により埋め込みコンタクトホールプラグを形成した状態のセル領域の平面図である。
【００５１】
図７を参照すれば、ゲートパターン１１０であるワードライン及びビットラインパターン１３０は互いに直交しつつ形成され、直接コンタクトパッド１２２及び埋め込みコンタクトホールプラグ１４４がそれぞれ形成されていることが確認できる。ここで、本発明による埋め込みコンタクトホールプラグ１４４は、セル領域の平面からみたとき、活性領域１４６、ビットラインパターン１３０、ゲートパターン１１０であるワードラインと互いに接触しつつ形成されるのに特徴がある。
【００５２】
図８は、前記図６の半導体基板上にエッチング停止層１５０及び犠牲酸化膜１５２を形成した断面図である。
【００５３】
図８を参照すれば、前記埋め込みコンタクトホールプラグ１４４が形成された半導体基板上に約７００Åの厚さのエッチング停止層１５０を窒化膜で形成する。その後、前記エッチング停止層１５０上に犠牲酸化膜１５２を５００〜２、０００Å、好ましくは、１、０００Åの厚さに形成する。前記エッチング停止層１５０は、後続工程の深い内部シリンダ型キャパシタ（図１２の１６８）を形成するとき、及び第２メタルコンタクトを形成するとき、エッチングを止める機能を行う。
【００５４】
また、前記犠牲酸化膜１５２はＰＥ−ＴＥＯＳ（ＰＥＣＶＤ法により成膜したＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ））膜であって、後続工程で第１メタルプラグ（図９の１５４）を形成するために平坦化工程を行うとき、エッチング停止層１５０が損傷されることを防止する機能をする。
【００５５】
図９は、図８の半導体基板に第１メタルプラグを形成した断面図である。
【００５６】
図９を参照すれば、前記犠牲酸化膜１５２が形成された半導体基板にパターニングを行い、前記半導体基板１００の表面、例えば、活性領域を露出させるコンタクトホールと、ゲートパターン１１０のシリサイド層１１４及びビットラインパターン１３０のタングステン層１３６を露出させる第１メタルコンタクトホールを形成する。次に、前記第１メタルコンタクトホールのうち半導体基板１００の活性領域を露出させる領域にチタニウムシリサイド（ＴｉＳｉｘ）を用いてオミック層（図示せず）を形成し、その上部に窒化チタニウム（ＴｉＮ）を用いて障壁層（図示せず）をそれぞれ形成する。
【００５７】
その後、前記第１メタルコンタクトホールを充填しつつ、前記半導体基板の表面を覆う導電物質、例えば、タングステン層を形成する。その後、前記エッチング停止層１５０の表面が露出されるように前記タングステン層及び犠牲酸化膜１５２をエッチバックにより除去して第１メタルプラグ１５４を形成する。前記エッチバックは、化学機械的研磨（ＣＭＰ）工程を通じて達成できる。
【００５８】
前記第１メタルプラグ１５４の形成は、後続工程の深い内部シリンダ型キャパシタ部を形成するために必須である。すなわち、一般的なワン・シリンダスタック型キャパシタ構造で生じる隣接するストレッジノード間のブリッジ欠陥を防止し、厚い第４層間絶縁膜（図１０の１６０）を湿式エッチングで除去する工程で生じる欠陥を抑えるために、改善されたキャパシタ構造である深い内部シリンダ型キャパシタ部を採択することが必須である。
【００５９】
しかし、前記深い内部シリンダ型キャパシタ部は、下部電極用ポリシリコン層の外側面に対してはキャパシタンスを増大させるための表面積として活用できない。このような表面積の減少を補償するために、２μｍ以上の高い構造の下部電極用ポリシリコン層を形成しなければならない。そのため、高い構造の下部電極用ポリシリコン層により、後続工程でコア領域のメタルコンタクトプラグを形成する深さが３μｍ以上に深くなる。この理由から、深い内部シリンダ型キャパシタ部をもつ半導体素子において、メタルコンタクトホールのエッチング及びこれを充填するメタルコンタクトプラグの形成が相当難しかった。
【００６０】
このようなメタルコンタクトの形成の問題は、メタルコンタクトを多数回に分けて形成する方法により解決していたが、一般に、ビットラインの形成工程で、１次メタルコンタクトプラグが形成される領域にミスアラインを抑えるためのパッドをさらに設けていた。しかし、前記パッドを形成する場合には、コア領域でより広い空間を確保しなければならないため、コア領域に対する面積の増加が避けられなくなる。これに伴い、セル領域の面積が相対的に縮まり、このため、限られた面積内に多くのセルを形成しなければならないという難しさがあった。さらに、この方法は、メタルコンタクトも、本発明で用いる第２メタルコンタクトホールよりも深くなる。
【００６１】
図１０は、図９の半導体基板上に第４層間絶縁膜パターンを形成し、下部電極用ポリシリコン層を積層したときの断面図である。
【００６２】
図１０を参照すれば、前記第１メタルプラグ１５４が形成された半導体基板上に第４層間絶縁膜、例えば、ＰＥ−ＴＥＯＳ膜を１．８μｍ以上の厚さに形成する。次に、前記第４層間絶縁膜にパターニングを行い、セル領域では埋め込みコンタクトホールプラグ１４４を露出させ、コア領域では第３層間絶縁膜１４２の一部を露出させる溝１５８をもつ第４層間絶縁膜パターン１６０を形成する。ここで、前記埋め込みコンタクトホールプラグ１４４を露出させるパターンは、ホール状である。
【００６３】
前記第３層間絶縁膜１４２の一部を露出させる溝１５８は、後続工程で第２メタルコンタクトホールを形成するとき、高い段差によるエッチング選択比の限界を克服するために使用される構造である。
【００６４】
続けて、前記露出された半導体基板、例えば、段差のある第４層間絶縁膜の表面を一定の厚さで覆うキャパシタの下部電極用ポリシリコン層１６２を形成する。
【００６５】
図１１は、前記図１０の半導体基板において、下部電極用ポリシリコン層をそれぞれ分離したときの断面図である。
【００６６】
図１１を参照すれば、前記下部電極用ポリシリコン層１６２が形成された半導体基板において、コア領域の溝１５８及びセル領域のパターニングされた部分を充填しつつ半導体基板上を覆うフォトレジスト膜（図示せず）を形成する。その後、前記下部電極用ポリシリコン層１６２及び前記フォトレジスト膜をエッチバックして前記第４層間絶縁膜パターン１６０の表面を露出させることにより、分離された形状の下部電極用ポリシリコン層１６２’を形成する。次に、前記第４層間絶縁膜１６０のうち、前記コア領域の溝１５８及び前記セル領域のパターニングされた部分を充填するフォトレジスト膜を除去する。
【００６７】
図１２は、図１１の半導体基板に深い内部シリンダ型キャパシタ及び第５層間絶縁膜を形成した断面図である。
【００６８】
図１２を参照すれば、前記分離された下部電極用ポリシリコン層１６２’上に誘電膜１６４を形成する。前記誘電膜は酸化タンタル（Ｔａ2Ｏ5）、原子層蒸着による酸化アルミニウム膜（Ａｌ2Ｏ3）、或いは窒化膜及び酸化膜の二重膜のうちいずれか一つを選択して形成できる。このとき、誘電膜１６４を形成する前に分離された下部電極用ポリシリコン層１６２’の表面積を広げるために半球状のグレーン（ＨＳＧ）を形成する工程をさらに行う場合もある。続けて、前記誘電膜１６４が形成された半導体基板上に上部電極層１６６を形成して深い内部シリンダ型キャパシタ部１６８を形成する。前記上部電極層１６６は、窒化チタニウム（ＴｉＮ）及びポリシリコン層の二重層を用いて形成することが好ましい。
【００６９】
前記深い内部シリンダ型キャパシタ部１６８は、シリンダ型キャパシタを形成するための層間絶縁膜（本発明では第４層間絶縁膜）を除去しないため、下部電極用ポリシリコン層１６２’の内部面だけを誘電膜１６４と接する下部電極の面積として用いることになる。前記深い内部シリンダ型キャパシタ部１６８において、前記下部電極の表面積が狭まったことを補完するために、下部電極用ポリシリコン層の高さを２μｍ以上に形成することが好ましい。
【００７０】
続けて、前記深い内部シリンダ型キャパシタ部１６８が形成された半導体基板上にＰＥ−ＴＥＯＳを用いて第５層間絶縁膜１７０を蒸着する。
【００７１】
本発明のように、シリンダ型キャパシタを形成するための第４層間絶縁膜パターン１６０を除去せずに、深い内部シリンダ型キャパシタ部１６８を形成する方法は、厚い第４層間絶縁膜パターンを湿式エッチングで除去する工程を行わなくても良い。このため、前記第４層間絶縁膜パターン１６０を湿式エッチングする工程で生じる多くの工程欠陥を防止できる。さらに、セル領域及びコア領域で生じる段差が低減できるので、後続工程において、セル領域とコア領域との高さの差を縮めるためのグローバル平坦化工程が不要になる。これに伴い、工程が単純化する効果が得られる。
【００７２】
図１３は、図１２の半導体基板に第２メタルプラグ及び金属配線層パターンを形成した断面図である。
【００７３】
図１３を参照すれば、前記第５層間絶縁膜１７０にフォトレジストパターンを形成しかつパターニングして、前記第１メタルプラグ１５４を露出させる第２メタルコンタクトホールと、コア領域の溝１５８上にキャパシタの上部電極層１６６を露出させる配線用コンタクトホールを形成する。このとき、第２メタルコンタクトホールは、前記第１メタルコンタクトホールよりも大きいことが好ましい。
【００７４】
前記第２メタルコンタクトホールの底面にチタニウム（Ｔｉ）を用いて接着層（図示せず）を形成する。次に、前記第２メタルコンタクトホール及び前記配線用コンタクトホールを充填しつつ、半導体基板上を覆うタングステン層を十分な厚さに蒸着した後、エッチバック或いは化学機械的な研磨工程を行い、第２メタルコンタクトホールを充填する第２メタルプラグ１７２及び配線用コンタクトプラグ１７４をそれぞれ形成する。
【００７５】
次に、前記第２メタルプラグ１７２及び配線用コンタクトプラグ１７４が形成された半導体基板上に金属配線層を積層した後、写真及びエッチング工程を行い、前記第２メタルプラグ１７２と前記配線用コンタクトプラグ１７４とを連結する金属配線層パターン１７６を形成する。
【００７６】
図１４は、前記図１３の半導体基板において、第２メタルコンタクトホールをエッチングした状態の断面図で、図１５は、このときの第１メタルプラグと第２メタルコンタクトホールとがオーバラップされる形態を示した平面図である。
【００７７】
図１４及び図１５を参照すれば、前記第１メタルプラグ１５４の口径を３５０ｎｍに設定し、第２メタルコンタクトホール１７１の口径を４２０ｎｍに設定した場合、前記第１メタルプラグ１５４及び第２メタルコンタクトホール１７１のオーバラップは、前記第１メタルプラグ１５４及び第２メタルコンタクトホール１７１の口径の差及び窒化膜を用いたエッチング停止層１５０の機能のために、境界のないコンタクトエッチングが可能になる。従って、深い内部シリンダ型キャパシタ１６８を形成するために必ず随伴される、縦横比の高い第２メタルコンタクトホールの形成及びフィリングが有利である。
【００７８】
（参考例）
参考例は、コア領域に溝を形成せずに、配線用コンタクトプラグを形成する場合である。
図１６は、参考例の半導体メモリ素子及びその製造方法を説明するために示した断面図である。
【００７９】
図１６を参照すれば、前記第１の実施の形態では、配線用コンタクトプラグ２７４を、コア領域に溝（図１０の１５８）を形成した後、その上に上部電極層を積層して形成する法であった。しかし、参考例の半導体メモリ素子の製造方法では、第４層間絶縁膜パターン２６０において、コア領域に溝を形成せずに、配線用コンタクトホール２７４を形成する法である。その他の製造工程は前述した第１の実施の形態と同一なため、説明を省略する。
【００８０】
そして、参考例による半導体メモリ素子の構造は、第４層間絶縁膜パターン２６０に溝が形成されず、第４層間絶縁膜パターン２６０がコア領域の全体を覆うことと、配線用コンタクトプラグ２７４の形状が溝ではなく、第４層間絶縁膜パターン２６０上に直ちに形成されることを除いては、前述した第１の実施の形態と同一である。
【００８１】
なお、本発明は前述した実施の形態に限定されることなく、本発明が属する技術的な思想内において、当分野における通常の知識を有した者に多くの変形が可能なのは言うまでもない。
【００８２】
【発明の効果】
以上説明した本発明によれば、第一に、埋め込みコンタクトホールをビットラインのキャッピング層を用いて自己整列コンタクト法により形成することにより、ビットラインパターンと埋め込みコンタクトホールとの間の工程マージンを確保できる。
【００８３】
第二に、深い内部シリンダ型キャパシタを形成してノード間のブリッジ欠陥を防止し、パーチクルの発生を抑えると同時に、工程を単純化できる。
【００８４】
第三に、エッチング停止層を用いて第２メタルコンタクトホールを下部の第１メタルコンタクトホールよりも大きい口径で形成することにより、深い構造の第２メタルコンタクトホールを適宜にエッチングし、これを導電物質で充填し直すことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図２】  図１に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図３】  図２に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図４】  図３に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図５】  図４に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図６】  図５に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図７】  図６に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図８】  図７に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図９】  図８に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１０】  図９に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１１】  図１０に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１２】  図１１に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１３】  図１２に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１４】  図１３に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１５】  図１４に続く、第１の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した図である。
【図１６】  本発明の第２の実施の形態による半導体メモリ素子及びその製造方法を説明するために示した断面図である。
【符号の説明】
３０、１３０…ビットラインパターン
３２、１３２…チタニウム層
３４、１３４…障壁層
３６、１３６…タングステン層
４４…コンタクト
１００…半導体基板
１０２…素子分離膜
１１０…ゲートパターン
１１２…ゲート電極
１１４…シリサイド層
１１６…ゲート上部絶縁膜
１１８…ゲートスペーサ
１２０、１２２…パッド
１２４、１２６、１４２…層間絶縁膜
１３８…ビットライン上部絶縁膜
１４０…ビットラインスペーサ
１４４…埋め込みコンタクトホールプラグ
１４６…活性領域
１５０…エッチング停止層
１５２…犠牲酸化膜
１５４…第１メタルプラグ
１５８…溝
１６０…層間絶縁膜
１６０…層間絶縁膜パターン
１６２…下部電極用ポリシリコン層
１６４…誘電膜
１６６…上部電極層
１６８…シリンダ型キャパシタ部
１７０…層間絶縁膜
１７１…メタルコンタクトホール
１７２…第２メタルプラグ
１７４…配線用コンタクトプラグ
１７６…金属配線層パターン
２６０…層間絶縁膜パターン
２７４…配線用コンタクトプラグ
２７４…配線用コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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