(57)【特許請求の範囲】
【請求項１】
書き込み命令語入力後、カラム選択信号の活性化に応答してメモリセルへデ−タを書き込むデ−タ書き込み動作が始まり、前記カラム選択信号の非活性化に応答して前記書き込み動作が終了する同期式メモリ装置において、
システムクロック信号に応答してデ−タ入出力時基準となる基準クロック信号を発生するクロックバッファと、
カラムアドレスストロ−ブ信号の活性化に応答して前記基準クロック信号の1周期分カラム選択制御信号を活性化するカラムアドレスストロ−ブバッファと、
書き込み許容信号の活性化に応答して前記基準クロック信号の1周期分書き込みマスタ信号を活性化し、
書き込み周期モ−ドが第２書き込み周期モ−ドすなわち、前記カラム選択信号が前記基準クロック信号の２周期毎に活性化する第２書き込み周期モ−ドの場合は、前記活性化された前記書き込みマスタ信号を前記基準クロック信号の１／２周期分遅延させた書き込みマスタ遅延信号を発生させ、書き込み周期モ−ドが第１書き込み周期モ−ドすなわち、前記カラム選択信号が前記基準クロック信号の１周期毎に活性化する第１書き込み周期モ−ドの場合は、前記書き込みマスタ遅延信号を発生させない書き込みイネーブルバッファと、
前記書き込みマスタ遅延信号が活性化する期間外には前記基準クロック信号に応答してプリチャ−ジ信号を発生し、前記書き込みマスタ遅延信号が活性化する期間中には前記プリチャ−ジ信号を発生させないプリチャ−ジ信号発生回路と、
前記プリチャ−ジ信号及びカラム選択制御信号に応答し、カラム選択信号を非活性化するカラム選択ラインディスエ−ブル信号を発生するカラム選択ラインディスエ−ブル信号発生回路と、
使用者が指定するアドレスに応答して前記第１書き込み周期モ−ドまたは前記第２書き込み周期モ−ドを選択するように、前記第１書き込み周期モ−ドまたは前記第２書き込み周期モ−ドがプログラムされるモ−ドレジスタとを備え、
前記カラム選択信号の活性期間は前記第１書き込み周期モ−ドまたは前記第２書き込み周期モ−ドにより決定されることを特徴とする同期式メモリ装置。
【請求項２】
前記カラムアドレスストロ−ブバッファは、
前記カラムアドレスストロ−ブ信号を反転出力する反転部と、
この反転部出力信号を前記基準クロック信号の後端エッジに応答して反転出力する第１伝送部と、
この第１伝送部出力信号を前記基準クロック信号の先端エッジに応答して反転出力する第２伝送部と
を備えることを特徴とする請求項１に記載の同期式メモリ装置。
【請求項３】
前記書き込みイネーブルバッファは、
前記書き込み許容信号を反転出力する第１反転部と、
この第１反転部の出力信号を前記基準クロック信号の後端エッジに応答して入力して一周期間反転ラッチさせる第１伝送部と、
この第１伝送部の出力信号を前記基準クロック信号の先端エッジに応答して入力して一周期間反転ラッチさせて前記書き込みマスタ信号として出力する第２伝送部と、
前記基準クロック信号の後端エッジに応答して前記書き込みマスタ信号を入力し、書き込み周期モードが前記第２書き込み周期モードの場合は前記書き込みマスタ信号を反転ラッチし、書き込み周期モードが前記第１書き込み周期モードの場合は前記書き込みマスタ信号とは関係無く常にハイレベルの信号を出力する第３伝送部と、
この第３伝送部の出力信号を反転させて前記書き込みマスタ遅延信号として出力する第２反転部と
を備えることを特徴とする請求項１に記載の同期式メモリ装置。
【請求項４】
前記プリチャ−ジ信号発生回路は、
前記基準クロック信号と前記書き込みマスタ遅延信号とを入力する２入力NORゲ−トと、
このNORゲ−トの出力信号を一定時間遅延出力する遅延部と
を備えることを特徴とする請求項１に記載の同期式メモリ装置。
【請求項５】
前記カラム選択ラインディスエ−ブル信号発生回路は、
前記カラム選択制御信号を反転出力する反転部と、
この反転部出力信号と前記プリチャ−ジ信号とを入力するNORゲ−トと、
このNORゲ−トの出力信号を一定時間遅延出力する遅延部と
を備えることを特徴とする請求項１に記載の同期式メモリ装置。
【請求項６】
前記同期式メモリ装置は、
前記カラム選択信号の活性化に応答し、入出力ラインのデ−タを選択されるメモリセルへ書き込むカラム選択ラインバッファをさらに備え、
前記カラム選択ラインバッファは、
そのソ−スが電源電圧に連結され、デコ−ディングされたカラムアドレスに応答してディスエ−ブルされるプルアップトランジスタと、このプルアップトランジスタと直列に連結されて前記カラム選択ラインディスエ−ブル信号の活性化に応答してゲ−ティングされるスイッチングトランジスタとを備えるプルアップ部と、
そのソ−スが接地電圧に連結されて前記デコ−ディングされたカラムアドレスの活性化に応答してイネ−ブルされるプルダウントランジスタを備えるプルダウン部と、
前記プルアップ及びプルダウン部の出力を反転ラッチするラッチ部とを備えることを特徴とする請求項１に記載の同期式メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期式(synchronous)メモリ装置に係り、特に書き込み命令語の活性化からメモリセルにデ−タが書き込まれる構造を有する同期式メモリ装置及びこれのデ−タ書き込み方法に関する。
【０００２】
【従来の技術】
最近、メモリ装置のアクセス時間を改善するため外部システムクロックとメモリ装置の動作を同期化させた同期式メモリ装置が開発されている。同期式メモリ装置では外部システムから入力されるシステムクロック信号を基準としてデ−タの書き込みや読み出し動作が制御される。従って、外部システムが高速化されてシステムクロック信号の周波数が増加すればデ−タの書き込みや読み出し動作速度はやはりこれに対応して調節されなければならない。
【０００３】
一般的な同期式メモリ装置において、デ−タ読み出し時システムクロック周波数の増加に対するメモリ装置アクセスタイムの相対的な短縮はカス待ち時間(CASlatency)の増加により解決される。カス待ち時間は、カラムアドレスストロ−ブ(Column  Address  Strobe)信号の活性化とデ−タ出力DQとの期間と定義される。即ち、外部システムが高速化されてシステムの動作周波数が高くなっても、前記カス待ち時間を増加させることにより、デ−タがシステムクロックに同期されて出力される。
【０００４】
このような読み出し動作においては、同期式メモリ装置の読み出し動作速度が直接的に早くならなくても、カラムアドレス信号発生後最初のデ−タが読み出される時点即ち、カス待ち時間のみ延ばせば、早くなったシステムクロックに同期させてデ−タを出力できる。これは、デ−タ読み出し時、現在のデ−タを処理する間に次に呼び出すメモリセルのアドレスを予め入力させるため可能となる。
【０００５】
ところで、このような読み出し動作とは違ってデ−タ書き込み動作の場合には、現在のデ−タが処理されて始めて次回のデ−タ処理が可能となる。従来は、デ−タ書き込み時間即ち、書き込み命令語の活性化からメモリセルにデ−タが書き込まれるまでかかる時間がシステムクロックの周期より短く、一回の書き込み動作がシステムクロック一サイクル内で十分にできた。
【０００６】
【発明が解決しようとする課題】
しかし、システムが高速化されてシステムクロックの周期が短くなると、一周期内にデ−タ書き込み動作がなされない場合が発生する。従って、システムの最大動作速度はメモリ装置の書き込み時間により制限される。
【０００７】
本発明は上記の点に鑑みなされたもので、その目的はシステムの動作速度がメモリ装置の書き込み時間により制限されないメモリ装置を提供することにある。本発明の他の目的は前記メモリ装置のデ−タ書き込み方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るメモリ装置は、基準クロック信号に同期して書き込みを遂行する同期式メモリ装置である。この同期式メモリ装置は、行と列とで配列された複数個のメモリセルを備えるメモリセルアレイと、前記メモリセルへ書き込まれるデ−タを伝送する入出力ラインを所定の電圧レベルにプリチャ−ジするプリチャ−ジ回路と、カラム選択信号の活性に応答し、前記入出力ラインのデ−タを選択されるメモリセルへ書き込むカラム選択回路と、書き込み周期モードを設定するモードレジスタセットとを備え、前記カラム選択信号の活性周期は前記基準クロック信号の周期との関係を示す書き込み周期モ−ドにより決定される。
ここで、前記書き込み周期モ−ドは、使用者により決定でき、書き込み命令語入力から前記メモリセルへデ−タが書き込まれるまでかかる基準クロック信号周期の数を示す複数個の書き込み周期モ−ドのうちいずれか一つである。
【０００９】
本発明に係るメモリ装置は又、書き込み命令語入力後カラム選択信号の活性に応答してメモリセルへデ−タを書き込むデ−タ書き込み動作が遂行され、前記カラム選択信号の非活性に応答して前記書き込み動作が終了するメモリ装置である。このメモリ装置は、システムクロック信号、カラムアドレスストロ−ブ信号、書き込み許容信号を入力して前記カラム選択信号を非活性化するカラム選択ラインディスエ−ブル信号を発生する制御信号発生回路と、使用者が指定するアドレスに応答して特定書き込み周期モ−ドを選択するように、前記書き込み周期モ−ドがプログラムされるモ−ドレジスタとを備える。この際、前記カラム選択信号の活性周期は前記基準クロック信号の周期との関係を示す書き込み周期モ−ドにより決定される。
【００１０】
そして、前記制御信号発生回路は、前記システムクロック信号に応答してデ−タ入出力時基準となる基準クロック信号を発生するクロックバッファと、前記カラムアドレスストロ−ブ信号の活性に応答して一定時間活性化するカラム選択制御信号を発生するカラムアドレスストロ−ブバッファと、前記書き込み許容信号の活性に応答して一定時間中活性化する書き込みマスタ信号を発生し、前記書き込み周期モ−ドが第２書き込み周期モ−ドの場合前記書き込みマスタ信号が一定時間遅延された書き込みマスタ遅延信号を発生する書き込みイネーブルバッファとを備える。前記制御信号発生回路は又、前記基準クロック信号に応答して入出力ラインを一定レベルにプリチャ−ジし、前記書き込みマスタ遅延信号が活性化する区間中には非活性化するプリチャ−ジ信号を発生するプリチャ−ジ信号発生回路と、前記プリチャ−ジ信号及びカラム選択制御信号に応答し、カラム選択ラインをディスエ−ブルさせるカラム選択ラインディスエ−ブル信号を発生するカラム選択ラインディスエ−ブル信号発生回路とをさらに備える。
【００１１】
本発明のデ−タ書き込み方法は、カラム選択信号の活性に応答し、特定メモリセルへデ−タを書き込む同期式メモリ装置のデ−タ書き込み方法である。これは、書き込み命令語処理にかかる基準クロック信号の個数をプログラミングしてメモリ装置のモ−ドレジスタセットのうち少なくとも一つのビットに貯え、前記メモリ装置を読み出しモ−ドから書き込みモ−ドへ切り換える書き込み許容信号を受信して書き込みマスタ信号と書き込みマスタ遅延信号とを発生する。そして、前記基準信号と書き込みマスタ遅延信号とに応答して入出力ラインプリチャ−ジ信号を発生し、プログラミングされた前記基準クロック信号の個数が１より大きい場合前記書き込み命令語処理時間まで非活性化し、前記プリチャ−ジ信号の活性に応答して非活性化するカラム選択ラインディスエ−ブル信号を発生した後、デコ−ディングされたアドレスに該当するカラム選択ラインの活性に応答して活性化し、前記カラム選択ラインディスエ−ブル信号に応答して非活性化するカラム選択信号を発生する。
【００１２】
本発明によると、システムクロック周波数に対する情報が書き込み周期モ−ドでモ−ドレジスタにプログラムされるので、デ−タ書き込み回数が可変され得る。従って、システムの最大動作速度がメモリ装置の書き込み時間により制限されない。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。図１は本発明の一実施形態によるメモリ装置の概略的なブロック図であって、便宜上デ−タ書き込み経路に位置した回路が主に示される。図１に示された本実施形態のメモリ装置は外部システムクロック信号CLKに応答して発生される基準クロック信号PCLKに応じてデ−タ入出力動作が制御される同期式DRAM(Synchronous  DRAM)である。
【００１４】
図１を参照すれば、本発明のメモリ装置は、特定メモリセルを選択する回路を含むコア部と、このコア部に供給される種々の信号を発生する回路を含む周辺部とに大別される。
先ず、コア部は、図示されたように、メモリセルアレイ10と、ロ−デコ−ダ20と、カラムデコ−ダ30と、カラム選択回路40及びセンスアンプ回路65とを備える。
前記メモリセルアレイ10は複数本のワ−ドラインWLiとビットラインBLi,BLBiとの交差点に位置した複数個のメモリセルMCを含み、前記ロ−デコ−ダ20及びカラムデコ−ダ30は前記メモリセルアレイ10内の特定メモリセルMCを選択する。
前記カラム選択回路40はデコ−ディングされたアドレスDAiにより選択されるビットラインBL,BLBを対応する入出力ラインIO,IOBに連結し、前記センスアンプ回路65は選択されたビットラインBL,BLBのデ−タを感知増幅して前記入出力ラインIO,IOBへ伝達するか、或いは入出力ラインIO,IOBのデ−タを感知増幅して該当ビットラインへ伝達する。
【００１５】
ここで、前記ロ−デコ−ダ20、カラムデコ−ダ30及びセンスアンプ回路65は既に知られた回路で具現でき、前記カラム選択回路40はカラム選択ラインバッファ50と、カラムスイッチ60とを備える。前記カラム選択ラインバッファ50は前記デコ−ディングされたアドレスDAiの活性に応答して活性化し、カラム選択ラインディスエ−ブル信号CSLDISに応答して非活性化するカラム選択信号CSLiを発生する。前記カラムスイッチ60は前記カラム選択信号CSLiの活性に応答して特定のビットラインBL,BLBを入出力ラインIO,IOBに連結する。
【００１６】
前記周辺部は、アドレスバッファ85と、デ−タ入力バッファ70と、書き込みドライバ75と、プリチャ−ジ回路80とを備える。
前記アドレスバッファ85及びデ−タ入力バッファ70は外部から入力されるアドレスADDR及び書き込みデ−タDINをCMOSレベルに変換する。前記書き込みドライバ75は書き込みマスタ信号PWRに応答して前記デ−タ入力バッファ70を通じて入力された前記書き込みデ−タDINを前記入出力ラインIO,IOBへ伝送する。前記プリチャ−ジ回路80は書き込み又は読み出し動作に対応して前記入出力ラインIO,IOBを所定の電圧レベルにプリチャ−ジする。
【００１７】
ここで、前記アドレス及びデ−タ入力バッファ85,70は既に知られた回路で具現できる。前記書き込みドライバ75をイネ−ブルさせる前記書き込みマスタ信号PWRはメモリ装置が書き込みモ−ドへ進入すれば活性化する信号で、メモリ装置が書き込みモ−ドにあることを知らせる信号である。
前記プリチャ−ジ回路80は所定のプリチャ−ジ信号IOPRGに応答して活性化し、望ましくは、入出力ラインIO,IOBの電圧レベルを同一に保つ等化器(equalizer)82と、入出力ラインIO,IOBを所定レベル例えば、電源電圧−スレッショルド電圧(Vcc−Vtn)レベルに保つプリチャ−ジトランジスタ84,86で具現される。ここで、スレッショルド電圧(Vtn)は前記プリチャ−ジトランジスタ84,86のスレッショルド電圧である。
【００１８】
前記周辺部は又、制御信号発生回路100及びモ−ドレジスタセット(mode  register  set)90を備える。
前記制御信号発生回路100は外部から所定の信号CLK,CASB,WEBを入力して前記メモリ装置の動作を制御する各種制御信号PCLK,IOPRG,CSLDIS,PWRを発生する。前記制御信号発生回路100は続く図３を参照して詳細に後述する。
前記モ−ドレジスタセット90には、前記メモリ装置が特定システムに適しているようにするため種々の動作モ−ドがプログラムされる。前記モ−ドレジスタセット90にプログラムされるモ−ドには例えば、バ−スト長さ(burst  length)を規定するバ−スト長さ、バ−ストの順次性有無を規定するバ−スト型(burst  type)、カラムアドレスからデ−タ出力までのサイクルを規定する待ち時間モ−ドがある。
【００１９】
本発明によると、モードレジスタセット90には、前記モ−ド以外に、書き込み時間を規定する書き込み周期モ−ドWMがプログラムされる。この書き込み周期モ−ドWMはシステムクロック信号CLKに対する情報を含み、書き込み命令語入力から前記メモリセルへデ−タが書き込まれるまでかかる基準クロック信号周期の数による影響を受ける。そして、書き込み周期モ−ドWMは他の動作モ−ドと同じく前記制御信号発生回路100へ供給され、特に書き込み時発生される前記制御信号PCLK,IOPRG,CSLDIS,PWRを制御する。
【００２０】
前記書き込み周期モ−ドは、プログラムされた他のモ−ドと同じく、外部から入力されるアドレスADDRにより選択できる。例えば、制御信号発生回路100の入力信号(CASB,WEB,CS,RASB；ここで、CSはチップ選択信号であり、RASBはロ−アドレスストロ−ブ信号である)が全てロ−レベルである時システムクロック信号CLKに同期されて入力されるアドレスはモ−ドレジスタ情報で認識される。望ましくは、前記書き込み周期モ−ドWMは少なくとも２個の書き込み周期モ−ドのうち一つが選択できるように少なくとも一つのビットのモ−ドレジスタで具現される。
【００２１】
即ち、本発明の実施形態によるメモリ装置によると、システムクロック周波数に対する情報が書き込み周期モ−ドWMとして前記モ−ドレジスタセット90にプログラムされる。そして、使用者により選択された前記書き込み周期モ−ドにより特定形態の制御信号IOPRG,CSLDISが発生する。従って、前記システムクロック周波数に適しているように前記メモリ装置の書き込み動作が制御される。例えば、システムが低速に動作して基準クロック信号PCLKの一周期内に一回の書き込みが可能な場合には前記書き込み周期モ−ドWMの設定により基準クロック信号PCLKの一周期毎に書き込み動作が遂行される。これとは違って、システムが高速に動作してシステムクロック信号の一周期内に一回の書き込みが行えない場合は、前記書き込み周期モ−ドは少なくとも二周期の基準クロック信号毎に書き込みが遂行されるように設定され、二周期の基準クロック信号毎に一回書き込みが遂行される。
【００２２】
このように、本発明のメモリ装置によると、システムが高速化されてシステムクロック信号の周期が短くなっても、メモリ装置は正常に書き込み動作を遂行できる。従って、従来とは違って、システムの最大動作速度がメモリ装置の書き込み時間により制限されない。
【００２３】
図２は図１の制御信号発生回路100を示すブロック図である。
図２を参照すれば、制御信号発生回路100はクロックバッファ110と、カラムアドレスストロ−ブバッファ120と、書き込みイネーブルバッファ130と、プリチャ−ジ信号発生回路150と、カラム選択ラインディスエ−ブル信号発生回路160とを備える。
【００２４】
前記クロックバッファ110は、外部システムクロック信号CLKを入力し、デ−タ入出力時基準となる基準クロック信号PCLK,PCLKBを発生する。基準クロック信号PCLKBは基準クロック信号PCLKの反転信号である。クロックバッファ110は続く図３を参照して詳細に説明される。
【００２５】
前記カラムアドレスストロ−ブバッファ120はシステムクロック信号CLKに同期されて外部から入力されるカラムアドレスストロ−ブ信号CASBと、前記クロックバッファ110を通じて発生された基準クロック信号PCLK,PCLKBを入力し、所定のカラム選択制御信号PCを発生する。カラム選択制御信号PCは前記カラムアドレスストロ−ブ信号CASBの活性に応答して一定時間活性化する信号である(図９及び図10のタイミング図参照)。CASバッファ120は続く図４を参照して詳細に説明される。
【００２６】
前記書き込みイネーブルバッファ130は外部から入力される書き込み許容信号WEBと、前記内部クロック信号PCLK,PCLKB及び前記書き込み周期モ−ドWMを入力し、書き込みマスタ信号PWRと書き込みマスタ遅延信号PWRDを発生する。前記書き込み許容信号WEBは前記システムクロック信号CLKに同期されて入力されて論理‘ロ−’で活性化する信号である。そして、書き込み許容信号WEBが論理‘ロ−’である時、前記メモリ装置は読み出しモ−ドから書き込みモ−ドへ切り換えられる。前記書き込みマスタ信号PWRは前記書き込み許容信号WEBの活性に応答して所定時間の間、活性化する信号であり(図９及び図10のタイミング図参照)、図１に示された書き込みドライバ75の制御信号として提供される。前記書き込みマスタ遅延信号PWRDは書き込み周期モ−ドWMにより相異なる形態で発生され、前記プリチャ−ジ信号発生回路150の制御信号として提供される。書き込みイネーブルバッファ130は続く図５を参照して詳細に説明される。
【００２７】
前記プリチャ−ジ信号発生回路150は前記基準クロック信号PCLKBと書き込みマスタ遅延信号PWRDを入力し、プリチャ−ジ信号IOPRGを発生する。このプリチャ−ジ信号IOPRGはプリチャ−ジ区間中活性化し、図１の入出力ラインIO,IOBを所定レベルにプリチャ−ジさせ、書き込みや読み出しがなされるアクティブ区間中には非活性化して入出力ラインIO,IOBにデ−タを載せる信号である。そして、このプリチャ−ジ信号IOPRGは図１のプリチャ−ジ回路80と前記カラム選択ラインディスエ−ブル信号発生回路160の入力信号として提供される。プリチャ−ジ信号発生回路150は続く図６を参照して詳細に説明される。
【００２８】
前記カラム選択ラインディスエ−ブル信号発生回路160は前記プリチャ−ジ信号IOPRGとカラム選択制御信号PCとを入力し、カラム選択ラインディスエ−ブル信号CSLDISを発生する。カラム選択ラインディスエ−ブル信号CSLDISは前記カラム選択信号CSLiを非活性化する信号で、図１のカラム選択ラインバッファ50の入力信号として提供される。カラム選択ラインディスエ−ブル信号発生回路160は続く図７を参照して詳細に説明される。
【００２９】
図３は前記図２に示されたクロックバッファ110の一例を示す回路図である。図３を参照すれば、クロックバッファ110は反転遅延部112と、論理部116と、反転部117とを備える。
前記反転遅延部112は前記システムクロック信号CLKを入力して反転遅延出力する複数個のインバ−タ113,114,115で具現される。
前記論理部116は前記反転遅延部112の出力信号と前記システムクロック信号CLKを入力する２入力NANDゲ−トで具現され、前記反転部117は一つのインバ−タで具現される。ここで、前記論理部116の出力は基準クロック信号PCLKBとして提供され、前記反転部117の出力は基準クロック信号PCLKとして提供される。
【００３０】
図４は前記図２に示されたカラムアドレスストロ−ブバッファ120を詳細に示す回路図である。図４に示されたように、カラムアドレスストロ−ブバッファ120は反転部122と、第１伝送部123及び第２伝送部126とを備える。
前記反転部122は入力されるカラムアドレスストロ−ブ信号CASBを反転出力する。
前記第１及び第２伝送部123,126は入力される信号を基準クロック信号PCLKの後端エッジ及び先端エッジ(lagging  edge  and  leading  edge)に応答して伝送し、各々は一つの伝送ゲ−ト(transmission  gate）124,127と一つのインバ−タラッチ125,128で具現される。
【００３１】
例えば、基準クロック信号PCLKが‘ロ−’レベルに遷移されれば、前記第１伝送部123の伝送ゲ−ト124がタ−ンオンされ、反転部122を通じて入力されるカラムアドレスストロ−ブ信号CASBは基準クロック信号PCLKの一周期間前記インバ−タラッチ125にラッチされる。そして、基準クロック信号PCLKが‘ハイ’レベルに遷移されれば、第２伝送部126の伝送ゲ−ト127がタ−ンオンされて前記第１伝送部123にラッチされたカラムアドレスストロ−ブ信号CASBは基準クロック信号の一周期間前記インバ−タラッチ128にラッチされる。そして、前記第２伝送部126の出力信号はカラム選択制御信号PCとして提供される。
【００３２】
従って、前記カラムアドレスストロ−ブバッファ120は基準クロック信号PCLKの後端エッジに応答して前記カラムアドレスストロ−ブ信号CASBを反転入力し、これを1/2クロック周期間反転ラッチした後、前記基準クロック信号PCLKの先端エッジに応答して再び反転出力する。
【００３３】
図５は前記図２に示された書き込みイネーブルバッファ130を具体的に示す回路図である。図５に示されたように、書き込みイネーブルバッファ130は第１反転部131と、第１乃至第３伝送部132,135,138及び第２反転部141とを備える。
前記第１反転部131は前記書き込み許容信号WEBを反転出力する。
前記第１伝送部132は前記第１反転部131から出力される信号を前記基準クロック信号PCLKの後端エッジに応答して入力し、基準クロック信号PCLKの一周期間反転ラッチさせる。
前記第２伝送部135は前記第１伝送部132の出力信号を前記基準クロック信号PCLKの先端エッジに応答して入力し、これを基準クロック信号PCLKの一周期間反転ラッチさせる。前記第１及び第２伝送部132,135の各々は一つの伝送ゲ−ト133,136と一つのインバ−タラッチ134,137とで具現できる。そして、前記第２伝送部135の出力信号は図示されたように、書き込みマスタ信号PWRとして提供される。
【００３４】
前記第３伝送部138は前記第２伝送部135の出力信号即ち、書き込みマスタ信号PWRを前記基準クロック信号PCLKの後端エッジに応答して入力し、前記書き込み周期モ−ドWMが論理‘ハイ’である時前記書き込みマスタ信号PWRを反転ラッチさせる。逆に、前記書き込み周期モ−ドWMの論理レベルが‘ロ−’なら、前記第３伝送部138は前記書き込みマスタ信号PWRとは関係無く常に‘ハイ’レベルの信号を出力する。
そして、前記第２反転部141は前記第３伝送部138の出力信号を反転させて書き込みマスタ遅延信号PWRDとして出力する。
従って、前記書き込み周期モ−ドWMが論理‘ロ−’の場合には常に‘ロ−’レベルの書き込みマスタ遅延信号PWRDが発生され、論理‘ハイ’の場合には前記書き込みマスタ信号PWRが1/2周期遅延された形態の書き込みマスタ遅延信号PWRDが発生される。
【００３５】
図６は前記図２に示されたプリチャ−ジ信号発生回路150を具体的に示す回路図である。図６に示されたように、プリチャ−ジ信号発生回路150は論理部152及び遅延部154で具現される。
前記論理部152は前記基準クロック信号PCLKBと書き込みマスタ遅延信号PWRDを入力する２入力NORゲ−トで具現され、前記遅延部154は複数個のインバ−タ156,158で具現される。
従って、前記プリチャ−ジ信号発生回路150は前記基準クロック信号PCLKBを反転出力し、書き込みマスタ遅延信号PWRDが‘ハイ’レベルに活性化した状態では‘ロ−’レベルに非活性化するプリチャ−ジ信号IOPRGを発生する。
【００３６】
図７は前記図２に示されたカラム選択ラインディスエ−ブル信号発生回路160を具体的に示す回路図である。図７に示されたように、カラム選択ラインディスエ−ブル信号発生回路160は反転部161と、論理部162及び遅延部164とで具現される。
前記反転部161は前記カラムアドレスストロ−ブバッファ120の出力信号のカラム選択制御信号PCを反転出力する。
前記論理部162は前記反転部161の出力信号とプリチャ−ジ信号IOPRGとを入力する２入力NORゲ−トで具現され、前記遅延部164は複数個のインバ−タ165,166で具現される。
従って、前記カラム選択ラインディスエ−ブル信号発生回路160は前記プリチャ−ジ信号IOPRGを反転出力し、前記カラム選択制御信号PCが‘ロ−’レベルに非活性化した状態では‘ロ−’レベルに非活性化するカラム選択ラインディスエ−ブル信号CSLDISを発生する。
【００３７】
図８は図１のカラム選択ラインバッファ50を具体的に示す回路図である。
図８を参照すれば、カラム選択ラインバッファ50はカラムデコ−ダ30によりデコ−ディングされたアドレスDAiと前記カラム選択ラインディスエ−ブル信号CSLDISを入力し、カラム選択ラインを活性化するカラム選択信号CSLiを発生する。
【００３８】
カラム選択ラインバッファ50はプルアップ部52と、プルダウン部56及びラッチ部58とを備える。
前記プルアップ部52はデコ−ディングアドレスDAiが‘ロ−’レベルに非活性化し、前記カラム選択ラインディスエ−ブル信号CSLDISが‘ロ−’レベルに活性化することに応答し、‘ハイ’レベルの信号を出力する。このプルアップ部52は、望ましくは、そのソ−ス(又はドレイン)が電源電圧(Vcc)と連結されて前記デコ−ディングされたアドレスDAiによりゲ−ティングされるプルアップトランジスタ53と、このプルアップトランジスタ53と直列に連結されて前記カラム選択ラインディスエ−ブル信号CSLDISによりゲ−ティングされるスイッチングトランジスタ54とを備える。望ましくは、プルアップトランジスタ53とスイッチングトランジスタ54とはPMOSトランジスタで具現される。
【００３９】
前記プルダウン部56は前記デコ−ディングされたアドレスDAiが‘ハイ’レベルに活性化することに応答して‘ロ−’レベルの信号を出力する。このプルダウン部56はそのソ−ス(又はドレイン)が接地電圧(Vss)と連結され、前記デコ−ディングされたアドレスDAiによりゲ−ティングされるプルダウントランジスタを備える。望ましくは、前記プルダウントランジスタはNMOSトランジスタで具現される。
前記ラッチ部58は前記プルアップ部及びプルダウン部52,56の出力を反転ラッチする。望ましくは、ラッチ部58はインバ−タラッチで具現される。
【００４０】
図９及び図10は図１に示された本発明のメモリ装置を駆動する主要信号のタイミング図であって、連続して４回の書き込み動作がなされる場合が例として説明される。そして、書き込み周期モ−ドWMが一つのビットのモ−ドレジスタで具現される場合を仮定する。この際、書き込み周期モ−ド‘０’を、システムが低速に動作してデ−タ書き込みにかかる基準クロック信号周期の数が１の場合と(図９のタイミング参照)仮定し、書き込み周期モ−ド‘１’をシステムが高速に動作してデ−タ書き込みにかかる基準クロック信号周期の数が２の場合と仮定する(図10のタイミング参照)。
【００４１】
図２乃至図８の回路図と図９のタイミング図を参照し、書き込み周期モ−ドが‘０’である時図１に示されたメモリ装置の書き込み動作を説明すれば次の通りである。先ず、書き込み命令語処理にかかる前記基準クロック信号PCLKの周期の個数を書き込み周期モ−ドで、他の動作モ−ドと共にメモり装置のモ−ドレジスタセット90内にプログラミングする。
【００４２】
システムクロック信号CLKに同期されてカラムアドレスストロ−ブ信号CASBと書き込み許容信号WEBとが‘ロ−’レベルに活性化すれば、これに応答して各種の制御信号PC,PWR,PWRD,IOPRG,CSLDISが前記制御信号発生回路100を通じて発生する。そして、前記書き込み許容信号WEBの活性に応答して、デ−タ入力バッファ70には書き込みデ−タDINが入力される。
【００４３】
前記制御信号発生回路100を通じて発生する制御信号を詳細に説明すれば次の通りである。
先ず、前記システムクロック信号CLKに応答して一定周期を有する基準クロック信号PCLK,PCLKBが発生する(図３のクロックバッファ110参照)。
【００４４】
そして、前記カラムアドレスストロ−ブ信号CASBが‘ロ−’レベルに活性化した後発生する一番目の基準クロック信号PCLKの先端エッジに応答し、‘ハイ’レベルに活性化するカラム選択制御信号PCが発生する(図４のカラムアドレスストロ−ブバッファ120参照)。このカラム選択制御信号PCはカラム選択がなされる間‘ハイ’レベル状態をそのまま維持する。
【００４５】
同じく、前記書き込み許容信号WEBが‘ロ−’レベルに活性化した後発生する一番目の基準クロック信号PCLKの先端エッジに応答し、‘ハイ’レベルに活性化する書き込みマスタ信号PWRが発生する(図５の書き込みイネーブルバッファ130参照)。この書き込みマスタ信号PWRは、前記カラム選択制御信号PCと同じく、書き込み動作がなされる間‘ハイ’レベル状態をそのまま維持する。
【００４６】
一方、‘ロ−’レベルの書き込み周期モ−ドWMが前記書き込みイネーブルバッファ130のNANDゲ−ト140（図５）へ入力されるので、前記書き込みマスタ信号PWRとは関係無く常に‘ロ−’レベルに維持される書き込みマスタ遅延信号PWRDが発生する。
この書き込みマスタ遅延信号PWRDと基準クロック信号PCLKとに応答し、書き込み命令語が発生する基準クロック信号PCLKの一周期毎に一定時間中‘ハイ’レベルに活性化するプリチャ−ジ信号IOPRGが発生する(図６のプリチャ−ジ信号発生回路150参照)。
そして、このプリチャ−ジ信号IOPRGとカラム選択制御信号PCとに応答し、前記プリチャ−ジ信号IOPRGとは位相が逆で、一定時間遅延されたカラム選択ラインディスエ−ブル信号CSLDISが発生する(図７のカラム選択ラインディスエ−ブル信号発生回路160参照)。このカラム選択ラインディスエ−ブル信号CSLDISは前記基準クロック信号PCLKの一周期毎に‘ロ−’レベルに活性化する。
【００４７】
前記制御信号発生回路100を通じて発生する制御信号CSLDIS,PWR,IOPRGはカラム選択ラインバッファ50、書き込みドライバ75、及びプリチャ−ジ回路80へ提供され、これらの動作を制御する。
例えば、前記プリチャ−ジ信号IOPRGは前記プリチャ−ジ回路80を駆動して前記入出力ラインIO,IOBを1/2Vccレベルにプリチャ−ジする。この際、図９のタイミング図に示されたように、前記プリチャ−ジ信号IOPRGは前記基準クロック信号PCLKの一周期毎に‘ハイ’レベルに活性化されるため、前記入出力ラインIO,IOBは基準クロック信号PCLKの一周期毎にプリチャ−ジされる。
そして、前記プリチャ−ジ信号IOPRGが‘ロ−’レベルに非活性化すれば、書き込みマスタ信号PWRは前記書き込みドライバ75を駆動し、デ−タ入力バッファ70を通じて入力される書き込みデ−タDINを入出力ラインIO,IOBへ伝送する。
【００４８】
一方、カラムデコ−ダ30を通じてデコ−ディングされたアドレスDAiに応答し、図８に示されたカラム選択ラインバッファ50のプルダウン部56がイネ−ブルされれば、‘ハイ’レベルに活性化するカラム選択信号CSLiが発生する。このカラム選択信号CSLiによりカラムスイッチ60がイネ−ブルされ、該当ビットラインBL,BLBが入出力ラインIO,IOBに連結される。
その結果、入出力ラインIO,IOBに伝送された前記書き込みデ−タDINは前記センスアンプ回路65を通じて該当ビットラインBL,BLBに供給された後メモリセルMCへ書き込まれる。
【００４９】
そして、前記デコ−ディングされたアドレスDAiが‘ロ−’レベルに非活性化し、前記カラム選択ラインディスエ−ブル信号CSLDISが‘ロ−’レベルに活性化すれば、前記カラム選択信号CSLiは‘ロ−’レベルに非活性化する。従って、前記カラムスイッチ60がオフされて入出力ラインIO,IOBとビットラインBL,BLBとの連結が切れることにより一回の書き込み動作が終了する。この際、図９のタイミング図に示されたように、前記カラム選択ラインディスエ−ブル信号CSLDISは前記基準クロック信号PCLKの一周期毎に‘ロ−’レベルに活性のため、前記カラム選択信号CSLiは前記基準クロック信号PCLKの一周期毎に非活性化する。
【００５０】
従って、本発明のメモリ装置によると、システムが低速に動作して基準クロック信号PCLKの一周期内に一回の書き込みが可能な場合には前記書き込み周期モ−ドWMの設定により基準クロック信号PCLKの一周期毎にプリチャ−ジ信号IOPRGとカラム選択ラインディスエ−ブル信号CSLDISが活性化する。従って、基準クロック信号PCLKの一周期毎に書き込み動作がなされる。
【００５１】
次に、図２乃至図８の回路図と図10とのタイミング図を参照して、書き込み周期モ−ドが‘１’である時図１に示されたメモリ装置の書き込み動作を説明すれば次の通りである。
カラムアドレスストロ−ブ信号CASBと書き込み許容信号WEBとはシステムクロック信号CLKの二周期毎に一回ずつ活性化する。そして、書き込みデ−タDINもやはり、前記システムクロック信号CLKの二周期毎に一回ずつ前記デ−タ入力バッファ70へ入力される。
【００５２】
前記システムクロック信号CLKに応答して一定パルス幅を有する基準クロック信号PCLK,PCLKBが発生する(図３のクロックバッファ110)。そして、前記カラムアドレスストロ−ブ信号CASBの活性後発生する一番目の基準クロック信号PCLKの先端エッジに応答して‘ハイ’レベルに活性化し、以後発生する基準クロック信号PCLKの先端エッジに応答してトグル(toggle)されるカラム選択制御信号PCが発生される(図４のカラムアドレスストロ−ブバッファ120)。同じく、前記書き込み許容信号WEBの活性後発生する一番目の基準クロック信号PCLKの先端エッジに応答して‘ハイ’レベルに活性化し、以後発生する基準クロック信号PCLKの先端エッジに応答してトグルされる書き込みマスタ信号PWRが発生される(図５の書き込みイネーブルバッファ130)。書き込み周期モ−ドWMが‘ハイ’レベルで入力されるので、図５に示された書き込みイネーブルバッファ130を通じて、前記書き込みマスタ信号PWRは1/2クロック遅延された書き込みマスタ遅延信号PWRDが発生する。
【００５３】
前記書き込みマスタ遅延信号PWRDと基準クロック信号PCLKに応答し、一定時間中‘ハイ’レベルに活性化するプリチャ−ジ信号IOPRGが発生する(図６のプリチャ−ジ信号発生回路150)。この際、前記プリチャ−ジ信号IOPRGは‘ハイ’レベルの書き込みマスタ遅延信号PWRDにより‘ロ−’レベルに非活性化する。即ち、図10に示されたように、書き込み許容信号WEBの活性後、二番目の基準クロック信号PCLKに応答して発生するプリチャ−ジ信号IOPRGは前記書き込みマスタ遅延信号PWRDにより‘ロ−’レベルにディスエ−ブルされる。従って、プリチャ−ジ信号IOPRGは基準クロック信号PCLKの二周期に一回活性化する。従って、前記入出力ラインIO,IOBは二サイクル毎に1/2Vccレベルにプリチャ−ジされる。
【００５４】
そして、前記プリチャ−ジ信号IOPRGとカラム選択制御信号PCとに応答し、前記プリチャ−ジ信号IOPRGとは位相が逆で一定時間遅延されたカラム選択ラインディスエ−ブル信号CSLDISが発生する(図７のカラム選択ラインディスエ−ブル信号発生回路160)。前記プリチャ−ジ信号IOPRGと同じく、前記カラム選択ラインディスエ−ブル信号CSLDISは前記基準クロック信号PCLKの二周期に一回ずつ‘ロ−’レベルに活性化する。従って、前記カラム選択信号CSLiは図10に示されたように、前記基準クロック信号PCLKの二周期に一回ずつ非活性化する。
【００５５】
即ち、カラムデコ−ダ30を通じてデコ−ディングされたアドレスDAiに応答してカラム選択信号CSLiが活性化し、前記カラム選択ラインディスエ−ブル信号CSLDISに応答して前記カラム選択信号CSLiは基準クロック信号PCLKの二周期毎に非活性化する。従って、基準クロック信号PCLKの二周期毎に書き込み動作がなされる。
【００５６】
このように、システムが高速に動作して基準クロック信号PCLKの一周期間に正常な書き込みが不可能な場合には、基準クロック信号PCLKの二周期に一回の書き込みが可能な前記書き込み周期モ−ドWMを設定して基準クロック信号PCLKの二周期毎にプリチャ−ジ信号IOPRGとカラム選択ラインディスエ−ブル信号CSLDISとが活性化する。従って、基準クロック信号PCLKの二周期毎に書き込み動作がなされる。
【００５７】
以上、本発明の実施形態について詳述した。しかし、実施形態は一例に過ぎず、本技術分野の通常の知識を持つ者なら、これより多様な変形及び均等な他の実施形態が可能である。例えば、前記実施形態では各種制御信号を発生する特定回路が例として記述されたが、前記制御信号発生回路は図９及び図10に示されたものと同一又は類似したタイミングを有する信号が発生できる他の回路で具現される場合もある。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決められなければならない。
【００５８】
【発明の効果】
以上詳細に説明したように本発明のメモリ装置及びデ−タ書き込み方法によると、システムクロック周波数に対する情報が書き込み周期モ−ドでモ−ドレジスタセットにプログラムされる。そして、使用者により書き込み周期モ−ドが選択され、システムクロック周波数に適しているようにメモリ装置の書き込み動作が制御される。従って、デ−タ書き込み回数が、プログラミングされた前記書き込み周期モ−ドにより可変に成り得るので、システムが高速化されてシステムクロックの周期が短くなっても、メモリ装置は正常に書き込み動作が遂行できる。この結果、システムの最大動作速度がメモリ装置の書き込み時間により制限されない。
【図面の簡単な説明】
【図１】本発明の一実施形態によるメモリ装置の概略的なブロック図である。
【図２】図１の制御信号発生回路を示すブロック図である。
【図３】図２に示されたクロックバッファの具体的な一例を示す回路図である。
【図４】図２に示されたカラムアドレスストロ−ブバッファを具体的に示す回路図である。
【図５】図２に示された書き込みイネーブルバッファを具体的に示す回路図である。
【図６】図２に示されたプリチャ−ジ信号発生回路を具体的に示す回路図である。
【図７】図２に示されたカラム選択ラインディスエ−ブル信号発生回路を具体的に示す回路図である。
【図８】図１のカラム選択ラインバッファを具体的に示す回路図である。
【図９】図１に示された本発明のメモリ装置を駆動する主要信号のタイミング図である。
【図１０】図１に示された本発明のメモリ装置を駆動する主要信号のタイミング図である。
【符号の説明】
10    メモリセルアレイ
40    カラム選択回路
80    プリチャ−ジ回路
90    モ−ドレジスタセット
CSLi    カラム選択信号
IO,IOB    入出力ライン
MC    メモリセル
PCLK    基準クロック信号
【図１】
0003894273.tif 000002
【図２】
0003894273.tif 000003
【図３】
0003894273.tif 000004
【図４】
0003894273.tif 000005
【図５】
0003894273.tif 000006
【図６】
0003894273.tif 000007
【図７】
0003894273.tif 000008
【図８】
0003894273.tif 000009
【図９】
0003894273.tif 000010
【図１０】
0003894273.tif 000011