(57)【特許請求の範囲】
【請求項１】
それぞれ所定周期で且つ該所定周期を複数分割した所定期間ずつのアクティブ期間においてアクティブとされ、該アクティブ期間の入力信号をカウントする複数のカウンタ手段と、
前記複数のカウンタ手段のカウント値を加算する加算手段と、
該加算手段の加算値を、前記入力信号の処理条件の基準値に対応する規定値と比較する比較手段と、
前記比較手段による比較結果に基づいて前記複数のカウンタ手段に対する前記入力信号の入力を禁止する入力禁止手段と、
前記入力禁止手段により禁止されない前記入力信号のみに応動して所定の処理を実行する信号処理手段と、
を具備することを特徴とする入力信号処理システム。
【請求項２】
前記複数のカウンタ手段は、前記所定周期を複数等分した互いに等しいアクティブ期間を有することを特徴とする請求項１に記載の入力信号処理システム。
【請求項３】
前記複数のカウンタ手段は、アクティブ期間の始点においてカウント値をリセットする手段を含むことを特徴とする請求項１または２に記載の入力信号処理システム。
【請求項４】
前記入力禁止手段は、前記加算値が前記規定値を超えた場合に、前記複数のカウンタ手段に対する前記入力信号の入力を禁止する手段を含むことを特徴とする請求項１乃至３のうちのいずれか１項に記載の入力信号処理システム。
【請求項５】
前記入力禁止手段は、前記入力信号を受けて、禁止する前記入力信号は通過させず、それ以外の入力信号を通過させて前記複数のカウンタ手段に供給する禁止ゲート手段を含むことを特徴とする請求項１乃至４のうちのいずれか１項に記載の入力信号処理システム。
【請求項６】
前記信号処理手段は、前記入力信号に対してアンサバック信号を生成することを特徴とする請求項１乃至５のうちのいずれか１項に記載の入力信号処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、所定範囲の周期で入力される入力信号を選択的に処理するための入力信号処理システムに係り、特に追尾レーダトランスポンダにおける制御信号のアンサバック処理のように所定の繰り返し数以下の制御信号の処理に好適な入力信号処理システムに関する。
【０００２】
【従来の技術】
追尾レーダトランスポンダ（ＲＴ）は、例えばロケットに搭載され、該ロケットの追尾および該ロケットと地上局との間の距離測定を行うために用いられる装置である。追尾レーダトランスポンダは、一般に、送信管にマグネトロンを使用した小型送受信器として構成され、５ＧＨｚ帯のパルス状の制御信号を受信した時に、地上局に対して５ＧＨｚ帯のパルスからなるアンサバック信号を送信する。
【０００３】
このような追尾レーダトランスポンダには、例えば、次のような機能が要求される。すなわち、パルス信号からなる制御信号を受信した時に、１０００ｐｐｓ（「ｐｐｓ」は、「Pulse  Per  Second」すなわちパルス繰り返し周波数を示し、１０００ｐｐｓは毎秒１０００パルスを示している）以下の制御信号に対してはアンサバック信号を出力し、１０００ｐｐｓを超える制御信号に対してはアンサバック信号を出力しない。追尾レーダトランスポンダは、アンサバックの必要な制御信号を含む種々のパルスを受信しており、受信パルス中から所要の制御信号を弁別してアンサバックすることが必要である。
【０００４】
特開平１−２９００４１号公報には、情報処理を行う計算機の割り込み制御回路においてＣＰＵ（中央処理装置）へ障害の発生を知らせる割り込みの制御に関する技術が開示されている。
【０００５】
すなわち、特開平１−２９００４１号公報に示される割り込み制御回路は、
ＣＰＵ、障害検出回路、カウンタ回路およびゲートを備えている。ＣＰＵは、割り込みにより障害処理を実行する。障害検出回路は、障害処理の要求を発生させＣＰＵに与える。ゲートは、割り込み要求信号を一時的に禁止する。カウンタ回路は、ゲートによる割り込み要求信号の禁止を一定時間に制御する。ＣＰＵは、データバスを経由して割り込み要求信号の禁止状態をモニタすることができる。
【０００６】
特開平１−２９００４１号公報に示される割り込み制御回路は、このような構成により、短時間に連続して障害処理の要求が発生した場合、カウンタ回路は、入力される割り込み要求信号を禁止する期間を決定する一定時間にわたる信号をゲートに与える。ゲートは、割り込み要求信号禁止信号が入力されている期間について、ＣＰＵに対する割り込み要求信号を禁止する。
【０００７】
このようにして、ＣＰＵにおける割り込み処理の連続的な実行を抑制し、ＣＰＵが短時間に何回も障害割り込み処理を実行することに起因する他処理への圧迫を回避することができる。
【０００８】
【発明が解決しようとする課題】
特開平１−２９００４１号公報に記載された割り込み制御回路は構成は簡単であるが、次のような問題がある。
【０００９】
追尾レーダトランスポンダは、例えば１０００ｐｐｓ以下の制御信号を処理することが機能として要求される。このような要求を満足するためには、単位時間を例えば４ｍｓとすると、この単位時間あたり４個（４パルス）の制御信号を処理する必要がある。
【００１０】
特開平１−２９００４１号公報に示される割り込み制御回路を用いて入力制御信号を処理した場合、４ｍｓの単位時間内に４個の制御信号を入力した時点で、制御信号入力を禁止することとなる。
【００１１】
例えば、図４に示す通り、４ｍｓ内に４個の制御信号が入力されると、４個目の制御信号入力以後の制御信号入力が禁止され、その禁止期間中は制御信号を処理しない。このため禁止期間中の制御信号については制御信号の弁別も行うことができない。この禁止期間を単位時間すなわち４ｍｓとすると、最悪の場合には、１個の制御信号も処理できない４ｍｓの期間が生じる可能性があり、追尾レーダトランスポンダに要求されている機能の条件を満足することができなくなる。
【００１２】
禁止期間を、４ｍｓ以下に設定することも考えられるが、その場合には単に制御信号を間引いていることになり、やはり追尾レーダトランスポンダに要求される条件を満たすことはできない。
【００１３】
この発明は、上述した事情に鑑みてなされたもので、入力信号のタイミングにかかわらず、所定範囲の周期で入力される入力信号を選択的に処理することができ、追尾レーダトランスポンダにおける制御信号のアンサバック処理に適用し得る入力信号処理システムを提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る入力信号処理システムは、
それぞれ所定周期で且つ該所定周期を複数分割した所定期間ずつのアクティブ
期間においてアクティブとされ、該アクティブ期間の入力信号をカウントする複
数のカウンタ手段と、
前記複数のカウンタ手段のカウント値を加算する加算手段と、
該加算手段の加算値を、前記入力信号の処理条件の基準値に対応する規定値と
比較する比較手段と、
前記比較手段による比較結果に基づいて前記複数のカウンタ手段に対する前記
入力信号の入力を禁止する入力禁止手段と、
前記入力禁止手段により禁止されない前記入力信号のみに応動して所定の処理を実行する信号処理手段と、を具備する。
【００１５】
前記複数のカウンタ手段は、前記所定周期を複数等分した互いに等しいアクティブ期間を有していてもよい。
【００１６】
前記複数のカウンタ手段は、アクティブ期間の始点においてカウント値をリセットする手段を含んでいてもよい。
【００１７】
前記入力禁止手段は、前記加算値が前記規定値を超えた場合に、前記複数のカウンタ手段に対する前記入力信号の入力を禁止する手段を含んでいてもよい。
【００１８】
前記入力禁止手段は、前記入力信号を受けて、禁止する前記入力は通過させず、それ以外の入力信号を通過させて前記複数のカウンタ手段に供給する禁止ゲート手段を含んでいてもよい。
【００１９】
前記信号処理手段は、前記入力信号に対してアンサバック信号を生成するものであってもよい。
【００２０】
この発明の入力信号処理システムにおいては、それぞれ所定周期で且つ該所定周期を複数分割した所定期間ずつのアクティブ期間において複数のカウンタ手段をアクティブとして、該アクティブ期間の入力信号をカウントし、これら複数のカウンタのカウント値を加算手段で加算するとともに、該加算手段の加算値を、前記入力信号の処理条件の基準値に対応する規定値と比較手段により比較して、その比較結果に応動する入力禁止手段により前記複数のカウンタ手段に対する前記入力信号の入力を禁止する。したがって、順次繰り返しアクティベートされる全カウンタ手段の合計カウント値を常時監視し、該カウント値の規定値と比較に基づいて前記カウンタ手段に対する入力信号を制御するので、入力信号のタイミングにかかわらず、所定範囲の周期で入力される入力信号を選択的に処理することができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して説明する。
【００２２】
図１および図２を参照してこの発明による入力信号処理システムの第１の実施の形態を説明する。
【００２３】
図１は、この発明の第１の実施の形態に係る入力信号処理システムの構成を示している。この場合、入力信号処理システムは、追尾レーダトランスポンダ等に用いることができるように、１０００ｐｐｓ以下の制御信号入力に対する処理を行う構成とする。
【００２４】
図１に示す入力信号処理システムは、第１のカウンタ１１、第２のカウンタ１２、第３のカウンタ１３、第４のカウンタ１４、加算器２０、比較器３０および禁止ゲート４０を具備している。この場合、入力処理の単位時間を４ｍｓとし、入力される制御信号が１０００ｐｐｓを超えるときは、入力制御信号を無視し、入力制御信号が１０００ｐｐｓ以下の場合にのみ所定の処理を行う。
【００２５】
第１〜第４のカウンタ１１〜１４は、それぞれイネーブル端子ＥＮＡ、クロック端子ＣＬＫおよび出力端子ＯＵＴを有し、イネーブル端子ＥＮＡの入力によりアクティブ状態とされているときにのみクロック端子ＣＬＫに与えられる入力パルスをカウントして、出力端子ＯＵＴにカウント値を出力する。これら第１〜第４のカウンタ１１、１２、１３および１４には、これら第１〜第４のカウンタ１１〜１４を所定のタイミングでアクティベートするためのイネーブル信号ＥＮＡ１、ＥＮＡ２、ＥＮＡ３およびＥＮＡ４が各々のイネーブル端子ＥＮＡにそれぞれ入力されている。第１〜第４のカウンタ１１〜１４のクロック端子ＣＬＫには、禁止ゲート４０を介してパルス状の制御信号が共通に入力される。
【００２６】
したがって、第１〜第４のカウンタ１１〜１４は、それぞれ入力されるイネーブル信号ＥＮＡ１〜ＥＮＡ４がアクティブ状態の時にのみ、制御信号のパルス数をカウントする。なお、この場合、第１〜第４のカウンタ１１〜１４は、イネーブル信号ＥＮＡ１〜ＥＮＡ４により、非アクティブ（インアクティブ）状態からアクティブ状態に切替えられるときに、その都度カウント値がクリアされる。
【００２７】
第１〜第４のカウンタ１１〜１４に与えられるイネーブル信号ＥＮＡ１〜ＥＮＡ４は、単位時間である４ｍｓを４等分して１ｍｓのアクティブ期間を第１〜第４のカウンタ１１〜１４に順次割り当てる信号である。すなわち、イネーブル信号ＥＮＡ１〜ＥＮＡ４は、４ｍｓ周期で、順次１ｍｓずつずれた１ｍｓのアクティブ期間を有する（図２参照）。
【００２８】
加算器２０は、入力端子ＩＮ１〜ＩＮ４および出力端子ＯＵＴを有し、入力端子ＩＮ１〜ＩＮ４に第１〜第４のカウンタ１１〜１４の出力端子ＯＵＴからの出力カウント値が入力され、出力端子ＯＵＴから加算結果を出力して比較器３０に与える。すなわち、加算器２０は、第１〜第４のカウンタ１１〜１４の出力カウント値を全て加算して、常時、その加算結果を比較器３０に供給する。
【００２９】
比較器３０は、入力端子ＩＮおよび出力端子ＯＵＴを有し、入力端子ＩＮに加算器２０から与えられる加算結果を規定値と比較して判定し、その判定結果を出力端子ＯＵＴから禁止ゲート４０に与える。この場合、比較器３０における規定値を「４」とし、比較器３０は、加算器２０の合計値出力が「４」以上の場合には、禁止ゲート４０に与える制御信号禁止信号を“Ｌ（ローレベル）”とし、合計値出力が「４」未満すなわち「３」以下の場合には、禁止ゲート４０に与える制御信号禁止信号を“Ｈ（ハイレベル）”とする。なお、制御信号禁止信号は“Ｌ”アクティブである。すなわち、比較器３０は、加算結果が「４」以上になった場合に、出力端子ＯＵＴから制御信号禁止信号を出力して禁止ゲート４０に与え、入力制御信号が第１〜第４のカウンタ１１〜１４に入力されるのを禁止する。
【００３０】
禁止ゲート４０は、入力制御信号を第１〜第４のカウンタ１１〜１４に与えるとともに比較器３０からの制御信号禁止信号に応じて、該入力制御信号の第１〜第４のカウンタ１１〜１４への供給を制御する。すなわち、禁止ゲート４０は、比較器３０から与えられる制御信号禁止信号が“Ｈ”のとき、入力状態、つまり入力制御信号を第１〜第４のカウンタ１１〜１４に入力する状態となり、制御信号禁止信号が、“Ｌ”のときは入力禁止状態、つまり第１〜第４のカウンタ１１〜１４への入力制御信号の入力を禁止する状態となる。
【００３１】
次に、上述した入力信号処理システムの動作を図２に示すタイミングチャートを参照して説明する。
【００３２】
図２には、禁止ゲート４０への制御信号入力波形、禁止ゲート４０の出力波形、イネーブル信号ＥＮＡ１〜ＥＮＡ４波形、第１〜第４のカウンタ１１〜１４の出力値、加算器２０の出力値および制御信号禁止信号波形がそれぞれ示されている。なお、第１〜第４のカウンタ１１〜１４は、それぞれ入力されているイネーブル信号ＥＮＡ１〜ＥＮＡ４が“Ｈ”の時にのみカウント（アップカウント）動作し、既に述べたようにイネーブル信号ＥＮＡ１〜ＥＮＡ４が“Ｌ”から“Ｈ”に変化したときにカウント値がクリアされて、出力カウント値が「０」となる。
【００３３】
当初は、第１〜第４のカウンタ１１〜１４のカウント値および加算器２０の加算結果が全て「０」であるとする。最初の１ｍｓの期間において、イネーブル信号ＥＮＡ１が“Ｈ”となると、第１のカウンタ１１がアクティブとなって、禁止ゲート４０を通過した制御信号をカウントする。この期間において、例えば図示するように１パルスの制御信号が入力されたとすると第１のカウンタ１１は、カウント値出力が「０」から「１」となり、加算器２０の出力値も「１」となる。したがって、加算器２０の加算結果が「４」未満であるので、比較器３０は、制御信号禁止信号を、“Ｈ”のままとして、制御信号を禁止せず、従前のままの状態を維持する。なお、１ｍｓのアクティブ期間が満了し、イネーブル信号ＥＮＡ１が“Ｌ”となると、第１のカウンタ１１は、非アクティブ状態すなわち休止状態となるが、カウント値出力「１」は、次に第１のカウンタ１１がアクティブとされるときにクリアされるまで保持される。
【００３４】
次の１ｍｓの期間において、イネーブル信号ＥＮＡ２が“Ｈ”となると、第２のカウンタ１２がアクティブとなって、禁止ゲート４０を通過した制御信号をカウントする。この期間において、例えば図示するように２パルスの制御信号が入力されたとすると第２のカウンタ１２は、それをカウントし、カウント値出力が「０」→「１」→「２」となる。このカウント値と、第１のカウンタ１１のカウント値とが加算されて、加算器２０の出力値は、「１」→「２」→「３」となる。したがって、この時点でも加算器２０の加算結果が「４」未満であるので、比較器３０は、制御信号禁止信号を、“Ｈ”のままとして、制御信号を禁止せず、従前のままの状態を維持する。なお、１ｍｓのアクティブ期間が満了すると、第２のカウンタ１２は、休止状態となるが、カウント値出力「２」は、次に第２のカウンタ１２がアクティブとされるときにクリアされるまで保持される。
【００３５】
次の１ｍｓおよびさらにその次の１ｍｓにおいても上述と同様に第３および第４のカウンタ１３および１４が、それぞれイネーブル信号ＥＮＡ３およびＥＮＡ４により順次アクティブとされるが、これらの期間においては制御信号入力がないので、加算器２０および比較器３０の出力に変化はない。
【００３６】
以上により、４ｍｓの単位時間の１周期が満了し、さらにその次の４ｍｓの単位時間の周期に入り、最初の１ｍｓの期間において、イネーブル信号ＥＮＡ１が“Ｈ”となると、第１のカウンタ１１が、カウント値をクリアしてアクティブとなって、禁止ゲート４０を通過した制御信号をカウントする。この期間において、例えば図示するように３パルスの制御信号のうちの最初の２パルスが入力されたとすると第１のカウンタ１１は、それを順次カウントし、カウント値出力が「０」→「１」→「２」となる。このカウント値と、前回の第２のカウンタ１２のカウント値「２」とが加算されて、加算器２０の出力値は、「２」→「３」→「４」となる。したがって、この時点で加算器２０の加算結果が「４」となり、比較器３０は、制御信号禁止信号を、“Ｌ”として、制御信号を禁止する。このため、禁止ゲート４０が閉じ、この期間の３パルス目の制御信号は、禁止ゲート４０で阻止され、カウンタ１１には入力されない。この１ｍｓのアクティブ期間が満了すると、第１のカウンタ１１は、休止状態となるが、カウント値出力「２」は、次に第１のカウンタ１１がアクティブとされるときにクリアされるまで保持される。
【００３７】
次の１ｍｓの期間において、イネーブル信号ＥＮＡ２が“Ｈ”となると、第２のカウンタ１２が、カウント値をクリアしてアクティブとなって、禁止ゲート４０を通過した制御信号をカウントする。このとき、第２のカウンタ１２の出力値が「０」となるので、加算器２０の出力は「２」となり、「４」未満であるので、比較器３０は、制御信号禁止信号を、“Ｈ”として、制御信号の禁止を解除する。このため、禁止ゲート４０が開き、第２のカウンタ１２への制御信号の入力が再開される。この期間において、例えば図示するように２パルスの制御信号が入力されたとすると第２のカウンタ１２は、それを順次カウントし、カウント値出力が「０」→「１」→「２」となる。このカウント値と、前回の第１のカウンタ１１のカウント値「２」とが加算されて、加算器２０の出力値は、「２」→「３」→「４」となる。したがって、この時点で加算器２０の加算結果が「４」となり、比較器３０は、制御信号禁止信号を、“Ｌ”として、制御信号を禁止する。このため、禁止ゲート４０が閉じ、以後の制御信号は、禁止ゲート４０で阻止され、カウンタ１１には入力されない。この１ｍｓのアクティブ期間が満了すると、第２のカウンタ１２は、休止状態となるが、カウント値出力「２」は、次に第２のカウンタ１２がアクティブとされるときにクリアされるまで保持される。
【００３８】
次の１ｍｓおよびさらにその次の１ｍｓにおいても上述と同様に第３および第４のカウンタ１３および１４が、それぞれイネーブル信号ＥＮＡ３およびＥＮＡ４により順次アクティブとされるが、これらの期間においては、第１および第２のカウンタ１１および１２の出力に変化はなく、加算器２０の出力は「４」の状態を維持するので、制御信号入力は全て禁止ゲート４０で禁止され、加算器２０および比較器３０の出力に変化はない。
【００３９】
こうして、４ｍｓの単位時間の次の１周期が満了し、さらにその次の４ｍｓの単位時間の周期に入り、最初の１ｍｓの期間において、イネーブル信号ＥＮＡ１が“Ｈ”となると、第１のカウンタ１１が、カウント値をクリアしてアクティブとなって、禁止ゲート４０を通過した制御信号をカウントする。このとき、第１のカウンタ１１の出力値が「０」となるので、加算器２０の出力は「２」となり、「４」未満であるので、比較器３０は、制御信号禁止信号を、“Ｈ”として、制御信号の禁止を解除する。このため、禁止ゲート４０が開き、第１のカウンタ１１への制御信号の入力が再開される。この期間において、例えば図示するように２パルスが入力されたとすると第１のカウンタ１１は、それを順次カウントし、カウント値出力が「０」→「１」→「２」となる。このカウント値と、前回の第２のカウンタ１２のカウント値「２」とが加算されて、加算器２０の出力値は、「２」→「３」→「４」となる。したがって、この時点で加算器２０の加算結果が「４」となり、比較器３０は、制御信号禁止信号を、“Ｌ”として、制御信号を禁止する。このため、禁止ゲート４０が閉じ、カウンタ１１へは制御信号が入力されなくなる。この１ｍｓのアクティブ期間が満了すると、第１のカウンタ１１は、休止状態となるが、カウント値出力「２」は、次に第１のカウンタ１１がアクティブとされるときにクリアされるまで保持される。
【００４０】
このようにして、１ｍｓ毎に当該１ｍｓの期間および直前の３ｍｓの期間における制御信号入力のパルス数の合計が４以上（１０００ｐｐｓ以上に相当する）であるか否かを加算器２０の出力より常時判定し、該パルス数が４以上になると直ちに比較器３０から制御信号禁止信号を出力して制御信号の入力を禁止する。この制御信号入力の禁止期間は、逐次１ｍｓの期間が経過して新たな１ｍｓの期間に入る毎に、直前の３ｍｓの期間に禁止ゲート４０を通過した制御信号パルス数の合計が４以上であれば、制御信号の禁止状態を持続し、該制御パルス数の合計が４未満であれば、制御信号の禁止状態が解除される。すなわち、事実上ほぼ直前の４ｍｓの期間における制御信号のパルス数が４個以上であるか否かを１ｍｓ毎にチェックして、制御信号の入力を制御する。
【００４１】
したがって、順次繰り返しアクティベートされる第１〜第４のカウンタ１１〜１４の合計カウント値を常時監視し、該カウント値の規定値との比較に基づいて前記第１〜第４のカウンタ１１〜１４に対する入力信号を制御するので、入力信号のタイミングにかかわらず、１０００ｐｐｓ以下の繰り返し周波数で入力される入力信号を選択的に処理することができる。
【００４２】
なお、上述においては、単位時間を４ｍｓとし、４個のカウンタ１１〜１４を用いて、該単位時間を４等分した期間における制御信号をそれぞれカウントするようにしたが、単位時間およびカウンタ数は所望に応じて適宜設定することができ、弁別する制御信号の繰り返し周波数の範囲も、比較器３０における比較基準値および比較条件により設定することができるので、上述した１０００ｐｐｓ以下に限らず、所望に応じて上限および下限の少なくとも一方を適宜設定することができる。
【００４３】
上述した構成による入力信号処理システムを追尾レーダトランスポンダに適用するに際しては、制御信号禁止信号を利用して、入力制御信号を処理する回路を制御するようにすればよいが、図３に示すようにしてさらに簡易に追尾レーダトランスポンダに適用することもできる。
【００４４】
図３は、この発明の第２の実施の形態に係る入力信号処理システムの構成を示している。この場合、入力信号処理システムは、追尾レーダトランスポンダに適用するため、１０００ｐｐｓ以下の制御信号入力に対してアンサバック信号を生成する構成とする。
【００４５】
図３に示す入力信号処理システムは、図１と同様の第１のカウンタ１１、第２のカウンタ１２、第３のカウンタ１３、第４のカウンタ１４、加算器２０、比較器３０および禁止ゲート４０に加えてアンサバック信号発生部５０を具備している。この場合も、図１の場合と同様に、入力処理の単位時間を４ｍｓとし、入力される制御信号が１０００ｐｐｓを超えるときは、入力制御信号を無視し、入力制御信号が１０００ｐｐｓ以下の場合にのみアンサバック信号を生成する。以下においては、まず図１と同様の部分については、図１と同様であるので簡単にその構成を説明し、その後に図３において追加されたアンサバック信号発生部５０について詳細に説明する。
【００４６】
第１〜第４のカウンタ１１〜１４は、イネーブル端子ＥＮＡの入力によりアクティブ状態とされているときにのみクロック端子ＣＬＫに与えられる入力パルスをカウントして、出力端子ＯＵＴにカウント値を出力する。これら第１〜第４のカウンタ１１、１２、１３および１４には、これらカウンタ１１〜１４を所定のタイミングでアクティベートするためのイネーブル信号ＥＮＡ１、ＥＮＡ２、ＥＮＡ３およびＥＮＡ４が各々のイネーブル端子ＥＮＡにそれぞれ入力されている。第１〜第４のカウンタ１１〜１４のクロック端子ＣＬＫには、禁止ゲート４０を介してパルス状の制御信号が共通に入力される。
【００４７】
すなわち、第１〜第４のカウンタ１１〜１４は、それぞれ入力されるイネーブル信号ＥＮＡ１〜ＥＮＡ４がアクティブ状態の時にのみ、制御信号のパルス数をカウントする。この場合、第１〜第４のカウンタ１１〜１４は、イネーブル信号ＥＮＡ１〜ＥＮＡ４により、非アクティブ状態からアクティブ状態に切替えられるときに、その都度カウント値がクリアされる。イネーブル信号ＥＮＡ１〜ＥＮＡ４は、４ｍｓ周期で、順次１ｍｓずつずれた１ｍｓのアクティブ期間を有する信号である。
【００４８】
加算器２０は、入力端子ＩＮ１〜ＩＮ４に第１〜第４のカウンタ１１〜１４の出力端子ＯＵＴからの出力カウント値が入力され、出力端子ＯＵＴから加算結果を出力して比較器３０に与える。比較器３０は、入力端子ＩＮに加算器２０から与えられる加算結果を規定値と比較して判定し、その判定結果を出力端子ＯＵＴから禁止ゲート４０に与える。この場合、比較器３０は、規定値を「４」とし、加算器２０の合計値出力が「４」以上の場合には、禁止ゲート４０に与える制御信号禁止信号を“Ｌ”とし、合計値出力が「４」未満すなわち「３」以下の場合には、禁止ゲート４０に与える制御信号禁止信号を“Ｈ”とする。
【００４９】
禁止ゲート４０は、比較器３０からの制御信号禁止信号に応じて、入力制御信号の第１〜第４のカウンタ１１〜１４への供給を制御する。すなわち、禁止ゲート４０は、比較器３０から与えられる制御信号禁止信号が“Ｈ”のとき、入力制御信号を第１〜第４カウンタ１１〜１４に入力する状態となり、制御信号禁止信号が、“Ｌ”のときは入力禁止状態、つまり第１〜第４のカウンタ１１〜１４への入力制御信号の入力を禁止する。
【００５０】
アンサバック信号発生部５０は、禁止ゲート４０から出力される入力制御信号に応動して、アンサバック信号を生成し、出力する。すなわち、禁止ゲート４０は、１０００ｐｐｓ以下の繰り返し周波数に相当する制御信号のみを通過させ、１０００ｐｐｓを超える繰り返し周波数に相当する制御信号は阻止するので、アンサバック信号発生部５０には、１０００ｐｐｓ以下の繰り返し周波数に相当する制御信号のみが与えられる。したがって、アンサバック信号発生部５０は、１０００ｐｐｓ以下の繰り返し周波数に相当する制御信号のみに応答して、アンサバック信号を発生する。
【００５１】
このようにして、例えば、予め設定された１０００ｐｐｓ以下の繰り返し周波数に相当する制御信号のみに応答して、アンサバック信号発生部５０からアンサバック信号を発生させることができ、この構成を用いれば、追尾レーダトランスポンダに要求される機能条件を満足することが可能な追尾レーダトランスポンダを構成することができる。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、順次繰り返しアクティベートされる全カウンタ手段の合計カウント値を常時監視し、該カウント値の規定値と比較に基づいて前記カウンタ手段に対する入力信号を制御することにより、入力信号のタイミングにかかわらず、所定範囲の周期で入力される入力信号を選択的に処理することができ、追尾レーダトランスポンダにおける制御信号のアンサバック処理にも有効に適用し得る入力信号処理システムを提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る入力信号処理システムの構成を示すブロック図である。
【図２】図１のシステムの動作を説明するためのタイミングチャートである。
【図３】この発明の第２の実施の形態に係る入力信号処理システムの構成を示すブロック図である。
【図４】従来の構成における問題点を説明するためのタイミングチャートである。
【符号の説明】
１１〜１４    第１〜第４のカウンタ
２０          加算器
３０          比較器
４０          禁止ゲート
５０          アンサバック信号発生部
【図１】
0003925992.tif 000002
【図２】
0003925992.tif 000003
【図３】
0003925992.tif 000004
【図４】
0003925992.tif 000005