(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成されたトレンチ溝に絶縁材が埋め込まれて形成された複数の素子分離領域と、該複数の素子分離領域によって各々が分離された複数の素子領域と、該素子領域上に第１のゲート絶縁膜を介して形成された導電層からなる電荷蓄積層と、該電荷蓄積層上に第２のゲート絶縁膜を介して形成された制御ゲートを有するメモリセルが複数個アレイ状に配置されてセルアレイを構成している不揮発性半導体記憶装置において、
前記素子分離領域の幅が０．２５μｍ以下で、前記メモリセルのチャネル幅が０．２μｍ以下であり、
前記電荷蓄積層は、前記第１のゲート絶縁膜を介して半導体基板の表面に接する下端の幅がその上方の幅よりも広くなるように、前記電荷蓄積層の前記素子分離領域に面する側面と前記第１のゲート絶縁膜に接する前記電荷蓄積層の底面とが成すテーパー角が８０度以上９０度未満の傾斜面を有し、
前記電荷蓄積層の傾斜面の上端と下端との間の膜厚は０．１μｍ以下であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記電荷蓄積層の前記素子分離領域に面する側の上端の幅が０．２５μｍ未満であることを特徴とする請求頃１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート絶縁膜直下に形成されるチャネル長をＬで表し、チャネル幅をＷで表したとき、Ｗ／Ｌが１以下であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層は、前記素子分離領域により挟まれた部分に連続して素子分離領域上に張り出した部分を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層は、前記素子分離領域により挟まれた部分に連続して素子分離領域よりさらに上方に直線的に延び出した部分を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板に形成されたトレンチ溝内に素子分離用絶縁材が埋め込まれて形成された複数の素子分離領域と、該複数の素子分離領域によって各々が素子分離された複数の素子領域と、該素子領域上に第１のゲート絶縁膜を介して形成され、上端が前記素子分離領域の上端より低く形成された第１導電層とこの第１導電層上に形成され上端が前記素子分離領域の上端より高く形成された第２導電層を含む電荷蓄積層と、該電荷蓄積層上に第２のゲート絶縁膜を介して形成された制御ゲートを有するメモリセルが複数個アレイ状に配置されてセルアレイを構成している不揮発性半導体記憶装置において、
前記素子分離領域の幅が０．２５μｍ以下で、前記メモリセルのチャネル幅が０．２μｍ以下であり、
前記第１導電層は前記側端部相互間の上端の幅よりも下端の幅が広く形成され、且つ上記第１導電層の側端がテーパー形状であり、さらに前記第１導電層の側端と底面との間に形成されるテーパー角が８０度以上９０度未満であり、且つ前記第１導電層の膜厚は０．１μｍ以下であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
複数のメモリセルがアレイ状に配置されたセルアレイが形成され、このセルアレイは半導体基板に形成されたトレンチ溝内に素子分離用絶縁材が埋め込まれて形成された複数の素子分離領域と、該複数の素子分離領域によって各々が素子分離された複数の素子領域とを有し、各々のメモリセルは、前記素子領域上の第１のゲート絶縁膜上に形成され、上端が前記素子分離領域の上端より低く形成された第１導電層とこの第１導電層上に形成され上端が前記素子分離領域の上端より高く形成された第２導電層を含む電荷蓄積層と、該電荷蓄積層上に第２のゲート絶縁膜を介して形成された制御ゲートと、前記半導体基板上に前記第１のゲート絶縁膜よりも厚い第３のゲート絶縁膜を介して形成されたゲート電極を有する周辺トランジスタとを有する不揮発性半導体記憶装置において、
前記素子分離領域の幅が０．２５μｍ以下で、前記メモリセルのチャネル幅が０．２μｍ以下であり、
前記第１導電層の下端の側端間の幅はその上端の幅よりも広く形成され、前記第１導電層の側端がテーパー形状に形成され、前記第１導電層の側端と底面との間に形成されるテーパー角が８０度以上９０度未満であり、且つ前記第１導電層の膜厚は０．１μｍ以下であり、
前記周辺トランジスタ内に形成された素子分離領域のトレンチ溝の深さは前記メモリアレイ内のトレンチ溝の深さより浅いことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に改良されたメモリセル構造を有する高密度、高集積型の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的にデータの書き換えが可能な不揮発性半導体記憶装置は高速ＲＯＭやマスストレージ用として広く使用されている。メモリセル構造としては電荷蓄積層と制御ゲートからなるスタックゲートを有するＭＯＳＦＥＴ型が一般的に用いられている。
【０００３】
図７はスタックゲート構造を有するメモリセルの一例を示している。（ａ）は平面図であり（ｂ）はｂ−ｂ断面図を、（ｃ）はｃ−ｃ断面図を示す。
【０００４】
図７において、例えば、ｎ型シリコン基板に形成されたｐウエル（Ｐ−ｗｅＬＬ）７０に素子分離用トレンチ溝を形成し、このトレンチ溝内部に素子分離用絶縁材料、例えば２酸化シリコン材を埋め込んで、複数の素子分離領域７１が形成される。
【０００５】
このような素子分離された基板上のチャネル領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜７２が形成され、この上に電荷蓄積層７３が形成され、この上にさらにゲート間絶縁膜７４を介して制御ゲート７５が形成される。制御ゲート７５及び電荷蓄積層７３は制御ゲート７５が延在する方向、いわゆるワード線方向断面では図７（ｃ）に示したようにその側端部が揃うように自己整合的に垂直加工されており、更にこの側端部に対して各ゲートの両側の素子領域７６中に自己整合的にｎ型拡散層７７が形成される。このｎ型拡散層７７は隣接するゲート７５間に延在して形成されている。このようにして、各ゲート部に不揮発性メモリセルが形成される。
【０００６】
一方、上記メモリセルの拡散層７７に電位を供給する、いわゆるビット線方向の図７（ｂ）の断面では、電荷蓄積層７３は素子分離領域７１上でゲート間絶縁膜７４により切断されて各々のメモリセル毎に分断されている。そして切断された電荷蓄積層７３はゲート間絶縁膜７４を介して制御ゲート７５と容量結合する。
【０００７】
上記のような構成を有する不揮発性メモリセルにおける一般的なデータ書き換え方法は、Ｐ−ウエル７０と電荷蓄積層７３との間に高電圧を印加してトンネル絶縁膜７２にトンネル電流を流して電荷蓄積層７３とＰ−ウエル７０間で電荷の授受を行い電荷蓄積層７３内の電荷量を書き込みデータに応じて変調する方法である。
【０００８】
メモリセルのチャネル生成しきい電圧は、電荷蓄積層７３内に負電荷が多ければ高くなり、正電荷が多ければ低くなる。従って、電荷蓄積層７３に電子を注入すればしきい電圧を高め、例えば書き込み状態となり、電荷蓄積層７３から電子を引き抜けばしきい電圧が低くなり、例えば消去状態となる。
【０００９】
図８は上記メモリセルを用いた不揮発性半導体記憶装置の一例を示している。図８ではメモリセルをＮＡＮＤ構成にレイアウトしたＮＡＮＤ型の場合を示し、複数の素子分離領域７１で素子分離された複数の素子領域７６がビット線方向に延在して配置され、素子領域７６と直交する方向に延在して複数の制御ゲート７５−１…７５−ｎが配置されている。制御ゲート７５−１…７５−ｎと素子領域７１との各交差点に複数のメモリセルがマトリクス状に形成されており、制御ゲート７５−１…７５−ｎ間の素子領域７６にはｎ型拡散層７７が形成される。
【００１０】
この結果、複数のメモリセルがｎ型拡散層７７を介してビット線方向に直列に接続されて単位ブロックを構成している。単位ブロックはトランジスタで形成された選択ゲート８０を介してビット線コンタクト８１に接続されている。単位ブロックにおけるビット線コンタクト８１と反対側の選択ゲート８２の外側には共通ソース線８３が配置され、ｎ型拡散層７７を介して接続されている。なお、ビット線コンタクトは図示しないビット線信号線に接続されている。
【００１１】
不揮発性半導体記憶装置の大容量化に伴いメモリセルの高密度化が極めて重要であり、その実現にはメモリセルの微細化によるメモリサイズの縮小が有力な手段である。このためにはスタックゲートあるいは素子領域等の微細化と共に各々の素子寸法のばらつきを抑制することが最も重要である。
【００１２】
スタックゲート構造に関しては図７（ｃ）で説明したように、制御ゲート７５を加工する際に第２のゲート絶縁膜７４及び電荷蓄積層７３を一括に加工することで側端部を自己整合的に揃えることが有効である。
【００１３】
一方、素子領域幅あるいは素子分離領域幅に関しては、電荷蓄積層幅を素子領域幅と同じにすることが重要であり、予め電荷蓄積層を形成してから電荷蓄積層に合わせて自己整合的に素子領域を形成する自己整合法が提案されている。（特願平６−１５０２４１）
図９は自己整合型素子分離構造を有するメモリセルの一例を示している。（ａ）は平面図であり（ｂ）はｂ−ｂ断面図を、（ｃ）ｃ−ｃ断面図を示す。
【００１４】
たとえば、図９（ｂ）に示すように、Pウエル９０内に素子分離用トレンチ溝が形成され、このトレンチ溝内部に素子分離絶縁材料、例えば２酸化シリコン材が埋め込まれ、素子分離領域９１が形成されている。このような素子分離されたPウエル９０上のチャネル領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜９２が形成される。
【００１５】
この上に図９（ａ），（ｃ）に示すように素子領域９６とその側端部が揃えられた電荷蓄積層９３の一部となる導電層９３ａが形成されている。導電層９３ａ上に別の導電膜９３ｂが形成されて、前記導電層９３ａと導電膜９３ｂが電気的に同電位となり積層型の電荷蓄積層９３が形成される。この上にさらにゲート間絶縁膜９４を介して制御ゲート９５が形成されている。
【００１６】
制御ゲート９５及び積層型の電荷蓄積層９３は制御ゲート９５が延在する、いわゆるワード線方向断面では、図９（ｃ）に示すように、その側端部が揃うように自己整合的に垂直加工されており、ゲート間にはｎ型拡散層９７が形成されている。
【００１７】
一方、上記メモリセルの拡散層９７に電位を供給する、いわゆるビット線方向の断面では、図９（ｂ）に示すように、導電膜９３ｂは素子分離領域９１上でゲート間絶縁膜９４で切断されて各々のメモリセル毎に分断されているため、電荷蓄積層９３は各々のメモリセル毎に電気的に分離されている。電荷蓄積層９３はゲート間絶縁膜９４を介して制御ゲート９５と容量結合する。
【００１８】
図１０は図９で示した構成のメモリセルを作製する工程手順の説明図を示している。図中の左列の図（ｂ１），（ｂ２），（ｂ３），（ｂ４），（ｂ５）は夫々の工程における図９のｂ−ｂ線断面図を、右列の図（ｃ１）、（ｃ２）、（ｃ３）、（ｃ４）、（ｃ５）は夫々の工程における図９のｃ−ｃ線断面図を示している。
【００１９】
図１０（ｂ１）、（ｃ１）に示すように、たとえばP型のウエル９０上にトンネル酸化膜となる第１のゲート絶縁膜９２を介して第一の導電層９３ａを形成し、導電層９３ａの加工マスクとなるマスク材１０１を形成する。
【００２０】
つぎに、図１０（ｂ２）、（ｃ２）に示すように、リソグラフィ技術を用いてマスク材１０１及び第一の導電層９３ａをパターニングして素子領域９６にマスク材１０１及び導電層９３ａを残し、素子分離領域９１形成予定領域上のマスク材及び導電層を除去する。このため、残ったマスク材１０１を用いて第１のゲート絶縁膜９２及びPウエル９０をドライエッチングにより除去してトレンチ溝１０２を形成する。
【００２１】
この際にトレンチ溝１０２と第一導電層９３ａの側端部は揃えられる。また、トレンチ溝１０２の深さは所望の素子分離耐圧に合わせて選ぶことが出来る。
【００２２】
つぎに、清浄処理あるいは適当な表面処理を行った後に、図１０（ｂ３）、（ｃ３）に示すように、素子分離用絶縁膜９１をトレンチ溝１０２内部に埋め込み、ポリッシングあるいはエッチバック等により埋め込み膜９１の平坦化および膜厚調整を行う。これにより素子分離領域９１が完成する。
【００２３】
次に、図１０（ｂ４）、（ｃ４）に示すように、マスク材１０１を除去した後、第２の導電膜９３ｂを導電層８３ａ上に直接形成し、図１０（ｂ４）に示すように、素子分離領域９１上でスリット１０３により導電膜９３ｂを切断して、電荷蓄積層９３を各メモリセル毎に分離する。
【００２４】
最後に、図１０（ｂ５）、（ｃ５）に示すように、第2のゲート絶縁膜９４及び制御ゲート９５となる導電膜を形成してから、制御ゲート９５、第２のゲート絶縁膜９４、電荷蓄積層９３をドライエッチングによって素子領域９６と交差する方向に一括加工する。これにより図１０（ｃ５）に示すように、各々の部材９３，９４，９５の側端部が揃えられる。
【００２５】
このような自己整合型の素子分離構造を形成する場合、トレンチ溝１０２内に素子分離用の絶縁膜９１を埋め込む際の絶縁膜９１の厚さと幅との比であるアスペクト比が第一の導電層９３ａの厚さ分大きくなるため埋め込み特性が損なわれる問題がある。具体的には、埋め込まれた素子分離絶縁膜９１内にボイドが発生して、後の平坦化時に表面にこのボイドが露出して平坦性が損なわれる。また、ゲート加工時に残さが発生し、この残さにより電荷蓄積層９３が隣接メモリセル間で短絡するおそれがある。
【００２６】
このような問題は前述の様にアスペクト比が高くなるほど問題となるため、素子の微細化に伴い、素子分離幅が狭くなる場合、ビット線のピッチが狭くなり実効的に素子領域幅が狭くなる場合、トレンチ溝が深い場合に顕著になる。
【００２７】
例えば素子分離幅が０．２５mm以下でトレンチ溝深さが０．２５μm以上では重大な問題である。
【００２８】
一方、図１０（ｂ５）、（ｃ５）のゲート加工の際に隣接ゲート９５間の導電層９３は完全に除去しなければならない。しかし、微細化に伴いワード線ピッチが狭くなるとゲート幅及びゲート間隔が狭くなるためドライエッチングのエッチング速度が低下する。ゲート幅及びゲート間隔の広い部分と狭い部分が混在する場合に、広い領域に合わせてエッチングするとメモリセルのようなアレイ部の電荷蓄積層９３が素子分離領域９１側端で除去されずに残さとなって残り、隣接メモリセル間の短絡不良を生じる。上述の問題は０．２μm 以下のゲート幅及びゲート間隔でメモリセルを形成する際に急に顕著となる。
【００２９】
以上に述べた通り、不揮発性半導体記憶装置の大容量化、高密度化を図るために自己整合素子分離法を用いた場合、セルの微細化寸法がある値を超えると、これに伴ってトレンチ溝内への素子分離用絶縁膜の埋め込み性能の急激な悪化と素子分離領域側端の電荷蓄積層の除去特性の急激な悪化という問題が発生する可能性が大きくなる。
【００３０】
以上の問題はＮＯＲ型、ANＤ型、DINOR型等のＮANＤ型以外のセルアレイ構成においても自己整合法で形成された素子分離構造を有する全ての不揮発性半導体記憶装置に起こりうる問題である。
【００３１】
【発明が解決しようとする課題】
以上に述べた通り、不振発性半導体記憶装置の大容量化、高密度化を図るために自己整合型素子分離法を用いた場合、セルの微細化に伴ってトレンチ溝内への素子分離絶縁膜の埋め込み性能の急激な悪化と素子分離領域側端の電荷蓄積層の除去特性の急激な悪化という問題が発生する可能性があった。
【００３２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ゲート加工時に素子分離領域の側端に残さを生じさせないように構成でき、上記の問題を解決して、大容量、高密度かつ低コストな不揮発性半導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る不揮発性半導体記憶装置において以下の手段を講じた。
【００３４】
（１）請求項１に記載の不揮発性半導体記憶装置は、半導体基板内に形成されたトレンチ溝に絶縁材が埋め込まれて形成された複数の素子分離領域と、該複数の素子分離領域によって各々が分離された複数の素子領域と、該素子領域上に第１のゲート絶縁膜を介して形成された電荷蓄積層と、該電荷蓄積層上に第２のゲート絶縁膜を介して形成された制御ゲートを有するメモリセルが複数個アレイ状に配置されてセルアレイを構成している不揮発性半導体記憶装置において、
前記電荷蓄積層のうち、前記素子分離領域により挟まれた部分はその上端の幅よりも下端の幅が広くなるように形成され、且つ上記素子分離領域の幅が０．２５μm以下であることを特徴とする。
【００３５】
前記電荷蓄積層のうち、前記素子分離領域により挟まれた部分はその上端の幅を下端の幅より広くすることにより、素子分離領域の埋め込み形状を改善し、０．２５μm以下の素子分離幅を可能とする。
【００３６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３７】
図１は本発明による一実施例の不揮発性半導体記憶装置を示している。（ａ）は平面図であり（ｂ）ｂ−ｂ線断面図、（ｃ）はｃ−ｃ線断面図を示す。
【００３８】
図１において、ｐウエル１０に素子分離用トレンチ溝が形成され、このトレンチ溝内部に素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれて、複数の素子分離領域１１が形成されている。このような素子分離領域１１で素子分離されたｐウエル１０上のチャネル領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜１２が形成され、この上に素子領域１３とその側端部が揃えられた導電層１４aが形成されている。
【００３９】
導電層１４a上に別の導電膜１４ｂが形成されて、前記導電層１４aと導電膜１４ｂが電気的に同電位となり積層型の電荷蓄積層１４が形成される。この上にさらにゲート間絶縁膜１５を介して制御ゲート１６が形成されている。制御ゲート１６及び積層型の電荷蓄積層１４は制御ゲート１５が延在する、いわゆるワード線に垂直な断面ではその側端部が揃うように自己整合的に垂直加工されており、ゲート間にはｎ型拡散層１７が形成されている。
【００４０】
一方、上記メモリセルの拡散層１７に電位を供給する、いわゆるビット線に垂直な断面では導電膜１４ｂは素子分離領域１１上で切断されて、各々のメモリセル毎に分断されているため、電荷蓄積層１４は各々のメモリセル毎に電気的に分離されている。電荷蓄積層１４はゲート間絶縁膜１５を介して制御ゲート１６と容量結合する。
【００４１】
電荷蓄積層１４のうち、素子分離領域１１に挟まれた導電層１４ａはその下端の幅が上端の幅よりも広くなるように側面が斜面として形成され、その斜面と導電層１４ａの底面とが成すテーパー角は８０度以上９０度未満に制御されている。
【００４２】
このように、導電層１４ａの素子分離領域１１に面する側端部間の下端の幅が上端の幅よりも広くなるようにテーパーを形成し、且つそのテーパー角を８０度以上９０度未満にすることにより、
電荷蓄積層に隣接する素子分離領域の埋め込み形状を改善し、０．２５μm以下の素子分離幅を可能とし、
導電層のテーパー角を８０度以上９０度未満にすることでゲート加工時の素子分離領域側端の導電層残さを完全に除去できるようにし、導電層側端部をテーパー形状とすることで埋め込み形状を改善し、０．２μm以下の制御ゲート幅を有するメモリセルの素子分離を可能とし、さらに周辺トランジスタ領域に形成されたトレンチ溝よりも深く形成されたメモリセルアレイ内のボイドを生じないトレンチ溝の埋め込みを可能とする。
【００４３】
なお、図１（ｂ）に示す素子分離領域１１間に形成されたトンネル絶縁膜１２の直下にはチャネル領域が形成されるが、このチャネル領域のトンネル絶縁膜１１間の距離であるチャネル幅をWとし、図１（ｃ）のｎ型拡散層１７間の距離であるチャネル長をLとしたとき、W/Lの値が1以下であることが子の実施の形態におけるゲート部の特徴となっている。
【００４４】
図２は図１で示した構成のメモリセルを作製する工程手順の説明図を示している。図中の左列の図（ｂ１），（ｂ２），（ｂ３），（ｂ４），（ｂ５）は夫々の工程における図１のｂ−ｂ線断面図を、右列の図（ｃ１）、（ｃ２）、（ｃ３）、（ｃ４）、（ｃ５）は夫々の工程における図１のｃ−ｃ線断面図を示している。
【００４５】
図２（ｂ１）、（ｃ１）に示すように、たとえばP型のウエル１０上にトンネル絶縁膜となる第１のゲート絶縁膜１２を介して第１の導電層１４ａを形成し、導電層１４ａの加工マスクとなるマスク材２１を形成する。
【００４６】
つぎに、図２（ｂ２）、（ｃ２）に示すように、リソグラフィ技術を用いてマスク材２１及び第一の導電層１４ａをパターニングして素子領域１３にマスク材２１及び導電層１４ａを残し、素子分離領域１１形成予定領域上のマスク材２１及び導電層１４ａを除去する。このため、残ったマスク材2１を用いて第１のゲート絶縁膜１２及びPウエル１０をドライエッチングにより除去してトレンチ溝２２を形成する。
【００４７】
このドライエッチングの際にエッチング条件を適当に選ぶことにより導電層１４ａ下端の幅を導電層１４ａ上端の幅よりも広くして導電層１４ａをテーパー形状にすることが可能となる。
【００４８】
この際にトレンチ溝２２と第１導電層１４ａの側端部は揃えられる。また、トレンチ溝２２の深さは所望の素子分離耐圧に合わせて選ぶことが出来る。
【００４９】
つぎに、清浄処理あるいは適当な表面処理を行った後に、図２（ｂ３）、（ｃ３）に示すように、素子分離用絶縁膜１１をトレンチ溝２２内部に埋め込み、ポリッシングあるいはエッチバック等により埋め込み膜１１の平坦化および膜厚調整を行う。これにより素子分離領域１１が完成する。
【００５０】
導電層１４ａの素子分離領域１１に面する側面にをテーパーを形成することにより、埋め込みアスペクトが高い場合でも素子分離領域１１をボイド等の発生なく埋め込むことが可能となる。従って、素子分離領域１１により挟まれた導電層１４ａの幅が０．２５μm以下である場合や、素子分離領域１１の幅が０．２５μm以下である場合においても埋め込みが可能となる。また、トレンチ溝２２の深さが０．１μm以上であっても埋め込むことが可能となる。
【００５１】
次に、図２（ｂ４）、（ｃ４）に示すように、マスク材２１を除去した後、第2の導電膜１４ｂを導電層１４ａ上に直接形成し、図２（ｂ４）に示すように、素子分離領域１１上でスリット２３により導電膜１４ｂを切断して、電荷蓄積層１３を各メモリセル毎に分離する。
【００５２】
最後に、図２（ｂ５）、（ｃ５）に示すように、第2のゲート絶縁膜１５及び制御ゲート１６となる導電膜を形成してから、制御ゲート１６、第２のゲート絶縁膜１５、電荷蓄積層１４をドライエッチングによって素子領域１３と交差する方向に一括加工する。これにより図２（ｃ５）に示すように、各々の部材１４，１５，１６のワード線方向の側端部が揃えられる。
【００５３】
ここで、図３を参照して前記導電層１４ａに形成されたテーパーを詳細に説明する。図３（ａ）は図１（ａ）の線III−IIIで矢視した断面図を示し、（ｂ）はテーパー部の拡大図である。
【００５４】
導電層１４ａをテーパー形状にした場合には導電層１４ａの一部が素子分離領域１１に上部を覆われた形状となる。このため、ゲート加工の際に導電層１４ａの斜線で示した領域が残さとなる可能性がある。これは微細化によりゲート幅及びゲート間隔が０．２μm以下になるとエッチング速度が急激に低下するため顕在化する。
【００５５】
この問題を解決するために、導電層１４ａのテーパー角θを８０度以上９０度未満に制御することが有効であることが分かった。この角度範囲に設定した場合、例えば導電層１４ａが０．１μm厚であれば、素子分離領域１１下の導電層１４ａの残さの最大幅は０．０２μm程度であるので、ゲート加工後の側壁酸化処理により十分除去可能となる。
【００５６】
導電層１４ａの素子分離領域１１に面する側面をテーパー形状にする利点として、素子分離領域１１の幅を狭く形成できることから、チャネル幅を広く出来ることが挙げられる。
【００５７】
一般に、チャネル幅、すなわちゲート幅が０．２μm以下では短チャネル効果によりメモリセルのしきい電圧が低下するため、トランジスタのカットオフ特性が著しく悪化してしまう。素子分離方法としてトレンチ素子分離を用いた場合、チャネル幅が狭くなるにつれてしきい電圧が下がることが知られている。従って、チャネル長とチャネル幅の微細化により上記の特性悪化が顕著に表れる。
【００５８】
一方、この発明では、導電層１４ａの素子分離領域１１に面する側面をテーパー形状とすることで、ゲート幅即ちチャネル幅を広くすることができるため、実質的にチャネル長を大きくしたことになり、上述のしきい電圧抵下を抑制することが可能となり、メモリセルの微細化が図れる。
【００５９】
ここで、導電層１４ａのテーパー角θを８０度以上９０度未満に制御することが有効であることの理由を図４、図５を参照して説明する。
【００６０】
図４は０＜ゲート幅≦０．２μmで、０＜導電層１４ａ厚≦０．１μmでは、テーパー角を８０度以上とすることがゲート加工時の導電層残さによる短絡不良の改善に効果大であることを説明する図である。
【００６１】
図４はゲート加工時の導電層残さによる短絡不良がテーパー角度でどのように起こるかを実験した結果を示し、同図（ａ）はテーパー角が７８度の場合、（ｂ）はテーパー角が８０度の場合、（ｃ）はテーパー角が８６度の場合、（ｄ）はテーパー角が８８度の場合を夫々示す。図中、○は短絡不良なし、△は５０％の短絡不良、×は１００％の短絡不良を示す。なお、図中の縦軸は導電層の膜厚（μm）を示し、横軸はゲート幅（μm）を示している。
【００６２】
実験の結果、ゲート長０．２μmのメモリセルを形成する場合、テーパー角が７８度では殆ど効果が認められなかった。これに対して、８０度以上（８０度、８６度、８８度）ではいずれも顕著な効果が認められた。即ち、結論として、０＜ゲート幅≦０．２μmで、０＜導電層１４ａ厚≦０．１μmでは、テーパー角を８０度以上とすることがゲート加工時の導電層残さによる短絡不良の改善に効果大であることが立証された。
【００６３】
次に、図５を参照して、０＜素子分離幅≦０．２５μmで、トレンチ溝深さ≧０．１μmではテーパー角を９０度未満とすることが埋め込み形状改善に効果大であることが分かった。
【００６４】
図５はトレンチ溝内に発生するボイドが、テーパー角度でどのように起こるかを実験した結果を示し、同図（ａ）はテーパー角が８０度の場合、（ｂ）はテーパー角が８６度の場合、（ｃ）はテーパー角が８８度の場合、（ｄ）はテーパー角が９１度の場合を夫々示す。図中、○はボイドなし、△は５０％ボイド発生、×は１００％ボイド発生を示す。なお、図中の縦軸はトレンチ溝深さ（μm）を示し、横軸は素子分離幅（μm）を示している。
【００６５】
実験の結果、テーパー角が９１度では素子分離幅、トレンチ溝深さの如何にかかわらずにボイドが１００％発生してしまい、全く効果が認められないが、９０度未満（８８度、８６度、８０度）ではボイド発生が抑制され、いずれも顕著な効果が認められた。即ち、結論として、０＜素子分離幅≦０．２５μmで、トレンチ溝深さ≧０．１μmではテーパー角を９０度未満とすることがボイドをなくし、埋め込み形状改善に効果大であることが立証された。
【００６６】
以上のような製造工程により、電荷蓄積層の一部である導電層を８０度以上９０度未満のテーパー形状とすることにより素子分離用絶縁膜の埋め込み特性を改善しつつ、ゲート加工時に素子分離領域の側端に残さを生じさせないような角度に制御することができ、素子分離０．２５μm以下及びゲート長、間隔０．２μm以下の不揮発性半導体記憶装置の加工制御性を著しく向上させることができる。
【００６７】
図６は別の実施例による不揮発性半導体記憶装置を示している。図６において、Ｐ−ウエル６０内に形成されたメモリセルアレイ内の導電層６２ａ下の第一のゲート絶縁膜６３の厚みは例えば１００オングストロームであるが、これに比べて周辺回路部では、導電層６６ａ下の第３のゲート絶縁膜６９の厚みが例えば２００オングストロームと非常に厚い周辺トランジスタを含む。このようにゲート絶縁膜の厚みに差があるため、上述の加工方法で素子作製を行う場合、メモリセルアレイ内のトレンチ溝、即ち素子分離絶縁膜６１は周辺回路部の素子分離絶縁膜６１Aに比べて厚くなる傾向にある。
【００６８】
これは、トレンチ溝を形成する際の第１のゲート絶縁膜６３及び第３のゲート絶縁膜６９をエッチングする時に、第３のゲート絶縁膜６９の除去が終わらないうちにメモリセルアレイでは第１のゲート絶縁膜６３が早期に除去されてシリコン基板またはPウエル６０もエッチングされるためである。つまり、最もアスペクト比の高いメモリセルアレイのトレンチ溝が最も深くなるという問題が生じる。
【００６９】
このような問題に対してもこの発明によれば導電層をテーパー形状化することで埋め込み特性を改善することが可能であるので十分制御性を確保することが可能となる。
【００７０】
この発明は上述した各実施の形態に限定されるものではない。自己整合法によるトレンチ素子分離を行う半導体記憶装置、特にスタックゲート構造を有する不揮発性半導体記憶装置において、素子分離領域幅が０より大きく０．２５μm以下及びゲート長が０より大きく０．２μm以下で極めて有効である。
【００７１】
また、本発明の要旨を逸脱しない範囲で、種々変形して実施する事ができる。
【００７２】
【発明の効果】
以上詳述したようにこの発明によれば、ゲート加工時に素子分離領域の側端に残さを生じさせないように制御でき、素子分離領域幅０．２５μm以下及びチャネル幅０．２μm以下の不揮発性半導体記憶装置の加工制御性を著しく向上させることができ、大容量、高密度かつ低コストな不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態に係わる不揮発性半導体記憶装置の一部を示し、（ａ）は平面図、（ｂ）はｂ−ｂ線断面図、（ｃ）はｃ−ｃ線断面図である。
【図２】図１に示した不揮発性半導体記憶装置の製造方法の種々の工程における断面構造を示す断面図。
【図３】図１の線III-IIIに沿って切断して示す断面図。
【図４】ゲート加工時の導電層残さによる短絡不良を種々のテーパー角で検証した結果データを示す図。
【図５】トレンチ溝内に発生するボイドを種々のテーパー角で検証した結果データを示す図。
【図６】メモリセル形成部と周辺回路部とのトレンチ溝深さの差を説明する断面図。
【図７】従来のスタックゲート構造のメモリセルを示す平面図ならびに断面図。
【図８】従来のＮＡＮＤ構成のメモリセルアレイの平面図。
【図９】従来の自己整合型素子分離法を用いたメモリセルの構成を示す平面図ならびに断面図。
【図１０】図９の従来の自己整合型素子分離メモリセルの製造方法を示す図。
【符号の説明】
１０…P−ウエル、
１１…素子分離領域、
１２…トンネル絶縁膜、
１４ａ…導電層、
１４ｂ…導電膜、
１４…電荷蓄積層、
１５…ゲート間絶縁膜、
１６…制御ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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