(57)【特許請求の範囲】
【請求項１】
２値信号を出力する出力端子を所定電圧に駆動する出力部と、
前記出力端子から出力される出力信号が前記２値信号の境界を示す電圧レベルを越えて前記所定電圧に至る遷移期間の間に、入力信号に基づき前記出力部を駆動するバイアスを前記出力部に出力する駆動回路の駆動能力を可変制御することにより、前記出力部の駆動能力を可変制御するバイアス制御部とを備えた出力バッファ回路において、
前記バイアス制御部は、
前記入力信号を、前記出力信号の電圧レベルが前記２値信号の境界を示す電圧レベルに至る時間である第１の所定時間遅延して、第１の遅延信号を作成する第１の遅延回路と、
前記第１の遅延信号を第２の所定時間遅延して、第２の遅延信号を作成する第２の遅延回路とを備え、
前記第１の遅延信号に基づき前記駆動回路の駆動能力を減少し、前記第２の遅延信号に基づき前記駆動回路の駆動能力を増大するように制御することを特徴とする出力バッファ回路。
【請求項２】
前記出力部は出力ＭＯＳトランジスタを含み、前記バイアスは該出力ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧であることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記駆動回路は、
前記ゲート端子をバイアスする複数のバイアス制御ＭＯＳトランジスタを備え、
前記バイアス制御部は、前記第１および第２の遅延信号により、導通する前記バイアス制御ＭＯＳトランジスタの数を変更することを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記複数のバイアス制御ＭＯＳトランジスタは、並列接続されて前記ゲート端子と定常バイアス電圧との間に備えられていることを特徴とする請求項３に記載の出力バッファ回路。
【請求項５】
前記ゲート端子と前記複数のバイアス制御ＭＯＳトランジスタとの間に、前記遷移期間において導通する駆動制御ＭＯＳトランジスタを更に備えることを特徴とする請求項４に記載の出力バッファ回路。
【請求項６】
前記入力信号を受信してから前記第１の遅延信号が発せられるまでの間は、前記複数のバイアス制御ＭＯＳトランジスタのうちの第１所定数のトランジスタが導通し、
前記第１の遅延信号が発せられてから前記第２の遅延信号が発せられるまでの間は、前記複数のバイアス制御ＭＯＳトランジスタのうちの第２所定数のトランジスタが導通し、
前記第２の遅延信号が発せられた後は、前記複数のバイアス制御ＭＯＳトランジスタのうちの第３所定数のトランジスタが導通し、
前記第２所定数のトランジスタによる駆動能力は、前記第１および第３所定数のトランジスタによる駆動能力に比して小さいことを特徴とする請求項３に記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置にて構成される出力バッファ回路に関するものであり、特に、高速な出力信号の電圧遷移を、信号遷移に伴うノイズの発生を抑制しながら行なう出力バッファ回路に関するものである。
【０００２】
【従来の技術】
近年、パソコン等の情報処理装置におけるデータの処理速度は、高速化の一途をたどっており、ＰＣＩバス等の高速なデータバスを介してデータの転送が行なわれている。従って、これらのデータバスを駆動する半導体装置にて構成される出力バッファ回路においては、高速にデータバスを駆動することが要求されている。高速にデータバスを駆動するためには、データバス上の信号の電圧レベルを高速に遷移すると共に、信号の高速な電圧遷移に伴う電圧レベルのオーバーシュートやアンダーシュートといった、次段受信側での信号の誤検知や、周辺回路に対するノイズの原因となってしまうような信号波形の乱れを抑制する必要がある。このため、信号の電圧遷移特性を制御する必要がある。
【０００３】
信号の電圧遷移を制御しながら出力を行なう回路構成を有する従来技術としては、例えば、特開平９−２８４１１１号公報が開示されている。図８にその出力回路を示す。この出力回路では、出力段プルアップＰＭＯＳトランジスタ１００と、プルアップＰＭＯＳ１００のドレインにドレインがそれぞれ接続された複数の出力段プルダウンＮＭＯＳトランジスタ２００、３００と、上記出力段プルアップＰＭＯＳトランジスタ１００および上記出力段プルダウンＮＭＯＳトランジスタ２００、３００を動作させるための前段駆動回路２０００を少なくとも具備する構成である。
【０００４】
上記出力段プルダウンＮＭＯＳトランジスタ２００、３００は、Ｄ信号がＬＯＷレベルになることによりオンするが、上記出力段プルダウンＮＭＯＳトランジスタ２００のゲートが、Ｄ信号から遅延回路１０００、３入力ＮＡＮＤ９００およびインバータ８００を経由して駆動されるのに対して、上記出力段ＮＭＯＳトランジスタ３００のゲートは、Ｄ信号から遅延回路１０００、３入力ＮＡＮＤ９００、遅延回路１３００、２入力ＮＡＮＤ１１００およびインバータ１４００を経由して駆動される。このため、ＮＭＯＳトランジスタ２００よりさらに遅れて、ＮＭＯＳトランジスタ３００がオンになる。これにより、出力ＤＯＵＴの立下がり波形を鈍らせるものである。
【０００５】
【発明が解決しようとする課題】
従来技術における図８の出力回路では、複数の出力段プルダウンＮＭＯＳトランジスタ２００、３００を備えており、これらをオンする際、順次遅延する信号によりＮＭＯＳトランジスタ２００を先ずオンし、遅れてＮＭＯＳトランジスタ３００をオンすることにより駆動能力を切り替えて、出力ＤＯＵＴの立下がり波形を鈍らせることが可能な構成ではある。
【０００６】
しかしながら、複数ある出力段プルダウンＮＭＯＳトランジスタ２００、３００を順次オンまたはオフしていくことにより、駆動能力の切り替えを行なっているため、順次オンするＮＭＯＳトランジスタのオンの前後では、オンしているＮＭＯＳトランジスタ全体の電流駆動能力が不連続に変化してしまう。言い換えれば、オンしているＮＭＯＳトランジスタの導通抵抗の総和が不連続に変化してしまう。例えば、同一サイズの２つのＮＭＯＳトランジスタを備えておき、順次オンする構成の場合には、２つ目のＮＭＯＳトランジスタがオンまたはオフした際、導通抵抗は半分または倍の変化を伴い急激に変化する。
【０００７】
信号の電圧遷移の過渡状態において、オンしている出力段トランジスタの数を変化させることによる急激な電流駆動能力の変化、これに伴う不連続な導通抵抗の変化は、データバスを含む伝送線路と次段の受信側回路の入力インピーダンスとを含めた信号伝播経路上の特性インピーダンスを急激に変化させることとなり、信号波形のオーバーシュートやアンダーシュートといった波形の乱れを発生させるおそれがあり、この信号波形の乱れが、受信側回路における信号の誤検知を発生させ、または周辺回路に対するノイズの原因として作用するおそれもあり問題である。
【０００８】
また、上記の信号波形の乱れを抑制するためには、信号の電圧遷移の速度を制限する必要がある。この場合には、信号伝播速度が制限されることとなり、伝播遅延が増大するおそれがある。一般的に、信号の伝播遅延を短縮した高速動作と、オーバーシュートやアンダーシュートといった信号波形の乱れを抑制した安定動作とはトレードオフの関係にあり、両特性の調整を図ることが要求されている。今後益々、データの高速伝送が要請されていくなかで、両特性の調整が図れなくなるおそれもあり問題である。
【０００９】
本発明は前記従来技術の問題点を解消するためになされたものであり、高速な出力信号の電圧遷移を、信号遷移に伴うノイズの発生を抑制しながら行なうことのできる出力バッファ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る出力バッファ回路は、２値信号を出力する出力端子を所定電圧に駆動する出力部と、出力端子から出力される出力信号が２値信号の境界を示す電圧レベルを越えて所定電圧に至る遷移期間の間に、入力信号に基づき出力部を駆動するバイアスを出力部に出力する駆動回路の駆動能力を可変制御することにより、出力部の駆動能力を可変制御するバイアス制御部とを備えた出力バッファ回路において、バイアス制御部は、入力信号を、出力信号の電圧レベルが２値信号の境界を示す電圧レベルに至る時間である第１の所定時間遅延して、第１の遅延信号を作成する第１の遅延回路と、第１の遅延信号を第２の所定時間遅延して、第２の遅延信号を作成する第２の遅延回路とを備え、第１の遅延信号に基づき駆動回路の駆動能力を減少し、第２の遅延信号に基づき駆動回路の駆動能力を増大するように制御することを特徴とする。
【００１１】
請求項１の出力バッファ回路では、バイアス制御部において、第１の遅延回路により入力信号を第１の所定時間遅延して第１の遅延信号を作成し、第２の遅延回路により第１の遅延信号を第２の所定時間遅延して第２の遅延信号を作成する。駆動回路は、第１の遅延信号に基づき駆動能力を減少し、第２の遅延信号に基づき駆動能力を増大するように制御される。
ここで、第１の所定時間とは、入力信号の入力から、出力信号の電圧レベルが２値信号の境界を示す電圧レベルに至るまでの時間である。
【００１２】
これにより、出力部の駆動用のバイアスを出力する駆動回路に対して、第１の遅延信号に基づき駆動能力を減少し、第２の遅延信号に基づき駆動能力を増大するように制御して駆動能力を可変制御することにより、出力端子が所定電圧へ遷移する期間中の出力部の駆動能力を可変に調整することができる。
この場合、入力信号の入力から第１の所定時間の間は、駆動回路の駆動能力が大きな状態である。これにより、入力信号の入力から、出力信号の電圧レベルが２値信号の境界を示す電圧レベルに至るまでの時間を短縮することができる。出力信号は、２値信号の境界を示す電圧レベルを越えて遷移するので、入力信号の入力から第１の所定時間で出力信号の２値信号が遷移することとなる。この時間を短縮することにより、入力信号の遷移から出力信号の遷移までの遅延時間を短縮することができる。
【００１３】
すなわち、第１の遅延信号から第２の遅延信号までの間で駆動回路の駆動能力を減少させることができる。入力信号の受信から第１の所定時間の期間と、第１の遅延信号の受信から第２の遅延信号の受信までの期間と、第２の遅延信号の受信から後の期間とで、出力部の駆動能力を異なる値に調整することができる。具体的には、入力信号の受信から第１の所定時間、および第２の遅延信号の受信から後の期間では、第１の遅延信号の受信から第２の遅延信号の受信までの期間に比して、出力部の駆動能力を大きくして急峻に信号遷移を行わせることができる。一方、第１の遅延信号の受信から第２の遅延信号の受信までの期間において、出力端子の電圧遷移スピードを緩やかにすることができる。これにより、出力端子の電圧遷移に伴う信号のオーバーシュート／アンダーシュートの発生を抑制することができる。出力端子には、短縮された遅延時間で電圧遷移した信号を出力することができると共に、オーバーシュート／アンダーシュートといった信号電圧レベルの乱れによる誤検知の発生が抑制される。
【００１４】
また、請求項２に係る出力バッファ回路は、請求項１に記載の出力バッファ回路において、出力部は出力ＭＯＳトランジスタを含み、バイアスは出力ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧であることが好ましい。これにより、ゲート端子に印加されるバイアス電圧を制御することにより、出力部の駆動能力を可変制御することができる。
【００１５】
また、請求項３に係る出力バッファ回路は、請求項２に記載の出力バッファ回路において、駆動回路は、ゲート端子をバイアスする複数のバイアス制御ＭＯＳトランジスタを備え、バイアス制御部は、第１および第２の遅延信号により、導通するバイアス制御ＭＯＳトランジスタの数を変更することを特徴とする。
【００１６】
請求項３の出力バッファ回路では、第１および第２の遅延信号により、導通するバイアス制御ＭＯＳトランジスタの数を変更して、出力ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を出力する駆動回路の駆動能力を可変に制御する。
【００１７】
これにより、第１および第２の遅延信号に応じて導通するバイアス制御トランジスタの数を変更することができ、出力ＭＯＳトランジスタのゲート端子をバイアスするバイアス制御ＭＯＳトランジスタの駆動能力を第１および第２の遅延信号に応じて調整することができる。
【００１８】
また、請求項４に係る出力バッファ回路は、請求項３に記載の出力バッファ回路において、複数のバイアス制御ＭＯＳトランジスタは、並列接続されてゲート端子と定常バイアス電圧との間に備えられていることを特徴とする。
【００１９】
請求項４の出力バッファ回路では、出力ＭＯＳトランジスタのゲート端子と定常バイアス電圧との間を、バイアス制御ＭＯＳトランジスタで導通してゲート端子を定常バイアス電圧に充放電していくことにより、ゲート端子にバイアス電圧を印加する。この際、導通するバイアス制御ＭＯＳトランジスタは並列に複数接続されており、第１および第２の遅延信号に応じて導通するバイアス制御トランジスタの数が変化する。
【００２０】
これにより、第１および第２の遅延信号に応じて、導通するトランジスタ数を切り替えて、ゲート端子と定常バイアス電圧とを接続するので、ゲート端子と定常バイアス電圧との間の導通能力が切り替えごとに変化してゲート端子への充放電スピードが変化する。第１および第２の遅延信号により遅延する第１および第２の所定時間を調整することによりゲート端子におけるバイアス電圧の時間変化を調整することができ、出力ＭＯＳトランジスタのゲートバイアス状態の時間変化に応じた出力部の駆動能力の調整が可能となる。出力端子の所定電圧への遷移状況に応じて、遷移期間中の出力部の駆動能力を的確に調整することができ、良好な電圧遷移特性を得ることができる。
【００２１】
また、請求項５に係る出力バッファ回路は、請求項４に記載の出力バッファ回路において、ゲート端子と複数のバイアス制御ＭＯＳトランジスタとの間に、遷移期間において導通する駆動制御ＭＯＳトランジスタを更に備えることが好ましい。これにより、ゲート端子を遷移させない場合に、駆動制御ＭＯＳトランジスタを非導通に維持することができ、複数のバイアス制御ＭＯＳトランジスタの導通状態に関わらず、出力ＭＯＳトランジスタのゲート端子への不要な充放電動作を防止することができる。
【００２２】
また、請求項６に係る出力バッファ回路は、請求項３に記載の出力バッファ回路において、入力信号を受信してから第１の遅延信号が発せられるまでの間は、複数のバイアス制御ＭＯＳトランジスタのうちの第１所定数のトランジスタが導通し、第１の遅延信号が発せられてから第２の遅延信号が発せられるまでの間は、複数のバイアス制御ＭＯＳトランジスタのうちの第２所定数のトランジスタが導通し、第２の遅延信号が発せられた後は、複数のバイアス制御ＭＯＳトランジスタのうちの第３所定数のトランジスタが導通し、第２所定数のトランジスタによる駆動能力は、第１および第３所定数のトランジスタによる駆動能力に比して小さいことを特徴とする。
【００２３】
請求項６の出力バッファ回路では、第１の遅延信号が発せられてから第２の遅延信号が発せられるまでの間に導通する第２所定数のトランジスタによる駆動能力は、入力信号を受信してから第１の遅延信号が発せられるまでの間に導通する第１所定数のトランジスタ、および第２の遅延信号が発せられた後に導通する第３所定数のトランジスタによる駆動能力に比して小さい。
【００２４】
これにより、入力信号を受信してから第１の遅延信号が発せられるまでの間、第１の遅延信号が発せられてから第２の遅延信号が発せられるまでの間、および第２の遅延信号が発せられた後の各々で、導通するトランジスタの数を、第１、第２、および第３所定数として、複数のバイアス制御ＭＯＳトランジスタのうち導通するトランジスタによる駆動能力を設定することができる。
【００２５】
【発明の実施の形態】
以下、本発明の出力バッファ回路について具体化した第１および第２実施形態を図１乃至図７に基づき図面を参照しつつ詳細に説明する。
【００２６】
図１に示す第１実施形態の出力バッファ回路１では、出力段トランジスタ部２とバイアス制御部３とを含んで構成されている。
【００２７】
出力段トランジスタ部２は、ソース端子が電源電圧ＶＤＤに接続されているＰＭＯＳトランジスタＰ１と、ソース端子が接地電圧ＧＮＤに接続されているＮＭＯＳトランジスタＮ１とを備え、各々のドレイン端子が接続された出力端子ＶＯＵＴから出力信号ＶＯＵＴを出力する、いわゆるＣＭＯＳバッファ回路を構成している。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート端子である出力段ＰＭＯＳ／ＮＭＯＳゲート端子ＡＰ１、ＡＮ１は、各々、バイアス制御部３からの制御信号ＡＰ１およびＡＮ１でバイアス制御されている。
【００２８】
バイアス制御部３では、入力される入力信号ＶＩＮからの所定の遅延時間により、バイアス能力が制御されて制御信号ＡＰ１およびＡＮ１が出力される。入力信号ＶＩＮは、ソース端子が電源電圧ＶＤＤに接続されているＰＭＯＳトランジスタＰ１５、ＰＭＯＳトランジスタＰ１５のドレイン端子にドレイン端子が接続されているＮＭＯＳトランジスタＮ１１、ソース端子が接地電圧ＧＮＤに接続されているＮＭＯＳトランジスタＮ１５、およびＮＭＯＳトランジスタＮ１５のドレイン端子にドレイン端子が接続されているＰＭＯＳトランジスタＰ１１の各々のゲート端子に入力される。ここで、ＰＭＯＳトランジスタＰ１５およびＮＭＯＳトランジスタＮ１１のドレイン端子から制御信号ＡＰ１が、ＮＭＯＳトランジスタＮ１５およびＰＭＯＳトランジスタＰ１１のドレイン端子から制御信号ＡＮ１が出力される。
【００２９】
ＮＭＯＳトランジスタＮ１１のソース端子には、接地電圧ＧＮＤとの間に、ＮＭＯＳトランジスタＮ１２乃至Ｎ１４が並列に接続されている。このうちＮＭＯＳトランジスタＮ１２のゲート端子には電源電圧ＶＤＤが接続されている。同様に、ＰＭＯＳトランジスタＰ１１のソース端子には、電源電圧ＶＤＤとの間に、ＰＭＯＳトランジスタＰ１２乃至Ｐ１４が並列に接続されており、ＰＭＯＳトランジスタＰ１２のゲート端子には接地電圧ＧＮＤが接続されている。ＮＭＯＳトランジスタＮ１３のゲート端子およびＰＭＯＳトランジスタＰ１３のゲート端子、ＮＭＯＳトランジスタＮ１４のゲート端子およびＰＭＯＳトランジスタＰ１４のゲート端子は、各々接続されて、共通ゲート端子ＳＣ１１、ＳＣ１２が構成されている。共通ゲート端子ＳＣ１１は、入力信号ＶＩＮから反転遅延回路１１を介して遅延および論理反転されて制御され、共通ゲート端子ＳＣ１２は、共通ゲート端子ＳＣ１１から反転遅延回路１２を介して遅延および論理反転されて制御される。
【００３０】
制御信号ＡＰ１は、ＰＭＯＳトランジスタＰ１５が導通することにより電源電圧ＶＤＤまで充電されていき、ＮＭＯＳトランジスタＮ１１と、導通状態にあるＮＭＯＳトランジスタＮ１２、またはＮＭＯＳトランジスタＮ１２に加えてＮＭＯＳトランジスタＮ１３、Ｎ１４のうちの少なくとも何れか一方のトランジスタとが導通することにより、接地電圧ＧＮＤまで放電されていく。同様に、制御信号ＡＮ１は、ＮＭＯＳトランジスタＮ１５が導通することにより接地電圧ＧＮＤまで放電されていき、ＰＭＯＳトランジスタＰ１１と、導通状態にあるＰＭＯＳトランジスタＰ１２、またはＰＭＯＳトランジスタＰ１２に加えてＰＭＯＳトランジスタＰ１３、Ｐ１４のうちの少なくとも何れか一方のトランジスタとが導通することにより、電源電圧ＶＤＤまで充電されていく。
【００３１】
ここで、ＮＭＯＳトランジスタＮ１５による出力段ＮＭＯＳゲート端子ＡＮ１の放電能力は、ＮＭＯＳトランジスタＮ１５が出力段ＮＭＯＳゲート端子ＡＮ１を放電する際の、ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２乃至Ｎ１４とで構成される出力段ＰＭＯＳゲート端子ＡＰ１の放電能力に比して、大きく設定されており、同様に、ＰＭＯＳトランジスタＰ１５による出力段ＰＭＯＳゲート端子ＡＰ１の充電能力は、ＰＭＯＳトランジスタＰ１５が出力段ＰＭＯＳゲート端子ＡＰ１を充電する際の、ＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２乃至Ｐ１４とで構成される出力段ＮＭＯＳゲート端子ＡＮ１の充電能力に比して、大きく設定されている。
【００３２】
以上に説明したように、出力バッファ回路１（図１）では、出力端子ＶＯＵＴの充電／放電回路構成は相補関係を有している。すなわち、出力端子ＶＯＵＴを電源電圧ＶＤＤまで充電する回路構成（Ｐ１、Ｐ１５、Ｎ１１乃至Ｎ１４）と出力端子ＶＯＵＴを接地電圧ＧＮＤまで放電する回路構成（Ｎ１、Ｎ１５、Ｐ１１乃至Ｐ１４）とは、電位関係およびトランジスタの導電型を入れ替えれば同様の構成となっている。従って、以下の説明では、出力端子ＶＯＵＴを充電する側の回路について説明する。
【００３３】
図２は、入力信号ＶＩＮのハイレベル遷移に伴うバイアス制御部３における各ＮＭＯＳトランジスタＮ１１乃至Ｎ１４の導通状態の遷移状況を示している。図２中、“ＯＮ”とはトランジスタが導通状態であることを示し、“ＯＦＦ”とはトランジスタが非導通状態であることを示している。
【００３４】
入力信号ＶＩＮ、および入力信号ＶＩＮから反転遅延回路１１、１２を介して得られる遅延信号ＳＣ１１、ＳＣ１２により、ＮＭＯＳトランジスタＮ１１、Ｎ１３、Ｎ１４の導通状態が制御される３つの状態（Ｉ、ＩＩ、ＩＩＩ）が存在する。
【００３５】
状態Ｉでは、ハイレベル遷移した入力信号ＶＩＮが、遅延信号ＳＣ１１、ＳＣ１２に伝播していない状態である。すなわち、入力信号ＶＩＮがハイレベル（ＶＩＮ＝‘Ｈ’）であるところ、遅延信号ＳＣ１１、ＳＣ１２は、入力信号ＶＩＮが信号遷移する前のローレベルの状態を受けて、各々ハイレベル（ＳＣ１１＝‘Ｈ’）、ローレベル（ＳＣ１２＝‘Ｌ’）の状態にある。従って、入力信号ＶＩＮ、遅延信号ＳＣ１１、ＳＣ１２の各々の信号がゲート端子に入力されて、ＮＭＯＳトランジスタＮ１１とＮ１３は導通状態（“ＯＮ”）に、ＮＭＯＳトランジスタＮ１４は非導通状態（“ＯＦＦ”）にある。尚、ＮＭＯＳトランジスタＮ１２は、ゲート端子が電源電圧ＶＤＤに固定されているため、全ての状態（Ｉ〜ＩＩＩ）において導通状態（“ＯＮ”）を維持している。
【００３６】
状態ＩＩでは、ハイレベル遷移した入力信号ＶＩＮが、反転遅延回路１１を介して遅延信号ＳＣ１１にまで伝播した状態である。すなわち、ハイレベル（ＶＩＮ＝‘Ｈ’）の入力信号ＶＩＮに対して、遅延信号ＳＣ１１は論理反転されてローレベル（ＳＣ１１＝‘Ｌ’）となる。入力信号ＶＩＮは遅延信号ＳＣ１２には伝播していないので、遅延信号ＳＣ１２は、入力信号ＶＩＮが信号遷移する前のローレベルの状態を受けて、ローレベル（ＳＣ１２＝‘Ｌ’）の状態にある。従って、ＮＭＯＳトランジスタＮ１１は導通状態（“ＯＮ”）になり、ＮＭＯＳトランジスタＮ１３、Ｎ１４は非導通状態（“ＯＦＦ”）にある。
【００３７】
状態ＩＩＩでは、ハイレベル遷移した入力信号ＶＩＮが、反転遅延回路１１、１２を介して遅延信号ＳＣ１２にまで伝播した状態である。すなわち、ハイレベル（ＶＩＮ＝‘Ｈ’）の入力信号ＶＩＮに対して、遅延信号ＳＣ１１は論理反転されてローレベル（ＳＣ１１＝‘Ｌ’）となり、遅延信号ＳＣ１２は更に論理反転されてハイレベル（ＳＣ１２＝‘Ｈ’）となる。従って、ＮＭＯＳトランジスタＮ１１、Ｎ１４は導通状態（“ＯＮ”）になり、ＮＭＯＳトランジスタＮ１３は非導通状態（“ＯＦＦ”）にある。
【００３８】
図２で示したＮＭＯＳトランジスタＮ１１乃至Ｎ１４の導通状態の遷移に応じた動作波形を図３に示す。図３では、説明の便宜上、各信号は接地電圧ＧＮＤと電源電圧ＶＤＤとの間で信号レベルが遷移するものとする。また、反転遅延回路１１、１２、およびＰＭＯＳ／ＮＭＯＳトランジスタＰ１５／Ｎ１１、Ｐ１１／Ｎ１５を含んで構成される論理反転ゲートの論理閾値を、接地電圧ＧＮＤと電源電圧ＶＤＤとの中間電位である（１／２）ＶＤＤ電圧にあるものとする。
【００３９】
入力信号ＶＩＮのハイレベル遷移に対して、反転遅延回路１１により論理反転して遅延した遅延信号ＳＣ１１はローレベル遷移する。入力信号ＶＩＮのハイレベル遷移から遅延信号ＳＣ１１のローレベル遷移までの期間が状態Ｉの期間である。この期間は、ＮＭＯＳトランジスタＮ１１と、トランジスタＮ１１に対して直列接続されているＮＭＯＳトランジスタＮ１２乃至Ｎ１４のうちトランジスタＮ１２、Ｎ１３とが導通状態となる。２つのＮＭＯＳトランジスタＮ１２、Ｎ１３は並列接続されているので、トータルの電流駆動能力は大きなものとなる。出力段ＰＭＯＳゲート端子ＡＰ１は小さな導通抵抗で接地電圧ＧＮＤに接続され、制御信号ＡＰ１の電圧レベルは急峻に降下する。
【００４０】
制御信号ＡＰ１の電圧レベルが、電源電圧ＶＤＤレベルから出力段トランジスタ部２のＰＭＯＳトランジスタＰ１の閾値電圧ＶｔｈＰ分降下すると（ＡＰ１＝ＶＤＤ−ＶｔｈＰ）、ＰＭＯＳトランジスタＰ１が導通し始める。状態Ｉでは、制御信号ＡＰ１の電圧レベルの降下が急峻であるため、その後のＰＭＯＳトランジスタＰ１は急速にゲートバイアスされて急速に駆動能力が向上していく。
【００４１】
状態Ｉの開始に際して、入力信号ＶＩＮがハイレベル遷移することに伴い、ＮＭＯＳトランジスタＮ１５も同時に導通を開始する。ここで、ＮＭＯＳトランジスタＮ１５の電流駆動能力を、ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２、Ｎ１３との構成における電流駆動能力に比して大きく設定しておき、制御信号ＡＰ１の電圧レベルがＶＤＤ−ＶｔｈＰに降下する時点で、制御信号ＡＮ１の電圧レベルを出力段トランジスタ部２のＮＭＯＳトランジスタＮ１の閾値電圧ＶｔｈＮ以下に降下させるように設定しておくことが好ましい。これにより、ＰＭＯＳトランジスタＰ１の導通に先立ち、ＮＭＯＳトランジスタＮ１が非導通となり、出力段トランジスタ部２における信号遷移時の貫通電流を抑制することができる。
【００４２】
状態Ｉの期間は、期間終了の時点で、出力信号ＶＯＵＴの電圧レベルが（１／２）ＶＤＤに達するように設定する。これにより、状態Ｉとして設定される期間を遅延時間として、次段の受信側回路に信号を伝播することができる。状態Ｉにおいて、制御信号ＡＰ１の電圧レベルを急峻に降下させて、ＰＭＯＳトランジスタＰ１の駆動能力を最大化することができるので、最短の遅延時間で出力信号ＶＯＵＴを遷移させることができ、データの高速伝送を実現することができる。
【００４３】
ローレベル遷移した遅延信号ＳＣ１１は、更に反転遅延回路１２に入力され、再度論理反転されて遅延した遅延信号ＳＣ１２を生成する。遅延信号ＳＣ１１のローレベル遷移から遅延信号ＳＣ１２のハイレベル遷移までの期間が状態ＩＩの期間である。この期間は、直列接続されているＮＭＯＳトランジスタＮ１１とＮ１２とが導通状態となる。単一の電流経路により出力段ＰＭＯＳゲート端子ＡＰ１が放電されるので、状態Ｉの場合に比して電流駆動能力は制限されたものとなる。制御信号ＡＰ１の電圧レベルは、状態Ｉにおける急峻な電圧勾配に比して制限された電圧勾配（以下、スルーレートと称する。）で降下していく。
【００４４】
また、ＰＭＯＳトランジスタＰ１の導通により出力信号ＶＯＵＴの電圧レベルは上昇していき、ＰＭＯＳトランジスタＰ１のソース・ドレイン間に印加される電圧は低下して、ＰＭＯＳトランジスタＰ１の電流駆動能力が制限されていく。これに対して、ゲート・ソース間に印加される電圧の増大割合も制限されているため、状態ＩＩにおいては、ＰＭＯＳトランジスタＰ１の電流駆動能力は制限されることとなる。ＰＭＯＳトランジスタＰ１により駆動される出力信号ＶＯＵＴの電圧レベルの上昇は、所定のスルーレートに制限されることとなる。
【００４５】
制御信号ＡＰ１を急峻にローレベル遷移させることにより出力信号ＶＯＵＴを急峻にハイレベル遷移させて、最短の遅延時間で次段の受信側回路に信号を伝播する状態Ｉが経過した後、状態ＩＩでは、制御信号ＡＰ１のローレベル遷移のスルーレートを制限することにより、出力信号ＶＯＵＴのハイレベル遷移のスルーレートを制限する。これにより、急峻な出力信号ＶＯＵＴのハイレベル遷移に伴う出力信号ＶＯＵＴ自体のオーバーシュート／アンダーシュートの発生や周辺回路へのノイズの混入等の誤動作の発生を抑制することができる。
【００４６】
ハイレベル遷移した遅延信号ＳＣ１２から出力信号ＶＯＵＴのハイレベル遷移が完了するまでの期間が状態ＩＩＩの期間である。この期間は、ＮＭＯＳトランジスタＮ１１と、トランジスタＮ１１に直列接続されているＮＭＯＳトランジスタＮ１２乃至Ｎ１４のうちトランジスタＮ１２、Ｎ１４とが導通状態となる。２つのＮＭＯＳトランジスタＮ１２、Ｎ１４は並列接続されているので、トータルの電流駆動能力は大きなものとなり、状態Ｉの場合と同様に出力段ＰＭＯＳゲート端子ＡＰ１は小さな導通抵抗で接地電圧ＧＮＤに接続され、制御信号ＡＰ１の電圧レベルは接地電圧ＧＮＤまで急峻に降下する。
【００４７】
状態Ｉ、ＩＩにおいてすでにＰＭＯＳトランジスタＰ１が導通して、出力信号ＶＯＵＴの電圧レベルが上昇することにより、ＰＭＯＳトランジスタＰ１のソース・ドレイン間電圧が低下して電流駆動能力が制限されているところ、状態ＩＩＩでは、再度制御信号ＡＰ１を急峻に降下させることにより、ゲート・ソース間に印加されるべき電圧を増大させてＰＭＯＳトランジスタＰ１の電流駆動能力を確保する。これにより、出力信号ＶＯＵＴのハイレベル遷移は、再度急峻となり最短の時間で電源電圧ＶＤＤにまで上昇する。状態Ｉと相まって、データの高速伝送を実現することができる。
【００４８】
次に、図４に第２実施形態の出力バッファ回路１０を示す。出力バッファ回路１０では、第１実施形態のバイアス制御部３に代えてバイアス制御部４を備えている。バイアス制御部４では、バイアス制御部３における反転遅延回路１１に代えて、入力信号と同相の出力信号を出力する遅延回路２１を備えている。遅延回路２１から出力される遅延信号ＳＣ２１は、第１実施形態の遅延信号ＳＣ１１に代えて、ＮＭＯＳトランジスタＮ１３およびＰＭＯＳトランジスタＰ１３のゲート端子と、反転遅延回路１２とに入力される。その他の回路構成については、第１実施形態と同様であり、同様の作用・効果を奏するので、ここでの説明は省略する。
【００４９】
図５は、入力信号ＶＩＮのハイレベル遷移に伴うバイアス制御部４における各ＮＭＯＳトランジスタＮ１１乃至Ｎ１４の導通状態の遷移を示している。図２に示した第１実施形態の場合と同様に、導通状態が制御される３つの状態（Ｉ、ＩＩ、ＩＩＩ）が存在する。
【００５０】
状態Ｉでは、ハイレベル遷移した入力信号ＶＩＮが遅延信号ＳＣ２１、ＳＣ１２に伝播していない状態である。すなわち、入力信号ＶＩＮがハイレベル（ＶＩＮ＝‘Ｈ’）であるところ、遅延信号ＳＣ２１、ＳＣ１２は、入力信号ＶＩＮが信号遷移する前のローレベルの状態を受けて、各々、ローレベル（ＳＣ２１＝‘Ｌ’）、ハイレベル（ＳＣ１２＝‘Ｈ’）の状態にある。従って、入力信号ＶＩＮ、遅延信号ＳＣ２１、ＳＣ１２の各々の信号がゲート端子に入力されて、ＮＭＯＳトランジスタＮ１１とＮ１４は導通状態（“ＯＮ”）に、ＮＭＯＳトランジスタＮ１３は非導通状態（“ＯＦＦ”）にある。尚、ＮＭＯＳトランジスタＮ１２は、ゲート端子が電源電圧ＶＤＤに固定されているため、全ての状態（Ｉ〜ＩＩＩ）に渡って導通状態（“ＯＮ”）を維持されている。
【００５１】
状態ＩＩでは、ハイレベル遷移した入力信号ＶＩＮが遅延回路２１を介して遅延信号ＳＣ２１にまで伝播した状態である。すなわち、ハイレベル（ＶＩＮ＝‘Ｈ’）の入力信号ＶＩＮに対して、遅延信号ＳＣ２１もハイレベル（ＳＣ２１＝‘Ｈ’）となる。入力信号ＶＩＮは遅延信号ＳＣ１２には伝播していないので、遅延信号ＳＣ１２は、ハイレベル（ＳＣ１２＝‘Ｈ’）の状態にある。従って、全ＮＭＯＳトランジスタＮ１１乃至Ｎ１４は導通状態（“ＯＮ”）になる。
【００５２】
状態ＩＩＩでは、ハイレベル遷移した入力信号ＶＩＮが遅延回路２１および反転遅延回路１２を介して遅延信号ＳＣ１２にまで伝播した状態である。すなわち、ハイレベル（ＶＩＮ＝‘Ｈ’）の入力信号ＶＩＮに対して、遅延信号ＳＣ２１もハイレベル（ＳＣ２１＝‘Ｈ’）となり、遅延信号ＳＣ１２は論理反転されてローレベル（ＳＣ１２＝‘Ｌ’）となる。従って、ＮＭＯＳトランジスタＮ１１、Ｎ１３は導通状態（“ＯＮ”）になり、ＮＭＯＳトランジスタＮ１４は非導通状態（“ＯＦＦ”）にある。
【００５３】
図６には、出力バッファ回路１０の動作波形を示す。信号レベルの遷移が接地電圧ＧＮＤと電源電圧ＶＤＤとの間で行なわれ、論理閾値を（１／２）ＶＤＤ電圧とする点は、図３に示した第１実施形態の場合と同様である。
【００５４】
入力信号ＶＩＮのハイレベル遷移から遅延信号ＳＣ２１のハイレベル遷移までの状態Ｉの期間では、ＮＭＯＳトランジスタＮ１１と、ＮＭＯＳトランジスタＮ１２、Ｎ１４とが導通状態となる。ＮＭＯＳトランジスタＮ１１と、並列接続されている２つのＮＭＯＳトランジスタＮ１２、Ｎ１４とで設定される電流駆動能力により、制御信号ＡＰ２の電圧レベルは所定のスルーレートを有して降下する。
【００５５】
制御信号ＡＰ２の電圧レベルが、電源電圧ＶＤＤレベルから出力段トランジスタ部２のＰＭＯＳトランジスタＰ１の閾値電圧ＶｔｈＰ分降下すると（ＡＰ２＝ＶＤＤ−ＶｔｈＰ）、ＰＭＯＳトランジスタＰ１が導通し始める。状態Ｉでは、制御信号ＡＰ２の電圧レベルが所定のスルーレートで降下するため、ＰＭＯＳトランジスタＰ１の駆動能力は所定割合で増大していく。出力信号ＶＯＵＴの電圧レベルを、所定のスルーレートで上昇させることができる。
【００５６】
また、入力信号ＶＩＮのハイレベル遷移に伴い、ＮＭＯＳトランジスタＮ１５も導通を開始する。ここで、ＮＭＯＳトランジスタＮ１５の電流駆動能力を、ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２、Ｎ１４との構成における電流駆動能力に比して大きく設定しておき、制御信号ＡＰ２の電圧レベルがＶＤＤ−ＶｔｈＰに降下する時点で、制御端子ＡＮ２の電圧レベルをＮＭＯＳトランジスタＮ１の閾値電圧ＶｔｈＮ以下に降下させるように設定しておくことが好ましい。これにより、ＰＭＯＳトランジスタＰ１の導通に先立ち、ＮＭＯＳトランジスタＮ１が非導通となり、出力段トランジスタ部２における信号遷移時の貫通電流を抑制することができる。第２実施形態の出力バッファ回路１０では、状態Ｉにおける制御信号ＡＰ２の電圧レベルが所定のスルーレートで降下するので、急峻に電圧レベルが降下する第１実施形態の場合に比して制御信号ＡＮ２の降下に時間的な余裕があり、ＮＭＯＳトランジスタＮ１５の電流駆動能力を第１実施形態の場合に比して小さく設定することができる。
【００５７】
出力信号ＶＯＵＴの電圧レベルの遷移開始を、急峻なスルーレートより緩やかな所定のスルーレートで行なわせることにより、信号遷移の起動時におけるオーバーシュートやアンダーシュートの発生を抑制することができる。
【００５８】
遅延信号ＳＣ２１のハイレベル遷移から遅延信号ＳＣ１２のローレベル遷移までの状態ＩＩの期間では、ＮＭＯＳトランジスタＮ１１と、ＮＭＯＳトランジスタＮ１２乃至Ｎ１４とが導通状態となる。並列接続されている３つのＮＭＯＳトランジスタＮ１２乃至Ｎ１４が共に導通するので、トータルの電流駆動能力は大きなものとなる。出力段ＰＭＯＳゲート端子ＡＰ２は小さな導通抵抗で接地電圧ＧＮＤに接続され、制御信号ＡＰ２の電圧レベルを急峻に降下させる。
【００５９】
制御信号ＡＰ２の電圧レベルを急峻に降下させて、ＰＭＯＳトランジスタＰ１の駆動能力を最大化することができるので、出力信号ＶＯＵＴの電圧レベルを迅速に（１／２）ＶＤＤ電圧に遷移させることができ、迅速に次段の受信側回路に信号を伝播することができる。出力信号ＶＯＵＴの電圧遷移の起動時に、電圧レベルの遷移を所定のスルーレートにして出力信号ＶＯＵＴにオーバーシュートやアンダーシュートが発生することを抑制した後に、最短の遅延時間で出力信号ＶＯＵＴを遷移させることができ、データの高速伝送を実現することができる。
【００６０】
遅延信号ＳＣ１２のローレベル遷移から出力信号ＶＯＵＴのハイレベル遷移が完了するまでの状態ＩＩＩの期間では、ＮＭＯＳトランジスタＮ１１と、ＮＭＯＳトランジスタＮ１２、Ｎ１３とが導通状態となる。この場合は、状態Ｉと同様な電流駆動能力で出力段ＰＭＯＳゲート端子ＡＰ２が放電されることとなり、制御信号ＡＰ２の電圧レベルは所定のスルーレートを有して降下する。出力信号ＶＯＵＴの電圧レベルの遷移終了を、急峻なスルーレートより緩やかな所定のスルーレートで行なわせることにより、信号遷移の終了時におけるオーバーシュートやアンダーシュートの発生を抑制することができる。
【００６１】
第１および第２実施形態では、反転遅延回路１１、１２および遅延回路２１に設定される遅延時間により、状態Ｉ〜ＩＩＩの継続期間が設定される。そして、各々の状態Ｉ〜ＩＩＩの継続期間は、データバスを含む伝送線路や受信側回路の入力インピーダンス等を含めた信号伝播経路上の特性インピーダンスに応じた、信号伝播の遅延時間やオーバーシュート／アンダーシュート等の動作規格に応じて調整できれば好都合である。この調整は、反転遅延回路１１、１２、または遅延回路２１等の回路において予め設定しておくことができる他、図７に例示するように外部から調整できる設定としておくことも可能である。
【００６２】
図７の（Ａ）は、調整信号ＡＤＪにより遅延時間を調整するタイプである。遅延時間の１単位を計時する遅延要素であるインバータゲートのうち、調整遅延時間τＡＤＪを計時する所定段数のインバータゲート列の間にトランスファゲートＴ１を備えておく。トランスファゲートＴ１を外部からの調整信号ＡＤＪにより導通制御することにより、遅延時間から調整遅延時間τＡＤＪを加減することができる。図７の（Ａ）では、１つのトランスファゲートＴ１を備えて調整遅延時間τＡＤＪを加減する場合を例示したが、複数のトランスファゲートを備え、個々に導通制御をすることにより各々の遅延時間を加減する構成とすることもできる。
【００６３】
図７の（Ｂ）は、ヒューズの切断により遅延時間を調整するタイプである。遅延要素であるＣＲ遅延回路を構成する容量素子Ｃ１乃至Ｃ３のうち、接続すべき容量素子をヒューズ切断の有無で調整する。図７の（Ｂ）において、ヒューズＦ２、Ｆ３が切断されてヒューズＦ１が未切断である場合には、容量素子Ｃ１が抵抗素子Ｒとの間で遅延要素を構成し遅延時間τ１が設定される。同様に、ヒューズＦ２が未切断であれば容量素子Ｃ２が接続されて遅延時間τ２が、ヒューズＦ３が未切断であれば容量素子Ｃ３が接続されて遅延時間τ３が設定される。また、複数のヒューズが未切断となれば、複数の容量素子が接続されるので、遅延時間はその総和となる。
【００６４】
尚、トランスファゲートの導通制御をヒューズ切断の有無で設定したり、また、容量素子の接続制御をＭＯＳトランジスタ等のスイッチ回路により調整信号で設定したりすることもできる。更に、（Ａ）、（Ｂ）各々のタイプを適宜に組み合わせることが可能であることは言うまでもない。
【００６５】
また、遅延要素として、インバータゲートやＣＲ遅延回路を備える場合を説明したが、これ以外にも信号伝播に所定時間を必要とするその他の論理ゲートや、信号伝播ノードの電圧レベルの遷移に所定時間を要するように信号伝播ノードに容量負荷を追加し、あるいは駆動段の駆動能力を制限することによっても遅延時間を計時することができる。
【００６６】
以上に説明した、第１および第２実施形態の出力バッファ回路１および１０による効果を以下に確認する。ここでは説明の便宜上、ＰＭＯＳトランジスタＰ１の駆動制御を中心に説明するが、ＮＭＯＳトランジスタＮ１に対しても同様な効果を奏することは言うまでもない。
【００６７】
第１および第２実施形態の出力バッファ回路１および１０によれば、出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２に印加されるバイアス電圧である制御信号ＡＰ１、ＡＰ２を制御することにより、出力部である出力段トランジスタ部２におけるＰＭＯＳトランジスタＰ１の駆動能力を可変制御することができる。
【００６８】
また、所定時間である状態Ｉ〜ＩＩＩの各々の期間に応じて、導通するバイアス制御トランジスタであるＮＭＯＳトランジスタＮ１２乃至Ｎ１４を選択することができ、出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２をバイアスするバイアス制御ＭＯＳトランジスタの電流駆動能力を状態Ｉ〜ＩＩＩの各期間に応じて調整することができる。
【００６９】
状態Ｉ〜ＩＩＩの各期間に応じて、導通するＮＭＯＳトランジスタＮ１２乃至Ｎ１４自身を切り替え、または導通するトランジスタ数を切り替えて、出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２と定常バイアス電圧である接地電圧ＧＮＤとを接続するので、出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２と接地電圧ＧＮＤとの間の電流駆動能力が、ＮＭＯＳトランジスタＮ１２乃至Ｎ１４間の導通の切り替えごとに変化して出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２への充放電スピードが変化する。状態Ｉ〜ＩＩＩの各期間を調整することにより出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２における制御信号ＡＰ１、ＡＰ２の電圧の時間変化を調整することができ、ＰＭＯＳトランジスタＰ１のゲートバイアス状態の時間変化に応じたＰＭＯＳトランジスタＰ１の駆動能力の調整が可能となる。出力端子ＶＯＵＴに接続されているデータバスを含む伝送線路および次段の受信側回路の入力インピーダンスを含めた信号伝播経路上の特性インピーダンスに依存する電源電圧ＶＤＤへの電圧遷移状況に応じて、遷移期間中のＰＭＯＳトランジスタＰ１の駆動能力を的確に調整することができ、伝播遅延が短縮され、オーバーシュート／アンダーシュートといった波形の乱れもない良好な電圧遷移特性を得ることができる。
【００７０】
また、出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２を遷移させない場合に、駆動制御ＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１１を非導通状態に維持することができ、ＮＭＯＳトランジスタＮ１２乃至Ｎ１４の導通状態に関わらず、出力段ＰＭＯＳゲート端子ＡＰ１、ＡＰ２への不要な充放電動作を防止することができる。
【００７１】
また、反転遅延回路１１および１２、または遅延回路２１および反転遅延回路１２の所定位置から出力される複数の遅延信号ＳＣ１１およびＳＣ１２、またはＳＣ２１およびＳＣ１２の論理レベルを、入出力信号の論理が正転または反転するＣＲ遅延回路またはインバータゲートといった遅延要素の多段接続数により調整しているので、遅延信号ＳＣ１１およびＳＣ１２、またはＳＣ２１およびＳＣ１２の前後で、個々の遅延信号が入力されているＮＭＯＳトランジスタＮ１３およびＮ１４の導通状態と非導通状態とを切り替えることができる。反転遅延回路１１および１２、または遅延回路２１および反転遅延回路１２の遅延時間の設定、遅延信号ＳＣ１１およびＳＣ１２、またはＳＣ２１およびＳＣ１２の論理状態の設定等を調整してやれば、出力端子ＶＯＵＴでの電源電圧ＶＤＤへの遷移期間において、ＮＭＯＳトランジスタＮ１３およびＮ１４の導通状態を遅延時間ごとに切り替えることができる。出力端子ＶＯＵＴに接続されている信号伝播経路上の特性インピーダンスに応じて、遷移期間中のＰＭＯＳトランジスタＰ１の駆動能力を的確に調整することができ、良好な電圧遷移特性を得ることができる。
【００７２】
また、第１出力部であるＰＭＯＳトランジスタＰ１に第１バイアスである制御信号ＡＰ１、ＡＰ２が印加されてＰＭＯＳトランジスタＰ１の駆動が開始する前に、第１非駆動制御部であるＮＭＯＳトランジスタＮ１５により、第２バイアスである制御信号ＡＮ１、ＡＮ２を制御して第２出力部であるＮＭＯＳトランジスタＮ１を非駆動とするので、ＰＭＯＳ／ＮＭＯＳトランジスタＰ１、Ｎ１が同時に駆動状態になることはなく、第１および第２所定電圧である電源電圧ＶＤＤおよび接地電圧ＧＮＤ間の貫通電流を抑制することができる。
【００７３】
このとき、ＰＭＯＳトランジスタＰ１を駆動するＮＭＯＳトランジスタＮ１１およびＮ１２乃至Ｎ１４と、ＮＭＯＳトランジスタＮ１を非駆動とするＮＭＯＳトランジスタＮ１５とは、同時に起動されるが、ＮＭＯＳトランジスタＮ１１およびＮ１２乃至Ｎ１４の電流駆動能力に比して、ＮＭＯＳトランジスタＮ１５の電流駆動能力を大きく設定しておくので、ＰＭＯＳトランジスタＰ１の駆動のための制御信号ＡＰ１、ＡＰ２の電圧降下に先立ち、ＮＭＯＳトランジスタＮ１の非駆動のための制御信号ＡＮ１、ＡＮ２の電圧降下を先行させることができる。すなわち、ＮＭＯＳトランジスタＮ１の非駆動の後に、ＰＭＯＳトランジスタＰ１の駆動が開始され、トランジスタ間の貫通電流は抑制される。この際、非導通側のトランジスタと動通側のトランジスタとの動作タイミングをずらすために、専用の遅延回路等を備える必要がない。
【００７４】
また、第１実施形態の出力バッファ回路１によれば、出力端子ＶＯＵＴの電圧遷移の開始からの第１所定時間である状態Ｉの期間において、ＰＭＯＳトランジスタＰ１の駆動能力を大きくして急峻に信号遷移を行なうことができ、出力端子ＶＯＵＴが接続されている次段の受信側回路における閾値電圧にまで電圧遷移する遅延時間を短縮することができる。同時に、次段の受信側回路が電圧遷移を検出した後は、第２所定時間である状態ＩＩの期間において、ＰＭＯＳトランジスタＰ１の駆動能力を状態Ｉの期間における駆動能力に比して小さく設定するので、状態ＩＩの期間において電圧遷移スピードであるスルーレートを状態Ｉの期間に比して緩めることができる。出力端子ＶＯＵＴの電圧遷移に伴う信号のオーバーシュート／アンダーシュートの発生を抑制することができる。次段の受信側回路では、短縮された遅延時間で高速に電圧遷移を検知することができると共に、オーバーシュート／アンダーシュートといった信号電圧レベルの乱れによる誤検知の発生が抑制される。
【００７５】
また、第２実施形態の出力バッファ回路２によれば、出力端子ＶＯＵＴの電圧遷移の開始からの状態Ｉの期間において、ＰＭＯＳトランジスタＰ１の駆動能力を制限して所定のスルーレートで信号遷移を行なうことができ、電圧遷移開始時における信号のオーバーシュート／アンダーシュートの発生を抑制することができる。同時に、状態ＩＩの期間において、ＰＭＯＳトランジスタＰ１の駆動能力を状態Ｉの期間に比して大きく設定するので、出力端子ＶＯＵＴにおける電圧遷移を急峻に行ない、次段の受信側回路における閾値電圧にまで電圧遷移する遅延時間を短縮することができる。次段の受信側回路は、出力端子ＶＯＵＴの電圧遷移時におけるオーバーシュート／アンダーシュートといった信号電圧レベルの乱れによる誤検知の発生が抑制されると共に、短縮された遅延時間で電圧遷移を検知することができる。
【００７６】
尚、本発明は前記第１および第２実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１および第２実施形態においては、出力バッファ回路１、２の出力段トランジスタがＣＭＯＳ構成の場合を例にして説明したが、出力段トランジスタはこれに限定されるものではない。バイ−ＣＭＯＳ構成やその他の電圧制御駆動の回路構成を有する出力段であれば本発明を適用することができる。
【００７７】
また、バイアス制御トランジスタとして備えられているＮＭＯＳトランジスタＮ１２乃至Ｎ１４、およびＰＭＯＳトランジスタＰ１２乃至Ｐ１４は、各々、３つのトランジスタを並列接続して構成する場合を例示したが、本発明はこれに限定されるものではなく、２つのトランジスタを並列接続して構成する場合、または４つ以上のトランジスタを並列接続して構成する場合等でも同様な作用、効果を奏することは言うまでもない。また、各構成トランジスタの電流駆動能力については、同一サイズのものを並列接続する構成でも、異なる電流駆動能力のトランジスタを備える構成でも同様の作用、効果を奏することが可能である。
【００７８】
また、出力段トランジスタがバイポーラトランジスタやその他の電流制御駆動の回路構成である場合には、制御信号であるバイアス電流の電流値を切り替えることにより同様な作用・効果を得ることができる。
【００７９】
（付記１）  ２値信号を出力する出力端子を所定電圧に駆動する出力部と、
前記出力端子が前記所定電圧に至る遷移期間において、前記出力部を駆動するバイアスを可変制御することにより、前記出力部の駆動能力を可変制御するバイアス制御部とを備えることを特徴とする出力バッファ回路。
（付記２）  前記出力部は出力ＭＯＳトランジスタを含み、前記バイアスは該出力ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧であることを特徴とする付記１に記載の出力バッファ回路。
（付記３）  前記バイアス制御部は、
前記ゲート端子をバイアスする複数のバイアス制御ＭＯＳトランジスタと、
該複数のバイアス制御ＭＯＳトランジスタの各々を導通すべき前記遷移期間内の所定時間を計時する計時部とを備えることを特徴とする付記２に記載の出力バッファ回路。
（付記４）  前記複数のバイアス制御ＭＯＳトランジスタは、並列接続されて前記ゲート端子と定常バイアス電圧との間に備えられ、
前記所定時間に応じて、導通する前記複数のバイアス制御ＭＯＳトランジスタが変化することを特徴とする付記３に記載の出力バッファ回路。
（付記５）  前記ゲート端子と前記複数のバイアス制御ＭＯＳトランジスタとの間に、前記遷移期間において導通する駆動制御ＭＯＳトランジスタを更に備えることを特徴とする付記４に記載の出力バッファ回路。
（付記６）  前記計時部は、入出力信号の論理が正転または反転する遅延要素を多段接続した遅延回路を備え、
前記遅延回路における複数の所定位置から出力される複数の遅延信号により、前記複数のバイアス制御ＭＯＳトランジスタが、順次、導通制御されることを特徴とする付記３に記載の出力バッファ回路。
（付記７）  前記所定時間は、
前記複数のバイアス制御ＭＯＳトランジスタのうちの第１所定数のトランジスタが導通する、前記遷移期間の開始からの第１所定時間と、
前記複数のバイアス制御ＭＯＳトランジスタのうちの第２所定数のトランジスタが導通する、前記第１所定時間の後の第２所定時間とを含むことを特徴とする付記３に記載の出力バッファ回路。
（付記８）  前記第１所定数のトランジスタによる導通能力は、前記第２所定数のトランジスタによる導通能力に比して大きいことを特徴とする付記７に記載の出力バッファ回路。
（付記９）  前記第１所定数のトランジスタによる導通能力は、前記第２所定数のトランジスタによる導通能力に比して小さいことを特徴とする付記７に記載の出力バッファ回路。
（付記１０）  ２値信号を出力する出力端子を第１所定電圧に駆動する第１出力部と、
前記出力端子を第２所定電圧に駆動する第２出力部と、
前記出力端子が前記第１所定電圧に至る遷移期間において、前記第１出力部を駆動する第１バイアスを可変制御することにより、前記第１出力部の駆動能力を可変制御する第１バイアス制御部と、
前記出力端子が前記第２所定電圧に至る遷移期間において、前記第２出力部を駆動する第２バイアスを可変制御することにより、前記第２出力部の駆動能力を可変制御する第２バイアス制御部と、
前記第１バイアス制御部と同時に起動し、前記第１出力部が駆動する前に、前記第２バイアスを制御して前記第２出力部を非駆動とする第１非駆動制御部と、
前記第２バイアス制御部と同時に起動し、前記第２出力部が駆動する前に、前記第１バイアスを制御して前記第１出力部を非駆動とする第２非駆動制御部とを備えることを特徴とする出力バッファ回路。
（付記１１）  前記第１および第２出力部は、第１および第２出力ＭＯＳトランジスタを含み、前記第１および第２バイアスは該第１および第２出力ＭＯＳトランジスタのゲート端子に印加される第１および第２バイアス電圧であることを特徴とする付記１０に記載の出力バッファ回路。
（付記１２）  前記第１および第２バイアス制御部は、前記第１および第２出力ＭＯＳトランジスタのゲート端子をバイアスする複数の第１および第２バイアス制御ＭＯＳトランジスタを備え、
前記第１および第２非駆動制御部は、前記第１および第２出力ＭＯＳトランジスタが駆動を開始するまでの前記複数の第１および第２バイアス制御ＭＯＳトランジスタの導通能力に比して大きな導通能力で、前記第２および第１出力ＭＯＳトランジスタのゲート端子をバイアスする第１および第２非駆動制御ＭＯＳトランジスタを備えることを特徴とする付記１１に記載の出力バッファ回路。
【００８０】
【発明の効果】
本発明によれば、高速な出力信号の電圧遷移を、信号遷移に伴うノイズの発生を抑制しながら行なうことのできる出力バッファ回路を提供することが可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の出力バッファ回路を示す回路図である。
【図２】  第１実施形態のバイアス制御部のＮＭＯＳトランジスタについての導通状態の遷移を示す表である。
【図３】  第１実施形態の出力バッファ回路の信号遷移動作を示す動作波形図である。
【図４】  第２実施形態の出力バッファ回路を示す回路図である。
【図５】  第２実施形態のバイアス制御部のＮＭＯＳトランジスタにおける導通状態の遷移を示す表である。
【図６】  第２実施形態の出力バッファ回路の信号遷移動作を示す動作波形図である。
【図７】  遅延時間の調整例を示す回路図である。
【図８】  従来技術の出力回路を示す回路図である。
【符号の説明】
１                                出力バッファ回路
２                                出力段トランジスタ部
３、４                            バイアス制御部
１１、１２                        反転遅延回路
Ｐ１                              ＰＭＯＳトランジスタ
Ｎ１                              ＮＭＯＳトランジスタ
ＡＰ１、ＡＰ２、ＡＮ１、ＡＮ２    制御信号
ＶＩＮ                            入力信号
ＶＯＵＴ                          出力信号
【図１】
0003935925.tif 000002
【図２】
0003935925.tif 000003
【図３】
0003935925.tif 000004
【図４】
0003935925.tif 000005
【図５】
0003935925.tif 000006
【図６】
0003935925.tif 000007
【図７】
0003935925.tif 000008
【図８】
0003935925.tif 000009