(57)【特許請求の範囲】
【請求項１】
チャネル領域（２５）を備えた半導体基板（１０、２０、２５）上に、ゲート誘電体を形成するための誘電層（３０）と、第１のゲート電極を形成するための第１の導電層（４０）と、もう１つの誘電層（５０）とを析出し、
半導体基板（１０、２０、２５）内に、該基板とは異なるドーピングを施されたドレイン（４５）用の領域を形成し、
この第１の導電層（４０）及びその下にある誘電層（３０）並びに半導体基板（１０、２０、２５）の範囲からトレンチ（５３）を形成すべく材料を部分的に除去し、
トレンチ（５３）の底部にソース（６０）のためのドーピングを施された領域を形成し、  
トレンチ内に、第１の導電層（４０）上に突出する充填構造（７０）を形成し、
第１の導電層（４０）の上部の前記もう１つの誘電層（５０）を除去し、
第１の導電層（４０）上に突出する充填構造（７０）の側部において、第１の導電層（４０）上に少なくとも１つの尖端部（９０、１００）を形成し、
充填構造（７０）を選択的に除去し、
トレンチ内のゲート誘電体（１１５）と、第２のゲート電極（１２０）の少なくとも一部（１４０）とを、第２のゲート電極（１２０）が、トレンチ内において前記尖端部（９０、１００）を覆うように形成することを特徴とするＭＯＳ型トランジスタを有するメモリセルの製造方法。
【請求項２】
第１の導電層（４０）、誘電層（３０）並びに半導体基板（１０、２０、２５）を、単数又は複数のエッチング工程により部分的に除去することを特徴とする請求項１記載の方法。
【請求項３】
半導体基板（１０、２０、２５）のチャネル領域（２５）に、トレンチ（５３）を形成すべくエッチング工程を施すことを特徴とする請求項２記載の方法。
【請求項４】
尖端部（９０、１００）を形成するため、充填構造（７０）の側面を覆う半導体層（８０）を析出し、かつ該半導体層（８０）の等方的な酸化処理を施し、  半導体層（８０）の、尖端部（９０、１００）を形成する酸化されない部分が残るように、半導体層（８０）の酸化された部分を選択的に除去することを特徴とする請求項１乃至３のいずれか１つ記載の方法。
【発明の詳細な説明】
【０００１】
本発明は少なくとも１個のＭＯＳトランジスタを有するメモリセルに関し、
−このトランジスタはソース、第１のゲート電極、第２のゲート電極、ドレイン及びチャネルを持ち、
−第１のゲート電極が絶縁されており、かつ帯電可能であり、
−第２のゲート電極に制御電圧を印加することができ、
−半導体基板の異なるドーピングを施された領域によりソース、ドレイン及びチャネルが形成され、さらに
−半導体基板とゲート電極との間にゲート誘電体を形成する少なくとも１つの誘電層が存在する。
【０００２】
更に本発明はこのようなメモリセルの製造方法に関する。
【０００３】
この種のメモリセルは米国特許第５２４２８４８号明細書に記載されている。ここで第１のゲート電極は誘電層上に平面的に延びており、１つの尖端部を有する。第２のゲート電極は複数の範囲を有し、その際第２のゲート電極の下方の範囲は第１のゲート電極と同じ誘電層上に配置されており、上方の範囲は部分的に第１のゲート電極の上方に配置されている。この配置により第１のゲート電極の表面に部分的に、特に大きな電界の傾きが形成される。尖端部の効果はファウラー−ノルドハイム−トンネリングを促進させる。ＦＮトンネリングの場合、絶縁物による電荷の移送が問題である。絶縁物による電荷の移送は一般に印加される電界により著しく左右される。ＦＮトンネリングの場合、電流密度ｊは特別な依存度ｊ＝Ｃ1×ε2ｅｘｐ（−ε0／ε）を持つ。ここにεは電界強度を表し、 Ｃ1及びε0はキャリアの有効質量及び障壁層の高さに依存する定数を表す。高い電界密度により、この種類のメモリセルは電気的に特に容易に消去可能である。
【０００４】
しかしこのメモリセルは０．２５μm及びそれ以下の構造寸法では、メモリセルに必要な信頼性を持たないことが解った。
【０００５】
本発明の課題は、従来技術の欠点を克服したこの種類のメモリセルを提供することにある。しかもこのメモリセルを０．２５μm及びそれ以下の構造寸法で実 現でき、更にこのようなメモリセルをできるだけ簡単に製造可能とする。
【０００６】
この課題は請求項１に記載のメモリセル並びに請求項８に記載のその製造方法により解決される。本発明の他の実施形態はその他の請求項に基づく。
【０００７】
本発明によればこの課題は、この種類のメモリセルを、その第２のゲート電極の少なくとも１部分が半導体基板内に侵入するように形成することにより解決される。第１のゲート電極は第２のゲート電極の方に向っている少なくとも１つの尖端部を有する。
【０００８】
好ましくは第２のゲート電極は、少なくとも部分的にその側壁に沿って導電性チャネルを形成することができるようにトレンチ内に配置される。第１のゲート電極の尖端部はトレンチのエッジに配置される。
【０００９】
本発明は、メモリセルのＭＯＳトランジスタを、空間的に互いに分離された２つのゲート電極を有するように形成し、その際第１のゲート電極はプログラミングされた電荷を含んでおり、また第２のゲート電極は導線と接続されている。その場合第２のゲート電極は完全に又は部分的に半導体基板内に侵入することができるように形成されている。
【００１０】
好ましくは第１のゲート電極は浮遊ゲート電極として形成される。浮遊ゲート電極とは、第１のゲート電極に可変の電荷を供給できるものを言う。この第１のゲート電極は少なくとも部分的にＭＯＳトランジスタの第２のゲート電極とチャネルとの間にある。この配置により、ＭＯＳトランジスタ及び浮遊ゲート電極を有するメモリセルのカットオフ電圧は浮遊ゲート電極上にある電荷に依存する。
【００１１】
本発明によるメモリセルの有利な１実施形態では、ソースが半導体基板内でドレインよりも深いところに配置されており、また第２のゲート電極が少なくとも部分的にソースの上方にあるように半導体基板内に侵入している。
【００１２】
この第２のゲート電極が、別の範囲で半導体基板の上方に突出していると特に有利である。
【００１３】
第１のゲート電極が、少なくとも部分的に第２のゲート電極に対し平行に延びることにより、特にコンパクトなセル領域とすることができる。
【００１４】
こうして１つの単独のゲート電極に、２個の、特に縦形のＭＯＳトランジスタを設けることが可能となる。このゲート電極の場合、第２のゲート電極とも言われる選択ゲート電極が重要である。
【００１５】
尖端部の効果は、半導体基板内に侵入する第２のゲート電極の範囲を第２のゲート電極の垂直な突出部により形成し、第２のゲート電極の他の範囲が半導体基板の表面にほぼ平行に延びるようにすることで特に有利に達成される。
【００１６】
第２のゲート電極（選択ゲート電極）に２つの第１の（浮遊）ゲート電極を設けるコンパクトな構造方式は、第１のゲート電極が第２のゲート電極の垂直な部分に平行に延びる部分を有することにより特に容易にかつ有効に達成できる。
【００１７】
優れた尖端部の効果、従ってまた有利なＦＮトンネリングを有する装置は、第１のゲート電極が半導体基板の表面にほぼ平行に延びることにより、また第１のゲート電極が半導体基板に垂直な別の範囲に、少なくとも１つの尖端部を有することにより達成される。
【００１８】
第１のゲート電極の尖端部を第２のゲート電極の少なくとも１つの凹部内に侵入させることにより、尖端部効果を更に高めることができる。
【００１９】
更に本発明は、少なくとも１つのＭＯＳトランジスタを有するメモリセルの製造方法に関し、その際半導体基板上にゲート誘電体を形成するための誘電層、第１のゲート電極を形成するための第１の導電層、もう１つの誘電層および第２のゲート電極を形成するための第２の導電層を析出し、その際半導体物質中にソース、ドレイン及びチャネル用に異なるドーピングを施した領域を形成する。この方法は本発明によれば、第１の導電層上に尖端部を形成し、第２のゲート電極を少なくとも１部範囲で半導体基板内に侵入するように形成する点で優れている。
【００２０】
この方法は、半導体基板上にまず誘電層を形成し、次いで完成メモリセル内に第１のゲート電極の役目をする導電層を形成し、そしてその後の処理工程で、この第１の導電層及びその下にある誘電層並びに半導体基板の範囲から一部を除去するようにして極めて有利に行うことができる。
【００２１】
このような除去は、例えば単数又は複数のエッチングプロセスにより行うことができる。これらのエッチングプロセスは、半導体基板をできるだけ異方性にエッチングできるように選択する。
【００２２】
第２のゲート電極（選択ゲート電極）が２つの異なるトランジスタを制御するコンパクトなセルは、とりわけ自己整合プロセスにより形成される。それによりゲート電極及びその周囲の厳密に画成された形状が形成される。このような自己整合プロセスは、好ましくは半導体基板上にまず誘電層を形成し、次いで完成メモリセル内に第１のゲート電極の役目をする導電層を形成し、そしてその後の処理工程で、この第１の導電層及びその下にある誘電層並びに半導体基板の範囲から一部を除去するようにして行われる。
【００２３】
この変形的な方法は、第１の導電層、第１の誘電層及び半導体基板の部分的除去を、単数又は複数のエッチング工程により実施することで有利に実行できる。
【００２４】
本発明の他の利点、特徴及び有利な実施態様は、本発明の従属請求項及び以下に記載する図面に基づく有利な実施例から明らかにする。
【００２５】
本発明の特に有利な実施形態は能動領域の絶縁から始まる。この絶縁は、絶縁構造を例えばＬＯＣＯＳ（シリコンの選択酸化）又はＳＴＩ（シャロートレンチ絶縁）法で形成することにより行うことができる。この絶縁構造は、絶縁トレンチ１７０及び絶縁領域１８０を含んでおり、それらの配置は図９の完成されたメモリセル装置に示されている。
【００２６】
引続き半導体基板１０内にウェル領域２０及びチャネル２５を形成する領域を好適にはイオンの注入により形成する。例えばＮＭＯＳトランジスタの場合はホウ素イオンを、そしてＰＭＯＳトランジスタの場合はリンイオンを注入する。
【００２７】
引続き完成したトランジスタ内にゲート誘電体３０を形成する誘電層を成長させる。好ましくは誘電体層を酸化させる。
【００２８】
その後第１の導電層として、後の加工工程で第１のゲート電極４０を形成する例えば多結晶シリコンから成る半導体層を析出する。この半導体層を公知のフォトリソグラフィによる処理工程でパターニングする。次の処理工程でドレイン領域を形成するため、ドーパントを僅かに高めた濃度で注入する（ＬＤＤ注入）。ドレイン４５を形成するための一定領域内のこのような緩やかな濃度勾配はトランジスタの寿命を延ばす。後の加工工程で第１のゲート電極４０を形成する半導体層をパターニングした後、絶縁層５０を析出する。その際絶縁層５０は、半導体層を全面的に覆うのに十分な厚さを有する。絶縁層５０は例えば約６００ｎｍの厚さを有する。絶縁層５０は例えばＴＥＯＳ（テトラ−エチル−オルト−シリケート）法により析出された酸化物からできていてもよい。それにはＴＥＯＳ、即ちＳｉ（ＯＣ2Ｈ5）4を好ましくは約７００℃の温度及び４０Ｐａの圧力でＳｉＯ2に変換させる。
【００２９】
引続き適当な平坦化法、例えば化学的機械研磨（ＣＭＰ）により絶縁層５０を平坦化する。この加工状態を図１に示す。
【００３０】
引続いて図示しないマスクを使用して絶縁層５０、第１のゲート電極４０及びゲート誘電体３０を通して半導体基板内に侵入するトレンチ５３のエッチングを行う。この侵入はチャネル２５を形成する領域まで行う。
【００３１】
トレンチ５３をエッチングした後、トレンチの底部の範囲にドーパント、例えばヒ素をソース６０を形成するため注入する。
【００３２】
図示の例では、ＭＯＳトランジスタを、ソース６０が第２のゲート電極１２０の下方に存在し、他方ドレイン４５が半導体基板の表面の部分に存在するように形成する。ドレイン４５は完成メモリセル装置内でビット線となる。
【００３３】
引続き酸化保護層５５をトレンチ５３の底部及び壁面を覆うように施し、パターニングする。この酸化保護層５５は好ましくはＴＥＯＳ法により析出される。この場合ＴＥＯＳ、即ちＳｉ（ＯＣ2Ｈ5）4を約７００℃の温度及び特に４０Ｐａの圧力でＳｉＯ2に変換させる。この酸化保護層５５は次の処理工程でトレン チ５３内に満たされる充填材７０を封止する。
【００３４】
引続きトレンチ５３を例えば窒化シリコンＳｉ3Ｎ4から成る充填材７０で満たす。次いで、充填材７０が平坦な表面を示すように、例えばＣＭＰ処理による平坦化工程を行う。この加工状態を図２に示す。
【００３５】
エッチングプロセスにより第１のゲート電極４０の上方の絶縁層５０を除去する。このエッチング工程の場合、例えばＣＦ4又はＣＨＦ3のような適当なエッチングガス及び場合によってはＯ2のような適当な添加物で実施できる異方性ドラ イエッチングが有利である。
【００３６】
引続き例えば多結晶シリコンから成るもう１つの半導体層８０を同形に析出する。この加工状態を図３に示す。
【００３７】
第１のゲート電極４０と、このもう１つの半導体層８０は直角に形成されている。それらは図示の面に垂直に延びている。
【００３８】
引続き、まず連続して形成されたもう１つの半導体層８０を除去するが、これは公知のフォトリソグラフィによるプロセスで実施可能である。この半導体層の除去は第１のゲート電極４０の絶縁を保証するために行う。
【００３９】
半導体層８０の除去は図示の切断面に平行な、ここには示さない面内で行う。
【００４０】
引続きこの別の半導体層８０に対して等方性の酸化を行う。この酸化はトレンチ５３に対する境界部分内のみで、別の半導体層８０の尖端部９０及び１００が酸化物に変化されない程度に行う。
【００４１】
尖端部９０、１００はその長手方向が図示の面に垂直に延びる切断端部の形を有する。この加工状態を図４に示す。
【００４２】
尖端部９０及び１００を、第２の半導体層８０の酸化されない残部として存続させる特の好ましい製法については先に記述した。しかし尖端部９０及び１００の形成を別の方法で行うことも可能である。即ち例えば尖端部９０及び１００をエッチングで形成する方法を採ってもよい。その場合第１のゲート電極上に付加的に絶縁層を形成する１つの処理工程だけが必要となる。或いは尖端部９０及び１００を、半導体層８０を尖端部９０及び１００が残存するようにエッチングして形成する。それにはウエットエッチングも、ドライエッチングも実施できる等方性のエッチング処理を行うと有利である。このようなエッチング処理の結果を図５に示す。
【００４３】
次にもう１つの絶縁層１１０を施す。それには、例えばＴＥＯＳを７００℃近傍の温度及び１０〜１００Ｐａの範囲、特に４０Ｐａの圧力でＳｉＯ2に変換させる。この別の絶縁層１１０の厚さは少なくとも尖端部９０、１００の高さに等しい。尖端部９０、１００を第２の半導体層８０の酸化されない残部から形成する場合、酸化された半導体層８０を別の絶縁層１１０の代わり又はそれに付加して使用できる。その後ＣＭＰ処理を行い、その際トレンチ５３の充填材７０（この場合は窒化物）は阻止層の役目を果たす。引続き充填材７０を湿式化学的方法で除去する。その際酸化保護層５５も除去する。この加工状態を図６に示す。
【００４４】
引続きゲート誘電体１１５を形成すべくトレンチ５３内で熱酸化を行う。熱酸化は場合によってはＨＣｌ又は窒素のような添加物を含む酸素含有雰囲気内で行う。好ましくはこの酸化を８００〜９００℃の範囲の温度で行う。その後絶縁層１１０上に第２のゲート電極１２０を形成する半導体物質を施す。この半導体物質は例えば多結晶シリコンである。この半導体物質は、好ましくは約１×１０21ｃｍ-3の濃度で、例えばリンのようなドーパントをドープされている。
【００４５】
第２のゲート電極１２０は平面状に延びる範囲１３０と、この範囲１３０に対し垂直なトレンチ５３内に侵入する突出部１４０とを有する。第２のゲート電極１２０の範囲１３０は、第１のゲート電極４０にほぼ平行に延びるが、しかし第１のゲート電極を越えて延びている。
【００４６】
第２のゲート電極１２０の突出部１４０と平面状の範囲１３０との間の移行帯域内に、尖端部９０及び１００が、これらの個所に第２のゲート電極１２０が凹部を有するように突入している。凹部１５０は図８の詳細図に拡大して示されている。この場合尖端部１００がゲート電極１２０の突出部１４０にほぼ平行に延びる部分１０５を有し、その際部分１０５は第２のゲート電極の突出部１４０と平面状の範囲１３０との接触面の最も近くにある。
【００４７】
ドレイン４５、ソース６０、チャネル２５、ゲート誘電体１１５及び第２のゲート電極１２０により縦形トランジスタが形成される。
【００４８】
こうして形成されたメモリセルは、例えば中間酸化物の被着、コンタクト孔のエッチング及び金属化部の形成のような通常の処理工程を経て完成される。
【００４９】
完成したメモリセルを、その後図８に示すようにしてプログラミングする。このためソース６０にキャリアを生成させ、それらを第１の浮遊ゲート電極４０と界面との電位差により第１の（浮遊）ゲート電極４０内に注入する。第２のゲート電極（選択ゲート）１２０が、ドレイン４５、ソース６０、チャネル２５、ゲート誘電体１１５及び第２のゲート電極１２０から成る縦形トランジスタのカットオフ電圧を若干越える電圧を有する適切な電荷条件では、極めて僅かな電流が流れる。これはトランジスタを飽和電圧で操作するホットキャリアによる公知のプログラミングとの相異を示す。第２のゲート電極に印加する電圧は、本発明によるメモリセルの場合、所望のプログラミング時間により選択できる。その際電圧は外から印加する動作電圧と、縦形トランジスタのカットオフ電圧との間で変化する。この電圧とカットオフ電圧とが等しくなると、プログラミング時間は長くなるが、電流はごく僅かに流れるだけである。そのためスイッチングに必要な電力は極めて少なくなる。電圧を上げることによりプログラミング時間は短縮されるが、電力の消費は上がる。このメモリセル装置は、プログラミング時間と、消費電力量の可変性とにより多くの使用分野に適応する。
【００５０】
本発明の有利な１使用例を以下に詳述する。
【００５１】
ソース６０の電圧が０Ｖ、ドレイン４５の電圧が１２Ｖそして第２ゲート電極１２０の電圧が１．５Ｖの場合、メモリセルの消去は尖端部１００と第２のゲート電極１２０間のトンネリングにより行われる。この場合尖端部の効果により極めて強い電界が生じ、電流は尖端部１００だけに流れる。
【００５２】
このメモリセルは、例えば僅か６Ｆ2の表面積しか要しない点で優れている。
【００５３】
このメモリセルの製造に関して記載したプロセスは、自己整合的に行われ、従ってメモリセルの構成部分の一定の形状を保証するので、極めて有利である。特にこうして一定したチャネル長が達成される。
【００５４】
しかし原則として、メモリセルを他の方法で製造することも可能である。
【００５５】
次にメモリセル装置の平面図並びに電気的接続に有利な接続を説明する。
【００５６】
図９に示すメモリセル装置の場合、２進数の論理積回路に関するものである。この場合複数のメモリセル１５０が示されており、それらはそれぞれ６Ｆ2のセ ル寸法を有する。ソース６０又はドレイン４５、１４５を形成する個々の四角形の幅は、メモリセルの製造プロセスの最少の構造寸法Ｆに相当する。
【００５７】
この場合ドレイン４５、１４５はビット線を形成する。ビット線とワード線の交点は、メモリセル装置の個々のメモリセルを形成する。第２のゲート電極１２０に、それぞれ複数のＭＯＳトランジスタを設置するワード線を形成するように連続して形成されている。
【００５８】
ソース６０とドレイン４５、１４５とにより形成される２個のビット線は、絶縁トレンチ１７０により側方を制限されている。絶縁トレンチ１７０はビット線を相互に絶縁している。その際絶縁トレンチ１７０はビット線に平行して延びている。別の絶縁領域１８０は第１のゲート電極４０を絶縁する役目をする。
【００５９】
図９に示したメモリセル配置の回路図を図１０に示す。第２のドレインには符号１４５を付してある。それぞれ第１のドレイン４５と第２のドレイン１４５との間に、トランジスタ１５５、１６０の平行な２列のソース６０の長手方向の延伸部を形成すべく、それぞれソース６０がある。ソース６０並びに第１のドレイン４５及び第２のドレイン１４５の長手方向に垂直に、一定した間隔で、特に構造寸法Ｆで、互いに平行に配置された第２のゲート電極１２０が延びている。
【００６０】
メモリセル装置のプログラミング、書き込み、読み出し用の典型的な電圧を下記の表１に示すが、その際ドレイン４５はドレイン１と、またドレイン１４５はドレイン２と記載してある。
【表  １】
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【図面の簡単な説明】
【図１】  本発明によるメモリセルを構成する半導体基板の断面図。
【図２】  トレンチをエッチングし、充填した後の半導体基板の断面図。
【図３】  半導体基板及び誘電層を選択エッチングし、もう１つの半導体層を載せた後の半導体基板の断面図。
【図４】  この別の半導体層を等方性に酸化した後の半導体基板の断面図。
【図５】  半導体層をエッチング除去した後の半導体基板の断面図。
【図６】  絶縁層を析出し、トレンチ内の充填材を除去した後の半導体基板の断面図。
【図７】  完成したメモリセル内に第２のゲート電極を形成する導電材料を施した後の半導体基板の断面図。
【図８】  第１のゲート電極と第２のゲート電極との管の移行領域の図７から切り取った断面図。
【図９】複数のメモリセルを含んでいるメモリセル装置の平面図。
【図１０】  メモリセル装置の回路図。
【符号の説明】
１０  半導体基板
２０  ウェル
２５  チャネル
３０  ゲート誘電体
４０  第１のゲート電極
４５、１４５  ドレイン
５０  絶縁層
５３  トレンチ
５５  酸化保護層
６０  ソース
７０  充填構造
８０  半導体層
９０、１００  尖端部
１１０  別の絶縁層
１２０  第２のゲート電極
１３０  第２のゲート電極の突出部
１４０  第２のゲート電極の平面状の範囲
１０５ 突出部１４０にほぼ平行に延びている部分
１１５  ゲート誘電体
１５０  凹部
１７０  絶縁トレンチ
１８０  絶縁領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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