(57)【特許請求の範囲】
【請求項１】
絶縁性基板、この絶縁性基板上に形成された電気的に浮遊状態にある金属膜、この金属膜上を含む絶縁性基板上に形成された絶縁膜、この絶縁膜を介して上記金属膜上に形成された第一の半導体膜、この第一の半導体膜上に形成され、不純物がドープされた第一の領域及び第二の領域を有する第二の半導体膜、上記第一の領域上及び第二の領域上にそれぞれ形成されたソース電極及びドレイン電極、上記絶縁膜を介して上記金属膜上に形成されたゲート電極を備え、上記ゲート電極は、上記第一の半導体膜が形成されていない上記金属膜上に形成されると共に、上記ソース電極またはドレイン電極と接続されていることを特徴とする薄膜トランジスタ。
【請求項２】
複数の信号線に接続されたスイッチング素子が配置された画素部を有する液晶表示装置において、上記画素部の外周部に配置された外周線、この外周線と上記信号線の間に配置され、それぞれソース電極及びドレイン電極の一方が上記外周線に接続されるとともに他方が上記信号線に接続された第一及び第二の薄膜トランジスタを備え、上記第一の薄膜トランジスタは、上記信号線にゲート電極が接続された請求項１記載の薄膜トランジスタであり、上記第二の薄膜トランジスタは、上記外周線にゲート電極が接続された請求項１記載の薄膜トランジスタであることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶ディスプレイに用いられる薄膜トランジスタの構造に関するものである。
【０００２】
【従来の技術】
液晶ディスプレイの製造において、製造過程で発生する静電気による静電気破壊を防止する目的として、表示エリアへの信号入力端子の外側に、各入力端子間を短絡させておくためのショートリングが形成される。ショートリングは、アレイ状態での最終検査を終了した後、ガラス基板の切断によって除去される。アレイ状態での検査において、ショートリングによって各端子間が低抵抗の状態で短絡されていたならば、表示エリア外側の信号入力端子から検査のための信号をアレイに入力しても、各端子間が導通しているために、有効な検査は不可能となる。一般に表示エリアへの信号入力端子の外側とショートリングの間にはガード抵抗が設けられる。
【０００３】
図７にこのガード抵抗の回路的構成を示す。図において、１はソース信号線であり、アクティブマトリクスアレイの画素をスイッチングするＴＦＴのソース電極に接続される。２はショートリングに接続される配線である。ガード抵抗は、図７のように、２つの並列のｎ型薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ、以下、単にＴＦＴという）によって形成され、一方のＴＦＴのソースと他方のドレインは、信号入力端子側のソース信号線１に、一方のＴＦＴのドレインと他方のソースはショートリング側の配線２に接続されており、さらに、一方のＴＦＴのゲートは、ソース信号線１に接続され、他方のゲートは、配線２に接続される。
【０００４】
ガード抵抗よりアレイ内部側で、静電気によって高い電位差が各信号入力端子間に発生した場合には、各信号入力端子間はガード抵抗によってショートリングと導通し、静電破壊を防ぎ、検査段階での低い電圧の入力時には、ガード抵抗は高抵抗となり、各信号入力端子間に入力される検査用信号の相互の干渉を防ぐ。
アクティブマトリクス型液晶表示装置のショートリングに用いられるガード抵抗は、アクティブマトリクスの各画素で用いられるＴＦＴ素子と同じ構造をしており、このＴＦＴ素子の各々のゲートは、コンタクトホールを介してＴＦＴ素子のソースと接続されている。
また、一般的にカラー液晶ディスプレイは１絵素あたり赤、緑、青の３つの画素を持っているので、ソース信号入力端子の単位長さあたりの密度は、ゲート信号入力端子の約３倍となり、ガード抵抗を作成できる面積も、ソース信号入力端子側は、ゲート入力端子側の約３分の１である。
【０００５】
【発明が解決しようとする課題】
従来のＴＦＴでは、コンタクトホールを介してゲートとソースを接続しているため、コンタクトホールの形成時のプロセス不良やコンタクトホールを充填する金属膜の接触不良などによって導通不良が発生する問題がある。特にガード抵抗を作成できる面積の小さいソース信号入力端子側では、コンタクトホールも小さくなるため、導通不良が発生する可能性が高い。コンタクトホールの導通不良が発生すればショートリングとアレイ内部の信号線は絶縁され、ガード抵抗としての効果が無くなり、静電気による絶縁破壊の防止機能が得られず、アレイ状態での検査が不可能となる。
【０００６】
この発明はこのような問題を解決するためになされたものであり、ゲート電極とソース電極・ドレイン電極を同じ層で形成することができるＴＦＴを得ることを第一の目的とする。
また、このようなＴＦＴを用いて、ゲート電極と、ソースまたはドレイン電極間の導通不良が発生しないガード抵抗とした液晶表示装置を得ることを第二の目的とする。
また、絶縁膜に冗長性を持たせたＴＦＴを得ることを第三の目的とする。
また、このようなＴＦＴを用いたスイッチング素子を用いて、表示欠陥のない液晶表示装置を得ることを第四の目的とする。
【０００７】
【課題を解決するための手段】
この発明に係わる薄膜トランジスタにおいては、絶縁性基板、この絶縁性基板上に形成された電気的に浮遊状態にある金属膜、この金属膜上を含む絶縁性基板上に形成された絶縁膜、この絶縁膜を介して金属膜上に形成された第一の半導体膜、この第一の半導体膜上に形成され、不純物がドープされた第一の領域及び第二の領域を有する第二の半導体膜、第一の領域上及び第二の領域上にそれぞれ形成されたソース電極及びドレイン電極、絶縁膜を介して金属膜上に形成されたゲート電極を備え、ゲート電極は、第一の半導体膜が形成されていない金属膜上に形成されると共に、ソース電極またはドレイン電極と接続されているものである。
【０００８】
また、この発明に係わる液晶表示装置においては、複数の信号線に接続されたスイッチング素子が配置された画素部を有する液晶表示装置において、画素部の外周部に配置された外周線、この外周線と信号線の間に配置され、それぞれソース電極及びドレイン電極の一方が外周線に接続されるとともに他方が信号線に接続された上記のように構成された第一及び第二の薄膜トランジスタを備え、第一の薄膜トランジスタは、上記のように構成された薄膜トランジスタのゲート電極が信号線に接続され、第二の薄膜トランジスタは、外周線にゲート電極が接続されたものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるＴＦＴ構造を示す断面図である。
図２は、図１に示すＴＦＴを用いてガード抵抗を構成したものの平面図である。
図において、３はガラス基板、４はガラス基板３上に形成されたフローティングゲート電極、５はフローティングゲート電極４上に形成されたゲート保護膜、６はゲート保護膜５上に形成された半導体ｉ層、７は半導体ｉ層６上に形成された半導体ｎ層、８は半導体ｎ層７上に形成されたソースドレイン電極である。９はゲート保護膜５上に形成されたゲート電極である。
図２において、１〜２は図７におけるものと同一のものであり、その説明を省略する。
【００１２】
次に、このようなＴＦＴの製造方法を、図１及び図２を用いて述べる。
まず、少なくとも表面が絶縁性を有する基板としてガラス基板３を用いる。表面が絶縁性を有する基板としては、透明プラスチックまたは石英も用いることができる。図１に示すように、ガラス基板３上に、ＣｒまたはＴａまたはＡｌからなるフローティングゲート電極４をパターニングした後、シリコン酸化膜またはシリコン窒化膜からなるゲート保護膜５と、アンドープ水素化ａ−Ｓｉ層からなる半導体ｉ層６と、リンがドープされている半導体ｎ層７を、それぞれ膜厚４００ｎｍ及び膜厚１５０ｎｍ及び３０ｎｍとなるように、連続してプラズマＣＶＤ法により形成し、ついで形成した半導体ｉ層６と半導体ｎ層７を、長さＬ×幅Ｗの大きさとなるように島状にパターニング加工する。ＬとＷの大きさは、それぞれ約３〜５０μｍと約５〜２００μｍの範囲である。
【００１３】
その後、ＣｒまたはＣｒ及びＡ１２層以上からなるソースドレイン電極８、ゲート電極９を同時にスパッタ法により、膜厚０．２〜０．４μｍになるように形成する。ソースドレイン電極８は、ａ×ｂの大きさになるように形成される。ここで、ａ及びｂの寸法は、それぞれ５〜２００μｍ及び１０〜３０μｍである。その後、半導体ｉ層６が露出するように、不要な部分（図１のｈで示される部分及びｋで示される部分、ｈ及びｋの寸法は３〜１０μｍである）の半導体ｎ層７とソースドレイン電極８とゲート電極９をエッチングにより除去する。
以上説明した製法によって形成されたＴＦＴでは、ソースドレイン電極８とゲート電極９が同層に形成されるため、ゲート電極９とソースドレイン電極８とをコンタクトホールを介すること無く形成できるため、ゲート電極９とソース電極間に導通不良が存在しない。
なお、実施の形態１では、半導体ｉ層６をプラズマＣＶＤ法により形成したが、常圧ＣＶＤ法、または減圧ＣＶＤ法を用いて形成することもできる。
【００１４】
実施の形態２．
実施の形態２は、図２を用いて説明する。
図において、一方のＴＦＴのゲート電極９とソースと他方のＴＦＴのドレインはソース信号線１に接続され、他方のＴＦＴのゲート電極９とソースと一方のＴＦＴのドレインは、ショートリング側の配線２に接続されている。
図２に示すように、この発明の実施の形態２のＴＦＴ構造を用いれば、ゲート電極９とソースドレイン電極８とをコンタクトホールを介さず形成しているので、コンタクトホールを作成する工程を経ることなしに、ガード抵抗を作成でき、ガード抵抗のＴＦＴのゲートとソース間の導通不良が発生しないため、ＴＦＴアレイ基板の歩留まりが向上し、検査不良も発生しない。
【００１５】
実施の形態３．
図３は、この発明の実施の形態３によるＴＦＴ構造の１画素電極を示す平面図である。この発明のＴＦＴ構造を、アクティブマトリクスアレイの画素のスイッチング素子として用いる場合を示している。図４は、図３のＡ−Ｂ−Ｃ線における断面図である。
図において、３〜８は図１におけるものと同一のものである。１０は画素電極、１１はソース配線、１２はゲート配線、１３はソース配線１１とゲート配線１２を絶縁し、かつゲート保護膜となる絶縁層である。
このように構成されたＴＦＴにおいては、ゲート配線１２に流れる信号を静電誘導によってフローティングゲート電極４に伝える。それにより、チャネルが形成される半導体ｉ層６の真下のフローティングゲート電極４は、ゲート配線１２とフローティングゲート電極４と半導体ｉ層６との容量の関係から正電荷に帯電する。その結果トランジスタがオン状態となり、ソース信号が画素電極１０に垂直方向の電界として印加される。
【００１６】
従来のスタガ型トランジスタで構成されるスイッチング素子では、ゲート保護膜に欠陥が発生すると、ゲート電極とソース信号が流れるソース配線が短絡することになり、線欠陥が発生し、リペアを施しても点欠陥が残るが、実施の形態３では、図４に示すように、ゲート保護膜が、ゲート保護膜５と絶縁膜１３の二重になっており、ゲート保護膜５に欠陥が発生してゲート配線１２とフローティングゲート電極４が短絡しても、トランジスタとしても機能が損なわれることがないので、表示欠陥とはならない。この場合、ＴＦＴに印加される実効的なゲート電圧が増加するが、これによる表示画質への影響は軽微である。また、絶縁膜１３に欠陥が発生したとしても、ゲート保護膜５に欠陥がなければ表示欠陥とはならない。つまり実施の形態３では、プロセス的な冗長性がある。
このように、この発明によるＴＦＴは、スイッチング素子としても使用することが可能である。
【００１７】
実施の形態４．
図５はこの発明の実施の形態４によるＴＦＴ構造の１画素電極を示す平面図である。また、図６は図５のＤ−Ｆ−Ｇ線における断面図である。
図において、３〜８、１０〜１３は図３及び図４におけるものと同一のものである。１４は共通電極である。
実施の形態４は、実施の形態１で説明したＴＦＴ構造を、いわゆるＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モードでの画素構造に用いたものである。
【００１８】
このように構成されたＴＦＴにおいては、ゲート配線１２に流れる信号を静電誘導によってフローティングゲート電極４に伝える。それにより、チャネルが形成される半導体ｉ層６の真下のフローティングゲート電極４は、ゲート配線１２とフローティングゲート電極４と半導体ｉ層６との容量の関係から正電荷に帯電する。その結果トランジスタがオン状態となり、ソース信号が画素電極１０に水平方向の電界として印加される。
実施の形態４においても、実施の形態３と同様の効果がある。
このように、この発明によるＴＦＴ構造は、いかなるアクティブマトリクスに対しても使用することができる。
【００１９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
絶縁性基板、この絶縁性基板上に形成された電気的に浮遊状態にある金属膜、この金属膜上を含む絶縁性基板上に形成された絶縁膜、この絶縁膜を介して金属膜上に形成された第一の半導体膜、この第一の半導体膜上に形成され、不純物がドープされた第一の領域及び第二の領域を有する第二の半導体膜、第一の領域上及び第二の領域上にそれぞれ形成されたソース電極及びドレイン電極、絶縁膜を介して金属膜上に形成されたゲート電極を備え、ゲート電極は、第一の半導体膜が形成されていない金属膜上に形成されると共に、ソース電極またはドレイン電極と接続されているので、ゲート電極と、ソース電極及びドレイン電極とを同じ層で形成することができ、コンタクトホールを使用せずに接続することができる。
【００２０】
また、複数の信号線に接続されたスイッチング素子が配置された画素部を有する液晶表示装置において、画素部の外周部に配置された外周線、この外周線と信号線の間に配置され、それぞれソース電極及びドレイン電極の一方が外周線に接続されるとともに他方が信号線に接続された上記のように構成された第一及び第二の薄膜トランジスタを備え、第一の薄膜トランジスタは、上記のように構成された薄膜トランジスタのゲート電極が信号線に接続され、第二の薄膜トランジスタは、外周線にゲート電極が接続されたので、第一及び第二の薄膜トランジスタにより、ゲート電極と、ソース電極またはドレイン電極との接続にコンタクトホールを使用しない抵抗体を形成することができ、コンタクトホールがないためゲート電極と、ソース電極またはドレイン電極間の導通不良が発生しない。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＴＦＴの構造を示す断面図である。
【図２】  図１におけるＴＦＴを用いて実施の形態２に示すガード抵抗を形成したものの平面図である。
【図３】  この発明の実施の形態３によるＴＦＴの構造の１画素電極を示す平面図である。
【図４】  図３のＡ−Ｂ−Ｃ線における断面図である。
【図５】  この発明の実施の形態４によるＴＦＴの構造の１画素電極を示す平面図である。
【図６】  図５のＤ−Ｆ−Ｇ線における断面図である。
【図７】  ガード抵抗の回路的構造図である。
【符号の説明】
１，１１  ソース信号線、２  配線、３  ガラス基板、
４  フローティングゲート電極、５  ゲート保護膜、６  半導体ｉ層、
７  半導体ｎ層、８  ソースドレイン電極、９  ゲート電極、
１０  画素電極、１２  ゲート配線、１３  絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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