(57)【特許請求の範囲】
【請求項１】
第１〜第３信号に応じて第１及び第２制御信号を発生させる制御信号発生手段と、
前記第１信号に応じて基準電圧を発生させる基準電圧発生手段と、
前記第１信号及び第２信号に応じて目標電圧より高い電位のポンピング電圧を出力端子に発生させるブートストラップ回路と、
前記第１及び第２制御信号に応じて前記ポンピング電圧を降下させて比較電圧を発生させるクランピング制御手段と、
前記基準電圧と前記比較電圧とを比較して第３信号を発生させる比較器と、
前記第３信号に応じて前記出力端子の電位をディスチャージさせて前記ポンピング電圧を目標電圧に降下させるディスチャージ手段とを含んでなることを特徴とするワードライン電圧クランピング回路。
【請求項２】
前記ディスチャージ手段は、前記出力端子に接続され、前記比較器の出力信号に応じてスイッチングされるスイッチング手段と、前記スイッチング手段と接地端子との間に接続され、前記出力端子の電位をディスチャージさせるために前記接地端子に電流を発生させる電流源とから構成されることを特徴とする請求項１記載のワードライン電圧クランピング回路。
【請求項３】
前記制御信号発生手段は、前記第１及び第２信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を反転させる第１インバータと、前記第１インバータの出力信号を遅延させるための第１遅延手段と、前記第１インバータ及び前記第１遅延手段の出力信号を入力とする第１ＮＯＲゲートと、前記第１及び第３信号を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号を反転させる第２インバータと、前記第２インバータの出力信号を遅延させるための第２遅延手段と、前記第２インバータ及び前記第２遅延手段の出力信号を入力とする第２ＮＯＲゲートと、前記第１及び第２ＮＯＲゲートの出力信号を入力とし、前記第１制御信号を発生させる第３ＮＡＮＤゲートと、前記第３ＮＡＮＤゲートの出力信号を反転させて前記第２制御信号を発生させる第３インバートとから構成されることを特徴とする請求項１記載のワードライン電圧クランピング回路。
【請求項４】
前記クランピング制御手段は、前記第１及び第２制御信号に応じて前記ポンピング電圧を降下させて第１〜第３電圧を発生させるサブクランピング制御手段と、前記第１及び第２制御信号に応じて前記ポンピング電圧を降下させて前記比較電圧を発生させるが、前記第１〜第３電圧がトリプルｐウェルに印加される電圧降下用トランジスタのしきい値電圧を調節して、前記比較電圧を調節することができるメインクランピング制御手段とから構成されることを特徴とする請求項１記載のワードライン電圧クランピング回路。
【請求項５】
前記サブクランピング制御手段は、前記出力端子にドレイン及びゲート端子が接続され、前記ポンピング電圧を降下させて前記第１電圧を発生させる第１トランジスタと、前記第１トランジスタのソース端子にドレイン及びゲート端子が接続され、前記第１電圧を降下させて前記第２電圧を発生させる第２トランジスタと、前記第２トランジスタのソース端子にドレイン及びゲート端子が接続され、前記第２電圧を降下させて前記第３電圧を発生させる第３トランジスタと、前記第３トランジスタと接地端子との間に接続される第４トランジスタと、前記第１及び第２制御信号に応じて前記第４トランジスタのドレイン端子とゲート端子とを連結させる第１伝送ゲートと、前記第２制御信号に応じて前記第４トランジスタのゲート端子と接地端子とを連結させる第５トランジスタとから構成されることを特徴とする請求項４記載のワードライン電圧クランピング回路。
【請求項６】
前記第１〜第４トランジスタは、トリプルｎＭＯＳトランジスタからなり、トリプルｐウェルは接地端子に連結され、前記第１〜第３トランジスタのトリプルｎウェルはドレイン端子に連結され、前記第４トランジスタのトリプルｎウェルには電源電圧が印加されることを特徴とする請求項５記載のワードライン電圧クランピング回路。
【請求項７】
前記第１〜第３トランジスタのしきい値電圧は、前記第４トランジスタのしきい値電圧より低いことを特徴とする請求項５記載のワードライン電圧クランピング回路。
【請求項８】
前記メインクランピング制御手段は、前記出力端子に直列に接続され、ゲート端子及びトリプルｎウェルがドレイン端子に接続され、前記第１〜第３電圧がそれぞれのトリプルｐウェルに印加されて、前記ポンピング電圧を降下させる第６〜第８トランジスタと、前記第８トランジスタと接地端子との間に接続され、トリプルｎウェルには電源電圧が印加され、トリプルｐウェルは接地端子に接続される第９トランジスタと、前記第１及び第２制御信号に応じて前記第９トランジスタのドレイン端子とゲート端子とを連結させ、前記第６〜第８トランジスタに降下された電圧を比較電圧として出力端子に伝達する第２伝送ゲートと、前記第２制御信号に応じて前記第９トランジスタのゲート端子と接地端子とを連結させる第１０トランジスタとから構成されることを特徴とする請求項４記載のワードライン電圧クランピング回路。
【請求項９】
前記第６〜第８トランジスタのしきい値電圧は、前記第９トランジスタのしきい値電圧より高いことを特徴とする請求項８記載のワードライン電圧クランピング回路。
【請求項１０】
高い電位のポンピング電圧を所定の電位に降下させた比較電圧を基準電圧と比較し、その結果に応じて出力端子の前記ポンピング電圧をディスチャージさせて目標電位のワードライン電圧を発生させ、前記ワードライン電圧のクランピングレベルを容易に調節するためのクランピング回路において、出力端子に直列に連結され、ゲート端子及びトリプルｎウェルがドレイン端子に接続され、トリプルｐウェルは接地端子に接続された複数のトランジスタを用いて前記ポンピング電圧を降下させて第１〜第３電圧を発生させ、出力端子に直列に連結され、ゲート端子及びトリプルｎウェルがドレイン端子に接続されたそれぞれのトランジスタのトリプルｐウェルに前記第１〜第３電圧を印加してしきい値電圧を調節した状態で前記ポンピング電圧を降下させ、前記比較電圧を発生させることを特徴とするワードライン電圧クランピング回路。
【請求項１１】
第１〜第３信号に応じて第１及び第２制御信号を発生させる制御信号発生手段と、
前記第１信号に応じて基準電圧を発生させる基準電圧発生手段と、
前記第１信号及び第２信号に応じて目標電圧より高い電位のポンピング電圧を出力端子に発生させるブートストラップ回路と、
前記第１及び第２制御信号に応じて前記ポンピング電圧を降下させて第１〜第３電圧を発生させるサブクランピング制御手段と、
前記第１及び第２制御信号に応じて前記ポンピング電圧を降下させて前記比較電圧を発生させるが、前記第１〜第３電圧がトリプルｐウェルに印加される電圧降下用トランジスタのしきい値電圧を調節して、前記比較電圧を調節することが可能なメインクランピング制御手段とからなるクランピング制御手段と、
前記基準電圧と前記比較電圧とを比較して第３信号を発生させる比較器と、
前記第３信号に応じて前記出力端子の電位をディスチャージさせて前記ポンピング電圧を目標電圧に降下させるディスチャージ手段とを含んでなることを特徴とするワードライン電圧クランピング回路。
【請求項１２】
前記ディスチャージ手段は、前記出力端子に接続され、前記比較器の出力信号に応じてスイッチングするスイッチング手段と、前記スイッチング手段と接地端子との間に接続され、前記出力端子の電位をディスチャージさせるために前記接地端子に電流を発生させる電流源とから構成されることを特徴とする請求項１１記載のワードライン電圧クランピング回路。
【請求項１３】
前記制御信号発生手段は、前記第１及び第２信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号を反転させる第１インバータと、前記第１インバータの出力信号を遅延させるための第１遅延手段と、前記第１インバータ及び前記第１遅延手段の出力信号を入力とする第１ＮＯＲゲートと、前記第１及び第３信号を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号を反転させる第２インバータと、前記第２インバータの出力信号を遅延させるための第２遅延手段と、前記第２インバータ及び前記第２遅延手段の出力信号を入力とする第２ＮＯＲゲートと、前記第１及び第２ＮＯＲゲートの出力信号を入力とし、前記第１制御信号を発生させる第３ＮＡＮＤゲートと、前記第３ＮＡＮＤゲートの出力信号を反転させて前記第２制御信号を発生させる第３インバートとから構成されることを特徴とする請求項１１記載のワードライン電圧クランピング回路。
【請求項１４】
前記サブクランピング制御手段は、前記出力端子にドレイン及びゲート端子が接続され、前記ポンピング電圧を降下させて 前記第１電圧を発生させる第１トランジスタと、前記第１トランジスタのソース端子にドレイン及びゲート端子が接続され、前記第１電圧を降下させて前記第２電圧を発生させる第２トランジスタと、前記第２トランジスタのソース端子にドレイン及びゲート端子が接続され、前記第２電圧を降下させて前記第３電圧を発生させる第３トランジスタと、前記第３トランジスタと接地端子との間に接続される第４トランジスタと、前記第１及び第２制御信号に応じて前記第４トランジスタのドレイン端子とゲート端子とを連結させる第１伝送ゲートと、前記第２制御信号に応じて前記第４トランジスタのゲート端子と接地端子とを連結させる第５トランジスタとから構成されることを特徴とする請求項１１記載のワードライン電圧クランピング回路。
【請求項１５】
前記第１〜第４トランジスタは、トリプルｎＭＯＳトランジスタからなり、トリプルｐウェルは接地端子に連結され、前記第１〜第３トランジスタのトリプルｎウェルはドレイン端子に連結され、前記第４トランジスタのトリプルｎウェルには電源電圧が印加されることを特徴とする請求項１４記載のワードライン電圧クランピング回路。
【請求項１６】
前記第１〜第３トランジスタのしきい値電圧は、前記第４トランジスタのしきい値電圧より低いことを特徴とする請求項１４記載のワードライン電圧クランピング回路。
【請求項１７】
前記メインクランピング制御手段は、前記出力端子に直列に接続され、ゲート端子及びトリプルｎウェルがドレイン端子に接続され、前記第１〜第３電圧がそれぞれのトリプルｐウェルに印加されて、前記ポンピング電圧を降下させる第６〜第８トランジスタと、前記第８トランジスタと接地端子との間に接続され、トリプルｎウェルには電源電圧が印加され、トリプルｐウェルは接地端子に接続される第９トランジスタと、前記第１及び第２制御信号に応じて前記第９トランジスタのドレイン端子とゲート端子とを連結させ、前記第６〜第８トランジスタによって降下された電圧を比較電圧として出力端子に伝達する第２伝送ゲートと、前記第２制御信号に応じて前記第９トランジスタのゲート端子と接地端子とを連結させる第１０トランジスタとから構成されることを特徴とする請求項１１記載のワードライン電圧クランピング回路。
【請求項１８】
前記第６〜第８トランジスタのしきい値電圧は、前記第９トランジスタのしきい値電圧より高いことを特徴とする請求項１７記載のワードライン電圧クランピング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はワードライン電圧クランピング回路に係り、特にフラッシュメモリセルだけでなく、高電圧によって駆動される素子のために電源電圧をポンピングする過程において電源電圧の変化にも安定した電位のポンピング電圧を発生させ得るワードライン電圧クランピング回路に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリセルまたは特定の素子は、一般電源電圧より高い高電圧によって動作する。このような高電圧はポンピング回路によって生成され、一定の電位を維持できるようにクランピング回路によって制御される。
【０００３】
以下、図１に基づいて従来のワードライン電圧クランピング回路の動作を説明する。
【０００４】
図１に示すように、従来のワードライン電圧クランピング回路は、第１外部信号ＣＥに応じてポンピングノードＱ１１にポンピング信号ＫＩＣＫを発生させるポンピング信号発生手段１１０と、出力端子をプリチャージさせるプリチャージ手段１２０と、第２外部信号ＡＴＤに応じて初期にポンピングノードをディスチャージさせる第１スイッチング手段Ｎ１１と、ポンピングノードと出力端子との間に接続され、ポンピング信号ＫＩＣＫが印加されると、キャパシタのカップリング効果によって出力端子の電位を上昇させてブースティング電圧Ｖｂｏｏｔを発生させるブースティングキャパシタＣｂと、第１外部信号に応じて基準電圧を発生させる基準電圧発生手段１３０と、基準電圧とポンピングノードの電位とを比較してポンピングノードの電位を調節するクランピング手段１４０とから構成される。
【０００５】
ポンピング信号発生手段１１０は、第１外部信号を反転させるためのインバータＩ１１、インバータＩ１１の出力信号に応じて電源電圧ＶＤＤをスイッチングする第２スイッチング手段Ｐ１１、電源電圧ＶＤＤを所定の電圧に分配する分配手段としての第１及び第２抵抗Ｒ１１及びＲ１２から構成される。ここで、分配された電圧はポンピング信号ＫＩＣＫとしてポンピングノードＱ１１に出力される。
【０００６】
クランピング手段１４０は、基準電圧とポンピングノードの電位とを比較するための比較器１４１、比較器１４１の出力信号に応じて電源電圧ＶＤＤをポンピングノードＱ１１にスイッチングする第３スイッチング手段Ｐ１２、比較器１４１の出力信号及び第２外部信号ＡＴＤを入力信号とする排他的ＮＯＲゲートＩ１２、及び排他的ＮＯＲゲートＩ１２の出力信号に応じて電源電圧ＶＤＤをポンピングノードＱ１１にスイッチングする第４スイッチング手段Ｐ１３から構成される。ここで、第４スイッチング手段Ｐ１３の駆動能力が第３スイッチング手段Ｐ１２の駆動能力より高い。
【０００７】
前述において、ポンピング信号発生手段１１０、プリチャージ手段１２０及びブースティングキャパシタは、電源電圧をポンピングして高電圧を生成するブートストラップ回路の基本構成に相当する。ブートストラップ回路を駆動させるためには、チップイネーブル(Chip Enable)信号とアドレス遷移検出信号(Address Transition Detecting)を入力とする。第１外部信号ＣＥがチップイネーブル信号に相当し、第２外部信号ＡＴＤがアドレス遷移検出信号ＡＴＤに相当する。第１外部信号ＣＥが印加されると、アドレス信号入力(Address input)が許容されると共に、第２外部信号ＡＴＤが生成され始める。
【０００８】
まず、初期には第１スイッチング手段Ｎ１１によってポンピングノードＱ１１がディスチャージ状態を維持していて、第１外部信号ＣＥが印加されると、ディスチャージを中断し、ポンピング信号発生手段１１０ではポンピング信号ＫＩＣＫを発生させてポンピングノードＱ１１に印加し、基準電圧発生手段１３０では基準電圧Ｖｒｅｆを発生させる。この際、ポンピング信号発生手段１１０によって発生されるポンピング信号ＫＩＣＫは、目標電圧より低い電圧で発生されてポンピングノードＱ１１に印加され、クランピング手段１４０によって目標電圧にクランピングされる。
【０００９】
クランピング手段１４０に備えられた比較器１４１は、基準電圧ＶｒｅｆとポンピングノードＱ１１のポンピング信号ＫＩＣＫの電位とを比較して、ポンピング信号ＫＩＣＫにさらにチャージされる量を決定する。
【００１０】
電源電圧ＶＤＤが高く印加されて、ポンピングノードＱ１１に電源電圧ＶＤＤを少しだけチャージさせなければならない場合、比較器１４１は低レベルの出力信号を発生させて駆動能力の低い第３スイッチング手段Ｐ１２をオン状態にしてポンピングノードＱ１１に電源電圧ＶＤＤをさらにチャージさせることにより、ポンピングノードＱ１１の電位が目標電位に達するようにする。この際、排他的ＮＯＲゲートＩ１２は、比較器１４１の出力信号及びポンピングノードＱ１１の出力信号に応じて高レベルの信号を発生させて第４スイッチング手段Ｐ１３をオフ状態にする。
【００１１】
逆に、電源電圧ＶＤＤが低く印加されて、ポンピングノードＱ１１に電源電圧ＶＤＤをたくさんチャージさせなければならない場合、比較器１４１は高レベルの出力信号を発生させて第３スイッチング手段Ｐ１２をオフ状態にし、排他的ＮＯＲゲートＩ１２は比較器１４１の出力信号及びポンピングノードＱ１１の電位に応じて低レベルの信号を発生させて駆動能力の高い第４スイッチング手段Ｐ１３をオン状態にして、ポンピングノードＱ１１に多量の電源電圧ＶＤＤをさらにチャージさせることにより、ポンピングノードＱ１１の電位が目標電位に達するようにする。
【００１２】
従って、クランピング手段１４０は、第３または第４スイッチング手段Ｐ１２またはＰ１３を介して電源電圧ＶＤＤをポンピングノードＱ１１に適切にチャージさせることにより、目標とするブースティング電圧Ｖｂｏｏｔを生成し得るほどの電位を有するポンピング信号ＫＩＣＫを発生させることができる。
【００１３】
このようなワードライン電圧クランピング回路は、電源電圧ＶＤＤの変化にも一定のブースティング電圧Ｖｂｏｏｔを発生させるために、電源電圧検出手段としての比較器１４１を必ず備えなければならない。電源電圧ＶＤＤの場合、チップの外部から印加する電源電圧供給器が安定した電源電圧ＶＤＤを供給しても、チップ内部の電源電圧ＶＤＤは電力消耗によるバウンス効果(Bouncing effect)に影響される。特に、検出(detection)が行われる時点は、出力端子からブースティング電圧を得るためにポンピング信号ＫＩＣＫの大きいローディング(Loading)を有するブースティングキャパシタを駆動させなければならない時点なので、電力消耗が激しくてノイズに脆弱な時点である。従って、電源電圧検出方式は、ノイズに脆弱な特性を示すという短所がある。さらに、第２外部信号ＡＴＤが高レベルから低レベルに変わった後電源電圧検出が開始されるので、素子の動作速度が低下するという問題点がある。
【００１４】
ワードライン電圧クランピング回路の動作を考察するに、常に電流パスが形成されていて電力消耗が増加するという問題点がある。
【００１５】
初期にポンピングノードＱ１１をディスチャージさせる動作では、ポンピング信号発生手段１１０のスイッチング手段Ｐ１１及び第１抵抗Ｒ１１を介して第２抵抗Ｒ１２及びスイッチング手段Ｎ１１に連結される電流パスが形成され、電力消耗が発生する。
【００１６】
ブースティング電圧Ｖｂｏｏｔを発生させるためにポンピングノードＱ１１に所定の電源電圧をさらにチャージさせる動作では、第３または第４スイッチング手段Ｐ１２またはＰ１３を介してポンピング信号発生手段１１０の第２抵抗Ｒ１２に連結される電流パスが形成され、電力消耗が発生する。
【００１７】
【発明が解決しようとする課題】
従って、本発明はかかる問題点を解決するためのもので、その目的は電圧降下手段のためのトランジスタのボディ(Body)であるトリプルｐウェルに印加される電圧を調節してＤＣ動作電圧のセッティング(DC operation bias setting)、即ちクランピング電圧セッティング(Clamping voltage setting)を容易にし、ポンピングされた電圧が目標電圧より高い場合にのみクランピング動作が行われるようにし、クランピング動作の完了後にはスイッチング手段で電流パスを遮断して電力消耗を最小化しながら動作速度を向上させ得るワードライン電圧クランピング回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明に係るワードライン電圧クランピング回路は、第１〜第３信号に応じて第１及び第２制御信号を発生させる制御信号発生手段と、前記第１信号に応じて基準電圧を発生させる基準電圧発生手段と、前記第１信号及び第２信号に応じて目標電圧より高い電位のポンピング電圧を出力端子に発生させるブートストラップ回路と、前記第１及び第２制御信号に応じて前記ポンピング電圧を降下させて比較電圧を発生させるクランピング制御手段と、前記基準電圧と前記比較電圧とを比較して第３信号を発生させる比較器と、前記第３信号に応じて前記出力端子の電位をディスチャージさせて前記ポンピング電圧を目標電圧に降下させるディスチャージ手段とを含んでなることを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００２０】
図２は本発明に係るワードライン電圧クランピング回路の構成及び動作を説明するための回路図である。図３は図２の制御信号発生手段を説明するための回路図である。図４は図２及び図３で印加される入力信号及び特定ノードの波形を示す特性グラフである。
【００２１】
図２に示すように、ワードライン電圧クランピング回路は、第１〜第３信号ＣＥ、ＡＴＤ及びＣＬＡＭＰに応じて第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂを発生させる制御信号発生手段２１０と、第１及び第２信号ＣＥ及びＡＴＤに応じてポンピング電圧Ｖｂｏｏｔを出力端子ＯＵＴに発生させるブートストラップ回路２２０と、第１信号ＣＥに応じて基準電圧を発生させる基準電圧発生手段２３０と、第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂに応じてポンピング電圧Ｖｂｏｏｔをセンシングしてクランピングイネーブル信号としての比較電圧ＣＬＡＭＰ＿ＩＮを発生させるクランピング制御手段２４０と、基準電圧Ｖｒｅｆと比較電圧ＣＬＡＭＰ＿ＩＮとを比較して第３信号ＣＡＭＰを発生させる比較器２５０と、第３信号ＣＬＡＭＰに応じてポンピング電圧Ｖｂｏｏｔの電位を所定の電位だけディスチャージさせるディスチャージ手段２６０とから構成される。
【００２２】
制御信号発生手段２１０は、第１及び第２信号ＣＥ及びＡＴＤを入力とする第１ＮＡＤゲートＩ２１１と、第１ＮＡＮＤゲートＩ２１１の出力信号を反転させる第１インバータＩ２１２と、第１インバータＩ２１２の出力信号を遅延させる第１遅延手段Ｉ２１３と、第１インバートＩ２１２及び第１遅延手段Ｉ２１３の出力信号を入力とする第１ＮＯＲゲートＩ２１４と、第１及び第３信号ＣＥ及びＣＬＡＭＰを入力とする第２ＮＡＮＤゲートＩ２１５と、第２ＮＡＮＤゲートＩ２１５の出力信号を反転させる第２インバートＩ２１６と、第２インバータＩ２１６の出力信号を遅延させる第２遅延手段Ｉ２１７と、第２インバートＩ２１６及び第２遅延手段Ｉ２１７の出力信号を入力とする第２ＮＯＲゲートＩ２１８と、第１及び第２ＮＯＲゲートＩ２１４及びＩ２１８の出力信号を入力として第１制御信号ＣＬＭＰ＿ＥＮを生成させる第３ＮＡＮＤゲートＩ２１９と、第３ＮＡＮＤゲートＩ２１９の出力信号を反転させ、第２制御信号ＣＬＭＰ＿ＥＮｂを生成させる第３インバートＩ２２０とから構成される。
【００２３】
クランピング制御手段２４０は、メインクランピング制御手段２４１とサブクランピング制御手段２４２とから構成される。
【００２４】
サブクランピング制御手段２４２は、ドレイン端子とゲート端子が接続されるダイオード接続構造を成し、出力端子ＯＵＴと第１ノードＢ０との間に接続され、第１ノードＢ０に第１電圧を発生させる第１トランジスタＮ２１、第１ノードＢ０と第２ノードＢ１との間に接続され、第２ノードＢ１に第２電圧を発生させる第２トランジスタＮ２２、第２ノードＢ１と第３ノードＢ２との間に接続され、第３ノードＢ２に第３電圧を発生させる第３トランジスタＮ２３、第３トランジスタＮ２３のソース端子と接地端子との間に接続される第４トランジスタＮ２４、第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂに応じて第３トランジスタＮ２３のソース端子と第４トランジスタＮ２４のゲート端子とを連結させる第１伝送ゲートＴ２１、及び第２制御信号ＣＬＭＰ＿ＥＮｂに応じて第４トランジスタＮ２４のゲート端子と接地端子とを連結させる第５トランジスタＮ２５から構成される。第１〜第４トランジスタＮ２１〜Ｎ２４はトリプルウェル(Triple well)構造で形成され、ボディに該当するトリプルｐウェルは接地端子に接続される。第１〜第３トランジスタＮ２１〜Ｎ２３のトリプルｎウェルはそれぞれのドレイン端子に連結され、第４トランジスタＮ２４のトリプルｎウェルには電源電圧が印加される。第４トランジスタＮ２４のしきい値電圧は第１〜第３トランジスタＮ２１〜Ｎ２３のいきい値電圧より高い。
【００２５】
メインクランピング制御手段２４１は、ドレイン端子とゲート端子が接続されるダイオード接続構造を成し、出力端子ＯＵＴに直列連結され、電圧降下手段として用いられる第６〜第８トランジスタＮ２６〜Ｎ２８と、第８トランジスタＮ２８のソース端子と接地端子との間に接続される第９トランジスタＮ２９と、第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂに応じて第８トランジスタＮ２８のソース端子と第９トランジスタＮ２９のゲート端子とを連結させる第２伝送ゲートＴ２２と、第２制御信号ＣＬＭＰ＿ＥＮｂに応じて第９トランジスタＮ２９のゲート端子と接地端子とを連結させる第１０トランジスタＮ３０とから構成される。第６〜第９トランジスタＮ２６〜Ｎ２９は、トリプルウェル構造で形成される。第６トランジスタＮ２６のトリプルｐウェルには第１及び第２トランジスタＮ２１及びＮ２２が接続された第１ノードＢ０の電位が印加され、トリプルｎウェルはドレイン端子に接続される。第７トランジスタＮ２７のトリプルｐウェルには第２及び第３トランジスタＮ２２及びＮ２３が接続された第２ノードＢ１の電位が印加され、トリプルｎウェルはドレイン端子に接続される。第８トランジスタＮ２８のトリプルｐウェルには第３及び第４トランジスタＮ２３及びＮ２４が接続された第３ノードＢ２の電位が印加され、トリプルｎウェルはドレイン端子に接続される。第９トランジスタＮ２９のトリプルｐウェルは接地端子に接続され、トリプルｎウェルには電源電圧が印加される。第９トランジスタＮ２９のしきい値電圧は第６〜第８トランジスタＮ２６〜Ｎ２８のしきい値電圧より低い。
【００２６】
ディスチャージ手段２６０は、出力端子ＯＵＴに接続され、比較器２５０の出力信号に応じてスイッチングされるスイッチング手段Ｎ２６１と、出力端子ＯＵＴの電位をディスチャージさせるための電流源Ｉｓとから構成される。
【００２７】
次に、上記の構成からなるワードライン電圧クランピング回路の動作を説明する。
【００２８】
図３及び図４に示すように、初期化段階の第１区間Ｔ１で高レベルの第１及び第２信号ＣＥ及びＡＴＤが印加されると、ブートストラップ回路２２０は電源電圧をポンピングしてポンピング電圧Ｖｂｏｏｔを発生させ、基準電圧発生手段２３０は第１信号に応じて基準電圧Ｖｒｅｆを発生させて比較器２５０の第１入力端子へ印加する。制御信号発生手段２１０は、第１〜第３信号ＣＥ、ＡＴＤ及びＣＬＡＭＰに応じて第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂを発生させる。第３信号ＣＬＡＭＰは比較器２５０の出力信号であって、初期には低レベルで印加される。ディスチャージ手段２６０は初期の比較器２５０の出力信号である第３信号ＣＬＡＭＰに応じて動作しない。
【００２９】
次に、制御信号発生手段２１０から第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂが発生される動作について説明する。
【００３０】
第１ＮＡＮＤゲートＩ２１１に高レベルの第１及び第２信号ＣＥ及びＡＴＤが入力されると、第１ＮＡＮＤゲートＩ２１１は低レベルの信号を発生させる。この信号は第１インバータＩ２１２によって反転される。第１ＮＯＲゲートＩ２１４の第１入力端には第１インバータＩ２１２によって反転された高レベルの信号が印加され、第２入力端には第１インバータＩ２１２によって反転された高レベルの信号が第１遅延手段Ｉ２１３を介して印加され、第１ＮＯＲゲートＩ２１４は低レベルの信号を発生させる。この低レベルの信号は第３ＮＡＮＤゲートＩ２１９の第１入力端に印加され、第３ＮＡＮＤゲートＩ２１９は第２入力端に印加される信号とは関係なく高レベルの第１制御信号ＣＬＭＰ＿ＥＮを発生させる。第３インバータＩ２２０は高レベルの第１制御信号ＣＬＭＰ＿ＥＮを反転させて低レベルの第２制御信号ＣＬＭＰ＿ＥＮｂを発生させる。この際、第１遅延手段Ｉ２１３を用いて第２信号ＴＡＤを遅延させることにより、第１ＮＯＲゲートＩ２１４によって発生されるパルスの幅が増加するが、これは第３信号ＣＬＡＭＰとのオーバーラップのためのものである。第３信号ＣＬＡＭＰも第２遅延手段Ｉ２１７を用いて遅延させることにより、第２ＮＯＲゲートＩ２１８によって発生されるパルスの幅が増加するが、これは第１制御信号ＣＬＭＰ＿ＥＮをより長くて安定なパルスとして発生させ、クランピングが行われる間、比較電圧ＣＬＡＭＰ＿ＩＮを安定的に発生させる。
【００３１】
第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂは、クランピング制御手段２４０の第１及び第２伝送ゲートＴ２１及びＴ２２に印加される。第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂに応じて、第４トランジスタＮ２４のゲート端子及びドレイン端子が第１伝送ゲートＴ２１によって連結されてサブクランピング制御手段２４２がイネーブルされ、第８トランジスタＮ２８のゲート端子及びドレイン端子が第２伝送ゲートＴ２２によって連結されてメインクランピング制御手段２４１がイネーブルされる。この際、サブクランピング制御手段２４２から発生する各ノードＢ０〜Ｂ２の電圧は、メインクランピング制御手段２４１に含まれた電圧降下用第６〜第８トランジスタＮ２６〜Ｎ２８のトリプルｐウェルに印加されてしきい値電圧を調節する。
【００３２】
さらに詳しく説明すると、基準電圧発生手段２１０によって発生した基準電圧Ｖｒｅｆは、サブクランピング制御手段２４２の第１トランジスタＮ２１によってしきい値電圧だけ降下し、降下した第１ノードＢ０の電位はメインクランピング制御手段２４１の第６トランジスタＮ２６のトリプルｐウェルに印加される。第６トランジスタＮ２６のトリプルｎウェルはドレイン端子に接続されてドレイン端子の電位が印加される。第１ノードＢ０の電位は第２トランジスタＮ２２によってしきい値電圧だけ降下し、降下した第２ノードＢ１の電位はメインクランピング制御手段２４１の第７トランジスタＮ２７のトリプルｐウェルに印加される。第７トランジスタＮ２７のトリプルｎウェルはドレイン端子に接続されてドレイン端子の電位が印加される。また、第２ノードＢ１の電位は第３トランジスタＮ２３によってしきい値電圧だけ降下し、降下した第３ノードＢ２の電位はメインクランピング制御手段２４１の第８トランジスタＮ２８のトリプルｐウェルに印加される。第８トランジスタＮ２８のトリプルｎウェルはドレイン端子に接続されてドレイン端子の電位が印加される。サブクランピング制御手段２４２から発生した各ノードＢ０〜Ｂ２の電位がメインクランピング制御手段２４１の第６〜第８トランジスタＮ２６〜Ｎ２８のトリプルｐウェルに印加されて第６〜第８トランジスタＮ２６〜Ｎ２８のしきい値電圧が調節される。
【００３３】
メインクランピング制御手段２４１は、直列に連結された電圧降下用トランジスタＮ２６〜Ｎ２８を介してポンピング電圧Ｖｂｏｏｔを所定の電圧に降下させ、第１伝送ゲートＴ２１を介して比較器２５０の第２入力端子に比較電圧ＣＬＡＭＰ＿ＩＮとして印加する。
【００３４】
第２区間Ｔ２において、比較器２５０はクランピング制御手段２４０からの比較電圧ＣＬＡＭＰ＿ＩＮと基準電圧発生手段２３０からの基準電圧Ｖｒｅｆとを比較する。ブートストラップ回路２２０はポンピング電圧Ｖｂｏｏｔを目標電圧より高く生成するので、高い電位の比較電圧ＣＬＡＭＰ＿ＩＮが発生される。従って、初期には比較電圧ＣＬＡＭＰ＿ＩＮが基準電圧Ｖｒｅｆより高くなるので、比較器２５０は高レベルの第３信号ＣＬＡＭＰを発生させてディスチャージ手段２６０を動作させる。
【００３５】
比較器２５０から発生した第３信号ＣＬＡＭＰは、ディスチャージ手段２６０のスイッチング手段Ｎ２６１をターンオンさせ、ワードライン電圧クランピング回路の出力端子ＯＵＴと電流源Ｉｓとを連結させて出力端子ＯＵＴのポンピング電圧Ｖｂｏｏｔをディスチャージさせる。
【００３６】
ポンピング電圧Ｖｂｏｏｔがディスチャージされると同時に、ポンピング電圧Ｖｂｏｏｔが目標電圧にまで低くなり、これにより比較電圧ＣＬＡＭＰ＿ＩＮも基準電圧Ｖｒｅｆにまで低くなる。
【００３７】
第３区間Ｔ３において、ディスチャージ手段２６０によってポンピング電圧Ｖｂｏｏｔがディスチャージされて比較電圧ＣＬＡＭＰ＿ＩＮが基準電圧Ｖｒｅｆより低くなると、比較器２５０は低レベルの第３信号ＣＬＡＭＰを発生させてディスチャージ手段２６０のスイッチング手段Ｎ２６１をターンオフさせる。
【００３８】
この際、制御信号発生手段２１０は第３信号ＣＬＡＭＰが高レベルから低レベルに変わると共に、第１制御信号ＣＬＭＰ＿ＥＮを低レベルで発生させ、第２制御信号ＣＬＭＰ＿ＥＮｂを高レベルで発生させる。制御信号発生手段２１０から第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂが発生される動作を説明すると、次の通りである。
【００３９】
第１ＮＡＮＤゲートＩ２１１に高レベルの第１信号ＣＥと低レベルの第２信号ＡＴＤが入力されると、第１ＮＡＮＤゲートＩ２１１は高レベルの信号を発生させるが、この信号は第１インバートＩ２１２によって反転される。第１ＮＯＲゲートＩ２１４の第１入力端には第１インバートＩ２１２によって反転された低レベルの信号が印加され、第２入力端には第１インバータＩ２１２によって反転された低レベルの信号が第１遅延手段Ｉ２１３を介して印加されて、高レベルの信号を発生させる。第２ＮＡＮＤゲートＩ２１５は高レベルの第１信号ＣＥと低レベルの第３信号ＣＬＡＭＰが入力されて高レベルの信号を発生させるが、この信号は第２インバータＩ２１６によって反転される。第２ＮＯＲゲートＩ２１８の第１入力端には第２インバータＩ２１６によって反転された低レベルの信号が印加され、第２入力端には第２インバータＩ２１６によって反転された低レベルの信号が第２遅延手段Ｉ２１７を介して印加されて、高レベルの信号を発生させる。第１及び第２ＮＯＲゲートＩ２１４及びＩ２１８から発生した高レベルの信号は、第３ＮＡＮＤゲート２１９の第１及び第２入力端に印加されて低レベルの第１制御信号ＣＬＭＰ＿ＥＮが発生される。第３インバータＩ２２０は低レベルの第１制御信号ＣＬＭＰ＿ＥＮを反転させて高レベルの第２制御信号ＣＬＭＰ＿ＥＮｂを発生させる。
【００４０】
第１及び第２制御信号ＣＬＭＰ＿ＥＮ及びＣＬＭＰ＿ＥＮｂに応じてクランピング制御手段２４０の第１及び第２伝送ゲートＴ２１及びＴ２２はターンオフされる。これにより、クランピング制御手段２４０は動作しなくなる。また、第２制御信号ＣＬＭＰ＿ＥＮｂに応じて第５及び第１０トランジスタＮ２５及びＮ３０がターンオンされると同時に、第４及び第８トランジスタＮ２４及びＮ２８のゲート端子に接地電圧が印加される。これにより、第４及び第８トランジスタＮ２４及びＮ２８をターンオフさせ、ワードライン電圧クランピング回路の出力端子ＯＵＴから接地端子への電流パスが遮断される。第２制御信号ＣＬＭＰ＿ＥＮｂに応じてターンオンされた第１０トランジスタＮ３０は比較器２５０の第２入力端を接地端子と連結させて、比較器２５０が動作しないようにする。
【００４１】
比較器２５０の動作が中止され、第３信号ＣＬＡＭＰに応じてスイッチング手段Ｎ２６１がターンオフされると同時に、ディスチャージ手段２６０の動作も中止されて、目標電圧に調節されたポンピング電圧Ｖｂｏｏｔのディスチャージ動作が中断されて目標電圧が維持される。
【００４２】
その後、ワードライン電圧クランピング回路の出力端子ＯＵＴとワードライン端子とを連結するスイッチング手段Ｓ２００をオン状態にすると、目標電圧に調節されたポンピング電圧Ｖｂｏｏｔは負荷抵抗Ｒ２００及び負荷キャパシタＣ２００を介してワードラインに印加される。
【００４３】
前記の動作において、サブクランピング制御手段２４２の各ノードＢ０〜Ｂ２の電位をメインクランピング制御手段２４１のトランジスタＮ２６〜Ｎ２８のトリプルｐウェルに印加することにより、メインクランピング制御手段２４１のＤＣ動作電源セッティングが自由になる。即ち、各トリプルｎＭＯＳトランジスタのボディ(Body)電圧を制御することは、各トリプルｎＭＯＳトランジスタのボディ効果(Body effect)によるしきい値電圧Ｖｔｈを制御することなので、サブクランピング制御手段２４２のバイアスを調節することにより、ブートストラップ回路のポンピング電圧Ｖｂｏｏｔをより容易かつ細密に調節することが可能である。これはワードライン電圧を調節することと直結されるので、ワードライン電圧クランピングレベル(Word-line clamping level)の調節が自由になることを意味する。
【００４４】
また、サブクランピング制御手段２４２によって生成された第１〜第３ノードＢ０〜Ｂ２の電位を用いてメインクランピング制御手段２４１のトリプルｎＭＯＳトランジスタＮ２６〜Ｎ２８のボディであるトリプルｐウェルをバイアスすることにより、各トリプルｎＭＯＳトランジスタのlot-to-lot、wafer-to-wafer変化に強くなる。
【００４５】
特に、ワードライン電圧クランピング回路は、ブートストラップ回路２２０から発生したポンピング電圧Ｖｂｏｏｔが目標電圧以上にならなければ、クランピング動作が行われないようにし、クランピング動作が完了した後はクランピング制御手段２４０の全ての電流パスを遮断して電力消耗を最小化する。
【００４６】
第２信号ＡＴＤの場合、図４に示すように、制御信号発生手段２１０の第１遅延手段Ｉ２１３によって入力されたパルス幅よりやや長くなる。これは第３信号ＣＬＡＭＰとのオーバーラップのためのものである。また、第３信号ＣＬＡＭＰの場合も、制御信号発生手段２１０の第２遅延手段Ｉ２１８によって初期に生成されたパルス幅よりさらに長くなるが、これは全体的に信号を安定的にするためである。
【００４７】
【発明の効果】
上述したように、本発明は、電源電圧検出を行うことなくポンピング電圧を目標電圧にクランピングするから、相対的にノイズに強く、クランピング後には電流パスを遮断して電力消耗を最小化することができ、クランピングを行うための待機時間(Waiting time)またはタイミング損失(Timing loss)がないので、速度が向上し、電圧降下用トランジスタのボディバイアスを調節することにより、クランピング電圧セッティングを容易にすることができ、lot-to-lot、wafer-to-wafer変化にも強くなる。
【図面の簡単な説明】
【図１】従来のワードライン電圧クランピング回路の動作を説明するための回路図である。
【図２】本発明に係るワードライン電圧クランピング回路の動作を説明するための回路図である。
【図３】図２の制御信号発生手段の動作を説明するための回路図である。
【図４】図２及び図３で印加される入力信号及び特定ノードの波形を示す特性グラフである。
【符号の説明】
１１０  ポンピング信号発生手段
１２０  プリチャージ手段
１３０、２３０  基準電圧発生手段
１４０  クランピング手段
１４１、２５０  比較器
２１０  制御信号発生手段
２２０  ブートストラップ回路
２４０  クランピング制御手段
２４１  メインクランピング制御手段
２４２  サブクランピング制御手段
２６０  ディスチャージ手段
【図１】
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【図２】
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【図３】
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【図４】
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