(57)【特許請求の範囲】
【請求項１】
半導体基板表面に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層および第１の導電膜をこの順に積層して形成する工程と、
前記第１の導電膜上に短冊状パターンのレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記第１の導電膜をドライエッチングする工程と、
前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記レジストマスクを除去した後、前記ドライエッチングで形成した短冊状パターンの第１の導電膜間であって前記第１の拡散層と前記第２の拡散層上に絶縁膜を形成する工程と、
前記絶縁膜および前記短冊状パターンの第１の導電膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜と前記短冊状パターンの第１の導電膜とを、前記短冊状パターンの第１の導電膜と直交するパターンのマスクを用いてエッチングし、前記第１の導電膜を複数に分割すると同時に、前記第２の導電膜から成り分割された複数の前記第１の導電膜を接続する配線層を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板表面に第３の絶縁層を形成し前記第３の絶縁層上に第１の導電膜から成る短冊状パターンのゲート電極を形成する工程と、
前記第３の絶縁層上および前記短冊状パターンのゲート電極の側壁に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層の積層する絶縁膜を形成する工程と、
前記第３の絶縁層上の一部および前記短冊状パターンのゲート電極の側壁に前記積層する絶縁膜を介してサイドウォール導電膜を形成する工程と、
前記サイドウォール導電膜を形成した後、前記短冊状パターンのゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記第１の拡散層と第２の拡散層の上部に拡散層上絶縁膜を形成する工程と、
前記短冊状パターンのゲート電極、前記サイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜と前記短冊状パターンのゲート電極と前記サイドウォール導電膜とを、前記短冊状パターンのゲート電極と直交するパターンのマスクを用いてエッチングし、前記ゲート電極および前記サイドウォール導電膜を複数に分割すると同時に、前記第２の導電膜から成り分割された複数の前記ゲート電極および前記サイドウォール導電膜を接続する配線層を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板表面に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層および溝用絶縁膜をこの順に積層して形成する工程と、
前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る前記第１の絶縁層、孤立物質体、第２の絶縁層を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面に第３の絶縁層を形成した後、前記溝を充填する第１の導電膜を成膜する工程と、
前記第１の導電膜を化学機械研磨し不要部を除去して前記溝部にゲート電極を形成する工程と、
前記溝用絶縁膜を除去した後、前記ゲート電極および前記第２の絶縁層に被着する第２の導電膜を形成する工程と、
前記第２の導電膜をエッチバックし前記ゲート電極の側壁部に前記第２の導電膜から成るサイドウォール導電膜を形成する工程と、
前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板表面に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層および溝用絶縁膜をこの順に積層して形成する工程と、
前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記第１の絶縁層、孤立物質体、第２の絶縁層を除去して半導体基板表面を露出させる工程と、
前記露出した半導体基板表面に第３の絶縁層を形成した後、前記溝を充填する第１の導電膜を成膜する工程と、
前記第１の導電膜を化学機械研磨し不要部を除去して前記溝部に短冊状パターンのゲート電極を形成する工程と、
前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極および前記第２の絶縁層に被着する第２の導電膜を形成する工程と、
前記短冊状パターンのゲート電極および前記第２の導電膜のうち前記短冊状パターンのゲート電極の側壁に被着した部分をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、
前記第２の導電膜と前記短冊状パターンのゲート電極とを、前記短冊状パターンのゲート電極と直交するパターンのマスクを用いてエッチングし、前記ゲート電極を複数に分割すると同時に、前記第２の導電膜から成り分割された複数の前記ゲート電極を接続する配線層を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１の導電膜は不純物含有の多結晶シリコン膜であり前記第２の導電膜は高融点金属のポリサイド膜であることを特徴とする請求項１から請求項４のうち１つの請求項に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１の絶縁層、第２の絶縁層はシリコン酸化膜で形成することを特徴とする請求項１から請求項５のうち１つの請求項に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記孤立物質体を半球状、島状あるいは柱状の構造に形成することを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置とその形成方法に関する。
【０００２】
【従来の技術】
ＭＩＳトランジスタの不揮発性記憶素子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）型トランジスタとの２種類になる。
【０００３】
前者は２層構造のゲート絶縁膜において、２層の絶縁膜の境界領域に形成される界面領域等に情報電荷を蓄積するものである。この型の素子には、その他シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯＳと呼称されるものがある。この他にこれらのシリコン酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わせた構造のものもある。
【０００４】
後者は２層のゲート電極の構造において、第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積するものである。この構造では、第１ゲート電極が半導体基板主面のシリコン酸化膜上にフローティング状に形成され、この第１ゲート電極の上部にシリコン酸化膜とシリコン窒化膜の複合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に制御ゲート電極である第２ゲート電極が形成される。ここで、この第２ゲート電極は前記第１ゲート電極を被覆している。
【０００５】
フラッシュメモリと呼ばれる不揮発性メモリでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタあるいはＦＧ型トランジスタをその不揮発性記憶素子として用いることができるが、現在のフラッシュメモリの量産品は全てＦＧ型トランジスタを不揮発性記憶素子として用いている。しかし、ＦＧ型トランジスタでは、情報電荷の保持特性は原理的には余りよくなく、半導体基板主面と浮遊ゲート電極の間のトンネル酸化膜として９ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。このために、情報電荷の書き込み・消去の低電圧化に限界が生じる。
【０００６】
これに対して、ＭＮＯＳ型トランジスタでは、半導体基板主面とシリコン窒化膜の間のトンネル酸化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン酸化膜が使用できる。このために、動作電圧、特に、情報電荷の書き込み・消去の電圧の低減が原理的に可能である。この不揮発性記憶素子の情報電荷の書き込み・消去動作は以下の通りである。すなわち、ＭＮＯＳ型トランジスタでは、半導体基板主面に形成した２ｎｍ程度の膜厚のシリコン酸化膜の直接トンネルを通して、半導体基板から上記界面領域に電子を注入し情報電荷の書き込みが行われ、その逆に界面領域から半導体基板に電子を放出することで情報電荷の消去が行われる。このような界面領域は電子の捕獲領域となっている。この情報電荷の書き込み状態が記憶情報の情報”１”に相当し、情報電荷の消去状態が記憶情報の情報”０”に相当する。そこで、原理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不揮発性メモリの記憶素子として実用に供すべく、近年において種々の検討が精力的になされてきている。
【０００７】
ＭＯＮＯＳ型トランジスタをフラッシュメモリの不揮発性記憶素子とするものとして、例えば、米国特許第５，７６８，１９２号にその基本構造を開示した不揮発性記憶素子がある。更に、最近では不揮発性メモリの製造プロセスを大幅に簡素化できる技術が、ＮＲＯＭ（Ｎｉｔｒｉｄｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）として、米国特許第５，９６６，６０３号に開示された（以下、第１の従来例と記す）。この場合の不揮発性記憶素子の基本構造は、上記米国特許第５，７６８，１９２号に開示されたものと同じである。
【０００８】
更には、２０００年、ヴイ・エル・エス・アイ・シンポジウム・テクニカル・ダイジェスト（２０００  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表された不揮発性記憶素子の構造（以下、第２の従来例と記す）がある。
【０００９】
以下、従来の技術として第１の従来例について図２１乃至図２４に基づいて説明する。この中で、上記ＭＯＮＯＳの基本動作についても説明する。図２１は、ＮＲＯＭのセル部の平面図である。そして、図２２は、図２１に記したＸ−Ｘで切断したところの断面図であり、その製造工程を示す図である。ここで、図２１では簡明化のためにセル部の配線のみで説明する。
【００１０】
図２１に示すように、ＮＲＯＭのセル部では、シリコン基板１０１上に第１拡散層１０２、第２拡散層１０３、第３拡散層１０４等が形成され、ワード線（ゲート電極）１０５，１０６，１０７が、上記拡散層に直交して配設される。ここで、上記拡散層はそれぞれビット線になる。
【００１１】
図２２（ａ）に示すように、Ｐ導電型のシリコン基板１０１の熱酸化で第１絶縁膜１０８を形成し、化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜し第２絶縁膜１０９を形成する。このようにした後、公知のリソグラフィ技術で、平面パターンが短冊状（短冊状パターン）である拡散層パターンを有するレジストマスク１１０を第２絶縁膜１０９上に形成する。そして、上記第２絶縁膜１０９をエッチング除去する。その後、図２２（ｂ）に示すように、レジストマスク１１０をイオン注入マスクにしてヒ素等のＮ型不純物をイオン注入し上記レジストマスク１１０を除去する。そして、熱処理を施して第１拡散層１０２、第２拡散層１０３、第３拡散層１０４をシリコン基板１０１表面に形成する。
【００１２】
次に、全面を７５０℃以上で熱酸化する。図２２（ｃ）に示すように、この熱酸化により膜厚が１００ｎｍの拡散層上絶縁膜１１１を、上記第１拡散層１０２、第２拡散層１０３、第３拡散層１０４表面に形成する。ここで、同時に第２絶縁膜１０９表面も熱酸化され、シリコン酸化膜が形成されて第３絶縁膜１１２が形成される。このようにして、第３絶縁膜１１２（シリコン酸化膜）／第２絶縁膜１０９（シリコン窒化膜）／第１絶縁膜１０８（シリコン酸化膜）で成るＯＮＯ構造の積層する絶縁膜が形成されることになる。
【００１３】
次に、図２２（ｄ）に示すように、導電膜として、膜厚が２００ｎｍ程度のタングステンポリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１０５を形成する。
【００１４】
このようにして、図２２（ｄ）に示すように、シリコン基板１０１上に第１拡散層１０２、第２拡散層１０３、第３拡散層１０４等でもってＮＲＯＭセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書き込み・消去の領域が形成される。そして、図２１にも示したように、ワード線１０５，１０６，１０７が配設され、ＮＲＯＭセルの基本構造ができあがる。
【００１５】
次に、上記ＮＲＯＭセルの基本構造となるＭＯＮＯＳ型トランジスタの基本動作について説明する。情報電荷（今の場合、電子である）の書き込み動作では、図２３（ａ）に示すように、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶW は１〜２Ｖに、ゲート電極１０５のＶGWは５Ｖ程度に設定される。すなわち、ＭＯＮＯＳ型トランジスタのＭＩＳトランジスタ動作としてはリニア特性状態になるように設定される。このような電圧が印加されると、ソースである第１拡散層１０２からドレインである第２拡散層１０３に電子流１１３（チャネル電流）が生じ、第２拡散層１０３の近傍でチャネルホットエレクトロン（ＣＨＥ）となり、その一部が第１絶縁膜１０８の障壁を越えて第２絶縁膜１０９のある領域に捕獲される。これが、図１２に示す捕獲領域１１４である。このように、電子の書き込みでは、情報電荷は第２絶縁膜１０９の第２拡散層１０３端に近い領域に蓄積されることになる。
【００１６】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の読み出し動作では、図２３（ｂ）に示すように、逆に、第２拡散層１０３がソースとして接地電位に固定され、ドレインとなる第１拡散層１０２のＶR は１．５Ｖに、ゲート電極１０５のＶGRは３Ｖ程度に設定される。なお、ここでシリコン基板１０１は接地電位である。
【００１７】
このようにすると、捕獲領域１１４に電子が書き込まれた情報”１”の場合には、第１拡散層１０２と第２拡散層１０３間で電流は流れない。これに対して、捕獲領域１１４に電子が書き込まれていない情報”０”の場合には、第１拡散層１０２と第２拡散層１０３間で電流が流れる。このようにして、書き込み情報の読み出しができることになる。
【００１８】
次に、上記ＭＯＮＯＳ型トランジスタでの情報の消去動作では、図２３（ａ）に示す構造において、例えば、シリコン基板１０１および第１拡散層１０２は接地電位に固定され、第２拡散層１０３のＶE は５Ｖに、ゲート電極１０５のＶGEは−５Ｖ程度に設定される。このような電圧が印加されると、第２拡散層１０３端部であって、ゲート電極１０５とオーバラップする領域でのバンドベンディングによるバンド間トンネリングで発生する正孔が、上記捕獲領域１１４に注入されて、情報電荷の消去がなされる。
【００１９】
上述したＮＲＯＭでは、２ビット／１セルの構成にすることが可能になる。これについて図２４で説明する。図２４に示すように、シリコン基板１０１上に第１拡散層１０２、第２拡散層１０３等でもってＮＲＯＭセルのビット線が拡散層上絶縁膜１１１で被覆されて形成され、ＯＮＯ構造となる第１絶縁膜１０８、第２絶縁膜１０９、第３絶縁膜１１２でもって情報電荷の書き込み・消去の領域が形成される。ここで、ＮＲＯＭでは２箇所に形成する情報電荷の書き込み領域すなわち電子の捕獲領域である（第１ビット）捕獲領域１１４、第２ビット捕獲領域１１５が用いられる。この場合の動作は、図２３で説明したのと基本的に同じとなる。このようにして多ビット化が可能となり、上述した２ビット／１セル構成できるようになる。
【００２０】
次に、従来の技術として、第２の従来例を図２５に基づいて説明する。図２５は、不揮発性メモリセル部の断面図である。この場合の特徴は、メモリセルのアレイ構造において、ワード線と制御ゲート配線とが形成される点にある。
【００２１】
図２５に示すように、例えばＰ導電型のシリコン基板２０１の主面にＮ+ 拡散層でもって、第１拡散層２０２、第２拡散層２０３および第３拡散層２０４が形成されている。そして、第１拡散層２０２および第２拡散層２０３、第２拡散層２０２および第３拡散層２０４を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介して、第１制御ゲート電極２０５、第２制御ゲート電極２０６、ゲート電極２０７が形成される。この第１制御ゲート電極２０５と第２制御ゲート電極２０６とが上記制御ゲート配線としてメモリセル内に配設される。ここで、第１（２）制御ゲート電極２０５，２０６とシリコン基板２０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の絶縁膜である。すなわち、第１絶縁膜２０８（シリコン酸化膜）、第２絶縁膜２０９（シリコン窒化膜）、第３絶縁膜２１０（シリコン酸化膜）で成るＯＮＯ構造の積層する絶縁膜である。そして、ゲート電極２０７とシリコン基板２０１間の絶縁膜は単層のシリコン酸化膜である。例えば、第１絶縁膜２０８（シリコン酸化膜）で成る。更には、第１（２）制御ゲート電極２０５，２０６とゲート電極２０７間も、上記ＯＮＯ構造の絶縁膜で電気的に分離されている。
【００２２】
そして、図２５に示すように層間絶縁膜２１１が形成され、上記ゲート電極２０７に接続してワード線２１２が配設されている。
【００２３】
このような構造において、情報電荷（電子）の書き込みは、上記第１（２）制御ゲート電極２０５，２０６下にあるＯＮＯ構造の捕獲領域になされることになる。そして、情報電荷の消去動作では、第１（２）制御ゲート電極２０５，２０６と第１（２）拡散層２０２，２０３間に電圧が印加され、第１の従来例で説明したようなバンド間トンネルによる正孔が上記捕獲領域に注入される。
【００２４】
【発明が解決しようとする課題】
上述した第１の従来例に示したＮＲＯＭのメモリセル部を構成する不揮発性記憶素子においては、情報電荷の蓄積保持時間の規格値を保証しようとすると、第１絶縁膜１０８、第２絶縁膜１０９および第３絶縁膜１１２の膜厚の薄膜化に限界が生じる。現在、発明者は、上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特性について種々の試行実験を行っている。その結果、１０年の蓄積保持時間を保証するためには、ＯＮＯ構造の絶縁膜をシリコン酸化膜換算にすると、その薄膜化の下限は８ｎｍ程度になることが判った。そして、高速化が必須となっている最近のフラッシュメモリでは、その読み出し動作での高速化に限界が生じてくることが明らかになってきた。
【００２５】
そして、第１の従来例では、図２３で説明したように、情報電荷の捕獲領域１１４に書き込まれた電子は、シリコン酸化膜より絶縁性の悪いシリコン窒化膜から成る第２絶縁膜１０９を横方向にドリフト移動するようになり、捕獲領域が経時時間と共に拡がってしまい、情報電荷の保持特性が悪くなる。図２４に示したようにＮＲＯＭを２ビット／１セルで作動させる場合には、捕獲領域１１４あるいは捕獲領域１１５に書き込まれた電子が経時時間で拡がると、蓄積情報の読み出しが難しくなる。このように、ＮＲＯＭのように多ビット化で不揮発性記憶素子を動作させる場合には、上記捕獲領域内の電子の僅かな経時時間変化でも大きな影響がでる。この場合では、書き込む電子の量は５００〜１０００個程度となり、その電子の捕獲領域は、その横方向の幅が１０ｎｍ程度と非常に狭い領域になるからである。
【００２６】
第２の従来例では、上述したように制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、ゲート電極を有するＭＯＳトランジスタとが、１個のメモリセルに形成される。ここで、制御ゲート電極は、ゲート電極の側壁に形成されるサイドウォール導電膜で構成されている。このような構造であると、制御ゲート電極のチャネル方向の寸法は縮小できるために、実効的なチャネル長が短くなり上述した読み出し動作の高速化が可能になる。
【００２７】
しかし、この場合でも、第１も従来例で説明したのと同じ理由により、情報電荷の捕獲領域が経時時間と共に拡がり情報電荷の保持特性が悪くなる。
【００２８】
本発明の主目的は、ＭＯＮＯＳ構造の不揮発性記憶素子の情報電荷の保持特性を向上させることにある。そして、フラッシュメモリ等の不揮発性メモリの大容量化、その動作電圧の低電圧化および動作の高速化を容易にすると共に、その高機能化あるいは多機能化を可能にすることにある。更に、本発明の他の目的は、ＮＲＯＭのような多ビット化が可能なフラッシュメモリの実用化を容易にすることにある。
【００３９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層および第１の導電膜をこの順に積層して形成する工程と、前記第１の導電膜上に短冊状パターンのレジストマスクを形成し、前記レジストマスクをエッチングマスクにして前記第１の導電膜をドライエッチングする工程と、前記レジストマスクを用いたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記レジストマスクを除去した後、前記ドライエッチングで形成した短冊状パターンの第１の導電膜間であって前記第１の拡散層と前記第２の拡散層上に絶縁膜を形成する工程と、前記絶縁膜および前記短冊状パターンの第１の導電膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜と前記短冊状パターンの第１の導電膜とを、前記短冊状パターンの第１の導電膜と直交するパターンのマスクを用いてエッチングし、前記第１の導電膜を複数に分割すると同時に、前記第２の導電膜から成り分割された複数の前記第１の導電膜を接続する配線層を形成する工程と、を含む。
【００４０】
あるいは、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第３の絶縁層を形成し前記第３の絶縁層上に第１の導電膜から成る短冊状パターンのゲート電極を形成する工程と、前記第３の絶縁層上および前記短冊状パターンのゲート電極の側壁に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層の積層する絶縁膜を形成する工程と、前記第３の絶縁層上の一部および前記短冊状パターンのゲート電極の側壁に前記積層する絶縁膜を介してサイドウォール導電膜を形成する工程と、前記サイドウォール導電膜を形成した後、前記短冊状パターンのゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記第１の拡散層と第２の拡散層の上部に拡散層上絶縁膜を形成する工程と、前記短冊状パターンのゲート電極、前記サイドウォール導電膜および前記拡散層上絶縁膜に被着する第２の導電膜を形成する工程と、前記第２の導電膜と前記短冊状パターンのゲート電極と前記サイドウォール導電膜とを、前記短冊状パターンのゲート電極と直交するパターンのマスクを用いてエッチングし、前記ゲート電極および前記サイドウォール導電膜を複数に分割すると同時に、前記第２の導電膜から成り分割された複数の前記ゲート電極および前記サイドウォール導電膜を接続する配線層を形成する工程と、を含む。
【００４１】
あるいは、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層および溝用絶縁膜をこの順に積層して形成する工程と、前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る前記第１の絶縁層、孤立物質体、第２の絶縁層を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面に第３の絶縁層を形成した後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨し不要部を除去して前記溝部にゲート電極を形成する工程と、前記溝用絶縁膜を除去した後、前記ゲート電極および前記第２の絶縁層に被着する第２の導電膜を形成する工程と、前記第２の導電膜をエッチバックし前記ゲート電極の側壁部に前記第２の導電膜から成るサイドウォール導電膜を形成する工程と、前記ゲート電極および前記サイドウォール導電膜をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程とを含む。
【００４２】
あるいは、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面に第１の絶縁層、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）あるいは高融点金属からなる孤立物質体、第２の絶縁層および溝用絶縁膜をこの順に積層して形成する工程と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形成し該溝部に在る前記第１の絶縁層、孤立物質体、第２の絶縁層を除去して半導体基板表面を露出させる工程と、前記露出した半導体基板表面に第３の絶縁層を形成した後、前記溝を充填する第１の導電膜を成膜する工程と、前記第１の導電膜を化学機械研磨し不要部を除去して前記溝部に短冊状パターンのゲート電極を形成する工程と、前記溝用絶縁膜を除去した後、前記短冊状パターンのゲート電極および前記第２の絶縁層に被着する第２の導電膜を形成する工程と、前記短冊状パターンのゲート電極および前記第２の導電膜のうち前記短冊状パターンのゲート電極の側壁に被着した部分をマスクにしたイオン注入により前記半導体基板表面に不純物を導入し第１の拡散層と第２の拡散層を形成する工程と、前記第２の導電膜と前記短冊状パターンのゲート電極とを、前記短冊状パターンのゲート電極と直交するパターンのマスクを用いてエッチングし、前記ゲート電極を複数に分割すると同時に、前記第２の導電膜から成り分割された複数の前記ゲート電極を接続する配線層を形成する工程と、を含む。
【００４３】
上記の製造方法において、前記第１の導電膜は不純物含有の多結晶シリコン膜で形成し、前記第２の導電膜は高融点金属のポリサイド膜で形成する。
【００４４】
また、上記の製造方法において、前記第１の絶縁層、第２の絶縁層はシリコン酸化膜で形成する。そして、前記孤立物質体を半球状、島状あるいは柱状の構造に形成する。
【００４５】
上述した本発明により、不揮発性半導体記憶装置において情報電荷の捕獲領域は絶縁性の高い絶縁膜で完全に封じられる。このために、ＭＯＮＯＳ構造の不揮発性記憶素子の情報電荷の保持特性が大幅に向上する。また、フラッシュメモリのような不揮発性半導体記憶装置の大容量化、その動作電圧の低電圧化および動作の高速化が容易になる。そして、メモリセルの多ビット化が容易になり、フラッシュメモリの実用化およびその高機能化あるいは多機能化が可能になる。
【００４６】
更に、本発明をフラッシュメモリに適用すると、その製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【００４７】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１乃至図３に基づいて説明する。図１は、本発明における不揮発性記憶素子を用いたメモリセル部の断面図であり、図２乃至図３は、その具体的な製造方法を説明するための製造工程順の断面図とその平面図である。
【００４８】
図１に示すように、例えばＰ導電型のシリコン基板１上にＮ導電型の第１拡散層２、第２拡散層３、第３拡散層４等でもって不揮発性メモリセルのビット線が形成され、第１絶縁膜５、孤立物質体６、第２絶縁膜７でもって情報電荷の書き込み・消去の領域が形成され、上記第２絶縁膜７を被覆するゲート電極８が形成されている。そして、第１拡散層２、第２拡散層３、第３拡散層４上に拡散層上絶縁膜９が形成され、上記ゲート電極８に接続し、拡散層上絶縁膜９上にワード線１０が配設され、本発明における不揮発性メモリセルの基本構造ができあがる。
【００４９】
図２（ａ）に示すように、シリコン基板１に第１の絶縁層である膜厚が４ｎｍ程度の第１絶縁膜５をラジカル酸化あるいは熱酸化で形成する。そして、例えば半球状の孤立物質体６を上記第１絶縁膜５表面に形成する。ここで、上記孤立物質体６は径が３ｎｍ程度の半球状のシリコン窒化物である。この半球状のシリコン窒化物は、ジクロールシラン（ＳｉＨ2 ｃｌ2 ）とＮＨ3 を反応ガスとする減圧ＣＶＤ法で生成できる。この反応ガスであると、シリコン窒化膜の成膜初期において核形成が起こる。この核が適当な大きさになるところで上記成膜を終えると、上述したような半球状のシリコン窒化物が生成される。
【００５０】
あるいは、上記孤立物質体６は、径が３ｎｍ程度の半球状のシリコン、シリコンゲルマニウム等から成る。ここで、この場合にはシランガスあるいはゲルマンガスを反応ガスとする減圧ＣＶＤ法で生成できる。この反応ガスにおいて、シリコン膜あるいはシリコンゲルマニウム膜の成膜初期において核形成が生じ、この核が適当な大きさになるところで上記孤立物質体を形成する。
【００５１】
このようにした後、ＣＶＤ法で膜厚が５ｎｍ程度のシリコン酸化膜を全面に成膜する。ここで、シリコン酸化膜はＨＴＯ（Ｈｉｇｈ  ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜にするとよい。このようにして、上記孤立物質体６を完全に被覆するように第２の絶縁層である第２絶縁膜７を形成する。
【００５２】
更に、上記第２絶縁膜７上に第１の導電膜であるシリコン層１１、窒化シリコン層１２をＣＶＤ法で積層して堆積させる。このようにした後、公知のリソグラフィ技術で、短冊状パターンの拡散層パターンを有するレジストマスク１３を窒化シリコン層１２上に形成する。
【００５３】
次に、図２（ｂ）に示すように、ドライエッチング技術で上記窒化シリコン層１２、シリコン層１１を順次エッチング除去し開口１４を設ける。その後、図２（ｂ）に示すように、レジストマスク１３をイオン注入マスクにしヒ素不純物をイオン注入し上記レジストマスク１３を除去する。そして、更に熱処理を施して第１拡散層２、第２拡散層３、第３拡散層４をシリコン基板１表面に形成する。
【００５４】
次に、従来の技術と同様にして全面を熱酸化する。図２（ｃ）に示すように、この熱酸化により膜厚が１００ｎｍの拡散層上絶縁膜９を、上記第１拡散層９、第２拡散層１０、第３拡散層１１表面に形成する。
【００５５】
このようにして、第２絶縁膜７／孤立物質体６／第１絶縁膜５で成る積層する絶縁膜が形成される。この工程において、第２絶縁膜７上には、短冊状パターンのシリコン層１１ａ、窒化シリコン層１２ａが形成される。そこで、上記短冊状パターンの窒化シリコン層１２ａをエッチング除去し、短冊状パターンのシリコン層１１ａにＮ型不純物を導入する。
【００５６】
次に、図２（ｄ）に示すように、第２の導電膜として膜厚が２００ｎｍ程度のタングステンシリサイド膜のような導電膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１０を形成する。このワード線１０の形成工程において、短冊状パターンのシリコン層１１ａも加工しゲート電極８を形成する。このようにして、図１で説明した不揮発性メモリセルの基本構造ができあがる。
【００５７】
次に、上記製造方法をその平面図で概略説明する。図３（ａ）に示すように、シリコン基板の所定の領域に素子分離領域１５を形成し、その内部の活性領域に不揮発性メモリセルを形成する。図２（ａ）で説明した工程で、第１絶縁膜５、孤立物質体６、第２絶縁膜７、シリコン層１１、窒化シリコン層１２を積層して形成する。
【００５８】
次に、図３（ｂ）の工程で、短冊状パターンのレジストマスク１３、第１拡散層２、第２拡散層３、第３拡散層４を形成する。この工程が図２（ｂ）の工程に対応する。
【００５９】
次に、図３（ｃ）に示すように、レジストマスク１３を除去した後、上記それぞれの拡散層上に熱酸化により拡散層上絶縁膜９を形成する。この工程において、短冊状パターンのシリコン層１１ａが形成される。この工程が図２（ｃ）の工程に対応する。
【００６０】
次に、図３（ｄ）に示すように、上述したように全面に堆積させた導電膜および上記短冊状パターンのシリコン層１１ａを加工し、ワード線１０を形成すると同時にゲート電極８を形成する。このようにして、第１拡散層２、第２拡散層３、第３拡散層４で構成されるビット線とワード線１０は直交して配設されることになる。
【００６１】
上述した第１の実施の形態で生じる効果については、次の第２の実施の形態の場合とまとめて後述する。
【００６２】
次に、本発明の第２の実施の形態について図４に基づいて説明する。図４は、本発明を適用した場合の不揮発性メモリセル部の製造工程順の断面図である。本発明の構造については、上記製造方法の中で説明される。この実施の形態では、拡散層上絶縁膜を、第１の実施の形態で述べた熱酸化法ではなく、ＣＶＤによる絶縁膜の埋め込み法で形成する。ここで、第１の実施の形態と同様なものは同一符号で示す。
【００６３】
図４（ａ）に示すように、第１の実施の形態と同様にシリコン基板１のラジカル酸化あるいは熱酸化等でもって、膜厚が４ｎｍ程度のシリコン酸化膜から成る第１絶縁膜５を形成し、第１の実施の形態で説明したのと同様に、第１絶縁膜５上に孤立物質体６を形成する。そして、上記孤立物質体６を被覆するように膜厚が５ｎｍ程度のシリコン酸化膜で第２絶縁膜７を形成する。
【００６４】
更に、上記第２絶縁膜７を被覆するように第１の導電膜として導電膜１６をＣＶＤ法で堆積させる。ここで、導電膜１６は、膜厚が２００ｎｍ程度でＮ型不純物を含有するアモルファスシリコン膜、多結晶シリコン膜あるいはシリコンゲルマニウム膜である。
【００６５】
次に、リソグラフィ技術で短冊状パターンの拡散層パターンを有するレジストマスク１３を導電膜１６上に形成する。そして、図４（ｂ）に示すように、ドライエッチング技術で上記導電膜１６を短冊状パターンのパターンに加工し短冊状ゲート電極１７を形成し、上記レジストマスク１３を除去する。そして、短冊状ゲート電極１７をイオン注入マスクにしヒ素不純物をイオン注入し熱処理を施して第１拡散層２、第２拡散層３、第３拡散層４をシリコン基板１表面に形成する。
【００６６】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のシリコン酸化膜を成膜し、上記短冊状ゲート電極１７を研磨ストッパとして、上記シリコン酸化膜を化学機械研磨（ＣＭＰ）法で研磨し不要部分を除去する。ここで、上記ＣＶＤ法によるシリコン酸化膜の成膜では、反応ガスとしてモノシラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）を用い、成膜温度は７００℃〜８００℃と高くする。すなわち、ＨＴＯ膜を形成する。このようにして、図４（ｃ）に示すように、第１拡散層２、第２拡散層３、第３拡散層４上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜１８を形成する。このＨＴＯ膜は段差被覆性に優れるために、上記短冊状ゲート電極１７間を完全に埋め込むようになる。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【００６７】
次に、図４（ｄ）に示すように、第２の導電膜として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、公知のリソグラフィ技術とドライエッチング技術とで加工し、ワード線１０を形成する。このワード線１０の形成工程において、短冊状ゲート電極１７も加工しゲート電極１９を形成する。
【００６８】
このようにして、図４（ｄ）に示すように、シリコン基板１上に第１拡散層２、第２拡散層３、第３拡散層４等でもって不揮発性メモリセルのビット線が形成され、第１絶縁膜５、孤立物質体６、第２絶縁膜７でもって情報電荷の書き込み・消去の領域が形成される。そして、ワード線１０が配設され、本発明における不揮発性メモリセルの基本構造ができあがる。
【００６９】
上記第２の実施の形態では、第１の実施の形態での効果と同質の効果（後述する）が生じる。そして、この場合には、拡散層上絶縁膜１８の横方向への食い込み量はほとんど零になる。また、拡散層上絶縁膜１８の膜厚を厚くすることが容易になるために、不揮発性メモリセルのビット線とワード線間の寄生容量が大幅に低減する。
【００７０】
上述した第１および第２の実施の形態での顕著な効果は、情報電荷の保持特性が大幅に向上するところにある。この点について図５に基づいて説明する。図５では、横軸に情報電荷の保持時間を対数表示で示し、縦軸に本発明の不揮発性記憶素子であるＭＩＳトランジスタのしきい値を示す。図中において、破線で従来の技術の場合を、実線で本発明の場合を示す。図５に示すように、情報電荷を消去した状態でしきい値を２Ｖにし情報保持した場合には、保持時間と共にしきい値は増大する。従来の技術では、このしきい値の増加が激しいのに対して、本発明の場合はほとんど変化しない。同様に、情報電荷の書き込み状態でしきい値を４Ｖにし情報保持した場合には、保持時間と共にしきい値は減少する。従来の技術では、このしきい値の減少が激しいのに対して、本発明の場合はほとんど変化しない。このように、本発明により不揮発性記憶素子の情報電荷の保持特性が大幅に向上するようになる。
【００７１】
次に、上記情報電荷の保持特性向上の効果が生じる機構について図６を参照して説明する。併せて、本発明の不揮発性メモリセル構造では、多ビット／１セル構成が可能になることについて触れる。ここで、図６は、本発明の不揮発性記憶素子の模式的断面図である。
【００７２】
図６に示すように、Ｐ導電型のシリコン基板１上にＮ導電型の第１拡散層２および第２拡散層３が形成されている。そして、不揮発性記憶素子のチャネル領域にシリコン酸化膜から成る第１絶縁膜５が形成され、第１絶縁膜５表面に上述したシリコン窒化物あるいはシリコン物質等から成る孤立物質体６が形成される。更に、この孤立物質体６はシリコン酸化膜から成る第２絶縁膜７でもって完全に被覆されている。
【００７３】
この場合には、情報電荷の書き込み領域（捕獲領域）は、孤立物質体６内に在るトラップ中心あるいは孤立物質体６周囲の第１絶縁膜５、第２絶縁膜７との界面領域になる。このようにして、捕獲領域は高い絶縁性を有する第１絶縁膜５、第２絶縁膜７で完全に分離された状態になる。このために、孤立物質体６に書き込まれた電子はその領域に閉じこめられ、情報電荷の保持特性が大幅に向上するようになる。
【００７４】
従来の技術では、電子の捕獲領域は、シリコン窒化膜から成る第２絶縁膜中になる。しかし、この場合には、従来の技術における課題で述べたように、この書き込まれた電子は横方向にドリフト移動し易い。これに対して、本発明においては、電子の捕獲領域となる孤立物質体６は、シリコン窒化膜の電気絶縁性よりも１０3 〜１０4 倍程度に高いシリコン酸化膜で完全に囲われる。このために、上述した電子のドリフト移動は大幅に低減され、上記効果が生じるようになる。
【００７５】
このように、本発明で説明した不揮発性記憶素子構造においては、書き込み電子は孤立物質体６に完全に閉じこめられることになる。この特性を利用すると、多ビット／１セル構成が可能になる。このことについて以下に説明する。
【００７６】
図６に示しているように、第１拡散層２に隣接する領域において、第１の左範囲ＴL1、第２の左範囲ＴL2、第３の左範囲ＴL3…第ｎの左範囲ＴLnに在る孤立物質体６を電子の捕獲領域にする。あるいは、同様にして、第２拡散層３に隣接する領域において、第１の右範囲ＴR1、第２の右範囲ＴR2、第３の右範囲ＴR3…第ｎの右範囲ＴRnに在る孤立物質体６を電子の捕獲領域にする。このようにして、電子を捕獲し記憶させる多数の領域を設けることで多ビット／１セルが可能になる。上述した多ビット／１セル構成においては、情報電荷の捕獲領域は、第１拡散層２、第２拡散層３のうちの片側あるいは両側の拡散層に近接する領域に形成される。
【００７７】
ここで、上述したような多ビット化において、上述したような複数の領域に情報電荷（電子）の書き込みを行う方法について説明する。
【００７８】
上述した第１の左範囲ＴL1領域に電子を書き込む場合には、Ｖ2 は０Ｖにし、Ｖ1 ≧ＶG の条件でＶ1 を低値にする。このようにすると、図６に示す不揮発性記憶素子であるＭＩＳトランジスタ動作は飽和特性状態となる。そして、第１拡散層２側はピンチオフ状態になり、空乏層ＤL1が形成されＣＨＥとなった電子が第１の左範囲ＴL1領域に注入されて、この領域に電子が書き込まれる。そして、第２の左範囲ＴL2領域に電子を書き込む場合には、Ｖ2 は０ＶにＶ1 ≧ＶG の条件でＶ1 を高値にする。このようにすると、空乏層ＤL2が形成され、電子は第２の左範囲ＴL2領域に書き込まれる。以下、Ｖ1 の電圧値を高くしていくことで、第３の左範囲ＴL3領域…第ｎの左範囲ＴLn領域に電子を書き込む。
【００７９】
そして、同様に、第１の右範囲ＴR1領域に電子を書き込む場合には、Ｖ1 は０Ｖにし、Ｖ2 ≧ＶG の条件でＶ2 を低値にする。このようにすると、図６に示す不揮発性記憶素子であるＭＩＳトランジスタ動作は飽和特性状態となる。そして、第２拡散層３側はピンチオフ状態になり、空乏層ＤR1が形成されＣＨＥとなった電子が第１の右範囲ＴR1領域に注入されて、この領域に電子が書き込まれる。そして、第２の右範囲ＴR2領域に電子を書き込む場合には、Ｖ1 は０ＶにＶ2 ≧ＶG の条件でＶ2 を高値にする。このようにすると、空乏層ＤR2が形成され、電子は第２の右範囲ＴR2領域に書き込まれる。以下、Ｖ2 の電圧値を高くしていくことで、第３の右範囲ＴR3領域…第ｎの右範囲ＴRn領域に電子を書き込むことになる。
【００８０】
以上のようにすることで、多ビット／１セル構成となる動作が可能になる。ここで、上記空乏層の値を制御すべく、第１（２）拡散層２，３に近接するシリコン基板１領域の不純物濃度に変化をもたせるとよい。このようにして、上記空乏層の幅が容易に制御される。
【００８１】
このような不揮発性記憶素子の情報を読み出す場合は、基本的には図２３（ｂ）で説明した従来の場合と同じになる。但し、この場合には、上記不揮発性記憶素子のリニア特性動作での駆動能力をセンスしアンプすることで、その情報を判別することになる。
【００８２】
このようにして本発明で示す不揮発性メモリセルを多ビット／１セル動作させることで、不揮発性半導体記憶装置の高密度化あるいは大容量化が更に促進されるようになる。更には、ロジック回路あるいはメモリ回路と混載するような半導体装置の高機能化も促進されるようになる。
【００８３】
従来の技術の場合の情報の読み出しにおいては、１のメモリセルの読み出し動作において他のメモリセルの情報が劣化し易い。この場合には、上述したように情報電荷の書き込みにおいても、その読み出しと同様に不揮発性記憶素子のＭＩＳトランジスタ動作はリニア特性状態となる。そして、上述した他のメモリセルへの僅かな電子の書き込みが生じ易く、リード・ディスターブ（Ｒｅａｄ  Ｄｉｓｔｕｒｂ）が起こり易い。
【００８４】
本発明の不揮発性半導体記憶装置の読み出し動作では、図２３（ｂ）で説明した従来の場合と同様に、不揮発性記憶素子のＭＩＳトランジスタ動作はリニア特性状態になる。しかし、本発明では、情報電荷の書き込み領域は不連続な捕獲領域である孤立物質体で構成される。このために、１のメモリセルの読み出し動作において他のメモリセルに電子が注入されても、その電子を捕獲する確率が従来の技術の場合よりも大幅に低減する。そして、上記Ｒｅａｄ  Ｄｉｓｔｕｒｂは大幅に抑制できるようになる。なお、図６で説明した情報電荷の書き込みにおいて、不揮発性記憶素子であるＭＩＳトランジスタ動作を飽和特性状態にすると、捕獲領域への電子注入量は増加し、必要な量の電子捕獲ができるようになる。本発明の不揮発性半導体記憶装置では、上記の書き込みにおいて不揮発性記憶素子のＭＩＳトランジスタ動作をリニア特性状態にしてもよい。
【００８５】
そして、本発明の不揮発性半導体記憶装置の消去動作では、従来の技術で説明したようにバンド間トンネリングで発生する正孔により情報電荷の消去がなされる。
【００８６】
上述した本発明の孤立物質体は、第１絶縁膜５上において、不連続に孤立して形成される物質体であり、それぞれの物質体は第２絶縁膜７で互いに分離できるような姿態であればよい。このような孤立物質体の代表的なものとしては、図７に示す半球状孤立体２０、島状孤立体２０ａがある。本発明者は、図中に示す上記半球状孤立体２０の球径Ｌ1 および孤立体間隔Ｓ1 について種々のシミュレーションを行った。その結果、情報電荷の書き込み特性および読み出し特性より、上記Ｌ1 の値は１ｎｍ〜１０ｎｍの範囲にするのがよく、孤立体間隔Ｓ1 の値は２ｎｍ〜５ｎｍにするのがよいことが判った。また、島状孤立体２０ａの場合の最長の寸法Ｌ2 の値は１５ｎｍ以下にするとよい。上記孤立物質体の形状は、上記の他に柱状の構造になるものでもよい。
【００８７】
次に、本発明の第３の実施の形態について図８乃至図１０に基づいて説明する。図８は、本発明における不揮発性記憶素子を用いたメモリセル部の断面図であり、図９と図１０は、その具体的な製造方法を説明するための製造工程順の断面図である。
【００８８】
図８に示すように、例えばＰ導電型のシリコン基板２１の主面にＮ+ 拡散層でもって、第１拡散層２２、第２拡散層２３および第３拡散層２４が形成されている。そして、第１拡散層２２および第２拡散層２３、第２拡散層２２および第３拡散層２４を挟み、シリコン基板２１上にそれぞれ絶縁膜を介して、第１側壁ゲート電極２５、第２側壁ゲート電極２６、ゲート電極２７が形成される。ここで、第１（２）側壁ゲート電極２５，２６とシリコン基板２１間には、図８に示すように、第１絶縁膜２８（シリコン酸化膜）、孤立物質体２９、第２絶縁膜３０から成る積層する絶縁膜が形成されている。そして、ゲート電極２７とシリコン基板２１間の絶縁膜は単層のシリコン酸化膜である。ここでは、第１絶縁膜２８（シリコン酸化膜）で成る。更に、第１（２）制御ゲート電極２５，２６とゲート電極２７間も、上記積層する絶縁膜で電気的に分離されている。
【００８９】
そして、拡散層上絶縁膜３１が形成され、上記第１側壁ゲート電極２５、第２側壁ゲート電極２６およびゲート電極２７に接続してワード線３２が配設されている。この実施の形態においても、上述した第１および第２の実施の形態と同様に、情報電荷の保持特性が大幅に向上するという顕著な効果が生じる。また、この場合には、メモリセルの情報の読み出し動作が高速になる。
【００９０】
次に、上記不揮発性記憶素子を用いたメモリセル部の製造方法について説明する。
【００９１】
図９（ａ）に示すように、シリコン基板２１に第１絶縁膜２８をラジカル酸化で形成する。そして、上記第１絶縁膜２８の所定の領域に、公知のフォトリソグラフィ技術とドライエッチング技術とで、短冊状ゲート電極３３とキャップ絶縁膜３４を形成する。ここで、短冊状ゲート電極３３はリン（ヒ素）不純物を含有する多結晶シリコンで形成され、キャップ絶縁膜３４はシリコン窒化膜で形成される。
【００９２】
次に、図９（ｂ）に示すように、全面にラジカル酸化を施す。このようにして、短冊状ゲート電極３３の側面とキャップ絶縁膜３４の表面にも第１絶縁膜２８を形成する。
【００９３】
そして、第１の実施の形態で説明したように、例えば半球状の孤立物質体２９を上記第１絶縁膜２８表面に形成する。例えば、上記孤立物質体２９は径が３ｎｍ程度の半球状のシリコン窒化物あるいは半球状のシリコン、シリコンゲルマニウム等から成る。
【００９４】
このようにした後、ＣＶＤ法によりシリコン酸化膜を全面に成膜する。ここで、シリコン酸化膜はＨＴＯ膜にするとよい。このようにして、上記孤立物質体２９を完全に被覆するように第２絶縁膜３０を形成する。
【００９５】
次に、図９（ｃ）に示すように、リン（ヒ素）不純物を含有する多結晶シリコン膜の全面への成膜とそのエッチバックとにより、上記短冊状ゲート電極３３の側部に沿って、短冊状第１側壁ゲート電極３５と短冊状第２側壁ゲート電極３６を形成する。その後、上記短冊状ゲート電極３３、短冊状第１側壁ゲート電極３５および短冊状第２側壁ゲート電極３６をイオン注入マスクにしヒ素不純物をイオン注入し、熱処理を施して第１拡散層２２、第２拡散層２３、第３拡散層２４をシリコン基板２１表面に形成する。
【００９６】
次に、ＣＶＤ法で全面に膜厚３００ｎｍ程度のＨＴＯ膜を成膜し、上記キャップ絶縁膜３３あるいは短冊状第１側壁ゲート電極３５と短冊状第２側壁ゲート電極３６を研磨ストッパとして、上記シリコン酸化膜および第２絶縁膜３０、孤立物質体２９、第１絶縁膜２８をＣＭＰ法で研磨し不要部分を除去する。このようにして、図１０（ａ）に示すように、第１拡散層２２、第２拡散層２３、第３拡散層２４上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜３１を形成する。このようにした後、更に、図１０（ｂ）に示すように、上記キャップ絶縁膜３４をＣＭＰ法等で除去し短冊状ゲート電極３３を露出させる。
【００９７】
次に、図１０（ｃ）に示すように、第２の導電膜として、膜厚が２００ｎｍ程度のタングステンシリサイド膜を全面に堆積させ、短冊状ゲート電極３３、短冊状第１側壁ゲート電極３５および短冊状第２側壁ゲート電極３６に接続する導電膜３７を形成する。そして、公知のリソグラフィ技術とドライエッチング技術とで上記短冊状ゲート電極３３、短冊状第１側壁ゲート電極３５および短冊状第２側壁ゲート電極３６を同時に加工して、図８で説明したようなワード線３２と共に第１側壁ゲート電極２５および第２側壁ゲート電極２６を形成する。このようにして、図８で説明したメモリセル部ができあがる。
る。
【００９８】
次に、本発明の第４の実施の形態について図１１と図１２に基づいて説明する。図１１（ａ）、（ｂ）は、それぞれ本発明における不揮発性記憶素子を用いたメモリセル部の平面図とそのＸ−Ｘで切断したところの断面図である。そして、、図１２は、この実施の形態で特有となる、情報の読み出し方法を示すためのタイミングチャートである。第４の実施の形態の構造上の相違点は、第３の実施の形態において、短冊状第１側壁ゲート電極３５および短冊状第２側壁ゲート電極３６が、上記ワード線３２とは接続されないで、それぞれメモリセルの第１制御ゲート電極、第２制御ゲート電極となるところにある。
【００９９】
図１１（ａ）、（ｂ）に示すように、Ｐ導電型のシリコン基板１の主面にＮ導電型の第１拡散層４２、第２拡散層４３および第３拡散層４４が形成されている。そして、第１拡散層４２および第２拡散層４３、第２拡散層４２および第３拡散層４４を挟み、シリコン基板４１上にそれぞれ絶縁膜を介して、第１制御ゲート電極４５、第２制御ゲート電極４６、ゲート電極４７が形成される。ここで、第１（２）制御ゲート電極４５，４６とシリコン基板４１間には、図１１（ｂ）に示すように、第１絶縁膜４８（シリコン酸化膜）、孤立物質体４９、第２絶縁膜５０から成る積層する絶縁膜が形成されている。そして、ゲート電極４７とシリコン基板４１間の絶縁膜は単層のシリコン酸化膜である第１絶縁膜４８から成る。更に、第１（２）制御ゲート電極４５，４６とゲート電極４７間も、上記積層する絶縁膜で電気的に分離されている。
【０１００】
そして、拡散層上絶縁膜５１が形成され、上記第１制御ゲート電極４５および第２制御ゲート電極４６は、図１１（ａ）から判るように第１拡散層４２および第２拡散層４３、第２拡散層４２および第３拡散層４４と同じ方向に配設されている。そして、上記ゲート電極４７（４７ａ）は、第３の実施の形態と同様であって孤立状でありワード線５２（５２ａ）に接続されている。
【０１０１】
次に、図１２を参照して情報の読み出しについて説明する。図１２（ａ）は、情報の読み出し方法を示すためのタイミングチャートであり、図１２（ｂ）は、それを説明するための本発明の不揮発性記憶素子の模式的断面図である。ここで、図１１と同じものは同一符号で示す。
【０１０２】
図１２（ｂ）に示す第１捕獲領域５３の情報を読み出す場合には、図１２（ａ）に示すように、第１拡散層４２の電圧Ｖ1 を０Ｖにし、第２拡散層４３の電圧Ｖ2 を１．５Ｖ程度にする。そして、第１制御ゲート電極４５の電圧ＶL を情報”０”と情報”１”の中間の電圧になるように設定する。ここで、情報”０”に対応する電圧、情報”１”に対応する電圧は、図５で示したように、それぞれ、情報電荷（電子）を消去したとき、情報電荷を書き込んだときのＭＩＳトランジスタのしきい値電圧である。図５の場合には、ＶL は例えば３Ｖ程度に設定される。そして、第２制御ゲート電極４６の電圧ＶR を上記情報”１”に対応する電圧より高い電圧に設定する。図５の場合では、ＶR は例えば５Ｖ程度に設定される。このようにして、ゲート電極４７（すなわちワード線５２）の電圧ＶG を２Ｖ程度に設定する。
【０１０３】
このようにすると、第１捕獲領域５３の情報の読み出しにおいて、第２捕獲領域５４の情報（情報電荷である電子の量）に全く影響されることなく、第１捕獲領域５３の情報”０”と情報”１”が容易に判別できるようになる。
【０１０４】
同様に、第２捕獲領域５４の情報を読み出す場合には、第１拡散層４２の電圧Ｖ1 と第２拡散層４３の電圧Ｖ2 を入れ替える。そして、今度は、第２制御ゲート電極４６の電圧ＶR を上述したような情報”０”と情報”１”の中間の電圧になるように設定する。そして、第１制御ゲート電極４５の電圧ＶL を上記情報”１”に対応する電圧より高い電圧に設定する。このようにして、ゲート電極４７の電圧ＶG を２Ｖ程度に設定する。
【０１０５】
このようにして、今度は、第２捕獲領域５４の情報の読み出しにおいて、第１捕獲領域５３の情報（情報電荷である電子の量）に全く影響されることなく、第２捕獲領域５４の情報”０”と情報”１”が容易に判別できるようになる。
【０１０６】
なお、この実施の形態においても、上述した第３の実施の形態と同様に、情報電荷の保持特性が大幅に向上するという顕著な効果が生じる。上記第４の実施の形態において、第１捕獲領域５３および第２捕獲領域５４にそれぞれ２ビット領域を設けて、４ビット／１セル構成になるようにしてもよい。
【０１０７】
次に、本発明の第５の実施の形態について図１３乃至図１６に基づいて説明する。図１３は、本発明における不揮発性記憶素子の基本構造の断面図であり、図１４乃至図１６は、その製造方法を説明するための製造工程順の断面図である。
【０１０８】
図１３に示すように、シリコン基板６１の主面に第１拡散層６２および第２拡散層６３が形成され、第１拡散層６２あるいは第２拡散層６３の近傍のシリコン基板６１主面に、第１絶縁膜６４、その上部に孤立物質体６５が形成され、上記孤立物質体６５を被覆するように第２絶縁膜６５が部分的に形成される。このようにして積層する絶縁膜が部分的に形成されている。そして、上記積層する絶縁膜とは異なるゲート絶縁膜６７がＭＩＳトランジスタのチャネルの大部分の領域に形成される。ここで、上記孤立物質体６５は第１（２）の実施の形態で説明したものと同じものである。
【０１０９】
そして、上記ゲート絶縁膜６７を被覆するようにゲート電極６８が形成され、上記積層する絶縁膜を被覆するように第１ゲート電極端部６８ａ、第２ゲート電極端部６８ｂが形成される。ここで、第１ゲート電極端部６８ａ、第２ゲート電極端部６８ｂは、上記積層する絶縁膜を挟んで第１拡散層６２あるいは第３拡散層６３とオーバラップしている。また、ゲート電極６８は、Ｎ型不純物を含む多結晶シリコン、多結晶シリコンゲルマニウムで形成され、第１ゲート電極端部６８ａ、第２ゲート電極端部６８ｂは、ポリサイド、ポリメタル等で形成される。あるいは、この逆の構成でもよい。
【０１１０】
第５の実施の形態では、第１（２）の実施の形態の場合と同様に情報電荷の保持特性は大幅に向上する。そして、この場合には、情報の読み出しでの動作速度が大幅に向上するようになる。これは、ゲート絶縁膜６７を上記積層する絶縁膜とは別種の材料で形成できるようになり、ゲート絶縁膜６７の単位面積当たりの容量値を上記積層する絶縁膜のそれより大きくなるように設定できるからである。
【０１１１】
次に、上記不揮発性記憶素子の製造方法について説明する。図１４（ａ）に示すように、Ｐ導電型のシリコン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形成し第１絶縁膜６４を設ける。そして、第１（２）の実施の形態で説明したように、孤立物質体６５を上記第１絶縁膜６４表面に形成し、更に孤立物質体６５を完全に被覆してＣＶＤ法で膜厚４ｎｍのシリコン酸化膜を堆積し第２絶縁膜６６を形成し、その上に膜厚２００ｎｍのアルミナ膜あるいはシリコン窒化膜を成膜し溝用絶縁膜６９を形成する。
【０１１２】
次に、図１４（ｂ）に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク７０を溝用絶縁膜６９上に形成する。そして、レジストマスク７０をエッチングマスクにしたドライエッチング技術で、溝用絶縁膜６９、第２絶縁膜６６、孤立物質体６４を順次にエッチングし溝７１を形成する。その後、第１絶縁膜６４をウェットエッチングで除去する。
【０１１３】
次に、溝用絶縁膜６９をマスクにした熱酸化あるいは酸窒化処理を行い、図１５（ａ）に示すように、溝７１部のシリコン基板６１表面にゲート絶縁膜６７を形成する。ここで、ゲート絶縁膜６７の実効的膜厚は、第１絶縁膜６４、孤立物質体６５、第２絶縁膜６６の積層膜の実効的膜厚より薄くなるようにする。
【０１１４】
次に、ゲート絶縁膜６７を被覆し溝７１を充填するように、第１の導電膜であるＮ型不純物含有の多結晶シリコン膜を成膜し、溝用絶縁膜６９を研磨ストッパーとしたＣＭＰ法で不要部分を除去する。このようにして、図１５（ｂ）に示すような埋込み導電膜７２を形成する。
【０１１５】
次に、図１５（ｃ）に示すように、溝用絶縁膜６９をウェットエッチングで除去する。このようにして、第２絶縁膜６５上に突起した埋込み導電膜７２が形成される。そして、埋込み導電膜７２は所定のパターンに加工される。
【０１１６】
次に、第２の導電膜として、膜厚が２００ｎｍ程度のタングステンポリサイド膜を全面に堆積させる。そして、タングステンポリサイド膜のエッチッバックを行い、図１６（ａ）に示すように、サイドウォール導電膜として、ゲート電極６８の側壁に第１ゲート電極端部６８ａ、第２ゲート電極端部６８ｂを形成する。
【０１１７】
次に、図１６（ｂ）に示すように、上記ゲート電極６８、第１ゲート電極端部６８ａ、第２ゲート電極端部６８ｂをマスクにし、第１絶縁膜６４、孤立物質体６５、第２絶縁膜６６を通したヒ素のイオン注入を行い、熱処理を行ってシリコン基板６１表面に第１拡散層６２、第２拡散層６３を形成する。そして、図６（ｃ）に示すように、第１ゲート電極端部６８ａ、第２ゲート電極端部６８ｂが、第１絶縁膜６４、孤立物質体６５、第２絶縁膜６６の積層する絶縁膜を介して、第１拡散層６２、第２拡散層６３とオーバラップするようにする。このようにした後に、図１３で説明した構造の不揮発性記憶素子ができあがる。なお、上記の場合に、タングステンポリサイド膜の代わりにＮ型不純物含有の多結晶シリコン膜を堆積させてもよい。
【０１１８】
次に、本発明の第６の実施の形態について図１７乃至図２０に基づいて説明する。図１７は、本発明における不揮発性記憶素子を用いたメモリセル部の断面図であり、図１８乃至図２０は、その具体的な製造方法を説明するための製造工程順の断面図とその平面図である。
【０１１９】
図１７に示すように、２個のメモリセルを形成するために、Ｐ導電型のシリコン基板８１の主面にＮ+ 拡散層でもって第１拡散層８２，８２ａおよび第２拡散層８３が形成されている。これらの拡散層がメモリセルのビット線になる。そして、第１拡散層８２，８２ａあるいは第２拡散層８３の近傍のシリコン基板８１主面に、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８６が、積層する絶縁膜として、トランジスタのチャネル領域全体ではなく、トランジスタのソース／ドレインに隣接する領域に形成される。そして、チャネルの大部分の領域には上記積層する絶縁膜とは異なるゲート絶縁膜８７が形成される。ここで、ゲート絶縁膜８７はシリコン酸化膜で構成される。
【０１２０】
そして、上記ゲート絶縁膜８７のみを被覆するようにゲート電極８８が形成される。ここで、ゲート電極８８はＮ型不純物含有の多結晶シリコンで構成される。そして、ゲート電極８８に電気接続して、ワード線８９が上記ビット線である拡散層と直交するように配設される。ワード線８９は上記積層する絶縁膜を被覆し、更に、この絶縁膜を挟んで上記拡散層とオーバラップしている。ここで、ワード線８９は高融点金属膜あるいはそのポリサイド膜で構成される。
【０１２１】
次に、上記メモリセル部の製造方法について説明する。図１８（ａ）に示すように、シリコン基板８１の熱酸化で第１絶縁膜８４を形成し、第１（２）の実施の形態で説明したのと同様に、上記第１絶縁膜８４表面に孤立物質体８６を形成する。そして、孤立物質体８５を被覆するようにしてＣＶＤ法によるシリコン酸化膜で第２絶縁膜８６を形成する。このようにした後、第２絶縁膜８６上に膜厚５０ｎｍのアルミナ膜シリコン窒化膜を成膜し溝用絶縁膜９０を形成する。
【０１２２】
次に、図１８（ｂ）に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク９１を溝用絶縁膜９０上に形成する。そして、溝用絶縁膜９０、第２絶縁膜８６、孤立物質体８５を順にエッチングし溝９２を形成する。その後、第１絶縁膜８４をウェットエッチングで除去する。
【０１２３】
次に、溝用絶縁膜９０をマスクにした熱酸化を行い、図１８（ｄ）に示すように、溝９２部のシリコン基板８１表面にゲート絶縁膜８７を形成する。ここで、ゲート絶縁膜８７の実効的膜厚は、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８６の積層膜の実効的膜厚より薄くなる。
【０１２４】
次に、ゲート絶縁膜８７を被覆し溝９２を充填するように、第１の導電膜として、Ｎ型不純物含有の多結晶シリコン膜を成膜し、溝用絶縁膜９０を研磨ストッパーとしたＣＭＰ法で不要部分を除去する。このようにして、図１９（ａ）に示すような、短冊状の平面パターンとなる埋込み導電膜９３を形成する。ここで、埋込み導電膜９３の厚さは５０ｎｍ程度になる。
【０１２５】
次に、図１９（ｂ）に示すように、溝用絶縁膜９０をウェットエッチングで除去する。このようにして、第２絶縁膜８６上に突起した埋込み導電膜９３が形成される。
【０１２６】
次に、図１９（ｃ）に示すように、第２の導電膜として、膜厚が２００ｎｍ程度のタングステン膜等の導電膜９４を、埋込み導電膜９３および第２絶縁膜８６上に被着するように全面に堆積させる。
【０１２７】
次に、図１９（ｄ）に示すように、上記埋込み導電膜９３をマスクにしてヒ素のイオン９５注入を行う。ここで、イオン注入のエネルギーを適当に選択し、図１９（ｄ）に示すように、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８６を通したヒ素のイオン注入で、シリコン基板８１表面に第１拡散層８２，８２ａ、第２拡散層８３を形成する。このイオン注入で、上述した埋込み導電膜９３およびその側壁部の導電膜９４下のシリコン基板８１表面にはヒ素イオンは導入されない。
【０１２８】
次に、リソグラフィ技術とドライエッチング技術とで、上記導電膜９４および埋込み導電膜９３を加工し、図１７で説明したワード線８９を形成すると同時にゲート電極８８を形成する。このようにして、図１７で説明した構造のメモリセル部ができあがる。
【０１２９】
次に、上記メモリセルに適用する不揮発性記憶素子の製造方法をその平面図で概略説明する。
【０１３０】
図２０（ａ）に示すように、Ｐ導電型のウェル層９６を形成した後、図１８（ｂ）で説明した工程で、第１絶縁膜８４、孤立物質体８５、第２絶縁膜８６と埋込み導電膜９３を形成する。
【０１３１】
次に、図２０（ｂ）の工程で、埋込み導電膜９３等を被覆するように全面に導電膜９４を形成する。この工程が図１８（ｃ）の工程に対応する。
【０１３２】
次に、図２０（ｃ）に示すように、全面にヒ素のイオン注入と熱処理を行い、埋込み導電膜９３に並行するように第１拡散層８２，８２ａ、第２拡散層８３，８３ａを形成する。この工程が図１８（ｄ）の工程に対応する。
【０１３３】
次に、図２０（ｄ）に示すように、上記導電膜９４および埋込み導電膜９３を加工し、ワード線８９を形成すると同時にゲート電極８８を形成する。このようにして、第１拡散層８２，８２ａ、第２拡散層８３，８３ａで構成されるビット線とワード線８９は直交して配設されることになる。
【０１３４】
この実施の形態では、第１（２）の実施の形態で説明したのと全く同様の効果が生じる。更には、情報の読み出し動作の速度が大幅に向上する。
【０１３５】
上述した第２〜第６実施の形態においては、積層する絶縁膜である第１絶縁膜、孤立物質体、第２絶縁膜上にシリコン層を形成すると、シリコン層は製造工程の中で、上記積層する絶縁膜を損傷等から保護する機能を有するようになる。そして、本発明において信頼性の高い不揮発性記憶素子を形成することが容易になる。
【０１３６】
また、上述した実施の形態において、ゲート電極材料として、多結晶シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
【０１３７】
上述した実施の形態では、第１絶縁膜、第２絶縁膜をシリコン酸化膜で形成し、孤立物質体を窒化シリコン、シリコン、シリコンゲルマニウムで形成する場合について説明した。本発明は、このような構成に限定されるものではなく、孤立物質体を酸化タンタル、酸化ハフニウムのような酸化金属で形成してもよい。更には、第１絶縁膜としてシリコン酸化膜の表面を熱窒化した改質層を用いてもよい。更には、上記情報電荷の捕獲領域としては、不連続に孤立する、すなわち、半球状あるいはドット状、島状、柱状に形成される、高融点金属から成る孤立物質体あってもよい。
【０１３８】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【０１３９】
【発明の効果】
本発明の不揮発性半導体装置をフラッシュメモリのような不揮発性メモリのメモリセルに適用すると、その情報保持の特性が大幅に向上する。そして、その動作、特に蓄積情報の読み出し動作の高速化および低電圧化が促進され、フラッシュメモリの情報電荷の書き込み動作等も更に高速になる。また、本発明により多ビット／１セル化が更に促進される。このようにして、不揮発性メモリの大容量化、高機能化、多機能化が容易になる。
【０１４０】
更には、本発明をフラッシュメモリに適用すると、その製品の量産製造が非常に容易になりその製造コストが大幅に低減する。
【０１４１】
そして、上記のようなフラッシュメモリの特性の大幅な向上はこの半導体装置の用途を拡大し、新たな用途領域をも開拓する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための不揮発性メモリセル部の断面図である。
【図２】本発明の第１の実施の形態を説明するための不揮発性メモリセル部の製造工程順の断面図である。
【図３】上記不揮発性メモリセル部の製造工程順の平面図である。
【図４】本発明の第２の実施の形態を説明するための不揮発性メモリセル部の製造工程順の断面図である。
【図５】本発明の実施の形態の効果を説明するための情報電荷の保持特性を示すグラフである。
【図６】本発明の実施の形態の効果が生じる機構を説明するための不揮発性記憶素子の一部断面図である。
【図７】本発明の孤立物質体の形状を説明するためのその平面図である。
【図８】本発明の第３の実施の形態を説明するための不揮発性メモリセル部の断面図である。
【図９】本発明の第３の実施の形態を説明するための不揮発性メモリセル部の製造工程順の断面図である。
【図１０】上記続きの製造工程順の断面図である。
【図１１】本発明の第４の実施の形態を説明するための不揮発性メモリセル部の平面図と断面図である。
【図１２】本発明の第４の実施の形態を説明するための情報の読み出し動作でのタイミングチャートと不揮発性記憶素子の模式的断面図である。
【図１３】本発明の第５の実施の形態を説明するための不揮発性記憶素子の断面図である。
【図１４】本発明の第５の実施の形態を説明するための不揮発性記憶素子の製造工程順の断面図である。
【図１５】上記の続きの製造工程順の断面図である。
【図１６】上記の続きの製造工程順の断面図である。
【図１７】本発明の第６の実施の形態を説明するための不揮発性メモリセル部の断面図である。
【図１８】本発明の第６の実施の形態を説明するための不揮発性メモリセル部の製造工程順の断面図である。
【図１９】上記の続きの製造工程順の断面図である。
【図２０】上記不揮発性メモリセル部の製造工程順の平面図である。
【図２１】第１の従来例を説明するためのＮＲＯＭセルの平面図である。
【図２２】第１の従来例を説明するためのＮＲＯＭセルの製造工程順の断面図である。
【図２３】不揮発性記憶素子の動作を説明するための断面図である。
【図２４】ＮＲＯＭセルの動作を説明するための断面図である。
【図２５】第２の従来例を説明するための不揮発性メモリセル部の断面図である。
【符号の説明】
１，２１，４１，６１，８１    シリコン基板
２，２２，４２，６２，８２，８２ａ    第１拡散層
３，２３，４３．６３、８３    第２拡散層
４，２４，４４    第３拡散層
５，２８，４８，６４，８４    第１絶縁膜
６，２９，４９，６５，８５    孤立物質体
７，３０，５０，６６，８６    第２絶縁膜
８，１９，２７，４７，４７ａ，６８，８８    ゲート電極
９，１８，３１，５１    拡散層上絶縁膜
１０，３２，５２，５２ａ，８９    ワード線
１１，１１ａ    シリコン層
１２，１２ａ    窒化シリコン層
１３，７０，９１    レジストマスク
１４    開口
１５    素子分離領域
１６，３７，９４    導電膜
１７，３３    短冊状ゲート電極
２０    半球状孤立体
２０ａ    島状孤立体
２５    第１側壁ゲート電極
２６    第２側壁ゲート電極
３４    キャップ絶縁膜
３５    短冊状第１側壁ゲート電極
３６    短冊状第２側壁ゲート電極
４５    第１制御ゲート電極
４６    第２制御ゲート電極
５３    第１捕獲領域
５４    第２捕獲領域
６７，８７    ゲート絶縁膜
６８ａ    第１ゲート電極端部
６８ｂ    第２ゲート電極端部
６９，９０    溝用絶縁膜
７１，９２    溝
７２，９３    埋込み導電膜
９５    イオン
９６    ウェル層
【図１】
0003983105.tif 000002
【図２】
0003983105.tif 000003
【図３】
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【図４】
0003983105.tif 000005
【図５】
0003983105.tif 000006
【図６】
0003983105.tif 000007
【図７】
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【図８】
0003983105.tif 000009
【図９】
0003983105.tif 000010
【図１０】
0003983105.tif 000011
【図１１】
0003983105.tif 000012
【図１２】
0003983105.tif 000013
【図１３】
0003983105.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0003983105.tif 000018
【図１８】
0003983105.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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