(57)【特許請求の範囲】
【請求項１】
パストランジスタで構成され、相補形の出力信号を出力する出力端子対（１４）を備えてなる論理回路部（１１）と、
前記論理回路部（１１）の出力端子対（１４）に入力端子対が接続される第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）と、
前記第１のＣＭＯＳインバータ（１５Ａ）を構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２１）のチャネル領域（３３ａ，３４ａ）と前記第２のＣＭＯＳインバータ（１５Ｂ）の出力端子（１７）との間を、バックゲート（３８，４１）を介してコンデンサカップリングする第１の配線部（２７，２６ａ，２６ｂ）と、
前記第２のＣＭＯＳインバータ（１５Ｂ）を構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２４，２３）のチャネル領域（３６ａ，３５ａ）と前記第１のＣＭＯＳインバータ（１５Ａ）の出力端子（１６）との間を、バックゲート（４２，４５）を介してコンデンサカップリングする第２の配線部（２５，２８ａ，２８ｂ）とを備えたことを特徴とする論理演算回路。
【請求項２】
前記第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）の一方は、半導体基板（３０）内において、前記論理回路部（１１）及び他方のＣＭＯＳインバータと電気的に分離された領域内に形成されていることを特徴とする請求項１記載の論理演算回路。
【請求項３】
前記論理回路部（１１）及び前記第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）は、ＳＯＩ基板（５９）上に形成されていることを特徴とする請求項１または２記載の論理演算回路。
【請求項４】
前記第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）を構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２４，２１，２３）のバックゲート（７８ａ，７８ｂ）は、夫々共通に構成されていることを特徴とする請求項３記載の論理演算回路。
【請求項５】
前記論理回路部（１１）は、ＳＩＭＯＸ基板（８３）上に形成されており、
前記第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）は、前記ＳＩＭＯＸ基板（８３）の支持基板（７９ａ）内において電気的に分離された状態で形成されたウェル領域（８０，８１）内に夫々形成されていることを特徴とする請求項２記載の論理演算回路。
【請求項６】
パストランジスタで構成される論理回路部（１１）と、
前記論理回路部（１１）の出力端子（９）に入力端子が接続されるＣＭＯＳインバータ（１５Ａ）と、
前記ＣＭＯＳインバータ（１５Ａ）の出力端子（１６）に入力端子が接続されると共に、出力端子が当該ＣＭＯＳインバータ（１５Ａ）を構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２１）のチャネル領域にバックゲート及びコンデンサ（２６ａ，２６ｂ）を介して接続されるインバータゲート（８６）とを備えたことを特徴とする論理演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パストランジスタで構成される論理回路部を備えてなる論理演算回路に関する。
【０００２】
【従来の技術】
近年、電池で駆動される携帯用機器等の普及に伴って、そのような機器に搭載される論理演算回路については、動作の高速化及び低消費電力化を図るため、パストランジスタで論理回路部を構成するものが使用されつつある。パストランジスタを用いた論理演算回路は、ＣＭＯＳで構成された論理演算回路よりも少ない素子数で同じ論理機能を実現することができるため、負荷の低減によって高速化及び低消費電力化が可能となる。
【０００３】
このパストランジスタを用いた論理演算回路の一例として、コンプリメンタリ・パストランジスタ・ロジック（ＣＰＬ：Complementary Pass-transistor Logic)があり、例えば、特開平２−２８８９１７号公報や、ＩＥＥＥ論文(IEEE JOURNAL OF SOLID-STATE CIRCUIT,VOL25,NO.2,APRIL 1990,P388-P395) 等に開示されている。
【０００４】
前記ＩＥＥＥ論文に開示されている論理演算回路（排他的論理和）の構成を図７に示す。即ち、ＮＭＯＳＦＥＴ１及び２のソース並びにＮＭＯＳＦＥＴ３及び４のソースは夫々共通に接続されて、夫々Ａ入力端子５並びに／Ａ入力端子６となっている。尚、“／”は負論理を示すシンボルである。
【０００５】
ＮＭＯＳＦＥＴ（以下、単にＦＥＴと称す）１及び４のゲート並びにＦＥＴ２及び３のゲートは夫々共通に接続されて、夫々Ｂ入力端子７並びに／Ｂ入力端子８となっている。また、ＦＥＴ１及び３のドレイン並びにＦＥＴ２及び４のドレインは夫々共通に接続されて、夫々／Ｘ′出力端子９並びにＸ′出力端子１０となっている。
【０００６】
以上がＮＭＯＳ論理回路部（以下、論理回路部と称す）１１を構成しており、Ａ入力端子５及び／Ａ入力端子６は、相補形の信号が入力されるソース入力端子対１２，Ｂ入力端子７及び／Ｂ入力端子８はゲート入力端子対１３，また、／Ｘ′出力端子９及びＸ′出力端子１０は、相補形の信号を出力する出力端子対１４となっている。
【０００７】
論理回路部１１の／Ｘ′出力端子９及びＸ′出力端子１０は、ＣＭＯＳインバータ１５ａ及び１５ｂで構成されたバッファ部１５の一対の入力端子に夫々接続されており、バッファ部１５の各出力端子は、夫々Ｘ出力端子１６及び／Ｘ出力端子１７となっている。
【０００８】
バッファ部１５は、電源電圧レベルから若干低下している論理回路部１１の出力レベルを補うためや、論理回路としての論理しきい値をシフトするため、また、基板バイアス効果により低下した負荷の駆動能力を向上させるためなどの理由から設けられているものである。以上の論理回路部１１及びバッファ部１５が、論理演算回路１８を構成している。
【０００９】
尚、ソース入力端子対１２及びゲート入力端子対１３に与えられる相補形の入力信号は、例えば、論理演算回路１８の外部においてインバータを用いて作成されたり、或いは、論理演算回路１８の前段に配置されている相補信号を出力する論理演算回路から与えられるものである。
【００１０】
【発明が解決しようとする課題】
斯様に構成された論理演算回路１８では、出力信号のレベルが遷移する時には、論理回路部１１における出力端子対１４の一方のレベルが立ち下がり、他方のレベルは立ち上がるが、ＮＭＯＳＦＥＴの場合、ソース−ドレイン間において、ロウレベルからハイレベルに遷移する信号（立ち上がり信号）の伝搬遅延時間は、ハイレベルからロウレベルに遷移する信号（立ち下がり信号）に比べて長くなる（図１０参照）。
【００１１】
これは、（ゲートがハイレベルとなって）ソース側からドレイン側に立ち上がり信号が伝搬する場合は、ゲート−ソース間，ゲート−ドレイン間の電位差が何れも小さくなる方向への変化となり、ＦＥＴの特性上、ソース−ドレイン間の抵抗値は大きくなる方向へ変化するからである。
【００１２】
また、例えば電源電圧が５Ｖである場合、ドレイン側に出力されるハイレベル信号の電位は、ＦＥＴ１〜４のしきい値電圧の影響によって４Ｖ程度まで低下すると共に、ソース側に与えられる入力信号は、論理回路部１１を経由してバッファ部１５を駆動することになる。即ち、入力側から見た負荷が重くなることから総じて立ち上がり信号の波形なまりは大きくなり、伝搬遅延時間は一層長くなる傾向を示す。このため、論理回路１８の動作速度が遅くなるという問題がある。
【００１３】
更に、立ち上がり信号の波形なまりが大きくなることから、バッファ部１５のＣＭＯＳインバータ１５ａ及び１５ｂ内部におけるＣＭＯＳＦＥＴ（図示せず）が同時に導通状態となって流れる貫通電流が増加することや、出力端子対１４から出力される相補信号間にはスキューが生じることから、バッファ部１５を介して次段に接続される論理演算回路においてはグリッチにより不要な充放電が生じることになり、消費電力の点でも問題があった。
【００１４】
尚、以上の問題は、論理回路部をＰＭＯＳＦＥＴで構成した場合においても、立ち下がり信号の波形なまり及びロウレベル信号の上昇といった点により、同様に生じるものである。
【００１５】
このような問題を解決するものとして、特開平７−３３４３４９号公報に開示されているものがある。これは、図８に示すように、論理回路部１１とバッファ部１５との間に、ＰＭＯＳ交差ラッチ１９を配置した構成である。このＰＭＯＳ交差ラッチ１９を介すことによって、バッファ部１５に与えられる入力信号のハイレベルを引き上げることで、遅延時間及び貫通電流を何れも低下させるようにしている。
【００１６】
また、図９に示すように、特開平８−３２１７７０号公報には、バッファ部１５を構成する各ＣＭＯＳインバータ１５ａ，１５ｂの入出力端子を、交差状に接続してなるバッファ部２０を配置したものが開示されている。即ち、ＣＭＯＳインバータ１５ａ，１５ｂを斯様に接続することで、速く変化する側のインバータの出力信号を変化が遅い側のインバータの入力端子に与えることによって、動作速度の補償を行うものである。
【００１７】
しかしながら、特開平７−３３４３４９号公報に開示されているものでは、ＰＭＯＳ交差ラッチ１９においてハイレベルからロウレベルに変化する側の信号ラインにも電流が流れ込むため、立ち下がり時間を遅くするという問題がある。また、特開平８−３２１７７０号公報に開示されているものでは、ＣＭＯＳ交差ラッチの入出力側における負荷容量の状態により動作が代わってしまうので、タイミングなどの設計が困難となってしまう。
【００１８】
本発明は上記事情に鑑みてなされたものであり、その目的は、構成が簡単で、且つ、高速動作が可能であり消費電力も低減することができる論理演算回路を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１記載の論理演算回路によれば、パストランジスタで構成される論理回路部（１１）の出力側に、バッファとして接続される第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）を夫々構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２４，２１，２３）のチャネル領域（３３ａ，３６ａ，３４ａ，３５ａ）と、第２及び第１のＣＭＯＳインバータ（１５Ｂ，１５Ａ）の出力端子（１７，１６）との間を、夫々第１及び第２の配線部（２７，２６ａ，２６ｂ及び２５，２８ａ，２８ｂ）によりバックゲート（３８，４１，４２，４５）を介してコンデンサカップリングする。
【００２０】
例えば、論理回路部（１１）を構成するパストランジスタがＮＭＯＳトランジスタである場合には、論理回路部（１１）の出力信号の立上がり遷移は立ち下がり遷移に比較して遅くなるので、ＣＭＯＳインバータ（１５Ａ，１５Ｂ）の出力信号は立上がり遷移の方が速くなる。
【００２１】
そこで、一方のＣＭＯＳインバータにおいて速くハイレベルに遷移した出力信号を、配線部を介して他方側のＮＭＯＳ及びＰＭＯＳトランジスタのバックゲートに印加することで、ＮＭＯＳトランジスタのしきい値電圧を低下させて駆動能力を向上させることができる。その結果、他方のＣＭＯＳインバータの出力信号の立ち下がり遷移が速くなるので、ＣＭＯＳインバータにおける入出力信号の伝搬遅延時間を短縮することができる。
【００２２】
この場合、同時に、ＰＭＯＳトランジスタのしきい値電圧は上昇することからＰＭＯＳトランジスタは速くオフするようになり、ＮＭＯＳ及びＰＭＯＳトランジスタが同時にオン状態となる期間が短くなり、貫通電流の流量を低減して消費電力を抑えることができる。
【００２３】
請求項２記載の論理演算回路によれば、第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）の一方を、例えば、半導体基板（３０）としてのバルクシリコン内に論理回路部（１１）及び他方のＣＭＯＳインバータと電気的に分離された状態で形成することができる。
【００２４】
請求項３または４記載の論理演算回路によれば、論理回路部（１１）及び第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）をＳＯＩ基板（５９）上に形成する（請求項３）ので、第１及び第２の配線部（２７，２６ａ，２６ｂ及び２５，２８ａ，２８ｂ）としてカップリング用のコンデンサ（２６ａ，２６ｂ及び２８ａ，２８ｂ）を形成するためにＳＯＩ基板（５９）上に電極を形成する必要がなく、回路面積を縮小して小形化することができる。更に、第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）を構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２４，２１，２３）のバックゲート（７８ａ，７８ｂ）を夫々共通に構成する（請求項４）ことで、回路面積を一層縮小することができる。
【００２５】
請求項５記載の論理演算回路によれば、論理回路部（１１）をＳＩＭＯＸ基板（８３）上に形成し、第１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）をＳＩＭＯＸ基板（８３）の支持基板（７９ａ）内において電気的に分離された状態で形成されたウェル領域（８０，８１）内に夫々形成するので、そのウェル領域（８０，８１）をバックゲートとして使用することができ、より簡単な工程で構成することが可能となる。
【００２６】
請求項６記載の論理演算回路によれば、パストランジスタで構成される論理回路部（１１）の出力側に接続されるＣＭＯＳインバータ（１５Ａ）の出力端子（１６）にインバータゲート（８６）の入力端子を接続し、そのインバータゲート（８６）の出力端子を、ＣＭＯＳインバータ（１５Ａ）を構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２１）のチャネル領域にバックゲート及びコンデンサ（２６ａ，２６ｂ）を介して接続する。
【００２７】
従って、例えば、論理回路部（１１）の出力信号が相補型でない場合であっても、ＣＭＯＳインバータ（１５Ａ）の出力端子（９）のレベルをインバータゲート（８６）により反転して、ＮＭＯＳ及びＰＭＯＳトランジスタ（２２，２１）のバックゲートの電位を変化させて基板バイアス効果を発生させることができるので、請求項１と略同様の効果が得られる。
【００２８】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。尚、図７と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００２９】
バッファ部１５を構成する一方のＣＭＯＳインバータ（第１のＣＭＯＳインバータ）１５Ａは、ＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）２１及びＮＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）２２で構成されており、ＦＥＴ２１及び２２のソースは、電源及びアースに夫々接続されている。また、ＦＥＴ２１及びＦＥＴ２２のゲートは、論理回路部１１の出力端子９に共通に接続されており、ＦＥＴ２１及びＦＥＴ２２のドレインは、ＣＭＯＳインバータ１５Ａの出力端子１６に接続されている。
【００３０】
また、バッファ部１５を構成する他方のＣＭＯＳインバータ（第２のＣＭＯＳインバータ）１５Ｂは、ＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）２３及びＮＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）２４で構成されており、ＦＥＴ２３及び２４のソースは、電源及びアースに夫々接続されている。また、ＦＥＴ２３及び２４のゲートは、論理回路部１１の出力端子１０に共通に接続されており、ＦＥＴ２１及び２２のドレインは、ＣＭＯＳインバータ１５Ｂの出力端子１７に接続されている。
【００３１】
そして、出力端子１７は、ＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２２のチャネル領域に繋がるバックゲートに、配線２５並びにコンデンサ２６ａ及び２６ｂを介して夫々接続されている。また、出力端子１６は、ＦＥＴ２３及び２４のチャネル領域に繋がるバックゲートに、配線２７並びにコンデンサ２８ａ及び２８ｂを介して夫々接続されている。
【００３２】
尚、配線２７並びにコンデンサ２６ａ及び２６ｂは第１の配線部を構成し、配線２５並びにコンデンサ２８ａ及び２８ｂは第２の配線部を構成している。以上が論理演算回路２９を構成している。
【００３３】
また、図２は、論理演算回路２９を半導体素子として構成した場合の一例であり、主にバッファ部１５部分を示す模式的な断面図である。例えば、ｎ形に薄くドープされたシリコンで構成される半導体基板（バルクシリコン）３０に、イオン打ち込み及び熱拡散処理によって２つのＰ（−）ウェル３１及び３２を形成する。そして、Ｐ（−）ウェル３１の内部には、同様にしてＰウェル３３及びＮウェル３４を形成し、Ｐ（−）ウェル３２の内部には、Ｎウェル３５及びＰウェル３６を形成する。
【００３４】
次に、半導体基板３０の表面を酸化して酸化膜（ＳｉＯ２）３７を形成すると共に、ＣＶＤ法などによって多結晶シリコン膜を重ねて形成した後パターニングを行う。そして、Ｐウェル３３上には、バックゲート電極３８及びゲート電極３９を形成し、Ｎウェル３４上には、ゲート電極４０及びバックゲート電極４１を形成する。また、Ｎウェル３５上には、バックゲート電極４２及びゲート電極４３を形成し、Ｐウェル３６上には、ゲート電極４４及びバックゲート電極４５を形成する。
【００３５】
更に、Ｐウェル３３の内部には、２つのＮ（＋）領域４６及び４７を形成し、Ｎウェル３４の内部には、２つのＰ（＋）領域４８及び４９を形成する。また、Ｎウェル３５の内部には、２つのＰ（＋）領域５０及び５１を形成し、Ｐウェル３６の内部には、２つのＮ（＋）領域５２及び５３を形成する。
【００３６】
そして、Ｐウェル３３には、ＣＭＯＳインバータ１５ＡのＮＭＯＳＦＥＴ２２が形成され、Ｎウェル３４には、ＰＭＯＳＦＥＴ２１が形成される。また、Ｎウェル３５には、ＣＭＯＳインバータ１５ＢのＰＭＯＳＦＥＴ２３が形成され、Ｐウェル３６には、ＮＭＯＳＦＥＴ２４が形成される。また、Ｐウェル３３，Ｎウェル３４，Ｎウェル３５及びＰウェル３６のゲート電極３９，４０，４３及び４４の直下に位置する部位は、夫々チャネル領域３３ａ，３４ａ，３５ａ及び３６ａとなっている。
【００３７】
即ち、以上の構成は、各ＣＭＯＳインバータ１５Ａ及び１５Ｂの夫々について、Ｐウェル３１，Ｐウェル３３，Ｎウェル３４及びＰウェル３２，Ｎウェル３５，Ｐウェル３６からなるトリプルウェル構造をなしている。そして、このトリプルウェル構造によって、各ＣＭＯＳインバータ１５Ａ及び１５Ｂは、夫々互いから電気的に分離された状態となっている。
【００３８】
ここで、例えば図２中左右夫々の側には論理回路部１１が形成されており（図示せず）、ＦＥＴ２１及び２２のゲート電極４０及び３９は、論理回路部１１の出力端子９に接続されている。また、ＦＥＴ２３及び２４のゲート電極４３及び４４は、論理回路部１１の出力端子１０に接続されている。
【００３９】
ＦＥＴ２１及び２２のバックゲート電極４１及び３８は、ＦＥＴ２３及び２４のドレインたるＰ（＋）領域５１及びＮ（＋）領域５２と共に出力端子１７に配線２５によって接続されている。また、ＦＥＴ２３及び２４のバックゲート電極４２及び４５は、ＦＥＴ２１及び２２のドレインたるＰ（＋）領域４８及びＮ（＋）領域４７と共に出力端子１６に配線２７によって接続されている。そして、ＦＥＴ２１及び２３のソースたるＰ（＋）領域４９及び５０は電源に接続されており、ＦＥＴ２２及び２４のソースたるＮ（＋）領域４６及び５３はアースに接続されている。
【００４０】
バックゲート電極３８−酸化膜３７−Ｐウェル３３，バックゲート電極４１−酸化膜３７−Ｎウェル３４は、夫々コンデンサ２６ｂ，２６ａを構成しており、また、バックゲート電極４２−酸化膜３７−Ｎウェル３５，バックゲート電極４５−酸化膜３７−Ｐウェル３６は、夫々コンデンサ２８ａ，２８ｂを構成している。
【００４１】
次に、本実施例の作用について説明する。例えば、出力端子９のレベルがロウからハイに遷移する時は、出力端子１０のレベルはハイからロウに遷移する。この時、前述したように、ＮＭＯＳＦＥＴで構成されている論理回路部１１の特性によって、ロウからハイへの遷移は緩慢であり、ハイからロウへの遷移は急峻となる。従って、バッファ部１５においては、その反転出力である出力端子１７のレベル遷移（ロウ→ハイ）は、出力端子１６の遷移（ハイ→ロウ）よりも速くなる。
【００４２】
そして、出力端子１７がハイレベルに達すると、そのハイレベル信号は、コンデンサ２６ａ及び２６ｂを介してＣＭＯＳインバータ１５ＡのＦＥＴ２１及び２２のバックゲートに印加される。すると、基板（バックゲート）電位が上昇することで基板バイアス効果が生じてＮＭＯＳＦＥＴ２２のしきい値電圧が小さくなる。
【００４３】
ここで、ＭＯＳＦＥＴにおけるしきい値電圧ＶT とドレイン電流ＩD との関係は、（１）式で表される。
ＩD ＝（Ｗ／Ｌ）・μ・Ｃox・（ＶG −ＶT ）２          …（１）
但し、Ｗ：ゲート幅，Ｌ：ゲート長，Ｃox：酸化膜容量，μ：移動度，ＶG ：ゲート電圧である。従って、しきい値電圧ＶT が小さくなると、ドレイン電流ＩD が増加して、ＭＯＳＦＥＴの駆動能力が向上することになる。
【００４４】
また、伝搬遅延時間とは、出力負荷容量に対する充放電時間であると考えることができるので、ＭＯＳＦＥＴの駆動能力が向上すると出力負荷容量に対する充放電時間が短くなり、入出力信号間の伝搬遅延時間は短縮されることになる。即ち、上記のケースでは、ＮＭＯＳＦＥＴ２２の駆動能力が向上することで、Ｘ出力端子１６のレベルはハイからロウに速く遷移して立ち下がり時間が短くなり、伝搬遅延時間は短縮される。
【００４５】
一方、ＰＭＯＳＦＥＴ２１側においては、基板電位がハイレベルに上昇するとソース−ゲート間のしきい値電圧ＶT が小さくなる。すると、入力信号レベルがロウからハイに遷移する過程でＰＭＯＳＦＥＴ２１は通常よりも速くオフすることになる。従って、ＦＥＴ２１及び２２の双方が同時にオンしている期間が短くなるので、貫通電流の流量を減少させるという効果をも奏する。
【００４６】
逆に、ＣＭＯＳインバータ１５Ｂ側において、出力端子１０のレベルがロウからハイに遷移する場合は、出力端子１６のレベル遷移（ロウ→ハイ）の方が出力端子１７のレベル遷移（ハイ→ロウ）よりも速くなる。従って、出力端子１６のハイレベル信号がコンデンサ２８ａ及び２８ｂを介してＦＥＴ２３及び２４のバックゲートに印加されることで、上記と同様の効果が生じる。
【００４７】
以上のように本実施例によれば、ＮＭＯＳＦＥＴ１乃至４を用いたパストランジスタロジックで構成される論理回路部１１からの出力信号をバッファ部１５によってバッファリングする場合に、バッファ部１５を構成する一対のＣＭＯＳインバータ１５Ａ，１５Ｂ間において、一方のＣＭＯＳインバータの出力端子と他方のＣＭＯＳインバータを構成するＦＥＴのチャネル領域とを、バックゲートを介して夫々コンデンサカップリングした。
【００４８】
従って、入力信号が変化した時点からのレベル遷移（ロウ→ハイ）が速いＣＭＯＳインバータの出力信号を、他方のＣＭＯＳインバータ側のＦＥＴのバックゲートに印加することで、基板バイアス効果により前記ＦＥＴの駆動能力を向上させて他方のＣＭＯＳインバータの出力信号におけるレベル遷移（ハイ→ロウ）を速めることができ、論理回路部１１の出力特性に起因する信号の伝搬遅延時間を短縮すると共に、貫通電流の流量を減少させることができる。
【００４９】
また、本実施例によれば、バッファ部１５を構成する一対のＣＭＯＳインバータ１５Ａ，１５Ｂを、トリプルウェル構造を用いて互いに電気的に分離した状態で形成したので、バッファ部１５を、バルクシリコンで構成される半導体基板３０の内部に論理回路部１１と共に形成することができる。
【００５０】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例においては、論理演算回路２９の回路構成自体は変わらず、その論理演算回路２９を、薄膜ＳＯＩ(Silicon On Insulator)基板上に構成したものである。
【００５１】
その製造工程の概略を以下に述べる。先ず、半導体層用基板を熱酸化してＳｉＯ２などの絶縁膜５４を形成する。その絶縁膜５４の上に、バックゲートとして使用する多結晶シリコンを例えばＣＶＤ法によって堆積させた後、フォトリソグラフィ及びエッチング処理によってパターニングして多結晶シリコン膜５５ａ乃至５５ｄを形成する。その上から、更に絶縁膜（酸化膜）５６をＣＶＤ法などで堆積させる。
【００５２】
次に、絶縁膜５６側に支持基板５７を貼り合わせて熱処理する。そして、半導体層用基板を必要な厚さまで研削することにより半導体層５８を形成する。以上の工程によってＳＯＩ基板５９が完成する。
【００５３】
そして、ＳＯＩ基板５９の半導体層５８において、ＰＭＯＳＦＥＴ２１及び２３のチャネル領域６０及び６１，ＮＭＯＳＦＥＴ２２及び２４のチャネル領域６２及び６３を形成する部位に対して、夫々イオン打ち込み及び熱拡散処理を行うことで、各チャネル領域６０乃至６３を形成する。
【００５４】
続いて、半導体層５８の表面を酸化して酸化膜６４を形成し、その酸化膜６４の上に多結晶シリコンを堆積させてからパターニングを行い、各ＦＥＴ２１乃至２４のゲート電極６５乃至６８を形成する。次に、ゲート電極６５乃至６８をマスクとしてイオン打ち込みを行い熱拡散処理して、Ｎ（＋）領域６９乃至７２及びＰ（＋）領域７３乃至７６を形成する。尚、論理回路部１１も、上記のプロセスにおいて並行して形成される。
【００５５】
それから、半導体層５８の不要な部分と、バックゲートたる多結晶シリコン膜５５ａ乃至５５ｄに配線を電気的に接続する部分の絶縁膜５６とをドライエッチング処理により除去してから、各部に必要な配線を行う。
【００５６】
この場合、多結晶シリコン膜５５ａ−酸化膜５４−チャネル領域６１，多結晶シリコン膜５５ｂ−酸化膜５４−チャネル領域６０が夫々コンデンサ２６ｂ，２６ａに対応するコンデンサ２６ｂ′，２６ａ′であり、多結晶シリコン膜５５ｃ−酸化膜５４−チャネル領域６２，多結晶シリコン膜５５ｄ−酸化膜５４−チャネル領域６３が夫々コンデンサ２８ａ，２８ｂに対応するコンデンサ２８ａ′，２８ｂ′となる。
【００５７】
以上のように構成した第２実施例によれば、バッファ部１５をＳＯＩ基板５９内部に形成したので、絶縁膜５６上に形成した回路間の不要な部分をドライエッチング処理等によって除去することで各回路間の絶縁を容易に行うことができる。また、配線２５及び２７を多結晶シリコン膜５５ａ，５５ｂ及び５５ｃ，５５ｄに電極を介して接続せずとも、絶縁膜５４に窓を開けて直接接続すれば各チャネル領域６０乃至６３に対してコンデンサカップリングを行うことができる。従って、第１実施例のようにバルクシリコンからなる半導体基板３０の内部に形成する場合に比して、回路面積を縮小することができ小形に構成することが可能となる。
【００５８】
（第３実施例）
図４は、本発明の第３実施例を示すものであり、第２実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第３実施例は、第２実施例と同様に、バッファ部１５をＳＯＩ基板７７上に形成するものである。第２実施例と異なる部分は、ＦＥＴ２１及び２２のバックゲートである多結晶シリコン膜５５ｂ及び５５ａとＦＥＴ２３及び２４のバックゲートである多結晶シリコン膜５５ａ及び５５ｂとを夫々共通化して、ＦＥＴ２１及び２２，ＦＥＴ２３及び２４の間に，多結晶シリコン膜７８ａ，７８ｂとして夫々構成したものである。その他の構成は第２実施例と同様である。
【００５９】
以上のように構成された第３実施例によれば、ＦＥＴ２１及び２２のバックゲートとＦＥＴ２３及び２４のバックゲートとを夫々共通化して、多結晶シリコン膜７８ａ，７８ｂとして構成することで、第２実施例よりも回路面積を一層縮小することができる。
【００６０】
（第４実施例）
図５は、本発明の第４実施例を示すものであり、第３実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第４実施例は、バッファ部１５をＳＩＭＯＸ基板上に形成するものである。
【００６１】
即ち、先ず、シリコンなどの半導体基板７９の内部にイオンを打ち込み熱拡散処理してＰウェル（ウェル領域）８０及び８１を形成する。次に、酸素イオンを打ち込んでから熱処理を行い、Ｐウェル８０及び８１の上に絶縁膜８２を形成する。すると、絶縁膜８２の下層は支持基板７９ａとなり、上層は半導体層７９ｂとなってＳＩＭＯＸ基板８３が形成される。
【００６２】
そして、半導体層７９ｂに対して、第２または第３実施例と同様にしてＦＥＴ２１乃至２４を形成し、不要部分をドライエッチングにより除去する。この時、第３実施例と同様にして、ＦＥＴ２１及び２２の間，ＦＥＴ２３及び２４の間に位置する２か所の絶縁膜８２に拡散用の窓８２ａ，８２ｂを開けておく。それから、窓８２ａ，８２ｂを介してＰウェル８０，８１内にイオン打ち込みを行い、熱拡散処理して配線２５，２７のコンタクト領域たるＰ（＋）領域８４，８５を形成する。続いて、必要な配線を行う。
【００６３】
この場合、Ｐウェル８０，８１が、各ＦＥＴ２１乃至２４のバックゲートに対応する。また、各ＦＥＴ２１乃至２４のチャネル領域−絶縁膜８２−Ｐウェル８０または８１の間に、第２実施例におけるコンデンサ２６ａ′，２６ｂ′，２８ａ′，２８ｂ′に対応する構成が形成されている。尚、論理回路部１１についても、上記のプロセスにおいて並行して形成される。
【００６４】
以上のように構成された第４実施例によれば、論理回路部１１及びバッファ部１５をＳＩＭＯＸ基板８３上に形成したので、ＳＩＯ基板のような貼り合わせ工程が不要となり、より簡単な工程で論理回路２９を構成することができる。
【００６５】
（第５実施例）
図６は本発明の第５実施例を示す電気的構成図である。第５実施例の論理演算回路２９′における論理回路部１１′は、出力信号が相補形ではなく、出力端子９のみが存在する。また、それに応じて、バッファ部１５′もＣＭＯＳインバータ１５Ａのみが存在する構成となっている。
【００６６】
そして、ＣＭＯＳインバータ１５Ａの出力端子１６には、例えばＣＭＯＳインバータで構成されるインバータゲート８６の入力端子が接続されており、そのインバータゲート８６の出力端子は、コンデンサ２６ａ及び２６ｂの一端に配線２７に代わって接続されている。尚、インバータゲート８６のロウレベル入力電圧（ＶIL）は通常よりも高くなるように設定されており、電源電圧５Ｖに対して４Ｖ程度となっている。
【００６７】
次に、第５実施例の作用について説明する。第１実施例と同様に、論理回路部１１′の出力端子９のレベルがロウからハイに遷移する場合を考える。出力端子９のレベルがロウである時は、ＣＭＯＳインバータ１５Ａの出力端子１６のレベルはハイである。従って、インバータゲート８６の出力端子のレベルはロウであり、コンデンサ２６ａ及び２６ｂによってカップリングされているＦＥＴ２１及び２２の基板電位もロウレベルとなっている。
【００６８】
この状態から、ＣＭＯＳインバータ１５Ａの出力端子９のレベルがハイに変化してしきい値を超えると、出力端子１６のレベルはハイからロウに遷移しようとする。そして、出力端子１６のレベルが４Ｖまで低下すると、インバータゲート８６の出力端子のレベルはハイに遷移する。
【００６９】
すると、ＮＭＯＳＦＥＴ２２の基板電位がハイになることから基板バイアス効果が生じ、ＮＭＯＳＦＥＴ２２のしきい値電圧は低下して駆動能力が向上することで、その時点から、ＣＭＯＳインバータ１５Ａの出力端子１６のレベルは急速にロウ（０Ｖ）に向かって変化するようになる。従って、出力端子９のレベルの立上がり遷移が緩慢であっても、ＣＭＯＳインバータ１５Ａの出力端子１６におけるレベルの立ち下がり遷移は速くなる。
また、ＰＭＯＳＦＥＴ２１についても、基板バイアス効果によりしきい値電圧が大きくなるので、第１実施例で述べたように貫通電流の流量が低減する。
【００７０】
以上のように第５実施例によれば、論理回路部１１′の出力信号が相補形でない場合であっても、ＣＭＯＳインバータ１５Ａの出力端子１６と、ＦＥＴ２１及び２２のバックゲートとをインバータゲート８６及びコンデンサ２６ａ及び２６ｂによって接続することで、第１実施例と略同様の効果が得られる。
【００７１】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
論理回路部を構成するパストランジスタは、ＰＭＯＳＦＥＴであっても良い。パストランジスタがＰＭＯＳＦＥＴである場合は、ＮＭＯＳＦＥＴの場合とは逆に出力信号の立ち下がり遷移が遅くなるという現象が生じるが、上記各実施例と同様の構成とすることで、出力信号の立ち下がり遷移時には、バッファ部のＣＭＯＳインバータを構成するＰＭＯＳＦＥＴの基板電位を速く低下させて基板バイアス効果を発生させる。すると、ＰＭＯＳＦＥＴのしきい値が低下して駆動能力が向上するので、同様の効果を得ることができる。
【００７２】
第５実施例の論理演算回路２９′は、第１乃至第４実施例のように、バルクシリコン基板，ＳＯＩ基板，ＳＩＭＯＸ基板上に構成すれば良い。
第１実施例のように論理回路部１１の出力信号が相補形の場合であっても、第５実施例のように、ＣＭＯＳインバータ１５Ａの出力端子１６とＦＥＴ２１及び２２のバックゲートとの間、また、ＣＭＯＳインバータ１５Ｂの出力端子１７とＦＥＴ２３及び２４のバックゲートとの間を、インバータゲート及びコンデンサによって接続しても良い。
論理回路部は、ＥＸＯＲゲートを構成するものに限らず、ＡＮＤ，ＯＲ，ＮＡＮＤなどその他の論理ゲートを構成するものでも良い。また、出力端子対を２つ以上備えているものでも良い。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す電気的構成図
【図２】主にバッファ部をバルクシリコンからなる半導体基板に構成した状態を示す模式的な断面図
【図３】本発明の第２実施例を示す、主にバッファ部をＳＯＩ基板上に構成した状態を示す模式的な断面図
【図４】本発明の第３実施例を示す図３相当図
【図５】本発明の第４実施例を示す、主にバッファ部をＳＩＭＯＸ基板上に構成した状態を示す模式的な断面図
【図６】本発明の第５実施例を示す図１相当図
【図７】従来技術を示す図１相当図（その１）
【図８】図１相当図（その２）
【図９】図１相当図（その３）
【図１０】論理回路部を構成するＮＭＯＳＦＥＴのソース−ドレイン間における信号の伝達特性を示す図
【符号の説明】
１１は論理回路部、１４は出力端子対、１５Ａ及び１５ＢはＣＭＯＳインバータ（第１及び第２のＣＭＯＳインバータ）、１６及び１７は出力端子、２１はＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）、２２はＮＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）、２３はＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）、２４はＮＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）、２５は配線（第２の配線部）、コンデンサ２６ａ及び２６ｂはコンデンサ（第１の配線部）、２７は配線（第１の配線部）、２８ａ及び２８ｂはコンデンサ（第２の配線部）、２９は論理回路、３０は半導体基板、３３ａ，３４ａ，３５ａ及び３６ａはチャネル領域、５９はＳＯＩ基板、６０乃至６３はチャネル領域、７７はＳＯＩ基板、７８ａ及び７８ｂは多結晶シリコン膜（バックゲート）、７９ａは支持基板、８０及び８１はＰウェル（ウェル領域）、８３はＳＩＭＯＸ基板、８６はインバータゲートを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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