(57)【特許請求の範囲】
【請求項１】
データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置であって、
不揮発性メモリセルが配置され、一のバンクに対応する第１のメモリセルアレイと、
不揮発性メモリセルが配置され、前記一のバンクとは異なる他のバンクに対応する第２のメモリセルアレイと、
入力アドレスが遷移したとき、この入力アドレスが遷移したことを検知して複数の第１のアドレス遷移信号を発生する複数の第１のアドレス遷移信号発生回路と、
前記一のバンクの自動実行終了を事前検知して第２のアドレス遷移信号を発生する第２のアドレス遷移信号発生回路と、
前記第１のアドレス遷移信号と前記第２のアドレス遷移信号とを合成し、読み出し開始のトリガとなる読み出し開始トリガ信号を出力する読み出し開始トリガ出力回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記自動実行終了の事前検知時に、前記不揮発性メモリ部が入力アドレス遷移による読み出し動作を実行しているか否かを判定する判定回路をさらに具備し、
前記判定回路は、前記読み出し動作が実行されていないとき、前記一のバンクの自動実行終了を事前に予告する予告信号に基づき、前記第２のアドレス遷移信号を発生させるトリガとなるトリガ信号を前記第２のアドレス遷移信号発生回路に与え、前記読み出し動作が実行されているとき、この読み出し動作が完了するのを待ち、完了時に前記トリガ信号を前記第２のアドレス遷移信号発生回路に与えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記判定回路は、前記自動実行終了の事前検知時にセットされ、前記読み出し動作完了時にリセットされるフリップフロップ回路を含むことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記自動実行終了の事前検知時、遷移した入力アドレスが自動実行中のアドレスに一致するか否かを判定する判定回路をさらに具備し、
前記判定回路は、前記遷移した入力アドレスが自動実行中のアドレスに一致したとき、前記一のバンクの自動実行終了を事前に予告する予告信号に基づき、前記第２のアドレス遷移信号を発生させるトリガ信号を前記第２のアドレス遷移信号発生回路に与えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記判定回路は、前記予告信号と前記遷移した入力アドレスが自動実行中のアドレスに一致するか否かを示すポーリング信号とを合成し、前記トリガ信号を出力するロジック回路を含むことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記判定回路は、前記遷移した入力アドレスが自動実行中のアドレスに一致するか否かを判定する第１判定時間を設定する第１判定時間設定回路を含むことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第１判定時間設定回路は、前記入力アドレスの遷移を示すアドレス遷移信号に基づき、前記第１判定時間を設定することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記第１判定時間は、前記ポーリング信号の応答遅れ時間を包含することを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第１判定時間設定回路は、
前記第１判定時間中、前記ポーリング信号に関わらず、前記遷移した入力アドレスが自動実行中のアドレスに一致しない状態とし、
前記第１判定時間経過時、前記ポーリング信号に応じて前記遷移した入力アドレスが自動実行中のアドレスに一致するか否かの状態とすることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記判定回路は、前記入力アドレス遷移時にリセットされ、前記第１判定時間中、前記ポーリング信号が前記遷移した入力アドレスが自動実行中のアドレスに一致する状態を示したとき、セットされるフリップフロップ回路を含むことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記判定回路は、前記第２のアドレス遷移信号を発生させる第２判定時間を設定する第２判定時間設定回路を含むことを特徴とする請求項５乃至請求項１０いずれか一項に記載の半導体集積回路装置。
【請求項１２】
前記判定回路は、前記予告信号に基づき、前記第２判定時間を設定することを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１３】
前記第２判定時間設定回路は、
前記第２判定時間中、前記ロジック回路を非活性とし、
前記第２判定時間経過時、前記ロジック回路を活性とすることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置の読み出し開始トリガ信号発生方法であって、
自動実行終了を事前に検知したとき、前記不揮発性メモリ部が入力アドレス遷移による読み出し動作を実行しているか否かを判定し、
前記読み出し動作が実行されていないとき、読み出し開始トリガ信号を発生し、
前記読み出し動作が実行されているとき、この読み出し動作完了時に前記読み出し開始トリガ信号を発生することを特徴とする読み出し開始トリガ信号発生方法。
【請求項１５】
データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置の読み出し開始トリガ信号を発生する読み出し開始トリガ信号発生方法であって、
自動実行終了を事前に検知したとき、遷移した入力アドレスが自動実行中のアドレスに一致するか否かを判定し、
一致したとき、自動実行終了時の読み出し開始トリガ信号を発生することを特徴とする読み出し開始トリガ信号発生方法。
【請求項１６】
データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置の読み出し開始トリガ信号を発生する読み出し開始トリガ信号発生方法であって、
自動実行終了を事前に検知したとき、遷移した入力アドレスが自動実行中のアドレスに一致するか否かを、この一致するか否かを示すポーリング信号の応答遅れを包含する第１判定時間経過時に判定し、
一致したとき、自動実行終了時の読み出し開始トリガ信号を、前記第１時間経過後の第２判定時間経過時に発生することを特徴とする読み出し開始トリガ信号発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特にデータ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置及びその読み出し開始トリガ信号発生方法に関する。
【０００２】
【従来の技術】
電気的にデータ書き換えが可能なＥＥＰＲＯＭでは、通常、データ書き換えのための自動実行機能が搭載されている。この自動実行は、通常の読み出しが数十ｎｓで行なわれるのに対して数μｓ〜数ｍｓ必要とする。このため、いったん自動実行が開始されると、次のデータ読み出しまで待ち時間がかかることになる。
【０００３】
そこで、この弱点を補うために、メモリセル領域全体を複数バンクに区切り、あるバンクが自動実行中であっても、その他のバンクに対しては通常の読み出し動作が可能になるという、同時実行機能が搭載されているものがある。この同時実行機能では、入力された読み出しアドレスが自動実行中のバンクアドレスと一致すると、ハードウェアシーケンスフラグが読み出され、一致しなければメモリセルからのセルデータが読み出される。
【０００４】
ＥＥＰＲＯＭの自動動作の終了は、使用者に対し、信号RDBYBが“０”から“１”に変化することで通知される。読み出し先のアドレスが自動実行中のバンクのアドレスに一致していた場合、ハードウェアシーケンスフラグからセルデータへの切り換えは、信号RDBYBが“０”から“１”に変化した後に行われる。
【０００５】
【発明が解決しようとする課題】
このように、読み出し先のアドレスが自動実行中のバンクのアドレスに一致していた場合、ハードウェアシーケンスフラグからセルデータへの切り換えは、信号RDBYBが“０”から“１”に変化した後に行われる。
【０００６】
このような半導体集積回路装置の同時実行の動作をより高速にするためには、例えばハードウェアシーケンスフラグからセルデータへの切り換えを、如何に速やかに行うかが肝要となる。
【０００７】
この発明は、上記の事情に鑑み為されたもので、その目的の一つは、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置において、特に同時実行の動作を高速に行い得る半導体集積回路装置及びその読み出し開始トリガ信号発生方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置では、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置であって、不揮発性メモリセルが配置され、一のバンクに対応する第１のメモリセルアレイと、不揮発性メモリセルが配置され、前記一のバンクとは異なる他のバンクに対応する第２のメモリセルアレイと、入力アドレスが遷移したとき、この入力アドレスが遷移したことを検知して複数の第１のアドレス遷移信号を発生する複数の第１のアドレス遷移信号発生回路と、前記一のバンクの自動実行終了を事前検知して第２のアドレス遷移信号を発生する第２のアドレス遷移信号発生回路と、前記第１のアドレス遷移信号と前記第２のアドレス遷移信号とを合成し、読み出し開始のトリガとなる読み出し開始トリガ信号を出力する読み出し開始トリガ出力回路とを具備する。
【０００９】
また、この発明の第２態様に係る読み出し開始トリガ信号発生方法では、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置の読み出し開始トリガ信号発生方法であって、自動実行終了を事前に検知したとき、前記不揮発性メモリ部が入力アドレス遷移による読み出し動作を実行しているか否かを判定し、前記読み出し動作が実行されていないとき、読み出し開始トリガ信号を発生し、前記読み出し動作が実行されているとき、この読み出し動作完了時に前記読み出し開始トリガ信号を発生する。
【００１０】
また、この発明の第３態様に係る読み出し開始トリガ信号発生方法では、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置の読み出し開始トリガ信号を発生する読み出し開始トリガ信号発生方法であって、自動実行終了を事前に検知したとき、遷移した入力アドレスが自動実行中のアドレスに一致するか否かを判定し、一致したとき、自動実行終了時の読み出し開始トリガ信号を発生する。
【００１１】
また、この発明の第４態様に係る読み出し開始トリガ信号発生方法では、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置の読み出し開始トリガ信号を発生する読み出し開始トリガ信号発生方法であって、自動実行終了を事前に検知したとき、遷移した入力アドレスが自動実行中のアドレスに一致するか否かを、この一致するか否かを示すポーリング信号の応答遅れを包含する第１判定時間経過時に判定し、一致したとき、自動実行終了時の読み出し開始トリガ信号を、前記第１時間経過後の第２判定時間経過時に発生する。
【００１２】
【発明の実施の形態】
以下、この発明のいくつかの実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体集積回路装置の概略構成を示すブロック図である。
【００１４】
図１Ａに示すように、第１実施形態に係る半導体集積回路装置は、不揮発性メモリ部を持つ。不揮発性メモリ部は、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する。同時実行機能は、例えばＲＷＷ（Read While Write）とも呼ばれ、ＲＷＷ仕様のＥＥＰＲＯＭについては、例えば特開２００１−５２４９５号に開示されている。
【００１５】
本第１実施形態の不揮発性メモリ部は、バンク０に対応する第１のメモリセルアレイ１００-0と、バンク１に対応する第２のメモリセルアレイ１００-1とを含む。これらメモリセルアレイ１００-0、１００-1にはそれぞれ、ロウデコーダ、カラムデコーダ、カラムゲート等の周辺回路が独立して設けられる。また、書き込み用アドレス線（Write Address Lines）、読み出し用アドレス線（Read Address Lines）、書き込み用データ線（Write Address Lines）、及び読み出し用データ線（Read Address Lines）が設けられる。このように、例えば周辺回路を第１、第２のメモリセルアレイ１００-0、１００-1で独立させること、並びにアドレス線及びデータ線を読み出し用と書き込み用とに分けることで、データ書き換えのための自動実行機能、及びこの自動実行中にデータ読み出しを行う同時実行機能を不揮発性メモリ部に持たせることが可能となる。
【００１６】
本第１実施形態に係る半導体集積回路装置は、読み出し開始トリガ発生回路１を有する。読み出し開始トリガ発生回路１は、信号READSET、入力アドレスA0〜A20、及び信号ACTIVEに基づき、読み出し開始トリガ信号ALLATDを発生する。読み出し開始トリガ信号ALLATDは、例えば読み出し制御回路２に与えられる。読み出し制御回路２は、読み出し開始トリガ信号ALLATDを受けた後、セルデータの読み出し動作を実行させる。
【００１７】
信号READSETは、例えば自動実行制御回路３から出力される。信号READSETは、例えば自動動作終了の所定時間前、例えば１００ｎｓ前に“０”から“１”に変化する信号である。信号READSETは、例えば自動動作終了のための内部レジスタリセット信号や、自動動作に使用される内部クロック信号を用いて発生される。この信号READSETは、バンク０又はバンク１の自動実行終了を事前に予告する予告信号と表現することもできる。
【００１８】
このように本第１実施形態に係る半導体集積回路装置では、読み出し開始トリガ信号ALLATDの発生に、例えば自動動作終了の所定時間前に“０”から“１”に変化する信号READSETを利用する。これにより、信号RDBYBが“０”から“１”に変化する前から不揮発性メモリ部の内部において読み出し動作を開始でき、信号RDBYBが“０”から“１”に変化する前に不揮発性メモリ部の内部において読み出し動作を完了させておくことが可能となる。このため、ハードウェアシーケンスフラグからセルデータへの切り換えを、信号RDBYBが“０”から“１”への変化時に、例えば同時に行うことが可能となる。
【００１９】
次に、第１実施形態に係る読み出し開始トリガ発生回路の一構成例を説明する。
【００２０】
図１Ｂは、第１実施形態に係る読み出し開始トリガ発生回路の一構成例を示すブロック図である。
【００２１】
図１Ｂに示すように、第１実施形態に係る読み出し開始トリガ発生回路は、第１のアドレス遷移信号発生回路（以下ATD[0:20]発生回路）１０、第２のアドレス遷移信号発生回路（以下AUTOATD発生回路）１１、読み出し開始トリガ出力回路（以下ALLATD出力回路）１２、及び判定回路１３を有する。
【００２２】
ATD[0:20]発生回路１０は、入力アドレスA0〜A20が遷移したとき、入力アドレスA0〜A20が遷移したことを検知して複数の第１のアドレス遷移信号ATD0〜ATD20を発生する。
【００２３】
AUTOATD発生回路１１は、バンク０又はバンク１の自動実行終了を事前検知して第２のアドレス遷移信号AUTOATDを発生する。
【００２４】
ALLATD出力回路１２は、アドレス遷移信号ATD0〜ATD20、及びAUTOATDを合成し、読み出し開始のトリガとなる読み出し開始トリガ信号ALLATDを出力する。ALLATD出力回路１２は、例えばロジックゲート回路で構成できる。本例のALLATD出力回路１２は、例えばアドレス遷移信号ATD0〜ATD20、及びAUTOATDのＯＲ論理をとるＯＲゲート回路で構成されている。
【００２５】
判定回路１３は、自動実行終了の事前検知時に、不揮発性メモリ部が入力アドレス遷移による読み出し動作を実行しているか否かを判定する。本例の判定回路１３は信号READSET及び信号ACTIVEに基づき、信号ATTRGを発生させる。信号ACTIVEは、不揮発性メモリ部が入力アドレス遷移による読み出し動作が実行されているか否かを表す信号である。例えば信号ACTIVEが“１”の間、入力アドレス遷移による読み出し動作が実行中であり、“０”の時は、この読み出し動作が実行されていない、とする。また、信号ATTRGは、アドレス遷移信号AUTOATDを発生させるトリガとなるトリガ信号である。信号ATTRGは、AUTOATD発生回路１１に与えられる。
【００２６】
本例の判定回路１３は、上記読み出し動作が実行中されていないとき、信号READSETに基づき、信号ATTRGをAUTOATD発生回路１１に与える。また、上記読み出し動作が実行されているときは、上記読み出し動作が完了するのを待ち、完了時に信号ATTRGをAUTOATD発生回路１１に与える。
【００２７】
次に、第１実施形態に係る読み出し開始トリガ発生回路の一回路例を説明する。
【００２８】
図２Ａは図１Ｂに示す判定回路１３及びAUTOATD発生回路１１の一回路例を示す回路図、図２Ｂは図１Ｂに示すATD[0:20]発生回路１０の一回路例を示す回路図である。
【００２９】
図２Ａに示すように、一回路例に係るAUTOATD発生回路１１は、信号ATTRGの立上りエッジ（Rising Edge）を検知し、この立上りエッジから所定時間“１”レベルとなるパルス信号を発生させる回路である。本例では、信号ATTRGの立上りエッジから、例えば５ｎｓの時間“１”レベルとなるアドレス遷移信号AUTOATDを発生する。
【００３０】
また、一回路例に係る判定回路１３は、信号READSETに基づきセットパルスRSPLSを発生させるRSPLS発生回路１４、セットパルスRSPLS及び信号ACTIVEに基づき信号RSTを発生するRST発生回路１５、及びセットパルスRSPLSによりセットされ、信号RSTによりリセットされるフリップフロップ回路（以下Ｆ／Ｆ回路）１６とを含む。
【００３１】
本例のRSPLS発生回路１４は、信号READSETの立上りエッジを検知し、この立上りエッジから所定時間“１”レベルとなるパルス信号を発生させる回路である。本例では、信号READSETの立上りエッジから、例えば１０ｎｓの時間“１”となるセットパルスRSPLSを発生する。
【００３２】
本例のRST発生回路１５は、ロジックゲート回路で構成され、本例ではセットパルスRSPLSと信号ACTIVEとのＮＯＲ論理をとるＮＯＲゲート回路である。RST発生回路１５は、信号ACTIVEが“１”の間、即ち入力アドレス遷移による読み出し動作が実行中の間、セットパルスRSPLSに関わらず、信号RSTを“０”とする。
【００３３】
本例のＦ／Ｆ回路１６は、セットパルスRSPLSによりセットされ、信号RSTによりリセットされる。このＦ／Ｆ回路１６がセットされたとき、自動動作終了が事前検知されたことを示す。また、Ｆ／Ｆ回路１６がリセットされたとき、入力アドレス遷移による読み出し動作が完了、又はこの読み出し動作が実行されていないことを示す。
【００３４】
また、図２Ｂに示すように、一回路例に係るATD[0:20]発生回路１０は、入力アドレスAn（nは整数、本例ではn＝０〜２０）の立上りエッジ（Rising Edge）及び立下りエッジ（Falling Edge）を検知し、この立上りエッジ又は立下りエッジから所定時間“１”レベルとなるパルス信号を発生させる回路である。本例では、入力アドレスAnの立上りエッジ又は立下りエッジから、例えば５ｎｓの時間“１”となるアドレス遷移信号ATDnを発生する。
【００３５】
次に、上記読み出し開始トリガ発生回路の一動作例を説明する。
【００３６】
図３Ａ、図３Ｂ、図４はそれぞれ上記読み出し開始トリガ発生回路の一動作例を示す図で、図３Ａは入力アドレスがビジー（Busy）からレディ（Ready）へ遷移したとき、図３Ｂは入力アドレスがレディからビジーに遷移したときを示している。また、図４は、信号ACTIVEが“０”で変化しないときを示している。
【００３７】
〔Busy→Readyの場合〕
図３Ａに示すように、入力アドレス（Input Address）がAdd1からAdd2に遷移したことを受けて、アドレス遷移信号ATDnが発生される。このアドレス遷移信号ATDnの発生を受けて、読み出し開始トリガ信号ALLATDが出力される。
【００３８】
このとき、入力アドレスAdd2に対応するバンクはレディ、即ち自動実行をしていないバンクであるので、セルデータの読み出しが可能である。よって、読み出し開始トリガ信号ALLATDが出力されてから、セルデータ読み出しに要する所定の時間ｔACC経過後に、入力アドレスAdd2に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００３９】
〔Ready→Busyの場合〕
図３Ｂに示すように、入力アドレスがAdd2からAdd1に遷移したことを受けて、アドレス遷移信号ATDnが発生され、これにより読み出し開始トリガ信号ALLATDが出力される。
【００４０】
このとき、入力アドレスAdd1に対応するバンクはビジー、即ち自動実行をしているバンクであるので、自動実行の終了を待つ。そして、信号READSETが“１”となり、自動動作終了が事前検知されると、リセットパルスRSPLSが、例えば１０ｎｓの間“１”となる。このRSPLSにより自動動作終了が事前検知されたことを示すＦ／Ｆ回路１６がセットされる。
【００４１】
信号ACTIVEが“１”の間は、入力アドレス遷移による読み出し動作が実行中であるので、Ｆ／Ｆ回路１６をリセットしない。
【００４２】
信号ACTIVEが“１”から“０”に変化すると、上記読み出し動作が完了したことになるので、Ｆ／Ｆ回路１６をリセットする。このリセットを受けて、信号ATTRGが立上り、例えば５ｎｓの間、アドレス遷移信号AUTOATDが発生する。そして、アドレス遷移信号AUTOATDの発生を受けて、読み出し開始トリガ信号ALLATDが出力される。読み出し開始トリガ信号ALLATDが出力されてから、時間ｔACC経過後に、入力アドレスAdd1に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００４３】
〔ACTIVEが変化しない場合〕
図４に示すように、信号ACTIVEが初めから“０”で変化がなかったときは、セットパルスRSPLSの立下り後、ただちに信号RSTが立上り、信号ATTRGBも立上るので、このタイミングでAUTOATDが発生する。信号READSETが“１”であり、内部的には自動実行が終了しているので、読み出し開始トリガ信号ALLATDが出力されてから、時間ｔACC経過後に、入力アドレスAdd1に対応するバンクからデータが読み出すことができる。この後、信号RDBYDが“０”から“１”に変化したとき、入力アドレスAdd1に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００４４】
以上、第１実施形態に係る半導体集積回路装置によれば、読み出し開始トリガ信号ALLATDの発生に、例えば自動動作終了の所定時間前に“０”から“１”に変化する信号READSETを利用する。これにより、例えば信号RDBYBが“０”から“１”に変化する前から不揮発性メモリ部の内部において読み出し動作を開始でき、例えば信号RDBYBが“０”から“１”に変化する前に不揮発性メモリ部の内部において読み出し動作を完了させておくことが可能となる。このため、ハードウェアシーケンスフラグからセルデータへの切り換えを、信号RDBYBが“０”から“１”への変化時に、例えば同時に行うことが可能となり、同時実行の動作を高速に行える。
【００４５】
また、第１実施形態では、自動実行終了の事前検知時に、不揮発性メモリ部が入力アドレス遷移による読み出し動作を実行しているか否かをさらに判定する。そして、読み出し動作が実行中なら、読み出し開始トリガ信号ALLATDの発生を、読み出し動作が完了するまで待つ。このような判定を行うことにより、例えば読み出し回路において、データどうしのコンフリクトを抑制できる、という利点を得ることができる。
【００４６】
（第２実施形態）
図５Ａはこの発明の第２実施形態に係る半導体集積回路装置の概略構成を示すブロック図、図５Ｂはその読み出し開始トリガ発生回路の一構成例を示すブロック図である。
【００４７】
図５Ａ、図５Ｂに示すように、第２実施形態に係る半導体集積回路装置が、第１実施形態と特に異なるところは、判定回路２３が、自動実行終了の事前検知時、遷移した入力アドレスが自動実行中のアドレスに一致するか否かを判定することにある。これ以外は、第１実施形態とほぼ同様の構成である。
【００４８】
判定回路２３は、遷移した入力アドレスが自動実行中のアドレスに一致したとき、信号READSETに基づき、トリガ信号ATTRGをAUTOATD発生回路１１に与える。遷移した入力アドレスが自動実行中のアドレスに一致したか否かは、ポーリング信号POLLINGにより検知される。ポーリング信号POLLINGは、例えば遷移した入力アドレスが自動実行中のアドレスに一致したときに“１”となり、一致しないときに“０”となる信号である。
【００４９】
次に、第２実施形態に係る読み出し開始トリガ発生回路の一回路例を説明する。
【００５０】
図６Ａは図５Ｂに示す判定回路及びAUTOATD発生回路の一回路例を示す回路図、図６ＢはPOLLING発生回路の一回路例を示す回路図である。
【００５１】
図６Ａに示すように、一回路例に係るAUTOATD発生回路１１は、信号ATTRGの立上りエッジ（Rising Edge）を検知し、この立上りエッジから所定時間“１”レベルとなるパルス信号を発生させる回路である。本例では、信号ATTRGの立上りエッジから、例えば５ｎｓの時間“１”となるアドレス遷移信号AUTOATDを発生する。
【００５２】
また、一回路例に係る判定回路２３は、ロジックゲート回路で構成され、本例では、信号READSETと信号POLLINGとのＡＮＤ論理をとるＡＮＤゲート回路である。判定回路２３は、信号READSET及び信号POLLINGがともに“１”となったとき、信号ATTRGを“１”とする。即ち自動実行が事前検知され、かつ遷移した入力アドレスが自動実行中のアドレスに一致したとき、信号ATTRGを“１”とする。これにより、アドレス遷移信号AUTOATDが発生される。
【００５３】
また、図６Ｂに示すように、POLLING発生回路２４は、例えば自動実行アドレスのうち、バンクを指定するアドレスをラッチし、ラッチされた自動実行アドレスと入力アドレスとを比較する。本例では、自動実行アドレスのうち、A18〜A20をラッチし、ラッチされた自動実行アドレスA18〜A20をそれぞれ、入力アドレスA18〜A20とを比較する。本例では、アドレス比較回路に、ロジックゲート回路、例えばＸＯＲゲート回路を用いている。これにより、アドレスどうしが一致したときのみ“０”が出力される。比較結果が全て“０”になった、即ちラッチされた自動実行アドレスA18〜A20が入力アドレスA18〜A20に全て一致したとき、ポーリング信号POLLINGを“１”とする。
【００５４】
次に、上記読み出し開始トリガ発生回路の一動作例を説明する。
【００５５】
図７Ａ、図７Ｂはそれぞれ上記読み出し開始トリガ発生回路の一動作例を示す図で、図７Ａは入力アドレスがビジー（Busy）からレディ（Ready）へ遷移したとき、図７Ｂは入力アドレスがレディからビジーに遷移したときを示している。
【００５６】
〔Busy→Readyの場合〕
図７Ａに示すように、入力アドレス（Input Address）がAdd1からAdd2に遷移したことを受けて、アドレス遷移信号ATDnが発生される。このアドレス遷移信号ATDnの発生を受けて、読み出し開始トリガ信号ALLATDが出力される。
【００５７】
このとき、入力アドレスAdd2に対応するバンクはレディ、即ち自動実行をしていないバンクであるので、入力アドレスAdd2は、自動実行中のバンクのアドレスに一致しない。したがって、ポーリング信号POLLINGは“０”となる。このため、信号READSETが“１”になっても信号ATTRGは発生せず、アドレス遷移信号AUTOATDも発生しない。よって、読み出し開始トリガ信号ALLATDが出力されてから、セルデータ読み出しに要する所定の時間ｔACC経過後に、入力アドレスAdd2に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００５８】
〔Ready→Busyの場合〕
図７Ｂに示すように、入力アドレスがAdd2からAdd1に遷移したことを受けて、アドレス遷移信号ATDnが発生され、これにより読み出し開始トリガ信号ALLATDが出力される。
【００５９】
このとき、入力アドレスAdd1に対応するバンクはビジー、即ち自動実行をしているバンクであるので、入力アドレスAdd1は、自動実行中のバンクのアドレスに一致する。したがって、ポーリング信号POLLINGは“１”となり、信号READSETが“１”になると信号ATTRGが発生する。これにより、アドレス遷移信号AUTOATDが発生し、再度読み出し開始トリガ信号ALLATDが出力される。このとき、信号READSETが“１”であり、内部的には自動実行が終了しているので、再度読み出し開始トリガ信号ALLATDが出力されてから、時間ｔACC経過後に、入力アドレスAdd1に対応するバンクからデータが読み出される。この後、信号RDBYDが“０”から“１”に変化したとき、入力アドレスAdd1に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００６０】
以上、第２実施形態に係る半導体集積回路装置においても、読み出し開始トリガ信号ALLATDの発生に、例えば自動動作終了の所定時間前に“０”から“１”に変化する信号READSETを利用する。よって、第１実施形態と同様に、ハードウェアシーケンスフラグからセルデータへの切り換えを、信号RDBYBが“０”から“１”への変化時に、例えば同時に行うことが可能となり、同時実行の動作を高速に行える。
【００６１】
また、第２実施形態では、自動実行終了の事前検知時、遷移した入力アドレスが自動実行中のアドレスに一致するか否かをさらに判定する。そして、一致したときのみ、アドレス遷移信号AUTOATDを発生させる。つまり、アドレス遷移信号AUTOATDを必要なときのみ発生させることができる。このため、例えばアドレス遷移信号AUTOATDが必要でないときにも発生する第１実施形態に比較して、不要な読み出し開始トリガ信号ALLATDの発生を抑制できる分、読み出し開始トリガ発生回路１の動作を安定させることができる。
【００６２】
したがって、第２実施形態では、読み出し開始トリガ発生回路１の動作が安定するので、同時実行の動作をより高速にする場合に有利である、という利点を得ることができる。
【００６３】
（第３実施形態）
上記第２実施形態では、例えばポーリング信号POLLINGを、ラッチされた自動実行アドレスA18〜A20と入力アドレスA18〜A20とを比較するロジックゲート回路を用いて発生させる。このようにアドレスの比較を、ロジックゲート回路を用いて行うため、入力アドレスA18〜A20の遷移に対して遅延を伴うことがある。
【００６４】
上記遅延が何らかの要因により大きくなってしまうことを想定すると、図８に示すような動作波形が表れることがある。
【００６５】
図８に示すように、ポーリング信号POLLINGが入力アドレス遷移からΔｔ遅れ、かつ信号READSETが“０”から“１”に変化した以降に、ポーリング信号POLLINGが“１”から“０”に変化したとする。この場合、信号READSET及び信号POLLINGがともに“１”となる期間が発生してしまう。このため、信号ATTRGが“１”となり、信号AUTOATDが発生して読み出し開始トリガ信号ALLATDが出力されてしまう。読み出し動作は、再度発生した信号AUTOATDから開始される。このため、通常の動作とは異なり、読み出し開始のタイミングが、入力アドレスの遷移から自動動作終了の事前検知までの時間ｔRS分遅れてしまう。
【００６６】
本第３実施形態は、ポーリング信号POLLINGの発生が遅れた場合でも、読み出し開始を、通常の動作と同じタイミングで行うことを可能としたものである。
【００６７】
図９はこの発明の第３実施形態に係る半導体集積回路装置が具備する読み出し開始トリガ発生回路の一構成例を示すブロック図である。
【００６８】
図９に示すように、第３実施形態に係る半導体集積回路装置が、第２実施形態と特に異なるところは、判定回路３３が、さらに自動実行終了の事前検知時、入力アドレス遷移があったかを示す信号ADDATDを受けることにある。信号ADDATDは、アドレス遷移信号ATD0〜ATD20が一つでも遷移した場合には“１”となる信号である。信号ADDATDは、ADDATD出力回路３４から出力される。ADDATD出力回路３４は、例えばアドレス遷移信号ATD0〜ATD20を受けるロジックゲート回路で構成でき、本例では、例えばアドレス遷移信号ATD0〜ATD20のＯＲ論理をとるＯＲゲート回路で構成されている。
【００６９】
次に、判定回路３３の一回路例を説明する。
【００７０】
図１０は、図９に示す判定回路３３の一回路例を示す回路図である。
【００７１】
図１０に示すように、一回路例に係る判定回路３３は、CVRPLSB発生回路３５、CVRLAT発生回路３６、Ｆ／Ｆ回路３７、及びATTRG出力回路３８を有する。
【００７２】
一回路例に係るCVRPLSB発生回路３５は、信号ADDATDの立上りエッジを検知し、この立上りエッジから所定時間“０”レベルとなるパルス信号を発生させる回路である。本例では、信号ADDATDの立上りエッジから、例えば１０ｎｓの時間“０”となる信号CVRPLSBを発生する。CVRPLSB発生回路３５は、第１判定時間を設定する第１判定時間設定回路である。第１判定時間は、ポーリング信号POLLINGが一致を示すか不一致を示すかを判定する時間を示す。本例では、例えば信号CVRPLBSが“０”から“１”に変化、例えば１０ｎｓの時間が経過した時、ポーリング信号POLLINGが一致を示すか不一致を示すかを判定する。また、第１判定時間中は、ポーリング信号POLLINGがたとえ一致を示す状態にあっても、自動実行中のバンク以外を読み出している、とみなす。
【００７３】
さらに第１判定時間には、ポーリング信号POLLINGの応答遅れ時間が包含される。このため、ポーリング信号POLLINGの応答が遅れたとしても、一致か不一致かの判定は、第１判定時間が経過した時に為されるので、その応答遅れは許容される。
【００７４】
一回路例に係るＦ／Ｆ回路３６は、信号CVRPLSBによりリセットされ、第１判定時間中、ポーリング信号POLLINGが遷移した入力アドレスが自動実行中のアドレスに一致する状態を示したとき、セットされる。
【００７５】
このＦ／Ｆ回路３６は、第１判定時間中、上記CVRPLSB発生回路３５によって、ポーリング信号POLLINGに関わらず、遷移した入力アドレスが自動実行中のアドレスに一致しない状態（リセット状態）とされる。また、第１判定時間経過時、ポーリング信号POLLINGが“１”であれば、遷移した入力アドレスが自動実行中のアドレスに一致する状態（セット状態）とされ、ポーリング信号POLLINGが“０”であれば、リセット状態を維持する。
【００７６】
一回路例に係るCVRLAT発生回路３７は、信号READSETの立上りエッジを検知し、この立上りエッジから所定時間“０”レベルとなるパルス信号を発生させる回路である。本例では、信号READSETの立上りエッジから、例えば２０ｎｓの時間“１”となる信号CVRLATを発生する。CVRLAT発生回路３６は、第２判定時間を設定する第２判定時間設定回路である。第２判定時間は、信号ATTRGを発生させる時間を示す。本例では、第２判定時間中、ATTRG出力回路３８は非活性となり、第２判定時間が経過した時、ATTRG出力回路３８が活性となる。
【００７７】
なお、信号CVRLATが“１”である時間（第２判定時間）は、信号VVRPLSBが“０”である時間（第１判定時間）よりも長くされる。第１判定時間が、第２判定時間中に終了しないと、信号AUTOATDが発生しなくなる可能性があるためである。
【００７８】
ATTRG出力回路３８は、非活性のとき、Ｆ／Ｆ回路３６の出力信号LATCHに関わらず、信号ATTRGを“０”とする。また、活性のとき、Ｆ／Ｆ回路３６の出力信号LATCHに応じて、信号ATTRGを“０”又は“１”とする。
【００７９】
次に、上記読み出し開始トリガ発生回路の一動作例を説明する。
【００８０】
図１１Ａ、図１１Ｂはそれぞれ上記読み出し開始トリガ発生回路の一動作例を示す図で、図１１Ａは入力アドレスがビジー（Busy）からレディ（Ready）へ遷移したとき、図１１Ｂは入力アドレスがレディからビジーに遷移したときを示している。
【００８１】
〔Busy→Readyの場合〕
図１１Ａに示すように、入力アドレス（Input Address）がAdd1からAdd2に遷移したことを受けて、アドレス遷移信号ADDATDが発生される。このアドレス遷移信号ADDATDの発生を受けて、読み出し開始トリガ信号ALLATDが出力される。
【００８２】
また、遷移信号ADDATDの発生を受けて、信号CVRPLSBが“０”となり、Ｆ／Ｆ回路３６がリセットされる。Ｆ／Ｆ回路３６がリセット状態のとき、信号LATCHBは“１”である。
【００８３】
次に、信号READSETが“１”になると、信号CVRLATが“１”となる。
【００８４】
また、入力アドレスAdd2に対応するバンクはレディ、即ち自動実行をしていないバンクであるので、入力アドレスAdd2は自動実行中のバンクのアドレスに一致しない。したがって、ポーリング信号POLLINGは“０”となる。
【００８５】
信号CVRPLSBが“０”から“１”に変化したとき、即ち第１判定時間が経過した時、ポーリング信号“０”であるので、Ｆ／Ｆ回路３６がセットされず、リセット状態を維持する。
【００８６】
なお、ポーリング信号POLLINGが“０”となるタイミングが、図１１Ａに示すように信号READSETが“１”になった後に遅れた場合でも、信号ATTRGは発生しない。
【００８７】
次に、信号CVRLATが“１”から“０”に変化したとき、即ち第２判定時間が経過した時、信号LATCHは“１”である。よって、信号ATTRGは“０”を維持するので、読み出し開始トリガ信号ALLATDは発生しない。
【００８８】
よって、読み出し開始トリガ信号ALLATDが出力されてから、セルデータ読み出しに要する所定の時間ｔACC経過後に、入力アドレスAdd2に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００８９】
〔Ready→Busyの場合〕
図７Ｂに示すように、入力アドレスがAdd2からAdd1に遷移したことを受けて、アドレス遷移信号ATDnが発生され、これにより読み出し開始トリガ信号ALLATDが出力される。
【００９０】
また、遷移信号ADDATDの発生を受けて、信号CVRPLSBが“０”となり、Ｆ／Ｆ回路３６がリセットされる。Ｆ／Ｆ回路３６がリセット状態のとき、信号LATCHは“１”である。
【００９１】
次に、信号READSETが“１”になると、信号CVRLATが“１”となる。
【００９２】
また、入力アドレスAdd1に対応するバンクはビジー、即ち自動実行をしているバンクであるので、入力アドレスAdd1は自動実行中のバンクのアドレスに一致する。したがって、ポーリング信号POLLINGは“１”となる。
【００９３】
信号CVRPLSBが“０”から“１”に変化したとき、即ち第１判定時間が経過した時、ポーリング信号“１”であるので、Ｆ／Ｆ回路３６がセットされる。Ｆ／Ｆ回路３６がセット状態のとき、信号LATCHBは“０”である。
【００９４】
次に、信号CVRLATが“１”から“０”に変化したとき、即ち第２判定時間が経過した時、信号LATCHは“０”である。よって、信号ATTRGは“１”に変化する。これにより、再度読み出し開始トリガ信号ALLATDが出力される。このとき、信号READSETが“１”であり、内部的には自動実行が終了しているので、再度読み出し開始トリガ信号ALLATDが出力されてから、時間ｔACC経過後に、入力アドレスAdd1に対応するバンクからデータが読み出される。この後、信号RDBYDが“０”から“１”に変化したとき、入力アドレスAdd1に対応するバンクからデータが半導体集積回路装置の外部に読み出される。
【００９５】
なお、本第３実施形態では、アドレス遷移信号AUTOATDの発生タイミングが、信号READSET立上りよりも、信号CVRLATのパルス幅だけ遅れることになる。しかし、読み出し動作は、自動動作が完全に終了する信号RDBYBが“１”に変化するタイミングまでに終了すれば良いので問題ではない。
【００９６】
以上、第３実施形態に係る半導体集積回路装置においても、読み出し開始トリガ信号ALLATDの発生に、例えば自動動作終了の所定時間前に“０”から“１”に変化する信号READSETを利用する。よって、第１実施形態と同様に、ハードウェアシーケンスフラグからセルデータへの切り換えを、信号RDBYBが“０”から“１”への変化時に、例えば同時に行うことが可能となり、同時実行の動作を高速に行える。
【００９７】
また、第３実施形態では、第２実施形態と同様の利点が得られるとともに、さらにポーリング信号POLLINGの発生が遅れた場合でも、読み出し開始を、通常の動作と同じタイミングで行うことが可能となる、という利点を得ることができる。
【００９８】
したがって、第３実施形態では、第２実施形態に比較して、同時実行の動作をより高速にする場合に有利という利点を、さらに良く得ることができる。
【００９９】
以上、この発明を第１〜第３実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１００】
例えば上記実施形態ではそれぞれバンクを２つとしたが、バンクは２つ以上設定されても良い。
【０１０１】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１０２】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１０３】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１０４】
【発明の効果】
以上、この発明によれば、データ書き換えのための自動実行機能と、この自動実行中にデータ読み出しを行う同時実行機能とを有する不揮発性メモリ部を持つ半導体集積回路装置において、特に同時実行の動作を高速に行い得る半導体集積回路装置及びその読み出し開始トリガ信号発生方法を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体集積回路装置の概略構成を示すブロック図、図１Ｂはその読み出し開始トリガ発生回路の一構成例を示すブロック図。
【図２】図２Ａは図１Ｂに示す判定回路及びAUTOATD発生回路の一回路例を示す回路図、図２Ｂは図１Ｂに示すATD[0:20]発生回路の一回路例を示す回路図。
【図３】図３Ａ、図３Ｂはそれぞれこの発明の第１実施形態に係る半導体集積回路装置の一動作例を示す動作波形図。
【図４】図４はこの発明の第１実施形態に係る半導体集積回路装置の一動作例を示す動作波形図。
【図５】図５Ａはこの発明の第２実施形態に係る半導体集積回路装置の概略構成を示すブロック図、図５Ｂはその読み出し開始トリガ発生回路の一構成例を示すブロック図。
【図６】図６Ａは図５Ｂに示す判定回路及びAUTOATD発生回路の一回路例を示す回路図、図６ＢはPOLLING発生回路の一回路例を示す回路図。
【図７】図７Ａ、図７Ｂはそれぞれこの発明の第２実施形態に係る半導体集積回路装置の一動作例を示す動作波形図。
【図８】図８はこの発明の第２実施形態に係る半導体集積回路装置の一動作例を示す動作波形図。
【図９】図９はこの発明の第３実施形態に係る半導体集積回路装置が具備する読み出し開始トリガ発生回路の一構成例を示すブロック図。
【図１０】図１０は図９に示す判定回路の一回路例を示す回路図。
【図１１】図１１Ａ、図１１Ｂはそれぞれこの発明の第３実施形態に係る半導体集積回路装置の一動作例を示す動作波形図。
【符号の説明】
１…読み出し開始トリガ発生回路
２…読み出し制御回路
３…自動実行制御回路
１０…ATD[0:20]発生回路
１１…AUTOATD発生回路
１２…ALLATD出力回路
１３…判定回路
１４…RSPLS発生回路
１５…RST発生回路
１６…フリップフロップ回路
２３…判定回路
２４…POLLING発生回路
３３…判定回路
３４…ADDATD出力回路
３５…CVRPLSB発生回路
３６…フリップフロップ回路
３７…CVRLAT発生回路
３８…ATTRG出力回路
【図１】
0003959270.tif 000002
【図２】
0003959270.tif 000003
【図３】
0003959270.tif 000004
【図４】
0003959270.tif 000005
【図５】
0003959270.tif 000006
【図６】
0003959270.tif 000007
【図７】
0003959270.tif 000008
【図８】
0003959270.tif 000009
【図９】
0003959270.tif 000010
【図１０】
0003959270.tif 000011
【図１１】
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