(57)【特許請求の範囲】
【請求項１】
第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換回路において、
前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積する複数の第１キャパシタ素子と、
前記第１の電圧に応じた電荷を蓄積可能な第２キャパシタ素子と、
前記デジタル信号の最上位ビットの値に応じた電荷を蓄積可能な第３キャパシタ素子と、
前記第２および第３キャパシタ素子の間の電流経路上に接続される切替手段と、を備え、
前記第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積した後、前記第１キャパシタ素子のそれぞれに蓄積された電荷を前記第２キャパシタ素子に転送するとともに、前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積し、その後に、前記切替手段をオンして、前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送する電荷制御回路と、を備えることを特徴とするデジタルアナログ変換回路。
【請求項２】
第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換回路において、
前記デジタル信号の各ビットごとに設けられ、対応するビットの値に応じて、前記第１および第２の電圧のいずれかを選択するｎ個の第１切替手段と、
前記デジタル信号の最上位ビットを除く各ビットに対応する前記第１切替手段にそれぞれ接続される第２切替手段と、
前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を、対応する前記第１および第２の切替手段を介して蓄積する第１キャパシタ素子と、
前記第１の電圧に応じた電荷を蓄積可能な第２キャパシタ素子と、
前記第１の電圧に応じた電荷を前記第２キャパシタ素子に蓄積するか否かを切り替える第３切替手段と、
前記第１キャパシタ素子のそれぞれに対応して設けられ、前記第１キャパシタ素子に蓄積された電荷を前記第２キャパシタ素子に転送するか否かを切り替える第４切替手段と、
前記デジタル信号の最上位ビットの値に応じた電荷を蓄積可能な第３キャパシタ素子と、
前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積するか否かを切り替える第５切替手段と、
前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送するか否かを切り替える第６切替手段と、
前記第２切替手段をオンして前記第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積するとともに、前記第３切替手段をオンして前記第２キャパシタ素子に前記第１の電圧に応じた電荷を蓄積した後、前記第４切替手段をオンして前記第１キャパシタ素子のそれぞれに蓄積された電荷を前記第２キャパシタ素子に転送するとともに、前記第５切替手段をオンして前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積し、その後に、前記第６切替手段をオンして前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送する電荷制御回路と、を備えることを特徴とするデジタルアナログ変換回路。
【請求項３】
前記第３キャパシタの両端電圧を増幅する増幅器と、
前記増幅器の出力端子に接続された第７切替手段と、を備え、
前記電荷制御回路は、前記第５切替手段のオン期間中に前記第７切替手段をオフし、それ以外は前記第７切替手段をオンすることを特徴とする請求項２に記載のデジタルアナログ変換回路。
【請求項４】
前記電荷制御回路は、前記第２切替手段が複数あるときは、一つずつ順にオンすることを特徴とする請求項２または３に記載のデジタルアナログ変換回路。
【請求項５】
前記ｎビットのデジタル信号が特定のビット列のときのみ、前記第２キャパシタ素子に蓄積される電荷量を調整する電荷調整手段を備え、
前記電荷制御回路は、前記第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積した後、前記第１キャパシタ素子のそれぞれに蓄積された電荷を前記第２キャパシタ素子に転送し、かつ前記電荷調整手段による電荷調整を行い、かつ前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積し、その後に、前記切替手段をオンして、前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送することを特徴とする請求項１〜４のいずれかに記載のデジタルアナログ変換回路。
【請求項６】
前記電荷調整手段は、前記デジタル信号の最小値または最大値のときのみ、前記第２キャパシタ素子に蓄積される電荷量を調整することを特徴とする請求項５に記載のデジタルアナログ変換回路。
【請求項７】
信号線および走査線の交点付近に配設された複数のスイッチング素子と、
信号線を駆動する信号線駆動回路と、
走査線を駆動する走査線駆動回路と、を備える表示装置であって、
前記信号線駆動回路は、画素情報を表すデジタル信号をアナログ信号に変換する請求項１〜６のいずれかに記載のデジタルアナログ変換回路を有し、
前記デジタルアナログ変換回路の出力は、対応する信号線に供給されることを特徴とする表示装置。
【請求項８】
第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換方法において、
複数の第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積した後、前記第１キャパシタ素子のそれぞれに蓄積された電荷を第２キャパシタ素子に転送するとともに、前記デジタル信号の最上位ビットの値に応じた電荷を第３キャパシタ素子に蓄積し、その後に、前記第２および第３キャパシタ素子間の電流経路上に接続される切替手段をオンして、前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送することを特徴とするデジタルアナログ変換方法。
【請求項９】
第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換方法において、
複数の第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積した後、前記第１キャパシタ素子のそれぞれに蓄積された電荷を第２キャパシタ素子に転送し、かつ前記ｎビットのデジタル信号が特定のビット列のときのみ前記第２キャパシタ素子に蓄積される電荷量を調整し、かつ前記デジタル信号の最上位ビットの値に応じた電荷を第３キャパシタ素子に蓄積し、その後に、前記第２および第３キャパシタ素子間の電流経路上に接続される切替手段をオンして、前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送することを特徴とするデジタルアナログ変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換回路、表示装置およびデジタルアナログ変換方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線および走査線がマトリクス状に配設された画素アレイ部と、信号線および走査線を駆動する駆動回路とを備えている。従来は、画素アレイ部と駆動回路とを別個の基板に形成していたため、液晶表示装置全体のコストダウンが図れなかった。
【０００３】
【発明が解決しようとする課題】
最近、ガラス基板上にポリシリコンを材料としてＴＦＴ(Thin Film Transistor)を形成する製造技術が進歩してきたため、この技術を利用して、画素アレイ部と駆動回路とを同一基板に形成することも技術的に十分に可能になってきた。
【０００４】
画素アレイ部の信号線には、アナログの画素電圧を供給する必要があるのに対し、駆動回路はゲート回路やフリップフロップ等のデジタル部品で構成されており、デジタル信号の状態で各種の信号処理を行っている。このため、駆動回路の内部にデジタルアナログ変換回路を設けて、変換したアナログ信号を画素アレイ部に供給するのが一般的である。
【０００５】
しかしながら、ガラス基板上に、均一で高性能な特性をもつポリシリコンＴＦＴを形成するのは現状では困難であり、しきい値電圧や移動度などのトランジスタ特性のばらつきが大きくなりやすく、動作速度も遅くなる。
【０００６】
図９はガラス基板上にポリシリコンＴＦＴを用いて構成された従来のデジタルアナログ変換回路の回路図であり、３ビットのデジタル画素データをアナログ電圧に変換する例を示している。図９のデジタルアナログ変換回路は、デジタル画素データの各ビットに対応して設けられる３組のスイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）と、これらスイッチ回路にそれぞれ接続されるスイッチ回路SW17,SW18,SW19と、これらスイッチ回路SW17,SW18,SW19に接続されるキャパシタ素子Ｃ11，Ｃ12，Ｃ13およびスイッチ回路SW20，SW21，SW22と、第１および第２の電圧Ｖ１，Ｖ２のいずれか一方を選択するスイッチ回路SW23と、スイッチ回路SW23に接続されるキャパシタ素子Ｃ14と、キャパシタ素子Ｃ14の一端に接続される増幅器２と、増幅器２の出力端に接続されるスイッチ回路ＳＷ７と、スイッチ回路ＳＷ７を通過した増幅器２の出力電圧に応じた電荷を蓄積するキャパシタ素子Ｃ15と、を備えている。
【０００７】
図１０は３ビットのデジタル信号(1,1,1)が入力された場合の図９の回路内の各部の電圧波形を示す図である。以下、図１０を参照して図９の回路の動作を説明する。なお、第１の電圧Ｖ１は１ボルト、第２の電圧Ｖ２は４ボルトとする。
【０００８】
まず、時刻Ｔ１−Ｔ２では、スイッチ回路SW17〜SW19をオンする。これにより、キャパシタ素子Ｃ11〜Ｃ13の一端ａ，ｂ，ｃ点はいずれも４ボルトになる。次に、時刻Ｔ２−Ｔ３では、スイッチ回路SW20をオンする。これにより、キャパシタ素子Ｃ11からキャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ11，Ｃ14の一端ａ，ｄ点は同電圧（2.5Ｖ）になる。
【０００９】
次に、時刻Ｔ３−Ｔ４では、スイッチ回路SW21をオンする。これにより、キャパシタ素子Ｃ12からキャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ12，Ｃ14の一端ｂ，ｄ点は同電圧（3.25Ｖ）になる。
【００１０】
次に、時刻Ｔ４−Ｔ５では、スイッチ回路SW22をオンする。これにより、キャパシタ素子Ｃ13からキャパシタ素子Ｃ14に電荷が移動し、キャパシタ素子Ｃ13，Ｃ14の一端ｃ，ｄ点は同電圧（3.625Ｖ）になる。また、このとき、スイッチ回路SW７もオンするため、ｄ点の電圧に応じた電荷が増幅器２とスイッチ回路ＳＷ７を介してキャパシタＣ15に蓄積される。時刻Ｔ５以降は、時刻Ｔ１〜Ｔ５と同様の動作を繰り返す。
【００１１】
図９のｄ点の電圧は、時刻Ｔ１〜Ｔ５の間に徐々に変化し、時刻Ｔ４〜Ｔ５の間にようやく所望のアナログ電圧になる。すなわち、ｄ点は、所望のアナログ電圧になる期間が短い。このため、スイッチ回路ＳＷ７は、ｄ点が所望の電圧になる期間（時刻Ｔ４〜Ｔ５）しかオンすることができない。したがって、デジタルアナログ変換回路の出力を信号線に供給する期間が短くなり、信号線が所望の電圧にまで上がりきれない、あるいは下がりきれないおそれがあり、輝度むら等がおきて表示品質が悪くなってしまう。
【００１２】
本発明は、このような点に鑑みてなされたものであり、その目的は、デジタルアナログ変換に要する時間を短縮できるデジタルアナログ変換回路、表示装置およびデジタルアナログ変換方法を提供することにある。
【００１３】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換回路において、前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積する複数の第１キャパシタ素子と、前記第１の電圧に応じた電荷を蓄積可能な第２キャパシタ素子と、前記デジタル信号の最上位ビットの値に応じた電荷を蓄積可能な第３キャパシタ素子と、前記第２および第３キャパシタ素子の間の電流経路上に接続される切替手段と、を備え、前記第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積した後、前記第１キャパシタ素子のそれぞれに蓄積された電荷を前記第２キャパシタ素子に転送するとともに、前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積し、その後に、前記切替手段をオンして、前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送する電荷制御回路と、を備える。
【００１４】
また、第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換回路において、前記デジタル信号の各ビットごとに設けられ、対応するビットの値に応じて、前記第１および第２の電圧のいずれかを選択するｎ個の第１切替手段と、前記デジタル信号の最上位ビットを除く各ビットに対応する前記第１切替手段にそれぞれ接続される第２切替手段と、前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を、対応する前記第１および第２の切替手段を介して蓄積する第１キャパシタ素子と、前記第１の電圧に応じた電荷を蓄積可能な第２キャパシタ素子と、前記第１の電圧に応じた電荷を前記第２キャパシタ素子に蓄積するか否かを切り替える第３切替手段と、前記第１キャパシタ素子のそれぞれに対応して設けられ、前記第１キャパシタ素子に蓄積された電荷を前記第２キャパシタ素子に転送するか否かを切り替える第４切替手段と、前記デジタル信号の最上位ビットの値に応じた電荷を蓄積可能な第３キャパシタ素子と、前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積するか否かを切り替える第５切替手段と、前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送するか否かを切り替える第６切替手段と、前記第２切替手段をオンして前記第１キャパシタ素子のそれぞれに前記デジタル信号の最上位ビットを除く各ビットの値に応じた電荷を蓄積するとともに、前記第３切替手段をオンして前記第２キャパシタ素子に前記第１の電圧に応じた電荷を蓄積した後、前記第４切替手段をオンして前記第１キャパシタ素子のそれぞれに蓄積された電荷を前記第２キャパシタ素子に転送するとともに、前記第５切替手段をオンして前記デジタル信号の最上位ビットの値に応じた電荷を前記第３キャパシタ素子に蓄積し、その後に、前記第６切替手段をオンして前記第２キャパシタ素子に蓄積された電荷を前記第３キャパシタ素子に転送する電荷制御回路と、を備える。
【００１５】
本発明では、デジタル信号の各ビットの値に応じた電荷を第２キャパシタ素子に蓄積しておき、その後に、切替手段をオンして、この電荷を第３キャパシタ素子に転送するため、切替手段がオフの間は、第３キャパシタ素子は直前の画素データを保持し続ける。したがって、信号線に画素電圧を供給する期間を長くでき、表示品質の向上が図れる。
【００１６】
【発明の実施の形態】
以下、本発明に係るデジタルアナログ変換回路について、図面を参照しながら具体的に説明する。以下では、本発明に係るデジタルアナログ変換回路を液晶表示装置内の信号線駆動回路に適用する例について説明する。
【００１７】
（第１の実施形態）
図１は本発明に係るデジタルアナログ変換回路の第１の実施形態の回路図である。図１のデジタルアナログ変換回路は、３ビットのデジタル信号(b2,b1,b0)を第１および第２の電圧Ｖ１，Ｖ２間の８種類の電圧に変換するものである。
【００１８】
図１のデジタルアナログ変換回路は、デジタル信号(b2,b1,b0)の各ビットの値に応じて第１および第２の電圧Ｖ１，Ｖ２のいずれかを選択する３組の第１スイッチ回路（第１切替手段）（SW11,SW12）、（SW13,SW14）、（SW15,SW16）と、デジタル信号(b2,b1,b0)の最上位ビットを除く各ビットに対応する第１スイッチ回路にそれぞれ接続される複数の第２スイッチ回路（第２切替手段）SW2-1，SW2-2と、デジタル信号(b2,b1,b0)の最上位ビットを除く各ビットの値に応じた電荷を対応する第１および第２のスイッチ回路を介して蓄積する複数の第１キャパシタ素子Ｃ１，Ｃ２と、第１の電圧Ｖ１に応じた電荷を蓄積可能な第２キャパシタ素子Ｃ３と、第１の電圧Ｖ１に応じた電荷を第２キャパシタ素子Ｃ３に蓄積するか否かを切り替える第３スイッチ回路（第３切替手段）ＳＷ３と、第１キャパシタ素子Ｃ１，Ｃ２に蓄積された電荷を第２キャパシタ素子Ｃ３に転送するか否かを切り替える第４スイッチ回路（第４切替手段）SW4-1,SW4-2と、デジタル信号(b2,b1,b0)の最上位ビットの値に応じた電荷を蓄積可能な第３キャパシタ素子Ｃ４と、デジタル信号(b2,b1,b0)の最上位ビットの値に応じた電荷を第３キャパシタ素子Ｃ４に蓄積するか否かを切り替える第５スイッチ回路（第５切替手段）ＳＷ５と、第２キャパシタ素子Ｃ３に蓄積された電荷を第３キャパシタ素子Ｃ４に転送するか否かを切り替える第６スイッチ回路（切替手段、第６切替手段）ＳＷ６と、第１〜第６スイッチ回路SW11〜ＳＷ６を切替制御する電荷制御回路１と、第３キャパシタ素子Ｃ４の両端電圧を増幅する増幅器２と、増幅器２の出力端子に接続された第７スイッチ回路（第７切替手段）ＳＷ７とを備えている。
【００１９】
増幅器２の出力は、第７スイッチ回路ＳＷ７を介して、不図示の信号線に供給される。信号線には、画素ＴＦＴが接続されており、画素ＴＦＴのゲート端子に接続された走査線がハイレベルになると、画素ＴＦＴがオンして、信号線上の電圧に応じた電荷が液晶容量および補助容量に蓄積される。図１では、これら容量を第４キャパシタ素子Ｃ５で代表している。
【００２０】
図１の第１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）はそれぞれ、一端に第１の電圧Ｖ１が印加されるスイッチSW11,SW13,SW15と、一端に第２の電圧Ｖ２が印加されるスイッチSW12,SW14,SW16とからなり、第１スイッチ回路内の２つのスイッチの各他端は共通に接続されている。図１では、これら共通接続点をそれぞれb2,b1,b0点としている。
【００２１】
第１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）は、デジタル信号(b2,b1,b0)の各ビットに対応しており、各ビットの値に応じて対応する第１スイッチ回路がオンオフする。例えば、ビット値が「１」の場合には、スイッチSW12,SW14,SW16のいずれかがオンし、ビット値が「０」の場合には、スイッチSW11,SW13,SW15のいずれかがオンする。これらスイッチSW11〜SW16の切り替えにより、第１スイッチ回路の端部b2,b1,b0点は、それぞれ第１の電圧Ｖ１か第２の電圧Ｖ２のいずれかになる。
【００２２】
図２は、第１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）のオン・オフ、第１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）の端部b2,b1,b0点の電圧、および第３キャパシタ素子Ｃ４の一端ｄ点の電圧との関係を示す図である。図示のように、b2,b1,b0点の電圧が(V2,V2,V2)のときは、ｄ点は最大電圧{V1+7*(V2-V1)/8}になり、b2,b1,b0点の電圧が(V1,V1,V1)のときは、ｄ点は最小電圧Ｖ１になる。
【００２３】
電荷制御回路１は、デジタル信号(b2,b1,b0)の値に応じて第１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）内の各スイッチをオン・オフ制御する。また、図１のｄ点は、デジタル信号(b2,b1,b0)の値に応じた電圧を出力する。
【００２４】
図３は図１の回路内部の各部の電圧波形図である。図３の電圧波形図は、b2,b1,b0点の電圧が(V2,V2,V2)の場合の例、すなわちデジタル画素データが(1,1,1)の例を示している。以下、図３の電圧波形図に基づいて図１のデジタルアナログ変換回路の動作を説明する。なお、図３では、第１の電圧Ｖ１を１Ｖ、第２の電圧Ｖ２を４Ｖとしている。
【００２５】
まず、時刻Ｔ１−Ｔ２のとき、電荷制御回路１は、第２スイッチ回路SW2-1，SW３，SW2-2と第７スイッチ回路ＳＷ７をオンする。これにより、キャパシタ素子Ｃ１，Ｃ２の一端ａ点，ｃ点は電圧Ｖ２に、キャパシタ素子Ｃ３の一端ｂ点は電圧Ｖ１になる。
【００２６】
次に、時刻Ｔ２−Ｔ３のとき、電荷制御回路１は、第４スイッチ回路SW4-1と第７スイッチ回路ＳＷ７をオンする。これにより、キャパシタ素子Ｃ１，Ｃ３の各一端ａ，ｂ点は同電圧（２．５Ｖ）になる。この電圧は、４Ｖと１Ｖの中間の電圧である。
【００２７】
次に、時刻Ｔ３−Ｔ４のとき、電荷制御回路１は、第５スイッチ回路SW4-2，ＳＷ５をオンする。これにより、キャパシタ素子Ｃ４の一端ｄ点は電圧Ｖ２になり、また、キャパシタ素子Ｃ２からキャパシタ素子Ｃ３に電荷が移動して、キャパシタ素子Ｃ２，Ｃ３の各一端ｂ，ｃは同電圧（3.25Ｖ）になる。
【００２８】
次に、時刻Ｔ４−Ｔ５のとき、電荷制御回路１は、第４および第７スイッチ回路ＳＷ６，ＳＷ７をオンする。これにより、キャパシタ素子Ｃ３からキャパシタ素子Ｃ４に電荷が移動して、キャパシタ素子Ｃ３，Ｃ４の各一端ｂ，ｄは同電圧（3.625Ｖ）になる。また、第７スイッチ回路ＳＷ７の一端ｅ点も3.625Ｖになる。
【００２９】
以下、時刻Ｔ５以降は、時刻Ｔ１〜Ｔ５と同様の動作を行う。
【００３０】
このように、本実施形態では、デジタル画素データの値に応じた電荷をキャパシタ素子Ｃ３に蓄積しておき、電荷の蓄積が終わった段階で、スイッチ回路ＳＷ６をオンしてこの電荷をキャパシタ素子Ｃ４に転送するようにしたため、スイッチ回路ＳＷ６がオフの間は、キャパシタ素子Ｃ４は前の画素データに応じた電荷を保持し続けることができる。したがって、デジタルアナログ変換回路の後段に設けられる信号線に電圧を供給する時間が長くなり、信号線の電圧が上がりきれない、あるいは下がりきれないといった問題がなくなり、表示品質がよくなる。
【００３１】
（第２の実施形態）
第１の実施形態では、第１および第２の電圧Ｖ１，Ｖ２を等分した線形に変化するアナログ電圧を生成しているが、生成したアナログ電圧を液晶表示装置の信号線駆動用に用いる場合、信号線電圧の最大電圧か最小電圧のいずれか一方は、非線形な電圧に設定する必要がある。その理由は、液晶の電圧透過率特性が線形でないためである。そこで、以下に説明する第２の実施形態は、デジタル画素データをアナログ電圧に変換する際、デジタル画素データの最大値か最小値に対応するアナログ電圧を非線形な電圧値に補正するものである。
【００３２】
図４は本発明に係るデジタルアナログ変換回路の第２の実施形態の回路図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３３】
図４のデジタルアナログ変換回路は、図１の構成に新たに第８スイッチ回路ＳＷ８を追加した構成になっている。第８スイッチ回路ＳＷ８の一端には電源電圧Ｖ０が印加され、他端には第４スイッチ回路SW4-1,SW4-2、第５スイッチ回路ＳＷ５および第６スイッチ回路ＳＷ６が接続されている。
【００３４】
第８スイッチ回路ＳＷ８がオンになるのは、デジタル画素データが最小値のときのみであり、それ以外はオフである。
【００３５】
図５は、第１スイッチ回路（SW11,SW12）、（SW13,SW14）、（SW15,SW16）のオン・オフ、b2,b1,b0点の電圧、および第３キャパシタ素子Ｃ４の一端ｄ点の電圧の関係を示す図である。b2,b1,b0点の電圧が(V1,V1,V1)のとき、すなわちデジタル画素データが最小値のときにｄ点は(V0+V1)/2になる。これ以外のときは図２と同じ電圧になる。
【００３６】
図６はｄ点の電圧がデジタル画素データに応じて変化する様子を示す図である。図６ではデジタル画素データが最小値のときのアナログ電圧を黒丸で、それ以外のデジタル画素データに対応するアナログ電圧を白丸で表している。参考のために、第１の実施形態における最小値に対応するアナログ電圧を斜線の丸で表している。
【００３７】
図示のように、第１の実施形態では、アナログ電圧が常に線形な特性になるのに対して、本実施形態では、デジタル画素データが最小値のときに非線形な特性になることがわかる。
【００３８】
図７は図４の回路内部の各部の電圧波形図である。図７の電圧波形図は、b2,b1,b0点の電圧が(V1,V1,V1)の場合の例、すなわち、デジタル画素データが(0,0,0)の例を示している。このとき、第８スイッチ回路ＳＷ８はオンになるものと仮定し、第１の電圧Ｖ１は１Ｖ、第２の電圧Ｖ２は４Ｖ、第３の電圧Ｖ３は-0.6Ｖとしている。
【００３９】
まず、時刻Ｔ１−Ｔ２のとき、電荷制御回路１は、第２スイッチ回路SW2-1,SW2-2と第３スイッチ回路ＳＷ３をともにオンする。これにより、a,b,c点はいずれも１Ｖになる。
【００４０】
次に、時刻Ｔ２−Ｔ３のとき、電荷制御回路１は、第４スイッチ回路SW4-1をオンする。これにより、キャパシタ素子Ｃ１，Ｃ３の間で電荷の再配分が行われるが、もともとキャパシタ素子Ｃ１，Ｃ３に蓄積されている電荷量は等しいため、ａ，ｂ点の電位は１Ｖのままで変化しない。
【００４１】
次に、時刻Ｔ３−Ｔ４のとき、電荷制御回路１は、第４スイッチ回路SW4-2、第５スイッチ回路ＳＷ５および第８スイッチ回路ＳＷ８をオンする。これにより、キャパシタ素子Ｃ２，Ｃ３の間で電荷の再配分が行われ、ｂ，ｃ点の電圧は、(1-0.6)/2=0.2Vになる。また、キャパシタ素子Ｃ４には第１の電圧Ｖ１に応じた電荷が蓄積され、ｄ点は１Ｖになる。
【００４２】
次に、時刻Ｔ４−Ｔ５のとき、電荷制御回路１は、第６および第７スイッチ回路SW6,SW7をオンする。これにより、キャパシタ素子Ｃ３，Ｃ４の間で電荷の再配分が行われ、ｄ，ｅ点は(1+0.2)/2=0.6Vになる。
【００４３】
時刻Ｔ５以降は、時刻Ｔ１〜Ｔ５の動作を繰り返す。
【００４４】
一方、図８の電圧波形図は、b2,b1,b0点の電圧が(V2,V2,V2)の場合の例、すなわち画素データが(1,1,1)の例を示している。このとき、第８スイッチ回路ＳＷ８はオフになるものと仮定している。
【００４５】
この場合、第８スイッチ回路ＳＷ８はオフであるため、図４の回路は図１と全く同様に動作し、時刻Ｔ４−Ｔ５のときに、キャパシタ素子Ｃ３，Ｃ４の各一端ｂ，ｄと第７スイッチ回路ＳＷ７の一端ｅ点はともに3.625Ｖになる。
【００４６】
このように、本実施形態では、デジタル画素データが最小値のときに第８スイッチ回路ＳＷ８がオンになるようにするため、最小値に対応するアナログ電圧を非線形な電圧に補正できる。したがって、液晶の電圧透過率特性が線形でなくても、液晶の特性に最適な電圧を信号線に供給でき、表示品質の向上が図れる。
【００４７】
なお、上述した実施形態では、デジタル画素データが最小値のときに第８スイッチ回路ＳＷ８をオンする例を説明したが、デジタル画素データが最大値のときに第８スイッチ回路ＳＷ８をオンしてアナログ電圧の補正を行ってもよい。このように、本実施形態によれば、液晶の電圧透過率特性に合わせて補正処理を行うことができる。
【００４８】
図１および図４では、３ビットのデジタル画素データをアナログ電圧に変換する例を説明したが、デジタル画素データのビット数は３ビットに限定されない。例えば、ｎ（ｎは２以上の整数）ビットのデジタル画素データをアナログ電圧に変換したい場合は、第２スイッチ回路SW2-1,SW2-2、第１キャパシタ素子C1,C2および第４スイッチ回路SW4-1,SW4-2をそれぞれ(n-1)個ずつ設ければよい。
【００４９】
また、図１および図４のデジタル変換回路は、表示装置以外でも用いることができ、本発明に係るデジタル変換回路は、必ずしもポリシリコンＴＦＴを用いて構成しなくてもよい。
【００５０】
【発明の効果】
以上詳細に説明したように、本発明によれば、デジタル信号に応じた電荷を第２キャパシタ素子に蓄積した後、その電荷を切替手段をオンして第３キャパシタ素子に転送するため、切替手段がオフの間は、第３キャパシタは直前のデジタル信号に応じた電荷を保持し続けることができる。したがって、本発明のデジタルアナログ変換回路を液晶表示装置の信号線駆動用に適用すると、信号線に電圧を供給する時間を長くすることができ、輝度むら等が起きにくくなって表示品質が向上する。
【図面の簡単な説明】
【図１】本発明に係るデジタルアナログ変換回路の一実施形態の回路図。
【図２】第１の実施形態における第１スイッチ回路のオン・オフ、第１スイッチ回路の端部電圧、および第３キャパシタ素子の一端電圧の関係を示す図。
【図３】図１の回路内部の各部の電圧波形図。
【図４】本発明に係るデジタルアナログ変換回路の第２の実施形態の回路図
【図５】第２の実施形態における第１スイッチ回路のオン・オフ、第１スイッチ回路の端部電圧、および第３キャパシタ素子の一端電圧の関係を示す図。
【図６】ｄ点の電圧がデジタル画素データに応じて変化する様子を示す図。
【図７】  b2,b1,b0点の電圧が(V1,V1,V1)の場合における図４の回路内部の各部の電圧波形図。
【図８】  b2,b1,b0点の電圧が(V2,V2,V2)の場合における図４の回路内部の各部の電圧波形図。
【図９】ガラス基板上にポリシリコンＴＦＴを用いて構成された従来のデジタルアナログ変換回路の回路図。
【図１０】３ビットのデジタル信号(1,1,1)が入力された場合の図９の回路内の各部の電圧波形を示す図。
【符号の説明】
１  電荷制御回路
２  増幅器
SW11〜SW16  第１スイッチ回路
SW2-1,SW2-2  第２スイッチ回路
ＳＷ３  第３スイッチ回路
SW4-1,SW4-2  第４スイッチ回路
ＳＷ５  第５スイッチ回路
ＳＷ６  第６スイッチ回路
ＳＷ７  第７スイッチ回路
Ｃ１，Ｃ２  第１キャパシタ素子
Ｃ３  第２キャパシタ素子
Ｃ４  第３キャパシタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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