(57)【特許請求の範囲】
【請求項１】
半導体チップ上に集積されて構成された半導体メモリデバイスであって、半導体基板上に配置された各１つの２値の情報値に対する多数のメモリセル（ＭＣ）と、情報値の読み出しおよび書込みのためのデータ線と、各メモリセルとデータ線との間のデータ路を選択的にレリーズするためにメモリセル（ＭＣ）に対応付けられているゲートトランジスタと、ゲートトランジスタを駆動するための選択線と、半導体メモリデバイスの規定どおりの作動の際に予め定められた正規値に設定されている少なくとも１つのチップ内部参照電圧（ＶＤＣ）とを有し、データ値の読み出しの前にデータ線がデータ線電位に予充電される半導体メモリデバイスを検査するための方法において、
予め定められた又は予め定め得る機能パターンを有する少なくとも１つのチップ内部参照電圧（ＶＤＣ）が、時間に関係して参照電圧（ＶＤＣ）の正規値に対して下げられ、また再び上げられ、それによってチップ内部参照電圧がいくつかの検査の間下げられ、いくつかの検査の間上げられ、チップ内部参照電圧の低下の際には物理的０の読出し信号が減少し、チップ内部参照電圧の上昇の際には物理的１の読出し信号が減少し、減ぜられたロードキャパシタンス又は他の欠陥を有するメモリセルは小さい読出し信号を供給し、弱いメモリセル又は欠陥のあるメモリセルとして識別され、又は冗長セルにより置換されることを特徴とする半導体メモリデバイスの検査方法。
【請求項２】
少なくとも１つのチップ内部参照電圧（ＶＤＣ）の少なくとも一時的な変更がチップの外側から実行されることを特徴とする請求項１記載の方法。
【請求項３】
少なくとも１つのチップ内部参照電圧（ＶＤＣ）の少なくとも一時的な変更が、半導体チップ上に集積されて構成されている適当なヒューズの設定により実行されることを特徴とする請求項１記載の方法。
【請求項４】
少なくとも１つのチップ内部参照電圧（ＶＤＣ）が、半導体チップ上に集積されて構成されているダミーメモリセル（ＤＭＣ）に対するダミーメモリセル供給電圧であることを特徴とする請求項１〜３のいずれか１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ上に集積されて構成された半導体メモリデバイスであって、半導体基板上に配置された各１つの２値の情報値に対する多数のメモリセルと、情報値の読出しおよび書込みのためのデータ線と、各メモリセルとデータ線との間のデータ路を選択的にレリーズするためにメモリセルに対応付けられているゲートトランジスタと、ゲートトランジスタを目的に合致して駆動するための選択線と、半導体メモリデバイスの規定どおりの作動の際に予め定められた正規値に設定されている少なくとも１つのチップ内部の参照電圧とを有する半導体メモリデバイスを検査するための方法に関する。
【０００２】
【従来の技術】
半導体チップ上に集積されて構成された半導体メモリデバイス、特に選択自由なアクセスを有するダイナミック半導体メモリデバイス（いわゆるＤＲＡＭ）の複雑さおよびメモリ深さが増すにつれて、半導体メモリデバイスの機能を検査するために好ましくはパッケージに半導体チップを封入する以前に実行すべき検査方法または計算機を使用して実行すべき検査プログラムはますます膨大になり、また個々の検査の検査時間はますます長くなり、従って検査の実行にますます大きな費用を必要とする。このような方法および検査プログラムの目的は、十分な余裕をもっての原理的な機能能力に関するメモリチップの検査とならんで、特に欠陥のあるメモリセルまたは性能の低いメモリセルを、これらを場合によってはチップ上に付加的に存在する冗長セルにより置換するために、捜し出すことである。その際に、集積された半導体メモリ回路、特に１トランジスタ‐メモリセル形式の半導体メモリ回路はいわゆるソフトエラーに対して、すなわちたいてい使用されるモジュールハウジングに由来するアルファ線に対して敏感である。研究の結果、半導体メモリ回路は、情報値を物理的１として記憶すべきか物理的０として記憶すべきかに応じて、異なった強さでこれらのアルファ線に反応することが示されている（物理的０は論理的０に相応する。しかし、それは論理的１にも相応し得る。その際に対応付けはそれぞれ選ばれた回路技術に関係している）。その結果、読出し増幅器のいわゆる評価非対称性が生ずること、すなわち、たとえば物理的０として記憶されたデータが物理的１として記憶されたデータと同一の信頼性および同一の信頼性余裕をもって読出し可能でないこと（及びその逆）が判明している。しかし、それによって、１つのデータ形式に関するソフトエラーの発生の危険が増大し、他方においてそれは他のデータ形式にくらべて減少する。それに応じて欠陥のあるメモリセルまたは弱いメモリセルの検出もデータ形式に関係して費用がかかる。こうしてプロセスに起因して（たとえば粒子に起因して）より悪い読出し信号を供給するメモリセルがときおり従来の検査プログラムによっては完全に検出かつ選別され得ない。このようなメモリセルはユーザーにおいて潜在的な危険を呈する。なぜならば、それらは特別な条件のもとでは故障に通じ得るからである。このことは出荷される製品の品質を直接的に悪くする。この問題を解決するため、半導体メモリデバイスの検査のためにこれまでに使用されてきた方法または検査プログラムがより長くされ、またより厳しくされた。しかし、一方では、このような膨大な検査プログラムは半導体メモリデバイスの完全な検査のために著しい時間的費用を必要とする。他方では、膨大な検査プログラムによってさえ達成可能な選別確度も特に高くはないし十分でもないことが少なくとも部分的に示されている。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、半導体チップ上に集積されて構成された半導体メモリデバイスを検査するための方法であって、欠陥のあるメモリセルまたは弱いメモリセルのできるかぎり完全な検出および選別を可能にする検査方法を提供することである。
【０００４】
【課題を解決するための手段】
この課題を解決するため、本発明によれば、半導体メモリデバイスの規定どおりの作動の際に予め定められた正規値に設定されている予め与えられたチップ内部参照電圧が半導体メモリデバイスを検査するために少なくとも一時的に変更され、また少なくとも一時的に変更された参照電圧において読出された情報値が検出かつ評価される。本発明の原理によれば、チップ内部の参照電圧がいくつかの検査の間に低くされ、またいくつかの検査の間に高くされる。この仕方でチップ内部の参照電圧の低下の際に物理的０の読出し信号が減少し、または参照電圧の上昇の際に物理的１の読出し信号が減少するので、減ぜられたロードキャパシタンスまたは他の欠陥を有するメモリセルはその際に確実な評価のために小さ過ぎる読出し信号を供給し、またこの理由から簡単な仕方で弱いメモリセルまたは欠陥のあるメモリセルとして認識され、場合によっては冗長セルにより置換され得る。
【０００５】
本発明による方法を実施するためには、チップ内部の参照電圧が外部から一時的または永久的に変更され（予め定められた正規値にくらべて増大または減少される）、かつ（または）設定され得ることが必要である。このことは、適当な接続パッドにおいて外部からチップ内部の参照電圧を印加しまたはプログラムすることにより、または可逆のスイッチとしてチップの上に必要に応じて切り離され得る冗長な導通接続の形態で構成されているいわゆるヒューズ（光ヒューズ、レーザーヒューズ、電気ヒューズなど）を介して、または検査モードのなかで行うことができる。いずれの場合にも、チップ内部の参照電圧の比較的簡単に実行可能な変更により、欠陥のあるメモリセルを検査するための公知の検査方法にくらべて迅速な検査方法が十分に高い選別確度をもって実現することができる。
【０００６】
本発明による方法の特に好ましい構成では、チップ内部の参照電圧がいわゆるダミーメモリセルの供給電圧ＶＤＣとして使用される。集積された半導体メモリ回路では、メモリセルからデータを読出す前にビット線をビット線電位ＶＢＬに予充電するのが一般に通常である（一般にプレチャージ過程又はプレチャージ電位と呼ばれる）。このことは、一般にフリップフロップ回路であり差動的に動作する読出し増幅器に読出し後に読出し信号の評価および増幅のために有効にこれらのみを供給する役割をする。なぜならば、ビット線電位ＶＢＬは読出し増幅器の両入力端に同一の値で与えられており、従って差動的に動作する読出し増幅器により顧慮されないからである。通常の仕方でビット線電位ＶＢＬとして、供給電圧電位ＶＤＤと基準電位ＶＣＣとの差の半分に相当する値が与えられる。または、完成したモジュールに与えられる供給電位にくらべて低いいわゆる内部供給電圧電位ＶＤＤｉｎｔにより動作するような半導体メモリ回路では、この内部供給電圧電位ＶＤＤｉｎｔと基準電位ＶＳＳとの差の半分に相当する値が与えられる。半導体メモリ回路が前記のいわゆるダミーメモリセルをも有するかぎり、一般にこれらもビット線電位ＶＢＬに充電される。ダミーメモリセルを有するこのような半導体メモリ回路では、これらが有効にチップ内部のダミーセル供給電圧ＶＣＣの変化により検査され得ることが判明している。
【０００７】
【実施例】
以下、本発明の有利な実施例を図面により説明する。
【０００８】
図面には本発明によるメモリセル検査方法を使用することのできる半導体メモリ回路の一例の一部分が示されている。両ビット線半部ＢＬＨ、バーＢＬＨを有するビット線ＢＬが示されており、それらには一方の側には読出し増幅器ＳＡが接続されており、他方の側に、メモリセルＭＣからデータを読出す前にビット線電位ＶＢＬにビット線半部ＢＬＨ、バーＢＬＨを予充電し、またこれらを（その電位に関して）同一化するための予充電装置ＥＱＬが接続されている。さらに、１トランジスタ形式の（選択トランジスタＭＣＴおよびメモリコンデンサＭＣＣを有する）メモリセルＭＣが示されており、このメモリセルＭＣは一方では各ビット線半部ＢＬＨ、バーＢＬＨと接続されており、他方では（そのメモリコンデンサＭＣＣの第１の電極において）すべて共通にいわゆる板電位ＶＰＬと接続されている。これはほぼ供給電圧電位ＶＤＤ（または内部供給電圧電位ＶＤＤｉｎｔ）と基準電位ＶＳＳとの差の半分の値を有する。それはこうして予充電装置ＥＱＬを介してビット線ＢＬに与えられ得るビット線電位ＶＢＬにほぼ等しい。板電位ＶＰＬは、従来通常のように、ほぼ供給電圧電位ＶＤＤの値（または内部供給電圧電位ＶＤＤｉｎｔの値）または基準電位ＶＳＳの値をも有し得る。さらに、図面にはメモリセルＭＣの選択トランジスタＭＣＴを駆動するためのワード線ＷＬ（通し符号ＷＬ１ないしＷＬｎを付されている）が示されている。すなわちメモリセルＭＣは、従来通常のように、ワード線ＷＬとビット線ＢＬとの間の交点に配置されており、またそれらの選択トランジスタＭＣＴを介して情報の読出しおよび記憶のために各ビット線ＢＬまたはビット線半部ＢＬＨ、バーＢＬＨと接続可能である。各ビット線半部ＢＬＨ、バーＢＬＨは（たとえば、図示されているように、それらの端に配置されている）同じく１トランジスタ形式のいわゆるダミーセルＤＭＣを有する。このダミーセルは作動中に差動的に動作する読出し増幅器ＳＡの負荷を均等かつ対称にする役割をする。またダミーセルＤＭＣのメモリコンデンサＤＣもそれらの第１の電極で板電位と接続されている。さらに、この半導体メモリ回路は、ダミーセルＤＭＣのメモリコンデンサＤＣのそれぞれ第２の電極に作動中に予充電電位ＶＤＣを印加可能にするための装置ＥＱＬＤＣを有する。この予充電電位ＶＤＣの印加はビット線電位ＶＢＬへのビット線ＢＬの（通常の）予充電の間に行われる。予充電電位ＶＤＣの値は好ましくは供給電圧電位ＶＤＤ（または内部供給電圧電位の使用の際にはＶＤＤｉｎｔ）と基準電位ＶＳＳとの差の半分の値よりも５ないし３５％大きい。
【０００９】
装置ＥＱＬＤＣはたとえば、図示されているように、一方では予充電電位ＶＤＣと、また他方ではダミーセルＤＭＣのメモリコンデンサＤＣの第２の電極と接続されているトランジスタを含んでいてよい。これらのトランジスタはゲートにおいて、予充電の時点でトランジスタを導通状態に切換える予充電クロック信号Ｔにより駆動される。予充電クロック信号Ｔは、メモリセルＭＣからのデータの読出しの前にビット線電位ＶＢＬへのビット線ＢＬの予充電を制御する相応の（詳細には示されていない）クロック信号と同一の時間的経過を有し得る。
【００１０】
図面にはさらに、一般に“フレンドリセル”と呼ばれる冗長セルＣＭＣが示されている。その機能は当業者にそれ自体は知られている。それらは単にここに示されているように周辺セルコンデンサＣＣから成っていてよい。しかし、それらはさらにメモリセルＭＣの選択トランジスタＭＣＴまたはダミーセルＤＭＣの選択トランジスタと類似のトランジスタをも含んでいてもよい。有利な仕方で周辺セルコンデンサＣＣの第１の電極は板電位ＶＰＬと、また周辺セルコンデンサＣＣの第２の電極はダミーセルＤＭＣに対する平衡装置ＥＱＬＤＣにより同じくダミーセルＤＭＣの予充電電位ＶＤＣを与えられ得る。このことは読出しならびに読出されたデータの評価および増幅の際の読出し増幅器ＳＡの動作および負荷状況を一層良好に対称化する。
【図面の簡単な説明】
【図１】本発明によるメモリセル検査方法が使用される半導体メモリ回路の一例の一部分の接続図である。
【符号の説明】
ＢＬ    ビット線
ＢＬＨ、バーＢＬＨ    ビット線半部
ＤＣ    メモリコンデンサ
ＤＭＣ  ダミーメモリセル
ＥＱＬ  予充電装置
ＭＣ    メモリセル
ＭＣＣ  メモリコンデンサ
ＭＣＴ  選択トランジスタ
ＳＡ    読出し増幅器
ＶＤＣ  参照電圧
ＶＤＤ  供給電圧電位
ＶＳＳ    基準電位
ＷＬ    ワード線
【図１】
0003878243.tif 000002