(57)【特許請求の範囲】
【請求項１】
試験対象となるＬＳＩから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力するとともに、当該レベルデータのエッジタイミングを示す位置データを出力するタイムインターポレータと、
このタイムインターポレータから出力される位置データを入力，保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力するディジタルフィルタと、
を有するクロックリカバリ回路を備えることを特徴とする半導体試験装置。
【請求項２】
前記タイムインターポレータが、
前記ＬＳＩから出力される出力データを入力する、並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを前記複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、前記複数の順序回路から出力される時系列のレベルデータを入力し、前記ＬＳＩの出力データのエッジタイミングを示す位置データに符号化して出力するエンコーダと、を備えるとともに、
前記ディジタルフィルタが、
前記タイムインターポレータから出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する、直列に接続された一又は二以上のレジスタを備え、このレジスタから出力される一又は二以上の位置データから、所定のエッジタイミングを示す前記リカバリクロックを出力する請求項１記載の半導体試験装置。
【請求項３】
前記ディジタルフィルタが、
前記タイムインターポレータから入力される位置データのエッジの有無を検出し、エッジが検出された場合に、前記レジスタに格納された位置データを出力させるエッジ検出回路を備える請求項２記載の半導体試験装置。
【請求項４】
前記レジスタが、
前記エッジ検出回路で検出される位置データのエッジの有無に拘わらず、格納された位置データを所定のタイミングで出力する請求項３記載の半導体試験装置。
【請求項５】
前記ディジタルフィルタが、
前記エッジ検出回路で検出される位置データのエッジの有無に拘わらず、前記レジスタに格納された位置データを出力させるか否かを選択するエッジセレクタを備える請求項４記載の半導体試験装置。
【請求項６】
前記レジスタが二以上備えられる場合に、
前記ディジタルフィルタが、
前記二以上のレジスタからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値を前記リカバリクロックとして出力する平均値算出回路を備える請求項２，３，４又は５記載の半導体試験装置。
【請求項７】
前記ディジタルフィルタが、
前記二以上のレジスタのうち一のレジスタから出力される位置データと、前記平均値算出回路から出力される平均値のいずれか一方を選択し、前記リカバリクロックとして出力する平均値セレクタを備える請求項６記載の半導体試験装置。
【請求項８】
前記ディジタルフィルタが、
前記レジスタから出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正して前記リカバリクロックとして出力するタイミング補正回路を備える請求項２，３，４，５，６又は７記載の半導体試験装置。
【請求項９】
前記半導体試験装置が、
前記ディジタルフィルタから出力されるリカバリクロックを選択信号として、前記タイムインターポレータから出力される時系列のレベルデータのうち、一のデータを選択し、前記ＬＳＩの良否判定用の被試験データとして出力する選択回路を備える請求項１，２，３，４，５，６，７又は８記載の半導体試験装置。
【請求項１０】
前記半導体試験装置が、
前記ディジタルフィルタから出力されるリカバリクロックを複数入力し、各リカバリクロックの示すエッジタイミングの位相差を検出して、前記ＬＳＩの出力データのジッタを取得するジッタ検出回路を備える請求項１，２，３，４，５，６，７，８又は９記載の半導体試験装置。
【請求項１１】
前記半導体試験装置が、
前記ジッタ検出回路で検出されるリカバリクロックの位相差を入力し、当該位相差の分布を取得して、前記ＬＳＩの出力データのジッタの分布データとして出力するジッタ分布回路を備える請求項１０記載の半導体試験装置。
【請求項１２】
前記半導体試験装置が、
前記タイムインターポレータから出力される位置データと、前記ディジタルフィルタから出力される前記位置データに対応するリカバリクロックとを入力し、当該位置データ及びリカバリクロックの示すエッジタイミングの位相差を検出して、当該位相差の分布を取得して、前記ＬＳＩの出力データのジッタの分布データとして出力するジッタ分布回路を備える請求項１，２，３，４，５，６，７，８，９，１０又は１１記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被測定ＬＳＩから出力される出力データを所定の期待値データと比較して、当該被測定ＬＳＩの良否を判定する半導体試験装置に関し、特に、ＳＥＲＤＥＳ等に代表されるような、出力データにクロックを多重させて出力するデータ／クロック多重型のＬＳＩデバイスの試験に好適な半導体試験装置に関する。
【０００２】
【従来の技術】
一般に、ＬＳＩの機能試験を行う半導体試験装置（ＬＳＩテスタ）は、試験対象（DUT：Device Under Test）となる被測定ＬＳＩに所定の試験パターン信号を入力し、当該被測定ＬＳＩから出力される出力データを所定の期待値パターン信号と比較して、その一致，不一致を判定することにより、当該被測定ＬＳＩの良否を検出，判定するようになっている。
図６は、従来の一般的な半導体試験装置の概略構成を示すブロック図である。
同図に示すように、従来のＬＳＩテスタ（半導体試験装置）１１０は、被測定ＬＳＩ（ＤＵＴ）１０１の出力データを比較電圧とレベル比較するレベルコンパレータ１１３と、被測定ＬＳＩ１０１の出力データを所定の期待値と比較するパターン比較器１１４、及び被測定ＬＳＩ１０１の出力データを所定のタイミングでパターン比較器１１４に入力するためのフリップ・フロップ１２１等を有する構成となっている。
【０００３】
このような構成からなる従来の半導体試験装置では、まず、図示しないパターン発生器から被測定ＬＳＩ１０１に所定の試験パターン信号が入力され、被測定ＬＳＩ１０１から所定の信号が出力データとして出力される。
被測定ＬＳＩ１０１から出力された出力データは、ＬＳＩテスタ１１０のレベルコンパレータ１１３に入力される。レベルコンパレータ１１３に入力された出力データは、比較電圧とレベル比較され、フリップ・フロップ１２１に出力される。
フリップ・フロップ１２１では、レベルコンパレータ１１３からの信号が入力データとして保持され、図示しないタイミング発生器からのストローブをクロック信号として、所定のタイミングで出力データが出力される。フリップ・フロップ１２１から出力された出力データは、パターン比較器１１４に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。そして、この比較結果により、出力データと期待値との一致，不一致が検出され、被測定ＬＳＩ１０１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われるようになっている。
【０００４】
【発明が解決しようとする課題】
このように、従来の半導体試験装置（ＬＳＩテスタ）では、被測定ＬＳＩから出力される出力データは、テスタ内部で予め定められたタイミングで出力されるストローブのタイミングで取得されるようになっており、このストローブは、被測定ＬＳＩと独立に設けられたタイミング発生器から出力されるタイミング信号となっていた。
ところが、このようにテスタから出力される独立したタイミング信号によって被測定ＬＳＩの出力データを取得する従来の半導体試験装置では、出力データにクロックが多重されて出力されるＬＳＩデバイスの試験に対応できないという問題が発生した。
【０００５】
近年、ＬＳＩの高速化の進展が著しく、データ転送の高速化を図るため、ＳＥＲＤＥＳ（Serializer and Deserializer）等に代表される新たなＬＳＩデバイスが提供されている。ＳＥＲＤＥＳは、パラレルデータからシリアルデータへ、またシリアルデータからパラレルデータへの変換を行うＬＳＩデバイスであり、高速データ転送が可能となり、データ通信のインターフェース等として用いられるようになっている。
そして、このＳＥＲＤＥＳ等のＬＳＩでは、例えばパラレルデータがシリアルデータに変換されて出力される際に、ＬＳＩ内部で出力データにクロックが多重され、多重されたクロックのエッジタイミングで出力データが出力されるようになっている。
【０００６】
従って、このように出力データにクロックが多重されるＬＳＩデバイスの試験を行う場合には、期待値データと比較される出力データを、多重されたクロックのタイミングで取得する必要がある。
しかしながら、従来の半導体試験装置では、上述したように、被測定ＬＳＩから出力される出力データは、被測定ＬＳＩとは独立したタイミング発生器から出力されるタイミング信号によって取得されるようになっていたため、出力データを被測定ＬＳＩのクロックのタイミングで取得することができなかった。
このため、従来の半導体試験装置では、クロックが多重された出力データが出力されるクロック／データ多重型のＬＳＩを正確に試験することができなかった。
【０００７】
ここで、このようなデータにクロックが多重されるＬＳＩの試験を行う方法として、図７に示すＬＳＩテスタ（LSI Tester）２１０のように、パターン発生器（PG：Pattern Generator）２１１から波形形成器（FC：Format Controller）２１２を経てテスト信号が入力される被測定ＬＳＩ（DUT）２０１に、出力データの出力端子（同図に示す「Q」）とは別の、クロック出力用のテスト端子（同図に示す「CKO」）を設け、このテスト端子からクロック信号を出力させて、パターン比較器（DC：Digital Compare）２１４やフェイル解析メモリ（DFM：Data Failure Memory）２１５等に入力することが考えられる。
しかし、このように被測定ＬＳＩに対して本来備えられていないクロック出力用のテスト端子を設けることは、試験のためにデバイス構成が変更されることになり、また、試験のためだけに用いられるテスト端子によってピン数が増加してしまうため、現実には採用は困難であった。
【０００８】
また、被測定ＬＳＩから出力される出力データは、例えば、二以上のクロックサイクルにわたって信号がＨＩＧＨ（又はＬＯＷ）となる等、クロックのエッジタイミングで信号が変化するとは限らず、動作波形は多重されたクロックと同じにはならない。
従って、単に出力データを取得するだけでは、多重されたクロックのエッジタイミングを正確に捉えることは困難で、出力データとクロックを正確なタイミングで同調させることができなかった。
すなわち、出力データに多重されたクロックを用いて試験を行うためには、多重されたクロックと出力データのエッジタイミングを同調させるための何等かの機能（ソースシンクロナス機能）を備える必要があり、図７に示したような、被測定ＬＳＩにクロック出力用の端子を設けてクロックを出力させるというだけでは、クロック／データ多重型ＬＳＩの試験を正確に行うことはできなかった。
【０００９】
さらに、被測定ＬＳＩから出力されるクロックは、一般に、ジッタ（タイミングの不規則な揺らぎ）を有しており、エッジタイミングはジッタによって変動することになる。
従って、単にテスト端子を設けてクロックを取り出すというだけでは、ジッタによって変動したクロックのタイミングで出力データが取り込まれることになり、正確な試験結果が得られないという問題もあった。
このように、被測定ＬＳＩにクロック出力用のテスト端子を設けるという方法では、出力データにクロックが多重されるＳＥＲＤＥＳ等のクロック／データ多重型ＬＳＩの試験を行うことができなかった。
【００１０】
本発明は、以上のような従来の技術が有する問題を解決するために提案されたものであり、被測定ＬＳＩの出力データから多重されたクロック信号を取り出し、そのクロック信号のエッジタイミングを適正に補正しつつ出力データと同調させることができるソースシンクロナス機能を有するクロックリカバリ回路を備えることにより、外部からのタイミング信号を用いることなく、また、被測定ＬＳＩに余分な出力端子等を設けることなく、出力データに多重されたクロック信号を容易かつ確実に取得でき、かつ、適正なエッジタイミングに補正されたリカバリクロックによって被測定ＬＳＩの出力データを正確に捉えることができる半導体試験装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体試験装置は、請求項１に記載するように、試験対象となるＬＳＩから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力するとともに、当該レベルデータのエッジタイミングを示す位置データを出力するタイムインターポレータと、このタイムインターポレータから出力される位置データを入力，保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力するディジタルフィルタと、を有するクロックリカバリ回路を備える構成としてある。
【００１２】
このような構成からなる本発明の半導体試験装置によれば、まず、ソースシンクロナス機能を有するクロックリカバリ回路として、タイムインターポレータを備えることにより、被測定ＬＳＩから出力されるクロックが多重された出力データを、時系列のレベルデータとして取得することができる。
この時系列のレベルデータは、被測定ＬＳＩの出力データの信号変化点であるエッジタイミングを示すものであり、このエッジタイミングは出力データに多重されたクロックのエッジタイミングを示すことになる。
従って、タイムインターポレータに被測定ＬＳＩの出力データを入力し、そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、出力データに多重されたクロックを取り出すことができる。
【００１３】
そして、本発明では、更にクロックリカバリ回路にディジタルフィルタを備えることにより、タイムインターポレータから出力される位置データを、保持，格納して、正確かつ適正なエッジタイミングに補正されたリカバリクロックとして出力することができる。
タイムインターポレータでは、出力データのエッジタイミングを示すレベルデータ及び位置データを取得することができるが、例えば、数クロックにわたって出力データに変化がない場合、信号変化点（立上がりエッジ又は立下がりエッジ）が検出されず、その結果、出力データに多重されたクロックのタイミングエッジは取得できなくなる。また、出力データはジッタを有しており、取得されるレベルデータ及び位置データが示すエッジタイミングが、試験データを取得するためのタイミング信号として適正なタイミングとならない場合もある。
【００１４】
そこで、タイムインターポレータで取得される位置データをディジタルフィルタに入力，格納することにより、多重されたクロックのエッジタイミングを正確かつ適正に示すタイミングに補正したリカバリクロックとして出力させることができる。
これにより、被測定ＬＳＩの出力データのエッジが検出されない場合にも、また、出力データがジッタにより変動した場合にも、多重されたクロックの適正なエッジタイミングを示すリカバリクロックを出力することができる。
従って、本発明に係るクロックリカバリ回路によれば、被測定ＬＳＩの出力データに多重されたクロック信号を取り出し、出力データのエッジの有無やジッタの影響に左右されない適正なリカバリクロックを取得して、このリカバリクロックを用いて被測定ＬＳＩの出力データを取り込むことができるソースシンクロナス機能を実現することが可能となり、ＳＥＲＤＥＳ等のクロック／データ多重型のＬＳＩの試験を容易かつ正確に行うことができるようになる。
【００１５】
具体的には、請求項２では、前記タイムインターポレータが、前記ＬＳＩから出力される出力データを入力する、並列に接続された複数の順序回路と、一定のタイミング間隔で遅延させたストローブを前記複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、前記複数の順序回路から出力される時系列のレベルデータを入力し、前記ＬＳＩの出力データのエッジタイミングを示す位置データに符号化して出力するエンコーダと、を備えるとともに、前記ディジタルフィルタが、前記タイムインターポレータから出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する、直列に接続された一又は二以上のレジスタを備え、このレジスタから出力される一又は二以上の位置データから、所定のエッジタイミングを示す前記リカバリクロックを出力する構成としてある。
【００１６】
このような構成からなる本発明の半導体試験装置によれば、タイムインターポレータ及びディジタルフィルタを、順序回路や遅延回路，エンコーダ，レジスタ等、既存の手段を用いて簡単に構成することができる。これにより、ＬＳＩテスタが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るクロックリカバリ回路を備える半導体試験装置を実現することができる。また、このように順序回路や遅延回路，レジスタで構成される本発明のクロックリカバリ回路によれば、順序回路やレジスタの数、遅延回路の遅延量を変更することで、タイムインターポレータ及びディジタルフィルタにおける時系列のレベルデータや位置データのビット幅（順序回路，レジスタの数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高い半導体試験装置を実現することが可能となる。
なお、タイムインターポレータ及びディジタルフィルタに備えられる順序回路やレジスタは、フリップ・フロップやラッチ等、既存の回路を用いて簡単に構成することができ、被測定ＬＳＩからの出力データを一定のタイミング間隔で取得して時系列のレベルデータとして出力できる限り、また、エッジタイミングを示す位置データを保持，格納して所定のタイミングで出力できる限り、フリップ・フロップやラッチの他、どのような回路構成とすることもできる。
【００１７】
また、請求項３では、前記ディジタルフィルタが、前記タイムインターポレータから入力される位置データのエッジの有無を検出し、エッジが検出された場合に、前記レジスタに格納された位置データを出力させるエッジ検出回路を備える構成としてある。
【００１８】
このような構成からなる本発明の半導体試験装置によれば、エッジ検出回路を備えることにより、タイムインターポレータで取得される位置データのうち、信号変化点を示すエッジが検出された位置データのみを、リカバリクロックの基準となる位置データとしてレジスタに格納，出力させることができる。
タイムインターポレータで取得される位置データが、例えば、数クロックにわたって出力データに変化がない場合、信号変化点（立上がりエッジ又は立下がりエッジ）が検出されないことから、その出力データに多重されたクロックのタイミングエッジを取得することはできない。
【００１９】
そこで、本発明では、取得される位置データのエッジの有無を検出するエッジ検出回路を備えることにより、エッジが検出された位置データをレジスタに格納し、この位置データに基づいてリカバリクロックを出力するようにしてある。
これによって、被測定ＬＳＩの出力データのエッジが検出されない場合にも、安定的にリカバリクロックを出力することができる。
また、このようにエッジが検出された位置データのみに基づいてリカバリクロックを出力することで、例えば、取得された位置データの平均値を求めてリカバリクロックとして出力する場合にも、実際の出力データのエッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力することができ、より正確で信頼性の高い半導体試験を実施することが可能となる。
【００２０】
また、請求項４では、前記レジスタが、前記エッジ検出回路で検出される位置データのエッジの有無に拘わらず、格納している位置データを所定のタイミングで出力する構成としてある。
【００２１】
このような構成からなる本発明の半導体試験装置によれば、タイムインターポレータで取得される位置データの信号変化点を示すエッジが検出されなかった場合であっても、レジスタに既に格納されている前サイクルの位置データを所定のタイミングで出力させることができ、この前サイクルの位置データに基づいてリカバリクロックを出力することができる。
タイムインターポレータから出力される位置データのうち、上述した請求項３のように、エッジが検出された位置データのみをレジスタに格納してリカバリクロックの基準とすることもできるが、数クロックにわたって位置データのエッジが検出されない場合、取得できる位置データが少なくなり、また、位置データを取得できる周期も一定とならない。従って、例えば複数の位置データの平均値を求めてリカバリクロックを出力する場合、正確なリカバリクロックを出力させるためには、レジスタを多数備える必要がある。
【００２２】
そこで、本発明では、取得される位置データのエッジが検出されない場合には、既に前サイクルで格納されているエッジが検出された位置データをレジスタから出力させ、その位置データに基づいてリカバリクロックを出力するようにしてある。
これにより、本発明では、実際に取得される位置データのエッジタイミングを反映しつつ、位置データの取得周期を一定とし、レジスタの設置数の最適化を図ることができ、テスタ構成が複雑化，大型化，高コスト化等することなく、簡易な構成で、信頼性の高い半導体試験装置を実現できるようになっている。
【００２３】
さらに、請求項５では、前記ディジタルフィルタが、前記エッジ検出回路で検出される位置データのエッジの有無に拘わらず前記レジスタに格納された位置データを出力させるか否かを選択するエッジセレクタを備える構成としてある。
【００２４】
このような構成からなる本発明の半導体試験装置によれば、エッジセレクタを備えることで、タイムインターポレータからの位置データのエッジが検出されない場合に、レジスタに格納されている前サイクルの位置データを、リカバリクロックの基準として出力させるか否かを選択することができる。
これにより、例えば、被測定ＬＳＩの出力データの実際のエッジタイミングのみを用いることで、より厳密な機能試験やジッタ解析等を行うような場合には、エッジが検出された位置データのみを選択し、一定周期の平均値から被測定ＬＳＩの出力データ自体を検査するロジック試験を行うような場合には、既に格納されている前サイクルの位置データも使用するというように、試験内容等に応じて位置データを選択的に採用することができ、より汎用性，拡張性に優れた半導体試験装置を提供することが可能となる。
【００２５】
また、請求項６では、前記レジスタが二以上備えられる場合に、前記ディジタルフィルタが、前記二以上のレジスタからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値を前記リカバリクロックとして出力する平均値算出回路を備える構成としてある。
【００２６】
このような構成からなる本発明の半導体試験装置によれば、ディジタルフィルタに複数のレジスタと、各レジスタの位置データを入力する平均値算出回路を備えることで、タイムインターポレータから出力される位置データを複数のレジスタに格納し、この複数の位置データの平均値を算出して、被測定ＬＳＩの出力データに多重されたクロックのエッジタイミングを示すリカバリクロックとして出力することができる。
これにより、複数の位置データが示すエッジタイミングの平均値を本発明に係るリカバリクロックとして用いることができ、各被測定ＬＳＩの実際の出力データ及びクロックのエッジタイミングを反映した正確かつ適正なタイミング信号とすることが可能となり、出力データのエッジが検出されない場合や、出力データがジッタにより変動した場合にも、被測定ＬＳＩのクロックのエッジタイミングを正確に示すリカバリクロックを取得することができる。
【００２７】
また、請求項７では、前記ディジタルフィルタが、前記二以上のレジスタのうち一のレジスタから出力される位置データと、前記平均値算出回路から出力される平均値のいずれか一方を選択し、前記リカバリクロックとして出力する平均値セレクタを備える構成としてある。
【００２８】
このような構成からなる本発明の半導体試験装置によれば、平均値セレクタを備えることで、ディジタルフィルタから出力されるリカバリクロックとして、特定のレジスタから出力される位置データと、複数のレジスタの位置データの平均値とを、選択的に切り替えて出力させることができる。
これにより、例えば、被測定ＬＳＩの出力データのジッタによるタイミング変動を考慮した機能試験を行うような場合には、複数のレジスタの平均値をリカバリクロックとして出力し、ジッタによるタイミング変動に拘わらず、被測定ＬＳＩの出力データ自体を検査するロジック試験を行うような場合には、複数のレジスタのうち、一のレジスタから出力される位置データをリカバリクロックとして使用するというように、試験内容等に応じてリカバリクロックを選択的に使い分けることが可能となり、より汎用性，拡張性に優れた半導体試験装置を実現することができる。
【００２９】
また、請求項８では、前記ディジタルフィルタが、前記レジスタから出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正して前記リカバリクロックとして出力するタイミング補正回路を備える構成としてある。
【００３０】
このような構成からなる本発明の半導体試験装置によれば、タイミング補正回路を備えることにより、一のレジスタから出力される位置データや、二以上のレジスタから出力される位置データの平均値に対して、セットアップタイムやホールドタイム等を加味した設定値（補正値）を加算し、適正なエッジタイミングに補正されたリカバリクロックを出力させることができる。
一般に、出力データをクロック信号により安定的に取得するためには、クロックに対する出力データのセットアップタイム（又はホールドタイム）を考慮する必要がある。
そこで、本発明では、ディジタルフィルタのレジスタから出力される位置データに対して、セットアップタイムやホールドタイムの設定値を加算するタイミング補正回路を備えることにより、出力データのセットアップタイムやホールドタイムを加味して適正なエッジタイミングに補正されたリカバリクロックを出力できるようにしてある。
これにより、タイムインターポレータから出力される時系列のレベルデータを、より適正なタイミングに補正されたリカバリクロックによって取得することができ、更に正確で信頼性の高い半導体試験装置を提供することができるようになる。
【００３１】
そして、請求項９記載の半導体試験装置は、前記ディジタルフィルタから出力されるリカバリクロックを選択信号として、前記タイムインターポレータから出力される時系列のレベルデータのうち、一のデータを選択し、前記ＬＳＩの良否判定用の被試験データとして出力する選択回路を備える構成としてある。
【００３２】
このような構成からなる本発明の半導体試験装置によれば、リカバリクロックを選択信号として入力する選択回路を備えることで、タイムインターポレータで取得される時系列のレベルデータを、所定の期待値データと比較されて良否が判定される機能試験用の被測定データとして選択，出力することができる。
これにより、被測定ＬＳＩの出力データに多重されたクロック信号を取り出して、出力データのエッジの有無やジッタの影響等に左右されない適正なリカバリクロックのタイミングで被測定ＬＳＩの出力データを取り込むことができる、ソースシンクロナス機能を実現することが可能となる。
従って、本発明を被測定ＬＳＩの機能試験用の試験装置として用いることができ、特に、従来は実施が困難又は不可能であった出力データにクロックが多重されて出力されるＳＲＤＥＳ等のクロック／データ多重型のＬＳＩの機能試験についても、容易かつ正確に行うことができるようになる。
【００３３】
一方、請求項１０記載の半導体試験装置は、前記ディジタルフィルタから出力されるリカバリクロックを複数入力し、各リカバリクロックの示すエッジタイミングの位相差を検出して、前記ＬＳＩの出力データのジッタを取得するジッタ検出回路を備える構成としてある。
【００３４】
また、請求項１１記載の半導体試験装置は、前記ジッタ検出回路で検出されるリカバリクロックの位相差を入力し、当該位相差の分布を取得して、前記ＬＳＩの出力データのジッタの分布データとして出力するジッタ分布回路を備える構成としてある。
【００３５】
このような構成からなる本発明の半導体試験装置によれば、複数のリカバリクロックを入力するジッタ検出回路を備えることにより、各リカバリクロックのエッジタイミングを示す位置データを減算処理することで、リカバリクロック間の位相差を検出することができる。また、この位相差を入力するジッタ分布回路を備えることで、位相差の分布を取得し、位相差のばらつきや広がりを示す分布データとして出力することができる。
リカバリクロックの位相差は、被測定ＬＳＩの出力データに多重されたクロック信号のジッタを示すものであり、このリカバリクロックの位相差とその分布データを取得することにより、被測定ＬＳＩの出力データ及び多重されたクロックのジッタ解析を行うことが可能となる。
これにより、本発明では、例えば、オシロスコープ等の操作による誤差や測定作業の困難性等、既存のジッタ測定器を用いる場合のような問題が生じることなく、容易かつ正確，確実に、精度の高い被測定ＬＳＩの出力データ及びクロックのジッタ解析を行うことができる。
【００３６】
さらに、請求項１２記載の半導体試験装置では、前記タイムインターポレータから出力される位置データと、前記ディジタルフィルタから出力される前記位置データに対応するリカバリクロックとを入力し、当該位置データ及びリカバリクロックの示すエッジタイミングの位相差を検出して、当該位相差の分布を取得して、前記ＬＳＩの出力データのジッタの分布データとして出力するジッタ分布回路を備える構成としてある。
【００３７】
このような構成からなる本発明の半導体試験装置によれば、リカバリクロックと元の位置データとなる位置データとの位相差を入力し、当該位相差の分布を取得，解析することができる。
本発明に係るリカバリクロックが示すエッジタイミングは、被測定ＬＳＩの出力データに多重されたクロックを適正なタイミングに補正した位置データであり、このリカバリクロックを元の位置データと比較して、その位相差の分布を取得することで、被測定ＬＳＩの出力データのジッタ分布を、適正なリカバリクロックとの比較において解析することが可能となる。
これにより、本発明では、ジッタ測定器等の装置，機器を別途用いることなく、容易かつ正確に被測定ＬＳＩの出力データのジッタ分布を解析することができる。
【００３８】
ここで、請求項１１又は請求項１２に係るジッタ分布回路としては、例えば、入力される位相差を示す位置データを復号化するデコーダと、デコーダの出力信号を出力端子ごとにカウントするカウンタによって構成することができ、このようにすると、リカバリクロック間の位相差や、リカバリクロックと元の位置データとの位相差をデコーダの各出力端子ごとに出力して、その位相差が示すジッタ分布をカウンタでカウントすることができる。
これにより、例えば、カウンタから出力されるデータを読み込んでグラフ化することで、リカバリクロックのジッタの分布を示すヒストグラム等を容易かつ正確に取得することができる。
【００３９】
なお、請求項１１記載のジッタ分布回路と請求項１２記載のジッタ分布回路とは、単一の（同一の）ジッタ分布回路とすることができ、この場合、セレクタ等の選択手段を設けて、請求項１１に係るジッタ分布回路と請求項１２に係るジッタ分布回路とを選択的に切り替えることができる。
これにより、リカバリクロック間のジッタ分布と、リカバリクロックと元の位置データ間のジッタ分布を、選択的に取得，解析することが可能となり、試験内容等に応じて位置データを選択的に採用することが可能となり、より汎用性，拡張性に優れた半導体試験装置を実現することができる。
【００４０】
【発明の実施の形態】
以下、本発明に係る半導体試験装置の好ましい実施形態について、図面を参照しつつ説明する。
［第一実施形態］
まず、図１〜図３を参照して、本発明に係る半導体試験装置の第一実施形態について説明する。
図１は、本発明の第一実施形態に係る半導体試験装置の全体の概略構成を示すブロック図である。
【００４１】
図１に示すように、本実施形態に係る半導体試験装置は、被測定ＬＳＩ（ＤＵＴ）１の機能試験を行うＬＳＩテスタ（LSI Tester）１０を備えており、ＬＳＩテスタ１０が被測定ＬＳＩ１から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被測定ＬＳＩ１の良否を判定するようになっている。
ここで、被測定ＬＳＩ１は、本実施形態では、例えばＳＥＲＤＥＳ等に代表される、出力データにクロック信号を多重して出力するクロック／データ多重型のＬＳＩを構成している。そして、本実施形態では、このクロック／データ多重型の被測定ＬＳＩ１から出力される出力データをＬＳＩテスタ１０に入力することで、出力データに多重されたクロックが取り出され、取り出されたクロックのタイミングで出力データを取得して、被測定データとして出力できるようになっている。
【００４２】
［ＬＳＩテスタ］
ＬＳＩテスタ１０は、従来のＬＳＩテスタ（図６及び図７参照）と同様、パターン発生器（PG：Pattern Generator）１１から波形形成器（FC：Format Controller）１２を経て被測定ＬＳＩ１にテスト信号を入力し、被測定ＬＳＩ（DUT）１から出力される出力データを、パターン比較器（DC：Digital Compare）１４やフェイル解析メモリ（DFM：Data Failure Memory）等に入力して、その良否を判定するＬＳＩの機能試験装置を構成している。
そして、本実施形態のＬＳＩテスタ１０は、図１に示すように、被測定ＬＳＩ１の出力データを入力するクロックリカバリ回路（CRC：Clock Recovery Circuit）２０を備えており、このクロックリカバリ回路２０を経由して、被測定ＬＳＩ１の出力データをパターン比較器１４に入力するようになっている。
【００４３】
［クロックリカバリ回路］
図２は、ＬＳＩテスタ１０に備えられるクロックリカバリ回路２０の詳細を示すブロック図である。
同図に示すクロックリカバリ回路２０は、被測定ＬＳＩ１の出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて、出力データに多重されたクロックのエッジタイミングを示す所定のリカバリクロックを取得するようになっている。
そして、このリカバリクロックのタイミングで被測定ＬＳＩ１の出力データを選択，取得することにより、クロックが多重された出力データを、その多重されたクロックのタイミングで取り込むことができるソースシンクロナス機能を実現している。
【００４４】
まず、クロックリカバリ回路２０は、被測定ＬＳＩ１から出力される各出力データごとに、それぞれ同一構成のクロックリカバリ回路２０が一つずつ割り当てられるようになっている。
本実施形態では、図１に示すように、被測定ＬＳＩ１の出力データの端子に対応して１〜ｎ個のクロックリカバリ回路２０が備えられている。
各クロックリカバリ回路２０は、図１に示すように、それぞれが同一の構成となっており、具体的には、レベルコンパレータ１３と、パターン比較器１４を備えるとともに、タイムインターポレータ（T.I.：Time Interpolater）３０，ディジタルフィルタ（D.F.：Digital Filter）４０及びセレクタ（Comp Selector）５０を備えている。
【００４５】
レベルコンパレータ１３は、従来のＬＳＩテスタの場合と同様、被測定ＬＳＩ１からの出力信号（本実施形態ではクロックが多重された出力データ）を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ３０に信号を出力する。
パターン比較器１４は、後述するタイムインターポレータ３０及びディジタルフィルタ４０を介してセレクタ５０で選択された被測定ＬＳＩ１の出力データを所定の期待値と比較し、試験結果を出力する。なお、パターン比較器１４から出力された試験結果は、通常のＬＳＩテスタの場合と同様、図示しないフェイル解析メモリ１５（図１参照）に記憶されることになる。
【００４６】
［タイムインターポレータ］
タイムインターポレータ３０は、被測定ＬＳＩ１から出力される出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する。
具体的には、タイムインターポレータ３０は、複数の順序回路となるフリップ・フロップ３１ａ〜３１ｎと、遅延回路３２，ＸＯＲ（排他論理和）回路３３ａ〜３３ｎ及びエンコーダ３４を備えている。
複数のフリップ・フロップ３１ａ〜３１ｎは、本実施形態では並列に接続されたＤ型フリップ・フロップ群からなり、それぞれレベルコンパレータ１３を介して被測定ＬＳＩから出力される出力信号（クロックが多重された出力データ）を、入力データとして入力する。そして、遅延回路３２を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力するようになっている。
【００４７】
遅延回路３２は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ３１ａ〜３１ｎのクロック端子に順次入力し、当該フリップ・フロップ３１ａ〜３１ｎから時系列のレベルデータを出力させる。
ここで、複数のフリップ・フロップ３１ａ〜３１ｎの数及び遅延回路３２の遅延量は任意に設定，変更することができ、タイムインターポレータ３０で取得される時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を所望の値に設定することができる。
これにより、試験対象となる被測定ＬＳＩ１のデータレートやジッタ幅等に応じて、取得される時系列のレベルデータを種々に設定でき、どのようなＬＳＩにも対応が可能となっている。
本実施形態では、図２に示すように、「０〜７」の８個のフリップ・フロップ３１ａ〜３１ｎを備えており、遅延回路３２のストローブによって合計８ビットのレベルデータが出力されるようになっている。
【００４８】
なお、遅延回路３２を介してフリップ・フロップ３１ａ〜３１ｎに入力されるストローブは、被測定ＬＳＩ１から出力される各出力データごとに入力のタイミングを任意に設定することができ、出力データごとに異ならせることもできる。
本実施形態では、各クロックリカバリ回路２０がそれぞれ同一構成となっているので、クロックリカバリ回路２０ごとにそれぞれタイミング発生器等を備えることにより、被測定ＬＳＩ１の各出力データに、それぞれ独立してストローブを入力することができる。これにより、被測定ＬＳＩ１から出力される出力データのジッタ等に応じて適切なタイミングに調節することができる。
被測定ＬＳＩ１から出力される各出力データは、位相が常に一致しているとは限らず、例えば、セットアップタイムがマイナスとなることも、プラスとなることもある。従って、ストローブのタイミングを出力データごとにそれぞれ設定することにより、各出力データに最適なタイミングでストローブが出力されるように調節することができる。
【００４９】
そして、複数のフリップ・フロップ３１ａ〜３１ｎから出力される時系列のレベルデータは、ＸＯＲ回路３３ａ〜３３ｎを介してエンコーダ３４に入力され、当該レベルデータが符号化される。また同時に、この時系列のレベルデータは、そのままセレクタ５０の入力データとして入力されるようになっている。
具体的には、まず、フリップ・フロップ３１ａ〜３１ｎから出力される時系列のレベルデータは、ＸＯＲ回路３３ａ〜３３ｎに入力される。
ＸＯＲ回路３３ａ〜３３ｎは、２入力のＸＯＲ回路で、図２に示すように、隣接する２個のフリップ・フロップ３１（３１ａと３１ｂ，３１ｂと３１ｃ，３１ｃと３１ｄ．．．）の出力データを入力するようになっている。本実施形態では、８個のフリップ・フロップ３１ａ〜３１ｎの出力データを入力する「０〜６」の７個のＸＯＲ回路３３ａ〜３３ｎを備えている（図２参照）。
そして、このＸＯＲ回路３３ａ〜３３ｎから出力されるデータが、エンコーダ３４に入力されるようになっている。
【００５０】
エンコーダ３４は、ＸＯＲ回路３３ａ〜３３ｎを介してフリップ・フロップ３１ａ〜３１ｎからの出力データが一定間隔で順次入力されるようになっており、すべてのフリップ・フロップ３１ａ〜３１ｎからのデータが揃ったタイミングでエンコーディングを行い、その結果を出力する。
これにより、フリップ・フロップ３１ａ〜３１ｎから出力された時系列のレベルデータが、符号化された位置データとして出力されることになる。
そして、このエンコーダ３４で符号化された位置データが、ディジタルフィルタ４０に入力されることで、被測定ＬＳＩ１の出力データに多重されたクロックのエッジタイミングを示すリカバリクロックとして出力されるようになっている。
なお、本実施形態のエンコーダ３４は、図２に示すように、ＸＯＲ回路３３ａ〜３３ｎから入力される７ビットのレベルデータを３ビットの位置データに符号化して出力するようになっている。
【００５１】
また、フリップ・フロップ３１ａ〜３１ｎから出力される時系列のレベルデータは、セレクタ５０に、入力データとしてそのまま入力されるようになっている（図２参照）。
そして、このセレクタ５０に入力されたレベルデータのうち、一のデータが、ディジタルフィルタ４０から出力されるリカバリクロックによって選択され、選択された一のデータが被測定ＬＳＩ１の被測定データとして出力されることになる。
【００５２】
［ディジタルフィルタ］
ディジタルフィルタ４０は、タイムインターポレータ３０のエンコーダ３４から出力される位置データを入力，保持し、一又は二以上の位置データから、所定のエッジタイミングを示すリカバリクロックを出力する。
具体的には、ディジタルフィルタ４０は、複数のレジスタ（Smoothing Reg）４１（４１ａ〜４１ｎ）と、エッジ検出回路４２，エッジセレクタ４３，平均値算出回路４４，平均値セレクタ４５及びタイミング補正回路４６を備えている。
【００５３】
複数のレジスタ４１ａ〜４１ｎは、図２に示すように、直列に接続された所定数（１〜ｎ）のレジスタ群からなり、タイムインターポレータ３０のエンコーダ３４から出力される位置データを順次格納するとともに、格納された位置データを所定のタイミングで出力する。
本実施形態では、エンコーダ３４が３ビットの位置データを出力するようになっているので、各レジスタ４１ａ〜４１ｎは、３ビットの位置データを入力，格納するとともに、所定のトリガ信号が入力されることで、格納している３ビットの位置データを出力するようになっている。
具体的には、レジスタ４１ａ〜４１ｎは、まず、エンコーダ３４の位置データが最前段のレジスタ４１ａに入力，格納され、この位置データが所定のタイミングで出力されて、直列に接続された次段のレジスタ４１ｂ〜４１ｎに順次入力される。最後段のレジスタｎから出力される位置データは、後述する平均値算出回路４４に入力される。
【００５４】
また、各レジスタ４１ａ〜４１ｎから出力される位置データは、次段のレジスタに入力されると同時に、それぞれ、平均値算出回路４４にも入力されるようになっている。これによって、平均値算出回路４４において、各レジスタ４１ａ〜４１ｎの位置データが示すエッジタイミングの平均値が算出されることになる。さらに、最前段のレジスタ４１ａから出力される位置データは、後述する平均値セレクタ４５にも入力されるようになっている。これによって、平均値算出回路４４から出力される位置データの平均値と、最前段のレジスタ４１ａから出力される位置データの、いずれか一方の位置データが選択されるようになっている。
なお、本実施形態に係るレジスタ４１ａ〜４１ｎの数は、任意に設定，変更することができ、レジスタ４１ａ〜４１ｎの数に応じて、取得できる位置データの数，位置データの平均値の分解能を調整することができる。すなわち、レジスタ４１ａ〜４１ｎは、タイムインターポレータから出力される位置データを入力する少なくとも一つのレジスタ４１ａを備えていれば良く、試験対象となる被測定ＬＳＩ１のデータレートやジッタ幅等に応じて最適な数とすることができる。
【００５５】
エッジ検出回路４２は、タイムインターポレータ３０のエンコーダ３４から入力される位置データのエッジの有無を検出する。そして、エッジが検出された場合に、最前段のレジスタ４１ａにエッジが検出された位置データを格納するとともに、各レジスタ４１ａ〜４１ｎに既に格納されている位置データを出力させるようになっている。
タイムインターポレータ３０で取得される位置データは、例えば、数クロックにわたって出力データに変化がない場合、信号変化点（立上がりエッジ又は立下がりエッジ）が存在しないため、位置データにはエッジタイミングが示されないことになる。このため、この位置データをレジスタ４１ａ〜４１ｎに格納したとしても、その位置データが示す出力データに多重されたクロックのエッジタイミングエッジは取得できないことになる。
そこで、本実施形態では、エンコーダ３４で取得される位置データのエッジの有無を検出するエッジ検出回路４２を備えることにより、エッジが検出された位置データのみをレジスタ４１ａ〜４１ｎに順次格納，出力させ、この位置データに基づいてリカバリクロックを取得するようにしてある。
【００５６】
具体的には、エッジ検出回路４２は、エンコーダ３４からの位置データを入力し、当該位置データのエッジの有無を検出する。そして、位置データのエッジが検出された場合には、最前段のレジスタ４１ａにイネーブル信号を出力して（図２に示す「Ｅ」）、最前段のレジスタ４１ａをデータ入力可能状態にする。これによって、最前段のレジスタ４１ａには、エッジが検出された位置データが格納されることになる。
一方、位置データのエッジが検出されない場合には、エッジ検出回路４２はイネーブル信号を出力しない。従って、位置データのエッジが検出されない場合、最前段のレジスタ４１ａは入力不能状態となり、エッジが検出されなかった位置データはレジスタ４１ａに格納されない。
そして、エッジ検出回路４２は、さらに、イネーブル信号をパルサ４２ａ（図２に示す「Ｐ」）に入力し、各レジスタ４１ａ〜４１ｎに入力するトリガ信号に変換し、このトリガ信号を各レジスタ４１ａ〜４１ｎに入力して、各レジスタ４１ａ〜４１ｎに格納されている位置データを所定のタイミングで出力させる。
【００５７】
これにより、タイムインターポレータ３０で取得された位置データのうち、信号変化点を示すエッジが検出された位置データのみが、リカバリクロックの基準となる位置データとしてレジスタ４１ａ〜４１ｎに格納され、出力されることになる。そして、位置データのエッジが検出されなかった場合には、それ以降のサイクルで位置データのエッジが検出されることにより、各レジスタ４１ａ〜４１ｎに格納された位置データが出力されることになる。
このようなエッジ検出回路４１を備えることで、被測定ＬＳＩ１の出力データのエッジが検出されない場合にも、既に格納されている位置データに基づいてリカバリクロックを取得することができ、正確なリカバリクロックを安定的に出力させることができる。
また、このようにエッジ検出回路４２を設けてエッジが検出された位置データのみに基づいてリカバリクロックを出力させることで、後述する平均値算出回路４４で位置データの平均値を求めてリカバリクロックとして出力する場合に、実際の出力データのエッジタイミングを反映した正確なタイミングを示すリカバリクロックを出力することができるようになる。
【００５８】
エッジセレクタ４３は、エッジ検出回路４２に接続され、エッジ検出回路４２のパルサ４２ａを介して各レジスタ４１ａ〜４１ｎに入力されるトリガ信号と、タイムインターポレータ３０の遅延回路３２から出力されるストローブとを選択的に切り替える切替え手段である。
上述したエッジ検出回路４２の制御によりエッジが検出された位置データのみをレジスタに格納してリカバリクロックの基準とした場合、数クロックにわたって位置データのエッジが検出されない場合、取得できる位置データが少なくなり、また、位置データを取得できる周期も一定とならない。
そこで、本実施形態では、信号切替え手段となるエッジセレクタ４３を設けて、レジスタ４１ａ〜４１ｎに所定のタイミングで出力されるストローブを入力できるようにしてあり、取得される位置データのエッジの有無に拘わらず、所定の位置データを順次出力してリカバリクロックを取得できるようにしてある。
【００５９】
具体的には、エッジセレクタ４３は、レジスタ４１ａ〜４１ｎに格納されている位置データを出力させるタイミング信号（トリガ信号）として、上述したエッジ検出回路４２のパルサ４２ａから出力されるトリガ信号を入力するモード（図２に示す▲１▼Edge Sync Mode）と、タイムインターポレータ３０の遅延回路３２から出力されるストローブを入力するモード（同じく▲２▼Continuously Mode）とを切り替えるようになっている。
そして、このエッジセレクタ４３を切り替えて、遅延回路３２のストローブを選択することにより（▲２▼Continuously Mode）、レジスタ４１ａ〜４１ｎに対して、タイムインターポレータ３０の遅延回路３２から所定のタイミングで出力されるストローブ信号を入力し、エッジ検出の有無に拘わらず、各レジスタ４１ａ〜４１ｎから位置データを出力させることができる。このContinuously Modeでは、最前段のレジスタ４１ａにイネーブル信号が入力されないので、レジスタ４１ａに格納されている位置データはそのまま保持され、次段以降のレジスタ４１ｂ〜４１ｎには、その前段のレジスタ４１ａ〜４１ｎ−１から出力された位置データが格納されることになる。
従って、各レジスタ４１ａ〜４１ｎは、位置データのエッジが検出される場合には、上述したエッジ検出回路４２における場合と同様、その位置データを順次格納，出力することになり、位置データのエッジが検出されない場合には、既に格納している前サイクルの位置データを順次出力し、次段のレジスタに格納する。
その結果、このContinuously Modeでは、位置データのエッジ検出の有無に拘わらず、遅延回路３２のストローブのタイミングで、エッジタイミングを示す位置データが順次出力されることになる。
【００６０】
このように、本実施形態では、エッジセレクタ４３を備えることで、タイムインターポレータ３０からの位置データのエッジが検出されない場合に、リカバリクロックの基準となるレジスタ４１から位置データを出力させないか（Edge Sync Mode）、レジスタに格納されている前サイクルの位置データを出力させるか（Continuously Mode）を選択することができる。
これによって、例えば、被測定ＬＳＩの出力データの実際のエッジタイミングのみを用いることで、より厳密な機能試験やジッタ解析等を行うような場合には、エッジが検出された位置データのみを選択し（Edge Sync Mode）、一定周期の平均値から被測定ＬＳＩの出力データ自体を検査するロジック試験を行う場合には、既に格納されている前サイクルの位置データも使用する（Continuously Mode）というように、試験内容等に応じて位置データを選択的に採用することが可能となる。
【００６１】
平均値算出回路４４は、複数の各レジスタ４１ａ〜４１ｎからそれぞれ出力される位置データを入力し、各位置データが示すエッジタイミングの平均値を算出し、当該平均値をリカバリクロックとして出力する。
具体的には、平均値算出回路４４は、レジスタ４１ａ〜４１ｎから出力される位置データを入力し、全位置データを加算する加算回路４４ａと、この加算回路４４ａの加算結果をレジスタ数（ｎ）で除算する除算回路４４ｂとを備えている。
このような平均値算出回路４４を備えることで、各レジスタ４１ａ〜４１ｎに格納された複数の位置データの平均値を算出して、その平均値をリカバリクロックとして出力することができる。
これによって、リカバリクロックを、各被測定ＬＳＩの実際の出力データ及び多重されたクロックのエッジタイミングを反映した正確かつ適正なタイミング信号とすることができ、出力データのエッジが検出されない場合や、出力データがジッタにより変動した場合にも、平均値に基づくより正確なリカバリクロックを取得することが可能となる。
【００６２】
平均値セレクタ４５は、平均値算出回路４４から出力される平均値と、複数のレジスタ４１のうち一のレジスタから出力される位置データのいずれか一方を選択して、リカバリクロックとして出力する切替え手段である。
具体的には、本実施形態では、平均値セレクタ４５が平均値算出回路４４の出力側と、最前段のレジスタ４１ａの出力側に選択的に接続されるようになっており、上述した複数の位置データの平均値を出力するか（図２に示す▲１▼Smoothing Mode）、最前段のレジスタ４１ａから出力される位置データ、すなわち、現在のテストサイクルで取得された位置データを出力するか（同じく▲２▼Sampling Mode）を切り替えできるようになっている。
【００６３】
これにより、ディジタルフィルタ４０から出力されるリカバリクロックとして、特定のレジスタ（本実施形態では最前段のレジスタ４１ａ）から出力される位置データと、複数のレジスタの位置データの平均値とを、選択的に出力させることができ、試験内容等に応じてリカバリクロックを選択的に使い分けることが可能となる。
例えば、被測定ＬＳＩの出力データのジッタによるタイミング変動を考慮した機能試験を行うような場合には複数のレジスタの平均値をリカバリクロックとして出力し（Smoothing Mode）、ジッタによるタイミング変動に拘わらず、被測定ＬＳＩの出力データ自体を検査するロジック試験を行うような場合には、複数のレジスタのうち、一のレジスタ（最前段のレジスタ４１ａ）から出力される位置データをリカバリクロックとして使用する（Sampling Mode）等の使い分けができるようになる。
【００６４】
タイミング補正回路４６は、平均値セレクタ４５を経て出力される位置データに所定の補正値を加算し、当該位置データが示すエッジタイミングを補正してリカバリクロックとして出力する。
具体的には、タイミング補正回路４６は、図２に示すように、平均値セレクタ４５の出力側に接続されており、平均値セレクタ４５から出力される位置データに対して、補正値レジスタ（Tsd Thd Reg）４６ａに格納されている所定の補正値を加算するようになっている。
このタイミング補正回路４６から出力される位置データが、ディジタルフィルタ４０から最終的に出力されるリカバリクロックとなる。
【００６５】
補正値レジスタ４６ａに格納される補正値は、本実施形態では、被測定ＬＳＩ１の出力データのセットアップタイム及びホールドタイムを設定する設定値となっている。
一般に、出力データをクロック信号により安定的に取得するためには、クロックに対する出力データのセットアップタイム及びホールドタイムを考慮する必要がある。
そこで、本実施形態では、補正値レジスタ４６ａにセットアップタイム及びホールドタイムの設定値を示す補正値を格納し、一のレジスタ（最前段のレジスタ４１ａ）から出力される位置データや、全レジスタ４１ａ〜４１ｎの位置データの平均値に対して、タイミング補正回路４６でセットアップタイムやホールドタイムの設定値を加算できるようにしてある。
【００６６】
ここで、セットアップタイムやホールドタイムの設定値は、タイムインターポレータ３０で取得されるレベルデータの分解能に応じて設定することができる。例えば、被測定ＬＳＩ１の出力データが、８ビットのストローブで取得される場合、その８ビットのストローブの範囲で、任意のビット数分だけ位置データのエッジタイミングをずらす値として設定することができる。具体的には、設定値として“＋１”や“−２”等と設定でき、このような設定値により、位置データのエッジタイミングを、例えば８ビットのストローブの範囲で、１ビット分遅らせる，２ビット分早める等の補正することができるようになる。
これにより、本実施形態では、出力データのセットアップタイムやホールドタイムを加味して適正なエッジタイミングに補正されたリカバリクロックを出力させることができる。
このタイミング補正回路４６から出力されるリカバリクロックが、選択信号としてセレクタ５０に入力されることになり、タイムインターポレータ３０から出力される時系列のレベルデータを、より適正なタイミングに補正されたリカバリクロックによって取得できることになる。
【００６７】
セレクタ５０は、タイムインターポレータ３０のフリップ・フロップ３１ａ〜３１ｎから出力される時系列のレベルデータを入力データとして入力するとともに、ディジタルフィルタ４０から出力されるリカバリクロックを選択信号として入力する選択回路である。そして、このリカバリクロックのエッジタイミング、すなわち、出力データに多重されたクロックのエッジタイミングで被測定ＬＳＩ１の出力データを選択し、被測定ＬＳＩ１の良否判定用の被測定データとして出力するようになっている。
具体的には、セレクタ５０は、マルチプレクサ等からなり、データ入力側に複数の各フリップ・フロップ３１ａ〜３１ｎが接続されるとともに、セレクト信号端子にはディジタルフィルタ４０のタイミング補正回路４６の出力側が接続されている。
これにより、セレクタ５０では、入力データとして入力されるフリップ・フロップ３１ａ〜３１ｎからの時系列のレベルデータのうち、一のデータが、リカバリクロックを選択信号として選択されることになる。
【００６８】
そして、このセレクタ５０で選択された被測定ＬＳＩ１の出力データが、パターン比較器１４に出力され、パターン比較器１４で所定の期待値と比較されて、その比較結果が出力されるようになっている。
以上のようにして、本実施形態では、ディジタルフィルタ４０から出力されるリカバリクロックが示すエッジタイミングで被測定ＬＳＩ１の出力データを取り込むことができるようになり、被測定ＬＳＩ１の出力データに多重されたクロック信号を取り出して、出力データのエッジの有無やジッタの影響に左右されない適正なリカバリクロックのタイミングで被測定ＬＳＩの出力データを取り込む（打ち抜く）ことができる、ソースシンクロナス機能を実現することができる。
従って、本実施形態に係るＬＳＩテスタ１０は、被測定ＬＳＩ１の機能試験用の試験装置として用いることができ、特に、従来は実施が困難又は不可能であった、出力データにクロックが多重されて出力されるＳＲＤＥＳ等のクロック／データ多重型のＬＳＩの機能試験について、容易かつ正確に行うことができるようになる。
【００６９】
［ソールシンクロナス動作］
次に、以上のような構成からなる本実施形態に係る半導体試験装置のクロックリカバリ回路において、出力データを多重されたクロックのタイミングで取得するソースシンクロナス動作について説明する。
まず、ＬＳＩテスタ１０に備えられるパターン発生器１１及び波形形成器１２（図１参照）から被測定ＬＳＩ１に所定の試験パターン信号が入力されると、被測定ＬＳＩ１からは、パターン信号に対応する所定の出力データが出力される。なお、本実施形態では、被測定ＬＳＩ１はクロック／データ多重型ＬＳＩを構成しているので、パターン信号に対応して出力される出力データは、クロックが多重された出力データである。
被測定ＬＳＩ１から出力された出力データは、出力端子ごとに接続された各クロックリカバリ回路２０に入力される。
各クロックリカバリ回路２０に入力された出力データは、レベルコンパレータ１３に入力、比較電圧とレベル比較された後、タイムインターポレータ３０に入力される（図２参照）。
【００７０】
タイムインターポレータ３０に入力された信号（クロックが多重された出力データ）は、まず、並列に接続された複数のフリップ・フロップ３１ａ〜３１ｎに入力される。また、出力データが入力される各フリップ・フロップ３１ａ〜３１ｎのクロック端子には、遅延回路３２によって一定のタイミング間隔でストローブが入力される。
これによって、各フリップ・フロップ３１ａ〜３１ｎからは、入力された出力データが時系列のレベルデータとして取得，出力されることになる。
フリップ・フロップ３１ａ〜３１ｎから出力された時系列のレベルデータは、まず、ＸＯＲ回路３３ａ〜３３ｎを経てエンコーダ３４に入力され、符号化される。
エンコーダ３４で符号化されたレベルデータは、出力データに多重されたクロックのエッジタイミング（立上がりエッジ又は立下がりエッジ）を示す位置データとなる。そして、この位置データが、ディジタルフィルタ４０に入力され、適正なタイミングに補正されるリカバリクロックとして取得されることになる。
同時に、フリップ・フロップ３１ａ〜３１ｎから出力された時系列のレベルデータは、そのままセレクタ５０に入力データとして入力される。
【００７１】
ディジタルフィルタ４０では、エンコーダ３４から出力された位置データが、最前段のレジスタ４１ａに入力されるとともに、順次、次段のレジスタ４１ｂ〜４１ｎに入力される。
まず、位置データは、エッジ検出回路４２に入力され、エッジの有無が検出される。このとき、エッジセレクタ４３の切替えにより、レジスタ４１ａ〜４１ｎに格納されている位置データを出力させるタイミング信号（トリガ信号）として、エッジ検出回路４２から出力されるイネーブル信号を入力する場合（図２に示す▲１▼Edge Sync Mode）と、タイムインターポレータ３０の遅延回路３２から出力されるストローブ信号を入力する場合（同じく▲２▼Continuously Mode）のいずれかのモードが選択される。
【００７２】
Edge Sync Modeが選択された場合には、エッジ検出回路４２がエンコーダ３４からの位置データを入力してエッジの有無を検出し、位置データのエッジが検出された場合には、最前段のレジスタ４１ａにイネーブル信号を入力する。これによって、最前段のレジスタ４１ａには、エッジが検出された位置データのみが格納されることになる。
そして、エッジ検出回路４２は、パルサ４２ａを介してイネーブル信号をトリガ信号に変換し、このトリガ信号を各レジスタ４１ａ〜４１ｎに入力して、各レジスタ４１ａ〜４１ｎに格納されている位置データを出力させる。
これにより、タイムインターポレータ３０で取得された位置データのうち、信号変化点を示すエッジが検出された位置データのみが、リカバリクロックの基準となる位置データとしてレジスタ４１ａ〜４１ｎに、順次、格納，出力され、位置データのエッジが検出されなかった場合には、それ以降のサイクルで位置データのエッジが検出されることにより、各レジスタ４１ａ〜４１ｎに格納された位置データが出力される。
【００７３】
一方、Continuously Modeが選択された場合には、エッジ検出回路４２でのエッジ検出の有無に拘わらず、レジスタ４１ａ〜４１ｎに、タイムインターポレータ３０の遅延回路３２からストローブ信号が入力される。
そして、各レジスタ４１ａ〜４１ｎでは、位置データのエッジが検出される場合には、上述したエッジ検出回路４２における場合と同様、その位置データを順次格納，出力する。位置データのエッジが検出されない場合には、既に格納している前サイクルの位置データを出力し、次段のレジスタに格納する。
この結果、Continuously Modeでは、位置データのエッジ検出の有無に拘わらず、遅延回路３２のストローブのタイミングで、エッジタイミングを示す位置データが継続的に出力され、各レジスタ４１ａ〜４１ｎに格納，出力される。
【００７４】
レジスタ４１ａ〜４１ｎから出力された位置データは、平均値算出回路４４に入力され、各位置データが示すエッジタイミングの平均値が算出される。
そして、平均値セレクタ４５の切替えにより、平均値算出回路４４から出力される平均値を出力するか（▲１▼Smoothing Mode）、最前段のレジスタ４１ａから出力される位置データをそのまま出力するか（▲２▼Sampling Mode）が切り替えられ、いずれかの位置データがタイミング補正回路４６に出力される。
タイミング補正回路４６では、補正値レジスタ４６ａに格納されているセットアップタイム又はホールドタイムの設定値（補正値）を加算して、位置データを適正なエッジタイミングに補正されたリカバリクロックとして出力する。
そして、このタイミング補正回路４６から出力されるリカバリクロックが、選択信号としてセレクタ５０に入力される
【００７５】
セレクタ５０では、適正なエッジタイミングの位置データからなるリカバリクロックを選択信号として、被測定ＬＳＩ１の出力データを示す時系列のレベルデータの中から、一のデータを選択し、このデータを被測定ＬＳＩ１の良否判定用の被測定データとして出力する。
セレクタ５０から出力された出力データは、パターン比較器１４に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
そして、この比較結果により、出力データと期待値との一致，不一致が検出され、被測定ＬＳＩ１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われることになる。すなわち、セレクタ５０の出力と期待値とが一致すればＰａｓｓの判定が、不一致の場合にはＦａｉｌの判定が下されることになる。
【００７６】
［実施例］
以下、図３を参照して、具体的な実施例を説明する。
図３は、本実施形態に係る半導体試験装置のクロックリカバリ回路において、被測定ＬＳＩの出力データを多重されたクロックのタイミングで取得する場合の一実施例を示すタイミングチャートである。
この図に示す実施例は、各クロックリカバリ回路２０のタイムインターポレータ３０が、８個のフリップ・フロップ３１ａ〜３１ｎが備えられ、被測定ＬＳＩ１から出力される出力データをビット数“８”のレベルデータとして取得する場合である。従って、この出力データを選択するセレクタ５０は８−１型ＭＵＸ等で構成される。また、タイムインターポレータ３０は、７個のＸＯＲ回路３３ａ〜３３ｎを備え、７ビットのレベルデータをエンコーダ３４に入力し、３ビットの位置データを出力するようになっている。
また、各クロックリカバリ回路２０のディジタルフィルタ４０は、８個のレジスタ４１ａ〜４１ｎを備え、エッジセレクタ４３がContinuously Mode、また、平均値セレクタ４６がSmoothing Modeに切り替えられている場合である。
【００７７】
まず、被測定ＬＳＩ１から出力される出力データ（図３に示すDin１）は、８個のフリップ・フロップ３１ａ〜３１ｎにより、８ビットのストローブ（図３に示すSTRB）でエッジタイミングが取得される。
図３に示す例では、出力データが“Ｌ”から“Ｈ”になるエッジタイミング、又は“Ｈ”から“Ｌ”になるエッジタイミングが、８ビットのストローブの５ビット目を基準として、以下のような位置となっている（図３のDin１参照）。
“−２”→“エッジなし”→“エッジなし”→“＋１”→“−３”→“エッジなし”→“エッジなし”→“＋３”→．．．．．
そして、このような出力データは、まず、フリップ・フロップ３１ａ〜３１ｎに入力され、例えば“０１１１１１１１”（図３の５サイクル目：ビット数“−３”の位置から“Ｈ”）のレベルデータや、“１１１１００００”（図３の９サイクル目：ビット数“０”の位置から“Ｌ”）のレベルデータが取得される。
【００７８】
そして、このレベルデータは、ＸＯＲ回路３３ａ〜３３ｎで、例えば“００００００１”や“０００１０００”と変換され、さらにエンコーダ３４に入力されて、ビット数“−３”を示す位置データ（例えば“００１”）や、ビット数“０”を示す位置データ（例えば“１００”）に符号化される。
これにより、タイムインターポレータ３０から出力されるタイミングデータは以下のようになる（図３に示すT.I.output参照）。
“−２”→“・・・”→“・・・”→“＋１”→“−３”→“・・・”→“・・・”→“＋３”→．．．．．
このタイミングデータがディジタルフィルタ４０のレジスタ４１ａ〜４１ｎに順次入力されることになる。
【００７９】
ディジタルフィルタ４０では、エッジセレクタ４３によってContinuously Modeが選択してあるので、位置データのエッジが検出される場合にはその位置データが、エッジが検出されない場合には前サイクルの位置データが出力され、レジスタ４１ａ〜４１ｎには、最前段のレジスタ４１ａから順次、以下のような位置データが格納，出力される（図３に示すContinuously Mode参照）。
“−２”→“−２”→“−２”→“＋１”→“−３”→“−３”→“−３”→“＋３”→．．．．．
また、ディジタルフィルタ４０では、平均値セレクタ４６がSmoothing Modeを選択しているので、８個のレジスタから出力される８個の位置データ、すなわち現在のテストサイクルから８サイクル前までのデータがそれぞれ示すエッジタイミングの平均値が算出され、その平均値が以下のように出力される（図３に示すSmoothing（# of AVG.=8））。
“０”→“０”→“０”→“０”→“−１”→“−１”→“−２”→“−１”→．．．．．
【００８０】
さらに、この平均値に対して、タイミング補正回路４６でセットアップタイムの設定値が加算される。
図３に示す例では、８ビットのストローブの２ビット分がセットアップタイムとして加算されると、その補正後の位置データは以下のようになる（図３に示すTsdThdReg（＝＋２）参照）。
“＋２”→“＋２”→“＋２”→“＋２”→“＋１”→“＋１”→“０”→“＋１”→．．．．．
そして、この補正された位置データがリカバリクロックとして出力され（図３に示すRecoveryCLK）、セレクタ５０に入力される。
【００８１】
セレクタ５０には、タイムインターポレータ３０のフリップ・フロップ３１ａ〜３１ｎから出力される、例えば“０１１１１１１１”（ビット数“−３”の位置から“Ｈ”）のレベルデータや、“１１１１００００”（ビット数“０”の位置から“Ｌ”）のレベルデータが、各入力端子に入力される。
同時に、セレクタ５０には、ディジタルフィルタ４０からリカバリクロックが選択信号として入力される。
これにより、セレクタ５０では、リカバリクロックを選択信号として、例えば、図３に示す１サイクル目では、リカバリクロックが示すビット数“＋２”に対応する入力端子のデータが選択され（打ち抜かれ）、その結果、セレクタ５０から“Ｈ”のデータが出力されることになる（図３に示すDout１）。
そして、セレクタ５０から出力されるデータ（図３に示すDout１）が、パターン比較器１４で所定の期待値（図３に示すExp）と比較され、その結果が、フェイル解析メモリ１５に記憶される（図３に示すPass／Fail）。
図３に示す１サイクル目のデータがセレクタ５０で選択されるデータの流れを表１に示す。
【００８２】
【表１】
0004006260.tif 000002
【００８３】
ここで、図３に示す８サイクル目では、リカバリクロックが示すビット数“＋１”のタイミングで取得，出力された出力データ（“Ｈ”）は、期待値データ（“Ｌ”）に対して「Ｆａｉｌ」となっている。
これは、このサイクルの出力データのジッタが大きくなり、出力データのエッジタイミングがリカバリクロックより大きくなった場合に発生するセットアップエラーである。
このように、適正なタイミングを示すリカバリクロックで出力データを取り込む（打ち抜く）ことで、出力データがジッタにより変動した場合に生ずるセットアップエラーを検出することができるようになる。
なお、本実施例ではリカバリクロックの補正値として、セットアップタイムの設定値（“＋２”）を加算することでセットアップエラーを検出できるようにしてあるが、補正値としてホールドタイムの設定値を加算することで、リカバリクロックをホールド側に遅らせて、出力データのホールドエラーを検出することもできる。
勿論、このようなタイミングエラーのみでなく、出力データと期待値データとの論理が明らかに異なるロジックエラーの判定が行えることは言うまでもない。
【００８４】
以上説明したように、本実施形態に係る半導体試験装置によれば、まず、ソースシンクロナス機能を有するクロックリカバリ回路２０として、タイムインターポレータ３０を備えることにより、被測定ＬＳＩ１から出力されるクロックが多重された出力データを、時系列のレベルデータとして取得することができる。
この時系列のレベルデータは、被測定ＬＳＩ１の出力データの信号変化点であるエッジタイミングを示すものであり、このエッジタイミングは出力データに多重されたクロックのエッジタイミングを示すことになる。
従って、タイムインターポレータ３０に被測定ＬＳＩ１の出力データを入力し、そのエッジタイミングを示すレベルデータ及び位置データを取得することにより、出力データに多重されたクロックを取り出すことができる。
【００８５】
そして、本実施形態では、クロックリカバリ回路２０に、さらにディジタルフィルタ４０を備えることにより、タイムインターポレータ３０から出力される位置データを、保持，格納して、正確かつ適正なエッジタイミングに補正されたリカバリクロックとして出力することができる。すなわち、タイムインターポレータ３０で取得される位置データをディジタルフィルタ４０に入力，保持することにより、多重されたクロックのエッジタイミングを正確かつ適正に示すタイミングに補正したリカバリクロックとして出力させることができる。
これにより、被測定ＬＳＩ１の出力データのエッジが検出されない場合にも、また、出力データがジッタにより変動した場合にも、多重されたクロックのエッジタイミングを示すリカバリクロックを出力することができる。
【００８６】
そして、本実施形態では、リカバリクロックを選択信号として入力するセレクタ５０を備えることで、タイムインターポレータ３０で取得される時系列のレベルデータをリカバリクロックのタイミングで打ち抜いて、所定の期待値データと比較される良否判定用の被測定データとして出力させることができる。
これにより、被測定ＬＳＩ１の出力データに多重されたクロック信号を取り出して、出力データのエッジの有無やジッタの影響等に左右されない適正なリカバリクロックのタイミングで被測定ＬＳＩ１の出力データを取り込むことができる、ソースシンクロナス機能を実現することが可能となる。
従って、本実施形態に係るＬＳＩテスタ１０は、被測定ＬＳＩ１の機能試験用の試験装置として用いることができ、従来は実施が困難又は不可能であった出力データにクロックが多重されて出力されるＳＲＤＥＳ等のクロック／データ多重型のＬＳＩの機能試験についても、容易かつ正確に行うことができる。
【００８７】
また、本実施形態では、クロックリカバリ回路２０を構成するタイムインターポレータ３０及びディジタルフィルタ４０を、順序回路や遅延回路，エンコーダ，レジスタ等、既存の手段を用いて簡単に構成することができる。これにより、ＬＳＩテスタ１０は、複雑化，大型化，高コスト化等することなく、簡易な構成によって実現することができる。
さらに、このように順序回路や遅延回路，レジスタで構成される本発明のクロックリカバリ回路によれば、順序回路やレジスタの数、遅延回路の遅延量を変更することで、タイムインターポレータ及びディジタルフィルタにおける時系列のレベルデータや位置データのビット幅（順序回路，レジスタの数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高い半導体試験装置を実現することが可能となる。
【００８８】
［第二実施形態］
次に、図４を参照して、本発明に係る半導体試験装置の第二実施形態について説明する。
図４は、本発明の第二実施形態に係る半導体試験装置に備えられるクロックリカバリ回路の詳細を示すブロック図である。
同図に示すように、本実施形態に係る半導体試験装置は、上述した第一実施形態の変更実施形態であり、第一実施形態におけるクロックリカバリ回路２０に、更に、ジッタ検出回路６０及びジッタ分布回路７０を備えるようにしたものである。
従って、その他の構成部分は、第一実施形態と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
【００８９】
［ジッタ検出回路］
ジッタ検出回路６０は、ディジタルフィルタ４０のレジスタ４１ａ〜４１ｎから出力されるリカバリクロックの基準となる位置データを入力し、位置データが示すエッジタイミングの位相差を検出することにより、当該位相差を被測定ＬＳＩ１の出力データのジッタとして取得，解析するようになっている。
具体的には、ジッタ検出回路６０は、減算回路６１と、ジッタリミット値レジスタ６２，比較判定回路６３を備えている。
減算回路６１は、ディジタルフィルタ４０から対比する２個の位置データを入力し、各位置データが示すエッジタイミングの位相差を算出する。
ディジタルフィルタ４０で取得される位置データ（リカバリクロック）は、被測定ＬＳＩ１の出力データのエッジタイミングを示しており、この位置データ同士を減算することで、位置データの位相差、すなわち被測定ＬＳＩ１の出力データが有するジッタ幅を取得することができる。
【００９０】
例えば、被測定ＬＳＩ１から出力される出力データが８ビットのストローブで取得される場合（図３参照）、そのエッジタイミングを示す位置データは「エッジなし，−３，−２，−１，０，＋１，＋２，＋３」の８種類が取得され、この位置データ同士を減算処理すると、取得される位相差データは「−６，−５，−４，−３，−２，−１，０，＋１，＋２，＋３，＋４，＋５，＋６」の１３通りとなる。
そして、減算回路６１に、例えばエッジタイミングの位置がビット数“−２”を示す位置データと、ビット数“＋１”を示す位置データが入力された場合、これらの位置データが減算処理されると、
“＋１”−“−２”＝“＋３”
となり、位置データの位相差が“＋３”であることが算出される。
このように減算回路６１で算出される位相差は、被測定ＬＳＩ１の出力データが有するジッタ幅を示すことになり、この位相差を取得することで、被測定ＬＳＩ１のジッタ解析が行えることになる。
【００９１】
ここで、本実施形態では、減算回路６１は、ディジタルフィルタ４０の最前段のレジスタ４１ａの出力側に接続されるとともに、ジッタセレクタ６１ａを介して、次段のレジスタ４１ｂ〜４１ｎ及び平均値算出回路４４の出力側のうち、いずれか一つに選択的に接続されるようになっている。
これによって、減算回路６１には、最前段のレジスタ４１ａから出力される位置データと、次段のレジスタ４１ｂ〜４１ｎのいずれか一つの位置データが入力されて減算処理される場合（図４に示す▲１▼Cycle To Cycle Jitter）と、最前段のレジスタ４１ａの位置データと、平均値算出回路４４で算出された平均値を示す位置データとが減算処理される場合（図４に示す▲２▼Cycle To Smoothing Jitter）とが切り替えできるようになっている。
【００９２】
ジッタリミット値レジスタ６２は、減算回路６１で算出される位相差と比較する所定のジッタリミット値を格納している。
比較判定回路６３は、減算回路６１で算出される位相差とジッタリミット値レジスタ６２に格納されているジッタリミット値とを比較し、その良否（Pass／Fail）を判定する。例えば、減算回路６１で算出された位相差が、ジッタリミット値を超える場合には「Ｆａｉｌ」と判定し、ジッタリミット値を超えない場合には「Ｐａｓｓ」と判定する。
そして、この比較判定回路６３の判定結果は、第一実施形態で説明したパターン比較器１４における良否判定結果と同様、フェイル解析メモリ１５（図１参照）に記憶される。
なお、本実施形態では、図４に示すように、フェイル解析メモリ１５への入力部には判定セレクタ（JudgeSel）１５ａが備えてあり、フェイル解析メモリ１５に対して、パターン比較器１４における良否判定結果を記憶させるモード（図４に示す▲１▼Data Exp Mode）と、比較判定回路６３の判定結果を記憶させるモード（同じく▲２▼Jitter Fail Mode）を切り替えできるようになっている。
【００９３】
［ジッタ分布回路］
ジッタ分布回路７０は、タイムインターポレータ３０から出力される位置データと、ディジタルフィルタから出力される対応するリカバリクロックとを入力し、当該位置データ及びリカバリクロックの示すエッジタイミングの位相差を検出して、当該位相差の分布を取得して、被測定ＬＳＩ１の出力データのジッタの分布データとして出力する。
また、このジッタ分布回路７０は、ジッタ検出回路６０で検出されるリカバリクロックの位相差を入力し、当該位相差の分布を取得して、被測定ＬＳＩ１の出力データのジッタの分布データとして出力する。
具体的には、ジッタ分布回路７０は、減算回路７１と、デコーダ７２，カウンタ７３（７３ａ〜７３ｎ）を備えている。
【００９４】
減算回路７１は、ジッタ検出回路６０の減算回路６１と同様、２個の位置データを入力して、各位置データが示すエッジタイミングの位相差を算出する。
ここで、この減算回路７１は、図４に示すように、タイムインターポレータ３０のエンコーダ３４の出力側に接続されるとともに、データ／クロックセレクタ７１ａを介して、ディジタルフィルタ４０の出力側に選択的に接続されるようになっている。
これによって、減算回路７１には、タイムインターポレータ３０のエンコーダ３４から出力される位置データと、ディジタルフィルタ４０から出力されるリカバリクロックとを減算処理する場合（図４に示す▲１▼Data-Clk）と、タイムインターポレータ３０の位置データのみをそのまま出力する場合（図４に示す▲２▼Data）とを選択的に切り替えできるようになっている。
【００９５】
デコーダ７２は、ジッタ分布セレクタ７４を介して所定の位置データを入力し、時系列のレベルデータに復号化して出力する。
このデコーダ７２の出力端子ごとにカウンタ７３（７３ａ〜７３ｎ）が備えられ、デコーダ７２の出力信号が出力端子ごとにカウントされるようになっている。
そして、カウンタ７３ａ〜７３ｎから出力される複数のデータから、被測定ＬＳＩ１の出力データのジッタの分布又はエッジタイミングの分布を取得することができるようになっている。
【００９６】
ここで、デコーダ７２に入力される位置データは、図４に示すように、ジッタ分布セレクタ７４を介して、減算回路７１からの位置データが入力される場合（図４に示す▲１▼Data Clock Jitter）と、ジッタ検出回路６０の減算回路６１からの位置データが入力される場合（図４に示す▲２▼Clock Recovery Jitter）とが選択に切り替えられるようになっている。
従って、デコーダ７２に入力される位置データのパターンとしては、データ／クロックセレクタ７１ａ及びジッタ分布セレクタ７４の選択の組合せにより、以下の４つの場合がある（図５参照）。
（１）タイムインターポレータ３０のエンコーダ３４から出力される位置データと、ディジタルフィルタ４０から出力されるリカバリクロックとの位相差を示す位置データが入力される場合（▲１▼Data-Clk及び▲１▼Data Clock Jitter）
（２）タイムインターポレータ３０のエンコーダ３４から出力される位置データのみがそのまま入力される場合（▲２▼Data及び▲１▼Data Clock Jitter）
（３）ディジタルフィルタ４０最前段のレジスタ４１ａから出力される位置データと、次段のレジスタ４１ｂ〜４１ｎのいずれか一つの位置データとの位相差を示す位置データが入力される場合（▲２▼Clock Recovery Jitter及び▲１▼Cycle To Cycle Jitter）
（４）ディジタルフィルタ４０の最前段のレジスタ４１ａの位置データと、平均値算出回路４４で算出された平均値を示す位置データとの位相差を示す位置データが入力される場合（▲２▼Clock Recovery Jitter及び▲２▼Cycle To Smoothing Jitter）
【００９７】
そして、このようにデコーダ７２に所定の位置データが入力されることにより、具体的には、以下のように位置データが示すエッジタイミングの分布が取得されることになる。
まず、タイムインターポレータ３０の位置データのみがそのまま入力される場合（上記（２）の場合）として、例えば、上述した第一実施形態と同様に、被測定ＬＳＩ１から出力される出力データが８ビットのストローブで取得され、そのエッジタイミングを示す位置データが、エンコーダ３４から３ビットの位置データとして出力される場合には、デコーダ７２では、以下の表２に示すようなエッジタイミングを示すデータが取得でき、カウンタ７３で各出力端子ごとにデータをカウントすることができる。
【００９８】
【表２】
0004006260.tif 000003
【００９９】
この表２に示すように、デコーダ７０から出力されるデータは、被測定ＬＳＩ１の出力データの信号変化点を示す出力端子だけが“Ｈ”となり、他の出力端子は“Ｌ”となる。
従って、このデコーダ７２の出力信号を、カウンタ７３ａ〜７３ｎによってデコーダ７２の出力端子ごとにカウントすることにより、被測定ＬＳＩ１のクロック又は出力データのエッジタイミングの分布を取得することができる。
【０１００】
次に、タイムインターポレータ３０の位置データとディジタルフィルタ４０のリカバリクロックの位相差を示す位置データが入力される場合（上記（１）の場合）や、ディジタルフィルタ４０最前段のレジスタ４１ａの位置データと、次段のレジスタ４１ｂ〜４１ｎのいずれかの位置データ又は平均値算出回路４４の平均値との位相差を示す位置データが入力される場合（上記（３）又は（４）の場合）には、例えば、上述したように、被測定ＬＳＩ１から出力される出力データが７ビットのストローブで取得され、そのエッジタイミングを示す位置データが減算処理されて取得される位相差は「−６〜＋６」の１３通りとなる。
従って、以下の表３に示すように、１３個の出力端子を備えるデコーダ７２を使用することにより、位相差を示すデータを取得して、カウンタ７３で各出力端子ごとにデータをカウントすることができる。
【０１０１】
【表３】
0004006260.tif 000004
【０１０２】
この表３に示すように、デコーダ７２から出力されるデータは、減算された位置データ同士の位相差を示す出力端子だけが“Ｈ”となり、他の出力端子は“Ｌ”となる。
従って、このデコーダ７２の出力信号を、カウンタ７３ａ〜７３ｎによってデコーダ７２の出力端子ごとにカウントすることにより、被測定ＬＳＩ１の出力データとリカバリクロック間や、リカバリクロック同士の位相差の分布を取得することができる。
なお、デコーダ７２の出力数及びデコーダ７２の出力をカウントするカウンタ７３ａ〜７３ｎの個数は、タイムインターポレータ２０で取得できる時系列のレベルデータの測定可能範囲（分解能）等に対応して任意の数とすることができる。
【０１０３】
このように、本実施形態の半導体試験装置では、ディジタルフィルタ４０に備えられるエッジセレクタ４１及び平均値セレクタ４６、ジッタ検出回路６０に備えられるジッタセレクタ６１ａ、ジッタ分布回路７０に備えられるデータ／クロックセレクタ７１ａ及びジッタ分布セレクタ７４、さらに、フェイル解析メモリ１５に備えられる判定セレクタ１５ａの切替えにより、被測定ＬＳＩ１の機能試験及びジッタの解析試験等を任意の組合せによって行うことができる。
具体的には、各セレクタの切替えにより、図５に示すような組合せで各種試験を実施することができるようになっている。
【０１０４】
以上のように、本実施形態に係る半導体試験装置によれば、複数のリカバリクロックを入力するジッタ検出回路６０を備えることにより、各リカバリクロックのエッジタイミングを示す位置データを減算処理することで、リカバリクロック間の位相差を検出することができる。
また、ジッタ検出回路６０で検出される位相差を入力するジッタ分布回路７０を備えることで、位相差の分布を取得し、位相差のばらつきや広がりを示す分布データとして出力することができる。
リカバリクロックの位相差は、被測定ＬＳＩ１の出力データに多重されたクロック信号のジッタを示すものであり、このリカバリクロックの位相差とその分布データを取得することにより、被測定ＬＳＩ１の出力データ及び多重されたクロックのジッタ解析を行うことが可能となる。
【０１０５】
さらに、本実施形態の半導体試験装置では、ジッタ分布回路７０を備えることで、ディジタルフィルタ４０のリカバリクロックと元の位置データとなるタイムインターポレータ３０の位置データとの位相差を入力し、当該位相差の分布を取得，解析することができる。
リカバリクロックが示すエッジタイミングは、被測定ＬＳＩ１の出力データに多重されたクロックを適正なタイミングに補正した位置データであり、このリカバリクロックを元の位置データと比較して、その位相差の分布を取得することで、被測定ＬＳＩの出力データのジッタ分布を、適正なリカバリクロックとの比較において解析することが可能となる。
このようにして、本実施形態では、例えばオシロスコープ等の操作による誤差や測定作業の困難性等、既存のジッタ測定器を用いる場合のような問題が生じることなく、容易かつ正確，確実に、精度の高い被測定ＬＳＩの出力データ及びクロックのジッタ解析を行うことができるようになる。
【０１０６】
以上、本発明の半導体試験装置の好ましい実施形態について説明したが、本発明に係る半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、被測定ＬＳＩのジッタを取得，解析するジッタ検出回路及びジッタ分布回路を、被測定ＬＳＩの機能試験を行うためのセレクタとともに一体的に備えたリカバリクロックを示したが、セレクタとジッタ検出回路とジッタ分布回路とは、それぞれ別個に備えるようにしても良い。
すなわち、本発明に係る半導体試験装置を構成するクロックリカバリ回路は、被測定ＬＳＩの出力データを時系列のレベルデータとして取得するタイムインターポレータと、タイムインターポレータで取得されるレベルデータに基づいてリカバリクロックを取得，出力でいるディジタルフィルタを備える限り、どのような回路や装置等と組み合わせることもできるもので、半導体試験装置としての用途，目的等は特に限定されない。
【０１０７】
【発明の効果】
以上説明したように、本発明の半導体試験装置によれば、被測定ＬＳＩの出力データから多重されたクロック信号を取り出し、そのクロック信号のエッジタイミングを適正に補正しつつ出力データと同調させることができるソースシンクロナス機能を有するクロックリカバリ回路を備えることにより、外部からのタイミング信号を用いることなく、また、被測定ＬＳＩに余分な出力端子等を設けることなく、出力データに多重されたクロック信号を容易かつ確実に取得でき、かつ、適正なエッジタイミングに補正されたリカバリクロックによって被測定ＬＳＩの出力データを正確に捉えることができる。
これにより、ＳＥＲＤＥＳ等に代表されるような、出力データにクロックを多重させて出力するデータ／クロック多重型のＬＳＩデバイスの機能試験やジッタ解析等を、容易かつ正確に行うことができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態に係る半導体試験装置の全体の概略構成を示すブロック図である。
【図２】本発明の第一実施形態に係る半導体試験装置に備えられるクロックリカバリ回路の詳細を示すブロック図である。
【図３】本発明の第一実施形態に係る半導体試験装置のクロックリカバリ回路において、被測定ＬＳＩの出力データを多重されたクロックのタイミングで取得する場合の一実施例を示すタイミングチャートである。
【図４】本発明の第二実施形態に係る半導体試験装置に備えられるクロックリカバリ回路の詳細を示すブロック図である。
【図５】本発明の第二実施形態に係る半導体試験装置における、各セレクタの切替えによって実施できる各種試験の組合せを示す表である。
【図６】従来の一般的な半導体試験装置の概略構成を示すブロック図である。
【図７】従来の他の半導体試験装置の概略構成を示すブロック図である。
【符号の説明】
１  被測定ＬＳＩ
１０  ＬＳＩテスタ
１１  レベルコンパレータ
１２  パターン比較器
２０  クロックリカバリ回路
３０  タイムインターポレータ
３１（２１ａ〜２１ｎ）  フリップ・フロップ
３２  遅延回路
３４  エンコーダ
４０  ディジタルフィルタ
４１（４１ａ〜４１ｎ）  レジスタ
４２  エッジ検出回路
４３  エッジセレクタ
４４  平均値算出回路
４５  平均値セレクタ
４６  タイミング補正回路
５０  セレクタ
６０  ジッタ検出回路
７０  ジッタ分布回路
【図１】
0004006260.tif 000005
【図２】
0004006260.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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