(57)【特許請求の範囲】
【請求項１】
液晶表示パネルと、
表示データを取り込むラッチ回路と、表示データから階調電圧を生成するデコーダ回路と、前記ラッチ回路の表示データを時分割で選択して前記デコーダ回路に供給するセレクタ回路とを有する第２の駆動回路と、
前記第２の駆動回路の１本の出力を、前記液晶表示パネルの複数本の映像信号線に時分割で供給する分配回路を有する第１の駆動回路とを有し、
前記セレクタ回路と前記分配回路とには、時分割を制御する時分割制御信号が共通に供給され、
前記セレクタ回路に供給される前記時分割制御信号は論理信号で供給され、
前記分配回路に供給される時分割制御信号は前記第２の駆動回路内部で、前記論理信号から前記分配回路を駆動可能な電圧に変換されることを特徴とする液晶表示装置。
【請求項２】
前記論理信号から変換される前記分配回路を駆動可能な電圧は、前記第２の駆動回路のレベルシフタ回路で生成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第２の駆動回路はフレキシブル基板上に設けられており、
前記時分割を制御する時分割制御信号は、前記フレキシブル基板上の、前記液晶表示パネルに対向電極信号を供給する配線と前記第２駆動回路の階調電圧の出力配線との間に設けられた配線を介して、前記第１の駆動回路に供給されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記時分割を制御する時分割制御信号を出力するために前記フレキシブル基板上に設けられた端子は、前記第２駆動回路の階調電圧を出力するために前記フレキシブル基板上に設けられた端子よりも幅広であることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記第１の駆動回路は、前記液晶表示パネルに設けられる画素と同様の工程で形成されることを特徴とする請求項１乃至４の何れかに記載の液晶表示装置。
【請求項６】
前記セレクタ回路と前記デコーダ回路との間には、レベルシフタ回路が設けられていることを特徴とする請求項１乃至５の何れかに記載の液晶表示装置。
【請求項７】
前記複数の映像信号線には、１水平走査期間において、同極性の階調電圧が供給されることを特徴とする請求項１に記載の液晶表示装置。
【請求項８】
前記１水平期間の開始の際は、前記複数本の映像信号線の全てに前記第２の駆動回路の１本の出力を供給することを特徴とする請求項７に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特にポリシリコンを用いる薄膜トランジスタ（ＴＦＴ）方式等のアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置の中で、ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く使用されている。液晶表示装置は液晶表示パネルと、液晶表示パネルを駆動する駆動回路とを備えている。液晶表示パネルは、２枚の基板を対向させて、該２枚の基板間に隙間を設け、この隙間に液晶組成物を封入して形成する。液晶表示パネルを形成する基板は画素電極と対向電極とを有している。画素電極と対向電極との間に電圧を印加すると、画素電極と対向電極との間に存在する液晶分子の配向方向が変化し、液晶表示パネルの光透過率が変化する。この光透過率の変化を利用して表示が行われる。ＴＦＴ方式の液晶表示装置は、画素電極毎にスイッチング素子を有しており、このスイッチング素子を用いて画素電極に電圧が供給される。
【０００３】
ＴＦＴ方式の液晶表示装置において、画素電極を一方の基板に設け、対向電極を他方の基板に設けた、縦電界方式の液晶表示装置と、画素電極と対向電極とを一方の基板に設けた、横電界方式の液晶表示装置が知られている。
【０００４】
画素電極に印加される電圧は、画素電極の近傍まで映像信号線を介して供給され、スイッチング素子に接続されている。また、スイッチング素子をオン／オフする信号は走査信号線により供給される。ＴＦＴ方式の液晶表示装置において、映像信号線は例えば縦方向に延在し横方向に複数本並設される。また、走査信号線は映像信号線と交差して横方向に延在し縦方向に複数本並設される。そして、隣合う２本の映像信号線と、該映像信号線と交差する２本の走査信号線に囲まれた領域に画素電極が形成される。画素電極はマトリックス状に配置されて表示領域を形成する。表示領域の周辺には映像信号線と走査信号線とに信号を供給する駆動回路が形成される。
【０００５】
スイッチング素子として、アモルファスシリコンを用いたＴＦＴと、ポリシリコンを用いたＴＦＴ（以下ポリシリコンＴＦＴと呼ぶ）が知られている。ポリシリコンＴＦＴを用いる液晶表示装置において、画素電極を形成する基板と同一の基板上に、駆動回路を形成する液晶表示装置（以下駆動回路一体型液晶表示装置と呼ぶ）が知られている。
【０００６】
画像は外部（例えばパソコン）から映像信号として液晶表示装置に入力する。映像信号は各画素電極に印加する電圧（階調電圧）に関するデータを有している。一般に映像信号はアナログ信号又はデジタル信号である。ポリシリコンＴＦＴを用いる駆動回路一体型の液晶表示装置では、従来からアナログ信号入力型の駆動回路が用いられてきた。アナログ信号入力型の駆動回路は外部より映像信号をアナログ信号で受け、駆動回路にてアナログ信号をサンプルホールドして、映像信号線に出力する。
【０００７】
【発明が解決しようとする課題】
駆動回路一体型の液晶表示装置においては、画面サイズが増大することに従い、駆動回路の規模が大きくなっている。また、ポリシリコンＴＦＴを用いる駆動回路一体型の液晶表示装置においても、液晶表示装置に入力する信号をデジタル信号で受け、駆動回路で画素電極に印加する電圧に変換するデジタル−アナログ変換型の駆動回路が要求されている。
【０００８】
さらに、製造工程を簡素化する目的や、不良発生率を低下させるために、ｎ型半導体又はｐ型半導体のどちらか一方の半導体を用いて駆動回路一体型の液晶表示装置を製造する試みもある。しかしながら、ポリシリコンＴＦＴにおいてデジタル−アナログ変換型の駆動回路を形成する場合に、画面サイズの増大に伴い画素数が増加すると、駆動速度に対して駆動回路の性能が追従できなくなる問題や、回路規模が増大し信号及び電源用の配線の引き回しが長くなり、信号波形の歪みや、ノイズの影響が無視できなくなるという問題が生じる。さらには、一方の導電型のみを用いて駆動回路を形成する場合には、前記問題点が顕著になる。
【０００９】
本発明は、前記従来技術の問題点を解決するためになされたものであり、ポリシリコンＴＦＴ液晶表示装置において、適切な駆動回路を実現する技術を提供する。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１２】
即ち本発明は、液晶表示装置において、液晶表示パネルと該液晶表示パネルに映像信号を供給する駆動回路を有し、駆動回路は液晶表示パネルに設けられる画素と同様の工程で形成される第１の駆動回路と、液晶表示パネル形成後に液晶表示パネルに接続される第２の駆動回路とで形成され、第１の駆動回路は液晶表示パネルに形成された複数の映像信号線にる。
【００１３】
また本発明は、液晶表示装置において、液晶表示パネルと該液晶表示パネルに階調電圧を供給する駆動回路を有し、駆動回路は液晶表示パネルに設けられる画素と同様の導電型のトランジスタで形成された第１の駆動回路と、液晶表示パネルに搭載された第２の駆動回路とで形成される。
【００１４】
また本発明は、液晶表示装置において、液晶表示パネルと該液晶表示パネルに映像信号を供給する第１の駆動回路と第２の駆動回路とを有し、第２の駆動回路はフレキシブル基板に搭載され、フレキシブル基板に設けられた配線により第１の駆動回路に信号が供給される。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
図１は、本発明の実施の形態の液晶表示装置の概略構成を示すブロック図である。
【００１８】
１は液晶表示パネル、２は表示部である。表示部２に表示データに従い像が表示される。３はコントローラである。コントローラ３には外部（コンピュータ等）から表示データ、制御信号等が入力する。コントローラ３は外部から表示データ、制御信号等を受け、液晶表示パネル１に表示データ、各種クロック信号、各種制御信号とを供給する。４は電源回路である。電源回路４は液晶表示パネル１を駆動するための各種の駆動電圧を発生する。液晶表示パネル１は駆動回路により駆動されるが、本実施の形態では液晶表示パネル１に第１のソースドライバ６０が形成され、さらに第２のソースドライバ６が液晶表示パネル１に接続されている。
【００１９】
第２のソースドライバ６にはデータバスライン５が接続している。データバスライン５にはコントローラ３から表示データが出力している。またコントローラ３は、外部から入力した制御信号を変換し液晶表示パネル１を制御する信号を出力する。コントローラ３が出力する制御信号としては、第２のソースドライバ６が表示データを取り込むためのクロック信号、第１のソースドライバ６０から液晶表示パネルへの出力を切り替えるための時分割制御信号、ゲートドライバ７を駆動するフレーム開始指示信号と順次走査信号を出力するためのゲートクロック信号などのタイミング信号がある。
【００２０】
また、電源回路４は正極階調電圧と負極階調電圧、対向電極電圧、走査信号電圧等を発生させ出力する。なお、各回路に電源電圧を供給する電源線については図が煩雑になることを避けるために省略した。各回路には当然電源電圧が供給されているものとする。
【００２１】
コントローラ３が出力した表示データは、データバスライン５を介して第２のソースドライバ６に転送される。表示データはデジタルデータであり、転送するデータ量に応じてデータバスライン５の本数が定められる。例えば６ビットのデータの場合ではデータバスラインの数は６本となる。なお、液晶表示パネル１は、カラー表示を行うために、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素を有しており、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各表示データが１組として転送される。そのため、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各表示データを１組として転送する場合には、合計１８本のデータバスラインが用いられる。
【００２２】
なお、赤（Ｒ）、緑（Ｇ）、青（Ｂ）を各２画素毎１組として転送する場合には、合計３６本となる。さらに８ビットのデータの場合では、４８本となる。図１では図を判り易くするためにデータバスライン５は３本の線で示している。
【００２３】
コントローラ３はデータバスライン５に単位時間毎、表示データを出力する。またデータバスライン５上には決められた順番に表示データを出力する。第２のソースドライバ６は順番に出力される表示データの中から表示すべきデータを取り込む。第２のソースドライバ６が表示データを取り込むタイミングはクロック信号に従う。
【００２４】
第２のソースドライバ６は表示部２の周辺に沿って、横方向（Ｘ方向）に配置される。この第２のソースドライバ６の出力端子は液晶表示パネル１に設けられた、第１のソースドライバ６０に接続している。第１のソースドライバ６０は液晶表示パネル１に形成されており、第１のソースドライバ６０の出力は液晶表示パネル１の映像信号線８に接続している。映像信号線８は図中Ｙ方向に延在し、薄膜トランジスタ１０のドレイン電極に接続している。また、映像信号線８は図中Ｘ方向に複数本並列に配置されている。
【００２５】
第１のソースドライバ６０の出力は複数の映像信号線８に接続可能に形成されている。第２のソースドライバ６は、表示データに従い階調電圧を第１のソースドライバ６０に出力する。第１のソースドライバ６０は分配制御信号線６３によりコントローラ３から伝達される分配制御信号に従い、出力と複数の映像信号線８との間の接続を切り替え、階調電圧を各映像信号線に決められた期間出力する。なお、分配制御信号線６３はプリント配線基板７０からフレキシブル基板７４を介して液晶表示パネル１に接続している。また、第２のソースドライバ６はフレキシブル基板６６に搭載されて、プリント配線基板７０と液晶表示パネル１の間に接続されている。
【００２６】
なお、第２のソースドライバ６、第１ソースドライバ６０の詳細については後述する。また、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、薄膜トランジスタ１０の映像信号線８に接続される領域をソース（ソース領域）と称する。
【００２７】
表示部２の図中縦方向（Y方向）の辺に沿って、ゲートドライバ（走査回路）７が形成される。ゲートドライバ７の出力端子は液晶表示パネル１の走査信号線９に接続している。走査信号線９は図中Ｘ方向に延在し、薄膜トランジスタ１０のゲート電極に接続している。また、走査信号線９は図中Ｙ方向に複数本並列に配置される。ゲートドライバ７はコントローラ３から送られてくるフレーム開始指示信号およびシフトクロックに基づき、１水平走査期間毎に、順次、走査信号線９に走査電圧を供給する。薄膜トランジスタ１０はゲート電極に印加された走査電圧によりオンとオフが制御される。
【００２８】
液晶表示パネル１の表示部２は、マトリクス状に配置される画素部１１を有している。ただし、図１では図を簡略化するため１つの画素部１１だけを示している。各画素部１１は、薄膜トランジスタ１０と画素電極１２を有している。各画素部１１は隣接する２本の映像信号線８と、隣接する２本の走査信号線９との交差領域（４本の信号線で囲まれた領域）に配置される。
【００２９】
前述したように、走査信号線９にはゲートドライバ７から走査信号が出力している。この走査信号により薄膜トランジスタ１０がオン・オフする。映像信号線８には階調電圧が供給されており、薄膜トランジスタ１０がオンになると、映像信号線８から画素電極１２に階調電圧が供給される。画素電極に対向するように対向電極１３（コモン電極）が配置されており、画素電極と対向電極との間には液晶層（図示せず）が設けられている。なお、図１に示す図上では画素電極１２と対向電極１３との間は等価的に液晶容量が接続されているように表示した。
【００３０】
画素電極１２と対向電極１３との間に電圧を印加することにより液晶層内の液晶分子の配向方向が変化する。液晶表示パネルでは液晶分子の配向の変化により、光の透過率が変化することを利用し表示が行われる。液晶表示パネル１が表示する画像は画素により構成される。画像を構成する各画素の階調（光の透過率）は、画素電極１２に供給される電圧に従う。第２のソースドライバ６は表示する階調を表示データで受け、対応する階調電圧に変換して出力する。そのため、液晶表示パネル１が表示する画素数の増加に伴い、第２のソースドライバ６の出力数も増加する。また液晶表示パネル１が表示する階調数の増加に従い、表示データのデータ量やデータバスライン５の本数も増加する。
【００３１】
次に交流化駆動について説明する。直流電圧を液晶に長時間印加すると液晶が劣化することが知られている。液晶の劣化を防止するため液晶層に印加する電圧の極性を周期的に反転させる交流化駆動が行われている。交流化駆動では対向電極１３に対して、画素電極１２に正極性、負極性の信号電圧が印加される。そのため、電源回路４は正極階調電圧生成回路と負極階調電圧生成回路を有している。第２のソースドライバ６は交流化信号により、同じ表示データであっても正極性、負極性の階調電圧を選択する。
【００３２】
次に図２を用いて第１のソースドライバ６０について説明する。図２において、第１のソースドライバ６０は分配回路６１を有している。分配回路６１は入力と複数の映像信号線８との間の接続を切り替えることが可能である。分配回路６１には分配制御信号線６３が接続しており、分配制御信号線６３により分配制御信号が伝えられる。分配回路６１は分配制御信号により制御される。図中左端の分配回路６１−１を用いて説明すると、分配回路６１−１は接続を切り替えることで、第２のソースドライバ６の出力を映像信号線８−１乃至８−３に出力することが可能である。ただし、映像信号線８−１乃至８−３が同時に第２のソースドライバ６の出力に接続される事はなく、例えば一定の期間、映像信号線８−１に接続された後、映像信号線８−２に接続されるというように、各映像信号線への接続は時分割される。
【００３３】
前述したように、第２のソースドライバ６からの１つの出力を第１のソースドライバ６０を用いることで複数本の映像信号線８に供給することが可能である。そのため液晶表示パネル１の画素数が増加した場合に回路規模の増大を防ぐことが可能になる。例えば第１のソースドライバ６０が３本の映像信号線８に階調電圧を供給可能な場合には、第２のソースドライバ６の出力回路を１／３に減少することができる。また、第２のソースドライバ６と液晶表示パネル１との接続においても、接続箇所数を１／３にすることが可能である。接続箇所が減少すると接続不良発生箇所が減少することや、接続端子のピッチを大きくできること等から、接続信頼性を向上することができる。
【００３４】
ただし、３本の映像信号線８に同じ階調電圧を供給したのでは、見かけ上の画素数が減少することになる。この問題点を解決するために、第２のソースドライバ６は一つの出力から複数本の映像信号線８に、それぞれ供給すべき階調電圧を出力する必要がある。そのために、第２のソースドライバ６は映像信号線８が選択されている期間に合わせて、選択されている映像信号線８に出力すべき階調電圧を出力する。すなわち、第２のソースドライバ６は時分割して階調電圧を出力する。
【００３５】
例えば、図２において分配回路６１−１により、第２のソースドライバ６と映像信号線８−１が接続している期間には、第２のソースドライバ６から映像信号線８−１に出力すべき階調電圧が出力する。以後順番に第２のソースドライバ６と映像信号線８−２が接続している期間には、第２のソースドライバ６から映像信号線８−２に出力すべき階調電圧が出力し、第２のソースドライバ６と映像信号線８−３が接続している期間には、第２のソースドライバ６から映像信号線８−３に出力すべき階調電圧が出力する。
【００３６】
次に、第２のソースドライバ６内部構成について図３を用いて説明する。図３は第２のソースドライバ６の概略ブロック図である。２０は入力端子で、コントローラ３から出力した表示データはデータバスライン５（図１に示した）を経て入力端子２０に入力する。入力端子２０には内部データバスライン１８が接続されている。シフトレジスタ回路２１には第２クロック線１４が接続している。第２クロック信号線１４によりコントローラ３からクロック信号ＣＬ２がシフトレジスタ回路２１に入力する。シフトレジスタ回路２１はクロック信号ＣＬ２に従って順次にタイミング信号を出力する。
【００３７】
データラッチ回路２２はタイミング信号を入力すると、内部データバスライン１８上の表示データを取り込む。データラッチ回路２２はタイミング信号に従い順番に表示データを取り込み、全てのデータラッチ回路２２に表示データが取り込まれる。データラッチ回路２２からは表示データがラインラッチ回路２３に出力される。ラインラッチ回路２３には第１クロック信号線１５が接続されている。第１クロック信号線１５により１水平走査期間（１本の走査信号線がオン状態の期間で、以下１Ｈとも表示する）に同期したクロック信号ＣＬ１がラインラッチ回路２３に入力する。ラインラッチ回路２３はクロック信号ＣＬ１に従い１ライン分の表示データを取り込み、そして取り込んだ表示データをセレクタ回路２４に出力する。
【００３８】
すなわち、映像信号線に対応した数の表示データがセレクタ回路２４に入力する。セレクタ回路２４は第１のソースドライバ６から、階調電圧を時分割して出力するための回路である。セレクタ回路２４はデータ線選択回路２５を有している。また、第２のソースドライバ６には時分割制御線１６が設けられ、時分割制御信号がセレクタ回路２４に伝えられている。時分割信号発生回路２６では時分割制御信号から時分割信号を作成し、時分割信号線１９に出力する。なお、図３では時分割制御線１６が３本で、時分割信号線１９が３本の場合を示しているが、１本の時分割制御線１６から複数本の時分割信号線１９に信号を出力する構成とすることも可能である。
【００３９】
時分割信号線１９は各データ線選択回路２５に接続している。時分割信号はデータ線選択回路２５を制御する。データ線選択回路２５は時分割信号に従いラインラッチ回路２３の出力する表示データを時分割して、次段のレベルシフタ回路２７に出力する。すなわち、ラインラッチ回路２３は１水平走査期間（１Ｈ）の間表示データを出力するが、セレクタ回路２４により１水平走査期間を複数の期間に分割し、分割した期間毎に異なる表示データがレベルシフタ回路２７に伝えられる。
【００４０】
レベルシフタ回路２７では、論理信号である表示データの電圧を変換して次段のデコーダ回路２８が駆動可能な電圧として出力する。デコーダ回路２８は表示データに従った階調電圧が選択され出力アンプ回路２９に入力する。階調電圧17は階調電圧線により供給された基準電圧を分圧して作成する。さらに出力アンプ回路２９では階調電圧を電流増幅し液晶表示パネル１に出力する。
【００４１】
次に図４を用いてセレクタ回路２４について説明する。セレクタ回路２４にはラインラッチ回路２３から表示データ線３１が接続され表示データが伝達されている。なお、各表示データは画素が表示する階調に対応したビット数を有している。例えば、６ビット、８ビットといった表示データがラインラッチ回路２３からセレクタ回路２４に伝えられている。図４では、図を簡略化するために、複数ビット分の信号線を１本の表示データ線３１で示している。以後、１本の表示データ線３１は複数ビット分の信号線からなるものとして説明する。
【００４２】
ラインラッチ回路２３から出力する表示データ線３１の数は、液晶表示パネルの１行分の画素数に対応している。１水平走査期間（１H）内において、ラインラッチ回路２３から出力する１本の表示データ線３１には、１つの画素電極に書き込む階調電圧に応じた表示データが出力する。表示データ線３１はセレクタ回路２４のデータ線選択回路２５に接続している。各表示データ線３１は複数本が1組になってデータ線選択回路２５に接続している。
【００４３】
図４では３つの表示データ線３１−１、３１−２、３１−３が１組となってデータ線選択回路２５に入力している。データ線選択回路２５は時分割信号線１９により制御され複数の表示データ線３１内の１つを次段のレベルシフト回路２７に接続する。例えば、データ線選択回路２５−１は時分割信号線１９−１により制御され、１水平走査期間（１H）の一定期間の間、表示データ線３１−１と次段のレベルシフタ回路２７とを接続する。さらに、時系列に表示データ線３１−２、３１−３と一定期間の間、次段のレベルシフタ回路２７に接続される。
【００４４】
図５に時分割制御信号ＴＳと時分割信号ＢＬ１〜ＢＬ３とを示す。図５において、第１クロック信号ＣＬ１は１水平走査期間１Ｈを示している。時分割制御信号ＴＳは１水平走査期間１Ｈを分割するための信号であり、図４の時分割信号発生回路２６に入力している。時分割信号発生回路２６は時分割制御信号ＴＳから時分割信号ＢＬ１、ＢＬ２、ＢＬ３を生成し、時分割信号線１９に出力する。なお、図５においては、１水平走査期間１Ｈを３つに時分割する場合を示しており、時分割信号ＢＬ１が時分割信号線１９−１に出力し、時分割信号ＢＬ２が時分割信号線１９−２に出力し、時分割信号ＢＬ３が時分割信号線１９−３に出力する。また、時分割制御信号線１６が３本の場合では時分割制御信号ＴＳは、時分割制御信号ＴＳ１〜ＴＳ３で伝えられる。
【００４５】
図４に示したように、各時分割信号線１９はスイッチング回路３２に接続する。スイッチング回路３２−１は時分割信号線１９−１がハイ状態の間、オン状態となり表示データ線３１−１のデータを出力する。以下、スイッチング回路３２−２は時分割信号線１９−２がハイ状態の間、表示データ線３１−２のデータを出力し、スイッチング回路３２−３は時分割信号線１９−３がハイ状態の間、表示データ線３１−３のデータを出力する。
【００４６】
上述したように、時分割制御信号ＴＳにより１水平走査期間１Ｈを時分割した信号が伝達され、時分割された期間、ラインラッチ回路２３の出力する複数の表示データの１つがセレクタ回路２４から出力する。また、セレクタ回路２４は時分割信号が時系列に入力することで、ラインラッチ回路２３の表示データを時系列に出力することが可能である。
【００４７】
図６に表示データが４ビットの場合のセレクタ回路２４のデータ線選択回路２５について、概略ブロック図を示す。ラインラッチ回路２３からは４ビットの表示データが出力している。スイッチング回路３２はビット毎にアナログスイッチ３３を有している。またスイッチング回路３２毎、同じ時分割信号線１９に接続しており、各アナログスイッチ３３は時分割信号により制御され表示データを時分割して次段の回路に出力する。なお、ラインラッチ回路２３からの入力数は３×４の１２本であるのに対し、データ線選択回路２５からの出力数は４本となる。セレクタ回路２４により表示データを時分割して出力することで、セレクタ回路以降の回路構成の数を減少することが可能となっている。
【００４８】
次に、図７を用いて第１のソースドライバ６０と液晶表示パネル１の構成を示す。第１のソースドライバ６０はスイッチング素子として分配トランジスタ６２を有している。トランジスタ６２は画素部に設けられる薄膜トランジスタ１０（図示せず）と同じ導電型の半導体で形成されている。画素部と同じ導電型のトランジスタとすることで、製造工程数を減少することが可能である。分配トランジスタ６２のゲート端子には分配制御信号線６３が接続されており、分配制御信号によりオン／オフが制御される。分配トランジスタ６２が電気的に導通することで、第２のソースドライバ６の出力と映像信号線８とが接続されることになる。
【００４９】
例えば各画素が図中左から赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順番に並んでいる場合には、第２のソースドライバ６から１水平走査期間１Ｈを３つに時分割して、階調電圧が赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順番に出力する。分配トランジスタ６２は赤（Ｒ）の階調電圧が出力されている期間、赤（Ｒ）画素用の映像信号線８（Ｒ）と第２のソースドライバ６の出力とを接続する。以下、緑（Ｇ）の階調電圧が出力されている期間、緑（Ｇ）画素用の映像信号線８（Ｇ）と第２のソースドライバ６の出力とを接続し、青（Ｂ）の階調電圧が出力されている期間、青（Ｂ）画素用の映像信号線８（Ｂ）と第２のソースドライバ６の出力とを接続する。
【００５０】
第１のソースドライバ６０を液晶表示パネル１に設けることで、第２のソースドライバ６の回路規模を減少することが可能である。また、第２のソースドライバ６の出力数を減少することができることで、第２のソースドライバ６と液晶表示パネル１との接続信頼性を向上することが可能となっている。ただし、コントローラ３から分配制御信号を液晶表示パネルに供給する必要が新たに生じ、コントローラ３と液晶表示パネル１との間の分配制御信号線について考慮が必要となる。
【００５１】
図８に第２のソースドライバ６をＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）を用いて実装した構成を示す。６６はフレキシブル基板である。第２のソースドライバ６は一般的な半導体集積回路と同様な方法で製造されるシリコンチップであり、フレキシブル基板６６上に形成された配線（インナーリード）に接続されている。フレキシブル基板６６には銅箔等で配線及び入力端子２０、出力端子３０が形成されている。出力端子３０に対向するように液晶表示パネル側にも端子が形成されており、出力端子３０と液晶表示パネル側の端子とが接続される。前述したように液晶表示パネルには第１のソースドライバ６０が設けられており、第２のソースドライバ６の出力はフレキシブル基板６６に設けられた出力端子３０を経て第１のソースドライバ６０に伝えられる。出力端子３０はフレキシブル基板６６の図中横方向に延在した辺に沿って多数の端子が並列した出力端子部６７を形成している。
【００５２】
前述したように２０は入力端子である。入力端子２０により外部装置等より第２のソースドライバ６に供給される信号、電源電圧等が入力する。入力端子２０も出力端子３０同様に入力端子群６８を形成している。１６は前述したように時分割制御線である。時分割制御線１６は入力端子２０の一つから入力し、第２のソースドライバ６内部の時分割信号発生回路２６に接続されている。このように、ＴＣＰによって実装される第２のソースドライバ６においては、入力端子部６８から信号が入力して、第２のソースドライバ６に供給され、第２のソースドライバ６からは液晶表示パネルを駆動する信号が出力し、出力端子部６７から液晶表示パネル１に伝えられる。
【００５３】
フレキシブル基板６６に設けられた配線の中で、対向電極信号線６５は第２のソースドライバ６に接続されることなく、入力端子２０から直接出力端子３０に接続している。対向電極信号線６５は前述した対向電極に信号を供給するものである。図８では対向電極信号線６５の他に、分配制御信号線６４も第２のソースドライバ６に入力することなく、入力端子２０から入力して出力端子３０から出力している。図８に示すように分配制御信号は、このフレキシブル基板６６に設けられた分配制御信号線６４によって、液晶表示パネル側に伝えられている。
【００５４】
次に、図９を用いて、第２のソースドライバ６に分配制御信号線６４が入力する場合を示す。図９に示す第２のソースドライバ６では、分配制御信号を参照するために分配制御信号線６４が第２のソースドライバ６に接続している。ただし、フレキシブル基板６６の配線を多層配線とすると高価になってしまうため、配線は第２のソースドライバ６内で交差している。
【００５５】
なお、図９では分配信号配線６４に接続した出力端子３０は、階調電圧が出力する出力端子３０よりも幅を広く形成している。また、対向電極信号配線６５に接続する出力端子も同様に幅を広く形成している。分配信号配線６４及び対向電極信号配線６５に接続する出力端子は他の端子に対して外側に位置しているため、剥がれ易いという問題を有している。そのため、接続面積を広くする目的で端子幅を広くしている。なお、出力端子３０と液晶表示パネルとの間は、異方性導電膜等を用いて接続される。
【００５６】
図９において、７０はプリント配線基板で基板上に銅箔等で配線が形成されている。７１は分配制御信号線でフレキシブル基板６６を用いて液晶表示パネルに分配制御信号を伝えるため、プリント配線基板７０を用いて供給されている。プリント配線基板７０を用いて分配制御信号を供給することで、配線抵抗等による波形変形が少ない信号を液晶表示パネルに供給可能となっている。なお、７２は対向電極信号線で、プリント配線基板７０を用いて供給される。なお、入力端子２０とプリント配線基板７０とは異方性導電膜や半田等により接続される。
【００５７】
図１０に第２のソースドライバ６が分配制御信号を参照する場合の構成を示す。分割制御信号は入力端子２０から第２のソースドライバ６に入力する。分割制御信号は分割制御信号線６４により時分割信号発生回路２６に供給される。また、分割制御信号線６４は出力端子より外部に出力し、液晶表示パネルに供給される。前述したように、分割制御信号線６４は第２のソースドライバ６を形成する半導体チップ上で交差している。半導体チップ上で多層配線を形成することは、通常の半導体プロセスで実現できるため、フレキシブル配線基板上で分配制御信号線６４を交差させるよりも安価に多層配線を製造できる。
【００５８】
時分割信号発生回路２６は分配制御信号を参照することで、時分割信号と分配制御信号との間の調整を行うことが可能である。なお、図１０ではセレクタ回路２４がレベルシフタ回路２７の後段に設けられた場合の構成を示している。分配制御信号の電圧と、レベルシフタ回路２７から出力する信号の電圧とが、同様な値の場合にはセレクタ回路２４をレベルシフタ回路２７の後段に設けた方が分配制御信号を低電圧に変換する手間が省ける。
【００５９】
ただし、レベルシフタ回路２７の後段にセレクタ回路２４を設けると、レベルシフタ回路２７の数を減少することはできない。図１０に示す回路では、レベルシフタ回路２７の数を減少することはできないが、動作周波数が高くなってレベルシフタ回路２７が追従できない場合に有効である。
【００６０】
図１１に分配制御信号を低電圧（例えば３〜５Ｖ）の論理信号で供給する場合の構成を示す。分配制御信号はラインラッチ回路２３からの出力と同様の低電圧の論理信号で供給される。３４はレベルシフト回路で分配トランジスタ６２が駆動可能な電圧に分配制御信号を変換する。レベルシフタ回路３４の出力は出力回路３５に入力している。液晶表示パネル１には多数の分配トランジスタ６２が形成されており、出力回路３５では分配トランジスタ６２を駆動することが可能なように電流増幅される。
【００６１】
図１１に示す回路では、時分割信号発生回路２６には低電圧な分配制御信号が入力しており、分配制御信号を参照可能である。第２のトランジスタ６において、分配制御信号を参照可能に形成すると、時分割信号と分配制御信号との間の調整を行うことが可能である。
【００６２】
図１２に時分割信号発生回路２６で分配制御信号も形成する場合の回路構成を示す。時分割信号発生回路２６には時分割制御線１６が入力している。時分割信号発生回路２６は時分割制御信号から時分割信号と分配制御信号を発生する。６９はモード設定線で時分割信号と分配制御信号との出力するタイミングを設定する。時分割信号発生回路２６からは時分割信号線１９と分配制御信号線６４が出力している。時分割信号線１９は、データ線選択回路２５に入力しており、各スイッチング回路３２（図示せず）を制御する。他方、分配制御信号線６４はレベルシフタ３４に入力している。レベルシフタ回路３４は時分割信号発生回路２６から出力する分配制御信号の電圧レベルを変換する。
【００６３】
レベルシフタ回路３４の出力は出力回路３５に入力している。液晶表示パネル１には多数の分配トランジスタ６２が形成されており、出力回路３５では分配トランジスタ６２を駆動することが可能なように電流増幅される。
【００６４】
図１１と図１２に示す第２のソースドライバ６は分配トランジスタ６２を駆動する出力回路３５を有しており、画素部に設ける薄膜トランジスタ１０に信号を供給する第２のソースドライバで、液晶表示パネル１に設けられた分配トランジスタ６２を駆動できるという効果がある。ただし、複数の第２のソースドライバ６が液晶表示パネル１に搭載される場合において、第２のソースドライバ６が駆動する負荷に差が生じるという問題がある。
【００６５】
すなわち、分配トランジスタ６２を駆動する第２のソースドライバと、駆動しない第２のソースドライバがあると、第２のソースドライバ間で駆動する負荷に差が生じる。第２のソースドライバ間で駆動する負荷に差が生じると、例えば、電源電圧が変動するという問題が生じる。
【００６６】
前記問題点を解決するために、図１３に示すように、複数の第２のソースドライバ６を液晶表示パネル１に搭載する場合には、各第２のソースドライバ６が分配トランジスタ６２を駆動可能なように構成する。図１３に示す第２のソースドライバ６では、フレキシブル基板６６の左右両方から分配制御信号線６４が出力している。
【００６７】
フレキシブル基板６６には左右両方から分配トランジスタ６２を駆動可能なように配線が形成されているので、同じフレキシブル基板６６で液晶表示パネル１の左右どちら側にも第２のソースドライバ６を搭載可能である。なお、分配制御信号線６４の外側には、対向電極信号線６５が形成されている。対向電極信号線６５は対向電極に信号を供給する配線で、図示しないが液晶表示パネル１において、対向電極にまで配線が接続されている。縦電界方式のＴＦＴ液晶表示装置では、画素電極が形成される基板と対向する基板に対向電極が形成され、横電界方式のＴＦＴ液晶表示装置では、画素電極が形成される基板と同じ基板上に対向電極が形成されている。
【００６８】
次に、図１４を用いてゲートドライバ７への信号を供給する配線について説明する。第２のソースドライバ６はフレキシブル基板６６に搭載され、液晶表示パネル１に接続される。また、第２のソースドライバ６の入力端子２０（図示せず）はプリント配線基板７０に接続されている。プリント配線基板７０には電源回路４とコントローラ３とが設けられている。電源回路４から電源線７３が出力し、コントローラ３からタイミング信号線７６が出力している。電源線７３とタイミング信号線７６はフレキシブル基板７４を介して液晶表示パネル１に接続され、電源電圧とタイミング信号とがゲートドライバ７に入力する。
【００６９】
図１５に第２のソースドライバ６を液晶表示パネル１に搭載する場合を示す。第２のソースドライバ６に設けられた端子パッド（図示せず）を入力端子２０又は出力端子３０として、異方性導電膜等を用いて液晶表示パネル１に接続される。プリント配線基板７０は一部又は全部をフレキシブル基板で形成し、液晶表示パネル１に異方性導電膜等を用いて接続される。プリント配線基板７０により供給される信号は、第２のソースドライバ６やゲートドライバ７に入力している。特に、第１のソースドライバ６０に入力する分配制御信号もプリント配線基板７０により液晶表示パネル１に供給される。
【００７０】
次に図１６を用いて交流化駆動する回路構成について説明する。図１６は第２のソースドライバの隣合う２つの出力端子３０−１と３０−２の出力部について示している。２９−１は高耐圧出力アンプで、２９−２は低耐圧出力アンプである。対向電極の電圧（以下コモン電圧と呼ぶ）を一定とする場合の交流化駆動では、コモン電圧に対して正極性の階調電圧と負極性の階調電圧が画素電極に印加される。図１６に示す回路では、正極性の階調電圧を高耐圧出力アンプ２９−１から出力し、負極性の階調電圧を低耐圧出力アンプ２９−２から出力する。
【００７１】
図１６においては、切換スイッチ３６−１を用いて高耐圧出力アンプ２９−１と低耐圧出力アンプ２９−２の出力を切り替えている。いま、出力端子３０−１から正極性の階調電圧を出力しようとすると、切換スイッチ３６−１は高耐圧出力アンプ２９−１と出力端子３０−１とを接続する。他方の出力端子３０−２は低耐圧出力アンプ２９−２に接続され負極性の階調電圧を出力する。切換スイッチ３６−２はデータ線選択回路２５の出力を切り替えてレベルシフタ回路２７に接続する。切換スイッチ３６−２によりデータ線選択回路２５−１はレベルシフタ回路２７−１と２７−２の両方に接続可能である。
【００７２】
図１７に切換スイッチ３６をトランジスタ３７で構成した回路を示す。３８は切換信号線でトランジスタ３７のオン・オフを制御する。なお、表示データ線３１は１本の信号線で示しているが、表示データのビット数に従った本数あるものとする
切換スイッチ３６−１を用いて動作を説明すると、切換信号線３８−１がハイで切換信号線３８−２がロウの場合には、トランジスタ３７−１はオン状態となり、出力アンプ２９−１の出力を出力端子３０−１に接続する。このとき、トランジスタ３７−２はオフである。さらに、切換信号線３８−１はハイなので、トランジスタ３７−４がオンで、トランジスタ３７−３はオフとなり、出力アンプ２９−２の出力は出力端子３０−２に接続される。
【００７３】
対して、切換信号線３８−１がロウで、切換信号線３８−２がハイの場合は、出力アンプ２９−１が出力端子３０−２に接続し、出力アンプ２９−２が出力端子３０−１に接続する。なお、図１７において、符号４０は切換信号制御回路で、時分割制御信号線１６を介して伝えられる時分割制御信号ＴＳ１からＴＳ３と、交流化信号線４２を介して伝えられる交流化信号Ｍから、切換信号ＭＳを形成し切換信号線３８に出力する。
【００７４】
図１８に切換スイッチ３６−２とスイッチング回路３２をクロックドインバータ３９で構成した回路を示す。３８は切換信号線でクロックドインバータ３９のオン・オフを制御する。なお、表示データ線３１は１本の信号線で示しているが、表示データのビット数に従った本数あるものとする
切換スイッチ３６−２を用いて動作を説明すると、クロックドインバータ３９は切換信号線３８−１がハイでインバータとして働き、切換信号線３８−１がロウでハイインピーダンスとなる。切換スイッチ３６−２及びセレクタ回路２４ではデジタルデータを取り扱っており、クロックドインバータで信号線の接続・切断の切換えが可能である。
【００７５】
図１８では、切換スイッチ３６−１には切換信号線３８−１と３８−２とが個別に接続しており、アナログスイッチ３７−１乃至３７−４を同時にオフとすることが可能である。図５に示す、時分割制御信号ＴＳ１〜ＴＳ３を用いることで、時分割信号ＢＬ１〜ＢＬ３の立上がりの一定期間の間、切換スイッチ３６−１により出力アンプ回路２９の出力を切断することが可能である。出力が切断されると出力アンプ回路２９では負荷が低下するため、出力電圧を急速に安定化することが可能となる。
【００７６】
図１８では、時分割信号発生回路２６において、時分割制御信号ＴＳ１〜ＴＳ３から図１９に示す時分割制御信号ＴＳを形成しており、時分割信号線４１により切換信号制御回路４０に伝えられている。切換信号制御回路４０では時分割制御信号ＴＳと交流化信号Ｍから切換信号ＭＳを形成し切換信号線３８に出力する。また、前述したように切換信号制御回路４０は、アナログスイッチ３７−１乃至３７−４を同時にオフとするよう切換信号ＭＳを出力可能である。
【００７７】
次に図１９に図１６乃至図１８の回路で、１水平走査期間１Ｈの間、１つの出力端子３０から同極性の階調電圧を出力する場合のタイミングチャートを示す。Ｍは交流化信号で、外部から第２のソースドライバ６に入力する信号で、極性切換のタイミングを示す。前述したように、ＴＳは時分割制御信号であり、ＢＬは時分割信号である。ＭＳは切換信号で切換信号線３８を介し切換スイッチ３６に伝えられている。切換信号ＭＳは交流化信号Ｍと時分割制御信号ＴＳ１〜ＴＳ３を基に形成される。図１９では、切換信号ＭＳは交流化信号Ｍに同期している。ただし、交流化信号Ｍの立ち上がりと同時に、立ち上がるよう限られるのではなく、駆動条件により切換信号ＭＳの波形は調整される。ＯＵＴｎとＯＵＴｎ＋１は隣合う２つの出力端子３０の出力を示している。なお、図１７及び図１８では切換信号ＭＳがハイの場合、切換信号線３８−１がハイで切換信号線３８−２はロウとなるものとする。
【００７８】
切換信号ＭＳがハイの期間、ＯＵＴｎからは正極性の階調電圧が出力し、ＯＵＴｎ＋１からは負極性の階調電圧が出力する。また、切換信号ＭＳがロウの期間、ＯＵＴｎからは負極性の階調電圧が出力し、ＯＵＴｎ＋１からは正極性の階調電圧が出力する。前述したように、出力端子３０は第１のソースドライバ６０の分配トランジスタ６２により、３本の映像信号線８に接続している。ＤＳ１〜ＤＳ３は分配トランジスタ６２を制御する分配信号で、ＳＬ１〜ＳＬ３は出力端子３０−１に接続される３本の映像信号線８に供給される階調電圧を示し、ＳＬ４〜ＳＬ６は出力端子３０−２に接続される３本の映像信号線８に供給される階調電圧を示す。
【００７９】
１水平走査期間１Ｈに注目すると、信号ＳＬ１〜ＳＬ３は極性が同じ階調電圧が供給され、１水平走査期間１Ｈを３分割した期間の間、階調電圧が映像信号線８に供給される。また、信号ＳＬ４〜ＳＬ６は信号ＳＬ１〜ＳＬ３に対して反対の極性となっている。このため、連続する３本の映像信号線８は同極性の階調電圧が供給され、３本毎極性が反転した階調電圧が映像信号線に供給される。なお前述したが、ここで極性とは、対向電極のコモン電圧に対して、正極性、負極性であるかを意味する。
【００８０】
次に、図２０に図１６乃至図１８の回路で、１水平走査期間１Ｈの間、１つの出力端子３０から時系列に正極性、負極性、正極性の階調電圧を出力する場合のタイミングチャートを示す。切換信号ＭＳは交流化信号Ｍと時分割制御信号ＴＳを基に形成されるが、時分割信号ＢＬと同様のタイミングで、１水平走査期間１Ｈを３分割する信号が出力している。
【００８１】
すなわち、交流化信号Mは図１に示したコントローラ３から供給されているが、切換信号制御回路４０では、時分割信号ＢＬとのタイミングを合わせるために、交流化信号Ｍと時分割制御信号ＴＳから切換信号ＭＳを形成する。また、切換信号制御回路４０で用いる時分割制御信号ＴＳは、コントローラ３から時分割制御信号線１６で供給される時分割制御信号ＴＳ１からＴＳ３を用いることが可能である。また、時分割制御信号ＴＳは、図18に示すように時分割制御信号ＴＳ１からＴＳ３を用いて時分割信号発生回路２６で形成し、時分割信号線４１により切換信号制御回路４０に供給することも可能である。
【００８２】
次に例えば、図１７の出力端子３０−１から時系列に正極性、負極性、正極性の階調電圧を出力する場合について説明する。まず、時分割信号ＢＬ１がハイの期間では、時分割信号線１９−１によりスイッチング回路３２−１がオンとなる、このとき、切換信号ＭＳはハイのため、切換スイッチ３６−２はデータ線選択回路２５−１の出力をレベルシフタ回路２７−１に接続する。そのため、表示データ線３１−１のデータがレベルシフタ回路２７−１に入力する。レベルシフタ回路２７−１に入力したデータはデコーダ回路２８−１で階調電圧に変換され、高耐圧出力アンプ２９−１から正極性の階調電圧として出力する。切換スイッチ３６−１では、切換信号ＭＳがハイなので、高耐圧出力アンプ２９−１の出力を出力端子３０−１に接続し、出力端子３０−１から正極性の階調電圧が出力する。このとき、出力端子３０−２からはデータ線選択回路２５−２から出力したデータに従った電圧値で、負極性の階調電圧が出力する。
【００８３】
次に、時分割信号ＢＬ２がハイの期間では、スイチング回路３２−２がオン状態となる。このとき、切換信号ＭＳはロウのため、切換スイッチ３６−２はデータ線選択回路２５−１の出力をレベルシフタ回路２７−２に接続する。そのため、表示データ線３１−２のデータがレベルシフタ回路２７−２に入力する。表示データ線３１−２のデータはデコーダ回路２８−２で階調電圧に変換され、低耐圧出力アンプ２９−２から負極性の階調電圧が出力する。切換信号ＭＳはロウなので、切換スイッチ３６−１は低耐圧出力アンプ２９−２を出力端子３０−１に接続し、負極性の階調電圧を出力する。
【００８４】
その後、時分割信号ＢＬ３がハイの期間では、スイチング回路３２−３がオン状態となり、表示データ線３１−３のデータがレベルシフタ回路２７−１に入力し、高耐圧出力アンプ２９−１の出力が出力端子３０−１に接続し、正極性の階調電圧が出力端子３０−１から出力する。このとき、出力端子３０−２では、信号ＯＵＴｎ＋１に示すように、時系列に負極性、正極性、負極性の階調電圧が出力する。
【００８５】
そのため、映像信号線８に供給される信号ＳＬ１〜ＳＬ３は、信号ＳＬ１に対して、信号ＳＬ２は反対の極性となっており、信号ＳＬ３は信号ＳＬ２に対して反対の極性となっている。すなわち、映像信号線８には１本毎、隣の映像信号線８と極性が反対の信号が供給されている。
【００８６】
次に図２１を用いて、水平走査期間１Ｈの開始と同時に、３つの分配トランジスタ６２を全てオンとして、階調電圧を供給しようとする映像信号線以外の映像信号線をプリチャージする方法について説明する。まず、分配制御信号ＤＳ１〜ＤＳ３を水平走査期間１Ｈの開始と同時にハイとする。そのため、例えば図７に示す分配制御信号線６３により制御される、分配トランジスタ６２は全てオン状態となり、映像信号線８には階調電圧が出力される。
【００８７】
前述したように、ＯＵＴｎは第２のソースドライバ６の出力する信号を示しているが、１水平走査期間１Ｈの間、信号ＯＵＴｎの値は信号Ｒ、信号Ｇ、信号Ｂと時系列に変化する。分配制御信号ＤＳ１〜ＤＳ３がハイの間で、信号ＯＵＴｎが信号Ｒで示す階調電圧である期間は、映像信号線に供給される信号ＳＬ１〜ＳＬ３は信号Ｒで示す階調電圧Ｖ１となっている。なお、信号Ｒは画素の階調に従った任意の電圧であるが、説明を簡明にするため、図２１ではＶ１で示す。信号ＧはＶ２で示し、信号ＢはＶ３で示す。
【００８８】
信号Ｒは図７に示す１本目の映像信号線８（Ｒ）に供給されるべき信号であるが、映像信号線８（Ｇ）、８（Ｂ）にも供給されており、映像信号線８（Ｇ）、８（Ｂ）はプリチャージされている。交流化駆動する場合に、映像信号線８上の電圧は書き込もうとする電圧と極性が逆のであるので、駆動周波数が高くなり、分配トランジスタ６２が追従できない場合など、あらかじめ映像信号線８に書き込む階調電圧と同極性の電圧を供給することが有効である。
【００８９】
その後、信号Ｒが供給されている間に、分配制御信号ＤＳ１がロウとなり、１本目の映像信号線８（Ｒ）には、信号ＳＬ１に示す階調電圧Ｖ１が保持される。信号Ｒの次に信号Ｇが出力されている間は、分配制御信号ＤＳ２とＤＳ３とがハイで、信号ＳＬ２とＳＬ３とは信号Ｇの電圧値であるＶ２となる。このため、映像信号線８（Ｇ）と８（Ｂ）には電圧Ｖ２が供給される。
【００９０】
その後、信号Ｇが供給されている間に、分配制御信号ＤＳ２がロウとなり、２本目の映像信号線８（Ｇ）には、信号ＳＬ２に示す階調電圧Ｖ２が保持される。信号Ｇの次に信号Ｂが出力されている間は、分配制御信号ＤＳ３がハイで、信号ＳＬ３は信号Ｂの電圧値であるＶ３となる。このため、映像信号線８（Ｂ）には電圧Ｖ３が供給される。
【００９１】
以上３本の映像信号線のうち、２本の映像信号線をプリチャージする方法について説明したが、３本のうちの１本をプリチャージする場合も、同様に実施可能である。また、説明全体として、第１のソースドライバから分配可能な映像信号線の数が３本の場合で説明したが、３本以外の場合でも同様な構成により実施可能である。
【００９２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、適切な回路規模の駆動回路を有した液晶表示装置が実現可能となる。
（２）本発明によれば、駆動可能な映像信号線の数に対して、出力端子数を減少した外付け駆動回路により駆動される液晶表示装置が実現可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施の形態である液晶表示装置の概略構成を示す概略ブロック図である。
【図３】本発明の実施の形態である液晶表示装置の第２のソースドライバの概略ブロック図である。
【図４】本発明の実施の形態である液晶表示装置のセレクタ回路の概略ブロック図である。
【図５】本発明の実施の形態である液晶表示装置のセレクタ回路の駆動を示すの概略タイミング図である。
【図６】本発明の実施の形態である液晶表示装置のセレクタ回路の概略ブロック図である。
【図７】本発明の実施の形態である液晶表示装置の概略構成を示す概略ブロック図である。
【図８】本発明の実施の形態である液晶表示装置の第２のソースドライバと第１のソースドライバの接続を示す概略ブロック図である。
【図９】本発明の実施の形態である液晶表示装置の第２のソースドライバと第１のソースドライバの接続を示す概略ブロック図である。
【図１０】本発明の実施の形態である液晶表示装置の第２のソースドライバの概略ブロック図である。
【図１１】本発明の実施の形態である液晶表示装置の第２のソースドライバの概略ブロック図である。
【図１２】本発明の実施の形態である液晶表示装置の第２のソースドライバの概略ブロック図である。
【図１３】本発明の実施の形態である液晶表示装置の第２のソースドライバと第１のソースドライバの接続を示す概略ブロック図である。
【図１４】本発明の実施の形態である液晶表示装置の概略構成を示す概略ブロック図である。
【図１５】本発明の実施の形態である液晶表示装置の概略構成を示す概略ブロック図である。
【図１６】本発明の実施の形態である液晶表示装置の第２のソースドライバを示す概略ブロック図である。
【図１７】本発明の実施の形態である液晶表示装置の第２のソースドライバを示す概略ブロック図である。
【図１８】本発明の実施の形態である液晶表示装置の第２のソースドライバを示す概略ブロック図である。
【図１９】本発明の実施の形態である液晶表示装置の駆動方法を示す概略タイミング図である。
【図２０】本発明の実施の形態である液晶表示装置の駆動方法を示す概略タイミング図である。
【図２１】本発明の実施の形態である液晶表示装置の駆動方法を示す概略タイミング図である。
【符号の説明】
１…液晶表示パネル、２…表示部、３…コントローラ、４…電源回路、５…データバスライン、６…第２のソースドライバ、７…ゲートドライバ、８…映像信号線、９…走査信号線、１０…薄膜トランジスタ、１１…画素部、１２…画素電極、１３…対向電極、１４…第２クロック信号線、１５…第１クロック信号線、１６…時分割制御線、１７…階調電圧線、１８…内部データバスライン、１９…時分割信号線、２０…入力端子、２１…シフトレジスタ回路、２２…データラッチ回路、２３…ラインラッチ回路、２４…セレクタ回路、２５…データ線選択回路、２６…時分割信号発生回路、２７…レベルシフタ回路、２８…デコーダ回路、２９…出力アンプ回路、３０…出力端子、３１…表示データ線、３２…スイッチング回路、３３…アナログスイッチ、３４…レベルシフタ回路、３５…出力回路、３６…切換スイッチ、３７…トランジスタ、３８…切換信号線、６０…第１のソースドライバ、６１…分配回路、６２…分配トランジスタ、６３…分配制御信号線、６４…分配制御信号線、６５…対向電極信号線、６６…フレキシブル基板、６７…出力端子部、６８…入力端子部、６９…モード設定線、７０…プリント配線基板、７１…分配制御線、７２…対向電極信号線、７３…電源線、７４…フレキシブル基板、７５…タイミング信号線、７６…タイミング信号線。
【図１】
0004027691.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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