(57)【特許請求の範囲】
【請求項１】
強電界の高周波信号が入力された場合に、変換利得抑圧の増大を抑制する強電界利得調整手段を備えた電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地電位との間には、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられる一方、
前記強電界利得調整手段は、エンハンスメント型電界効果トランジスタを有してなり、当該エンハスメント型電界効果トランジスタのゲートには、高周波信号の一部が印加されるよう構成されてなると共に、当該エンハンスメント型電界効果トランジスタは、前記自己バイアス抵抗器とバイパスキャパシタに対して並列接続されてなることを特徴とする周波数変換回路。
【請求項２】
強電界の高周波信号が入力された場合に、変換利得抑圧の増大を抑制する強電界利得調整手段を備えた電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地電位との間には、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられる一方、
前記強電界利得調整手段は、エンハンスメント型第１乃至第３の電界効果トランジスタを有してなり、前記エンハンスメント型第１の電界効果トランジスタは、そのゲートに高周波信号の一部が印加されるよう設けられ、また、そのドレインは、前記エンハンスメント型第２の電界効果トランジスタのゲートに接続されると共に、当該エンハンスメント型第１の電界効果トランジスタのドレイン及びエンハンスメント型第２の電界効果トランジスタのゲートには、第１の電圧印加用抵抗器を介して電源電圧が印加可能とされ、
前記エンハンスメント型第２の電界効果トランジスタのドレインは、前記エンハンスメント型第３の電界効果トランジスタのゲートに接続されると共に、当該エンハンスメント型第２の電界効果トランジスタのドレイン及びエンハンスメント型第３の電界効果トランジスタのゲートには、第２の電圧印加用抵抗器を介して電源電圧が印加可能とされ、
前記エンハンスメント型第１乃至第３の電界効果トランジスタは、ソースが接地電位に接続され、
前記エンハンスメント型第３の電界効果トランジスタは、前記自己バイアス抵抗器とバイパスキャパシタに対して並列接続されてなることを特徴とする周波数変換回路。
【請求項３】
前記デュアルゲート電界効果トランジスタに代えて、２つのシングルゲート構造の電界効果トランジスタをスタック構造に接続してなることを特徴とする請求項１又は請求項２記載の周波数変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数変換回路に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。
【０００２】
【従来の技術】
従来、準マイクロ波帯等の高周波信号の周波数変換回路においては、例えば、ガリウム砒素化合物半導体からなるデュアルゲート構造の電界効果トランジスタ（ＦＥＴ−Field Effect Transistor）等を用いて集積回路化されたものがあり、例えば、図４に示されたような構成を有してなる周波数変換用半導体回路が公知・周知となっている。
以下、同図を参照しつつこの従来回路について説明する。
この回路は、デュアルゲートＦＥＴ５１が周波数変換に用いられる構成となっており、まず、第１のゲートＧ１には、第１のインピーダンス整合回路５２及び第１のＤＣカット用キャパシタ５５を介して外部から局部発振信号が、また、第２のゲートＧ２には、第２のインピーダンス整合回路５３及び第２のＤＣカット用キャパシタ５６を介して外部から高周波信号が、それぞれ印加されるようになっている。
【０００３】
また、デュアルゲートＦＥＴ５１のソースは、自己バイアス用抵抗器５９を介して接地電位とされると共に、ソースと接地電位との間には、バイパスキャパシタ５８が設けられたものとなっている。ここで、このバイパスキャパシタ５８は、周波数変換時のこの回路の利得、すなわち、変換利得を確保する観点からデュアルゲートＦＥＴ５１のソースと接地電位間のインピーダンスを所要周波数において低下させるために設けられるものである。
そして、デュアルゲートＦＥＴ５１のドレインは、高周波遮断用インダクタ６２を介して電源電圧が印加されるようになっていると共に、第２のゲートＧ２へ印加された高周波信号と第１のゲートＧ１に印加された局部発振信号との和及び差の周波数成分を有する高周波信号が、第３のインピーダンス整合回路５４及び第３のＤＣカット用キャパシタ５７を介して得られるようになっている。
【０００４】
【発明が解決しようとする課題】
ところで、例えば、携帯用無線端末などの受信部に用いられる周波数変換回路においては、通常、周波数変換回路に入力される高周波信号は微弱ではあるが、ある特別な条件下における使用を想定し、周波数変換回路に強電界の妨害波信号が入力される場合の受信感度抑圧が定義されることがある。しかし、弱電界の高周波信号の周波数変換を前提とした周波数変換回路においては、そのような強電界の妨害波信号が入力されると、回路動作は線形動作領域を越えてしまい、変換利得が抑圧されて、受信感度を著しく劣化させてしまうという問題がある。
このような場合、例えば、周波数変換回路のバイアス電流を増加させて高出力化を図ることによって、強電界の妨害波信号の入力による変換利得抑圧を低減することが可能であるが、電池電源を用いる携帯無線端末のようなものにあっては、通常動作時におけるバイアス電流の増加に伴い電池電源の消費電力量が増えるため、動作可能時間が短くなってしまうという問題を招来することとなる。
また、強電界の妨害波信号入力時における出力特性の劣化の改善を図ったものとして、例えば、特開２０００−９１９３８号公報に示されたように、周波数変換回路の入力段に、バッファアンプ等を有してなるレベル検出回路を設け、それによって検出された高周波信号のレベルに応じて周波数変換回路のバイアス電流を制御する技術が提案されている。
しかしながら、かかる従来技術においては、レベル検出回路の規模が大きくなり、特に、集積回路化するものにあっては、チップ面積の増大による製造コストの増加を招くこととなるという問題がある。
【０００５】
本発明は、上記実状に鑑みてなされたもので、強電界の妨害波信号が入力された場合にのみバイアス電流が増加して変換利得抑圧を小さくすることができる周波数変換回路を提供するものである。
また、本発明の他の目的は、従来に比して集積回路化の際の回路規模及び面積を極力増やすことなく、強電界の妨害波信号が入力された際の変換利得抑圧が小さい周波数変換回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る周波数変換回路は、
強電界の高周波信号が入力された場合に、変換利得抑圧の増大を抑制する強電界利得調整手段を備えた電界効果トランジスタを用いてなる周波数変換回路において、
前記電界効果トランジスタは、デュアルゲート構造を有するものであり、当該デュアルゲート電界効果トランジスタのソースと接地電位との間には、並列接続された自己バイアス抵抗器とバイパスキャパシタが直列接続されて設けられる一方、
前記強電界利得調整手段は、エンハンスメント型電界効果トランジスタを有してなり、当該エンハスメント型電界効果トランジスタのゲートには、高周波信号の一部が印加されるよう構成されてなると共に、当該エンハンスメント型電界効果トランジスタは、前記自己バイアス抵抗器とバイパスキャパシタに対して並列接続されてなるものである。
【０００７】
かかる構成においては、高周波信号の入力レベルが高くなると、強電界利得調整手段により、変換利得抑圧の増大が抑制されるため、従来と異なり、例えば受信回路に用いられた場合などにおいて、強電界の高周波信号の入力時に、変換利得抑圧が増大して受信感度の著しい劣化を招くというようなことが防止され、動作特性の安定した周波数変換回路が提供されることとなるものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の構成例における回路構成について、図１を参照しつつ説明する。
この第１の構成例は、デュアルゲート構造を有してなる電界効果トランジスタ（以下「デュアルゲートＦＥＴ」と言う）１を周波数変換に用いてなるものである。
すなわち、まず、デュアルゲートＦＥＴ１の第２のゲート（図１においては「Ｇ２」と表記）は、第１のゲート抵抗器１１を介して接地電位に接続されると共に、第１のＤＣカット用キャパシタ２５及び第１のインピーダンス整合回路２１を介して、高周波信号入力端子３５に接続されたものとなっている。そして、この高周波信号入力端子３５には、外部からの高周波信号が印加されるようになっている。
また、デュアルゲートＦＥＴ１の第１のゲート（図１においては「Ｇ１」と表記）は、第２のゲート抵抗器１２を介して接地電位に接続されると共に、第２のＤＣカット用キャパシタ２６及び第２のインピーダンス整合回路２２を介して局部信号入力端子３６に接続されたものとなっている。そして、この局部信号入力端子３６には、外部からの局部発振信号が印加されるようになっている。
【０００９】
一方、デュアルゲートＦＥＴ１のドレイン（図１においては「Ｄ１」と表記）は、第３のインピーダンス整合回路２３及び第３のＤＣカット用キャパシタ２７を介して出力端子３９に接続されたものとなっている。そして、第３のインピーダンス整合回路２３と第３のＤＣカット用キャパシタ２７との相互の接続点には、高周波遮断用インダクタ３１の一端が接続されている。この高周波遮断用インダクタ３１の他端は、外部から電源電圧が印加される電源印加端子３７に接続されており、デュアルゲートＦＥＴ１のドレインには、高周波遮断用インダクタ３１及び第３のインピーダンス整合回路２３を介して電源電圧が印加されるようになっている。
さらに、デュアルゲートＦＥＴ１のソース（図１においては「Ｓ１」と表記）は、自己バイアス抵抗器１４及びバイパスキャパシタ２９の一端がそれぞれ接続され、これら自己バイアス抵抗器１４及びバイパスキャパシタ２９の他端は、接地電位に接続されたものとなっている。
【００１０】
また、この周波数変換回路には、第２の電界効果トランジスタ（以下「第２のＦＥＴ」と言う）２を主たる構成要素として次述するように強電界利得調整手段が構成されたものとなっている。
すなわち、まず、この第２のＦＥＴ２は、エンハンスメント型が好適であり、そのゲート（図１においては「Ｇ３」と表記）は、第４のＤＣカット用キャパシタ２８を介して、先の第１のインピーダンス整合回路２１と第１のＤＣカット用キャパシタ２５との接続点に接続されると共に、第３のゲート抵抗器１３を介して接地電位に接続されたものとなっている。
さらに、第２のＦＥＴ２のドレイン（図１においては「Ｄ３」と表記）は、先のデュアルゲートＦＥＴ１のソースに接続される一方、ソース（図１においては「Ｓ３」と表記）は、接地電位に接続されたものとなっている。したがって、第２のＦＥＴ２は、自己バイアス抵抗器１４及びバイパスキャパシタ２９に対して並列接続された状態に設けられたものとなっている。
【００１１】
上記構成においては、第２のＦＥＴ２のゲートには、高周波信号入力端子３５に印加された高周波信号の一部が第４のＤＣカット用キャパシタ２８を介して印加されるが、その印加信号の大きさは、第４のＤＣカット用キャパシタ２８の容量値及び第３のゲート抵抗器１３の抵抗値並びに第２のＦＥＴ２のゲート幅によって決定されるものである。
そして、より具体的には、次のような観点からこれらの回路定数が設定されるものとなっている。
すなわち、まず、高周波信号入力端子３５に弱電界の高周波信号が印加された場合においては、第２のＦＥＴ２のドレイン・ソース間電流が、自己バイアス抵抗器１４に流れる電流に比べてほぼ零となる一方、高周波信号入力端子３５に強電界の高周波信号が印加される場合においては、第２のＦＥＴ２のドレイン・ソース間電流と自己バイアス抵抗器１４に流れる電流との和が所望の電流値となるように、第４のＤＣカット用キャパシタ２８の容量値及び第３のゲート抵抗器１３の抵抗値並びに第２のＦＥＴ２のゲート幅が設定されたものとなっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。
【００１２】
次に、上記構成における動作について説明する。
最初に、高周波信号入力端子３５に弱電界の高周波信号が印加された状態にあっては、先に説明した回路の動作条件により、第２のＦＥＴ２には、殆ど電流（ドレイン・ソース間電流）が流れない状態となるため、この周波数変換回路におけるバイアス電流としてはデュアルゲートＦＥＴ１のソースと接地電位間に接続された自己バイアス抵抗器１４に流れる電流のみとなり、その値は、所望される周波数変換回路の特性に鑑みて設定された低い電流値となる。
一方、高周波信号入力端子３５に強電界の高周波信号が印加された状態にあっては、第２のＦＥＴ２のドレイン・ソース間にも電流が流れ、この電流と自己バイアス抵抗器１４に流れる電流の和は、先に述べたように回路定数の設定によって所定の値となる。すなわち、より具体的には、この周波数変換回路の線形動作領域が高くなるような電流値となる。その結果、強電界の妨害波信号が入力された状態にあっては、従来と異なり変換利得抑圧特性が大幅に向上された状態となる。
【００１３】
次に、図３及び図５を参照しつつ上記構成例における動作特性を、従来回路のものと比較して説明する。
まず、図３には、上記構成例における妨害波信号入力電力に対する変換利得、電源電流特性のシュミレーションによる試験結果が示されており、また、図５には、従来回路における同様な特性例が示されている。
いずれの図においても、横軸は、妨害波入力電力を示し、縦軸は、変換利得及び電源電流を示すものとなっている。そして、いずれの図においても、一点鎖線は、妨害波入力電力変化に対する電源電流の変化を示す特性線であり、実線は、妨害波入力電力変化に対する変換利得の変化を示す特性線である。
妨害波入力電力を比較してみると、従来回路の場合、変換利得が１ｄＢ圧縮された時の妨害波入力電力が−１１．５dＢmであるのに対し（図５参照）、本発明の実施の形態における第１の構成例においては、妨害波入力電力が−７．３dＢmとなり（図３参照）、従来に比して、妨害波入力信号時における変換利得抑圧特性が、４．２ｄＢ程度改善されていることがわかる。なお、弱電界における動作特性は、本発明の実施の形態における回路も、従来回路もいずれもほぼ同様である（図３及び図５参照）。
【００１４】
次に、第２の構成例について図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明することとする。この第２の構成例は、先の第１の構成例における第２のＦＥＴ２を中心に構成された回路部分を、縦続接続された第２乃至第４の電界効果トランジスタ２〜４を中心に構成された回路に置き換えたものとなっている。
すなわち、以下、具体的に説明すれば、まず、第２乃至第４の電界効果トランジスタ（以下、それぞれ「第２のＦＥＴ」、「第３のＦＥＴ」、「第４のＦＥＴ」と言う）２〜４は、エンハンスメント型電界効果トランジスタが用いられるのが好適である。
第２のＦＥＴ２は、そのゲートが、第４のＤＣカット用キャパシタ２８を介して、第１のインピーダンス整合回路２１と第１のＤＣカット用キャパシタ２５との接続点に接続されると共に、第３のゲート抵抗器１３を介して接地電位に接続される一方、ソースは直接接地電位に接続されたものとなっている点は、先の図１に示された第１の構成例と同一である。
そして、この第２のＦＥＴ２のドレインは、第３のＦＥＴ３のゲート（図２においては「Ｇ４」と表記）へ接続されると共に、この第２のＦＥＴ２のドレインと第３のＦＥＴ３のゲートは、共に第１の電圧印加用抵抗器としての第４の抵抗器１５を介して第２の電源印加端子３８に接続されており、電源電圧が印加されるようになっている。
【００１５】
第３のＦＥＴ３は、そのドレイン（図２においては「Ｄ４」と表記）が第４のＦＥＴ４のゲート（図２においては「Ｇ５」と表記）と共に第２の電圧印加端子としての第５の抵抗器１６を介して、それぞれ第２の電源印加端子３８に接続されており、それぞれ電源電圧が印加されるようになっている。そして、この第３のＦＥＴ３のソース（図２においては「Ｓ４」表記）は、次述する第４のＦＥＴ４のソース（図２においては「Ｓ５」と表記）と共に接地電位に接続されたものとなっている。
そして、第４のＦＥＴ４のドレイン（図２においては「Ｄ５」と表記）は、デュアルゲートＦＥＴ１のソースに接続されたものとなっている。
【００１６】
次に、上記構成における動作について説明する。
最初に、高周波信号入力端子３５に弱電界の高周波信号が印加された場合について説明すれば、高周波信号入力端子３５に印加された高周波信号の一部は、第４のＤＣカット用キャパシタ２８を介して第２のＦＥＴ２のゲートへ印加されるが、その印加される電圧振幅は、第２のＦＥＴ２を導通状態とすることができる電圧（ピンチオフ電圧）以下の大きさとなるように、先の図１に示された第１の構成例で説明したように回路定数が定められているため、第２のＦＥＴ２は、非導通状態となる。
第２のＦＥＴ２の非導通により、第３のＦＥＴ３のゲートには、第４の抵抗器１５を介して外部からピンチオフ電圧以上の電源電圧が印加されることとなるため、第３のＦＥＴ３は導通状態となる。
そして、この第３のＦＥＴ３の導通により、そのドレイン・ソース間の電位差は、ほぼ零Ｖとなるため、第４のＦＥＴ４のゲートには、第４のＦＥＴ４を導通状態とするに足りるピンチオフ電圧以上の直流バイアス電圧が印加されない状態となり、第４のＦＥＴ４は非導通状態となる。
すなわち、高周波信号入力端子３５に弱電界の高周波信号が印加された場合、第４のＦＥＴ４のドレイン・ソース間に流れる電流は、自己バイアス抵抗器１４を流れる電流に比してほぼ零となるようになっている。
したがって、この場合には、自己バイアス抵抗器１４にのみバイアス電流が流れる状態となり、その値は、所望される周波数変換回路の特性に鑑みて設定された低い電流値となっている。
【００１７】
一方、高周波信号入力端子３５に強電界の高周波信号が印加された場合は、第２のＦＥＴ２が、第４のＤＣカット用キャパシタ２８を介して印加される高周波信号によって導通状態となり、それによって、第３のＦＥＴ３が非導通状態となる。そのため、第４のＦＥＴ４のゲートには、第５の抵抗器１６を介して電源電圧が印加される結果、第４のＦＥＴ４は導通状態となる。
そして、この場合、第４のＦＥＴ４のドレイン・ソース間に流れる電流と、自己バイアス抵抗器１４に流れる電流の和が所望の電流値となる。
すなわち、先の図１に示された第１の構成例と同様に、強電界の高周波信号が高周波信号入力端子３５に印加されて第４のＦＥＴ４が導通状態となる場合には、第４のＤＣカット用キャパシタ２８の容量値、第３のゲート抵抗器１３の抵抗値、第２乃至第４のＦＥＴ２〜４のゲート幅、第４及び第５の抵抗器１５，１６の抵抗値が、第４のＦＥＴ４のドレイン・ソース間に流れる電流と、自己バイアス抵抗器１４に流れる電流の和が所望の電流値となる好適な値に設定されたものとなっている。
【００１８】
なお、上記構成例においては、周波数変換動作を得るためにデュアルゲート構造の電界効果トランジスタを用いたが、これに限定される必要はなく、例えば、いわゆるシングルゲート構造の電界効果トランジスタをスタック構造に接続しても良いことは勿論である。
【００１９】
【発明の効果】
以上、述べたように、本発明によれば、強電界の高周波信号入力が生じた場合にのみ変換利得抑圧の増大を防ぐような構成としたので、従来回路に比して、集積回路化の際の回路規模及び面積の増大が極力小さくてすみ、しかも、強電界の高周波信号が入力された場合にのみバイアス電流の調整がなされることにより、弱電界の高周波信号の入力時には、従来回路同様にバイアス電流を低減し消費電力を抑えることができるという効果を奏するものである。
さらに、強電界の高周波信号が入力された場合には、バイアス電流を効率良く増加させて変換利得抑圧を抑えた周波数変換回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における周波数変換回路の第１の構成例を示す回路図である。
【図２】本発明の実施の形態における周波数変換回路の第２の構成例を示す回路図である。
【図３】本発明の実施の形態における第１の構成例の妨害波入力電力の変化に対する変換利得及び電源電流の変化特性を示す特性線図である。
【図４】従来回路の一例を示す回路図である。
【図５】従来回路の妨害波入力電力の変化に対する変換利得及び電源電流の変化特性を示す特性線図である。
【符号の説明】
１…デュアルゲートＦＥＴ
２…エンハンスメント型第２のＦＥＴ
３…エンハンスメント型第３のＦＥＴ
４…エンハンスメント型第４のＦＥＴ
１４…自己バイアス抵抗器
３５…高周波信号入力端子
３６…局部信号入力端子
３９…出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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