(57)【特許請求の範囲】
【請求項１】
それぞれ異なる位置に配置された複数の制御回路にクロックを供給するクロック供給回路であって、
前記複数の制御回路に沿って配置された往復配線と、
前記往復配線の往路配線に第１のクロックを出力するメインクロック駆動回路と、
前記制御回路のそれぞれの近傍に配置され、前記往復配線の往路配線に沿う前記第１のクロックにより伝播される往路クロックと、前記往復配線の復路配線に沿って伝播される復路クロックが供給され、前記往路クロックと前記復路クロックの中間の位相を有するローカルクロックを発生し、それぞれ対応する前記制御回路に前記ローカルクロックを供給する複数のローカルクロック駆動回路を備え、
前記メインクロック駆動回路は、基準クロックが供給され、前記第１のクロックにおける前記往路配線の終端に到達する時点の位相が前記基準クロックの位相に一致するように前記第１のクロックの位相を制御することを特徴とするクロック供給回路。
【請求項２】
前記ローカルクロック駆動回路の各々は、
前記往路クロックを遅延する遅延回路と、
該遅延回路により遅延された第１の遅延クロックと前記復路クロックの位相を比較する位相比較回路を備え、
前記遅延回路の遅延量は、前記位相比較回路の出力に応じて、前記第１の遅延クロックと前記復路クロックの位相が一致するように制御され、
さらに、前記ローカルクロック駆動回路の各々は、ローカルクロックとして、前記遅延回路の半分の遅延時間による前記往路クロックの遅延により得られる第２の遅延クロックを出力することを特徴とする請求項１記載のクロック供給回路。
【請求項３】
前記メインクロック駆動回路は、
前記基準クロックを遅延することにより前記第１のクロックを発生する第１の可変遅延回路と、
前記往復配線に沿う一方向伝播の遅延特性を有するダミー遅延回路と、
前記基準クロックと、前記第１のクロックを前記ダミー遅延回路を通過させることにより得られる遅延クロックの位相を比較する位相比較回路を備え、
前記第１の可変遅延回路の遅延特性が前記基準クロックと前記遅延クロックの位相が一致するように制御されることを特徴とする請求項１記載のクロック供給回路。
【請求項４】
それぞれ異なる位置に配置された複数の制御回路にクロックを供給するクロック供給回路であって、
前記複数の制御回路に沿って配置された往復配線と、
前記複数の制御回路に沿って配置された内部クロック供給線と、
前記往復配線の往路配線に第１のクロックを出力し、前記内部クロック供給線に前記第１のクロックよりも周期が短い第２のクロックを出力するメインクロック駆動回路と、
前記制御回路のそれぞれの近傍に配置され、前記往路配線に沿う前記第１のクロックにより伝播される往路クロックと、前記往復配線の復路配線に沿って伝播される復路クロックが供給され、前記内部クロック供給線に沿って伝播される前記第２のクロックが供給され、前記第２のクロックの位相を前記往路クロックと前記復路クロック間の半分の位相差に遅延し、前記第２のクロックの遅延クロックをローカルクロックとしてそれぞれ対応する制御回路に供給する複数のローカルクロック駆動回路とを備え、
前記メインクロック駆動回路は、基準クロックが供給され、前記第１のクロックにおける前記往路配線の終端に到達する時点の位相が前記基準クロックの位相に一致するように前記第１のクロックの位相を制御すること
を特徴とするクロック供給回路。
【請求項５】
前記メインクロック駆動回路は、前記基準クロックとの間に指定された位相差を有する前記第２のクロックを発生することを特徴とする請求項４記載のクロック供給回路。
【請求項６】
前記メインクロック駆動回路は、前記基準クロックとの間に指定された位相差を有する前記第２のクロックを発生し、更に、前記基準クロックの分周により前記第１のクロックを発生することを特徴とする請求項４記載のクロック供給回路。
【請求項７】
前記ローカルクロック駆動回路の各々は、
前記往路クロックを遅延する第１の遅延回路と、
前記第２のクロックを前記第１の遅延回路の半分の遅延時間だけ遅延する第２の遅延回路と、
前記第１の遅延回路により遅延された第１の遅延クロックの位相を前記復路クロックの位相と比較する位相比較回路を備え、
前記第１、第２の遅延クロックの位相量が、前記位相比較回路の出力に応じて、前記第１の遅延クロックと前記復路クロックの位相が一致するように制御され、さらに、前記ローカルクロック駆動回路の各々が、ローカルクロックとして、前記第２の遅延回路により遅延された第２の遅延クロックを出力することを特徴とする請求項４記載のクロック供給回路。
【請求項８】
前記ローカルクロック駆動回路の各々は、
前記往路クロックを遅延する第１の遅延部、及び、前記第１の遅延部により遅延された前記往路クロックを前記第１の遅延部と同一の遅延時間だけ遅延する第２の遅延部を備える第１の遅延回路と、
前記第１の遅延部と同一の遅延時間だけ前記第２のクロックを遅延する第２の遅延回路と、
前記第１の遅延回路により遅延された第１の遅延クロックの位相を前記復路クロックの位相と比較する位相比較回路を備え、
前記第１の遅延部、前記第２の遅延部及び前記第２の遅延回路の遅延量は、それぞれ、前記位相比較回路の出力に応じて、前記第１の遅延クロックと前記復路クロックの位相が一致するように、同じ方向に制御され、
さらに、前記ローカルクロック駆動回路の各々が、ローカルクロックとして、前記第２の遅延回路により遅延された第２の遅延クロックを出力することを特徴とする請求項４記載のクロック供給回路。
【請求項９】
前記第１のクロックの周期は、前記往復配線を伝播する時間より長いことを特徴とする請求項４記載のクロック供給回路。
【請求項１０】
それぞれ異なる位置に配置された複数の制御回路にクロックを供給するクロック供給回路を有する集積回路であって、
前記クロック供給回路は、
前記複数の制御回路に沿って配置された往復配線と、
前記往復配線の往路配線に第１のクロックを出力するメインクロック駆動回路と、
前記制御回路のそれぞれの近傍に配置され、前記往復配線の往路配線に沿う前記第１のクロックにより伝播される往路クロックと、前記往復配線の復路配線に沿って伝播される復路クロックが供給され、前記往路クロックと前記復路クロックの中間の位相を有するローカルクロックを発生し、それぞれ対応する前記制御回路に前記ローカルクロックを供給する複数のローカルクロック駆動回路を備え、
前記メインクロック駆動回路は、基準クロックが供給され、前記第１のクロックにおける前記往路配線の終端に到達する時点の位相が前記基準クロックの位相に一致するように前記第１のクロックの位相を制御すること
を特徴とする集積回路。
【請求項１１】
それぞれ異なる位置に配置された複数の制御回路にクロックを供給するクロック供給回路を有する集積回路であって、
前記クロック供給回路は、
前記複数の制御回路に沿って配置された往復配線と、
前記複数の制御回路に沿って配置された内部クロック供給線と、
前記往復配線の往路配線に第１のクロックを出力し、前記内部クロック供給線に前記第１のクロックよりも周期が短い第２のクロックを出力するメインクロック駆動回路と、
前記制御回路のそれぞれの近傍に配置され、前記往路配線に沿う前記第１のクロックにより伝播される往路クロックと、前記往復配線の復路配線に沿って伝播される復路クロックが供給され、前記内部クロック供給線に沿って伝播される前記第２のクロックが供給され、前記第２のクロックの位相を前記往路クロックと前記復路クロック間の半分の位相差に遅延し、前記第２のクロックの遅延クロックをローカルクロックとしてそれぞれ対応する制御回路に供給する複数のローカルクロック駆動回路とを備え、
前記メインクロック駆動回路は、基準クロックが供給され、前記第１のクロックにおける前記往路配線の終端に到達する時点の位相が前記基準クロックの位相に一致するように前記第１のクロックの位相を制御すること
を特徴とする集積回路。
【請求項１２】
それぞれ異なる位置に配置された第１のグループの制御回路及び第２のグループの制御回路にクロックを供給するクロック供給回路であって、
前記第１のグループの制御回路に沿って配置された第１の往復配線と、
前記第２のグループの制御回路に沿って配置された第２の往復配線と、
前記第１、第２の往復配線のそれぞれの往路配線に第１のクロックを出力するメインクロック駆動回路と、
前記第１のグループの制御回路のそれぞれの近傍に配置され、前記第１の往復配線の往路配線に沿う前記第１のクロックにより伝播される第１の往路クロックと、前記第１の往復配線の復路配線に沿って伝播される第１の復路クロックが供給され、前記第１の往路クロックと前記第１の復路クロックの中間の位相を有する第１のローカルクロックを発生し、それぞれ対応する前記制御回路に前記第１のローカルクロックを供給する複数の第１のローカルクロック駆動回路と、
前記第２のグループの制御回路のそれぞれの近傍に配置され、前記第２の往復配線の往路配線に沿う前記第１のクロックにより伝播される第２の往路クロックと、前記第２の往復配線の復路配線に沿って伝播される第２の復路クロックが供給され、前記第２の往路クロックと前記第２の復路クロックの中間の位相を有する第２のローカルクロックを発生し、それぞれ対応する前記制御回路に前記第２のローカルクロックを供給する複数の第２のローカルクロック駆動回路と、
前記第２の往復配線上に設けられ、前記第１、第２の往復配線の復路配線に沿って伝播する前記第１、第２の復路クロックの位相が一致するような遅延特性を有する往復配線遅延回路とを備え、
前記メインクロック駆動回路は、基準クロックが供給され、前記第１のクロックにおける前記往路配線の終端に到達する時点の位相が前記基準クロックの位相に一致するように前記第１のクロックの位相を制御すること
を特徴とするクロック供給回路。
【請求項１３】
さらに、前記第１、第２の復路配線に沿って伝播する前記第１、第２の復路クロックの位相を比較する位相比較回路を備え、
前記往復配線遅延回路は、前記位相比較回路の出力に応じて、前記往復配線遅延回路の遅延量が前記第１、第２の復路クロックの位相を一致させるように制御されることを特徴とする請求項１２記載のクロック供給回路。
【請求項１４】
それぞれ異なる位置に配置された第１のグループの制御回路及び第２のグループの制御回路にクロックを供給するクロック供給回路であって、
前記第１のグループの制御回路に沿って配置された第１の往復配線と、
前記第２のグループの制御回路に沿って配置された第２の往復配線と、
前記第１のグループの制御回路に沿って配置された第１の内部クロック供給線と、
前記第２のグループの制御回路に沿って配置された第２の内部クロック供給線と、
前記第１、第２の往復配線の往路配線に第１のクロックを出力し、前記第１、第２の内部クロック供給線に前記第１のクロックよりも周期が短い第２のクロックを出力するメインクロック駆動回路と、
前記第１のグループの制御回路のそれぞれの近傍に配置され、前記第１の往復配線の往路配線に沿う前記第１のクロックにより伝播される第１の往路クロックと、前記第１の往復配線の復路配線に沿って伝播される第１の復路クロックが供給され、さらに、前記第１の内部クロック供給線に沿って伝播される前記第２のクロックが供給され、前記第１の往路クロックと前記第１の復路クロックの中間の位相に一致するように前記第２のクロックの位相を遅延し、前記第２のクロックの遅延クロックをそれぞれ対応する前記制御回路にローカルクロックとして供給する複数の第１のローカルクロック駆動回路と、
前記第２のグループの制御回路のそれぞれの近傍に配置され、前記第２の往復配線の往路配線に沿う前記第１のクロックにより伝播される第２の往路クロックと、前記第２の往復配線の復路配線に沿って伝播される第２の復路クロックが供給され、さらに、前記第２の内部クロック供給線に沿って伝播される前記第２のクロックが供給され、前記第２の往路クロックと前記第２の復路クロックの中間の位相に一致するように前記第２のクロックの位相を遅延し、前記第２のクロックの遅延クロックをそれぞれ対応する前記制御回路にローカルクロックとして供給する複数の第２のローカルクロック駆動回路と、
前記第２の往復配線上に設けられ、前記第１、第２の往復配線の復路配線に沿って伝播する前記第１、第２の復路クロックの位相が一致するような遅延特性を有する往復配線遅延回路と備え、
前記メインクロック駆動回路は、基準クロックが供給され、前記第１のクロックにおける前記往路配線の終端に到達する時点の位相が前記基準クロックの位相に一致するように前記第１のクロックの位相を制御すること
を特徴とするクロック供給回路。
【請求項１５】
さらに、前記第１、第２の復路配線に沿って伝播する前記第１、第２の復路クロックの位相を比較する位相比較回路を備え、
前記往復配線遅延回路は、前記位相比較回路の出力に応じて、前記往復配線遅延回路の遅延量が前記第１、第２の復路クロックの位相を一致させるように制御されることを特徴とする請求項１４記載のクロック供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一のタイミングで内部クロックが与えられるべき複数の回路を備えてなる集積回路に関する。
【０００２】
同一のタイミングで内部クロックが与えられるべき複数の回路を備えてなる集積回路として、例えば、外部クロック（システム・クロック）に同期してデータの入出力を行うシンクロナスＤＲＡＭがあるが、これを高速に動作させるには、外部クロックと出力バッファに与えるべき内部クロックとを同期させ、クロック・スキューを最小限に小さくする必要がある。
【０００３】
【従来の技術】
図３０は同一のタイミングで内部クロックが与えられるべき複数の回路を備えてなる従来の集積回路の一例の要部を示す概略的平面図であり、この集積回路は、パッド列がチップの中央に配置されるＬＯＣ（Ｌead Ｏn Ｃhip ）型の集積回路の一例である。
【０００４】
図３０中、１は集積回路本体、２は集積回路本体１の素子形成面の中央部に配置された遅延同期ループ（以下、ＤＬＬという）であり、外部から供給される外部クロックＥＸＴ−ＣＬＫを入力して外部クロックＥＸＴ−ＣＬＫと同一周波数の内部クロックＩＮＴ−ＣＬＫを出力するものである。
【０００５】
また、３、４はＤＬＬ２から出力される内部クロックＩＮＴ−ＣＬＫを伝送する配線、５、６はそれぞれ配線３、４を介して供給される内部クロックＩＮＴ−ＣＬＫに同期して出力データを出力する出力バッファ群である。
【０００６】
図３１はＤＬＬ２の構成を示す回路図であり、図３１中、８は外部クロックＥＸＴ−ＣＬＫを遅延する可変遅延回路、９はクロック入力バッファ、配線３、４及び出力バッファを考慮したダミー遅延回路、１０は外部クロックＥＸＴ−ＣＬＫの位相とダミー遅延回路９から出力されるクロックＣ９の位相とを比較する位相比較器である。
【０００７】
また、１１は位相比較器１０から出力される位相比較信号に基づいて、ダミー遅延回路９から出力されるクロックＣ９が外部クロックＥＸＴ−ＣＬＫに同期するように可変遅延回路８の遅延時間を制御するシフトレジスタである。
【０００８】
図３２は配線３、４と、出力バッファ群５、６との関係を示す回路図であり、図３２中、出力バッファ群５、６において、５Ａ、５Ｂ、５Ｃ、６Ａ、６Ｂ、６Ｃは出力バッファである。
【０００９】
ここに、配線３、４は、ＤＬＬ２のクロック出力端１３から出力バッファ５Ｂのクロック入力端１４Ｂまでのクロック伝送距離と、ＤＬＬ１２のクロック出力端１３から出力バッファ６Ｂのクロック入力端１５Ｂまでの内部クロック伝送距離とが等しくなるように形成されている。
【００１０】
【発明が解決しようとする課題】
図３０に示す従来の集積回路においては、出力バッファ５Ｂ、６Ｂに対して、外部クロックＥＸＴ−ＣＬＫに同期している内部クロックＩＮＴ−ＣＬＫを与えることができるが、ＤＬＬ２のクロック出力端１３から出力バッファ５Ａ、５Ｃ、６Ａ、６Ｃのクロック入力端１４Ａ、１４Ｃ、１５Ａ、１５Ｃまでのクロック伝送距離は、ＤＬＬ２のクロック出力端１３から出力バッファ５Ｂのクロック入力端１４Ｂまでの内部クロック伝送距離よりも長くなっているので、出力バッファ５Ａ、５Ｃ、６Ａ、６Ｃに与えられる内部クロックＩＮＴ−ＣＬＫは、外部クロックＥＸＴ−ＣＬＫよりも位相の遅れたものとなり、ＤＬＬ２を設けない場合に比較して内部クロックＩＮＴ−ＣＬＫのクロック・スキューは抑えられるものの、内部クロックＩＮＴ−ＣＬＫのクロック・スキューを最小限に小さくすることができないという問題点があった。
【００１１】
本発明は、かかる点に鑑み、同一のタイミングで内部クロックが与えられるべき複数の回路に対してクロック・スキューを最小限に小さくした内部クロックを供給することができるようにし、高速化を図ることができるようにした集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明中、第１の発明は、第１、第２の片道配線と、第１、第２の往復配線と、第１、第２の片道配線に、第１のクロックを出力すると共に、第１、第２の往復配線の往路配線に、第１のクロックを分周した第２のクロックを出力する第１のクロック駆動回路と、第１の片道配線上の第１のクロックと、第１の往復配線の往路配線上の第２のクロックと、第１の往復配線の復路配線上の第３のクロックとを入力して、入力した第１のクロックを遅延し、入力した第２のクロックと入力した第３のクロックとの中間の位相を有する第４のクロックに同期している第５のクロックを出力する複数の第２のクロック駆動回路と、第２の片道配線上の第１のクロックと、第２の往復配線の往路配線上の第２のクロックと、第２の往復配線の復路配線上の第６のクロックとを入力して、入力した第１のクロックを遅延し、入力した第２のクロックと入力した第６のクロックとの中間の位相を有する第７のクロックに同期している第８のクロックを出力する第３のクロック駆動回路とを備えてなる集積回路において、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させると共に、第２の往復配線の往路配線と、第２の往復配線の復路配線との間に、第２の遅延回路を介在させているというものである。
【００１３】
本発明中、第１の発明においては、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させるとしているので、第２のクロックと、第３のクロックとの間の遅延時間差を大きくことができ、第２のクロック駆動回路における同期動作を確実に行うことができる。
【００１４】
また、第２の往復配線の往路配線と、第２の往復配線の復路配線との間に、第２の遅延回路を介在させるとしているので、第２のクロックと、第６のクロックとの間の遅延時間差を大きくことができ、第３のクロック駆動回路における同期動作を確実に行うことができる。
【００１５】
本発明中、第２の発明は、第１、第２の片道配線と、第１、第２の往復配線と、第１、第２の片道配線に、第１のクロックを出力すると共に、第１、第２の往復配線の往路配線に、第１のクロックを分周した第２のクロックを出力する第１のクロック駆動回路と、第１の片道配線上の第１のクロックと、第１の往復配線の往路配線上の第２のクロックと、第１の往復配線の復路配線上の第３のクロックとを入力して、入力した第１のクロックを遅延し、入力した第２のクロックと入力した第３のクロックとの中間の位相を有する第４のクロックに同期している第５のクロックを出力する複数の第２のクロック駆動回路と、第２の片道配線上の第１のクロックと、第２の往復配線の往路配線上の第２のクロックと、第２の往復配線の復路配線上の第６のクロックとを入力して、入力した第１のクロックを遅延し、入力した第２のクロックと入力した第６のクロックとの中間の位相を有する第７のクロックに同期している第８のクロックを出力する第３のクロック駆動回路とを備えてなる集積回路において、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させているというものである。
【００１６】
本発明中、第２の発明においては、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させるとしているので、第２のクロックと、第３のクロックとの間の遅延時間差を大きくことができ、第２のクロック駆動回路における同期動作を確実に行うことができる。
【００１７】
本発明中、第３の発明は、第１又は第２の発明において、第１の遅延回路は可変遅延回路であり、第１の往復配線の復路配線を伝送されてきた第３のクロックと、第２の往復配線の復路配線を伝送されてきた第６のクロックとが同期するように、第１の遅延回路の遅延時間を制御する第１の遅延制御回路を備えているというものである。
【００１８】
本発明中、第４の発明は、第１、第２又は第３の発明において、第１のクロック駆動回路は、外部から供給される外部クロックを遅延して第１のクロックを出力する第１の可変遅延回路と、外部クロックを分周する分周器と、第１の可変遅延回路と同一の回路構成とされ、かつ、第１の可変遅延回路と同一の遅延時間に制御され、分周器から出力される分周クロックを遅延して第２のクロックを出力する第２の可変遅延回路と、第２の可変遅延回路から出力される第２のクロックを所定時間遅延してなるダミー・クロックを出力するダミー遅延回路と、分周クロックの位相と、ダミー・クロックの位相とを比較する第１の位相比較器と、第１の位相比較器から出力される位相比較信号に基づいて第１、第２の可変遅延回路の遅延時間を制御する第２の遅延時間制御回路とを備えているというものである。
【００１９】
本発明中、第５の発明は、第４の発明において、ダミー遅延回路は、第２の可変遅延回路から出力される第２のクロックを遅延してダミー・クロックを出力する第３の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第２の可変遅延回路から出力される第２のクロックを遅延する第４の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第４の可変遅延回路から出力されるクロックを遅延する第５の可変遅延回路と、第１の往復配線の復路配線を伝送されてきた第３のクロック又は第２の往復配線の復路配線を伝送されてきた第６のクロックの位相と、第５の可変遅延回路から出力されるクロックの位相とを比較する第２の位相比較器と、第２の位相比較器から出力される位相比較信号に基づいて第３、第４、第５の可変遅延回路の遅延時間を制御する第３の遅延時間制御回路とを備えているというものである。
【００２０】
本発明中、第６の発明は、第１、第２、第３、第４又は第５の発明において、第２のクロック駆動回路は、入力した第１のクロックを遅延して第５のクロックを出力する第６の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、入力した第２のクロックを遅延する第７の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、第７の可変遅延回路から出力されるクロックを遅延する第８の可変遅延回路と、入力した第３のクロックの位相と、第８の可変遅延回路から出力されるクロックの位相とを比較する第３の位相比較器と、第３の位相比較器から出力される位相比較信号に基づいて第６、第７、第８の可変遅延回路の遅延時間を制御する第４の遅延時間制御回路とを備えて構成され、第３のクロック駆動回路は、入力した第１のクロックを遅延して第８のクロックを出力する第９の可変遅延回路と、第９の可変遅延回路と同一の回路構成とされ、かつ、第９の可変遅延回路と同一の遅延時間に制御され、入力した第２のクロックを遅延する第１０の可変遅延回路と、第９の可変遅延回路と同一の回路構成とされ、かつ、第９の可変遅延回路と同一の遅延時間に制御され、第１０の可変遅延回路から出力されるクロックを遅延する第１１の可変遅延回路と、入力した第６のクロックの位相と、第１１の可変遅延回路から出力されるクロックの位相とを比較する第４の位相比較器と、第４の位相比較器から出力される位相比較信号に基づいて第９、第１０、第１１の可変遅延回路の遅延時間を制御する第５の遅延時間制御回路とを備えているというものである。
【００２１】
本発明中、第７の発明は、片道配線と、往復配線と、片道配線に、第１のクロックを出力すると共に、往復配線の往路配線に、第１のクロックを分周した第２のクロックを出力する第１のクロック駆動回路と、片道配線上の第１のクロックと、往復配線の往路配線上の第２のクロックと、往復配線の復路配線上の第３のクロックとを入力して、入力した第１のクロックを遅延し、入力した第２のクロックと入力した第３のクロックとの中間の位相を有する第４のクロックに同期している第５のクロックを出力する複数の第２のクロック駆動回路とを備えてなる集積回路において、往復配線の往路配線と、往復配線の復路配線との間に、遅延回路を介在させているというものである。
【００２２】
本発明中、第７の発明においては、往復配線の往路配線と、往復配線の復路配線との間に、遅延回路を介在させるとしているので、第２のクロックと、第３のクロックとの間の遅延時間差を大きくことができ、第２のクロック駆動回路における同期動作を確実に行うことができる。
【００２３】
本発明中、第８の発明は、第７の発明において、第１のクロック駆動回路は、外部から供給される外部クロックを遅延して第１のクロックを出力する第１の可変遅延回路と、外部クロックを分周する分周器と、第１の可変遅延回路と同一の回路構成とされ、かつ、第１の可変遅延回路と同一の遅延時間に制御され、分周器から出力される分周クロックを遅延して第２のクロックを出力する第２の可変遅延回路と、第２の可変遅延回路から出力される第２のクロックを所定時間遅延してなるダミー・クロックを出力するダミー遅延回路と、分周クロックの位相と、ダミー・クロックの位相とを比較する第１の位相比較器と、第１の位相比較器から出力される位相比較信号に基づいて第１、第２の可変遅延回路の遅延時間を制御する第１の遅延時間制御回路とを備えているというものである。
【００２４】
本発明中、第９の発明は、第８の発明において、ダミー遅延回路は、第２の可変遅延回路から出力される第２のクロックを遅延してダミー・クロックを出力する第３の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第２の可変遅延回路から出力される第２のクロックを遅延する第４の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第４の可変遅延回路から出力されるクロックを遅延する第５の可変遅延回路と、往復配線の復路配線を伝送されてきた第３のクロックの位相と、第５の可変遅延回路から出力されるクロックの位相とを比較する第２の位相比較器と、第２の位相比較器から出力される位相比較信号に基づいて第３、第４、第５の可変遅延回路の遅延時間を制御する第２の遅延時間制御回路とを備えているというものである。
【００２５】
本発明中、第１０の発明は、第７、第８又は第９の発明において、第２のクロック駆動回路は、入力した第１のクロックを遅延して第５のクロックを出力する第６の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、入力した第２のクロックを遅延する第７の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、第７の可変遅延回路から出力されるクロックを遅延する第８の可変遅延回路と、入力した第３のクロックの位相と、第８の可変遅延回路から出力されるクロックの位相とを比較する第３の位相比較器と、第３の位相比較器から出力される位相比較信号に基づいて第６、第７、第８の可変遅延回路の遅延時間を制御する第３の遅延時間制御回路とを備えているというものである。
【００２６】
本発明中、第１１の発明は、第１、第２の往復配線と、第１、第２の往復配線の往路配線に、第１のクロックを出力する第１のクロック駆動回路と、第１の往復配線の往路配線上の第１のクロックと、第１の往復配線の復路配線上の第２のクロックとを入力して、入力した第１のクロックを遅延し、入力した第１のクロックと入力した第２のクロックとの中間の位相を有する第３のクロックに同期している第４のクロックを出力する複数の第２のクロック駆動回路と、第２の往復配線の往路配線上の第１のクロックと、第２の往復配線の復路配線上の第５のクロックとを入力して、入力した第１のクロックを遅延し、入力した第１のクロックと入力した第５のクロックとの中間の位相を有する第６のクロックに同期している第７のクロックを出力する第３のクロック駆動回路とを備えてなる集積回路において、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させると共に、第２の往復配線の往路配線と、第２の往復配線の復路配線との間に、第２の遅延回路を介在させているというものである。
【００２７】
本発明中、第１１の発明においては、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させるとしているので、第１のクロックと、第２のクロックとの間の遅延時間差を大きくことができ、第２のクロック駆動回路における同期動作を確実に行うことができる。
【００２８】
また、第２の往復配線の往路配線と、第２の往復配線の復路配線との間に、第２の遅延回路を介在させるとしているので、第１のクロックと、第５のクロックとの間の遅延時間差を大きくことができ、第３のクロック駆動回路における同期動作を確実に行うことができる。
【００２９】
本発明中、第１２の発明は、第１、第２の往復配線と、第１、第２の往復配線の往路配線に、第１のクロックを出力する第１のクロック駆動回路と、第１の往復配線の往路配線上の第１のクロックと、第１の往復配線の復路配線上の第２のクロックとを入力して、入力した第１のクロックを遅延し、入力した第１のクロックと入力した第２のクロックとの中間の位相を有する第３のクロックに同期している第４のクロックを出力する複数の第２のクロック駆動回路と、第２の往復配線の往路配線上の第１のクロックと、第２の往復配線の復路配線上の第５のクロックとを入力して、入力した第１のクロックを遅延し、入力した第１のクロックと入力した第５のクロックとの中間の位相を有する第６のクロックに同期している第７のクロックを出力する第３のクロック駆動回路とを備えてなる集積回路において、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させているというものである。
【００３０】
本発明中、第１２の発明においては、第１の往復配線の往路配線と、第１の往復配線の復路配線との間に、第１の遅延回路を介在させるとしているので、第１のクロックと、第２のクロックとの間の遅延時間差を大きくことができ、第２のクロック駆動回路における同期動作を確実に行うことができる。
【００３１】
本発明中、第１３の発明は、第１１又は第１２の発明において、第１の遅延回路は可変遅延回路であり、第１の往復配線の復路配線を伝送されてきた第２のクロックと、第２の往復配線の復路配線を伝送されてきた第５のクロックとが同期するように、第１の遅延回路の遅延時間を制御する第１の遅延制御回路を備えているというものである。
【００３２】
本発明中、第１４の発明は、第１１、第１２又は第１３の発明において、第１のクロック駆動回路は、外部から供給される外部クロックを遅延して第１のクロックを出力する第１の可変遅延回路と、第１の可変遅延回路と同一の回路構成とされ、かつ、第１の可変遅延回路と同一の遅延時間に制御され、外部クロックを遅延する第２の可変遅延回路と、第２の可変遅延回路から出力されるクロックを所定時間遅延してなるダミー・クロックを出力するダミー遅延回路と、外部クロックの位相と、ダミー・クロックの位相とを比較する第１の位相比較器と、第１の位相比較器から出力される位相比較信号に基づいて第１、第２の可変遅延回路の遅延時間を制御する第２の遅延時間制御回路とを備えているというものである。
【００３３】
本発明中、第１５の発明は、第１４の発明において、ダミー遅延回路は、第２の可変遅延回路から出力されるクロックを遅延してダミー・クロックを出力する第３の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第２の可変遅延回路から出力されるクロックを遅延する第４の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第４の可変遅延回路から出力されるクロックを遅延する第５の可変遅延回路と、第１の往復配線の復路配線を伝送されてきた第２のクロック又は第２の往復配線の復路配線を伝送されてきた第５のクロックの位相と、第５の可変遅延回路から出力されるクロックの位相とを比較する第２の位相比較器と、第２の位相比較器から出力される位相比較信号に基づいて第３、第４、第５の可変遅延回路の遅延時間を制御する第３の遅延時間制御回路とを備えているというものである。
【００３４】
本発明中、第１６の発明は、第１１、第１２、第１３、第１４又は第１５の発明において、第２のクロック駆動回路は、入力した第１のクロックを遅延して第４のクロックを出力する第６の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、入力した第１のクロックを遅延する第７の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、第７の可変遅延回路から出力されるクロックを遅延する第８の可変遅延回路と、入力した第２のクロックの位相と、第８の可変遅延回路から出力されるクロックの位相とを比較する第３の位相比較器と、第３の位相比較器から出力される位相比較信号に基づいて第６、第７、第８の可変遅延回路の遅延時間を制御する第４の遅延時間制御回路とを備えて構成され、第３のクロック駆動回路は、入力した第１のクロックを遅延して第７のクロックを出力する第９の可変遅延回路と、第９の可変遅延回路と同一の回路構成とされ、かつ、第９の可変遅延回路と同一の遅延時間に制御され、入力した第１のクロックを遅延する第１０の可変遅延回路と、第９の可変遅延回路と同一の回路構成とされ、かつ、第９の可変遅延回路と同一の遅延時間に制御され、第１０の可変遅延回路から出力されるクロックを遅延する第１１の可変遅延回路と、入力した第５のクロックの位相と、第１１の可変遅延回路から出力されるクロックの位相とを比較する第４の位相比較器と、第４の位相比較器から出力される位相比較信号に基づいて第９、第１０、第１１の可変遅延回路の遅延時間を制御する第５の遅延時間制御回路とを備えているというものである。
【００３５】
本発明中、第１７の発明は、往復配線と、往復配線の往路配線に、第１のクロックを出力する第１のクロック駆動回路と、往復配線の往路配線上の第１のクロックと、第１の往復配線の復路配線上の第２のクロックとを入力して、入力した第１のクロックを遅延し、入力した第１のクロックと入力した第２のクロックとの中間の位相を有する第３のクロックに同期している第４のクロックを出力する複数の第２のクロック駆動回路とを備えてなる集積回路において、往復配線の往路配線と、往復配線の復路配線との間に、遅延回路を介在させているというものである。
【００３６】
本発明中、第１７の発明においては、往復配線の往路配線と、往復配線の復路配線との間に、遅延回路を介在させるとしているので、第１のクロックと、第２のクロックとの間の遅延時間差を大きくことができ、第２のクロック駆動回路における同期動作を確実に行うことができる。
【００３７】
本発明中、第１８の発明は、第１７の発明において、第１のクロック駆動回路は、外部から供給される外部クロックを遅延して第１のクロックを出力する第１の可変遅延回路と、第１の可変遅延回路と同一の回路構成とされ、かつ、第１の可変遅延回路と同一の遅延時間に制御され、外部クロックを遅延する第２の可変遅延回路と、第２の可変遅延回路から出力されるクロックを所定時間遅延してなるダミー・クロックを出力するダミー遅延回路と、外部クロックの位相と、ダミー・クロックの位相とを比較する第１の位相比較器と、第１の位相比較器から出力される位相比較信号に基づいて第１、第２の可変遅延回路の遅延時間を制御する第１の遅延時間制御回路とを備えているというものである。
【００３８】
本発明中、第１９の発明は、第１８の発明において、第２の可変遅延回路から出力されるクロックを遅延してダミー・クロックを出力する第３の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第２の可変遅延回路から出力されるクロックを遅延する第４の可変遅延回路と、第３の可変遅延回路と同一の回路構成とされ、かつ、第３の可変遅延回路と同一の遅延時間に制御され、第４の可変遅延回路から出力されるクロックを遅延する第５の可変遅延回路と、往復配線の復路配線を伝送されてきた第２のクロックと、第５の可変遅延回路から出力されるクロックの位相とを比較する第２の位相比較器と、第２の位相比較器から出力される位相比較信号に基づいて第３、第４、第５の可変遅延回路の遅延時間を制御する第２の遅延時間制御回路とを備えているというものである。
【００３９】
本発明中、第２０の発明は、第１７、第１８又は第１９の発明において、第２のクロック駆動回路は、入力した第１のクロックを遅延して第４のクロックを出力する第６の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、入力した第１のクロックを遅延する第７の可変遅延回路と、第６の可変遅延回路と同一の回路構成とされ、かつ、第６の可変遅延回路と同一の遅延時間に制御され、第７の可変遅延回路から出力されるクロックを遅延する第８の可変遅延回路と、入力した第２のクロックの位相と、第８の可変遅延回路から出力されるクロックの位相とを比較する第３の位相比較器と、第３の位相比較器から出力される位相比較信号に基づいて第６、第７、第８の可変遅延回路の遅延時間を制御する第３の遅延時間制御回路とを備えているというものである。
【００４０】
【発明の実施の形態】
以下、図１〜図２９を参照して、本発明の第１実施形態〜第４実施形態について説明する。
【００４１】
第１実施形態・・図１〜図２６
図１は本発明の第１実施形態の要部を示す回路図であり、図１中、２０は外部から供給される外部クロックＥＸＴ−ＣＬＫを入力するための外部クロック入力端子である。
【００４２】
また、２１は外部クロックＥＸＴ−ＣＬＫを入力して、外部クロックＥＸＴ−ＣＬＫと同一周波数の内部クロックＩＮＴ−ＣＬＫと、外部クロックＥＸＴ−ＣＬＫの１／４の周波数を有するフォワード・クロックＦ−ＣＬＫを出力すると共に、後述する可変遅延回路２８の遅延時間を制御するメインＤＬＬである。
【００４３】
また、２２、２３はメインＤＬＬ２１から出力される内部クロックＩＮＴ−ＣＬＫを伝送する配線、２４、２５はメインＤＬＬ２１から出力されるフォワード・クロックＦ−ＣＬＫを伝送する配線である。
【００４４】
また、２６は配線２４を伝送されてくるフォワード・クロックＦ−ＣＬＫを遅延してなるリターン・クロックＲ−ＣＬＫを出力する遅延時間を固定とされた固定遅延回路、２７は固定遅延回路２６から出力されるリターン・クロックＲ−ＣＬＫ１をメインＤＬＬ２１に伝送する配線である。
【００４５】
また、２８は遅延時間をメインＤＬＬ２１により制御され、配線２５を伝送されてくるフォワード・クロックＦ−ＣＬＫを遅延してなるリターン・クロックＲ−ＣＬＫ２を出力する可変遅延回路、２９は可変遅延回路２８から出力されるリターン・クロックＲ−ＣＬＫ２をメインＤＬＬ２１に伝送する配線である。
【００４６】
また、３０はフォワード・クロックＦ−ＣＬＫの位相と、リターン・クロックＲ−ＣＬＫ１の位相を比較して、内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期したローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２を出力するローカルＤＬＬ回路（Ｌ−ＤＬＬ）群及びローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２を必要とする出力バッファ（ＯＢ）群である。
【００４７】
また、３１はフォワード・クロックＦ−ＣＬＫの位相と、リターン・クロックＲ−ＣＬＫ２の位相を比較して、内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期したローカル・クロックＬ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５を出力するローカルＤＬＬ回路（Ｌ−ＤＬＬ）群及びローカル・クロックＬ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５を必要とする出力バッファ（ＯＢ）群である。
【００４８】
図２はメインＤＬＬ２１の構成を示す回路図であり、図２中、３３は遅延時間を後述するシフトレジスタ１３１により制御され、外部クロックＥＸＴ−ＣＬＫを遅延してなる内部クロックＩＮＴ−ＣＬＫを出力する可変遅延回路である。
【００４９】
図３は可変遅延回路３３の構成を示す回路図であり、図３中、３５、３６−ｎ、３６−（ｎ−１）、３６−（ｎ−２）、３６−２、３６−１はインバータ、３７−ｎ、３７−（ｎ−１）、３７−（ｎ−２）、３７−２、３７−１、３８−ｎ、３８−（ｎ−１）、３８−（ｎ−２）、３８−２、３８−１はＮＡＮＤ回路、Ｐ（ｎ）、Ｐ（ｎ−１）、Ｐ（ｎ−２）、Ｐ２、Ｐ１は後述するシフトレジスタ１３１から供給される遅延時間制御信号である。
【００５０】
なお、遅延時間制御信号Ｐ（ｎ−３）〜ｐ３は、図示を省略しており、これに対応して、インバータ３６−（ｎ−３）〜３６−３、ＮＡＮＤ回路３７−（ｎ−３）〜３７−３、３８−（ｎ−３）〜３８−３も、図示を省略している。
【００５１】
ここに、遅延時間制御信号Ｐ（ｎ）〜Ｐ１は、いずれか１個がＨレベル、その他はＬレベルとされるものであり、遅延時間制御信号Ｐ（ｎ）＝Ｈレベルとされる場合には、可変遅延回路３３の遅延時間は最大値となり、遅延時間制御信号Ｐ１＝Ｈレベルとされる場合には、可変遅延回路３３の遅延時間は最小値となる。
【００５２】
また、図２において、４０は外部クロックＥＸＴ−ＣＬＫを入力して、外部クロックＥＸＴ−ＣＬＫの周波数を１／４に分周してなる分周クロックＤＩＶ−ＣＬＫを出力する分周器である。
【００５３】
図４は分周器４０の構成を示す回路図であり、図４中、４２〜４７はインバータ、４８〜６３はＮＡＮＤ回路であり、外部クロックＥＸＴ−ＣＬＫと、分周クロックＤＩＶ−ＣＬＫとの関係は、図５に示すようになる。
【００５４】
また、図２において、６５は分周クロックＤＩＶ−ＣＬＫを遅延してフォワード・クロックＦ−ＣＬＫを出力する可変遅延回路であり、この可変遅延回路６５は、可変遅延回路３３と同一の回路構成とされており、可変遅延回路３３と同一の遅延時間となるように後述するシフトレジスタ１３１により遅延時間を制御されるものである。
【００５５】
また、６６は可変遅延回路６５から出力されるフォワード・クロックＦ−ＣＬＫとリターン・クロックＲ−ＣＬＫ２とを入力して、ダミー・クロックＤ−ＣＬＫを出力するダミー遅延回路である。
【００５６】
図６はダミー遅延回路６６の構成を示す回路図であり、図６中、６８はフォワード・クロックＦ−ＣＬＫを遅延してなるダミー・クロックＤ−ＣＬＫを出力する可変遅延回路、６９はフォワード・クロックＦ−ＣＬＫを遅延する可変遅延回路、７０は可変遅延回路６９から出力される遅延クロックＣ６９を遅延する可変遅延回路である。
【００５７】
これら可変遅延回路６８、６９、７０は、可変遅延回路３３と同様の回路構成とされ、遅延時間が同一となるように、後述するシフトレジスタ７２によって遅延時間が制御されるものである。
【００５８】
また、７１は可変遅延回路７０から出力される遅延クロックＣ７０の位相と、リターン・クロックＲ−ＣＬＫ２の位相とを比較する位相比較器であり、後述する位相比較器７４と同一の回路構成とされている。
【００５９】
また、７２は位相比較器７１から出力される位相比較信号に制御されて可変遅延回路６８、６９、７０の遅延時間を制御する遅延時間制御回路をなすシフトレジスタである。
【００６０】
また、図２において、７４は分周クロックＤＩＶ−ＣＬＫの位相と、ダミー・クロックＤ−ＣＬＫの位相とを比較して、位相比較信号φ１〜φ４を出力する位相比較器である。
【００６１】
図７、図８は位相比較器７４の構成を分図して示す回路図である。図７中、７６〜９０はＮＡＮＤ回路、９６〜１０１はインバータ、１０２、１０３はＭＯＳキャパシタ、１０４はＮＯＲ回路であり、図８中、１０６〜１０８はインバータ、１０９〜１２２はＮＡＮＤ回路、１２３〜１２８はインバータを縦列接続してなるバッファである。
【００６２】
図９は位相比較器７４の動作を示す波形図であり、図９Ａはダミー・クロックＤ−ＣＬＫの位相が分周クロックＤＩＶ−ＣＬＫよりも進んでいる場合、図９Ｂはダミー・クロックＤ−ＣＬＫが分周クロックＤＩＶ−ＣＬＫに同期している場合、図９Ｃはダミー・クロックＤ−ＣＬＫの位相が分周クロックＤＩＶ−ＣＬＫよりも遅れている場合を示している。
【００６３】
また、図２において、１３１は位相比較器７４から出力される位相比較信号φ１〜φ４を入力して可変遅延回路３３、６５の遅延時間を制御する遅延時間制御回路をなすシフトレジスタである。
【００６４】
図１０はシフトレジスタ１３１の構成を示す回路図であり、図１０中、１３３〜１５２はｎＭＯＳトランジスタ、１５３〜１５７はインバータ、１５８〜１６２はＮＡＮＤ回路、１６３〜１６７はＮＯＲ回路、Ｐ（ｊ＋４）〜Ｐ（ｊ）は、可変遅延回路３３、６５に供給する遅延時間制御信号である。
【００６５】
このように構成されたシフトレジスタ１３１においては、図９Ａに示すように、ダミー・クロックＤ−ＣＬＫの位相が分周クロックＤＩＶ−ＣＬＫよりも進んでいる場合には、可変遅延回路３３、６５の遅延時間が長くなるように、遅延時間制御信号Ｐ（ｎ）〜Ｐ１が変化され、可変遅延回路３３、６５の制御が行われる。
【００６６】
これに対して、図９Ｂに示すように、ダミー・クロックＤ−ＣＬＫが分周クロックＤＩＶ−ＣＬＫに同期している場合には、シフトレジスタ１３１は、遅延時間制御信号Ｐ（ｎ）〜Ｐ１を変化させず、遅延時間が可変しないように可変遅延回路３３、６５を制御することになる。
【００６７】
また、図９Ｃに示すように、ダミー・クロックＤ−ＣＬＫの位相が分周クロックＤＩＶ−ＣＬＫよりも遅れている場合には、シフトレジスタ１３１は、可変遅延回路３３、６５の遅延時間が短くなるように、遅延時間制御信号Ｐ（ｎ）〜Ｐ１を変化させて、可変遅延回路３３、６５を制御することになる。
【００６８】
また、図２において、１６９はリターンクロックＲ−ＣＬＫ１の位相と、リターン・クロックＲ−ＣＬＫ２の位相とを比較して、可変遅延回路２８に供給すべき位相比較信号φ５〜φ８を出力する位相比較器である。
【００６９】
図１１、図１２は位相比較器１６９の構成を分図して示す回路図である。図１１中、１７１〜１８５はＮＡＮＤ回路、１８６〜１９１はインバータ、１９２、１９３はＭＯＳキャパシタ、１９４はＮＯＲ回路であり、図１２中、１９６〜１９８はインバータ、１９９〜２１２はＮＡＮＤ回路、２１３〜２１８はインバータを縦列接続してなるバッファである。
【００７０】
図１３は位相比較器１６９の動作を示す波形図であり、図１３Ａはリターン・クロックＲ−ＣＬＫ２の位相がリターン・クロックＲ−ＣＬＫ１よりも進んでいる場合、図１３Ｂはリターン・クロックＲ−ＣＬＫ２がリターン・クロックＲ−ＣＬＫ１に同期している場合、図１３Ｃはリターン・クロックＲ−ＣＬＫ２の位相がリターン・クロックＲ−ＣＬＫ１よりも遅れている場合を示している。
【００７１】
図１４は固定遅延回路２６の構成を示す回路図であり、図１４中、２２０−ｋ、２２０−（ｋ−１）、２２０−（ｋ−２）、２２０−２、２２０−１はインバータである。なお、インバータ２２０−（ｋ−３）〜２２０−３は図示を省略している。
【００７２】
図１５は可変遅延回路２８の構成を示す回路図であり、図１５中、２２２は可変遅延回路、２２３は可変遅延回路２２２の遅延時間を制御する遅延時間制御回路を構成するシフトレジスタである。
【００７３】
図１６は可変遅延回路２２２の構成を示す回路図であり、図１６中、２２５、２２６−ｍ、２２６−（ｍ−１）、２２６−（ｍ−２）、２２６−２、２２６−１はインバータ、２２７−ｍ、２２７−（ｍ−１）、２２７−（ｍ−２）、２２７−２、２２７−１、２２８−ｍ、２２８−（ｍ−１）、２２８−（ｍ−２）、２２８−２、２２８−１はＮＡＮＤ回路、Ｑ（ｍ）、Ｑ（ｍ−１）、Ｑ（ｍ−２）、Ｑ２、Ｑ１はシフトレジスタ２２３から供給される遅延時間制御信号である。
【００７４】
なお、遅延時間制御信号Ｑ（ｍ−３）〜Ｑ３は、図示を省略しており、これに対応して、インバータ２２６−（ｍ−３）〜２２６−３、ＮＡＮＤ回路２２７−（ｍ−３）〜２２７−３、２２８−（ｍ−３）〜２２８−３も、図示を省略している。
【００７５】
ここに、遅延時間制御信号Ｑ（ｍ）〜Ｑ１は、いずれか１個がＨレベル、その他はＬレベルとされるものであり、遅延時間制御信号Ｑ（ｍ）＝Ｈレベルとされる場合には、可変遅延回路２２２の遅延時間は最大値となり、遅延時間制御信号Ｑ１＝Ｈレベルとされる場合には、可変遅延回路２２２の遅延時間は最小値となる。
【００７６】
図１７はシフトレジスタ２２３の構成を示す回路図であり、図１７中、２３０〜２４９はｎＭＯＳトランジスタ、２５０〜２５４はインバータ、２５５〜２５９はＮＡＮＤ回路、２６０〜２６４はＮＯＲ回路、Ｑ（ｊ＋４）〜Ｑ（ｊ）は、可変遅延回路２２２に供給する遅延時間制御信号である。
【００７７】
このように構成されたシフトレジスタ２２３においては、図１３Ａに示すように、リターン・クロックＲ−ＣＬＫ２の位相がリターン・クロックＲ−ＣＬＫ１よりも進んでいる場合には、可変遅延回路２２２の遅延時間が長くなるように、遅延時間制御信号Ｑ（ｍ）〜Ｑ１が変化され、可変遅延回路２２２の制御が行われる。
【００７８】
これに対して、図１３Ｂに示すように、リターン・クロックＲ−ＣＬＫ２がリターン・クロックＲ−ＣＬＫ１に同期している場合には、シフトレジスタ２２３は、遅延時間制御信号Ｑ（ｍ）〜Ｑ１を変化させず、遅延時間を可変させないように可変遅延回路２２２を制御することになる。
【００７９】
また、図１３Ｃに示すように、リターン・クロックＲ−ＣＬＫ２の位相がリターン・クロックＲ−ＣＬＫ１よりも遅れている場合には、シフトレジスタ２２３は、可変遅延回路２２２の遅延時間が短くなるように、遅延時間制御信号Ｑ（ｍ）〜Ｑ１を変化させて、可変遅延回路２２２を制御することになる。
【００８０】
図１８はローカルＤＬＬ群・出力バッファ群３０の構成を示す回路図であり、図１８中、２６６は配線２２を伝送されてくる内部クロックＩＮＴ−ＣＬＫを入力すると共に、配線２４を伝送されてくるフォワード・クロックＦ−ＣＬＫの位相と、配線２７を伝送されてくるリターン・クロックＲ−ＣＬＫ１の位相とを比較して、入力した内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期しているローカル・クロックＬ−ＣＬＫ０を出力するローカルＤＬＬ、２６７はローカルＤＬＬ２６６から出力されるローカル・クロックＬ−ＣＬＫ０に同期させて出力データＤＱ０の出力動作を開始する出力バッファである。
【００８１】
また、２６８は配線２２を伝送されてくる内部クロックＩＮＴ−ＣＬＫを入力すると共に、配線２４を伝送されてくるフォワード・クロックＦ−ＣＬＫの位相と、配線２７を伝送されてくるリターン・クロックＲ−ＣＬＫ１の位相とを比較して、入力した内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期しているローカル・クロックＬ−ＣＬＫ１を出力するローカルＤＬＬ、２６９はローカルＤＬＬ２６８から出力されるローカル・クロックＬ−ＣＬＫ１に同期させて出力データＤＱ１の出力動作を開始する出力バッファである。
【００８２】
また、２７０は配線２２を伝送されてくる内部クロックＩＮＴ−ＣＬＫを入力すると共に、配線２４を伝送されてくるフォワード・クロックＦ−ＣＬＫの位相と、配線２７を伝送されてくるリターン・クロックＲ−ＣＬＫ１の位相とを比較して、入力した内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期しているローカル・クロックＬ−ＣＬＫ２を出力するローカルＤＬＬ、２７１はローカルＤＬＬ２７０から出力されるローカル・クロックＬ−ＣＬＫ２に同期させて出力データＤＱ２の出力動作を開始する出力バッファである。
【００８３】
図１９はローカルＤＬＬ群・出力バッファ群３１の構成を示す回路図である。図１９中、２７３は配線２３を伝送されてくる内部クロックＩＮＴ−ＣＬＫを入力すると共に、配線２５を伝送されてくるフォワード・クロックＦ−ＣＬＫの位相と、配線２９を伝送されてくるリターン・クロックＲ−ＣＬＫ２の位相とを比較して、入力した内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期しているローカル・クロックＬ−ＣＬＫ３を出力するローカルＤＬＬ、２７４はローカルＤＬＬ２７３から出力されるローカル・クロックＬ−ＣＬＫ３に同期させて出力データＤＱ３の出力動作を開始する出力バッファである。
【００８４】
また、２７５は配線２３を伝送されてくる内部クロックＩＮＴ−ＣＬＫを入力すると共に、配線２５を伝送されてくるフォワード・クロックＦ−ＣＬＫの位相と、配線２９を伝送されてくるリターン・クロックＲ−ＣＬＫ２の位相とを比較して、入力した内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期しているローカル・クロックＬ−ＣＬＫ４を出力するローカルＤＬＬ、２７６はローカルＤＬＬ２７５から出力されるローカル・クロックＬ−ＣＬＫ４に同期させて出力データＤＱ４の出力動作を開始する出力バッファである。
【００８５】
また、２７７は配線２３を伝送されてくる内部クロックＩＮＴ−ＣＬＫを入力すると共に、配線２５を伝送されてくるフォワード・クロックＦ−ＣＬＫの位相と、配線２９を伝送されてくるリターン・クロックＲ−ＣＬＫ２の位相とを比較して、入力した内部クロックＩＮＴ−ＣＬＫの遅延量を制御し、外部クロックＥＸＴ−ＣＬＫに同期しているローカル・クロックＬ−ＣＬＫ５を出力するローカルＤＬＬ、２７８はローカルＤＬＬ２７７から出力されるローカル・クロックＬ−ＣＬＫ５に同期させて出力データＤＱ５の出力動作を開始する出力バッファである。
【００８６】
図２０はローカルＤＬＬ２６６の構成を示す回路図であり、図２０中、２８０は内部クロックＩＮＴ−ＣＬＫを遅延してローカル・クロックＬ−ＣＬＫ０を出力する可変遅延回路である。
【００８７】
また、２８１はフォワード・クロックＦ−ＣＬＫを遅延する可変遅延回路、２８２は可変遅延回路２８１から出力される遅延クロックＣ２８１を遅延する可変遅延回路である。
【００８８】
これら可変遅延回路２８０、２８１、２８２は、可変遅延回路３３と同様の回路構成とされ、遅延時間が同一となるように、後述するシフトレジスタ２８４によって遅延時間が制御されるものである。
【００８９】
また、２８３は可変遅延回路２８２から出力される遅延クロックＣ２８２の位相と、リターン・クロックＲ−ＣＬＫ１の位相とを比較する位相比較器であり、位相比較器７４と同様に構成されている。
【００９０】
また、２８４は位相比較器２８３から出力される位相比較信号に制御されて可変遅延回路２８０、２８１、２８２の遅延時間を制御する遅延時間制御回路をなすシフトレジスタである。
【００９１】
なお、ローカルＤＬＬ２６８、２７０、２７３、２７５、２７７も、同様に構成されている。
【００９２】
このように構成された本発明の第１実施形態においては、メインＤＬＬ２１が備える位相比較器１６９において、リターン・クロックＲ−ＣＬＫ１の位相と、リターン・クロックＲ−ＣＬＫ２の位相とが比較される。
【００９３】
そして、位相比較器１６９は、リターン・クロックＲ−ＣＬＫ２がリターン・クロックＲ−ＣＬＫ１に同期するように可変遅延回路２８のシフトレジスタ２２３を制御し、シフトレジスタ２２３は、リターン・クロックＲ−ＣＬＫ２がリターン・クロックＲ−ＣＬＫ１に同期するように可変遅延回路２２２を制御することになる。
【００９４】
図２１は位相比較器１６９及び可変遅延回路２８の動作を説明するための回路図であり、図２１中、Ｎ２１−Ｆ−ＣＬＫはメインＤＬＬ２１のフォワード・クロックＦ−ＣＬＫの出力端である。
【００９５】
また、Ｎ２６は配線２４、固定遅延回路２６及び配線２７からなるクロック伝送路の中間点（以下、クロック折り返し点という）、Ｎ２８は配線２５、可変遅延回路２８及び配線２９からなるクロック伝送路の中間点（以下、クロック折り返し点という）である。
【００９６】
また、Ｎ２１−Ｒ−ＣＬＫ１はメインＤＬＬ２１のリターン・クロックＲ−ＣＬＫ１の入力端、Ｎ２１−Ｒ−ＣＬＫ２はメインＤＬＬ２１のリターン・クロックＲ−ＣＬＫ２の入力端である。
【００９７】
ここに、位相比較器１６９によって、メインＤＬＬ２１のリターン・クロックＲ−ＣＬＫ１の入力端に入力するリターン・クロックＲ−ＣＬＫ１−２１と、メインＤＬＬ２１のリターン・クロックＲ−ＣＬＫ２の入力端に入力するリターン・クロックＲ−ＣＬＫ２−２１との同期が図られると、配線２４、固定遅延回路２６及び配線２７からなるクロック伝送路の遅延時間と、配線２５、可変遅延回路２８及び配線２９からなるクロック伝送路の遅延時間は同一となる。
【００９８】
この結果、クロック折り返し点Ｎ２６におけるフォワード・クロックＦ−ＣＬＫ−２６とクロック折り返し点Ｎ２８におけるフォワード・クロックＦ−ＣＬＫ−２８は、同期したものとなる。
【００９９】
図２２は位相比較器１６９及び可変遅延回路２８の動作を説明するための波形図であり、図２２ＡはメインＤＬＬ２１のフォワード・クロックＦ−ＣＬＫの出力端Ｎ２１−Ｆ−ＣＬＫにおけるフォワード・クロックＦ−ＣＬＫ−２１、図２２ＢはメインＤＬＬ２１のリターン・クロックＲ−ＣＬＫ１の入力端Ｎ２１−Ｒ−ＣＬＫ１におけるリターン・クロックＲ−ＣＬＫ１−２１、図２２ＣはメインＤＬＬ２１のリターン・クロックＲ−ＣＬＫ２の入力端Ｎ２１−Ｒ−ＣＬＫ２におけるリターン・クロックＲ−ＣＬＫ２−２１、図２２Ｄはクロック折り返し点Ｎ２６におけるフォワード・クロックＦ−ＣＬＫ−２６、図２２Ｅはクロック折り返し点Ｎ２８におけるフォワード・クロックＦ−ＣＬＫ−２８を示している。
【０１００】
即ち、位相比較器１６９及び可変遅延回路２８により、リターン・クロックＲ−ＣＬＫ１−２１と、リターン・クロックＲ−ＣＬＫ２−２１との同期が図られた場合において、配線２４、固定遅延回路２６及び配線２７からなるクロック伝送路の遅延時間を２ＴＡとすると、リターン・クロックＲ−ＣＬＫ１−２１、Ｒ−ＣＬＫ２−２１は、フォワード・クロックＦ−ＣＬＫ−２１に対して２ＴＡだけ遅延したものとなり、フォワード・クロックＦ−ＣＬＫ−２６、Ｆ−ＣＬＫ−２８は、フォワード・クロックＦ−ＣＬＫ−２１に対してＴＡだけ遅延したものとなる。
【０１０１】
また、図２３はダミー遅延回路６６の動作を説明するための波形図であり、図２３Ａはフォワード・クロックＦ−ＣＬＫ−２１、図２３Ｂはリターン・クロックＲ−ＣＬＫ２−２１、図２３ＣはダミークロックＤ−ＣＬＫを示している。
【０１０２】
ここに、ダミー遅延回路６６を構成する可変遅延回路６８、６９、７０の遅延時間をＴＢとすると、ダミークロックＤ−ＣＬＫは、フォワード・クロックＦ−ＣＬＫ−２１に対してＴＢだけ遅延したものとなり、可変遅延回路７０から出力される遅延クロックＣ７０は、フォワード・クロックＦ−ＣＬＫ−２１に対して２ＴＢだけ遅延したものとなる。
【０１０３】
ところで、ダミー遅延回路６６は、可変遅延回路７０から出力される遅延クロックＣ７０をリターン・クロックＲ−ＣＬＫ２−２１に同期させるように動作するが、リターン・クロックＲ−ＣＬＫ２−２１はフォワード・クロックＦ−ＣＬＫ−２１に対して２ＴＡだけ遅延したものとされるから、可変遅延回路７０から出力される遅延クロックＣ７０がリターン・クロックＲ−ＣＬＫ２−２１に同期した場合には、２ＴＢ＝２ＴＡとなり、ダミークロックＤ−ＣＬＫは、フォワード・クロックＦ−ＣＬＫ−２１に対して時間ＴＡだけ遅延したものとなる。
【０１０４】
図２４はメインＤＬＬ２１の動作を説明するための波形図であり、図２４Ａは外部クロックＥＸＴ−ＣＬＫ、図２４Ｂは分周クロックＤＩＶ−ＣＬＫ、図２４ＣはダミークロックＤ−ＣＬＫ、図２４ＤはメインＤＬＬ２１の内部クロックＩＮＴ−ＣＬＫの出力端における内部クロックＩＮＴ−ＣＬＫ−２１、図２４Ｅはフォワード・クロックＦ−ＣＬＫ−２１を示している。
【０１０５】
即ち、メインＤＬＬ２１においては、分周クロックＤＩＶ−ＣＬＫとダミークロックＤ−ＣＬＫとが同期するように可変遅延回路３３、６５の遅延時間が制御されるが、分周クロックＤＩＶ−ＣＬＫとダミークロックＤ−ＣＬＫとが同期した場合には、内部クロックＩＮＴ−ＣＬＫ−２１及びフォワード・クロックＦ−ＣＬＫ−２１が分周クロックＤＩＶ−ＣＬＫに対して、即ち、外部クロックＥＸＴ−ＣＬＫに対して時間ＴＡだけ進んでいるように可変遅延回路３３、６５の遅延時間が制御されることになる。
【０１０６】
図２５はローカルＤＬＬ２６６の動作を説明するための回路図であり、図２５中、Ｎ２６６−Ｆ−ＣＬＫはローカルＤＬＬ２６６のフォワード・クロック入力端、Ｎ２６６−Ｒ−ＣＬＫ１はローカルＤＬＬ２６６のリターン・クロック入力端である。
【０１０７】
ここに、ローカルＤＬＬ２６６のフォワード・クロック入力端Ｎ２６６−Ｆ−ＣＬＫ及びローカルＤＬＬ２６６のリターン・クロック入力端Ｎ２６６−Ｒ−ＣＬＫ１は、ローカルＤＬＬ２６６のフォワード・クロック入力端Ｎ２６６−Ｆ−ＣＬＫからクロック折り返し点Ｎ２６までの遅延時間と、クロック折り返し点Ｎ２６からローカルＤＬＬ２６６のリターン・クロック入力端Ｎ２６６−Ｒ−ＣＬＫ１までの遅延時間が同一となる位置に設定されている。
【０１０８】
そこで、メインＤＬＬ２１のフォワード・クロック出力端Ｎ２１−Ｆ−ＣＬＫからローカルＤＬＬ２６６のフォワード・クロック入力端Ｎ２６６−Ｆ−ＣＬＫまでの遅延時間をＴＤとすると、メインＤＬＬ２１のフォワード・クロック出力端Ｎ２１−Ｆ−ＣＬＫからローカルＤＬＬ２６６のリターン・クロック入力端Ｎ２６６−Ｒ−ＣＬＫ１までの遅延時間は、２ＴＡ−ＴＤとなる。
【０１０９】
図２６はローカルＤＬＬ２６６の動作を説明するための波形図であり、図２６Ａは外部クロックＥＸＴ−ＣＬＫ、図２６Ｂは内部クロックＩＮＴ−ＣＬＫ−２１、図２６Ｃはフォワード・クロックＦ−ＣＬＫ−２１、図２６Ｄはフォワード・クロックＦ−ＣＬＫ−２６、図２６ＥはローカルＤＬＬ２６６のフォワード・クロックＦ−ＣＬＫの入力端Ｎ２６６−Ｆ−ＣＬＫにおけるフォワード・クロックＦ−ＣＬＫ−２６６、図２６ＦはローカルＤＬＬ２６６のリターン・クロックＲ−ＣＬＫ１の入力端Ｎ２６６−Ｒ−ＣＬＫにおけるリターン・クロックＲ−ＣＬＫ１−２６６、図２６Ｇは可変遅延回路２８１から出力される遅延クロック、図２６Ｈはローカル・クロックＬ−ＣＬＫ０を示している。
【０１１０】
ここに、ローカルＤＬＬ２６６を構成する可変遅延回路２８０、２８１、２８２の遅延時間をＴＥとすると、ローカル・クロックＬ−ＣＬＫ０は、フォワード・クロックＦ−ＣＬＫ−２６６に対してＴＥだけ遅延したものとなり、可変遅延回路２８２から出力される遅延クロックＣ２８２は、フォワード・クロックＦ−ＣＬＫ−２６６に対して２ＴＥだけ遅延したものとなる。
【０１１１】
そして、ローカルＤＬＬ２６６は、可変遅延回路２８２から出力される遅延クロックＣ２８２をリターン・クロックＲ−ＣＬＫ１−２６６に同期させるように動作するが、リターン・クロックＲ−ＣＬＫ１−２６６はフォワード・クロックＦ−ＣＬＫ−２６６に対して２ＴＡ−２ＴＤだけ遅延したものであるから、可変遅延回路２８２から出力される遅延クロックＣ２８２がリターン・クロックＲ−ＣＬＫ１−２６６に同期した場合には、２ＴＥ＝２ＴＡ−２ＴＤとなり、可変遅延回路２８１から出力される遅延クロックＣ２８１は、フォワード・クロックＦ−ＣＬＫ−２６６に対してＴＥ＝ＴＡ−ＴＤだけ遅延したものとなる。
【０１１２】
ここに、ローカルＤＬＬ２６６のフォワード・クロックＦ−ＣＬＫの入力端Ｎ２６６−Ｆ−ＣＬＫからクロック折り返し点Ｎ２６までの遅延時間は、ＴＡ−ＴＤであるから、可変遅延回路２８１から出力される遅延クロックＣ２８１は、フォワード・クロックＦ−ＣＬＫ−２６と同相のクロックとなる。
【０１１３】
そして、フォワード・クロックＦ−ＣＬＫ−２６は、フォワード・クロックＦ−ＣＬＫ−２１よりもＴＡだけ遅延したものであり、フォワード・クロックＦ−ＣＬＫ−２１は、分周クロックＤＩＶ−ＣＬＫを時間ＴＡだけ進めたものであるから、可変遅延回路２８１から出力される遅延クロックＣ２８１は分周クロックＤＩＶ−ＣＬＫに同期したクロックとなる。
【０１１４】
また、内部クロックＩＮＴ−ＣＬＫは、外部クロックＥＸＴ−ＣＬＫを時間ＴＡだけ進めたクロックとなっているから、ローカルＤＬＬ２６６から出力されるローカル・クロックＬ−ＣＬＫ０は、外部クロックＥＸＴ−ＣＬＫに同期したクロックとなる。
【０１１５】
したがって、また、ローカルＤＬＬ２６８、２７０、２７３、２７５、２７７から出力されるローカル・クロックＬ−ＣＬＫ１、Ｌ−ＣＬＫ２、Ｌ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５も、外部クロックＥＸＴ−ＣＬＫと同期しているクロックとすることができる。
【０１１６】
このように、本発明の第１実施形態によれば、往復配線を構成する配線２４、２７間に固定遅延回路２６を設けるようにしているので、フォワード・クロックＦ−ＣＬＫと、リターン・クロックＲ−ＣＬＫ１との間の遅延時間差を大きくすることができる。
【０１１７】
この結果、ローカルＤＬＬ２６６、２６８、２７０においては、ローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２の外部クロックＥＸＴ−ＣＬＫに対する同期動作を確実に行うことができる。
【０１１８】
また、往復配線を構成する配線２５、２９間に可変遅延回路２８を設けるようにしているので、フォワード・クロックＦ−ＣＬＫと、リターン・クロックＲ−ＣＬＫ２との間の遅延時間差を大きくすることができる。
【０１１９】
この結果、ローカルＤＬＬ２７３、２７５、２７７においては、ローカル・クロックＬ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５の外部クロックＥＸＴ−ＣＬＫに対する同期動作を確実に行うことができる。
【０１２０】
したがって、本発明の第１実施形態によれば、出力バッファ２６７、２６９、２７１、２７４、２７６、２７８に対してクロック・スキューを最小限に小さくしたローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２、Ｌ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５を供給することができ、動作の高速化を図ることができる。
【０１２１】
第２実施形態・・図２７
図２７は本発明の第２実施形態の要部を示す回路図であり、本発明の第２実施形態は、本発明の第１実施形態が備える固定遅延回路２６を設けず、配線２４と配線２７とを直接に接続し、その他については、本発明の第１実施形態と同様に構成したものである。
【０１２２】
本発明の第２実施形態によれば、往復配線を構成する配線２５、２９間に可変遅延回路２８を設けるようにしているので、配線２２、２４、２７が長く、配線２３、２５、２９が短い場合であっても、フォワード・クロックＦ−ＣＬＫと、リターン・クロックＲ−ＣＬＫ２との間の遅延時間差を大きくすることができる。
【０１２３】
この結果、ローカルＤＬＬ２７３、２７５、２７７においては、ローカル・クロックＬ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５の外部クロックＥＸＴ−ＣＬＫに対する同期動作を確実に行うことができる。
【０１２４】
したがって、本発明の第２実施形態によれば、出力バッファ２６７、２６９、２７１、２７４、２７６、２７８に対してクロック・スキューを最小限に小さくしたローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２、Ｌ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５を供給することができ、動作の高速化を図ることができる。
【０１２５】
第３実施形態・・図２８
図２８は本発明の第３実施形態の要部を示す回路図であり、本発明の第３実施形態においては、本発明の第１実施形態が備えるメインＤＬＬ２１及びローカルＤＬＬ群・出力バッファ群３０、３１と回路構成の異なるメインＤＬＬ２８８及びローカルＤＬＬ群・出力バッファ群２８９、２９０を設け、本発明の第１実施形態が備える配線２２、２３を削除し、その他については、本発明の第１実施形態と同様に構成したものである。
【０１２６】
ここに、メインＤＬＬ２８８は、図示は省略するが、図２に示すメインＤＬＬ２１が備える分周器４０及び可変遅延回路３３を設けず、分周クロックＤＩＶ−ＣＬＫの代わりに、外部クロックＥＸＴ−ＣＬＫを可変遅延回路６５及び位相比較器７４に供給するようにし、その他については、メインＤＬＬ２１と同様に構成したものである。
【０１２７】
また、ローカルＤＬＬ群・出力バッファ群２８９、２９０は、図示は省略するが、本発明の第１実施形態が備えるローカルＤＬＬ群・出力バッファ群３０、３１が備えるローカルＤＬＬ２６６、２６８、２７０、２７３、２７５、２７７と回路構成の異なるローカルＤＬＬを備え、その他については、ローカルＤＬＬ群・出力バッファ群３０、３１と同様に構成したものである。
【０１２８】
ここに、図２０に示すローカルＤＬＬ２６６の代わりに設けられるローカルＤＬＬは、図示は省略するが、ローカルＤＬＬ２６６と異なり、可変遅延回路２８０にフォワード・クロックＦ−ＣＬＫを供給するようにし、その他については、ローカルＤＬＬ２６６と同様に構成されるものである。なお、ローカルＤＬＬ２６８、２７０、２７３、２７５、２７７の代わりに設けられるローカルＤＬＬも、同様である。
【０１２９】
このように構成された本発明の第３実施形態においては、フォワード・クロックＦ−ＣＬＫは、外部クロックＥＸＴ−ＣＬＫと周波数を同一とするクロックとなる
【０１３０】
ここに、本発明の第３実施形態によれば、往復配線を構成する配線２４、２７間に固定遅延回路２６を設けるようにしているので、フォワード・クロックＦ−ＣＬＫと、リターン・クロックＲ−ＣＬＫ１との間の遅延時間差を大きくすることができる。
【０１３１】
この結果、ローカルＤＬＬ２６６、２６８、２７０に代わるローカルＤＬＬにおいては、ローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２の外部クロックＥＸＴ−ＣＬＫに対する同期動作を確実に行うことができる。
【０１３２】
また、往復配線を構成する配線２５、２９間に可変遅延回路２８を設けるようにしているので、フォワード・クロックＦ−ＣＬＫと、リターン・クロックＲ−ＣＬＫ２との間の遅延時間差を大きくすることができる。
【０１３３】
この結果、ローカルＤＬＬ２７３、２７５、２７７に代わるローカルＤＬＬにおいては、ローカル・クロックＬ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５の外部クロックＥＸＴ−ＣＬＫに対する同期動作を確実に行うことができる。
【０１３４】
したがって、本発明の第３実施形態によれば、出力バッファ２６７、２６９、２７１、２７４、２７６、２７８に対してクロック・スキューを最小限に小さくしたローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２、Ｌ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５を供給することができ、動作の高速化を図ることができる。
【０１３５】
第４実施形態・・図２９
図２９は本発明の第４実施形態の要部を示す回路図であり、本発明の第４実施形態は、本発明の第３実施形態が備える固定遅延回路２６を設けず、その他については、本発明の第３実施形態と同様に構成したものである。
【０１３６】
本発明の第４実施形態によれば、往復配線を構成する配線２５、２９間に可変遅延回路２８を設けるようにしているので、配線２４、２７が長く、配線２５、２９が短い場合であっても、フォワード・クロックＦ−ＣＬＫと、リターン・クロックＲ−ＣＬＫ２との間の遅延時間差を大きくすることができる。
【０１３７】
この結果、ローカルＤＬＬ２７３、２７５、２７７に代わるローカルＤＬＬにおいては、ローカル・クロックＬ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５の外部クロックＥＸＴ−ＣＬＫに対する同期動作を確実に行うことができる。
【０１３８】
したがって、本発明の第４実施形態によれば、出力バッファ２６７、２６９、２７１、２７４、２７６、２７８に対してクロック・スキューを最小限に小さくしたローカル・クロックＬ−ＣＬＫ０、Ｌ−ＣＬＫ１、Ｌ−ＣＬＫ２、Ｌ−ＣＬＫ３、Ｌ−ＣＬＫ４、Ｌ−ＣＬＫ５を供給することができ、動作の高速化を図ることができる。
【０１３９】
なお、本発明の第１実施形態において、配線２５、２３、２９、可変遅延回路２８及びローカルＤＬＬ群・出力バッファ群３１を設けないようにしても良いし、本発明の第３実施形態において、配線２５、２９、可変遅延回路２８及びローカルＤＬＬ群・出力バッファ群２９０を設けないようにしても良い。
【０１４０】
【発明の効果】
以上のように、本発明中、第１、第２、第３、第４、第５、第６、第７、第８、第９又は第１０の発明によれば、往復配線上のクロックの遅延時間差を大きくできるようにしたことにより、片道配線上のクロックからクロックを生成するクロック駆動回路の同期動作を確実に行い、同一のタイミングでクロックが与えられるべき複数の回路に対してクロック・スキューを最小限に小さくしたクロックを供給することができるので、高速化を図ることができる。
【０１４１】
また、本発明中、第１１、第１２、第１３、第１４、第１５、第１６、第１７、第１８、第１９又は第２０の発明によれば、往復配線上のクロックの遅延時間差を大きくできるようにしたことにより、往路配線上のクロックからクロックを生成するクロック駆動回路の同期動作を確実に行い、同一のタイミングでクロックが与えられるべき複数の回路に対してクロック・スキューを最小限に小さくしたクロックを供給することができるので、高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）の構成を示す回路図である。
【図３】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える可変遅延回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える分周器の構成を示す回路図である。
【図５】外部から供給される外部クロックと分周器から出力される分周クロックとの関係を示す波形図である。
【図６】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備えるダミー遅延回路の構成を示す回路図である。
【図７】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える位相比較器の構成を分図して示す回路図である。
【図８】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える位相比較器の構成を分図して示す回路図である。
【図９】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える位相比較器の動作を示す波形図である。
【図１０】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備えるシフトレジスタの構成を示す回路図である。
【図１１】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える位相比較器の構成を分図して示す回路図である。
【図１２】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える位相比較器の構成を分図して示す回路図である。
【図１３】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）が備える２個のリターン・クロックの位相を比較する位相比較器の動作を示す波形図である。
【図１４】本発明の第１実施形態が備える固定遅延回路の構成を示す回路図である。
【図１５】本発明の第１実施形態が備える可変遅延回路の構成を示す回路図である。
【図１６】本発明の第１実施形態が備える可変遅延回路が備える可変遅延回路の構成を示す回路図である。
【図１７】本発明の第１実施形態が備える可変遅延回路が備えるシフトレジスタの構成を示す回路図である。
【図１８】本発明の第１実施形態が備えるローカルＤＬＬ（遅延同期ループ）群・出力バッファ群の構成を示す回路図である。
【図１９】本発明の第１実施形態が備えるローカルＤＬＬ（遅延同期ループ）群・出力バッファ群の構成を示す回路図である。
【図２０】本発明の第１実施形態が備えるローカルＤＬＬ（遅延同期ループ）の構成を示す回路図である。
【図２１】本発明の第１実施形態が備える位相比較器及び可変遅延回路の動作を説明するための回路図である。
【図２２】本発明の第１実施形態が備える位相比較器及び可変遅延回路の動作を説明するための波形図である。
【図２３】本発明の第１実施形態が備えるダミー遅延回路の動作を説明するための波形図である。
【図２４】本発明の第１実施形態が備えるメインＤＬＬ（遅延同期ループ）の動作を説明するための波形図である。
【図２５】本発明の第１実施形態が備えるローカルＤＬＬ（遅延同期ループ）の動作を説明するための回路図である。
【図２６】本発明の第１実施形態が備えるローカルＤＬＬ（遅延同期ループ）の動作を説明するための波形図である。
【図２７】本発明の第２実施形態の要部を示す回路図である。
【図２８】本発明の第３実施形態の要部を示す回路図である。
【図２９】本発明の第４実施形態の要部を示す回路図である。
【図３０】従来の集積回路の一例の要部を示す概略的平面図である。
【図３１】図３０に示す従来の集積回路が備えるＤＬＬ（遅延同期ループ）の構成を示す回路図である。
【図３２】図３０に示す従来の集積回路が備えるクロック伝送用の配線と出力バッファ群との関係を示す回路図である。
【符号の説明】
ＥＸＴ−ＣＬＫ  外部クロック
ＩＮＴ−ＣＬＫ  内部クロック
Ｆ−ＣＬＫ  フォワード・クロック
Ｒ−ＣＬＫ１  リターン・クロック
Ｒ−ＣＬＫ２  リターン・クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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