(57)【特許請求の範囲】
【請求項１】
下部単結晶シリコン層、埋没酸化層及び上部単結晶シリコン層が順に積層されてなるＳＯＩ基板の上部に第１酸化層及び第１酸化阻止層を順に形成する段階と、
前記下部単結晶シリコン層の一部分が露出されるように前記第１酸化阻止層、前記第１酸化層、前記上部単結晶シリコン層及び前記埋没酸化層を連続的に食刻する段階と、
前記食刻された第１酸化阻止層、第１酸化層、上部単結晶シリコン層及び埋没酸化層の側壁にスペーサを形成する段階と、
前記スペーサの形成された基板の全面に第２酸化層及び第２酸化阻止層を順に形成する段階と、
前記下部単結晶シリコン層の表面に形成された第２酸化層の一部分が露出されるように前記第２酸化阻止層を食刻する段階と、
前記露出された第２酸化層下の下部単結晶シリコン層の表面に第１導電型不純物をイオン注入した後、熱酸化工程を施して第１導電型ウェル領域とウェル酸化層を同時に形成する段階と、
前記食刻された第２酸化阻止層を取り除く段階と、
前記ウェル酸化層と隣接した前記第２酸化層下の下部単結晶シリコン層の表面に第２導電型不純物をイオン注入した後熱工程を施すことにより、第２導電型ウェルと再拡散された第１導電型ウェルを同時に形成する段階と、
前記第２導電型ウェルの形成された基板の全面に残っているウェル酸化層、第２酸化層及び食刻された第１酸化阻止層を取り除く段階とを具備して、前記食刻された上部単結晶シリコン層はＳＯＩトランジスタの基板の役割を果たし、前記第２導電型ウェルと前記再拡散された第１導電型ウェルはバルクトランジスタの基板の役割を果たすようにすることを特徴とする半導体基板の製造方法。
【請求項２】
下部単結晶シリコン層、埋没酸化層及び上部単結晶シリコン層が順に積層されてなるウェーハボンディング工程で形成されたＳＯＩ基板の上部に第１酸化層及び第１酸化阻止層を順に形成する段階と、
前記下部単結晶シリコン層の一部分が露出されるように前記第１酸化阻止層、前記第１酸化層、前記上部単結晶シリコン層及び前記埋没酸化層を連続的に食刻する段階と、
前記食刻された第１酸化阻止層、第１酸化層、上部単結晶シリコン層及び埋没酸化層の側壁にスペーサを形成する段階と、
前記スペーサの形成された基板の全面に第２酸化層及び第２酸化阻止層を順に形成する段階と、
前記下部単結晶シリコン層の表面に形成された第２酸化層の一部分が露出されるように前記第２酸化阻止層を食刻する段階と、
前記露出された第２酸化層下の下部単結晶シリコン層の表面に第１導電型不純物をイオン注入した後、熱酸化工程を施して第１導電型ウェル領域とウェル酸化層を同時に形成する段階と、
前記食刻された第２酸化阻止層を取り除く段階と、
前記ウェル酸化層と隣接した前記第２酸化層下の下部単結晶シリコン層の表面に第２導電型不純物をイオン注入した後熱工程を施すことにより、第２導電型ウェルと再拡散された第１導電型ウェルを同時に形成する段階と、
前記第２導電型ウェルの形成された基板の全面に残っているウェル酸化層、第２酸化層及び食刻された第１酸化阻止層を取り除く段階とを具備して、前記食刻された上部単結晶シリコン層はＳＯＩトランジスタの基板の役割を果たし、前記第２導電型ウェルと前記再拡散された第１導電型ウェルはバルクトランジスタの基板の役割を果たすようにすることを特徴とする半導体基板の製造方法。
【請求項３】
前記第１酸化阻止層及び第２酸化阻止層は窒化シリコンで形成することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項４】
前記第１酸化層及び第２酸化層は熱酸化工程で形成することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項５】
前記スペーサはＣＶＤ酸化層で形成することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項６】
前記スペーサを形成する段階以後に、前記スペーサの形成された基板の全面に熱酸化工程で犠牲酸化層を形成する段階と、前記犠牲酸化層を取り除く段階をさらに具備して、前記下部単結晶シリコン層表面の結晶欠陥を減らすことを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項７】
前記バルクトランジスタの基板の第２導電型ウェルは前記ＳＯＩトランジスタの基板に隣接することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体基板の製造方法に係り、特に高性能ＳＯＩトランジスタと通常のバルクトランジスタを共に形成させ得る半導体基板の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化によりサブミクロンチャネルを有するトランジスタが続けて開発されている。一般に、バルクトランジスタにおいて、チャネルの長さが短くなる場合各種劣化した特性を示す。このうち、チャネル長さの変化によりトランジスタのスレショルド電圧の変化が大きくなるショートチャネル効果とドレイン接合付近で発生するホットキャリアによるトランジスタの駆動能力の低下とがその代表的な例である。したがって、この問題を改善するためにＬＤＤ（lightly doped drain)、あるいはＤＩ−ＬＤＤ（doubled implanted LDD)のようなドレイン構造と不純物濃度分布の適切に調節されたチャネル領域を形成する方法が多く用いられてきた。
【０００３】
しかしながら、最近高集積半導体装置の電力消耗の特性及び信頼性を改善するために半導体装置の動作電圧が既存の 5.0Ｖより低い 3.0Ｖ又はそれ以下となる傾向がある。このような低い動作電圧で望ましいトランジスタの特性を得るためにはスレショルド電圧が 0.5Ｖより低いべきであり、これを実現するためにはチャネル領域の濃度も下げるべきである。この際、チャネル領域の濃度が下がることにより、トランジスタのサブスレショルド漏洩電流は大いに増えるようになる。このように、サブスレショルド漏洩電流が過度に流れることを抑制しながら低いスレショルド電圧を得るためには、スレショルド電圧以下の範囲でドレイン電流を１０倍増やしたり減らすに必要なゲート電圧として定義されたサブスレショルドスイング（subthreshold swing; 以下‘Ｓ．Ｓ．’とする）を小さく維持しなければならない。このようなＳ．Ｓ．を数式で示すと次の通りである。
【０００４】
【数１】
0004027440.tif 000002
【０００５】
ここで、ｋはボルツマン定数として 1.38 ×10-23 Ｊ／Ｋ、Ｔは絶対温度、ｑは電子の電荷量として 1.60 ×10-19 Ｃ、Ｃd は空乏容量、Ｃoxはゲート容量である。
【０００６】
前記式からＳ．Ｓ．の小さい値を得るためには、ゲート容量を大としたり、空乏容量を小とすべきであることが分る。このためには、ゲート絶縁膜の厚さを薄く形成したり、ソース／ドレイン接合付近及びチャネル領域の不純物濃度を下げて形成しなければならない。しかしながら、バルクトランジスタの場合にはソース／ドレイン接合付近の不純物濃度を下げるにも限界がある。したがって、このような問題を改善し得るトランジスタとしてはソース／ドレインの接合容量の小さいＳＯＩトランジスタが挙げられる。
【０００７】
アメリカ特許第 4,889,829号はその目的が低電圧用半導体装置を製造するための半導体基板を提供することではないが、バルクトランジスタとＳＯＩトランジスタを共に形成し得る半導体基板の製造方法を提供する。
【０００８】
図１は前記アメリカ特許第 4,889,829号の方法により製造された半導体基板を示した断面図である。
【０００９】
図１を参照すれば、参照番号３００はバルクトランジスタの形成される領域を示し、４００はＳＯＩトランジスタの形成される領域を示す。次いで、参照番号１２１は下部半導体基板、１２２及び１２４はそれぞれ前記ＳＯＩトランジスタの形成される領域の下部半導体基板１２１の表面全体及び前記バルクトランジスタの形成される領域の下部半導体基板１２１の表面一部に形成された熱酸化層、１２３は前記熱酸化層１２２上にＣＶＤ工程で形成された絶縁層、そして、１２７は前記絶縁層１２３の表面一部に形成された再結晶化したシリコン層として前記ＳＯＩトランジスタの形成される上部半導体基板を示す。ここで、前記再結晶化したシリコン層１２７はＳＯＩトランジスタの電気的な特性を良好にするためにポリシリコン層をレーザービームで結晶化させて形成したものである。また、参照符号１２９及び１３０は素子分離のためのフィールド酸化層を示し、１３１及び１３２は前記フィールド酸化層１２９，１３０の形成時、トランジスタの形成される活性領域を限定するためのパッド酸化層とパッド窒化層より構成される。結果的に、前記アメリカ特許第 4,889,829号によると、一つの半導体基板にバルクトランジスタとＳＯＩトランジスタを共に形成することが可能である。
【００１０】
しかしながら、前述した従来の技術による半導体基板の製造方法はＳＯＩトランジスタを再結晶化したシリコン層に形成するのでバルクトランジスタに比して漏洩電流及び接触抵抗において大きい問題がある。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の目的は通常のバルクトランジスタと共に低いスレショルド電圧を有しながら、漏洩電流特性及び接触抵抗特性を改善させるＳＯＩトランジスタを形成させうる半導体基板の製造方法を提供するにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために本発明は、下部単結晶シリコン層、埋没酸化層及び上部単結晶シリコン層が順に積層されてなるＳＯＩ基板の上部に第１酸化層及び第１酸化阻止層を順に形成する段階と、前記下部単結晶シリコン層の一部分が露出されるように前記第１酸化阻止層、前記第１酸化層、前記上部単結晶シリコン層及び前記埋没酸化層を連続的に食刻する段階と、前記食刻された第１酸化阻止層、第１酸化層、上部単結晶シリコン層及び埋没酸化層の側壁にスペーサを形成する段階と、前記スペーサの形成された基板の全面に第２酸化層及び第２酸化阻止層を順に形成する段階と、前記下部単結晶シリコン層の表面に形成された第２酸化層の一部分が露出されるように前記第２酸化阻止層を食刻する段階と、前記露出された第２酸化層下の下部単結晶シリコン層の表面に第１導電型不純物をイオン注入した後、熱酸化工程を施して第１導電型ウェル領域とウェル酸化層を同時に形成する段階と、前記食刻された第２酸化阻止層を取り除く段階と、前記ウェル酸化層と隣接した前記第２酸化層下の下部単結晶シリコン層の表面に第２導電型不純物をイオン注入した後熱工程を施すことにより、第２導電型ウェルと再拡散された第１導電型ウェルを同時に形成する段階と、前記第２導電型ウェルの形成された基板の全面に残っているウェル酸化層、第２酸化層及び食刻された第１酸化阻止層を取り除く段階とを具備して、前記食刻された上部単結晶シリコン層はＳＯＩトランジスタの基板の役割を果たし、前記第２導電型ウェルと前記再拡散された第１導電型ウェルはバルクトランジスタの基板の役割を果たすようにすることを特徴とする半導体基板の製造方法を提供する。
さらに本発明は、下部単結晶シリコン層、埋没酸化層及び上部単結晶シリコン層が順に積層されてなるウェーハボンディング工程で形成されたＳＯＩ基板の上部に第１酸化層及び第１酸化阻止層を順に形成する段階と、前記下部単結晶シリコン層の一部分が露出されるように前記第１酸化阻止層、前記第１酸化層、前記上部単結晶シリコン層及び前記埋没酸化層を連続的に食刻する段階と、前記食刻された第１酸化阻止層、第１酸化層、上部単結晶シリコン層及び埋没酸化層の側壁にスペーサを形成する段階と、前記スペーサの形成された基板の全面に第２酸化層及び第２酸化阻止層を順に形成する段階と、前記下部単結晶シリコン層の表面に形成された第２酸化層の一部分が露出されるように前記第２酸化阻止層を食刻する段階と、前記露出された第２酸化層下の下部単結晶シリコン層の表面に第１導電型不純物をイオン注入した後、熱酸化工程を施して第１導電型ウェル領域とウェル酸化層を同時に形成する段階と、前記食刻された第２酸化阻止層を取り除く段階と、前記ウェル酸化層と隣接した前記第２酸化層下の下部単結晶シリコン層の表面に第２導電型不純物をイオン注入した後熱工程を施すことにより、第２導電型ウェルと再拡散された第１導電型ウェルを同時に形成する段階と、前記第２導電型ウェルの形成された基板の全面に残っているウェル酸化層、第２酸化層及び食刻された第１酸化阻止層を取り除く段階とを具備して、前記食刻された上部単結晶シリコン層はＳＯＩトランジスタの基板の役割を果たし、前記第２導電型ウェルと前記再拡散された第１導電型ウェルはバルクトランジスタの基板の役割を果たすようにすることを特徴とする半導体基板の製造方法を提供する。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
【００１４】
図２乃至図４は本発明による半導体基板の製造方法を説明するための断面図である。
【００１５】
図２Ａは下部単結晶シリコン層１、埋没酸化層３及び上部単結晶シリコン層５が順に積層された構造を有するＳＯＩ基板の上部に第１酸化層７、例えば熱酸化層と第１酸化素子層９、例えば窒化シリコン層を順に形成する段階を示したものである。ここで、前記ＳＯＩ基板としてはＳＩＭＯＸ（separation by implanted oxygen) 又はウェーハボンディング（wafer bonding)工程で形成された基板を使用することが望ましい。
【００１６】
図２Ｂはバルクトランジスタ及びＳＯＩトランジスタの形成される領域を限定する段階を示す。具体的に、バルクトランジスタの形成される前記下部単結晶シリコン層１の一部分が露出されるように、前記第１酸化阻止層９、前記第１酸化層７、前記上部単結晶シリコン層５及び前記埋没酸化層３を通常の写真／食刻工程を用いて連続的に食刻する。次に、前記結果物の全面にＣＶＤ酸化層を蒸着したのち、これを異方性食刻して前記食刻された第１酸化阻止層９ａ、食刻された第１酸化層７ａ、食刻された上部単結晶シリコン層５ａ及び食刻された埋没酸化層３ａの側壁にスペーサ１５を形成する。次いで、スペーサ１５の形成された基板の全面に熱酸化層を成長させることにより、前記食刻された第１酸化阻止層９ａの表面及び前記露出された下部単結晶シリコン層１の表面にそれぞれ犠牲酸化層１７ａと犠牲酸化層１７ｂを形成させる。即ち、前記スペーサ１５の形成時異方性食刻工程により前記下部単結晶シリコン層１の表面に発生される結晶欠陥を取り除くために犠牲酸化層１７ａ，１７ｂを形成させる。
【００１７】
図３Ｃはバルクトランジスタのウェルを形成するための第２酸化層１９ａ，１９ｂ及び第２酸化阻止層２１を形成する段階を示す。まず、前記犠牲酸化層１７ａ，１７ｂを湿式食刻工程で取り除く。次に、前記犠牲酸化層１７ａ，１７ｂの取り除かれた基板の全面に第２酸化層１９ａ，１９ｂ、例えば熱酸化層と第２酸化阻止層２１、例えば窒化シリコン層を順に形成する。この際、前記第２酸化層１９ａ及び第２酸化層１９ｂはそれぞれ前記食刻された第１酸化阻止層９ａ及び前記下部単結晶シリコン層１の表面に形成される。
【００１８】
図３Ｄはバルクトランジスタの形成される第１導電型ウェル２５を形成する段階を示す。さらに詳細に説明すると、前記下部単結晶シリコン層１の表面に形成された第２酸化層１９ｂの一部が露出されるように前記第２酸化阻止層２１を通常の写真食刻工程を用いて食刻する。次に、前記露出された第２酸化層１９ｂの下に第１導電型の不純物イオンを注入した後熱酸化工程を施すことにより、前記露出された第２酸化層１９ｂ部分に２０００Åないし６０００Å程度の厚いウェル酸化層２３とその下に第１導電型ウェル２５とを同時に形成する。この際、前記露出された第２酸化層１９ｂは前記ウェル酸化層２３に含まれるので、前記食刻された第２酸化阻止層２１ａと前記下部単結晶シリコン層１との間に第２酸化層１９ｃが形成される。
【００１９】
図４Ｅは第２導電型ウェル２７と再拡散された第１導電型ウェル２５ａを形成する段階を示し、前記食刻された第２酸化阻止層２１ａを湿式食刻工程で取り除く。次に、前記ウェル酸化層２３をイオン注入マスクとして前記第２酸化層１９ｃの下に第２導電型の不純物をイオン注入した後高温で熱工程を施すことにより、第２導電型ウェル２７と再拡散された第１導電型ウェル２５ａを同時に形成する。この際、前記第２導電型ウェル２７は前記上部単結晶シリコン層５ａと隣接するように形成する。
【００２０】
図４Ｆは本発明による半導体基板を完成する段階を示す。まず、前記ウェル酸化層２３及び前記第２酸化層１９ａ，１９ｃを湿式工程で取り除く。この際、前記スペーサ１５がＣＶＤ工程による酸化層よりなる場合には共に食刻されて変形された小さいスペーサ１５ａが形成される。次に、前記食刻された第１酸化阻止層９ａを取り除くことにより、参照番号１００と示したＳＯＩトランジスタの形成される領域と参照番号２００と示したバルクトランジスタの形成される領域を形成する。次いで、図示しなかったが、前記基板に通常の素子分離工程及びトランジスタの形成工程により一つの基板にＳＯＩトラジスタとバルクトランジスタを共に具備する半導体装置を完成する。
【００２１】
【発明の効果】
前述した本発明の実施例によると、従来の再結晶化したシリコン層に形成されたＳＯＩトラジスタに比して漏洩電流及びソース／ドレインの接触抵抗の低い高性能ＳＯＩトランジスタを通常のバルクトランジスタと共に一つの基板に具現することができる。これは、前記高性能ＳＯＩトランジスタを単結晶シリコン層に形成できるので可能である。また、このような高性能ＳＯＩトランジスタはソ−ス／ドレインの寄生接合容量がバルクトランジスタに比して極めて小さい値を有するので、小さいＳ．Ｓ．値を有する。したがって、本発明による半導体基板に低電圧動作特性の優秀な半導体装置を製作することができる。
【００２２】
本発明が前記の実施例に限定されず、多くの変形が本発明の技術的な思想内で当分野での通常の知識を持つ者により可能なことは明白である。
【図面の簡単な説明】
【図１】  従来の技術による半導体基板を示した断面図である。
【図２】  （Ａ）及び（Ｂ）は本発明による半導体基板の製造方法を説明するために示した断面図である。
【図３】  （Ｃ）及び（Ｄ）は本発明による半導体基板の製造方法を説明するために示した断面図である。
【図４】  （Ｅ）及び（Ｆ）は本発明による半導体基板の製造方法を説明するために示した断面図である。
【符号の説明】
１…下部単結晶シリコン層、  ３…埋設酸化層、
５…上部単結晶シリコン層、  ７…第１酸化層、
９…第１酸化阻止層、      １５…スペーサ、
１７ａ，１７ｂ…犠牲酸化層、
１９ａ，１９ｂ，１９ｃ…第２酸化層、
２５ａ…第１導電型ウェル、
２７…第２導電型ウェル。
【図１】
0004027440.tif 000003
【図２】
0004027440.tif 000004
【図３】
0004027440.tif 000005
【図４】
0004027440.tif 000006