(57)【特許請求の範囲】
【請求項１】
基板上に、半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＴＦＴが形成された半導体装置であって、
前記ゲート電極は、前記ゲート絶縁膜に接して形成された島状の第１導電層と、前記島状の第１導電層上に形成された島状の第２導電層と、前記島状の第１導電層と前記島状の第２導電層とに接して形成された島状の第３導電層とからなり、
前記島状の第２導電層は、前記島状の第１導電層のチャネル長方向の長さよりも短く、前記島状の第１導電層と前記島状の第３導電層とによって囲まれており、
前記半導体層は、チャネル形成領域と、一導電型の不純物元素が添加されたソース領域及びドレイン領域と、前記チャネル形成領域と前記ソース領域及び前記ドレイン領域との間にそれぞれ形成された、一導電型の不純物元素が添加されたＬＤＤ領域とを有し、
前記島状の第１導電層と前記島状の第３導電層とは、端部が一致しており、
前記島状の第２導電層と前記チャネル形成領域とは、前記ゲート絶縁膜を介して端部が一致しており、
前記ＬＤＤ領域の一部は、前記ゲート電極と重なっていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記半導体層の一端に前記ＬＤＤ領域と同濃度に一導電型の不純物元素が添加された不純物領域を有し、
当該不純物領域と、前記ゲート絶縁膜と、前記島状の第１導電層乃至前記島状の第３導電層それぞれと同じ材料から形成された島状の第４導電層乃至島状の第６導電層からなる配線とで保持容量が形成され、
前記島状の第５導電層は、前記島状の第４導電層よりも幅が短く、前記島状の第４導電層と前記島状の第６導電層とによって囲まれており、
前記島状の第４導電層と前記島状の第６導電層とは、端部が一致していることを特徴とする半導体装置。
【請求項３】
基板上に、半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する画素ＴＦＴが形成された半導体装置であって、
前記ゲート電極は、前記ゲート絶縁膜に接して形成された島状の第１導電層と、前記島状の第１導電層上に形成された島状の第２導電層と、前記島状の第１導電層と前記島状の第２導電層とに接して形成された島状の第３導電層とからなり、
前記島状の第２導電層は、前記島状の第１導電層のチャネル長方向の長さよりも短く、前記島状の第１導電層と前記島状の第３導電層とによって囲まれており、
前記半導体層は、チャネル形成領域と、一導電型の不純物元素が添加されたソース領域及びドレイン領域と、前記チャネル形成領域と前記ソース領域及び前記ドレイン領域との間にそれぞれ形成された、一導電型の不純物元素が添加されたＬＤＤ領域とを有し、
前記島状の第１導電層と前記島状の第３導電層とは、端部が一致しており、
前記島状の第２導電層と前記チャネル形成領域とは、前記ゲート絶縁膜を介して端部が一致しており、
前記ＬＤＤ領域の一部は、前記ゲート電極と重なっていることを特徴とする半導体装置。
【請求項４】
基板上に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を有する半導体装置であって、
前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴそれぞれは、半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、
前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴそれぞれのゲート電極は、前記ゲート絶縁膜に接して形成された島状の第１導電層と、前記島状の第１導電層上に形成された島状の第２導電層と、前記島状の第１導電層と前記島状の第２導電層とに接して形成された島状の第３導電層とからなり、
前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴそれぞれの島状の第２導電層は、前記島状の第１導電層のチャネル長方向の長さよりも短く、前記島状の第１導電層と前記島状の第３導電層とによって囲まれており、
前記ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域と、一導電型の不純物元素が添加されたソース領域及びドレイン領域と、前記チャネル形成領域と前記ソース領域及び前記ドレイン領域との間にそれぞれ形成された、一導電型の不純物元素が添加されたＬＤＤ領域とを有し、
前記ｎチャネル型ＴＦＴの島状の第１導電層と島状の第３導電層とは、端部が一致しており、
前記ｎチャネル型ＴＦＴの島状の第２導電層とチャネル形成領域とは、前記ゲート絶縁膜を介して端部が一致しており、
前記ＬＤＤ領域の一部は前記ゲート電極と重なっており、
前記ｐチャネル型ＴＦＴの半導体層は、チャネル形成領域と、前記チャネル形成領域に接したソース領域及びドレイン領域とを有し、
前記ｐチャネル型ＴＦＴの島状の第１導電層と島状の第３導電層とチャネル形成領域とは、端部が一致しており、
前記ｐチャネル型ＴＦＴのソース領域及びドレイン領域それぞれは、前記チャネル形成領域に接して前記一導電型とは逆の導電型の不純物元素を含む領域と、当該領域に接して一導電型の不純物元素及び前記一導電型とは逆の導電型の不純物元素を含む領域と、を有することを特徴とする半導体装置。
【請求項５】
基板上に、画素ＴＦＴと、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴで形成されたＣＭＯＳ回路とを有する半導体装置であって、
前記画素ＴＦＴ、前記ｎチャネル型ＴＦＴ、及び前記ｐチャネル型ＴＦＴそれぞれは、半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、
前記画素ＴＦＴ、前記ｎチャネル型ＴＦＴ、及び前記ｐチャネル型ＴＦＴそれぞれのゲート電極は、前記ゲート絶縁膜に接して形成された島状の第１導電層と、前記島状の第１導電層上に形成された島状の第２導電層と、前記島状の第１導電層と前記島状の第２導電層とに接して形成された島状の第３導電層とからなり、
前記画素ＴＦＴ、前記ｎチャネル型ＴＦＴ、及び前記ｐチャネル型ＴＦＴそれぞれの島状の第２導電層は、前記島状の第１導電層のチャネル長方向の長さよりも短く、前記島状の第１導電層と前記島状の第３導電層とによって囲まれており、
前記画素ＴＦＴ及び前記ｎチャネル型ＴＦＴそれぞれの半導体層は、チャネル形成領域と、一導電型の不純物元素が添加されたソース領域及びドレイン領域と、前記チャネル形成領域と前記ソース領域及び前記ドレイン領域との間にそれぞれ形成された、一導電型の不純物元素が添加されたＬＤＤ領域とを有し、
前記画素ＴＦＴ及び前記ｎチャネル型ＴＦＴそれぞれの島状の第１導電層と島状の第３導電層とは、端部が一致しており、
前記画素ＴＦＴ及び前記ｎチャネル型ＴＦＴそれぞれの島状の第２導電層とチャネル形成領域とは、前記ゲート絶縁膜を介して端部が一致しており、
前記画素ＴＦＴ及び前記ｎチャネル型ＴＦＴそれぞれのＬＤＤ領域の一部は、前記ゲート電極と重なっており、
前記ｐチャネル型ＴＦＴの半導体層は、チャネル形成領域と、前記チャネル形成領域に接したソース領域及びドレイン領域とを有し、
前記ｐチャネル型ＴＦＴの島状の第１導電層と島状の第３導電層とチャネル形成領域とは、端部が一致しており、
前記ｐチャネル型ＴＦＴのソース領域及びドレイン領域それぞれは、前記チャネル形成領域に接して前記一導電型とは逆の導電型の不純物元素を含む領域と、当該領域に接して一導電型の不純物元素及び前記一導電型とは逆の導電型の不純物元素を含む領域と、を有することを特徴とする半導体装置。
【請求項６】
請求項３または請求項５において、前記画素ＴＦＴの半導体層の一端に前記画素ＴＦＴのＬＤＤ領域と同濃度に一導電型の不純物元素が添加された不純物領域を有し、
当該不純物領域と、前記画素ＴＦＴのゲート絶縁膜と、前記画素ＴＦＴの島状の第１導電層乃至前記島状の第３導電層それぞれと同じ材料から形成された島状の第４導電層乃至島状の第６導電層からなる配線とで保持容量が形成され、
前記島状の第５導電層は、前記島状の第４導電層よりも幅が短く、前記島状の第４導電層と前記島状の第６導電層とによって囲まれており、
前記島状の第４導電層と前記島状の第６導電層とは、端部が一致していることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記島状の第１導電層と、前記島状の第３導電層は、それぞれシリコン、チタン、タンタル、タングステン、モリブデンから選ばれた一種または複数種の元素、あるいは前記元素を成分とする化合物であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記島状の第２導電層は、アルミニウム、銅から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記半導体装置は、液晶表示装置であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、前記半導体装置は、エレクトロルミネッセンス表示装置であることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項８のいずれか一項において、前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、ゴーグル型ディスプレイ、プロジェクターから選ばれたいずれか一つであることを特徴とする半導体装置。
【請求項１２】
絶縁表面を有する基板上に、半導体層を形成し、
前記半導体層に接して、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１導電層と第２導電層を順次形成し、
前記第２導電層の一部をエッチングして、島状の第２導電層を形成した後、
一導電型の不純物元素を、前記島状の第２導電層をマスクとして濃度が１×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３となるように前記半導体層に添加し、
その後、前記第１導電層と前記島状の第２導電層に接して、第３導電層を形成し、
前記第３導電層と前記第１導電層の一部をエッチングして、島状の第３導電層と島状の第１導電層をそれぞれ形成し、
前記島状の第１導電層乃至前記島状の第３導電層を覆うようにレジストマスクを形成した後、
前記一導電型の不純物元素を、前記レジストマスクをマスクとして濃度が１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３となるように前記半導体層の選択された領域に添加して、ＬＤＤ領域と、ソース領域及びドレイン領域とを形成することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１２において、前記半導体装置のゲート電極は、前記島状の第１導電層乃至前記島状の第３導電層から構成されていることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１２または請求項１３において、前記島状の第１導電層と、前記島状の第３導電層は、それぞれシリコン、チタン、タンタル、タングステン、モリブデンから選ばれた一種または複数種の元素、あるいは前記元素を成分とする化合物で形成することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１２乃至請求項１４のいずれか一項において、前記島状の第２導電層は、アルミニウム、銅から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物で形成することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１２乃至請求項１５のいずれか一項において、前記半導体装置は、液晶表示装置であることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１２乃至請求項１５のいずれか一項において、前記半導体装置は、エレクトロルミネッセンス表示装置であることを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１２乃至請求項１５のいずれか一項において、前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、ゴーグル型ディスプレイ、プロジェクターから選ばれたいずれか一つであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を範疇に含んでいる。
【０００２】
【従来の技術】
ＴＦＴをガラス基板または石英基板上に設け、アクティブマトリクス型液晶表示装置を作製する技術開発が積極的に推進されている。中でも結晶構造を有する半導体膜を活性層にしたＴＦＴ（以下、結晶質ＴＦＴと記す）は高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能であるとされている。
【０００３】
ここで、本明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含み、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、特開平１０−１３５４６９号公報、または特開平１０−２４７７３５号公報で開示された半導体を含んでいる。
【０００４】
アクティブマトリクス型液晶表示装置を構成するためには、画素マトリクス回路のｎチャネル型ＴＦＴ（以下、画素ＴＦＴと記す）だけでも１００〜２００万個が必要となり、さらに周辺に設ける機能回路を付加するとそれ以上の結晶質ＴＦＴが必要である。液晶表示装置に要求される仕様は厳しく、画像表示を安定して行うためには、結局、個々の結晶質ＴＦＴの信頼性を確保することが第１に必要とされている。
【０００５】
ＴＦＴなどの電界効果トランジスタの特性は、ドレイン電流とドレイン電圧が比例して増加する線形領域と、ドレイン電圧が増加してもドレイン電流が飽和する飽和領域と、ドレイン電圧を印加しても理想的には電流が流れない遮断領域とに分けて考えることができる。本明細書では、線形領域と飽和領域をＴＦＴのオン領域と呼び、遮断領域をオフ領域と呼ぶ。また、便宜上、オン領域のドレイン電流をオン電流と呼びオフ領域の電流をオフ電流と呼ぶ。
【０００６】
画素ＴＦＴは駆動条件として振幅１５〜２０Ｖ程度のゲート電圧が印加される。従って、オン領域とオフ領域の両方の特性を満足する必要がある。一方、画素マトリクス回路を駆動するための周辺回路はＣＭＯＳ回路を基本として構成され、主にオン領域の特性が重視される。
【０００７】
ところが、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴを連続駆動させると、電界効果移動度やオン電流の低下やオフ電流の増加といった劣化現象が観測されることがある。この原因はホットキャリア注入現象であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものである。
【０００８】
ＬＳＩの技術分野ではＭＯＳトランジスタのオフ電流を下げ、かつ、ドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域の外側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【０００９】
結晶質ＴＦＴでもＬＤＤ構造を形成することは当然知られている。例えば、特開平７−２０２２１０号公報には、ゲート電極を互いに幅の異なる２層構造とし、上層の幅を下層の幅よりも小さく形成し、そのゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、一回のイオン注入でＬＤＤ領域を形成している。そして、ＬＤＤ領域の直上にゲート電極が重なる構造としている。
【００１０】
このような構造は、ＧＯＬＤ（Gate-drain Overlapped LDD）構造、ＬＡＴＩＤ（Large-tilt-angle implanted drain）構造、または、ＩＴＬＤＤ（Inverse T LDD）構造等として知られている。そして、ドレイン近傍の高電界を緩和してホットキャリア注入現象を防ぎ、信頼性を向上させることができる。例えば、「Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１１】
しかしながら、同論文に公開された構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまうという問題があり、そのための対策が必要である。特に、画素マトリクス回路を構成する画素ＴＦＴでは、オフ電流が増加すると、消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造を結晶質ＴＦＴをそのまま適用することはできない。
【００１２】
【発明が解決しようとする課題】
本発明はこのような問題点を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性を達成すると同時に、オン領域とオフ領域の両方で良好な特性が得られる結晶質ＴＦＴを実現することを目的とする。そして、そのような結晶質ＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを目的とする。
【００１３】
【課題を解決するための手段】
図１８は、これまでの知見を基にして、ＴＦＴの構造とそのとき得られるＶｇ−Ｉｄ（ゲート電圧―ドレイン電流）特性を模式的に示したものである。図１８（Ａ−１）は、半導体層がチャネル形成領域と、ソース領域と、ドレイン領域とから成る最も単純なＴＦＴの構造である。同図（Ｂ−１）はこのＴＦＴの特性であり、＋Ｖｇ側がＴＦＴのオン領域、−Ｖｇ側はオフ領域である。そして、実線は初期特性を示し、破線はホットキャリア注入現象による劣化の特性を示している。この構造ではオン電流とオフ電流が共に高く、また、劣化も大きいので、例えば、画素マトリクス回路の画素ＴＦＴなどにはこのままでは使用できなかった。
【００１４】
図１８（Ａ−２）は、（Ａ−１）にＬＤＤ領域となる低濃度不純物領域が設けられた構造であり、ゲート電極とオーバーラップしないＬＤＤ構造である。同図（Ｂ−２）はこのＴＦＴの特性であり、オフ電流をある程度抑えることができるが、オン電流の劣化を防ぐことはできなかった。また、図１８（Ａ−３）は、ＬＤＤ領域がゲート電極と完全にオーバーラップした構造で、ＧＯＬＤ構造とも呼ばれるものである。同図（Ｂ−３）はこれに対応する特性で、劣化を問題ない程度にまで抑えることはできるが、−Ｖｇ側で（Ａ−２）の構造よりもオフ電流が増加している。
【００１５】
従って、図１８（Ａ−１）、（Ａ−２）、（Ａ−３）に示す構造では、画素マトリクス回路に必要なオン領域の特性とオフ領域の特性を、信頼性の問題を含めて同時に満足させることはできなかった。しかし、図１８（Ａ−４）に示すようにＬＤＤ領域をゲート電極とオーバーラップさせた部分と、オーバーラップさせない部分とを形成するような構造とすると、オン電流の劣化を十分に抑制し、かつ、オフ電流を低減することが可能となる。
【００１６】
図１８（Ａ-４）の構造は以下の考察により導かれるものである。図１８（Ａ−３）に示したような構造で、ｎチャネル型ＴＦＴのゲート電極に負の電圧が印加されたとき、即ちオフ領域において、ゲート電極とオーバーラップして形成されたＬＤＤ領域では、負電圧の増加と共にゲート絶縁膜との界面にホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル領域をつなぐ少数キャリアによる電流経路が形成される。このとき、ドレイン領域に正の電圧が印加されているとホールはソース領域側に流れるため、これがオフ電流の増加原因と考えられた。
【００１７】
このような電流経路を途中で遮断するために、ゲート電圧が印加されても少数キャリアが蓄積されないＬＤＤ領域を設ければ良いと考えることができる。本発明はこのような構成を有するＴＦＴと、このＴＦＴを用いた回路に関するものである。
【００１８】
従って、本発明の構成は、基板上に、半導体層と、該半導体層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを有するＴＦＴが形成されている半導体装置において、前記ゲート電極は、前記ゲート絶縁膜に接して形成されるゲート電極の第１層目と、前記ゲート電極の第１層目上であって該ゲート電極の第１層目の内側に形成されるゲート電極の第２層目と、前記ゲート電極の第１層目と前記ゲート電極の第２層目とに接して形成されるゲート電極の第３層目とを有し、前記半導体層は、チャネル形成領域と、一導電型の第１の不純物領域と、前記チャネル形成領域と前記第１の不純物領域との間に形成された一導電型の第２の不純物領域とを有し、前記一導電型の第２の不純物領域の一部は、前記ゲート電極の第１層目と重なっていることを特徴としている。
【００１９】
また、他の発明の構成は、絶縁表面を有する基板上に、半導体層を形成する第１の工程と、前記半導体層に接して、ゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜上に、導電層（Ａ）と導電層（Ｂ）を順次形成する第３の工程と、前記導電層（Ｂ）を所定のパターンにエッチングして、ゲート電極の第２層目を形成する第４の工程と、一導電型の不純物元素を前記半導体層の選択された領域に添加する第５の工程と、前記導電層（Ａ）と前記ゲート電極の第２層目とに接して、導電層（Ｃ）を形成する第６の工程と、前記導電層（Ｃ）と導電層（Ａ）とを所定のパターンにエッチングして、ゲート電極の第３層目とゲート電極の第１層目とを形成する第７の工程と、一導電型の不純物元素を前記半導体層の選択された領域に添加する第８の工程とを有することを特徴としている。
【００２０】
また、他の発明の構成は、絶縁表面を有する基板上に、半導体層を形成する第１の工程と、前記半導体層に接して、ゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜上に、導電層（Ａ）と導電層（Ｂ）を順次形成する第３の工程と、前記導電層（Ｂ）を所定のパターンにエッチングして、ゲート電極の第２層目を形成する第４の工程と、一導電型の不純物元素を前記半導体層の選択された領域に添加する第５の工程と、前記導電層（Ａ）と前記ゲート電極の第２層目とに接して、導電層（Ｃ）を形成する第６の工程と、前記導電層（Ｃ）と導電層（Ａ）とを所定のパターンにエッチングして、ゲート電極の第３層目とゲート電極の第１層目とを形成する第７の工程と、一導電型の不純物元素を前記半導体層の選択された領域に添加する第８の工程と、前記ゲート電極の第１層目と前記ゲート電極の第３層目との一部を除去する第９の工程とを有することを特徴としている。
【００２１】
また、他の発明の構成は、絶縁表面を有する基板上に、第１の半導体層と第２の半導体層を形成する第１の工程と、前記第１の半導体層と第２の半導体層上に、ゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜上に、導電層（Ａ）と導電層（Ｂ）を順次形成する第３の工程と、前記導電層（Ｂ）を所定のパターンにエッチングして、ゲート電極の第２層目を形成する第４の工程と、一導電型の不純物元素を前記第１の半導体層の選択された領域に添加する第５の工程と、前記導電層（Ａ）と前記ゲート電極の第２層目とに接して、導電層（Ｃ）を形成する第６の工程と、前記導電層（Ｃ）と導電層（Ａ）とを所定のパターンにエッチングして、ゲート電極の第３層目とゲート電極の第１層目とを形成する第７の工程と、一導電型の不純物元素を前記第１の半導体層と第２の半導体層の選択された領域に添加する第８の工程と、一導電型とは逆の導電型の不純物を前記第２の半導体層の選択された領域に添加する第９の工程とを有することを特徴としている。
【００２２】
このようなＴＦＴは、ＣＭＯＳ回路のｎチャネル型ＴＦＴや画素ＴＦＴに好適に用いることができる。本発明のＴＦＴの構成において、半導体層に形成する第１の不純物領域はソース領域またはドレイン領域として機能するものであり、第２の不純物領域はＬＤＤ領域として機能する。従って、一導電型の不純物元素の濃度は第２の不純物領域の方が第１の不純物領域よりも低い。
【００２３】
また、前記半導体層の一端に設けられた一導電型の不純物領域と、前記ゲート絶縁膜と、前記ゲート電極の第１層目乃至ゲート電極の第３層目から形成された配線とから保持容量を形成し、前記保持容量は前記ＴＦＴのソースまたはドレインに接続している構成をとることもできる。
【００２４】
さらに、前記ゲート電極の第１層目と、前記ゲート電極の第３層目とは、シリコン（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、から選ばれた一種または複数種の元素、あるいは前記元素を成分とする化合物であり、前記ゲート電極の第２層目は、アルミニウム（Ａｌ）、銅（Ｃｕ）、から選ばれた一種または複数種の元素、あるいは前記元素を主成分とする化合物であることを特徴としている。
【００２５】
【発明の実施の形態】
本発明の実施の形態を図１により説明する。絶縁表面を有する基板１０１は、ガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレス基板を用いても良い。また、石英基板を使用することも可能である。
【００２６】
そして、基板１０１のＴＦＴが形成される側の面には、下地膜１０２が形成される。下地膜１０２はプラズマＣＶＤ法やスパッタ法で形成すれば良く、酸化シリコン膜や窒化シリコン膜、または酸化窒化シリコン膜で形成すると良い。下地膜１０２は基板１０１から不純物が半導体層へ拡散することを防ぐために設けるものである。例えば、窒化シリコン膜を２５〜１００ｎｍ形成し、さらに酸化シリコン膜を５０〜２００ｎｍ形成した２層構造としても良い。
【００２７】
下地膜１０２に接して形成する半導体層は、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体膜を、レーザーアニール法や熱アニール法による固相成長法で結晶化した、結晶質半導体を用いることが望ましい。また、前記成膜法で形成される微結晶半導体膜を適用することも可能である。ここで適用できる半導体材料は、シリコン、ゲルマニウム、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００２８】
或いは、基板３０１上に形成する半導体層は、単結晶シリコン層を形成したＳＯＩ（Silicon  On  Insulators）基板としても良い。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation  by  Implanted  Oxygen）、ＥＬＴＲＡＮ（Epitaxial  Layer  Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００２９】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの断面構造を示している。ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極は、ゲート電極の第１層目と、ゲート電極の第２層目と、ゲート電極の第３層目とから構成されている。ゲート電極の第１層目１１３、１１６はゲート絶縁膜１０３に接して形成されている。そして、ゲート電極の第１層目よりもチャネル長方向の長さが短く形成されたゲート電極の第２層目１１４、１１７が、ゲート電極の第１層目１１３、１１６に重ねて設けられる。さらにゲート電極の第３層目は１１５、１１８は、ゲート電極の第１層目１１３、１１６と、ゲート電極の第２層目１１４、１１７上に形成される。
【００３０】
ゲート電極の第１層目１１３、１１６は、シリコン（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた材料か、これらの材料を成分とする材料で形成する。例えば、Ｗ―Ｍｏ化合物や、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）としても良い。ゲート電極の第１層目の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとすれば良い。
【００３１】
ゲート電極の第２層目１１４、１１７は抵抗率の低い、アルミニウム（Ａｌ）や銅（Ｃｕ）を成分とする材料を用いることが望ましい。ゲート電極の第２層目の厚さは５０〜４００ｎｍ、好ましくは１００〜２００ｎｍとすれば良い。ゲート電極の第２層目は、ゲート電極の電気抵抗を下げる目的で形成するものであり、ゲート電極に接続するゲート配線やバスラインの長さと抵抗値を考慮して、その両者の兼ね合いで決定すれば良い。
【００３２】
ゲート電極の第３層目１１５、１１８は、ゲート電極の第１層目と同様にシリコン（Ｓｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から選ばれた材料か、これらの材料を成分とする材料で形成する。ゲート電極の第３層目の厚さは５０〜４００ｎｍ、好ましくは１００〜２００ｎｍとすれば良い。
【００３３】
いずれにしても、ゲート電極の第１層目と、ゲート電極の第２層目と、ゲート電極の第３層目とは、スパッタ法で上記材料の被膜を形成すれば良く、ウエットエッチングとドライエッチングにより所定の形状に形成する。ここで、ゲート電極の第３層目を、ゲート電極の第２層目を覆って形成させるためには、上記で示したようにゲート電極の第２層目の厚さを管理することはもとより、スパッタ条件を適切に設定する必要がある。例えば、形成する被膜の成膜速度を比較的遅くすることは有効な手段である。
【００３４】
図１のようなゲート電極の構造として、ゲート電極の第２層目を、ゲート電極の第１層目とゲート電極の第３層目で囲んだクラッド構造とすることで耐熱性を高めることができる。ゲート電極の材料としては、ＡｌやＣｕなどの低効率の低い材料を用いることが望ましいが、４５０℃以上で加熱するとヒロックが発生したり、周辺の絶縁膜や半導体層に拡散してしまうといった問題点がある。しかし、このような現象はＳｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏなどの材料か、これらの材料を成分とする材料で囲んだクラッド構造とすることで防ぐことができる。
【００３５】
ｎチャネル型ＴＦＴの半導体層は、チャネル形成領域１０４と、第１の不純物領域１０７、１０８と、チャネル形成領域に接して形成される第２の不純物領域１０５、１０６ａ、１０６ｂとから成っている。第１の不純物領域と第２の不純物領域にはいずれもｎ型を付与する不純物元素が添加されている。このとき、前記不純物元素の濃度は、第１の不純物領域の濃度が１×１０20〜１×１０21atoms/cm3、好ましくは２×１０20〜５×１０20atoms/cm3として、第２の不純物領域の濃度が１×１０16〜５×１０19atoms/cm3、代表的には５×１０17〜５×１０18atoms/cm3で添加されている。第１の不純物領域１０７、１０８はソース領域およびドレイン領域として機能する。
【００３６】
一方、ｐチャネル型ＴＦＴの第３の不純物領域１１１、１１２ａ、１１２ｂは、ソース領域またはドレイン領域として機能するものである。そして、第３の不純物領域１１２ｂにはｎ型を付与する不純物元素が第１の不純物領域と同じ濃度で含まれているが、その１．５〜３倍の濃度でｐ型を付与する不純物元素が添加されている。
【００３７】
第２の不純物領域への不純物元素は、添加するｎ型を付与する不純物元素をゲート電極の第１層目１１３とゲート絶縁膜１０３を通過させて半導体層に添加する方法により行われるものである。
【００３８】
第２の不純物領域１０６ａ、１０６ｂは、図２（Ａ）、（Ｂ）に示すようにゲート絶縁膜１０３を介してゲート電極と重なる第２の不純物領域１０６ａとゲート電極と重ならない第２の不純物領域１０６ｂとに分けることができる。すなわち、ゲート電極とオーバーラップするＬＤＤ領域と、オーバーラップしないＬＤＤ領域が形成される。この領域の作り分けは、一導電型の不純物元素を添加する第１の工程（第２の不純物領域の形成）と、一導電型の不純物元素を添加する第２の工程（第１の不純物領域の形成）により行うものであり、このときフォトレジストをマスクとして利用すれば良い。
【００３９】
これは、同一基板上に駆動電圧の異なる回路を作製するときにきわめて便利な方法である。図２（Ｂ）には、液晶表示装置のロジック回路部、バッファ回路部、アナログスイッチ部、および画素マトリクス回路に使用するＴＦＴの設計値の一例を示す。このとき、それぞれのＴＦＴの駆動電圧を考慮して、チャネル長はもとより、ゲート電極と重なる第２の不純物領域１０６ａとゲート電極と重ならない第２の不純物領域１０６ｂの長さを設定することが可能となる。
【００４０】
駆動回路のシフトレジスタ回路のＴＦＴや、バッファ回路のＴＦＴは基本的にオン領域の特性が重視されるので、いわゆるＧＯＬＤ構造でも良く、ゲート電極と重ならない第２の不純物領域１０６ｂは必ずしも設ける必要はない。しかしあえて設ける場合は駆動電圧を考慮して０．５〜３μｍの範囲で設定すれば良い。いずれにしても、耐圧を考慮してゲート電極と重ならない第２の不純物領域１０６ｂの値は、駆動電圧が高くなるにしたがって大きくすることが望ましい。
【００４１】
また、アナログスイッチや、画素マトリクス回路に設けるＴＦＴはオフ電流が増加しては困るので、例えば、駆動電圧１６Ｖの場合、チャネル長３μｍとしてゲート電極と重なる第２の不純物領域１０６ａを１．５μｍとし、ゲート電極と重ならない第２の不純物領域１０６ｂを１．５μｍとする。勿論、本発明はここで示す設計値に限定されるものでなく、実施者が適宣決定すれば良い。
【００４２】
また、図１７に示すように、本発明において、ゲート電極の第１層目１７０１と、ゲート電極の第２層目１７０２と、ゲート電極の第３層目１７０３とのチャネル長方向の長さは、作製するＴＦＴの寸法と深い関わりがある。ゲート電極の第２層目１７０２のチャネル長方向の長さは、チャネル長Ｌ１にほぼ相当するものである。このときＬ１は０．１〜１０μｍ、代表的には０．２〜５μｍの値とすれば良い。
【００４３】
また、第２の不純物領域１７０５の長さＬ６は前述のようにフォトレジストによるマスキングで任意に設定することが可能であるが、０．２〜６μｍ、代表的には０．６〜３μｍで形成することが望ましい。
【００４４】
そして、第２の不純物領域１７０５がゲート電極と重なる長さＬ４は、ゲート電極の第１層目１７０１の長さＬ２と密接な関係にある。Ｌ４の長さは、０．１〜４μｍ、代表的には０．５〜３μｍで形成することが望ましい。また、第２の不純物領域１７０５がゲート電極と重ならないる長さＬ５は、前述のように必ずしも設ける必要がない場合もあるが、通常は０．１〜３μｍ、代表的には０．３〜２μｍとするのが良い。ここでＬ４とＬ５の長さは、例えば、前述のようにＴＦＴの駆動電圧を根拠にして決めると良い。
【００４５】
また、図１においてチャネル形成領域１０４には、あらかじめ１×１０16〜５×１０18atoms/cm3の濃度でボロンが添加されても良い。このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【００４６】
以上示したように本発明は、ゲート電極をゲート電極の第１層目１１３、１１６と、ゲート電極の第２層目１１４、１１７と、ゲート電極の第３層目１１５、１１８とで形成し、図１で示すようにゲート電極の第２層目１１４、１１７が、ゲート電極の第１層目１１３，１１６とゲート電極の第３層目１１５、１１８で囲まれたクラッド型の構造としてある。そして、少なくともｎチャネル型ＴＦＴでは、ゲート絶縁膜１０３を介して半導体層に設けられた第２の不純物領域１０６の一部が、このようなゲート電極と重なっている構造に特徴がある。
【００４７】
ｎチャネル型ＴＦＴにおいて、第２の不純物領域はチャネル形成領域１０４を中心としてドレイン領域側（図１の第１の不純物領域１０８側）だけに設けても良い。また画素マトリクス回路の画素ＴＦＴのように、オン領域とオフ領域の両方の特性が要求される場合には、チャネル形成領域１０４を中心としてソース側（図１の第１の不純物領域１０７側）とドレイン領域側（図１の第１の不純物領域１０８側）の両方に設けることが望ましい。
【００４８】
一方、ｐチャネル型ＴＦＴにはチャネル形成領域１０９と第３の不純物領域１１１、１１２ａ、１１２ｂが形成された構造とする。勿論、本発明のｎチャネル型ＴＦＴと同様の構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。本願発明を図１に示すようにＣＭＯＳ回路に適用する場合には、特にこの特性のバランスをとることが重要である。但し、本発明の構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。
【００４９】
こうしてｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴが完成したら、第１の層間絶縁膜１１９で覆い、ソース配線１２０、１２１、ドレイン配線１２２を設ける。図１の構造では、これらを設けた後でパッシベーション膜１２３として窒化シリコン膜を設けている。さらに樹脂材料でなる第２の層間絶縁膜１２４が設けられている。第２の層間絶縁膜は、樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために樹脂材料を用いることが好ましい。
【００５０】
図１では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的組み合わせて成るＣＭＯＳ回路を例にして示したが、ｎチャネル型ＴＦＴを用いたＮＭＯＳ回路や、液晶表示装置の画素マトリクス回路に本願発明を適用することもできる。
【００５１】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５２】
［実施例１］
本実施例では、本願発明の構成を、画素マトリクス回路とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【００５３】
図３（Ａ）において、基板３０１には、コーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板３０１のＴＦＴが形成される表面には、下地膜３０２をプラズマＣＶＤ法やスパッタ法で形成する。下地膜３０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、代表的には５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、代表的には１５０ｎｍの厚さに形成する。
【００５４】
その他に、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。
【００５５】
次に、この下地膜３０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atomic％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００５６】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製することが可能であるので、下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらさない工程にすることにより、表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキを低減させることができる。
【００５７】
非晶質シリコン膜を結晶化する工程は、公知のレーザーアニール法または熱アニール法の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成する。
【００５８】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。また、ＹＡＧレーザーを光源とし、その基本周波数、第２高調波、第3高調波、第4高調波を光源としても良い。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００５９】
尚、本実施例では半導体層を非晶質シリコン膜から結晶質シリコン膜を形成したが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。
【００６０】
こうして形成した結晶質シリコン膜をパターニングして、島状の半導体層３０３、３０４、３０５を形成する。
【００６１】
次に、島状の半導体層３０３、３０４、３０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜３０６を形成する。ゲート絶縁膜３０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした酸化窒化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成する。
【００６２】
そして、ゲート絶縁膜３０６上にゲート電極の第１層目とゲート電極の第２層目とゲート電極の第３層目から成るゲート電極を形成する。まず、導電層（Ａ）３０７と、導電層（Ｂ）３０８を形成する。導電層（Ａ）３０７はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材料で形成すれば良いが、電気抵抗や耐熱性を考慮して前記材料を成分とする化合物を用いても良い。また、導電層（Ａ）３０７の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＴｉ膜をスパッタ法で形成する。
【００６３】
ゲート絶縁膜３０６と導電層（Ａ）３０７の厚さの管理は重要である。これは、後に実施される第１の不純物添加の工程において、ｎ型を付与する不純物をゲート絶縁膜３０６と導電層（Ａ）３０７を通過させて半導体層３０３、３０５に添加するためである。実際には、ゲート絶縁膜３０６と導電層（Ａ）３０７の膜厚と、添加する不純物元素の濃度を考慮して、第１の不純物添加の工程条件を決定した。前記膜厚範囲であれば不純物元素を半導体層に添加できることは予め確認されたが、膜厚が設定された本来の値よりも１０％以上変動すると、添加される不純物濃度が減少してしまう。
【００６４】
導電層（Ｂ）は、Ａｌ、Ｃｕから選ばれた材料を用いることが好ましい。これはゲート電極の電気抵抗を下げるために設けられるものであり、５０〜４００ｎｍ、好ましくは１００〜２００ｎｍの厚さに形成する。Ａｌを用いる場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic％添加されたＡｌ合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜３０６の表面に窒化シリコン膜を３０〜１００ｎｍの厚さで設けておくと好ましい。
【００６５】
ここでは、Ｓｃが０．５atomic％添加されたＡｌ膜をスパッタ法で２００ｎｍの厚さに形成する（図３（Ａ））。
【００６６】
次に公知のパターニング技術を使ってレジストマスクを形成し、導電層（Ｂ）３０８の一部を除去する工程を行う。ここでは、導電層（Ｂ）３０８はＳｃが０．５atomic％添加されたＡｌ膜で形成されているので、リン酸溶液を用いたウエットエッチング法で行う。そして、図３（Ｂ）に示すように導電層（Ｂ）からゲート電極の第２層目３０９、３１０、３１１、３１２を形成する。それぞれのゲート電極の第２層目のチャネル長方向の長さは、ＣＭＯＳ回路を形成するゲート電極の第２層目３０９、３１０で３μｍとし、また、画素マトリクス回路はマルチゲート構造となっていて、ゲート電極の第２層目３１１、３１２のそれぞれの長さを２μｍとした。
【００６７】
この工程をドライエッチング法で行うことも可能であるが、導電層（Ａ）３０７にダメージを与えず、選択性良く導電層（Ｂ）３０８の不要な領域を除去するためにはウエットエッチング法が好ましい。
【００６８】
また、画素マトリクス回路を構成する画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、導電層（Ｂ）と同じ材料で保持容量の容量配線３１３を形成する。
【００６９】
そして、ｐチャネル型ＴＦＴを形成する領域にレジストマスク３１４を形成して、１回目のｎ型を付与する不純物元素を添加する工程を行う。結晶質半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜３０６と導電層（Ａ）３０７を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。半導体層に添加するリンの濃度は１×１０16〜５×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とする。そして、半導体層にリンが添加された領域３１５、３１６、３１７、３１８、３１９、３２０が形成される(図３（Ｂ）)。
【００７０】
そして、レジストマスク３１４を除去した後、導電層（Ａ）３０７とゲート電極の第２層目３０９、３１０、３１１、３１２と保持容量の配線３１３に密接させてゲート電極の第３層目となる導電層（Ｃ）３２１を形成する。導電層（Ｃ）３２１はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材料で形成すれば良いが、電気抵抗や耐熱性を考慮して前記材料を成分とする化合物を用いても良い。例えば、また、導電層（Ｃ）３２１の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＴａ膜をスパッタ法で形成する（図３（Ｃ））。
【００７１】
次に公知のパターニング技術を使ってレジストマスクを形成し、導電層（Ｃ）３２１と導電層（Ａ）３０７の一部を除去する工程を行う。ここでは、ドライエッチング法により行う。導電層（Ｃ）３２１はＴａであり、ドライエッチングの条件として、ＣＦ4を８０ＳＣＣＭ、Ｏ2を２０ＳＣＣＭ導入して１００ｍＴｏｒｒ、で５００Ｗの高周波電力を投入して行う。このときＴａのエッチングレートは６０ｎｍ／分である。また、導電層（Ａ）３０７をエッチングする条件は、ＳｉＣｌ4を４０ＳＣＣＭ、Ｃｌ2を５ＳＣＣＭ、ＢＣｌ3を１８０ＳＣＣＭ導入して、８０ｍＴｏｒｒ、１２００Ｗの高周波電力を印加して行う。このとき、Ｔｉのエッチングレートは３４ｎｍ／分である。
【００７２】
エッチング後わずかに残さが確認されることがあるが、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより除去することができる。また、上記エッチング条件で、下地にあるゲート絶縁膜３０６のエッチングレートは１８〜３８ｎｍ／分であり、エッチング時間が長いとゲート絶縁膜のエッチングが進んでしまうため注意が必要である。
【００７３】
そして、ゲート電極の第１層目３２２、３２３、３２４、３２５とゲート電極の第３層目３２７、３２８、３２９、３３０とが形成される。ゲート電極の第１層目とゲート電極の第３層目とのチャネル長方向の長さは同じに形成され、ゲート電極の第１層目３２２、３２３とゲート電極の第３層目３２７、３２８は６μｍの長さに形成する。また、ゲート電極の第１層目３２４、３２５とゲート電極の第３層目３２９、３３０は４μｍの長さに形成する（図４（Ａ））。
【００７４】
このようにして、ゲート電極の第１層目とゲート電極の第２層目とゲート電極の第３層目とから成るゲート電極が形成される。また、画素マトリクス回路を構成する画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、導電層（Ａ）と、導電層（Ｃ）とから保持容量の配線３２６、３３１が形成される。
【００７５】
そして、図４（Ｂ）に示すように、レジストマスク３３２、３３３、３３４、３３５、３３６を形成して、２回目のｎ型を付与する不純物元素を添加する工程を行う。これも、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程でもゲート絶縁膜３０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。そして、リンが添加された領域３３７、３３８、３３９、３４０、３４１、３４２、３４３が形成される。この領域のリンの濃度は、１回目のｎ型を付与する不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とする。
【００７６】
この工程において、レジストマスク３３２、３３３、３３４、３３５のチャネル長方向の長さは、それぞれのＴＦＴの構造を決める上で重要である。特に、ｎチャネル型ＴＦＴにおいては、前述のゲート電極の第1層目と第３層目の長さと、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができる。本実施例では、ゲート電極の第１層目３２２と第３層目３２７の長さを６μｍで、ゲート電極の第１層目３２４、３２５と第３層目３２９、３３０の長さを４μｍで形成したので、レジストマスク３３２は９μｍの長さで、レジストマスク３３４、３３５は７μｍの長さで形成した。勿論、ここで記載したそれぞれの長さは一例であるので、前述のようにＴＦＴの駆動電圧を考慮して決めると良い。
【００７７】
次にｎチャネル型ＴＦＴを形成する領域をレジストマスク３４４、３４５で覆って、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する第３の不純物元素を添加するの工程を行う。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加する。この場合も加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加する。そして、図４（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域３４６ａ、３４６ｂ、３４７ａ、３４７ｂが形成される。第３の不純物域３４６ｂ、３４７ｂには前の工程で添加されたリンが含まれているが、その ２倍の濃度でボロンが添加されているので問題はない(図４（Ｃ）)。
【００７８】
図４（Ｃ）までの工程が終了したら、図５で示すように、レジストマスク３４４、３４５を除去して、第１の層間絶縁膜３７４を形成する工程を行う。第１の層間絶縁膜３７４は２層構造で形成する。最初に窒化シリコン膜３７４ａを５０ｎｍの成膜する。窒化シリコン膜はプラズマＣＶＤ法で形成し、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入する。そして、続いて酸化シリコン膜３７４ｂをＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜する。このように窒化シリコン膜３７４ａと酸化シリコン膜３７４ｂにより、合計１μｍの第１の層間絶縁膜３７４を形成する。
【００７９】
ここで形成された窒化シリコン膜は次の熱処理工程を行うために必要なものである。本実施例では、前述のようなクラッド構造のゲート電極を形成する。この構造はＡｌで形成されるゲート電極の第２層目を、Ｔｉで形成されるゲート電極の第１層目とＴａで形成されるゲート電極の第３層目で囲むように形成している。ＴａはＡｌのヒロックや周辺へのしみ出しを防ぐ効果があるが、常圧において４００℃以上で加熱するとすぐに酸化してしまう欠点を有している。その結果、電気抵抗が増加してしまうが、その表面を第１の層間絶縁膜の窒化シリコン膜３７４ａで被覆しておくと、酸化を防止することができる。
【００８０】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要がある。この工程は、電気加熱炉を用いる熱アニール法や、前述のエキシマレーザーを用いるレーザーアニール法や、ハロゲンランプを用いるラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難である。従って、ここでは熱アニール法で活性化の工程を行う。この時の条件は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行う。
【００８１】
第１の層間絶縁膜３７４はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成する。そして、ソース配線３７５、３７６、３７７、とドレイン配線３７８、３７９を形成する。図示していないが、本実施例ではこの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成する３層構造の配線として用いる。
【００８２】
そして、ソース配線３７５、３７６、３７７とドレイン配線３７８、３７９と、第１の層間絶縁膜３７４を覆ってパッシベーション膜３８０を形成する。パッシベーション膜３８０は、窒化シリコン膜で５０ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜３８１を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００８３】
以上までの工程で、クラッド構造のゲート電極が形成され、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域３４８、第１の不純物領域３６０、３６１、第２の不純物領域３４９ａ、３４９ｂ、３５０ａ、３５０ｂが形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域３４９ａ、３５０ａが１．５μｍの長さに、ゲート電極と重ならない領域（ＬＤＤ領域）３４９ｂ、３５０ｂが１．５μｍの長さにそれぞれ形成される。そして、第１の不純物領域３６０はソース領域として、第１の不純物領域３６１はドレイン領域として機能する。
【００８４】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域３６２、第３の不純物領域３６３ａ、３６３ｂ、３６４ａ、３６４ｂが形成される。第３の不純物領域３６３ａ、３６３ｂはソース領域として、第３の不純物領域３６４ａ、３６４ｂはドレイン領域となる。
【００８５】
また、画素マトリクス回路の画素ＴＦＴは、チャネル形成領域３６５、３６９と第１の不純物領域３６８、３７２と第２の不純物領域３６６、３６７、３７０、３７１が形成される。この第２の不純物領域は、ゲート電極と重なる領域３６６ａ、３６７ａ、３７０ａ、３７１ａと重ならない領域３６６ｂ、３６７ｂ、３７０ｂ、３７１ｂとに分けることができる。
【００８６】
こうして図５に示すように、基板３０１上にＣＭＯＳ回路と、画素マトリクス回路が形成されたアクティブマトリクス基板が作製される。また、画素マトリクス回路の画素ＴＦＴのドレイン側には、保持容量が同時に形成される。
【００８７】
［実施例２］
本実施例では、実施例１と同様に、画素マトリクス回路とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する他の実施形態について説明する。
【００８８】
まず、実施例１と同様に図３（Ａ）から（Ｃ）までの工程と、図４（Ａ）までの工程を行う。
【００８９】
そして、図６（Ａ）はゲート電極の第１層目とゲート電極の第２層目とゲート電極の第３層目とからゲート電極が形成されている状態を示す。この状態の基板に対して、レジストマスク６０１、６０２、６０３、６０４、６０５を形成し、ｎ型を付与する不純物元素を添加する工程を行う。そして、第１の不純物領域６０６、６０７、６０８、６０９、６１０、６１１、６１２が形成される（図６（Ｂ））。
【００９０】
ここで形成されるレジストマスク６０１、６０２は、いずれもＬＤＤ領域をＴＦＴのドレイン領域側のみに形成する形状のものである。これは、第２の不純物領域をゲート絶縁膜上からマスクする領域がチャネル形成領域を中心として、片側のみに形成されるものである。
【００９１】
このようなレジストマスクの形成は、ＣＭＯＳ回路のｎチャネル型ＴＦＴに対して特に有効である。ＬＤＤ領域が片側のみに形成されるため、ＴＦＴの直列抵抗成分を実質的に下げることが可能となり、オン電流を増加させることができる。
【００９２】
これまで述べてきたＧＯＬＤ構造にしても、ＬＤＤ構造にしても、ドレイン領域近傍の高電界を緩和するために設けるためのものであり、ＴＦＴのドレイン側に形成されていればその効果は十分得られる。
【００９３】
さらに、レジストマスク６１３、６１４を形成し、実施例１と同様にｐ型を付与する不純物元素を添加する工程を行い、第３の不純物領域６１５ａ、６１５ｂ、６１６を形成する。第３の不純物領域６１５ａは前の工程で添加したｎ型を付与する不純物元素が含まれている（図６（Ｃ））。
【００９４】
以降の工程は実施例１と同様に行えば良く、ソース配線３７５、３７６、３７７とドレイン配線３７８、３７９、パッシベーション膜３８０、有機樹脂からなる第２の層間絶縁膜３８１を形成して図７に示すアクティブマトリクス基板が完成する。そして、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域６１７、第１の不純物領域６２０、６２１、第２の不純物領域６１８、６１９が形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）６１９ａと、ゲート電極と重ならない領域（ＬＤＤ領域）６１９ｂがそれぞれ形成される。そして、第１の不純物領域６２０はソース領域として、第１の不純物領域６２１はドレイン領域となる。
【００９５】
ｐチャネル型ＴＦＴは、チャネル形成領域６２２、第３の不純物領域６２４ａ、６２４ｂ、６２３が形成される。第３の不純物領域６２３はソース領域として、第３の不純物領域６２４ａ、６２４ｂはドレイン領域となる。画素マトリクス回路の画素ＴＦＴは、チャネル形成領域６２５、６２９と第１の不純物領域６２８、６３２と第２の不純物領域６２６、６２７、６３０、６３１が形成される。この第２の不純物領域は、ゲート電極と重なる領域６２６ａ、６２７ａ、６３０ａ、６３１ａと重ならない領域６２６ｂ、６２７ｂ、６３０ｂ、６３１ｂとに分けることができる。
【００９６】
［実施例３］
本実施例では、実施例１と同様に、画素マトリクス回路とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する他の実施形態について説明する。
【００９７】
まず、実施例１と同様に図３（Ａ）から（Ｃ）までの工程を行う。
【００９８】
そして、図８（Ａ）では、公知のパターニング技術を使ってレジストマスク８０１、８０２、８０３、８０４、８０５を形成し、導電層（Ｃ）３２１と導電層（Ａ）３０７の一部を除去する工程を行う。ここでは、実施例１と同様にドライエッチング法により行う。そして、ゲート電極の第１層目８５１、８５２、８５３、８５４、８５５とゲート電極の第３層目８５６、８５７、８５８、８５９、８６０とを形成する。ゲート電極の第１層目とゲート電極の第３層目とのチャネル長方向の長さは同じに形成され、ＣＭＯＳ回路のゲート電極の第１層目８５１、８５２とゲート電極の第３層目８５６、８５７は最終的な形状よりも長く９μｍの長さに形成する。また、画素マトリクス回路のゲート電極の第１層目８５３、８５４とゲート電極の第３層目８５８、８５９は同様に７μｍの長さに形成する。
【００９９】
また、画素マトリクス回路の画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、導電層（Ａ）と、導電層（Ｃ）とから保持容量の配線８５５、８６０を形成する。
【０１００】
そして、実施例１と同様に２回目のｎ型を付与する不純物元素を添加する工程を行う。この工程では、ゲート電極が接していないゲート絶縁膜の領域を通って半導体層にリンが添加して、高濃度にリンが添加される領域８０６、８０７、８０８、８１１、８１２を形成する。この工程の終了後、レジストマスク８０１、８０２、８０３、８０４、８０５は除去する（図８（Ａ））。
【０１０１】
次に、再度フォトレジスト膜を形成し、裏面からの露光によるパターニングの工程を行う。このとき、図８（Ｂ）に示すようにゲート電極がマスクとなって、自己整合的にレジストマスク８１３、８１４、８１５、８１６、８１７が形成される。裏面からの露光は直接光と散乱光を利用して行うもので、光強度や露光時間などの露光条件の調節により、図８（Ｂ）に示すようにレジストマスクをゲート電極上の内側に形成することができる。
【０１０２】
レジストマスク８１３、８１４、８１５、８１６、８１７を使用して、ゲート電極の第３層目とゲート電極の第１層目のマスクされていない領域をドライエッチング法により除去する。ドライエッチングの条件は実施例１と同様に行う。エッチングが終了した後レジストマスク８１３、８１４、８１５、８１６、８１７は除去する。
【０１０３】
そして、図８（Ｃ）に示すように、ゲート電極の第１層目８１８、８１９、８２０、８２１と、ゲート電極の第３層目８２３、８２４、８２５、８２６及び保持容量の配線８２２、８２７が形成される。エッチングにより、ＣＭＯＳ回路のゲート電極の第１層目８５１、８５２とゲート電極の第３層目８５６、８５７は６μｍの長さになる。また、画素マトリクス回路のゲート電極の第１層目８５３、８５４とゲート電極の第３層目８５８、８５９は同様に４μｍの長さに形成される。
【０１０４】
さらに、ｎチャネル型ＴＦＴが形成される領域にレジストマスク８２８、８２９を形成してｐ型を付与する第３の不純物元素を添加する工程を行う（図８（Ｃ））。
【０１０５】
以降の工程は実施例１と同様に行えば良く、図５に示すアクティブマトリクス基板が作製することができる。
【０１０６】
［実施例４］
本実施例では、実施例１と同様に、画素マトリクス回路とその周辺に設る駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する他の実施形態について説明する。
【０１０７】
まず、実施例１と同様に図３（Ａ）から（Ｃ）までの工程を行う。そして、図９（Ａ）で示すようにゲート電極の形成を行う。
【０１０８】
次に、公知のパターニング技術を使ってレジストマスクを形成し、導電層（Ｃ）３２１と導電層（Ａ）３０７との一部を除去する工程を行う。ここでは、ドライエッチング法により行う。導電層（Ｃ）３２１はＴａであり、ドライエッチングの条件として、ＣＦ4を８０ＳＣＣＭ、Ｏ2を２０ＳＣＣＭ導入して１００ｍＴｏｒｒ、で５００Ｗの高周波電力を投入して行う。このときＴａ膜のエッチングレートは６０ｎｍ／分である。また、導電層（Ａ）３０７をエッチングする条件は、ＳｉＣｌ4を４０ＳＣＣＭ、Ｃｌ2を５ＳＣＣＭ、ＢＣｌ3を１８０ＳＣＣＭ導入して、８０ｍＴｏｒｒ、１２００Ｗの高周波電力を印加して行う。このとき、Ｔｉ膜のエッチングレートは３４ｎｍ／分である。
【０１０９】
そして、ゲート電極の第１層目３２２、３２３、３２４、３２５とゲート電極の第３層目３２７、３２８、３２９、３３０とを形成する。ゲート電極の第１層目とゲート電極の第３層目とのチャネル長方向の長さは同じに形成され、ゲート電極の第１層目３２２、３２３とゲート電極の第３層目３２７、３２８は、ここでは６μｍの長さに形成する。また、ゲート電極の第１層目３２４、３２５とゲート電極の第３層目３２９、３３０は、４μｍの長さに形成する。
【０１１０】
上記エッチング条件では、酸化窒化シリコン膜で形成されたゲート絶縁膜３０６もエッチングされる。そのエッチングレートはＴａ膜のエッチング条件で１８ｎｍ／分である。通常はゲート絶縁膜がエッチングされないように注意深く行われるものであるが、この現象を積極的に利用して、ゲート電極に接していないゲート絶縁膜の領域を薄くすることができる。これは、ゲート電極をエッチングする工程で、エッチング時間をそのまま増加させればすぐに実施することができる。
【０１１１】
しかし、ゲート絶縁膜をエッチングするためには、やはり使用するガスを選ぶ必要があり、塩素系のガスよりはＣＦ4やＮＦ3などのフッ素系のガスの方が良い結果が得られる。
【０１１２】
ここでは、Ｔａ膜をエッチングするときに使用したＣＦ4とＯ2の混合ガスにより行う。ＣＦ4を８０ＳＣＣＭ、Ｏ2を２０ＳＣＣＭ導入して１００ｍＴｏｒｒ、で５００Ｗの高周波電力を投入して行う。そして、１００ｎｍの厚さで形成されていたゲート絶縁膜３０６に対して、約２分半のエッチングにより図９（Ａ）に示すようにゲート電極と接していないゲート絶縁膜の領域を５０ｎｍの厚さにまで薄くすることができる。
【０１１３】
そして実施例１と同様に、レジストマスク３３２、３３３、３３４、３３５、３３６を形成して２回目のｎ型を付与する不純物元素を添加する工程を行う。このとき、ｎ型を付与する不純物元素を添加する領域３３７、３３８、３３９、３４０、３４１、３４２、３４３はゲート絶縁膜の厚さが５０ｎｍとなっているので、半導体層に効率よく不純物元素を添加することができる。
【０１１４】
ゲート絶縁膜が薄くなったことで、イオンドープ法における加速電圧を８０ｋｅＶから４０ｋｅＶまで下げることが可能となり、ゲート絶縁膜や半導体層へのダメージを減らすことができる（図９（Ｂ））。
【０１１５】
次に図９（Ｃ）に示すようにレジストマスク３４４、３４５を形成し、ｐ型を付与する不純物元素を添加する工程も同様に実施するものであり、ｐ型を付与する不純物が添加される領域３４６ａ、３４６ｂ、３４７ａ、３４７ｂに接するゲート絶縁膜は厚さが５０ｎｍとなっているので、イオンドープ法における加速電圧を８０ｋｅＶから４０ｋｅＶまで下げることが可能となり、半導体層に効率よく不純物元素を添加することができる。
【０１１６】
その他の工程は実施例１に従えば良く、ソース配線３７５、３７６、３７７とドレイン配線３７８、３７９、パッシベーション膜３８０、有機樹脂からなる第２の層間絶縁膜３８１を形成して図１０に示すアクティブマトリクス基板が完成する。ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域３４８、第１の不純物領域３６０、３６１、第２の不純物領域３４９、３５０が形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域３４９ａ、３５０ａ、ゲート電極と重ならない領域（ＬＤＤ領域）３４９ｂ、３５０ｂが形成される。そして、第１の不純物領域３６０はソース領域として、第１の不純物領域３６１はドレイン領域として機能する。ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域３６２、第３の不純物領域３６３ａ、３６３ｂ、３６４ａ、３６４ｂが形成される。第３の不純物領域３６３ａ、３６３ｂはソース領域として、第３の不純物領域３６４ａ、３６４ｂはドレイン領域となる。また、画素マトリクス回路の画素ＴＦＴは、チャネル形成領域３６５、３６９と第１の不純物領域３６８、３７２と第２の不純物領域３６６ａ、３６６ｂ、３６７ａ、３６７ｂ、３７０ａ、３７０ｂ、３７１ａ、３７１ｂが形成される。この第２の不純物領域は、ゲート電極と重なる領域３６６ａ、３６７ａ、３７０ａ、３７１ａと重ならない領域３６６ｂ、３６７ｂ、３７０ｂ、３７１ｂとに分けることができる。
【０１１７】
［実施例５］
本実施例では、本願発明の構成を、画素マトリクス回路とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に作製する方法について説明する。
【０１１８】
図１１（Ａ）において、基板１１０１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板１１０１のＴＦＴが形成される表面に、下地膜１１０２をプラズマＣＶＤ法やスパッタ法で形成する。下地膜１１０２は図示していないが、窒化シリコン膜を２５〜１００ｎｍ、代表的には５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、代表的には１５０ｎｍの厚さに形成する。また、下地膜１１０２は、窒化シリコン膜や酸化窒化シリコン膜のみを用いても良い。
【０１１９】
次に、この下地膜１１０２の上に５０ｎｍの厚さの、非晶質シリコン膜をプラズマＣＶＤ法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atomic％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【０１２０】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作製されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされない工程にすることにより、表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【０１２１】
ここで、半導体層として用いる結晶質シリコン膜を、触媒元素を用いた熱結晶化法により形成する。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１２２】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図１９（Ａ）、（Ｂ）で説明する。基板１９０１上に酸化シリコン膜１９０２が形成され、その上に非晶質シリコン膜１９０３を形成する。非晶質シリコン膜１９０３の表面に重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１９０４を形成する（図１９（Ａ））。
【０１２３】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃で８時間の熱処理を行い、結晶質シリコン膜１９０５を形成する（図１９（Ｂ））。
【０１２４】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質シリコン膜の選択的な結晶化を可能とするものである。同技術を本願発明に適用する場合について、図２０（Ａ）、（Ｂ）で説明する。
【０１２５】
まず、ガラス基板２００１上に酸化シリコン膜２００２、非晶質シリコン膜２００３を形成し、さらに酸化シリコン膜２００４を連続的に形成する。この時、酸化シリコン膜２００４の厚さは１５０ｎｍとする。
【０１２６】
次に酸化シリコン膜２００４をパターニングして、選択的に開孔部２００５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層２００６が形成され、ニッケル含有層２００６は開孔部２００５の底部のみで非晶質シリコン膜２００３と接触する（図２０（Ａ））。
【０１２７】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜２００７を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜２００７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある(図２０（Ｂ）)。
【０１２８】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良い。
【０１２９】
以上のような技術を用いて結晶質シリコン膜を形成し、パターニングを行えば、図１１に示す半導体層１１０３、１１０４、１１０５を形成することができる。
【０１３０】
また、触媒元素を用いて結晶質シリコン膜を形成し、その触媒元素を結晶質シリコン膜から除去するゲッタリング工程を行った例を示す。
【０１３１】
これは、非晶質シリコン膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質シリコン膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１３２】
図２１（Ａ）では、下地膜２１０２、結晶質シリコン膜２１０３が形成された状態を示している。そして、結晶質シリコン膜２１０３の表面にマスク用の酸化シリコン膜２１０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域２１０５を設ける。
【０１３３】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加されている領域２１０５がゲッタリングサイトとして働き、結晶質シリコン膜２１０３に残存していた触媒元素はリンが添加されている領域２１０５に偏析させることができる。
【０１３４】
そして、マスク用の酸化シリコン膜２１０４と、リンが添加されている領域２１０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atoms/cm3以下にまで低減した結晶質シリコン膜を得ることができる。この結晶質シリコン膜は図１１（Ａ）の半導体層１１０３、１１０４、１１０５として使用することができる。
【０１３５】
次に、島状の半導体層１１０３、１１０４、１１０５を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１１０６を形成する。ゲート絶縁膜１１０６は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成すれば良い。ここでは１００ｎｍの厚さに形成する。
【０１３６】
そして、ゲート絶縁膜１１０６の表面にゲート電極の第１層目とする導電層（Ａ）１１０７と、ゲート電極の第２層目とする導電層（Ｂ）１１０８とを形成する。導電層（Ａ）１１０７はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材料で形成すれば良いが、電気抵抗や耐熱性を考慮して前記材料を成分とする化合物を用いても良い。また、導電層（Ａ）１１０７の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＴｉ膜をスパッタ法で形成する。
【０１３７】
ゲート電極の第２層目となる導電層（Ｂ）１１０８は、Ａｌ、Ｃｕから選ばれた材料を用いることが好ましい。これはゲート電極の電気抵抗を下げるために設けられるものであり、５０〜４００ｎｍ、好ましくは１００〜２００ｎｍの厚さに形成する。Ａｌを用いる場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atomic％添加されたＡｌ合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜１１０６の表面に窒化シリコン膜を３０〜１００ｎｍの厚さで設けておくと好ましい。
【０１３８】
ここでは、Ｓｃが０．５atomic％添加されたＡｌ膜をスパッタ法で２００ｎｍの厚さに形成する（図１１（Ａ））。
【０１３９】
次に公知のパターニング技術を使ってレジストマスクを形成し、導電層（Ｂ）１１０８の一部を除去する工程を行う。ここでは、導電層（Ｂ）１１０８はＳｃが０．５atomic％添加されたＡｌ膜で形成されているが、リン酸溶液を用いたウエットエッチング法で行うことができる。そして、図１１（Ｂ）に示すようにゲート電極の第２層目１１０９、１１１０、１１１１、１１１２を形成する。それぞれのゲート電極の第２層目のチャネル長方向の長さは、ＣＭＯＳ回路を形成するゲート電極の第２層目１１０９、１１１０で３μｍとし、また、画素マトリクス回路はマルチゲートの構造となっていて、ゲート電極の第２層目１１１１、１１１２のそれぞれの長さを２μｍとする。
【０１４０】
また、画素マトリクス回路を構成する画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、導電層（Ｂ）と同じ材料で保持容量の配線１１１３が形成される。
【０１４１】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行う。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜１１０６と導電層（Ａ）１１０７を通してその下の半導体層１１０３、１１０４、１１０５にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。半導体層に添加されるリンの濃度は、１×１０16〜５×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とする。そして、半導体層にリンが添加された領域１１１４、１１１５、１１１６、１１１７、１１１８、１１１９、１１２０、１１２１が形成される(図１１（Ｂ）)。
【０１４２】
次にｎチャネル型ＴＦＴを形成する領域をレジストマスク１１２２、１１２３で覆って、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する第３の不純物元素を添加するの工程を行う。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加する。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加する。そして、図１１（Ｃ）に示すようにボロンが高濃度に添加された第３の不純物領域１１２４、１１２５が形成される。
【０１４３】
そして、レジストマスク１１２２、１１２３を除去した後、導電層（Ａ）１１０７とゲート電極の第２層目１１０９、１１１０、１１１１、１１１２と保持容量の配線１１１３に密接させてゲート電極の第３層目となる導電層（Ｃ）１１２６を形成する。導電層（Ｃ）１１２６はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材料で形成すれば良いが、電気抵抗や耐熱性を考慮して前記材料を成分とする化合物を用いても良い。例えば、また、導電層（Ｃ）１１２６の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＭｏ−Ｗ膜をスパッタ法で形成する。（図１２（Ａ））
【０１４４】
次に公知のパターニング技術を使ってレジストマスクを形成し、導電層（Ｃ）１１２６と導電層（Ａ）１１０７との一部を除去する工程を行う。ここでは、ドライエッチング法により行う。導電層（Ｃ）１１２６はＭｏ−Ｗ膜であり、ドライエッチングの条件として、Ｃｌ2を８０ＳＣＣＭ導入して１０ｍＴｏｒｒ、で３５０Ｗの高周波電力を投入して行う。このときＭｏ−Ｗ膜のエッチングレートは５０ｎｍ／分である。また、導電層（Ａ）１１０７をエッチングする条件は、ＳｉＣｌ4を４０ＳＣＣＭ、Ｃｌ2を５ＳＣＣＭ、ＢＣｌ3を１８０ＳＣＣＭ導入して、８０ｍＴｏｒｒ、１２００Ｗの高周波電力を印加して行う。このとき、Ｔｉ膜のエッチングレートは３４ｎｍ／分である。
【０１４５】
エッチング後わずかに残さが確認されることがあるが、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより除去することができる。また、上記エッチング条件で、下地にあるゲート絶縁膜１１０６のエッチングレートは１８〜３８ｎｍ／分であり、エッチング時間が長いとゲート絶縁膜のエッチングが進んでしまうため注意が必要である。
【０１４６】
そして、ゲート電極の第１層目１１２７、１１２８、１１２９、１１３０とゲート電極の第３層目１１３２、１１３３、１１３４、１１３５とを形成する。ゲート電極の第１層目とゲート電極の第３層目とのチャネル長方向の長さは同じに形成され、ゲート電極の第１層目１１２７、１１２８とゲート電極の第３層目１１３２、１１３３は、ここでは６μｍの長さに形成する。また、ゲート電極の第１層目１１２９、１１３０とゲート電極の第３層目１１３４、１１３５は、４μｍの長さに形成する（図１２（Ｂ））。
【０１４７】
また、画素マトリクス回路を構成する画素ＴＦＴのドレイン側に保持容量を設ける構造となっている。このとき、導電層（Ａ）と、導電層（Ｃ）とから保持容量の電極１１３１、１１３６を形成する。
【０１４８】
そして、図１２（Ｃ）に示すように、レジストマスク１１３７、１１３８、１１３９、１１４０、１１４１を形成して、ｎ型を付与する第２の不純物元素を添加する工程を行う。ここでは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜１１０６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定する。そして、リンが添加された領域１１４２、１１４３、１１４４、１１４５、１１４６、１１４７、１１４８を形成する。この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０20〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とする。
【０１４９】
この工程において、レジストマスク１１３７、１１３８、１１３９、１１４０のチャネル長方向の長さは、それぞれのＴＦＴの構造を決める上で重要である。特に、ｎチャネル型ＴＦＴにおいては、前述のゲート電極の第１層目と第３層目の長さと、このレジストマスクの長さにより、第２の不純物領域がゲート電極と重なる領域と、重ならない領域をある範囲で自由に決めることができる。本実施例では、ゲート電極の第１層目１１２７、１１２８とゲート電極の第３層目１１３２、１１３３の長さが６μｍであり、ゲート電極の第１層目１１２９、１１３０とゲート電極の第３層目１１３４、１１３５の長さが４μｍであるので、第１とゲート電極の第３層目の長さが６μｍで形成されたので、レジストマスク１１３７は９μｍの長さで、レジストマスク１１３９、１１４０は７μｍの長さで形成する。
【０１５０】
図１２（Ｃ）までの工程が終了したら、レジストマスク１１３７、１１３８、１１３９、１１４０、１１４１を除去して、第１の層間絶縁膜１１６８を形成する工程を行う。第１の層間絶縁膜１１６８は２層構造で形成する。最初に窒化シリコン膜を５０ｎｍの成膜する。窒化シリコン膜はプラズマＣＶＤ法で形成され、ＳｉＨ4を５ＳＣＣＭ、ＮＨ3を４０ＳＣＣＭ、Ｎ2を１００ＳＣＣＭ導入して０．７Ｔｏｒｒ、３００Ｗの高周波電力を投入する。そして、続いて酸化シリコン膜をＴＥＯＳを５００ＳＣＣＭ、Ｏ2を５０ＳＣＣＭ導入し１Ｔｏｒｒ、２００Ｗの高周波電力を投入して９５０ｎｍの厚さに成膜する。従って、合計１μｍの第１の層間絶縁膜１１６８を形成する。
【０１５１】
熱処理の工程は、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下の半導体層まで活性化させることは困難である。従って、ここでは熱アニール法で活性化の工程を行う。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行う。
【０１５２】
第１の層間絶縁膜１１６８はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース配線１１６９、１１７０、１１７１、とドレイン配線１１７２、１１７３を形成する。図示していないが、本実施例ではこの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成する３層構造の配線として用いる。
【０１５３】
そして、ソース配線１１６９、１１７０、１１７１とドレイン配線１１７２、１１７３と、第１の層間絶縁膜１１６８を覆ってパッシベーション膜１１７４を形成する。パッシベーション膜１１７４は、窒化シリコン膜で５０ｎｍの厚さで形成する。さらに、有機樹脂からなる第２の層間絶縁膜１１７５を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【０１５４】
以上までの工程で、クラッド構造のゲート電極が形成され、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域１１４９、第１の不純物領域１１５２、１１５３、第２の不純物領域１１５０ａ、１１５０ｂ、１１５１ａ、１１５１ｂが形成される。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）１１５０ａ、１１５１ａが１．５μｍの長さに、ゲート電極と重ならない領域（ＬＤＤ領域）１１５０ｂ、１１５１ｂが１．５μｍの長さにそれぞれ形成される。そして、第１の不純物領域１１５２はソース領域として、第１の不純物領域１１５３はドレイン領域となる。
【０１５５】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域１１５４、第３の不純物領域１１５５ａ１１５５ｂ、１１５６ａ、１１５６ｂが形成される。そして、第３の不純物領域１１５５ａ、１１５５ｂはソース領域として、第３の不純物領域１１５６ａ、１１５６ｂはドレイン領域となる。
【０１５６】
また、画素マトリクス回路の画素ＴＦＴは、チャネル形成領域１１５７、１１６１と第１の不純物領域１１６０、１１６４と第２の不純物領域１１５８、１１５９、１１６２、１１６３が形成される。ここで第２の不純物領域は、ゲート電極と重なる領域１１５８ａ、１１５９ａ、１１６２ａ、１１６３ａと重ならない領域１１５８ｂ、１１５９ｂ、１１６２ｂ、１１６３ｂとが形成される。
【０１５７】
こうして図１３に示すように、基板１１０１上にＣＭＯＳ回路と、画素マトリクス回路が形成されたアクティブマトリクス基板が作製される。また、画素マトリクス回路のｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成される。
【０１５８】
［実施例６］
本実施例では、実施例１で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１５９】
図５の状態のアクティブマトリクス基板に対して、図１６（Ａ）に示すように第２の層間絶縁膜３８１上に遮光膜１６０１、第３の層間絶縁膜１６０２を形成する。遮光膜１６０１は顔料を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いると良い。また、第３の層間絶縁膜１６０２は、ポリイミドなどの有機樹脂膜で形成する。そして、第３の層間絶縁膜１６０２と第２の層間絶縁膜３８１にドレイン配線３７９に達するコンタクトホールを形成し、画素電極１６０３を形成する。画素電極１６０３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極１６０３を形成する。
【０１６０】
透明導電膜の材料のエッチング処理は塩酸系の溶液により行う。しかし、ＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているという特徴をもつ。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１６１】
次に、図１６（Ｂ）に示すように、配向膜１６０４を第３の層間絶縁膜１６０２と画素電極１６０３形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板１６０５には、透明導電膜１６０６と、配向膜１６０７とを形成する。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにする。
【０１６２】
上記の工程を経て、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料１６０８を注入し、封止剤（図示せず）によって完全に封止する。よって図１６（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１６３】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図１４と図１５（Ａ）、（Ｂ）を用いて説明する。図１４は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板３０１上に形成される画素マトリクス回路１４０１と、走査（ゲート）線駆動回路１４０２と、データ(ソース)線駆動回路１４０３で構成される。画素マトリクス回路の画素ＴＦＴ１４００はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１４０２と、データ（ソース）線駆動回路１４０３はそれぞれゲート配線１５０２とソース配線１５０３で画素マトリクス回路１４０１に接続されている。
【０１６４】
図１５（Ａ）は画素マトリクス回路１４０１の上面図であり、ほぼ１画素の上面図である。画素マトリクス回路には画素ＴＦＴであるｎチャネル型ＴＦＴが設けられている。ゲート配線１５０２に連続して形成されるゲート電極１５２０は、図示されていないゲート絶縁膜を介してその下の半導体層１５０１と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、画素ＴＦＴのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量１５０７が形成されている。そして、保持容量１５０７に接続した容量配線１５２１が、ゲート配線１５０２と平行に設けられている。また、図１５（Ａ）で示すＡ―Ａ'に沿った断面構造は、図５に示すＣＭＯＳ回路の断面図に対応している。
【０１６５】
一方、図１５（Ｂ）に示すＣＭＯＳ回路では、ゲート配線１５１５から延在するゲート電極１５１３、１５１４が、図示されていないゲート絶縁膜を介してその下の半導体層１５１０、１５１２とそれぞれ交差している。図示はしていないが、同様にｎチャネル型ＴＦＴの半導体層には、ソース領域、ドレイン領域、第１の不純物領域が形成されている。また、ｐチャネル型ＴＦＴの半導体層にはソース領域とドレイン領域が形成されている。そして、その位置関係は、Ｂ―Ｂ'に沿った断面構造は、図５に示す画素マトリクス回路の断面図に対応している。
【０１６６】
本実施例では、画素ＴＦＴ１４００をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【０１６７】
本実施例で示すアクティブマトリクス型液晶表示装置を作製するためのアクティブマトリクス基板は、実施例１で示すものに限定れさず、実施例２〜５および実施例７に示す工程に基づいて作製されるアクティブマトリクス基板であれば、いずれも適用することができる。
【０１６８】
［実施例７］
本実施例では、実施例５で示したアクティブマトリクス基板の作製方法においてゲッタリング工程を簡略化する方法を示す。まず、実施例５において、図１１（Ａ）で示される半導体層１１０３、１１０４、１１０５は、触媒元素を用いて作製された結晶質シリコン膜である。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存するので、ゲッタリングの工程を実施することが望ましい。実施例５では結晶質シリコン膜が得られた後で、その結晶質シリコン膜の一部にリンを添加してゲッタリングする方法であったが、ここでは、そのゲッタリング工程を実施せずに、以下に述べる方法で触媒元素をＴＦＴのチャネル形成領域から除去する。
【０１６９】
ここでは、図１１（Ａ）から図１２（Ｃ）に示す工程までそのまま実施する。そして、レジストマスク１１３７、１１３８、１１３９、１１４０、１１４１を除去する。
【０１７０】
このとき、ｎチャネル型ＴＦＴの第１の不純物領域１１５２、１１５３、１１６０、１１６４にはリンが添加されている。またｐチャネル型ＴＦＴの第３の不純物領域の１１５５ｂ、１１５６ｂにも同様にリンが添加されている。実施例５に従えばこのときリン濃度は１×１０20〜１×１０21atoms/cm3である。
【０１７１】
この状態で、図２２に示すようにゲート絶縁膜およびゲート電極を窒化シリコン膜１１８０で被覆する。窒化シリコン膜はプラズマＣＶＤ法で、１０〜１００ｎｍ、ここでは５０ｎｍの厚さに形成する。窒化シリコン膜の代りに酸化窒化シリコン膜を用いても良い。
【０１７２】
実施例５では、ゲート電極の第３層目をＭｏ−Ｗで形成する。またその他にＴｉ、Ｔａ、Ｍｏ、Ｗなどで形成しても良い。そしてこれらの材料は大気圧中または窒素ガスをパージしながらの加熱処理で比較的酸化されやすいものである。このような状況において、その表面を窒化シリコンで被覆すると酸化を防止することができる。
【０１７３】
この状態で、窒素雰囲気中で４００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができる。さらに、リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができる。その結果、チャネル形成領域から触媒元素を除去することができる。その結果、完成したＴＦＴにおいてオフ電流を低減させる効果が得られる。
【０１７４】
図２２の工程が終了したら、以降の工程は実施例５の工程に従い、第１の層間絶縁膜、ソース配線およびドレイン配線、パッシベーション膜、第２の層間絶縁膜を形成し、図１３状態を形成することによりアクティブマトリクス基板を作製することができる。
【０１７５】
［実施例８］
本実施例では、図１で示したＣＭＯＳ回路の回路構成の他の例について図２３を用いて説明する。尚、図２３（Ａ）のインバータ回路図、図２３（Ｂ）のインバータ回路の上面図における各端子部ａ、ｂ、ｃ、ｄは対応している。
【０１７６】
図２３（Ａ）に示すインバータ回路について、その上面図を図２３（Ｂ）に示す。図２３（Ｂ）のＡ−Ａ'断面構造を図２３（Ｃ）に示し、ゲート電極２４０９、２４０９'、ｎチャネル型ＴＦＴのソース配線２４１１、ｐチャネル型ＴＦＴのソース配線２４１４、共通ドレイン配線２４１３から構成されている。ここで、ゲート電極２４０９、２４０９'は、ゲート電極の第１層目２４０８、２４０８'、ゲート電極の第２層目２４０９、２４０９'、ゲート電極の第３層目２４１０、２４１０'が一体となった状態を表している。
【０１７７】
このインバータ回路のｎチャネル型ＴＦＴには第２の不純物領域２４０２が設けられている。詳細には、ゲート電極２４０９とオーバーラップしている第２の不純物領域２４０２ａと、オーバーラップしない第２の不純物領域（ＬＤＤ領域）２４０２ｂとが形成されている。このような構造はドレイン側のみに設ければ良い。また、ｐチャネル型ＴＦＴにはこのような不純物領域は設けられていない。
【０１７８】
［実施例９］
上述の本発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１７９】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図２４に示す。図２４に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図２４に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０１８０】
図２４に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０１８１】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１８２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１８３】
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０１８４】
［実施例１０］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置や有機ＥＬ表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示部として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、携帯電話、ビデオカメラ、携帯情報端末、ゴーグル型ディスプレイ、記録媒体のプレーヤー、携帯書籍、パーソナルコンピュータ、デジタルカメラ、プロジェクターなどが上げられる。それらの一例を図２５と図２６に示す。
【０１８５】
図２５（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【０１８６】
図２５（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６で構成される。本発明は表示装置９１０２やその他の信号制御回路に適用することができる。
【０１８７】
図２５（Ｃ）は携帯情報端末であり、本体９２０１、画像入力部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成される。本発明は表示装置９２０５やその他の信号制御回路に適用することができる。
【０１８８】
図２５（Ｄ）はゴーグル型ディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【０１８９】
図２５（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９４０１、表示装置９４０２、スピーカー部９４０３、記録媒体９４０４、操作スイッチ９４０５で構成される。尚、記録媒体にはＤＶＤ（Digital  Versatile  Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置９４０２やその他の信号制御回路に好適に利用することができる。
【０１９０】
図２５（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本願発明はこの適用することができる。
【０１９１】
図２５（Ｇ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。本発明は表示装置９６０３やその他の信号処理回路を形成することができる。
【０１９２】
図２６（Ｈ）はデジタルカメラであり、本体９７０１、表示装置９７０２、接眼部９７０３、操作スイッチ９７０４、受像部（図示しない）で構成される。本発明は表示装置９７０２やその他の信号制御回路に適用することができる。
【０１９３】
図２６（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２６（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１９４】
なお、図２６（Ｃ）に、図２６（Ａ）および図２６（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２６（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２６（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２６（Ｄ）は図２６（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２６（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１９５】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などにも適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態および、実施例１〜９及び実施例１１のどのような組み合わせから成る構成を用いても実現することができる。
【０１９６】
［実施例１１］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１９７】
図２７（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２７（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１９８】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１９９】
また、図２７（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０２００】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦ４０２３に際して用いることができる。
【０２０１】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２０２】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２０３】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０２０４】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２０５】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２０６】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２０７】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２０８】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２０９】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１０】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２１１】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２１２】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２１３】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２１４】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２１５】
[実施例１２]
本実施例では、本願発明を用いて実施例１１とは異なる形態のＥＬ表示装置を作製した例について、図２８（Ａ）、（Ｂ）を用いて説明する。図２７（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２１６】
図２８（Ａ）は本実施例のＥＬ表示装置の上面図であり、図２８（Ａ）をＡ-Ａ'で切断した断面図を図２８（Ｂ）に示す。
【０２１７】
実施例１１に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２１８】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２１９】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２０】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２１】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２２】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２２３】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２２４】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２２５】
[実施例１３]
本実施例ではＥＬ表示装置の画素部の詳細な断面構造を図２９に、上面構造を図３０（Ａ）に、回路図を図３０（Ｂ）に示す。図２９、図３０（Ａ）及び図３０（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２２６】
図２９において、基板３００１上に設けられたスイッチング用ＴＦＴ３００２は本願発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜８参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
【０２２７】
また、電流制御用ＴＦＴ３００３は本願発明のｎチャネル型ＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３００２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。また、３０３８で示される配線は、スイッチング用ＴＦＴ３００２のゲート電極３０３９a、３０３９bを電気的に接続するゲート配線である。
【０２２８】
このとき、電流制御用ＴＦＴ３００３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＧＯＬＤ領域（第２の不純物領域）を設ける本願発明の構造は極めて有効である。
【０２２９】
また、本実施例では電流制御用ＴＦＴ３００３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２３０】
また、図３０（Ａ）に示すように、電流制御用ＴＦＴ３００３のゲート電極３０３７となる配線は３００４で示される領域で、電流制御用ＴＦＴ３００３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３００４で示される領域ではコンデンサが形成される。このコンデンサ３００４は電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３００６に接続され、常に一定の電圧が加えられている。
【０２３１】
スイッチング用ＴＦＴ３００２及び電流制御用ＴＦＴ３００３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２３２】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３００３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２３３】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２３４】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２３５】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２３６】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２３７】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２３８】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２３９】
陽極３０４７まで形成された時点でＥＬ素子３００５が完成する。なお、ここでいうＥＬ素子３００５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたコンデンサを指す。図３０（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２４０】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２４１】
以上のように本願発明のＥＬ表示パネルは図２９のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２４２】
なお、本実施例の構成は、実施例１〜８構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示装置を用いることは有効である。
【０２４３】
[実施例１４]
本実施例では、実施例１３に示した画素部において、ＥＬ素子３００５の構造を反転させた構造について説明する。説明には図３１を用いる。なお、図２９の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２４４】
図３１において、電流制御用ＴＦＴ３１０３は本願発明のｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜８を参照すれば良い。
【０２４５】
本実施例では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２４６】
そして、絶縁膜でなるバンク３０５１a、３０５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３１０１が形成される。
【０２４７】
本実施例の場合、発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２４８】
なお、本実施例の構成は、実施例１〜８の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２４９】
[実施例１５]
本実施例では、図３０（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３２（Ａ）〜（Ｃ）に示す。なお、本実施例において、３２０１はスイッチング用ＴＦＴ３２０２のソース配線、３２０３はスイッチング用ＴＦＴ３２０２のゲート配線、３２０４は電流制御用ＴＦＴ、３２０５はコンデンサ、３２０６、３２０８は電流供給線、３２０７はＥＬ素子とする。
【０２５０】
図３２（Ａ）は、二つの画素間で電流供給線３２０６を共通とした場合の例である。即ち、二つの画素が電流供給線３２０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５１】
また、図３２（Ｂ）は、電流供給線３２０８をゲート配線３２０３と平行に設けた場合の例である。なお、図３２（Ｂ）では電流供給線３２０８とゲート配線３２０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３２０８とゲート配線３２０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２５２】
また、図３２（Ｃ）は、図３２（Ｂ）の構造と同様に電流供給線３２０８をゲート配線３２０３ａ、３２３０ｂと平行に設け、さらに、二つの画素を電流供給線３２０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３２０８をゲート配線３２０３ａ、３２３０ｂのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５３】
なお、本実施例の構成は、実施例１〜８の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示表示装置を用いることは有効である。
【０２５４】
[実施例１６]
実施例１３に示した図３０（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲートにかかる電圧を保持するためにコンデンサ３００４を設ける構造としているが、コンデンサ３００４を省略することも可能である。実施例１３の場合、電流制御用ＴＦＴ３００３として実施例１〜８に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＧＯＬＤ領域（第２の不純物領域）を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３００４の代わりとして積極的に用いる点に特徴がある。
【０２５５】
この寄生容量のキャパシタンスは、上記ゲート電極とＧＯＬＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＧＯＬＤ領域の長さによって決まる。
【０２５６】
また、実施例１５に示した図３２（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、コンデンサ３２０５を省略することは可能である。
【０２５７】
なお、本実施例の構成は、実施例１〜８の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電子機器の表示部として本実施例の画素構造を有するＥＬ表示装置を用いることは有効である。
【０２５８】
【発明の効果】
本願発明を実施することで、画素マトリクス回路のｎチャネル型ＴＦＴに１５〜２０Ｖのゲート電圧を印加して駆動させても、安定した動作を得ることができた。その結果、結晶質ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素マトリクス回路や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができた。
【０２５９】
また、本発明によれば、ｎチャネル型ＴＦＴのチャネル形成領域とドレイン領域との間に形成される第２の不純物領域において、その第２の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない領域（ＬＤＤ領域）の長さを容易に作り分けることが可能である。具体的には、ＴＦＴの駆動電圧に応じて第２の不純物領域がゲート電極と重なる領域（ＧＯＬＤ領域）と重ならない領域（ＬＤＤ領域）の長さを決めることも可能であり、このことは、同一基板内において異なる駆動電圧でＴＦＴ動作させる場合に、それぞれの駆動電圧に応じたＴＦＴを同一工程で作製することを可能とする。
【０２６０】
また、本発明のこのような特徴は、駆動電圧や要求されるＴＦＴ特性が画素マトリクス回路とドライバ回路で異なるアクティブマトリクス型の液晶表示装置においてきわめて適したものである。
【図面の簡単な説明】
【図１】  本実施形態のＴＦＴの断面図。
【図２】  ゲート電極と第２の不純物領域との位置関係を説明する図。
【図３】  ＴＦＴの作製工程を示す断面図。
【図４】  ＴＦＴの作製工程を示す断面図。
【図５】  ＴＦＴの作製工程を示す断面図。
【図６】  ＴＦＴの作製工程を示す断面図。
【図７】  ＴＦＴの作製工程を示す断面図。
【図８】  ＴＦＴの作製工程を示す断面図。
【図９】  ＴＦＴの作製工程を示す断面図。
【図１０】  ＴＦＴの作製工程を示す断面図。
【図１１】  ＴＦＴの作製工程を示す断面図。
【図１２】  ＴＦＴの作製工程を示す断面図。
【図１３】  ＴＦＴの作製工程を示す断面図。
【図１４】  アクティブマトリクス基板の斜視図。
【図１５】  アクティブマトリクス回路とＣＭＯＳ回路の上面図。
【図１６】  液晶表示装置の作製工程を示す断面図。
【図１７】  ゲート電極の構成を示す図。
【図１８】  ＴＦＴの構造と電気的特性を説明する図。
【図１９】  結晶質シリコン膜の作製工程を示す図。
【図２０】  結晶質シリコン膜の作製工程を示す図。
【図２１】  結晶質シリコン膜の作製工程を示す図。
【図２２】  ＴＦＴの作製工程を示す断面図。
【図２３】  インバータ回路図、上面図、および断面構造図。
【図２４】  強誘電性混合液晶の光透過率特性を示す図。
【図２５】  半導体装置の一例を示す図。
【図２６】  プロジェクターの構成を説明する図。
【図２７】  アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図２８】  アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図２９】  アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【図３０】  アクティブマトリクス型ＥＬ表示装置の画素部の上面図及び回路図。
【図３１】  アクティブマトリクス型ＥＬ表示装置の画素部の断面図。
【図３２】  アクティブマトリクス型ＥＬ表示装置の画素部の回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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