(57)【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に形成されたｐチャネルＭＯＳトランジスタを構成する第一のゲート電極と、前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタを構成する第二のゲート電極とを有する半導体装置を製造する方法において、
前記第一及び第二のゲート電極を、それぞれｐ型およびｎ型の導電型に形成する工程と、
オゾンとテトラエトキシシランを原料とした熱分解ＣＶＤ法を用いて、前記第一のゲート電極の側壁を覆う部分における膜厚が、前記第二のゲート電極の側壁を覆う部分における膜厚よりも厚い第１絶縁膜を形成する工程と、
前記第１絶縁膜をエッチバックすることにより、前記第一及び第二のゲート電極のそれぞれの側壁に、前記第一のゲート電極の方が相対的に膜厚が厚くなっている第１側壁絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜を形成する工程の前に、
前記ｐチャネルＭＯＳトランジスタを構成するｐ型の第一のＬＤＤ領域を形成する工程と、
前記ｎチャネルＭＯＳトランジスタを構成するｎ型の第二のＬＤＤ領域を形成する工程とをさらに含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１側壁絶縁膜上に、第２絶縁膜からなる第２側壁絶縁膜を形成する工程をさらに有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、さらに詳しくは同一基板上にｐチャネルトランジスタとｎチャネルトランジスタとが形成された半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体デバイスでは、同一基板内に種類の異なるトランジスタを有する半導体装置が広く用いられている。しかしながら、一般に、ｐ型拡散層の形成に使われるＢ+ の拡散係数はｎ型拡散層の形成に使われるＡｓ+ の拡散係数に比べて大きいため、これらの半導体装置において種類の異なるトランジスタのゲート電極の側壁絶縁膜（以下において、「サイドウオール絶縁膜」ともいう。）を同一の厚さで形成することとすると、自己整合工程により拡散層を形成する場合にｐ型拡散層のＢ+ がゲート電極直下のチャネル領域へ拡散してチャネル領域を狭めるためショートチャネル効果が生じてしまい、ひいては所要のトランジスタ特性が得られないという問題がおこった。
【０００３】
したがって、従来において１つの半導体基板上にｐチャネルトランジスタとｎチャネルトランジスタとを形成する場合には、まずＬＤＤ（Lightly Doped Drain ）注入工程まで終わった全てのトランジスタのゲート電極上に厚いサイドウオール絶縁膜を形成する。そして、かかる厚いサイドウオール絶縁膜を有するゲート電極を自己整合マスクとしてＢ+ のイオン注入を行い、ｐ型拡散領域を形成するＢ+ のゲート電極直下への拡散を抑止することとした。そしてその後、サイドウオール絶縁膜の厚さを薄くしたいゲート電極以外のゲート電極をマスクした上で、サイドウオール絶縁膜をトリミングする方法がとられていた。また、かかるトリミングがなされたサイドウオール絶縁膜を有するゲート電極を自己整合マスクとして、ｎ型拡散領域を形成するためのイオン注入が行われる。以下において、この方法を具体的に説明する。
【０００４】
図１（ａ）〜（ｃ）と図２（ｄ）〜（ｆ）、図３（ｇ）〜（ｈ）及び図４（ｉ）〜（ｊ）は、従来の半導体装置の製造方法を説明する図である。
図１（ａ）を参照すると、シリコン基板５０上には、典型的に厚さ５ｎｍのゲート酸化膜１が成膜され、その上に厚さ約１８０ｎｍのポリシリコン膜２が成膜される。そしてその後、ｐ型ゲート不純物としてＢ+ が加速電圧５ｋｅｖ, 面密度３×１０15ｃｍ-2で、ｎ型ゲート不純物としてＰ+ が加速電圧２０ｋｅｖ, 面密度４×１０15ｃｍ-2でポリシリコン膜２に注入される。
【０００５】
次の図１（ｂ）の工程では、図１（ａ）のポリシリコン膜２の上に厚さ約３０ｎｍの窒化膜３が形成された後、フォトリソグラフィーにてゲート電極２Ａ, ２ａが形成される。そしてその後、ゲート電極２ａをマスクした状態でｐ型不純物ＢＦ2 + を例えば加速電圧５ｋｅｖ, 面密度５×１０14ｃｍ-2でシリコン基板５０に注入してゲート電極２Ａに自己整合したｐ- 型ＬＤＤ領域４を形成し、さらにゲート電極２Ａをレジスト膜（図示していない）によりマスクした状態でｎ型不純物Ａｓ+ を例えば加速電圧１０ｋｅｖ, 面密度５×１０14ｃｍ-2で同じくシリコン基板５０に注入してゲート電極２ａに自己整合したｎ- 型ＬＤＤ領域５を形成する。なお、ｎ型不純物はＰ+ でも良い。
【０００６】
次に図１（ｃ）の工程では、典型的には一様な厚さ１００ｎｍを有する酸化膜６が、ＨＴＯ（High Temperature Oxidation）プロセスによりシリコン基板５０の表面及びゲート電極２Ａ, ２ａを覆うように形成される。
次に、図２（ｄ）の工程では、酸化膜６に対してシリコン基板５０の主面に略垂直な方向に作用する異方性エッチングが施され、酸化膜６をシリコン基板５０の表面から除去することにより酸化膜６からなるサイドウオール絶縁膜６Ａ,6Ｂが、それぞれゲート電極２Ａ, ２ａの側壁に形成される。
【０００７】
そして次に図２（ｅ）の工程では、サイドウオール絶縁膜を厚くしたいｐチャネルトランジスタのゲート電極２Ａをレジスト膜７でマスクしたうえで、ゲート電極２ａのサイドウオール絶縁膜６Ｂについてドライエッチング等によりトリミングをおこない、サイドウオール絶縁膜６Ｂの厚さを薄くする。
次に図２（ｆ）の工程では、ｐチャネルトランジスタのゲート電極２Ａを覆っているレジスト膜７を除去し、図３（ｇ）の工程で、ソース／ドレイン領域を形成するｐ型あるいはｎ型の不純物がシリコン基板５０に注入される。
【０００８】
その際、ｐ型不純物をｐ型のゲート電極２Ａ及びサイドウオール絶縁膜６Ａをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６Ａの両外側にｐ+ 型拡散領域８が形成される。また、ｎ型不純物をｎ型ゲート電極２ａ及びサイドウオール絶縁膜６Ｂをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６Ｂの両外側にｎ+ 型拡散領域９が形成される。その際、サイドウオール絶縁膜６Ａはサイドウオール絶縁膜６Ｂよりも厚いため、ｐ+ 型拡散領域８はｎ+ 型拡散領域９よりゲート電極２Ａから離間して形成され、イオン注入工程に引き続いて熱拡散工程を行っても、ホウ素等のｐ型不純物がゲート電極２Ａ直下のチャネル領域に侵入する問題が軽減される。
【０００９】
次に、図３（ｈ）の工程では、図３（ｇ）の構造上に層間絶縁膜としてＳｉＯ2 膜１０がプラズマＣＶＤ法により成膜され、化学機械研磨（ＣＭＰ）によって層間絶縁膜が平坦化される。
さらに、図４（ｉ）の工程では、図３（ｈ）の構造におけるＳｉＯ2 膜１０中に、フォトリソグラフィーによってｐ+ 型拡散領域８あるいはｎ+ 型拡散領域９を露出するよう、コンタクトホール１０Ａ〜１０Ｄが開孔される。
【００１０】
さらに、図４（ｊ）の工程においては、コンタクトホール１０Ａ〜１０ＤにそれぞれＷ（タングステン）プラグ１１Ａ〜１１Ｄが埋め込まれ、図５（ｋ）の工程において図４（ｊ）の構造上にＡｌ膜が成膜される。そしてこれをフォトリソグラフィーによりパターニングすることにより、Ｗプラグ１１に対応した配線パターン１２Ａ〜１２ＤがＳｉＯ2 膜１０上に形成される。
【００１１】
一方上記のような方法のほかに、従来においては、全てのトランジスタに二重のサイドウオール絶縁膜を形成したうえで、サイドウオール絶縁膜を薄くしたいゲート電極以外のゲート電極をマスクし、外側のサイドウオール絶縁膜を選択的にエッチング除去することによってより薄いサイドウオール絶縁膜を生成する方法などがある。
【００１２】
しかし、かかるエッチングを用いる従来の製造方法では、エッチングによって拡散領域や素子分離領域が侵食されたり、工程数も増加するという問題があった。またさらに、トリミングを用いる従来の方法では、製造工程の数が増加するのみならず、トリミングの際のエッチングのコントロールが難しいという問題もある。また、基板を長時間薬液にさらすことによる基板荒れも問題となる。一方、二重のサイドウオール絶縁膜を形成する場合においては、製造工程の数が大幅に増加することが問題となる。
【００１３】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、従来より数少ない製造工程によって厚さの異なるサイドウオール絶縁膜を形成する半導体装置の製造方法と、その方法によって製造された半導体装置を提供することで、高品質な半導体装置の生産効率を簡易な方法により向上させることを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的は、半導体基板と、該半導体基板上に形成されたｐチャネルＭＯＳトランジスタを構成する第一のゲート電極と、前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタを構成する第二のゲート電極とを有する半導体装置を製造する方法において、前記第一及び第二のゲート電極を、それぞれｐ型およびｎ型の導電型に形成する工程と、オゾンとテトラエトキシシランを原料とした熱分解ＣＶＤ法を用いて、前記第一のゲート電極の側壁を覆う部分における膜厚が、前記第二のゲート電極の側壁を覆う部分における膜厚よりも厚い絶縁膜を形成する工程と、前記絶縁膜をエッチバックすることにより、前記第一及び第二のゲート電極のそれぞれの側壁に、前記第一のゲート電極の方が相対的に膜厚が厚くなっている側壁絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法を提供することにより達成される。
【００１７】
また本発明の目的は、絶縁膜を形成する工程の前に、ｐチャネルＭＯＳトランジスタを構成するｐ型の第一のＬＤＤ領域を形成する工程と、ｎチャネルＭＯＳトランジスタを構成するｎ型の第二のＬＤＤ領域を形成する工程とをさらに含む半導体装置の製造方法を提供することによって達成される。
【００１８】
本発明における上記の手段によれば、ゲート電極の導電型に応じてゲート電極上に厚さの異なるサイドウオール絶縁膜を形成し、かかる厚さの異なったサイドウオール絶縁膜をマスクにｎ+ 型あるいはｐ+ 型拡散層を形成するためのイオン注入を行うことにより、従来よりも数少ない製造工程によって高品質な半導体装置を得ることができる。
【００１９】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は、同一または相当部分を示す。
［実施の形態１］
以下において、本発明の実施の形態１に係る半導体装置の製造方法を説明する。  図６（ａ）〜（ｃ）、図７（ｄ）,(ｅ）、図８（ｆ）,(ｇ）、図９（ｈ）,(ｉ）は、本発明の実施の形態１に係る半導体装置の製造方法を説明する図である。
【００２０】
図６（ａ）を参照すると、シリコン基板５０上には、典型的には厚さ５ｎｍのゲート酸化膜１が成膜され、その上に厚さ約１８０ｎｍのポリシリコン膜２が成膜される。そしてその後、ｎチャネルＭＯＳトランジスタ形成領域がレジストで遮蔽された上でｐ型ゲート不純物Ｂ+ が例えば加速電圧５ｋｅｖ, 面密度３×１０15ｃｍ-2でポリシリコン膜２に注入される。次に、ｐチャネルＭＯＳトランジスタ形成領域がレジストで遮蔽された上でｎ型ゲート不純物Ｐ+ が例えば加速電圧２０ｋｅｖ, 面密度４×１０15ｃｍ-2でポリシリコン膜２に注入される。
【００２１】
そして図６（ｂ）の工程では、ポリシリコン膜２の上に厚さ約３０ｎｍのＳｉＮ膜３が形成されたのち、フォトリソグラフィーにてパターニングされ、ｐチャネルＭＯＳトランジスタのゲート電極２Ａと、ｎチャネルＭＯＳトランジスタのゲート電極２Ｂとが形成される。そしてその後、ｐ型不純物ＢＦ2 + を例えば加速電圧５ｋｅｖ, 面密度５×１０14ｃｍ-2でシリコン基板５０に注入することによって、ゲート電極２Ａに隣接したｐ+ 型ＬＤＤ領域４を形成し、さらにｎ型不純物Ａｓ+ を例えば加速電圧１０ｋｅｖ, 面密度５×１０14ｃｍ-2で同じくシリコン基板５０に注入することによって、ゲート電極２Ｂに隣接したｎ+ 型ＬＤＤ層５を形成する。なお、ｎ型不純物はＰ+ でも良い。
【００２２】
次の図６（ｃ）の工程では、Ｏ3 （オゾン）とＴＥＯＳ（テトラエトキシシラン）を原料とした熱分解ＣＶＤ法により、ＳｉＯ2 膜６０を図６（ｂ）の構造上に成膜する。典型的な例では、ＴＥＯＳの流量を1.5 （ＳＬＭ）、Ｏ２／Ｏ３の比率を7.5 、Ｏ３concの密度を115 ｇ／ｃｍ3 とし、堆積は常圧、かつ温度400 ℃で行う。そしてさらに、堆積の後800 ℃の熱処理がなされる。
【００２３】
なお、ゲート不純物の種類の違いに起因したサイドウオール絶縁膜厚の相違は、一例として、ｐチャネルＭＯＳトランジスタを構成するゲート電極２Ａに成膜されたサイドウオール絶縁膜の厚さが135 ｎｍの時、ｎチャネルＭＯＳトランジスタを構成するゲート電極２Ｂに成膜されたサイドウオール絶縁膜の厚さは78ｎｍであり、ノンドープのゲート電極に成膜されたサイドウオール絶縁膜の厚さは97ｎｍであるという実験結果が得られた。
【００２４】
また、ＳｉＯ2 膜６０の膜厚は成長時のＯ3 −ＴＥＯＳ雰囲気の圧力によっても変えることができる。この膜厚の圧力依存性は、以下の表１に示される。
【００２５】
【表１】
0004005269.tif 000002
【００２６】
なお、上記表１は、平坦なＳｉ基板上に一様に堆積したＳｉＯ2 膜の膜厚データを示すものであり、Ａｓを注入したｎ- 型ＬＤＤ領域５上に堆積したＨＴＯ膜の厚さを100 ％とした時の相対的な膜厚に対応する。そして、この表１によれば、ＳｉＯ2 膜６０の厚さはホウ素を注入したｐ型領域上において厚く、砒素を注入したｎ型領域上において薄くなることがわかる。ここで、ｐ型領域上におけるＳｉＯ2 膜６０の膜厚とｎ型領域上におけるＳｉＯ2 膜６０の膜厚の差は、前記ＳｉＯ2 膜６０を通常の高温ＣＶＤ（ＨＴＯ）法によって１００ｎｍ堆積させた場合には１ｎｍ程度でわずかであるが、Ｏ3 −ＴＥＯＳを原料とする減圧ＣＶＤ法（４５０Ｔｏｒｒ）で形成した場合には６ｎｍにまで増大し、さらにこれをＯ3 −ＴＥＯＳを原料に常圧ＣＶＤ法（７６０Ｔｏｒｒ）において形成した場合には３１ｎｍに達することがわかる。このように、図６（ｃ）の工程において、ＳｉＯ2 膜６０をＯ3 −ＴＥＯＳを原料としたＣＶＤ法により形成する場合には、Ｏ3 −ＴＥＯＳ雰囲気の圧力が高いほど、堆積する膜の膜厚差はｐ型領域上とｎ型領域上とで大きくなることがわかる。また、ＳｉＯ2 膜をＯ3 −ＴＥＯＳを原料として常圧ＣＶＤにより形成した場合には、Ａｓ注入領域上において堆積速度が通常の高温ＣＶＤ（ＨＴＯ）形成した場合よりも、３５％も減少することがわかる。この結果は、ゲート電極にＡｓをドープすることにより、形成されるＳｉＯ2 膜の膜厚を効果的に減少させることができることを示している。
【００２７】
次に、図７（ｄ）の工程では、シリコン基板５０に略垂直に作用する異方性エッチングがＳｉＯ2 膜６０に対して施され、ゲート電極２Ａの両側壁面上にサイドウオール絶縁膜６０Ａが、またゲート電極２Ｂの両側壁面上にはサイドウオール絶縁膜６０Ｂがそれぞれ形成される。先にも説明したように、ＳｉＯ2 膜６０はｐ型にドープされたゲート電極２Ａ上において、ｎ型にドープされたゲート電極２Ｂ上におけるよりも大きな膜厚を有するため、サイドウオール絶縁膜６０Ａはサイドウオール絶縁膜６０Ｂよりも大きな厚さを有する。なお、この場合のドライエッチングは、圧力を1000ｍＴｏｒｒ、高周波電力を300 Ｗ、ＣＦ4 の流量を40ＳＣＣＭ、ＣＨＦ3 の流量を35ＳＣＣＭ、Ａｒの流量を645 ＳＣＣＭとして、約18秒間実行するのが好ましい。
【００２８】
図７（ｅ）の工程では、ソース／ドレイン領域を形成するｐ型あるいはｎ型の不純物がシリコン基板５０に注入される。
その際、ｐ型不純物をｐ型のゲート電極２Ａ及びサイドウオール絶縁膜６０Ａをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６０Ａの両外側にｐ+ 型拡散領域８が形成される。また、ｎ型不純物をｎ型ゲート電極２Ｂ及びサイドウオール絶縁膜６０Ｂをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６０Ｂの両外側にｎ+ 型拡散領域９が形成される。その際、サイドウオール絶縁膜６０Ａはサイドウオール絶縁膜６０Ｂよりも厚いため、ｐ+ 型拡散領域８はｎ+ 型拡散領域９よりゲート電極２Ａから離間して形成され、イオン注入工程に引き続いて熱拡散工程を行っても、ホウ素等のｐ型不純物がゲート電極２Ａ直下のチャネル領域に侵入する問題が軽減される。
【００２９】
図８（ｆ）の工程では、図７（ｅ）の構造上に層間絶縁膜としてＳｉＯ2 膜１０がプラズマＣＶＤ法により成膜され、化学機械研磨（ＣＭＰ）によって層間絶縁膜が平坦化される。
図８（ｇ）の工程では、図８（ｆ）の構造におけるＳｉＯ2 膜１０中に、フォトリソグラフィーによってｐ+ 型拡散領域８あるいはｎ+ 型拡散領域９を露出するよう、コンタクトホール１０Ａ〜１０Ｄが開孔される。
【００３０】
さらに、図９（ｈ）の工程では、コンタクトホール１０Ａ〜１０ＤにそれぞれＷ（タングステン）プラグ１１Ａ〜１１Ｄが埋め込まれ、図９（ｉ）の工程において図９（ｈ）の構造上にＡｌ膜が成膜される。そしてこれをフォトリソグラフィーによりパターニングすることによって、Ｗプラグ１１Ａ〜１１Ｄに対応した配線パターン１２Ａ〜１２ＤがＳｉＯ2 膜１０上に形成される。
【００３１】
以上が、本発明の実施の形態１に係る半導体装置の製造方法であるが、以下において、この半導体装置のゲート電極２Ａ, ２Ｂの構造についてさらに説明する。
図１０（ａ）, ( ｂ）は、本発明の実施の形態１に係る半導体装置のゲート電極２Ａ, ２Ｂの構造を示す図であり、このうち図１０（ａ）はｐチャネルＭＯＳトランジスタのゲート電極２Ａ、図１０（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極２Ｂをそれぞれ示すものである。先にも図６（ｃ）において説明したが、ここで図１０（ａ）に示されるｐチャネルＭＯＳトランジスタにおけるゲート電極２Ａ上のサイドウオール絶縁膜６０Ａの厚さは、ｎチャネルＭＯＳトランジスタのゲート電極２Ｂ上のサイドウオール絶縁膜６０Ｂの厚さよりも大きくなる。特に図６（ｃ）の工程でＳｉＯ2 膜６０をＯ3 −ＴＥＯＳを原料とした常圧ＣＶＤにより形成した場合、サイドウオール絶縁膜６０Ａの厚さとサイドウオール絶縁膜６０Ｂの厚さの差は、表１の結果をみると３１％程度に達すると考えられる。このように、ゲート電極２Ａとゲート電極２Ｂとでは、導電型の差異に起因してサイドウオール絶縁膜６０Ａとサイドウオール絶縁膜６０Ｂとで膜厚が大きく異なるが、これに伴って拡散領域間の距離も変化する。先にも表１に関連して説明したが、Ａｓドープされたゲート電極２Ｂ上に形成されるＳｉＯ2 膜６０の厚さは、ゲート電極がドープされない場合よりも著しく減少する。この効果は特に、ＳｉＯ2 膜６０をＯ3 ーＴＥＯＳを原料に使った常圧ＣＶＤ法により形成した場合に非常に顕著に現れる。
【００３２】
換言すると、図１０（ｂ）の構造においては、二つのｎ+ 型拡散領域９間の距離が図１０（ａ）に示された二つのｐ+ 型拡散領域８間の距離よりも非常に小さくなっている。一方、両者の差があまり大きくない方が望ましい場合には、表１に示すように図６（ｃ）のＳｉＯ2 膜６０の堆積工程を減圧環境下で行えばよい。
【００３３】
次に図１１乃至図１３を参照して、ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響について説明する。図１１（ａ），（ｂ）は、ｎ型のゲート電極２Ｂとｎ- 型ＬＤＤ領域５とを備えたｎチャネルＭＯＳトランジスタにおいて形成されるサイドウオール絶縁膜を示す図である。
図１１（ａ）に示されるトランジスタにおいては、サイドウオール絶縁膜６０の他にサイドウオール絶縁膜６０Ｃが形成される。ここでｎ- 型ＬＤＤ領域５の上に堆積するサイドウオール絶縁膜６０の厚さを１とすると、ゲート電極２Ｂの側壁に形成されるサイドウオール絶縁膜６０の厚さもおよそ１となるが、図１１（ａ）に示されるように、この時サイドウオール絶縁膜６０Ｃの断面は縦と横の辺の比が１対１の直角三角形のようになる。
【００３４】
また、図１２（ａ），（ｂ）は、ｐ型のゲート電極２Ａとｎ- 型ＬＤＤ領域５とを備えたｎチャネルＭＯＳトランジスタにおいて形成されるサイドウオール絶縁膜を示す図である。
図１２（ａ）に示されるトランジスタにおいては、サイドウオール絶縁膜６０の他にサイドウオール絶縁膜６０Ｄが形成される。ここでｎ- 型ＬＤＤ領域５の上に堆積するサイドウオール絶縁膜６０の厚さを１とし、ゲート電極２Ａの側壁に形成されるサイドウオール絶縁膜６０の厚さをおよそ２とすると、図１２（ａ）に示されるように、この時サイドウオール絶縁膜６０Ｄの断面は縦と横の辺の比が２対１の直角三角形のようになる。
【００３５】
また、図１３（ａ），（ｂ）は、ｐ型のゲート電極２Ａとｐ- 型ＬＤＤ領域４とを備えたｐチャネルＭＯＳトランジスタにおいて形成されるサイドウオール絶縁膜を示す図である。
図１３（ａ）に示されるトランジスタにおいては、サイドウオール絶縁膜６０の他にサイドウオール絶縁膜６０Ｅが形成される。ここでｐ- 型ＬＤＤ領域４の上に堆積するサイドウオール絶縁膜６０の厚さを２とすると、ゲート電極２Ａの側壁に形成されるサイドウオール絶縁膜６０の厚さもおよそ２となり、図１３（ａ）に示されるように、この時サイドウオール絶縁膜６０Ｅの断面は縦と横の辺の比が２対２の直角三角形のようになる。
【００３６】
以上のような場合において、図１１（ａ），図１２（ａ），図１３（ａ）に示されたトランジスタは同じシリコン基板上に形成されているため、いずれも図１３（ａ）に示されたサイドウオール絶縁膜６０の厚さより少しオーバーエッチングされることになるが、そのようなエッチングがなされた後に生成されたサイドウオール絶縁膜６０Ａ，６０Ｂがそれぞれ図１１（ｂ），図１２（ｂ），図１３（ｂ）に示される。
【００３７】
ここで図１１（ｂ），図１２（ｂ）に示されるように、ＬＤＤ領域がｎ- 型の場合には結果的にサイドウオール絶縁膜６０Ａ，６０Ｂの厚さの増加に寄与しないが、図１３（ｂ）に示されるようにＬＤＤ領域がｐ- 型の場合には結果的にサイドウオール絶縁膜６０Ａの厚さを増加させることになる。なお、ＬＤＤ領域の不純物濃度の相違によってもサイドウオール絶縁膜６０Ａ，６０Ｂの厚さへの寄与の程度が異なり、例えば図１３（ｂ）においてｐ- 型ＬＤＤ領域４の不純物濃度が高ければ結果的にサイドウオール絶縁膜６０Ａの厚さがそれだけ増加することとなる。
【００３８】
以上より、本発明の実施の形態１に係る半導体装置の製造方法によれば、サイドウオール絶縁膜材料として下地依存性の大きい常圧Ｏ３−ＴＥＯＳや低減圧Ｏ３−ＴＥＯＳを用いることにより、例えばｐ型とｎ型のように種類の異なるトランジスタにおいて、厚さの異なるサイドウオール絶縁膜を一工程で形成することができる。
［実施の形態２］
本発明の実施の形態２に係る半導体装置は、上記実施の形態１に係る半導体装置と同様な構成を有し、かつ、同様な方法により製造されるものであるが、ゲート電極の構造が相違するものである。
【００３９】
図１４は、本発明の実施の形態２に係る半導体装置のゲート電極の構造を示す図であり、図１４（ａ）はｐチャネルＭＯＳトランジスタのゲート電極２Ａの構造、図１４（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極２Ｂの構造をそれぞれ示すものである。
図１４（ａ）,(ｂ）に示されるように、本実施の形態２に係る半導体装置のゲート電極２Ａ, ２Ｂのサイドウオール絶縁膜は、その絶縁性を向上させるため、二重サイドウオール構造とされる。具体的には、サイドウオール絶縁膜６０Ａ，６０Ｂの外側にＳｉＮサイドウオール絶縁膜６３が形成される。なお、図１４（ａ）に示されるｐ- 型ＬＤＤ領域４を形成する不純物は、一層目のサイドウオール絶縁膜６０Ａの形成後に注入することもできる。またさらに、このｐ- 型ＬＤＤ領域４の不純物は、二層目を成す窒化膜サイドウオール６３の形成後に注入することもできる。一方、図１４（ｂ）に示されるｎ+ 型拡散層９の不純物は、一層目のサイドウオール絶縁膜６０Ｂの形成後に注入することもできる。またさらに、このｎ+ 型拡散層９の不純物は、二層目を成すＳｉＮサイドウオール絶縁膜６３の形成後に注入することもできる。
【００４０】
図１５は、ＳＡＣ（Self Align Contact）構造を有する本実施の形態２に係る半導体装置の構造を示す図である。ただし、図１５中先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１５を参照すると、本実施の形態２に係る半導体装置では、ＳｉＮサイドウオール絶縁膜６３が、コンタクトホール１０Ａ〜１０Ｄの形成時にエッチングストッパとして作用し、その結果コンタクトホール１０Ａ〜１０Ｄの底部には、ＳｉＮサイドウオール絶縁膜６３により画成された微細な自己整合コンタクトホールが形成される。
【００４１】
図１５に示された構成においては、メモリキャパシタあるいはビット線コンタクトのために深いコンタクトホール１０Ａ〜１０Ｄを形成することが要求され、さらに、ＤＲＡＭとＬＤＤ構造が要求される論理素子、あるいは高速アナログ素子を混載した半導体装置に対して特に有効である。
なお本発明の目的は、さらに上記絶縁膜を、テトラエトキシシランとオゾンを含む酸素の熱分解反応によって形成する半導体装置の製造方法を提供することにより達成され、上記熱分解反応が常圧下で行われる場合と、減圧下で行われる場合が考えられる。
【００４２】
また本発明の目的は、さらに第一のゲート電極はホウ素がドープされたポリシリコンからなり、第二のゲート電極は砒素がドープされたポリシリコンからなる半導体装置の製造方法を提供することにより達成される。
【００４３】
【発明の効果】
上述の如く、本発明によれば高品質な半導体装置の生産効率を簡易な方法により向上させることができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図３】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図４】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図５】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明する図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法をさらに続けて説明する図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法をさらに続けて説明する図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法をさらに続けて説明する図である。
【図１０】本発明の実施の形態１に係る半導体装置のゲート電極の構造を示す図であり、（ａ）はｐチャネルＭＯＳトランジスタのゲート電極、（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極をそれぞれ示すものである。
【図１１】ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響を説明する第一の図である。
【図１２】ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響を説明する第二の図である。
【図１３】ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響を説明する第三の図である。
【図１４】本発明の実施の形態２に係る半導体装置のゲート電極の構造を示す図であり、（ａ）はｐチャネルＭＯＳトランジスタのゲート電極、（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極をそれぞれ示すものである。
【図１５】ＳＡＣ（Self Align Contact）構造を有する本実施の形態２に係る半導体装置の構造を示す図である。
【符号の説明】
１  ゲート酸化膜
２  ポリシリコン膜
２ａ, ２Ａ, ２Ｂ  ゲート電極
３  ＳｉＮ膜
４  ｐ- 型ＬＤＤ領域
５  ｎ- 型ＬＤＤ領域
６  酸化膜
６Ａ,6Ｂ, ６０Ａ〜６０Ｅ  サイドウオール絶縁膜
７  レジスト膜
８  ｐ+ 型拡散層
９  ｎ+ 型拡散層
１０, ６０  ＳｉＯ2 膜
１０Ａ〜１０Ｄ  コンタクトホール
１１, １１Ａ〜１１Ｄ  タングステンプラグ
１２Ａ〜１２Ｄ  配線パターン
５０  シリコン基板
６３  ＳｉＮサイドウオール絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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