(57)【特許請求の範囲】
【請求項１】
複数の送信器からそれぞれ送られる複数の信号を受信する直接シーケンス・スペクトラム拡散受信機において、
前記複数の信号の内少なくとも１つの信号を受信するチューナと、
前記チューナと接続し、前記少なくとも１つの信号のデジタル・サンプル表現を生成するコンバータと、
前記コンバータと接続し、前記デジタル・サンプル表現のＭ個の連続するデジタル・サンプル・セグメントを格納するメモリ構成であって、前記デジタル・サンプル・セグメントは、前記複数の信号の複数の完全な符号サイクルの一部であり、前記Ｍは１以上である前記メモリ構成と、
前記複数の信号の各々に対応する複数のデジタル表現のレプリカ・セグメントを生成するレプリカ信号発生器と、
前記メモリ及びレプリカ信号発生器と接続し、前記メモリ構成に格納された前記Ｍ個のデジタル・サンプル・セグメントのうちのデジタル・サンプル・セグメントと前記複数のレプリカ・セグメントのうちのレプリカ・セグメントとの組を相関させ、Ｍ個の相関プロセスの各々の間に、各々の相関結果を生成する相関器であって、前記相関器は、前記Ｍ個の相関プロセスの各々の間に、前記デジタル・サンプル・セグメントの一つと前記レプリカ・セグメントの一つのＮ個のサンプルの組を同時に相関させるととともに、前記デジタル・サンプル・セグメントと前記レプリカ符号のビットに対応するＮを乗算する乗算器の配列と加算器を含み、前記乗算器の配列は、同時にＮ個の乗算結果を生成し、前記加算器は前記Ｎ個の乗算結果を同時に加算する相関器と、
前記チューナへの電力供給を制御する制御装置であって、該制御装置は、前記Ｍ個のデジタル・サンプル・セグメントが格納された後に前記チューナへの電力供給を停止させる前記制御装置と、
前記加算器と接続する決定手段であって、該決定手段は、所定の送信器に対応する信号が特定されたことを決定する、前記決定手段と、
を含む直接シーケンス・スペクトラム拡散受信機。
【請求項２】
前記メモリ構成は、同時に相関される、前記Ｍ個のデジタル・サンプル・セグメントの各々を格納するＭ個のメモリ・セグメントを有している請求項１に記載の直接シーケンス・スペクトラム拡散受信機。
【請求項３】
前記メモリ構成は、交互に相関される、２個のデジタル・サンプル・セグメントを交互に格納する２個のメモリ・セグメントを有している請求項１に記載の直接シーケンス・スペクトラム拡散受信機。
【請求項４】
前記レプリカ信号発生器が、シフト・レジスタを有していることを特徴とする請求項２または３に記載の直接シーケンス・スペクトラム拡散受信機。
【請求項５】
前記相関器は更に、前記乗算結果を受領し、前記加算器へ、前記乗算結果のアナログ値を提供する変換器を備えていることを特徴とする請求項１に記載の直接シーケンス・スペクトラム拡散受信機。
【請求項６】
前記変換器は、各々が乗算器配列の各々の乗算器に対応する変換器配列を備えていることを特徴とする請求項５に記載の直接シーケンス・スペクトラム拡散受信機。
【請求項７】
前記加算器は、前記乗算結果に対応する電荷を蓄積するコンデンサを備えている請求項５又は６に記載の直接シーケンス・スペクトラム拡散受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にスペクトラム拡散通信システムに関するものであり、更に詳しくはスペクトラム拡散受信器用の低電力信号処理アーキテクチャおよび方法に関するものである。
【背景技術】
【０００２】
スペクトラム拡散通信は、ノイズの多い環境内で高い信頼性を必要とする通信用途に有利である。支配的なノイズはしばしば意図的または偶発的のいずれかである人工妨害である。特定の用途での通信環境は多くの反射体を含んでいる可能性があり、これらの反射体は重大なマルチパス干渉を生じることがある。このようなマルチパス干渉は典型的には周波数選択性フェーディングの形で大きい空白部を作る。スペクトラム拡散通信はこれらの問題に対する優れた対策である。
【０００３】
スペクトラム拡散システムには幾つかのタイプがあり、それには直接シーケンス・スペクトラム拡散システム、周波数ホッピング（ｈｏｐｐｉｎｇ）システム、時間ホッピング・システム、パルス周波数変調（すなわち、チャープ）システム、および種々のハイブリッド・システムがある。これらのうち、直接シーケンス・スペクトラム拡散（ＤＳＳＳ）システムおよび周波数ホッピング・システムはおそらく広範に実施されている。以下の記載では、二進ＤＳＳＳシステムについて検討する。
【０００４】
二進ＤＳＳＳ通信では、広帯域搬送波信号が狭帯域メッセージ信号で変調される。広帯域搬送波信号は、典型的には、二進疑似ランダム・ノイズ（Ｐ／Ｎ）符号シーケンス（ｃｏｄｅ  ｓｅｑｕｅｎｃｅ）を使用して単一周波数を二相変調することによって発生される。Ｐ／Ｎ符号はしばしば１つ以上の高速シフト・レジスタを使用して発生され、各々のシフト・レジスタは原始多項式に従ってモジューロ２の帰還を持つ。発生された高速のＰ／Ｎ符号は平衡変調器（乗算器）に印加され、この平衡変調器の他方の入力信号は狭帯域搬送波である。平衡変調器の出力信号は広帯域信号であり、しばしば「広帯域搬送波」と呼ばれている。データ通信のため、広帯域搬送波は二進メッセージ・データ・ストリームによって二相変調される。メッセージ・データ・速度（ｒａｔｅ）は、通常、Ｐ／Ｎ符号シンボルまたは「チップ（ｃｈｉｐ）」速度よりも遥かに低く、データおよび符号チップのエッジは通常同期化される。妨害を抑圧するＤＳＳＳ技術の能力は、符号チップ速度とデータ速度との比に正比例する。多くの用途では、メッセージ・ビット当り数千の符号チップがある。
【０００５】
ＤＳＳＳ信号は、先ず該信号と（例えば、適切に同調した局部発振器で）局部的に発生された元の狭帯域搬送波のレプリカとを乗算することによって該信号をベースバンドにシフトさせることにより、受信することが出来る。搬送波のレプリカの周波数（または位相）が受信した元の狭帯域搬送波の周波数と同じである場合、乗算器の出力信号は、バイポーラＰ／Ｎ符号シーケンスとメッセージ・データ・シーケンスとの積であるバイポーラ「広帯域データ」ストリームになる。次いで、Ｐ／Ｎ符号は、広帯域データ・ストリームに、受信したＰ／Ｎ符号と時間的に揃った局部的に発生されたＰ／Ｎ符号のレプリカを乗算することにより、除かれる。これはデータ拡散解除（ｄｅ−ｓｐｒｅａｄｉｎｇ）プロセスであり、乗算器の出力に元のメッセージ・データ・ストリームを生じる。
【０００６】
データ拡散解除プロセスでは、広帯域データ・パワー・スペクトルが元の狭いデータ帯域幅に再び集束されて、データ・パワー・レベルをその帯域幅内の背景ノイズよりずっと大きく増大させる。パワー・レベルが増大する量は、いわゆる処理利得であり、符号速度とデータ速度との比に正比例する。更に、任意の狭帯域妨害が符号レプリカ変調によって拡散され、これによりデータ帯域内の妨害パワー・レベルが大幅に低減する。
【０００７】
ＤＳＳＳ信号の受信に伴うしばしば困難な仕事は、適切な搬送波周波数および位相を持つ搬送波レプリカを発生すること、および適切な速度を持ち且つ適切な時間的整列（オフセット）させたＰ／Ｎ符号レプリカを発生することである。多くのＤＳＳＳ通信システムでは、必要な搬送波周波数、搬送波位相およびＰ／Ｎ符号オフセットは受信器において先験的に知られていず、従って、これらのパラメータを決定するには、データ・フィルタ出力に大きい信号が得られるまで異なる値を試さなければならない。これは検索または獲得法として知られており、ＤＳＳＳ信号は、適切な搬送波周波数、位相およびＰ／Ｎ符号オフセットが決定されたとき取得されると云われている。
【０００８】
多くのＤＳＳＳ用途では、ＤＳＳＳ信号レベルは背景ノイズおよび／または妨害レベルよりもずっと低く、適切に拡散解除および低域濾波されるまでは検出できない。受信した信号とノイズとの比（ＳＮＲ）は非常に低いとき、信号の検出および取得に必要な処理利得を達成するためにフィルタを非常に狭くしなければならない。狭いフィルタは長い積分期間を必要とするので、多数の受信したＰ／Ｎ符号サンプルと対応するレプリカＰ／Ｎ符号サンプルとの乗算の結果を累算した後でなければ、検出の判定を行うことが出来ない。この乗算および累算は受信したＰ／Ｎ符号シーケンスとレプリカＰ／Ｎ符号シーケンスとの間の相互相関であり、これらのシーケンスは低いＳＮＲの信号に対して長くなければならない。
【０００９】
ＤＳＳＳ方法を使用すると、多数のユーザが、符号分割多重アクセス（ＣＤＭＡ）技術の使用により同じ広帯域通信路を同時に使用することが可能になる。この技術では、各々の送信器が異なるＰ／Ｎ符号を利用して、異なる符号間の相互相関が実質的にゼロになるようにする。受信器は、適切なＰ／Ｎ符号を選んで取得検索を実行することにより特定の送信信号を選択して検出する。場合によっては、どの送信器が送信を行っているか判らず、従って取得検索に既知のリストからの異なるＰ／Ｎ符号の調査を含めなければならない。多数の異なる符号、符号オフセットおよび搬送波周波数を調査しなければならず、且つＳＮＲが低いときは、取得の仕事は時間およびエネルギの両方を浪費する仕事である。本発明の重要な一面は、ＤＳＳＳ信号取得プロセスにおいて費やされる時間およびエネルギを低減することである。
【００１０】
直接シーケンスおよび他のタイプのスペクトラム拡散通信システムについての説明が、例えば、ロバート・シー・ディクソン著の「スペクトラム拡散システム」第３版（ジョン・ワイリイ・アンド・サンズ発行（１９９４））、およびエム・ケイ・サイモン著の「スペクトラム拡散通信」第２巻（コンピュータ・サイエンス・プレス発行（１９８５））に記載されている。ＣＤＭＡ技術についての説明は、例えば、アンドリュー・ジェイ・ヴィタービ著の「スペクトラム拡散通信のＣＤＭＡ原理」（アディソン・ウェスリイ発行（１９９５））に記載されている。
【００１１】
一般的に広く利用されている広域測位システムの信号はＤＳＳＳ通信の重要な用途である。近年、Ｎａｖｓｔａｒ広域測位システム（ＧＰＳ）衛星が、それぞれ赤道に関して５５°傾いた６つの軌道面内の中高度地球軌道に打ち上げられている。完全なＧＰＳ衛星の星座は２１個の衛星と数個の予備とを有する。これらの衛星から送信された信号により、地上にある受信器が時間とそれ自身の位置を決定することが可能になる。各々の衛星は、衛星の位置についての正確な情報を与え、且つその衛星からユーザの受信器のアンテナまでの距離を測定できるようにするデータを送信する。少なくとも４個のＧＰＳ衛星からのこの情報により、ユーザは公知の三角測量法を利用してそれ自身の位置、速度および時間のパラメータ（すなわち、航法の解）を計算することが出来る。ユーザの受信器が天空から水平線近くまで視野が妨げられていない場合は、典型的には７個（最小で４個）の衛星を地球上またはその近辺に居るユーザから観察することが出来る。各々の衛星は、Ｌ１（１５７５．４２ＭＨｚ）およびＬ２（１２２７．６ＭＨｚ）として知られている２つの周波数で信号を送信し、全ての衛星は前に述べたＣＤＭＡ−ＤＳＳＳ技術を使用してこれらの周波数を共用する。
【００１２】
更に詳しく述べると、各々の衛星は単一の高分解能ＤＳＳＳ信号を周波数Ｌ２で送信すると共に、同じ信号と別のより低い分解能のＤＳＳＳ信号を周波数Ｌ１で送信する。低分解能ＤＳＳＳ信号は、１．０２３ＭＨｚのチッピング速度（ｃｈｉｐｐｉｎｇ  ｒａｔｅ）および１．０ｍｓの繰返し周期を持つＰ／Ｎ符号と、５０ビット／秒の速度を持つメッセージ・データ・シーケンス（ＮＡＶデータ）とを有する。高分解能ＤＳＳＳ信号は、１０．２３ＭＨｚのチッピング速度および１週間以上の繰返し周期を持つＰ／Ｎ符号を使用する。同じＮＡＶデータ・ストリームが所与の衛星からの全てのＤＳＳＳ信号中に使用される。所与の衛星からのＮＡＶメッセージは、ＧＰＳ信号送信時刻、その衛星についてのエフェメリス（ｅｐｈｅｍｅｒｉｓ；位置）データ、星座中の全ての衛星についての暦（ａｌｍａｎａｃ）データ（精度の低下したエフェメリス）、および低分解能追跡から高分解能追跡への移行に関連して使用される引渡しワードを含む。低および高分解能符号は、それぞれコース／取得（Ｃ／Ａ）および精密（Ｐ）符号として知られている。
【００１３】
取得後、各符号のオフセットと、ＮＡＶデータからの信号送信時刻とにより、受信器が対応する衛星とユーザとの間の距離を決定することが可能になる。送信された信号中にＰ符号と繰返しのＣ／Ａ符号との両方を含むことにより、Ｐ符号のより高速な階層的取得が可能になり、２段階の広域航法サービスを提供することが出来る。Ｐ符号はほぼ３メートルの精度の位置を提供し、Ｃ／Ａ符号は３０メートル程度の精度を生じる。典型的には、低分解能のサービスには制限が無く、他方、高分解能のサービスは軍事用に制限されていて、高分解能Ｐ／Ｎ符号の知識を暗号化し又はその他のやり方で管理している。
【００１４】
典型的な軍事用受信器では、Ｃ／Ａ符号が先ず取得される。次いで、引渡しワードがＮＡＶデータ・ストリームから読み出される。引渡しワードは、（タイム・スタンプで送信された通りの）ＧＰＳ時刻に対するＰ符号の近似的なオフセットを指定し、それを使用することにより、Ｐ符号取得中に検索しなければならない異なる符号オフセットの数が低減する。Ｃ／Ａ符号の取得はＰ符号の直接的な取得よりもかなり容易である。というのは、Ｃ／Ａ符号が１．０ｍｓ毎に繰り返され、従って検索するのに１０２３の異なる符号オフセットがあるだけである（検索が通常の半チップ・ステップで行われる場合はこの２倍である）。
【００１５】
受信したＧＰＳ信号は通常、ＧＰＳ衛星が数キロメートル／秒で軌道内を動いていて、かなりのドップラーシフトを生じさせるので、公称Ｌ１およびＬ２搬送波周波数から周波数がシフト（偏移）している。衛星の軌跡は通常先験的に知られており、従って、ＧＰＳ受信器の位置が知られている場合はドップラーシフトした搬送波周波数は予測可能である。残念なことに、受信器の位置は先験的に知られていす、また廉価な受信器では局部発振器にかなりの誤差がある。その結果、受信した搬送波周波数（すなわち、必要とされるレプリカ搬送波周波数）の不確定さが大きくなり（例えば、±７．５ｋＨｚ）、この周波数範囲をＧＰＳ信号取得プロセス中に検索する必要が生じる。周波数またはドップラー検索は通常、異なる局部発振器（搬送波レプリカ）周波数について受信したサンプルと局部的なレプリカＰ／Ｎ符号シーケンスとの相互相関を繰り返すことによって行われる。周波数ステップの間隔を充分小さくして、長い相互相関積分時間（狭いフィルタ帯域幅）が使用されるときに信号を見失うことを防止するようにする。長い積分時間により、低いＳＮＲ信号の検出が改善される。典型的な民間のＧＰＳ用途では、１０ミリ秒の相互相関積分が使用されて（単一のＣ／Ａ符号）、ほぼ５００Ｈｚの等価ドップラー・フィルタ帯域幅を生じる。±７．５ｋＨｚの周波数範囲は３０個の５００Ｈｚステップで検索することが出来る。ＧＰＳ取得は、衛星符号、符号オフセットおよびドップラーシフトに対する検索を必要とする。
【００１６】
ＧＰＳシステムの制御部分は、主制御局（ＭＣＳ）および多数のモニタ局で構成される。モニタ局は視野内にある全てのＧＰＳ衛星を受動的に追跡して、各々の衛星から距離データおよび衛星クロック・データを収集する。この情報はＭＣＳに送られて、そこで衛星の将来のエフェメリスおよびクロックのドリフトを予測する。更新されたエフェメリスおよびクロック・データが、各衛星のＮＡＶメッセージ中で再送信するために各々の衛星にアップロードされる。
【００１７】
動作について説明すると、典型的なＧＰＳ受信器は少なくとも４つの衛星信号の各々について、次のことを実行する。
【００１８】
１）ＤＳＳＳ信号を取得する。
【００１９】
２）ＮＡＶデータ・ストリームと同期をとって、衛星のタイム・スタンプ、ク
ロック訂正、電離層遅延およびエフェメリス・データを読み出す。
【００２０】
３）エフェメリス・データから衛星の位置を計算する。
【００２１】
４）受信器自身のクロックを読んで、タイム・スタンプの時間の受信に関連し
た受信器時刻を決定する。
【００２２】
５）タイム・スタンプ値から受信器時刻を減算することにより信号伝搬時間を
推定する。
この時間差に光の速度を乗算すると、衛星までの距離が推定される。ＧＰＳ受信器のクロックが衛星のクロックと完全に同期している（または、誤差が判っている）場合、受信器の位置を突き止めるのに３つのこのような距離推定値しか必要とされない。しかしながら、衛星が原子クロックを装備しているのと異なり、ＧＰＳ受信器は典型的には廉価な水晶クロックを使用しているので、クロック変移（ゆっくりと変化する誤差）がある。このクロック変移を学習し、その影響は４つのＧＰＳ衛星からの距離（伝搬時間）を測定して、これらの測定値を、４つの未知数（受信器のｘ、ｙおよびｚ、ならびに時間）を持つ４つの連立方程式に使用することによって、除くことが出来る。ＧＰＳについての一般的な情報については、トム・ログスドンの著書「Ｎａｖｓｔａｒ広域測位システム」、ヴァン・ノストランド・レインホルド（１９９２）を参照されたい。
【００２３】
本発明の好ましい用途は、ＧＰＳを使用して、気動車、輸送コンテナ、貨物コンテナ、トラック、トレーラなどの資産の位置を突き止めて追跡することである。この用途では、ＧＰＳ受信器は一般に独立の電源が利用できないので蓄電池から給電される。そこで、ＧＰＳ受信器で消費されるエネルギを低減することによって、蓄電池の動作寿命を長くすることは有利である。
【００２４】
典型的なスペクトラム拡散受信器では、そのフロント・エンド（すなわち、ＲＦおよびＩＦ電子回路）がオンになっている間は多量の電力を消費する。この結果、信号取得および同期に長時間かかる場合はエネルギ消費が高くなる。従来の殆どのＧＰＳ受信器は信号記憶装置（メモリ）を持っていず、実時間で受信信号を処理しなければならない。更に、従来のＧＰＳ受信器は逐次的検索を使用するか、または少数の衛星／符号オフセット／ドップラー（ＳＣＤ）ビン（ｂｉｎ）を同時に検索して、信号取得を達成している。このような受信器は、そのＳＣＤビンが識別されて必要なＮＡＶデータが復号されるまで、各衛星の信号を連続的に受信し処理しなければならない。逐次的検索の場合、各ＧＰＳ信号に関連するＳＣＤビンが識別されるまでかなりの時間が経過するので、エネルギ消費が高くなる。この代わりに、多数のＳＣＤビンを並列に検索して経過時間を低減することが出来るが、既存の処理方法は非常に低い電力で済む方法ではないので、まだエネルギ消費は高い。更に、既存の処理方法では多量の回路が必要であるので並列処理の度合いがかなり制限されている。
【００２５】
本発明の一システムでは、中央設備または中央局が多数の資産（例えば、気動車）を追跡する。各々の被追跡資産には、視野内の数個の衛星からのデータを処理するＧＰＳ受信器が載置される。しかし、正確な位置決定は受信器では行われない。その代わりに、受信器では部分的な処理のみが行われ、その中間結果が資産から中央局へ送られる。これらの中間結果は、ＧＰＳ信号からの航法データまたは他のデータの復号を必要としない。従って、このシステムでは、ＧＰＳ受信器および信号処理装置は衛星信号を取得する（ＳＣＤビンを決定する）のに充分な長さしか電力を供給されないようにすることが可能になる。このシステムでは、大部分のエネルギ消費は取得プロセスで生じ、従って、信号取得時間およびエネルギが劇的に低減されれば、各々の被追跡資産で使用されるＧＰＳ受信器のエネルギは劇的に低減されることになる。
【００２６】
米国特許第５，４２０，５９３号では、多数のＧＰＳ衛星信号を含む或る間隔の受信信号を記憶するメモリが使用されている。受信信号はサンプリングされて、１つの速度でメモりに書き込まれ、そして別のより速い速度でメモリから読み出される。読出し時に、信号はディジタル的に処理されて、受信したＧＰＳ衛星信号を取得して同期を取る。これにより、ＧＰＳ信号の取得のための経過時間を短くすることが出来る。しかし、受信器は信号の記憶の後で直ちにターンオフされず、また低電力信号取得が使用されていない。更に、実質的なエネルギ消費の低減が達成されていない。
【００２７】
米国特許第５，２２５，８４２号には、各々の被追跡資産の所で航法の解を計算しないようにすることによって該資産上のＧＰＳ受信器のコストを低減する、ＧＰＳをベースとした集中資産追跡システムが開示されている。各資産に搭載されているＧＰＳ受信器が視野内のＧＰＳ衛星の幾つかからの信号を処理して、その処理結果を中央局へ中継し、中央局が該資産についての正確な航法の解を計算する。このシステムは、資産上のＧＰＳ受信器によって消費されるエネルギを実質的に低減せず、また実質的に資産上の蓄電池の寿命を延長させず又は蓄電池の交換のためのサービス間の時間を低減する。
【特許文献１】米国特許第５，４２０，５９３号
【特許文献２】米国特許第５，２２５，８４２号
【発明の開示】
【発明が解決しようとする課題】
【００２８】
本発明の１つの目的は、受信時の信号取得段階の殆どの間、受信器をターンオフすることができ、これにより受信器のフロント・エンドのオン時間をかなり低減できるようにする直接シーケンススペクトラム拡散（ＤＳＳＳ）信号処理アーキテクチャを提供することである。
【００２９】
本発明の別の目的は、ＤＳＳＳ信号受信時の信号取得段階の間における電力消費を低くすることの出来る信号処理アーキテクチャを提供することである。
【００３０】
本発明の更に別の目的は、利用可能な集積回路処理で容易に作成され且つＤＳＳＳ信号を取得するためのエネルギが低くて済む低電力並列相関方法を提供することである。
【００３１】
本発明の別の目的は、（取得プロセスに関連した）Ｐ／Ｎ符号およびドップラー検索を（比較的遅く、且つ小さい処理資源を備えた）標準的な逐次的処理装置により実行することができ、しかも受信器のフロント・エンドを検索プロセスの間ターンオンすることを必要としないＧＰＳ信号処理アーキテクチャを提供することである。
【００３２】
本発明のまた別の目的は、ＧＰＳを使用して資産を追跡するために少ないエネルギしか必要としないＧＰＳ信号処理アーキテクチャを提供することである。
【００３３】
本発明の更に別の目的は、特定の受信した信号とノイズとの比（ＳＮＲ）に対して要求されるようにコヒーレントおよび非コヒーレント積分時間を動的に交換できる信号処理アーキテクチャを提供することである。
【００３４】
本発明の更に別の目的は、正確なサブチップＤＳＳＳ信号取得タイミングを得る際に低い受信器出力サンプリング速度を用いることである。
【００３５】
本発明の更に別の目的は、ＧＰＳ衛星信号の高速取得を行えるＧＰＳ信号処理アーキテクチャを提供することである。
【００３６】
本発明の更に別の目的は、ＧＰＳ受信器が不正確である可能性のある廉価な局部発振器を使用している場合でも高速で低エネルギの信号取得を行えるＧＰＳ信号取得方法を提供することである。
【課題を解決するための手段】
【００３７】
本発明の一面によれば、ＤＳＳＳ信号取得の際にエネルギ消費を低減するために低電力高速並列相関器が使用される。また、受信器をオン状態にしていなければならない時間が並列相関器の高速性により短縮されるので、受信器のエネルギ消費は更に低減される。
【００３８】
本発明の別の面によれば、ある時間間隔の受信器出力データがサンプリングされてメモリに記憶され、次いで受信器がターンオフされる。この時間間隔は、記憶された受信器出力データの中に含まれているどの受信ＣＤＭＡ−ＤＳＳＳ信号も取得できるような長さに定められる。記憶された受信器出力データは、各々の所望のＣＤＭＡ信号を取得するのに必要な回数だけメモリからリプレイ（ｒｅｐｌａｙ）される。処理エネルギの消費を低く抑えるため、取得プロセスの際に低電力並列（部分的アナログ）相関器が使用される。この方式は既存のディジタル相互相関器よりも使用するエネルギがずっと少ない。
【００３９】
本発明による集中ＧＰＳ追跡システムは、非追跡資産の消費電力を非常に低くし、また廉価な局部発振器を持つ受信器を使用することが出来る。並列相関器の使用により、低電力を使用する取得プロセスの際に多くの周波数が容易に検索されるので、局部発振器は不正確であってもよい。更に、並列相関器の使用により、ＧＰＳ−ＮＡＶデータの受信および復号を避けることができ、これにより受信器の平均オン時間が更に低減される。並列相関器が全ての衛星符号について素速く検索することが出来るので、衛星検索時間を低減するためにもはや暦は必要でない。航法の解は追跡装置では必要でないので、非常に低い電力を消費する限られた処理のみが必要であり、航法の解は中央局で作成される。
【００４０】
新規であると考えられる本発明の諸特徴は、特許請求の範囲に具体的に述べられている。しかしながら、本発明自体は、更なる目的及び利点と共に、以下の記載を図面と併せて参照すると最も理解し易いであろう。
【発明を実施するための最良の形態】
【００４１】
図１は、複数のＧＰＳ衛星１２、追跡装置１４を搭載している気動車のような被追跡物体（資産）、および中央局１６を示している。前に述べたように、各々の衛星１２は、追跡装置１４内のＧＰＳ受信器が該衛星から受信器アンテナまでの伝搬遅延（および、資産の速度も必要な場合は遅延速度）を測定するために使用する信号を送信する。衛星信号はまた、測定された時間遅延から航法の解を決定するために必要な周期的に繰り返すＮＡＶデータを含む。ＧＰＳ信号中のＮＡＶデータの速度が低い（５０ビット／秒）ので、ＮＡＶデータを収集すべき場合、受信器はかなりの期間（１分から数分まで）の間作動していなければならない。更に、特定の衛星のＮＡＶデータは時間につれて変化し、ＧＰＳ−ＭＣＳがこれらの変化を監視して、ＮＡＶデータに対するほぼ１時間毎の更新を行う。正確な航法の解を保証するため、どのＧＰＳをベースとした航法システムも約４時間以上古くないＮＡＶデータ使用しなければならない。４時間毎よりも頻繁に資産の位置を監視すべき場合、新しいＮＡＶデータを少なくとも４時間毎に収集しなければならない。ＮＡＶデータの維持には１時間当たり平均でほぼ１５秒の受信器の作動が必要であり、これを各々の非追跡資産で行う場合はかなりのエネルギが必要になる。
【００４２】
本発明の一面によれば、航法の解が資産においてではなく中央局１６で計算される。被追跡資産ではＮＡＶデータは何ら要求されない。資産で測定する必要のあるのは、各衛星と資産との間のＧＰＳ信号伝搬遅延に関するデータのみであり、このデータは中央局へ送られる。ＮＡＶデータは、標準的なＧＰＳ受信器を利用することにより、または適切に配置された標準的なＧＰＳ受信器との通信により、中央局１６で決定することが出来る。希望により、ＮＡＶデータまたは他の航法の解は、非追跡資産で受信するのに少ないエネルギしか必要としない一層高い速度の通信リンクを介して非追跡資産に送ることが出来る。資産でＮＡＶデータの復号が必要でない場合、ＧＰＳ信号取得が資産における主要なＧＰＳ処理の仕事になり、集中追跡システムの融通性が本発明の低エネルギ取得方法によって大幅に高まる。
【００４３】
図２に示されているように、気動車追跡装置１４は、アンテナ５で受信したＧＰＳ衛星からの信号に応答する受信器２、処理装置３および送信器４を有する。受信信号は処理装置３で処理され、複数のＧＰＳ衛星から受信した信号の間の伝搬時間差が確認されて利用される。伝搬時間差を利用することにより、資産においてＧＰＳ信号のタイム・スタンプを知る必要性が軽減され、資産におけるデータ・ストリームの復号が必要でなくなる。ＧＰＳデータ・ストリームの復号の必要性がないので、ＧＰＳ信号を取得し且つ取得結果から関連する時間差（および、資産の速度を決定すべき場合はドップラーシフトの差）を計算する受信器のプロセスが低減する。計算された時間差、およびこれらの差に関連した衛星を識別するデータが、送信器４によってアンテナ６から中央局１６へ送信される。ＧＰＳ信号取得が資産のＧＰＳエネルギ消費の主要部分である集中追跡システムについての説明が、前掲の、発明者ハリソン、プラディープ、ブルックスビイおよびラディックによる米国特許出願第０８／４５６２２９号に記載されている。
【００４４】
図３は、直列相関器を使用する従来の直列取得アーキテクチャを示す。従来のＧＰＳ受信器では、信号取得の後に搬送波およびＰ／Ｎ符号同期化、並びにＮＡＶデータの復号が続くが、これらの処理のためのモジュールは図３には示されていない。信号取得アーキテクチャは無線周波／中間周波（ＲＦ／ＩＦ）部２１を有し、ＲＦ／ＩＦ部２１は、アンテナ２１１、ＲＦ増幅器２１２、混合器２１３、局部発振器２１４および低域フィルタ２１５を含む。低域フィルタ２１５は受信されダウン変換された信号をアナログ・ディジタル（Ａ／Ｄ）変換器２２へ供給する。Ａ／Ｄ変換器２２は典型的には、レプリカＣ／Ａ符号チップ速度の整数倍の速度でサンプリングおよび変換を行って、ディジタル・シーケンスを直列ディジタル相関器２３へ供給する。相関器２３は、Ａ／Ｄ変換器２２からのディジタル化した受信器出力サブシーケンスと符号／ドップラー（またはレプリカ）発生器２４から由来するＣ／Ａレプリカ符号サブシーケンスとの内積を直列に計算する。この内積を行うには、先ず乗算器２３１で２つのサブシーケンスの第１の項を乗算して、その結果をコヒーレント累算器２３２に記憶し、次いで２つのサブシーケンスの第２の項を乗算して、その積をコヒーレント累算器２３２に加えるという風に続く。内積は、サブシーケンスのそれぞれの項がＡ／Ｄ変換器２２から得られたときに実時間で行われる。従来のように、サブシーケンスは通常、繰り返すＣ／Ａ符号の１つの周期にわたる。内積が計算された後、コヒーレント累算器は、レプリカ発生器によって発生された特定のＣ／Ａ符号、符号オフセットおよびドップラーシフトについての１つのＣ／Ａ符号サイクルと受信したサブシーケンスとの相互相関のサンプルを含む。内積の演算は、同じレプリカＣ／Ａ符号サブシーケンスを使用しながら、Ａ／Ｄ変換器２２からの幾つかの続いて生じるサブシーケンスに対して繰り返される。その後の内積の結果は次いで自乗器２９によって自乗され、非コヒーレント累算器３０で加算されて、コヒーレント処理結果の非コヒーレント積分を生じる。非コヒーレント累算器３０の出力信号が閾値検出器３１によって調べられ、非コヒーレント累算器３０の信号レベルが充分高ければ、「信号取得完了」命令が発生される。信号が取得されたとき、制御装置２７は、関連するＣ／Ａ符号インデックス（衛星インデックス）、符号オフセットおよびドップラーシフトを監視して、符号／ドップラー発生器２４が異なるＣ／Ａ符号（異なるＧＰＳ衛星について）に変えて別の検索を開始するか、または充分な衛星信号が取得された場合は停止するように命令する。Ａ／Ｄ変換器２２からの幾つかのサブシーケンスが処理された後で信号が取得されていない場合、制御装置２７は、異なるＣ／Ａ符号、符号オフセットまたはドップラーシフトに変えるように符号／ドップラー発生器２４に命令する。各衛星信号が取得されたとき、制御装置２７は関連する符号インデックス、符号オフセットおよびドップラーシフトをＧＰＳ信号同期化およびＮＡＶデータ処理装置（図示していない）へ供給される。
【００４５】
起こりうる全てのＣ／Ａ符号、符号オフセットおよびドップラーシフトを検索するための手段を設けなければならない。制御装置２７は、衛星符号発生器２４３およびオフセット発生器２４４に対する命令により所望のＣ／Ａ符号および符号オフセットを選択する。オフセット発生器２４４は、Ａ／Ｄ変換器２２からのビット・ストリームに対して、衛星符号発生器２４３から発生された符号レプリカの時間オフセットを供給する。ドップラーＩ／Ｑ発生器２４２が、制御装置２７によって想定されたドップラーシフトおよび局部発振器周波数誤差の組合せを表す正弦波（ｓｉｎｕｓｏｉｄ）のディジタル表現を発生する。この正弦波とＣ／Ａ符号レプリカとの積としてレプリカ信号が乗算器２４１によって発生される。ＧＰＳ信号の検出を保証するため、ＲＦ／ＩＦ部２１は同相（Ｉ）および直角位相（Ｑ）の両方の出力信号（図３に示されていない）を発生しなければならず、またこの２つの信号を信号取得のために処理しなければならない。更に、ＩおよびＱのＲＦ／ＩＦ出力信号の各々は、ＧＰＳの分野で知られているように、ＩおよびＱのドップラー正弦波成分の両方で処理しなければならない。
【００４６】
図３に示されている従来の方式では、ＲＦ／ＩＦ部２１からの受信器出力データを入手すると直ぐに処理することが必要であり、その処理は受信信号の符号速度によって制限される。本発明の一面に従った改良された逐次的信号取得処理装置のアーキテクチャが図４に示されている。このアーキテクチャは図３のものと類似しているが、信号記憶メモリ３３が付加され且つＲＦ／ＩＦ部２１への電力が制御装置３５によって制御される点が異なる。ＲＦ／ＩＦ部２１によって供給されるＧＰＳ信号は、Ａ／Ｄ変換器２２によってディジタル形式に変換されるが、ここではＡ／Ｄサンプリング速度がＣ／Ａ符号速度のの小さい非整数倍に設定され得る。メモリ３３は信号取得のための充分な長さの入力信号を記憶し、記憶後にＲＦ／ＩＦ部をターンオンできるようにする。次いで、取得プロセスはメモリに記憶されているデータを読み出すこと、可能性として再度読み出すことによって、進められる。これにより、ＲＦ／ＩＦ部２１がかなりの電力を消費するので、エネルギ消費がかなり低減される。更に、取得処理はもはや、従来技術について述べたように受信信号の符号速度によって制限されることがなくなる。非整数の入力Ａ／Ｄサンプリング速度により、取得処理装置は一層低いサンプリング速度を使用しながら（計算による位置の決定に必要である）正確なＧＰＳ信号伝搬時間差を決定することが可能になる。また、入力ＳＮＲが低すぎないとき、または精度の要件が高すぎないとき、低い非整数サンプリング速度により充分な精度で時間差を決定することができ、従って普通必要とされていた従来の搬送波およびＰ／Ｎ符号同期化プロセス（例えば、搬送波追跡のためのＣｏｓｔａｓ位相ロック・ループ、および符号追跡のための早い−遅い遅延ロック・ループ）を省略することが出来る。
【００４７】
メモリに受信信号セグメントを記憶して、異なるＳＣＤビンを処理するために必要なときにメモリを読み出すことの利点は、局部発振器の不安定さおよび不正確さによる信号取得精度の損失を生じることなく所定の期間にわたって相関処理が行うことが出来ることである。更に、記憶されている信号がまた航法の解のために必要な時間遅延を導き出すために取得される場合、ＧＰＳ受信時の取得段階と追跡段階との間に正確なタイミングを保つ必要がない。測定後に直ちに航法の解（例えば、資産の追跡）が必要とされない用途の場合、低電力のデータ記憶メモリと組み合わせて逐次的相関器のために非常に低い電力の集積プロセスを使用することによって、非常に低い電力のＧＰＳ受信器を構成することが出来る。非常に低い電力の大規模集積プロセス（例えば、１．５ｖ、０．３ミクロンの相補的金属酸化物半導体（ＣＭＯＳ）プロセス）が工業的に開発されている。
【００４８】
殆どのＤＳＳＳシステムにおける様に、ＧＰＳシステムの場合、ＳＮＲは信号処理の前は非常に低いので、閾値検出器３１による信頼性のある信号検出のために必要な高いＳＮＲ相関ピークを生じるように、かなりの期間の受信信号を処理しなければならない。正規の民間ＧＰＳ用途の場合、ＲＦ／ＩＦ部２１からほぼ２０ｍｓの信号を記憶して処理しなければならない。メモリの寸法を小さく保つため、ＲＦ／ＩＦ部２１からの信号は低いサンプリング速度でサンプリングされて、ほんの２〜３レベルに量子化される。民間ＧＰＳ用途の場合、従来のＧＰＳ受信器は典型的には３０メートルのＧＰＳ位置決定（ｆｉｘ）精度を達成する。この精度のＧＰＳ位置決定は、Ｃ／Ａ符号チップの１０分の１未満の誤差で測定される信号符号オフセットから計算することが出来る。信号符号オフセットは、相互相関ピークに関連したレプリカ信号符号オフセットに注目することによって測定される。本発明の一実施態様では、非コヒーレント累算器３０からの１シーケンス（系列）の結果は、符号インデックスおよびドップラーシフトを一定に保ちながらレプリカ符号オフセットを増大させるために発生される。大きな相関結果が観察された場合、補間アルゴリズムを前記シーケンスの結果に適用して、相関ピークに関連した符号オフセットが推定される。符号チップの１０分の１の符号オフセット精度は、Ｃ／Ａ符号チップ速度のほぼ２倍で信号をサンプリングしながら達成される。従来のＧＰＳ受信器は信号取得の際に所望の１０分の１のチップ精度を達成しないものがあり、この代わりに符号同期化の際にＣ／Ａ符号チップ速度のほぼ２倍で信号をサンプリングし、サンプリング段階を早い−遅い遅延ロック・ループの一部として調節することによって達成している。従来の別のＧＰＳ受信器は、Ｃ／Ａ符号チップ速度の１０倍で信号をサンプリングし、１０分の１のチップで、最大の相関ピークを生じる符号オフセットに注目することによって、１０分の１のチップ・タイミング精度を達成している。サンプリング速度を低減することにより、必要なメモリを小さくし、また処理速度が低くすることが出来る。
【００４９】
Ａ／Ｄ変換器２２の入力におけるＳＮＲはゼロよりずっと低いので、Ａ／Ｄ変換器が丁度３つの適切に選ばれた表現レベルを使用するとき殆ど信号の劣化を生じない。各々のサンプルは、２つのデータ・ビットのみを使用する正負符号（ｓｉｇｎ）及び大きさフォーマットで便利に符号化することが出来る。信号検出を保証するため、ＩおよびＱの両方のＲＦ／ＩＦ出力信号を発生し、記憶し、処理しなければならない（図３および図４にはただ１つのＲＦ／ＩＦチャンネルしか示されていない）。３つ以上の表現レベルを使用すると、ＧＰＳの分野で当業者に知られているように、非ＧＰＳ信号による妨害に対する抵抗性がかなり良くなる。しかし、ＩおよびＱ信号にただ２つの表現レベル（１ビット）を使用すると、必要なデータ・メモリが小さくて済み、これは用途によってはコストの点で有利である。本発明の一実施態様では、ＩおよびＱのＲＦ／ＩＦ出力信号がディジタル化されて同時に記憶され、データ・メモリの長さは、信号取得（例えば、２０ｍｓ）を達成するのに必要な全データ・シーケンス保持するのに充分である。１０２３Ｃ／Ａ符号チップ／ミリ秒であり、且つＩおよびＱの両方のＲＦ／ＩＦ出力信号が符号チップ当りほぼ２サンプルでサンプル当り２ビットでサンプリングされる場合、２０ｍｓの信号セグメントに対して１７００００ビットの記憶容量が必要である。便宜のため、ＩおよびＱデータが別々のＩおよびＱメモリに記憶されると考えることが出来る。必要なデータがサンプリングされ、変換されて記憶されたとき、受信器はターンオフすることができ、また記録されたデータは処理することが出来る。
【００５０】
本発明の逐次的方法では、記憶されたデータは、符号、符号オフセットおよびドップラーシフトの各々の組合せについての相関プロセスの際に１度リプレイ（読出し）される。図４のシステムでは、記憶されたディジタル・データ・サンプルのシーケンスが、一度に１つメモリ３３から読み出される。メモリ３３からのシーケンスの各サンプルは、符号／ドップラー発生器２４からのシーケンスの対応するサンプルと乗算器２３１で乗算され、その結果がコヒーレント累算器２３２に累算される。符号／ドップラーまたはレプリカ発生器からのシーケンスまたはデータ・セグメントは試験中の特定の符号、符号オフセットおよびドップラーシフトについて加工される。このように処理されたメモリ・シーケンスの長さコヒーレント積分長であり、典型的には、Ｃ／Ａ符号の１サイクル全体として選ばれ、これは１．０ミリ秒（ｍｓ）である。幾つか（例えば、２０）の隣接する１．０ｍｓメモリ・データ・セグメントが、レプリカ・シーケンスを変えることなく、このように処理される。各々の１．０ｍｓセグメントが処理された後、コヒーレント累算器２３２に記録されている値は１．０ｍｓレプリカとデータ・セグメント（シーケンス）との間の相互相関を表す。この値は、自乗器２９によって自乗され、非コヒーレント累算器３０に加えられる。所与のレプリカ信号について最初の１．０ｍｓセグメントが処理される前に、非コヒーレント累算器３０はゼロにリセットされて、最後の累算された結果が、レプリカ信号によって指定された特定の符号、符号オフセットおよびドップラーシフトについての全体の相関スコア（ｓｃｏｒｅ）値を表すようにする。同様に、コヒーレント累算器は、各々の１．０ｍｓセグメントが処理される前にリセットされる。閾値検出器３１が相関スコアを監視し、相関スコアが所定の閾値をより大きい場合は「信号取得完了」信号を発生する。「信号取得完了」信号を受けたとき、制御装置３５が簡単なピーク検索および補間アルゴリズム（後述する）を実行して、検査中の所与の符号インデックスおよびドップラーシフトに関連した符号オフセット最良の推定値を見付ける。制御装置３５は次いで、別の符号、符号オフセットおよびドップラーシフトの組合せを選択し、レプリカ発生器に命令して、この変更を反映するようにレプリカ信号を変更させる。信号取得プロセスは、検索すべき符号、符号オフセットおよびドップラーシフトに対応する多数のレプリカ信号について繰り返され、所望の数のＧＰＳ信号（異なるＣ／Ａ符号）が取得されたときに停止する。制御装置３５は次いで、出力信号として、取得した信号に関連する符号インデックス、推定オフセットおよびドップラーシフトを発生する。
【００５１】
ＩおよびＱメモリ・データは、図４に示されているような１つのディジタル相関器２３を使用して逐次的に処理する（全てのＩデータを処理し、次いで全てのＱデータを処理する）ことが出来る。この代わりに、ＩおよびＱメモリ・データは、別々のディジタル相関器を使用して同時に処理することが出来る。いずれの場合も、信号取得を保証するため、ＩおよびＱドップラー処理を、Ｉメモリ・データおよびＱメモリ・データの両方について行わなければならない。従って、４つのＩおよびＱの組合せがあり、それらは１つのディジタル相関器により逐次的に又は複数のディジタル相関器により同時に処理することが出来る。１つの逐次的方法では、所与のレプリカ符号インデックス、符号オフセットおよびドップラーシフトを持つメモリ・データ・シーケンス全体についての相関結果がつぎのように計算される：先ず、コヒーレントおよび非コヒーレント累算器がゼロにリセットされる。次いで、Ｉメモリ・データがＩドップラー・レプリカと共に処理されて、その相関結果がコヒーレント累算器に累算される。次いで、Ｑメモリ・データがＱドップラー・レプリカと共に処理されて、その相関結果がコヒーレント累算器に累算される。次いで、全コヒーレント累算結果が自乗器２９によって自乗されて、非コヒーレント累算器３０に加えられる。次に、コヒーレント累算器がリセットされる。次いで、Ｑメモリ・データがＩドップラー・レプリカと共に処理されて、その相関結果がコヒーレント累算器に累算される。次いで、Ｉメモリ・データがＱドップラー・レプリカと共に処理されて、その相関結果が反転されて（−１を乗算して）コヒーレント累算器に累算される。次いで、全コヒーレント累算結果が自乗器２９によって自乗されて、非コヒーレント累算器３０に加えられる。このプロセスは各々の１．０ｍｓメモリ・データ・セグメントについて、セグメント間で非コヒーレント累算器をリセットすることなく、繰り返され、その際に両方のＩおよびＱメモリ・データの２つの完全な読出しサイクルを必要とする。ＩおよびＱドップラー発生器２４２、乗算器２４１およびディジタル相関器２３を使用して４つの全てのＩおよびＱの組合を同時に処理することにより、取得時間およびエネルギを低減することが出来る。
【００５２】
１つの便宜的な態様では、符号／ドップラー発生器２４は、図４に示されているように、ドップラーＩ／Ｑ発生器２４２、衛星符号発生器２４３、オフセット発生器２４４および乗算器２４１で構成される。ドップラーＩ／Ｑ発生器２４２はサンプル速度に対して所望の周波数の正弦または余弦波を表すディジタル・シーケンスを発生し、例えば、アドレス・カウンタによって駆動される読出し専用メモリ（ＲＯＭ）で具現化することが出来る。正弦波の周波数および位相（ＩまたはＱ）は、記憶されている正弦波のサンプルを（例えば、アドレス・デシメーションによって、また開始アドレスの選択によって）読み出す順序を制御することにより選択することが出来る。他のディジタル正弦波発生器も当業者には知られている。ＧＰＳ−Ｃ／Ａ符号の場合、適切な順序でＣ／Ａ符号ビットを発生するために周知の状態機械（ｓｔａｔｅ  ｍａｃｈｉｎｅ）を使用することが出来る。ドップラー正弦波およびＣ／Ａ符号値は乗算器２４１で乗算されて、レプリカ信号を生じる。起こりうる全ての符号オフセットを検索するための手段は、オフセット発生器２４４を使用して衛星符号発生器２４３からの記憶された符号レプリカの時間オフセットが供給される。衛星符号発生器２４３を状態機械により具現化した場合、相関プロセスを開始する前に状態機械を関連する状態にリセットすることによって特定の符号オフセットがもたらされる。異なる符号オフセットに対応する初期状態はＲＯＭに記憶して、簡単な二進アドレス・カウンタによってインデクシング（ｉｎｄｅｘｉｎｇ）することが出来る。
【００５３】
実際には、取得検索を便利に行うには、まず符号およびドップラーシフトを選択し、次いで異なる符号オフセットをインデクシングする。次いで、ドップラーシフトを変更して、異なる符号オフセットについて再び調べる。非コヒーレント累算器３０は、隣接する符号オフセットのシーケンス内の各々の候補の符号オフセットについて１つずつ設けた累算器の配列によって具現化することができる。この累算器構成では、隣接のオフセットについてのスコアを同時に検査することが可能になり、これにより、補間アルゴリズムを適用して実際のスコアのピークに関連したサブチップ・オフセットを見付けることが出来る。逐次的補間アルゴリズムを使用する場合には、ピーク・オフセット値は１つの累算器素子を使用して補間により求めることが出来る。
【００５４】
全取得時間は、多数の符号オフセットを同時に処理することによって低減することが出来る。例えば、多数のディジタル相関器２３を使用して、これらの各々を、遅延を持たせたレプリカ信号によりそれぞれ駆動することが出来る。異なる遅延は、符号／ドップラー発生器２４の出力に結合されたタップ付き遅延線によって具現化することが出来る。この場合、異なるタップの各々が別々の直列ディジタル相関器２３を駆動し、各々の相関器２３からの結果が別々に自乗されて非コヒーレント累算器配列の関連する素子に累算される。
【００５５】
図５は、本発明の別の面による、低電力および高速信号取得の両方を行う代替のＧＰＳ受信器アーキテクチャを示す。信号取得アーキテクチャは図４のものと同様であるが、異なる点は、直列ディジタル相関器、直列ドップラー及びＰ／Ｎ符号発生器、および直列読出しメモリが、並列相関器３６、並列ドップラー及びＰ／Ｎ符号発生器３７、および並列読出しメモリ３３とそれぞれ置換されていることである。本発明の一面は、並列相関器における大規模並列アナログ加算のための方法である。アナログ加算は、メモリ、レプリカ発生器および相関器素子の大規模並列構成と組み合わさって、相関プロセスで動的な時間およびエネルギ低減を生じさせる。アナログ加算の結果はＡ／Ｄ変換器３８によってディジタル形式に変換される。Ａ／Ｄ変換器３８は、後述するように自乗器２９と組み合わせることが出来る。並列アーキテクチャはまた、低エネルギ使用を達成するために低電力相補的金属酸化物半導体（ＣＭＯＳ）集積回路技術を利用する。ＣＭＯＳ回路におけるエネルギ使用量は、回路のノードの静電容量の充電および放電によって支配される。ノードの電圧が静止していおり（すなわち、不変であり）またはノードの静電容量が小さいときは、ノードで使用されるエネルギは少ない。本発明では、並列ドップラー及びＰ／Ｎ符号レプリカ発生器およびレジスタ、データ・メモリおよび並列相関器が、相関プロセス中に充電および放電するＣＭＯＳノードの数を最少にするように構成される。
【００５６】
図６は、並列相関の概念を例示し、受信信号およびレプリカ信号が何らドップラーシフトを持っていない場合の波形を示している。ディジタル化された信号データがＲＦ／ＩＦ部２１およびＡ／Ｄ変換器２２から得られるとき、該信号データは逐次的にデータ・メモリに書き込まれる。データ・メモリ３３は、データの長いシーケンスが出力に同時に得られるように大規模並列出力を有するように構成される。また、シフト・レジスタ１００４に選ばれたレプリカ信号が装入され、シフト・レジスタ１００４はデータ・メモリ３３からのものと同じ長さを持つ大規模並列出力を有するように構成される。所与のドップラーシフト、符号インデックスおよび符号オフセットについての並列データ・シーケンスと並列レプリカ・シーケンスとの間の相互相関（すなわち、内積）のサンプルが、並列相関器１０００によって一度に全て発生される。並列相関器１０００において、メモリ・データ・シーケンスの各々の要素が、乗算器配列内の対応する乗算器を使用して、レプリカ・シーケンスの対応する要素と乗算される。乗算器出力信号は同時に加算されて、相関器出力にコヒーレント処理結果を形成する。隣接の符号オフセットについてのコヒーレント処理結果は、メモリ・データを静止した状態に保持しながらレプリカ・レジスタを１ステップだけシフトさせることによって発生される。この代わりに、レプリカ信号を静止した状態に保持しながら、メモリ・データをシフトさせることが出来る。
【００５７】
本発明の魅力的な一実施態様では、並列出力データおよびレプリカ・シーケンスが１．０ｍｓの長さであって、Ｃ／Ａ符号の１サイクルにわたる。データ・シーケンスは、Ｃ／Ａ符号チップ当りほぼ２つのサンプルの速度でサンプリングし、次いで２ビットの正負符号及び大きさフォーマットを使用してＡ／Ｄ変換器により３つのレベルにディジタル化することによって、ＲＦ／ＩＦ出力信号から作成される。このサンプリング速度およびレベル数はエイリアシング（ａｌｉａｓｉｎｇ）を防止し、Ａ／Ｄ閾値レベルが適切に選ばれていれば実質的なＳＮＲの劣化を防止し、また２１００サンプル程度のシーケンス長を生じる。上記の正負符号及び大きさフォーマットは、上述の乗算器配列に簡単な乗算器を使用することを可能にする。他の魅力的なデータ表現、サンプリング速度および並列出力シーケンス長が可能であり、それらは当業者には明らかであろう。
【００５８】
図７は、並列出力レプリカ・シーケンスを発生する１つの方法を示す。符号／ドップラー発生器１００８において、Ｃ／Ａ符号発生器１００１が所望のＣ／Ａ符号シーケンスを発生し、ディジタル化正弦波発生器１００２が所望の位相およびドップラーシフトを持つディジタル化正弦波シーケンスを発生する。乗算器１００３が、符号／ドップラー発生器１００８により供給される符号および正弦波シーケンスを逐次的に乗算して、レプリカ・シーケンスを発生し、このシーケンスは並列出力符号／ドップラー（レプリカ）レジスタ１００４に入力される。
【００５９】
レプリカ・シーケンスは、好ましくは、３レベル（２ビット）の正負符号及び大きさフォーマット、または２レベル（１ビット）の正負符号フォーマットで表される。これらのフォーマットは、より多くのビットを使用するフォーマットに比べて、並列相関器の複雑さおよび電力消費を低減する。３以下のレベルの場合、レプリカ・シーケンス中のドップラー部分は高調波成分を持ち、これらの高調波は入力信号と誤って相関することがある。この問題は、ＲＦ／ＩＦ出力信号がゼロ周波数から実質的にオフセットされるようにＲＦ／ＩＦ局部発振器周波数を選択することによって防止することが出来る。充分大きなオフセットを選ぶことによって、その結果生じる全ての必要なドップラー・レプリカ周波数の高調波が最高のドップラー・レプリカ周波数よりも充分に高くなる。この高調波の問題はスーパーヘテロダイン受信器の設計において当業者によく知られている。希望により、ドップラー・レプリカ高調波レベルは、ドップラーおよびレプリカ表現においてより多くのビットを使用し、且つレプリカ・レジスタにおいてサンプル当りより多くのビットを使用することによって、低減することが出来る。
【００６０】
図８は、図７のレプリカ発生方法を使用する、データ・メモリ３３、レプリカ・シフト・レジスタ１００４および並列相関器１０００の一実施態様の短いセグメントを示す。データ・シーケンスおよびレプリカ・シーケンスは共に、２ビットの正負符号及び大きさ表現を使用しており、またメモリ３３、シフト・レジスタ１００４および相関器１０００の各々の中の複数の行の要素が、列を成すように互いに揃っているので、これらの２つのシーケンスからの対応するサンプルの正負符号（Ｓ）及び大きさ（Ｍ）のビットは各列において対応する乗算器１２００に供給することが出来る。２つのシーケンスからの正負符号及び大きさの入力値が、例えば、−１、０または＋１のいずれかである場合、各々の乗算器１２００は出力信号として−１、０または＋１のいずれかを発生する。別々のディジタル・アナログ変換器１３００が各々のディジタル乗算器出力信号をアナログ形式に変換する。全てのＤ／Ａ変換器の出力信号が共通の出力に供給されることによって加算され、共通の出力はアナログ相関結果を表す。アナログ加算は電荷の加算によって具現化するのが便利であるが、他のアナログ加算も可能である。この加算方法は空間的に効率がよく、必要とする電力が非常に小さく、アナログ・メモリを必要とせず、非常に高速である。この並列相関器アーキテクチャの別の利点は、符号およびドップラー・シーケンスがプログラム可能であり、これにより単一の相関器が多数の符号インデックス、オフセットおよびドップラーシフトに対して高速で検索することが可能になることである。
【００６１】
図９は、図８の２シーケンス並列相関器の１段の一実施態様を示す。乗算器１２００が、Ｄ／Ａ変換器１３００内のスイッチ１４００および１５００を制御する正負符号及び大きさ出力ビットを発生する。スイッチは、電荷加算コンデンサ１１００の一方の端を正の基準電圧線または負の基準電圧線、或いは出力基準電圧線（例えば、アース）に接続する。和が２つのステップで発生される。先ず、電荷リセット線が「低」に設定されて、電荷リセット・スイッチ１６００を閉じ、且つ各々の並列相関器段内のスイッチ１４００を作動して、該スイッチが関連するコンデンサを出力基準線（図９ではアース）に接続するようにする。これにより全てのコンデンサが放電する。次いで、電荷リセット線が「高」に設定されて、電荷リセット・スイッチ１６００を開き、各々の並列相関器段のデータおよびレプリカ値が関連する正負符号及び大きさスイッチ１４００および１５００をそれぞれ制御するようにする。この２ステップのプロセスは、時間につれて電荷加算コンデンサ上に過大な電荷が蓄積しないように保証する。この並列相関器は、例えば、金属−金属「クロスオーバー」コンデンサおよび二元電子スイッチを使用することによって、低コストディジタル・プロセスで具現化することが出来るので有利である。最後に、電荷加算は単に加算線を延長することによって多数の集積回路にわたって拡張することが出来るので有利である。
【００６２】
図１０は、レプリカ信号を発生する別の方法を示す。この方法では、符号およびドップラー・レプリカ・シーケンスが、別々の並列出力レジスタに記憶される。符号／ドップラー発生器１０１０のＣ／Ａ符号発生器１００１が所望のＣ／Ａ符号シーケンスを発生し、このシーケンスは符号レプリカ・レジスタ１００５に入力される。同様に、符号／ドップラー発生器１０１０のディジタル化正弦波発生器１００２が、所望の位相およびドップラーシフトを持つディジタル化正弦波シーケンスを発生し、このシーケンスはドップラー・レプリカ・レジスタ１００６に入力される。
【００６３】
図１１は、図１０のレプリカ発生方法を使用する、データ・メモリ３３、符号レプリカ・レジスタ１００５、ドップラー・レプリカ・レジスタ１００６および並列相関器１０００の一実施態様を示す。別々の符号レジスタ１００５およびドップラー・レジスタ１００６が使用されて、別々のメモリ・データ、符号およびドップラー・シーケンスを生じる。これらの３つのシーケンスからの対応するサンプルの正負符号（Ｓ）及び大きさ（Ｍ）ビットが対応する乗算器１２０１に供給される。データおよびドップラー・シーケンスからの正負符号及び大きさの入力値が例えば−１、０または＋１であり、また符号シーケンスからの入力値が−１または＋１である場合、各々の乗算器１２０１は出力信号として−１、０または＋１のいずれかを発生する。異なる乗算器出力信号は全て、前に２シーケンス並列相関器について述べたようなアナログ加算を使用して同時に加算される。
【００６４】
図１２は、図１１の３シーケンス並列相関器の１段の一実施態様を示す。図示の相関器段は図９の２シーケンス並列相関器の段と同様であるが、異なる点は、乗算器が追加の排他的オア・ゲートを有し、これにより別々の符号レジスタ・ビットが乗算結果の正負符号に影響を及ぼすようにしたことである。
【００６５】
図８および図１１の２および３シーケンス並列相関器は複数シーケンス並列相関器として一般化することが出来る。２シーケンス相関器に対して、３シーケンス相関器では相互相関シーケンスのうちの１つが２つの別々のシーケンスに分解されている。この分解を一般的にデータ・シーケンスおよびレプリカ・シーケンスの両方に適用することにより、複数シーケンス並列相関器または内積機械を構成することが出来る。
【００６６】
並列相関器における「差動」アナログ加算により、ノイズ感受性を低くするなどの利点が得られる。図１３は、１つの簡便な差動加算構成を示す。並列相関器の各々の段では、２つのＤ／Ａ変換器が、関連する乗算器からの同じ正負符号及び大きさ出力信号によって並列に駆動される。一方の変換器は正の変換器と呼ばれ、そのコンデンサが正の加算線に接続されており、また他方の変換器が負の変換器と呼ばれ、そのコンデンサが負の加算線に接続されている。各々の変換器内のスイッチは、当該分野で周知のように電子スイッチで具現化される。２つの変換器は同じように動作し、但し負の変換器内の正負符号スイッチ１５００が、正の変換器内の正負符号スイッチとは逆向きに接続されている。差動方法の場合、最終的なコヒーレント相関結果を決定するために、正および負の加算結果の差をとらなければならない。これは、例えば、当該分野で周知のように高速線形またはコンデンサ・スイッチング式差動増幅器を使用して実行することが出来る。この代わりに、正および負の加算結果を別々にＡ／Ｄ変換して、それらの差をディジタル的に計算し、自乗して、非コヒーレント加算してもよい。
【００６７】
図１１の３シーケンス並列相関方法は、図８の２シーケンス方法よりも使用する電力が少ない。というのは、その後の符号オフセットについての相関結果を求めるとき１ビットの深さの符号レジスタのみをシフトすればよく、別々のドップラー・レジスタ内のシーケンスは固定して保持することが出来るからである。２ビットの深さであるレジスタをシフトさせることは、１ビットの深さであるレジスタをシフトさせる場合よりも２倍の電力を消費する。並列相関方式の場合の主要な電力消費がレジスタのシフト動作で生じるので、３シーケンス方法が有利である。他方、２シーケンス方法では、使用するシフト・レジスタの要素（ビット）の数がより少なく、また乗算器内の排他的オア・ゲートの数がより少ないので、
具現化物がより小形になる。具現化物の寸法の差異は、ドップラー・レプリカ表現のビット数が増大するにつれて消滅する。
【００６８】
図９および図１２に示されているＤ／Ａ変換器１３００は、電荷加算コンデンサの充電を制御するために直列のスイッチを利用している。３シーケンスの場合についての乗算器およびディジタル・アナログ変換器の代替実施態様が、図１８に示されている。この実施態様の利点は、ディジタル論理機能部が電荷加算コンデンサを直接駆動し、直列接続のスイッチが必要でないことである。この乗算器及びＤ／Ａ変換器の組合せは、標準的なディジタルＣＭＯＳプロセスで容易に具現化することが出来る。コンデンサ１１０１及び１１０２は実質的に同じ値を持ち、協働して３レベルＤ／Ａ変換を行い、例えば−１、０および＋１を生じる。−１レベルは両コンデンサを低（ディジタル的な接地）に駆動することによって得られ、＋１レベルは両コンデンサを高（ディジタル的なＶｄｄ）に駆動することによって得られ、０は一方のコンデンサを高に、他方のコンデンサを低に駆動することによって得られる。乗算器２００１においては、排他的ノア・ゲート１２１０およびアンド・ゲート１２１１が２ビットのデータとドップラー値とを乗算して、正負符号及び大きさ積を形成する。次いで排他的ノア・ゲート１２１２が２ビットの積をＡおよびＢ信号に変換し、これらの信号は２つのコンデンサを同じ方向または異なる方向のいずれかに駆動する。最後に、排他的ノア・ゲート１２１３がＡおよびＢ信号に二進符号値を乗算し、ノア・ゲート１２１４がリセット段階の際は両コンデンサを放電させるように両コンデンサを接地させる。
【００６９】
所与の長さの記憶されたＧＰＳ信号について、コヒーレントおよび非コヒーレント処理の長さの間に妥協が存在する。コヒーレント相関の長さが増大するにつれて、各々のコヒーレント処理結果のＳＮＲが増大するが、自乗および非コヒーレント累算（積分）のために利用できるコヒーレント処理結果の数が減少する。当業者に知られているように、ＳＮＲはコヒーレント処理長の１０倍の増大当り１０ｄＢ改善されるのに対し、非コヒーレント処理長の１０倍の増大当り５ｄＢしか改善されない。従って、所与のメモリ・データ長について、プリディテクション（ｐｒｅ−ｄｅｔｅｃｔｉｏｎ）ＳＮＲは１つの長いコヒーレント相関を実行することによって最大にされる。しかし、予測されない受信器の運動または局部発振器のジッタにより実行可能なコヒーレント処理の長さが制限される。また、コヒーレント相関長が増大するにつれて、ドップラー・ビンの帯域幅が減少し、これにより検索しなければならないドップラー・ビンが多くなる。図４および図５のアーキテクチャは、レプリカ発生器を介してのコヒーレントおよび非コヒーレント処理長の動的な妥協策、コヒーレントおよび非コヒーレント累算器のリセット操作、および自乗機能のバイパスが容易に行えるようにする。
【００７０】
信頼性のある検出のために必要なプリディテクションＳＮＲが、正確な相関ピークの突止め（すなわち、補間）のために必要なＳＮＲよりも低いことは普通真実である。従って、取得時間およびエネルギは、相関検出が観察されるまで一層短いコヒーレント相関を使用し（および検出の信頼性の制約が許す限りの広さを持つより少ない数のドップラー・ビンについて検索し）、検出事象を生じた値に近い符号オフセットおよびドップラーシフトを使用して一層長いコヒーレント相関によりデータを再処理して、ＳＮＲを増大させ且つ優れた符号オフセット補間を実行することによって、最小にすることが出来る。図４および図５のアーキテクチャは、この２ステップのプロセスを容易に可能にする。
【００７１】
図１４は、１．０ｍｓＣ／Ａ符号Ｐ／Ｎ波形（サンプリングされてない）についてのノイズの少ない自己相関波形の一部分を示す。自己相関は、１チップ幅よりも大きい大きさの全てのオフセットについては非常にゼロに近く、−１および＋１チップ幅の間のオフセットについては（オフセットの）三角関数である。本発明の別の面では、Ｃ／Ａチップ速度の非整数倍であるサンプリング速度を使用することによって、実質的にＣ／Ａチップ速度の２倍より高いサンプリング速度を使用することなく、正確なサブチップ相関ピーク時間推定が達成される。Ｃ／Ａ符号チップ当り整数（Ｎ）個のサンプルの場合、離散時間自己相関サンプル値は、実質的に受信器帯域幅がＧＰＳ信号の帯域幅よりも広いときにＣ／Ａ符号チップ周期の１／Ｎの入力信号時間オフセット変動に対して実質的に一定に留まる。これは量子化の形態であり、Ｎが大きくない場合はかなりの量子化誤差を生じる。例えば、Ｃ／Ａ符号チップの１０分の１のオフセット測定精度では、Ｃ／Ａ符号チップ速度のＮ＝１０倍のサンプリング速度が必要である。受信器帯域幅がより制限されている場合、自己相関サンプル値は入力信号時間オフセットにつれて変化するが、必ずしも入力信号時間オフセットにつれて線形に変化しない。非整数倍のサンプリング速度を使用すると、信号Ｃ／Ａ符号チップのシーケンスがサンプリングされるとき、サンプル・インスタントが歳差運動またはチップ相対位置に巻き込む。この歳差運動により、計算された自己相関値が入力信号時間シフトにつれて、ずっと小さい時間シフトで実質的に線形に変わることが出来る。以上の説明は二進Ｃ／Ａ符号の自己相関について行ったが、この同じ歳差運動法は一般的に多レベル信号に適用可能である。
【００７２】
レプリカ符号インデックスおよびドップラーシフトがノイズの多い入力信号のものと整合する場合、直列または並列相関器は図示の自己相関関数のノイズの多いサンプルを計算する。１．０ｍｓのＣ／Ａ符号周期当り整数個（例えば、２１８３）のサンプルがあるように信号サンプリング速度を選ぶことによって、例えば、（同じレプリカ符号オフセットを使用して）２０個の相次ぐ１．０ｍｓデータ・メモリ・シーケンスからの相関結果が、Ｃ／Ａ符号自己相関波形上の同じ点の２０個のノイズの多いサンプルを生じる。信号取得の際、レプリカ・ドップラーシフトおよび位相は信号のドップラーシフトおよび位相と正確に整合することは稀であり、このためコヒーレント相関結果の自乗が正の相関結果を保証するために必要である。図１４はまた、入力信号のもの整合するとレプリカ符号インデックスおよびドップラーシフトおよび位相を持ち、受信信号のものに近い幾つかの符号オフセットについて計算して得られた典型的な自乗した１．０ｍｓコヒーレント相関サンプル点（×）を示す。同じ符号オフセットからの自乗したサンプルを平均することによって、対応する自己相関値のノイズ低減推定値が発生される。典型的な平均化した自己相関サンプルもまた図示してある。個の平均化は、いわゆる非コヒーレント加算である。三角関数に対するサンプル・グリッドの位相は、入力Ａ／Ｄサンプリング・クロックに対する受信波形の位相に依存する。
【００７３】
図１４の波形において、自己相関ピークの時間は関心のあるパラメータであり、このピーク時間は通常サンプリング・グリッド上にはない。しかし、ピーク時間の周りの平均化した自己相関値を使用して、ピーク時間を補間により推定することが出来る。当業者には種々の補間法が知られているが、１つの方法では、符号オフセットの増加に従って平均化した自己相関サンプルを順に並べ、２つの最大の隣り合う項目を検索する。左の項目（早いもの）とその隣りの左側の項目（図中の点ＢおよびＡ）を用いて線を引き、また右の項目とその隣りの右側の項目（図中の点ＣおよびＤ）を用いて別の線を引く。これらの２つの線の交点は、ＳＮＲが充分に高い２つの元の端点（図中の点ＡおよびＤ）の間のどこかにあり、この交点に関連する時間が推定された相関ピーク時間である。この方法は２つの連立方程式の解が必要であり、直列または並列相関方法のいずれかで使用することができ、図４または図５に示された制御装置３５によって計算される。
【００７４】
図１５は、ＲＦ／ＩＦ部（図示していない）が２つの直角出力信号を発生するようにした全Ｉ／Ｑ処理による低電力並列相関器をベースにした取得システムを示し、２つの直角出力信号は入力Ａ／Ｄ変換器２２および５６に送られる。制御装置３５がＲＦ／ＩＦ部並びに入力Ａ／Ｄ変換器７００および７０１に電力を供給する。Ａ／Ｄ変換器５６はサンプリングしたＩデータを発生して、データＩメモリに記憶させ、Ａ／Ｄ変換器２２はサンプリングしたＱデータを発生して、データＱメモリに記憶させる。
【００７５】
システムの一実施態様では、入力Ａ／Ｄ変換器は、ほぼ２．１８３×１０6 サンプル／秒で周期的にＩおよびＱ入力信号をサンプリングして、Ｃ／Ａ符号サイクル当り２１８３サンプルおよびＣ／Ａ符号チップ当りほぼ２．１サンプルを生じる。これらのサンプルは３レベルに量子化されて、前に述べたように２ビットの正負符号及び大きさ表現を使用する。ＩおよびＱデータ記憶メモリの各々は信号取得のために必要なデータ・セグメント全体を記憶するのに充分な大きさである。非軍用の利用では、これは通常２０ｍｓである。２０ｍｓ（２１８３×２０）のＩおよびＱデータが記憶された後、ＲＦ／ＩＦ部および入力Ａ／Ｄ変換器から電力が除かれて、取得処理が開始される。ＩおよびＱデータ・メモリの各々は、２０行×２１８３個の２ビット・サンプルとして構成され、２１８３の同時出力（１行全体）を持つ。４つの別々の３シーケンス並列相関器が使用され、ＩＩ、ＩＱ、ＱＩ、ＱＱと記号が付けられている。これらの並列相関器は全体で複素並列相関器７０を構成する。各々の並列相関器は２１８３サンプルのシーケンス長を使用する。Ｉデータ・メモリはＩＩおよびＩＱ相関器を駆動し、他方、Ｑデータ・メモリはＱＩおよびＱＱ相関器を駆動する。また、Ｉドップラー・レジスタがＩＩおよびＱＩ相関器を駆動し、他方、Ｑドップラー・レジスタがＩＱおよびＱＱ相関器を駆動する。データ処理の順序は、符号インデックスまたはドップラーシフトが変更される前に所与のレプリカ符号インデックスおよびドップラーシフトについて全ての所望のレプリカ符号オフセットが調べられるように、設定される。更に、全ての所望のレプリカ符号オフセットは、行が変更される前に所与の行の記憶されたＩおよびＱデータについて処理される。これは、殆ど、組合せのメモリ読出しおよび符号レジスタ・シフト操作を最少にすることが出来る。他のメモリ行、符号インデックスおよびドップラーシフトの処理順序も可能であり、その順序はエネルギ消費を最少にするように選ぶことが出来る。ＩＩおよびＱＱコヒーレント処理結果が、関連する加算線に接続することによって加算されて、ＩＩ＋ＱＱを形成する。またＱＩおよびＩＱコヒーレント処理結果が、関連する加算線に接続することによって加算される。適切なＩ−Ｑ処理のために、ＱＩまたはＩＱコヒーレント処理結果のいずれかを反転しなければならない。これは、例えば、選ばれた並列相関器の全てのアナログ変換器ないの全ての正負符号スイッチの向きを反転させることによって達成される。この実施態様では、ＩＱ−ＱＩが形成される。
【００７６】
ＧＰＳ信号の場合、各々のＩＩ＋ＱＱおよびＩＱ−ＱＩ信号のＳＮＲは典型的には０乃至４ｄＢである。これらの信号は非常に少ないレベル（例えば、−１、０、＋１）で適切の表現され、Ａ／Ｄ変換器７００および７０１によってディジタル形式に変換され、次いで自乗器７０２および７０３によって別々に自乗される。自乗された信号はディジタル加算器４６によって加算されて、累算器４４に記憶される。累算器４４は、各々の候補の符号オフセットに関連する別々の記憶位置を持ち、そして異なる受信データ・セグメントによる各々の符号オフセットについての相関結果が、関連する記憶位置に累算される。
【００７７】
図１６は、Ａ／Ｄ変換と自乗機能を組み合わせた自乗型フラッシュＡ／Ｄ変換器の一実施態様を示す。２つの比較器６１および６２により、アナログ値がアナログ表現−１、０、＋１に関連した２つの閾値より上にあるか、下にあるか、或いはそれらの間にあるかが判定される。論理装置６３が比較器の接合出力状態を適切な自乗されたディジタル値にマッピングする。希望により、この自乗型フラッシュＡ／Ｄ変換器は、より多くの比較器および閾値電圧を加えることによって、３より多い表現レベルに容易に一般化される。
【００７８】
サンプリング速度、記憶されたシーケンス長、および同時のメモリ出力長は、ＧＰＳ用途に最も適応するように選ばれる。例えば、信号取得のために必要なデータ・セグメント全体を記憶することによって、可能な最短時間（必要なデータ・セグメントを受け取る時間に相当する）後にＲＦ／ＩＦ部をターンオフすることが出来る。記憶されたデータ・セットは次いで、取得検索における全てのＳＣＤビンの処理のために使用するこＴが出来る。このかわりに、ＲＦ／ＩＦ部をより長くオンに保持しなければならないけれども、より一層短いメモリを使用してもよい。例えば、別の魅力的な実施態様では、「ピンポン」メモリ構成が使用され、これが図１９に例示されている。この構成では、ＩおよびＱデータ記憶メモリ１９２および１９４がそれぞれ僅か２．０ｍｓの長さを持ち、２つの並列出力１．０ｍｓ行（例えば、前と同様に各行には２１８３サンプルがある）として構成される。ＩおよびＱチャンネルの両方において、他方のデータ行にＲＦ／ＩＦ部から到来するディジタル化されたデータが書き込まれている間に、一方のデータ行は、並列相関のために並列にアクセスされる。全体のＩおよびＱデータ・シーケンス長はそれぞれ１．０ｍｓのセグメントずつで処理される。全体で２０ｍｓのデータ・セットは次いでほぼ２０ｍｓで単一のＳＣＤビンについて処理される。データ・シーケンス全体が記憶されていないので、別のＳＣＤビンを試験すべき場合、ＲＦ／ＩＦ部は付勢し続けて別のシーケンス全体を生じるようにしなければならない。平均して、これはＲＦ／ＩＦ部を信号取得の間付勢し続けなければならない時間を長くする。しかし、メモリの寸法を劇的に低減することが出来る。用途によっては（例えば、過酷なジャミング状態下での軍用受信器では）、ＧＰＳのＳＮＲは非常に低く、また取得に必要なデータ・シーケンス長はシーケンス全体の記憶が実用的でないほど長くなることがある。このような状況では、ピンポン取得アーキテクチャが有利である。
【００７９】
用途によっては、データ記憶メモリの寸法を更に低減することが有利である。２セグメント（ピンポン）メモリ構成では、長い連続した受信器出力データ・ストリームを処理することが出来る。取得により長い時間がかかるけれども、２セグメントＩおよびＱデータ・メモリ１９２および１９４（図１９）は、各メモリから１つの１．０ｍｓ部分を除くことによって単一セグメント・メモリに縮小できる。この縮小により、時間隣接の１．０ｍｓ受信器出力セグメントは処理されない。代わりに、一つ置きの１．０ｍｓセグメントのみを捕捉して処理する。これは所与の数の受信信号セグメントを処理するための経過時間を長くする。
【００８０】
メモリの寸法および並列相関器の複雑さを更に低減するために、並列相関器および関連するレジスタ並びにメモリ・セグメントの長さを全て、所望のコヒーレント処理長よりも小さくすることが出来る。所望のコヒーレント処理長は、多数の短いデータ・セグメントを処理して、それらの結果をコヒーレントに組み合わせることによって、達成することが出来る。例えば、１．０ｍｓのコヒーレント処理長は、２つの隣接する０．５ｍｓデータ・セグメントについて１つの０．５ｍｓ長の並列相関器を使用して、それらの結果をＡ／Ｄ変換後にディジタル的に加算することによって、達成することが出来る。相関器の長さ、コヒーレント処理長、メモリ・セグメントの数およびオフセット検索幅の様々な組合せが可能である。
【００８１】
標準的な直列入力・直列出力（ＳＩＳＯ）メモリのコスト、寸法および電力消費が充分低いとき、必要なＩおよびＱデータ・シーケンス全体ををこのようなメモリに記憶させて、受信器のＲＦ／ＩＦ部をターンオフし、そしてこのメモリをピンポンまたは単一セグメント・メモリ・アーキテクチャと組み合わせて、所望の全てのＳＣＤビンを調べるのが有利である。各ＳＣＤビンを試験する度に１回、全ＩおよびＱデータ・シーケンスがＳＩＳＯメモリから読み出され、この読出しプロセスはエネルギを消費する。しかし、ＲＦ／ＩＦ部がターンオフされているので、ＳＩＳＯメモリの電力消費が受信器のＲＦ／ＩＦ部の電力消費より低い場合はシステムのエネルギ使用量は低減する。その他の記憶されるシーケンス長、同時メモリ出力長およびサンプリング速度も使用し得る。
【００８２】
図８および図１１の２シーケンスまたは３シーケンス並列相関器の実施態様では、関連するデータおよびレプリカ・サンプルの積が相関器内で並列に実行される。これにより、新しい受信データを収集する必要なく、異なるドップラー・ビンを取得のために試験することが可能になる。図２０は、並列相関器および関連する並列メモリの１段の実施態様を示し、データおよびドップラー・サンプルが並列メモリ２００２への記憶の前に乗算器２００１で乗算される。これは、並列相関器内の乗算器が簡単化されるので有利である。相関器の各々の乗算器は、その関連する記憶されたサンプルに、ただ１つのその関連する符号ビットを乗算する。この相関器の実施態様における組合せの乗算器およびＤ／Ａ変換器は、図８に示されたものと同様であり、但し、排他的ノア・ゲート１２１０および１２１２並びにアンド・ゲート１２１１で構成されたデータ・ドップラー乗算器及びＡ−Ｂ信号変換器の位置が、相関器の外でデータ・メモリの前に動かされている点が異なる。排他的ノア・ゲート１２１３に対する切断された入力がデータ・メモリの出力に結合される。この実施態様では、新しいデータは、異なるドップラー・ビンを取得のために試験すべき場合に記憶しなければならないが、これは用途によっては欠点とはならない。
【００８３】
図２０に示された組合せ並列相関器及び並列メモリは、簡単化された全Ｉ−Ｑ処理ＧＰＳ取得装置を形成するために使用することが出来るので有利である。図１９に示されている全Ｉ−Ｑ取得装置では、４つの別々の並列相関器がデータＩおよびＱ並びにドップラーＩおよびＱレジスタ（並列メモリ）に結合され、且つ並列符号レジスタに結合されている。代替実施態様の全Ｉ−Ｑ取得装置は、図２０の簡単な相関器及びメモリ構成を使用し、図２１に示されている。この実施態様では、４つの並列データ・ドップラー・メモリがＩＩ、ＱＱ、ＩＱおよびＱＩデータ・ドップラー積シーケンスをそれぞれ保持する。各々の並列メモリは、前に述べたように、ピンポンまたは単一セグメント・メモリとして構成することが出来る。別々のデータ及びドップラー記憶装置はない。各々の並列メモリは関連する並列相関器に接続され、各々の並列相関器は単一の並列符号レジスタに接続される。メモリ部分と相関器部分との間の相互接続が低減したことにより、この実施態様の全Ｉ−Ｑ処理装置はより簡単な（すなわち、より小さく且つよりコストの低い）集積回路で具現化することが可能である。
【００８４】
図２１の実施態様の複雑さは、ＩＩ＋ＱＱ加算およびＱＩ−ＩＱ減算を記憶の前に実行することにより、更に低減することが出来る。記憶の前に、加算および減算出力信号は、ＳＮＲを殆ど劣化させることなく、２ビットに丸めまたは切り捨てることが出来る。そこで、図２２に示されているように、２つのデータ・ドップラー・メモリ（ＩＩ＋ＱＱデータ用に１つ、ＱＩ−ＩＱデータ用に１つ）、２つの並列相関器および１つの符号レジスタしか必要とされない。各々のデータ・ドップラー・メモリは、前に述べたように、ピンポンまたは単一セグメント・メモリとして構成することが出来る。その他の構成の並列相関器、並列メモリおよびシーケンス乗算も可能であり有利である。
【００８５】
図１７は、（ＩＩ相関プロセス用の）組合せデータ・メモリ及びレプリカ発生並列相関器構成を示し、これは符号／ドップラー組合せ当りの符号レジスタのシフトの数を２１８３に低減し、また非コヒーレント累算器のＲＡＭの必要性をなくす。しかし、全ての記憶されているデータに同時にアクセスできるように入力メモリをセグメント化しなければならない。これらのデータは１．０ｍｓブロックで別々の並列相関器に供給される。これらの並列相関器は全て、同じ符号及びドップラー・レプリカによって駆動され、それらは、前に時間的に逐次的に累算されていた２０の別々の１．０ｍｓ相関シーケンスを同時に（１つの完全な符号サイクル中に）発生する。別々の自乗型Ａ／Ｄ変換器がアナログの相関シーケンスをディジタル形式へ変換し、そこで加算ツリー８０が累算された相関シーケンスを形成する。累算された相関シーケンスが発生されているときに該累算された相関シーケンスについてピーク検索及び補間プロセスを実行することによって、累算用のＲＡＭを完全に省略することが出来る。この構成では、符号及びドップラー・レジスタが２０の負荷を駆動し、以前は１つを駆動しており、これはエネルギ低減の幾分かを相殺する。
【００８６】
並列相関器が２シーケンスの場合はデータおよびレプリカ・レジスタと共に使用され、３シーケンスの場合はデータ、ドップラーおよび符号レジスタと共に使用されるとき、これらの種々のレジスタにローディング（書き込み）する際に使用されるエネルギを最少にすることは有利である。本発明の別の面では、これらの種々のレジスタのローディングを低エネルギの動作で行うために、スキャナ・シフト・レジスタを使用して、各々の瞬間にどのデータ、ドップラーおよび符号レジスタ段に書き込むべきかを決定する。図２３は、３シーケンスの場合についてデータ・レジスタ３００、ドップラー・レジスタ３０１および符号レジスタ３０２と組み合わせたスキャナ・シフト・レジスタ３０４を示す。一動作方法では、サンプルがディジタル・データ、ドップラーおよび符号シーケンスの各々について逐次的に到達し、サンプル速度は同じである。各々のそれぞれのシーケンスにつてのサンプルが到達したとき、それらのサンプルはそれらのそれぞれのレジスタの中の対応する逐次的な場所に書き込まれる。到来するサンプルと同期して、単一の論理１が二進スキャナ・レジスタに沿ってシフトされて、到来するサンプルがそれぞれのレジスタの対応する逐次的な場所に書き込むことが出来るようにする。書き込み動作は非常に低いエネルギで済む。というのは、各々のシフトでスキャナ・レジスタの２つの隣り合う場所のみがそれらの記憶されている値を変えるだけであり、それぞれのレジスタのどれも書き込み動作中にシフト動作を行わないからである。
【００８７】
ここに開示した本発明はＧＰＳ−Ｃ／Ａ信号取得に適用可能であるが、最初にＣ／Ａ信号を取得することなくＰ（Ｙ）軍用ＧＰＳ信号を直接に取得するのに必要とされる時間およびエネルギの両方を劇的に低減するためにも使用することが出来る。図４または図５の符号／ドップラー発生器の衛星符号発生器部分を、Ｃ／Ａ符号の代わりにＰ（Ｙ）符号を発生するように変更することによって、ここに開示した方法およびアーキテクチャがＰ（Ｙ）の場合に適用可能になる。
【００８８】
本発明の好ましい特定の特徴のみを例示し説明したが、当業者には種々の変形および変更をなし得よう。従って、特許請求の範囲は本発明の真の精神の範囲にあるこのような全ての変形および変更を包含するものと意図されている。
【図面の簡単な説明】
【００８９】
【図１】図１は、本発明による遠隔追跡システムのブロック図である。
【図２】図２は、本発明による追跡対象物体上の追跡装置のブロック図である。
【図３】図３は、従来の逐次的取得アーキテクチャのブロック図である。
【図４】図４は、本発明の一実施態様による逐次的信号処理アーキテクチャのブロック図である。
【図５】図５は、本発明の別の実施態様による並列信号処理アーキテクチャのブロック図である。
【図６】図６は、記憶されたデータと摺動レプリカ波形との間の例示の並列相関プロセス図である。
【図７】図７は、レプリカ・シーケンスを発生するための構造を示すブロック図である。
【図８】図８は、図７のレプリカ発生方法を使用する、データ・メモリ、レプリカ・レジスタおよび並列相関器の一実施態様の短いセグメントを示すブロック図である。
【図９】図９は、図８の２シーケンス並列相関器の１段の一実施態様を示すブロック図である。
【図１０】図１０は、別々の符号及びドップラー・レプリカ・シーケンスを発生する方法を示すブロック図である。
【図１１】図１１は、図１０のレプリカ発生方法を使用する、データ・メモリ、符号レプリカ・レジスタ、ドップラー・レプリカ・レジスタおよび並列相関器の一実施態様を示すブロック図である。
【図１２】図１２は、図１１の３シーケンス並列相関器の１段の一実施態様を示すブロック図である。
【図１３】図１３は、本発明の一面による差動ディジタル・アナログ変換および加算の原理を例示する概略回路図である。
【図１４】図１４は、相関ピーク付近の１．０ｍｓＣ／Ａ符号Ｐ／Ｎシーケンスの短い部分についてのノイズの少ないおよびノイズの多い自己相関波形を示すグラフである。
【図１５】図１５は、ＲＦ／ＩＦ部が２つの直角出力を発生するようにした全Ｉ／Ｑ処理による低電力並列相関器をベースにした取得システムを示すブロック図である。
【図１６】図１６は、自乗Ａ／Ｄ変換器の一実施態様のブロック図である。
【図１７】図１７は、符号／ドップラー組合せ当りの符号レジスタのシフトの数を低減する組合せデータ・メモリ、レプリカ発生並列相関器構成のブロック図である。
【図１８】図１８は、３シーケンス乗算器ディジタル・アナログ変換器セルの概略回路図である。
【図１９】図１９は、ピンポン・データ・メモリ構成の概略回路図である。
【図２０】図２０は、データ・ドップラー予乗算を持つ並列相関器の概略回路図である。
【図２１】図２１は、データ・ドップラー予乗算を持つ全Ｉ−Ｑ処理装置のブロック図である。
【図２２】図２２は、データ・ドップラー複素予乗算を持つ全Ｉ−Ｑ処理装置のブロック図である。
【図２３】図２３は、スキャナ・シフト・レジスタを使用する低エネルギ・レジスタ書込み方法のブロック図である。
【符号の説明】
【００９０】
２    受信器
３    処理装置
４    送信器
５    アンテナ
６    アンテナ
１２    ＧＰＳ衛星１２
１４    追跡装置
１６    中央局
２１    無線周波／中間周波（ＲＦ／ＩＦ）部
２１１  アンテナ２１１
２１２  ＲＦ増幅器
２１３  混合器
２１４  局部発振器
２１５  低域フィルタ
２２    アナログ・ディジタル（Ａ／Ｄ）変換器
２３    直列ディジタル相関器
２３１  乗算器
２３２  コヒーレント累算器
２４    符号／ドップラー（またはレプリカ）発生器
２４１  乗算器
２４２  ドップラーＩ／Ｑ発生器
２４３  衛星符号発生器
２４４  オフセット発生器
２７    制御装置
２９    自乗器
３０    非コヒーレント累算器
３３    メモリ
３５    制御装置
【図１】
0003947732.tif 000002
【図２】
0003947732.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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