(57)【特許請求の範囲】
【請求項１】
入力信号の第１の極性信号に基づいて第１の出力トランジスタの導通、非導通を制御するとともに該第１の出力トランジスタの導通制御時に内蔵された第１の電荷蓄積手段の充電電荷によって出力端の負荷容量を充電し該第１の出力トランジスタの非導通制御時に該第１の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第１の極性信号とは反転極性の第２の極性信号に基づいて第２の出力トランジスタの導通、非導通を制御するとともに該第２の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第２の電荷蓄積手段に放電し該第２の出力トランジスタの非導通制御時に該第２の電荷蓄積手段の電荷を放電する出力放電制御回路とを備えた出力回路。
【請求項２】
第１の電荷蓄積手段の充電電荷とともに負荷容量を充電し、第２の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路を備えたことを特徴とする請求項１記載の出力回路。
【請求項３】
入力信号の極性反転に基づいて充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路を備えた請求項２記載の出力回路。
【請求項４】
第１の電荷蓄積手段および第２の電荷蓄積手段としてＮＭＯＳトランジスタのゲート容量を用いることを特徴とする請求項１または請求項２記載の出力回路。
【請求項５】
第１の電荷蓄積手段および第２の電荷蓄積手段としてＰＭＯＳトランジスタのゲート容量を用いることを特徴とする請求項１または請求項２記載の出力回路。
【請求項６】
入力信号の極性反転に基づく充放電回路の動作時期を、出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路を備えたことを特徴とする請求項２記載の出力回路。
【請求項７】
電源接続端と接地接続端間に接続した充放電回路と並列に電荷蓄積手段を接続したことを特徴とする請求項２記載の出力回路。
【請求項８】
入力信号の第１の極性信号に基づいて第１の出力トランジスタの導通、非導通を制御するとともに該第１の出力トランジスタの導通制御時に内蔵された第１の電荷蓄積手段の充電電荷によって出力端の負荷容量を充電し該第１の出力トランジスタの非導通制御時に該第１の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第１の極性信号とは反転極性の第２の極性信号に基づいて第２の出力トランジスタの導通、非導通を制御するとともに該第２の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第２の電荷蓄積手段に放電し該第２の出力トランジスタの非導通制御時に該第２の電荷蓄積手段の電荷を放電する出力放電制御回路と、前記第１の電荷蓄積手段の充電電荷とともに負荷容量を充電し、前記第２の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路と、前記入力信号の極性反転に基づいて前記充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路と、前記入力信号の極性反転に基づく前記充放電回路の動作時期を、前記出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路と、電源接続端と接地接続端間に接続した前記充放電回路と並列に接続した電荷蓄積手段とを備えた出力回路。
【請求項９】
入力されたクロック信号に基づいて位相を異にする多種類の波形信号を出力する波形生成回路と、データ信号および制御信号に基づいて前記波形生成回路から出力された波形信号を選択する波形選択回路と、前記波形選択回路で選択された波形信号を入力信号とする請求項１から請求項８のうちのいずれか１項記載の出力回路とを備えたパルス幅変調回路。
【請求項１０】
請求項１から請求項８のうちのいずれか１項記載の出力回路と、この出力回路に設けた複数の電源パッドおよび複数の接地パッドと、この複数の電源パッドおよび複数の接地パッドと外部端子とをそれぞれ接続する複数のリード線とを備えた半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばＰＷＭＩＣの出力回路、この出力回路を用いたパルス幅変調回路および半導体集積回路に関するものである。
【０００２】
【従来の技術】
図１９は従来の出力回路を用いたパルス幅変調回路のブロック図を示すもので、１は入力されたクロック信号に基づいて位相を異にする多種類の波形を出力する波形生成回路、２は例えば８ビットのデータ信号および２ビットの制御信号に基づいて上記波形生成回路１からの波形を選択する波形選択回路、３は上記波形選択回路２で選択された波形信号を入力信号とし、その入力信号の極性変化によって、出力端ＯＵＴに接続された負荷容量４を充放電する出力回路である。
【０００３】
図２０は上記出力回路３の構成を示す回路図であり、５はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなる半導体チップ、６は半導体チップ５の電源パッド、７は半導体チップ５の接地パッド、Ｌ１およびＲ１は電源パッド６と電源供給端Ｖｃｃ間に接続されたリードフレームのインダクタンスおよび抵抗、Ｌ２およびＲ２は接地パッド７と接地Ｇ間に接続されたＰＣボードの配線のインダクタンスおよび抵抗、８は出力端ＯＵＴを接続する出力パッド、９は半導体チップ５の入力側に接続した反転回路（インバータ）である。
【０００４】
次の動作について説明する。
クロック信号を入力する波形生成回路１からは図２１に示すように位相を異にする多種類の波形信号が出力される。波形選択回路２は入力される例えば８ビットのデータ信号と例えば２ビットの制御信号に基づいて、入力された波形信号の中から１つの波形信号を選択して出力回路３に供給する。
【０００５】
出力回路３の半導体チップ５では、入力された波形信号の第１の極性（例えば立ち上がり極性）でＰＭＯＳトランジスタＰ１を導通し、ＮＭＯＳトランジスタＮ１を非導通とし、インダクタンスＬ１および抵抗Ｒ１、電源パッド６、ＰＭＯＳトランジスタＰ１、出力パッド８を介して負荷容量４を充電する。次いで、入力波形の極性が反転して第１の極性と異なる第２の極性（例えば立ち下がり極性）になると、ＰＭＯＳトランジスタＰ１を非導通、ＮＭＯＳトランジスタＮ１を導通とし、出力パッド８、ＮＭＯＳトランジスタＮ１、抵抗Ｒ２およびインダクタンスＬ２を介して負荷容量４の充電電荷を放電する。
【０００６】
この場合、図２２に示すように、入力された波形信号ＩＮはインダクタンスＬ１、Ｌ２の成分によって同図ＯＵＴのようにリンギングを生じる。このリンギングの共振周波数をｆ０、インダクタンス成分をＬ、負荷容量をＣとすると、
ｆ０＝１／２π√ＬＣ
となる。また、リンギングのレベルをＱとし、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のオン抵抗をＲとすると、
Ｑ＝２πｆ０・Ｌ／Ｒ
となる。
【０００７】
【発明が解決しようとする課題】
従来の出力回路は以上のように構成されているので、負荷容量４の充放電特性を急峻にするために、半導体チップ５を構成するＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の電流駆動能力を大きくして高速化する場合、トランジスタのオン抵抗Ｒは低下し、図２２に示すようにリンギングのレベルｌは増加する。このリンギングのレベル増加は信号伝達においてノイズとなり、論理システムを誤動作させる要因となるとともに、不要幅射の発生により、他の機器を誤動作させる可能性があるという課題があった。
【０００８】
このリンギングを抑制するためには、
（１）出力パッドに直列にダンピング抵抗を挿入することが考えられる。しかし、この構成は出力電流を減衰させるため好ましくない。
（２）出力回路の入力波形に特定の傾きをもたせ、入力波形の時間あたりの電流変化を小さくすることによって、共振回路の振動レベルを小さくする構成（スルーレートコントロール）が考えられる。しかし、この構成では出力信号も鈍ってしまい、高速化を図る上で好ましくない。
【０００９】
一方、リンギングは半導体チップ５のパッド６、７に接続された電源接続線、接地接続線のインダクタンス成分に起因する。すなわち、負荷容量４ヘの充電と放電をインダクタンス成分を有する半導体チップ外の電源接続線、接地接続線を通して行うため必ずリンギングが発生するという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、負荷容量ヘの充電と放電をインダクタンス成分を有する半導体チップの電源接続線、接地接続線を通して行なわないようにして、リンギングを低減した出力回路、この出力回路を用いたパルス幅変調回路および半導体集積回路を得ることを目的する。
【００１１】
【課題を解決するための手段】
この発明に係る出力回路は、入力信号の第１の極性信号に基づいて第１の出力トランジスタの導通、非導通を制御するとともに該第１の出力トランジスタの導通制御時に内蔵された第１の電荷蓄積手段の充電電荷によって出力端の負荷容量を充電し該第１の出力トランジスタの非導通制御時に該第１の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第１の極性信号とは反転極性の第２の極性信号に基づいて第２の出力トランジスタの導通、非導通を制御するとともに該第２の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第２の電荷蓄積手段に放電し該第２の出力トランジスタの非導通制御時に該第２の電荷蓄積手段の電荷を放電する出力放電制御回路とを備えたものである。
【００１２】
この発明に係る出力回路は、第１の電荷蓄積手段の充電電荷とともに負荷容量を充電し、第２の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路を備えたものである。
【００１３】
この発明に係る出力回路は、入力信号の極性反転に基づいて充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路を備えたものである。
【００１４】
この発明に係る出力回路は、第１の電荷蓄積手段および第２の電荷蓄積手段としてＮＭＯＳトランジスタのゲート容量を用いるものである。
【００１５】
この発明に係る出力回路は、第１の電荷蓄積手段および第２の電荷蓄積手段としてＰＭＯＳトランジスタのゲート容量を用いるものである。
【００１６】
この発明に係る出力回路は、入力信号の極性反転に基づく充放電回路の動作時期を、出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路を備えたものである。
【００１７】
この発明に係る出力回路は、電源接続端および接地接続端間に接続された電荷蓄積手段と並列に電荷蓄積手段を接続したものである。
【００１８】
この発明に係る出力回路は、入力信号の第１の極性信号に基づいて第１の出力トランジスタの導通、非導通を制御するとともに該第１の出力トランジスタの導通制御時に内蔵された第１の電荷蓄積手段の充電電荷によって負荷容量を充電し該第１の出力トランジスタの非導通制御時に該第１の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第１の極性信号とは反転極性の第２の極性信号に基づいて第２の出力トランジスタの導通、非導通を制御するとともに該第２の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第２の電荷蓄積手段に放電し該第２の出力トランジスタの非導通制御時に該第２の電荷蓄積手段の電荷を放電する出力放電制御回路と、前記第１の電荷蓄積手段の充電電荷とともに負荷容量を充電し、前記第２の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路と、前記入力信号の極性反転に基づいて前記充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路と、前記入力信号の極性反転に基づく前記充放電回路の動作時期を、前記出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路と、電源接続端と接地接続端間に接続した前記充放電回路と並列に接続した電荷蓄積手段とを備えたものである。
【００１９】
この発明に係るパルス幅変調回路は、入力されたクロック信号に基づいて位相を異にする多種類の波形信号を出力する波形生成回路と、データ信号および制御信号に基づいて前記波形生成回路から出力された波形信号を選択する波形選択回路と、前記波形選択回路で選択された波形信号を入力信号とする請求項１から請求項８のうちのいずれか１項記載の出力回路とを備えたものである。
【００２０】
この発明に係る半導体集積回路は、請求項１から請求項８のうちのいずれか１項記載の出力回路と、この出力回路に設けた複数の電源パッドおよび複数の接地パッドと、この複数の電源パッドおよび複数の接地パッドと外部端子とをそれぞれ接続する複数のリード線とを備えたものである。
【００２１】
【発明の実施の形態】
以下、この発明を実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による出力回路図を示すもので、１００は入力信号反転回路（インバータ）、２００は出力充電制御回路であり、入力信号と前記入力信号反転回路の出力信号を入力とするＡＮＤ回路２０１、前記ＡＮＤ回路２０１の出力信号の極性を反転する反転回路（インバータ）２０２を有する。２０３はＰＭＯＳトランジスタであり、前記ＡＮＤ回路２０１の出力端がゲートに接続され、ソースが電源パッド６に接続され、ドレインが第１の電荷蓄積手段２０５に接続されている。２０４は第１の出力トランジスタとしてのＰＭＯＳトランジスタであり、前記反転回路２０２の出力端がゲートに接続され、ソースが前記第１の電荷蓄積手段２０５に接続され、ドレインが出力パッド８を介して出力端ＯＵＴの負荷容量４に接続されている。
【００２２】
３００は出力放電制御回路であり、入力信号と前記入力信号反転回路１００の出力信号を入力とするＯＲ回路３０１、前記ＯＲ回路３０１の出力信号の極性を反転する反転回路３０２を有する。３０３は前記ＯＲ回路３０１の出力端がゲートに接続され、ソースが接地パッド７に接続され、ドレインが第２の電荷蓄積手段３０５に接続されるＮＭＯＳトランジスタ、３０４は第２の出力トランジスタとしてのＮＭＯＳトランジスタであり、前記反転回路３０２の出力端がゲートに接続され、ソースが前記第２の電荷蓄積手段３０５に接続され、ドレインが出力端ＯＵＴの負荷容量４に接続されている。
【００２３】
Ｌ１は電源パッド６と電源電圧Ｖｃｃの供給端子とを接続するリードフレームのインダクタンス成分、Ｌ２は接地パッド７と接地とを接続するＰＣボード配線のインダクタンス成分である。
【００２４】
上記の第１の電荷蓄積手段２０５および第２の電荷蓄積手段３０５としては、図示したようなコンデンサでもよいが、ＰＭＯＳトランジスタのゲ−トＧと基板間の電荷蓄積機能を利用する。すなわち、ＰＭＯＳトランジスタは図２に示すように、Ｐ型基板１０にｎ+ のソースＳとドレインＤを設け、この両者の中間にゲート酸化膜１１を介してゲートＧを設けたもので、このゲート酸化膜１１が電荷蓄積機能を有する。この場合、電荷蓄積容量Ｃは、Ｃ＝εＳ／ｄで得られるので、ゲートＧの面積Ｓを大きくするか、絶縁物であるゲート酸化膜１１の厚みｄを薄くすることにより、希望する電荷蓄積容量Ｃを容易に得ることができる。
【００２５】
また、ＡＮＤ回路２０１、ＯＲ回路３０１、反転回路１００、２０２、３０２もＭＯＳトランジスタの組み合わせで構成することにより、図１に示す出力回路をすべてＭＯＳトランジスタで構成することができる。
【００２６】
次に動作について説明する。
まず、図３のタイミング図に示すように、入力信号が“Ｌ”から“Ｈ”に変化すると、入力信号反転回路１００の出力端Ｂの出力信号は自己の有する遅延時間ｔ１後に“Ｈ”から“Ｌ”に変化する。この結果、ＡＮＤ回路２０１の出力端Ｃは上記遅延時間ｔ１の間“Ｈ”パルスを出力し、ＰＭＯＳトランジスタ２０３を非導通とする。また、反転回路２０２は“Ｈ”パルスを入力しての出力端Ｄに“Ｌ”パルスを出力し、ＰＭＯＳトランジスタ２０４を導通させる。このＰＭＯＳトランジスタ２０４の導通により、第１の電荷蓄積手段２０５の充電電荷によって、負荷容量４を充電する。この結果、出力端子ＯＵＴは“Ｈ”レベルまで上昇する。
【００２７】
そして、上記遅延時間ｔ１が経過して入力信号反転回路１００の出力信号が“Ｌ”になると、ＡＮＤ回路２０１の出力信号が“Ｌ”となり、反転回路２０２の出力信号が“Ｈ”となる。この結果、ＰＭＯＳトランジスタ２０３は導通し、ＰＭＯＳトランジスタ２０４は非導通となる。このため、電源供給端子Ｖｃｃを通じて外部電源から第１の電荷蓄積手段２０５を充電（プリチャージ）する。
【００２８】
次に、入力信号が“Ｈ”から“Ｌ”に変化すると、入力信号反転回路１００の遅延時間ｔ２の間、反転回路３０２の出力信号は“Ｌ”から“Ｈ”に変化し、ＮＭＯＳトランジスタ３０４を導通させ、第２の電荷蓄積手段３０５へ負荷容量４の電荷が放電され、出力端ＯＵＴの電位は“Ｌ”レベルまで下降する。一方、ＯＲ回路３０１の出力信号である“Ｌ”パルスは、ＮＭＯＳトランジスタ３０３を非導通とし、第２の電荷蓄積手段３０５と接地端との接続を切断する。
【００２９】
そして、上記遅延時間ｔ２が経過して入力信号反転回路１００の出力信号が“Ｌ”になると、ＯＲ回路３０１の出力信号が“Ｌ”となり、反転回路３０２の出力信号が“Ｈ”となる。この結果、ＮＭＯＳトランジスタ３０４を非導通とするとともに、ＮＭＯＳトランジスタ３０３を導通させる。この結果、導通したＮＭＯＳトランジスタ３０３を通じて、第２の電荷蓄積手段３０５に蓄積された電荷を接地端へ放電（プリディスチャージ）する。
【００３０】
以上のように、この実施の形態１によれば、負荷容量４を外部電源を通して充電するのではなく、半導体チップ内部にプリチャージされた第１の電荷蓄積手段２０５から充電し、また上記負荷容量４の電荷を外部接地を通して放電するのではなく、半導体チップ内部にプリディスチャージされた第２の電荷蓄積手段３０５へ放電するため、リンギングがほとんど発生しないものである。
【００３１】
実施の形態２．
図４はこの発明の実施の形態２による出力回路を示すもので、前記図１に示した実施の形態１の出力回路にさらに充放電回路４００を付加したものである。この充放電回路４００はＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３とで構成されており、ＰＭＯＳトランジスタ１２はゲートＧが入力信号反転回路１００の出力端に接続され、ソースＳが電源パッド６を介して電源供給端子Ｖｃｃに接続され、ドレインＤが出力パッド８を介して出力端ＯＵＴに接続されている。また、ＮＭＯＳトランジスタ１３はゲートＧが入力信号反転回路１００の出力端に接続され、ソースＳが接地パッド７を介して接地Ｇに接続され、ドレインＤが出力パッド８を介して出力端ＯＵＴに接続されている。
【００３２】
上記ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３の電流駆動能力Ｐ2 に対しＰＭＯＳトランジスタ２０４およびＮＭＯＳトランジスタ３０４の電流駆動能力Ｐ1 の比は、Ｐ1 ＞Ｐ2 とし、この比はＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３によるリンギングレベルと出力端子ＯＵＴが電源電圧Ｖｃｃまで上昇する時間とのトレードオフで決まる。
【００３３】
次に動作について説明する。
まず、前記図３のタイミング図に示すように、入力信号が“Ｌ”から“Ｈ”に変化すると、入力信号反転回路１００の出力端Ｂの出力信号は自己の有する遅延時間ｔ１後に“Ｈ”から“Ｌ”に変化する。この結果、ＡＮＤ回路２０１の出力端Ｃは上記遅延時間ｔ１の間“Ｈ”パルスを出力し、ＰＭＯＳトランジスタ２０３を非導通とする。また、反転回路２０２は“Ｈ”パルスを入力して出力端Ｄに“Ｌ”パルスを出力し、ＰＭＯＳトランジスタ２０４を導通させる。このＰＭＯＳトランジスタ２０４の導通により、第１の電荷蓄積手段２０５の充電電荷によって、負荷容量４を充電する。この結果、出力端子ＯＵＴは“Ｈ”レベルまで上昇する。
【００３４】
そして、上記遅延時間ｔ１が経過して入力信号反転回路１００の出力信号が“Ｌ”になると、ＡＮＤ回路２０１の出力信号が“Ｌ”となり、反転回路２０２の出力信号が“Ｈ”となる。この結果、ＰＭＯＳトランジスタ２０３は導通し、ＰＭＯＳトランジスタ２０４は非導通となる。このため、電源供給端子Ｖｃｃを通じて外部電源から第１の電荷蓄積手段２０５を充電（プリチャージ）する。
【００３５】
しかし、負荷容量４の充電は第１の電荷蓄積手段２０５の電荷で行うため、出力端ＯＵＴを完全に電源電圧まで上昇させることができない。そこで、この不足分を充放電回路４００によって行うもので、この充放電回路４００の充電路を構成するＰＭＯＳトランジスタ１２が上記ＰＭＯＳトランジスタ２０４と同時期に導通し、該ＰＭＯＳトランジスタ１２を流れる電流で負荷容量４を充電する。この結果、図５に点線で示すように、出力端子ＯＵＴを最終的には電源電圧Ｖｃｃまで上昇させることができる。
【００３６】
一方、入力信号が“Ｈ”の期間はＮＭＯＳトランジスタ３０３はＯＲ回路３０１の出力信号を受けて導通しており、第２の電荷蓄積手段３０５に蓄積された電荷は接地へ放電（プリディスチャージ）されている。
【００３７】
次に、入力信号が“Ｈ”から“Ｌ”に変化すると、入力信号反転回路１００の遅延時間ｔ２の間、反転回路３０２の出力は“Ｌ”から“Ｈ”に変化し、ＮＭＯＳトランジスタ３０４を導通させる。一方ＯＲ回路３０１の出力は“Ｌ”パルスを出力し、ＮＭＯＳトランジスタ３０３を非導通とするので、接地Ｇからの供給をオフし外部接地との接続が切断される。この結果、上記導通したＮＭＯＳトランジスタ３０４を通じて、第２の電荷蓄積手段３０５へ負荷容量４から電荷が放電され、出力端ＯＵＴの電位は下降する。
【００３８】
しかし、負荷容量４の放電は第２の電荷蓄積手段３０５に行うため、出力端子ＯＵＴを完全に接地電位まで下降させることができない。そこで、この残留電荷を充放電回路４００を通じて放電するもので、この充放電回路４００の放電路を構成するＮＭＯＳトランジスタ１３が上記ＮＭＯＳトランジスタ３０４と同時期に導通し、該ＮＭＯＳトランジスタ１３を通じて負荷容量４の電荷を放電する。この結果、図５に一点鎖線ａで示すように、出力端ＯＵＴを接地電位まで下降させることができる。
【００３９】
以上のように、この実施の形態２によれば、負荷容量４を外部電源を通して充電するのではなく、半導体チップ内部にプリチャージされた第１の電荷蓄積手段２０５から充電し、また上記負荷容量４の電荷を外部接地を通して放電するのではなく、半導体チップ内部にプリディスチャージされた第２の電荷蓄積手段３０５へ放電するため、リンギングがほとんど発生させることなく、しかも出力端ＯＵＴを電源電位Ｖｃｃまで上昇させるとともに完全に接地電位まで下降させることができる。
【００４０】
実施の形態３．
図６はこの発明の実施の形態３による出力回路を示すもので、前記図４に示した実施の形態２の出力回路にさらに貫通電流低減回路（波形成形回路）５００を付加したものである。この貫通電流低減回路５００は反転回路１４〜１６で構成されている。反転回路１４は入力信号反転回路１００の出力端に接続されており、反転回路１５は反転回路１４の出力端と充放電回路４００の充電路を構成するＰＭＯＳトランジスタ１２のゲートＧ間に接続され、反転回路１６は反転回路１４の出力端と充放電回路４００の放電路を構成するＮＭＯＳトランジスタ１３のゲートＧ間に接続されている。
【００４１】
上記反転回路１５、１６は図７に示すように、それぞれＰＭＯＳトランジスタ１５ＰとＮＭＯＳトランジスタ１５Ｎ、ＰＭＯＳトランジスタ１６ＰとＮＭＯＳトランジスタ１６Ｎで構成されている。この場合、ＰＭＯＳトランジスタ１５Ｐの電流駆動能力はＮＭＯＳトランジスタ１５Ｎより大、ＰＭＯＳトランジスタ１６Ｐの電流駆動能力はＮＭＯＳトランジスタ１６Ｎより小となっている。
【００４２】
次に動作について説明する。
出力端ＯＵＴの負荷容量４に対する充放電動作は前記実施の形態２と同じであるから重複説明を省略するが、この充放電時、充放電回路４００を構成するＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３とが導通から非導通あるいは、非導通から導通にスイッチングするときに、図８に示すように同時にオンする期間ｔ0 があり、両トランジスタを通じて電源電圧Ｖｃｃの供給端子から接地Ｇに貫通電流Ｉｃｃが流れ、リンギング増加の原因となる。
【００４３】
然るに、実施の形態３では、充放電回路４００の入力側に貫通電流低減回路５００を設け、この貫通電流低減回路５００を構成する反転回路１５、１６の出力信号によって、ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３が同時にオンする期間をなくし、貫通電流Ｉｃｃの発生を防止したものである。
【００４４】
つまり、反転回路１５を構成するＰＭＯＳトランジスタ１５ＰとＮＭＯＳトランジスタ１５Ｎは、ＰＭＯＳトランジスタ１５Ｐの電流駆動能力がＮＭＯＳトランジスタ１５Ｎより大、反転回路１６を構成するＰＭＯＳトランジスタ１６ＰとＮＭＯＳトランジスタ１６Ｎは、ＰＭＯＳトランジスタ１６Ｐの電流駆動能力がＮＭＯＳトランジスタ１６Ｎより小となっているので、図９に示すように、信号の立ち上げ時においては反転回路１５の出力信号によってＰＭＯＳトランジスタ１２を迅速に立ち上げ、反対に反転回路１６の出力信号によってＮＭＯＳトランジスタ１３を鈍速に立ち上げる。そして、信号の立ち下げ時においては反対に、ＮＭＯＳトランジスタ１３を迅速に立ち下げ、ＰＭＯＳトランジスタ１２を鈍速に立ち下げる。
【００４５】
この結果、ＰＭＯＳトランジスタ１２は図９のＡのように、ＮＭＯＳトランジスタ１３は図９のＢのように作動する。このため、出力信号の立ち上がり時にはＰＭＯＳトランジスタ１２がオンする時期より遅くＮＭＯＳトランジスタ１３がオンし、出力信号の立ち下がり時にはＰＭＯＳトランジスタ１２がオフする時期より早くＮＭＯＳトランジスタ１３がオフすることになり、両者が同時に導通しない期間Ｔが形成され、貫通電流Ｉｃｃが流れることはない。
【００４６】
以上のように、この実施の形態３によれば、充放電回路４００を構成するＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３とを通じて流れる貫通電流Ｉｃｃの発生を確実に防止することができる。
【００４７】
実施の形態４．
図１０はこの発明の実施の形態４による出力回路の一部を示すもので、第１の電荷蓄積手段２０５と第２の電荷蓄積手段３０５をＰＭＯＳトランジスタ２０５Ｐ、３０５Ｐとで構成したものである。
【００４８】
以上のように、この実施の形態４によれば、電荷蓄積手段としてＰＭＯＳトランジスタにて構成し、半導体チップ内部に大容量を集積可能とすることができる。
【００４９】
実施の形態５．
図１１はこの発明の実施の形態５による出力回路の一部を示すもので、第１の電荷蓄積手段２０５と第２の電荷蓄積手段３０５をＮＭＯＳトランジスタ２０５Ｎ、３０５Ｎとで構成したものである。
【００５０】
以上のように、この実施の形態５によれば、電荷蓄積手段としてＮＭＯＳトランジスタにて構成し、半導体チップ内部に大容量を集積可能とすることができる。
【００５１】
実施の形態６．
図１２は実施の形態６による出力回路を示す回路図であり、前記実施の形態２による出力回路の入力信号反転回路１００の出力端と充放電回路４００との間に遅延回路６００を付加したものである。
【００５２】
このような構成において、遅延回路６００は、入力信号が“Ｈ”から“Ｌ”あるいは“Ｌ”から“Ｈ”に変化する際、ＰＭＯＳトランジスタ２０４を通じて負荷容量４の充電、あるいはＮＭＯＳトランジスタ３０４を通じての負荷容量４の放電するタイミングと、充放電回路４００から負荷容量４を充電あるいは放電するタイミングをずらしたものである。
【００５３】
つまり、入力信号のレベル変化によって、初めにＰＭＯＳトランジスタ２０４、あるいはＮＭＯＳトランジスタ３０４が導通して負荷容量４の充電あるいは放電を行った後、遅延回路６００の出力信号を受けて充放電回路４００の充電路を構成するＰＭＯＳトランジスタ１２と放電路を構成するＮＭＯＳトランジスタ１３が導通し、引き続いて負荷容量４の充電あるいは放電を行うことを可能にしたものである。
【００５４】
以上のように、この実施の形態６によれば、入力信号レベルの変化時には充放電回路４００の充電路を構成するＰＭＯＳトランジスタ１２と放電路を構成するＮＭＯＳトランジスタ１３から充電あるいは放電されることを防ぎ、まず、内蔵された第１の電荷蓄積手段２０５、第２の電荷蓄積手段３０５から充電あるいは放電されるので、遅延回路６００の遅延時間τ経過後、遅延回路６００の出力受けて充放電回路４００の充電路を構成するＰＭＯＳトランジスタ１２と放電路を構成するＮＭＯＳトランジスタ１３が導通し、引き続いて負荷容量４の充電あるいは放電を行うことにより、図１３の点線ｂに示すように、負荷容量４を充電および放電させることができる。この結果、入力信号の電位変化の際にインダクタンス成分を有する電源接続線、接地接続線を通して、負荷容量４を充電あるいは放電することを確実に防ぐことができる。
【００５５】
実施の形態７．
図１４はこの発明の実施の形態７による出力回路の一部の構成を示す図であり、電源供給端子Ｖｃｃと接地Ｇとの間に接続された前記実施の形態２による出力回路の充放電回路４００と並列に電荷蓄積手段としてＰＭＯＳトランジスタ２３を接続したものである。
【００５６】
このような構成において、ＰＭＯＳトランジスタ２３は、充放電回路４００を構成するのＰＭＯＳトランジスタ１２、あるいはＮＭＯＳトランジスタ１３が“Ｈ”から“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッチングするときに発生するノイズを低減するバイパスコンデンサとして機能する。
【００５７】
以上のように、この実施の形態７によれば、このＰＭＯＳトランジスタ２３は半導体はチップ内部に設けられているため、半導体リードフレームや、ワイヤ線等のモールド内部のインダクタンスによるノイズを低減するのに有効である。
【００５８】
実施の形態８．
図１５はこの発明の実施の形態８による出力回路の一部の構成を示す図であり、電源供給端子Ｖｃｃと接地Ｇとの間に接続された前記実施の形態２による出力回路の充放電回路４００と並列に電荷蓄積手段としてＮＭＯＳトランジスタ２４を接続したものである。
なお、他の構成および作用効果は前記実施の形態７と同一であるから、重複説明を省略する。
【００５９】
実施の形態９．
図１６はこの発明の実施の形態９による出力回路を示す回路図であり、前記実施の形態１に出力回路に、実施の形態２の充放電回路４００と、実施の形態３の貫通電流低減回路５００と、実施の形態６の遅延回路６００と、実施の形態７または実施の形態８のＰＭＯＳトランジスタ２３またはＮＭＯＳトランジスタ２４としての電荷蓄積手段を設けた構成であり、その各部の動作は各実施の形態で詳述したことと同じであるので、重複説明は省略する。
【００６０】
以上のように、この実施の形態９によれば、内蔵された第１の電荷蓄積手段２０５の電荷によって負荷容量４を充電することにより、半導体リードフレームや、ワイヤ線等のモールド内部のインダクタンスによるノイズを低減する。そして、充放電回路４００は、負荷容量４を確実に電源電圧から接地電圧までレベル変化させることができるとともに、その変化時、充放電回路４００よりも早く第２の電荷蓄積手段３０５へ確実に負荷容量４の電荷を放電する。
【００６１】
また、遅延回路６００は充放電回路４００を構成するＰＭＯＳトランジスタ１２またはＮＭＯＳトランジスタ１３が“Ｈ”から“Ｌ”あるいは、“Ｌ”から“Ｈ”にスイッチングするときに、この両トランジスタが同時にオンする期間をなくして、貫通電流Ｉｃｃの発生を防止してリンギング低減する。
【００６２】
また、電荷蓄積手段としてのＰＭＯＳトランジスタ２３またはＮＭＯＳトランジスタ２４は、充放電回路４００のＰＭＯＳトランジスタ１２またはＮＭＯＳトランジスタ１３が“Ｈ”から“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッチングするときに発生するノイズを低減する。
【００６３】
実施の形態１０．
図１７はパルス幅変調回路のブロック図を示すもので、３１は入力されたクロック信号に基づいて位相を異にする多種類の波形を出力する波形生成回路、３２はデータ信号および制御信号に基づいて上記波形生成回路３１からの波形を選択する波形選択回路、３３は上記波形選択回路３２で選択された波形信号を入力信号とし、その入力信号の極性変化によって負荷容量３４を充放電する出力回路である。この出力回路３３は上記実施の形態１から実施の形態９のうちのいずれかを用いる。
【００６４】
次の動作について説明する。
クロック信号を入力する波形生成回路３１からは前記図２１に示すように位相を異にする多種類の波形が出力される。波形選択回路３２は入力される例えば８ビットのデータと２ビットのコントロール信号に基づいて、入力された波形の中から１つの波形を選択して出力回路３３に供給する。
【００６５】
出力回路３３では、前記実施に形態１で詳述したように、入力波形の第１の極性（例えば立ち上がり極性）で第１の内蔵電荷蓄積手段の電荷によって出力端子に接続された負荷容量３４を充電し、入力波形の極性が反転して第１の極性と異なる第２の極性（例えば立ち下がり極性）で上記負荷容量３４の電荷を第２の内蔵電荷蓄積手段に放電する。
【００６６】
以上のように、この実施の形態１０によれば、リンギングの発生を低減した出力回路３３を用いたことにより、精度のよいパルス幅変調を行うパルス幅変調回路を得ることができる。
【００６７】
実施の形態１１．
図１８はこの発明の実施の形態１１による半導体集積回路を示す構成図である。図において、４０は半導体チップ、４１は半導体チップ４０を装填したもモールド基板、４２ａ〜４２ｎ、４３ａ〜４３ｎはモールド基板４１に設けた外部接続端子であり、外部接続端子４２ａ〜４２ｎはプリント基板（図示せず）の電源供給端子Ｖｃｃに接続され、外部接続端子４３ａ〜４３ｎはプリント基板の接地線に接続されている。
【００６８】
上記半導体チップ４０には前記実施の形態１から実施の形態９のうちのいずれかの出力回路３３が設けられており、この出力回路３３に接続した電源供給線４４と接地線４５のそれぞれに複数の電源パッド４６ａ〜４６ｎと接地パッド４７ａ〜４７ｎが設けられ、これ等各パッドは半導体リードフレーム４８ａ〜４８ｎ，４９ａ〜４９ｎを介して外部接続端子４２ａ〜４２ｎと外部接続端子４３ａ〜４３ｎに接続されている。
【００６９】
次に動作について説明する。
出力回路３３には複数の半導体リードフレーム４８ａ〜４８ｎを介して電源供給が行われるとともに、複数の半導体リードフレーム４９ａ〜４９ｎを介して接地されるため、１本の半導体リードフレームによるインダクタンスの値より合成インダクタンスの値を小さくすることができる。なお、出力回路３３の動作は前記各実施の形態の場合と同じであるから重複説明を省略する。
【００７０】
以上のように、この実施の形態１１によれば、出力回路の電源パッド／接地パッドに繋がる半導体リードフレームを複数設たことにより、外部電源から出力回路の電源接続パッド／接地接続パッドまでの合成インダクタンスの値を小さくすることができ、リンギングの発生を低減することを可能とすることができる。
【００７１】
【発明の効果】
以上のようにこの発明によれば、負荷容量を外部電源を通して充電するのではなく、半導体チップ内部のプリチャージされた第１の電荷蓄積手段から充電し、また上記負荷容量の電荷を外部接地を通して放電するのではなく、半導体チップ内部のプリディスチャージされた第２の電荷蓄積手段へ放電するように構成したので、リンギングがほとんど発生しないという効果がある。
【００７２】
この発明によれば、充放電回路によって、出力端子を電源電圧Ｖｃｃまで上昇させるとともに完全に接地電圧まで下降させることができるように構成したので、出力端に接続された装置を確実に動作あるいは停止させることができるという効果がある。
【００７３】
この発明によれば、充放電回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとを通じて流れる貫通電流の発生を確実に防止することができるように構成したので、この貫通電流の発生によって生じるリンギングの発生を防止することができるという効果がある。
【００７４】
この発明によれば、電荷蓄積手段としてＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタで構成したので、半導体チップ内部に大容量を集積可能とすることができる効果がある。
【００７５】
この発明によれば、負荷容量に対し、初めに充放電回路から充電あるいは放電されないように構成したので、出力端ＯＵＴをインダクタンス成分を有する電源接続線、接地接続線を通して充電あるいは放電されることを確実に防ぐことができ、リンギングの発生を防止することができるという効果がある。
【００７６】
この発明によれば、電源供給端子と接地間に接続した充放電回路と並列に電荷蓄積手段を接続構成したので、上記充放電回路を構成するのＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタが“Ｈ”から“Ｌ”あるいは“Ｌ”から“Ｈ”にスイッチングするときに発生するノイズを低減することができるという効果がある。
【００７７】
この発明によれば、負荷容量を外部電源を通して充電・放電するのではなく、半導体チップ内部の電荷蓄積手段によって行う出力充電制御回路および出力放電制御回路と、前記負荷容量の充放電を補助する充放電回路と、この充放電回路の貫通電流低減回路と、上記負荷容量に対する充放電を上記充放電回路を上記電荷蓄積手段より遅らせる遅延回路と、上記充放電回路の電源側と接地側間に接続した電荷蓄積手段とを有し、上記電源側と接地側の接続線を複数に構成したので、高速で大電流を流す場合でも、インダクタンス成分によるリンギング発生を確実に低減することができるという効果がある。
【００７８】
この発明によれば、リンギングの発生を低減した出力回路を有する構成としたので、精度のよいパルス幅変調を行うパルス幅変調回路を得ることができるという効果がある。
【００７９】
この発明によれば、出力回路の電源パッド／接地パッドに繋がる半導体リードフレームを複数設たことにより、外部電源から出力回路の電源パッド／接地パッドまでの合成インダクタンスの値を小さくすることができ、リンギングの発生を低減した半導体集積回路を得ることができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による出力回路図である。
【図２】  電荷蓄積手段としての機能を説明するＰＭＯＳトランジスタの構成図である。
【図３】  実施の形態１による出力回路の動作を説明するタイミング図である。
【図４】  この発明の実施の形態２による出力回路図である。
【図５】  負荷容量の充放電状態の説明図である。
【図６】  この発明の実施の形態３による出力回路図である。
【図７】  充放電回路と貫通低減回路との関係を示す回路図である。
【図８】  充放電回路に流れる貫通電流の説明図である。
【図９】  図７の充放電回路の動作説明図である。
【図１０】  電荷蓄積手段としてＰＭＯＳトランジスタを用いたこの発明の実施の形態４の回路図である。
【図１１】  電荷蓄積手段としてＮＭＯＳトランジスタを用いたこの発明の実施の形態５の回路図である。
【図１２】  この発明の実施の形態６による出力回路図である。
【図１３】  実施の形態６による出力回路の動作を説明するタイミング図である。
【図１４】  充放電回路と並列に電荷蓄積手段としてＰＭＯＳトランジスタを接続したこの発明の実施の形態７の回路図である。
【図１５】  充放電回路と並列に電荷蓄積手段としてＮＭＯＳトランジスタを接続したこの発明の実施の形態８の回路図である。
【図１６】  この発明の実施の形態９による出力回路図である。
【図１７】  この発明の実施の形態１０によるパルス幅変調回路のブロック図である。
【図１８】  この発明の実施の形態１１による半導体集積回路の構成図である。
【図１９】  従来のパルス幅変調回路のブロック図である。
【図２０】  従来の出力回路を示す回路図である。
【図２１】  パルス幅変調回路の波形生成回路から出力される波形信号を示す図である。
【図２２】  従来の出力回路から出力される信号波形図である。
【符号の説明】
４，３４  負荷容量、２３  ＰＭＯＳトランジスタ（電荷蓄積手段）、２４  ＮＭＯＳトランジスタ（電荷蓄積手段）、３１  波形生成回路、３２  波形選択回路、３３  出力回路、４６ａ〜４６ｎ  電源パッド、４７ａ〜４７ｎ  接地パッド、４８ａ〜４８ｎ，４９ａ〜４９ｎ  半導体リードフレーム（リード線）、２００  出力充電制御回路、２０４  ＰＭＯＳトランジスタ（第１の出力トランジスタ）、２０５  第１の電荷蓄積手段、２０５Ｎ，３０５Ｎ  ＮＭＯＳトランジスタ、２０５Ｐ，３０５Ｐ  ＰＭＯＳトランジスタ、３００  出力放電制御回路、３０４  ＮＭＯＳトランジスタ（第２の出力トランジスタ）、３０５  第２の電荷蓄積手段、４００  充放電回路、５００  貫通電流低減回路、６００  遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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