(57)【特許請求の範囲】
【請求項１】
デイスク上に記録された情報データを読み取る情報読取手段と、
上記情報読取手段によつて検出された信号を２値化する２値化手段と、
上記２値化手段から出力される再生信号に基づいて、上記デイスクの線速度を検出し、当該線速度と所定の線速度との誤差に応じた電圧レベルの線速度検出信号を出力する線速度検出手段と、
上記２値化手段から出力される再生信号と帰還入力される基準クロツクとの位相差に応じた電圧を出力する位相比較器と、当該位相比較器の出力電圧と上記線速度検出手段から出力される線速度検出信号とを加算する加算器と、当該加算器の出力電圧に応じた発振周波数の上記基準クロツクを上記位相比較器に帰還する電圧制御発振器とを有するクロツク発生手段と
を具えることを特徴とするデイスク装置。
【請求項２】
上記線速度検出信号は、上記再生信号に基づいて検出された上記デイスクの上記線速度が、上記所定の線速度と同一の場合と上記所定の線速度よりも速い場合と上記所定の線速度より遅い場合とでそれぞれ異なる値を有する
ことを特徴とする請求項１に記載のデイスク装置。
【請求項３】
上記線速度検出信号は、上記再生信号に基づいて検出された上記デイスクの上記線速度と上記所定の線速度との比較結果に応じて変化する値となるように設定される
ことを特徴とする請求項１に記載のデイスク装置。
【請求項４】
上記情報読取手段を上記デイスクの半径方向に移動させるシーク動作時に、上記加算器は、上記位相比較器の出力電圧と上記線速度検出手段から出力される線速度検出信号と加算する
ことを特徴とする請求項１に記載のデイスク装置。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術
発明が解決しようとする課題（図３）
課題を解決するための手段（図１）
作用（図３）
実施例（図１〜図５）
発明の効果
【０００２】
【産業上の利用分野】
本発明は光デイスク装置に関し、特に光デイスクをＣＬＶで再生する際に適用し得る。
【０００３】
【従来の技術】
従来、データを再生する位置での線速度をデイスクの内外周で一定にして、データを再生するＣＬＶ（ｃｏｎｓｔａｎｔ  ｌｉｎｅａｒ  ｖｅｌｏｃｉｔｙ）方式の光デイスク装置がある。光デイスク装置では、デイスクのデータを読み出す際、まず粗シークによつて光ピツクアツプをデイスクのデータの読み出し位置付近に移動する。次に光ピツクアツプからデイスクに対してレーザ光を照射し、その反射光による信号を検出する。続いてフエーズドロツクループ（ＰＬＬ）において再生信号に同期したクロツクが生成され、これによつてデータ記録位置（アドレス）情報を読み出し、より詳細な精密シークが開始される。
【０００４】
すなわちデイスクが回転制御され、信号検出位置における線速度が所定の線速度に達すると、検出信号の周波数がＰＬＬの周波数引き込み範囲（以下キヤプチユアレンジという）内に達し、これにより検出信号へのＰＬＬの引き込みが開始される。
【０００５】
【発明が解決しようとする課題】
ところで回転制御によつてデイスクの信号検出位置の線速度を制御する場合、光ピツクアツプがデイスクの所定の記録位置領域近辺に達するのに要する時間に比較して、線速度が検出信号にＰＬＬを引き込める所定の線速度に達する時間は長くかかる場合がある。この場合光ピツクアツプがデイスク上の所定の記録領域に達しても信号検出位置の線速度が所定の線速度に達する迄は検出信号にＰＬＬを引き込むことができない。従つて光ピツクアツプがデイスクの所定記録領域に達してから精密シーク開始までの間に時間がかかるという問題があつた。
【０００６】
本発明は以上の点を考慮してなされたもので、簡易な構成によりＰＬＬ引き込み周波数範囲を拡げ、ＰＬＬ引き込みに要する時間を短縮し得るデイスク装置を提案しようとするものである。
【０００７】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、デイスク（２）上に記録された情報データを読み取る情報読取手段（４）と、情報読取手段（４）によつて検出された信号を２値化する２値化手段（５）と、２値化手段（５）から出力される再生信号（Ｖi）に基づいて、デイスク（２）の線速度（ｖ１）を検出し、当該線速度（ｖ１）と所定の線速度（ｖ０）との誤差に応じた電圧レベルの線速度検出信号（Ｖｅ２）を出力する線速度検出手段（１１）と、２値化手段（５）から出力される再生信号（Ｖi）と帰還入力される基準クロツク（Ｖｃ）との位相差に応じた電圧を出力する位相比較器（７）と、当該位相比較器（７）の出力電圧（Ｖｅ１）と線速度検出手段（１１）から出力される線速度検出信号（Ｖｅ２）とを加算する加算器（１０）と、当該加算器（１０）の出力電圧（Ｖｅ３）に応じた発振周波数の基準クロツク（Ｖｃ）を位相比較器（７）に帰還する電圧制御発振器（９）とを有するクロツク発生手段（６）とを設けるようにした。
【０００８】
【作用】
クロツク発生手段（６）において、位相比較器（７）の出力電圧（Ｖｅ１）と線速度検出手段（１１）から出力される線速度検出信号（Ｖｅ２）とを加算して得られる出力電圧（Ｖｅ３）を電圧制御発振器（９）に供給するようにしたことにより、クロツク発生手段（６）のＰＬＬ引き込み周波数範囲を、所定の線速度（ｖ０）を基準とするデイスク（２）の線速度（ｖ１）の検出範囲分だけ拡げることができ、この結果、より早期に再生信号（Ｖi）のＰＬＬ引き込みを開始することができる。
【０００９】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００１０】
図１において１は全体としてＣＬＶ方式の光デイスク装置を示す。光デイスク装置１は装填されるデイスク２をスピンドルモータ３により回転し、このデイスク２の記録データを一定線速度ｖ0 で光ピツクアツプ４により読み出す。光ピツクアツプ４はデイスク２の記録データの所定記録領域上に光ビームを照射して、デイスク２から得られる反射光を受光し、この結果得られる再生信号をＲＦアンプ５に送出する。光ピツクアツプ４により読み出されたデイスク２上の記録データは、ＲＦアンプ５により増幅されると共に、２値化されＲＦ信号Ｖi として出力される。
【００１１】
ＲＦアンプ５から出力されるＲＦ信号Ｖi は電圧制御発振器（ＶＣＯ）９から発振される基準クロツクＶC と同期をとるようにＰＬＬ回路６に送出される。ＰＬＬ回路６では位相検出器７において、ＲＦ信号Ｖi と基準クロツクＶC との位相及び周波数の比較がなされ、この結果得られるエラー電圧Ｖe1がローパスフイルタ８に送出される。ローパスフイルタ８で高周波成分が除去されたエラー電圧Ｖe1は加算器１０に送出される。
【００１２】
さらにＰＬＬ回路６にはデイスク２の所定記録領域上における線速度ｖ1 と線速度ｖ0 との差に応じたエラー電圧Ｖe2を出力するＣＬＶ検出器１１がスイツチＳＷ１を介して接続される。このＣＬＶ検出器１１は光デイスク装置１が記録データのアドレスをシークするとき、スイツチＳＷ１を閉じることによつて加算器１０を通じてＰＬＬ回路６に接続される。
【００１３】
スイツチＳＷ１が閉じられるとＣＬＶ検出器１１は入力されるＲＦ信号Ｖi に基づいたエラー電圧Ｖe2をスイツチＳＷ１を介してローパスフイルタ１２に送出する。このＲＦ信号Ｖi はデータ読み取り位置の線速度ｖ1 に正比例したデータ転送レートで読み取られる。ＣＬＶ検出器１１ではこのＲＦ信号Ｖi の２４ビツトパターンのフレーム同期信号に基づいて、フレーム同期信号が２１Ｔ以下のときはローレベル（Ｌ）、２２Ｔのときはゼロレベル（０）、２３Ｔ以上のときはハイレベル（Ｈ）となるエラー電圧Ｖe2を出力する。さらにフレーム同期信号が２１Ｔ以上で２３Ｔ以下の場合はＲＦ信号Ｖi のノイズとジツタとによつてリニアに変化する出力を得る（図２）。
【００１４】
すなわちＣＬＶ検出器１１から出力されるエラー電圧Ｖe2の出力レベルは、デイスク２上のデータ読み取り位置の線速度ｖ1 が線速度ｖ0 に比較して速い場合はローレベル（Ｌ）となる。これに対してデイスク２上のデータ読み取り位置の線速度ｖ1 が線速度ｖ0 に比較して遅いときはＣＬＶ検出器１１の出力はハイレベル（Ｈ）となる。
【００１５】
加算器１０では位相検出器７のエラー電圧Ｖe1にＣＬＶ検出器１１のエラー電圧Ｖe2が正負を反転して加えられる。この結果得られる合成出力（Ｖe1−Ｖe2）が電圧制御発振器９に対する制御電圧Ｖe3として電圧制御発振器９に送出される。電圧制御発振器９では入力される制御電圧Ｖe3に応じた発振周波数の基準クロツクＶC が出力され、位相検出器７に帰還される。
【００１６】
すなわち光ピツクアツプ４がデイスク２上を所定距離以上移動すると、ＰＬＬ回路６では改めてＲＦ信号Ｖi と基準クロツクＶC とを同期させる。ここでデータ読み取り位置の線速度ｖ1 が線速度ｖ0 に比較して速い場合には、電圧制御発振器９に送出される制御電圧Ｖe3がエラー電圧Ｖe2の分、正側にずれる。これに対してデイスク２上のデータ読み取り位置の線速度ｖ1 が線速度ｖ0 に比較して遅い場合には、電圧制御発振器９に送出される制御電圧Ｖe3がエラー電圧Ｖe2の分、負側にずれる。これにより線速度ｖ0 と比較して線速度ｖ1 が速い場合は、ＰＬＬ回路６のキヤプチユアレンジが高い周波数の側に移動される。これに対して線速度ｖ0 と比較して線速度ｖ1 が遅い場合は、ＰＬＬ回路６のキヤプチユアレンジが低い周波数の側に移動されることになり、ＰＬＬ引き込み周波数のキヤプチユアレンジが見かけ上拡げられることになる。
【００１７】
以上の構成において、ＣＬＶ方式の光デイスク装置１に装填されたデイスク２がスピンドルモータ３によつて回転されると、光ピツクアツプ４がデイスク２の所定のデータ記録領域上に移動して、記録データの読み出しが開始される。光ピツクアツプ４によつて読み出された記録データはＲＦアンプ５を介して後、ＲＦ信号Ｖi としてＰＬＬ回路６に送出される。ＰＬＬ回路６では先ず、位相検出器７において、ＲＦ信号Ｖi と電圧制御発振器９から発振される基準クロツクＶC との位相及び周波数の比較がなされる。位相検出器７からはＲＦ信号Ｖi と基準クロツクＶC との位相差及び周波数差に応じたエラー電圧Ｖe1がローパスフイルタ８を介して電圧制御発振器９に送出される。
【００１８】
ここで光ピツクアツプ４がデイスク２の内周領域上から外周領域上に移動する場合、ＣＬＶ方式の光デイスク装置１ではスピンドルモータ３の回転数を徐々に下げ、データ読み取り位置の線速度を一定線速度ｖ0 に回転制御する（図３（Ａ））。
【００１９】
このとき光デイスク装置１はスイツチＳＷ１を閉じ、これによりＣＬＶ検出器１１の出力エラー電圧Ｖe2がローパスフイルタ１２を介して加算器１０に送出される。この場合、デイスク２の内周の線速度に対して外周の線速度は速いのでＣＬＶ検出器１１からはローレベル（Ｌ）のエラー電圧Ｖe2がローパスフイルタ１２を介して加算器１０に送出される（図３（Ｃ））。
【００２０】
加算器１０ではＣＬＶ検出器１１のエラー電圧Ｖe2が反転されて位相検出器７のエラー電圧Ｖe1（図３（Ｂ））に合成される。この結果得られる制御電圧Ｖe3（図３（Ｄ））が電圧制御発振器９に送出される。これにより制御電圧Ｖe3はエラー電圧Ｖe2によつて高い周波数側にＰＬＬの見かけ上のキヤプチユアレンジを約＋ 4.5〔％〕拡げることができる。かくして従来、データ記録位置の線速度ｖ1 が所定の線速度ｖ2 に達した時刻ＰでＲＦ信号Ｖi のＰＬＬ引き込みが開始されたのに比して、より早期の時刻Ｐ´にＲＦ信号Ｖi のＰＬＬの引き込みが開始され得る。
【００２１】
ＲＦ信号Ｖi のＰＬＬへの引き込みが開始されると、同時刻Ｐ´よりデータアドレスの精密シークが開始され、時刻Ｑ´でアドレスの精密シークが完了する。ここで精密シーク開始時刻Ｐ´からシーク完了の時刻Ｑ´迄の時間は従来の時刻ＰからＱまでの時間と変わらないので、ＰＬＬの引き込み開始時刻が早くなつた分、データアドレスの精密シークが従来の時刻Ｑから時刻Ｑ´の間、約40〔msec〕程度早く完了し得る。
【００２２】
以上の構成によれば、ＣＬＶ方式の光デイスク装置１において、データが記録されているデイスク２上のアドレスを精密シークする際、位相検出器７のエラー電圧Ｖe1にＣＬＶ検出器１１からのエラー電圧Ｖe2を加えて制御電圧Ｖe3として電圧制御発振器９に送出するようにしたことにより、ＰＬＬ回路６のキヤプチユアレンジが移動されることになり、キヤプチユアレンジは、ＰＬＬ回路６固有のキヤプチユアレンジ±5.0 〔％〕にＣＬＶ検出器１１のダイナミツクレンジ±4.5 〔％〕を加えて、全体として±9.5 〔％〕のキヤプチユアレンジとなる。これによりＰＬＬのＲＦ信号Ｖi の引き込みが従来に比して早期になされるようになり、デイスク２上の所望の記録データアドレスの精密シークが早期に開始され得る。
【００２３】
なお上述の実施例においては、ＣＬＶ検出器１１から出力されるエラー電圧Ｖe2のレベルをフレーム同期信号が２１Ｔ以下のときはローレベル（Ｌ）、２２Ｔのときはゼロレベル（０）、２３Ｔ以上のときはハイレベル（Ｈ）となるように設定した場合について述べたが、本発明はこれに限らず、例えば図４に示すように、フレーム同期信号の周期を４分割し、ＰＷＭ(pulse width modulation)処理することにより、１８Ｔから２６Ｔまでの間でリニアな線速度の検出ができるようになる（図５）。この結果、ＣＬＶ検出のダイナミツクレンジを２１Ｔから２３Ｔ迄の範囲に比して４倍のダイナミツクレンジ±18〔％〕を得ることができ、これをＰＬＬ回路６固有のキヤプチユアレンジ±5.0 〔％〕に加えると、全体でキヤプチユアレンジ±23〔％〕の周波数範囲でＰＬＬの引き込みがなし得るようになる。これにより、所望アドレスのシーク開始までの時間を一層短縮し得る。
【００２４】
【発明の効果】
上述のように本発明によれば、デイスク装置において、クロツク発生手段では、位相比較器の出力電圧と線速度検出手段から出力される線速度検出信号とを加算して得られる出力電圧を電圧制御発振器に供給するようにしたことにより、クロツク発生手段のＰＬＬ引き込み周波数範囲を、所定の線速度を基準とするデイスクの線速度の検出範囲分だけ拡げることができ、この結果、より早期に再生信号のＰＬＬ引き込みを開始することができ、かくして簡易な構成によりＰＬＬ引き込み周波数範囲を拡げ、ＰＬＬ引き込みに要する時間を短縮し得るデイスク装置を実現し得る。
【図面の簡単な説明】
【図１】本発明による光デイスク装置の一実施例の全体構成を示すブロツク図である。
【図２】線速度に対するＣＬＶ検出器の検出出力を示す出力波形図である。
【図３】デイスクの線速度とエラー電圧を示す信号波形図である。
【図４】フレーム同期信号の周期を４分割した場合のＣＬＶ検出出力を示す出力波形図である。
【図５】線速度に対するＣＬＶ検出器の検出出力の変形例を示す出力波形図である。
【符号の説明】
１……光デイスク装置、２……デイスク、３……スピンドルモータ、４……光ピツクアツプ、５……ＲＦアンプ、６……ＰＬＬ回路、７……位相検出器、８、１２……ローパスフイルタ、９……電圧制御発振器、１０……加算器、１１……ＣＬＶ検出器。
【図２】
0004005150.tif 000002
【図５】
0004005150.tif 000003
【図３】
0004005150.tif 000004
【図４】
0004005150.tif 000005
【図１】
0004005150.tif 000006