(57)【特許請求の範囲】
【請求項１】
半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、
上記ゲート電極を、低融点ガラスである絶縁性の基板に形成するゲート電極形成工程と、
上記絶縁性の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、
上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程と
を備え、
上記酸化膜形成工程は、
ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、
水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程と
を有し、
上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う、
薄膜トランジスタの製造方法。
【請求項２】
前記第１のアニール工程においては、２００〜５９０℃にて前記熱処理を行い、
前記第２のアニール工程においては、２００〜５９０℃にて前記熱処理を行う、
請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
上記乾燥雰囲気は、酸素雰囲気、大気雰囲気、窒素雰囲気、不活性ガス雰囲気、真空雰囲気のいずれかである、
請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
画素電極と薄膜トランジスタとが配された第１の基板と、上記画素電極に対面する電極が配された第２の基板とが所定の間隔をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記第１の基板が低融点ガラスである絶縁性の基板であり、上記薄膜トランジスタが半導体薄膜と酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、
上記ゲート電極を上記第１の基板に形成するゲート電極形成工程と、
上記第１の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、
上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程と
を備え、
上記酸化膜形成工程は、
ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、
水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程と
を有し、
上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う、
液晶表示装置の製造方法。
【請求項５】
低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子とこれを駆動する薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜と酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、
上記ゲート電極を絶縁性の基板に形成するゲート電極形成工程と、
上記絶縁性の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、
上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程と
を備え、
上記酸化膜形成工程は、
ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、
水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程と
を有し、
上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う、
エレクトロルミネッセンス表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタの製造方法に関する。また、これを用いたアクティブマトリクス型の液晶表示装置や、エレクトロルミネッセンス表示装置等の製造方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイや有機エレクトロルミネッセンスディスプレイの駆動用素子として開発されている薄膜トランジスタ（ＴＦＴ）のうち、多結晶シリコンを用いたＴＦＴは、同一基板上に画素アレイと周辺の駆動回路を一体的に形成できること、又高機能な回路をパネルに内蔵することにより所謂システム−オン−パネル化が可能になることなどの理由から注目を集めている。
【０００３】
このような多結晶シリコン薄膜トランジスタでは、低コスト化を図るために基板として高価な石英基板の代わりに安価な低融点ガラス基板を用いることが検討されている。しかしながら、低融点ガラス基板を用いた多結晶シリコン薄膜トランジスタでは、低融点ガラス基板の特性上プロセス温度を７００℃以下とすることが必須であり、いわゆる低温ポリシリコンプロセスの開発が行われている。
【０００４】
このような多結晶シリコン薄膜トランジスタは、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有し、半導体薄膜形成工程と、素子領域形成工程と、酸化膜形成工程とを行うことにより製造される。半導体薄膜形成工程では、絶縁性の基板に多結晶シリコンからなる半導体薄膜を形成する。素子領域形成工程では、半導体薄膜を島状にパタニングして薄膜トランジスタの素子領域を形成する。また、酸化膜形成工程では、半導体薄膜の上にゲート絶縁膜となる酸化膜を形成する。
【０００５】
ところで、単結晶シリコンウエハを用いるＭＯＳＬＳＩ半導体プロセスでは、シリコンを９００℃以上の温度で熱酸化してゲート絶縁膜を形成することが一般的である。熱酸化することにより汚染のない理想的なＳｉ／ＳｉＯ２界面を形成できることと、緻密な酸化シリコン薄膜が形成できることなどの理由からこのような手法が用いられている。
【０００６】
しかしながら、９００℃以上のプロセス温度は、低融点ガラスの軟化点を遙かに超える温度であるため、上述した低温ポリシリコンプロセスにおいては、熱酸化プロセスは用いることができない。このため、従来は、低温で酸化シリコンの成膜が可能なプラズマＣＶＤ法を用いてゲート絶縁膜を形成している。
【０００７】
これに対し、特開平１１−３５４５１５号公報、特開平１１−１２６７５０号公報、特開平１１−３３０４７６号公報、特開平１１−３３０４７７号公報などでは、０．２Ｍｐａ〜５Ｍｐａ程度の高圧の酸化性雰囲気中で、７００℃程度という低融点ガラス基板の耐熱限界内でシリコン薄膜上に熱酸化膜を形成する方法が開示されている。この方法は、常圧下では９００℃以上必要な熱酸化工程を高圧下で行うことにより酸化温度を下げ、低融点ガラス基板の軟化点以下の温度でシリコンの熱酸化膜の形成を可能にしたものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、この方法はシリコン薄膜を直接熱酸化してシリコン薄膜上にゲート絶縁膜を形成するものであり、この方法は酸化レートが比較的低い為、所定の膜厚の酸化膜を形成する為に２時間以上を要している。低融点ガラス基板の耐熱限界内である７００℃程度であっても、１時間を超える長時間のアニールは、低融点ガラス基板の収縮率が大きくなり、熱酸化膜形成後の微細パタンの形成に支障を来すという問題がある。
【０００９】
また、水蒸気等の水素イオンを含有する酸化性雰囲気中において熱酸化を行う場合には、熱酸化膜形成後の半導体薄膜中に多量の水素イオンが残留する。そして、この水素イオンの存在により、薄膜トランジスタのチャンネルを流れるキャリアはイオン散乱を受けるため、完成した薄膜トランジスタの移動度が低下してしまうという問題がある。
【００１０】
したがって、低融点ガラス基板の収縮を抑制しながら低融点ガラス基板上に高品質の酸化膜が形成され、且つ良好な移動度を備えた薄膜トランジスタは未だ確立されていないのが現状である。
【００１１】
そこで、本発明は、上述した従来の実情に鑑みて創案されたものであり、低融点ガラス基板の収縮が抑制されながらも、低融点ガラス基板上に高品質の酸化膜が形成され、且つ良好な移動度を備えた薄膜トランジスタの製造方法を提供し、以て薄膜トランジスタの高性能化を実現することを目的とする。
【００１２】
そして、本発明の他の目的は、この薄膜トランジスタの製造方法を適用して液晶表示装置の製造方法及びエレクトロトルミネッセンス表示装置の製造方法を実現することにある。
【００１３】
【課題を解決するための手段】
以上の目的を達成する本発明に係る薄膜トランジスタの製造方法は、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、上記ゲート電極を、低融点ガラスである絶縁性の基板に形成するゲート電極形成工程と、上記絶縁性の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程とを備え、上記酸化膜形成工程は、ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程とを有し、上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う。
【００１４】
以上のような本発明に係る薄膜トランジスタの製造方法では、基板の収縮が抑制されつつも酸化膜が緻密化され、さらに、半導体薄膜にキャリアの散乱中心となる余分な水分子、水素イオン等が残留することがない。
【００１５】
また、以上の目的を達成する本発明に係る液晶表示装置の製造方法は、画素電極と薄膜トランジスタとが配された第１の基板と、上記画素電極に対面する電極が配された第２の基板とが所定の間隔をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記第１の基板が低融点ガラスである絶縁性の基板であり、上記薄膜トランジスタが半導体薄膜と酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、上記ゲート電極を上記第１の基板に形成するゲート電極形成工程と、上記第１の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程とを備え、上記酸化膜形成工程は、ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程とを有し、上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う。
【００１６】
以上のような本発明に係る液晶表示装置の製造方法では、薄膜トランジスタを製造する際に、第１基板の収縮が抑制されつつも酸化膜が緻密化され、さらに、半導体薄膜にキャリアの散乱中心となる余分な水分子、水素イオン等が残留することがない。
【００１７】
また、以上の目的を達成する本発明に係るエレクトロルミネッセンス表示装置の製造方法は、低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子とこれを駆動する薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜と酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、上記ゲート電極を絶縁性の基板に形成するゲート電極形成工程と、上記絶縁性の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程とを備え、上記酸化膜形成工程は、ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程とを有し、上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う。
【００１８】
以上のような本発明に係るエレクトロルミネッセンス表示装置の製造方法では、薄膜トランジスタを製造する際に、絶縁性基板の収縮が抑制されつつも酸化膜が緻密化され、さらに、半導体薄膜にキャリアの散乱中心となる余分な水分子、水素イオン等が残留することがない。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る薄膜トランジスタの製造方法、液晶表示装置の製造方法、エレクトロルミネッセンス表示装置の製造方法について詳細に説明する。まず、基本となる薄膜トランジスタの製造方法を説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の主旨を逸脱しない範囲において適宜変更可能である。
【００２６】
図１は、本発明を適用して製造した薄膜トランジスタであって、半導体薄膜３と、ゲート酸化膜４と、ゲート電極５とを含む積層構造を有する薄膜トランジスタの断面図である。図１においては、低融点ガラスからなる絶縁基板１上に窒化シリコンからなるバッファ層２ａ及び酸化シリコンからなるバッファ層２ｂが積層され、当該バッファ層２ｂ上にｐチャンネル型薄膜トランジスタ（以下、ｐｃｈ−ＴＦＴと呼ぶことがある。）６及びｎチャンネル型薄膜トランジスタ（以下、ｎｃｈ−ＴＦＴと呼ぶことがある。）７が形成されている。また、ｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７は、多結晶シリコンからなる半導体薄膜３を覆うように酸化シリコンからなるゲート酸化膜４が形成され、当該ゲート酸化膜４上にゲート電極５が形成されて構成されている。
【００２７】
このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７では、酸化シリコンからなるゲート酸化膜４が緻密化されて形成されている。これにより、このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７では、ゲート酸化膜４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐の向上等が実現されており、低融点ガラスからなる絶縁基板１上に高品質なゲート酸化膜４が形成されている。
【００２８】
また、このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７では、半導体薄膜３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【００２９】
したがって、以上のような効果により、このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７においては低閾電圧、及び高キャリア移動度を備えた高品質な薄膜トランジスタが実現されている。
【００３０】
以上のような優れた特性を備えた本発明に係る薄膜トランジスタは、以下のようにして製造することができる。
【００３１】
まず、図２に示すように、低融点ガラスからなる絶縁基板１上に、窒化シリコンからなるバッファ層２ａ及び酸化シリコンからなるバッファ層２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４００ｎｍ程度である。続いて、バッファ層２ｂの上に非晶質シリコンからなる半導体薄膜３を成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍ程度である。以上の成膜は、プラズマＣＶＤ法やＬＰＣＶＤ法などを用いて連続的に行うことができる。なお、絶縁基板１としては、例えば旭硝子社製のＡＮ６３５やＡＮｌ００を用いることができる。ここで、ＡＮ６３５の歪点は６３５℃であり、ＡＮｌ００の歪点は６７０℃である。あるいは、コーニング社製のＣｏｄｅ１７３７を用いることができる。Ｃｏｄｅ１７３７の歪点は６６７℃である。バッファ層２ｂを構成するＳｉＯ２膜は、ＳｉＨ４、Ｓｉ２Ｈ６などの無機系のシランガスと、Ｏ２、Ｎ２Ｏガス等とを分解して成膜することが好ましい。また、ＴＥＯＳ等の有機系シランガスと、Ｏ２、Ｎ２Ｏガス等とを分解して生成しても良い。あるいは、スパッタリング法や蒸着法によってＳｉＯ２膜を形成しても良い。また、非晶質シリコンからなる半導体薄膜３の成膜にプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離する為に、窒素雰囲気中で略４００℃〜４５０℃の温度で１時間程度のアニールを行う。
【００３２】
次に、図３に示すように、半導体薄膜３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜３の非晶質シリコンを多結晶シリコンに転換する。エキシマレーザアニールは、レーザ光をパルス状に半導体薄膜３に照射して加熱溶融し、冷却過程で再結晶化を図るものであり、従来の固相成長に比ベスループット良く半導体薄膜３を結晶化できる。また、半導体薄膜３の非晶質シリコンの多結晶シリコンへの転換はエキシマレーザアニールに限定されるものではなく、固体レーザ、またはフラッシュランプ等を用いてアニールを施し、非晶質シリコンを多結晶シリコンに転換しても良い。
【００３３】
続いて、図４に示すように、多結晶シリコンからなる半導体薄膜３をエッチングして島状にパタニングする。
【００３４】
次いで、図５に示すように、例えばプラズマＣＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。ここで、酸化シリコン薄膜の成膜方法は、プラズマＣＶＤ法に限定されるものではなく、例えば、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタリング法など、従来公知の方法を用いることが可能である。
【００３５】
続いて、多結晶シリコンからなる半導体薄膜３とプラズマＣＶＤ法により成膜された酸化シリコン薄膜とに対して、酸素原子を含有する気体の加圧雰囲気下で第１のアニール処理を施し、酸化シリコン薄膜を緻密化してゲート絶縁膜の役割を果たすゲート酸化膜４とする。このような第１のアニール処理としては、例えば高圧の水蒸気によるアニール（以下、高圧水蒸気アニールと呼ぶ場合がある。）が好適である。ここでアニール処理条件としては、アニール温度は、例えば２００℃〜５９０℃程度であり、圧力は例えば０．２Ｍｐａ〜５Ｍｐａ、処理時間は例えば１時間程度である。
【００３６】
続いて、第１のアニール処理に連続して、第１のアニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気から例えば乾燥酸素に変更して熱処理を行い、半導体薄膜３をアニールする（以下、この熱処理を第２の熱処理と呼ぶ。）。第２の熱処理において半導体薄膜３をアニールする際の雰囲気は乾燥酸素に限定されるものではなく、乾燥雰囲気であれば良く、大気雰囲気、不活性ガス雰囲気でも良く、不活性ガスとしては例えば窒素が好適である。そして、本発明においては、上述した乾燥雰囲気には、真空状態も含まれる。また、アニール処理条件としては、熱処理温度は、例えば２００℃〜５９０℃、圧力は例えば１Ｍｐａ〜２Ｍｐａ、処理時間は例えば１時間程度である。
【００３７】
ここで、半導体薄膜３である多結晶シリコン薄膜を高圧水蒸気で酸化した時の酸化レートは温度と圧力に依存するが、例えば６００℃、２Ｍｐａの水蒸気中で多結晶シリコン薄膜を酸化した場合、熱酸化膜は２０ｎｍ／ｈ〜４０ｎｍ／ｈの成長速度で形成される。したがって、一般的に薄膜トランジスタのゲート酸化膜として用いられる膜厚の５０ｎｍをこの熱酸化膜だけで形成すると、１００分〜２００分程度のアニール時間が必要になる。そして、６００℃程度の温度であっても、これだけの時間を掛けてアニールを行うと、通常多結晶シリコン薄膜トランジスタの製造プロセスで用いられるガラス基板では基板収縮率が１００ｐｐｍ以上となり、アニール後の微細パタンのアライメント、すなわち位置合わせができなくなる。一方、アニール温度を低くした場合には、基板収縮は抑制できるが、酸化レートが減少するため酸化プロセスに要する時間が大幅に長くなり、スループットの減少を招くため現実的ではない。
【００３８】
そこで本発明では、例えば島状に分離した多結晶シリコンからなる半導体薄膜３の素子領域に、例えばプラズマＣＶＤ法により酸化シリコン薄膜を成膜し、当該酸化シリコン薄膜が形成された状態で当該酸化シリコン薄膜と多結晶シリコンからなる半導体薄膜３を、酸素原子を含有する気体の加圧雰囲気下でアニールする。これにより、成膜した酸化シリコン薄膜と半導体薄膜３である多結晶シリコンの素子領域との界面に熱酸化膜を形成するとともに、先に成膜した酸化シリコン薄膜の緻密化を図っている。そして、具体的な手法としては、高圧水蒸気アニールが好適である。
【００３９】
本発明においては、高圧水蒸気アニールは主としてＣＶＤ法により成膜された酸化シリコン薄膜の緻密化を目的とする為、高圧水蒸気アニールのアニール条件は、例えばアニール温度が２００℃〜５９０℃程度、アニール時間が１時間〜２時間程度で良く、すなわちガラス基板を収縮しない程度の温度で高圧水蒸気アニールを行うことができる。これにより、ガラス基板の収縮を十分に実用許容範囲に収めることができる。したがって、アニール後に、ガラス基板の熱収縮により微細パタンのアライメント、すなわち位置合わせができなくなるという不具合を生じることなく、高品質なゲート酸化膜４を低融点ガラスからなる絶縁基板１上に形成することができる。
【００４０】
また、高圧水蒸気アニールを行うことにより酸化シリコン薄膜と多結晶シリコンとの界面が熱酸化されて熱酸化膜が生成され、酸化シリコン薄膜と多結晶シリコンとの界面状態が良好になる。すなわち、酸化シリコン薄膜と半導体薄膜３である多結晶シリコン薄膜との界面に極薄くではあるが熱酸化膜を導入できるため、Ｓｉ／ＳｉＯ２界面における欠陥も減少できるという利点がある。
【００４１】
また、薄膜トランジスタの製造工程において、パッシベーション膜である層間絶縁膜を形成後に、酸化能力のある気体を含む雰囲気、例えば水蒸気中において０．２ＭＰａ〜５ＭＰａ、３００℃〜６００℃の条件でアニールを行うと、層間絶縁膜が酸化シリコン薄膜からなる場合には、酸化シリコン薄膜のバッファド弗酸によるエッチングレートがアニールをしない場合と比較して低下する。例えばプラズマＣＶＤ法により成膜した酸化シリコン薄膜は、ａｓ−ｄｅｐｏの状態でのエッチングレートは略８０ｎｍ／ｍｉｎとなる。一方、プラズマＣＶＤ法により成膜した酸化シリコン薄膜に対して高圧水蒸気アニールを行った後にアニール温度５５０℃、アニール時間１時間でアニールを行った場合のエッチグンレートは、略３７ｎｍ／ｍｉｎに低下する。すなわち、高圧水蒸気アニールを行うことにより、エッチングレートの良好な高品質な酸化シリコン薄膜が実現されている。これは、高圧の水蒸気により、５５０℃程度の低温でも酸化シリコンが緻密化したことによる。そして、上述した、いわゆる緻密化アニールにより膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質なゲート酸化膜を実現することが可能となり、薄膜トランジスタの性能向上を図ることが可能となる。
【００４２】
以上のように本発明においては、ＣＶＤ法等による酸化シリコン薄膜の成膜と高圧水蒸気による熱酸化膜である酸化シリコンの生成とを組み合わせて、効率よく高品質なゲート酸化膜を形成することができる。すなわち、高圧水蒸気による熱酸化に比べＣＶＤ法は成膜レートが高い為、スループットが良くなる。しかし、ＣＶＤ法で成膜した酸化シリコンは欠陥を多く含んでいる。そこで、ＣＶＤ法で酸化シリコン薄膜を成膜した後に高圧水蒸気アニールを行うことで、酸化シリコン薄膜中の欠陥を修復し、酸化シリコン薄膜を緻密化している。すなわち、高圧水蒸気アニールを行うことにより、シリコン酸化物中で未結合となっているシリコン原子の結合手に酸素原子を導入することで、酸化シリコン薄膜の緻密化が可能になる。そして、酸化シリコン薄膜を緻密化することにより、膜中固定電荷及び欠陥準位を低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位を低減し、閾電圧のばらつきの低減、ホットキャリア耐圧の向上がなされた高品質なゲート酸化膜を実現している。
【００４３】
また、本発明においては、第１のアニール処理に連続して、雰囲気を水蒸気から例えば乾燥酸素に変更して第２の熱処理を行い、半導体薄膜３及び酸化シリコン薄膜、すなわちゲート酸化膜４をアニールする。上述したように高圧水蒸気アニールは酸化シリコン薄膜の緻密化、欠陥準位の低減等に効果を発揮するが、これらの反応に寄与しない水分子、または水素イオンが大量に半導体薄膜３である多結晶シリコン薄膜中に残留する。そして、これらの多結晶シリコン薄膜中に残留した水素イオン等がキャリアの散乱中心となり、キャリアの移動度の低下を引き起こすことが本発明者の検討により明らかとなった。
【００４４】
そこで、本発明においては、上述した高圧水蒸気アニールに連続して半導体薄膜３に対して、乾燥雰囲気下において熱処理を施す。これにより、半導体薄膜３をアニールし、半導体薄膜３からキャリアの散乱中心となる余分な残留水分子、水素イオン等を脱離させることができる。その結果、余分な残留水分子、水素イオン等に起因したキャリアの移動度の低下を防止することが可能となる。
【００４５】
したがって、本発明においては、低融点ガラス基板の収縮を抑制しながら、高品質のゲート酸化膜４を形成し、且つ良好な移動度を備えた半導体薄膜３を形成することが可能とされる。
【００４６】
ここで、上述した高圧水蒸気アニールには、例えば高圧水蒸気酸化処理装置を用いることができる。図６は、高圧水蒸気アニールに用いて好適な高圧水蒸気酸化処理装置の一構成例を示す概略構成図である。図６に示す高圧水蒸気酸化処理装置１０１は、気密にシールされた圧力容器１０２と、当該圧力容器１０２内で気密にシールされて収納された反応容器１０３とを備えている。外側に配された圧力容器１０２は例えばステンレスチールで構成されており、内側に配された反応容器１０３は例えば石英ガラスで構成されている。そして、反応容器１０３の内部が処理室１０４とされており、処理室１０４は反応容器１０３により試料に金属粉末等の不純物が混入することが防止される。また、圧力容器１０２と反応容器１０３との間には、反応容器１０３の周囲を囲むようにヒータ１０５が配されており、当該ヒータ１０５により処理室１０４内の温度を３００℃〜７００℃に加熱、維持できるようになっている。そして、圧力容器１０２には昇圧ライン１０６及び減圧ライン１０７が接続されている。また、処理室１０４には、処理ガス供給ライン１０８及び処理ガス排気ライン１０９が接続されている。ここで、処理ガスとは、水蒸気を主成分とする雰囲気又は窒素など不活性な気体の雰囲気を生成するガスを意味する。
【００４７】
昇圧ライン１０６は空気源１１０、減圧弁（ＲＶ）１１１、フローメータ１１２、バルブ（Ｖ）１１３を有し、バルブ（Ｖ）１１３の開閉により圧力容器１０２内に空気を供給して、圧力容器１０２の内圧を０．１Ｍｐａ〜５Ｍｐａまで昇圧できるようになっている。減圧ライン１０７は、バルブ（Ｖ）１１４を備え、当該バルブ（Ｖ）１１４の開閉により圧力容器１０２内の空気を排気し、圧力容器１０２内を減圧できるようになっている。
【００４８】
処理ガス供給ライン１０８は、窒素、乾燥酸素、不活性ガス等を供給する第１の供給ライン１１５と水を供給する第２の供給ライン１１６とに分枝している上流部、及び処理室１０４内に処理ガスを放出する為の下流部を備えて構成されている。下流部には、処理ガスを予め処理室１０４内と同等の温度に加熱するヒータ１１７が配置されている。上流部の第１の供給ライン１１５は、供給源１１８、減圧弁（ＲＶ）１１９、フローメータ１２０、バルブ（Ｖ）１２１を有し、バルブ（Ｖ）１２１の開閉により処理室１０４内に処理ガスを供給し、処理室１０４を所定の処理ガス雰囲気にするとともに、処理室１０４を０．１Ｍｐａ〜５Ｍｐａまで昇圧できるようになっている。水を供給する第２の供給ライン１１６は、ポンプ（Ｐ）１２３、バルブ（Ｖ）１２４を有し、ポンプ（Ｐ）１２３により水源１２２から水を汲み上げ、バルブ（Ｖ）１２４の開閉によりヒータ１１７に水を供給し、当該ヒータ１１７で水を蒸発させて水蒸気を処理室１０４内に供給している。
【００４９】
処理ガス排気ライン１０９は、バルブ（Ｖ）１２５を備え、当該バルブ（Ｖ）１２５の開閉により処理室１０４内の処理ガスを排気できるようになっている。
【００５０】
また、処理室１０４の中央には、基板ステージ１２６が配されており、当該基板ステージ１２６上に処理対象となるガラス基板やシリコン基板などを配置する。以上のように構成された高圧水蒸気酸化処理装置により、上述した高圧水蒸気アニールを行うことができる。
【００５１】
また、この高圧水蒸気酸化処理装置１０１は、処理室１０４への水蒸気の供給を止め、処理室１０４内の雰囲気を例えば乾燥酸素のみとすることにより、上述した乾燥熱処理を行うことが可能とされている。以上のように構成された高圧水蒸気酸化処理装置１０１により、本発明における高圧水蒸気アニール及び第２の熱処理を行うことができる。
【００５２】
次いで、必要であれば、薄膜トランジスタの閾電圧Ｖthを制御する目的で、例えばＢ＋イオンを０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２程度のドーズ量でイオン注入する。この際の加速電圧は２０ｋｅＶ〜２００ｋｅＶ程度である。
【００５３】
次に、図７に示すように、ゲート酸化膜４の上に、Ａ１，Ｔｉ，Ｍｏ，Ｗ，Ｔａ、ドープト多結晶シリコン等、あるいはこれらの合金を例えば２００ｎｍ〜８００ｎｍの膜厚で成膜し、パタニングすることによりゲート電極５を作製する。そして、図８に示すようにＰ＋イオンを例えば質量分離イオン注入法で半導体薄膜３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注入を絶縁基板１の全面に行う。このときのドーズ量は、例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程度であり、加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ程度である。ＬＤＤイオン注入の結果、ゲート電極１の下方にはチャネル領域ｃｈが残され、その他の部分はＬＤＤイオン注入の対象となっている。
【００５４】
続いて、図９に示すように、ＬＤＤイオン注入後、ｎチャネル型の薄膜トランジスタを形成する為のレジスト８，９を形成し、図１０に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でＰ＋イオンを半導体薄膜３に注入する。このときのドーズ量は、例えば１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度であり、加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ程度である。これにより、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びドレイン領域Ｄとチャネル領域ｃｈとの問にはＬＤＤ領域が残される。以上によりｎチャネル型の薄膜トランジスタが形成される。
【００５５】
次に、図１１に示すように、ｐチャネル型の薄膜トランジスタを形成する為のレジスト１０を形成し、図１２に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でＢ＋イオンを半導体薄膜３に注入する。このときのドーズ量は、例えば１／ｃｍ２〜３×１０１５／ｃｍ２程度であり、加速電圧は例えば加速電圧１０ｋｅＶ〜１００ｋｅＶ程度である。これにより、ｐチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄが形成され、ｐチャネル型の薄膜トランジスタが形成される。
【００５６】
以上により、低閾電圧、及び高キャリア移動度を備えた高品質なｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７を製造することができる。
【００５７】
ここで、上記においては、ゲート酸化膜４とする酸化シリコン薄膜を成膜した後に高圧水蒸気アニール及び第２の熱処理を行う場合について説明したが、本発明においては、多結晶シリコン薄膜からなる半導体薄膜３の素子領域上を比較的低温、且つ短時間の高圧水蒸気アニールで薄く熱酸化した後、その上にＣＶＤ法などの手段で酸化シリコン薄膜を成膜しても良い。このような方法によっても、上記と同様な効果を得ることが可能であり、ガラス基板の収縮を抑制しながら高品質のゲート酸化膜４を形成し、且つ良好なキャリア移動度を備えた半導体薄膜３を形成することができる。
【００５８】
また、上記においては、多結晶シリコンからなる半導体薄膜３をエッチングすることによりパタニングし、素子領域を形成した後に酸化シリコン薄膜を形成する場合について説明したが、本発明においては、パタニング、すなわち素子領域の形成は、必ずしもゲート酸化膜４の形成前に行う必要はなく、酸化シリコン薄膜の形成後に行っても良い。すなわち、上記と同様にして高圧水蒸気アニール及び第２の熱処理を行うことによりゲート酸化膜４を形成した後にパタニング、すなわち素子形成を行っても良い。
【００５９】
この場合には、高圧水蒸気アニール及び第２の熱処理を行う際に、半導体薄膜３はまだパタニングされていないため、パタニング、すなわち素子領域の形成をゲート酸化膜４の形成前に行う場合よりも高い温度で酸化シリコン薄膜を形成することが可能である。この場合、ガラス基板自体の収縮は発生するがパタニング、すなわち素子領域の形成が後工程となるため、微細パタンのアライメント、すなわち位置合わせができなくなるという不具合が発生することはなく、パタニング工程に悪影響を与えることがない。
【００６０】
そしてこの場合においても、ゲート酸化膜４とする酸化シリコン薄膜を成膜した後に高圧水蒸気アニール及び第２の熱処理を行っても良く、また、多結晶シリコン薄膜からなる半導体薄膜３の素子領域上を比較的低温、且つ短時間の高圧水蒸気アニールで薄く熱酸化した後、その上にＣＶＤ法などの手段で酸化シリコン薄膜を成膜しても良い。
【００６１】
また、上記においては、トップゲート構造の薄膜トランジスタを例に説明したが、本発明はこれに限定されるものではなく、例えばボトムゲート構造の薄膜トランジスタに適用することも可能である。
【００６２】
次に、図面を参照しながら本発明の具体的な実施の形態について説明する。図１３は、本発明に係る薄膜トランジスタの第１の実施の形態であり、本発明を適用して形成した薄膜トランジスタ基板の構成例を示す断面図である。
【００６３】
第１の実施の形態では、トップゲート構造の薄膜トランジスタを低融点ガラスからなる絶縁基板１１上に形成している。本実施の形態はアクティブマトリクス型表示装置の駆動基板に用いられるものであり、絶縁基板１１上には画素スイッチング用の薄膜トランジスタ（以下、画素トランジスタと呼ぶ。）と、周辺回路を構成する薄膜トランジスタ（以下、駆動回路用トランジスタと呼ぶ。）とを形成している。画素トランジスタはダブルゲート構造のｎチャネル型薄膜トランジスタ（ｎｃｈ−ＴＦＴ）１８であり、駆動回路用トランジスタはＣＭＯＳとし、ｐチャネル型薄膜トランジスタ（ｐｃｈ−ＴＦＴ）１６及びｎチャネル型トランジスタ（ｎｃｈ−ＴＦＴ）１７を含んでいる。
【００６４】
また、この薄膜トランジスタ基板においては、低融点ガラスからなる縁基板１１上に窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂが積層され、当該バッファ層１２ｂ上にｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８が形成されている。また、それぞれのトランジスタは、多結晶シリコンからなる半導体薄膜１３を覆うように酸化シリコンからなるゲート酸化膜１４が形成され、当該ゲート酸化膜１４上にゲート電極１５が形成されている。
【００６５】
このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、酸化シリコンからなるゲート酸化膜１４が緻密化されて形成されている。これにより、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、低融点ガラスからなる絶縁基板１１上に高品質なゲート酸化膜１４が形成されている。
【００６６】
また、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【００６７】
したがって、図１３に示す薄膜トランジスタ基板においては、低閾電圧、及び高キャリア移動度を備えた高品質な薄膜トランジスタが実現されている。
【００６８】
以下、この薄膜トランジスタ基板の製造方法について説明する。まず、図１４に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍとする。以上の成膜は、プラズマＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６３５℃である旭硝子社製のＡＮ６３５を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。
【００６９】
次に、図１５に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【００７０】
続いて、図１６に示すように、多結晶シリコンからなる半導体薄膜１３をエッチングして島状にパタニングする。
【００７１】
次いで、図１７に示すように、プラズマＣＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。
【００７２】
続いて、多結晶シリコンからなる半導体薄膜１３とプラズマＣＶＤ法により成膜された酸化シリコン薄膜とに対して高圧水蒸気アニール処理を施し、酸化シリコン薄膜を緻密化してゲート酸化膜１４とする。ここで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、アニール処理条件としては、アニール温度は、２００℃〜５９０℃の範囲であり、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【００７３】
続いて、高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から乾燥酸素のみに変更して熱処理を行い、半導体薄膜１３及びゲート酸化膜１４をアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【００７４】
次いで、図１８に示すように薄膜トランジスタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例えば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイオン注入する。この際の加速電圧は２０ｋｅＶ〜２００ｋｅＶである。
【００７５】
次に、図１９に示すように、ゲート酸化膜１４の上に、Ａ１を例えば２００ｎｍ〜８００ｎｍの膜厚で成膜し、パタニングすることによりゲート電極１５を作製する。そして、図２０に示すようにＰ＋イオンを質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注入を絶縁基板１１の全面に行う。このときのドーズ量は、例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧は２０ｋｅＶ〜２００ｋｅＶである。ＬＤＤイオン注入の結果、ゲート電極１１の下方にはチャネル領域ｃｈが残され、その他の部分はＬＤＤイオン注入の対象となっている。
【００７６】
続いて、図２１に示すように、ＬＤＤイオン注入後、ｎチャネル型の薄膜トランジスタを形成する為のレジスト１９，２０，２１，２２を形成し、図２２に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でＰ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２であり、加速電圧は２０ｋｅＶ〜２００ｋｅＶである。これにより、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びドレイン領域Ｄとチャネル領域ｃｈとの問にはＬＤＤ領域が残される。以上によりｎチャネル型の薄膜トランジスタが形成される。
【００７７】
次に、図２３に示すように、ＣＭＯＳ回路を形成する為のｐチャネル型の薄膜トランジスタ用レジスト２３を形成し、図２４に示すように非質量分離型のイオンシャワードーピング装置でＢ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は１０ｋｅＶ〜１００ｋｅＶである。これにより、ｐチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄが形成され、ｐチャネル型の薄膜トランジスタが形成される。なお、レジスト２３でカバーされた部分には、先の工程で駆動回路用トランジスタ（ｎｃｈ−ＴＦＴ）１７と、画素トランジスタであるダブルゲート構造のｎｃｈ−ＴＦＴ１８が形成されている。
【００７８】
次に、レジスト２３を剥離し、図２５に示すように、ＳｉＯ２を略６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。ここで、半導体薄膜１３に注入したドーパントの活性化処理を行う。活性化処理は、レーザアニール、ランプアニール、炉アニールの何れを用いても良い。活性化アニール処理後、図２６に示すようにプラズマＣＶＤ法によりＳｉＮｘを例えば２００ｎｍ〜４００ｎｍの厚みで成膜し、パッシベーション膜２５とする。そして、窒素雰囲気中において３５０℃〜４００℃の温度で水素化アニールを１時間行う。
【００７９】
最後に、層間絶縁膜２４及びパッシベーション膜２５にコンタクトホールを開口し、Ａ１−Ｓｉなどの金属をスパッタした後パタニングして配線電極２６に加工する。次いで、アクリル系の有機樹脂を略１μｍ塗布して平坦化膜２７とする。そして、平坦化膜２７に画素電極とのコンタクトを取るコンタクトホールを開口した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで成膜し、パタニングして画素電極２８に加工する。この透明導電膜を窒素雰囲気中において略２２０℃の温度で３０分間アニールして、図１３に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【００８０】
次に、本発明に係る薄膜トランジスタの第２の実施の形態について説明する。第２の実施の形態では、第１の実施の形態において図１３に示したアクティブマトリクス型の表示装置用基板の他の製造方法について説明する。なお、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【００８１】
まず図２７に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍとする。以上の成膜は、ＬＰＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６７０℃である旭硝子社製のＡＮｌ００を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉ２Ｈ６と、Ｎ２Ｏガス等とを分解して成膜する。
【００８２】
次に、図２８に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【００８３】
続いて、図２９に示すように、多結晶シリコンからなる半導体薄膜１３をエッチングして島状にパタニングする。ここで、多結晶シリコンからなる半導体薄膜１３の表面を高圧の水蒸気でアニールし、すなわち高圧水蒸気アニール処理を施し、酸化シリコン薄膜である熱酸化膜１３ａを形成する。ここで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、このときのアニール条件は、アニール温度が４００℃〜５５０℃、圧力は２Ｍｐａ、アニール時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。この熱酸化工程で、多結晶シリコンからなる半導体薄膜１３の表面に熱酸化膜１３ａが略３ｎｍ〜１０ｎｍの厚みで形成される。
【００８４】
続いて、熱酸化工程である高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から乾燥窒素のみに変更して熱処理を行い、半導体薄膜１３及び熱酸化膜１３ａをアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【００８５】
続いて、熱酸化膜１３ａの上に減圧ＣＶＤ法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚で成膜する。これにより、図３０に示すようにゲート酸化膜１４が形成される。ここで、ゲート酸化膜１４と半導体薄膜１３である多結晶シリコンの界面には主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａは上記の高圧水蒸気アニールにより緻密化されているため、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥準位が低減され良好な状態とされている。そして、熱酸化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確保する為に、ＣＶＤ法により酸化シリコン薄膜がスループット良く成膜して必要な膜厚を得ている。このように、高圧水蒸気アニールとＣＶＤとを組み合わせることにより、高いスループットで高品質のゲート酸化膜を得ることができる。この後は、第１の実施の形態と同様のプロセスにより、図１３に示すようなアクティブマトリクス型の表示装置用基板を作製することができる。
【００８６】
そして、このようなプロセスにより作製した場合も、酸化シリコンからなるゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、低融点ガラスからなる絶縁基板１１上に高品質なゲート酸化膜１４が形成されている。
【００８７】
また、このようなプロセスにより作製した場合も、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【００８８】
次に、本発明に係る薄膜トランジスタの第３の実施の形態について説明する。第３の実施の形態では、ゲート酸化膜を形成した後にパタニング、すなわち素子形成を行い、図３１に示すアクティブマトリクス型の表示装置用基板を製造する方法について説明する。なお、図３１に示す表示装置用基板が第１の実施の形態の図１３と異なる点は、各薄膜トランジスタの外縁部にゲート酸化膜が形成されていないことのみであり、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【００８９】
まず図３２に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍとする。以上の成膜は、プラズマＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６３５℃である旭硝子社製のＡＮ６３５を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。
【００９０】
次に、図３３に示すように半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【００９１】
次いで、図３４に示すように、プラズマＣＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。
【００９２】
続いて、多結晶シリコンからなる半導体薄膜１３とプラズマＣＶＤ法により成膜された酸化シリコン薄膜とに対して高圧水蒸気アニール処理を施し、酸化シリコン薄膜を緻密化してゲート酸化膜１４とする。ここで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、アニール処理条件としては、アニール温度は６００℃であり、圧力は２Ｍｐａ、処理時間は２時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【００９３】
続いて、高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から乾燥酸素のみに変更して熱処理を行い、半導体薄膜１３及びゲート酸化膜１４をアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜７００℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【００９４】
この段階では、半導体薄膜１３は未だパタニングされていないため、第１の実施の形態及び第２の実施の形態よりも高温で高圧水蒸気アニールを施しても、絶縁基板１１自体は収縮するが、パタニング工程がその後になるためパタンのアライメント、すなわち位置合わせができなくなるという問題が生じることはない。
【００９５】
次いで、図３５に示すように薄膜トランジスタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例えば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイオン注入する。この際の加速電圧は例えば１０ｋｅＶ〜１００ｋｅＶである。
【００９６】
次に、図３６に示すように、ゲート酸化膜１４の上に、Ａ１を例えば２００ｎｍ〜８００ｎｍの膜厚で成膜し、パタニングすることによりゲート電極１５を作製する。そして、図３７に示すようにＰ＋イオンを質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注入を絶縁基板１１の全面に行う。このときのドーズ量は、例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧は２０ｋｅＶ〜２００ｋｅＶである。ＬＤＤイオン注入の結果、ゲート電極１１の下方にはチャネル領域ｃｈが残され、その他の部分はＬＤＤイオン注入の対象となっている。
【００９７】
続いて、図３８に示すように、ＬＤＤイオン注入後、ｎチャネル型の薄膜トランジスタを形成する為のレジスト１９，２０，２１，２２を形成し、図３９に示すように非質量分離型のイオンシャワードーピング装置でＰ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２であり、加速電圧は２０ｋｅＶ〜２００ｋｅＶである。これにより、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びドレイン領域Ｄ（ｎ＋領域）とチャネル領域ｃｈとの問にはＬＤＤ領域が残される。
【００９８】
次に、図４０に示すように、ＣＭＯＳ回路を形成する為にｐチャネル型の薄膜トランジスタ用のレジスト２３を形成し、図４１に示すように非質量分離型のイオンシャワードーピング装置でＢ＋イオンを半導体薄膜１３に注入する。このときのドーズ量は、例えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は加速電圧１０ｋｅＶ〜１００ｋｅＶである。これにより、ｐチャネル型の薄膜トランジスタのソース領域Ｓ（ｐ＋領域）及びドレイン領域Ｄが形成される。
【００９９】
ここで、レジスト２３を剥離し、半導体薄膜１３及びゲート酸化膜１４を同一のパタンでパタニングして、図４２に示すように駆動回路用トランジスタであるｎチャネル型の薄膜トランジスタ（ｎｃｈ−ＴＦＴ）１６、ｐチャネル型の薄膜トランジスタ（ｐｃｈ−ＴＦＴ）１７、及び画素トランジスタであるダブルゲート構造のｎチャネル型の薄膜トランジスタ（ｎｃｈ−ＴＦＴ）１８を形成する。
【０１００】
次に、図４３に示すように、ＳｉＯ２を略６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。ここで、半導体薄膜１３に注入したドーパントの活性化処理を行う。活性化処理は、レーザアニール、ランプアニール、炉アニールの何れを用いても良い。活性化アニール処理後、図４４に示すようにプラズマＣＶＤ法によりＳｉＮｘを例えば２００ｎｍ〜４００ｎｍの厚みで成膜し、パッシベーション膜２５とする。そして、窒素雰囲気中において３５０℃〜４００℃の温度で水素化アニールを１時間行う。
【０１０１】
最後に、層間絶縁膜２４及びパッシベーション膜２５にコンタクトホールを開口し、Ａ１−Ｓｉなどの金属をスパッタした後パタニングして配線電極２６に加工する。次いで、アクリル系の有機樹脂を略１μｍ塗布して平坦化膜２７とする。そして、平坦化膜２７に画素電極とのコンタクトを取るコンタクトホールを開口した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで成膜し、パタニングして画素電極２８に加工する。この透明導電膜を窒素雰囲気中において略２２０℃の温度で３０分間アニールして、図３１に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【０１０２】
以上のようなプロセスにより作製された図３１に示すアクティブマトリクス型の表示装置用基板においては、酸化シリコンからなるゲート酸化膜１４が緻密化されて形成されている。これにより、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、低融点ガラスからなる絶縁基板１１上に高品質なゲート酸化膜１４が形成されている。
【０１０３】
また、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【０１０４】
次に、本発明に係る薄膜トランジスタの第４の実施の形態について説明する。第４の実施の形態は、第３の実施の形態の変形例であり、半導体薄膜の素子領域上を比較的低温、且つ短時間の高圧水蒸気アニールで薄く熱酸化した後、その上にＣＶＤ法などの手段で酸化シリコン薄膜を成膜してゲート酸化膜を形成し、且つゲート酸化膜を形成した後にパタニング、すなわち素子形成を行って図３１に示すアクティブマトリクス型の表示装置用基板を製造する方法について説明する。図３１に示す表示装置用基板が第１の実施の形態の図１３と異なる点は、各薄膜トランジスタの外縁部にゲート酸化膜が形成されていないことのみであり、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【０１０５】
まず、図４５に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍとする。以上の成膜は、ＬＰＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６７０℃である旭硝子社製のＡＮｌ００を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉ２Ｈ６と、Ｎ２Ｏガス等とを分解して成膜する。
【０１０６】
次に、図４６に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【０１０７】
続いて、図４７に示すように、多結晶シリコンからなる半導体薄膜１３の表面を高圧の水蒸気でアニールし、すなわち高圧水蒸気アニール処理を施し、酸化シリコン薄膜である熱酸化膜１３ａを形成する。ここで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、このときのアニール条件は、アニール温度が６００℃、圧力は２Ｍｐａ、アニール時間は２時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【０１０８】
続いて、熱酸化工程である高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から乾燥窒素のみに変更して熱処理を行い、半導体薄膜１３及び熱酸化膜１３ａをアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜７００℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【０１０９】
この段階では、半導体薄膜１３は未だパタニングされていないため、第１の実施の形態及び第２の実施の形態よりも高温で高圧水蒸気アニールを施しても、絶縁基板１１自体は収縮するが、パタニング工程がその後になるためパタンのアライメント、すなわち位置合わせができなくなるという問題が生じることはない。
【０１１０】
続いて、熱酸化膜１３ａの上に減圧ＣＶＤ法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚で成膜する。これにより、図４７に示すようにゲート酸化膜１４が形成される。ここで、ゲート酸化膜１４と半導体薄膜１３である多結晶シリコンの界面には主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａは上記の高圧水蒸気アニールにより緻密化されているため、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥準位が低減され良好な状態とされている。そして、熱酸化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確保する為に、ＣＶＤ法により酸化シリコン薄膜がスループット良く成膜して必要な膜厚を得ている。このように、高圧水蒸気アニールとＣＶＤ法とを組み合わせることにより、高いスループットで高品質のゲート酸化膜を得ることができる。この後は、第３の実施の形態と同様のプロセスにより、図３１に示すようなアクティブマトリクス型の表示装置用基板を作製することができる。
【０１１１】
以上のようなプロセスにより作製された場合も、酸化シリコンからなるゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、低融点ガラスからなる絶縁基板１１上に高品質なゲート酸化膜１４が形成されている。
【０１１２】
また、半導体薄膜１３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【０１１３】
なお、上述した実施の形態では、多結晶シリコンからなる半導体薄膜１３とプラズマＣＶＤ法等により成膜された酸化シリコン薄膜（ゲート酸化膜１４）とを緻密化する際に、水蒸気と酸素との混合雰囲気とした高圧水蒸気アニールを用いているが、本発明はこれらに限定されるものではなく、酸素ガスあるいは酸素ガスと水素ガスとの混合物等も用いることができる。このようにして得られた熱酸化膜であるゲート酸化膜１４は高品質であり、チャンネル領域との界面を良好に維持することができる。
【０１１４】
次に、本発明に係る薄膜トランジスタの第５の実施の形態について説明する。第５の実施の形態では、第１の実施の形態乃至第４の実施の形態と異なり、ボトムゲート構造の薄膜トランジスタを作製する場合について説明する。なお、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【０１１５】
まず、図４８に示すように、絶縁基板１の上に、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこれらの合金を２０ｎｍ〜２５０ｎｍ、特に好ましくは９０ｎｍ〜２５０ｎｍの厚みで形成し、パタニングすることによりゲート電極１５に加工する。
【０１１６】
続いて、図４９に示すように、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、ＳｉＮＸを例えば３０ｎｍ〜５０ｎｍ、次いでＳｉＯＸを例えば５０ｎｍ〜２００ｎｍ連続で形成し、それぞれゲート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこの上に、連続的に非晶質シリコンからなる半導体薄膜１３を例えば６０ｎｍ〜１６０ｎｍの厚みで成膜する。ここで、プラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に、窒素雰囲気中で４００℃〜４５０℃、１時間〜２時間程度のアニールを行う。この後、波長２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、非晶質シリコンを多結晶シリコンに転換する。
【０１１７】
次に、図５０に示すように、例えばプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法などにより、ゲート酸化膜１４として酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。ここで、ゲート酸化膜１４と多結晶シリコンからなる半導体薄膜３を高圧水蒸気アニールし、ゲート酸化膜１４を緻密化する。この時同時に、多結晶シリコンからなる半導体薄膜１３とゲート酸化膜１４との間の界面にも熱酸化膜が極薄く形成され、界面状態が改善される。なお、高圧水蒸気アニールのアニール温度は５５０℃で、圧力は２ＭＰａ、時間は例えば１時間である。例えばアニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。ゲート酸化膜１４は、半導体薄膜１３のバックチャネル側になり、やはりＴＦＴの動作を安定化させる為、半導体薄膜１３とゲート酸化膜１４の間の界面状態を緻密化し良好に保つ必要がある。
【０１１８】
続いて、高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から乾燥酸素のみに変更して熱処理を行い、半導体薄膜１３及びゲート酸化膜１４をアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【０１１９】
この後、必要に応じて薄膜トランジスタのＶthを制御する目的で、Ｂ＋イオンを例えば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイオン注入する。この際の加速電圧は２０ｋｅＶ〜２００ｋｅＶである。
【０１２０】
次いで、図５１に示すように、裏面露光技術により、ゲート電極１５をマスクとして水蒸気酸化で形成したゲート酸化膜１４の上にレジスト３１，３２，３３，３４を形成する。ここで質量分離したＰ＋イオンを絶縁基板１全面に注入し、ＬＤＤ領域を作製する。このときのドーズ量は１×１０１２／ｃｍ２〜５×１０１３／ｃｍ２、特に好ましくは４×１０１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧は１０ｋｅＶ〜１００ｋｅＶで好ましくは６０ｋｅＶである。
【０１２１】
次いで、図５２に示すように、ＬＤＤイオン注入後、ｎチャネルの薄膜トランジスタ用のレジスト３５，３６，３７，３８を形成し、水素希釈したＰＨ３ガスを用いて、Ｐ＋イオンを非質量分離型のイオンビームを用いたイオンシャワードーピングでドープし、ｎチャネル型の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。このときのドーズ量は例えば１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２であり、加速電圧は例えば１０ｋｅＶ〜１００ｋｅＶであり、好ましくは６０ｋｅＶ程度である。
【０１２２】
次に、図５３に示すように、ｐチャネル型の薄膜トランジスタを形成する為、レジスト３９及びレジスト４０を設ける。レジスト３９をマスクとして、水素希釈のＢ２Ｈ６ガスを用い、Ｂ＋イオンをやはり非質量分離型のイオンドーピングで注入し、駆動回路用のｐｃｈ−ＴＦＴ１６を形成する。このときのドーズ量は例えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は１０ｋｅＶ〜１００ｋｅＶである。
【０１２３】
なお、レジスト４０で覆われた部分には、先の工程で駆動回路用のｎｃｈ−ＴＦＴ１７と、画素スイッチング用のダブルゲート構造のｎｃｈ−ＴＦＴ１８とが形成されている。
【０１２４】
次いで、レジスト３９及びレジスト４０を剥離し、半導体薄膜１３に注入したドーパントの活性化処理を行う。活性化処理は、レーザアニール、ランプアニール、炉アニールの何れを用いても良い。そして、活性化処理後、図５４に示すように半導体薄膜１３及びゲート酸化膜１４を同一のパタンでパタニングして、各薄膜トランジスタの素子領域に合わせたアイランド状に加工する。この上に、図５５に示すように、プラズマＣＶＤ法によりＳｉＯ２を例えば１００ｎｍ〜４００ｎｍの厚みで成膜し、層間絶縁膜２４とする。さらにこの上に、ＳｉＮｘを例えば１００ｎｍ〜４００ｎｍの厚みで連続して成膜し、パッシベーション膜２５とする。そして、窒素雰囲気中において３５０℃〜４００℃の温度で水素化アニールを１時間行う。
【０１２５】
最後に、図５６に示すように、層間絶縁膜２４及びパッシベーション膜２５に対してコンタクトホールを開口した後、Ａ１−Ｓｉなどの金属をスパッタし且つパタニングして配線電極２６に加工する。次いでアクリル系有機樹脂を略１μｍ塗布し平坦化膜２７とする。この平坦化膜２７にコンタクトホールを開けた後、ＩＴＯ、ＩＸＯなどの透明導電膜をスパッタリングで成膜し、所定の形状にパタニングして画素電極２８に加工する。この透明導電膜を窒素雰囲気中において略２２０℃の温度で３０分間アニールして、図５６に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【０１２６】
以上のようなプロセスにより作製された図５６に示すアクティブマトリクス型の表示装置用基板においては、酸化シリコンからなるゲート酸化膜１４が緻密化されて形成されている。これにより、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、低融点ガラスからなる絶縁基板１１上に高品質なゲート酸化膜１４が形成されている。
【０１２７】
また、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【０１２８】
次に、本発明に係る薄膜トランジスタの第６の実施の形態について説明する。第６の実施の形態は、第５の実施の形態の変形例であり、半導体薄膜の素子領域上を比較的低温、且つ短時間の高圧水蒸気アニールで薄く熱酸化した後、その上にＣＶＤ法などの手段で酸化シリコン薄膜を成膜してゲート酸化膜を形成して図５６に示すアクティブマトリクス型の表示装置用基板を製造する方法について説明する。
【０１２９】
まず、図５７に示すように、絶縁基板１の上に、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこれらの合金を２０ｎｍ〜２５０ｎｍ、特に好ましくは９０ｎｍ〜２５０ｎｍの厚みで形成し、パタニングすることによりゲート電極１５に加工する。
【０１３０】
続いて、図５８に示すように、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、ＳｉＮＸを例えば３０ｎｍ〜５０ｎｍ、次いでＳｉＯＸを例えば５０ｎｍ〜２００ｎｍ連続で形成し、それぞれゲート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこの上に、連続的に非晶質シリコンからなる半導体薄膜１３を例えば６０ｎｍ〜１６０ｎｍの厚みで成膜する。ここで、プラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に、窒素雰囲気中で４００〜４５０℃、１時間〜２時間程度のアニールを行う。この後、波長２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、非晶質シリコンを多結晶シリコンに転換する。
【０１３１】
続いて、図５９に示すように、多結晶シリコンからなる半導体薄膜１３の表面を高圧の水蒸気でアニールし、すなわち高圧水蒸気アニール処理を施し、酸化シリコン薄膜である熱酸化膜１３ａを形成する。ここで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、このときのアニール条件は、アニール温度が４００℃〜５５０℃、圧力は２Ｍｐａ、アニール時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。この熱酸化工程で、多結晶シリコンからなる半導体薄膜１３の表面に熱酸化膜１３ａが略３ｎｍ〜１０ｎｍの厚みで形成される。
【０１３２】
続いて、熱酸化工程である高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から乾燥窒素のみに変更して熱処理を行い、半導体薄膜１３及び熱酸化膜１３ａをアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【０１３３】
続いて、熱酸化膜１３ａの上に減圧ＣＶＤ法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚で成膜する。これにより、図６０に示すようにゲート酸化膜１４が形成される。ここで、ゲート酸化膜１４と半導体薄膜１３である多結晶シリコンの界面には主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａは上記の高圧水蒸気アニールにより緻密化されているため、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥準位が低減され良好な状態とされている。そして、熱酸化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確保する為に、ＣＶＤ法により酸化シリコン薄膜がスループット良く成膜して必要な膜厚を得ている。このように、高圧水蒸気アニールとＣＶＤとを組み合わせることにより、高いスループットで高品質のゲート酸化膜を得ることができる。この後は、第５の実施の形態と同様のプロセスにより、図５６に示すようなアクティブマトリクス型の表示装置用基板を作製することができる。
【０１３４】
以上のようなプロセスにより作製された場合も、酸化シリコンからなるゲート酸化膜１４の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、低融点ガラスからなる絶縁基板１１上に高品質なゲート酸化膜１４が形成されている。
【０１３５】
また、半導体薄膜１３中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、移動度の向上が実現されている。
【０１３６】
なお、上述した実施の形態では、多結晶シリコンからなる半導体薄膜１３とプラズマＣＶＤ法等により成膜された酸化シリコン薄膜（ゲート酸化膜１４）とを緻密化する際に、水蒸気と酸素との混合雰囲気とした高圧水蒸気アニールを用いているが、本発明はこれらに限定されるものではなく、酸素ガスあるいは酸素ガスと水素ガスとの混合物等も用いることができる。このようにして得られた熱酸化膜であるゲート酸化膜１４は高品質であり、ボトムゲート構造のＴＦＴのバックゲート側（上側）において、チャンネル領域との界面を良好に維持することができる。
【０１３７】
次に、本発明に係る薄膜トランジスタの第７の実施の形態について説明する。なお、第１の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【０１３８】
まず、図６１に示すように、低融点ガラスからなる絶縁基板１１上に、窒化シリコンからなるバッファ層１２ａ及び酸化シリコンからなるバッファ層１２ｂを順に成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上に非晶質シリコンからなる半導体薄膜１３を成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍとする。以上の成膜は、プラズマＣＶＤ法により連続的に行う。ここで、絶縁基板１１としては、歪点が６３５℃である旭硝子社製のＡＮ６３５を用いる。また、バッファ層２ｂを構成するＳｉＯ２膜は、無機系のシランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。
【０１３９】
次に、図６２に示すように、半導体薄膜１３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を照射してエキシマレーザアニール（ＥＬＡ）を行い、半導体薄膜１３の非晶質シリコンを多結晶シリコンに転換する。
【０１４０】
次に、多結晶シリコンの表面に、例えばプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法などで、酸化シリコンからなる犠牲膜４１を略５ｎｍ〜２０ｎｍの膜厚で成膜する。
【０１４１】
続いて、図６３に示すように犠牲膜４１越しに多結晶シリコンからなる半導体薄膜１３をエッチングし、薄膜トランジスタの素子領域の形状に合わせて島状にパタニングする。パタニング後、島状の半導体薄膜１３の上に残された犠牲膜４１を例えば弗酸などによりエッチングして除去する。これにより、半導体薄膜１３のエッチングに用いたレジストに含まれている不純物が、半導体薄膜１３に侵入することを防止することが可能となる。
【０１４２】
次いで図６４に示すように、清浄な表面が露出した半導体薄膜１３の上に、第１の実施の形態と同様の手法によりゲート酸化膜１４を形成する。例えば、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法などで、酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。続いて、多結晶シリコンからなる半導体薄膜１３とプラズマＣＶＤ法により成膜された酸化シリコン薄膜とに対して高圧水蒸気アニール処理を施し、酸化シリコン薄膜を緻密化してゲート酸化膜１４とする。ここで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化処理装置１０１を用いて行うことができる。また、アニール処理条件としては、アニール温度は、２００℃〜５９０℃の範囲であり、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【０１４３】
続いて、高圧水蒸気アニール処理に連続して、高圧水蒸気アニール処理を行ったチャンバー内において、チャンバー内雰囲気を水蒸気と酸素との混合雰囲気から例えば乾燥酸素のみに変更して熱処理を行い、半導体薄膜１３及びゲート酸化膜１４をアニールする第２の熱処理を行う。熱処理条件としては、熱処理温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理時間は１時間である。
【０１４４】
また、上述した第２の実施の形態のように、多結晶シリコンからなる半導体薄膜１３のエッチング後に高圧の水蒸気アニール、すなわち高圧水蒸気アニールを行なって例えば８ｎｍ程度の熱酸化膜を形成し、その上に酸化シリコン薄膜をＣＶＤ法などにより成膜しても良い。以下、第１の実施の形態と同様のプロセスにより図１３もしくは図３１に示す薄膜トランジスタが完成する。
【０１４５】
図６５は、本発明を適用して作製された駆動基板を用いて組み立てられたアクティブマトリクス型液晶表示装置の一例を示す模式的な斜視図である。図示するように、本表示装置は、一対の絶縁基板２０１，２０２と、両者の間に保持された電気光学物質２０３とを備えたパネル構造を有する。電気光学物質２０３としては、液晶材料を用いる。下側の絶縁基板２０１には、画素アレイ部２０４と駆動回路部とが集積形成されている。駆動回路部は、垂直駆動回路２０５と水平駆動回路２０６とに分かれている。また、絶縁基板２０１の周辺部上端には、外部接続用の端子部２０７が形成されている。端子部２０７は、配線２０８を介して垂直駆動回路２０５及び水平駆動回路２０６に接続している。画素アレイ部２０４には、行状のゲート配線２０９と、列状の信号配線２１０が形成されている。両配線の交差部には画素電極２１１と、これを駆動する薄膜トランジスタＴＦＴが形成されている。薄膜トランジスタＴＦＴのゲート電極は対応するゲート配線１０９に接続され、ドレイン領域は対応する画素電極２１１に接続され、ソース領域は対応する信号配線２１０に接続している。ゲート配線１０９が垂直駆動回路２０５に接続する一方、信号配線２１０は水平駆動回路２０６に接続している。
【０１４６】
画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴは、本発明を適用して作製されたものである。すなわち、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタを製造するために、絶縁性の基板に多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、当該半導体薄膜の上に酸化膜を形成する酸化膜形成工程とを行って作製されている。
【０１４７】
ここで、酸化膜形成工程は、半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、酸素原子を含有する気体の加圧雰囲気下で熱処理を行う第１のアニール工程とを組み合わせて行う。さらに当該第１のアニール工程に連続して乾燥雰囲気下で熱処理を行う第２のアニール工程を行う。
【０１４８】
例えば、酸化膜形成工程は、先に成膜工程を行って酸化シリコン薄膜を成膜し、続いて第１のアニール工程を行って当該酸化シリコン薄膜と半導体薄膜との界面に酸化膜を生成すると共に酸化シリコン薄膜を緻密化する。そして、当該第１のアニール工程に連続して乾燥雰囲気下で熱処理を行う第２のアニール工程を行う。
【０１４９】
また、酸化膜形成工程は、先に第１のアニール工程を行って後で成膜される酸化シリコン薄膜より緻密な酸化膜を生成し、当該アニール工程に連続して乾燥雰囲気下で熱処理を行う第２のアニール工程を行う。続いて成膜工程を行って当該緻密な酸化膜の上に酸化シリコン薄膜を成膜しても良い。
【０１５０】
したがって、以上のようにして作製された画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴは、酸化シリコンからなるゲート酸化膜が緻密化されて形成されている。これにより、画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴでは、ゲート酸化膜の膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、高品質なゲート酸化膜が形成されている。
【０１５１】
また、画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴでは、半導体薄膜中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、キャリア移動度の向上が実現されている。
【０１５２】
したがって、画素電極２１１をスイッチング駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴにおいては、低閾電圧、及び高キャリア移動度を備えた高品質な薄膜トランジスタが実現されている。
【０１５３】
図６６は、本発明を適用して作製された薄膜トランジスタを集積形成した、エレクトロルミネッセンス表示装置の一例を示す模式的な断面図である。このエレクトロルミネッセンス表示装置では、画素として有機エレクトロルミネッセンス素子ＯＬＥＤ３０１を用いている。ＯＬＥＤ３０１は陽極３０２、有機層３０３及び陰極３０６を順に重ねたものである。陽極３０２は画素毎に分離しており、例えばクロムからなり基本的に光反射性である。陰極３０６は画素間で共通接続されており、例えば極薄の金属層３０４と透明導電層３０５の積層構造であり、基本的に光透過性である。係る構成を有するＯＬＥＤ３０１の陽極３０２／陰極３０６間に順方向の電圧（１０Ｖ程度）を印加すると、電子や正孔などキャリアの注入が起こり、発光が観測される。ＯＬＥＤの動作は、陽極３０２から注入された正孔と陰極３０６から注入された電子により形成された励起子による発光と考えられる。
【０１５４】
一方、ＯＬＥＤを駆動する薄膜トランジスタＴＦＴは、ガラスなどからなる基板１１の上に形成されたゲート電極１５と、その上面に重ねられたゲート絶縁膜３１２と、このゲート絶縁膜３１２を介してゲート電極１５の上方に重ねられた半導体薄膜１３とからなる。薄膜トランジスタＴＦＴ３１１はＯＬＥＤ３０１に供給される電流の通路となるソース領域Ｓ、チャネル領域Ｃｈ及びドレイン領域Ｄを備えている。チャネル領域ｃｈは丁度ゲート電極１５の直上に位置する。このボトムゲート構造を有する薄膜トランジスタＴＦＴ３１１は層間絶縁膜２４により被覆されており、その上には配線電極２６及びドレイン電極３１３が形成されている。これらの上には別の層間絶縁膜２５を介して前述したＯＬＥＤ３０１が成膜されている。このＯＬＥＤ３０１の陽極３０２はドレイン電極３１３を介して薄膜トランジスタＴＦＴ３１１に電気接続されている。
【０１５５】
上記において、薄膜トランジスタＴＦＴ３１１は、本発明を適用して作製されているため酸化シリコンからなるゲート酸化膜が緻密化されて形成されている。これにより、薄膜トランジスタＴＦＴ３１１では、ゲート酸化膜の膜中固定電荷欄及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上等が実現されており、高品質なゲート酸化膜が形成されている。
【０１５６】
また、薄膜トランジスタＴＦＴ３１１では、半導体薄膜中の水素イオンの存在量が、薄膜トランジスタとして機能する上で適当な量に調整されている。これにより半導体薄膜中の多量の水素イオンがキャリアの散乱を引き起こし、キャリア移動度が低下するということが防止されるため、キャリア移動度の向上が実現されている。
【０１５７】
したがって、薄膜トランジスタＴＦＴ３１１においては、低閾電圧、及び高キャリア移動度を備えた高品質な薄膜トランジスタが実現されている。
【０１５８】
図６７は、図６５又は図６６に示した表示装置を組み込んだ携帯情報端末装置の一例を示す模式的な斜視図である。携帯情報端末装置（ＰＤＡ）４０１は、情報処理部４１０と表示部４２０とに分かれている。情報処理部４１０は、通信部、音声処理部、操作部、制御部及び記憶部などのＰＤＡとしての基本機能を備えている。これらの機能を制御部が制御することで、電話機能、メール機能、パソコン機能、パソコン通信機能、個人情報管理機能などが実現される。さらに、情報処理部４１０は、操作部４１１を備えており、この操作部４１１を操作することにより、各種機能を選択できる。情報処理部４１０は、実行する処理内容に応じて画像情報を生成する。表示部４２０は、情報処理部４１０が生成した画像情報を表示パネルに表示する。この表示パネルは、本発明を適用して作製した図６５に示した液晶パネルあるいは図６６に示したエレクトロルミネッセンスパネルである。このような携帯情報端末装置においては、携帯性を向上する為製品の小型化が特に推進されている。ＰＤＡは、パーソナルコンピュータの様に必ずしもキーボードを必要としない為、非常に小さくすることができる。このように小型化が図られた電子機器では、画像情報の処理結果を表示する表示部として、図６５や図６６に示した高性能で高精細なディスプレイパネルが好適である。
【０１５９】
図６８は、本発明を適用して作製されたディスプレイを組み込んだ携帯電話装置の一例を示す模式的な平面図である。図示するように、携帯電話装置５０１は、無線送受信用のアンテナ５０２、受話器（スピーカ）５０３及び送話器（マイクロホン）５０４を備えるとともに、ダイヤルキーなどの操作キー５０５とディスプレイパネル５０６とを備える。そして、このディスプレイパネル５０６は、本発明を適用して作製した図６５に示した液晶パネルあるいは図６６に示したエレクトロルミネッセンスパネルである。この携帯電話装置５０１は、個人名と電話番号などの電話帳情報をディスプレイ５０６に表示することができる。また、受信した電子メールを、ディスプレイ５０６に表示することも可能とされている。携帯電話装置は、ＰＤＡと同様に携帯性を向上する為製品の小型化が特に推進されている。そして、このように小型化が図られた携帯電話装置では、文字情報や画像情報の処理結果を表示する表示部として、図６５や図６６に示した高性能で高精細なディスプレイパネルが好適である。
【０１６０】
【発明の効果】
本発明に係る薄膜トランジスタの製造方法は、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、上記ゲート電極を、低融点ガラスである絶縁性の基板に形成するゲート電極形成工程と、上記絶縁性の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程と
を備え、上記酸化膜形成工程は、ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程とを有し、上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う。
【０１６１】
以上のような本発明に係る薄膜トランジスタの製造方法では、基板の収縮を抑制しつつも酸化膜を緻密化することが可能とされ、さらに、キャリアの散乱中心となる余分な残留水分子、水素イオン等を半導体薄膜から脱離することができる。
【０１６２】
したがって、本発明に係る薄膜トランジスタの製造方法においては、基板の収縮を抑制しながら、高品質の酸化膜を形成し、且つ良好な移動度を備えた半導体薄膜を形成することが可能とされ、高性能な薄膜トランジスタを提供することが可能とされる。
【０１６３】
また、本発明に係る液晶表示装置の製造方法は、画素電極と薄膜トランジスタとが配された第１の基板と、上記画素電極に対面する電極が配された第２の基板とが所定の間隔をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記第１の基板が低融点ガラスである絶縁性の基板であり、上記薄膜トランジスタが半導体薄膜と酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、上記ゲート電極を上記第１の基板に形成するゲート電極形成工程と、上記第１の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程とを備え、上記酸化膜形成工程は、ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程とを有し、上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う。
【０１６４】
以上のような本発明に係る液晶表示装置の製造方法では、薄膜トランジスタを製造する際に、基板の収縮を抑制しつつも酸化膜を緻密化することが可能とされ、さらに、キャリアの散乱中心となる余分な残留水分子、水素イオン等を半導体薄膜から脱離することができる。
【０１６５】
したがって、本発明に係る液晶表示装置の製造方法においては、高品質の酸化膜と良好な移動度を備えた半導体薄膜を有する薄膜トランジスタを備えた高性能な液晶表示装置を提供することが可能とされる。
【０１６６】
また、本発明に係るエレクトロルミネッセンス表示装置の製造方法は、低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子とこれを駆動する薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜と酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、上記ゲート電極を絶縁性の基板に形成するゲート電極形成工程と、上記絶縁性の基板において、上記ゲート電極上にゲート絶縁膜を介して、多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜の上に、上記酸化膜を形成する酸化膜形成工程とを備え、上記酸化膜形成工程は、ＣＶＤ法またはスパッタリング法により、上記半導体薄膜上に酸化シリコン膜を成膜する成膜工程と、水蒸気を含有する気体の加圧雰囲気下で熱処理を行うことによって、上記成膜工程にて成膜された酸化シリコン膜を緻密化すると共に、上記半導体薄膜と上記酸化シリコン膜との界面に酸化膜を形成する第１のアニール工程とを有し、上記第１のアニール工程の実施後に、乾燥雰囲気下で熱処理を行うことによって、上記半導体薄膜に残留している水分子または水素イオンを脱離させる第２のアニール工程を行う。
【０１６７】
以上のような本発明に係るエレクトロルミネッセンス表示装置の製造方法では、薄膜トランジスタを製造する際に、基板の収縮を抑制しつつも酸化膜を緻密化することが可能とされ、さらに、キャリアの散乱中心となる余分な残留水分子、水素イオン等を半導体薄膜から脱離することができる。
【０１６８】
したがって、本発明に係るエレクトロルミネッセンス表示装置の製造方法においては、高品質の酸化膜と良好な移動度を備えた半導体薄膜を有する薄膜トランジスタを備えた高性能なエレクトロルミネッセンス表示装置を提供することが可能とされる。
【０１７６】
以上、本発明により、大面積のガラス基板上に高性能な薄膜トランジスタの形成が可能となるため、ディスプレイパネル上に高機能回路を集積化する、いわゆるシテスムディスプレイの実現に大きく寄与できる。
【図面の簡単な説明】
【図１】本発明に係る薄膜トランジスタを示す断面図である。
【図２】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図３】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図４】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図５】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図６】高圧水蒸気酸化処理装置の一例を示す模式図である。
【図７】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図８】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図９】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１０】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１１】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１２】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図１３】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１４】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１５】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１６】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１７】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１８】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図１９】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２０】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２１】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２２】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２３】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２４】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２５】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２６】第１の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２７】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２８】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図２９】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３０】第２の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３１】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３２】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３３】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３４】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３５】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３６】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３７】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３８】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図３９】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４０】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４１】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４２】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４３】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４４】第３の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４５】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４６】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４７】第４の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４８】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図４９】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５０】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５１】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５２】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５３】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５４】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５５】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５６】第５の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５７】第６の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５８】第６の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図５９】第６の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図６０】第６の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図６１】第７の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図６２】第７の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図６３】第７の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図６４】第７の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図６５】本発明を適用して製造された薄膜トランジスタを用いた液晶表示装置の一例を示す模式的な斜視図である。
【図６６】本発明を適用して製造された薄膜トランジスタを組み込んだエレクトロルミネッセンス表示装置の一例を示す部分断面図である。
【図６７】本発明に係る表示装置を組み込んだ携帯情報端末装置の一例を示す模式的な斜視図である。
【図６８】本発明に係る表示装置を組み込んだ携帯電話装置の一例を示す模式的な平面図である。
【符号の説明】
１  絶縁基板
２ａ、２ｂ  バッファ層（ゲート窒化膜、ゲート酸化膜）
３  半導体薄膜
４  ゲート酸化膜
５  ゲート電極
６  ｐｃｈ−ＴＦＴ
７  ｎｃｈ−ＴＦＴ
【図１】
0004006993.tif 000002
【図２】
0004006993.tif 000003
【図３】
0004006993.tif 000004
【図４】
0004006993.tif 000005
【図５】
0004006993.tif 000006
【図６】
0004006993.tif 000007
【図７】
0004006993.tif 000008
【図８】
0004006993.tif 000009
【図９】
0004006993.tif 000010
【図１０】
0004006993.tif 000011
【図１１】
0004006993.tif 000012
【図１２】
0004006993.tif 000013
【図１３】
0004006993.tif 000014
【図１４】
0004006993.tif 000015
【図１５】
0004006993.tif 000016
【図１６】
0004006993.tif 000017
【図１７】
0004006993.tif 000018
【図１８】
0004006993.tif 000019
【図１９】
0004006993.tif 000020
【図２０】
0004006993.tif 000021
【図２１】
0004006993.tif 000022
【図２２】
0004006993.tif 000023
【図２３】
0004006993.tif 000024
【図２４】
0004006993.tif 000025
【図２５】
0004006993.tif 000026
【図２６】
0004006993.tif 000027
【図２７】
0004006993.tif 000028
【図２８】
0004006993.tif 000029
【図２９】
0004006993.tif 000030
【図３０】
0004006993.tif 000031
【図３１】
0004006993.tif 000032
【図３２】
0004006993.tif 000033
【図３３】
0004006993.tif 000034
【図３４】
0004006993.tif 000035
【図３５】
0004006993.tif 000036
【図３６】
0004006993.tif 000037
【図３７】
0004006993.tif 000038
【図３８】
0004006993.tif 000039
【図３９】
0004006993.tif 000040
【図４０】
0004006993.tif 000041
【図４１】
0004006993.tif 000042
【図４２】
0004006993.tif 000043
【図４３】
0004006993.tif 000044
【図４４】
0004006993.tif 000045
【図４５】
0004006993.tif 000046
【図４６】
0004006993.tif 000047
【図４７】
0004006993.tif 000048
【図４８】
0004006993.tif 000049
【図４９】
0004006993.tif 000050
【図５０】
0004006993.tif 000051
【図５１】
0004006993.tif 000052
【図５２】
0004006993.tif 000053
【図５３】
0004006993.tif 000054
【図５４】
0004006993.tif 000055
【図５５】
0004006993.tif 000056
【図５６】
0004006993.tif 000057
【図５７】
0004006993.tif 000058
【図５８】
0004006993.tif 000059
【図５９】
0004006993.tif 000060
【図６０】
0004006993.tif 000061
【図６１】
0004006993.tif 000062
【図６２】
0004006993.tif 000063
【図６３】
0004006993.tif 000064
【図６４】
0004006993.tif 000065
【図６５】
0004006993.tif 000066
【図６６】
0004006993.tif 000067
【図６７】
0004006993.tif 000068
【図６８】
0004006993.tif 000069