(57)【特許請求の範囲】
【請求項１】
トランスコンダクタのトランスコンダクタンスを制御するためのチューニング回路付きトランスコンダクタであって、
ソース端子が電源電圧に接続され、ゲート端子とドレイン端子がＭＯＳダイオード構造となるように相互に接続された第１ＭＯＳトランジスタと、
ソース端子が前記電源電圧に接続され、ゲート端子とドレイン端子がＭＯＳダイオード構造となるように相互に接続された第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート端子が第１入力端子に接続され、前記第２ＭＯＳトランジスタのゲート端子が第２入力端子に接続され、その出力信号をトランスコンダクタのチューニング制御用バイアス信号として出力する第１エラーアンプと、を備え、
前記トランスコンダクタは、
基準電圧にベース端子が接続され、前記第１ＭＯＳトランジスタのドレイン端子にコレクタ端子が接続された第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのエミッタ端子にコレクタ端子が接続された第２バイポーラトランジスタと、
前記チューニング制御用バイアス信号がゲート端子に入力されるように接続され、前記電源電圧にドレイン端子が接続された第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタのソース端子および前記第２バイポーラトランジスタのベース端子にドレイン端子が接続され、前記第１バイポーラトランジスタのエミッタ端子および前記第２バイポーラトランジスタのコレクタ端子にゲート端子が接続された第４ＭＯＳトランジスタと、
差動入力信号生成部において生成された差動入力信号がゲート端子に入力するように接続され、前記第２バイポーラトランジスタのエミッタ端子にドレイン端子が接続された第５ＭＯＳトランジスタと、
前記基準電圧にベース端子が接続され、前記第２ＭＯＳトランジスタのドレイン端子にコレクタ端子が接続された第３バイポーラトランジスタと、
前記第３バイポーラトランジスタのエミッタ端子にコレクタ端子が接続された第４バイポーラトランジスタと、
前記チューニング制御用バイアス信号がゲート端子に入力されるように接続され、前記電源電圧にドレイン端子が接続された第６ＭＯＳトランジスタと、
前記第６ＭＯＳトランジスタのソース端子および前記第４バイポーラトランジスタのベース端子にドレイン端子が接続され、前記第３バイポーラトランジスタのエミッタ端子および前記第４バイポーラトランジスタのコレクタ端子にゲート端子が接続された第７ＭＯＳトランジスタと、
差動入力信号生成部において生成された差動入力信号がゲート端子に入力するように接続され、前記第４バイポーラトランジスタのエミッタ端子にドレイン端子が接続された第８ＭＯＳトランジスタと、
を備えることを特徴とするチューニング回路付きトランスコンダクタ。
【請求項２】
前記差動入力信号生成部は、
第１入力端子には基準電圧が入力され、第２入力端子には第１電圧分配抵抗及び第２電圧分配抵抗が直列に接続された第２エラーアンプと、
前記電源電圧にソース端子が接続され、ゲート端子に前記第２エラーアンプの出力端子が接続された第９ＭＯＳトランジスタと、
前記第９ＭＯＳトランジスタのドレイン端子と前記第２エラーアンプの第２入力端子との間に接続されたフィードバック抵抗素子を備え、
前記第５ＭＯＳトランジスタのゲート端子は前記第９ＭＯＳトランジスタのドレイン端子と接続されており、
前記第８ＭＯＳトランジスタのゲート端子は、前記第１電圧分配抵抗と前記第２電圧分配抵抗との間のノードに接続されたこと、
を特徴とする請求項１に記載のチューニング回路付きトランスコンダクタ。
【請求項３】
前記第２エラーアンプの出力端子と前記第９ＭＯＳトランジスタのドレイン端子との間に接続された周波数補償用キャパシタを備えること、
を特徴とする請求項２に記載のチューニング回路付きトランスコンダクタ。
【請求項４】
前記第２ＭＯＳトランジスタのドレイン端子に接続されトランスコンダクタ制御信号入力部で生成される外部制御電流に対応して、所定比率の電流比を有する電流源を生成する電流源生成部を備えること、
を特徴とする請求項１に記載のチューニング回路付きトランスコンダクタ。
【請求項５】
前記電流源生成部は、ｎ：１の電流比を生成するよう接続されたカスケード・カレント・ミラー回路を備えること、
を特徴とする請求項４に記載のチューニング回路付きトランスコンダクタ。
【請求項６】
前記トランスコンダクタ制御信号入力部は、
ドレイン端子が外部抵抗に接続され、ソース端子は前記電源電圧に接続された第１０ＭＯＳトランジスタと、
前記外部抵抗の電圧降下信号を非反転端子に入力され、外部入力信号を反転端子に入力され、その出力端子が前記第１０ＭＯＳトランジスタのゲート端子に接続された第３エラーアンプと、
ソース端子は前記電源電圧に接続され、ドレイン端子は前記電流源生成部に接続され、ゲート端子に前記第３エラーアンプの出力信号を入力される第１１ＭＯＳトランジスタと、
を備えることを特徴とする請求項４に記載のチューニング回路付きトランスコンダクタ。
【請求項７】
前記第３エラーアンプの非反転端子と前記第１０ＭＯＳトランジスタのゲート端子との間に接続された周波数補償用キャパシタを備えること、
を特徴とする請求項６に記載のチューニング回路付きトランスコンダクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はチューニング回路付きトランスコンダクタに係り、さらに詳しくは外部環境の影響を低減しつつトランスコンダクタンスの値を高速で制御できるチューニング回路付きトランスコンダクタに関する。
【０００２】
【従来の技術】
一般に、集積回路の基本素子として用いられるトランスコンダクタは製造工程、周囲温度、電源電圧などの影響を受けてトランスコンダクタンス値が変動する。従って、精密なトランスコンダクタンス値が要求される回路では、トランスコンダクタンス値を一定に保つように制御するチューニング回路が求められる。
【０００３】
非特許文献１には、ＢｉＣＭＯＳ素子を用いたトランスコンダクタのチューニング回路が開示されている。非特許文献１に開示されたＢｉＣＭＯＳトランスコンダクタのチューニング回路の回路図を図１に示す。図１に示すように、バイポーラトランジスタＱ6、Ｑ9及びＭＯＳトランジスタＭ7、Ｍ10より構成される回路は、トランスコンダクタの基本回路であって、同じ構成の外部トランスコンダクタのトランスコンダクタンス値を、エラーアンプＡ3の出力電圧ＶOによって制御している。
【０００４】
【非特許文献１】
“Ａ  ２０−ＭＨｚ  ｓｉｘｔｈ−ｏｒｄｅｒ  ＢｉＣＭＯＳ  ｐａｒａｓｉｔｉｃ  ｉｎｓｅｎｓｉｔｉｖｅ  ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ  ｆｉｌｔｅｒ  ａｎｄ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｅｑｕａｌｉｚｅｒ  ｏｐｔｉｍｉｚｅｄ  ｆｏｒ  ｄｉｓｃ−ｄｒｉｖｅ  ｒｅａｄ  ｃｈａｎｎｅｌｓ”  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２８、ｐｐ．４６２−４７０、Ａｐｒｉｌ．１９９３
【０００５】
２つのトランスコンダクタ基本回路は、ＣＭＦＢ（Ｃｏｍｍｏｎ−Ｍｏｄｅ  Ｆｅｅｄｂａｃｋ）アンプの制御を受けるＭＯＳトランジスタＭ5及びＭ8によってバイアシングされ、電流差(ｋTΔｉ/２)に対応するトランスコンダクタンス制御電圧ＶOをエラーアンプＡ3を通して出力する。ここで、ＭＯＳトランジスタＭ7及びＭ10に印加される電圧の差、すなわち差動入力電圧をΔＶ、電流制御比をｋTとすれば、チューニング回路の出力電圧による外部トランスコンダクタンスＧmは次のように定義される。
【０００６】
【数１】
0003959040.tif 000002
【０００７】
しかしながら非特許文献１に記載のトランスコンダクタのチューニング回路には以下のような問題点があった。図１に示した回路では、エラーアンプＡ1の入力電圧範囲（ＣＭＲ；Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｒａｎｇｅ）の制限によって電流源１を通して流れる電流Δｉの可変範囲が狭く制限される。また、エラーアンプＡ3の入力電圧範囲補償のためのＣＭＦＢ回路を使用していることから、構造が複雑になってしまう。また、このようなチューニング回路によって、トランスコンダクタの電圧を高速で安定的に制御しようとする場合、チューニング回路の動作周波数範囲がこれに対応して確保される必要があるが、電流差(ｋTΔｉ/２)に対応する電圧差がエラーアンプＡ3とトランジスタＱ6、Ｍ5又はトランジスタＱ9、Ｍ8よりなる多段増幅器を通ることで、この閉ループの安定した動作周波数の範囲拡張及び周波数補償が難しかった。
【０００８】
【発明が解決しようとする課題】
本発明は前記した問題点を解決するためになされたもので、その目的は動作周波数の範囲が拡張され、外部環境因子による特性変化を低減できるチューニング回路付きトランスコンダクタを提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するためになされた、本発明に係るチューニング回路付きトランスコンダクタは、ソース端子が電源電圧に接続され、ゲート端子とドレイン端子がＭＯＳダイオード構造となるように相互に接続された第１ＭＯＳトランジスタと、ソース端子が前記電源電圧に接続され、ゲート端子とドレイン端子がＭＯＳダイオード構造となるように相互に接続された第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲート端子が第１入力端子に接続され、前記第２ＭＯＳトランジスタのゲート端子が第２入力端子に接続され、その出力信号をトランスコンダクタのチューニング制御用バイアス信号として出力する第１エラーアンプと、を備え、前記トランスコンダクタは、基準電圧にベース端子が接続され、前記第１ＭＯＳトランジスタのドレイン端子にコレクタ端子が接続された第１バイポーラトランジスタと、前記第１バイポーラトランジスタのエミッタ端子にコレクタ端子が接続された第２バイポーラトランジスタと、前記チューニング制御用バイアス信号がゲート端子に入力されるように接続され、前記電源電圧にドレイン端子が接続された第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのソース端子および前記第２バイポーラトランジスタのベース端子にドレイン端子が接続され、前記第１バイポーラトランジスタのエミッタ端子および前記第２バイポーラトランジスタのコレクタ端子にゲート端子が接続された第４ＭＯＳトランジスタと、差動入力信号生成部において生成された差動入力信号がゲート端子に入力するように接続され、前記第２バイポーラトランジスタのエミッタ端子にドレイン端子が接続された第５ＭＯＳトランジスタと、前記基準電圧にベース端子が接続され、前記第２ＭＯＳトランジスタのドレイン端子にコレクタ端子が接続された第３バイポーラトランジスタと、前記第３バイポーラトランジスタのエミッタ端子にコレクタ端子が接続された第４バイポーラトランジスタと、前記チューニング制御用バイアス信号がゲート端子に入力されるように接続され、前記電源電圧にドレイン端子が接続された第６ＭＯＳトランジスタと、前記第６ＭＯＳトランジスタのソース端子および前記第４バイポーラトランジスタのベース端子にドレイン端子が接続され、前記第３バイポーラトランジスタのエミッタ端子および前記第４バイポーラトランジスタのコレクタ端子にゲート端子が接続された第７ＭＯＳトランジスタと、差動入力信号生成部において生成された差動入力信号がゲート端子に入力するように接続され、前記第４バイポーラトランジスタのエミッタ端子にドレイン端子が接続された第８ＭＯＳトランジスタと、を備えていることを特徴としている。
【００１１】
また、前記差動入力信号生成部は、第１入力端子には基準電圧が入力され、第２入力端子には第１電圧分配抵抗及び第２電圧分配抵抗が直列に接続された第２エラーアンプと、前記電源電圧にソース端子が接続され、ゲート端子に前記第２エラーアンプの出力端子が接続された第９ＭＯＳトランジスタと、前記第９ＭＯＳトランジスタのドレイン端子と前記第２エラーアンプの第２入力端子との間に接続されたフィードバック抵抗素子を備え、前記第５ＭＯＳトランジスタのゲート端子は前記第９ＭＯＳトランジスタのドレイン端子と接続されており、前記第８ＭＯＳトランジスタのゲート端子は、前記第１電圧分配抵抗と前記第２電圧分配抵抗との間のノードに接続されたこと、を特徴としている。
【００１２】
また、前記第２エラーアンプの出力端子と前記第９ＭＯＳトランジスタのドレイン端子との間に接続された周波数補償用キャパシタを備え、前記第２ＭＯＳトランジスタのドレイン端子に接続されトランスコンダクタ制御信号入力部で生成される外部制御電流に対応して、所定比率の電流比を有する電流源を生成する電流源生成部を備え、前記電流源生成部は、ｎ：１の電流比を生成するよう接続されたカスケード・カレント・ミラー回路を備えることが望ましい。
【００１３】
また、前記トランスコンダクタ制御信号入力部は、ドレイン端子が外部抵抗に接続され、ソース端子は前記電源電圧に接続された第１０ＭＯＳトランジスタと、前記外部抵抗の電圧降下信号を非反転端子に入力され、外部入力信号を反転端子に入力され、その出力端子が前記第１０ＭＯＳトランジスタのゲート端子に接続された第３エラーアンプと、ソース端子は前記電源電圧に接続され、ドレイン端子は前記電流源生成部に接続され、ゲート端子に前記第３エラーアンプの出力信号を入力される第１１ＭＯＳトランジスタと、を備えることを特徴としている。また、前記第３エラーアンプの非反転端子と前記第１０ＭＯＳトランジスタのゲート端子との間に接続された周波数補償用キャパシタを備えることが望ましい。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づいて、本発明の望ましい実施の形態を詳述する。図２は本発明に係るトランスコンダクタのチューニング回路を示す回路図である。図２によると、トランスコンダクタのチューニング回路は第１エラーアンプＡ2、第１ＭＯＳトランジスタＭ4及び第２ＭＯＳトランジスタＭ7を備える。
【００１５】
チューニング部２１の第１ＭＯＳトランジスタＭ4のソース端子は、電源電圧ＶCCに接続されており、ゲート端子とドレイン端子はＭＯＳダイオード構造として作動するよう相互に接続されている。また、第２ＭＯＳトランジスタＭ7も第１ＭＯＳトランジスタＭ4と対称構造で接続されている。したがって、第２ＭＯＳトランジスタＭ7のソース端子も電源電圧ＶCCに接続されており、ゲート端子とドレイン端子はＭＯＳダイオード構造にて作動するよう相互に接続されている。また、エラーアンプＡ2は非反転入力端子及び反転入力端子がそれぞれ第１ＭＯＳトランジスタＭ4と第２ＭＯＳトランジスタＭ7のゲート端子と接続されている。
【００１６】
次に、チューニング部２１の出力電圧ＶOをバイアス信号として入力されるトランスコンダクタ２３は、第１バイポーラトランジスタＱ3、第２バイポーラトランジスタＱ6、第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5を備える。第１バイポーラトランジスタＱ3及び第２バイポーラトランジスタＱ6は第１エラーアンプＡ2の出力信号をチューニング制御用バイアス信号として、それぞれベース端子に入力されるよう接続されている。また、第１バイポーラトランジスタＱ3及び第２バイポーラトランジスタＱ6のコレクタ端子は、それぞれ第１ＭＯＳトランジスタＭ2及び第２ＭＯＳトランジスタＭ5のドレイン端子と接続されている。
【００１７】
また、第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5のドレイン端子は、第１バイポーラトランジスタＱ3及び第２バイポーラトランジスタＱ6のエミッタ端子と接続され、第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5のゲート端子には、差動入力信号生成部２５において生成された差動信号がそれぞれ入力される。
【００１８】
次に、差動入力信号生成部は差動信号を生成できる多様な回路が適用可能であり、本実施の形態に適用された差動入力信号生成部２５では、反転端子に基準電圧Ｖrefが入力され、非反転端子に第１電圧分配抵抗Ｒ2及び第２電圧分配抵抗Ｒ3が直列に接続された第２エラーアンプＡ1を備えている。差動入力信号生成部２５の第５ＭＯＳトランジスタＭ1は電源電圧ＶCCにソース端子が接続されており、ゲート端子に第２エラーアンプＡ1の出力端子が接続されている。また、第５ＭＯＳトランジスタＭ1のドレイン端子と第２エラーアンプＡ1の非反転入力端子間にはフィードバック抵抗素子Ｒ1が接続されている。なお、符号Ｃ1で表記されたキャパシタは周波数補償用である。
【００１９】
この差動入力電圧生成部２５の第５ＭＯＳトランジスタＭ1のドレイン端子における電圧Ｖ2は第３ＭＯＳトランジスタＭ2のゲート端子に印加され、第１電圧分配抵抗Ｒ2と第２電圧分配抵抗Ｒ3との間のノードＥにおける電圧信号Ｖ1は第４ＭＯＳトランジスタＭ5のゲート端子に印加される。
【００２０】
次に、トランスコンダクタ２３の出力端から出力される電流を制御するための出力電流可変部２７は電流源２８と、トランスコンダクタ制御信号入力部２９を備える。また、電流源２８として適用されたカスケード電流ミラー部は、トランスコンダクタ制御信号入力部２９において発生する外部制御電流ｉexに応じてｎ：１の電流比を有する電流が流れるように、第２ＭＯＳトランジスタＭ7のドレイン端子に接続されている。
【００２１】
次に、トランスコンダクタ制御信号入力部２９は第６ＭＯＳトランジスタＭ13及び第７ＭＯＳトランジスタＭ12、外部抵抗Ｒex、第３エラーアンプＡ3を備える。この第６ＭＯＳトランジスタＭ13のドレイン端子は、外部抵抗Ｒexと接続されており、ソース端子は電源電圧ＶCCと接続されている。また、第３エラーアンプＡ3は、外部抵抗Ｒexの電圧降下信号を非反転端子に入力され、外部入力信号Ｖiを反転端子に入力されるよう接続されており、その出力端子が第６ＭＯＳトランジスタＭ13及び第７ＭＯＳトランジスタＭ12のゲート端子と接続されている。また、第７ＭＯＳトランジスタＭ12はソース端が電源電圧ＶCCと接続されており、ドレイン端子は電流源２８の一端と接続されている。なお、図面において、符号Ｃ3で表記されたキャパシタは周波数補償用である。
【００２２】
次に、本実施の形態における、トランスコンダクタのチューニング回路の動作について詳しく説明する（図２参照のこと）。
【００２３】
初めに、差動入力電圧生成部２５において発生した電圧Ｖ１、Ｖ２はトランスコンダクタ２３に入力電圧として入力される。また、外部基準抵抗Ｒｅｘと制御電圧Ｖｉによって発生する制御電流ｉｅｘは、第２ＭＯＳトランジスタＭ７を通って流れる、制御電流ｉｅｘに対してｎ：１の電流比を有するΔｉを発生する。第１ＭＯＳトランジスタＭ４を通して流れる電流ｉ１及び第２ＭＯＳトランジスタＭ７を通して流れる電流ｉ２は、第１エラーアンプＡ２によって同一な値を有するよう制御される。第１エラーアンプＡ２はΔｉ/Δｖに比例する出力電圧ＶＯを発生する。ここで、ΔｖはＶ１とＶ２との差を表している。
【００２４】
第１ＭＯＳトランジスタＭ4及び第２ＭＯＳトランジスタＭ7は、自己バイアスするようにゲート端子とドレイン端子が相互に接続されている。従って、第１エラーアンプＡ2は第１ＭＯＳトランジスタＭ4及び第２ＭＯＳトランジスタＭ7のゲート電圧差を検出して、ｉ1、ｉ2が同一な値に保たれるように、第１バイポーラトランジスタＱ3及び第２バイポーラトランジスタＱ6のベース電圧を制御する。また、電流ｉ1、ｉ2の電流量が少ない場合、第１エラーアンプＡ2に電源電圧ＶCCから第１ＭＯＳトランジスタＭ4及び第２ＭＯＳトランジスタＭ7の閾値電圧を差し引いた低い電圧が入力されるので、第１エラーアンプＡ2として、電源電圧ＶCCに近い入力制限範囲を有する、後記して説明するｎＭＯＳ入力差動増幅器が用いられる。
【００２５】
ここで、第１エラーアンプＡ2として用いられるｎＭＯＳ入力差動増幅器の回路図の例を図３に示す。図３の回路図において３１ａ、３１ｂは、第１エラーアンプＡ2のそれぞれ入力端子に該当し、３２は出力端子に該当する。また、図２に示したチューニング回路において、増幅機能を果たすトランジスタ対（第１バイポーラトランジスタＱ3及び第１ＭＯＳトランジスタＭ4または第２バイポーラトランジスタＱ6及び第２ＭＯＳトランジスタＭ7からなるトランジスタ対）は、ＭＯＳダイオード構造をなし、よって図１に示したＱ6、Ｍ5またはＱ9、Ｍ8による増幅度よりＭＯＳダイオード構造による増幅度の方が低くなる。
【００２６】
従って、第１エラーアンプＡ2と、第１バイポーラトランジスタＱ3及び第１ＭＯＳトランジスタＭ4もしくは第２バイポーラトランジスタＱ6及び第２ＭＯＳトランジスタＭ7で形成された閉回路の周波数特性は、第１エラーアンプＡ2のみによって決定される。それ故、高周波領域において動作し、決められた位相マージンを持つエラーアンプを、第１エラーアンプＡ2として使用すれば、チューニング回路全体が、広い周波数帯域において動作可能となる。また、このようなチューニング回路は制御電流Δｉを用いてトランスコンダクタンスの値を制御するようになっており、ｎ：１の割合を持つ電流源を使用することで広範囲の調整が可能である。すなわち、入力制御電圧Ｖiまたはスイッチ(図示せず)を使用してｎ：１の電流比を変えることによって、高速のトランスコンダクタ制御が可能である。
【００２７】
次に、本実施の形態のトランスコンダクタチューニング回路の外部環境要因に対する影響を説明する。トランスコンダクタ２３の第３及び第４ＭＯＳトランジスタＭ2、Ｍ5のゲートに入力される電圧Ｖ1、Ｖ2は次式で表せる。
【００２８】
【数２】
0003959040.tif 000003
【数３】
0003959040.tif 000004
【００２９】
ここでＲ1=Ｒ2=ＲであればＶ2−Ｖref=Ｖref―Ｖ1となり、第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5のゲート端子には、基準電圧Ｖrefを中心に同一の変量を有する電圧がそれぞれ印加される。この場合、第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5のゲートに印加される電圧の差(ΔＶ)を求めると次式で表せる。
【００３０】
【数４】
0003959040.tif 000005
【００３１】
一方、トランスコンダクタのチューニング回路の出力電圧ＶOを外部トランスコンダクタ回路に用いる例を図４に示す。なお、図２に示した要素と同一機能を果たす要素は同一番号で表記する。
【００３２】
図４において、符号５５で表記された部分はチューニング対象となる外部トランスコンダクタ回路である。まず、第１エラーアンプＡ２の出力電圧とバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥとの差(Ｖｏ−ＶＢＥ)をＶＯ’と定義し、各素子のバイアス電流(ｉ１、ｉ３、ｉｅｘｔ)を求めると次式のように表せる。
【００３３】
【数５】
0003959040.tif 000006
【数６】
0003959040.tif 000007
【数７】
0003959040.tif 000008
【００３４】
ここで、式（５）ないし式（７）においてｋはＭＯＳトランジスタの電流式定数、ＶTは閾値電圧である。また、ＭＯＳトランジスタＭ2、Ｍ5、Ｍextはオーミック領域で動作し、同サイズの第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5、すなわち同じチャネル変調の要素が用いられる。上記の式から第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5のゲート入力電圧差（Ｖ2−Ｖ1）＝ΔＶに対する電流差(Δｉ)を求めると次式で表せる。
【数８】
Δｉ＝ｉ1−ｉ3＝ｋ（Ｖ2−Ｖ1）Ｖ’0＝ｋΔＶＶ’0  ・・・（８）
【００３５】
従って、式（８）からＶO'は次のように定義される。
【００３６】
【数９】
0003959040.tif 000009
【００３７】
これにより外部ＭＯＳトランジスタＭextのトランスコンダクタンスｇmextを求めると次式で表せる。
【数１０】
ｇmext＝ｋextＶ’0  ・・・（１０）
【００３８】
前記式（１０）に式（９）のＶO'を代入すると次式となる。
【００３９】
【数１１】
0003959040.tif 000010
【００４０】
ここで、式（１１）においてＷext/Ｌext、Ｗ/Ｌはそれぞれ外部ＭＯＳトランジスタＭext、第３及び第４ＭＯＳトランジスタＭ2、Ｍ5のサイズ比である。
【００４１】
式（１１）から外部ＭＯＳトランジスタＭextのトランスコンダクタンスはＭＯＳトランジスタのサイズ比、制御電流Δｉ、制御電圧ΔＶによって決まることが分かる。従って、電源電圧、工程、温度などの因子は外部トランスコンダクタ５５のトランスコンダクタンスに影響を与えない。
【００４２】
次に、このような特性を有するトランスコンダクタのチューニング回路についてチューニング電流ｉgm(ｘ軸)を可変させながらトランスコンダクタンスｇm(ｙ軸)の変化を測定したグラフを図５に示す。図５に示すように、第３ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5がオーミック領域で動作する４００μＡ/Ｖまでは均一な特性が得られている。
【００４３】
また図６は、図２のチューニング回路においてΔｉ(ｉgm)を高速で変化させた時の出力電圧ＶOを測定した図である。図６に示すように、広い周波数範囲について安定した出力を提供できることがわかる。
【００４４】
また図７は、図２に示したトランスコンダクタ２３の代りに交差対構造のトランスコンダクタを適用したチューニング回路を示した回路図である。図７に示した回路図によると、トランスコンダクタ３３は交差対構造を有する基本交差対トランスコンダクタ部が対称に第１ＭＯＳトランジスタＭ5及び第２ＭＯＳトランジスタＭ13に接続されている。第１基本交差対トランスコンダクタ部は第１ＭＯＳトランジスタＭ5のドレイン端子とコレクタ端子が接続された第１バイポーラトランジスタＱ4と、第１バイポーラトランジスタＱ4のエミッタ端子にコレクタ端子が接続された第２バイポーラトランジスタＱ3を備える。また、電源電圧ＶCCとドレイン端子が接続された第３ＭＯＳトランジスタＭ7と、第３ＭＯＳトランジスタＭ7のソース端子にドレイン端子が接続された第４ＭＯＳトランジスタＭ6を備える。
【００４５】
第１バイポーラトランジスタＱ4と第２バイポーラトランジスタＱ3が相互接続されたノードＦには、第４ＭＯＳトランジスタＭ6のゲート端に接続されており、第２バイポーラトランジスタＱ3のベース端は第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとの間のノードＧにそれぞれ交差的に接続されている。
【００４６】
第１バイポーラトランジスタＱ4のベースには基準電圧Ｖrefが入力され、第３ＭＯＳトランジスタＭ7のゲート端子には第１エラーアンプＡ2の出力信号ＶOが入力される。第２基本交差対トランスコンダクタ部は第１基本交差対トランスコンダクタ部と対称構造で形成されており、差動入力信号生成部２５から出力される信号Ｖ2が入力されるよう接続されている。
【００４７】
このような交差対構造を持つトランスコンダクタ３３は、第１バイポーラトランジスタＱ4のベース端に入力される基準バイアス電圧Ｖrefと第１エラーアンプＡ2の出力信号ＶOとの差に対応する信号により第５ＭＯＳトランジスタＭ2のドレイン-ソース間電圧が決められる。したがって、交差対構造を有するトランスコンダクタ３３は第５ＭＯＳトランジスタＭ2のゲート-ソース間電圧が入力電圧Ｖiの大きさを問わず一定に保たれる。この周波数特性及び制御範囲が改善されたチューニング回路は、高周波、広範囲可変増幅器及びフィルタに適用することができる。
【００４８】
なお、本発明は以上述べたような実施の形態に限定されるものではなく、本発明の範囲内において自由に変形して実施可能である。
【００４９】
【発明の効果】
以上述べた通り、本発明によれば、トランスコンダクタンスの制御範囲が拡張され、高速制御が可能なトランスコンダクタのチューニング回路を提供できる。
【図面の簡単な説明】
【図１】従来のトランスコンダクタのチューニング回路を示す回路図。
【図２】本発明の一実施例によるトランスコンダクタのチューニング回路を示す回路図。
【図３】図２のエラーアンプに適用されるｎＭＯＳ差動増幅器の例を示す回路図。
【図４】図２のチューニング回路の出力を外部トランスコンダクタに適用する例を示す回路図。
【図５】図２の回路について電源電圧、周波数、温度を可変させながら測定したトランスコンダクタンスを示すグラフ。
【図６】図２の回路に出力電流Δｉを高速で可変させる時チューニング回路の出力電圧ＶOを測定したグラフ。
【図７】本発明の他の実施例によるトランスコンダクタのチューニング回路を示す回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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