(57)【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセルと少なくとも１つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイを具備し、
通常のデータ書き込み動作を行う第１のデータ書き込み動作と１つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第２のデータ書き込み動作とを有し、前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、前記メモリセルのデータ書き替えを実行する半導体記憶装置であって、
前記メモリセルは前記選択ゲートトランジスタを介してソース線と接続され、
前記第１のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記データ書き替えを実行している期間中の前記ソース線の電位設定レベルが、前記第１のデータ書き込み動作時よりも前記第２のデータ書き込み動作時の方が低いことを特徴とする半導体記憶装置。
【請求項２】
少なくとも１つのメモリセルと少なくとも１つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、
前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、
前記第１のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路により、通常のデータ書き込みを行う第１のデータ書き込み動作時よりも、１つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第２のデータ書き込み動作時の方が前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルが低いことを特徴とする半導体記憶装置。
【請求項３】
複数のブロックを有し、各々に少なくとも１つのメモリセルと少なくとも１つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイ内の制御ゲート線を選択的に駆動するロウデコーダと、
前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、
前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、
前記第１のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路の制御により、通常のデータ書き込みを行う第１のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルよりも、１つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第２のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルを低くすることを特徴とする半導体記憶装置。
【請求項４】
前記第１のデータ書き込み動作時の書き込み用高電圧を発生する書き込み用高電圧発生回路と、前記第１のデータ書き込み動作時の書き込み用中間電圧を発生する書き込み用中間電圧発生回路とを更に具備することを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第２のデータ書き込み動作は、複数ブロック中のメモリセルに対して同時にデータを書き込む動作であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項６】
前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第２のデータ書き込み動作は、１つのメモリセルアレイ内の全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項７】
前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第２のデータ書き込み動作は、１つのメモリセルアレイ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項８】
前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第２のデータ書き込み動作は、チップ内の全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項９】
前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、
前記第２のデータ書き込み動作は、チップ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作であることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項１０】
前記第１のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、
前記第２のデータ書き込み動作は、前記メモリセルの閾値電圧を正の値に設定する動作であることを特徴とする請求項１乃至９いずれか１つの項に記載の半導体記憶装置。
【請求項１１】
前記第１のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、
前記第２のデータ書き込み動作は、選択した全てのメモリセルに対して第１のデータのみのデータ書き込みを行う動作であることを特徴とする請求項１乃至９いずれか１つの項に記載の半導体記憶装置。
【請求項１２】
前記第１のデータ書き込み動作では、選択ブロック内の全制御ゲート線のうち一部の制御ゲート線のみが選択され、
前記第２のデータ書き込み動作では、選択ブロック内の全ての制御ゲート線が選択されることを特徴とする請求項１乃至１１いずれか１つの項に記載の半導体記憶装置。
【請求項１３】
前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間において、ソース線電位設定レベルが前記第１のデータ書き込み動作時よりも前記第２のデータ書き込み動作時の方が低いことを特徴とする請求項１、２、４乃至１２いずれか１つの項に記載の半導体記憶装置。
【請求項１４】
前記第１のデータ書き込み動作と前記第２のデータ書き込み動作では、動作を起動するコマンドの入力方法が異なり、コマンドの種類とその組み合わせの違いにより、ソース線電位設定レベルを変更することを特徴とする請求項１乃至１３いずれか１つの項に記載の半導体記憶装置。
【請求項１５】
前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、メモリセルのデータ書き替えを実行している期間におけるソース線電位のレベル設定用コマンドを有し、このコマンドを用いて前記第１のデータ書き込み動作と前記第２のデータ書き込み動作の前記期間でのソース線電位設定レベルを変更することを特徴とする請求項１乃至１４いずれか１つの項に記載の半導体記憶装置。
【請求項１６】
前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第２のデータ書き込み動作時に、データ書き込みを行うビット線の電位設定レベルと同じであることを特徴とする請求項１乃至１５いずれか１つの項に記載の半導体記憶装置。
【請求項１７】
前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第２のデータ書き込み動作時に０Ｖであることを特徴とする請求項１乃至１６いずれか１つの項に記載の半導体記憶装置。
【請求項１８】
前記メモリセルユニットはＮＡＮＤセル型ＥＥＰＲＯＭであることを特徴とする請求項１乃至１７いずれか１つの項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセル、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位としてビット線に接続するものである。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００５】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には０Ｖ（“１”データ書き込みビット線）又は電源電圧Ｖｃｃ（“０”データ書き込みビット線）が与えられ、選択されたビット線コンタクト側選択ゲート線にはＶｃｃが与えられる。この場合、“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、選択ゲートトランジスタを介してＮＡＮＤセル内のチャネル部が０Ｖに固定される。一方、“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内チャネル部は、選択ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（但し、Ｖｔｓｇは選択ゲートトランジスタの閾値電圧）まで充電された後、フローティング状態となる。続いて、選択ＮＡＮＤセル内における選択メモリセルの制御ゲート線が０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電圧）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖ→Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。
【０００６】
“１”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤ内チャネル部が０Ｖに固定されているため、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“１”データの書き込みが完了する。
【０００７】
これに対し、“０”データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤ内のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセル内の制御ゲート線とチャネル部との間の容量カップリングの影響により、制御ゲート線の電圧上昇（０Ｖ→Ｖｐｐ，Ｖｍｇ）に伴い、チャネル部の電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時には、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。
【０００８】
データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセルブロック中の制御ゲート線及び全ての選択ゲート線に２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルで浮遊ゲート中の電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放出され、閾値電圧は負方向にシフトする。
【０００９】
一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を０Ｖとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を電源電圧Ｖｃｃとして、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【００１０】
以上の動作説明から明らかなように、ＮＡＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作時には“０”データ書き込みビット線に接続された選択ＮＡＮＤセル内のチャネルは、制御ゲート線との容量カップリングを利用してＶｍｃｈ電位のフローティング状態とされる。この時に、もしソース線側の選択ゲートトランジスタを介したソース線へのリーク電流が大きいと、フローティング状態にあるチャネル電位が大幅に低下することになり、選択メモリセルの制御ゲート・チャネル間電位差が大きくなり、チャネルから浮遊ゲートヘの電子注入が発生する危険が高くなる。つまり、誤って“１”データが書き込まれる（今後、誤書き込み動作と呼ぶことにする）危険性が高くなる。そこで、上記リーク電流を小さくするために、通常データ書き込み動作時にはソース線をＶｃｃ程度の正電圧にバイアスする手法を用いる。
【００１１】
ところで、このようなＮＡＮＤセル型ＥＥＰＲＯＭでは、通常データ書き込み・データ消去などの信頼性試験の所要時間を短縮することによるテストコストの低減を実現するために、通常データ書き込み動作よりも一度に“１”データを書き込むメモリセル数が多い動作を用いてチップ内の全メモリセルのデータ書き込み、消去に要する時間を短縮する方式が必要とされている。例えば、通常データ書き込み動作時よりも多くのメモリセルヘの“１”データ書き込みを一度に行う複数ブロック一括“１”データ書き込み動作が備えられている。当然ながら、この複数ブロック一括“１”データ書き込み動作では、通常のデータ書き込み動作の場合よりも多くのＮＡＮＤセルにおいて、チャネル部が０Ｖに固定されるとともに、通常のデータ書き込み動作時と同様に、ソース線が正電圧に設定される。
【００１２】
上記データ書き込み動作時に、“１”データ書き込みビット線に接続されたＮＡＮＤセル内のソース線側に設けられている選択ゲートトランジスタは、ソース・ドレインがそれぞれ正電圧・０Ｖにあるとともに制御ゲートが０Ｖに設定された状態では、ソース・ドレイン間に少量のリーク電流が流れる。通常のデータ書き込み動作では、チャネル部が０Ｖに設定されるＮＡＮＤセルが比較的少ないため、このリーク電流の総量も問題にならない程度の大きさである。しかし、複数ブロック一括“１”データ書き込み動作では、一度に選択するＮＡＮＤセルの数（つまり、チャネル部が０Ｖに設定されるＮＡＮＤセル数）が通常データ書き込み動作時よりもずっと多いため、リーク電流の総量も大きくなり、信頼性試験時における消費電流の増加、チップ内の局所的な電源電圧降下やノイズ増加などによるチップの誤動作発生などの問題があった。
【００１３】
特に、今後メモリセルの微細化が進んでいくと、選択ゲートトランジスタのゲート長も縮小されていき、選択ゲートトランジスタを介したリーク電流が増加する可能性が高くなるため、上記したリーク電流の総量もメモリセル微細化に伴い増加し、問題がさらに深刻化して行く恐れがある。
【００１４】
【発明が解決しようとする課題】
このように、従来のＮＡＮＤセル型等のＥＥＰＲＯＭにおいては、信頼性試験時に、その所要時間を短縮するために、一度のデータ書き込み動作においてデータ書き込みを行うメモリセル数を通常動作時よりも多くするために、消費電流の増加、チップ内の局所的な電源電圧降下やノイズ増加などによる誤動作発生などの問題があった。
【００１５】
また、この問題を解決するために、通常データ書き込み動作を信頼性試験時に用いると、信頼性試験の所要時間が長くなり、テストコスト増加によるチップコスト増加という問題があった。
【００１６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ソース線に接続された選択ゲートトランジスタやメモリセルトランジスタを介して流れるリーク電流の総量を減少させることができる半導体記憶装置を提供することにある。
【００１７】
また、この発明の他の目的は、信頼性試験時における消費電流の増加やチップの誤動作などの問題を防ぐことができ、信頼性試験の所要時間を短縮できる半導体記憶装置を提供することにある。
【００１８】
更に、この発明の別の目的は、安価で信頼性の高いチップを実現することができる半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、少なくとも１つのメモリセルと少なくとも１つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイを具備し、通常のデータ書き込み動作を行う第１のデータ書き込み動作と１つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第２のデータ書き込み動作とを有し、前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、前記メモリセルのデータ書き替えを実行する半導体記憶装置であって、前記メモリセルは前記選択ゲートトランジスタを介してソース線と接続され、前記第１のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記データ書き替えを実行している期間中の前記ソース線の電位設定レベルが、前記第１のデータ書き込み動作時よりも前記第２のデータ書き込み動作時の方が低い。
【００２０】
また、この発明の一態様に係る半導体記憶装置は、少なくとも１つのメモリセルと少なくとも１つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、前記第１のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路により、通常のデータ書き込みを行う第１のデータ書き込み動作時よりも、１つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第２のデータ書き込み動作時の方が前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルが低い。
【００２１】
更に、この発明の一態様に係る半導体記憶装置は、複数のブロックを有し、各々に少なくとも１つのメモリセルと少なくとも１つの選択ゲートトランジスタを含むメモリセルユニットがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイ内の制御ゲート線を選択的に駆動するロウデコーダと、前記メモリセルアレイ内のソース線の電位を制御するソース線電位制御回路とを具備し、前記メモリセルは前記選択ゲートトランジスタを介して前記ソース線と接続され、前記第１のデータ書き込み動作では前記メモリセルに書き込むデータに応じて前記メモリセルのドレイン電圧が異なるとともに、前記ソース線電位制御回路の制御により、通常のデータ書き込みを行う第１のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルよりも、１つの前記メモリセルアレイ内の複数のワード線に接続された複数のメモリセルへ同一データを同時に書き込む第２のデータ書き込み動作における前記メモリセルのデータ書き替えを実行している期間中のソース線電位設定レベルを低くする。
【００２２】
そして、上記半導体記憶装置において、下記（ａ）〜（ｎ）のような特徴を備えている。
【００２３】
（ａ）前記第１のデータ書き込み動作時の書き込み用高電圧を発生する書き込み用高電圧発生回路と、前記第１のデータ書き込み動作時の書き込み用中間電圧を発生する書き込み用中間電圧発生回路とを更に具備する。
【００２４】
（ｂ）前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第２のデータ書き込み動作は、複数ブロック中のメモリセルに対して同時にデータを書き込む動作である。
【００２５】
（ｃ）前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第２のデータ書き込み動作は、１つのメモリセルアレイ内の全てのブロックに対して同時にデータを書き込む動作である。
【００２６】
（ｄ）前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第２のデータ書き込み動作は、１つのメモリセルアレイ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作である。
【００２７】
（ｅ）前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第２のデータ書き込み動作は、チップ内の全てのブロックに対して同時にデータを書き込む動作である。
【００２８】
（ｆ）前記第１のデータ書き込み動作は、単一ブロック中のメモリセルに対してデータを書き込む動作であり、前記第２のデータ書き込み動作は、チップ内の不良ブロックを除く全てのブロックに対して同時にデータを書き込む動作である。
【００２９】
（ｇ）前記第１のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、前記第２のデータ書き込み動作は、前記メモリセルの閾値電圧を正の値に設定する動作である。
【００３０】
（ｈ）前記第１のデータ書き込み動作は、チップ外部から入力されたデータの書き込みを行う動作であり、前記第２のデータ書き込み動作は、選択した全てのメモリセルに対して第１のデータのみのデータ書き込みを行う動作である。
【００３１】
（ｉ）前記第１のデータ書き込み動作では、選択ブロック内の全制御ゲート線のうち一部の制御ゲート線のみが選択され、前記第２のデータ書き込み動作では、選択ブロック内の全ての制御ゲート線が選択される。
【００３２】
（ｊ）前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間において、ソース線電位設定レベルが前記第１のデータ書き込み動作時よりも前記第２のデータ書き込み動作時の方が低い。
【００３３】
（ｋ）前記第１のデータ書き込み動作と前記第２のデータ書き込み動作では、動作を起動するコマンドの入力方法が異なり、コマンドの種類とその組み合わせの違いにより、ソース線電位設定レベルを変更する。
【００３４】
（ｌ）前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることにより、メモリセルのデータ書き替えを実行している期間におけるソース線電位のレベル設定用コマンドを有し、このコマンドを用いて前記第１のデータ書き込み動作と前記第２のデータ書き込み動作の前記期間でのソース線電位設定レベルを変更する。
【００３５】
（ｍ）前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第２のデータ書き込み動作時に、データ書き込みを行うビット線の電位設定レベルと同じである。
【００３６】
（ｎ）前記メモリセルのゲートとソース・ドレイン間に電源電圧より大きい電位差を与えることによりメモリセルのデータ書き替えを実行している期間におけるソース線電位設定レベルは、前記第２のデータ書き込み動作時に０Ｖである。
【００３７】
上記のような構成によれば、例えば複数ブロック一括“１”データ書き込み動作のように、複数のメモリセルへ同一データを同時に書き込む動作時に、選択ゲートトランジスタのソース・ドレイン間の電位差、あるいはメモリセルトランジスタの制御ゲート・チャネル間の電位差を小さくすることができ、ソース線に接続された選択ゲートトランジスタを介したリーク電流やメモリセルトランジスタのリーク電流の総量を減少させることができる。
【００３８】
従って、信頼性試験時における消費電流の増加やチップの誤動作などの問題を防ぐことができるため、信頼性試験の所要時間の大幅な短縮を実現できる。これによって、安価で信頼性の高いチップを実現することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の一実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためにビット線制御回路１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号ＡＤＲを受けるカラムデコーダ１０３の出力を入力として受ける。また、上記メモリセルアレイ１０１に対して制御ゲート線及び選択ゲート線を制御するためにロウデコーダ１０５が設けられるとともに、メモリセルアレイ１０１が形成されるｐ型シリコン基板（又は、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。
【００４０】
また、上記メモリセルアレイ１０１内のソース線の電位を制御するために、ソース線電位制御回路１０８が設けられている。更に、データ書き込み動作時に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）・中間電圧Ｖｍｇ（〜１０Ｖ）のそれぞれを発生するために、書き込み用高電圧発生回路１０９と書き込み用中間電圧発生回路１１０が設けられている。
【００４１】
上記ビット線制御回路１０２は、主にＣＭＯＳフリップフロップから成り、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【００４２】
図２（ａ），（ｂ）は、上記メモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ），（ｂ）はそれぞれ図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施の形態では、８個のメモリセルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構成している。
【００４３】
メモリセルはそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，…，１４８）が形成され、この上に絶縁膜１５を介して制御ゲート１６（１６１，１６２，…，１６８）が形成されて構成されている。これらのメモリセルのソース・ドレインであるｎ型拡散層１９（１９０，１９１，…，１９１０）は、隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【００４４】
上記ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９，１６９及び１４１０，１６１０が設けられている。素子形成された基板１１上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。このビット線１８は、ＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトされている。行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されている。これら制御ゲートはワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ１，ＳＧ２として配設されている。
【００４５】
図４は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群をブロックと呼び、図４中の破線で囲まれた領域が１個のブロックとすることにする。通常の読み出し・書き込み動作時には、複数のブロックのうち１個だけが選択（選択ブロックと呼ぶ）される。
【００４６】
図５に、通常データ書き込み動作を表すタイミング図を示す。なお、図５では、ＮＡＮＤセル内の８本の制御ゲート線ＣＧ１〜ＣＧ８のうち、ＣＧ２が選択された場合を例にとって説明を行う。通常データ書き込み動作では、動作が始まると、まず選択ブロック内のビット線コンタクト側の選択ゲート線ＳＧ１が０Ｖ→Ｖｃｃとなるとともに、“０”データ書き込みビット線も０Ｖ→Ｖｃｃとなるため、選択ブロック内の“０”データ書き込みビット線に接続されたＮＡＮＤセルのチャネル部電位Ｖｃｈａｎｎｅｌは０Ｖ→［Ｖｃｃ−Ｖｔｓｇ］となる。また、メモリセルアレイ１０１内のソース線電位設定レベルは、ソース線電位制御回路１０８の制御により０Ｖ→Ｖｃｃとなる。続いて、書き込み用高電圧発生回路１０９から出力される書き込み用高電圧ＶＰＧＭ（〜２０Ｖ）により、選択された制御ゲート線ＣＧ２の充電が開始されるとともに、書き込み用中間電圧発生回路１１０から出力される書き込み用中間電圧（〜１０Ｖ）ＶＭＷＬにより、他の制御ゲート線ＣＧｉ（ＣＧ１，ＣＧ３〜ＣＧ８）の充電が開始される。この充電が完了した後、しばらく上記各制御ゲート線の電圧が維持され、“１”データ書き込みを行うメモリセルの閾値電圧が正の方向にシフトし、データ書き込みが実行される。続いて、各制御ゲート線の電圧が０Ｖまで低下した後、選択ゲート線ＳＧ１、“０”データ書き込みビット線ＢＬａ、ソース線がそれぞれ０Ｖとなり、通常データ書き込み動作が終了する。
【００４７】
上記した通常データ書き込み動作中の制御ゲート線が２０Ｖや１０Ｖにある時には、チャネル部電位Ｖｃｈａｎｎｅｌは、“１”データ書き込みビット線ＢＬｂに接続されたＮＡＮＤセル内では０Ｖに固定され、“０”データ書き込みビット線ＢＬａに接続されたＮＡＮＤセル内では、制御ゲート線ＣＧ１〜ＣＧ８とチャネル部電位Ｖｃｈａｎｎｅｌの間の容量カップリングの影響により、８Ｖ程度の電位でのフローティング状態にある。
【００４８】
従って、“１”データ書き込みメモリセルでは制御ゲート・チャネル間電位差が２０Ｖ程度と大きいためチャネルから浮遊ゲートヘの電子の注入が起こる。これに対し、“０”データ書き込みメモリセルでは、制御ゲート・チャネル間電位差が１２Ｖ程度と比較的小さいため電子の注入は起こらない。
【００４９】
“０”データ書き込みビット線ＢＬａに接続されたＮＡＮＤセル内のチャネル部電位Ｖｃｈａｎｎｅｌはフローティング状態にあるため、もしＶｃｈａｎｎｅｌ→ソース線のようなリーク電流が大きい場合には８Ｖ程度にあるべき電位が低下し、選択メモリセルの制御ゲート・チャネル間電位差が大きくなるため、誤って電子注入が起こる危険が高くなる。この危険を避けるため、通常書き込み動作時には、図５に示したように、ソース線電位をＶｃｃという正電圧に設定することにより、Ｖｃｈａｎｎｅｌ→ソース線の経路のリーク電流を大幅に低下させている。
【００５０】
上述したようなＮＡＮＤセル型ＥＥＰＲＯＭでは、データ書き込み・データ消去などの信頼性試験の所要時間を短縮するために、データ書き込み動作としては通常データ書き込み動作の他に、通常データ書き込み動作時よりも多くのメモリセルヘの“１”データ書き込みを一度に行う複数ブロック一括“１”データ書き込み動作が備えられている。この複数ブロック一括“１”データ書き込み動作は、一度に複数のブロックを同時選択し、選択されたブロック内の全てのメモリセルを一度に“１”データ書き込みする動作である。当然ながら、この複数ブロック一括“１”データ書き込み動作では、通常のデータ書き込み動作の場合よりも多くのＮＡＮＤセルにおいて、チャネル部が０Ｖに固定される。
【００５１】
次に、上記複数ブロック一括“１”データ書き込み動作について図６のタイミング図により説明する。図６において、図５と異なる部分は、制御ゲート線ＣＧ１〜ＣＧ８が全て選択されている（２０Ｖが印加されている）こと、書き込みを行うデータが全で“１”であるためビット線（“１”データ書き込みビット線ＢＬｂ）とチャネル部電位Ｖｃｈａｎｎｅｌの波形がそれぞれ１つずつであること、及び上記ソース線電位制御回路１０８によりソース線電位設定レベルが切り替えられ、ソース線が０Ｖに固定されていることである。
【００５２】
この複数ブロック一括“１”データ書き込み動作により、選択された複数ブロック内の全てのメモリセルに対して一度に“１”データ書き込みを実行することができ、従って信頼性試験の所要時間を大幅に短縮できる。複数ブロック一括“１”データ書き込み動作では、“０”データ書き込みビット線ＢＬａが存在しないため、選択ブロック内のＮＡＮＤセルのチャネル部電位Ｖｃｈａｎｎｅｌは全て０Ｖに固定された状態にある。従って、リーク電流に起因する“０”データ書き込みＮＡＮＤセル内のチャネル部電位Ｖｃｈａｎｎｅｌの電位低下を気にする必要がないため、ソース線電位設定レベルは０Ｖに固定しても問題ない。
【００５３】
これに対し、従来は、図１乃至図４に示したような構成のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、複数ブロック一括“１”データ書き込み動作を行う時には、通常データ書き込み動作時と同様に、ソース線を電源電圧Ｖｃｃに設定していた（図７のタイミング図参照）。“１”データ書き込みビット線ＢＬｂに接続されたＮＡＮＤセル内におけるソース線側の選択ゲートトランジスタＳ２は、ソース・ドレインがそれぞれ正電圧・０Ｖにあるとともにゲートが０Ｖに設定された状態では、ソース・ドレイン間に少量のリーク電流を流していた。通常データ書き込み動作では、チャネル部が０Ｖに設定されるＮＡＮＤセルが比較的少ないため、このリーク電流の総量も問題にならない程度の大きさであった。しかし、複数ブロック一括“１”データ書き込み動作では一度に選択するＮＡＮＤセルの数（つまり、チャネル部が０Ｖに設定されるＮＡＮＤセル数）が通常データ書き込み動作時よりもずっと多いため、リーク電流の総量も大きくなり、信頼性試験時における消費電流の増加、チップ内の局所的な電源電圧降下やノイズ増加などによるチップ誤動作発生などの問題が発生した。
【００５４】
特に、今後メモリセルの微細化が進んでいくと、選択ゲートトランジスタのゲート長も縮小されていき、選択ゲートトランジスタＳ２を介したリーク電流が増加する可能性が高くなるため、上記したリーク電流の総量もメモリセル微細化に伴い増加し、問題がさらに深刻化していく恐れがあった。
【００５５】
しかしながら、複数ブロック一括“１”データ書き込み動作に対して図６のような方式を用いることにより、ソース線側の選択ゲートトランジスタＳ２のソース・ドレイン間の電位差がなくなるので、複数ブロック一括“１”データ書き込み動作中のソース側の選択ゲートトランジスタＳ２を介したリーク電流の発生を防ぐことができ、従来の問題を解決できる。従って、メモリセル微細化時の動作の信頼性を高めることができる。
【００５６】
このように、通常データ書き込み動作時よりも複数ブロック一括“１”データ書き込み動作時のソース線電位を低くすることにより、複数ブロック一括“１”データ書き込み動作時に従来問題となっていた大きなリーク電流の発生を防ぐことができるため、複数ブロック一括“１”データ書き込み動作の信頼性試験時おける問題がなくなる。この結果、信頼性試験の所要時間の大幅な短縮を実現できる。従って、本発明を用いることにより、従来よりも信頼性が高く安価なチップを実現することができる。
【００５７】
上記したような従来方式にて複数ブロック一括“１”データ書き込み動作時のリーク電流が大きい、という問題は今後半導体記憶装置の集積度が向上するほど深刻になることが予想される。なぜならば、集積度向上につれ、ソース線側の選択ゲートトランジスタＳ２のゲート長は縮小される方向となり、従ってソース線側選択ゲートトランジスタＳ２のソース・ドレイン間のリーク電流は増加する方向となるためである。この問題を防ぐために、複数ブロック一括“１”データ書き込み動作を用いないようにすると、集積度向上による信頼性試験時間のさらなる増加となり、やはり大きな問題となってくる。従って、本発明を用いることによるメリットは、今後の集積度向上につれさらに大きくなっていくことが分かる。
【００５８】
以上、一実施の形態を用いて本発明に係る半導体記憶装置の説明を行なってきたが、本発明は上記実施の形態に限定されるものではなく、種々変更可能である。
【００５９】
例えば、図６では複数ブロック一括“１”データ書き込み動作時のソース線電位が０Ｖの場合の実施の形態を示したが、他の場合、例えば図８に示したように、複数ブロック一括“１”データ書き込み動作時のソース線電位設定レベルがＶＬ（０Ｖ＜ＶＬ＜Ｖｃｃ）である場合にも、従来方式の場合よりもリーク電流を減少させることができ、有効となる。図８の方式では、従来方式に較べて、複数ブロック一括“１”データ書き込み動作時のソース線電位が低いため、「ソース線（ＶＬ電位）→ソース線側の選択ゲートトランジスタＳ２（ゲート＝０Ｖ）→チャネル部（電位Ｖｃｈａｎｎｅｌ＝０Ｖ）」の経路のリーク電流もソース線＝Ｖｃｃの場合よりも大幅に小さくなるため、複数ブロック一括“１”データ書き込み動作を使用することが可能となる。
【００６０】
その他、図９に示したような、通常データ書き込み動作時のソース線電位設定レベルがＶｃｃではなくＶＬ２（＞０Ｖ）である場合でも、複数ブロック一括“１”データ書き込み動作時のソース線電位設定レベルを図６や図７のように０ＶやＶＬ（＜ＶＬ２）に設定することにより、１個のＮＡＮＤセルあたりの「ソース線→ソース線側の選択ゲートトランジスタ（ゲート＝０Ｖ）→チャネル部（電位Ｖｃｈａｎｎｅｌ＝０Ｖ）」の経路のリーク電流を通常データ書き込み動作時よりも複数ブロック一括“１”データ書き込み動作時の方が小さくなるように設定でき、複数ブロック一括“１”データ書き込み動作の使用を可能にできる。
【００６１】
また、“１”データ書き込み時のビット線電圧が０ＶでなくＶｏ（＞０Ｖ）である場合にも、通常データ書き込み時よりも複数ブロック一括“１”データ書き込み動作時の方がソース線が低くなるように設定する方法は有効である。特に、一括動作時に「ビット線電圧＝ソース線電圧」となるように設定する場合には、リーク電流を完全になくすことができ、極めて有効となる。
【００６２】
上記各実施の形態では、通常データ書き込み動作と複数ブロック一括“１”データ書き込み動作（選択ブロックが複数、且つ一度に選択ブロック内の全制御ゲート線を選択（選択ブロック内の全メモリセルに“１”データを書き込む））にて、後者の方がソース線電位が低い場合の実施の形態を例にとって本発明の説明を行なったが、他の場合、例えば複数ブロック一括“１”データ書き込み動作の代わりに複数ブロック内単一制御ゲート線“１”データ書き込み動作（複数のブロックを同時選択し、選択された複数ブロックのそれぞれにおいて１本ずつ選択された制御ゲート線（例えばＣＧ２）に接続された全てのメモリセルのみ選択し、一括“１”データ書き込みを行う動作）時のソース線電位が通常データ書き込み動作時のソース線電位より低い場合にも本発明は有効となる。複数ブロック内単一制御ゲート線“１”データ書き込み動作も通常データ書き込み動作よりも多くのブロックを一度に選択する動作である。この場合の実施の形態の一例としては、通常データ書き込み動作は図６の方式、複数ブロック内単一制御ゲート線“１”データ書き込み動作は図１０の方式を用いる場合があり、この場合も複数ブロック内単一制御ゲート線“１”データ書き込み動作の従来例（図１２の方式）を使用する場合よりもソース線電位が低く設定されるため、リーク電流の総量を減少させることができる。また、信頼性試験を行う際に、この複数ブロック内単一制御ゲート線“１”データ書き込み動作を用いる場合にも、複数ブロック一括“１”データ書き込み動作を用いる場合と同様に、通常データ書き込み動作よりも一度に多くのメモリセルヘの“１”書き込み動作を実現できるため、試験所要時間の短縮を実現できる。
【００６３】
更に、図１０の方式の代わりに図１１の方式を用いる場合にも、従来方式である図１２の方式を用いる場合に較べ、ソース線の電圧が低く設定されるため、リーク電流の総量を減少できる。
【００６４】
以上の実施の形態では、通常データ書き込み動作よりも一度に多くのメモリセルヘの書き込みを実現する方法として、複数のブロックを同時選択して選択ブロック内の全メモリセルを一度に書き込む方法（図６、図８）、および複数のブロックを同時選択して各ブロックにおいて１本ずつ選択された制御ゲート線に接続された全メモリセルを一度に書込む方法（図１０、図１１）の二つを例にとって本発明の説明を行なってきた。しかし、他の場合、例えば複数ブロック内のそれぞれにおいて２本〜７本の制御ゲート線を同時選択し、一度に“１”データ書き込みを行う場合などにおいても有効であることは言うまでもない。
【００６５】
また、一度に選択されるブロック数が１個の場合であっても、選択ブロック内の１本〜８本の選択された制御ゲート線に対して一括して“１”データ書き込みをする場合に対しては、選択されたＮＡＮＤセルの中に“０”データ書き込みを行うＮＡＮＤセルが存在しないため、図６、図８、図１０、図１１の場合と同様に、通常データ書き込み動作時よりもソース線電位を低い値に設定することによりリーク電流を減少させる方式は有効である。
【００６６】
更に、複数ブロックが１個のセルアレイ内の全てのブロック、あるいはチップ内の全てのブロックに相当する場合も本発明は当然有効であり、この場合には特にデータ書き込みを行うメモリセル数を多く設定することが可能となるため、大幅な信頼性試験所要時間の短縮の実現には最も有効な手段となり得る。
【００６７】
また、上記した複数ブロックが、１個のセルアレイ内の不良ブロックを除く全てのブロック、あるいはチップ内の不良ブロックを除く全てのブロックであり、この複数ブロックに対して同時に書き込みを行う方式を用いる場合に、ソース線電位を通常データ書き込み動作時よりも低い値に設定することは極めて有効である。このように、不良ブロックのみ非選択とすることにより、不良ブロック内に発生するリーク電流起因の動作不良を防ぐことができ、従って信頼性の高い動作を実現できる。不良ブロックのみ非選択とする方式以外に、「不良ブロック＋不良ビット線」のみ非選択とする方式も有効であり、この場合には不良ビット線に起因するリーク電流も防ぐことができ、より信頼性の高い動作が実現できる。
【００６８】
更にまた、データ書き込み動作時のソース線電位制御回路１０８によるソース線電位の設定レベルを、選択ブロック数に応じて変更する方式がある。例えば、選択ブロック数が１個の場合には比較的高い電位（例えばＶＬ２〜Ｖｃｃ）に、選択ブロック数が２個以上の場合には比較的低い電位（例えば０Ｖ〜ＶＬ）に設定する方式が有効となる。もちろん、他の場合、例えばソース線電位を変更する境界の選択ブロック数が１個／２個ではなく１０個／１１個、あるいは１００個／１０１個などの任意の値に設定した場合も本発明は有効であり、さらに選択ブロック数の増加につれてソース線電位設定レベルを少しずつ低下させていく方式を用いることも有効となる。
【００６９】
また、データ書き込み動作時のソース線電位の設定に関する他の方式として、書き込みデータに応じて設定レベルを変更する方式もある。例えば、選択ブロック数や一度にデータ書き込みを行うメモリセル数に依らず、書き込みデータが全て“１”データである場合にはソース線電位を比較的高いレベルに設定し、書き込みデータの中に“０”データが含まれている場合にはソース線電位を比較的低いレベルに設定する方式も有効である。
【００７０】
更に、選択ブロック数と書き込みデータを組み合わせてソース線電位の設定レベルを変更する方式も有効である。例えば、選択ブロック数がある値以下の場合（例えば１個）には常にソース線電位を比較的高いレベルに設定、選択ブロック数がある値より多い場合には、書き込みデータに“０”データが含まれていればソース線電位を比較的高いレベルに、書き込みデータが全で“１”データであればソース線電位を比較的低いレベルに設定する、というような方式も有効となる。
【００７１】
次に、データ書き込み動作の起動方法について述べる。ＮＡＮＤ型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置におけるデータ書き込み動作の起動方法の一つにコマンド方式がある。通常データ書き込み動作では、
▲１▼「書き込みデータ入力動作コマンド入力」→「アドレス入力」→「書き込みデータ入力」→「通常データ書き込み動作コマンド入力」→通常データ書き込み動作開始
の手順のようにチップにコマンドが入力されることにより動作が起動される。これに対し、複数ブロック同時選択を実現する動作方式の例としては、
▲２▼「複数ブロック同時選択コマンド入力」→「書き込みデータ入力動作コマンド入力」→「アドレス入力」→「書き込みデータ入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲３▼「複数ブロック同時選択コマンド入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲４▼「複数ブロック同時選択データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
がある。▲２▼は▲１▼の前に「複数ブロック同時選択コマンド入力」を追加したものであり、このコマンドにより通常動作時と異なるブロック選択手法を指定する。つまり、この▲２▼では、「複数ブロック同時選択コマンド入力」の有無により、ソース線電位設定レベルが制御されることになる。▲３▼は▲２▼から「書き込みデータ入力動作コマンド入力」、「アドレス入力」、「書き込みデータ入力」の３つを省略したものであり、▲３▼の方式使用時には書き込みデータや書き込みを行うメモリセルをあらかじめ決めておく（例えば、書き込みデータは全て“１”、書き込みを行うメモリセルはメモリセルアレイ内又はチップ内の全メモリセル）ものである。▲４▼の方式は、▲３▼の「複数ブロック同時選択コマンド入力」、「通常データ書き込み動作コマンド入力」の２つのコマンドを１つのコマンドに置き換えたものであり、他は▲３▼と同じ動作である。▲４▼の方式では、「複数ブロック同時選択データ書き込み動作コマンド入力」の有無により、ソース線電位制御回路１０８によるソース線電位設定レベルが制御されることになる。
【００７２】
上記▲１▼〜▲４▼をベースに考えると以下の方式が考えられる。複数ブロック同時選択時のソース線電位を通常データ書き込み動作時よりも低い値に設定する手法としては、「複数ブロック同時選択コマンド」や「複数ブロック同時選択データ書き込み動作コマンド」が入力された場合には後に続くデータ書き込み動作（複数ブロックが選択される）時のソース線電位を通常データ書き込み動作時よりも低い値に設定する、というものがあり、この手法を用いることにより容易にデータ書き込み動作のソース線電位の設定値の制御を実現できる。また、▲２▼の場合などにおいて、「データ入力」時に入力された書き込みデータが全て“１”の場合に限り、後に続くデータ書き込み動作（“１”データ書き込み動作）時のソース線電位を通常データ書き込み動作時よりも低い値に設定する、という手法もあり、この手法を用いることにより容易にデータ書き込み動作のソース線電位の設定値の制御を実現できる。
【００７３】
また、ソース線電位設定用コマンドを用いる方式もあり、この場合には、上記▲２▼〜▲４▼はそれぞれ▲５▼〜▲７▼のようにできる。
【００７４】
▲５▼「ソース線電位設定コマンド入力」→（「ソース線電位設定用データ入力」→）「複数ブロック同時選択コマンド入力」→「書き込みデータ入力動作コマンド入力」→「アドレス入力」→「書き込みデータ入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲６▼「ソース線電位設定コマンド入力」→（「ソース線電位設定用データ入力」→）「複数ブロック同時選択コマンド入力」→「通常データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
▲７▼「ソース線電位認定コマンド入力」→（「ソース線電位設定用データ入力」→）「複数ブロック同時選択データ書き込み動作コマンド入力」→複数ブロック同時データ書き込み動作開始
この場合には、「複数ブロック同時選択コマンド入力」や「複数ブロック同時選択データ書き込み動作コマンド入力」とソース線電位設定レベルの関係となる。
【００７５】
なお、この場合、「ソース線電位設定コマンド入力」の有無や種類にてソース線電位設定レベルを指定する方式（▲５▼〜▲７▼の「ソース線電位設定用データ入力」がない場合）に加え、「ソース線電位設定コマンド入力」後の「ソース線電位設定用データ入力」のデータによりソース線電位設定レベルを指定する方式（▲５▼〜▲７▼の「ソース線電位設定用データ入力」がある場合）も実現可能であり、有効である。その他、「“１”データ一括書き込みコマンド」や「書き込みデータを全て“１”に設定するコマンド」入力時のみ、ソース線電圧設定値を低下させる、など種々実現可能である。
【００７６】
以上述べたように、データ書き込み動作の種類によりソース線電位の設定レベルを変更する方式は大変有効であり、制御方法としても、選択されるブロックもしくはメモリセル数を基準に制御する方式、書き込みデータを基に（全て“１”データであるか否かを基に）制御する方式、コマンドの種類により制御する方式、など種々実現可能である。いずれにしても、通常データ書き込み動作時と比較してソース線電位設定レベルが低い状態にある特別なデータ書き込み動作を備えることは大きなメリットとなるのは、上記した通りである。
【００７７】
上記各実施の形態中では、データ書き込み動作を例にとって本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、例えばデータ読み出し動作やデータ消去動作に対しても、単一ブロック選択時と複数ブロック選択時に対してソース線電位設定レベルを変更するなど、データ書き込み動作時と同様の方式を用いることができるのは言うまでもない。
【００７８】
また、上記実施の形態では１個のＮＡＮＤセル中で直列接続されたメモリセルの数が８個の場合について説明したが、直列接続するメモリセルの数が８個ではなく、例えば２，４，１６，３２，６４個などの場合においても同様に本発明は適用可能である。また、選択ゲートトランジスタの間にあるメモリセル数が１個の場合に対しても、同様に本発明を適用できる。更に、上記実施の形態中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとって本発明の説明を行ったが、本発明は上記実施の形態に限られるものではなく他のデバイス、例えばＮＯＲセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ、及び選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭなどにおいても適用可能である。
【００７９】
図１３にＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…とビット線ＢＬ０，ＢＬ１，…，ＢＬｍとの各交差位置に、ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍが設けられ、各ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍの制御ゲートは行毎にワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…に、ドレインは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｍにそれぞれ接続され、ソースはソース線ＳＬに共通接続されて構成されている。
【００８０】
また、図１４にＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。ＤＩＮＯＲセル型のメモリセルアレイでは、各メインビット線Ｄ０，Ｄ１，…，Ｄｎに対応してＤＩＮＯＲセルが設けられる。各ＤＩＮＯＲセルは選択ゲートトランジスタＳＱ０，ＳＱ１，…，ＳＱｎとメモリセルＭ００〜Ｍ３１ｎとから構成されており、上記選択ゲートトランジスタＳＱ０，ＳＱ１，…，ＳＱｎのドレインは各メインビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは選択ゲート線ＳＴに、ソースはローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３１ｎのドレインは列毎に上記ローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはソース線ＳＬに共通接続される。
【００８１】
図１５は、ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示している。ＡＮＤセル型のメモリセルアレイにあっては、各メインビット線Ｄ０，Ｄ１，…，Ｄｎに対応してＡＮＤセルが設けられる。各ＡＮＤセルは第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，…，ＳＱ１ｎ、メモリセルＭ００〜Ｍ３１ｎ及び第２の選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ２ｎから構成されており、上記第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，…，ＳＱ１ｎのドレインは各メインビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは第１の選択ゲート線ＳＴ１に、ソースはローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３１ｎのドレインは列毎にローカルビット線ＬＢ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはローカルソース線ＬＳ０，ＬＳ１，…，ＬＳｎに接続される。上記第２の選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ２ｎのドレインは各ローカルソース線ＬＳ０，ＬＳ１，…，ＬＳｎにそれぞれ接続され、ゲートは第２の選択ゲート線ＳＴ２に、ソースはメインソース線ＭＳＬに共通接続される。
【００８２】
更に、図１６に選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を示す。このメモリセルアレイは、選択トランジスタＳＱとメモリセルトランジスタＭとから成るメモリセルＭＣがマトリクス配列されて構成される。各選択トランジスタＳＱのドレインは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｎに接続され、ゲートは行毎に選択ゲート線ＳＴに接続され、ソースは対応するメモリセルトランジスタＭのドレインに接続される。上記メモリセルトランジスタＭの制御ゲートは行毎にワード線ＷＬに接続され、ソースはソース線ＳＬに共通接続される。
【００８３】
なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳細に関しては“Ｈ．Ｏｎｏｄａ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．５９９−６０２”を、ＡＮＤセル型ＥＥＰＲＯＭの詳細に関しては“Ｈ．Ｋｕｍｅ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．９９１−９９３”を参照されたい。
【００８４】
また、上記実施の形態では電気的に書き替えが可能な不揮発性半導体記憶装置を例にとって本発明の説明を行ったが、本発明は他のデバイスでも使用可能であり、例えば他の不揮発性記憶装置やＤＲＡＭ，ＳＲＡＭ等のデバイスにても同様に適用可能である。
【００８５】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００８６】
【発明の効果】
以上説明したように本発明によれば、信頼性試験に使用するデータ書き込み動作時のソース線電位を通常データ書き込み動作時より低く設定することにより、ソース線からＮＡＮＤセル内チャネル部へのリーク電流を大幅に低減できる。よって、多数のブロックに対して同時にデータ書き込みを行う動作を信頼性試験時に使用することができ、この結果、従来に比べて安価で信頼性の高いチップを実現できる。
【００８７】
従って、ソース線に接続された選択ゲートトランジスタやメモリセルトランジスタを介したリーク電流の総量を減少させることができる半導体記憶装置が得られる。
【００８８】
また、信頼性試験時における消費電流の増加やチップの誤動作などの問題を防ぐことができ、信頼性試験の所要時間を短縮できる半導体記憶装置が得られる。
【００８９】
更に、安価で信頼性の高いチップを実現することができる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図。
【図２】図１に示したメモリセルアレイの一つのＮＡＮＤセル部分の平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図。
【図４】同じくＮＡＮＤセルがマトリックス配列されたメモリセルアレイの等価回路図。
【図５】通常データ書き込み動作タイミングを示す図。
【図６】本発明の第１の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図７】従来例に係わるデータ書き込み動作タイミングを示す図。
【図８】本発明の第２の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図９】本発明の第３の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図１０】本発明の第４の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図１１】本発明の第５の実施の形態に係わる半導体記憶装置におけるデータ書き込み動作タイミングを示す図。
【図１２】従来例に係わるデータ書き込み動作タイミングを示す図。
【図１３】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図１４】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図１５】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【図１６】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルアレイを示す等価回路図。
【符号の説明】
１０１…メモリセルアレイ、
１０２…ビット線制御回路、
１０３…カラムデコーダ、
１０４…アドレスバッファ、
１０５…ロウデコーダ、
１０６…データ入出力バッファ、
１０７…基板バイアス回路、
１０８…ソース線電位制御回路、
１０９…書き込み用高電圧発生回路、
１１０…書き込み用中間電圧発生回路、
Ｍ１〜Ｍ８…メモリセル、
ＣＧ１〜ＣＧ８…制御ゲート線、
ＳＧ１，ＳＧ２…選択ゲート線、
ＢＬａ，ＢＬｂ…ビット線、
ＶＰＧＭ…書き込み用高電圧、
ＶＭＷＬ…書き込み用中間電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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