(57)【特許請求の範囲】
【請求項１】
（１００）配向した下部電極と、
前記下部電極上に形成されたペロブスカイト型構造を有するＰＺＴからなる強誘電体膜と、
前記強誘電体膜上に形成された上部電極とよりなり、
前記強誘電体膜は、前記下部電極の界面に沿って形成された菱面体晶系に属する（１００）配向した第１の強誘電体膜部分と、前記上部電極の界面に沿って形成された菱面体晶系に属する（１００）配向した第２の強誘電体膜部分と、前記第１および第２の強誘電体膜部分の間に形成され、（００１）配向した正方晶系に属する第３の強誘電体膜部分とよりなることを特徴とする強誘電体キャパシタ。
【請求項２】
前記第１〜第３の強誘電体膜部分は、組成パラメータｘを使ってＰｂ（Ｚｒ1-x，Ｔｉx）Ｏ3で表される組成を有し、前記組成パラメータｘは、前記第１及び第２の強誘電体膜部分においては０．４８よりも小さく（ｘ＜０．４８）、また前記第３の強誘電体膜部分においては０．４８以上（０．４８≦ｘ）であることを特徴とする請求項１記載の強誘電体キャパシタ。
【請求項３】
前記下部電極はＰｔよりなることを特徴とする請求項１または２記載の強誘電体キャパシタ。
【請求項４】
基板と、
前記基板上に形成されたトランジスタと、
前記基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された強誘電体キャパシタとよりなる半導体装置であって、
前記強誘電体キャパシタは請求項１〜３のうち、いずれか一項に記載のものであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置に関する。
【０００２】
ＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュータを始めとする情報処理装置において高速主記憶装置として広く使われているが、これらは揮発性の記憶装置であり、電源をオフにすると記憶された情報は失われてしまう。これに対し、従来よりプログラムやデータを格納する大容量補助記憶装置として不揮発性の磁気ディスク装置が使われている。
【０００３】
しかし、磁気ディスク装置は大型で機械的に脆弱であり、消費電力も大きく、さらに情報を読み書きする際のアクセス速度が遅い欠点を有している。これに対し、最近では不揮発性補助記憶装置として、フローティングゲート電極に情報を電荷の形で蓄積するＥＥＰＲＯＭあるいはフラッシュメモリが使われていることが多くなっている。特にフラッシュメモリはＤＲＡＭと同様なセル構成を有するため大きな集積密度に形成しやすく、磁気ディスク装置に匹敵する大容量記憶装置として期待されている。
【０００４】
一方、ＥＥＰＲＯＭやフラッシュメモリでは、情報の書き込みがトンネル絶縁膜を介してのフローティングゲート電極へのホットエレクトロンの注入によってなされるため、必然的に書き込みに時間がかかり、また情報の書き込みおよび消去を繰り返すとトンネル絶縁膜が劣化してしまう問題が生じていた。トンネル絶縁膜が劣化してしまうと書き込みあるいは消去動作が不安定になってしまう。
【０００５】
これに対し、情報を強誘電体膜の自発分極の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記す）が提案されている。かかるＦｅＲＡＭでは個々のメモリセルトランジスタがＤＲＡＭの場合と同様に単一のＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、さらにはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ3）等の強誘電体に置き換えた構成を有しており、高い集積密度での集積が可能である。また、ＦｅＲＡＭは電界の印加により強誘電体キャパシタの自発分極を制御するため、書き込みをホットエレクトロンの注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて書き込み速度が１０００倍あるいはそれ以上速くなり、また消費電力が約１／１０に低減される有利な特徴を有している。さらにトンネル酸化膜を使う必要がないため寿命も長く、フラッシュメモリの１０万倍の書き換え回数を確保できると考えられる。
【０００６】
【従来の技術】
図１は従来の典型的なＦｅＲＡＭ１０の構成を示す。
【０００７】
図１を参照するに、ＦｅＲＡＭ１０はｐ型Ｓｉ基板１１中に形成されフィールド酸化膜１２により画成された活性領域を有するｐ型ウェル１１Ａ上に形成されており、前記活性領域中には図示を省略したゲート酸化膜を介してメモリセルトランジスタのゲート電極１３が、ＦｅＲＡＭのワード線に対応して形成されている。さらに前記基板１１中には前記ゲート電極１３の両側にｎ＋型の拡散領域１１Ｂ，１１Ｃが、それぞれメモリセルトランジスタのソース領域およびドレイン領域として形成されている。また、前記ｐ型ウェル１１Ａ中には前記拡散領域１１Ｂと１１Ｃとの間にチャネル領域が形成されている。
【０００８】
前記ゲート電極１３は前記Ｓｉ基板１１の表面を前記活性領域において覆うＣＶＤ酸化膜１４により覆われ、前記ＣＶＤ酸化膜１４上には下部電極１５と、前記下部電極１５上に形成されたＰＺＴ膜などよりなる強誘電体キャパシタ絶縁膜１６と、前記強誘電体キャパシタ絶縁膜１６上に形成された上部電極１７とよりなる強誘電体キャパシタＣが形成されている。
【０００９】
前記強誘電体キャパシタＣはＣＶＤ酸化膜などよりなる絶縁膜１８により覆われ、前記上部電極１７は、前記絶縁膜１８に形成されたコンタクトホールにおいて前記上部電極１７とコンタクトし、さらに前記絶縁膜１８および１４に形成されたコンタクトホールにおいて拡散領域１１Ｂとコンタクトするローカル配線パターン１９Ａにより、前記拡散領域１１Ｂに電気的に接続されている。
【００１０】
さらに前記拡散領域１１Ｃには、前記絶縁膜１８および１４中に形成されたコンタクトホールを介して、ＦｅＲＡＭ１０のビットラインを形成する電極１９Ｂが形成されている。また、このようにして形成されたＦｅＲＡＭ１０の全体は、保護絶縁膜２０によって保護されている。
【００１１】
従来より、強誘電体キャパシタでは下部電極１５としてＴｉ／Ｐｔ積層膜が使われており、また前記下部電極１５上に形成される強誘電体キャパシタ絶縁膜１６としてはＰＺＴ膜が広く使われている。このような強誘電体キャパシタでは、下部電極１５を構成するＰｔ膜が主として＜１１１＞方向に配向したＰｔ多結晶体より構成されており、このため、かかるＴｉ／Ｐｔ積層膜上に形成された強誘電体キャパシタ絶縁膜１６も、配向方向が前記下部電極の配向方向に支配され、その結果、主として＜１１１＞方向に配向すること、すなわち、いわゆる（１１１）配向を有することが知られている（J. Appl. Phys.vol.70, No.1, 1991, pp.382 - 388）。
【００１２】
図２は、このような従来の強誘電体キャパシタＣの構成を概略的に示す。
【００１３】
図２を参照するに、強誘電体キャパシタ絶縁膜１６は下部電極１５から上部電極１６へと延在する柱状のＰＺＴ結晶よりなる微構造を有し、各々の柱状ＰＺＴ結晶は＜１１１＞方向に配向している。一方、ＰＺＴ結晶は正方晶系に属し、＜００１＞方向の自発分極を有するが、このように＜１１１＞方向に配向した柱状結晶では、分極方向は図２中に矢印で示すように、上下電極１５，１７を結ぶ電界方向に対して斜めになってしまう。
【００１４】
図３は、このような強誘電体キャパシタの電気特性を示す。ただし図３中、縦軸は分極量を、横軸は印加電圧を示す。図３中、○は＜１１１＞方向にＰＺＴ結晶が配向した場合の、図２に示す強誘電体キャパシタの電気特性を、●は＜００１＞方向にＰＺＴ結晶が配向した場合の、同様な構造の強誘電体キャパシタの電気特性を示す。
【００１５】
図３を参照するに、強誘電体キャパシタは、いずれの場合でも強誘電体材料に特有な履歴特性を明確に示しているが、当然のことながらキャパシタ絶縁膜１６中のＰＺＴ結晶が印加電界の方向、すなわち＜００１＞方向に配向している方が、＜１１１＞方向、すなわち印加電界に対して斜めの方向に配向している場合よりも大きな残留分極、従って優れたリテンション特性を示す。
【００１６】
そこで、このような強誘電体キャパシタを図１のＦｅＲＡＭにおいてキャパシタＣとして使うことにより、情報を前記キャパシタＣの残留分極の形で保持することが可能であり、前記拡散領域１１Ｂ，１１Ｃおよびゲート電極１３よりなるトランジスタを介してかかる強誘電体キャパシタの分極状態を、前記ビットライン１９Ｂ上において読み出すことが可能である。また、書き込みあるいは消去時には、前記ビットライン１９Ｂに所定の書き込み電圧を印加し、前記トランジスタを導通させることにより、図３の分極特性を反転させるに十分な電圧を、前記強誘電体キャパシタＣの電極１５，１７間に印加する。
【００１７】
【発明が解決しようとする課題】
ところで、このような強誘電体キャパシタでは、図４に示すように残留分極Ｐｒの値、すなわちリテンション特性が経時的に減少する疲労、あるいはリテンション特性の劣化と呼ばれる現象が生じる。また繰り返し”１”あるいは”０”を書き込んだ場合に、図５に示すように、図３の抗電圧Ｖｃが時間と共にシフトするインプリント不良と称される現象が生じることが知られている。
【００１８】
図６は、＜１１１＞方向に配向したＰＺＴ多結晶体よりなる強誘電体キャパシタ絶縁膜を使った強誘電体キャパシタのリテンション特性を、＜００１＞方向に配向したＰＺＴ多結晶体よりなる強誘電体キャパシタ絶縁膜を使った強誘電体キャパシタのリテンション特性と比較して示す。
【００１９】
図６を参照するに、＜１１１＞方向に配向したＰＺＴ多結晶体よりなる強誘電体キャパシタ絶縁膜を使った強誘電体キャパシタでは、明瞭な疲労の発生が認められるのがわかる。これに対し、＜００１＞方向に配向したＰＺＴ多結晶体よりなる強誘電体キャパシタ絶縁膜を使った強誘電体キャパシタでは、疲労がほとんど生じていない。このことは、＜１１１＞方向に配向したＰＺＴ多結晶体よりなる強誘電体キャパシタ絶縁膜では、図２に示すように隣接する一対のドメインの間で分極方向が異なる場合に、例えば隣接するドメインの間で分極方向が直交する場合に分域壁に歪が蓄積され、かかる歪に起因する欠陥が、強誘電体膜のリテンション特性を劣化させている状況を反映しているものと考えられる。ＰＺＴ結晶が＜００１＞方向に配向した強誘電体キャパシタ絶縁膜では、隣接するドメインの間で分極方向は平行になり、このような分域壁への歪の蓄積は生じない。
【００２０】
図７は、同じ強誘電体キャパシタについて求めた抗電圧シフト量を示す。
【００２１】
図７を参照するに、抗電圧Ｖｃのシフトは、ＰＺＴ膜が＜００１＞方向に配向している場合でも、＜１１１＞方向に配向している場合と同様に発生しているのがわかる。図６に示したように＜００１＞方向に配向したＰＺＴ膜では分極量の経時劣化はほとんど生じない事実から考えて、＜００１＞方向に配向したＰＺＴ膜において生じている抗電圧Ｖｃのシフトは、図２の分域壁に伴う歪あるいはＰＺＴ膜自体の劣化に起因するものではないことが推測される。このようなインプリント特性の劣化は、ＰＺＴ膜１６とこれに隣接する上部電極１７あるいは下部電極１５との境界面近傍に蓄積される電荷に起因するものと考えられる。
【００２２】
そこで、本発明は上記の課題を解決した新規で有用な強誘電体キャパシタおよび半導体装置を提供することを概括的課題とする。
【００２３】
本発明のより具体的な課題は、リテンション特性およびインプリント特性に優れた強誘電体キャパシタおよび半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明は上記の課題を、（１００）配向した下部電極と、前記下部電極上に形成されたペロブスカイト型構造を有するＰＺＴからなる強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなり、前記強誘電体膜は、前記下部電極の界面に沿って形成された菱面体晶系に属する（１００）配向した第１の強誘電体膜部分と、前記上部電極の界面に沿って形成された菱面体晶系に属する（１００）配向した第２の強誘電体膜部分と、前記第１および第２の強誘電体膜部分の間に形成され、（００１）配向した正方晶系に属する第３の強誘電体膜部分とよりなることを特徴とする強誘電体キャパシタにより、解決する。
［作用］
ＰＺＴは一般に組成パラメータｘを使ってＰｂ（Ｚｒ1-x，Ｔｉx）Ｏ3と表される組成を有する材料であり、ＰｂＺｒＯ3端成分とＰｂＴｉＯ3端成分との間で固溶体が形成される。この系では、固溶体組成如何により、いくつかの異なった結晶系に属する相が出現する。
【００２５】
図８は、ＰＺＴの簡略化した相平衡図を示す。ただし図８中、縦軸は温度を、横軸は前記組成パラメータｘを表す。
【００２６】
図８を参照するに、ｘ≒０．４８で表される組成を境に、Ｔｉに富んだ側では正方晶系に属する相が、またＺｒに富んだ側では菱面体晶系に属する相が出現する。またＰｂＺｒＯ3端成分に近い組成においては斜方晶系に属する相が出現する。
【００２７】
正方晶系に属する相および菱面体晶系に属する相はいずれも強誘電体相であり、それぞれ図８に矢印で示す自発分極を示す。これに対し、斜方晶系に属するＰｂＺｒＯ3相は強誘電性を示さない。
【００２８】
本発明の発明者は本発明の基礎となる研究において、正方晶系のＰＺＴ膜のみならず、菱面体晶系に属するＰＺＴ膜をキャパシタ絶縁膜として使った強誘電体キャパシタを作製し、これについてインプリント特性を調べた。
【００２９】
図９は先の図７と同様な図であり、様々な結晶相のＰＺＴ膜をキャパシタ絶縁膜１６として使った強誘電体キャパシタにおいてインプリント特性を調べた結果を示す。図９中、先に説明した図７の結果を重ねて示す。
【００３０】
図９を参照するに、＜１００＞方向に配向した、すなわち（１００）配向した菱面体晶系に属するＰＺＴ膜を前記強誘電体キャパシタ絶縁膜１６として使った場合、抗電圧Ｖｃのシフト量は非常に小さくなり、１０００時間のデータ保持でも電圧シフト量は約−０．１Ｖ程度に過ぎないことがわかる。
【００３１】
菱面体晶系のＰＺＴ膜では残留分極値は小さく、従ってリテンション特性も正方晶系のＰＺＴ膜と比べると劣るが、このようなインプリント特性に優れた膜を上下の電極界面に形成することにより、電極界面近傍における、特に電荷の蓄積に起因すると考えられるインプリント特性の劣化を抑制することができると考えられる。
【００３２】
【発明の実施の形態】
［第１実施例］
図１０は、本発明の第１実施例による強誘電体キャパシタ３０の構成を示す。
【００３３】
図１０を参照するに、強誘電体キャパシタ３０はＳｉ基板３１上にＳｉＯ2膜３２を介して形成されており、前記ＳｉＯ2膜３２上に、主として＜１００＞方向に配向して形成された、典型的には約１００ｎｍの厚さのＰｔ膜よりなる下部電極３３と、前記下部電極３３上に形成されたＰＺＴ膜３４と、前記ＰＺＴ膜３４上に形成された上部電極３５とより構成されている。
【００３４】
前記ＰＺＴ膜３４は、前記下部電極３３との界面に約２０ｎｍの厚さで形成された菱面体晶系に属するＰＺＴ結晶よりなるＰＺＴ膜部分３４Ａと、前記ＰＺＴ膜部分３４Ａ上に約１８０ｎｍの厚さで形成された正方晶系に属するＰＺＴ結晶よりなるＰＺＴ膜部分３４Ｂと、前記ＰＺＴ膜部分３４Ｂ上に前記上部電極との界面に沿って約２０ｎｍの厚さで形成された、菱面体晶系に属するＰＺＴ結晶よりなるＰＺＴ膜部分３４Ｃとよりなり、前記ＰＺＴ膜部分３４Ａは組成Ｐｂ1.05（Ｚｒ0.70Ｔｉ0.30）Ｏ3を有し、前記下部電極３３の配向方向に対応して主として＜１００＞方向に配向している。
【００３５】
また、前記ＰＺＴ膜部分３４Ａ上に形成されたＰＺＴ膜部分３４Ｂは組成Ｐｂ1.05（Ｚｒ0.45Ｔｉ0.55）Ｏ3を有し、前記ＰＺＴ膜部分３４Ａの配向方向に対応して主として＜００１＞方向に配向している。さらに前記ＰＺＴ膜部分３４Ｂ上に形成されたＰＺＴ膜部分３４Ｃは、前記ＰＺＴ膜部分３４Ａと同様に＜１００＞方向に配向し、組成Ｐｂ1.05（Ｚｒ0.70Ｔｉ0.30）Ｏ3を有している。
【００３６】
かかる構成の強誘電体キャパシタ３０では、ＰＺＴ膜３４の主要部分は＜００１＞方向に配向した正方晶系のＰＺＴ膜部分３４Ｂよりなり、その結果、強誘電体キャパシタ３０は大きな残留分極と優れたリテンション特性とを示す。一方、かかる強誘電体キャパシタでは、上下の電極３３あるいは３５との界面に菱面体晶系のＰＺＴ膜部分３４Ａあるいは３４Ｃが介在するため、電極界面への電荷の蓄積により生じると考えられる抗電圧のシフトが抑制されるものと考えられる。
【００３７】
なお、前記ＰＺＴ膜部分３４Ａあるいは３４Ｃは、菱面体晶系の相に限定されるものではなく、図８の相平衡図に示す斜方晶系層を使うことも可能である。
【００３８】
さらに、前記菱面体晶系のＰＺＴ膜部分３４Ａおよび３４Ｃは、必ずしも前記電極３３および３５の両者の界面に形成する必要はなく、一方だけでも効果が得られる。
【００３９】
また前記ＰＺＴ膜部分３４Ａ〜３４Ｃは、いずれもＬａを含み、組成が（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3で表されるＰＬＺＴ膜であってもよい。さらに前記ＰＺＴ膜部分３４Ａ〜３４Ｃは、ＳｒあるいはＣａを含むものであってもよい。
【００４０】
先に図８で説明した相平衡図から、前記菱面体晶系のＰＺＴ膜部分３４Ａおよび３４Ｃは、Ｐｂ（Ｚｒ1-x，Ｔｉx）Ｏ3で表した場合の組成パラメータｘを、おおよそ０．４８未満に設定することにより実現でき、一方、前記正方晶系のＰＺＴ膜部分３４Ｂは、前記組成パラメータｘをおおよそ０．４８以上に設定することにより、実現できる。
［第２実施例］
次に、図１０の強誘電体キャパシタ３０の製造工程について、図１１（Ａ）〜（Ｄ）を参照しながら、本発明の第２実施例として説明する。
【００４１】
図１１（Ａ）を参照するに、ＳｉＯ2膜３２を形成されたＳｉ基板３１上にはＡｒ雰囲気中におけるスパッタリングにより、前記下部電極３３を構成するＰｔ膜が、約２００ｎｍの厚さに堆積される。その際、スパッタ雰囲気中にＯ2を約２０％導入することにより、形成されるＰｔ膜を、通常の＜１１１＞方向に配向した膜ではなく、＜１００＞方向に配向した膜とすることができる。例えば文献H. H. Kim, et al., J. Mater. Res. Soc. 14 (1999), pp.634を参照。
【００４２】
次に図１１（Ｂ）の工程において、図１１（Ａ）の構造上に、Ｐｂ：Ｚｒ：Ｔｉ比を１０５：７０：３０とした２重量％のゾルゲル溶液を塗布し、乾燥後、酸素雰囲気中、７００℃で６０秒間急速熱処理を行う。これにより、前記Ｐｔ下部電極３３上に＜１００＞方向に配向した、Ｐｂ1.05（Ｚｒ0.70Ｔｉ0.30）Ｏ3で表される組成を有し、菱面体晶系に属するＰＺＴ結晶よりなるＰＺＴ膜部分３４Ａが、約２０ｎｍの厚さに形成される。
【００４３】
次に図１１（Ｃ）の工程において、図１１（Ｂ）の構造上にＰｂ：Ｚｒ：Ｔｉ比を１０５：４５：５５とした１５重量％のゾルゲル溶液を塗布し、乾燥後、酸素雰囲気中、７００°Ｃで６０秒間急速熱処理を行う。これにより、前記ＰＺＴ膜部分３４Ａ上に＜００１＞方向に配向した、Ｐｂ1.05（Ｚｒ0.45Ｔｉ0.55）Ｏ3で表される組成を有し、正方晶系に属するＰＺＴ結晶よりなるＰＺＴ膜部分３４Ｂが、約１８０ｎｍの厚さに形成される。
【００４４】
さらに図１１（Ｄ）の工程において、菱面体晶系のＰＺＴ膜部分３４Ｃを前記ＰＺＴ膜部分３４Ａと同様にして形成し、さらに前記ＰＺＴ膜部分３４Ｃ上にＰｔ上部電極３５を通常のスパッタリングにより形成することにより、先に説明した強誘電体キャパシタ３０が得られる。
【００４５】
比較のため、同様なプロセスにより＜１１１＞方向に配向したＰＺＴ膜を強誘電体キャパシタ絶縁膜とする強誘電体キャパシタを作成したところ、本実施例により形成された強誘電体キャパシタ３０では残留分極Ｐｒの値が比較対照例の１．５倍まで増大しているのが確認された。これは、キャパシタ絶縁膜３４中においてＰＺＴ膜３４Ｂが＜００１＞方向に配向していることによるものと考えられる。
【００４６】
またデータ保持特性について、１５０°Ｃで１６０時間の加速試験を行ったところ、比較対照例では残留分極値Ｐｒが約２５％も減少したのに対し、本実施例の強誘電体キャパシタ３０では残留分極値Ｐｒの減少は５％以下であることが確認された。
【００４７】
さらに抗電圧のシフトについて見ると、本実施例による強誘電体キャパシタ３０では、抗電圧Ｖｃのシフト量は０．１Ｖ以下であり、比較対照例の０．４３Ｖに比べて大きく改善されていることが確認された。
【００４８】
このように、本実施例による強誘電体キャパシタ３０では電気特性が従来の＜１１１＞方向に配向したＰＺＴ膜を使った強誘電体キャパシタに比べて大きく改善される。
【００４９】
なお本実施例ではＰＺＴ膜を＜１００＞方向に配向したＰｔ電極上に形成しているが、これを＜１１１＞方向に配向した通常の（１１１）配向を有するＰｔ電極上に形成することも可能である。
【００５０】
また本実施例においてＰＺＴ膜はスパッタリング法により形成することも可能である。
【００５１】
この場合には、スパッタリングにより形成されたＴｉ組成ｘが０．４８未満（ｘ＜０．４８）のアモルファスＰＺＴ膜を、酸素雰囲気中の急速熱処理により結晶化させ、菱面体晶系のＰＺＴ膜３４Ａを形成し、その上にスパッタリングによりＴｉ組成ｘが０．４８以上（０．４８≦ｘ）のアモルファスＰＺＴ膜を形成した後、これを酸素雰囲気中の急速熱処理により結晶化させ、正方晶系のＰＺＴ膜３４Ｂを形成する。さらにその上に、前記ＰＺＴ膜３４Ａと同様に、菱面体晶系のＰＺＴ膜３４Ｃをスパッタリングおよび急速熱処理により形成する。
［第３実施例］
なお、前記ＰＺＴ膜３４Ａ，３４Ｂ，３４Ｃは、いずれもＣＶＤ法により形成することが可能である。
【００５２】
以下、前記ＰＺＴ膜３４Ａ，３４Ｂ，３４ＣをＣＶＤ法により形成する本発明の第３実施例による強誘電体キャパシタの製造方法を、再び図１１（Ａ）〜（Ｄ）を参照しながら説明する。
【００５３】
本実施例では図１１（Ａ）の工程は先の実施例と同じであり、Ｓｉ基板３１を覆うＳｉＯ2膜３２上に＜１００＞方向に配向したＰｔ膜が下部電極３３として形成される。
【００５４】
次に図１１（Ｂ）の工程において図１１（Ａ）の試料をＣＶＤ装置（図示せず）の処理容器内に導入し、処理容器の内圧を１３０〜１３００Ｐａの範囲に設定し、さらに被処理基板の温度を５００〜６００°Ｃの範囲に設定する。
【００５５】
この状態で前記処理容器中にＰｂ，ＺｒおよびＴｉ気相原料としてＴＨＦで希釈したＰｂ（ＤＰＭ）2とＺｒ（ＤＭＨＤ）4とＴｉ（ｉＰｒＯ）2（ＤＰＭ）2とを、１：０．５６：０．４６の流量比で、ＡｒあるいはＨｅよりなるキャリアガスおよびＯ2ガスなどの酸化ガスと共に導入し、前記Ｐｔ膜３３上に菱面体晶系のＰＺＴ膜部分３４Ａを約２０ｎｍの厚さに成長させる。
【００５６】
次に図１１（Ｃ）の工程において前記気相原料の流量比を１：０．５５：０．５５に変化させ、前記ＰＺＴ膜部分３４Ａ上に正方晶系のＰＺＴ膜部分３４Ｂを約１８０ｎｍの厚さに成長させる。
【００５７】
最後に図１１（Ｄ）の工程において前記気相原料の流量比を図１１（Ｂ）の場合と同じに設定し、前記ＰＺＴ膜部分３４Ｂ上に菱面体晶系のＰＺＴ膜部分３４Ｃを約２０ｎｍの厚さに成長させる。
【００５８】
なお、前記Ｐｂの気相原料としては、先に説明したＰｂ（ＤＰＭ）2（Ｐｂ（Ｃ11Ｈ19Ｏ2）2）の他に、Ｐｂ（Ｃ5Ｈ7Ｏ2）2，Ｐｂ（Ｃ11Ｈ19Ｏ2）2（Ｃ10Ｈ22Ｏ5）が使用可能である。同様にＺｒの気相原料としては、先に説明したＺｒ（ＤＭＨＤ）4の他に、Ｚｒ（ＤＰＭ）4やＺｒ（ｔＢｕＯ）（ＤＰＭ）3が使用可能である。さらにＴｉの気相原料としては、先に説明したＴｉ（ｉＰｒＯ）2（ＤＰＭ）2の他に、Ｔｉ（ｉ−ＰｒＯ）2（ＤＭＨＤ）2やＴｉ（ｔ−ＡｍｙｌＯ）2（ＤＭＨＤ）2が使用可能である。
［第４実施例］
図１２（Ａ）〜図１７（Ｒ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を示す。
【００５９】
図１２（Ａ）を参照するに、ｐ型あるいはｎ型のＳｉ基板４１上にはｐ型ウェル４１Ａおよびｎ型ウェル４１Ｂが形成され、さらに前記Ｓｉ基板４１上には各々のウェル４１Ａおよび４１Ｂ中においてそれぞれの活性領域を画成するフィールド酸化膜４２が形成されている。
【００６０】
さらに、前記ｐ型ウェル４１Ａおよびｎ型ウェル４１Ｂの活性領域上にはゲート酸化膜４３が形成され、前記ｐ型ウェル４１Ａにおいては前記ゲート酸化膜４３上にｐ型ポリシリコンゲート電極４４Ａが、また前記ｎ型ウェル４１Ｂにおいては、前記ゲート酸化膜４３上にｎ型ポリシリコンゲート電極４４Ｂが形成される。また、図示の例では前記フィールド酸化膜４２上にポリシリコン配線パターン４４Ｃ，４４Ｄが、前記ポリシリコンゲート電極４４Ａあるいは４４Ｂと同様に延在している。
【００６１】
また、図１２（Ａ）の構造では、前記ｐ型ウェル４１Ａの活性領域中には前記ゲート電極４４Ａおよびその両側の側壁絶縁膜を自己整合マスクにｎ型の不純物をイオン注入することにより、ｎ型拡散領域４１ａ，４１ｂが形成される。同様に、前記ｎ型ウェル４１Ｂの活性領域中には前記ゲート電極４４Ｂおよびその両側の側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注入することにより、ｐ型拡散領域４１ｃ，４１ｄが形成される。
【００６２】
以上の工程は通常のＣＭＯＳ工程に他ならない。
【００６３】
次に、図１２（Ｂ）の工程において、図１２（Ａ）の構造上に厚さが約２００ｎｍのＳｉＯＮ膜４５をＣＶＤ法により堆積し、さらにその上にＳｉＯ2膜４６をＣＶＤ法により約１０００ｎｍの厚さに堆積する。
【００６４】
さらに図１２（Ｃ）の工程において前記ＳｉＯ2膜４６をＣＭＰ法により、前記ＳｉＯＮ膜４５をストッパとして研磨し、図１３（Ｄ）の工程においてこのようにして平坦化されたＳｉＯ2膜４６中に、コンタクトホール４６Ａ〜４６Ｄを、それぞれ前記拡散領域４１ａ，４１ｂ，４１ｃおよび４１ｄが露出されるように形成する。図示の例では、さらに前記ＳｉＯ2膜４６中には前記配線パターン４４Ｃを露出するコンタクトホール４６Ｅも形成されている。
【００６５】
次に、図１３（Ｅ）の工程において図１３（Ｄ）の構造上に前記コンタクトホール４６Ａ〜４６Ｅを埋めるようにＷ層４７を堆積し、さらに図１３（Ｆ）の工程で前記Ｗ層４７を前記ＳｉＯ2膜４６をストッパとしてＣＭＰ法により研磨し、前記コンタクトホール４６Ａ〜４６Ｅにそれぞれ対応してＷプラグ４７Ａ〜４７Ｅを形成する。
【００６６】
次に図１４（Ｇ）の工程において、図１３（Ｆ）の構造上にＳｉＯＮよりなる酸化防止膜４８およびＳｉＯ2膜４９とをそれぞれ１００ｎｍおよび１３０ｎｍの厚さに形成し、さらにＮ2雰囲気中、６５０°Ｃにて３０分間熱処理し、脱ガスを十分に行なう。
【００６７】
さらに図１４（Ｈ）の工程において、図１４（Ｇ）の構造をスパッタ装置中に導入し、前記ＳｉＯ2膜４９上に、厚さが２０ｎｍのＴｉ膜５０および厚さが１７５ｎｍのＰｔ膜５１をスパッタリングにより堆積し、下側電極層を形成する。その際、前記Ｐｔ膜５１のスパッタリングは、先の実施例のようにＡｒガスにＯ2ガスを２０％添加した雰囲気中において行うのが好ましい。
【００６８】
図１４（Ｈ）の工程では、前記Ｐｔ膜４１の堆積の後、ＣＶＤ装置中においてＰＺＴあるいはＰＬＺＴ膜５２を約２２０ｎｍの厚さに堆積する。その際、本実施例ではＰＺＴ膜あるいはＰＬＺＴ膜５２の堆積を、最初にＴｉ組成ｘが０．４８未満（ｘ＜０．４８）の菱面体晶系に属するＰＺＴあるいはＰＬＺＴ膜を約２０ｎｍの厚さに堆積し、次にＴｉ組成ｘが０．４８以上（０．４８≦ｘ）の正方晶系に属するＰＺＴあるいはＰＬＺＴ膜を約１８０ｎｍの厚さに堆積し、さらにＴｉ組成ｘが０．４８未満の菱面体晶系に属するＰＺＴあるいはＰＬＺＴ膜をその上にさらに約２０ｎｍの厚さに堆積することにより行う。その際、これらのＰＺＴ膜あるいはＰＬＺＴ膜の堆積は、ゾルゲル法あるいはスパッタリング法によっても可能である。
【００６９】
さらに、図１４（Ｈ）の工程では、前記急速熱処理工程の後、前記基板４１をスパッタ装置に戻し、前記強誘電体キャパシタ絶縁膜５２上にＰｔ膜あるいはＩｒＯ2膜あるいはＳｒＲｕＯ3膜を約２００ｎｍの厚さに堆積し、上側電極層５３を形成する。
【００７０】
次に、図１４（Ｉ）の工程において前記上側電極層５３上にレジストパターンを形成し、前記レジストパターンをマスクに前記上側電極層５３をドライエッチングすることにより、前記上側電極層５３に対応して上側電極パターン５３Ａが前記強誘電体キャパシタ絶縁膜５２上に形成される。さらに図１４（Ｉ）の工程では、前記上側電極パターン５３Ａの形成後、Ｏ2雰囲気中、６５０℃で６０分間のアニールを行ない、前記上側電極層５３のスパッタリングおよびパターニングの際に前記強誘電体キャパシタ絶縁膜５２に入った損傷を消滅させる。
【００７１】
次に図１５（Ｊ）の工程において、形成したい強誘電キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンを前記強誘電体キャパシタ絶縁膜５２上に形成し、さらに前記レジストパターンをマスクに前記強誘電体キャパシタ絶縁膜５２をドライエッチングしてキャパシタ絶縁膜パターン５２Ａを形成し、さらに前記下側電極層５１上に、前記キャパシタ絶縁膜パターン５２Ａを覆うように、前記強誘電体キャパシタ層５２と同一の材料よりなるエンキャップ層５２Ｂを前記強誘電体キャパシタ層５２と同様の条件でスパッタリングすることにより約２０ｎｍの厚さに堆積し、さらにＯ2雰囲気中、７００℃にて６０秒間の急速熱処理を行なう。前記エンキャップ層５２Ｂは、前記強誘電体キャパシタ絶縁膜５２Ａを還元作用から保護する。
【００７２】
次に図１５（Ｋ）の工程において、前記下側電極層５１上、すなわち前記エンキャップ層５２Ｂ上に、形成したい下側電極パターンの形状に対応したレジストパターンを形成し、前記レジストパターンをマスクに前記エンキャップ層５２Ｂおよびその下の下側電極層５０，５１をドライエッチングによりパターニングし、下側電極５１Ａを形成する。さらに、図１１（Ｋ）の工程では、前記下側電極パターン５１Ａのパターニングの後、レジストパターンを除去し、Ｏ2雰囲気中、６５０°Ｃで６０分間の熱処理を行なうことにより、前記ドライエッチングに際して前記強誘電体キャパシタ絶縁膜５２Ａ中に導入された損傷を解消する。
【００７３】
さらに図１５（Ｌ）の工程において、前記図１５（Ｋ）の構造上にＳｉＯ2膜５４をＣＶＤ法により典型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ膜５５をその上に堆積して段差を緩和する。前記ＳｉＯ2膜５４およびＳＯＧ膜５５は、層間絶縁膜５６を構成する。
【００７４】
次に図１６（Ｍ）の工程において前記層間絶縁膜５６中に前記上側電極パターン５３Ａを露出するコンタクトホール５６Ａおよび前記下側電極パターン５１Ａを露出するコンタクトホール５６Ｂが形成され、さらに図１６（Ｎ）の工程において前記層間絶縁膜５６、およびその下のＳｉＯ2膜４９およびＳｉＯＮ酸化防止膜４８を貫通して、前記Ｗプラグ４７Ｂおよび４７Ｄを露出するコンタクトホール５６Ｃ，５６Ｄがそれぞれ形成される。図１６（Ｍ）の工程では、前記コンタクトホール５６Ａおよび５６Ｂのドライエッチングの後、Ｏ2雰囲気中、５５０℃で６０分間熱処理することにより、前記強誘電体膜パターン５２Ａ，５２Ｂにドライエッチングに伴って導入された欠陥を解消する。
【００７５】
さらに図１６（Ｏ）の工程において、前記コンタクトホール５６Ａと前記コンタクトホール５６Ｃとを電気的に接続するローカル配線パターン５７ＡがＴｉＮ膜により形成され、同様なローカル配線パターン５７Ｂ，５７Ｃが前記コンタクトホール５６Ｂ，５６Ｄ上にも形成される。
【００７６】
さらに図１７（Ｐ）の工程において、図１６（Ｏ）の構造上にＳｉＯ2膜５８が形成され、図１７（Ｑ）の工程において前記ＳｉＯ2膜５８中に前記Ｗプラグ４７Ａ、ローカル配線パターン５７Ｂ，およびＷプラグ４７Ｃを露出するコンタクトホール５８Ａ，５８Ｂおよび５８Ｃが形成される。
【００７７】
さらに図１７（Ｒ）の工程において前記コンタクトホール５８Ａ，５８Ｂ，５８Ｃにそれぞれ対応して、電極５９Ａ，５９Ｂ，５９Ｃが形成される。
【００７８】
以上の工程において、必要に応じて前記層間絶縁膜およびローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することもできる。
【００７９】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
【００８０】
（付記１）  下部電極と、
前記下部電極上に形成されたペロブスカイト型構造を有する強誘電体膜と、
前記強誘電体膜上に形成された上部電極とよりなり、
前記強誘電体膜は、前記下部電極と上部電極の少なくとも一方の界面に沿って形成され第１の結晶系に属する第１の強誘電体膜部分と、第２の、異なった結晶系に属する第２の強誘電体膜部分とよりなることを特徴とする強誘電体キャパシタ。
【００８１】
（付記２）  前記第１の結晶系は菱面体晶系であり、前記第2の結晶系は正方晶系であることを特徴とする付記１記載の強誘電体キャパシタ。
【００８２】
（付記３）  前記第１の強誘電体膜部分は、それぞれ前記下部電極および前記上部電極に沿って形成された第１および第２の層を形成し、前記第２の強誘電体膜部分は、前記第１および第２の層の間に形成されることを特徴とする付記１または２記載の強誘電体キャパシタ。
【００８３】
（付記４）  前記第１および第２の強誘電体膜部分は、いずれもＰｂ，ＺｒおよびＴｉを含むことを特徴とする付記１〜３のうち、いずれか一項記載の強誘電体キャパシタ。
【００８４】
（付記５）  前記第１および第２の強誘電体膜部分は、組成パラメータｘを使ってＰｂ（Ｚｒ1-x，Ｔｉx）Ｏ3で表される組成を有し、前記組成パラメータｘは、前記第１の強誘電体膜部分においては０．４８よりも小さく（ｘ＜０．４８）、また前記第２の強誘電体膜部分においては０．４８以上（０．４８≦ｘ）であることを特徴とする付記１〜４のうち、いずれか一項記載の強誘電体キャパシタ。
【００８５】
（付記６）  前記第２の強誘電体膜部分は、＜００１＞方向に配向していることを特徴とする付記１〜５のうち、いずれか一項記載の強誘電体キャパシタ。
【００８６】
（付記７）  前記第２の強誘電体膜部分は、＜１１１＞方向に配向していることを特徴とする付記１〜５のうち、いずれか一項記載の強誘電体キャパシタ。
【００８７】
（付記８）  前記下部電極は＜１００＞方向に配向していることを特徴とする付記１〜７のうち、いずれか一項記載の強誘電体キャパシタ。
【００８８】
（付記９）  前記下部電極は、＜１１１＞方向に配向していることを特徴とする付記１〜７のうち、いずれか一項記載の強誘電体キャパシタ。
【００８９】
（付記１０）  前記第１の結晶系は斜方晶系であり、前記第2の結晶系は正方晶系であることを特徴とする付記１記載の強誘電体キャパシタ。
【００９０】
（付記１１）  前記第１および第２の強誘電体膜部分は、ＣＶＤ法により形成されることを特徴とする付記１〜１０のうち、いずれか一項記載の強誘電体キャパシタ。
【００９１】
（付記１２）  前記第１および第２の強誘電体膜部分は、ゾルゲル法により形成されることを特徴とする付記１〜１０のうち、いずれか一項記載の強誘電体キャパシタ。
【００９２】
（付記１３）  前記第１および第２の強誘電体膜部分は、スパッタリング法により形成されることを特徴とする付記１〜１０のうち、いずれか一項記載の強誘電体キャパシタ。
【００９３】
（付記１４）  基板と、
前記基板上に形成されたトランジスタと、
前記基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された強誘電体キャパシタとよりなる半導体装置であって、
前記強誘電体キャパシタは付記１〜１１のうち、いずれか一項に記載のものであることを特徴とする半導体装置。
【００９４】
【発明の効果】
本発明によれば、正方晶系に属し＜００１＞方向に配向したペロブスカイト型強誘電体膜を使った強誘電体キャパシタにおいて、上下電極との界面の少なくとも一方に菱面体晶系に属するペロブスカイト型強誘電体層を介在させることにより、強誘電体キャパシタのリテンション特性および疲労特性が向上し、しかもインプリント不良を抑制することが可能になる。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】従来の強誘電体キャパシタの構成を示す図である。
【図３】従来の強誘電体キャパシタの電気特性を示す図である。
【図４】強誘電体キャパシタに生じる疲労を説明する図である。
【図５】強誘電体キャパシタに生じるインプリント不良を説明する図である。
【図６】従来の強誘電体キャパシタの電気特性を示す図である。
【図７】従来の強誘電体キャパシタの問題点を説明する図である。
【図８】ＰＺＴ系材料の簡略化した相平衡図を示す図である。
【図９】本発明の原理を説明する図である。
【図１０】本発明の第１実施例による強誘電体キャパシタの構成を示す図である。
【図１１】（Ａ）〜（Ｄ）は、本発明の第2および第3実施例による強誘電体キャパシタの製造工程を示す図である。
【図１２】（Ａ）〜（Ｃ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を説明する図（その１）である。
【図１３】（Ｄ）〜（Ｆ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を説明する図（その２）である。
【図１４】（Ｇ）〜（Ｉ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を説明する図（その３）である。
【図１５】（Ｊ）〜（Ｌ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を説明する図（その４）である。
【図１６】（Ｍ）〜（Ｏ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を説明する図（その５）である。
【図１７】（Ｐ）〜（Ｒ）は、本発明の第４実施例によるＦｅＲＡＭの製造工程を説明する図（その６）である。
【符号の説明】
１０  ＦｅＲＡＭ
１１，４１  基板
１１Ａ，４１Ａ，４１Ｂ  ウェル
１１Ｂ，１１Ｃ，４１ａ〜４１ｄ  拡散領域
１２，４２  素子分離領域
１３，４４Ａ，４４Ｂ  ゲート電極
１４，４６，５６  層間絶縁膜
１５  下部電極
１６  強誘電体キャパシタ絶縁膜
１７  上部電極
１８  絶縁膜
１８Ａ〜１８Ｃ，４６Ａ〜４６Ｄ，５６Ａ〜５６Ｄ，５８Ａ〜５８Ｃ  コンタクトホール
１９Ａ，５７Ａ〜５７Ｃ  ローカル配線
１９Ｂ  ビットライン
２０  保護絶縁膜
４３  ゲート電極
４４Ｃ，４４Ｄ  ワードライン
４５，４８  ＳｉＯＮ膜
４７  Ｗ層
４７Ａ〜４７Ｅ  Ｗプラグ
４９  ＳｉＯ2膜
５０，５１  下部電極層
５２  ＰＺＴ膜
５２Ａ  キャパシタ絶縁膜
５２Ｂ  エンキャップ層
５３  上部電極層
５３Ａ  上部電極
５４  ＳｉＯ2膜
５５  ＳＯＧ膜
５９Ａ〜５９Ｃ  配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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