(57)【特許請求の範囲】
【請求項１】
クロック信号のデューティ（ｄｕｔｙ）を補正する回路において、
前記クロック信号のデューティを判定した後、判定結果を示す制御信号を生成して出力するデューティチェック部（ｄｕｔｙ  ｃｈｅｃｋ  ｂｌｏｃｋ）と、
前記クロック信号または前記クロック信号と１８０゜の位相差を有するクロックバー信号を入力し、前記デューティチェック部の制御信号に応じて前記クロック信号またはクロックバー信号のいずれか一方の信号のデューティを補正して出力するデューティ補正部（ｄｕｔｙ  ｃｏｒｒｅｃｔｉｏｎ  ｂｌｏｃｋ）とを備え、
前記デューティチェック部は、前記クロック信号のデューティが５０％であるか、５０％未満であるか、または５０％超過であるかを判定し、
前記デューティ補正部は、前記クロック信号のデューティが５０％未満のときは、前記クロック信号のデューティを補正して出力し、前記クロック信号のデューティが５０％超過のときは、前記クロックバー信号のデューティを補正して出力し、前記クロック信号のデューティが５０％のときは、前記クロック信号またはクロックバー信号をそのまま出力することを特徴とするデューティ補正回路。
【請求項２】
前記デューティチェック部は、前記クロック信号により制御される第１のスイッチと、前記クロックバー信号により制御される第２のスイッチと、前記第１のスイッチのオンまたはオフによって充放電される第１のコンデンサと、前記第２のスイッチのオンまたはオフによって充放電される第２のコンデンサとを備えることを特徴とする請求項１に記載のデューティ補正回路。
【請求項３】
前記デューティチェック部は、前記第１のコンデンサにかかる電圧と、前記第２のコンデンサにかかる電圧の大きさを比較し、前記制御信号を生成する比較器をさらに備えることを特徴とする請求項２に記載のデューティ補正回路。
【請求項４】
前記デューティ補正部は、前記クロック信号のデューティが５０％未満ならば、前記制御信号によりイネーブルされて、前記クロック信号のデューティを補正するクロック信号補正部と、前記クロック信号のデューティが５０％超過ならば、前記制御信号によりイネーブルされて、前記クロックバー信号のデューティを補正するクロックバー信号補正部とを備えることを特徴とする請求項１に記載のデューティ補正回路。
【請求項５】
前記クロック信号補正部は、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジが所定の勾配を有するようにする第１の位相ブレンディング（ｂｌｅｎｄｉｎｇ）回路と、
前記クロック信号が所定時間遅延されるようにする第１の遅延回路と、
前記第１の遅延回路の出力信号が所定の勾配を有するようにする第２の位相ブレンディング回路とを備え、
前記第１の位相ブレンディング回路と前記第２の位相ブレンディング回路とは、その出力端子がお互いに電気的に接続されていることを特徴とする請求項４に記載のデューティ補正回路。
【請求項６】
前記クロックバー信号補正部は、前記クロックバー信号が所定の勾配を有するようにする第３の位相ブレンディング回路と、
前記クロックバー信号が所定時間遅延されるようにする第２の遅延回路と、
前記第２の遅延回路の出力信号が所定の勾配を有するようにする第４の位相ブレンディング回路とを備え、
前記第３の位相ブレンディング回路と前記第４の位相ブレンディング回路とは、その出力端子がお互いに電気的に接続されていることを特徴とする請求項４に記載のデューティ補正回路。
【請求項７】
前記デューティ補正部の出力信号を入力し、１８０゜の位相差を有する新しいクロック信号及びクロックバー信号を生成して出力するクロックバッファ部（ｃｌｏｃｋ  ｂｕｆｆｅｒ  ｂｌｏｃｋ）をさらに備えることを特徴とする請求項１に記載のデューティ補正回路。
【請求項８】
前記クロックバッファ部は、前記デューティ補正部の出力信号が入力される２つのインバータチェーンからなり、前記２つのインバータチェーンのうち１つは、偶数個のインバータを有し、他の一つは、奇数個のインバータを有することを特徴とする請求項７に記載のデューティ補正回路。
【請求項９】
クロック信号のデューティを補正する回路において、
前記クロック信号のデューティが５０％であるか、５０％未満であるか、または５０％超過であるかを判定した後、判定結果を示す制御信号を生成して出力するデューティチェック部と、
前記クロック信号または前記クロック信号と１８０゜の位相差を有するクロックバー信号を入力し、前記デューティチェック部の制御信号に応じて、前記クロック信号のデューティが５０％未満ならば、前記クロック信号のデューティを補正して出力し、前記クロック信号のデューティが５０％超過ならば、前記クロックバー信号のデューティを補正して出力し、前記クロック信号のデューティが５０％ならば、前記クロック信号またはクロックバー信号をそのまま出力するデューティ補正部とを備えることを特徴とするデューティ補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デューティ補正回路に関し、特にＤＤＲ  ＤＲＡＭ、ＲＡＭＢＵＳＤＲＡＭなどに使われる入力クロックが５０％に非常に近いデューティを有するように補正する回路に関するものである。
【０００２】
【従来の技術】
従来のＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）ＤＲＡＭの場合、デューティ補正をしていなく、入力クロックのデューティ誤差の規格は±５％であり、ジッタ（ｊｉｔｔｅｒ）規格は±１０％である。これを周波数で表すと、１６６ＭＨｚである場合、ジッタ規格は±６００ｐｓであり、入力クロックのデューティ誤差は±３００ｐｓとなる。入力クロックのデューティ誤差が出力クロックと出力データにそのまま現れるとしたら、実際に考慮できるジッタ規格は、±３００ｐｓになるので、実際、回路設計時に余裕（ｍａｒｇｉｎ）があまりなくなる。
【０００３】
従って、多くのデューティ補正回路が開発されてきたが、ＣＭＯＳクロックのデューティを補正する回路をデジタルで構成することは容易なことではない。このような回路では、クロック信号ｃｌｋとクロックバー信号ｃｌｋｂがお互いに同じデューティ誤差を有する場合は補正をするのに対して、お互い異なるデューティ、すなわち完全に相補的な関係にある場合は、例えば、ｃｌｋのデューティが４０％で、ｃｌｋｂのデューティが６０％である場合、一方のデューティだけを補正するという問題点が発生することになる。
【０００４】
【発明が解決しようとする課題】
そこで、本発明は上記従来のデューティ補正回路における問題点に鑑みてなされたものであって、本発明の目的は、ＣＭＯＳクロックのデューティを補正する回路を提供することにある。
また、本発明の他の目的は、レイアウトの面積を縮小させることが可能なデューティ補正回路を提供することである。
また、本発明の他の目的は、設計が容易なデューティ補正回路を提供することである。
【０００５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるデューティ補正回路は、クロック信号のデューティ（ｄｕｔｙ）を補正する回路において、前記クロック信号のデューティを判定した後、判定結果を示す制御信号を生成して出力するデューティチェック部（ｄｕｔｙ  ｃｈｅｃｋ  ｂｌｏｃｋ）と、前記クロック信号または前記クロック信号と１８０゜の位相差を有するクロックバー信号を入力し、前記デューティチェック部の制御信号に応じて前記クロック信号またはクロックバー信号のいずれか一方の信号のデューティを補正して出力するデューティ補正部（ｄｕｔｙ  ｃｏｒｒｅｃｔｉｏｎ  ｂｌｏｃｋ）とを備え、前記デューティチェック部は、前記クロック信号のデューティが５０％であるか、５０％未満であるか、または５０％超過であるかを判定し、前記デューティ補正部は、前記クロック信号のデューティが５０％未満ならば、前記クロック信号のデューティを補正して出力し、前記クロック信号のデューティが５０％超過ならば、前記クロックバー信号のデューティを補正して出力し、前記クロック信号のデューティが５０％ならば、前記クロック信号またはクロックバー信号をそのまま出力することを特徴とする。
【０００６】
また、前記デューティチェック部は、前記クロック信号により制御される第１のスイッチと、前記クロックバー信号により制御される第２のスイッチと、前記第１のスイッチのオンまたはオフによって充放電される第１のコンデンサと、前記第２のスイッチのオンまたはオフによって充放電される第２のコンデンサとを備えることを特徴とする。
【０００７】
また、前記デューティチェック部は、前記第１のコンデンサにかかる電圧と、前記第２のコンデンサにかかる電圧の大きさを比較し、前記制御信号を生成する比較器をさらに備えることを特徴とする。
また、前記デューティ補正部は、前記クロック信号のデューティが５０％未満ならば、前記制御信号によりイネーブルされて、前記クロック信号のデューティを補正するクロック信号補正部と、前記クロック信号のデューティが５０％超過ならば、前記制御信号によりイネーブルされて、前記クロックバー信号のデューティを補正するクロックバー信号補正部とを備えることを特徴とする。
また、前記クロック信号補正部は、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジが所定の勾配を有するようにする第１の位相ブレンディング（ｂｌｅｎｄｉｎｇ）回路と、前記クロック信号が所定時間遅延されるようにする第１の遅延回路と、前記第１の遅延回路の出力信号が所定の勾配を有するようにする第２の位相ブレンディング回路とを備え、前記第１の位相ブレンディング回路と前記第２の位相ブレンディング回路とは、その出力端子がお互いに電気的に接続されていることを特徴とする。
【０００８】
また、前記クロックバー信号補正部は、前記クロックバー信号が所定の勾配を有するようにする第３の位相ブレンディング回路と、前記クロックバー信号が所定時間遅延されるようにする第２の遅延回路と、前記第２の遅延回路の出力信号が所定の勾配を有するようにする第４の位相ブレンディング回路とを備え、前記第３の位相ブレンディング回路と前記第４の位相ブレンディング回路とは、その出力端子がお互いに電気的に接続されていることを特徴とする。
また、前記デューティ補正部の出力信号を入力し、１８０゜の位相差を有する新しいクロック信号及びクロックバー信号を生成して出力するクロックバッファ部（ｃｌｏｃｋ  ｂｕｆｆｅｒ  ｂｌｏｃｋ）をさらに備えることを特徴とする。
また、前記クロックバッファ部は、前記デューティ補正部の出力信号が入力される２つのインバータチェーンからなり、前記２つのインバータチェーンのうち１つは、偶数個のインバータを有し、他の一つは、奇数個のインバータを有することを特徴とする。
【０００９】
上記目的を達成するためになされた本発明によるデューティ補正回路は、クロック信号のデューティを補正する回路において、前記クロック信号のデューティが５０％であるか、５０％未満であるか、または５０％超過であるかを判定した後、判定結果を示す制御信号を生成して出力するデューティチェック部と、前記クロック信号または前記クロック信号と１８０゜の位相差を有するクロックバー信号を入力し、前記デューティチェック部の制御信号に応じて、前記クロック信号のデューティが５０％未満ならば、前記クロック信号のデューティを補正して出力し、前記クロック信号のデューティが５０％超過ならば、前記クロックバー信号のデューティを補正して出力し、前記クロック信号のデューティが５０％ならば、前記クロック信号またはクロックバー信号をそのまま出力するデューティ補正部とを備えることを特徴とする。
【００１０】
このような構成を有する本発明によると、高速メモリ素子に使われる入力クロックのデューティ誤差をチェックし、このクロックが５０％以上のデューティを有するか、または５０％未満のデューティを有するかをあらかじめ確認した後、デューティ補正を行う。すなわち、どのクロックがどちら側に誤差が発生したかを感知できる回路を用いて、１つのクロックに対してデューティを補正した後、さらに補正されたクロックを用いて、お互いに１８０゜の位相差を有する２つのクロックを新しく生成する。
【００１１】
また、このような構成を有する本発明によれば、ＣＭＯＳクロックのデューティを精巧に補正することが可能となる。また、アナログタイプのデューティ補正回路に比べて簡単なので、レイアウトの面積を縮小させることができるだけでなく、設計が容易であるという利点がある。
【００１２】
【発明の実施の形態】
次に、本発明にかかるデューティ補正回路の実施の形態の具体例を図面を参照しながら説明する。図面において、同一の参照符号は、同一または類似の構成要素または信号を示すものである。
【００１３】
まず、図１は、本発明に係るデューティ補正回路のブロック図である。図１に示すように、本発明に係るデューティ補正回路１００は、デューティチェック部１０１と、デューティ補正部１０３と、クロックバッファ１０５とを備えている。同図において、ｃｌｋは、クロック信号を、ｃｌｋｂは、ｃｌｋから１８０゜位相転移されたクロックバー信号を、ｄｕｔｙ４０％は、クロック信号ｃｌｋのデューティが５０％未満である場合に活性化する信号を、ｄｕｔｙ５０％は、クロック信号ｃｌｋのデューティが５０％である場合に活性化する信号を、ｄｕｔｙ６０％は、クロック信号ｃｌｋのデューティが５０％を超過する場合に活性化する信号を各々示す。また、ｃｌｋｉｎは、デューティ補正部１０３により補正されたクロック信号を、ｃｌｋｏｕｔとｃｌｋｏｕｔｂは、ｃｌｋｉｎを入力としてクロックバッファ１０５により生成され、お互いに１８０゜の位相差を有するクロック信号を各々示す。
【００１４】
デューティチェック部１０１は、クロック信号ｃｌｋ、ｃｌｋｂを入力として受信し、クロック信号ｃｌｋのデューティが５０％未満であるか、５０％超過であるか、又は５０％であるかを判定する。クロック信号ｃｌｋのデューティが５０％未満ならば、ｄｕｔｙ４０％という信号が活性化され、デューティ補正部１０３を制御する信号として使われる。クロック信号ｃｌｋのデューティが５０％超過ならば、ｄｕｔｙ６０％という信号が活性化され、デューティ補正部１０３を制御する信号として使われる。そしてクロック信号ｃｌｋのデューティが５０％ならば、ｄｕｔｙ５０％という信号が活性化され、デューティ補正部１０３を制御する信号として使われる。
【００１５】
デューティ補正部１０３は、デューティチェック部１０１からの制御信号ｄｕｔｙ４０％、ｄｕｔｙ５０％、ｄｕｔｙ６０％を用いてクロック信号ｃｌｋ、ｃｌｋｂを適切に遅延させることによって、デューティを補正する。まず、クロック信号ｃｌｋのデューティが５０％未満ならば、デューティチェック部１０１によりｄｕｔｙ４０％という信号が活性化され、このｄｕｔｙ４０％という信号は、デューティ補正部１０３により、クロック信号ｃｌｋをデューティが５０％になるように所定時間遅延させた後、クロックバッファ１０５に出力するようにする。クロック信号ｃｌｋのデューティが５０％超過ならば、デューティチェック部１０１によりｄｕｔｙ６０％という信号が活性化され、このｄｕｔｙ６０％という信号は、デューティ補正部１０３により、クロックバー信号ｃｌｋｂをデューティが５０％になるように所定時間遅延させた後、クロックバッファ１０５に出力するようにする。クロック信号ｃｌｋのデューティが５０％ならば、そのまま出力されるようにする。したがって、デューティ補正部１０５の出力信号ｃｌｋｉｎは、ｄｕｔｙ４０％信号が活性化される場合には、クロック信号ｃｌｋが遅延されたものであり、ｄｕｔｙ５０％信号が活性化される場合には、クロックバー信号ｃｌｋｂが遅延されたものであって、５０％に非常に近いデューティを有する。
クロックバッファ部１０５は、デューティ補正部１０３からの出力信号ｃｌｋｉｎを入力し、１８０゜の位相差を有する新しいクロック信号ｃｌｋｏｕｔ及びクロックバー信号ｃｌｋｏｕｔｂを生成して出力する。
【００１６】
図２は、本発明の一実施例に係るデューティチェック部のデューティ誤差判断回路の回路図であり、図３は、本発明の一実施例に係るデューティチェック部の比較器のブロック図である。図２、図３に示すように、デューティチェック部は、入力クロックのデューティがどちら側に誤差を有するかを判断するデューティ誤差判断回路２００と、デューティ誤差判断回路２００の出力信号を用いてデューティ補正部１０３を制御する制御信号を生成する比較器２０２とから構成される。
【００１７】
図２に示すように、デューティ誤差判断回路２００は、クロック信号ｃｌｋにより制御される第１のスイッチとしてのＮＭＯＳトランジスタＮ４と、クロックバー信号ｃｌｋｂにより制御される第２のスイッチとしてのＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ４のオンまたはオフによって充放電されるコンデンサＣ１と、ＮＭＯＳトランジスタＮ３のオンまたはオフによって充放電されるコンデンサＣ０とを主な構成要素として備えている。コンデンサＣ０、Ｃ１は、ＮＭＯＳトランジスタで構成され、非常に大きい値のキャパシタンスを有するようにする。
【００１８】
クロック信号のデューティが５０％より大きいクロックの場合は、放電量より充電量が多いため、コンデンサに電荷が続いて充電され、デューティが５０％以下であるクロックの場合は、充電量より放電量が多いため、続いて放電が行われる。例えば、クロックｃｌｋがハイレバルである区間が５０％以上の場合は、充電量がより多いから、ノードｄｃｃのレベルは上昇するのに対して、ノードｄｃｃｂのレベルは下降することになる。クロックｃｌｋｂがハイレバルである区間が５０％以下の場合は、その反対となる。ここで、ｄｃｃ、ｄｃｃｂは、混同のおそれがない場合、該当ノードの電圧信号を示すものとしても使われる。電圧信号ｄｃｃとｄｃｃｂを利用すれば、入力されるクロックのデューティ誤差がどちら側に発生したかを判断でき、これにより、位相ブレンディング部でｃｌｋとｃｌｋｂの中でいずれかのクロックを利用すべきかを判断できる。
【００１９】
図３に示されているように、比較器２０２は、コンデンサＣ１にかかる電圧ｄｃｃとコンデンサＣ０にかかる電圧ｄｃｃｂの大きさを比較することによって、デューティが５０％未満の場合は、ｄｕｔｙ４０％という信号が出力され、デューティが５０％以上の場合は、ｄｕｔｙ６０％という信号が出力されるようにする。もちろんデューティが正確に５０％の場合は、ｄｕｔｙ５０％という信号を出力する。これらの出力信号は、前述したように、デューティ補正部１０３を制御する制御信号として使われる。
【００２０】
図４は、本発明の一実施例に係るデューティ補正部のブロック図である。図４に示すように、デューティ補正部３００は、クロック信号ｃｌｋのデューティを補正するクロック信号補正部３００ａと、クロック信号ｃｌｋと１８０゜の位相差を有するクロックバー信号ｃｌｋｂのデューティを補正するクロックバー信号補正部３００ｂとで構成される。図４で、ｃｌｋとｃｌｋｂは、図１のように、外部から入力されるクロック信号を、ｄｕｔｙ４０％とｄｕｔｙ６０％は、デューティチェック部１０１から生成される制御信号を、ｐｃｌｋは、クロック信号ｃｌｋが位相ブレンディング回路３０９を経由した後のクロック信号を、ｐｄｃｌｋは、クロック信号ｃｌｋが遅延回路３０５と位相ブレンディング回路３１１を経由した後のクロック信号を、ｐｃｌｋｂは、クロック信号ｃｌｋｂが位相ブレンディング回路３１５を経由した後のクロック信号を、ｐｄｃｌｋｂは、クロック信号ｃｌｋｂが遅延回路３０７と位相ブレンディング回路３１３を経由した後のクロック信号を各々示す。
【００２１】
位相ブレンディング回路３０９、３１５は、各々クロック信号ｃｌｋまたはクロックバー信号ｃｌｋｂが所定値の勾配をもって逆転されるようにする。遅延回路３０５、３０７は、デューティ補正のために、クロック信号ｃｌｋまたはクロックバー信号ｃｌｋｂを所定時間遅延させる。他の位相ブレンディング回路３１１、３１３は、遅延回路３０５、３０７の出力信号がそれぞれ所定値の勾配をもって逆転されるようにする。位相ブレンディング回路３０９と位相ブレンディング回路３１１は、その出力端子が物理的に結合されて、デューティ補正部１０３の出力端子に連結される。また、位相ブレンディング回路３１３と位相ブレンディング回路３１５は、その出力端子が物理的に結合されて、デューティ補正部１０３の出力端子に連結される。
【００２２】
伝送ゲート３０１は、ｄｕｔｙ４０％という信号によって制御され、伝送ゲート３０３は、ｄｕｔｙ６０％という信号によって制御される。したがって、クロック信号補正部３００ａで、ｄｕｔｙ４０％という信号が、前述したように、クロック信号ｃｌｋのデューティが５０％未満である場合に活性化されると、クロック信号ｃｌｋは、伝送ゲート３０１を経由して位相ブレンディング回路３０９と遅延部３０５に提供される。遅延回路３０５に提供されたクロック信号ｃｌｋは、デューティ補正のために、所定の時間だけ遅延されて位相ブレンディング回路３１１に提供される。
【００２３】
位相ブレンディング回路３０９、３１１は、後述するように、入力信号を反転させるインバータであり、単純に反転させるものではなく、クロック信号の立ち上がりエッジと立ち下がりエッジがある程度の勾配を有するようにする。このように勾配を有するようにすることは、出力端子で信号ｐｃｌｋと信号ｐｄｃｌｋがよく合わせられるようにするためのものである。このような信号の合わせによりデューティ補正が行われるものである。クロックバー信号補正部３００ｂでの動作も、前述したようなクロック信号補正部３００ａでの動作と基本的に同一である。
【００２４】
前述したように、ｄｕｔｙ４０％という信号は、ｃｌｋが、ｄｕｔｙ６０％という信号は、ｃｌｋｂがデューティ補正部３００に入力されて使われるようにする。図４に示すように、ｃｌｋとｃｌｋｂのデューティを補正する回路が同一なので、一方のデューティを５０％に補正すると、他方はデューティがより悪くなる。これを防止するために、前述したように、まず、図１のデューティチェック部１０１を用いてデューティがどちら側に誤差を有するかを判定し、ｄｕｔｙ４０％、ｄｕｔｙ５０％またはｄｕｔｙ６０％のうちいずれか一つを活性化させて、ｃｌｋまたはｃｌｋｂのいずれか一つを選択する。デューティ誤差の補正が、元来のクロックと遅延されたクロックとを合わせながら行われるので、常にデューティ誤差が５０％未満である場合のみに、補正が円滑に行われる。このため、デューティチェック部１０１が必要となり、この時発生されたｄｕｔｙ４０％とｄｕｔｙ６０％信号を用いて常にデューティが５０％未満である信号を選択する。ｄｕｔｙ５０％の場合は、デューティ補正部を経ることなく、出力される。
【００２５】
図５は、本発明に係る位相ブレンディング回路の回路図である。図５に示すように、位相ブレンディング回路は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３とを備えている。また、クロック信号ｃｌｋが逆転（ｉｎｖｅｒｔｉｎｇ）され、所定時間遅延されたクロック信号／ｄｃｌｋがＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１に入力されるようにするインバータ４０１と遅延回路４０３とをさらに備える。遅延回路４０３は、偶数個のインバータが連結されたインバータチェーンからなる。したがって、インバータ４０１と遅延回路４０３は、奇数個のインバータが連結されて一体に構成されることができる。
【００２６】
図５で、ｃｌｋは、図４に示したようなクロック信号であり、図５に示した位相ブレンディング回路は、ｃｌｋが入力される位相ブレンディング回路３０９を例示したものである。／ｄｃｌｋは、ｃｌｋが遅延され逆転されたクロック信号を示す。ｃｌｋから／ｄｃｌｋを生成する回路は、当業者に自明なので、図５には示していない。
図５で、ＰＭＯＳトランジスタＭＰ２は、他のＰＭＯＳトランジスタＭＰ１、ＭＰ３に比べて長い長さと小さな幅を有する弱いトランジスタで、ＮＭＯＳトランジスタＭＮ２は、他のＮＭＯＳトランジスタＭＮ１、ＭＮ３に比べて長い長さと小さな幅を有する弱いトランジスタである。ＰＭＯＳトランジスタＭＰ２は、そのゲートが接地されるので、常にオン（ＯＮ）状態であり、ＰＭＯＳトランジスタＭＰ１がオフ状態である場合にも、回路に電流が流れることができるように経路を形成する。ＮＭＯＳトランジスタＭＮ２は、そのゲートが電源端子に接続されているので、常にオン状態であり、ＮＭＯＳトランジスタＭＮ１がオフ状態である場合にも、回路に電流が流れることができるように経路を形成する。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３のゲートには、クロック信号ｃｌｋが入力され、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のゲートには、クロック信号／ｄｃｌｋが入力される。
【００２７】
図５に示された回路の動作を、図６を参照して説明する。図６に示すように、出力信号ｏｕｔは、クロック信号ｃｌｋが反転された信号と類似している。図６で、ハッチング部分ｔ１、ｔ３は、クロック信号／ｄｃｌｋがクロック信号ｃｌｋに比べて遅延されるから生じる区間で、勾配が急で、この区間では、図５に示された位相ブレンディング回路は、普通のインバータのように動作する。しかしながら、他の部分ｔ２、ｔ４で、出力信号ｏｕｔは、弱いトランジスタＭＮ２、ＭＰ２により勾配が緩慢になる。出力信号ｏｕｔの勾配を緩慢にすることは、図４と関連して前述したように、デューティ補正部１０３の出力端での信号合わせが効果的に行われるようにするためである。すなわち、位相ブレンディング回路は、クロックの勾配を調整する役目をし、適切に調整された勾配を有する入力クロックをお互いに合わせながら、入力クロックのデューティを調整することになる。
【００２８】
図７は、本発明に係るデューティ補正部の動作を説明する信号波形図である。図７は、例えば、図４で位相ブレンディング回路３０９の出力信号ｐｃｌｋと位相ブレンディング回路３１１の出力信号ｐｄｃｌｋが合わせられてクロック信号ｃｌｋｉｎ４０％を生成する原理を示したものである。
【００２９】
図８は、本発明の一実施例に係るクロックバッファ部の回路図である。図８に示すように、クロックバッファ部１０５は、奇数個のインバータを備える第１のブランチ７０１と、偶数個のインバータを備える第２のブランチ７０３とを含む。図８で、ｃｌｋｉｎは、図４での出力信号ｃｌｋｉｎ４０％、ｃｌｋｉｎ６０％を、ｃｌｋｏｕｔは、第１のブランチ７０１の出力信号を、ｃｌｋｏｕｔｂは、第２のブランチ７０３の出力信号を各々示す。ｃｌｋｏｕｔｂとｃｌｋｏｕｔは、お互いに１８０゜の位相差を有する。デューティ補正部１０３でデューティが補正されたクロックは、図８のクロックバッファ部１０５を介してさらに２つのクロックを生成するのに使われる。クロックバッファ部１０５を設計する時には、コンデンサを用いて２つの出力ｃｌｋｏｕｔ、ｃｌｋｏｕｔｂのタイミングが正確に合うようにする。
【００３０】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００３１】
【発明の効果】
以上説明したように、本発明によると、ＣＭＯＳクロックのデューティを精巧に補正することが可能となる。また、アナログタイプのデューティ補正回路に比べて簡単なので、レイアウトの面積を縮小させることができ、かつ、設計が容易であるという利点がある。
【図面の簡単な説明】
【図１】本発明に係るデューティ補正回路のブロック図である。
【図２】本発明の一実施例に係るデューティチェック部のデューティ誤差判断回路の回路図である。
【図３】本発明の一実施例に係るデューティチェック部の比較器のブロック図である。
【図４】本発明の一実施例に係るデューティ補正部のブロック図である。
【図５】本発明の一実施例に係る位相ブレンディング回路の回路図である。
【図６】本発明に係る位相ブレンディング回路の動作を説明する信号波形図である。
【図７】本発明に係るデューティ補正部の動作を説明する信号波形図である。
【図８】本発明の一実施例に係るクロックバッファの回路図である。
【符号の説明】
１００      デューティ補正回路
１０１      デューティチェック部
１０３      デューティ補正部
１０５      クロックバッファ
２００      デューティ誤差判断回路
２０２      比較器
３００      デューティ補正部
３０１、３０３  伝送ゲート
３０５、３０７  遅延回路
３０９、３１１、３１３、３１５  位相ブレンディング回路
７０１      第１のブランチ
７０３      第２のブランチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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