(57)【特許請求の範囲】
【請求項１】
多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜にゲルマニウムをイオン注入することにより非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜をパターニングしてアイランドを形成する工程と、
前記非晶質シリコン膜のアイランドの一端部および他端部を除く領城上にゲート絶縁膜およびゲート電極を形成する工程と、
前記非晶質シリコン膜のアイランドの少なくとも前記一端部にエネルギービームを照射する工程と、
所定の温度で熱処理を行い、前記一端部から前記他端部に向かって結晶成長させることにより前記非晶質シリコン膜のアイランドを単結晶化させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記エネルギービームとしてエキシマレーザを用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エネルギービームの照射前に前記非晶質シリコン膜のアイランドの前記一端部および前記他端部に一導電型の不純物をドープする工程をさらに含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記非晶質シリコン膜のアイランドの前記一端部はドレイン領域であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭ（スタティックランダムアクセスメモリ）の負荷やＬＣＤ（液晶表示装置）の駆動用素子として用いられる薄膜トランジスタ（ＴＦＴ）では、シリコン酸化膜やガラス基板上に堆積した多結晶シリコン膜が用いられている。
【０００３】
多結晶シリコン膜は、結晶粒の集まりで構成されているため、結晶粒界に高密度の界面準位が存在する。そのため、その界面準位にキャリアが捕獲されて電位障壁が形成され、かつキャリアが界面準位で散乱されて移動度が小さくなる。さらに、多結晶シリコン膜におけるシリコン酸化膜との界面が粗面となるため、界面に沿って流れるキャリアの移動度も小さくなる。
【０００４】
したがって、このような多結晶シリコン薄膜を用いた薄膜トランジスタでは、オン電流が小さくなり、またチャネルとドレインとの接合部から発生する電流が多くなるためにオフ電流が大きくなる。その結果、単結晶シリコンＭＯＳ（金属酸化物半導体）トランジスタに比べて電気特性が悪くなってしまう。また、多結晶シリコン膜における結晶粒界の存在により、高電界を印加したときの素子特性の劣化が著しくなる。
【０００５】
多結晶シリコン膜を用いた薄膜トランジスタにおいて、電気特性を改善するためには、結晶粒径をできるだけ大きくし、結晶粒界の面密度を小さくする必要がある。
【０００６】
結晶粒径を大きくする試みは以前から行なわれている。例えば、低圧ＣＶＤ（化学的気相成長）装置で多結晶シリコン膜を堆積した後、多結晶シリコン膜にＳｉ（シリコン）をイオン注入してシリコン膜を一旦完全に非晶質化し、その後、低温熱処理による固相再結晶化を行うことにより大きな結晶粒が得られることが知られている。
【０００７】
さらに、最近、多結晶シリコン膜にＳｉの代わりにＧｅ（ゲルマニウム）をイオン注入してシリコン膜を一旦完全に非晶質化し、その後、固相再結晶化を行うことにより、さらに大きな結晶粒が得られることが明らかにされている。
【０００８】
固相再結晶化の際に、結晶の元となる核の形成速度が速いと、成長する結晶粒が衝突し合い、結晶粒が大きく成長することができない。Ｇｅのイオン注入後の固相再結晶化により結晶粒が大きく成長するのは、核の形成速度が遅く、かつ結晶成長速度が速いためである。
【０００９】
【発明が解決しようとする課題】
しかしながら、非晶質化したシリコン膜を低温熱処理により固相再結晶化させる上記の方法では、熱処理により結晶を固相成長させる際に発生する核が多結晶シリコン膜と絶縁層との界面や多結晶シリコン膜の内部から自然発生的に生じ、核の位置を制御することは不可能である。また、核から成長した結晶粒は隣の核から成長した結晶粒と衝突すると成長が止まるため、結晶粒が不揃いとなる。
【００１０】
したがって、大きな結晶粒を有する多結晶シリコン膜に多数の薄膜トランジスタを作製した場合、各薄膜トランジスタの内部に存在する結晶粒界の位置や結晶粒の個数が各薄膜トランジスタごとにばらつくことになる。例えば、チャネル長が２μｍ〜５μｍの場合、チャネル長の方向に０．５μｍの結晶粒が４個〜１０個存在することになる。
【００１１】
その結果、素子間で電気特性に大きなばらつきが生じる。特に、動作時に高い電界がかかるチャネルとドレインとの接合部やドレイン近傍のチャネル内に結晶粒界が存在すると、素子特性のばらつきや素子特性の劣化が顕著になる。
【００１２】
本発明の目的は、素子特性のばらつきおよび劣化が少なく良好な電気特性を有する半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係る半導体装置の製造方法は、多結晶シリコン膜を形成する工程と、多結晶シリコン膜にゲルマニウムをイオン注入することにより非晶質シリコン膜を形成する工程と、非晶質シリコン膜をパターニングしてアイランドを形成する工程と、非晶質シリコン膜のアイランドの一端部および他端部を除く領城上にゲート絶縁膜およびゲート電極を形成する工程と、非晶質シリコン膜のアイランドの少なくとも一端部にエネルギービームを照射する工程と、所定の温度で熱処理を行い、一端部から他端部に向かって結晶成長させることにより非晶質シリコン膜のアイランドを単結晶化させる工程とを含むことを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法によれば、多結晶シリコン膜にゲルマニウムをイオン注入することにより多結晶シリコン膜が非晶質化し、非晶質シリコン膜が形成される。そして、非晶質シリコン膜をパターニングすることによアイランドが形成される。さらに、非晶質シリコン膜のアイランドの一端部および他端部を除く領城上にゲート絶縁膜およびゲート電極が形成される。また、非晶質シリコン膜のアイランドの少なくとも一端部にエネルギービームが照射されることにより、非晶質シリコン膜のアイランドの少なくとも一端部が単結晶化され、その単結晶部分を種として非晶質シリコン膜のアイランドの一端部から他端部に向かって結晶成長が進行する。また、エネルギービームの照射後、所定の温度で熱処理を行うことにより、非晶質シリコンのアイランドの少なくとも一端部の単結晶部分を種として非晶質シリコン膜の一端部から他端部に向かって進行する結晶成長が促進される。これにより、金属半導体酸化物電界効果トランジスタが作製される。
【００１６】
この場合、非晶質シリコン膜中のゲルマニウムにより核の形成速度が遅く、かつ結晶成長の速度が速くなる。そのため、結晶粒が大きく成長することができる。
【００１７】
また、非晶質シリコン膜内で層方向に沿って結晶成長が進行するので、得られた単結晶シリコン膜内の欠陥が層方向に延びる。それにより、単結晶シリコン膜内を層方向に進行するキャリアが欠陥で散乱されない。したがって、良好な電気特性が得られる。
【００１８】
しかも、単結晶シリコン膜内に結晶粒界がほとんど存在しないので、素子特性のばらつきや劣化が少ない。
【００１９】
（２）第２の発明
第２の発明に係る半導体装置の製造方法は、第１の発明に係る半導体装置の製造方法において、エネルギービームとしてエキシマレーザを用いることを特徴とする。
【００２０】
この場合、エキシマレーザのエネルギーが非晶質シリコン膜で吸収され、非晶質シリコン膜の下地層にエキシマレーザのエネルギーが到達しないので、非晶質シリコン膜のみを単結晶化することができる。
【００２１】
（３）第３の発明
第３の発明に係る半導体装置の製造方法は、第１または第２の発明に係る半導体装置の製造方法において、エネルギービームの照射前に非晶質シリコン膜のアイランドの一端部および他端部に一導電型の不純物をドープする工程をさらに含むことを特徴とする。
【００２２】
この場合、非晶質シリコン膜のアイランドの一端部および他端部に一導電型の不純物がドープされているので、非晶質シリコン膜のアイランド内の結晶成長の速度が速くなる。
【００２４】
（４）第４の発明
第４の発明に係る半導体装置の製造方法は、第１〜第３のいずれかの発明に係る半導体装置の製造方法において、非晶質シリコン膜のアイランドの一端部はドレイン領域であることを特徴とする。
【００２５】
この場合、チャネルとドレインとの接合部での結晶性が良好となり、チャネルとドレインとの接合部からの発生電流が少なくなる。それにより、オン電流を大きくすることができ、かつオフ電流を低減することができる。
【００２６】
【発明の実施の形態】
図１および図２は本発明の一実施例における薄膜トランジスタの製造方法を示す工程断面図である。
【００２７】
まず、図１（ａ）に示すように、ガラスまたは石英ガラスからなる透明絶縁基板１上に、ＬＰＣＶＤ法（低圧化学的気相成長法）を用いて膜厚５００〜１０００Åの多結晶シリコン膜２ａを形成する。
【００２８】
次に、図１（ｂ）に示すように、多結晶シリコン膜２ａに、Ｇｅをドーズ量５×１０14〜５×１０15ｃｍ-2（例えば１×１０15ｃｍ-2）程度イオン注入して多結晶シリコン膜２ａを非晶質化することにより非晶質シリコン膜２ｂを形成する。
【００２９】
次に、図１（ｃ）に示すように、非晶質シリコン膜２ｂ上の素子領域にレジスト１１を形成し、エッチングにより非晶質シリコン膜２ｂをパターニングする。それにより、非晶質シリコン膜２ｂのアイランド（島状領域）が形成される。
【００３０】
さらに、図１（ｄ）に示すように、レジスト１１を除去した後、基板１および非晶質シリコン膜２ｂの全面に、ＡＰＣＶＤ法（常圧ＣＶＤ法）により膜厚１０００ÅのＳｉＯ2 からなるゲート酸化膜３を形成する。そして、ゲート酸化膜３上に、ＬＰＣＶＤ法により膜厚３０００Å程度のＰ（燐）ドープの非晶質シリコンからなるゲート電極材料層４ａを形成する。
【００３１】
その後、図２（ｅ）に示すように、非結晶シリコン膜２ｂのチャネル部ＣＨに対応するゲート電極材料層４ａ上の領域にレジスト１２を形成し、エッチングによりゲート電極材料層４ａをパターニングしてゲート電極４を形成する。さらに、ゲート電極４をマスクとしてゲート酸化膜３をパターニングする。これらのパターニングは、フォトレジスト技術およびＲＩＥ法（反応性イオンエッチング法）によるドライエッチング技術を用いて行う。なお、チャネル部ＣＨのチャネル長およびチャネル幅はそれぞれ２μｍ〜５μｍ程度である。
【００３２】
次に、図２（ｆ）に示すように、レジスト１２を除去した後、非晶質シリコン膜２ｂの露出した領域およびゲート電極４にｎ型不純物としてＰ（燐）をドーズ量１×１０16ｃｍ-2程度イオン注入する。それにより、ゲート酸化膜３およびゲート電極４の両側における非晶質シリコン膜２ｂにｎ+ 領域５ａ，６ａが自己整合的（セルフアライン）に形成される。ｎ+ 領域５ａがソース領域となり、ｎ+ 領域６ａがドレイン領域となる。
【００３３】
なお、ソース領域およびドレイン領域としてｎ+ 領域５ａ，６ａの代わりにｐ+ 領域を形成する場合には、Ｂ（ボロン）をイオン注入する。
【００３４】
次に、図２（ｇ）に示すように、ドレイン領域となるｎ+ 領域６ａにエキシマレーザ光を照射することによりｎ+ 領域６ａを結晶化する。それにより、単結晶のｎ+ 領域６が形成される。エキシマレーザのエネルギーは非晶質シリコン膜２ｂで吸収され、基板１には到達しない。したがって、基板１は溶融しない。エキシマレーザとしては、発振波長３０８ｎｍのＸｅＣｌレーザを用い、レーザ光のエネルギーは３００ｍＪ／ｃｍ2 とする。
【００３５】
この場合、ゲート電極４にエキシマレーザが照射されても、エキシマレーザのエネルギーが非晶質シリコン膜２ｂ上のゲート電極４およびゲート酸化膜３により吸収され、ゲート酸化膜３下の非晶質シリコン膜２ｂのチャネル部ＣＨを結晶化するほどの熱は伝達されない。
【００３６】
エキシマレーザの照射後、図２（ｈ）に示すように、基板１上の素子全体を６００℃程度の低温で熱処理する。これにより、エキシマレーザのエネルギーで結晶化された単結晶のｎ+ 領域６を種として、ドレイン側からチャネル部ＣＨの非晶質シリコン膜２ｂが横方向（層方向）にソース側に向かって結晶成長し、ソース領域となるｎ+ 領域５ａ内まで結晶化される。また、同時に、この熱処理により、ゲート電極４およびソース領域となるｎ+ 領域５ａが活性化される。
【００３７】
膜厚１００ｎｍのノンドープの非晶質シリコン膜では、結晶成長速度が０．０８ｎｍ／秒となったが、非晶質シリコン膜にＳｉをイオン注入した場合の横方向の成長速度の膜厚依存性の測定結果から、膜厚が厚くなれば、膜厚に比例して大きくなることがわかった。
【００３８】
膜厚が１０ｎｍでチャネル長が１０μｍまでのノンドープの非晶質シリコン膜では、膜内で自然発生的に生じる核が発生する前に、結晶がソース領域まで達することを確認している。ソース領域に到達した結晶の先端部は、ソース領域内も引き続き結晶化する。ソース領域内にはＰが高濃度にドープされているため、ソース領域内での成長速度は、ノンドープの非晶質シリコン膜に比べて数倍〜十数倍速くなり、ｎ+ 領域５ａは短時間の間に容易に結晶化され、単結晶のｎ+ 領域５が形成される。
【００３９】
チャネル部ＣＨの非晶質シリコン膜２ｂが結晶化されると、粒径が５μｍ程度の多結晶シリコン膜が形成される。チャネル部ＣＨのチャネル長は２μｍ〜５μｍ程度であるので、チャネル部ＣＨに単結晶シリコン膜２が形成されることになる。
【００４０】
このようにして得られた薄膜トランジスタ１０のチャネル部ＣＨの単結晶シリコン膜２は樹枝状結晶となるが、横方向の結晶成長により形成されるため、チャネル部ＣＨの垂直方向に結晶粒界が存在せず、欠陥は層方向に延びる。
【００４１】
それにより、チャネル部ＣＨ内で層方向に移動するキャリアが欠陥で散乱されない。したがって、キャリアの移動度が高くなり、オン電流が大きくなる。
【００４２】
特に、ドレイン領域近傍の単結晶シリコン膜２は、レーザ照射により得られた単結晶ｎ+ 領域６から成長する初期に当たるため、良好な結晶性を有する。それにより、チャネル部ＣＨとドレイン領域との接合部での発生電流が少なくなり、オフ電流が小さくなる。したがって、良好な電気特性が得られる。
【００４３】
また、チャネル部ＣＨの全体が単結晶により形成されるので、素子間での電気特性のばらつきや劣化が小さくなる。
【００４４】
次に、本実施例の製造方法により作製された薄膜トランジスタ１０を用いた液晶表示装置の製造方法を説明する。
【００４５】
図３に示すように、薄膜トランジスタ１０が形成された透明絶縁基板１の画素領域上に、スパッタ法によりＩＴＯ（Indium Thin Oxide)からなる補助容量の蓄積電極（補助電極）１５を形成する。その後、基板１上の素子の全面に、ＣＶＤ法またはＰＶＤ法（物理的気相成長法）により層間絶縁膜１６を形成する。層間絶縁膜１６の材料としては、シリコン酸化膜、シリケートガラス、シリコン窒化膜等が用いられる。
【００４６】
次に、ｎ+ 領域５，６上の層間絶縁膜１６にコンタクトホール９ａ，９ｂをそれぞれ形成する。そして、コンタクトホール９ａ，９ｂを含む素子の全面にＴｉからなるバリア層およびＡｌＳｉ膜を形成し、そのバリア層およびＡｌＳｉ膜をパターニングすることによりコンタクトホール９ａ，９ｂ内にそれぞれソース電極７およびドレイン電極８を形成する。また、素子の全面に層間絶縁膜１７を形成し、ドレイン電極８上の層間絶縁膜１７にコンタクトホールを形成する。
【００４７】
次に、素子の全面にＩＴＯ膜を形成し、そのＩＴＯ膜をパターニングすることにより表示電極（画素電極）１８を形成する。さらに、層間絶縁膜１７および表示電極１８上に配向膜１９を形成する。このようにして、薄膜トランジスタ１０側の基板１が作製される。
【００４８】
一方、透明絶縁基板２１上に共通電極２２および配向膜２３を順に形成し、薄膜トランジスタ１０側の基板１上の配向膜１９と透明絶縁基板２１上の配向膜２３とを対向させ、配向膜１９と配向膜２３との間に液晶を封入して液晶層２４を形成する。このようにして、液晶表示装置の画素５０が作製される。
【００４９】
図４はアクティブマトリクス方式の液晶表示装置の概略平面図である。図５はアクティブマトリクス方式の液晶表示装置の構成を示すブロック図である。
【００５０】
図４に示すように、基板１上の表示画素部４０には、複数の表示電極１８および本実施例の複数の薄膜トランジスタ１０がマトリクス状に配置されており、表示画素部４０の周辺に周辺駆動回路部３０が配置されている。周辺駆動回路部３０は、ゲートドライバ３１およびドレインドライバ（データドライバ）３２を含む。
【００５１】
図５に示すように、表示画素部４０には、複数のゲート配線（走査線）Ｇ１，…，Ｇｉ，…，Ｇｎと複数のドレイン配線（データ線）Ｄ１，…，Ｄｉ，…Ｄｎとが互いに直交するように配置されている。各ゲート配線Ｇ１〜Ｇｎと各ドレイン配線Ｄ１〜Ｄｎとの交差部分に画素５０が設けられている。
【００５２】
各ゲート配線Ｇ１〜Ｇｎはゲートドライバ３１に接続されている。また、各ドレイン配線Ｄ１〜Ｄｎはドレインドライバ３２に接続されている。各ゲート配線Ｇ１〜Ｇｎには、ゲートドライバ３１によりゲート信号（走査信号）が印加され、各ドレイン配線Ｄ１〜Ｄｎには、ドレインドライバ３２によりデータ信号（ビデオ信号）が印加される。ゲートドライバ３１およびドレインドライバ３２により周辺駆動回路部３０が構成される。
【００５３】
一般にドライバ一体型（ドライバ内蔵型）と呼ばれている液晶表示装置では、ゲートドライバ３１およびドレインドライバ３２の少なくとも一方が表示画素部４０と同一の基板１上に形成されている。なお、ゲートドライバ３１が、表示画素部４０の両端に設けられてもよく、ドレインドライバ３２が表示画素部４０の両側に設けられてもよい。
【００５４】
この周辺駆動回路部３０のスイッチング用素子としても、本実施例と同様の製造方法で作製される薄膜トランジスタ１０が用いられる。この場合、画素５０の薄膜トランジスタ１０とスイッチング用の薄膜トランジスタとが並行して同一の基板１上に形成される。
【００５５】
なお、周辺駆動回路部３０の薄膜トランジスタをＣＭＯＳ構造にすることにより、ゲートドライバ３１およびドレインドライバ３２の寸法の縮小化が図られる。
【００５６】
図６はゲート配線とドレイン配線との交差部分に設けられる画素の等価回路を示す回路図である。
【００５７】
画素５０は、画素駆動素子となる薄膜トランジスタ１０、液晶セルＬＣおよび補助容量Ｃｓにより構成される。ゲート配線Ｇｉには薄膜トランジスタ１０のゲート電極４が接続され、ドレイン配線Ｄｉには薄膜トランジスタ１０のドレイン電極８が接続される。薄膜トランジスタ１０のソース電極７には液晶セルＬＣの表示電極１８と補助容量Ｃｓの蓄積電極１５とが接続される。この液晶セルＬＣおよび補助容量Ｃｓにより信号蓄積素子が構成される。
【００５８】
液晶セルＬＣの共通電極２２（表示電極１８と反対側の電極）には電圧Ｖｃｏｍが印加される。一方、補助容量Ｃｓの対向電極２５（蓄積電極１５と反対側の電極）に定電圧ＶＲが印加される。この液晶セルＬＣの共通電極２２は、すべての画素５０で共通に用いられる。液晶セルＬＣの表示電極１８と共通電極２２との間には静電容量が形成されている。なお、補助容量Ｃｓの対向電極２５は、隣のゲート配線と接続される場合もある。
【００５９】
このように、構成された画素５０において、ゲート配線Ｇｉを介して薄膜トランジスタ１０のゲート電極４に正電圧が印加されると、薄膜トランジスタ１０がオンする。それにより、ドレイン配線Ｄｉに印加されたデータ信号で液晶セルＬＣの静電容量および補助容量Ｃｓが充電される。
【００６０】
逆に、ゲート配線Ｇｉを介して薄膜トランジスタ１０のゲート電極４に負電圧が印加されると、薄膜トランジスタ１０がオフする。その時点で、ドレイン配線Ｄｉに印加されていたデータ信号が液晶セルＬＣの静電容量および補助容量Ｃｓに保持される。
【００６１】
このように、画素５０へ書き込むべきデータ信号をドレイン配線に与えてゲート配線の電圧を制御することにより、画素５０に任意のデータ信号を保持することができる。画素５０の保持するデータ信号に応じて液晶セルＬＣの透過率が変化することにより、表示画素部４０に画像が表示される。
【００６２】
図３〜図６の液晶表示装置では、本実施例の製造方法により作製された薄膜トランジスタ１０が用いられているので、各画素５０ごとにばらつきのない良好な表示特性が得られる。
【００６３】
上記実施例の薄膜トランジスタ１０は、液晶表示装置に限らず、ＳＲＡＭの負荷等の種々の回路または装置に用いることができる。
【００６４】
なお、上記実施例では、エキシマレーザとしてＸｅＣｌを用いているが、ＡｒＦ（波長１９３ｎｍ）、ＫｒＦ（波長２４８ｎｍまたは波長４８６ｎｍ）、ＸｅＦ（波長３５３ｎｍ）等の他のエキシマレーザを用いることも可能である。
【００６５】
また、本発明は、薄膜トランジスタに限らず、他の半導体装置およびその製造方法に適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施例における薄膜トランジスタの製造方法を示す工程断面図である。
【図２】本発明の一実施例における薄膜トランジスタの製造を示す工程断面図である。
【図３】図１および図２の製造方法により作製される薄膜トランジスタを用いた液晶表示装置の画素の構造を示す模式的断面図である。
【図４】図１および図２の製造方法により作製される薄膜トランジスタを用いた液晶表示装置の概略平面図である。
【図５】図１および図２の製造方法により作製される薄膜トランジスタを用いた液晶表示装置の構成を示すブロック図である。
【図６】図３、図４および図５の液晶表示装置の画素の回路図である。
【符号の説明】
１  透明絶縁基板
２  単結晶シリコン膜
２ａ  多結晶シリコン膜
２ｂ  非晶質シリコン膜
３  ゲート酸化膜
４  ゲート電極
４ａ  ゲート電極材料層
５  単結晶ｎ+ 領域
５ａ  非晶質ｎ+ 領域
６  単結晶ｎ+ 領域
６ａ  非晶質ｎ+ 領域
７  ソース電極
８  ドレイン電極
１０  薄膜トランジスタ
１５  蓄積電極
１６，１７  層間絶縁膜
１８  表示電極
１９，２３  配向膜
２１  透明絶縁基板
２２  共通電極
２４  液晶層
３０  周辺駆動回路部
３１  ゲートドライバ
３２  ドレインドライバ
４０  表示画素部
５０  画素
【図１】
0004006067.tif 000002
【図２】
0004006067.tif 000003
【図３】
0004006067.tif 000004
【図４】
0004006067.tif 000005
【図５】
0004006067.tif 000006
【図６】
0004006067.tif 000007