(57)【特許請求の範囲】
【請求項１】
入力信号を受信する第１ドライバと、
前記第１ドライバの出力信号を受けて信号ラインを駆動する第２ドライバと、
前記信号ラインを迅速に駆動するために前記第１ドライバの出力端に入力端が連結され、前記信号ラインの所定の地点に出力端が連結される第３ドライバとを具備し、
前記第１ドライバと前記第２ドライバはチップレイアウトで互いに隣接しており、
且つ、
前記第３ドライバの出力端はチップレイアウトで前記信号ラインの中間地点に連結されている半導体装置の信号ライン駆動回路。
【請求項２】
前記第１、第２及び第３ドライバは直列に連結される複数個のインバーティングバッファを含む請求項１に記載の半導体装置の信号ライン駆動回路。
【請求項３】
入力信号を受ける第１ドライバと、
前記第１ドライバの出力信号を受けて信号ラインを駆動する第２ドライバと、
前記信号ラインを迅速に駆動するために前記第１ドライバの出力端に入力端が連結され、前記信号ラインの所定の地点に出力端が連結される第３ドライバとを具備し、
前記第１ドライバと前記第２ドライバはチップレイアウトで互いに隣接しており、
且つ、
前記第３ドライバの出力端はチップレイアウトで前記信号ラインの中間地点に連結されている半導体装置。
【請求項４】
前記第１、第２及び第３ドライバは直列に連結される複数個のインバーティングバッファを含む請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、さらに詳細には半導体装置の信号ライン駆動回路に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に相まってチップの内部を構成する素子の大きさはさらに縮まっている。これに対して、半導体装置のチップサイズは大きくなっているため、信号の伝送される信号ライン、例えば入出力ライン及びデータラインは長くなっており、よって前記信号ラインのロードも非常に大きくなりつつある。一方、半導体装置には高速動作が求められているが、このためには大きいロードを有する信号ラインを迅速に駆動して前記信号ラインから発生する遅延時間を縮めるのが非常に重要である。即ち、回路間を連結する信号ラインの伝送特性を改善すべきである。
【０００３】
図１は大きいロードを有する信号ラインを駆動するための従来の駆動回路の回路図である。
【０００４】
図１を参照すれば、前記従来の駆動回路において、複数個のインバーティングバッファＩ１，Ｉ２が直列に連結されてなるドライバ１がその出力ポートに連結された大きいロード、即ちロード３及びロード５を有する信号ラインを駆動する。ここで、最終端のインバーティングバッファＩ２は前記大きいロード３，５を有する信号ラインを駆動するに適したサイズに設計される。入力信号ＩＮが前記ドライバ１を通じて出力された後前記ドライバ１の出力信号が前記信号ラインを通じて伝送される時、前記信号ラインのロード３，５によって発生する遅延時間はロードの抵抗（Ｒ）とキャパシタンス（Ｃ）との積、即ちＲ×Ｃより決定される。従って、図１の従来の駆動回路を用いると高集積半導体装置では前記信号ラインが長く、よって信号ラインの抵抗とキャパシタンス値がさらに大きくなって前記信号ラインを通じて伝送される信号の遅延時間が延び、さらに伝送される信号の傾斜がスムーズになる短所がある。
【０００５】
図２は大きいロードを有する信号ラインを駆動するためのさらに他の従来の駆動回路の回路図であって、これは図１の駆動回路が改善されたものである。
【０００６】
図２を参照すれば、前記従来の駆動回路は大きいロードであるロード３及びロード５を有する信号ラインの中間地点（Ｎ）に、即ちロード３及びロード５の中間地点にドライバ９を含む。即ち、第１ドライバ７がロード３を駆動し、第２ドライバ９がロード５を駆動する。前記信号ラインの中間地点（Ｎ）はチップレイアウトにおいて前記信号ラインの中間地点を意味する。前記第１ドライバ７は複数個のインバーティングバッファＩ３，Ｉ４が直列に連結されてなり、さらに前記第２ドライバ９も複数個のインバーティングバッファＩ５，Ｉ６が直列に連結されてなる。しかしながら、図２の従来の駆動回路によれば、信号ラインを通じて伝送される信号の傾斜がシャープとなる長所があるが、前記第２ドライバ９でバッファリングする時間が求められる短所がある。
【０００７】
図４に図１、図２の従来の信号ライン駆動回路及び続く図３の本発明による信号ライン駆動回路のシミュレーション結課を示した。ここで、ＩＮは入力信号であり、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３はそれぞれ図１、図２及び図３の駆動回路の出力信号である。図４は図１、図２、図３の駆動回路で同一サイズのロード及び同一サイズのドライバを用いてシミュレーションした結果である。即ち、シミュレーションの条件は図１のインバーティングバッファＩ２の大きさか図２のインバーティングバッファＩ４の大きさとインバーティングバッファＩ９の大きさとの和と同一であり、ＰＭＯＳトランジスタの幅が３００μｍで、ＮＭＯＳトランジスタの幅が１５０μｍである。さらに、信号ラインのロード（ロード３＋ロード５）の抵抗が８００Ω、ロードキャパシタンスが４ＦＰであり電源供給電圧（ＶＣＣ）が２Ｖである。図４のシミュレーション結果から判るように、図２の駆動回路の出力信号ＯＵＴ２が図１の駆動回路の出力信号ＯＵＴ１よりΔ１程早く（１／２）ＶＣＣに至るが、（１／２）ＶＣＣより低いＲＯ領域では図１の駆動回路の出力信号ＯＵＴ１が図２の駆動回路の出力信号ＯＵＴ２より早くＲＯ領域の電圧に達する。これは、図２の駆動回路において、第２ドライバ９におけるバッファリング時間に基づいて最終出力端の出力信号のイネーブル開始点（Ｓ２）が図１の出力信号のイネーブル開始点（Ｓ１）に比べてｔ１ほど遅れるからである。
【０００８】
前述したように、図１及び図２の従来の信号ライン駆動回路では大きなロードを有する信号ラインを通じて伝送される信号が高速で動作する時、出力端に伝送される信号の遅延時間が著しく延びたり傾斜が緩やかになりすぎることによって誤動作が発生する恐れがある。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は大きいロードを有する信号ラインを通じて伝送される信号の遅延時間を縮め且つ伝送される信号の傾斜をシャープにする半導体装置の信号ライン駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の信号ライン駆動回路は、入力信号を受信する第１ドライバと、前記第１ドライバの出力信号を受けて信号ラインを駆動する第２ドライバと、前記信号ラインを迅速に駆動するために前記第１ドライバの出力端に入力端が連結され、前記信号ラインの所定地点に出力端が連結される第３ドライバとを具備し、前記第１ドライバと前記第２ドライバはチップレイアウトで互いに隣接しており、且つ、前記第３ドライバの出力端はチップレイアウトで前記信号ラインの中間地点に連結されていることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【００１３】
図３は大きいロードを有する信号ラインを駆動するための本発明の実施例による駆動回路の回路図である。
【００１４】
図３を参照すれば、前記本発明の実施例による信号ライン駆動回路は、第１ドライバ１３、前記第１ドライバ１３の出力信号を入力として大きいロード、即ちロード３及びロード５を有する信号ラインを駆動する第２ドライバ１５及び前記信号ラインを迅速に駆動するために前記第１ドライバ１３の出力信号を入力とし前記信号ラインの所定の地点（Ｎ）に出力端が連結される第３ドライバ１７を含む。ここで、前記第１、第２及び第３ドライバ１３，１５，１７はそれぞれ一つのインバーティングバッファ１７，１８，１９より構成され、必要に応じて二つ以上のインバーティングハッファが直列に連結されてなっても良い。前記第１ドライバ１３と前記第２ドライバ１５はチップレイアウトで互いに隣接して位置することが好ましく、前記第３ドライバ１７の出力端はチップレイアウトで前記信号ラインの中間地点に連結されることが好ましい。ロード１１は第１ドライバ１３の出力端と第３ドライバ１７の入力端との間に連結される信号ラインのロードである。
【００１５】
さらに詳しくは、図３の本発明の実施例による信号ライン駆動回路において、駆動パスは、第２ドライバ１５の出力端に連結された大きいロード、即ちロード３及びロード５を有する信号ラインの迅速な駆動のために前記第１ドライバ１３の出力信号を共通入力とする第２ドライバ１５を通じた駆動パスと第３ドライバ１７を通じた駆動パスとに分けられる。ここでは駆動パスが二つに分離されたが、必要に応じて三つ以上に分離されて良い。前記第２ドライバ１５を通じた駆動パスは駆動の開始点を図１の駆動回路と同一にするためのものである。さらに、前記第３ドライバ１７を通じた駆動パスは、前記第２ドライバ１５が前記信号ラインを駆動する時点で若干の時間、即ち第１ドライバ１３の出力信号がロード１１を通じて第３ドライバ１７の入力端に到達する時間の後に前記第３ドライバ１７が前記信号ラインを駆動することによって、最終出力端に伝送される信号ＯＵＴ３の傾斜をシャープに改善するためのものである。前記ロード１１は前記ロード３より小さいことが好ましい。即ち、第２ドライバ１５を通じた駆動パスより第３ドライバ１７を通じた駆動パスによってノード地点（Ｎ）が先に駆動することによって、ロード３が双方向で駆動しロード５が図１の回路より早く駆動するようになる。
【００１６】
さらに、図３の本発明による信号ライン駆動回路によれば、図４のシミュレーション結果から判るように、図３の駆動回路の出力信号ＯＵＴ３が図１の従来の駆動回路の出力信号ＯＵＴ１に比しΔ２ほど早く（１／２）ＶＣＣに至る。さらに、出力信号の電圧レベルが（１／２）ＶＣＣより低いＲ０領域でも図３の駆動回路の出力信号ＯＵＴ３が図１及び図２の従来の駆動回路の出力信号ＯＵＴ１，ＯＵＴ２より早くＲ０領域の電圧に達する。さらに、出力信号ＯＵＴ３の傾斜もシャープに改善される。
【００１７】
【発明の効果】
従って、前記信号ライン駆動回路によれば、大きいロードを有する信号ラインを通じて伝送される信号の遅延時間を縮め且つ伝送される信号の傾斜をシャープにし得る。
【００１８】
本発明は前記実施例に限らず、本発明の範囲内で多様な変形が可能である。
【図面の簡単な説明】
【図１】  大きいロードを有する信号ラインを駆動するための従来の駆動回路の回路図である。
【図２】  大きいロードを有する信号ラインを駆動するための他の従来の駆動回路の回路図である。
【図３】  大きいロードを有する信号ラインを駆動するための本発明の実施例による駆動回路の回路図である。
【図４】  図１、図２の従来の信号ライン駆動回路及び図３の本発明による信号ライン駆動回路のシミュレーション結果を示した図である。
【符号の説明】
３，５  ロード、１３  第１ドライバ、１５  第２ドライバ、１７  第３ドライバ、１７，１８，１９  インバーティングバッファ
【図１】
0003878285.tif 000002
【図２】
0003878285.tif 000003
【図３】
0003878285.tif 000004
【図４】
0003878285.tif 000005