(57)【特許請求の範囲】
【請求項１】
所望の機能を有する内部回路部と、複数の信号入力端子と、第１及び第２の高電位側電源端子を含む複数の高電位側電源端子と、低電位側電源端子とを少なくとも備えると共に前記内部回路部を前記第１の高電位側電源端子と接続された第１の高電位側電源配線に接続し、前記第１の高電位側電源配線と前記信号入力端子との間に静電保護手段を備え、当該静電保護手段は第１のｎ型領域中に形成した第１のＰＭＯＳトランジスタであり、当該第１のＰＭＯＳトランジスタのソースドレイン路は前記第１の高電位側電源配線と前記信号入力端子との間に接続され、前記第１のｎ型領域と前記第１のＰＭＯＳトランジスタのゲートは前記第２の高電位側電源端子に接続されていることを特徴とする半導体装置。
【請求項２】
前記静電保護手段が、第２のｎ型領域中に形成した第２のＰＭＯＳトランジスタと、ｐ型領域中に形成したＮＭＯＳトランジスタを更に含み、前記第２のＰＭＯＳトランジスタのソース，ドレイン及びゲート並びに前記第２のｎ型領域を前記第２の高電位側電源端子に接続し、前記ＮＭＯＳトランジスタのソースドレイン路を前記第２の高電位側電源端子と前記低電位側端子との間に接続し、前記ｐ型領域と前記第ＮＭＯＳトランジスタのゲートを前記低電位側電源端子に接続した請求項１に記載の半導体装置。
【請求項３】
前記第１の高電位側電源端子及び前記第２の高電位側電源端子は共通の外部電源に接続され、かつ、前記第１の高電位側電源端子と前記外部電源との間には前記第１の高電位側電源端子への電源供給を制御可能なスイッチ手段が配置される請求項１または２に記載の半導体装置。
【請求項４】
所望の機能を有する内部回路部と、複数の信号入力端子と、制御入力端子と、高電位側電源端子と、低電位側電源端子と、前記内部回路部の内部高電位側電源配線と前記高電位側電源端子との間に前記制御入力端子に入力される信号により制御されるスイッチ手段とを少なくとも備え、更に前記信号入力端子と前記内部高電位側電源配線との間に静電保護手段を備え、当該静電保護手段は第１のｎ型領域中に形成した第１のＰＭＯＳトランジスタであり、当該第１のＰＭＯＳトランジスタのソースドレイン路は前記内部高電位側電源配線と前記信号入力端子との間に接続され、前記第１のｎ型領域と前記第１のＰＭＯＳトランジスタのゲートは前記高電位側電源端子に接続されていることを特徴とする半導体装置。
【請求項５】
前記スイッチ手段がＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとを含む請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体装置（以下、ＬＳＩとする）を使用している際に、その中の一部の半導体装置の電源をオフさせて消費電力の削減を図るような用途に好適な半導体装置に関し、特にその信号入力部の構成に関する。
【０００２】
【従来の技術】
携帯電話や情報端末装置は高機能化が進み、音声認識、音楽再生などのさまざまなアプリケーションを搭載することで付加価値を大きくしている。これらの端末装置では、通常内部の基板上にＣＰＵ機能を備えたＬＳＩ（以下、単にＣＰＵとする）とディジタル信号処理機能を備えたＬＳＩ（以下、単にＤＳＰとする）を搭載しており、例えば全体の制御をＣＰＵでおこない、音楽再生などの信号処理をＤＳＰでおこなうことが一般的となっている。この場合、情報端末装置が信号処理をする必要のない状態では電池の消耗を防ぐために、ＣＰＵで制御してＤＳＰの電源を切っておくのが一般的である。
【０００３】
図６はＣＰＵと従来のＤＳＰを接続して、ＤＳＰの電源をＣＰＵから制御するときの回路構成の一例である。ＤＳＰ６００の高電位側電源端子（以下、Ｖdd端子とする）６０１はスイッチ手段８０を介して外部電源５０に接続する。このスイッチ手段８０は制御入力端と第１，第２，第３接続端８０１，８０２，８０３と制御入力端８０ｃを備え、例えば制御入力端８０ｃに入力する信号が高レベルのときは、第１接続端８０１と第２接続端８０２を導通させ、低レベルのときは第１接続端８０１と第３接続端８０３とを導通させるものとすると、これら第１接続端８０１，第２接続端８０２及び第３接続端８０３を、Ｖdd端子６０１，外部電源５０の高電位側出力端に接続されたＶdd線５３及び低電位側出力端に接続されたＧＮＤ線５５とそれぞれ接続し、更に制御入力端８０ｃをＣＰＵ５の制御信号端子５０７と接続している。又、ＣＰＵ５のＶdd端子５０１はＶdd線５３に直接接続している。更に信号端子については、ここでは単純にＣＰＵ５の信号出力端子５４０ｘとＤＳＰ６００の信号入力端子６２０ｘを接続した構成になっている。この構成で、ＣＰＵ５の制御信号端子５０７から出力される信号が、例えば高レベルである期間はＤＳＰ６００のＶdd端子６０１はＶdd線５３側に接続するので電源が入り、低レベルである期間は、Ｖdd端子６０１はＧＮＤ線５５側に接続されて、電源が切れた状態となる。
【０００４】
尚、少なくともＤＳＰ６００の信号入力端子６２０ｘは、例えばＶdd端子６０１との間に静電保護素子となるｐチャネル型電界効果トランジスタ（以下、ＰＭＯＳとする）PM６１１を、又ＧＮＤ端子６０５との間に静電保護素子となるｎチャネル型電界効果トランジスタ（以下、ＮＭＯＳとする）NM６１１を備え、このＰＭＯＳPM６１１とＮＭＯＳNM６１１で静電保護回路６２５ｘを構成している。ＰＭＯＳPM６１１は、信号入力端子６２０ｘとＶdd端子６０１との間をソースドレイン路で接続し、ゲート及びこのＰＭＯＳPM６１１を作り込んでいるｎ型領域をＶdd端子６０１と接続している。又、ＮＭＯＳNM６１１は、信号入力端子６２０ｘとＧＮＤ端子６０５との間をソースドレイン路で接続し、ゲート及びこのＮＭＯＳNM６１１を作り込んでいるｐ型領域をＧＮＤ端子６０５と接続している。又、ＤＳＰ６００の図示されていない他の信号入力端子も少なくとも静電保護回路については、静電保護回路６２５ｘと同じ構成を備えているものとする。
【０００５】
しかし図６のような構成で、ＣＰＵ５が稼動したままＤＳＰ６００のＶdd端子６０１をＧＮＤ線５５側に接続して電源を切ると、図中に２点差線で示す経路で貫通電流が流れてしまう問題がある。具体的には、ＣＰＵ５の制御信号端子５０７から出力する信号が低レベル、すなわちＤＳＰ６００のＶdd端子５０１をＧＮＤ線５５側に接続した状態で、ＣＰＵ５の出力バッファ回路５４６ｘのＰＭＯＳPM６３がオン、すなわち信号出力端子５４０ｘから高レベル信号を出力すると、ＤＳＰ６００の信号入力端子６２０ｘに高レベル信号が入力され、信号入力端子６２０ｘに接続する静電保護用のＰＭＯＳPM６１１が導通してしまい、Ｖdd端子６０１からスイッチ手段８０を介してＧＮＤに電流が流れてしまう。
【０００６】
ＣＰＵとＤＳＰが１対１で接続されているのであれば、ＤＳＰの電源を切る前にＣＰＵの出力端子から高レベルの信号を出力しないようにすることでも貫通電流の発生を防ぐことができる。しかし一般に１対１で接続されるということは少なく、一つのＣＰＵにＤＳＰを含む複数個のデバイスが接続されている場合が多い。例えば信号出力端子５４０ｘが信号入力端子６２０ｘのみでなくノードＲ１から分岐して他のデバイス（図示せず）にも接続され、且つこのデバイスがＤＳＰ６００の電源がオフのときでも信号出力端子５４０ｘから出力する信号を使用しているとすると、信号出力端子５４０ｘから高レベルの信号を出力しないようにすることはできなくなり、この方法では対処が不十分である。
【０００７】
そのためにＣＰＵ５とＤＳＰ６００を接続する端子で、ＤＳＰ６００が入力側である接続信号線には、例えば図７に示すようにＡＮＤ回路５９０ｘを挿入していた。ＡＮＤ回路５９０ｘは２入力で、一方の入力はＤＳＰ電源制御信号を出力するＣＰＵ５の制御信号端子５０７と接続し、他方はＣＰＵ５の信号出力端子５４０ｘと接続する。この構成で、ＤＳＰ６００を使用している間は制御信号端子５０７が出力する信号は高レベルに固定されるので、ＣＰＵ５の信号出力端子５４０ｘから出力される信号と同じ位相の信号をＤＳＰ６００の信号入力端子６２０ｘに入力することができる。ＤＳＰ６００の電源を切る場合は制御信号端子５０７が出力する信号を低レベルにすることで、ＡＮＤ回路５９０ｘの出力信号、すなわちＤＳＰ６００の信号入力端子６２０ｘへの入力信号は信号出力端子５４０ｘが出力する信号レベルに関わりなく低レベルに固定されるので、ＣＰＵ５からの電流の流れ込みを防ぐことができる。
【０００８】
【発明が解決しようとする課題】
上記の通り、ＡＮＤ回路のような適当なゲート回路等の電子部品を追加することで、一応貫通電流を防止できる。しかし、携帯電話や情報端末等のセット装置では小型化が進み、実装する上で面積を必要とする部品数はわずかでも少なくしたいという要求が強い。特に、ＣＰＵとＤＳＰの接続信号の数は制御の複雑化、高機能化に伴い年々増えていく傾向がある。ＡＮＤ回路単体では小さくとも、数が多くなるので基板上に実装する場合に無視できない大きさとなる。
【０００９】
従って、本発明の目的は、複数のＬＳＩを組み合わせて用いる際に、一部のＬＳＩの電源をオンにしたまま、他のＬＳＩの電源をオフさせても、追加部品を要することなく貫通電流の発生を防止できるＬＳＩを提供することにある。
【００１０】
これにより、特にＣＰＵとＤＳＰとを組み合わせて組み込んだようなセット装置の場合において、特別な外部回路を追加することなくＣＰＵを動作させたままＤＳＰの電源を切ることが可能となり、セット装置の消費電力及び実装基板面積を削減することが可能となる。
【００１１】
【課題を解決するための手段】
そのため、本発明によるＬＳＩは、所望の機能を有する内部回路部と、複数の信号入力端子と、第１及び第２の高電位側電源端子を含む複数の高電位側電源端子と、低電位側電源端子とを少なくとも備えると共に前記内部回路部を前記第１の高電位側電源端子と接続された第１の高電位側電源配線に接続し、更に前記信号入力端子は前記第１の高電位側電源配線及び第２の高電位側電源端子と接続され内部では前記第１の高電位側電源配線と独立した第２の高電位側電源配線との間にそれぞれ接続端を備えた第１の静電保護手段を備え、この第１の静電保護手段は前記第１の高電位側電源配線の電位を低電位側電源電位にした状態で前記信号入力端子に高電位側電源電圧を印加したとき、いずれの前記信号入力端子にも電流が流れない構成となっていることを特徴とする。
【００１２】
このとき、前記第１の静電保護手段が、所定の第１のｎ型領域中に形成した第１ＰＭＯＳを含み、前記第１ＰＭＯＳのソースドレイン路を前記第１の高電位側電源配線と前記信号入力端子との間に接続し、前記第１のｎ型領域と前記第１ＰＭＯＳのゲート電極を前記第２の高電位側電源配線と接続した構成とすることができる。又、前記第１の静電保護手段が、所定の第２のｎ型領域中に形成した第２ＰＭＯＳと、所定のｐ型領域中に形成したＮＭＯＳを更に含み、前記第２ＰＭＯＳのソース電極，ドレイン電極及びゲート電極並びに前記第２のｎ型領域を前記第２の高電位側電源配線と接続し、前記ＮＭＯＳのソースドレイン路を前記第２の高電位側電源配線と前記と低電位側電源と接続する低電位側電源配線と接続し、前記ｐ型領域と前記第ＮＭＯＳのゲート電極を前記低電位側電源配線に接続した構成としてもよい。尚、前記第１の高電位側電源端子及び前記第２の高電位側電源端子は共通の外部電源に接続するのが好ましい。
【００１３】
又、本発明の他のＬＳＩは、所望の機能を有する内部回路部と、複数の信号入力端子と、制御入力端子と、高電位側電源端子と、低電位側電源端子と、前記内部回路部の内部高電位側電源配線が前記高電位側電源端子に接続されるか前記低電位側電源端子に接続されるかを外部から前記制御入力端子に入力する信号により切り替えるスイッチ手段とを少なくとも備え、更に前記信号入力端子は前記内部高電位側電源配線を含む前記高電位側電源端子と接続する電源配線との間にそれぞれ第１の静電保護手段を備え、この第１の静電保護手段は前記内部高電位側電源配線が前記低電位側電源端子に接続された状態で前記信号入力端子に高電位側電源電圧を印加したとき、いずれの前記信号入力端子にも電流が流れない構成となっていることを特徴とする。
【００１４】
このとき、前記第１の静電保護手段が、ＰＭＯＳを含み、このＰＭＯＳのソース・ドレイン路を前記内部高電位側電源配線と各前記信号入力端子との間に接続し、前記ｐチャネル電界効果トランジスタが形成されているｎ型領域及び前記ｐチャネル電界効果トランジスタのゲートを前記高電位側電源端子と前記スイッチ手段との間の第１ノードに接続した構成とすることができる。或いは、前記ＰＭＯＳのソース・ドレイン路を前記第１ノードと各前記信号入力端子との間に接続し、前記ＰＭＯＳが形成されているｎ型領域及び前記ＰＭＯＳのゲートを第１ノードに接続した構成としてもよい。又、前記スイッチ手段は、ＮＭＯＳとＰＭＯＳを含む構成とすることができる。
【００１５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１６】
図１は、本発明のＬＳＩの第１の実施形態を説明するための図で、一つの信号入力端子及びこの端子に接続する入力回路部の模式的な回路図である。図１を参照すると本実施形態のＬＳＩ１は、少なくとも所望の機能を有する内部回路部１５１と、外部から信号を入力する信号入力端子１２０ｘ及び図示されていない他の信号入力端子を含む複数の信号入力端子と、外部に信号を出力する複数の信号出力端子（図示せず）と、第１及び第２の高電位側電源端子である第１Ｖdd端子１０１及び第２Ｖdd端子１０３と、低電位側電源端子であるＧＮＤ端子１０５を備える。信号入力端子１２０ｘは、例えば第１の静電保護手段１２５ｘと入力バッファ回路１２６ｘを含み構成される入力回路部１２２ｘと接続している。第１の静電保護手段１２５ｘは、ＰＭＯＳPM１１とＮＭＯＳNM１１を有し、ＰＭＯＳPM１１のソースドレイン路を信号入力端子１２０ｘに接続された第１ノードＮ１と第１Ｖdd端子１０１に接続された第１の高電位側電源配線である第１Ｖdd配線１１１との間に接続し、ＮＭＯＳNM１１のソースドレイン路を第１ノードＮ１とＧＮＤ端子１０５に接続されたＧＮＤ配線１１５との間に接続する。更に、ＰＭＯＳPM１１のゲート及びＰＭＯＳPM１１が作り込まれているｎ型領域を、第２Ｖdd端子１０３に接続された第２の高電位側電源配線である第２Ｖdd配線１１３と接続し、ＮＭＯＳNM１１のゲート及びＮＭＯＳNM１１が作り込まれているｐ型領域を、ＧＮＤ端子１０５に接続された低電位側電源配線であるＧＮＤ配線１１５と接続する。
【００１７】
入力バッファ回路１２６ｘは、特に限定されないが、例えばＰＭＯＳPM１３とＮＭＯＳNM１３で構成され、それぞれのゲートを第１ノードＮ１と接続すると共に、ＰＭＯＳPM１３のソース及びドレインをそれぞれ第１Ｖdd配線１１１及びＮＭＯＳNM１３のドレインと接続し、ＮＭＯＳNM１３のソースをＧＮＤ配線１１５に接続する。ＰＭＯＳPM１３のドレインとＮＭＯＳNM１３のドレインの共通接続点から内部回路部１５１に信号が送出される。
【００１８】
尚、静電保護手段を構成するＰＭＯＳPM１１とＮＭＯＳNM１１のゲート絶縁膜の膜厚は、入力バッファ回路１２６ｘを構成するＰＭＯＳPM１３とＮＭＯＳNM１３や内部回路部１５１を構成する内部トランジスタのゲート絶縁膜の膜厚よりも厚くなっている。
【００１９】
尚、内部回路部１５１を動作させる電源は第１Ｖdd端子１０１と接続する第１Ｖdd配線１１１及びＧＮＤ端子１０５と接続するＧＮＤ配線１１５により供給する。
【００２０】
又、本実施形態のＬＳＩ１は、図示されていない他の信号入力端子についても、少なくともそれぞれが接続する入力回路部に含まれる第１の静電保護手段は、図１の第１の静電保護手段１２５ｘと同じ構成を備えている。尚、以下の説明も信号入力端子１２０ｘを代表としておこなうが、他の信号入力端子についても全く同様に適用できることは言うまでもない。
【００２１】
本実施形態のＬＳＩ１は、上述の通り信号入力端子１２０ｘに接続する第１の静電保護手段１２５ｘのＰＭＯＳPM１１のゲート及びＰＭＯＳPM１１が作り込まれているｎ型領域を、第２Ｖdd端子１０３に接続する第２Ｖdd配線１１３と接続するようにしたので、例えば図６のＤＳＰ６００と同様にＣＰＵ５と組み合わせて使用しても、特別な外部回路を追加することなくＬＳＩ１の電源をオフにしたときの貫通電流を防止できる。その作用を具体的に説明する。
【００２２】
図２は、図６におけるＤＳＰ６００の代わりに本実施形態のＬＳＩ１を使用した場合の接続方法を説明するための図である。尚、スイッチ手段８０は、制御入力端８０ｃに入力する信号のレベルにより、第１接続端８０１を第２接続端８０２又は第３接続端８０３と接続するように制御し、例えば高レベルのときに第１接続端８０１を第２接続端８０２と接続する。図２を参照すると、ＬＳＩ１の第１Ｖdd端子１０１をスイッチ手段８０の第１接続端８０１と、第２Ｖdd端子１０３を外部電源５０の高電位側出力端に接続するＶdd線５３と、ＧＮＤ端子１０５を外部電源５０の低電位側出力端に接続するＧＮＤ線５５と、信号入力端子１２０ｘをＣＰＵ５の信号出力端子５４０ｘとそれぞれ接続し、スイッチ手段８０の制御入力端８０ｃ，第２接続端８０２，及び第３接続端８０３をＣＰＵ５の制御信号端子５０７，Ｖdd線５３，及びＧＮＤ線５５とそれぞれ接続している。又、信号出力端子５４０ｘと接続するノードＮｘは、図示されていない他のデバイスの対応する信号入力端子と接続している。又、ＣＰＵ５のＶdd端子５０１及びＧＮＤ端子５０５は、Ｖdd線５３及びＧＮＤ線５５にそれぞれ接続している。すなわち本実施形態のＬＳＩ１を使用する場合、信号入力端子１２０ｘに接続する第１の静電保護手段１２５ｘのＰＭＯＳPM１１のゲート及びＰＭＯＳPM１１が作り込まれているｎ型領域が接続された第２Ｖdd配線１１３を接続する第２Ｖdd端子１０３をＶdd線５３と直接接続している点が従来のＤＳＰ６００の場合と異なっている。
【００２３】
この構成で、ＣＰＵ５の制御信号端子５０７から低レベル信号が出力されると、スイッチ手段８０は第１接続端８０１を第２接続端８０２に接続するので、ＬＳＩ１の第１Ｖdd配線１１１の電位はＧＮＤ端子１０５の電位と同電位になり、ＬＳＩ１は動作を停止する。しかもこの状態で信号入力端子１２０ｘに高レベル信号が印加されても、第２Ｖdd端子１０３はＶdd線５３と直接接続しているのでＰＭＯＳPM１１のゲート及びＰＭＯＳPM１１が作り込まれているｎ型領域に外部電源５０の高電位側出力電圧がそのまま印加されており、ＰＭＯＳPM１１は非導通状態を維持するので貫通電流が流れることはない。
【００２４】
次に本実施形態の変形例について説明する。図３（ａ），（ｂ）は、この変形例のＬＳＩ１１，１２を説明するための図で、代表例として信号入力端子１２０ｘ及びこの信号入力端子１２０ｘに接続する入力回路部１２３ｘの模式的な回路図である。先ず図３（ａ）を参照すると、このＬＳＩ１１の入力回路部１２３ｘは、静電保護用のＰＭＯＳPM１５とＮＭＯＳNM１５を更に有している点が本実施形態のＬＳＩ１の入力回路部１２２ｘと異なっている。他は全てＬＳＩ１と共通であるので、このＰＭＯＳPM１５とＮＭＯＳNM１５のみについて説明する。ＰＭＯＳPM１５のソース、ドレイン、ゲート及びＰＭＯＳPM１５が作り込まれているｎ型領域を全て第２Ｖdd配線１１３上のＰＭＯＳPM１１のゲートと第２Ｖdd端子１０３との間の第２ノードＮ２と接続し、第２ノードＮ２とＧＮＤ配線１１５との間にＮＭＯＳNM１５のソースドレイン路を接続し、更にＮＭＯＳNM１５のゲート及びＮＭＯＳNM１５が作り込まれているｐ型領域をＧＮＤ線１１５に接続している。
【００２５】
又、図３（ｂ）を参照すると、このＬＳＩ１２では、第２ノードＮ２と第１Ｖdd配線１１１との間にＰＭＯＳPM１５のソースドレイン路を接続すると共にＰＭＯＳPM１５のゲート及びＰＭＯＳPM１５が作り込まれているｎ型領域をＧＮＤ線１１５に接続し、第２ノードＮ２とＧＮＤ配線１１５との間にＮＭＯＳNM１５のソースドレイン路を接続すると共にＮＭＯＳNM１５のゲート及びＮＭＯＳNM１５が作り込まれているｐ型領域をＧＮＤ線１１５に接続している。
【００２６】
この構成により、ＬＳＩ１１，１２いずれもＰＭＯＳPM１１のゲートの静電破壊耐量をＬＳＩ１の場合よりも一層向上させることができる。
【００２７】
次に、本発明のＬＳＩの第２の実施形態について説明する。
【００２８】
図４は、本実施形態を説明するための図面で、一つの信号入力端子及びこの端子に接続する入力回路部を含む本発明に関連する主要部の模式的な回路図である。図４を参照すると、本実施形態のＬＳＩ３は、少なくとも所望の機能を有する内部回路部３５１と、外部から信号を入力する信号入力端子３２０ｘ及び図示されていない他の信号入力端子を含む複数の信号入力端子と、制御入力端子３０７と、外部に信号を出力する信号出力端子（図示せず）と、高電位側電源端子であるＶdd端子３０１と、低電位側電源端子であるＧＮＤ端子３０５と、内部回路部３５１の高電位側電源配線である内部Ｖdd配線３１２が、Ｖdd端子３０１に接続されたＶdd配線３１１に接続されるかＧＮＤ端子３０５に接続されたＧＮＤ配線３１５に接続されるかを外部から制御入力端子３０７に入力する信号により切り替えるスイッチ手段であるスイッチブロック３３１を備えている。以下では、信号入力端子については、代表として信号入力端子３２０ｘについてのみ説明し、特に断らない限りその説明内容が図示されていない他の信号入力端子に対してもそのまま適用されるものとする。
【００２９】
信号入力端子３２０ｘは、例えば第１の静電保護手段３２５ｘと入力バッファ回路３２６ｘを含み構成される入力回路部３２２ｘと接続している。第１の静電保護手段３２５ｘはＰＭＯＳPM３１とＮＭＯＳNM３１を有し、ＰＭＯＳPM３１のソースドレイン路を信号入力端子３２０ｘに接続された第１ノードＮ１と内部Ｖdd配線３１２との間に接続し、ＮＭＯＳNM３１のソースドレイン路を第１ノードＮ１とＧＮＤ配線３１５との間に接続する。更に、ＰＭＯＳPM３１のゲート及びＰＭＯＳPM３１が作り込まれているｎ型領域を、Ｖdd端子３０１に直接接続されたＶdd配線３１１と接続し、ＮＭＯＳNM３１のゲート及びＮＭＯＳNM３１が作り込まれているｐ型領域をＧＮＤ配線３１５と接続する。
【００３０】
入力バッファ回路３２６ｘは、特に限定されないが、例えばＰＭＯＳPM３３とＮＭＯＳNM３３で構成され、それぞれのゲートを第１ノードＮ１と接続すると共に、ＰＭＯＳPM３３のソース及びドレインをそれぞれ内部Ｖdd配線３１２及びＮＭＯＳNM３３のドレインと接続し、ＮＭＯＳNM３３のソースをＧＮＤ配線３１５に接続する。ＰＭＯＳPM３３のドレインとＮＭＯＳNM３３のドレインの共通接続点から内部回路部３５１に信号が送出される。
【００３１】
尚、内部回路部３５１を動作させる電源は内部Ｖdd配線３１２及びＧＮＤ配線３１５により供給する。
【００３２】
スイッチブロック３３１は、第１接続端３３１ｏ，第２接続端３３１ｖ，第３接続端３３１ｇ，及び制御入力端３３１ｃを備え、例えばＰＭＯＳPM３６とＮＭＯＳNM３６で構成できる。第１接続端３３１ｏと第２接続端３３１ｖとの間にＰＭＯＳPM３６のソースドレイン路を接続し、第１接続端３３１ｏと第３接続端３３１ｇとの間にＮＭＯＳNM３６のソースドレイン路を接続し、ＰＭＯＳPM３６及びＮＭＯＳNM３６のゲートをいずれも制御入力端３３１ｃに接続する。更に、第１接続端３３１ｏ，第２接続端３３１ｖ，第３接続端３３１ｇ，及び制御入力端３３１ｃを、内部Ｖdd配線３１２，Ｖdd端子３０１，ＧＮＤ端子３０５，及び制御入力端子３０７とそれぞれ接続する。尚、少なくともＰＭＯＳPM３６は、内部回路部３５１及び入／出力バッファ回路が動作する際に必要な電流を流すことができると共にそのときの電圧降下が十分小さくなるようにそのサイズを大きくしておく必要がある。又、詳細な説明は省略するが、制御入力端子３０７と制御入力端３３１ｃとの間に静電保護手段３３５を設けてもよいことは言うまでもない。
【００３３】
尚、静電保護手段を構成するＰＭＯＳPM３１，３２とＮＭＯＳNM３１，３２のゲート絶縁膜の膜厚は、入力バッファ回路３２６ｘを構成するＰＭＯＳPM３３とＮＭＯＳNM３３や，スイッチブロック３３１を構成するＰＭＯＳPM３６とＮＭＯＳNM３６や，内部回路部３５１を構成する内部トランジスタのゲート絶縁膜の膜厚よりも厚くなっている。
【００３４】
上記構成で、制御入力端子３０７から低レベル信号を入力すると、スイッチブロック３３１のＰＭＯＳPM３６が導通するので、内部Ｖdd配線３１２の電位はＶdd端子３０１に印加されている電圧とほぼ同等になり、内部回路部３５１が動作状態となる。又、制御入力端子３０７から高レベル信号を入力すると、スイッチブロック３３１のＮＭＯＳNM３６が導通しＰＭＯＳPM３６が非導通となるので、内部Ｖdd配線３１２の電位はＧＮＤ端子３０５の電圧とほぼ同等になり、内部回路部３５１は動作停止状態となる。しかもこのとき、信号入力端子３２０ｘに高レベル信号が印加されても、静電保護素子であるＰＭＯＳPM３１のゲート及びＰＭＯＳPM３１が作り込まれているｎ型領域はＶdd端子３０１に直接接続するＶdd配線３１１と接続しているので非導通状態を維持し、貫通電流が流れることはない。
【００３５】
本実施形態のＬＳＩ３は、チップ上に内蔵したスイッチ手段であるスイッチブロック３３１を介して内部回路部３５１に電源を供給すると共に信号入力端子３２０ｘと内部Ｖdd配線３１２との間に設けられた静電保護素子となるＰＭＯＳPM３１のゲート及びＰＭＯＳPM３１が作り込まれているｎ型領域をＶdd端子３０１に直接接続するＶdd配線３１１と接続したことにより、ＬＳＩ３を他のＬＳＩと共に使用する際、必要に応じてＬＳＩ３の内部Ｖdd配線３１２をＧＮＤ端子３０５側に接続して内部回路部３５１を動作停止状態にしても貫通電流を防止することができる。又、本実施形態のＬＳＩ３を用いれば、実装に際してＬＳＩ１，１１の場合に必要であった外付けのスイッチ手段８０が不要になる。
【００３６】
尚、本実施形態のＬＳＩ３では、ＰＭＯＳPM３１のソースドレイン路を第１ノードＮ１と内部Ｖdd配線３１２との間に接続したが、図５に主要部の模式的な回路図を示すＬＳＩ３１のようＰＭＯＳPM３１のソースドレイン路を第１ノードＮ１とＶdd配線３１１との間に接続しても同様の効果が得られることは言うまでもない。尚、他の部分の構成はＬＳＩ３と全て同一であるのでこれ以上の説明は省略する。
【００３７】
以上説明した通り、本発明のＬＳＩは、必要に応じて当該ＬＳＩの電源のみをオフさせても外部回路を追加することなく貫通電流を防止でき、更に、第２の実施形態のＬＳＩでは、外付け部品としてのスイッチ手段も不要になる。
【００３８】
尚、本発明は上記実施形態の説明に限定されるものでなくその要旨の範囲内で種々変更が可能であることは言うまでもない。例えば、入力回路部を構成する入力バッファ回路は、インバータ構成の例のみ示したが、信号入力端子に求められる機能に応じて適宜変更すればよい。又、組み合わせるＬＳＩとしてＣＰＵを例に説明したが、これに限定されるものでなく、任意のＬＳＩであってよい。
【００３９】
【発明の効果】
以上説明したように、本発明のＬＳＩは、必要に応じて当該ＬＳＩの電源のみをオフさせても外部回路を追加することなく貫通電流を防止できるので、本ＬＳＩを含む複数のＬＳＩ用いるセット装置では、実装基板に影響を与えることなく、当該セット装置の消費電力を必要に応じて細かく制御できるという効果が得られる。
【００４０】
又、第２の実施形態のＬＳＩを用いれば、外付け部品としてのスイッチ手段も不要になり、実装を簡略化できるという効果も得られる。
【図面の簡単な説明】
【図１】本発明のＬＳＩの第１の実施形態を説明するための図で、一つの信号入力端子及びこの端子に接続する入力回路部の模式的な回路図である。
【図２】第１の実施形態のＬＳＩを他のＬＳＩとと共に使用した場合の接続方法を説明するための図である。
【図３】第１の実施形態のＬＳＩの変形例を説明するための図である。
【図４】本発明のＬＳＩの第２の実施形態を説明するための図で、一つの信号入力端子及びこの端子に接続する入力回路部を含む主要部の模式的な回路図である。
【図５】第２の実施形態のＬＳＩの変形例を示す模式的な回路図である。
【図６】ＣＰＵと従来のＤＳＰを接続して、ＤＳＰの電源をＣＰＵから制御する回路構成の一例である。
【図７】従来のＤＳＰを用いる際の貫通電流防止方法の一例を示す構成図である。
【符号の説明】
１，３，１１，３１    ＬＳＩ
５    ＣＰＵ
５０    外部電源
５３    Ｖdd線
５５    ＧＮＤ線
８０    スイッチ手段
１０１    第１Ｖdd端子
１０３    第２Ｖdd端子
１０５，３０５，５０５    ＧＮＤ端子
１１１    第１Ｖdd配線
１１３    第２Ｖdd配線
１１５，３１５    ＧＮＤ配線
１５１，３５１    内部回路部
３０１，５０１    Ｖdd端子
３０７    制御入力端子
３１１    Ｖdd配線
３１２    内部Ｖdd配線
３３１    スイッチブロック
３３５    静電保護手段
５０７    制御信号端子
８０１，３３１ｏ    第１接続端
８０２，３３１ｖ    第２接続端
８０３，３３１ｇ    第３接続端
８０ｃ，３３１ｃ    制御入力端
１２０ｘ，３２０ｘ    信号入力端子
１２２ｘ，１２３ｘ，３２２ｘ    入力回路部
１２５ｘ，３２５ｘ    第１の静電保護手段
１２６ｘ，３２６ｘ    入力バッファ回路
NM１１，NM１３，NM１５，NM３１，NM３３，NM３６，NM６１    ＮＭＯＳ
PM１１，PM１３，PM１５，PM３１，PM３３，PM３６，PM６１    ＰＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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