(57)【特許請求の範囲】
【請求項１】
外部クロックに基づいて送信された受信信号を取り込むための基準となる受信用タイミング信号を発生させるタイミング信号発生回路であって、
複数の位相のタイミング信号を生成するタイミング信号生成回路と、
前記複数の位相のタイミング信号から、第１のタイミング信号と前記第１のタイミング信号を前記受信用タイミング信号とするかの判定に用いる複数の判定用タイミング信号とを選択し、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決まる第１の論理に基づいて、前記第１のタイミング信号を前記受信用タイミング信号とするかを判定する判定回路と、を備え、
前記判定回路は、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決定される、前記第１の論理とは異なる論理の第２の論理に基づいて、前記受信用タイミング信号を、前記受信用タイミング信号として固定するか、または解除するかを判定する受信用タイミング信号解除要否判定回路を有する、ことを特徴とするタイミング信号発生回路。
【請求項２】
請求項１に記載のタイミング信号発生回路において、
前記判定回路は、前記各判定用タイミング信号が入力され、それぞれ前記外部クロックにより制御される複数のフリップフロップと、
前記複数のフリップフロップの出力が入力されるＡＮＤ回路と、
前記複数のフリップフロップの出力が入力されるＮＯＲ回路と、
前記ＡＮＤ回路の出力および前記ＮＯＲ回路の出力が入力されるラッチと、を備え、
前記第２の論理は、前記ラッチ回路の出力であることを特徴とするタイミング信号発生回路。
【請求項３】
請求項１に記載のタイミング信号発生回路において、
前記判定回路は、前記各判定用タイミング信号が入力され、それぞれ前記外部クロックにより制御される複数のフリップフロップと、
前記複数のフリップフロップの出力が入力されるＮＡＮＤ回路と、
前記複数のフリップフロップの出力が入力されるＯＲ回路と、
前記ＮＡＮＤ回路の出力および前記ＯＲ回路の出力が入力されるラッチと、を備え、
前記第２の論理は、前記ラッチ回路の出力であることを特徴とするタイミング信号発生回路。
【請求項４】
外部クロックに基づいて送信された受信信号を取り込むための基準となる受信用タイミング信号を発生させるタイミング信号発生方法であって、
複数の位相のタイミング信号を生成する第１の工程と、
前記複数の位相のタイミング信号から、第１のタイミング信号と前記第１のタイミング信号を前記受信用タイミング信号とするかの判定に用いる複数の判定用タイミング信号とを選択する第２の工程と、
前記外部クロックを基準として、前記複数の判定用タイミング信号によって決まる第１の論理に基づいて、前記第１のタイミング信号を前記受信用タイミング信号とするかを判定する第３の工程と、
前記外部クロックを基準として、前記複数の判定用タイミング信号によって決定される、前記第１の論理とは異なる論理の第２の論理に基づいて、前記受信用タイミング信号を、前記受信用タイミング信号として固定するか、または解除するかを判定する第４の工程と、を備えることを特徴とするタイミング信号発生方法。
【請求項５】
請求項４に記載のタイミング信号発生方法において、
前記第２の論理は、前記各判定用タイミング信号が入力され、それぞれ前記外部クロックにより制御される複数のフリップフロップの出力が入力される、ＡＮＤ回路およびＮＯＲ回路の出力を入力とするラッチ回路の出力であることを特徴とするタイミング信号発生方法。
【請求項６】
データを送信する送信回路と、信号伝送路と、前記送信回路から前記信号伝送路を介して供給されるデータを受信する受信回路と、を有する信号伝送システムであって、
前記受信回路は、請求項１〜３のいずれか１項に記載のタイミング信号発生回路を備えることを特徴とする信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はタイミング信号発生回路、信号伝送システム、および、タイミング信号発生方法に関し、特に、ＬＳＩ（Large Scale Integration Circuit)間、或いは、装置間等において高速に信号の送信および受信を行う信号伝送システムにおけるタイミング信号発生回路に関する。
【０００２】
近年、ＬＳＩの高速動作に伴って、ＬＳＩ間や複数のＬＳＩで構成した装置間で大容量の信号伝送が行われている。しかしながら、このような大容量の信号伝送システムは、その伝送速度が高速化するにつれて信号のスキュー（Skew）やジッタが問題になり、正確なタイミングでデータの受信（取り込み）を行わないと正確な信号伝送が困難になる。そこで、データを確実に受信するためのタイミング信号を発生することができるタイミング信号発生回路の提供が要望されている。
【０００３】
【従来の技術】
近年、ＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）等の半導体記憶装置およびＭＰＵ（Micro Processing Unit）、或いは、コンピュータやその他の情報処理機器を構成する部品は、大きくその性能を向上し、それに伴って各ＬＳＩ（ＬＳＩチップ）間、或いは、複数のＬＳＩで構成した回路基板や装置間においても、高速な信号の送受信（伝送）を行うことが必要となって来ている。
【０００４】
図１は従来の信号伝送システムの一例を概略的に示すブロック図である。図１において、参照符号１０１はクロックＣＬＫ用の送信側駆動回路（送信側バッファ）、１０２はクロック用の配線（クロック信号線）、１０３はクロック用の受信側駆動回路（受信側バッファ）、１１０〜１１ｎはデータＤ０〜Ｄｎ用の送信側データ取り込み回路（送信側ラッチ）、１２０〜１２ｎはデータＤ０〜Ｄｎ用の送信側駆動回路（送信側バッファ）、１３０〜１３ｎはデータ用の配線（データ信号線）、１４０〜１４ｎはデータ用の受信側駆動回路（受信側バッファ）、そして、１５０〜１５ｎは受信側データ取り込み回路（受信側ラッチ）を示している。
【０００５】
図１に示されるように、従来、データ量が多い場合の信号伝送システムは、例えば、複数の信号線１０２，１３０〜１３ｎを使用して信号の伝送を行っている。すなわち、データ（信号）Ｄ１〜Ｄｎは、それぞれ送信側ラッチ１１０〜１１ｎ、送信側バッファ１２０〜１２ｎおよびデータ信号線１３０〜１３ｎを介して受信側バッファ１４０〜１４ｎに伝えられ、そして、受信側ラッチ１５０〜１５ｎに供給される。クロックＣＬＫは、例えば、各送信側ラッチ１１０〜１１ｎのクロック端子（取り込みタイミング制御端子）に供給されると共に、送信側バッファ１０１およびクロック信号線１０２を介して受信側バッファ１０３に伝えられ、各受信側ラッチ１５０〜１５ｎのクロック端子に供給される。
【０００６】
このように、従来の複数の信号線を用いた信号伝送システムは、送信側ラッチ１１０〜１１ｎおよび受信側ラッチ１５０〜１５ｎに対してそれぞれ同一のクロックＣＬＫを供給して取り込みタイミングを制御している。
【０００７】
【発明が解決しようとする課題】
図２は図１の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
【０００８】
図２に示されるように、例えば、送信側において、データＤ０〜Ｄｎが同じタイミングで出力されたとしても、受信側においては、各信号線１３０〜１３ｎを介して伝送されるデータの遅延量が微妙に異なる。すなわち、前述した図１に示す従来の信号伝送システムにおいては、クロックＣＬＫおよび複数のデータＤ０〜Ｄｎがそれぞれクロック信号線および複数の信号線１３０〜１３ｎ、並びに、バッファ１０１，１２０〜１２ｎ；１０３，１４０〜１４ｎ等を用いるため、各信号線を介して伝送される信号における遅延量が異なり、各信号線（データ信号線１３０〜１３ｎ）ごとに、その信号線を介して伝送される信号（データ）の最適な取り込みタイミングが異なることになる。具体的に、図２に示されるように、例えば、データＤ０およびＤ１は受信側ラッチ１５０および１５１によりデータの取り込みを行うことができるが、各信号線ごとに異なる遅延量の相違（スキュー：Skew）により、例えば、データＤｎを取り込むデータ取り込みタイミングがそのデータの遷移期間（バウンダリ）に来てしまうと、受信側ラッチ１５ｎによりデータＤｎを正確に取り込むことが困難になる。
【０００９】
このスキューは、例えば、クロックＣＬＫの周波数が高くなり、高速動作（高速伝送）が進むに連れて大きな問題になり、各信号線１３０〜１３ｎに設けられた送信側ラッチ１１０〜１１ｎおよび受信側ラッチ１５０〜１５ｎに対してそれぞれ共通のストローブ信号（クロックＣＬＫ）を供給して信号（データ）を取り込んでいたのでは各信号線ごとのスキューに対処することができない。
【００１０】
すなわち、各信号線の受信側ラッチ１５０〜１５ｎにおいて、最適な信号の取り込みタイミングの差が極端に大きくなると、共通のタイミング（クロックＣＬＫ）では全ての信号を正しく取り込む（受信する）ことができなくなり、その結果、信号を正確に伝送できる伝送距離や伝送速度が制限を受けることになる。或いは、信号の伝送距離を長くし、伝送速度を高く（ビットレートを大きく）するためには、スキューを特別に小さく調整した高価なケーブルを使用しなければならず、費用が嵩むだけでなく、その伝送距離および伝送速度の改善も大きなものが期待できず、根本的な解決策とはいえない。
【００１１】
図３は従来の信号伝送システムの他の例を概略的に示すブロック図である。
【００１２】
図３に示す信号伝送システムは、例えば、クロックＣＬＯＣＫ−Ａを使用する第１の回路（ブロックＡ）４１０、クロックＣＬＯＣＫ−Ｂを使用する第２の回路（ブロックＢ）４５０、および、これら第１の回路４１０と第２の回路４５０との間で信号（データ）の伝送を行うｎビット幅の信号伝送路（バス）４３０を備える。ここで、例えば、第１の回路４１０はＡＳＩＣ（Application Specific IC）におけるコア回路であり、また、第２の回路４５０は高速Ｉ／Ｏ回路である。また、クロックＣＬＯＣＫ−ＡおよびクロックＣＬＯＣＫ−Ｂは、位相は異なるが周波数は同一のクロックである。
【００１３】
すなわち、図３は同期回路同士（回路４１０，４５０）のクロック載せ換え回路を含む信号伝送システムの他の例を示すものであり、第１の回路４１０からクロックＣＬＯＣＫ−Ａによるｎビットのデータを送信し、信号伝送路４３０を介して受信されたｎビットのデータを第２の回路４５０において、クロックＣＬＯＣＫ−Ｂを用いて受信するようになっている。
【００１４】
図３に示す従来の信号伝送システムにおいては、仮にクロックＣＬＯＣＫ−ＡおよびクロックＣＬＯＣＫ−Ｂの周波数が等しかったとしても、その間にはゼロではない位相差が含まれる。この位相差は、同期回路の周期に対して十分小さい場合には問題とはならず、また、この位相差は基本的に周期或いは周波数には依存しない。
【００１５】
そのため、図３に示す従来の信号伝送システムは、周期が短くなるに従って（周波数が高くなるに従って）周期に対する位相差の割合は増加し、やがて無視できなくなってデータを正確に受信できなくなる恐れがある。
【００１６】
本発明は、上述した従来の信号伝送システムが有する課題に鑑み、位相差を考慮に入れた上でデータを確実に受信できるクロックを生成し、高速で誤りのない信号伝送が可能な信号伝送システムの提供を目的とする。
【００１７】
【課題を解決するための手段】
本発明の第１の形態によれば、外部クロックに基づいて送信された受信信号を取り込むための基準となる受信用タイミング信号を発生させるタイミング信号発生回路であって、複数の位相のタイミング信号を生成するタイミング信号生成回路と、前記複数の位相のタイミング信号から、第１のタイミング信号と前記第１のタイミング信号を前記受信用タイミング信号とするかの判定に用いる複数の判定用タイミング信号とを選択し、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決まる第１の論理に基づいて、前記第１のタイミング信号を前記受信用タイミング信号とするかを判定する判定回路と、を備え、前記判定回路は、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決定される、前記第１の論理とは異なる論理の第２の論理に基づいて、前記受信用タイミング信号を、前記受信用タイミング信号として固定するか、または解除するかを判定する受信用タイミング信号解除要否判定回路を有する、ことを特徴とするタイミング信号発生回路が提供される。
【００１８】
本発明の第２の形態によれば、外部クロックに基づいて送信された受信信号を取り込むための基準となる受信用タイミング信号を発生させるタイミング信号発生方法であって、複数の位相のタイミング信号を生成する第１の工程と、前記複数の位相のタイミング信号から、第１のタイミング信号と前記第１のタイミング信号を前記受信用タイミング信号とするかの判定に用いる複数の判定用タイミング信号とを選択する第２の工程と、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決まる第１の論理に基づいて、前記第１のタイミング信号を前記受信用タイミング信号とするかを判定する第３の工程と、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決定される、前記第１の論理とは異なる論理の第２の論理に基づいて、前記受信用タイミング信号を、前記受信用タイミング信号として固定するか、または解除するかを判定する第４の工程と、を備えることを特徴とするタイミング信号発生方法が提供される。
【００１９】
本発明の第３の形態によれば、データを送信する送信回路と、信号伝送路と、前記送信回路から前記信号伝送路を介して供給されるデータを受信する受信回路と、を有する信号伝送システムであって、前記受信回路は、外部クロックに基づいて送信された受信信号を取り込むための基準となる受信用タイミング信号を発生させるタイミング信号発生回路であって、複数の位相のタイミング信号を生成するタイミング信号生成回路と、前記複数の位相のタイミング信号から、第１のタイミング信号と前記第１のタイミング信号を前記受信用タイミング信号とするかの判定に用いる複数の判定用タイミング信号とを選択し、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決まる第１の論理に基づいて、前記第１のタイミング信号を前記受信用タイミング信号とするかを判定する判定回路と、を備え、前記判定回路は、前記外部クロックを基準として、前記複数の判定用タイミング信号によって決定される、前記第１の論理とは異なる論理の第２の論理に基づいて、前記受信用タイミング信号を、前記受信用タイミング信号として固定するか、または解除するかを判定する受信用タイミング信号解除要否判定回路を有するタイミング信号発生回路を備えることを特徴とする信号伝送システムが提供される。
【００２０】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路、信号伝送システム、および、タイミング信号発生方法の実施例を、添付図面を参照して詳述する。
【００２１】
図４は本発明に係るタイミング信号発生方法の一例を説明するためのタイミング図であり、図５は図４に示すタイミング信号発生方法を説明するための図である。図４および図５において、参照符号ＣＬＯＣＫ−Ａは第１の回路（例えば、ＡＳＩＣにおけるコア回路）で使用されるクロックを示し、また、ＣＬＯＣＫ−Ｂ０〜ＣＬＯＣＫ−Ｂ７は第２の回路（例えば、ＡＳＩＣにおける高速Ｉ／Ｏ回路：データの取り込み、および、選択（固定）するクロックの判定）で使用されるクロックを示す。ここで、クロックＣＬＯＣＫ−Ｂ０〜ＣＬＯＣＫ−Ｂ７は、互いに位相が４５°異なる八相クロックである。
【００２２】
図５に示されるように、本発明に係るタイミング信号発生方法の一例は、まず、ステップＳＴ１１において、複数の候補の中からクロックＣＬＯＣＫ−Ｂ５（任意の候補クロック）を選択し、ステップＳＴ１２に進んで、クロックＣＬＯＣＫ−ＡでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１を叩く、すなわち、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルを取り込む。さらに、ステップＳＴ１３に進んで、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に低レベル『Ｌ』かどうかを判定する。
【００２３】
ステップＳＴ１３において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に低レベル『Ｌ』であると判定されると、ステップＳＴ１４に進んで、上記ステップＳＴ１２と同様に、再度、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルを取り込み、ステップＳＴ１５に進む。ステップＳＴ１５では、上記ステップＳＴ１３と同様に、再度、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に低レベル『Ｌ』かどうかを判定する。
【００２４】
そして、ステップＳＴ１５においても、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に低レベル『Ｌ』であると判定されると、候補クロックＣＬＯＣＫ−Ｂ５を最適なクロックとして固定する。すなわち、第２の回路において、クロックＣＬＯＣＫ−Ｂ５をデータの取り込み用クロックとして発生および使用する。
【００２５】
一方、ステップＳＴ１３またはＳＴ１５において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に低レベル『Ｌ』ではないと判定されると、候補クロックＣＬＯＣＫ−Ｂ５を破棄して他のクロック（例えば、クロックＣＬＯＣＫ−Ｂ６）を候補クロックとして選択（ステップＳＴ１７）し、同様の処理を繰り返す。
【００２６】
以上において、図４および図５に示すタイミング信号発生方法では、例えば、候補クロック（受信用タイミング信号）ＣＬＯＣＫ−Ｂ５に対して２つの判定用クロック（判定用タイミング信号）ＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１を規定し、これら判定用クロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１をステップＳＴ１３およびＳＴ１５で２回判定してクロックＣＬＯＣＫ−Ｂ５で固定するかどうかを決めるようになっており、同様に、候補クロックＣＬＯＣＫ−Ｂ６に対して２つの判定用クロックＣＬＯＣＫ−Ｂ１およびＣＬＯＣＫ−Ｂ２を規定し、これら判定用クロックＣＬＯＣＫ−Ｂ１およびＣＬＯＣＫ−Ｂ２をステップＳＴ１３およびＳＴ１５で２回判定してクロックＣＬＯＣＫ−Ｂ６で固定するかどうかを決めるようになっている。
【００２７】
候補クロックおよび判定用クロックの組み合わせは、使用するクロックの周波数等に応じて変化させることができる。すなわち、クロックの周波数が比較的低い場合（例えば、百数十ＭＨｚ程度以下）には、判定用クロックに対する候補クロックのデータ取り込みタイミング（立ち上がりタイミング）が図４に示すデータ（ＤＡＴＡ）の略中央（Ｆ−ｃ）とし、また、クロックの周波数が高い場合（例えば、数百ＭＨｚ：６２５ＭＨｚ程度以上）には、図４に示すように、データ（ＤＡＴＡ）の中央よりも遅いタイミング（例えば、Ｆ−ｂ５）の方が好ましい。これは、データを伝送するクロックの周波数が高くなると、データのホールド時間よりもセットアップ時間のマージンを考慮しなければならないからである。
【００２８】
さらに、１つの候補クロック（受信用タイミング信号：ＣＬＯＣＫ−Ｂ５）に対する判定用クロック（判定用タイミング信号：ＣＬＯＣＫ−Ｂ０，ＣＬＯＣＫ−Ｂ１）の数は２つに限定されるものではなく、また、判定用クロックによる判定処理の回数（ステップＳＴ１３，ＳＴ１５）も２回に限定されるものではない。
【００２９】
図６は本発明に係るタイミング信号発生方法の他の例を説明するためのタイミング図であり、図７は図６に示すタイミング信号発生方法を説明するための図である。ここで、図６および図７に示すタイミング信号発生方法は、上述した図４および図５を参照して説明したタイミング信号発生方法（クロックの選択および固定）に引き続くもので、固定したクロックの解除、並びに、新たなクロックの選択に関するものである。
【００３０】
図６に示されるように、本タイミング信号発生方法では、判定用クロック（ＣＬＯＣＫ−Ｂ０，ＣＬＯＣＫ−Ｂ１）による判定処理で候補クロック（ＣＬＯＣＫ−Ｂ５）を固定する範囲が、判定用クロックによる判定処理で固定されたクロックを解除しない範囲（維持する範囲）よりも狭くするようになっている。
【００３１】
図７に示されるように、本発明に係るタイミング信号発生方法の他の例は、まず、ステップＳＴ２１において、複数の候補の中からクロックＣＬＯＣＫ−Ｂ５で固定している状態から、ステップＳＴ２２に進み、クロックＣＬＯＣＫ−ＡでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１を叩く、すなわち、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルを取り込む。さらに、ステップＳＴ２３に進んで、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが順に高レベル『Ｈ』および低レベル『Ｌ』かどうかを判定する。
【００３２】
ステップＳＴ２３において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが順に高レベル『Ｈ』および低レベル『Ｌ』であると判定されると、ステップＳＴ２４に進んで、上記ステップＳＴ２２と同様に、再度、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルを取り込み、ステップＳＴ２５に進む。ここで、図４に示されるように、クロックＣＬＯＣＫ−Ｂ０の位相（立ち上がりタイミング）は、クロックＣＬＯＣＫ−Ｂ１の位相（立ち上がりタイミング）よりも４５°進んだタイミングとなっている。
【００３３】
ステップＳＴ２５では、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に高レベル『Ｈ』かどうかを判定する。ステップＳＴ２５において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に高レベル『Ｈ』であると判定されると、すなわち、固定されているクロックＣＬＯＣＫ−Ｂ５の位相が大きく進む方向にずれた場合（図６に示す範囲Ｐ２を逸脱した場合）には、次の候補としてクロックＣＬＯＣＫ−Ｂ５よりも位相が遅れたクロックＣＬＯＣＫ−Ｂ７を選択する。なお、ステップＳＴ２５において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に高レベル『Ｈ』ではないと判定されると、ステップＳＴ２２に戻ることになる。
【００３４】
一方、ステップＳＴ２３において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが順に高レベル『Ｈ』および低レベル『Ｌ』ではないと判定されると、ステップＳＴ２７に進んで、上記ステップＳＴ２２と同様に、再度、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングでクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルを取り込み、ステップＳＴ２８に進む。ステップＳＴ２８において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に高レベル『Ｈ』であると判定されると、すなわち、固定されているクロックＣＬＯＣＫ−Ｂ５の位相が大きく遅れる方向にずれた場合（図６に示す範囲Ｐ２を逸脱した場合）には、次の候補としてクロックＣＬＯＣＫ−Ｂ５よりも位相が進んだクロックＣＬＯＣＫ−Ｂ３を選択する。なお、ステップＳＴ２８において、クロックＣＬＯＣＫ−Ａの立ち上がりタイミングで取り込んだクロックＣＬＯＣＫ−Ｂ０およびＣＬＯＣＫ−Ｂ１のレベルが両方共に高レベル『Ｈ』ではないと判定されると、ステップＳＴ２２に戻ることになる。
【００３５】
このように、判定用クロックによる判定処理で固定されたクロックを解除する範囲（解除するための比較条件）は、固定されたクロックを保持（維持）するための比較条件よりも緩やかとされ、これにより、クロック自身が持つジッタによって解除されてしまうのを防止してクロックの選択（固定或いは解除）動作を安定させるようになっている。
【００３６】
以上において、第２の回路でデータの取り込みおよび選択（固定）するために使用されるクロックは、八相クロックに限定されるものではなく、また、判定に使用する判定用クロックと候補クロックとの組み合わせ等は様々に変更することができるのはいうまでもない。
【００３７】
図８は本発明に係るタイミング信号発生回路（信号伝送システム）の第１実施例を概略的に示すブロック図であり、複数の送信回路を示すものである。図８において、参照符号１６０〜１６ｎはＤ型フリップフロップ、１７０〜１７ｎは送信回路、１８１はクロック載せ換え回路、１８２はＰＬＬ（Phase Locked Loop）回路、１８３はクロック生成回路、そして、１８４はデマルチプレクサ（ＤＥＭＵＸ）を示している。
【００３８】
ここで、各フリップフロップ１６０〜１６ｎは、クロック載せ換え用フリップフロップ１００に対応し、また、各送信回路１７０〜１７ｎは、例えば、図−における送信データ処理部１０に対応する。なお、例えば、図−を参照して説明したように、各送信回路１７０〜１７ｎは、データ速度が１５６ｂｐｓの１６ビットのパラレルデータをデータ速度が２．５Ｇｂｐｓのシリアルデータに変換する１６：１のデマルチプレクサの機能を有している。
【００３９】
図８に示されるように、本第１実施例のタイミング信号発生回路において、各送信データ処理部１７０〜１７ｎ（フリップフロップ１６０〜１６ｎ）に供給される１６ビットのパラレルデータＤＡＴＡ０［１５：０］〜ＤＡＴＡｎ［１５：０］は、全て１つのデータ入力用クロックＰＣＬＫ（共通クロック）に同期して入力される。ところで、パラレルデータに同期したデータ入力用クロックＰＣＬＫは、通常、ロジック回路内を通って伝送されるため、クロック伝播用のロジック回路の特性やノイズの影響等により、位相のばらつき（ジッタ）が大きくなる。そこで、本第１実施例のタイミング信号発生回路においては、高速伝送される信号伝送用クロックＣＬＫ（例えば、周波数が２．５ＧＨｚ）を、データ入力用クロックＰＣＬＫとは別にジッタを抑えた基準クロックＲＥＦＣＬＫから生成する。
【００４０】
すなわち、信号の伝送に使用する信号伝送用クロックＣＬＫは、ＰＬＬ回路１８２により基準クロックＲＥＦＣＬＫの周波数を倍周して生成する。このとき、データ入力用クロックＰＣＬＫおよび基準クロックＲＥＦＣＬＫの周波数は依存関係があるものの、これらデータ入力用クロックＰＣＬＫおよび基準クロックＲＥＦＣＬＫの位相はずれたものになっている。従って、クロック載せ換え回路１８１により、データ入力用クロックＰＣＬＫから、ＰＬＬ回路１８２で生成した信号線伝送回路駆動用クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌｋ３（信号伝送用クロックＣＬＫ）への載せ換えを行う。なお、本第４実施例において、ＰＬＬ回路１８２は、例えば、互いに位相が９０°異なり周波数が６２５ＭＨｚの四相クロック（ｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌｋ３）を出力し、その四相クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌｋ３からデマルチプレクサ１８４により、例えば、周波数が１．２５ＧＨｚの信号伝送用クロックＣＬＫを生成する。
【００４１】
図９は図８のタイミング信号発生回路の動作を説明するための図である。
【００４２】
図９に示されるように、クロック載せ換え回路１８１では、ＰＬＬ回路１８２から出力される互いに９０°の位相差を有する周波数が６２５ＭＨｚの四相クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌｋ３を使用し、周波数が１５６ＭＨｚのクロックｃｌｋａ、クロックｃｌｋａよりも位相が９０°進んだクロックｃｌｋａ−９０、および、クロックｃｌｋａよりも位相が１３５°進んだクロックｃｌｋａ−１３５が生成される。そして、データ入力用クロックＰＣＬＫの立ち上がりエッジが、クロックｃｌｋａ−９０およびクロックｃｌｋａ−１３５が共に低レベル『Ｌ』の位置にある場合、データ入力用クロックＰＣＬＫに同期して入力されるＤＡＴＡｎ［１５：０］（各１６ビットパラレルの入力データＤＡＴＡ０［１５：０］〜ＤＡＴＡｎ［１５：０］）を、クロック載せ換え用フリップフロップ１６ｎ（１６０〜１６ｎ）によって、クロックｃｌｋａの立ち上がりエッジで取り込む。すなわち、クロックｃｌｋａが最適なクロック（setup/holdとも十分にマージンのあるクロック）として選択され、送信回路の共通クロックとして各チャネル（各クロック載せ換え用フリップフロップ１６０〜１６ｎ）に分配される。
【００４３】
ここで、データ入力用クロックＰＣＬＫが上述の条件を満たす位置になかった場合、クロックｃｌｋａよりも９０°だけ位相の遅れたｃｌｋｂに対して、クロックｃｌｋｂよりも位相が９０°進んだクロックｃｌｋｂ−９０およびクロックｃｌｋｂよりも位相が１３５°進んだクロックｃｌｋｂ−１３５を生成し、データ入力用クロックＰＣＬＫの立ち上がりエッジが、クロックｃｌｋｂ−９０およびクロックｃｌｋｂ−１３５が共に低レベル『Ｌ』の位置にある場合、データ入力用クロックＰＣＬＫに同期して入力されるＤＡＴＡｎ［１５：０］を、クロック載せ換え用フリップフロップ１６ｎによって、クロックｃｌｋｂの立ち上がりエッジで取り込む。
【００４４】
さらに、データ入力用クロックＰＣＬＫがクロックｃｌｋｂに対しても最適な位置になかった場合、同様に、クロックｃｌｋｃおよびｃｌｋｄに対して比較処理を行い、最終的には、クロックｃｌｋａ〜ｃｌｋｄのいずれかのクロックが選択されることになる。すなわち、データ入力用クロックＰＣＬＫとＰＬＬ回路１８２の出力（クロックｐｌｌ−ｃｌｋ０〜ｐｌｌ−ｃｌｋ３）から作成したデータ入力用クロックＰＣＬＫと同一周波数の位相のずれた四相クロック（ｃｌｋａ，ｃｌｋｂ，ｃｌｋｃ，ｃｌｋｄ）を比較し、データ入力用クロックＰＣＬＫに同期したパラレルデータ（ＤＡＴＡｎ［１５：０］）をラッチするのに最適な位相関係にあるクロック(ｃｌｋａ）が選択され、これが複数のクロック載せ換え用フリップフロップ１６０〜１６ｎに供給されて複数の信号線１３０〜１３ｎを介して１つのクロックに同期してデータ伝送を行うことが可能になる。
【００４５】
ここで、図９に示されるように、選択される各クロックは、それぞれデータの略中央（Ｆ−ｃ）のタイミングで立ち上がるクロックとされているが、例えば、クロックの周波数がより一層高い場合（例えば、８００ＭＨｚ等）の場合には、図４を参照して説明したように、データのホールド時間よりもセットアップ時間のマージンを考慮しなければならないため、データの中央（Ｆ−ｃ）のタイミングよりも遅れたタイミングで立ち上がるクロックが選択されることになる。
【００４６】
図１０は図８のタイミング信号発生回路におけるクロック載せ換え回路に適用され得るＰＣＬＫ位置検出回路の一例を示す回路図である。図９を参照して説明したクロック載せ換え回路１８１の動作は、図１０に示すようなＰＣＬＫ位置検出回路１９０を適用することにより実現され得る。
【００４７】
図１０に示されるように、ＰＣＬＫ位置検出回路１９０は、２つのＤ型フリップフロップ１９１，１９２およびオアゲート１９３を備えて構成される。フリップフロップ１９１のデータ端子Ｄには、クロックｃｌｋａよりも位相が９０°進んだクロックｃｌｋａ−９０が供給され、また、フリップフロップ１９２のデータ端子Ｄには、クロックｃｌｋａよりも位相が１３５°進んだクロックｃｌｋａ−１３５が供給され、そして、各フリップフロップ１９１および１９２のデータ取り込み端子には、データ入力用クロックＰＣＬＫが入力されている。これにより、フリップフロップ１９１および１９２は、データ入力用クロックＰＣＬＫの立ち上がりエッジによりクロックｃｌｋａ−９０およびｃｌｋａ−１３５を取り込む。さらに、フリップフロップ１９１および１９２の出力は、オアゲート１９３に供給され、このオアゲート１９３の出力が低レベル『Ｌ』のとき、すなわち、データ入力用クロックＰＣＬＫの立ち上がりエッジが、クロックｃｌｋａ−９０およびｃｌｋａ−１３５が共に低レベル『Ｌ』の位置にある場合に、低レベル『Ｌ』の選択信号ＳＥＬａを出力して、クロックｃｌｋａを選択するようになっている。ここで、ＰＣＬＫ位置検出回路或いはクロック載せ換え回路は、様々に変形し得るのはいうまでもない。
【００４８】
図１１は本発明に係るタイミング信号発生回路（信号伝送システム）の第２実施例を概略的に示すブロック図である。図１１において、参照符号５１０は第１の回路（ブロックＡ：送信回路）、５５０は第２の回路（ブロックＢ）、５３０は第１の回路５１０と第２の回路５５０との間でデータの伝送を行うｎビット幅のデータ伝送路、５３１は第１の回路５１０から第２の回路５５０へクロック（ＣＬＯＣＫ−Ａ）を伝送するクロック伝送路、５３２は第２の回路５５０から第１の回路５１０へエラー信号ＥＲＲを伝送するエラー信号伝送路、５５１は受信回路、そして、５５２は判定回路を示している。
【００４９】
図１１に示されるように、本第２実施例のタイミング信号発生回路において、判定回路５５２には、ｍ個の異なる位相のクロックＣＬＯＣＫ−Ｂ（例えば、四相クロック）、同期リセット信号ＲＥＳＹＮＣ、および、ロック信号ＬＯＣＫが供給され、さらに、クロック伝送路５３１を介して第１の回路５１０で使用されるクロックＣＬＯＣＫ−Ａが供給されている。また、判定回路５５２は、受信回路５５１にエラー信号ＥＲＲを出力すると共に、送信回路５１０にもエラー信号ＥＲＲを出力するようになっている。
【００５０】
すなわち、判定回路５５２は、供給されたｍ個の異なる位相のクロックＣＬＯＣＫ−Ｂから最適なクロックを受信クロック（ＣＬＫ）として受信回路５５１へ出力すると共に、固定されているクロックを解除すべきであると判定した場合には、このクロック解除を示すエラー信号ＥＲＲをデータ送信元である送信回路５１０およびデータを受信（再生）する受信回路５５１に出力するようになっている。なお、判定回路５５２の動作は、図４〜図７或いは図８〜図１０を参照して説明したのと同様である。
【００５１】
さらに、判定回路５５２には、外部から直接同期リセット信号ＲＥＳＹＮＣおよびロック信号ＬＯＣＫが入力され、同期リセット信号ＲＥＳＹＮＣによりその判定回路５５２の動作を強制的に再実行させると共に、ロック信号ＬＯＣＫにより判定回路の動作を無効化させる（強制的に固定する）ことができるように構成されている。
【００５２】
図１２は本発明に係るタイミング信号発生回路（信号伝送システム）の第３実施例を概略的に示すブロック図である。
【００５３】
図１２と図１１との比較から明らかなように、本第３実施例のタイミング信号発生回路には、クロックＡＣＬＫから四相クロックＡＣＬＫ［０］，ＡＣＬＫ［１］，ＡＣＬＫ［２］，ＡＣＬＫ［３］を生成する四相クロック生成回路５５３が設けられ、この四相クロック生成回路５５３の出力（四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］）が判定回路５５２へ供給されるようになっている。なお、図１２におけるクロックＰＣＬＫおよびデータＰＤＡＴＡは、図１１におけるクロックＣＬＯＣＫ−ＡおよびデータＤＡＴＡに対応する。
【００５４】
第１の回路（送信回路）５１０は、クロックＰＣＬＫに同期したデータＰＤＡＴＡを出力し、データ伝送路５３０を介して受信回路５５１に供給する。第２の回路５５０では、四相クロック生成回路５５３がクロックＰＣＬＫの２倍の周波数であるクロックＡＣＬＫを元にデータを受信するために使用する四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］を生成し、判定回路５５２は、送信回路５１０から供給されたクロックＰＣＬＫにより判定用クロックのレベルを判定してそれに対応する候補クロックを受信クロック（ＣＬＫ）として受信回路５５１に供給する。なお、判定回路５５２の動作は、図４〜図７或いは図８〜図１０を参照して説明したのと同様である。
【００５５】
さらに、本実施例においても、判定回路５５２は、クロックが特定できない場合にエラー信号ＥＲＲＸを送信回路５１０および受信回路５５１（第２の回路５５０におけるデータ受信部）へ出力するようになっており、また、外部からは強制的にクロックを固定するためのロック信号ＬＯＣＫおよび選択動作を強制的に再実行するための同期リセット信号ＲＥＳＹＮＣが入力されている。ここで、エラー信号ＥＲＲＸは、エラー信号ＥＲＲの反転論理の信号でロウイネーブルの信号である。
【００５６】
図１３は図１２のタイミング信号発生回路における四相クロック生成回路の一例を示す回路図であり、図１４は図１２のタイミング信号発生回路における判定回路の一例を示す回路図であり、そして、図１５は図１２のタイミング信号発生回路の動作を説明するための図である。
【００５７】
図１３に示されるように、四相クロック生成回路５５３は、２つのフリップフロップ５５３１および５５３２を備え、図１５に示されるように、クロックＰＣＬＫの２倍の周波数を有するクロックＡＣＬＫから四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］を生成するようになっている。また、各フリップフロップ５５３１および５５３２には、プリセット信号ＰＲＥＳＥＴが供給されている。この四相クロック生成回路５５３で生成された四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］は、判定回路５５２に供給され、判定用クロックの判定結果に対応した所定の候補クロックが選択されてクロックＣＬＫとして受信回路５５１へ供給される。
【００５８】
判定回路５５２は、複数のフリップフロップ５２１１〜５２１６、複数のＮＡＮＤゲート５２２１〜５２２６、ＡＮＤゲート５２３、複数のＮＯＲゲート５２４１〜５２４４、インバータ５２、および、クロック選択回路５２６を備えている。なお、図１３および図１４に示す四相クロック生成回路５５３および判定回路５５２は単なる一構成例であり、様々な構成とすることができるのはいうまでもない。
【００５９】
図１４の例では、１つの候補クロックに対して２つの判定用クロック（例えば、クロックＡＣＬＫ［０］，ＡＣＬＫ［１］）を設定し、これら判定用クロックをクロックＰＣＬＫで取り込んで判定を行い、その判定用クロックに対応した四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］のうちの候補クロック（例えば、ＡＣＬＫ［３］）を選択信号ＳＥＬにより選択し、受信回路５５１で使用するクロックＣＬＫとして出力する。
【００６０】
図１４に示されるように、フリップフロップ５２１１および５２１３による判定用クロックＡＣＬＫ［０］およびＡＣＬＫ［１］の判定と、フリップフロップ５２１２および５２１４による上記フリップフロップ５２１１および５２１３の出力の判定とにより、すなわち、クロックＰＣＬＫの立ち上がりタイミングで２つの判定用クロックＡＣＬＫ［０］，ＡＣＬＫ［１］を連続して２回判定することで選択信号ＳＥＬを出力し、受信回路５５１に供給するクロックＣＬＫの固定および解除の制御を行う。なお、図１４の判定回路５５２は、ＮＡＮＤゲート５２２４の出力としてエラー信号ＥＲＲＸを出力し、また、同期リセット信号ＲＥＳＹＮＣおよびロック信号ＬＯＣＫにより外部から回路のリセットおよびロック（強制的に固定）を行えるように構成されている。
【００６１】
ここで、図１２に示されるように、エラー信号ＥＲＲＸは、送信回路５１０および受信回路５５１に供給され、それぞれ所定の処理、例えば、送信回路５１０ではデータの出力を停止或いは再送信を行い、また、受信回路５５１ではデータの受信を停止したり或いは受信データの廃棄や再取り込みを行うことになる。なお、本第３実施例では、図１５に示されるように、２つの判定用クロックによる判定でクロックを固定する判定は、例えば、９０°の範囲で行うのに対して、固定されたクロックを解除する判定は、例えば、２７０°の範囲で行うようになっている。
【００６２】
図１６は本発明に係るタイミング信号発生回路の第４実施例を概略的に示すブロック図であり、図１７は図１６のタイミング信号発生回路における八相クロック生成回路の一例を示す回路図であり、そして、図１８は図１６のタイミング信号発生回路の動作を説明するための図である。
【００６３】
図１６と図１２との比較から明らかなように、本第４実施例のタイミング信号発生回路では、前述した第３実施例のタイミング信号発生回路における四相クロック生成回路５５３の代わりに互いに位相が４５°異なる八相クロックＢＣＬＫＫ［０］〜ＢＣＬＫ［７］を生成する八相クロック生成回路５５４が設けられている。
【００６４】
図１７に示されるように、八相クロック生成回路５５４は、５つのフリップフロップ５５４１〜５５４５を備え、図１８に示されるように、クロックＰＣＬＫの４倍の周波数を有するクロックＢＣＬＫから八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］を生成する。また、各フリップフロップ５５４１〜５５４５には、プリセット信号ＰＲＥＳＥＴが供給されている。この八相クロック生成回路５５４で生成された八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］は、判定回路５５２に供給され、判定用クロックの判定結果に対応した所定の候補クロックが選択されてクロックＣＬＫとして受信回路５５１へ供給される。
【００６５】
判定回路５５２は、前述した図１４に示すものと同様であるが、クロック選択回路５２６に供給されるクロックが四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］ではなく八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］とされ、また、判定用クロックが四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］のうちの２つのクロックＡＣＬＫ［０］，ＡＣＬＫ［１］ではなく八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］のうちの２つのクロックＢＣＬＫ［０］，ＢＣＬＫ［１］とされている。
【００６６】
すなわち、判定回路５５２は、図１４に示されるように、フリップフロップ５２１１および５２１３による判定用クロックＢＣＬＫ［０］およびＢＣＬＫ［１］の判定と、フリップフロップ５２１２および５２１４による上記フリップフロップ５２１１および５２１３の出力の判定とにより、すなわち、クロックＰＣＬＫの立ち上がりタイミングで２つの判定用クロックＢＣＬＫ［０］，ＢＣＬＫ［１］を連続して２回判定することで選択信号ＳＥＬを出力し、受信回路５５１に供給するクロックＣＬＫの固定および解除の制御（図５および図７を参照して説明したような制御）を行う。なお、図１４の判定回路５５２は、前述したように、ＮＡＮＤゲート５２２４の出力としてエラー信号ＥＲＲＸを出力し、また、同期リセット信号ＲＥＳＹＮＣおよびロック信号ＬＯＣＫによる外部からのリセットおよびロック（強制的に固定）が可能とされている。
【００６７】
なお、本第４実施例では、図１８に示されるように、２つの判定用クロックによるクロックを固定する判定は、例えば、１３５°の範囲で行うのに対して、固定されたクロックを解除する判定は、例えば、２２５°の範囲で行うようになっている。
【００６８】
図１９は本発明に係るタイミング信号発生回路の第５実施例を概略的に示すブロック図である。図１９において、参照符号５２０は第１の回路、５６０は第２の回路、５３０は第１の回路５２０と第２の回路５６０との間でデータ（クロックも含む）の伝送を行うｎビット幅のデータ伝送路、そして、５３２は第２の回路５６０から第１の回路５２０へエラー信号ＥＲＲＸを伝送するエラー信号伝送路を示している。さらに、参照符号５６１は受信回路、５６２は判定回路、５６４は八相クロック生成回路、そして、５６５はクロック再生回路を示している。
【００６９】
図１９に示されるように、本第５実施例のタイミング信号発生回路において、第１の回路から第２の回路へクロックを伝送するクロック伝送路（５３１）は設けられておらず、データＰＤＡＴＡに含めて伝送するようになっている。すなわち、第２の回路５６０には、クロック再生回路５６５が設けられていて、データ伝送路５３０を介して伝送されるデータＰＤＡＴＡからクロックＤＣＬＫ（図１２において、第１の回路５１０からクロック伝送路５３１を介して第２の回路５５０（判定回路５５２）に伝えられるクロックＰＣＬＫに対応）を再生して判定回路５６２に供給するようになっている。なお、第１の回路５２０から第２の回路５６０へクロック情報も含めてデータ伝送を行うものとしては、例えば、ランレングス５の８Ｂ／１０Ｂ（或いは、１０Ｂ／８Ｂ）やランレングス７２のＳＯＮＥＴ等があり、通常、実際のデータＰＤＡＴＡの規格としては上記した両者の範囲内の値が使用される。
【００７０】
図２０および図２１は図１９のタイミング信号発生回路におけるクロック再生回路の一例を示す回路図であり、図２２は図１９のタイミング信号発生回路におけるクロック再生回路の動作を説明するための図である。
【００７１】
図２０および図２１に示されるように、クロック再生回路５６５は、複数のフリップフロップ６５０〜６５７（図２０（ａ））と、複数のエクスクルーシブノア（ＥＸＮＯＲ）ゲート６６０〜６６７（図２０（ｂ））と、ＮＯＲゲート６７０、複数のＮＡＮＤゲート６７１〜６７４、インバータ６７５，６７６（図２１（ａ））と、選択回路６８１，６８２（図２１（ｂ））とを備えている。
【００７２】
図２０（ａ）に示されるように、各フリップフロップ６５０〜６５７には、それぞれデータＰＤＡＴＡおよび八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］の１つが供給され、データＰＤＡＴＡを各八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］で取り込む。なお、実際には、複数回フリップロップに入力した後に出力（ＢＤ［０］〜ＢＤ［７］）を得る。従って、８つのフリップフロップ６５０〜６５７のいずれかで取り込んだデータが高レベル『Ｈ』と低レベル『Ｌ』との間で変化する境界が存在することになる。
【００７３】
図２０（ｂ）に示されるように、ＥＸＮＯＲゲート６６０〜６６７は、上記境界を検出するためのものであり、隣接する２つのフリップフロップ６５０〜６５７の出力（ＢＤ［０］，ＢＤ［１］；ＢＤ［１］，ＢＤ［２］；…；ＢＤ［７］，ＢＤ［０］）が入力され、それらの出力が高レベル『Ｈ』と低レベル『Ｌ』との間で変化する個所（ＥＸＮＯＲゲート６６０〜６６７の出力ＥＸ０１Ｘ〜ＥＸ７０Ｘのいずれかが低レベル『Ｌ』となる）を検出する。
【００７４】
このように、全てのクロック（クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］）に対してＥＸ［ｎ，ｎ＋１］Ｘを生成した後、図２１（ａ）に示すようなラッチ（ＮＡＮＤゲート６７１，６７２およびインバータ６７５，６７６で構成されたラッチ）に入力し、それぞれの状態をフラグとして保持し、さらに、ＮＯＲゲート６７０およびＮＡＮＤゲート６７３，６７４による論理回路でリセット用信号ＲＳＴ２３Ｘを生成する。なお、図２１（ａ）では、八相クロックのうちＢＣＬＫ［２］とＢＣＬＫ［３］の間に境界が存在する場合を仮定して示すものであり、実際には、同様のブロックが８個存在し、これによりフラグＥＸ０１−Ｆ〜ＥＸ７０Ｆが保持され、また、リセット用信号ＲＳＴ０１Ｘ〜ＲＳＴ７０Ｘが生成される。なお、フラグＥＸ０１−Ｆ〜ＥＸ７０Ｆは、いずれか１つが高レベル『Ｈ』で他は全て低レベル『Ｌ』となる仕様とれている。
【００７５】
さらに、図２１（ｂ）に示されるように、各ラッチに保持されたフラグＥＸ０１−Ｆ〜ＥＸ７０Ｆは、選択信号として選択回路６８１および６８２の選択制御端子ｓｅｌに供給される。選択回路６８１は、選択信号入力により入力された八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］の１つを選択してクロックＤＣＬＫとして出力する。また、選択回路６８２は、選択信号入力により入力されたリセット用信号ＲＳＴ０１Ｘ〜ＲＳＴ７０Ｘの１つを選択してリセット信号ＲＥＳＥＴＸとして出力する。
【００７６】
具体的に、図２２に示されるように、例えば、選択論理がフラグＥＸ２３だけが高レベル『Ｈ』のときは、出力信号（ＤＣＬＫ）としてクロックＢＣＬＫ［０］が選択されると共に、リセット信号（ＲＥＳＥＴＸ）としてリセット用信号ＲＳＴ２３Ｘが選択される。そして、これらのクロックＤＣＬＫおよびリセット信号ＲＥＳＥＴＸは、判定回路５６２に供給される。
【００７７】
図２３は図１９のタイミング信号発生回路における判定回路の一例を示す回路図である。
【００７８】
図２３と図１４との比較から明らかなように、本第５実施例における判定回路５６２は、前述した図１４の判定回路５５２に対してＮＯＲゲート６２１およびインバータ６２２を追加して、インバータ６２２の入力としてリセット信号ＲＥＳＥＴＸを供給し、さらに、図１４の判定回路５５２におけるクロックＰＣＬＫとしてクロック再生回路５６５により得られたクロックＤＣＬＫを使用するように構成されている。
【００７９】
図２４は図１９のタイミング信号発生回路における判定回路の動作を説明するための図である。
【００８０】
具体的に、図２４に示されるように、クロックＤＣＬＫの立ち上がりタイミングで２つの判定用クロックＢＣＬＫ［０］，ＢＣＬＫ［１］を連続して２回判定し、全て低レベル『Ｌ』のときは、例えば、クロックＢＣＬＫ［５］を選択（固定）して受信回路５６１に供給するクロック（受信クロック）ＣＬＫと規定する。なお、使用するクロックの周波数により、受信回路５６１に供給する受信クロックＣＬＫは、クロックＢＣＬＫ［５］ではなく、クロックＢＣＬＫ［４］或いはクロックＢＣＬＫ［３］と規定することもあるのは前述した通りである。また、八相クロックＢＣＬＫ［０］〜ＢＣＬＫ［７］ではなく、四相クロックＡＣＬＫ［０］〜ＡＣＬＫ［３］を使用する場合、例えば、クロックＤＣＬＫの立ち上がりタイミングで２つの判定用クロックＡＣＬＫ［０］，ＡＣＬＫ［１］を連続して２回判定し、全て低レベル『Ｌ』のときは、例えば、クロックＡＣＬＫ［３］を選択して受信クロックＣＬＫとすることになる。
【００８１】
以上の各実施例において、判定回路（５５２，５６２）、クロック生成回路（５５３，５５４）およびクロック再生回路（５６５）等の構成は様々なものを使用することができ、さらに、クロック生成回路の出力は、四相クロックおよび八相クロックに限定されるものではない。
【００８２】
以上のように、本発明に係る各実施例によれば、同一周波数で動作する送受信回路で互いのクロックの位相差が保証されない場合や、そのクロックに含まれるジッタが保証されない場合等においても、安定してデータの送受信を行うことが可能となる。また、データエラーが発生した場合には、その原因の絞込み精度の向上を図ることができる。
【００８３】
（付記１）  異なる位相の複数の候補タイミング信号を生成する候補タイミング信号生成回路と、
前記複数の候補タイミング信号からデータの受信に使用する受信用タイミング信号を所定の条件に従って選択および保持する受信用タイミング信号制御回路と、を備えることを特徴とするタイミング信号発生回路。
【００８４】
（付記２）  付記１に記載のタイミング信号発生回路において、前記受信用タイミング信号制御回路は、
前記各候補タイミング信号に対して予め定められた判定用タイミング信号を比較用タイミング信号と比較する判定用タイミング信号比較回路と、
該判定用タイミング信号比較回路の出力に応じて前記受信用タイミング信号の選択および保持を行う受信用タイミング信号選択保持回路と、を備えることを特徴とするタイミング信号発生回路。
【００８５】
（付記３）  付記２に記載のタイミング信号発生回路において、前記判定用タイミング信号は、前記各候補タイミング信号に対して複数設定され、前記判定用タイミング信号比較回路は、前記比較用タイミング信号と該複数の判定用タイミング信号を比較することを特徴とするタイミング信号発生回路。
【００８６】
（付記４）  付記３に記載のタイミング信号発生回路において、前記判定用タイミング信号比較回路は、前記比較用タイミング信号と前記複数の判定用タイミング信号との比較を複数回実行し、前記受信用タイミング信号選択保持回路は、該判定用タイミング信号比較回路による複数回の比較の出力に応じて前記受信用タイミング信号の選択および保持を行うことを特徴とするタイミング信号発生回路。
【００８７】
（付記５）  付記２に記載のタイミング信号発生回路において、前記比較用タイミング信号は、受信される前記データと並列に供給されることを特徴とするタイミング信号発生回路。
【００８８】
（付記６）  付記２に記載のタイミング信号発生回路において、前記比較用タイミング信号は、受信される前記データのストリームに含めて供給されることを特徴とするタイミング信号発生回路。
【００８９】
（付記７）  付記２に記載のタイミング信号発生回路において、前記受信用タイミング信号制御回路は、さらに、前記判定用タイミング信号比較回路の出力に応じて、前記選択および保持された受信用タイミング信号を解除する受信用タイミング信号解除回路を備えることを特徴とするタイミング信号発生回路。
【００９０】
（付記８）  付記７に記載のタイミング信号発生回路において、前記受信用タイミング信号選択保持回路は、前記受信用タイミング信号解除回路で受信用タイミング信号が解除されたとき、前記判定用タイミング信号比較回路の出力に応じて新たな受信用タイミング信号の選択および保持を行うことを特徴とするタイミング信号発生回路。
【００９１】
（付記９）  付記７に記載のタイミング信号発生回路において、前記受信用タイミング信号制御回路は、さらに、前記受信用タイミング信号解除回路が前記選択および保持された受信用タイミング信号を解除したとき、該タイミング信号発生回路の外部に対して該受信用タイミング信号の解除を通知する受信用タイミング信号解除通知回路を備えることを特徴とするタイミング信号発生回路。
【００９２】
（付記１０）  付記７に記載のタイミング信号発生回路において、前記受信用タイミング信号解除回路が選択および保持された受信用タイミング信号を解除するための前記判定用タイミング信号比較回路における比較条件は、前記受信用タイミング信号選択保持回路が受信用タイミング信号を選択および保持するための前記判定用タイミング信号比較回路における比較条件よりも緩やかであることを特徴とするタイミング信号発生回路。
【００９３】
（付記１１）  付記１〜１０のいずれか１項に記載のタイミング信号発生回路において、前記受信用タイミング信号制御回路は、さらに、前記複数の候補タイミング信号からの受信用タイミング信号の選択および保持を外部から停止させる受信用タイミング信号制御停止回路を備えることを特徴とするタイミング信号発生回路。
【００９４】
（付記１２）  付記１〜１０のいずれか１項に記載のタイミング信号発生回路において、前記受信用タイミング信号制御回路は、さらに、前記複数の候補タイミング信号からの受信用タイミング信号の選択および保持を外部から再実行させる受信用タイミング信号制御再実行回路を備えることを特徴とするタイミング信号発生回路。
【００９５】
（付記１３）  データを送信する送信回路、信号伝送路、および、前記送信回路から前記信号伝送路を介して供給されるデータを受信する受信回路を有する信号伝送システムであって、前記受信回路は、付記１〜１２のいずれか１項に記載のタイミング信号発生回路を備えることを特徴とする信号伝送システム。
【００９６】
（付記１４）  異なる位相の複数の候補タイミング信号を準備し、
前記複数の候補タイミング信号からデータの受信に使用する受信用タイミング信号を所定の条件に従って選択および保持することを特徴とするタイミング信号発生方法。
【００９７】
（付記１５）  付記１４に記載のタイミング信号発生方法において、前記受信用タイミング信号の選択および保持は、
前記各候補タイミング信号に対して予め定められた判定用タイミング信号を比較用タイミング信号と比較し、
前記各候補タイミング信号に対する判定用タイミング信号と前記比較用タイミング信号との比較結果に応じて、前記受信用タイミング信号の選択および保持を行うことを特徴とするタイミング信号発生方法。
【００９８】
（付記１６）  付記１５に記載のタイミング信号発生方法において、前記判定用タイミング信号は前記各候補タイミング信号に対して複数設定され、前記比較用タイミング信号と該複数の判定用タイミング信号を比較することを特徴とするタイミング信号発生方法。
【００９９】
（付記１７）  付記１６に記載のタイミング信号発生方法において、前記比較用タイミング信号と前記複数の判定用タイミング信号との比較を複数回実行し、該複数回の比較用タイミング信号と判定用タイミング信号との比較結果に応じて、前記受信用タイミング信号の選択および保持を行うことを特徴とするタイミング信号発生方法。
【０１００】
（付記１８）  付記１５に記載のタイミング信号発生方法において、前記比較用タイミング信号は、受信される前記データと並列に供給されることを特徴とするタイミング信号発生方法。
【０１０１】
（付記１９）  付記１５に記載のタイミング信号発生方法において、前記比較用タイミング信号は、受信される前記データのストリームに含めて供給されることを特徴とするタイミング信号発生方法。
【０１０２】
（付記２０）  付記１５に記載のタイミング信号発生方法において、前記受信用タイミング信号の選択および保持は、前記各候補タイミング信号に対する判定用タイミング信号と前記比較用タイミング信号との比較結果に応じて、前記選択および保持された受信用タイミング信号を解除することを特徴とするタイミング信号発生方法。
【０１０３】
（付記２１）  付記２０に記載のタイミング信号発生方法において、前記受信用タイミング信号が解除されたとき、前記各候補タイミング信号に対して予め定められた判定用タイミング信号を前記比較用タイミング信号と比較して新たな受信用タイミング信号の選択および保持を行うことを特徴とするタイミング信号発生方法。
【０１０４】
（付記２２）  付記２０に記載のタイミング信号発生方法において、前記選択および保持された受信用タイミング信号が解除されたとき、外部に対して該受信用タイミング信号の解除を通知することを特徴とするタイミング信号発生方法。
【０１０５】
（付記２３）  付記２０に記載のタイミング信号発生方法において、前記選択および保持された受信用タイミング信号を解除するための比較条件は、前記受信用タイミング信号を選択および保持するための比較条件よりも緩やかであることを特徴とするタイミング信号発生方法。
【０１０６】
（付記２４）  付記１４〜２３のいずれか１項に記載のタイミング信号発生方法において、前記複数の候補タイミング信号からの受信用タイミング信号の選択および保持を外部から停止させることを特徴とするタイミング信号発生方法。
【０１０７】
（付記２５）  付記１４〜２３のいずれか１項に記載のタイミング信号発生方法において、前記複数の候補タイミング信号からの受信用タイミング信号の選択および保持を外部から再実行させることを特徴とするタイミング信号発生方法。
【０１０８】
【発明の効果】
以上、詳述したように、本発明によれば、位相差を考慮に入れた上でデータを確実に受信できるクロックを生成し、高速で誤りのない信号伝送を可能にすることができる。
【図面の簡単な説明】
【図１】  従来の信号伝送システムの一例を概略的に示すブロック図である。
【図２】  図１の信号伝送システムにおける動作の一例を説明するためのタイミング図である。
【図３】  従来の信号伝送システムの他の例を概略的に示すブロック図である。
【図４】  本発明に係るタイミング信号発生方法の一例を説明するためのタイミング図である。
【図５】  図４に示すタイミング信号発生方法を説明するための図である。
【図６】  本発明に係るタイミング信号発生方法の他の例を説明するためのタイミング図である。
【図７】  図６に示すタイミング信号発生方法を説明するための図である。
【図８】  本発明に係るタイミング信号発生回路の第１実施例を概略的に示すブロック図である。
【図９】  図８のタイミング信号発生回路の動作を説明するための図である。
【図１０】  図８のタイミング信号発生回路におけるクロック載せ換え回路に適用され得るＰＣＬＫ位置検出回路の一例を示す回路図である。
【図１１】  本発明に係るタイミング信号発生回路の第２実施例を概略的に示すブロック図である。
【図１２】  本発明に係るタイミング信号発生回路の第３実施例を概略的に示すブロック図である。
【図１３】  図１２のタイミング信号発生回路における四相クロック生成回路の一例を示す回路図である。
【図１４】  図１２のタイミング信号発生回路における判定回路の一例を示す回路図である。
【図１５】  図１２のタイミング信号発生回路の動作を説明するための図である。
【図１６】  本発明に係るタイミング信号発生回路の第４実施例を概略的に示すブロック図である。
【図１７】  図１６のタイミング信号発生回路における八相クロック生成回路の一例を示す回路図である。
【図１８】  図１６のタイミング信号発生回路の動作を説明するための図である。
【図１９】  本発明に係るタイミング信号発生回路の第５実施例を概略的に示すブロック図である。
【図２０】  図１９のタイミング信号発生回路におけるクロック再生回路の一例を示す回路図（その１）である。
【図２１】  図１９のタイミング信号発生回路におけるクロック再生回路の一例を示す回路図（その２）である。
【図２２】  図１９のタイミング信号発生回路におけるクロック再生回路の動作を説明するための図である。
【図２３】  図１９のタイミング信号発生回路における判定回路の一例を示す回路図である。
【図２４】  図１９のタイミング信号発生回路における判定回路の動作を説明するための図である。
【符号の説明】
１１０〜１１ｎ…データ用の送信側データ取り込み回路（送信側ラッチ）
１２０〜１２ｎ…データ用の送信側駆動回路（送信側バッファ）
１３０〜１３ｎ…データ用の配線（データ信号線）
１４０〜１４ｎ…データ用の受信側駆動回路（受信側バッファ）
１５０〜１５ｎ…受信側データ取り込み回路（受信側ラッチ）
１６０〜１６ｎ…クロック載せ換え用フリップフロップ
１７０〜１７ｎ…送信データ処理部（送信側ラッチ）
１８１…クロック載せ換え回路
１８２…ＰＬＬ回路
１８３…クロック生成回路
１８４…デマルチプレクサ
１９０…ＰＣＬＫ位置検出回路
５１０，５２０…第１の回路（ブロックＡ：送信回路）
５３０…データ伝送路
５３１…クロック伝送路
５３２…エラー信号伝送路
５５０，５６０…第２の回路（ブロックＢ）
５５１，５６１…受信回路
５５２，５６２…判定回路
５６３…四相クロック生成回路
５６４…八相クロック生成回路
５６５…クロック再生回路
【図１】
0003976573.tif 000002
【図２】
0003976573.tif 000003
【図３】
0003976573.tif 000004
【図４】
0003976573.tif 000005
【図５】
0003976573.tif 000006
【図６】
0003976573.tif 000007
【図７】
0003976573.tif 000008
【図８】
0003976573.tif 000009
【図９】
0003976573.tif 000010
【図１０】
0003976573.tif 000011
【図１１】
0003976573.tif 000012
【図１２】
0003976573.tif 000013
【図１３】
0003976573.tif 000014
【図１４】
0003976573.tif 000015
【図１５】
0003976573.tif 000016
【図１６】
0003976573.tif 000017
【図１７】
0003976573.tif 000018
【図１８】
0003976573.tif 000019
【図１９】
0003976573.tif 000020
【図２０】
0003976573.tif 000021
【図２１】
0003976573.tif 000022
【図２２】
0003976573.tif 000023
【図２３】
0003976573.tif 000024
【図２４】
0003976573.tif 000025