(57)【特許請求の範囲】
【請求項１】
アクセプターを含む膜と、ドナーを含む膜とが積層された構造からなる強誘電体膜の製造方法であって、
前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料が優先的に堆積される表面物性を有する第１の領域と、前記第１の領域に比較して該材料が堆積され難い表面物性を有する第２の領域とを形成する工程（ａ）、および
前記材料を付与し、前記第１の領域に、前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方を選択的に形成する工程（ｂ）、を含む、強誘電体膜の製造方法。
【請求項２】
請求項１において、
前記第１の領域および前記第２の領域は、下地の表面の物性を制御することにより形成される、強誘電体膜の製造方法。
【請求項３】
請求項１または２において、
前記第１の領域および前記第２の領域の一方は、表面修飾層が形成されて構成される、強誘電体膜の製造方法。
【請求項４】
請求項３において、
前記表面修飾層の厚さは、１〜１０ｎｍである、強誘電体膜の製造方法。
【請求項５】
請求項３または４において、
前記表面修飾層は、化学吸着により、該表面修飾層の構成物質を自己集積的に堆積して形成される、強誘電体膜の製造方法。
【請求項６】
請求項３〜５のいずれかにおいて、
前記表面修飾層の材料は、シラン化合物、チオール化合物およびジスルフィド化合物から選択される少なくとも１種である、強誘電体膜の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、
前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料は、インクジェットにより、前記第１の領域に供給される、強誘電体膜の製造方法。
【請求項８】
請求項１〜６のいずれかにおいて、
前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料は、ミスト化されて、前記第１の領域に供給される、強誘電体膜の製造方法。
【請求項９】
請求項１〜８のいずれかにおいて、
前記強誘電体膜は、前記ドナーから前記アクセプターに電子が移動するとともに、正の電荷が、前記ドナーを含む膜から前記アクセプターを含む膜へ移動するものである、強誘電体膜の製造方法。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記ドナーは、フルバレン骨格を有するドナー、メタロセン骨格を有するドナーおよびドナー性金属錯体の群から選択される少なくとも１種である、強誘電体膜の製造方法。
【請求項１１】
請求項１〜１０のいずれかにおいて、
前記アクセプターは、キノン骨格を有するアクセプター、フラーレン系化合物およびアクセプター性金属錯体の群から選択される少なくとも１種である、強誘電体膜の製造方法。
【請求項１２】
請求項１〜１１のいずれかにおいて、
前記強誘電体膜は、前記アクセプターを含む膜と前記ドナーを含む膜との対を複数有する、強誘電体膜の製造方法。
【請求項１３】
請求項１〜１２のいずれかに記載の強誘電体膜の製造方法により製造された、強誘電体膜。
【請求項１４】
請求項１３において、
前記強誘電体膜の形成領域以外の下地の領域において、表面修飾層が形成されている、強誘電体膜。
【請求項１５】
請求項１３において、
前記強誘電体膜と下地との間において、表面修飾層が形成されている、強誘電体膜。
【請求項１６】
請求項１〜１２のいずれかに記載の強誘電体膜の製造方法を含む、強誘電体キャパシタの製造方法。
【請求項１７】
請求項１６に記載の強誘電体キャパシタの製造方法により製造された、強誘電体キャパシタ。
【請求項１８】
請求項１３〜１５のいずれかに記載の強誘電体膜と、第１電極と、第２電極とを含み、前記強誘電体膜は、少なくとも、前記第１電極と前記第２電極との間において、設けられている、強誘電体キャパシタ。
【請求項１９】
請求項１６に記載の強誘電体キャパシタの製造方法を含む、強誘電体メモリ装置の製造方法。
【請求項２０】
請求項１９に記載の強誘電体メモリ装置の製造方法により製造された、強誘電体メモリ装置。
【請求項２１】
請求項１７または１８に記載の強誘電体キャパシタを含む、強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法、強誘電体メモリ装置および強誘電体メモリ装置の製造方法に関する。
【０００２】
【背景技術】
現在、ＩＣメモリとして強誘電体メモリ装置が提案されている。強誘電体メモリ装置は、強誘電体膜を有し、この強誘電体膜を１対の電極で挟んで構成されており、自発分極によりデータを保持するものである。この強誘電体膜は、一般に、ＰＺＴに代表されるペロブスカイト結晶構造を有する無機系の酸化物強誘電体物質からなる。
【０００３】
しかし、酸化物強誘電体の形成には、通常、高温における酸素雰囲気下での熱処理が必要となる。このため、以下のような問題が発生する。１）電極材料として、プラチナやイリジウムなどの貴金属を用いなければならないため、材料コストが増大する。２）アルミニウムやタングステンなどを配線材料とするＬＳＩプロセスとの適合性が悪い。
【０００４】
また、酸化物強誘電体物質は、微細加工する際のドライエッチングで一般的に用いられるエッチングガスとの反応性が乏しい。このため、酸化物強誘電体は、微細な加工が困難である。
【０００５】
そこで、現在、強誘電体物質として、ポリフッ化ビニリデン系の有機強誘電体材料が提案されている。しかし、ポリフッ化ビニリデン系の有機強誘電体材料は、駆動電圧が高く、応答速度が遅いという問題を有する。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、酸化物強誘電体材料やポリフッ化ビニリデン系の有機強誘電体材料でないものからなる、新規の強誘電体膜の製造方法を提供することにある。
【０００７】
本発明の他の目的は、上記本発明に係る強誘電体膜を有する強誘電体キャパシタの製造方法を提供することにある。
【０００８】
本発明の他の目的は、上記本発明に係る強誘電体キャパシタを有する強誘電体メモリ装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
（強誘電体膜の製造方法）
本発明の強誘電体膜の製造方法は、
アクセプターを含む膜と、ドナーを含む膜とを有する強誘電体膜の製造方法であって、
前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料が優先的に堆積される表面物性を有する第１の領域と、前記第１の領域に比較して該材料が堆積され難い表面物性を有する第２の領域とを形成する工程（ａ）、および
前記材料を付与し、前記第１の領域に、前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方を選択的に形成する工程（ｂ）、を含む。
【００１０】
ここで、「ドナー」とは、アクセプターに電子を与えやすい物質をいう。つまり、「アクセプター」とは、ドナーから電子を受け取りやすい物質をいう。
【００１１】
本発明においては、第１の領域と第２の領域とを形成する工程を含む。この第１の領域は、アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料が、第２の領域に比較して、優先的に堆積される表面物性を有する。その結果、第１の領域に、その材料を選択的に形成することができる。したがって、アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方を、エッチングする必要がないため、工程数の低減を図ることができる。また、アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方を全面に形成する必要がないため、材料の消費を抑えることができ、材料の利用効率を高めることができる。
【００１２】
なお、アクセプターを含む膜と、ドナーを含む膜とを有する膜が強誘電性を示す理由は、後に詳述する。
【００１３】
前記第１の領域および前記第２の領域は、下地の表面の物性を制御することにより形成されることができる。また、前記第１の領域および前記第２の領域の一方は、表面修飾層が形成されて構成されることができる。
【００１４】
表面修飾層は、たとえば少なくとも次のいずれかの態様をとることができる。
【００１５】
（１）前記表面修飾層の厚さは、１〜１０ｎｍである態様。
【００１６】
（２）前記表面修飾層は、化学吸着により、該表面修飾層の構成物質を自己集積的に堆積して形成される態様。
【００１７】
（３）前記表面修飾層の材料は、シラン化合物、チオール化合物およびジスルフィド化合物から選択される少なくとも１種である態様。
【００１８】
前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料は、インクジェットにより、前記第１の領域に供給されることができる。または、前記アクセプターを含む膜および前記ドナーを含む膜の少なくとも一方の材料は、ミスト化されて、前記第１の領域に供給されることができる。
【００１９】
前記ドナーから前記アクセプターに電子が移動するとともに、正の電荷が、前記ドナーを含む膜から前記アクセプターを含む膜へ移動する強誘電体膜であると、系の安定化を図ることができる。
【００２０】
前記ドナーは、フルバレン骨格を有するドナー、メタロセン骨格を有するドナーおよびドナー性金属錯体の群から選択される少なくとも１種であることができる。
【００２１】
前記アクセプターは、キノン骨格を有するアクセプター、フラーレン系化合物およびアクセプター性金属錯体の群から選択される少なくとも１種であることができる。
【００２２】
前記強誘電体膜は、前記アクセプターを含む膜と、前記ドナーを含む膜とが積層されて構成されていてもよい。
【００２３】
前記強誘電体膜は、前記アクセプターを含む膜と前記ドナーを含む膜との対が、複数有していてもよい。
【００２４】
（強誘電体膜の製造方法）
本発明の強誘電体膜は、請求項１〜１３のいずれかに記載の強誘電体膜の製造方法により製造されている。
【００２５】
本発明の強誘電体膜は、前記強誘電体膜の形成領域以外の下地の領域において、表面修飾層が形成されていることができる。または、前記強誘電体膜と下地との間において、表面修飾層が形成されていることができる。
【００２６】
（強誘電体キャパシタの製造方法）
本発明の強誘電体キャパシタの製造方法は、請求項１〜１３のいずれかに記載の強誘電体膜の製造方法を含む。
【００２７】
（強誘電体キャパシタ）
本発明の第１の強誘電体キャパシタは、請求項１７に記載の強誘電体キャパシタの製造方法により製造されている。
【００２８】
本発明の第２の強誘電体キャパシタは、請求項１４〜１６のいずれかに記載の強誘電体膜と、第１電極と、第２電極とを含み、前記強誘電体膜は、少なくとも、前記第１電極と前記第２電極との間において、設けられていることができる。
【００２９】
（強誘電体メモリ装置の製造方法）
本発明の強誘電体メモリ装置の製造方法は、請求項１７に記載の強誘電体キャパシタの製造方法を含む。
【００３０】
（強誘電体メモリ装置）
本発明の第１の強誘電体メモリ装置は、請求項２０に記載の強誘電体メモリ装置の製造方法により製造されている。
【００３１】
本発明の第２の強誘電体メモリ装置は、請求項１８または１９に記載の強誘電体キャパシタを含んでいる。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００３３】
［製造プロセス］
以下、実施の形態に係る強誘電体キャパシタの製造方法について説明する。図１は、実施の形態に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【００３４】
まず、図１（ａ）に示すように、基体１００の上に、第１電極２０を形成する。第１電極２０の形成方法は、特に限定されず、例えば気相法、液相法などを用いることができる。気相法としては、スパッタリング、真空蒸着、ＭＯＣＶＤなどを用いることができる。また、液相法としては、電解メッキ、無電解メッキなどを適用できる。第１の電極の材質は、特に限定されず、たとえばＡｌ、Ｎｉ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｉｒ，ＩｒＯｘ，Ｐｔ，Ｒｕ，ＲｕＯｘ，ＳｒＲｕＯｘ，ＬａＳｒＣｏＯｘ、ＩＴＯ（インジウム−スズ酸化物）である。第１電極２０の厚さは、たとえば１０〜４００ｎｍである。
【００３５】
次に、リソグラフィ技術を利用して、第１電極２０を選択的にエッチングし、第１電極２０をパターニングする。
【００３６】
次に、図１（ｂ）に示すように、ドナーを含む膜３２およびアクセプターを含む膜３４の材料が優先的に堆積され易い第１の領域５０と、第１の領域５０に比べてその材料が堆積され難い第２の領域５２とを形成する。具体的には、下地の表面の物性を制御することにより、第１の領域５０と、第２の領域５２とを形成することができる。つまり、第１の領域５０は、その材料が堆積され易い表面物性を有し、第２の領域５２はその材料が堆積され難い表面物性を有する。これにより、第１の領域５０と第２の領域５２との表面物性の差を利用して、選択的にドナーを含む膜３２およびアクセプターを含む膜３４が選択的に形成される。制御され得る下地の表面の物性としては、たとえば、表面自由エネルギー、静電エネルギー、磁気エネルギー、水素結合エネルギーを挙げることができる。
【００３７】
以下、図１（ａ）および図１（ｂ）を参照しながら、第１の領域５０および第２の領域５２の形成方法を説明する。
【００３８】
図１（ａ）に示すように、基体１００および第１電極２０の上に、表面修飾層４０を形成する。表面修飾層４０は、表面修飾層４０が形成された下地の上において、ドナーを含む膜３２およびアクセプターを含む膜３４の材料が堆積され難い性質を有する。また、表面修飾層４０は、さらに、第２電極２２を形成するための材料が堆積され難いような表面特性を有することが好ましい。表面修飾層４０の厚さは、たとえば０．５〜１００ｎｍであり、好ましくは１〜１０ｎｍである。
【００３９】
表面修飾層４０は、ＣＶＤ等の気相成長法により形成してもよいし、スピンコート法やディップ法などの液相を用いた方法によって形成してもい。液相を用いた方法により表面修飾層４０を形成する場合には、液体又は溶媒に溶かした物質を使用することができる。表面修飾層４０の材料は、シラン化合物、チオール化合物およびジスルフィド化合物のうちから選択される少なくとも１種であることができる。
【００４０】
シラン化合物の具体例としては、シランカップリング剤（有機ケイ素化合物）を挙げることができる。シランカップリング剤とは、Ｒ2nＳｉＸ4-n（ｎは自然数、Ｒ2はＨ、アルキル基等の置換可能な炭化水素基）で表される化合物であり、Ｘは−ＯＲ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−ＯＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可能な炭化水素基）。
【００４１】
チオール化合物とは、メルカプト基（−ＳＨ）を持つ有機化合物（Ｒ1−ＳＨ；Ｒ1はアルキル基等の置換可能な炭化水素基）の総称をいう。表面修飾層４０を液相で形成する場合には、その溶液は、このようなチオール化合物を、例えば、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして０．１〜１０ｍＭ程度の溶液であることができる。
【００４２】
上記のシランカップリング剤およびチオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ2m（ｎ、ｍは自然数）であるようなフッ素原子を有する化合物は表面自由エネルギーが低くなり、アクセプターを含む膜３２およびドナーを含む膜３４の材料との親和性が小さくなるため、好適に用いられる。
【００４３】
また、表面修飾層４０を、自己組織化膜（自己集積化膜）により構成させてもよい。ここで、自己組織化膜とは、下地の構成物質と化学結合ができる、自己組織化膜の原料物質を供給することにより、自己集積的に堆積して得られる膜である。たとえば、原料物質を溶液状態にし、基体１００を浸漬することにより自己組織化膜を形成することができる。または、自己組織化膜の原料物質が気化しやすい場合には、この原料物質と基体１００をチャンバ内に放置することで、自己組織化膜を形成することができる。
【００４４】
次に、図１（ｂ）に示すように、表面修飾層４０をパターニングする。こうして、表面修飾層４０が除去された領域において第１の領域５０が形成され、表面修飾層４０が形成されている領域において第２の領域５２が形成される。
【００４５】
表面修飾層４０のパターニングは、たとえば次のようにして行うことができる。たとえば、光（たとえば４００ｎｍ以下の波長の光）を当てることで、表面修飾層４０を構成する分子が分解反応を起こして除去される場合には、図２に示すように、所定領域のみ光を照射して、その部分の表面修飾層４０を除去してもよい。このような光によるパターニングは、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線、または、イオンビームなどによって直接的に表面修飾層４０をパターニングすることができる。
【００４６】
次に、図１（ｃ）に示すように、第１電極２０の上に、ドナーを含む膜３２を形成する。つまり、ドナーを含む膜３２の材料を供給することにより、第１の領域５０に選択的にドナーを含む膜３２を形成する。ここで、ドナーを含む膜３２が第１の領域５０に選択的に形成されるのは、第２の領域５２には表面修飾層４０が形成されているため、ドナーを含む膜３２の材料が、第２の領域５２に比べて第１の領域５０に優先的に堆積されるからである。ドナーを含む膜３２の材料の供給方法としては、たとえばインクジェット法で選択的に供与する方法、または、その材料の溶液を超音波などによりミスト化して第１の領域５０に選択的に供給するミストデポジション法を採用することもできる。ドナーを含む膜３２の厚さは、たとえば１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍである。
【００４７】
ここで、ドナーとしては、フルバレン骨格を有するドナー、メタロセン骨格を有するドナー、ドナー性金属錯体を挙げることができる。
【００４８】
フルバレン骨格を有するドナーとしては、たとえば、下記一般式（１）で表される化合物を挙げることができる。
【００４９】
【化１】
0003998916.tif 000002
【００５０】
式中、Ｒ1、Ｒ2、Ｒ3およびＲ4は、Ｈ、アルキル基、−ＳＨまたは−ＳＲｍを表し、Ｘは、ＳまたはＳｅを表す。ここで、Ｒｍは、アルキル基を表す。
【００５１】
フルバレン骨格を有するドナーの具体例としては、１）Ｒ1、Ｒ2、Ｒ3およびＲ4がＨであり、ＸがＳである、テトラチアフルバレン（ＴＴＦ）、２）Ｒ1、Ｒ2、Ｒ3およびＲ4がＣＨ3であり、ＸがＳｅである、テトラメチルテトラセレナフルバレン（ＴＭＴＳＦ）、３）下記式（２）で表される化合物のビスエチレンジチオテトラフルバレン（ＢＥＤＴ−ＴＴＦ）を挙げることができる。
【００５２】
【化２】
0003998916.tif 000003
【００５３】
メタロセン骨格を有するドナーとしては、たとえば、下記一般式（３）で表される化合物を挙げることができる。
【００５４】
【化３】
0003998916.tif 000004
【００５５】
式（３）中、Ｒは、たとえばＨまたはＣＨ3を表し、ＭはたとえばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｃｒ、ＲｕまたはＳｍを表す。なお、各Ｒは、相互に同じであっても、異なっていてもよい。
【００５６】
ドナー性金属錯体としては、たとえば、下記一般式（４）で表される化合物を挙げることができる。
【００５７】
【化４】
0003998916.tif 000005
【００５８】
式中、Ｍは、たとえばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｃｒ、ＲｕまたはＳｍを表す。
【００５９】
一般式（４）において、錯体の配位子は、Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子と、Ｒ3、Ｒ5およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子およびＲ3、Ｒ5およびＲ6の配位位置を占める３座配位子は、たとえば下記式（５）で表される化合物を挙げることができる。
【００６０】
【化５】
0003998916.tif 000006
【００６１】
または、一般式（４）において、錯体の配位子は、Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子と、Ｒ2、Ｒ3およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子およびＲ2、Ｒ3およびＲ6の配位位置を占める３座配位子は、たとえば下記式（６）で表される化合物を挙げることができる。
【００６２】
【化６】
0003998916.tif 000007
【００６３】
次に、ドナーを含む膜３２の上に、アクセプターを含む膜３４を選択的に形成し、ドナーを含む膜３２とアクセプターを含む膜３４とを有する強誘電体膜３０を形成する。具体的には、アクセプターを含む膜３４の材料を供給することにより、第１の領域５０に選択的にアクセプターを含む膜３４が形成される。ここで、アクセプターを含む膜３４が第１の領域５０に選択的に形成されるのは、第２の領域５２には表面修飾層４０が形成されているため、アクセプターを含む膜３４の材料が、第２の領域５２に比べて第１の領域５０に優先的に堆積されるからである。アクセプターを含む膜３２の材料の供給方法としては、たとえばインクジェット法で選択的に供与する方法、または、その材料の溶液を超音波などによりミスト化して第１の領域に選択的に供給するミストデポジション法を採用することもできる。アクセプターを含む膜の厚さは、たとえば１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍである。
【００６４】
ここで、アクセプターとしては、たとえば、キノン骨格を有するアクセプター、フラーレン系化合物、アクセプター性金属錯体を挙げることができる。
【００６５】
キノン骨格を有するアクセプターとしては、たとえば、下記一般式（７）により表される化合物を挙げることができる。
【００６６】
【化７】
0003998916.tif 000008
【００６７】
一般式（７）において、ＲはたとえばＨ、Ｆ、ＣｌまたはＢｒを表し、ＸはたとえばＯ、Ｎ（ＣＮ）またはＣ（ＣＮ）2を表す。
【００６８】
キノン骨格を有するアクセプターとしては、より具体的には、１）ＲがＨであり、ＸがＣ（ＣＮ）2である、テトラシアノキノンジメタン（ＴＣＮＱ）、２）ＲがＣｌであり、ＸがＯである、クロラニルを挙げることができる。
【００６９】
フラーレン系化合物としては、たとえば、Ｃ60、Ｃ70、Ｃ82、Ｃ90、カーボンナノチューブを挙げることができる。
【００７０】
アクセプター性金属錯体としては、たとえば、下記一般式（８）により表される化合物を挙げることができる。
【００７１】
【化８】
0003998916.tif 000009
【００７２】
式中、Ｍは、たとえばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｃｒ、ＲｕまたはＳｍを表す。
【００７３】
一般式（８）において、錯体の配位子は、Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子と、Ｒ3、Ｒ5およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子およびＲ3、Ｒ5およびＲ6の配位位置を占める３座配位子は、たとえば下記式（９）で表される化合物を挙げることができる。
【００７４】
【化９】
0003998916.tif 000010
【００７５】
または、一般式（８）において、錯体の配位子は、Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子と、Ｒ2、Ｒ3およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子およびＲ2、Ｒ3およびＲ6の配位位置を占める３座配位子は、たとえば下記式（１０）で表される化合物を挙げることができる。
【００７６】
【化１０】
0003998916.tif 000011
【００７７】
次に、強誘電体膜３０の上に、第２電極２２を形成する。第２電極２２の材料は、第１電極２０と同一の材料を適用でき、好ましくは表面修飾層４０の上に堆積され難い材料である。電極の材料が上部電極の上に堆積され難い材料であることにより、第２電極をエッチングすることなく、選択的に強誘電体膜３０の上に、第２電極２２を形成することができる。この場合、第２電極２２は、たとえば、気相法により形成されることができる。また、第２電極２２の形成方法としては、第２電極２２の材料の溶液を液相の状態で強誘電体膜３０の上に、インクジェット法で選択的に供与する方法、または、その材料の溶液を超音波などによりミスト化して第１の領域に選択的に供給するミストデポジション法を採用することもできる。
【００７８】
次に、必要に応じて、表面修飾層４０を除去する。表面修飾層４０の除去方法は、たとえば、表面修飾層４０のパターニング工程で説明した方法で行うことができる。
【００７９】
以上のようにして、強誘電体キャパシタＣ１００を形成することができる。
【００８０】
以下、実施の形態の作用効果を説明する。
【００８１】
本実施の形態においては、第１の領域５０と第２の領域５２とを形成し、第１の領域５０において、ドナーを含む膜３２およびアクセプターを含む膜３４を、選択的に形成している。したがって、ドナーを含む膜３２およびアクセプターを含む膜３４をパターニングするための、エッチング工程が不要であり、プロセス数の低減を図ることができる。
【００８２】
また、本実施の形態においては、ドナーを含む膜３２およびアクセプターを含む膜３４を全面に形成する必要がない。このため、材料の消費を抑えることができ、材料の利用効率を高めることができる。
【００８３】
［変形例］
上記実施の形態は、次の変形が可能である。
【００８４】
（１）上記実施の形態においては、第１電極２０を形成した後に、第１の領域５０および第２の領域５２を形成した。しかし、これに限定されず、図３（ａ）に示すように、第１の領域５０および第２の領域５２を形成し、その後に、図３（ｂ）に示すように、第１の領域５０に選択的に第１電極２０を形成してもよい。第１電極２０は、上記の実施の形態における第２電極と同様の方法により形成することができる。
【００８５】
（２）上記実施の形態においては、ドナーを含む膜３２の上に、アクセプターを含む膜３４を形成した。しかし、これに限定されず、アクセプターを含む膜の上に、ドナーを含む膜を形成してもよい。
【００８６】
（３）上記実施の形態の製造プロセスは、図４に示すように、ドナーを含む膜３２とアクセプタを含む膜３４とが、交互に積層されて構成された強誘電体膜３０を有する強誘電体キャパシタの製造においても適用できる。
【００８７】
（４）図５に示すように、第１の領域５０において表面修飾層４２を形成してもよい。この場合、表面修飾層４２は、基体１００の表面に比べて、ドナーを含む膜３２およびアクセプターを含む膜３４の材料に対して親和性を有する材質からなる。したがって、この材質からなる表面修飾層４２を形成することによって、ドナーを含む膜３２およびアクセプターを含む膜３４を選択的に、表面修飾層４２の上に形成することができる。
【００８８】
（５）上記の実施の形態においては、ドナーを含む膜とアクセプターを含む膜とを選択的に形成した。しかし、これに限定されず、ドナーを含む膜およびアクセプターを含む膜のいずれか一方のみを、選択的に形成してもよい。
【００８９】
［強誘電体キャパシタ］
本発明の強誘電体キャパシタの製造方法により得られた強誘電体キャパシタは、たとえば次の構成を有する。以下、図１（ｄ）に示す強誘電体キャパシタを例にとり、強誘電体キャパシタを説明する。
【００９０】
強誘電体キャパシタＣ１００は、基体１００の上に形成されている。強誘電体キャパシタＣ１００は、下部電極（第１電極）２０、強誘電体膜３０および上部電極（第２電極）２２が順次積層されて、構成されている。強誘電体膜３０は、ドナーを含む膜３２と、アクセプターを含む膜３４とが順次積層されて構成されている。図１（ｄ）に示された例では、ドナーを含む膜３２の上に、アクセプターを含む膜３４が形成されているが、これに限定されず、アクセプターを含む膜の上に、ドナーを含む膜を形成してもよい。
【００９１】
上記の強誘電体膜３０によれば、次の作用効果が奏される。
【００９２】
（１）この強誘電体膜３０は、酸化物強誘電体物質から構成されていない。したがって、強誘電体膜３０の微細加工が容易である。
【００９３】
（２）強誘電体膜が酸化物強誘電体物質からなる場合には、電極の材料が制限され、しかも適用できる電極の材料が高価であった。しかし、この強誘電体膜によれば、安価で微細加工し易い電極・配線材料（たとえばアルミニウム）を、第１および第２電極２０，２２の材料として適用することができる。
【００９４】
（３）この強誘電体キャパシタによれば、強誘電体膜がポリフッ化ビニリデンからなる場合に比べて、低電圧駆動が可能である。
【００９５】
［強誘電性を示す原理］
以下に、ドナーを含む膜３２と、アクセプターを含む膜３４との積層膜が、強誘電性を示す理由を説明する。
【００９６】
図６（Ａ）に示すように、第１電極２０と第２電極２２との間において電圧を印加することにより、ドナーを含む膜３２とアクセプターを含む膜３４との界面において、ドナーからアクセプターに電子が移動し、分極する。その結果、ドナーを含む膜３２とアクセプターを含む膜３４との積層膜は、強誘電性を示すこととなる。なお、この積層膜が強誘電性を示すことは、後述する実験例からも明らかである。
【００９７】
また、図６（Ｂ）に示すように、ドナーを含む膜３２とアクセプターを含む膜３４との界面において、ドナーからアクセプターに電子が移動する際に、同時に、正に帯電した物質（たとえばプロトン）を移動させることが好ましい。この場合、アクセプターを含む膜３４において電荷が中和され、電子が移動して分極した結果生じた負電荷同士のクーロン反発を抑えることができ、分極を確実にすることができる。すなわち、分極前の初期状態に戻るのを確実に抑えることができる。その結果、確実に、ドナーを含む膜とアクセプターを含む膜との積層膜は、強誘電性を示すこととなる。
【００９８】
［強誘電体キャパシタの適用例］
以下、本発明に係る強誘電体キャパシタの製造方法は、次の強誘電体キャパシタの製造に適用することができる。
【００９９】
（第１の強誘電体メモリ装置）
図７は、第１の強誘電体メモリ装置１０００を模式的に示す断面図である。この強誘電体メモリ装置１０００は、強誘電体メモリ装置の制御を行うトランジスタ形成領域を有する。このトランジスタ形成領域が上記の実施の形態で述べた基体１００に相当する。
【０１００】
基体１００は、半導体基板１０にトランジスタ１２を有する。トランジスタ１２は、公知の構成を適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯＳＦＥＴを用いることができる。図示の例ではＭＯＳＦＥＴを用いており、トランジスタ１２は、ドレインおよびソース１４、１６と、ゲート電極１８とを有する。ドレインおよびソースの一方１４には電極１５が形成され、ドレインおよびソースの他方１６にはプラグ電極２６が形成されている。プラグ電極２６は、必要に応じてバリア層を介して強誘電体キャパシタＣ１００の第１電極２０に接続されている。そして、各メモリセルは、ＬＯＣＯＳあるいはトレンチアイソレーションなどの素子分離領域１７によって分離されている。トランジスタ１２などが形成された半導体基板１０上には、酸化シリコンなどの絶縁物からなる層間絶縁膜１９が形成されている。
【０１０１】
以上の構成において、強誘電体キャパシタＣ１００より下の構造体が基体１００であるトランジスタ形成領域を構成している。このトランジスタ形成領域は、具体的には、半導体基板１０に形成されたトランジスタ１２、電極１５，２６、層間絶縁層１９などを有する構造体からなる。このような基体１００上に、第１電極２０、強誘電体膜３０および第２電極２２が積層された強誘電体キャパシタＣ１００が形成されている。強誘電体膜３０は、図７の例では、ドナーを含む膜３２およびアクセプターを含む膜３４が順次積層されて構成されている。そして、図７の例では、表面修飾層１４０が、第１電極２０と強誘電体膜３０との間において、形成されている。なお、表面修飾層１４０は、強誘電体膜３０の形成領域以外の領域に形成された態様であってもよい。
【０１０２】
この強誘電体メモリ装置１０００は、ＤＲＡＭセルと同様に、蓄積容量に情報としての電荷をため込む構造を有する。すなわち、メモリセルは、図８および図９に示すように、トランジスタと強誘電体キャパシタにより構成される。
【０１０３】
図８は、メモリセルが１つのトランジスタ１２と１つの強誘電体キャパシタＣ１００とを有する、いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電体キャパシタＣ１００の一端は、ビット線ＢＬとの接続をオン・オフするトランジスタ１２を介してビット線に接続される。また、強誘電体キャパシタＣ１００の他端は、プレート線ＰＬと接続されている。そして、トランジスタ１２のゲートはワード線ＷＬに接続されている。ビット線ＢＬは、信号電荷を増幅するセンスアンプ２００に接続されている。
【０１０４】
以下に、１Ｔ１Ｃセルにおける動作の例を簡単に説明する。
【０１０５】
読み出し動作においては、ビット線ＢＬを０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トランジスタ１２をオンする。その後、プレート線ＰＬを０Ｖから電源電圧ＶCC程度まで印加することにより、強誘電体キャパシタＣ１００に記憶した情報に対応した分極電荷量がビット線ＢＬに伝達される。この分極電荷量によって生じた微少電位変化を差動式センスアンプ２００で増幅することにより、記憶情報をＶCCまたは０Ｖの２つの情報として読み出すことができる。
【０１０６】
書き込み動作においては、ワード線ＷＬに電圧を印加し、トランジスタ１２をオン状態にした後、ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘電体キャパシタＣ１００の分極状態を変更し決定する。
【０１０７】
図９は、２つのトランジスタ１２と２つの強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述した１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保持する構造を有する。すなわち、２Ｔ２Ｃセルでは、センスアンプ２００への２つの差動入力として、相補型にデータを書き込んだ２つのメモリセルから相補信号を入力し、データを検出する。このため、２Ｔ２Ｃセル内の２つの強誘電体キャパシタＣ１００，Ｃ１００は同じ回数の書き込みが行われるため、強誘電体キャパシタＣ１００の強誘電体膜の劣化状態が等しくなり、安定な動作が可能となる。
【０１０８】
（第２の強誘電体メモリ装置）
図１０および図１１は、ＭＩＳトランジスタ型メモリセルを有する強誘電体メモリ装置２０００を示す。この強誘電体メモリ装置２０００は、ゲート絶縁層１３に強誘電体キャパシタＣ１００を直接接続する構造を有する。具体的には、半導体基板１０にソースおよびドレイン１４，１６が形成され、さらに、ゲート絶縁層１３上には、フローティングゲート電極（第１電極）２０、強誘電体膜３０およびゲート電極（第２電極）２２が積層された強誘電体キャパシタＣ１００が接続されている。強誘電体膜３０は、図１０の例においては、ドナーを含む膜３２およびアクセプターを含む膜３４が積層されて構成されている。そして、図１０の例では、表面修飾層１４０が、第１電極２０と強誘電体膜３０との間において、形成されている。なお、表面修飾層１４０は、強誘電体膜３０の形成領域以外の領域に形成された態様であってもよい。
【０１０９】
この強誘電体メモリ装置２０００においては、半導体基板１０、ソース，ドレイン１４，１６およびゲート絶縁層１３が、第１の実施の形態で述べた基体１００に相当する。
【０１１０】
また、この強誘電体メモリ装置２０００は、図１１に示すように、ワード線ＷＬは各セルのゲート電極２２に接続され、ドレインはビット線ＢＬに接続されている。この強誘電体メモリ装置においては、データの書き込み動作は、選択するセルのワード線ＷＬとウェル（ソース）間に電界を印加することによって行われる。また、読み出し動作は、選択セルに対応するワード線ＷＬを選択し、選択セルのビット線ＢＬに接続したセンスアンプ２００によって各トランジスタを流れる電流量を検出することで行われる。
【０１１１】
（第３の強誘電体メモリ装置）
図１２は、第３の強誘電体メモリ装置を模式的に示す図であり、図１３は、メモリセルアレイの一部を拡大して示す平面図であり、図１４は、図１２のＡ−Ａ線に沿った断面図である。平面図において、（  ）内の数字は最上層より下の層を示す。
【０１１２】
この例の強誘電体メモリ装置３０００は、図１２に示すように、メモリセル１２０が単純マトリクス状に配列されたメモリセルアレイ１００Ａと、メモリセル（強誘電体キャパシタＣ１００）１２０に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路、例えば、第１信号電極（第１電極）２０を選択的に制御するための第１駆動回路１５０と、第２信号電極（第２電極）２２を選択的に制御するための第２駆動回路１５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【０１１３】
メモリセルアレイ１００Ａは、行選択のための第１信号電極（ワード線）２０と、列選択のための第２信号電極（ビット線）２２とが直交するように配列されている。すなわち、Ｘ方向に沿って第１信号電極２０が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って第２信号電極２２が所定ピッチで配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。
【０１１４】
メモリセルアレイ１００Ａは、図１３および図１４に示すように、絶縁性の基体１００上に、第１信号電極２０、強誘電体膜３０および第２信号電極２２が積層され、第１信号電極２０，強誘電体層３０および第２信号電極２２によって強誘電体キャパシタ１２０が構成される。すなわち、第１信号電極２０と第２信号電極２２との交差領域において、それぞれ強誘電体キャパシタ１２０からなるメモリセルが構成されている。強誘電体膜３０は、図１４の例においては、ドナーを含む膜３２およびアクセプターを含む膜３４が順次積層されて構成されている。そして、図１４の例では、表面修飾層１４０が、第１信号電極２０と強誘電体膜３０との間において、形成されている。なお、表面修飾層１４０は、強誘電体膜３０の形成領域以外の領域に形成された態様であってもよい。
【０１１５】
また、強誘電体膜３０と第２信号電極２２とからなる積層体の相互には、基体１００および第１信号電極２０の露出面を覆うように、誘電体層３８が形成されている。この誘電体層３８は、強誘電体膜３０に比べて小さい誘電率を有することが望ましい。このように強誘電体膜３０および第２信号電極２２からなる積層体の相互間に、強誘電体膜３０より誘電率の小さい誘電体層３８を介在させることにより、第１，第２信号電極２０，２２の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置３０００における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【０１１６】
次に、強誘電体メモリ装置３０００における書き込み，読み出し動作の一例について述べる。
【０１１７】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。さらにこのとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【０１１８】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【０１１９】
以上、蓄積容量型、ＭＩＳトランジスタ型および単純マトリクス型の強誘電体メモリ装置の例について述べたが、強誘電体メモリ装置はこれらに限定されず、他のタイプのメモリトランジスタにも適用できる。要するに、強誘電体メモリ装置は、少なくとも第１電極と強誘電体膜とが積層された構造を有するものに適用できる。
【０１２０】
［実験例］
ドナーを含む膜と、アクセプターを含む膜との積層膜が、強誘電体膜として機能するかどうか調べた。
【０１２１】
試験体（キャパシタ）は、次の構成とした。ガラス基板の上に、下部電極として透明電極（ＩＴＯ：インジウム−スズ酸化物）を形成した。下部電極の上にドナーを含む膜を形成し、ドナーを含む膜の上にアクセプターを含む膜を形成した。アクセプターを含む膜の上に、上部電極を形成した。
【０１２２】
ドナーを含む膜は、ドナーを高分子に分散した材料から構成した。ドナーはジメチルフェナジンとし、高分子はポリビスフェノールカーボネートとした。なお、ドナーを含む膜は、ジメチルフェナジンおよびポリビスフェノールカーボネートをクロロホルムに溶かしたものを、スピンコートして形成された。アクセプターは、フラーレンとした。
【０１２３】
アクセプターを含む膜は、フラーレンを真空蒸着して形成された。上部電極は金からなり、蒸着法により形成した。
【０１２４】
図１５に、この試験体（キャパシタ）の分極と、電圧との関係を表すグラフを示す。図１５に示すように、電圧の上げ下げに対して、ヒステリシスループが観測された。このことは、ドナーを含む膜と、アクセプターを含む膜との積層膜が、強誘電性を示すことを示す。すなわち、このキャパシタが強誘電体メモリとして応用できることを示している。
【０１２５】
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】実施の形態に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【図２】表面修飾層のパターニングの製造工程を模式的に示す断面図である。
【図３】変形例に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【図４】実施の形態に係る強誘電体キャパシタの製造方法を適用できる強誘電体キャパシタを模式的に示す断面図である。
【図５】変形例に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【図６】ドナーを含む膜とアクセプターを含む膜との積層膜において、強誘電性が示される原理を説明するための模式図である。
【図７】本発明にかかる強誘電体メモリ装置が適用された蓄積容量型の強誘電体メモリ装置を模式的に示す断面図である。
【図８】図７に示す強誘電体メモリ装置を適用した１Ｔ１Ｃ方式のメモリセルを示す図である。
【図９】図７に示す強誘電体メモリ装置を適用した２Ｔ２Ｃ方式のメモリセルを示す図である。
【図１０】本発明にかかる強誘電体メモリ装置が適用されたＭＩＳトランジスタ型の強誘電体メモリ装置を模式的に示す断面図である。
【図１１】図１０に示す強誘電体メモリ装置を適用したメモリセルを示す図である。
【図１２】本発明にかかる強誘電体メモリ装置が適用された、メモリセルが単純マトリクス状に配列された強誘電体メモリ装置を模式的に示す図である。
【図１３】図１２に示す強誘電体メモリ装置のメモリセルアレイを示す平面図である。
【図１４】図１３のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図１５】変形例に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。試験体（キャパシタ）の分極と、電圧との関係を表すグラフを示す。
【符号の説明】
１０    半導体基板
１２    トランジスタ
１４，１６    ソース／ドレイン
１７    素子分離領域
１９    層間絶縁膜
２０    第１電極（下部電極，フローティングゲート電極，第１信号電極）
２２    第２電極（上部電極，ゲート電極，第２信号電極）
３０    強誘電体膜
３２    ドナーを含む膜
３４    アクセプターを含む膜
４０，４２    表面修飾層
５０    第１の領域
５２    第２の領域
１００  基体
１００Ａ  メモリセルアレイ
１２０  メモリセル（強誘電体キャパシタ）
Ｃ１００  強誘電体キャパシタ
１０００，２０００，３０００  強誘電体メモリ装置
【図１】
0003998916.tif 000012
【図２】
0003998916.tif 000013
【図３】
0003998916.tif 000014
【図４】
0003998916.tif 000015
【図５】
0003998916.tif 000016
【図６】
0003998916.tif 000017
【図７】
0003998916.tif 000018
【図８】
0003998916.tif 000019
【図９】
0003998916.tif 000020
【図１０】
0003998916.tif 000021
【図１１】
0003998916.tif 000022
【図１２】
0003998916.tif 000023
【図１３】
0003998916.tif 000024
【図１４】
0003998916.tif 000025
【図１５】
0003998916.tif 000026