(57)【特許請求の範囲】
【請求項１】
第１のデータ群に属するデータと第２のデータ群に属するデータは１対１に対応しており、第１の入出力端子から、第１のデータ群に属するデータが入力されたときには、その入力データに対応した第２のデータ群中のデータを第２の入出力端子に出力すると共に、上記第２の入出力端子から、第２のデータ群に属するデータが入力されたときには、その入力データに対応した第１のデータ群中のデータを第１の入出力端子に出力するメモリ装置において、
上記第１のデータ群を格納しており、上記第１の入出力端子からデータが入力されたときには、そのデータを格納しているメモリエリアの物理アドレス情報を第１の物理アドレス入出力線に出力すると共に、第２の物理アドレス入出力線から物理アドレス情報が入力されたときには、その物理アドレス情報が規定するメモリエリアに格納されているデータを上記第１の入出力端子に出力する第１の連想メモリ回路と、
上記第２のデータ群を格納しており、上記第２の入出力端子からデータが入力されたときには、そのデータを格納しているメモリエリアの物理アドレス情報を上記第２の物理アドレス入出力線に出力すると共に、上記第１の物理アドレス入出力線から物理アドレス情報が入力されたときには、その物理アドレス情報が規定するメモリエリアに格納されているデータを上記第２の入出力端子に出力する第２の連想メモリ回路と
を有することを特徴とするメモリ装置。
【請求項２】
上記第１の連想メモリ回路が上記第１の物理アドレス入出力線に出力した物理アドレス情報を取り込み、その物理アドレス情報が規定するメモリエリアに格納されているデータを第１の出力端子に出力する第１のメモリ回路、
及び又は、
上記第２の連想メモリ回路が上記第２の物理アドレス入出力線に出力した物理アドレス情報を取り込み、その物理アドレス情報が規定するメモリエリアに格納されているデータを第２の出力端子に出力する第２のメモリ回路を
さらに有することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
データ更新エリアを規定する物理アドレス情報を上記第１及び第２の物理アドレス入出力線にのせるアドレス選択回路と、
このアドレス選択回路を介して、物理アドレス情報が上記第１及び第２の物理アドレス入出力線にのせられているときに、上記第１及び第２の連想メモリ回路のその物理アドレス情報が規定するメモリエリアのデータを、又は、上記第１の連想メモリ回路、上記第２の連想メモリ回路、上記第１のメモリ回路及び上記第２のメモリ回路の、その物理アドレス情報が規定するメモリエリアのデータを登録又は削除させるデータ更新制御回路とを
さらに有することを特徴とする請求項１又は２に記載のメモリ装置。
【請求項４】
上記データ更新制御回路が更新を起動した際に、上記第１及び第２の連想メモリ回路のデータが格納されていないメモリエリアを検出して、そのメモリエリアの物理アドレス情報のうち任意の１つの物理アドレス情報を上記アドレス選択回路に出力する空きアドレス情報出力回路をさらに有することを特徴とする請求項３に記載のメモリ装置。
【請求項５】
上り回線上の伝送情報のアドレスを抽出し、抽出した第１のアドレスに対応した第２のアドレスを第１のメモリ装置から出力させ、上り回線上の上記伝送情報のアドレスを上記第２のアドレスに変換すると共に、下り回線上の伝送情報のアドレスを抽出し、抽出した第３のアドレスに対応した第４のアドレスを第２のメモリ装置から出力させ、下り回線上の上記伝送情報のアドレスを上記第４のアドレスに変換するアドレス変換装置において、
請求項１〜４のいずれかに記載のメモリ装置を、上記第１のメモリ装置及び上記第２のメモリ装置を融合した装置として適用していることを特徴とするアドレス変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリ装置及びアドレス変換装置に関し、例えば、ＡＴＭ通信システムなどのパケット交換方式に適用し得るものである。
【０００２】
【従来の技術】
文献１；『特開平３−２７３７３８号公報』
従来のパケット交換方式に適用されるアドレス変換装置としては上記文献１に開示されたものがあり、図２はその構成図である。論理チャネル番号出力回路２は、通信回線１（論理チャネル番号を変換する前の通信回線）から入力したパケットの論理チャネル番号を抽出し、その抽出した論理チャネル番号を連想記憶メモリ回路３へ出力する。
【０００３】
連想記憶メモリ回路３は、通信回線１で使用される論理チャネル番号群を格納している。連想記憶メモリ回路３は、論理チャネル番号出力回路２から論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアを規定する物理アドレス情報をメモリ回路４へ出力する。
【０００４】
メモリ回路４は、通信回線７（論理チャネル番号を変換した後の通信回線）で使用される新論理チャネル番号群と通信回線７の制御に使用する出力線番号群とを格納している。メモリ回路４は、連想記憶メモリ回路３から物理アドレス情報が入力されると、その物理アドレス情報が規定するメモリエリアに格納している新論理チャネル番号を論理チャネル番号更新回路５へ出力し、出力線番号を出力線番号出力端子６に出力する。
【０００５】
論理チャネル番号更新回路５は、通信回線１から入力したパケットの論理チャネル番号をメモリ回路４から入力した新論理チャネル番号に更新し、その更新したパケットを通信回線７に出力する。
【０００６】
プロセッサインタフェース回路８は、プロセッサバス９からの指示によって、連想記憶メモリ回路３とメモリ回路４とが格納している各論理チャネル番号群や出力線番号群の登録・削除を行う。
【０００７】
図３は、入力したパケットの論理チャネル番号を抽出し、その抽出した論理チャネル番号を格納している連想記憶メモリ回路３のメモリエリアに対応したメモリ回路４のメモリエリアに格納している新論理チャネル番号と出力線番号とを出力し、入力したパケットの論理チャネル番号を新論理チャネル番号に更新する様子を示す従来の論理チャネル番号の変換図である。
【０００８】
図２で示したアドレス変換装置の構成は、一方向の通信回線の構成であるが、通常通信回線は上りと下りとの双方向の通信回線がある。図４は、従来の双方向の通信回線のアドレス変換装置の構成を示したものであり、上述した一方向の通信回線の構成と同じ構成を、上りの通信回線と下りの通信回線とにそのまま適用した構成である。したがって、図４において、図２との同一・対応部分は同一符号で示し、その部分は上述した通りであり、説明を省略する。なお、上りの通信回線の構成部分と下りの通信回線の構成部分とを区別するために、上りの通信回線の構成部分には「Ｕ」を下りの通信回線の構成部分には「Ｄ」を符号の後ろに付けている。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の双方向の通信回線のアドレス変換装置は、双方の通信回線で使用する論理チャネル番号群が同じ場合、同じ論理チャネル番号群をメモリ回路と連想記憶メモリ回路とに重複して格納してしまうという課題がある。
【００１０】
以下、図４を用いて、この課題が生じることを具体的に説明する。
【００１１】
上記双方の通信回線で使用する論理チャネル番号群が同じ場合とは、上りの変換前の通信回線１Ｕで使用する論理チャネル番号群と、下りの変換後の通信回線７Ｄで使用する論理チャネル番号群とが同じ場合及び上りの変換後の通信回線７Ｕで使用する論理チャネル番号群と下りの変換前の通信回線１Ｄで使用する論理チャネル番号群とが同じ場合である。
【００１２】
上記の場合、連想記憶メモリ回路３Ｕに格納している論理チャネル番号群とメモリ回路４Ｄに格納している論理チャネル番号群とが同じになり、またメモリ回路４Ｕに格納している論理チャネル番号群と連想記憶メモリ回路３Ｄに格納している論理チャネル番号群とが同じになる。すなわち、同じ論理チャネル番号群をメモリ回路と連想記憶メモリ回路とに重複して格納してしまうという課題が生じることになる。
【００１３】
以上のように、従来の双方向の通信回線のアドレス変換装置は、双方の通信回線で使用する論理チャネル番号群が同じ場合、同じ論理チャネル番号群をメモリ回路と連想記憶メモリ回路とに重複して格納してしまうという課題がある。
【００１４】
したがって、本発明の第１の目的は、双方の通信回線で使用するアドレスが同じ場合、アドレス群を重複して格納しないアドレス変換装置を提供し、装置の小型化及び低消費電力化を実現することである。
【００１５】
また、本発明の第２の目的は、本発明の第１の目的のアドレス変換装置に適用して好適であるメモリ装置を提供することである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため、第１の本発明は、上り回線上の伝送情報のアドレスを抽出し、抽出した第１のアドレスに対応した第２のアドレスを第１のメモリ装置から出力させ、上り回線上の上記伝送情報のアドレスを上記第２のアドレスに変換すると共に、下り回線上の伝送情報のアドレスを抽出し、抽出した第３のアドレスに対応した第４のアドレスを第２のメモリ装置から出力させ、下り回線上の上記伝送情報のアドレスを上記第４のアドレスに変換するアドレス変換装置において、第２の本発明のメモリ装置を、上記第１のメモリ装置及び上記第２のメモリ装置を融合した装置として適用していることを特徴とする。
【００１７】
第２の本発明においては、第１の入出力端子から、第１のデータ群に属するデータが入力されたときには、その入力データに対応した第２のデータ群中のデータを第２の入出力端子に出力すると共に、上記第２の入出力端子から、第２のデータ群に属するデータが入力されたときには、その入力データに対応した第１のデータ群中のデータを第１の入出力端子に出力するメモリ装置において、（１）上記第１のデータ群を格納しており、上記第１の入出力端子からデータが入力されたときには、そのデータを格納しているメモリエリアの物理アドレス情報を第１の物理アドレス入出力線に出力すると共に、第２の物理アドレス入出力線から物理アドレス情報が入力されたときには、その物理アドレス情報が規定するメモリエリアに格納されているデータを上記第１の入出力端子に出力する第１の連想メモリ回路と、（２）上記第２のデータ群を格納しており、上記第２の入出力端子からデータが入力されたときには、そのデータを格納しているメモリエリアの物理アドレス情報を上記第２の物理アドレス入出力線に出力すると共に、上記第１の物理アドレス入出力線から物理アドレス情報が入力されたときには、その物理アドレス情報が規定するメモリエリアに格納されているデータを上記第２の入出力端子に出力する第２の連想メモリ回路とを有することを特徴とする。
【００１８】
第１及び第２の本発明のアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、アドレス群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００１９】
また、第２の本発明のメモリ装置によれば、第１の本発明のアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、データ群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００２０】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明によるメモリ装置及びアドレス変換装置の第１の実施形態を図面を参照しながら詳述する。
【００２１】
この第１の実施形態にかかるアドレス変換装置の構成を図１に示す。また、図１において、従来のアドレス変換装置の構成である図４との同一・対応部分は同一符号で示す。
【００２２】
この第１の実施形態にかかるアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換する前の通信回線）及び７Ｄ（論理チャネル番号を変換した後の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインターフェース回路８と、プロセッサバス９と、連想記憶メモリ回路１０及び１１と、選択回路１２及び１３とから構成される。
【００２３】
ここで、連想記憶メモリ回路１０及び１１と選択回路１２及び１３とは、この第１の実施形態にかかるメモリ装置を構成するものである。
【００２４】
まず、上りの通信回線において、パケットの論理チャネル番号を変換するための構成及び動作に関して説明をする。
【００２５】
通信回線１Ｕから入力されたパケットの論理チャネル番号は、論理チャネル番号出力回路２Ｕによって抽出され、連想記憶メモリ回路１０へ出力される。
【００２６】
連想記憶メモリ回路１０は、通信回線１Ｕ及び７Ｄで使用する論理チャネル番号群を格納している。連想記憶メモリ回路１０は、論理チャネル番号出力回路２Ｕから論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアを規定する物理アドレス情報を選択回路１２を介して連想メモリ回路１１へ出力する。
【００２７】
連想記憶メモリ回路１１は、通信回線７Ｕ及び１Ｄで使用する論理チャネル番号群を格納している。連想記憶メモリ回路１１は、連想記憶メモリ回路１０から選択回路１２を介して物理アドレス情報が入力されると、その物理アドレス情報が規定するメモリエリアに格納している論理チャネル番号を論理チャネル番号更新回路５Ｕへ出力する。
【００２８】
論理チャネル番号更新回路５Ｕは、通信回線１Ｕから入力したパケットの論理チャネル番号を連想記憶メモリ回路１１から入力した論理チャネル番号に更新し、その更新したパケットを通信回線７Ｕに出力する。
【００２９】
次に、下りの通信回線において、パケットの論理チャネル番号を変換するための構成及び動作に関して説明をする。
【００３０】
通信回線１Ｄから入力されたパケットの論理チャネル番号は、論理チャネル番号出力回路２Ｄによって抽出され、連想記憶メモリ回路１１へ出力される。
【００３１】
連想記憶メモリ回路１１は、論理チャネル番号出力回路２Ｄから論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアの物理アドレス情報を選択回路１３を介して連想メモリ回路１０へ出力する。
【００３２】
連想記憶メモリ回路１０は、連想記憶メモリ回路１１から選択回路１３を介して物理アドレス情報が入力されると、その物理アドレス情報が規定するメモリエリアに格納している論理チャネル番号を論理チャネル番号更新回路５Ｄへ出力する。
【００３３】
論理チャネル番号更新回路５Ｄは、通信回線１Ｄから入力したパケットの論理チャネル番号を連想記憶メモリ回路１０から入力した論理チャネル番号に更新し、その更新したパケットを通信回線７Ｄに出力する。
【００３４】
さらに、連想記憶メモリ回路に論理チャネル番号を登録・削除するための構成及び動作に関して説明をする。
【００３５】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録・削除する場合、登録・削除する論理チャネル番号のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１へ出力すると共に、登録するときは登録する論理チャネル番号を削除するときは削除専用のダミーの論理チャネル番号を連想記憶メモリ回路１０及び１１へ出力し、その論理チャネル番号の登録・削除を行う。
【００３６】
連想記憶メモリ回路１０及び１１は、論理チャネル番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報と論理チャネル番号とを入力し、その物理アドレス情報が規定するメモリエリアにその論理チャネル番号を格納する。
【００３７】
選択回路１２は、連想記憶メモリ回路１０から出力された物理アドレス情報とプロセッサインタフェース回路８から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１１に登録された論理チャネル番号を登録・削除するときはプロセッサインタフェース回路８から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１０から出力された物理アドレス情報を連想記憶メモリ回路１１へ出力する。
【００３８】
選択回路１３は、連想記憶メモリ回路１１から出力された物理アドレス情報とプロセッサインタフェース回路８から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１０に登録された論理チャネル番号を登録・削除するときはプロセッサインタフェース回路８から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１１から出力された物理アドレス情報を連想記憶メモリ回路１０へ出力する。
【００３９】
ここで、第１の実施形態にかかる連想記憶メモリ回路の詳細構成を図５に示し、連想記憶メモリ回路についてさらに詳細に説明する。
【００４０】
連想記憶メモリ回路１０及び１１は、ビット線群とワード線・マッチ線対群とによってマトリクス状にアドレス付けされたＣＡＭセル群を備えた構成である。図５の連想記憶メモリ回路１０はワード線・ビット線対群のうちの１対を示したものである。また、連想記憶メモリ回路１０のマッチ線群は、選択回路１２を介して、連想記憶メモリ回路１１のワード線群に接続され、連想記憶メモリ回路１１のマッチ線群は、選択回路１３を介して、連想記憶メモリ回路１０のワード線群に接続されている。
【００４１】
論理チャネル番号出力回路２Ｕから出力された論理チャネル番号は、連想記憶メモリ回路１０のビット線群にビットコードで入力される。
【００４２】
連想記憶メモリ回路１０は、通信回線１Ｕ及び７Ｄで使用する各論理チャネル番号群を各ワード線・マッチ線対ごとにＣＡＭセル群にビットコードで格納している。連想記憶メモリ回路１０は、ビット線群から論理チャネル番号がビットコードで入力されると、ＣＡＭセル群に格納しているビットコードと一致したマッチ線をアクティブにし、他のマッチ線群と共に物理アドレス情報として選択回路１２を介して連想記憶メモリ回路１１のワード線群に出力する。
【００４３】
連想記憶メモリ回路１１は、通信回線７Ｕ及び１Ｄで使用する各論理チャネル番号を各ワード線・マッチ線対ごとにＣＡＭセル群にビットコードで格納している。連想記憶メモリ回路１１は、連想記憶メモリ回路１０から出力された物理アドレス情報をワード線群に入力すると、物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセル群に格納された論理チャネル番号をビットコードでビット線群に出力する。
【００４４】
連想記憶メモリ回路１１のビット線群に出力された論理チャネル番号は、論理チャネル番号更新回路６Ｕへ出力される。
【００４５】
また、論理チャネル番号出力回路２Ｄから出力された論理チャネル番号は、連想記憶メモリ回路１１のビット線群にビットコードで入力される。
【００４６】
連想記憶メモリ回路１１は、ビット線群から論理チャネル番号がビットコードで入力されると、ＣＡＭセル群に格納しているビットコードと一致したマッチ線をアクティブにし、他のマッチ線群と共に物理アドレス情報として選択回路１３を介して連想記憶メモリ回路１０のワード線群に出力する。
【００４７】
連想記憶メモリ回路１０は、連想記憶メモリ回路１１から出力された物理アドレス情報をワード線群に入力すると、物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセル群に格納された論理チャネル番号をビットコードでビット線群に出力する。
【００４８】
連想記憶メモリ回路１０のビット線群に出力された論理チャネル番号は、論理チャネル番号更新回路６Ｄへ出力される。
【００４９】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録・削除する場合、登録・削除する論理チャネル番号のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１のワード線群に出力すると共に、さらに登録するときは登録する論理チャネル番号を削除するときは削除専用のダミーの論理チャネル番号を連想記憶メモリ回路１０及び１１のビット線群に出力する。
【００５０】
連想記憶メモリ回路１０及び１１は、論理チャネル番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報をワード線群に入力すると、その物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセルに、プロセッサインタフェース回路８からビット線群に入力された論理チャネル番号を格納する。
【００５１】
以上のように、第１の実施形態にかかるアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００５２】
また、第１の実施形態にかかるメモリ装置によれば、第１の実施形態にかかるアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【００５３】
（Ｂ）第２の実施形態
以下、本発明によるメモリ装置及びアドレス変換装置の第２の実施形態を図面を参照しながら簡単に説明する。
【００５４】
この第２の実施形態では、通信回線１Ｕ及び７Ｕの側に、スイッチ装置などが接続される場合を想定しており、特に通信回線１Ｕにおいては、そのスイッチ装置を通過するためのパケットの制御に用いられる出力線番号が必要となる場合での実施形態である。
【００５５】
この第２の実施形態にかかるアドレス変換装置の構成を図６に示す。また、図６において、第１の実施形態にかかるアドレス変換装置の構成である図１との同一・対応部分は同一符号で示す。
【００５６】
この第２の実施形態にかかるアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換する前の通信回線）及び７Ｄ（論理チャネル番号を変換した後の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインターフェース回路８と、プロセッサバス９と、連想記憶メモリ回路１０及び１１と、選択回路１２及び１３と、メモリ回路１４と、出力線番号出力端子６とから構成される。
【００５７】
ここで、連想記憶メモリ回路１０及び１１と選択回路１２及び１３とメモリ回路１４と出力線番号出力端子６とは、この第２の実施形態にかかるメモリ装置を構成するものである。
【００５８】
また、双方向の通信回線においてパケットの論理チャネル番号を変換するための構成及び動作と、連想記憶メモリ回路に論理チャネル番号を登録・削除するための構成及び動作とに関しては、第１の実施形態にかかる構成及び動作の説明の通りであり、説明を省略する。
【００５９】
そこで、上りの通信回線において、出力線番号を出力するための構成及び動作に関して説明をする。
【００６０】
連想記憶メモリ回路１０は、論理チャネル番号出力回路２Ｕから論理チャネル番号が入力されると、その論理チャネル番号を格納しているメモリエリアを規定する物理アドレス情報を選択回路１２を介して連想メモリ回路１１へ出力すると共に、さらに、メモリ回路１４へ出力する。
【００６１】
メモリ回路１４は、通信回線７Ｕに出力したパケットを制御するための出力線番号を格納している。メモリ回路１４は、連想記憶メモリ回路１０から選択回路１２を介して出力された物理アドレス情報を入力し、その物理アドレス情報が規定するメモリエリアに格納されている出力線番号を出力線番号出力端子６に出力する。
【００６２】
次に、メモリ回路に出力線番号を登録・削除するための構成及び動作に関して説明をする。
【００６３】
プロセッサインタフェース回路８は、メモリ回路１４に出力線番号を登録・削除する場合、登録・削除する出力線番号のメモリエリアを規定する物理アドレス情報を選択回路１２を介してメモリ回路１４へ出力すると共に、登録するときは登録する出力線番号を削除するときは削除専用のダミーの出力線番号をメモリ回路１４へ出力し、その出力線番号の登録・削除を行う。
【００６４】
メモリ回路１４は、出力線番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報と出力線番号とを入力し、その物理アドレス情報が規定するメモリエリアにその論理チャネル番号を格納する。
【００６５】
選択回路１２は、連想記憶メモリ回路１０から出力された物理アドレス情報とプロセッサインタフェース回路８から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１１に格納している論理チャネル番号群を登録・削除するとき又はメモリ回路１４に格納している出力線番号群を登録・削除するときはプロセッサインタフェース回路８から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１０から出力された物理アドレス情報を連想記憶メモリ回路１１へ出力する。
【００６６】
ここで、第２の実施形態にかかる連想記憶メモリ回路及びメモリ回路の詳細構成を図７に示し、さらにメモリ回路について詳細に説明する。
【００６７】
メモリ回路１４は、ビット線群とワード線群とによってマトリクス状にアドレス付けされたＲＡＭセル群を備えた構成である。図７のメモリ回路１４はワード線群のうちの１本を示したものである。また、連想記憶メモリ回路１０のマッチ線群は、選択回路１２を介して、連想記憶メモリ回路１１のワード線群に接続されると共にメモリ回路のワード線群にも接続される。
【００６８】
メモリ回路１４は、出力線番号を各ワード線ごとにＲＡＭセル群にビットコードで格納している。メモリ回路１４は、連想記憶メモリ回路１０から出力された物理アドレス情報をワード線群に入力すると、その物理アドレスが規定するワード線がアクティブになり、そのアクティブになったワード線のＲＡＭセル群に格納している出力線番号をビットコードでビット線群に出力する。
【００６９】
メモリ回路１４のビット線群に出力された出力線番号は、出力線番号出力端子に出力される。
【００７０】
プロセッサインタフェース回路８は、メモリ回路１４に出力線番号を登録・削除する場合、登録・削除する出力線番号のメモリエリアを規定する物理アドレス情報を選択回路１２を介してメモリ回路１４のワード線群に出力すると共に、さらに登録するときは登録する出力線番号を削除するときは削除専用のダミーの出力線番号をメモリ回路１４のビット線群に出力する。
【００７１】
メモリ回路１４は、出力線番号を登録・削除する場合、プロセッサインタフェース回路８から出力された物理アドレス情報をワード線群に入力すると、その物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセルに、プロセッサインタフェース回路８からビット線群に入力された出力線番号を格納する。
【００７２】
以上のように、第２の実施形態にかかるアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第２の実施形態にかかるアドレス変換装置によれば、第１の実施形態にかかるアドレス変換装置と比較して、出力線番号を格納するメモリ回路をさらに設け、そのメモリ回路のワード線群を連想記憶メモリ回路１１のワード線群に接続することにより、通信回線７Ｕに出力したパケットを制御するための出力線番号を出力する機能を追加することができ、より高度なアドレス変換装置を実現することができる。
【００７３】
また、第２の実施形態にかかるメモリ装置によれば、第２の実施形態にかかるアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第２の実施形態にかかるメモリ装置によれば、第１の実施形態にかかるメモリ装置と比較して、出力線番号を格納するメモリ回路をさらに設け、そのメモリ回路のワード線群を連想記憶メモリ回路１１のワード線群に接続することにより、通信回線７Ｕに出力したパケットを制御するための出力線番号を出力する機能を追加することができ、より高度なメモリ装置を実現することができる。
【００７４】
（Ｃ）第３の実施形態
以下、本発明によるメモリ装置及びアドレス変換装置の第３の実施形態を図面を参照しながら簡単に説明する。
【００７５】
文献２；『特開平７−１６５５６３号公報』
第３の実施形態は、第１の実施形態に上記文献開示の空きワード検出機能をさらに追加したものである。
【００７６】
この第３の実施形態にかかるアドレス変換装置の構成を図８に示す。また、図８において、第１の実施形態にかかるアドレス変換装置の構成である図１との同一・対応部分は同一符号で示す。
【００７７】
この第３の実施形態にかかるアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換する前の通信回線）及び７Ｄ（論理チャネル番号を変換した後の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインターフェース回路８と、プロセッサバス９と、連想記憶メモリ回路１０及び１１と、選択回路１２及び１３と、Ｖａｌｉｄビット１５と、空きワード検出回路１６とから構成される。
【００７８】
ここで、連想記憶メモリ回路１０及び１１と選択回路１２及び１３とＶａｌｉｄビット１５と空きワード検出回路１６とは、この第３の実施形態にかかるメモリ装置を構成するものである。
【００７９】
また、双方向の通信回線においてパケットの論理チャネル番号を変換するための構成及び動作に関しては、第１の実施形態にかかる構成及び動作の説明の通りであり、説明を省略する。
【００８０】
そこで、連想記憶メモリ回路に論理チャネル番号を登録・削除するための構成及び動作に関して説明をする。
【００８１】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１のメモリエリアの使用・未使用状況を格納し、そのメモリエリアの使用・未使用状況を空きワード検出回路１６へ出力する。
【００８２】
空きワード検出回路１６は、Ｖａｌｉｄビット１５から入力したメモリエリアの使用・未使用状況をもとに、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、それを登録する任意の未使用のメモリエリアを選択し、その選択した未使用のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１へ出力すると共に、Ｖａｌｉｄビット１５へ出力する。
【００８３】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、空きワード検出回路１６から出力された未使用のメモリエリアを規定する物理アドレス情報を入力し、そのメモリエリアを未使用状況から使用状況に更新する。
【００８４】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に格納している各論理チャネル番号群を登録する場合、登録する論理チャネル番号を連想記憶メモリ回路１０及び１１へ出力し、削除する場合、削除する論理チャネル番号を連想記憶メモリ回路１０へ出力し、その論理チャネル番号の登録・削除を行う。
【００８５】
連想記憶メモリ回路１０及び１１は、格納している論理チャネル番号を登録する場合、空きワード検出回路から出力された未使用のメモリエリアのうちの任意の１つの物理アドレス情報とプロセッサインタフェース回路８から出力された登録する論理チャネル番号とを入力し、その物理アドレス情報によって規定されたメモリエリアに論理チャネル番号を登録する。また、連想記憶メモリ回路１０は、格納している論理チャネル番号を削除する場合、プロセッサインタフェース回路８から出力された削除する論理チャネル番号を入力し、その論理チャネル番号のメモリエリアを示す物理アドレス情報をＶａｌｉｄビット１５へ出力する。
【００８６】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１に格納している論理チャネル番号を削除する場合、連想記憶メモリ回路１０から削除する論理チャネル番号のメモリエリアを示す物理アドレス情報を入力し、そのメモリエリアをを使用状況から未使用状況に更新する。
【００８７】
選択回路１２は、連想記憶メモリ回路１０から出力された物理アドレス情報と空きワード検出回路１６から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１１に登録された論理チャネル番号を登録・削除するときは空きワード検出回路１６から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１０から出力された物理アドレス情報を連想記憶メモリ回路１１へ出力する。
【００８８】
選択回路１３は、連想記憶メモリ回路１１から出力された物理アドレス情報と空きワード検出回路１６から出力された物理アドレス情報とを入力し、連想記憶メモリ回路１０に登録された論理チャネル番号を登録・削除するときは空きワード検出回路１６から出力された物理アドレス情報を、それ以外のときは連想記億メモリ回路１１から出力された物理アドレス情報を連想記憶メモリ回路１０へ出力する。
【００８９】
ここで、第３の実施形態にかかる連想記憶メモリ回路、Ｖａｌｉｄビット及び空きワード検出回路の詳細構成を図９に示し、さらにＶａｌｉｄビット及び空きワード検出回路について詳細に説明する。
【００９０】
Ｖａｌｉｄビット１５は、ビット線とワード線・マッチ線対群とによってマトリクス状にアドレス付けされたＶビットメモリセル群を備えた構成である。図７のＶａｌｉｄビット１５はワード線・マッチ線対群のうちの１対を示したものである。また、Ｖａｌｉｄビット１５のワード線・マッチ線対群は、連想記憶メモリ回路１０のワード線・マッチ線対群と接続されている。
【００９１】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１のメモリエリアの使用・未使用状況を各ワード線・マッチ線ごとにＶビットメモリセルにビットコードで格納している。ＶビットメモリセルにはＶビット出力端子があり、その出力端子にメモリエリアの使用・未使用状況を出力し、さらに空きワード検出回路１６へ出力する。
【００９２】
空きワード検出回路１６は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、Ｖａｌｉｄビット１５から入力したメモリエリアの使用・未使用状況をもとに任意の未使用のメモリエリアを選択し、選択した未使用のメモリエリアを規定する物理アドレス情報を選択回路１２及び１３を介して連想記憶メモリ回路１０及び１１のワード線群に出力すると共に、Ｖａｌｉｄビット１５のＶビットメモリセルのセット端子群に出力する。
【００９３】
Ｖａｌｉｄビット１５は、空きワード検出回路１６から出力された未使用のメモリエリアを規定する物理アドレス情報をＶビットメモリセルのセット端子群に入力すると、その物理アドレス情報が規定するセット端子がアクティブになり、そのＶビットメモリセルがセットされ、未使用状況から使用状況に更新される。
【００９４】
プロセッサインタフェース回路８は、連想記憶メモリ回路１０及び１１に格納している各論理チャネル番号群を登録する場合、登録する論理チャネル番号を連想記憶メモリ回路１０及び１１のビット線群に出力し、削除する場合、削除する論理チャネル番号を連想記憶メモリ回路１０のビット線群に出力し、その論理チャネル番号の登録・削除を行う。
【００９５】
連想記憶メモリ回路１０及び１１は、連想記憶メモリ回路１０及び１１に論理チャネル番号を登録する場合、空きワード検出回路１６から出力された空きワードのメモリエリアを規定する物理アドレス情報をワード線群に入力すると、その物理アドレス情報が規定するワード線がアクティブになり、そのアクティブになったワード線のＣＡＭセル群にプロセッサインタフェース回路８からビット線群に入力された論理チャネル番号を格納する。また、連想記憶メモリ回路１０は、連想記憶メモリ回路１０及び１１に格納している論理チャネル番号を削除する場合、プロセッサインタフェース回路８から出力された削除する論理チャネル番号をビット線群に入力すると、その論理チャネル番号と一致した論理チャネル番号を格納しているマッチ線がアクティブになり、他のマッチ線群と共に物理アドレス情報としてＶａｌｉｄビット１５のマッチ線群に出力する。
【００９６】
Ｖａｌｉｄビット１５は、連想記憶メモリ回路１０及び１１に格納している論理チャネル番号を削除する場合、連想記憶メモリ回路１０から出力された削除する論理チャネル番号のメモリエリアを規定する物理アドレス情報をマッチ線群に入力すると、その物理アドレス情報が規定するマッチ線がアクティブになり、またこの場合マッチ線群とＶビットメモリセルのリセット端子群が接続されるため、アクティブになったマッチ線に接続されたリセット端子がアクティブになり、そのＶビットメモリセルがリセットされ、使用状況から未使用状況に更新される。
【００９７】
以上のように、第３の実施形態にかかるアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第３の実施形態にかかるアドレス変換装置によれば、第１の実施形態にかかるアドレス変換装置と比較して、連想記憶メモリ回路のメモリエリアの使用・未使用状況を格納しているＶａｌｉｄビットを設け、そのＶａｌｉｄビットのワード線・マッチ線対群と連想記憶メモリ回路１０のワード線・マッチ線対群とを接続し、また、任意の空きメモリエリアを規定する物理アドレス情報を選択回路を介して連想記憶メモリ回路へ出力する空きワード検出回路を設けることにより、プロセッサインタフェース回路が連想記憶メモリ回路のメモリエリアを管理する必要がなくなった。また、連想記憶メモリ回路において、論理チャネル番号を削除する場合、削除専用のダミー論理チャネル番号を格納する必要がなくなった。
【００９８】
また、第３の実施形態にかかるメモリ装置によれば、第２の実施形態にかかるアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。さらに、第３の実施形態にかかるメモリ装置によれば、第１の実施形態にかかるメモリ装置と比較して、連想記憶メモリ回路のメモリエリアの使用・未使用状況を格納しているＶａｌｉｄビットを設け、そのＶａｌｉｄビットのワード線・マッチ線対群と連想記憶メモリ回路１０のワード線・マッチ線対群とを接続し、また、任意の空きメモリエリアを規定する物理アドレス情報を選択回路を介して連想記憶メモリ回路へ出力する空きワード検出回路を設けることにより、プロセッサインタフェース回路が連想記憶メモリ回路のメモリエリアを管理する必要がなくなった。また、連想記憶メモリ回路において、論理チャネル番号を削除する場合、削除専用のダミー論理チャネル番号を格納する必要がなくなった。
【００９９】
（Ｄ）他の実施形態
上記各実施形態にかかるアドレス変換装置においては、パケット交換方式に使用されるパケットの論理チャネル番号を変換する場合について示したが、メッセージ交換方式に使用されるメッセージのアドレスを交換する場合についても上記各実施形態にかかるアドレス変換装置が適用できる。
【０１００】
上記第２の実施形態にかかるアドレス変換装置においては、出力線番号を格納するメモリ回路を設け、そのメモリ回路のワード線群を連想記憶メモリ回路１１のワード線群に接続することにより、通信回線７Ｕに出力したパケットを制御するための出力線番号を出力する機能を追加したが、出力線番号を格納するメモリ回路をさらに設け、そのメモリ回路のワード線群を連想記憶メモリ回路１０のワード線群に接続することにより、通信回線７Ｄに出力したパケットを制御するための出力線番号を出力する機能をさらに追加することができる。
【０１０１】
また、上記第２の実施形態にかかるアドレス変換装置においては、スイッチ装置の接続を想定したため、出力線番号群をメモリ回路１４に格納したが、接続される装置によっては、メモリ回路１４に格納されるデータは、出力線番号群に限られるものではない。
【０１０２】
【発明の効果】
以上のように、第１及び第２の本発明のアドレス変換装置によれば、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【０１０３】
また、第２の本発明のメモリ装置によれば、本発明のアドレス変換装置に適用して好適であり、すなわち、従来のメモリ回路の機能を連想記憶メモリ回路がさらに代用することにより、論理チャネル番号群を重複して格納することがなくなり、装置の小型化及び低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態の構成図である。
【図２】従来のアドレス交換装置の構成図である。
【図３】従来の論理チャネル番号の変換図である。
【図４】従来の双方向のアドレス交換装置の構成図である。
【図５】第１の実施形態にかかる連想記憶メモリ回路の詳細構成図である。
【図６】第２の実施形態の構成図である。
【図７】第２の実施形態にかかる連想記憶メモリ回路及びメモリ回路の詳細構成図である。
【図８】第３の実施形態の構成図である。
【図９】第３実施形態にかかる連想記憶メモリ回路、Ｖａｌｉｄビット及び空きワード検出回路の詳細構成図である。
【符号の説明】
１Ｕ、１Ｄ、７Ｕ、７Ｄ…通信回線、２Ｕ、２Ｄ…論理チャネル番号出力回路、１０、１１…連想記憶メモリ回路、１４…メモリ回路、５Ｕ、５Ｄ…論理チャネル番号更新回路、６Ｕ、６Ｄ…出力線番号出力端子、８…プロセッサインタフェース回路、９…プロセッサバス、１２、１３…選択回路、１５…Ｖａｌｉｄビット、１６…空きワード検出回路。
【図１】
0003953142.tif 000002
【図２】
0003953142.tif 000003
【図３】
0003953142.tif 000004
【図４】
0003953142.tif 000005
【図５】
0003953142.tif 000006
【図６】
0003953142.tif 000007
【図７】
0003953142.tif 000008
【図８】
0003953142.tif 000009
【図９】
0003953142.tif 000010