(57)【特許請求の範囲】
【請求項１】
単一のコントローラを用いて、各々がスキャン・レジスタを有する複数のメモリアレイをテストするアレイ組込み自己テストにおいて、可変データワード幅およびアレイ深さを処理する方法であって、
（ａ）前記コントローラを用いて、汎用長さのテスト・データワードを発生するステップと、
（ｂ）前記コントローラを用いて、各メモリアレイの前記スキャン・レジスタに、前記テスト・データワードを送るステップと、
を含み、
各メモリアレイは、所定の行アドレス深さ、列アドレス深さ及びデータワード幅を有し、少なくとも１つのメモリアレイは、最大の列アレイ深さを有し、少なくとも１つのメモリアレイは、最大の行アドレス深さを有し、及び、少なくとも１つのメモリアレイは、最大のデータワード幅を有し、及び、読取ったデータを保持する読取りラッチを有し、
前記テスト・データワードは、２つのアドレスからなるアドレス・データ・ブロックと、書込みデータ・ブロックとを含み、各アドレスの列アドレスのビット数は前記最大アドレス列深さに等しく、各アドレスの行アドレスのビット数は前記最大行アドレス深さに等しく、これによりアドレス・データ・ブロックの長さは最大行アドレス深さと最大列アドレス深さの和の２倍に等しく、及び、前記書込みデータ・ブロックのビット数は、前記最大のデータワード幅に等しく、及び
ステップ（ｂ）において、前記テスト・データワードが前記スキャン・レジスタにスキャン・インされるのと同時に、前記読取りラッチから該読取りラッチに保持されているデータがスキャン・アウトされる、
ことを特徴とする方法。
【請求項２】
前記アドレス・データ・ブロックは、各アドレスの行アドレスからなる行アドレス・データ・ブロックおよび各アドレスの列アドレスからなる列アドレス・データ・ブロックを有し、前記各スキャン・レジスタは、行アドレス・レジスタと列アドレス・レジスタとを有し、前記行アドレス・レジスタおよび列アドレス・レジスタは、それぞれ、終端を有し、前記ステップ（ｂ）は、前記最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記行アドレス・レジスタの終端から、前記行アドレス・データ・ブロックの一部をシフト・オフし、前記最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、前記列アドレス・レジスタの終端から、前記列アドレス・データ・ブロックの一部をシフト・オフするステップを含むことを特徴とする請求項１記載の方法。
【請求項３】
前記行アドレス・データ・ブロックおよび列アドレス・データ・ブロックの各々は、最上位ビットを有し、前記行アドレス・データ・ブロックを、前記最上位の行アドレス・ビットを先頭にして、前記行アドレス・レジスタに送り、前記列アドレス・データ・ブロックを、前記最上位の列アドレス・ビットを先頭にして、前記列アドレス・レジスタに送るステップを含むことを特徴とする請求項１または２記載の方法。
【請求項４】
前記テスト・データワードは、前記２つのアドレスの夫々において、読取りを行うか書込みを行うかを指示する２つのビットからなる読取り／書込みデータ・ブロックをさらに有する、請求項１〜３のいずれか１項記載の方法。
【請求項５】
前記スキャン・レジスタは、終端を有する書込みレジスタを備え、前記ステップ（ｂ）は、前記最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイにおいて、前記終端から、前記書込みデータ・ブロックの一部をシフト・オフするステップを、さらに含むことを特徴とする請求項１〜４のいずれか１項記載の方法。
【請求項６】
前記ステップ（ｂ）は、前記テスト・データワードを、単一の入力ラインに沿って、前記スキャン・レジスタに直列にスキャンするステップをさらに含むことを特徴とする請求項１〜５のいずれか１項記載の方法。
【請求項７】
前記アドレス・データ・ブロック中のアドレスが、当該メモリアレイのアドレス深さを越えるか否かを判断するステップをさらに含むことを特徴とする、請求項１〜６のいずれか１項記載の方法。
【請求項８】
単一のコントローラを用いて、各々がスキャン・レジスタを有する複数のメモリアレイをテストするアレイ組込み自己テストにおいて、可変データワード幅およびアレイ深さを処理する装置であって、
各メモリアレイは、所定の行アドレス深さ、列アドレス深さ及びデータワード幅を有し、少なくとも１つのメモリアレイは、最大の列アレイ深さを有し、少なくとも１つのメモリアレイは、最大の行アドレス深さを有し、少なくとも１つのメモリアレイは、最大のデータワード幅を有し、及び、読取ったデータを保持する読取りラッチを有し、
汎用長さのテスト・データワードを発生するテスト・データ発生器と、
各メモリアレイの前記スキャン・レジスタに、前記テスト・データワードを送る手段と、
前記テスト・データワードが前記スキャン・レジスタにスキャン・インされるのと同時に、前記読取りラッチから該読取りラッチに保持されているデータをスキャン・アウトする手段と、
を備え、
前記テスト・データワードは、２つのアドレスからなるアドレス・データ・ブロックと、書込みデータ・ブロックとを含み、各アドレスの列アドレスのビット数は前記最大アドレス列深さに等しく、行アドレスのビット数は前記最大行アドレス深さに等しく、これによりアドレス・データ・ブロックの長さは最大行アドレス深さと最大列アドレス深さの和の２倍に等しく、及び、前記書込みデータ・ブロックのビット数は、前記最大のデータワード幅に等しい、
ことを特徴とする装置。
【請求項９】
前記アドレス・データ・ブロックは、各アドレスの行アドレスからなる行アドレス・データ・ブロックおよび各アドレスの列アドレスからなる列アドレス・データ・ブロックを有し、前記各スキャン・レジスタは、行アドレス・レジスタと列アドレス・レジスタとを有し、前記行アドレス・レジスタおよび列アドレス・レジスタは、それぞれ、終端を有し、前記送る手段は、前記最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記行アドレス・レジスタの終端から、前記行アドレス・データ・ブロックの一部をシフト・オフし、前記最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、前記列アドレス・レジスタの終端から、前記列アドレス・データ・ブロックの一部をシフト・オフするシフト手段を有することを特徴とする請求項８記載の装置。
【請求項１０】
前記行アドレス・データ・ブロックおよび列アドレス・データ・ブロックの各々は、最上位ビットを有し、前記テスト・データワードを送る手段は、前記行アドレス・データ・ブロックを、前記最上位の行アドレス・ビットを先頭にして、前記行アドレス・レジスタに送り、前記列アドレス・データ・ブロックを、前記最上位の列アドレス・ビットを先頭にして、前記列アドレス・レジスタに送ることを特徴とする請求項８または９記載の装置。
【請求項１１】
前記テスト・データワードは、前記２つのアドレスの夫々において、読取りを行うか書込みを行うかを指示する２つのビットからなる読取り／書込みデータ・ブロックをさらに有する、請求項８〜１０のいずれか１項記載の装置。
【請求項１２】
前記スキャン・レジスタは、終端を有する書込みレジスタを備え、前記送る手段は、前記最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイにおいて、前記終端から、前記書込みデータ・ブロックの一部をシフト・オフするシフト手段を有することを特徴とする請求項８〜１１のいずれか１項記載の装置。
【請求項１３】
前記送る手段は、前記テスト・データワードを、前記スキャン・レジスタに送る単一の入力ラインを有することを特徴とする請求項８〜１２のいずれか１項記載の装置。
【請求項１４】
各アドレス・レジスタは、長さを有し、最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記アドレス・レジスタはダミーラッチを有し、最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、前記アドレス・レジスタにダミーラッチを有し、これによりすべてのアドレス・レジスタの長さが等しいことを特徴とする請求項８〜１３のいずれか１項記載の装置。
【請求項１５】
前記メモリアレイが、前記アドレス・データ・ブロック中のアドレスが、当該メモリアレイのアドレス深さを越えるか否かを判断する手段を備える、請求項８〜１４のいずれか１項記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般には、メモリアレイの組込み自己テストに関し、特に、単一のコントローラを用いる集積回路内に埋込まれた複数のアレイのための組込み自己テストにおいて、特に、可変データワード幅およびアレイ深さを処理する方法および装置に関する。
【０００２】
【従来の技術】
集積回路の組込み自己テストは、集積回路に少量のロジックを付加して、集積回路の自己テストを可能にすることによって実現される。このようなテストは、集積回路が、高速に，より安価に、従来の方法よりもより完全にテストされることを可能にする。
【０００３】
メモリアレイの組込み自己テスト（ＡＢＩＳＴ）は、次のような場合に、アレイの自己テストを可能にする。すなわち、アレイが、チップ上で他の回路に取り囲まれて、チップの入力パッドおよび出力パッドから、部分的にまたは全体として、アレイを直接にアクセスできない場合である。従来のＡＢＩＳＴ方式は、アクセスの周辺に設けられたスキャン可能なラッチに依存している。ラッチは、書込みデータ，読取りデータ，および書込みデータと読取りデータのためのアドレスを保持する。専用コントローラを用いて、書込みデータおよびアドレス・データを送る。書込みデータおよびアドレス・データは、それぞれ、アレイのデータワード幅およびアドレス深さについて調整される。
【０００４】
集積回路チップ密度が増大するにつれて、より多くのメモリアレイが、単一のチップ内に埋込まれる。これらのメモリアレイは、可変のデータワード幅およびアドレス・サイズを有することができる。典型的に、１つのコントローラが、各アレイに対して与えられる。スペースを節約するには、チップ上のすべてのメモリアレイをテストする単一のコントローラを用いることが望ましい。しかし、従来のコントローラは、複数のメモリチップ上に典型的に存在する可変のデータワード幅およびアレイ・サイズを処理することができない。
【０００５】
したがって、エレクトロニクス産業分野では、単一のコントローラを用いて、集積回路内に埋込まれた複数のアレイに対する組込み自己テストにおいて、可変のデータワード幅およびアドレス深さを処理する装置および方法が必要とされている。本発明は、これらの必要性を扱うものである。
【０００６】
【発明が解決しようとする課題】
前述した従来技術における制限を克服し、本願の明細書を読みかつ理解すると明らかになるであろう他の制限を克服するためには、本発明の目的は、単一のコントローラを用いて、複数のメモリアレイをテストするアレイ組込み自己テストシステムにおいて、可変のデータワード幅およびアドレス深さを処理する方法および装置を開示することにある。
【０００７】
本発明の他の目的は、チップの各アレイに送られる汎用長さのテスト・データワードを与えることによって、前述の問題を解決することにある。
【０００８】
【課題を解決するための手段】
本発明の原理によれば、各メモリアレイは、所定の行および列アドレス深さとデータワード幅とを有している。各メモリアレイは、さらに、スキャン・レジスタを有している。可変データワード幅およびアレイ深さを処理するには、汎用長さのテスト・データワードを発生し、各メモリアレイのスキャン・レジスタに送る。
【０００９】
本発明の一態様によれば、テスト・データワードは、アドレス・データ・ブロックを有し、このブロックは、メモリアレイの最大の行アドレス深さおよび最大の列アドレス深さに依存する長さを有している。
【００１０】
本発明の他の態様によれば、一実施例では、各スキャン・レジスタは、アドレス・レジスタを有し、最大の行アドレス深さよりも小さい行アドレス深さ、または最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、アドレス・レジスタにダミーラッチを付加する。他の実施例では、アドレス・データ・ブロックは、行アドレス・データ・ブロックおよび列アドレス・データ・ブロックを有し、スキャン・レジスタは、行アドレス・レジスタおよび列アドレス・レジスタを有している。行アドレス・データ・ブロックは、第１のラインに沿って、前記行アドレス・レジスタに送られ、列アドレス・データ・ブロックは、第２のラインに沿って、列アドレス・レジスタに送られる。
【００１１】
本発明のさらに他の態様によれば、テスト・データは、メモリアレイの最大データワード幅に依存する長さを有する書込みデータ・ブロックを含んでいる。各メモリアレイのスキャン・レジスタは、終端を有する書込みレジスタを有し、テスト・データワードが各メモリアレイに送られるときに、最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイにおいて、書込みレジスタの終端から、書込みデータ・ブロックの一部をシフト・オフする。
【００１２】
本発明の他の態様によれば、各メモリアレイは、さらに、読取りデータを保持する読取りラッチを有している。読取りデータは、ラッチからスキャンされ、既知のデータが付加される。
【００１３】
これらの利点および他の利点と、本発明を特徴づける新規性の特徴とは、特許請求の範囲に詳細に指摘されている。しかし、本発明，その利点，その使用に得られる目的をさらに理解するには、本発明の装置の特定の実施例を説明する図面および発明の実施の形態を参照すべきである。
【００１４】
【発明の実施の形態】
以下に説明する実施例においては、図面を参照するが、図面には、本発明が実施される特定の実施例が説明のために示されている。本発明の範囲から離れることなく、構造的変形として他の実施例を用いることができることを理解すべきである。
【００１５】
本発明は、汎用長さのテスト・データワードを生成して、テスト・データワードをチップの各アレイに送るアレイ組込み自己テスト・システムを提供する。
【００１６】
図１は、本発明のアレイ組込み自己テスト（ＡＢＩＳＴ）システムを、ブロック図で示す。これは、シリコンで作ることのできる半導体チップ１０上に形成されるシステムの主要な機能的要素を示している。チップ１０は、自己テスト・コントローラ２０とインタフェースする複数の埋込みアレイ３０を有している。各メモリアレイ３０は、多数のブロックを有し、各ブロックはセルのマトリックスを含んでいる。セルのアドレスは、行アドレスおよび列アドレスによって識別される。各ブロック内での同一セルは、集合的に、１ワードを形成する。ワードの幅，すなわちデータワード幅は、アレイ内のブロックの数に相当する。アレイ・ブロック内の行の数は、行アドレス深さと呼ばれ、アレイ・ブロック内の列の数は、列アドレス深さと呼ばれる。さらに、各メモリアレイは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）またはスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）のいずれかとすることができる。
【００１７】
コントローラ２０は、スキャン・レジスタ３１を経て、アレイ３０とインタフェースする。各スキャン・レジスタ３１は、一般に、読取り／書込み制御データ，アドレス・データ，書込みデータを保持する複数のシフトレジスタ・ラッチを有している。コントローラ２０は、テストデータ発生器２２を制御する。この発生器は、書込みデータ，アドレス・データ，読取り／書込み制御データを含むテスト・データワード５０を発生する。テスト・データワード５０は、複数のシフトレジスタ・ラッチに保持することもでき、ライン７２を経て直列にスキャン・アウトされ、並列の各アレイ３０のスキャン・レジスタ３１によって、直列に受信される。
【００１８】
各アレイ３０は、読取り／書込み制御データ，アドレス・データ，書込みデータを解釈するためのロジック３５を有している。読取り／書込み制御データは、読取りまたは書込み動作が実行されるべきか否かを制御する。読取り／書込み制御データが、書込み動作が実行されるべきことを指示すると、スキャン・レジスタ３１に保持された書込みデータが、アドレス・データによって識別されるアドレスに書込まれる。読取り／書込み制御データが、読取り動作が実行されるべきことを指示すると、識別されたアドレスに格納されているワードが、第２のスキャン・レジスタ３８に並列に送られる。スキャン・レジスタ３８は、次に、ライン７４を経てデータ比較回路２８にスキャンすることができる。比較回路では、読取りデータが、予測データと比較され、識別されたワードをテストする。
【００１９】
アレイ・ロジック３５は、アレイ３０のアドレス深さよりも深いアドレスを検出する回路３２をさらに有している。このような領域外アドレスが検出されると、アレイ・ロジックは、要求された動作を無視することができ、これによりアレイ３０が不注意に書込まれること、または識別されなかったアドレスから不注意に読取られることを防止する。データ比較回路２８は、また、領域外アドレスを検出するロジックを有し、領域外の場合に、データ比較動作を無視できるようにする。
【００２０】
図２において、コントローラ２０が、不合格アドレス回路２４をさらに有することがわかる。この回路２４は、データ比較誤りが発生するアドレス・レジスタを捕捉する１つ以上のレジスタを含んでいる。コントローラ２０は、また、合格／不合格回路２６を有している。この回路は、特定のアレイ３０が組込み自己テストに合格したか否かを示すデータビットを保持する１つ以上のラッチを含んでいる。周知のように、合格／不合格ビット・レジスタおよび不合格アドレス・レジスタは、診断に対してスキャン・アウトできる。
【００２１】
図３および図４は、図１に示すテスト・データワード５０およびメモリアレイ３０を詳細に示すブロック図である。簡略化するために、チップ１０は、以下の２個だけのメモリアレイを有するものとして示している。すなわち、メモリアレイ３０ａ，８×２アレイ（８ワードを含み、各ワードは２ビットのデータワード幅を有することを意味している）と、メモリアレイ３０ｂ，１６×４アレイとである。アレイ・ブロック内のセルのマトリックスは、多数の構成を有することができることがわかる。図５に示す実施例では、アレイ３０ａは、２×４構成、したがって１ビットの行アドレス深さと２ビットの列アドレス深さとを有するブロック３６ａを備えている。アレイ３０ｂは、８×２構成、したがって３ビットの行アドレス深さと１ビット列深さとを有するブロック３６ｂを備えるように示されている。最大行アドレス深さ、すなわち、すべての他のアレイの行アドレス深さ以上の行アドレス深さを有するアレイの行アドレス深さは、３ビットである。最大列アドレス深さ、すなわち、すべての他のアレイの列アドレス深さ以上の列アドレス深さを有するアレイの列アドレス深さは、２ビットである。
【００２２】
さらに、この実施例では、最大データワード幅、すなわち、すべての他のアレイのデータワード幅以上のデータワード幅を有するアレイのデータワード幅は、４ビットである。しかし、ここに説明するアレイの数およびサイズは、例示であり、本発明はこれに限定されるものではない。さらに多くのアレイを、集積回路に設けることができ、アレイのサイズを、小さくあるいは大きくすることができる。
【００２３】
テスト・データワード５０は、書込みデータ・ブロック５２と、アドレス・データ・ブロック５４と、読取り／書込みデータ・ブロック５６とを含んでいる。本実施例では、アドレス・データ・ブロック５４は、第１のバイナリ・アドレスＡ０および第２のバイナリ・アドレスＡ１を識別する複数のデータ・ビットを含んでいる。読取り／書込みデータ・ブロック５６は、２つのデータ・ビットを含んでいる。すなわち、第１のアドレスＡ０での実行動作を指示する第１のビットＲＷA0と、第２のアドレスＡ１での実行動作を指示する第２のビットＲＷA1とである。各テスト・データワード５０で、２つのアドレスおよび２つの読取り／書込みデータ・ビットをスキャン・アウトすることは、テスト手順を最適にする。その理由は、新しいテスト・データワード５０のスキャン・インと同時に、アレイ３０から読取りデータをスキャン・アウトできるからである。
【００２４】
テスト・データワード５０は、チップ１０上のいずれかのアレイ３０によってその利用を可能にする汎用長さを有している。例えば、本実施例では、テスト・データワード５０の長さは、最大の行および列アドレス深さ、および最大のデータワード幅に依存する。
【００２５】
特に、読取り／書込みデータ・ブロック５６の長さは、テスト・データワード５０で送られるアドレスの数に依存する。２つのアドレスが送られる場合には、書込み／読取りデータ・ブロックは、２ビットを含む。アドレス・データ・ブロック５４の長さは、最大行アドレス深さおよび最大列アドレス深さに依存する。２つのアドレスが送られる場合、アドレス・データ・ブロック５４は、最大行アドレス深さおよび最大列アドレス深さの和の２倍に等しい長さを有している。したがって、本実施例では、読取り／書込みデータ・ブロック５６は、２個のデータ・ビットを含み、アドレス・データ・ブロック５４は、１０個のデータ・ビットを含む。５個のデータ・ビットＡ０R2〜Ａ０R0およびＡ０C1〜Ａ０C0は、第１のバイナリ・アドレスＡ０の行アドレスおよび列アドレスを表し、５個のデータ・ビットＡ１R2〜Ａ１R0およびＡ１C1〜Ａ１C0は、第２のバイナリ・アドレスＡ１を表している。データ・ビットＡ０R2，Ａ１R2およびＡ０C1，Ａ１C1は、それぞれ、最上位行ビットおよび最上位列ビットであり、データ・ビットＡ０R0，Ａ１R0およびＡ０C0，Ａ１C0は、それぞれ、最下位行ビットおよび最下位列ビットである。
【００２６】
書込みデータ・ブロック５２の長さは、最大データワード幅に依存する。したがって、本実施例では、書込みデータ・ブロック５２は、４つの書込みデータ・ビットＷ0 〜Ｗ3 を含んでいる。テスト・データワード５０は、書込みデータ・ブロック５２が最初にスキャン・アウトされ、続いてアドレス・データ・ブロック５４が、続いて読取り／書込みデータ・ブロック５６がスキャン・アウトされるように、配列されている。
【００２７】
各スキャン・レジスタ３１ａ，３１ｂは、アドレス・レジスタ６４ａ，６４ｂに直列にリンクされた読取り／書込み制御データ・レジスタ６６ａ，６６ｂを有している。アドレス・レジスタ６４ａ，６４ｂは、書込みレジスタ６２ａ，６２ｂに直列にリンクされている。読取り／書込み制御データ・レジスタ６６ａ，６６ｂは、スキャン・レジスタ３１ａ，３１ｂの入力端部に設けられ、書込みレジスタ６２ａ，６２ｂは、反対側の端部に設けられている。各読取り／書込み制御データ・レジスタ６６ａ，６６ｂは、読取り／書込みデータ・ブロック５６のデータ・ビットを保持する２個のラッチ６７ａ，６７ｂを有している。
【００２８】
各アドレス・レジスタ６４ａ，６４ｂは、アレイ３０ａとアレイ３０ｂのアドレスをそれぞれ識別するのに必要なアドレス・データ・ビットを保持するアドレス・ラッチ６５ａ，６５ｂを有している。アレイ３０ａのみが、ビットＡ０R0，Ａ１R0およびＡ０C0〜Ａ０C1，Ａ１C0〜Ａ１C1を利用してそのアドレスのすべてを識別する。したがって、６個のラッチ６５ａを有している。アレイ３０ｂは、アドレス・ビットＡ０R0〜Ａ０R2，Ａ１R0〜Ａ１R2およびＡ０CO，Ａ１C0を使用し、したがって８個のラッチ６５ｂを有している。したがって、アドレス・ラッチ６５ａ，６５ｂの数は、２個のアドレス３０ａと３０ｂとの間で異なる。というのは、アレイ３０ｂが、大きなアレイ・サイズを有するからである。アドレス・レジスタ６４ａ，６４ｂの長さを等しくして、アドレス・データ・ビットが、書込みラッチ・レジスタ６２ａ，６２ｂへシフトすることを防止するためには、ダミーラッチ６９ａ，６９ｂを、アドレス・レジスタ６４ａ，６４ｂに付加する。特に、アドレス・レジスタ６４ａは、ダミーラッチ６９ａが付加されて、ビットＡ０R2，Ａ０R1，Ａ１R2，Ａ１R1を保持する。これらビットは、アレイ３０ａのアドレスを識別することが必要とされないビットである。同様に、アドレス・レジスタ６４ｂはダミーラッチ６９ｂが付加され、ビットＡ０C1，Ａ１C1を保持する。
【００２９】
テスト・データワードの長さと、ダミーラッチの数および位置とは、アレイの構成に従って変化することがわかる。例えば、図１３の他の実施例に示されるように、図５に示される２×８ブロックとは異なり、アレイ３０ｂは、４×４のブロックよりなる構成を有することができ、アレイ３０ａは、２×４のブロックよりなる構成のままとすることができる。この実施例では、最大行アドレス深さは２ビットであり、最大列アドレス深さは２ビットである。したがって、２つのアドレスを送るには、テスト・データワードは、先の実施例における１０ビットとは対照的に、本実施例では、８ビットのみよりなることが必要である。さらに、ダミーラッチの位置および数は、先の実施例とは異なる。特に、アレイ３０ｂは、ダミーラッチと必要とせず、アレイ３０ａは、２個のみのダミーラッチを必要とする。１個のダミーラッチは、各アドレスにおいて、最上位行アドレス・データ・ビットを保持する。
【００３０】
図３および図４に戻り、各書込みレジスタ６２ａ，６２ｂは、アドレスに書込まれる書込みデータ・ビットを保持する書込みラッチ６３ａ，６３ｂを有している。アレイ３０ａは、テストのために２ビットのみの書込みデータを必要とする。というのは、書込みデータのデータワード幅が、２ビットだからである。したがって、アレイ３０ａは、２個の書込みラッチ６３ａを有している。同様に、アレイ３０ｂは、４ビットの書込みデータを必要とし、したがって４個の書込みラッチ６３ｂを有している。したがって、書込みラッチ６３ａ，６３ｂの数は、２個のアレイ３０ａと３０ｂとの間で異なっている。というのは、アレイ３０ｂが、大きなデータワード幅を有するからである。書込みレジスタ６２ａにダミーラッチを付加するこなしに、可変データワード幅を処理するには、書込みラッチ６３ａ，６３ｂは、スキャン・レジスタ３１ａ，３１ｂの終端にそれぞれ配置される。このような配置では、最大データワード幅よりも小さいデータワード幅を有するアレイにおいて、書込みデータは、スキャン・レジスタの終端からフォール・オフ（ｆａｌｌ  ｏｆｆ）する。例えば、テスト・データワード５０が、スキャン・レジスタ３１ａにスキャンされると、第１の２つのテスト・データワードＷ3 ，Ｗ2 は、スキャン・レジスタ３１ａの終端からフォール・オフする。書込みデータ・ビットＷ1 ，Ｗ0 は、スキャン・レジスタ３１ａに留まり、アレイのテストに用いるために書込みラッチ６３ａによって保持される。
【００３１】
各スキャン・レジスタ３１ａ，３１ｂにおいて、アドレス・レジスタ６４ａ，６４ｂの位置が、読取り／書込み制御データ・レジスタ６６ａ，６６ｂで交換されるならば、テスト・データワード５０を、読取り／書込みデータ・ブロック５６が、アドレス・データ・ブロック５４の前でスキャン・アウトされるように、配列できることがわかる。さらに、スキャン・レジスタ３１が適切に配列され、より小さいアレイの書込みラッチに、ダミー書込みラッチが付加されるならば、書込みデータ・ブロック５２は、最初にスキャンされる必要はない。さらに、アドレス・データ・ブロック５４内のアドレス・データ・ビットの説明した配置は、単なる例示であり、各アレイのスキャン・レジスタが適切に配線され埋込まれる限り、変更できることがわかる。
【００３２】
図６〜図８は、図１に示したテスト・データワード５０およびメモリアレイ３０の他の構成を示すブロック図である。テスト・データワード５０は、３つのデータワード５０ａ，５０ｂ，５０ｃに分割される。データワード５０ａは、書込みデータ・ブロック５２および読取り／書込みデータ・ブロック５６を含んでいる。アドレス・データ・ブロック５４は、列アドレス・データ・ブロック５４′と行アドレス・データ・ブロック５４″とに分割される。テスト・データワード５０ｂは列アドレス・データ・ブロック５４′を保持し、テスト・データワード５０ｃは、列アドレス・データ・ブロック５４″を保持する。テスト・データワード５０ａは、第１のライン７２ａ上にスキャン・アウトされ、データワード５０ｂは、第２のライン７２ｂ上にスキャン・アウトされ、データワード５０ｃは、第３のライン７２ｃに沿ってスキャン・アウトされる。テスト・データワード５０ａは、次のように配列される。すなわち、書込みデータ・ブロック５２が最初にスキャン・アウトされ、続いて読取り／書込みブロック５６がスキャン・アウトされる。テスト・データワード５０ａ，５０ｂ，５０ｃを、並列にスキャン・アウトすることができ、これによりアレイ３０にテスト・データワード５０を送ることが要求されるスキャン・シフトの数を小さくする。例えば、１本のライン上でテスト・データワード５０をスキャン・アウトするためには、１６回のスキャン・シフトが要求される。しかし、この実施例では、６回のみのスキャン・シフトが必要とされる。したがって、複数のスキャン・アウト・ラインは、典型的に、ＡＢＩＳＴテストを、高速で実行することを可能にする。
【００３３】
ライン７２ａ〜７２ｃを受け入れるために、各スキャン・レジスタ３１ａ，３１ｂは、３個のレジスタに分割される。レジスタ３３ａ，３３ｂは、ライン７２ａを受け入れ、読取り／書込みレジスタ６６ａ，６６ｂを有している。これらレジスタは、続く書込みレジスタ６２ａ，６２ｂに直列にリンクされている。スキャン・レジスタ３４ａ，３４ｂは、列アドレス・レジスタ６４ａ′，６４ｂ′を有し、ライン７２ｂを受け入れる。スキャン・レジスタ３５ａ，３５ｂは、行アドレス・レジスタ６４ａ″，６４ｂ″を有し、ライン７２ｃを受け入れる。
【００３４】
前の実施例と同様に、書込みレジスタ６２ａは、２個のラッチ６３ａを有し、書込みレジスタ６２ｂは、４個のラッチ６３ｂを有している。さらに、書込みレジスタ６２ａ，６２ｂは、それぞれ、レジスタ３３ａ，３３ｂの終端に配置される。アレイ３０ａでは、書込みデータがレジスタ３３ａの終端からフォール・オフする。
【００３５】
列アドレス・レジスタ６４ａ′，６４ｂ′は、それぞれ、４個のアドレス・ラッチ６５ａと、２個のアドレス・ラッチ６５ｂとを有している。行アドレス・レジスタ６４ａ″，６４ｂ″は、それぞれ、２個のアドレス・ラッチ６５ａと、６個のアドレス・ラッチ６５ｂとを有している。しかし、前の実施例とは異なり、アドレス・レジスタ６４ａ′，６４ａ″および６４ｂ′，６４ｂ″は、ダミーラッチが付加されない。その代わりに、アドレス・データ・ビットは、アドレス・データ・ブロック５４′，５４″内のビットが、最上位ビットから開始して、交互のシーケンスでスキャン・アウトされるように配列される。列アドレス・データ・ブロック５４′内で、第２のアドレスＡ１の最上位列アドレス・ビットが、最初にスキャン・アウトされ、続いて第１のアドレスＡ０の最上位列アドレス・ビットがスキャン・アウトされ、続いて第２のアドレスＡ１の次の最上位列アドレス・ビットがスキャン・アウトされ、以下同様にスキャン・アウトされる。行アドレス・データ・ブロック５４″内で、第２のアドレスＡ１の最上位行アドレス・ビットがスキャン・アウトされ、続いて第１のアドレスＡ０の最上位行アドレス・ビットがスキャン・アウトされ、続いて第２のアドレスＡ１の次の最上位行アドレス・ビットがスキャン・アウトされ、以下同様にスキャン・アウトされる。
【００３６】
例えば、本実施例では、列アドレス・データ・ブロック５４′は、Ａ１C1，Ａ０C1，Ａ１C0，Ａ０C0のようにスキャン・アウトするように配列される。より小さいアレイにおいては、最上位ビットを最初に送ることによって、上位ビットは、アドレス・レジスタの終端からフォール・オフし、およびアドレスを識別することが必要とされるアドレス・ビットのみが残る。例えば列アドレス・レジスタ６４ｂ′では、ビットＡ０C0，Ａ１C0はラッチ６５ａに保持され、ビットＡ０C1，Ａ１C1はフォール・オフする。
【００３７】
複数のスキャン・アウト・ラインを用いる他の実施例において、読取り／書込みデータ・ブロック５６を、アドレス・データ・ブロック５４′または５４″の後に、スキャン・アウトすることができる。さらに、対応する書込みレジスタまたはアドレス・レジスタが、スキャン・レジスタ３１ａ，３１ｂ内に適切に配列され、ダミーラッチが付加されるならば、読取り／書込みデータ・ブロック５６を、書込みデータブロック５２もしくはアドレス・データ・ブロック５４′または５４″の前に、スキャン・アウトすることができる。さらに、アドレス・レジスタにダミーラッチが付加されるならば、アドレス・データ・ブロック５４′および／または５４″内に、ビットをいかなる順序でも配列できることを理解すべきである。
【００３８】
図９および図１０は、どのようにして読取りデータを、スキャン・レジスタからスキャンでき、コントローラ２０にスキャンできるかを示す。各アレイ３０は、複数の読取りラッチ（その数は、アレイのデータワード幅に相当する）を有するスキャン・レジスタ３８を有している。読取りコマンドが、読取り／書込み制御データによって指示されると、アレイ・ロジック３５は、識別されたアレイから読取りデータを並列にアップロードして、ライン９３を経てレジスタ３８をスキャンする。
【００３９】
次に、スキャン・レジスタ３８を、テスト・データワード５０のスキャン・アウトと同時に、ライン７４に沿って、コントローラ２０にスキャンすることができる。テスト・データワード５０においてスキャンするのに必要なスキャン・シフトの数は、典型的に、スキャン・レジスタ３８の読取りラッチをスキャン・アウトするのに必要なスキャン・シフトの数よりも大きいことを理解すべきである。例えば、アレイ３０ａは、スキャン・レジスタ３８をスキャン・アウトするのに２回のスキャン・シフトを必要とする。しかし、テスト・データワード５０が１本のラインに沿ってスキャン・アウトされる場合には、１６回のスキャン・シフトが必要とされる。
【００４０】
余分のスキャン・シフトを考慮するには、コントローラ２０にスキャンされるデータ・パスを、既知のデータで埋込むことができる。埋込みデータは、図９に示すように、フィードバック・ループ９７を用いることによって、与えることができる。フィードバック・ループ９７は、ライン７４に沿ってスキャン・アウトされた各読取りデータ・ビットを、レジスタ３８の第１の読取りラッチに戻して入力する。
【００４１】
図１０に示すような、埋込みデータを、２つの入力ライン２４２，２４３と１つの出力ライン２３６とを有するマルチプレクサ（ｍｕｘ）２４０を用いて、交互に与えることができる。入力ライン２４２を０に接続し、入力ライン２４３を１に接続することができる。アレイ３０からの制御信号２４１は、マルチプレクサ２４０の出力信号２３６を制御する。出力信号２３６は、読取りラッチ３８に直列にスキャンされ、したがって読取りデータに既知のデータを埋め込む。０および１の両方の使用は、完全な不合格テストの能力を可能にする。すなわち、読取りラッチが適切に変位することを保証する。
【００４２】
図１１および図１２を参照して、本発明を、１つのテスト・サイクルの動作を説明することによって、さらに説明する。コントローラ２０は、最初に、ブロック９８に示すように、テスト・データワード５０を発生する。次に、テスト・データワード５０を、ブロック１０２に示すように、各アレイの書込みラッチ，アドレス・ラッチ，読取り／書込みラッチに直列にスキャン・アウトする。これと同時に、ブロック１１４で読取りデータ・ラッチに前にロードされた読取りデータを、ブロック１２０に示すように、コントローラにスキャンすることができる。
【００４３】
ブロック１０４で、テスト・データワード５０をコントローラ２０からスキャンし、読取りラッチをコントローラ２０へスキャンした後に、アレイをコントローラ２０によってイネーブルする。ブロック１０６で、コントローラ２０は、第１のクロック・パルスを供給する。ブロック１０８に示すように、各アレイは、現在のクロック・パルスに対して、読取り／書込み制御データ・ブロック５６および対応するデータ・ブロック５４を、ダウンロードする。
【００４４】
アドレス・ブロック５４によって識別されたアドレスが、アレイの最大アドレスよりも大きいならば、検出回路３２は、読取り／書込み動作が、判断ブロック１１０に示すように、アレイおよびシステムがブロック１１８に進むことを実行することを阻止する。アドレスが領域内であれば、判断ブロック１１０，１１２に示すように、アレイは、要求された動作が読取り動作または書込み動作であるかを決定する。
【００４５】
読取り／書込みビットが読取り動作を示すならば、判断ブロック１１２，１１４に示すように、アレイは、特定のアドレスからの読取りデータを、その読取りラッチにロードする。読取り／書込みビットが書込み動作を示すならば、判断ブロック１１２，１１６に示すように、アレイは、書込みデータを特定のアドレスに書込む。
【００４６】
読取りまたは書込み動作が実行された後、動作は、判断ブロック１１８に進む。このブロックでは、２つのクロック・パルスが供給されたか否かを決定する。２つのクロック・パルスが発生していなければ、動作は、ブロック１０６にループバックする。ブロック１０６では、第２のクロック・パルスが供給される。２つのクロック・パルスが供給されていると、アドレスはディスエーブルされ、動作はブロック９８にループバックする。ブロック９８では、新しいテスト・データが発生され、動作が繰り返される。
【００４７】
前述した実施例は、例示である。もちろん、本発明の範囲または趣旨から離れることなく、前述した実施例に対して、種々の変更および付加を行うことができることがわかる。したがって、本発明の範囲は、前述した特定の実施例に限定されるものではなく、特許請求の範囲によってのみ定められるべきである。
【００４８】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）単一のコントローラを用いて、各々がスキャン・レジスタを有する複数のメモリアレイをテストするアレイ組込み自己テストにおいて、可変データワード幅およびアレイ深さを処理する方法において、
（ａ）前記コントローラを用いて、汎用長さのテスト・データワードを発生するステップと、
（ｂ）前記コントローラを用いて、各メモリアレイの前記スキャン・レジスタに、前記テスト・データワードを送るステップと、
を含むことを特徴とする方法。
（２）各メモリアレイは、所定の行アドレス深さおよび列アドレス深さを有し、少なくとも１つのメモリアレイは、最大の列アレイ深さを有し、少なくとも１つのメモリアレイは、最大の行アドレス深さを有し、前記テスト・データワードの長さは、前記最大の列アドレス深さおよび前記最大の行アドレス深さに依存する、
ことを特徴とする上記（１）に記載の方法。
（３）前記テスト・データワードは、行アドレス・データ・ブロックおよび列アドレス・データ・ブロックを有し、前記各スキャン・レジスタは、行アドレス・レジスタと列アドレス・レジスタとを有し、前記行アドレス・レジスタおよび列アドレス・レジスタは、それぞれ、終端を有し、前記ステップ（ｂ）は、前記最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記行アドレス・レジスタの終端から、前記行アドレス・データ・ブロックの一部をシフト・オフし、前記最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、前記列アドレス・レジスタの終端から、前記列アドレス・データ・ブロックの一部をシフト・オフするステップを含むことを特徴とする上記（２）に記載の方法。
（４）前記テスト・データワードは、さらに、書込みデータ・ブロックを有し、前記スキャン・レジスタは、さらに、書込みレジスタを有し、前記ステップ（ｂ）は、前記書込みデータ・ブロックを、第１のラインに沿って、前記書込みレジスタにスキャンし、前記行アドレス・データ・ブロックを、第２のラインに沿って、前記行アドレス・レジスタにスキャンし、前記列アドレス・ブロックを、第３のラインに沿って、前記列アドレス・レジスタにスキャンするステップを含むことを特徴とする上記（３）に記載の方法。
（５）前記行アドレス・データ・ブロックおよび列アドレス・データ・ブロックの各々は、最上位ビットを有し、前記行アドレス・データ・ブロックを、前記最上位の行アドレス・ビットを先頭にして、前記行アドレス・レジスタに送り、前記列アドレス・データ・ブロックを、前記最上位の列アドレス・ビットを先頭にして、前記列アドレス・レジスタに送るステップを含むことを特徴とする上記（３）に記載の方法。
（６）前記行アドレス・データ・ブロック内のデータと、前記列アドレス・データ・ブロック内のデータとを、交互シーケンスで送ることを特徴とする上記（５）に記載の方法。
（７）各メモリアレイは、所定のデータワード幅を有し、少なくとも１つのメモリアレイは、最大のデータワード幅を有し、前記テスト・データワードの長さは、前記最大のデータワード幅に依存することを特徴とする上記（１）に記載の方法。
（８）前記テスト・データワードは、書込みデータ・ブロックを含み、各スキャン・レジスタは、終端を有する書込みレジスタを備え、前記ステップ（ｂ）は、前記最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイにおいて、前記終端から、前記書込みデータ・ブロックの一部をシフト・オフするステップを、さらに含むことを特徴とする上記（７）に記載の方法。
（９）各メモリアレイは、所定のデータワード幅を有し、少なくとも１つのメモリアレイは、最大のデータワード幅を有し、前記テスト・データワードの長さは、前記最大の行アドレス深さと、前記最大の列アドレス深さと、前記最大のデータワード幅とに依存することを特徴とする上記（１）に記載の方法。
（１０）前記テスト・データワードは、アドレス・データ・ブロックおよび書込みデータ・ブロックを有し、前記各スキャン・レジスタは、アドレス・レジスタに直列にリンクされた書込みレジスタを有し、前記ステップ（ｂ）は、前記書込みデータ・ブロックおよび前記アドレス・データ・ブロックを、単一の入力ラインに沿って、前記スキャン・レジスタに直列にスキャンするステップをさらに含むことを特徴とする上記（９）に記載の方法。
（１１）前記スキャン・レジスタは終端を有し、前記直列のスキャン・ステップは、前記最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイの前記スキャン・レジスタの終端から、前記書込みデータ・ブロックの一部をシフト・オフするステップを含むことを特徴とする上記（１０）に記載の方法。
（１２）各アドレス・レジスタは、長さを有し、さらに、
最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記アドレス・レジスタにダミーラッチを付加し、最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイの前記アドレス・レジスタにダミーラッチを付加するステップを含み、前記ダミーラッチは、各メモリアレイに、等しい長さのアドレス・レジスタを与え、
前記アドレス・データ・ブロックに、ダミーデータビットを付加し、前記ダミーラッチを満たすステップを含むことを特徴とする上記（１０）に記載の方法。
（１３）各メモリアレイは、さらに、読取りデータを保持できる読取りラッチを有し、
前記読取りラッチから読取りデータをスキャンするステップと、
前記読取りデータに、既知のデータを付加するステップと、
をさらに含むことを特徴とする上記（１）に記載の方法。
（１４）前記付加ステップは、さらに、前記読取りラッチを経て、前記読取りデータの少なくとも一部を繰り返すステップを含むことを特徴とする上記（１３）に記載の方法。
（１５）前記テスト・データワードは、動作を実行するアドレスを識別し、さらに、各メモリアレイについて、前記識別されたアドレスが、メモリアレイのアドレス深さを越えるか否かを判断するステップを含むことを特徴とする上記（１）に記載の方法。
（１６）単一のコントローラを用いて、各々がスキャン・レジスタを有する複数のメモリアレイをテストするアレイ組込み自己テストにおいて、可変データワード幅およびアレイ深さを処理する装置であって、
汎用長さのテスト・データワードを発生するテスト・データ発生器と、
各メモリアレイの前記スキャン・レジスタに、前記テスト・データワードを送る手段と、
を備えることを特徴とする装置。
（１７）各メモリアレイは、所定の行アドレス深さおよび列アドレス深さを有し、少なくとも１つのメモリアレイは、最大の列アレイ深さを有し、少なくとも１つのメモリアレイは、最大の行アドレス深さを有し、前記テスト・データワードの長さは、前記最大の列アドレス深さおよび前記最大の行アドレス深さに依存する、
ことを特徴とする上記（１６）に記載の装置。
（１８）前記テスト・データワードは、行アドレス・データ・ブロックおよび列アドレス・データ・ブロックを有し、前記各スキャン・レジスタは、行アドレス・レジスタと列アドレス・レジスタとを有し、前記行アドレス・レジスタおよび列アドレス・レジスタは、それぞれ、終端を有し、前記送る手段は、前記最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記行アドレス・レジスタの終端から、前記行アドレス・データ・ブロックの一部をシフト・オフし、前記最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、前記列アドレス・レジスタの終端から、前記列アドレス・データ・ブロックの一部をシフト・オフするシフト手段を有することを特徴とする上記（１７）に記載の装置。
（１９）前記テスト・データワードは、さらに、書込みデータ・ブロックを有し、前記スキャン・レジスタは、さらに、書込みレジスタを有し、前記送る手段は、前記書込みデータ・ブロックを、前記書込みレジスタに送る第１のラインと、前記行アドレス・データ・ブロックを、前記行アドレス・レジスタに送る第２のラインと、前記列アドレス・ブロックを、前記列アドレス・レジスタに送る第３のラインとを有することを特徴とする上記（１８）に記載の装置。
（２０）前記行アドレス・データ・ブロックおよび列アドレス・データ・ブロックの各々は、最上位ビットを有し、前記行アドレス・データ・ブロックを、前記最上位の行アドレス・ビットを先頭にして、前記行アドレス・レジスタに送り、前記列アドレス・データ・ブロックを、前記最上位の列アドレス・ビットを先頭にして、前記列アドレス・レジスタに送ることを特徴とする上記（１８）に記載の装置。
（２１）前記行アドレス・データ・ブロック内のデータと、前記列アドレス・データ・ブロック内のデータとを、交互シーケンスで送ることを特徴とする上記（２０）に記載の装置。
（２２）各メモリアレイは、所定のデータワード幅を有し、少なくとも１つのメモリアレイは、最大のデータワード幅を有し、前記テスト・データワードの長さは、前記最大のデータワード幅に依存することを特徴とする上記（１６）に記載の装置。
（２３）前記テスト・データワードは、書込みデータ・ブロックを含み、各スキャン・レジスタは、終端を有する書込みレジスタを備え、前記送る手段は、前記最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイにおいて、前記終端から、前記書込みデータ・ブロックの一部をシフト・オフするシフト手段を有することを特徴とする上記（２２）に記載の装置。
（２４）各メモリアレイは、所定のデータワード幅を有し、少なくとも１つのメモリアレイは、最大のデータワード幅を有し、前記テスト・データワードの長さは、前記最大の行アドレス深さと、前記最大の列アドレス深さと、前記最大のデータワード幅とに依存することを特徴とする上記（１６）に記載の装置。
（２５）前記テスト・データワードは、アドレス・データ・ブロックおよぴ書込みデータ・ブロックを有し、前記各スキャン・レジスタは、アドレス・レジスタに直列にリンクされた書込みレジスタを有し、前記送る手段は、前記書込みデータ・ブロックおよび前記アドレス・データ・ブロックを、前記スキャン・レジスタに送る単一の入力ラインを有することを特徴とする上記（２４）に記載の装置。
（２６）前記スキャン・レジスタは終端を有し、前記送る手段は、前記最大のデータワード幅よりも小さいデータワード幅を有する各メモリアレイの前記スキャン・レジスタの終端から、前記書込みデータ・ブロックの一部をシフト・オフするシフト手段を有することを特徴とする上記（２５）に記載の装置。
（２７）各アドレス・レジスタは、長さを有し、最大の行アドレス深さよりも小さい行アドレス深さを有する各メモリアレイにおいて、前記アドレス・レジスタはダミーラッチを有し、最大の列アドレス深さよりも小さい列アドレス深さを有する各メモリアレイにおいて、前記アドレス・レジスタにダミーラッチを有し、すべてのアドレス・レジスタの長さが等しくなるようにし、前記アドレス・データ・ブロックは、ダミーデータビットを有し、前記ダミーラッチを満たすことを特徴とする上記（２３）に記載の装置。
（２８）各メモリアレイは、さらに、読取りデータを保持できる読取りラッチを有し、
前記読取りラッチから読取りデータをスキャンする手段と、
前記読取りデータに、既知のデータを付加する手段と、
をさらに備えることを特徴とする上記（１６）に記載の装置。
（２９）前記付加手段は、さらに、前記読取りラッチを経て、前記読取りデータの少なくとも一部を繰り返すフィードバック手段を有することを特徴とする上記（２８）に記載の装置。
（３０）前記テスト・データワードは、動作を実行するバイナリ・アドレスを有し、さらに装置、各メモリアレイについて、識別されたバイナリ・アドレスが、メモリアレイのアドレス深さを越えるか否かを判断する手段を備えることを特徴とする上記（１６）に記載の装置。
【図面の簡単な説明】
【図１】本発明の原理に基づくアレイ組込み自己テスト・システムを示すブロック図である。
【図２】図１のコントローラをさらに詳細に示すブロック図である。
【図３】図１のテスト・データワードおよびメモリアレイをさらに詳細に示すブロック図である。
【図４】図１のテスト・データワードおよびメモリアレイをさらに詳細に示すブロック図である。
【図５】図４に示したメモリアレイのメモリ・ブロックを示す図である。
【図６】図１のテスト・データワードおよびメモリアレイの他の実施例を示すブロック図である。
【図７】図１のテスト・データワードおよびメモリアレイの他の実施例を示すブロック図である。
【図８】図１のテスト・データワードおよびメモリアレイの他の実施例を示すブロック図である。
【図９】図１に示されるメモリアレイの読取りラッチを示すブロック図である。
【図１０】図１に示されるメモリアレイの他の読取りラッチを示すブロック図である。
【図１１】図１のシステムの動作を説明するフロー図である。
【図１２】図１のシステムの動作を説明するフロー図である。
【図１３】図３および図４に示されたメモリアレイの他のメモリ・ブロック構成を示すブロック図である。
【符号の説明】
１０  半導体チップ
２０  自己テスト・コントローラ
２２  テストデータ発生器
２４  不合格アドレス回路
２６  合格／不合格回路
２８  データ比較回路
３０  埋込みアレイ
３１，３８  スキャン・レジスタ
３２  検出回路
３３ａ，３３ｂ，３４ａ，３４ｂ，３５ａ，３５ｂ  レジスタ
３５  ロジック
５０  テスト・データワード
５２  書込みデータ・ブロック
５４  アドレス・データ・ブロック
５４′  列アドレス・データ・ブロック
５４″  行アドレス・データ・ブロック
５６  読取り／書込みデータ・ブロック
６２ａ，６２ｂ  書込みレジスタ
６３ａ，６３ｂ  書込みラッチ
６４ａ，６４ｂ  アドレス・レジスタ
６５ａ，６５ｂ  アドレス・ラッチ
６６ａ，６６ｂ  読取り／書込み制御データ・レジスタ
６７ａ，６７ｂ  ラッチ
６９ａ，６９ｂ  ダミーラッチ
７２，７４  ライン
９７  フィードバック・ループ
２３６  出力信号
２４０  マルチプレクサ
２４２，２４３  ライン
【図１】
0003873130.tif 000002
【図２】
0003873130.tif 000003
【図３】
0003873130.tif 000004
【図４】
0003873130.tif 000005
【図５】
0003873130.tif 000006
【図６】
0003873130.tif 000007
【図７】
0003873130.tif 000008
【図８】
0003873130.tif 000009
【図９】
0003873130.tif 000010
【図１０】
0003873130.tif 000011
【図１１】
0003873130.tif 000012
【図１２】
0003873130.tif 000013
【図１３】
0003873130.tif 000014