(57)【特許請求の範囲】
【請求項１】
データ処理システム、とりわけ通信システムにおいて用いるデータ語からデータビットを選択（パンクチャリング）するための方法であって、ｎ個のデータビットを有するデータ語の一つあるいは複数のデータビットが、ワーキングプロセッサの動作の１サイクル内で、前記データ語のあるデータビットが選択されるべきか否かを示すｎ個の選択ビットを含む選択ビットレジスタに基づいて選択され、
前記選択されたデータビットがバッファメモリ内に書き込まれ、
前記動作の１サイクル内に選択されるデータビットがカウントされ、
前記バッファメモリ内に書き込まれたデータビットの数が合計されることを特徴とする方法。
【請求項２】
シフトレジスタとして構成される前記バッファメモリ内に既に存在するデータビットが新たなデータビットの数だけ、これら新たなデータビットを書き込む前にシフトされることを特徴とする請求項１記載の方法。
【請求項３】
前記バッファメモリ内に既に存在しうる前記選択されたデータビットが、メモリその他へに出力するための出力データ語を形成するために、ｍ個のワーキングビットを含み、出力フォーマットを定義するワーキングビットレジスタを用いて整えられることを特徴とする請求項１又は２記載の方法。
【請求項４】
前記出力が、バッファメモリ内に存在するビットの数に基づいて行なわれるか、あるいはワーキングプロセッサの動作のそれぞれのサイクルの後に行なわれることを特徴とする請求項１乃至３のいずれかに記載の方法。
【請求項５】
所定の数のデータビットが前記バッファメモリから出力されることを特徴とする請求項３又は４記載の方法。
【請求項６】
前記バッファメモリから読み出されるデータ語が、一つあるいは複数のさらなるデータビットを加えることで拡張されることを特徴とする請求項３乃至５のいずれかに記載の方法。
【請求項７】
前記バッファメモリから読み出されるデータ語が前記出力データ語内でシフトされることを特徴とする請求項３乃至６のいずれかに記載の方法。
【請求項８】
請求項１乃至７のいずれかに記載の方法を遂行するためのデバイスであって、ワーキングプロセッサと、ｎ個のデータビットから成るデータ語から一つあるいは複数の与えられたデータビットを、前記データ語のデータビットが選択されるべきか否かを示すｎ個の選択ビットを含む選択ビットレジスタに基づいて、選択するためのデータビット選択ユニットとを備え、この選択が前記ワーキングプロセッサの動作の１サイクル内で行なわれ、
前記選択ビットレジスタが、複数の選択ビットレジスタを含み、前記データビット選択ユニット内に設けられた、選択ビットレジスタメモリからロードでき、
シフトレジスタとして構成され、動作の１サイクル内に選択されたデータビットがその中に格納されるバッファメモリが設けられ、
動作の１サイクル内に選択されたデータビットをカウントするため、および動作の複数のサイクルにおいて選択されたビットの数を合計するためのカウンタが設けられることを特徴とすることを特徴とするデバイス。
【請求項９】
前記バッファメモリ内に既に存在するデータビットが、書き込まれるべき新たなデータビットの数に基づいてシフトされることを特徴とする請求項８記載のデバイス。
【請求項１０】
ｍ個のワーキングビットを含み、出力フォーマットを定義する少なくとも一つのワーキングビットレジスタが設けられ、このワーキングビットレジスタがバッファメモリから読み出されたデータビットを、出力データ語の形式にて出力できるように整えることを特徴とする請求項８又は９記載のデバイス。
【請求項１１】
前記ワーキングビットレジスタがカウンタを構成する第一のレジスタセクションを含むことを特徴とする請求項１０記載のデバイス。
【請求項１２】
前記バッファメモリから読み出されるべきデータビットの数を定義する第二のカウンタセクションが設けられることを特徴とする請求項１０又は１１記載のデバイス。
【請求項１３】
第三のレジスタセクションが設けられ、これによって読み出されたデータビットが出力データ語内でシフトされることを特徴とする請求項１０乃至１２のいずれかに記載のデバイス。
【請求項１４】
ｎ個のデータビットがバッファメモリから読み出されるとき、ｍ個のデータビットから成る出力データ語（ここでｎ＜ｍ）がどのように完成されるべきかを定義する第四および第五のレジスタセクションが設けられることを特徴とする請求項１０乃至１３のいずれかに記載のデバイス。
【請求項１５】
第六のレジスタセクションが設けられ、これによって前記出力モードが調節されることを特徴とする請求項１０乃至１４のいずれかに記載のデバイス。
【請求項１６】
前記第六のレジスタセクションに第一のビットが書き込まれあるいは書き込むことができ、この第六のレジスタセクション内に書き込まれたビットの値に基づいて第一の出力モードと第二の出力モードの間の選択が行なわれ、読出しの前あるいは後に更新できるメモリ位置を示すポインタの更新が、前記第一の出力モードにおいては、前記カウンタのカウントが定義される数以下のときは抑圧され、前記第二のモードにおいては、ポインタの更新がカウントとは関係なく、前記第六のレジスタセクションに書き込まれているビットの値に基づいて行なわれることを特徴とする請求項１５記載のデバイス。
【請求項１７】
移動電気通信に対するポータブル電気通信デバイスの部分を構成することを特徴とする請求項８乃至１６のいずれかに記載のデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理システム、とりわけ、通信システムにおいて用いるデータ語からデータビットを選択（パンクチャリング）するための方法に関する。
【０００２】
【従来の技術】
このタイプの方法は周知であり、これら方法はデータビット流を所望の情報ビットに低減するために、データ語から与えられたデータビットを選択することに向けられる。このタイプの方法は、例えば、移動通信システム、例えば、移動電話におけるチャネル符号化の背景内で用いられる。
【０００３】
【発明が解決しようとする課題】
従来の方法においては、選択は、選択を遂行するワーキングプロセッサの動作の各サイクルにおいて毎回データ語から１データビットのみが選択されるようなやり方にて遂行された。同一のデータ語からの第二のデータビットの選択は動作の次のサイクルにおいて許される。このため、従来のパンクチャリング（選択）方法は速度が非常に低く、必要なデータのサンプリングが終わるまでに長期間を要する。このため、サンプリングおよび圧縮されたデータのさらなる処理も本質的にこれに対応する長期間を要する。
【０００４】
【課題を解決するための手段】
本発明の目的は、従来の方法よりも迅速かつ効率的な選択あるいはパンクチャリング方法を提供することで上述の問題を解決することにある。
【０００５】
この問題を解決するために、（本発明による）上述のタイプの方法においては、ｎ個のデータビットから成るデータ語の一つあるいは複数のデータビットが、データ語のあるデータビットが選択されるべきであるか否かを示すｎ個の選択ビットを含む選択ビットレジスタに基づいて、ワーキングプロセッサの動作の１サイクル内で選択される。
【０００６】
本発明による方法は、選択のために選択ビットレジスタを利用する。この選択ビットレジスタは、疑似的に選択マスクを表し、この中に対応する選択ビットが書き込まれる。これら選択ビットの各々は、処理されるべきデータ語の与えられたデータビットと関連する。データ語と選択ビットレジスタは同数のビットを含む。動作の一つのサイクルにおいて、ワーキングプロセッサは、指定される選択パターンに基づいて、データ語から、選択ビットレジスタ内の対応する選択ビットにて示されるデータビットを選択する。こうして、動作の１サイクル内で、データ語から任意の数ｘ≦ｎ（のデータビット）を選択することが可能となる。任意の選択スキームを実現することができる；つまり、これらスキームはプログラマによって定義でき、任意の情報を抽出することができる。こうして、一つの完全なデータ語、例えば、１６ビット語を、対応する１６−ビット選択レジスタを用いて動作の１サイクル内に処理できるために、データビット流からの必要なデータビットのサンプリングを従来の技術と比較して遥かに高速に遂行することが可能となる。
【０００７】
選択されたデータビットは、好ましくは、最初に、好ましくはシフトレジスタメモリから成るバッファメモリ内に書き込まれる。バッファメモリは、好ましくは、３１ビットシフトレジスタとして構成されるが、ただし、これより大きくすることもできる。
【０００８】
とりわけ、サンプリングされたデータビットのさらなる処理の観点からは、好ましくは、動作の１サイクル内で選択されるデータビットがカウントされ、さらに、これらがバッファメモリに書き込まれる場合は、バッファメモリ内のデータビットの数を常に知ることができるように（選択されたデータビットが）合計される。
【０００９】
格納されているデータビットのバッファメモリからの読み出しを最適化する観点からは、好ましくは、新たなデータビットを書き込む前に、シフトレジスタの形式のバッファメモリ内に存在するデータビットが、新たに到着するデータビットの数だけシフトされる。これによって、バッファメモリ内に最も長時間待たされているデータビットを、各読み出しステップにおいて読み出し、こうして、先入れ先出し（first-in-first-out、FIFO）読み出しモードを実現することが可能となる。
【００１０】
本発明の一つの好ましい実施例においては、バッファメモリ内に既に存在しうる選択されたデータビットは、ワーキングビットを含み、出力フォーマットを定義するワーキングビットレジスタを用いて、メモリデータ語としてメモリその他に出力するために整えられる（フォーマット化される）。本発明のこの実施例は、こうして第二のレジスタを用い、これに基づいてサンプリングされたデータビットの出力フォーマットが、ビットのサンプリングに続く任意のさらなる処理動作に合わせて定義される。この場合、プログラマは、ここでも任意の出力フォーマットを、ワーキングビットレジスタの対応する占有状態（ビット）を介して定義することができる。
【００１１】
読出しモード自体も可変として構成することもできる。例えば、一つのモードとして、バッファメモリ内に格納されたデータ語の出力を、バッファメモリ内に存在するデータビットの数に基づいて、つまり、所定の数ｘのデータビットが書き込まれた後に行なうこともできる。別のモードとして、出力をプロセッサの動作の各サイクルの度に行なうこともできる。後者の場合は、各パンクチャリングステップの後に、与えられたサイズのデータ語がバッファメモリから読み出され、これが、例えばさらなるメモリに書き込まれる。
【００１２】
出力フォーマットの定義との関連では、バッファメモリからの所定の数のデータビットを出力することができる。ワーキングビットレジスタを用いることで、所定の長さを、バッファメモリから読み出されるデータ語に対して、各読み出しステップに毎に、定義することが可能となる。例えば、読み出しは、バッファメモリが少なくとも出力に対して定められた数と同数のデータビットを含む場合にのみ行なうこともできる。上述のようにバッファメモリ内に書き込まれたデータビットをカウントすることで、ワーキングプロセッサは、バッファメモリ内に存在するビットの観点から読み出しが実際に可能な場合に限り、バッファメモリからの読み出しを開始することが可能となる。
【００１３】
本発明のもう一つのバージョンによると、バッファメモリから読み出されるデータ語は、一つあるいは複数のさらなるデータビットを追加することで拡張される。この拡張は、読み出されるデータビットの数がメモリデータ語の所定のビット数よりも小さなときに必要となる。例えば、メモリデータ語が処理されるべきデータ語および対応する選択レジスタと一致するように、ここでも１６ビット長を持つものと定義された場合、バッファメモリから読み出されるべきデータ語の実際の長さが１２ビットである場合、４つの空きビットがプログラマによって指定されるように満たされる。第一のオプションとして、いわゆる"符号拡張（sign extension）"動作を遂行することもでき、この場合は、バッファメモリから読み出されたデータ語のそれと同一の符号が出力データ語のまだ空いている上位セル内に書き込まれる。このオプションが選択されない場合は、毎回空いた上位セル（free upper cells）内にプログラマによって指定されるビットが書き込まれる。
【００１４】
さらに、本発明のもう一つのバージョンにおいては、バッファメモリから読み出されたデータ語は出力データ語内をシフトされる。こうすることで、読み出されたデータ語を、例えば１６ビットの長さの出力データ語内の任意の位置に配列すること、および毎回下位の空いたセル内に一つの"0"をセットする（"左にシフト"する）ことが可能となる。
【００１５】
総括的には、本発明による方法は、一方において非常に高速なビットサンプリングあるいはビットパンクチャリングを可能とすると同時に、他方においてこうして非常に高速にサンプリングされたデータを簡単かつ迅速に任意の出力データフォーマットに構成することを可能にする。
【００１６】
本発明は説明の方法に関するばかりでなく、説明の方法を遂行するためのデバイスにも関する。このデバイスは特徴としてワーキングプロセッサおよびデータビット選択ユニットを含む。データビット選択ユニットは、データ語のあるデータビットが選択されるべきか否かを示すｎ個の選択ビットを含む選択ビットレジスタに基づいて、ｎ個のデータビットから成るデータ語から一つあるいは複数の与えられたデータビットを選択し、この選択はワーキングプロセッサの動作の１サイクル内に行なわれる。
【００１７】
本発明によるデバイスは、例えば、移動電気通信デバイス、例えばポータブル電話機などの一部を構成するために用いることもできるが、この場合、好ましくは、前記選択ビットレジスタは、複数の選択レジスタを含む前記データ選択ユニット内に設けられた選択レジスタメモリからロードされる。これによって、ある与えられた選択ビットレジスタを、ロードおよび処理されるべき各データ語に対して、動作の１サイクル内でロードすることが可能となる。大雑把には、こうすることで、動作の選択モードが極めて柔軟となる。
【００１８】
さらに、好ましくは、バッファメモリが設けらる。このバッファメモリは、シフトレジスタとして構成され、この中に動作の１サイクル内に選択されたデータビットが格納される。さらに、好ましくは、動作の１サイクル内に選択されたデータビットをカウントするため、および動作の複数のサイクルのビットの数を合計するためのカウンタが設けられる。デバイスは、一つの実施例においては、バッファメモリ内に既に存在するデータビットが書き込まれるべき新たなデータビットのカウント数に基づいてシフトされるように構成される。
【００１９】
さらに、好ましくは、バッファメモリ内に格納されている選択およびサンプリングされたデータビットに基づいて形成される出力データ語の出力フォーマットを決定するために、ｍ個のワーキングビットを含み、出力フォーマットを定義する少なくとも一つのワーキングビットレジスタが設けられる。このワーキングビットレジスタは、バッファメモリから読み出されるデータビットを整え（フォーマット化し）、これらビットを出力データ語のフォーマットにて出力する。このような出力ビットレジスタは、基本的には、出力データ語がどのようにフォーマット化あるいは構成されるべきか、および選択されたデータビットが出力データ語内でどのように配列されるべきかを定義する。
【００２０】
ワーキングビットレジスタ自身は、カウンタを構成する第一のレジスタセクションを含む。これは、カウンタ自身がワーキングビットレジスタの部分を構成することを意味する。さらに、バッファメモリから読み出されるべきデータビットの数を定義する第二のカウンタ（レジスタ）セクションが設けられる。最後に、第三のレジスタセクションが設けられ、これによって読み出されたデータビットが出力データ語内でシフトされ、こうして読み出されたデータビットの配置が定義される。
【００２１】
第四および第五のレジスタセクションによって、ｎ（ここでｎ≦ｍ）個のデータビットがバッファメモリから読み出されたとき、ｍ個のデータビットから成る出力データ語がどのようにフォーマット化されるべきかが定義される。これらレジスタセクションは、より具体的には、"符号拡張（sign extension）"動作（第一のモードの動作）が行なわれるべきか、あるいは第二のモードの動作が行なわれるべきであるかを定義する。"符号拡張"モードが選択された場合は、（例えば16ビット長を持つ）出力データ語のまだ空いているセルを満たすために符号ビットが反復され、第二のモードの動作が選択された、書き込まれたデータビットとは無関係に、これら空いているセル内に定義されたビット値が挿入される。最後、第六のレジスタセクションが設けられ、これによって出力モードが調節（指定）される。
【００２２】
一般的には、サンプリングされたビットは、例えば、出力値を格納する目的で読み出される。この格納は、通常は、実際の格納の後あるいは前に変更（増分あるいは減分）されるポインタを介して行なわれる。第一のモードにおいては、このポインタの更新はビットカウントが定義された数に等しいかこれより大きな場合にのみ起動される。これは出力が読み出される度に出力値が格納されるが；ただし、ポインタの更新は、抑圧されることもあり得ることを意味する。第二のモードにおいては、ポインタの更新はもはや抑圧されず、これはポインタの更新が永久的に起動されることを意味する。
【００２３】
本発明のさらなる長所、特徴および詳細が以下に説明される実施例並びに図面から明らかとなるものである。
【００２４】
【発明の実施の形態】
図１は、本発明によるデータ語から任意の所望のデータビットを、とりわけ、ワーキングプロセッサ（working processor）の動作の１サイクル内で抽出することを可能にするデバイスを線図にて示す。説明の実施例は、データ語（data word）は１６ビットの長さを持ち、選択ビットレジスタ（selection bit register）は１６ビットの長さを持ち、ワーキングビットレジスタ（working bit register）は１６ビットから成り、出力データ語（output data word）は１６ビットの長さを持つことを想定して説明されるが、勿論、他の構成、例えば、８ビット語あるいは８ビットレジスタを用いることもできる。
【００２５】
本発明によるデバイスは、関連するワーキングプロセッサ２を含むデータビット選択ユニット（data bit selection uint）１から成る。データビット選択ユニット１は、毎回データ語メモリ（data word memory）３からｎ個のデータビットから成るデータ語（data word）４をロードし、これから与えられたデータビットを選択する。データ語４のロードと平行して、選択ビットレジスタ６が複数の選択ビットレジスタ６を含む選択ビットレジスタメモリ（selection bit register memory）５からロードされる。選択ビットレジスタもｎ個の選択ビットから成る。各選択ビットがロードされたデータ語４の各データビットと関連する。選択ビットは関連するデータビットが選択されるべきか否かを示す。全動作はワーキングプロセッサ２の制御下で遂行される。データ語から選択されるべき全てのデータビットの選択は、ワーキングプロセッサ２の動作の１サイクル内で行なわれる。その後、選択されたデータビットはバッファメモリ７（buffer memory）に格納される。このバッファメモリによって、さらなる処理のために、例えばもう一つのメモリへの格納のためあるいは直接のさらなる処理のために、ある与えられた出力データ語（output data word）を出力することが必要となった場合、任意の数ｍ個の緩衝（格納）されているデータビットがバッファメモリ７からワーキングビットレジスタ８によって指定される通りに選択される。これら緩衝されたデータビットは、その後、所定の形式に整えられ（フォーマット化され）出力データ語９として出力される。具体的な動作およびこれらレジス構成について、以下に、図２および図３に示す例を用いて詳細に説明する。
【００２６】
図２は、"0"と"1"の異なる値を持つ全部で１６個のデータビット１０から成るデータ語４を示す。データ語４と関連して、これも説明の例では、"0"と"1"の異なる値を持つ全部で１６個の選択ビット１１から成る選択ビットレジスタ６が存在する。一例としてデータビット１０は選択ビット１１と関連する。
【００２７】
選択ビット１１を介して、どの関連するデータビットが選択され、説明のケースでは全体全で３１ビット１２から成るシフトレジスタから構成されるバッファメモリ７内に書き込まれるべきかが指定される。説明の例では、"1"の値を持つデータビット１１と関連する各データビット１０が選択される。この例では、全部で１１個のデータビットがデータ語４から選択される（選択ビットレジスタ６には"1"の値を持つ全部で１１個の選択ビットが書き込まれる）。こうして選択されたデータビット１０は、バッファメモリ７の対応するビットセル内に選択データビット（selection data bit）１３として書き込まれる。上述の動作はワーキングプロセッサ２の動作の１サイクル内で完全に遂行され；このことは、動作の１サイクル内で、各データ語４が完全に処理され、データ語から選択されるべき全てのデータビットが完全に選択されることを意味する。こうして選択された全部で１１個の選択データビット１３は、バッファメモリ７の空いたビットセルの左側ブロック内に書き込まれる。前の選択サイクルの際に書き込まれたバッファメモリ７内に既に存在するデータビットは、新たなデータビットが書き込まれるときは、シフトレジスタメモリ内を右にシフトされる。この目的のために、選択レジスタ６の対応する選択ビットをカウントし、シフトを制御するためのカウンタ（後に詳細に説明する）が設けられる。これが図２においてバッファメモリ７の下に示されるバッファメモリ７’として示され、これは上に示される選択あるいはパンクチャリング（puncturing）ステップの実行の前の状況を示す。２つの矢印は、該当する書き込まれたビットが、これによってシフトされる様子を示し、これは、これらが示されるようにバッファメモリ７内を示されるように右に移動されたことを意味する。
【００２８】
図３は、選択あるいはパンクチャリング方法のその後の実行の様子、すなわちバッファメモリ７から選択データビットが読み出され、指定されるデータフォーマットに従って整えられる（フォーマット化される）様子を示す。この目的のために、出力データのフォーマットを定義するワーキングビットレジスタ８が設けられる。ワーキングビットレジスタ８は、全部で６個のレジスタブロックI,II,III,IV,V,VIと、レジスタブロックI〜VIの間にこの順で分配される全部で１６個のワーキングビット１４から成る。
【００２９】
第一のレジスタブロックIはカウンタを構成する。このカウンタは、一方においては、動作の各サイクルにおいてバッファメモリ７に書き込むために選択されるべきビットの数をカウントする。この情報はバッファメモリ７内に既に存在するデータビットをこの数だけシフトすることが必要となるために重要となる。このカウンタは、他方においては、バッファメモリ７内に既に存在するビットと書き込まれた新たなビットの数を合計し、バッファメモリ７の占有の程度（degree of ocupancy）に関する情報を提供する。このカウンタは、バッファメモリ７は全部で３１個のビットセルから成るために、これだけの数のビットを２進表現するために５ビット１４を必要とされる。
【００３０】
レジスタセクションIIは、バッファメモリ７から読み出されたデータビットがフォーマット化されるべき出力データ語のどこに置かれるべきかを示す。出力されるべきデータ語９も全部で１６個のデータビット１５から成る。レジスタセクションIIは、出力データ語９において読み出されるデータビットの前に、"0"ビットを挿入する必要があるか、また幾つ挿入すべきかを示す。
【００３１】
レジスタセクションIIIは、幾つの選択データビット１３がバッファメモリ７から読み出されるべきかを定義する。出力データ語が１６個のデータビットから成るためにこの数は最大１６となる。
【００３２】
レジスタセクションIVは出力モードを定義する。出力モードは、レジスタセクションIVに"0"と"1"のいずれかを書き込むことで定義される。第一の出力モードにおいては、出力は、レジスタセクションIIIにて指定される最小数の読み出されるべきデータビットがバッファメモリ７に到着した場合にのみ行なわれ；この動作はカウントを監視することで遂行される。これは、カウントが十分に高く、少なくともレジスタセクションIIIにて指定されるのと同数のデータビットが書き込まれた場合にのみ読み出しが行なわれることを意味する。第二のモードにおいては、バッファメモリ７からの読み出しが各選択サイクルの後に、カウントとは無関なく行なわれ、例えば、外部メモリへの書込の試みも行なわれる。
【００３３】
最後に、レジスタセクションVおよびVIは、１６個より少ないデータビットがバッファメモリ７から読み出されるとき、およびセットされた先行する"0"ビットの数が出力データ語の１６個のデータビット１５全てを占有するのに十分に大きくないとき、出力データ語の空きビット１５がどのような値にて詰めるべきかを示す役割を持つ。レジスタセクションVの占有値（occupancy）によって、２つのやり方が指定される。レジスタセクションVが一方の値を有する場合、いわゆる"符号拡張（sign extension）"が遂行され、出力データ語９のまだ空いているデータビットはバッファメモリ７から読み出されるデータ語の符号ビットと同一のビットにて満たされる。こうして符号が反復される。レジスタセクションVが他方の値を有する場合は、レジスタセクションVI内に指定されるビット値が書き込まれる。
【００３４】
示される実施例においては、スラッシュにて示されるように２０個の任意のデータビットがレジスタメモリ７内に書き込まれ、このためレジスタセクションI内のカウントは、"10100"となる。レジスタセクションIII（レジスタセクションIII内のデータビット占有状態"1100"）は、全部で１２個のデータビットが読み出されるべきことを示し、こうして毎回１２個の右側のデータビットが読み出される。
【００３５】
レジスタセクションIIの"0001"は、読み出されるべき１２個のデータビットの前に１つの先行する0が挿入されるべきことを示し；出力データ語９においてはこれがデータビット１６にて示される。このデータビットに続いて、１２個のデータビット１７が読み出される。残りの３つのデータビット１８は値"1"にセットされる。レジスタセクションVは"0"を含むが、これは"符号拡張（sign extension）"を意味する。このため、読み出されるデータビットの符号ビットの複数回の反復は不能とされ、代わりに、レジスタセクションVI内に書き込まれている値"1"が書き込まれる。
【００３６】
こうしてフォーマット化された出力データ語９が、次に、任意のさらなる処理のため、例えば、外部メモリへの格納などのために出力される。
【００３７】
この出力が行なわれると、ビットカウントが出力されたビットの数（説明のケースでは１２）だけ減分される。
【００３８】
最後にレジスタセクションIVに"0"が挿入される。これは、説明の例では、レジスタセクションI内のカウントがレジスタセクションIII内に示される読み出されるべきデータビットの数と同数かこれより多い場合、出力が排他的に行なわれるべきことを意味する。
【００３９】
本発明の方法および本発明のデバイスは、移動電話機に対するデバイス内であるいはデバイスとして用いるのに適する。説明の方法は、例えば、いわゆる"ランダムパンクチャリング（random puncturing）"（パンクチャリングスキームの規則的反復を伴わないパンクチャリング）を可能とするが、さらに、例えば、入りデータ語からの偶数データビットと奇数データビットを分離するために用いることもできる。さらなる可能性としていわゆる"ハード判定ビット抽出（hard decision bit extraction）"を遂行することもできる。この場合は、例えば、各々４ビットを含む４個のビットブロックから成るデータ語から、毎回、４個の符号ビットが選択ビットレジスタを用いて選択される。
【図面の簡単な説明】
【図１】本発明によるデバイスの線図を示す。
【図２】データビットの選択およびバッファメモリへの緩衝（格納）を線図にて示す。
【図３】出力データ語を形成するために緩衝されたデータビットをワーキングビットレジスタに基づいてフォーマット化する様子を線図にて示す。
【符号の説明】
１  データビット選択ユニット
２  ワーキングプロセッサ
３  データ語メモリ
４  データ語
５  選択ビットレジスタメモリ
６  選択ビットレジスタ
７  バッファメモリ
８  ワーキングビットレジスタ
【図１】
0003998941.tif 000002
【図２】
0003998941.tif 000003
【図３】
0003998941.tif 000004