(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面上に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Semiconductor On Insulator）基板を準備する工程と、
前記半導体層上に絶縁層を形成し前記絶縁層上に選択的に第１のマスク層を形成する工程と、
前記第１のマスク層の側壁と上面とを覆うように前記絶縁層上に、前記第１のマスク層とは異なる材質の第２のマスク層を形成する工程と、
前記第２のマスク層から露出する前記絶縁層と前記半導体層をパターニングする工程と、
前記半導体層のパターニング後に前記半導体層の側壁を酸化することで酸化膜を形成する工程と、
前記酸化膜形成後に前記第２のマスク層を除去し、その後、前記第１のマスク層から露出する前記第２のマスク層により覆われていた前記半導体層の周縁部近傍に不純物を注入することにより第２導電型のチャネルストッパ領域を形成する工程と、
前記チャネルストッパ領域の形成後に前記半導体層の上方にゲート電極を形成する工程と、
前記ゲート電極の形成後に前記半導体層内に第１導電型のソース／ドレイン領域を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第２のマスク層を除去した後、前記第１のマスク層を貫通して前記半導体層に達するエネルギで前記半導体層内に不純物を注入することによりチャネルドープを行なう工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク層はポリシリコンにより構成され、前記第２のマスク層は窒化物により構成される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極を形成する工程は、前記第１のマスク層の側壁上と前記半導体層の側壁上とに側壁絶縁層を形成する工程と、前記第１のマスク層と該第１のマスク層下の前記絶縁層とを順次エッチング除去することにより前記半導体層の表面を露出させる工程と、露出した前記半導体層の表面上にゲート絶縁層を介在して前記ゲート電極を形成する工程とを含む、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のマスク層と前記チャネルストッパ領域とを覆うように前記埋込絶縁層上に分離絶縁層を形成する工程と、前記第１のマスク層の上面を露出させるよ
うに前記分離絶縁層の一部を除去する工程の後に、前記ゲート電極を形成する工程を備えた、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程は、さらに、露出した前記第１のマスク層と該第１のマスク層下の前記絶縁層とを除去することにより前記半導体層の表面を露出させる工程と、露出した前記半導体層の表面上にゲート絶縁層を介在して前記ゲート電極を形成する工程とを含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のマスク層はポリシリコンにより構成され、
前記ゲート電極を形成する工程は、さらに、前記分離絶縁層上に延在するように前記第１のマスク層上にポリシリコン層を形成する工程と、
前記ポリシリコン層と前記第１のマスク層とをパターニングすることにより前記ゲート電極を形成する工程とを含む、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１のマスク層は、第１と第２のポリシリコン層と第２の絶縁層とを含み、前記絶縁層は第１の絶縁層を含み、
前記第１のマスク層の形成工程は、前記半導体層上に前記第１の絶縁層を介在して第１のポリシリコン層を形成する工程と、前記第１のポリシリコン層上に前記第２の絶縁層を介在して第２のポリシリコン層を形成する工程とを含み、
前記第２のマスク層は前記第１と第２のポリシリコン層を覆うように形成され、
前記分離絶縁層の一部を除去する処理により前記第２のポリシリコン層の表面を露出させる工程と、前記第２のポリシリコン層と前記第２の絶縁層とを除去する工程と、前記分離絶縁層上に延在するように前記第１のポリシリコン層上に第３のポリシリコン層を形成する工程と、前記第３のポリシリコン層と前記第１のポリシリコン層とをパターニングすることにより前記ゲート電極を形成する工程とを含む、請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第１のマスク層の形成工程は、前記第２のポリシリコン層上に窒化物層を形成する工程と、前記窒化物層から露出する前記第１と第２のポリシリコン層の側壁を酸化することにより第１と第２の側壁酸化物層を形成する工程とを含み、
前記第２のマスク層の形成工程は、前記第１と第２の側壁酸化物層を覆うように前記第２のマスク層を形成する工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の主表面上に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Semiconductor On Insulator）基板を準備する工程と、
前記半導体層上に絶縁層を形成し前記絶縁層上に選択的に第１のマスク層を形成する工程と、
前記第１のマスク層の上面と側壁とを覆うように前記第１のマスク層とは異なる材質の第２のマスク層を前記絶縁層上に選択的に形成する工程と、
前記第２のマスク層から露出する前記半導体層を酸化することにより分離酸化膜を形成する工程と、
前記第２のマスク層を除去した後、前記第１のマスク層から露出する前記第２のマスク層により覆われていた前記半導体層の周縁部近傍に不純物を注入することにより第２導電型のチャネルストッパ領域を形成する工程と、
前記チャネルストッパ領域の形成後に前記半導体層の上方にゲート電極を形成する工程と、
前記ゲート電極の形成後に前記ゲート電極を挟むように前記半導体層内に第１導電型のソース／ドレイン領域を形成する工程と、
を備えた半導体装置の製造方法。
【請求項１１】
前記分離酸化膜の形成工程は、
前記第２のマスク層から露出する前記半導体層を酸化することにより前記半導体層内に底面を有する酸化物層を前記第２のマスク層の前記第１のマスク層の側壁部分下に達するように形成する工程と、
前記酸化物層を除去した後、前記半導体層と前記第２のマスク層とを覆うように窒化物層を形成する工程と、
前記窒化物層に異方性エッチング処理を施すことにより、前記第２のマスク層の下に前記窒化物層を残余させる工程と、
前記第２のマスク層と前記窒化物層から露出する前記半導体層を酸化することにより前記分離酸化膜を形成する工程と、
を含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のマスク層はポリシリコンにより構成され、
前記ゲート電極を形成する工程は、前記第１のマスク層上と前記分離酸化膜上とにポリシリコン層を形成する工程と、
前記ポリシリコン層と前記第１のマスク層とをパターニングすることにより前記ゲート電極を形成する工程とを含む、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主表面上に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Semiconductor On Insulator）基板を準備する工程と、
前記半導体層上に絶縁層を介在して第１のマスク層を形成する工程と、
前記第１のマスク層上に、該第１のマスク層とは異なる材質の第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングした後、前記第２のマスク層から露出する前記第１のマスク層とその下部の前記半導体層内に第２導電型のチャネルストッパ領域形成のための不純物を注入する工程と、
前記第２のマスク層の側壁上に、該第２のマスク層と同じ材質の第３のマスク層を形成する工程と、
前記第２と第３のマスク層から露出する前記第１のマスク層と前記絶縁層と前記半導体層とを順次パターニングする工程と、
前記第２と第３のマスク層を除去した後、前記半導体層の側壁上に側壁絶縁層を形成する工程と、
前記第１のマスク層と前記絶縁層とをエッチング除去することにより前記半導体層の表面を露出させる工程と、
前記チャネルストッパ領域の形成後に前記半導体層の表面上にゲート絶縁層を介在してゲート電極を形成する工程と、
前記ゲート電極の形成後に前記半導体層内に前記ゲート電極を挟むように第１導電型のソース／ドレイン領域を形成する工程と、
を備えた半導体装置の製造方法。
【請求項１４】
前記埋込絶縁層は、熱酸化により形成された酸化物層であり、
前記側壁絶縁層はＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたＣＶＤ（ChemicalVapor Deposition ）酸化物層であり、
前記絶縁層は、ＣＶＤ（Chemical Vapor Deposition ）酸化物層である、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、半導体装置における素子分離構造の製造方法に関するものである。
【０００２】
【従来の技術】
従来から、素子間の分離方法としてＬＯＣＯＳ（Local Oxidation of Silicon）法は広く知られている。図４７および図４８は、ＳＯＩ（Semiconductor On Insulator）構造を有する半導体装置において、上記のＬＯＣＯＳ法を使用した場合のプロセスフローを示す断面図である。
【０００３】
まず図４７を参照して、ＳＩＭＯＸ（Separation by Implanted Oxygen）法などを用いて、シリコン基板１の主表面上に埋込酸化物層２を介在して半導体層（以下、単に「ＳＯＩ層」と称する）３を形成する。このＳＯＩ層３上に所定形状にパターニングされた窒化物層１１を形成する。この窒化物層１１をマスクとして用いて、ＳＯＩ層３内にボロン（Ｂ）をイオン注入する。それにより、チャネルストッパ領域となる不純物注入領域４ａが形成される。
【０００４】
次に、図４７に示される状態でＳＯＩ層３にＬＯＣＯＳ処理を施す。それにより、図４８に示されるように、ＳＯＩ層３に選択的に分離酸化物層２０が形成される。このとき、分離酸化物層２０の形成により、上記のチャネルストッパ領域の形成のための不純物（ボロン）がほとんど吸収されてしまう。そのため、図４８に示されるように、分離酸化物層２０の形成の後に再びボロン（Ｂ）をＳＯＩ層３の周縁部近傍にイオン注入する必要がある。それにより、ＳＯＩ層３の周縁部近傍に高濃度の不純物（ボロン）を含むチャネルストッパ領域４が形成される。それにより、ＳＯＩ層３の周縁部近傍における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低下するのを効果的に抑制することが可能となる。
【０００５】
しかしながら、分離酸化物層２０の形成の後に、チャネルストッパ領域４の形成のためのボロンイオンの注入を行なった場合には次に説明するような問題点があった。
【０００６】
図４８に示されるように、分離酸化物層２０の形成の後にチャネルストッパ領域４を形成する１つの手法として、窒化物層１１を残余させた状態でＳＯＩ層３の周縁部近傍にのみ選択的にボロンイオンを注入する方法を挙げることができる。この方法によれば、自己整合的にチャネルストッパ領域４を形成することができるので、新たに上記のボロンイオンの注入のためのマスク層を形成する必要がなくなる。しかしながら、図４８に示されるように、斜めイオン注入法によりボロンイオンをＳＯＩ層３の周縁部近傍に注入する必要がある。そのため、ＭＯＳトランジスタのチャネルが形成される領域にまで上記のボロンが注入されてしまう。その結果、実効チャネル幅Ｗが小さくなるという問題が生じていた。
【０００７】
上記のような問題を解消し得る１手法として、図４９〜図５１に示されるメサ分離法を挙げることができる。図４９は、従来のメサ分離法を採用した半導体装置を示す断面図である。図５０および図５１は、図４９に示される半導体装置の特徴的な製造工程を示す断面図である。
【０００８】
まず図４９を参照して、ＳＯＩ層３の周縁部近傍にはチャネルストッパ領域４が形成されている。ＳＯＩ層３の周縁部直下には、リセス部２４が形成されている。ＳＯＩ層３を覆うようにゲート絶縁層７が形成され、このゲート絶縁層７を覆うようにゲート電極８が形成されている。
【０００９】
次に、図５０および図５１を用いて、図４９に示される半導体装置の製造方法について説明する。まず図５０を参照して、上述のＬＯＣＯＳ法の場合と同様の方法でＳＯＩ層３内にチャネルストッパ領域４の形成のためのボロン（Ｂ）をイオン注入する。その後、ＣＶＤ（Chemical Vapor Deposition ）法を用いて、窒化物層１１を覆うようにさらに窒化物層（図示せず）を形成する。そして、この窒化物層に異方性エッチング処理を施すことにより、図５１に示されるように、窒化物スペーサ１２を形成する。次に、窒化物層１１と窒化物スペーサ１２とをマスクとして用いて、ＳＯＩ層３をパターニングし、引き続いてエッチングダメージを取るための熱酸化処理を行なう。それにより、ＳＯＩ層３の側壁に、図５１に示されるように、側壁酸化物層５が形成される。
【００１０】
その後、窒化物層１１，窒化物スペーサ１２および酸化物層９をエッチング除去する。それにより、図４９に示されるように、ＳＯＩ層３の周縁部直下にリセス部２４が形成される。
【００１１】
その後、ＳＯＩ層３の表面上にゲート絶縁層７を形成し、このゲート絶縁層７を覆うようにゲート電極８を形成する。そして、この場合であれば、ＳＯＩ層３内に、ゲート電極８を挟むようにソース／ドレイン領域が形成される。
【００１２】
以上の工程を経て図４９に示される半導体装置が形成される。この図４９に示される半導体装置では、チャネルストッパ領域４の形成のためのボロン（Ｂ）を、ＬＯＣＯＳ法を採用した場合のように再度注入していない。そのため、ＬＯＣＯＳ法を採用した場合のように実効チャネル幅Ｗが小さくなるという問題を解消することが可能となる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図４９に示される半導体装置においても次に説明するような問題点があった。図５１に示されるように、チャネルストッパ領域４を形成した後に、側壁酸化物層５を形成している。このとき、前述のＬＯＣＯＳ法の場合ほどではないが、この側壁酸化物層５の形成によりチャネルストッパ領域４から不純物（ボロン）が吸い出されてしまう。それにより、チャネルストッパ領域４内における不純物（ボロン）の濃度が低下し、ＳＯＩ層３の周縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低下するという問題点が生じていた。また、図４９に示されるように、ＳＯＩ層３の周縁部直下にリセス部２４が形成されている。このようなリセス部２４が形成されることにより、ＳＯＩ層３の側壁底部２６において電解集中が生じやすくなる。それにより、ゲート絶縁層７が絶縁破壊されやすくなり、トランジスタの歩留りが低下するという問題もあった。
【００１４】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、ＳＯＩ層周縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低下するのを効果的に抑制することが可能となる半導体装置の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法によれば、１つの局面では、まず半導体基板の主表面上に埋込絶縁層を介在して半導体層が形成されたＳＯＩ基板を準備する。この半導体層上に絶縁層を形成し、この絶縁層上に選択的に第１のマスク層を形成する。第１のマスク層の側壁と上面とを覆うように絶縁層上に第１のマスク層とは異なる材質の第２のマスク層を形成する。この第２のマスク層から露出する絶縁層と半導体層とをパターニングする。半導体層のパターニング後に半導体層の側壁を酸化することで酸化膜を形成する。酸化膜形成後に第２のマスク層を除去し、その後、第１のマスク層から露出する第２のマスク層により覆われていた半導体層の周縁部近傍に不純物を注入することにより第２導電型のチャネルストッパ領域を形成する。チャネルストッパ領域の形成後に半導体層の上方にゲート電極を形成する。ゲート電極の形成後に半導体層内に第１導電型のソース／ドレイン領域を形成する。
【００２２】
上述のように、この発明に係る半導体装置の製造方法の１つの局面では、第１のマスク層の側壁と上面とを覆うように形成された第２のマスク層から露出する半導体層をパターニングしている。この第２のマスク層を除去した後、チャネルストッパ領域の形成のための不純物を、第２のマスク層によって覆われていた半導体層の周縁部近傍に自己整合的に注入している。その結果、半導体層の周縁部における寄生ＭＯＳトランジスタのＶｔｈの低下を効果的に阻止することが可能となる。
【００２３】
また、第２のマスク層を除去した後、好ましくは、第１のマスク層を貫通して半導体層に達するエネルギで半導体層内に不純物を注入することによりチャネルドープを行なう工程を含む。それにより、チャネルストッパ領域の形成のためのマスクを用いてチャネルドープをも行なうことが可能となる。その結果、チャネルドープを行なうための新たなマスク層を形成する必要がなくなり、プロセスを簡略化することが可能となる。
【００２４】
なお、上記の第１のマスク層はポリシリコンにより構成され、第２のマスク層は窒化物により構成されることが好ましい。また、ゲート電極を形成する工程は、第１のマスク層の側壁上と半導体層の側壁上とに側壁絶縁層を形成する工程と、第１のマスク層と該第１のマスク層下の絶縁層とを順次エッチング除去することにより半導体層の表面を露出させる工程と、露出した半導体層の表面上にゲート絶縁層を介在してゲート電極を形成する工程とを含むことが好ましい。上記のように第１のマスク層の側壁と半導体層の側壁上とに側壁絶縁層を形成することにより、半導体層の上方にゲート電極を形成した際にゲート電極を半導体層の周縁部から遠ざけることが可能となるとともに、半導体層の周縁部を保護することも可能となる。
【００２５】
また、好ましくは、第１のマスク層とチャネルストッパ領域とを覆うように埋込絶縁層上に分離絶縁層を形成する工程と、第１のマスク層の上面を露出させるように分離絶縁層の一部を除去する工程の後に、ゲート電極を形成する工程を含む。このとき、第１のマスク層が設けられることにより、この第１のマスク層をストッパとして機能させることが可能となる。それにより、たとえばＣＭＰ（Chemical Mechanical Polishing）処理によって分離絶縁層の一部を除去した場合には、ＣＭＰ処理による研磨精度を向上させることが可能となる。また、このようにして分離絶縁層を形成することにより、半導体層の周縁部をこの分離絶縁層によって保護することも可能となる。
【００２６】
上記のゲート電極を形成する工程は、さらに、露出した上記の第１のマスク層と該第１のマスク層下の絶縁層とを除去することにより半導体層の表面を露出させる工程と、露出した半導体層の表面上にゲート絶縁層を介在してゲート電極を形成する工程とを含むことが好ましい。このように第１のマスク層と絶縁層とを除去することにより、チャネルストッパ領域上において半導体層の周縁部に向かうにつれて上方に傾斜する傾斜面を有する分離絶縁層を形成することが可能となる。それにより、ゲート電極を、効果的に半導体層の周縁部から遠ざけることが可能となる。
【００２７】
また、上記の第１のマスク層はポリシリコンにより構成されることが好ましく、ゲート電極を形成する工程は、さらに、分離絶縁層上に延在するように第１のマスク層上にポリシリコン層を形成する工程と、このポリシリコン層と第１のマスク層とをパターニングすることによりゲート電極を形成する工程とを含むことが好ましい。上記のように第１のマスク層がポリシリコンにより構成されることによって、この第１のマスク層をゲート電極の一部として使用することが可能となる。この場合には、第１のマスク層上にポリシリコン層を新たに形成するだけでよいので、第１のマスク層を除去する場合に比べ、製造工程を簡略化することが可能となる。
【００２８】
また、上記の第１のマスク層は、第１と第２のポリシリコン層と第２の絶縁層とを含み、上記の絶縁層は第１の絶縁層を含むものであってもよい。この場合には、第１のマスク層の形成工程は、半導体層上に第１の絶縁層を介在して第１のポリシリコン層を形成する工程と、この第１のポリシリコン層上に第２の絶縁層を介在して第２のポリシリコン層を形成する工程とを含む。第２のマスク層は上記の第１と第２のポリシリコン層を覆うように形成される。そして、分離絶縁層の一部を除去する処理により上記第２のポリシリコン層の表面を露出させる工程と、この第２のポリシリコン層と第２の絶縁層とを除去する工程と、分離絶縁層上に延在するように第１のポリシリコン層上に第３のポリシリコン層を形成する工程と、第３のポリシリコン層と第１のポリシリコン層とをパターニングすることによりゲート電極を形成する工程とを含むことが好ましい。上記のように第１と第２のポリシリコン層を形成することにより、分離絶縁層の一部を除去する処理後の分離絶縁層の上面の高さを、第１のポリシリコン層の上面の高さよりも高くすることが可能となる。それにより、より効果的に、半導体層の周縁部からゲート電極を遠ざけることが可能となる。
【００２９】
上記第１のマスク層の形成工程は、上記の第２のポリシリコン層上に窒化物層を形成する工程と、この窒化物層から露出する第１と第２のポリシリコン層の側壁を酸化することにより第１と第２の側壁酸化物層を形成する工程とを含むことが好ましい。また、第２のマスク層の形成工程は、第１と第２の側壁酸化物層を覆うように第２のマスク層を形成する工程を含む。このように第１と第２のポリシリコン層の周縁部を酸化することにより、第１と第２のポリシリコン層をパターニングにした際のエッチングダメージを除去することが可能となる。
【００３２】
この発明に係る半導体装置の製造方法によれば、さらに他の局面では、まず、半導体基板の主表面上に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Semiconductor On Insulator）基板を準備する。この半導体層上に絶縁層を形成し、この絶縁層上に選択的に第１のマスク層を形成する。この第１のマスク層の上面と側壁とを覆うように第１のマスク層とは異なる材質の第２のマスク層を絶縁層上に選択的に形成する。この第２のマスク層から露出する半導体層を酸化することにより分離酸化膜を形成する。第２のマスク層を除去した後、第１のマスク層から露出する第２のマスク層により覆われていた半導体層の周縁部近傍に不純物を注入することにより第２導電型のチャネルストッパ領域を形成する。チャネルストッパ領域の形成後に半導体層の上方にゲート電極を形成する。このゲート電極の形成後にゲート電極を挟むように半導体層内に第１導電型のソース／ドレイン領域を形成する。
【００３３】
上述のように、この局面では、分離酸化膜を形成した後に第２のマスク層を除去し、その後に第２のマスク層によって覆われていた半導体層の周縁部近傍に不純物を注入することによりチャネルストッパ領域を形成している。それにより、自己整合的にかつ確実にチャネルストッパ領域を半導体層の周縁部近傍に形成することが可能となることに加えて、分離酸化膜の形成によってチャネルストッパ領域から不純物が吸収されることをも効果的に阻止することが可能となる。それにより、高濃度の不純物を含むチャネルストッパ領域を確実に半導体層の周縁部に形成することが可能となる。その結果、半導体層の周縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低くなるのを効果的に抑制することが可能となる。
【００３４】
なお、上記の分離酸化膜の形成工程は、第２のマスク層から露出する半導体層を選択的に酸化することにより半導体層内に底面を有する酸化物層を第２のマスク層の第１のマスク層の側壁部分下に達するように形成する工程と、この酸化物層を除去した後半導体層と第２のマスク層とを覆うように窒化物層を形成する工程と、この窒化物層に異方性エッチング処理を施すことにより第２のマスク層の下に窒化物層を残余させる工程と、第２のマスク層と窒化物層から露出する半導体層を酸化することにより分離酸化膜を形成する工程とを含むものであってもよい。上記のような工程を経て分離酸化膜を形成することにより、半導体層の側面の傾斜を急峻なものとすることが可能となる。それにより、半導体層の周縁部が薄膜化されるのを効果的に抑制することが可能となる。それにより、半導体層の周縁部にしきい値電圧Ｖｔｈの低い寄生ＭＯＳトランジスタが形成されるのを効果的に抑制することが可能となる。
【００３５】
上記の第１のマスク層はポリシリコンにより構成されることが好ましく、ゲート電極を形成する工程は、第１のマスク層上と分離酸化膜上とにポリシリコン層を形成する工程と、このポリシリコン層と第１のマスク層とをパターニングすることによりゲート電極を形成する工程とを含むことが好ましい。それにより、第１のマスク層を除去する場合と比べ、製造工程を簡略化することが可能となる。
【００３６】
この発明に係る半導体装置の製造方法によれば、さらに他の局面では、まず半導体基板の主表面上に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Semiconductor On Insulator）基板を準備する。この半導体層上に絶縁層を介在して第１のマスク層を形成する。第１のマスク層上に該第１のマスク層とは異なる材質の第２のマスク層を形成する。第２のマスク層をパターニングした後、この第２のマスク層から露出する第１のマスク層とその下部の半導体層内に第２導電型のチャネルストッパ領域形成のための不純物を注入する。第２のマスク層の側壁上に該第２のマスク層と同じ材質の第３のマスク層を形成する。そして、第２と第３のマスク層から露出する第１のマスク層と絶縁層と半導体層とを順次パターニングする。そして、第２と第３のマスク層を除去した後、半導体層の側壁上に側壁絶縁層を形成する。第１のマスク層と絶縁層とをエッチング除去することにより半導体層の表面を露出させる。チャネルストッパ領域の形成後に半導体層の表面上にゲート絶縁層を介在してゲート電極を形成する。ゲート電極の形成後に半導体層内にゲート電極を挟むように第１導電型のソース／ドレイン領域を形成する。
【００３７】
上述のように、この局面では、半導体層内にチャネルストッパ領域形成のための不純物を注入した後に、半導体層をパターニングしている。それにより、半導体層の周縁部近傍にチャネルストッパ領域を自己整合的に形成することが可能となる。そして、第２と第３の層を除去した後、半導体層の側壁上に側壁絶縁層を形成している。この側壁絶縁層の形成の後に第１のマスク層と絶縁層とをエッチング除去している。このとき、側壁絶縁層を形成することにより、第１のマスク層と絶縁層とのエッチングの際に、半導体層の周縁部直下にリセス部が形成されることを効果的に阻止することが可能となる。それにより、半導体層の側壁底部におけるゲート絶縁層の絶縁破壊を効果的に抑制することが可能となる。
【００３８】
なお、上記の絶縁層は、好ましくはＣＶＤ（Chemical Vapor Deposition ）酸化物層であり、埋込絶縁層は、好ましくは熱酸化により形成された酸化物層であり、側壁絶縁層は、好ましくはＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたＣＶＤ（Chemical Vapor Deposition ）酸化物層である。上記のように、絶縁層をＣＶＤ酸化物層とすることにより、熱酸化により形成された酸化物層を用いる場合と比べてウエットエッチング時間を短縮することが可能となる。それにより、絶縁層のエッチングによる埋込絶縁層のエッチング量を小さくすることが可能となる。また、側壁絶縁層をＴＥＯＳを用いたＣＶＤ酸化物層とすることにより、側壁絶縁層のエッチングレートを埋込絶縁層のエッチングレートよりも大きくすることが可能となる。それにより、側壁絶縁層下に入り込むようにリセス部が形成されることを効果的に阻止することが可能となる。その結果、側壁絶縁層下に入り込むようにリセス部が形成される場合と比べ、ゲート電極のパターニングが容易となる。
【００３９】
【発明の実施の形態】
以下、図１〜図４６を用いて、この発明の実施の形態について説明する。
【００４０】
（実施の形態１）
まず、図１〜図７を用いて、この発明の実施の形態１について説明する。図１は、この発明の実施の形態１における半導体装置を示す断面図である。図２は、図１に示される半導体装置の平面図であり、Ｉ−Ｉ線に沿う断面が図１に示される断面図に対応する。
【００４１】
図１を参照して、シリコン基板１の主表面上には埋込酸化物層２を介在してＳＯＩ層３が形成されている。ＳＯＩ層３の周縁部近傍にはチャネルストッパ領域４が形成されている。このチャネルストッパ領域４を覆うようにＳＯＩ層３の側壁上には側壁酸化物層５が形成されている。また、チャネルストッパ領域４上には、シリコン窒化物あるいはシリコン酸化物などからなる突状絶縁層６ａが形成されている。側壁酸化物層５の側壁を覆うように、シリコン窒化物あるいはシリコン酸化物などの絶縁体からなる側壁絶縁層６ｂが形成されている。ＳＯＩ層３の表面上にはゲート絶縁層７が形成されている。このゲート絶縁層７，突状絶縁層６ａ，側壁絶縁層６ｂを覆うようにゲート電極８が形成されている。
【００４２】
次に、図２を参照して、チャネルストッパ領域４を取囲むように側壁絶縁層６ｂが形成されている。また、チャネルストッパ領域４上にはリング状の突状絶縁層６ａが形成されている。この突状絶縁層６ａは、たとえばゲート電極８の側壁上に側壁絶縁層２７が形成された場合には、側壁絶縁層２７あるいはゲート電極８下に位置する部分と、それ以外の部分とで平面幅が異なるものとなる。しかし、何れの場合も突状絶縁層６ａのＳＯＩ層３上における側端部は、チャネルストッパ領域４の内側の側端部の直上あるいはこの内側の側端部よりもＳＯＩ層３の周縁部側に位置することが好ましい。それにより、効果的にゲート電極８をＳＯＩ層３の周縁部から上方に遠ざけることが可能となる。それにより、ＳＯＩ層３の周縁部近傍における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を効果的に抑制することが可能となる。
また、上述のように、ＳＯＩ層３の側壁を覆うように側壁酸化物層５と側壁絶縁層６ｂとを形成することにより、ＳＯＩ層３の周縁部を保護することが可能となる。特に、ＳＯＩ層３の側壁底部が上記の側壁酸化物層５および側壁絶縁層６ｂに覆われることにより、ＳＯＩ層３の周縁部直下に従来例のようにリセス部２４が形成されるのを効果的に阻止することが可能となる。それにより、ＳＯＩ層３の周縁部近傍におけるゲート絶縁層の絶縁破壊を効果的に抑制することも可能となる。
【００４３】
次に、図３〜図７を用いて、図１および図２に示される半導体装置の製造方法について説明する。図３〜図７は、図１に示される半導体装置の製造工程の第１工程〜第５工程を示す断面図である。なお、以下に説明する各実施の形態では、ｎＭＯＳトランジスタを形成する場合について言及するが、本発明の思想はｐＭＯＳトランジスタにも適用できる。
【００４４】
まず図３を参照して、従来例と同様の方法で、シリコン基板１の主表面上に埋込酸化物層２を介在してＳＯＩ層３を形成する。このＳＯＩ層３上に、約１０〜約３０ｎｍ程度の厚みの酸化物層９を形成する。この酸化物層９上に、約１００〜約２５０ｎｍ程度の厚みのポリシリコン層１０と、約１００〜約２５０ｎｍ程度の厚みの窒化物層１１とを順次堆積する。そして、窒化物層１１上に所定形状のフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをマスクとして用いて窒化物層１１とポリシリコン層１０とを順次パターニングする。その後、フォトレジストパターンを除去する。なお、フォトレジストパターンをマスクとして用いて窒化物層１１をパターニングした後フォトレジストパターンを除去し、窒化物層１１をマスクとして用いてポリシリコン層１０をパターニングするものであってもよい。次に、窒化物層１１およびポリシリコン層１０を覆うように酸化物層９上に、約５０〜約１００ｎｍ程度の厚みの窒化物層を形成する。そして、この窒化物層に異方性エッチング処理を施す。それにより、窒化物スペーサ１２を形成する。
【００４５】
次に、図４を参照して、窒化物層１１および窒化物スペーサ１２をマスクとして用いて、酸化物層９とＳＯＩ層３とを順次パターニングする。その後、このパターニング時のエッチングダメージを除去するためにＳＯＩ層３の側壁を熱酸化する。それにより、ＳＯＩ層３の周縁部に側壁酸化物層５が形成される。
【００４６】
次に、熱リン酸などを用いてエッチングすることにより、窒化物層１１と窒化物スペーサ１２とを除去する。それにより、ＳＯＩ層３の周縁部近傍の領域上に位置する酸化物層９が選択的に露出される。この状態で、図５に示されるように、ポリシリコン層１０をマスクとして用いて、ＳＯＩ層３の周縁部近傍に、チャネルストッパ領域４の形成のための不純物を注入する。この場合にはボロン（Ｂ）がＳＯＩ層３の周縁部近傍に注入されることとなる。なお、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）を形成する場合には、上記のｎＭＯＳトランジスタへのボロン注入を行なう際には、ｐＭＯＳトランジスタの形成領域をたとえばフォトレジストによって覆っておく必要がある。
【００４７】
上記のように、側壁酸化物層５の形成の後に、チャネルストッパ領域４の形成のための不純物（ボロン）をＳＯＩ層３内に注入しているので、側壁酸化物層５の形成によりチャネルストッパ領域４内に導入された不純物が吸い出されることを効果的に抑制することが可能となる。それにより、チャネルストッパ領域４内の不純物濃度の低下を効果的に抑制することが可能となる。また、図５に示されるように、窒化物スペーサ１２で覆われていたＳＯＩ層３の周縁部近傍に、自己整合的に不純物（ボロン）を注入することができるので、ほぼ確実にチャネルストッパ領域４を形成することが可能となる。つまり、不純物を高濃度に含むチャネルストッパ領域４を、ＳＯＩ層３の周縁部近傍にほぼ確実に形成することが可能となる。それにより、ＳＯＩ層３の周縁部近傍における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を効果的に抑制することが可能となる。
【００４８】
次に図６を参照して、ポリシリコン層１０とＳＯＩ層３とを覆うように埋込酸化物層２上に、ＣＶＤ（Chemical Vapor Deposition ）法などを用いて、酸化物あるいは窒化物などからなる絶縁層（図示せず）を形成する。そして、この絶縁層に異方性エッチング処理を施す。それにより、突状絶縁層６ａと側壁絶縁層６ｂとを同時に形成する。このとき、ＳＯＩ層３上にはポリシリコン層１０が形成されているので、上記の異方性エッチングによってＳＯＩ層３の表面にダメージが残ることはほとんどない。
【００４９】
次に、図７を参照して、たとえば等方性エッチングによってポリシリコン層１０と酸化物層９とを除去する。このとき、ＳＯＩ層３の周縁部は側壁酸化物層５と側壁絶縁層６ｂとによって保護されているため、ＳＯＩ層３の周縁部直下にリセス部が形成されることを効果的に阻止することが可能となる。それにより、ＳＯＩ層３の周縁部近傍におけるゲート絶縁層の絶縁破壊を効果的に阻止することが可能となる。
【００５０】
上記のように、ＳＯＩ層３の表面を露出させた後、たとえば熱酸化法あるいはＣＶＤ法などを用いてＳＯＩ層３の表面上に約６〜１２ｎｍ程度の厚みのゲート絶縁層７を形成し、このゲート絶縁層７上にゲート電極８を形成する。以上の工程を経て図１に示される半導体装置が形成されることとなる。
【００５１】
なお、ゲート絶縁層７をＣＶＤ法により形成した場合には、ゲート絶縁層７の形成時におけるチャネルストッパ領域４からの不純物の吸い出しが抑制できる。また、図１２に示されるように、チャネルストッパ領域４の形成の後に、チャネルストッパ領域４の形成のためのボロン注入で用いたマスクと同一マスクを用いてチャネルドープを行なうことも可能である。この場合には、ポリシリコン層１０を貫通するエネルギでボロンをＳＯＩ層３内に注入する必要がある。このようにチャネルストッパ領域４の形成のためのマスクと同一マスクを用いてチャネルドープを行なうことにより、製造工程を簡略化することが可能となる。なお、上記のチャネルドープは、チャネルストッパ領域４の形成以前に行なってもよい。また、ＣＭＯＳを形成する場合には、ｐＭＯＳ形成領域を前述のフォトレジストにより覆ったままで上記のチャネルドープを行なえる。また、このようなチャネルドープの思想は、チャネルストッパの領域４の形成の場合と同様にｐＭＯＳトランジスタにも適用できるばかりでなく、以下に述べる各実施の形態にも適用可能である。
【００５２】
（実施の形態２）
次に、図８〜図１１を用いて、この発明の実施の形態２について説明する。図８は、この発明の実施の形態２における半導体装置を示す断面図である。
【００５３】
図８を参照して、酸化物層１４は、チャネルストッパ領域４上から埋込酸化物層２上に延在するように形成されている。この酸化物層１４は、チャネルストッパ領域４の直上に傾斜した上面１４ａを有しており、また埋込酸化物層２の上方に平坦な上面１４ｂを有している。そして、ゲート電極８は、ＳＯＩ層３上から酸化物層１４上へと延在している。このような酸化物層１４を設けることにより、ＳＯＩ層３の周縁部を保護することが可能となるとともに、ＳＯＩ層３の周縁部からゲート電極８を遠ざけることも可能となる。それにより、ＳＯＩ層３の周縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を抑制することが可能となるとともに、ＳＯＩ層３の周縁部近傍におけるゲート絶縁層の絶縁破壊をも効果的に抑制することが可能となる。
【００５４】
次に、図９〜図１１を用いて、図８に示される半導体装置の製造方法について説明する。図９〜図１１は、図８に示される半導体装置の製造工程の第１工程〜第３工程を示す断面図である。
【００５５】
まず図９を参照して、上記の実施の形態１の場合と同様の工程を経てチャネルストッパ領域４までを形成する。次に、ＣＶＤ法を用いて、ポリシリコン層１０およびＳＯＩ層３を覆うように約１μｍ程度の厚みの酸化物層１４を形成する。
【００５６】
次に、酸化物層１４の上面にＣＭＰ（Chemical Mechanical Polishing ）処理を施す。それにより、図１０に示されるように、酸化物層１４の上面を平坦化するとともに、ポリシリコン層１０の上面を露出させる。このとき、ポリシリコン層１０がＣＭＰ処理のストッパとして機能するので、ＣＭＰ処理による研磨精度が向上する。なお、ＣＭＰ処理の代わりにエッチバック法も使用可能である。これは、以下の実施の形態においても同様である。
【００５７】
次に、図１１を参照して、たとえば等方性エッチングによりポリシリコン層１０を除去し、引続いてウェットエッチングにより酸化物層９を選択的に除去する。それにより、ＳＯＩ層３の表面が選択的に露出する。その後は上記の実施の形態１の場合と同様の方法でゲート絶縁層７とゲート電極８とを形成する。以上の工程を経て図８に示される半導体装置が形成されることとなる。
【００５８】
次に、図１３を用いて、上記の実施の形態２の変形例について説明する。図１３は、実施の形態２の変形例における半導体装置を示す断面図である。
【００５９】
図１３を参照して、本変形例では、マスク層として使用したポリシリコン層１０をゲート電極８の一部として使用している。それにより、ポリシリコン層１０および酸化物層９をエッチングする工程を省略でき、上記の実施の形態２の場合よりも製造工程を簡略化することが可能となる。
【００６０】
（実施の形態３）
次に、図１４〜図１９を用いて、この発明の実施の形態３について説明する。図１４は、この発明の実施の形態３における半導体装置を示す断面図である。
【００６１】
本実施の形態３は、上記の実施の形態２の思想をシリコン基板１の主表面上に直接形成されるデバイスに適用したものである。なお、本実施の形態２の思想は後述する実施の形態４についても同様に適用できる。
【００６２】
図１４を参照して、シリコン基板１の主表面には間隔をあけて１対のトレンチ１５が形成されている。トレンチ１５の内表面上には酸化物層１６が形成されている。チャネルストッパ領域４は、トレンチ１５の内表面に沿って延在し、かつトレンチ１５の側壁上端コーナー部１７にまで達している。そして、このチャネルストッパ領域４に挟まれるシリコン基板１の主表面上にはゲート絶縁層７が形成され、このゲート絶縁層７上にゲート電極８が形成されている。ゲート電極８は酸化物層１４上にまで延在し、酸化物層１４はチャネルストッパ領域４の上方に傾斜した上面１４ａと、トレンチ１５の上方に平坦な上面１４ｂとを有している。
【００６３】
次に、図１５〜図１９を用いて、上記の構造を有する半導体装置の製造方法について説明する。図１５〜図１９は、図１４に示される半導体装置の製造工程の第１工程〜第５工程を示す断面図である。
【００６４】
まず図１５を参照して、シリコン基板１の主表面上に、上記の実施の形態１の場合と同様の方法で、酸化物層９，ポリシリコン層１０，窒化物層１１および窒化物スペーサ１２を形成する。
【００６５】
次に、図１６を参照して、窒化物層１１と窒化物スペーサ１２とをマスクとして用いてシリコン基板１の主表面をエッチングすることによりトレンチ１５を形成する。トレンチ１５の深さは、たとえば約２５０ｎｍ〜約３００ｎｍ程度であってもよい。次に、トレンチ１５の内表面を熱酸化することにより、酸化物層１６を形成する。それにより、トレンチ１５の形成によるエッチングダメージを除去することが可能となる。
【００６６】
次に、図１７を参照して、窒化物層１１と窒化物スペーサ１２とを、上記の実施の形態１の場合と同様の方法で除去する。その後、ポリシリコン層１０をマスクとして用いて、トレンチ１５の内表面と、トレンチ１５の側壁上端コーナー部１７近傍とに、ボロンなどのｐ型の不純物を注入する。それにより、チャネルストッパ領域４が形成される。このとき、チャネルストッパ領域４の形成の以前に酸化物層１６が形成されているので、チャネルストッパ領域４内に導入されたｐ型の不純物が酸化物層１６によって吸い出されるのを効果的に阻止することが可能となる。それにより、高濃度の不純物を含むチャネルストッパ領域４が形成され得る。
【００６７】
次に、図１８に示されるように、上記の実施の形態２の場合と同様の方法で、トレンチ１５とポリシリコン層１０とを覆うように酸化物層１４を形成する。そして、この酸化物層１４にＣＭＰ処理を施す。それにより、図１９に示されるように、ポリシリコン層１０の上面を露出させる。それ以降は上記の実施の形態２と同様の工程を経て図１４に示される半導体装置が形成される。
【００６８】
（実施の形態４）
次に、図２０〜図２６を用いて、この発明の実施の形態４とその変形例とについて説明する。図２０は、この発明の実施の形態４における半導体装置を示す断面図である。
【００６９】
図２０を参照して、本実施の形態４では、ゲート電極８が、第１ポリシリコン層１０ａと第３ポリシリコン層１０ｃとの積層構造により構成されている。そして、酸化物層１４は、チャネルストッパ領域４上から埋込酸化物層２上に延在するように形成され、チャネルストッパ領域４の上方に位置する傾斜した上面１４ａと埋込酸化物層２の上方に位置する平坦な上面１４ｂとを有する。傾斜した上面１４ａは、ＳＯＩ層３の周縁部に向かうにつれてＳＯＩ層３の上面から上方に離れるように傾斜する。この傾斜した上面１４ａと連なるように平坦な上面１４ｂが形成される。ゲート電極８における第３ポリシリコン層１０ｃは、傾斜した上面１４ａ上と平坦な上面１４ｂ上とに延在する。そして、ＳＯＩ層３の上面からの平坦な上面１４ｂの高さは、ＳＯＩ層３の上面からの第１ポリシリコン層１０ａの上面の高さよりも高くなるように設定される。それにより、ゲート電極８をＳＯＩ層３の周縁部から効果的に遠ざけることが可能となる。それにより、ＳＯＩ層３の周縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を効果的に抑制することが可能となる。
【００７０】
次に、図２１〜図２４を用いて、図２０に示される半導体装置の製造方法について説明する。図２１〜図２４は、図２０に示される半導体装置の製造工程の第１工程〜第４工程を示す断面図である。
【００７１】
図２１を参照して、実施の形態１の場合と同様の方法で形成されたＳＯＩ層３の表面上に酸化物層９ａ，第１ポリシリコン層１０ａ，酸化物層９ｂ，第２ポリシリコン層１０ｂおよび窒化物層１１を順次形成する。そして、この窒化物層１１上に、素子形成領域の形状にパターニングされたフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして用いて、窒化物層１１，第２ポリシリコン層１０ｂ，酸化物層９ｂおよび第１ポリシリコン層１０ａを順次パターニングする。上記のフォトレジストを除去した後、全面に窒化物層（図示せず）を形成し、この窒化物層に異方性エッチング処理を施す。それにより、窒化物スペーサ１２ａが形成される。
【００７２】
次に、図２２を参照して、窒化物層１１と窒化物スペーサ１２ａとをマスクとして用いて、酸化雰囲気中で、ＳＯＩ層３の側壁に熱処理を施す。それにより、ＳＯＩ層３の周縁部に側壁酸化物層５が形成される。その後、熱リン酸などを用いて窒化物層１１および窒化物スペーサ１２ａを除去する。
【００７３】
それにより、図２３に示されるように、ＳＯＩ層３の周縁部近傍に位置する酸化物層９ａの表面が選択的に露出される。そして、第２ポリシリコン層１０ｂをマスクとして用いて、ＳＯＩ層３の周縁部近傍にボロンをイオン注入する。それにより、ＳＯＩ層３の周縁部近傍にチャネルストッパ領域４が形成される。このように、本実施の形態においても、前述の各実施の形態の場合と同様に、高濃度の不純物を含むチャネルストッパ領域４を自己整合的に形成することが可能となる。
【００７４】
次に、全面に約１μｍ程度の厚みの酸化物層１４をＣＶＤ法などを用いて形成する。そして、この酸化物層１４の上面にＣＭＰ処理を施す。それにより、第２ポリシリコン層１０ｂの上面を露出させる。
【００７５】
次に、第２ポリシリコン層１０ｂと酸化物層９ｂとをエッチング除去する。それにより、図２０に示されるように、チャネルストッパ領域４上に位置する酸化物層１４に傾斜した上面１４ａが形成される。
【００７６】
その後、ＣＶＤ法などを用いて、第１ポリシリコン層１０ａ上から酸化物層１４上に延在するように第３ポリシリコン層１０ｃを形成する。そして、この第３ポリシリコン層１０ｃと第１ポリシリコン層１０ａとを同時にパターニングすることにより、図２０に示されるように、ゲート電極８が形成されることとなる。以上の工程を経て図２０に示される半導体装置が形成されることとなる。
【００７７】
次に、図２５および図２６を用いて、上記の実施の形態４の変形例について説明する。図２５は、実施の形態４の変形例における半導体装置を示す断面図である。
【００７８】
図２５を参照して、本変形例では、第１ポリシリコン層１０ａの周縁部に第１の側壁酸化物層１８が形成され、側壁酸化物層５の厚みが図２０に示される実施の形態４の場合よりも大きくなっている。それ以外の構造に関しては図２０に示される半導体装置とほぼ同様である。
【００７９】
次に、図２６を用いて、図２５に示される半導体装置の特徴的な製造工程について説明する。図２６は、上記の変形例における半導体装置の特徴的な製造工程を示す断面図である。
【００８０】
図２６を参照して、上記の実施の形態４と同様の工程を経て窒化物層１１までを形成し、この窒化物層１１をマスクとして用いて第１および第２ポリシリコン層１０ａ，１０ｂの周縁部を熱酸化する。このとき、同時にＳＯＩ層３の表面も選択的に酸化される。上記の熱酸化処理により、第１および第２ポリシリコン層１０ａ，１０ｂのパターニング時のエッチングダメージを除去することが可能となる。それ以降は上記の実施の形態４の場合と同様の工程を経て図２５に示される半導体装置が形成されることとなる。
【００８１】
（実施の形態５）
次に、図２７〜図３１を用いて、この発明の実施の形態５について説明する。図２７は、この発明の実施の形態５における半導体装置を示す断面図である。
【００８２】
図２７を参照して、ＳＯＩ層３には、選択的に酸化物層２０が形成されている。この酸化物層２０は、ＬＯＣＯＳ法により形成されたものであり、ＳＯＩ層３の周縁部近傍に形成されたチャネルストッパ領域４の上に延在している。ゲート電極８は、ＳＯＩ層３上から酸化物層２０上にわたって延在するように形成されている。
【００８３】
次に、図２８〜図３１を用いて、図２７に示される半導体装置の製造方法について説明する。図２８〜図３１は、図２７に示される半導体装置の製造工程の第１工程〜第４工程を示す断面図である。
【００８４】
まず図２８を参照して、前述の実施の形態１の場合と同様の工程を経て窒化物スペーサ１２までを形成する。このとき、酸化物層９の厚みは約１０〜約３０ｎｍ程度であり、ポリシリコン層１０の厚みは約１００〜約３００ｎｍ程度であり、窒化物層１１の厚みは約１００〜約３００ｎｍ程度であることが好ましい。
【００８５】
次に、窒化物層１１と窒化物スペーサ１２とをマスクとして用いて、ＳＯＩ層３に、酸化雰囲気中で熱処理を施す。それにより、いわゆるＬＯＣＯＳ酸化が行なわれ、図２９に示されるように、ＳＯＩ層３に埋込酸化物層２に達する酸化物層２０が選択的に形成される。
【００８６】
次に、熱リン酸などを用いて、窒化物層１１と窒化物スペーサ２０とを除去する。それにより、図３０に示されるように、周縁部近傍の領域を除くＳＯＩ層３上にポリシリコン層１０が残余することとなる。そして、このポリシリコン層１０をマスクとして用いて、ＳＯＩ層３の周縁部近傍の領域にボロンイオンを注入する。それにより、ＳＯＩ層３の周縁部近傍の領域に自己整合的にチャネルストッパ領域４が形成されることとなる。このチャネルストッパ領域４は、酸化物層２０の形成の後に形成されているので、この酸化物層２０によってチャネルストッパ領域４に含まれる不純物が吸い出されることはほとんどない。それにより、チャネルストッパ領域４内の不純物濃度の低下を効果的に阻止することが可能となる。
【００８７】
次に、ポリシリコン層１０と酸化物層９とをエッチングにより除去する。それにより、図３１に示されるように、ＳＯＩ層３の表面が選択的に露出される。その後、ＳＯＩ層３の表面上にゲート絶縁層７を形成し、このゲート絶縁層７上にゲート電極８を形成する。以上の工程を経て図２７に示される半導体装置が形成されることとなる。
【００８８】
（実施の形態６）
次に、図３２〜図４０を用いて、この発明の実施の形態６とその変形例とについて説明する。図３２は、この発明の実施の形態６における半導体装置を示す断面図である。
【００８９】
図３２を参照して、本実施の形態６では、ＳＯＩ層３の側壁３ａの傾斜が上記の実施の形態５の場合よりも急峻なものとなっている。それに伴い、酸化物層２０ａの形状が酸化物層２０の形状とは少し異なっている。それ以外の構造に関しては、図２７に示される場合とほぼ同様である。本実施の形態６では、図３２に示されるように、上記の実施の形態５の場合と比べ、ＳＯＩ層３の周縁部近傍の薄膜化が抑制できる。それにより、実施の形態５の場合と比べ、しきい値電圧Ｖｔｈの低い寄生ＭＯＳトランジスタの形成を効果的に抑制することが可能となる。
【００９０】
次に、図３３〜図３８を用いて、上記の構造を有する本実施の形態６における半導体装置の製造方法について説明する。図３３〜図３８は、図３２に示される半導体装置の製造工程における第１工程〜第６工程を示す断面図である。
【００９１】
まず図３３を参照して、前述の実施の形態１の場合と同様の工程を経て窒化物スペーサ１２までを形成する。そして、窒化物層１１と窒化物スペーサ１２とをマスクとして用いて、ＳＯＩ層３を選択的に酸化する。それにより、酸化物層２０ａ′を選択的に形成する。このとき、たとえば酸化物層２０ａ′下に残余するＳＯＩ層３の厚みが、ＳＯＩ層３の初期の厚みの半分程度となるように酸化量を調整する。具体的には、ＳＯＩ層３の初期の厚みが約１００ｎｍ程度である場合には、酸化物層２０ａ′の厚みが約１１０ｎｍ程度となるように酸化量を設定する。それにより、酸化物層２０ａ′直下には約５０ｎｍ程度の厚みのＳＯＩ層３が残余する。
【００９２】
次に、上記の酸化物層２０ａ′をウェットエッチングなどにより除去した後、図３４に示されるように、窒化物層１１と窒化物スペーサ１２とを再びマスクとして用いてＳＯＩ層３の表面を選択的に酸化する。それにより、窒化物スペーサ１２下にまで延在するように約１０〜約３０ｎｍ程度の薄い酸化物層２１を形成する。次に、ＣＶＤ法などを用いて、全面に約１０〜約２０ｎｍ程度の厚みの窒化物層２２を形成する。なお、上記の薄い酸化物層２１は省略可能である。
【００９３】
次に、上記の窒化物層２２に異方性エッチング処理を施す。それにより、図３５に示されるように、窒化物スペーサ１２の直下にのみ窒化物スペーサ２２ａを残余させることが可能となる。これは、窒化物スペーサ１２下にまで延在するように形成された酸化物層２０ａ′を除去した後に窒化物層２２を形成しているので、窒化物スペーサ１２の直下にまで窒化物層２２が入り込むように形成できるからである。
【００９４】
次に、窒化物層１１，窒化物スペーサ１２および窒化物スペーサ２２ａをマスクとして用いて、ＳＯＩ層３に、酸化雰囲気中で再び熱処理を施す。それにより、埋込酸化物層２に到達する酸化物層２０ａをＳＯＩ層３に選択的に形成する。このようにして２段階の工程を経て形成される酸化物層２０ａは、図２７に示される酸化物層２０よりもバーズビークを低減することが可能となる。それにより、ＳＯＩ層３の両側壁３ａの傾斜を急峻なものとすることが可能となる。
【００９５】
次に、熱リン酸などを用いて、窒化物層１１，窒化物スペーサ１２および窒化物スペーサ２２ａを除去する。そして、ポリシリコン層１０をマスクとして用いて、ＳＯＩ層３の周縁部近傍の領域にほぼ垂直方向からボロンをイオン注入する。それにより、高濃度のｐ型の不純物を含むチャネルストッパ領域４が自己整合的に形成される。
【００９６】
その後、ポリシリコン層１０と酸化物層９とを除去する。それにより、図３８に示されるように、ＳＯＩ層３の表面が選択的に露出される。そして、この露出されたＳＯＩ層３の表面上にゲート絶縁層７を形成し、このゲート絶縁層７上にゲート電極８を形成する。以上の工程を経て図３２に示される半導体装置が形成されることとなる。
【００９７】
なお、図３９に示されるように、本実施の形態においても、チャネルストッパ領域４の形成のために用いたポリシリコン層１０を形成した状態でチャネルドープを行なうことは可能である。この思想は、前述の実施の形態５においても適用可能である。
【００９８】
次に、図４０を用いて、本実施の形態６の変形例について説明する。図４０は、本実施の形態６の変形例における半導体装置を示す断面図である。
【００９９】
図４０を参照して、本変形例では、図３７に示されるポリシリコン層１０を除去することなく残余させておき、このポリシリコン層１０上にポリシリコン層２３をさらに形成している。そして、ポリシリコン層２３とポリシリコン層１０とを同時にパターニングすることによりゲート電極８が形成される。それにより、ポリシリコン層１０と酸化物層９を除去する工程を省略できるので、上記の実施の形態６の場合よりも製造工程を簡略化することが可能となる。
【０１００】
（実施の形態７）
次に、図４１〜図４６を用いて、この発明の実施の形態７とその変形例とについて説明する。図４１は、この発明の実施の形態７における半導体装置を示す断面図である。
【０１０１】
図４１を参照して、本実施の形態７では、ＳＯＩ層３の両側壁上に窒化物スペーサ１２が形成されている。そして、ゲート電極８は、ＳＯＩ層３上から窒化物スペーサ１２上に延在している。このような窒化物スペーサ１２を設けることにより、ゲート電極８を、ＳＯＩ層３の側底部から遠ざけることが可能となる。また、窒化物スペーサ１２が形成されることにより、リセス部２４は窒化物スペーサ１２下でとどまり、ＳＯＩ層３の直下にまで延在することはほぼない。以上のことより、従来例で問題となっていた、ＳＯＩ層３の周縁部近傍におけるゲート絶縁層の絶縁破壊を効果的に抑制することが可能となる。
【０１０２】
次に、図４２〜図４５を用いて、図４１に示される半導体装置の製造方法について説明する。図４２〜図４５は、図４１に示される実施の形態７における半導体装置の製造工程の第１工程〜第４工程を示す断面図である。
【０１０３】
図４２を参照して、前述の実施の形態１と同様の方法で窒化物層１１までを形成する。なお、本実施の形態７では、酸化物層９の厚みは約１０〜約３０ｎｍ程度であり、ポリシリコン層１０の厚みは約５０〜約１００ｎｍ程度であり、窒化物層１１の厚みは約２００〜約２５０ｎｍ程度であることが好ましい。次に、窒化物層１１上に素子形成領域の形状にパターニングされたフォトレジスト（図示せず）を形成し、これをマスクとして用いて窒化物層１１をパターニングする。この窒化物層１１をマスクとして用いて、ＳＯＩ層３内にボロンをイオン注入する。それにより、ＳＯＩ層３内に選択的に不純物注入領域４ａが形成される。
【０１０４】
次に、全面に窒化物層を堆積した後、この窒化物層に異方性エッチング処理を施す。それにより、窒化物層１１の側壁に窒化物スペーサ１２ｂを形成する。この窒化物スペーサ１２ｂと窒化物層１１とをマスクとして用いて、ポリシリコン層１０，酸化物層９およびＳＯＩ層３を順次パターニングする。それにより、ＳＯＩ層３の周縁部近傍にチャネルストッパ領域４が形成される。この状態が図４３に示されている。なお、窒化物スペーサ１２ｂの形成のための窒化物層は、約３０〜約１００ｎｍ程度の厚みに形成されればよい。
【０１０５】
次に、熱リン酸などを用いて、窒化物層１１と窒化物スペーサ１２ｂとを除去する。その後、ＣＶＤ法などを用いて、酸化物あるいは窒化物などの絶縁層（図示せず）を全面に堆積し、この絶縁層に異方性エッチング処理を施す。それにより、図４４に示されるように、ＳＯＩ層３の側壁上に、たとえば窒化物スペーサ１２を形成する。このとき、ＳＯＩ層３上にはポリシリコン層１０が形成されているため、窒化物スペーサ１２の形成のための異方性エッチングによってＳＯＩ層３の表面にはエッチングダメージはほとんど生じない。
【０１０６】
次に、ポリシリコン層１０をたとえば等方性エッチングにより除去し、続いて酸化物層９をウェットエッチングにより除去する。それにより、ＳＯＩ層３の表面を露出させる。このとき、埋込酸化物層２の表面も若干エッチングされ、深さＤのリセス部２４が形成される。しかしながら、このリセス部２４は窒化物スペーサ１２下でとどまるので、ＳＯＩ層３の側底部が露出することはない。それにより、ＳＯＩ層３の周縁部におけるゲート絶縁層の絶縁破壊を抑制することが可能となる。
【０１０７】
その後、ＳＯＩ層３の表面上にゲート絶縁層７を形成し、このゲート絶縁層７上にゲート電極８を形成する。以上の工程を経て図４１に示される半導体装置が形成されることとなる。
【０１０８】
なお、図４５に示されるようにリセス部２４が形成されることにより、ゲート電極８のパターニング時に、このリセス部２４内にゲート電極８を形成するための物質が残余することが懸念される。そのため、ゲート電極８の形成の際には、等方性エッチング処理を付加することが好ましいと言える。
【０１０９】
次に、図４６を用いて、上記の実施の形態７の変形例について説明する。図４６は、本変形例における特徴的な製造工程を示す部分断面図である。
【０１１０】
上記の実施の形態７では、ＳＯＩ層３の側壁上に窒化物スペーサ１２を形成した。それに対し、本変形例では、ＳＯＩ層３の側壁上に、ＣＶＤ酸化物スペーサ２５を形成する。より好ましくは、ＴＥＯＳを用いたＣＶＤ酸化物によりこのＣＶＤ酸化物スペーサ２５が構成されることが好ましい。ＣＶＤ酸化物は、一般に熱酸化物よりもエッチングレートが大きいということが知られている。埋込酸化膜層２は、熱酸化物に近い性質を有しているので、ポリシリコン層１０や酸化物層９のエッチングの際に、埋込酸化物層２に深さＤのリセス部２４ａが形成されたとしても、このリセス部２４ａがＣＶＤ酸化物スペーサ２５下に入り込んで形成されるのを効果的に阻止することが可能となる。それにより、上記の実施の形態７の場合よりもゲート電極８のパターニングを容易に行なうことが可能となる。
【０１１１】
なお、上記の酸化物層９についてもＣＶＤ酸化物によって構成されるものであってもよい。それにより、リセス部２４，２４ａの深さＤを小さくすることが可能となる。
【０１１２】
また、上記の各実施の形態における窒化物層の代表例としてはシリコン窒化物を挙げることができ、酸化物層の代表例としてはシリコン酸化物を挙げることができる。また、ゲート電極８としてポリシリコン層を使用する場合には、ｐ型あるいはｎ型の不純物を適宜ポリシリコン層にドープすることが好ましい。また、デュアルゲートを形成する場合、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ用に、フォトレジストを用いて、ｎ型ドーパントとｐ型ドーパントをポリシリコンからなるゲート電極にドープすればよい。
【０１１３】
上述のように、さまざまな実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１５】
【発明の効果】
この発明に係る半導体装置の製造方法によれば、半導体層の周縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を効果的に抑制することが可能となる。それにより、信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における半導体装置を示す断面図である。
【図２】  図１に示される半導体装置の平面図である。
【図３】  実施の形態１における半導体装置の製造工程の第１工程を示す断面図である。
【図４】  実施の形態１における半導体装置の製造工程の第２工程を示す断面図である。
【図５】  実施の形態１における半導体装置の製造工程の第３工程を示す断面図である。
【図６】  実施の形態１における半導体装置の製造工程の第４工程を示す断面図である。
【図７】  実施の形態１における半導体装置の製造工程の第５工程を示す断面図である。
【図８】  この発明の実施の形態２における半導体装置を示す断面図である。
【図９】  実施の形態２における半導体装置の製造工程の第１工程を示す断面図である。
【図１０】  実施の形態２における半導体装置の製造工程の第２工程を示す断面図である。
【図１１】  実施の形態２における半導体装置の製造工程の第３工程を示す断面図である。
【図１２】  実施の形態１および実施の形態２においてチャネルドープを行なっている様子を示す断面図である。
【図１３】  実施の形態２の変形例における半導体装置を示す断面図である。
【図１４】  この発明の実施の形態３における半導体装置を示す断面図である。
【図１５】  実施の形態３における半導体装置の製造工程の第１工程を示す断面図である。
【図１６】  実施の形態３における半導体装置の製造工程の第２工程を示す断面図である。
【図１７】  実施の形態３における半導体装置の製造工程の第３工程を示す断面図である。
【図１８】  実施の形態３における半導体装置の製造工程の第４工程を示す断面図である。
【図１９】  実施の形態３における半導体装置の製造工程の第５工程を示す断面図である。
【図２０】  この発明の実施の形態４における半導体装置を示す断面図である。
【図２１】  実施の形態４における半導体装置の製造工程の第１工程を示す断面図である。
【図２２】  実施の形態４における半導体装置の製造工程の第２工程を示す断面図である。
【図２３】  実施の形態４における半導体装置の製造工程の第３工程を示す断面図である。
【図２４】  実施の形態４における半導体装置の製造工程の第４工程を示す断面図である。
【図２５】  実施の形態４の変形例における半導体装置を示す断面図である。
【図２６】  図２５に示される半導体装置の特徴的な製造工程を示す断面図である。
【図２７】  この発明の実施の形態５における半導体装置を示す断面図である。
【図２８】  実施の形態５における半導体装置の製造工程の第１工程を示す断面図である。
【図２９】  実施の形態５における半導体装置の製造工程の第２工程を示す断面図である。
【図３０】  実施の形態５における半導体装置の製造工程の第３工程を示す断面図である。
【図３１】  実施の形態５における半導体装置の製造工程の第４工程を示す断面図である。
【図３２】  この発明の実施の形態６における半導体装置を示す断面図である。
【図３３】  実施の形態６における半導体装置の製造工程の第１工程を示す断面図である。
【図３４】  実施の形態６における半導体装置の製造工程の第２工程を示す断面図である。
【図３５】  実施の形態６における半導体装置の製造工程の第３工程を示す断面図である。
【図３６】  実施の形態６における半導体装置の製造工程の第４工程を示す断面図である。
【図３７】  実施の形態６における半導体装置の製造工程の第５工程を示す断面図である。
【図３８】  実施の形態６における半導体装置の製造工程の第６工程を示す断面図である。
【図３９】  実施の形態６においてチャネルドープを行なっている様子を示す断面図である。
【図４０】  実施の形態６の変形例における半導体装置を示す断面図である。
【図４１】  実施の形態７における半導体装置を示す断面図である。
【図４２】  実施の形態７における半導体装置の製造工程の第１工程を示す断面図である。
【図４３】  実施の形態７における半導体装置の製造工程の第２工程を示す断面図である。
【図４４】  実施の形態７における半導体装置の製造工程の第３工程を示す断面図である。
【図４５】  実施の形態７における半導体装置の製造工程の第４工程を示す断面図である。
【図４６】  図４５に示される製造工程の変形例を示す断面図である。
【図４７】  ＬＯＣＯＳ法を用いた従来の半導体装置の製造工程の第１工程を示す断面図である。
【図４８】  ＬＯＣＯＳ法を用いた従来の半導体装置の製造工程の第２工程を示す断面図である。
【図４９】  従来のメサ分離法を用いた半導体装置を示す断面図である。
【図５０】  図４９に示される半導体装置の製造工程の第１工程を示す断面図である。
【図５１】  図４９に示される半導体装置の製造工程の第２工程を示す断面図である。
【符号の説明】
１  シリコン基板、２  埋込酸化物層、３  ＳＯＩ層（半導体層）、３ａ  側壁、４  チャネルストッパ領域、４ａ  不純物注入領域、５  側壁酸化物層、６ａ  突状絶縁層、６ｂ，２７  側壁絶縁層、７  ゲート絶縁層、８  ゲート電極、９，９ａ，９ｂ，１４，１６，２０，２０ａ，２０ａ′，２１  酸化物層、１０，２３  ポリシリコン層、１０ａ  第１ポリシリコン層、１０ｂ  第２ポリシリコン層、１０ｃ  第３ポリシリコン層、１１，２２  窒化物層、１２，１２ａ，１２ｂ，２２ａ  窒化物スペーサ、１３ａ，１３ｂ  絶縁層、１４ａ  傾斜した上面、１４ｂ  平坦な上面、１５  トレンチ、１７  トレンチ側壁上端コーナー部、１８  第１の側壁酸化物層、１９  第２の側壁酸化物層、２４，２４ａリセス部、２５  ＣＶＤ酸化物スペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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