(57)【特許請求の範囲】
【請求項１】
支持体（１）上にある絶縁層（２）と、
該絶縁層（２）の上方に配置され、空隙（Ｈ）によって該絶縁層から分離されている導体路（４）と、
該導体路（４）及び該空隙（Ｈ）の側壁にスペーサの形態で形成されると共に、該導体路（４）の上面を覆っている、絶縁材料からなる絶縁カバー（５）とを有し、
該絶縁カバー（５）は、導体路（４）の一方の側にのみ該導体路（４）を越えて延在する開口部（６）を有し、
該絶縁カバー（５）及び該開口部（６）は別の絶縁材料（７）に覆われていることを特徴とする、集積回路における半導体構造体。
【請求項２】
前記空隙（Ｈ）は前記導体路（４）とほぼ同じ幅を有している、請求項１記載の半導体構造体。
【請求項３】
前記空隙（Ｈ）の下方の支持体（１）が、活性領域、例えばＭＯＳトランジスタのチャネル領域（１１）を有している、請求項１又は２記載の半導体構造体。
【請求項４】
前記導体路（４）が、該導体路（４）の下に空隙（Ｈ）の代わりに例えばドーピングされたポリシリコンからなる下部の導電層（３）が配置されている部分を有している、請求項１〜３のいずれか１項記載の半導体構造体。
【請求項５】
前記空隙（Ｈ）に空気が満たされている、請求項１〜４のいずれか１項記載の半導体構造体。
【請求項６】
前記導体路（４）はケイ化物から成る、請求項１〜５のいずれか１項記載の半導体構造体。
【請求項７】
前記絶縁層（２）がシリコン酸化物から成る、請求項１〜６のいずれか１項記載の半導体構造体。
【請求項８】
支持体（１）の上に絶縁層（２）を塗布し、
該絶縁層（１）の上に下部の導電層（３）と上部の導電層（４）を塗布して帯状に構造化し、
絶縁膜材料からなる絶縁カバー（５）を該下部及び上部の導電層（３，４）の側壁にスペーサの形態で形成し、
該絶縁カバー（５）に開口部（６）を形成し、該開口部は、上部の導電層（４）の一方の側にのみ該上部の導電層（４）を越えて延在し、下部の導電層（３）の表面を露出させ、
下部の導電層（３）を選択的に除去し、
該開口部を別の絶縁材料（７）で閉鎖することを特徴とする、半導体構造体の製造方法。
【請求項９】
前記下部の導電層（３）をドーピングされたポリシリコンから製造する、請求項８記載の半導体構造体の製造方法。
【請求項１０】
前記上部の導電層（４）を、ケイ化物から製造する、請求項８又は９記載の半導体構造体の製造方法。
【請求項１１】
前記下部の導電層（３）を、部分的にのみ上部の導電層（４）の下で除去する、請求項８〜１０のいずれか１項記載の半導体構造体の製造方法。
【請求項１２】
前記下部の導電層（３）をＫＯＨにより選択的に除去する、請求項８〜１１のいずれか１項記載の半導体構造体の製造方法。
【請求項１３】
ＭＯＳトランジスタの２つの離間したドーピング領域（１０，１２）を有する支持体を使用し、前記空隙（Ｈ）をトランジスタのチャネル領域（１１）の上に形成する、請求項８〜１２のいずれか１項記載の半導体構造体の製造方法。
【請求項１４】
集積回路における所定のトランジスタを制御するための、請求項１３記載の方法の使用。
【発明の詳細な説明】
【０００１】
本発明は、支持体上の絶縁層と、この絶縁層の上方に配置されている導体路を有する集積回路における半導体構造体及びこの構造の製造方法に関する。
【０００２】
集積回路では、各構成要素を制御するため、配線として導体路を必要とする。これらの導体路は活性領域や他の導電性構造の上に何重にも配設されるため、回路速度を損なう寄生容量が生じる。
【０００３】
従って、これらの寄生容量を減少させることが集積回路における基本的な目的である。これは特に集積密度が高くなるほど必要となる。その理由は、これらの導体路を数多く活性領域に配設し、それよりも厚い絶縁層をそれらの導体路の下に設けることにより、発生するトポロジーストラクチャとアスペクト比が上昇し、それにより処理技術的な問題が生じるためである。
【０００４】
さらに集積回路における導体路は、トランジスタのワード線として用いられる。２つの離間した、基板の導電型と逆の型にドーピングされた領域を有する半導体基板の活性領域の上で、導体路がＭＯＳトランジスタのゲートを形成する。このトランジスタは、ゲートの電位を利用してスイッチングすることができる。多くの場合、回路中のトランジスタは、ゲートの電位に関係なく常に開いている（又は常に閉じている）ことが望ましい。このようにして所定の集積回路をプログラミングできる。
【０００５】
本発明の課題は、寄生容量が少ない導体路を有する半導体構造体と、そのような半導体構造体の製造方法を提供することである。もう一つの課題は、トランジスタの簡単なプログラミングが可能な導体路を有する半導体構造体と、相応するプログラミング方法を提供することである。これらの課題は、請求項１の構成を有する半導体構造体と、請求項１０の構成を有する方法によって解決される。
【０００６】
本発明は、導体路を空隙の上に配置するという発想に基づいている。この空隙は、その下面において支持体上の絶縁層と接し、その上面において導体路と接し、その２つの対向する側面において絶縁カバーと接している。この絶縁カバーは導体路の側壁も覆っている。換言すれば、この導体路の一部分の下側に、導体路とほぼ同様な大きさの横方向の寸法を有する空隙が延在している。この空隙は有利には空気又は実質的に不活性のガスで満たされており、これは例えば一部真空排気されている。
【０００７】
この導体路の横断方向で、この空隙はこの導体路とほぼ同じ幅を有している。この導体路の方向に、この空隙は導体路全体の下に延在できる。しかしこの導体路は、下側の導電層の上に配置されている部分も有している。換言すればこの空隙は、ここではいわば下側の導電層、特にｎ型又はｐ型にドーピングされたポリシリコンで満たされている。このような部分において、この導体路はトランジスタのゲートとして使用することができる。この導体路は、有利には金属ケイ化物からなる。
【０００８】
この下部に空隙を有する導体路が上に設けられている支持体は、ＭＯＳトランジスタの２つのドーピングされた、互いに離間するソース・ドレイン領域の形で活性領域を有することができる。従ってこの半導体構造体はここではＭＯＳトランジスタを成し、この導体路はそのゲートを形成し、ゲート酸化物から空隙によって分離されている。このようなトランジスタは、ゲートの電位と無関係に常に開いた又は閉じた状態にある（選択した動作電圧によるノーマリオンもしくはノーマリオフ）。
【０００９】
この半導体構造体の製造方法によれば、支持体の上に絶縁層を塗布し、それから下側及び上側の導電層を塗布する。この上部の導電層は多層構造でもよい。これらの２つの導電層は、有利には同時に、製造する導体路に相応して帯状に構成される。この下部及び上部の導電層の露出した表面には絶縁カバーが形成される。その後この絶縁カバーに、下部の導電層の表面を少なくとも部分的に露出させる開口部が形成される。この開口部を通して、下部の導電層は、主に等方性エッチング法により選択的に除去される。この開口部はもう一つの絶縁材料により閉鎖される。有利にはこの下部の導電層はｎ型又はｐ型にドーピングされたポリシリコンからなり、この上部の導電層はケイ化物からなる。下部の導電層のエッチング、即ちこの空隙の生成には、例えばＫＯＨを使用することができる。
【００１０】
この空隙を導体路の長い方の部分にわたって生成する場合、カバーの中の複数の開口部を所定の距離を置いて導体路に沿って配置すると有利である。
【００１１】
この方法を用いれば、半導体基板に形成されたトランジスタのプログラミングが簡単にできる。絶縁カバーの開口部の配置やエッチング時間に依存して、トランジスタのチャネル領域の上に空隙が形成されるか、下部の導電層が残りゲートの一部を形成する。後者の場合にのみ、このトランジスタはゲートの電位を介して制御される。つまり本発明により、マスクプログラミング可能な回路が実現する。
【００１２】
本発明の主な利点は、特にメモリ回路のワード線のような導体路の製造のために通常の方法ステップが使用でき、ただ絶縁カバーを開くためのエッチング（フォト技術）とそれに続く空隙のエッチングだけを行えば良いことである。それどころかいくつかのＤＲＡＭ設計においてはこのような、例えば選択トランジスタをメモリコンデンサと接続させる導電ストラップのような他の構造体の形成のためのエッチングがすでに行われているので、絶縁カバーの開口部の最適な設計のみが必要とされる。このような製造方法の一例が、ヨーロッパ特許第ＥＰ５４３１５８Ａ２号とＥＰ６５１４３３Ａ１号（特に明細書の第５〜６段）に記載されている。
【００１３】
以下、本発明を、図面に示されている実施例に基づき詳細に説明する。
【００１４】
図１〜５は半導体基板の断面図もしくは上面図（図２）であり、方法ステップと半導体構造体を明らかにするものである。
【００１５】
図１：  例えばシリコン半導体基板である支持体１の上に、絶縁層２としてシリコン酸化層が塗布される。このシリコン酸化層は、回路の所定部分においてゲート酸化物として使用される。その上に、下部の導電層３としてｎ型にドーピングされたポリシリコンと、上部の導電層４として金属ケイ化物、特にＷｓｉｘが、公知の方法で塗布される。この二重層３，４は、帯状に構造化され（図２参照）、露出した表面には絶縁カバー５が設けられている。この絶縁カバーは、上部の導電層４の上に載っている部分と側方のスペーサから構成されており、この上部の導電層４の上に載っている部分は、導電層３，４と共に帯状に構造化され、続いて側壁にスペーサが形成される。この方法は、例えばワード線である導体路の、全ての方向からのカプセル化として公知である。この絶縁カバーは、例えばシリコン酸化物及び／又はシリコン窒化物から構成される。
【００１６】
図２：  この上面図は、下部及び上部の導電層３，４と絶縁カバー５の位置を概略的に示している。破線で示した領域は、塗布されるフォトマスクにおける開口部６の位置を示す。この開口部の外側で、この構造体はフォトレジストに覆われる。この開口部は、エッチングにより下部の導体路３の側壁が露出する程度に、絶縁カバーとオーバーラップしなくてはならない。厳密な異方性エッチングを行う場合、開口部６はこの側壁にまで伸びている必要がある。この導体路はオーバーラップされる。開口部６は、上部の導体路４の一方の側にのみ上部の導体路４を越えて延在する。上部の導体路４は、この開口部の製造の際は侵食されない。
【００１７】
図３，４：  開口部６を有するフォトマスクにより、絶縁カバーがエッチングされる。その後場合によってはこのフォトマスクを除去した後、ｎ型にドーピングされたポリシリコン３を等方性エッチング処理により除去する。このためには、ＫＯＨ溶液によるエッチングが適している。ケイ化物からなる上部の導電層４と絶縁カバー５は侵食されない。図３は、このようにして得られた構造体の、開口部６から離れた箇所の横断面図を示し（図２参照）、図４は、開口部の領域の横断面図を示す。この上部の導電層４の下には空隙Ｈが形成されている。このｎ型ポリシリコン３の除去を確実に行うために、これらの開口部６は多くの箇所で所定の距離を置いて導体に沿って設けられている。この上部の導体路４は、この開口部の製造の際に侵食することはない。
【００１８】
図５：  開口部６の領域で、絶縁カバーに形成された孔部は再び閉鎖される。このために有利には、絶縁カバーの材料から層７が面全体にわたって析出される。有利にはこの層７として、通常いわゆる「下層誘電体」として用いられるホウ素又はリンでドーピングされたガラスが使用される。換言すれば、この開口部を閉じるために、この方法が通常の処理に統合されるならば、独自の処理ステップは必要ない。この完成した半導体構造体体は、導体路の導電性に関する顕著な欠点もなく、寄生容量が大幅に減少する。この導体路と支持体における下部の構造体との間の誘電体は、数ｎｍの厚さの絶縁層２（有利にはゲート酸化物）と、有利には空気に満たされた、垂直方向の幅が有利には２００〜８００ｎｍである空隙から構成される。
【００１９】
図６：  この図面は、本発明をＭＯＳトランジスタを有する支持体へ適用したものを示す。この支持体にはドーピングされた領域１０、１２があり、これらは半導体基板１と逆の導電型を有している。ソースとドレインを成すこれらのドーピングされた領域１０，１２の間には、チャネル領域１１がある。導体路４がゲートとしてこのチャネル領域の上を案内され、絶縁層２により基板から絶縁される。この導体路４と絶縁層２との間には、本発明により製造された空隙（Ｈ）がある。ここに示されたトランジスタは、導体路４に印加する電位によってスイッチングされることはない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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