(57)【特許請求の範囲】
【請求項１】
（ａ）第１のシリコン基板上に歪みを有する第１のＳｉＧｅ層を形成し、
（ｂ1）前記第１のＳｉＧｅ層と第１のシリコン基板との界面に、これらの層又は基板内で電気的に中性の元素を導入し、熱処理して前記第１のＳｉＧｅ層と第１のシリコン基板との界面に欠陥層を形成することにより、前記第１のＳｉＧｅ層の歪みを緩和し、
（ｂ2）歪みが緩和された前記第１のＳｉＧｅ層上に、歪みのない第２のＳｉＧｅ層及びシリコン層をこの順で形成し、
（ｃ）得られた基板上に、酸化膜を介して第２のシリコン基板を張り合わせ、
（ｄ）第１及び第２のシリコン基板を前記欠陥層で分割し、次に、表面に残存する前記欠陥層を除去し、
（ｅ）歪みが緩和された前記第１のＳｉＧｅ層上に歪みを有する第２のシリコン層を形成することからなる半導体基板の製造方法。
【請求項２】
工程（ｃ）において、前記酸化膜が前記得られた基板を熱酸化することにより形成される請求項１に記載の方法。
【請求項３】
工程（ｃ）において、あらかじめ表面に酸化膜を形成した第２のシリコン基板を用いる請求項１に記載の方法。
【請求項４】
電気的に中性の元素の導入を、第１のＳｉＧｅ層と第１のシリコン基板との界面のシリコン基板側に行う請求項１〜３のいずれか１つに記載の方法。
【請求項５】
電気的に中性の元素が水素であり、１×１０16〜１×１０17ｃｍ-2のドーズでのイオン注入により導入する請求項１〜４のいずれか１つに記載の方法。
【請求項６】
請求項１〜５のいずれか１つに記載の方法により製造された半導体基板上に形成されてなる半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板、その製造方法及び半導体装置に関し、より詳細には、歪み緩和したＳｉＧｅ層を利用した歪みＳｉ層をチャネルとして利用する高移動度トランジスタを含む半導体基板、その製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
近年、ＳｉＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速化を図るため、Ｓｉ／ＳｉＯ2からなるＳｉ表面をチャネルとする従来型の技術に代えて、格子定数の異なる材料を用いてヘテロ界面を作製し、歪み及びバンドの不連続性を利用した二次元チャネルを利用する高移動度トランジスタの研究が盛んに行われている。
【０００３】
その方法としては、Ｓｉ基板と格子定数の異なる材料からなる膜をＳｉ基板上にエピタキシャル成長することにより、その形成した膜の水平方向の圧縮又は引っ張り応力を与える技術が最近活発に検討されている。
例えば、１９９４年ＩＥＤＭ（International Electron Device Meeting）ｐ３７３で、引っ張り応力を内在する膜中の電子の移動度に関して、無歪みのＳｉに対し、約１．５倍の移動度が得られている構造が報告されている。
【０００４】
このようなトランジスタを図２に示す。このトランジスタは、ｐ型Ｓｉ基板１上に厚さ２．１μｍの０〜２０％のＧｅの濃度勾配を有するＳｉＧｅ膜９、その上に厚さ０．６μｍのＧｅ濃度２０％のＳｉＧｅ膜１０、さらにその上に厚さ１３ｎｍのＳｉ膜１１がエピタキシャル成長した構造の基板に、通常のＭＯＳと同様にゲート酸化膜１３、ポリシリコンからなるゲート電極１４及びソース／ドレイン領域１２が形成されて構成されている。
【０００５】
このような構造のトランジスタにおいて、濃度勾配を有するＳｉＧｅ膜９及びＧｅ濃度２０％のＳｉＧｅ膜１０は歪み緩和のために形成されており、ＳｉＧｅ膜１０の上面では完全に歪み緩和された状態が得られている。このＳｉＧｅ膜１０の上に薄いＳｉ膜１１を形成することにより、引っ張り歪みを内在するＳｉ膜１１が実現でき、ｎチャネルＭＯＳの電子の有効移動度がＳｉに対して約５０％向上している。
ｐチャネルＭＯＳでの向上に関しては、１９９４年ＩＥＤＭのｐ７３５で、圧縮応力を内在するＳｉＧｅ膜中の正孔の移動度が、無歪みのＳｉに対し、約１．２倍の向上したトランジスタが報告されている。
【０００６】
このようなトランジスタを、図３に示す。このトランジスタは、ｎ型Ｓｉ基板１５上に厚さ１０ｎｍのＧｅ濃度３０％のＳｉＧｅ膜１６が、さらにその上に厚さ７ｎｍのＳｉ膜１７がエピタキシャル成長した構造の基板に、通常のＭＯＳと同様にゲート酸化膜１３、ポリシリコンからなるゲート電極１４及びソース／ドレイン領域１８が形成されている。
このような構造のトランジスタでは、引っ張り歪みを内在するＳｉＧｅ膜１５が薄いＳｉ膜１６の下に形成されており、その中にチャネルを形成することにより正孔の移動度の向上が達成できている。
【０００７】
【発明が解決しようとする課題】
このように、ｎチャネルＭＯＳ及びｐチャネルＭＯＳの移動度を上げる方法として、歪み緩和させたＳｉＧｅ膜上の引っ張り歪みを内在するＳｉ膜をチャネルに用いる手法が報告されているが、歪み緩和したＳｉＧｅを有する基板を作製するためには、緩やかなＧｅの濃度勾配を有する厚さ１μｍ程度の厚いＳｉＧｅ膜を形成して歪み緩和を行う必要があり、ＳｉＧｅ膜の成長時及びＭＯＳトランジスタ作製時の熱処理により、厚いＳｉＧｅ膜に発生する欠陥の抑制が困難であった。
また、ＣＭＯＳトランジスタを構成する場合には、上記のような基板構造が異なるＮＭＯＳ及びＰＭＯＳトランジスタを同一基板に形成することが必要となるため、両者の間の段差により、配線層の断線等を招き、信頼性の高い半導体装置を得ることが困難である。
【０００８】
本発明は上記課題に鑑みなされたものであり、より簡便に、かつ安価に、結晶欠陥及び段差に関する問題を解消し、電子及び正孔のいずれの移動度も向上させた信頼性の高い半導体基板、その製造方法及び半導体装置を提供することを目的とする。
【０００９】
本発明によれば、（ａ）第１のシリコン基板上に歪みを有する第１のＳｉＧｅ層を形成し、（ｂ1）前記第１のＳｉＧｅ層と第１のシリコン基板との界面に、これらの層又は基板内で電気的に中性の元素を導入し、熱処理して前記第１のＳｉＧｅ層と第１のシリコン基板との界面に欠陥層を形成することにより、前記第１のＳｉＧｅ層の歪みを緩和し、（ｂ2）歪みが緩和された前記第１のＳｉＧｅ層上に、歪みのない第２のＳｉＧｅ層及びシリコン層をこの順で形成し、（ｃ）得られた基板上に、酸化膜を介して第２のシリコン基板を張り合わせ、（ｄ）第１及び第２のシリコン基板を前記欠陥層で分割し、次に、表面に残存する前記欠陥層を除去し、（ｅ）歪みが緩和された前記第１のＳｉＧｅ層上に歪みを有する第２のシリコン層を形成することからなる半導体基板の製造方法又はこの方法により製造された半導体基板上に形成されてなる半導体装置が提供される。
【００１０】
【発明の実施の形態】
本発明の半導体装置を構成する基板は、主として、シリコン基板上に、埋め込み酸化膜、シリコン層、ＳｉＧｅ層、ＳｉＧｅ層及びシリコン層がこの順で形成されてなる。
シリコン基板としては、通常、半導体装置の製造のために使用されるものであれば、特に限定されるものではなく、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコンからなる基板が挙げられる。なかでも、単結晶シリコンからなる基板が好ましい。
【００１１】
シリコン層上に形成されるＳｉＧｅ層は、実質的に結晶層として形成されており、ゲルマニウムに起因して、シリコンよりも格子定数が大きい層であるが、この上に形成される歪みが緩和されたＳｉＧｅ層に起因して、実質的に歪のないＳｉＧｅ層である。ここでの結晶層とは、マイクロクリスタル、多結晶、単結晶等又はこれらの混在した状態の層を含む。なかでも、単結晶の層であることが好ましい。実質的に歪のないＳｉＧｅ層の膜厚は、ＳｉＧｅ層のゲルマニウム濃度の臨界膜厚以下であることが好ましく、例えば、５から５００ｎｍ程度、さらには１０〜３００ｎｍ程度が適当である。また、この層中のゲルマニウムの割合は、特に限定されるものではないが、１０〜４０ａｔｏｍ％程度であることが適当である。なお、この組成比は、ＳｉＧｅ層の膜厚方向及び層表面（面内）方向に、連続的又は段階的に上記範囲内で変化してもよいが、均一であることが好ましい。
【００１２】
ＳｉＧｅ層上に形成されるＳｉＧｅ層は、上記と同様に、実質的に結晶層として形成されており、ゲルマニウムに起因して、シリコンよりも格子定数が大きい層であるが、歪みが緩和されたＳｉＧｅ層である。ここで、歪みが緩和されるとは、ゲルマニウムとシリコンとの格子定数の差異により、ＳｉＧｅ層／シリコン層を形成した場合にＳｉＧｅ層に本来的に歪みが内包されることとなるが、この歪量が小さくされた状態を意味する。具体的には、後述するような元素を導入することにより、ＳｉＧｅ層の結晶の転位等により欠陥が導入され、それにより歪みが緩和されることとなるが、このＳｉＧｅ層を、さらに熱処理に付すことによって、欠陥がある領域に蓄積されて、欠陥が蓄積した領域以外のＳｉＧｅ層中の歪みが緩和された状態になる。
【００１３】
ＳｉＧｅ層上に形成されるシリコン層は、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコンからなる層であればよく、なかでも、単結晶のものが好ましい。このシリコン層は、ＳｉＧｅ層に起因して、歪、特に引っ張り歪が内在する層である。このようなシリコン層は、結晶欠陥の発生を防止するために、臨界の膜厚以下の膜厚で形成することが好ましく、さらに、下地のＳｉＧｅ層のゲルマニウム濃度が高いほど薄く、後工程での半導体装置の製造プロセスにおける熱処理温度が高いほど薄くすることが好ましい。具体的には、５〜５００ｎｍ程度、特に、１０〜３００ｎｍ程度が適当である。
【００１４】
なお、本発明の半導体装置を構成する基板は、上記の構成のほか、シリコン基板上に、埋め込み酸化膜、シリコン層、実質的に歪みのない又は歪みが緩和されたＳｉＧｅ層の単層又は積層層及びシリコン層がこの順で形成されて構成されていてもよいし、シリコン基板上に、埋め込み酸化膜、実質的に歪みのない又は歪みが緩和されたＳｉＧｅ層の単層又は積層層及びシリコン層がこの順で形成されて構成されていてもよい。また、表面に形成されるシリコン層に代えて、半導体層が形成されていてもよい。ここで半導体層としては、ゲルマニウム層、ＳｉＣ層、ＳｉＧｅ層、ＧｅＣ等のＩＶ族の元素半導体及び混晶半導体、さらに、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ等のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半導体層が挙げられる。なかでも、ＳｉＣを用いた場合には、ＳｉＧｅ層に対してより大きな歪がかかるため、より大きく電子、正孔の移動度を向上させることができ、また、Ｇｅを用いた場合には、ＳｉＧｅ層に対して圧縮応力が生じるため、正孔の移動度のみが向上するが、Ｇｅは電子、正孔のそれぞれの移動度がＳｉの各移動度に比べて大きいため好ましい。なお、この半導体層は、マイクロクリスタル、多結晶及び単結晶等であってもよいが、なかでも、単結晶層であることが好ましい。この場合の半導体層の膜厚は、得ようとする基板の特性、その上に形成される半導体装置の種類、性能等に応じて適宜調整することができ、例えば、５から５００ｎｍ程度、さらには１０〜３００ｎｍ程度が挙げられる。
【００１５】
本発明の半導体装置は、上記の基板に、通常、素子分離領域（例えば、ＬＯＣＯＳ膜、ＳＴＩ（Shallow Trench Isolation）膜、トレンチ素子分離膜等）が形成されており、当該分野で公知の半導体装置、例えば、ＭＯＳトランジスタ、ダイオード、キャパシタ、バイポーラトランジスタ等の種々の半導体装置が単独又は組み合わせられて形成されている。なかでも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳトランジスタが好ましい。
例えば、ＭＯＳトランジスタでは、ゲート酸化膜、ゲート電極及びソース／ドレイン領域は、通常ＭＯＳトランジスタ等の半導体装置を形成するために使用される膜厚、材料等により、通常形成される方法により形成することができる。また、ゲート電極にはサイドウォールスペーサが形成されていてもよく、ソース／ドレイン領域はＬＤＤ構造、ＤＤＤ構造であってもよい。
【００１６】
本発明の半導体基板の製造方法においては、まず、工程（ａ）において、第１のシリコン基板上に第１のＳｉＧｅ層を形成する。第１のＳｉＧｅ層は、公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＥＢ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜６５０℃程度が適当である。
【００１７】
工程（ｂ）において、第１のＳｉＧｅ層と第１のシリコン基板との界面に、これらの層又は基板内で電気的に中性の元素を導入し、熱処理する。ここで、層又は基板内で電気的に中性の元素としては、水素；炭素、シリコン、ゲルマニウム、錫等の周期律表第４族に属する元素；Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の第０族に属する元素が挙げられる。なかでも、水素が好ましい。元素の導入は、特に限定されるものではないが、イオン注入が好ましい。イオン注入の条件、例えば、ドーズ及び注入エネルギー等は、上述の元素の種類、第１のＳｉＧｅ層の膜厚等に応じて、適宜設定することができる。例えば、１×１０15〜１×１０17ｃｍ-2程度のドーズ、より好ましくは１×１０16〜１×１０17ｃｍ-2のドーズが挙げられる。また、注入エネルギーは、第１のＳｉＧｅ層と第１のシリコン基板との界面から、シリコン基板側に５０ｎｍ程度以上深い位置（好ましくは５０〜１００ｎｍ程度の位置）にピークがくるように設定することが、ＳｉＧｅ層中の欠陥抑制及びＳｉＧｅ層の薄膜化防止のために望ましい。例えば、２０〜１５０ｋｅＶ程度の注入エネルギーが挙げられ、より具体的には、ＳｉＧｅ層の膜厚が２００ｎｍ程度の場合で、水素を用いる場合には、２５〜３５ｋｅＶ程度が挙げられる。なお、この注入の際、注入深さを浅くするために、ＳｉＧｅ層表面に、酸化膜や窒化膜等の絶縁膜等によるカバー膜を形成した後、このカバー膜を通してイオン注入を行ってもよい。
【００１８】
熱処理は、当該分野で公知の方法及び条件が利用できる。具体的には、炉アニール、ランプアニール等が挙げられ、不活性ガス雰囲気、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、６００〜９００℃の温度範囲で、５〜３０分間程度行うことができる。また、この熱処理においては、ＳｉＧｅ層の表面平坦化等を考慮して、上記のようなカバー膜を付して、熱処理してもよい。これにより、第１のＳｉＧｅ層と第１のシリコン基板との界面に欠陥層を形成するとともに、イオンが通過した領域におけるＳｉＧｅ層の結晶性を回復させ、歪みを緩和させることができる。
なお、本発明においては、工程（ｂ）の後、工程（ｃ）の前に、第１のＳｉＧｅ層上に第２のＳｉＧｅ層を形成してもよいし、第１のＳｉＧｅ層上に第２のシリコン層を形成してもよいし、第１のＳｉＧｅ層上に第２のＳｉＧｅ層と第２のシリコン層とをこの順に形成してもよい。
【００１９】
第２のＳｉＧｅ層は、第１のＳｉＧｅ層と同様の方法により形成することができる。第２のシリコン層は、公知の方法、例えば、ＣＶＤ法、スパッタ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜７００℃程度が適当である。
【００２０】
工程（ｃ）において、得られた基板上に、酸化膜を介して第２のシリコン基板を張り合わせる。酸化膜は、先の工程において得られた基板を熱処理することによりその表面に形成された酸化膜でもよいし、第２のシリコン基板に、あらかじめ、例えば、熱酸化、ＣＶＤ法等の当該分野で公知の方法で形成した酸化膜であってもよい。なかでも、後者の方が好ましい。なお、先の工程において得られた基板を熱処理することにより酸化膜を形成する場合には、ゲルマニウムよりもシリコンの方が酸化されやすいため、ＳｉＧｅ層の表面が酸化された結果、ＳｉＧｅ層のゲルマニウム濃度が酸化の程度に応じて高くなる。
張り合わせを行う場合は、張り合わせ表面に異物が存在していると、ボイド欠陥の発生の原因となり、製造歩留まりが低下するため、両基板表面は、清浄化しておくことが好ましい。清浄化は、水、無機又は有機溶媒等での洗浄等の当該分野で公知の方法を利用して行うことが好ましい。張り合わせは、公知の張り合わせ技術を利用して行うことができる。
【００２１】
工程（ｄ）において、第１及び第２のシリコン基板を欠陥層で分割し、得られた第２のシリコン基板の表面に残存する欠陥層を除去する。第１及び第２のシリコン基板を欠陥層で分割する方法としては、例えば、４００〜６００℃の低温で熱処理を行うことにより、欠陥層に、上記のように導入した元素に起因して形成されるマイクロキャビティーを成長させ、両者を剥離することにより行うことができる。このように剥離した第２のシリコン基板の表面には、欠陥層の一部が残存することになる。欠陥層を除去する方法としては、公知の方法、例えば、酸又はアルカリ溶液等を用いたウェットエッチング、スパッタ法やＲＩＥ法等のドライエッチング、ＣＭＰ法等が挙げられる。欠陥層を除去する場合には、その表面を平坦化させることが好ましく、ＣＭＰ法が適当である。なお、分割した後又は欠陥層を除去した後に、先の工程での酸化膜を介した張り合わせの強度を上げるために、熱処理、例えば８００〜１２００℃程度の高温熱処理を行うことが好ましい。
【００２２】
工程（ｅ）において、前記第１のＳｉＧｅ層上に第２のシリコン層を形成する。シリコン層の形成は、上記と同様の方法により形成することができる。
上記の工程の後、得られた基板に、公知の半導体装置の製造プロセスに従って、任意に、素子分離領域の形成、ゲート絶縁膜、ゲート電極、サイドウォールスペーサ及びソース／ドレイン領域、層間絶縁膜等を形成することにより、半導体装置を完成することができる。
以下に、本発明の半導体装置及びその製造方法を図面に基づいてより詳細に説明する。
【００２３】
まず、図１（ａ）に示したように、第１のシリコン基板１上に公知のＣＶＤ技術を用いＳｉＨ4とＧｅＨ4との混合ガス中、５００℃の温度でエピタキシャル成長を行い、圧縮歪みを有したＧｅ濃度２０％の第１のＳｉＧｅ層２を、膜厚２００ｎｍで形成する。
第１のＳｉＧｅ層２の膜厚とＧｅ濃度とは成長直後の結晶欠陥抑制のため、その上限が決まっており、Ｇｅ濃度が高い場合はその膜厚を薄くする必要がある。
ただし、臨界膜厚は、ＳｉＧｅの成長温度依存性が大きく、低温で形成するとその膜厚を厚く設定できる。例えば、成長温度を６００℃に上げると、Ｇｅ濃度２０％の場合には臨界膜厚は２０ｎｍと大きく制限される。
【００２４】
なお、トランジスタをこの実施の形態の基板上に作製する場合に、そのソース／ドレインの拡散層と欠陥層との距離を離し、接合部のリーク電流を抑制するために、ドレイン部での空乏層とその欠陥層を離す必要がある。そのために、ＳｉＧｅの歪み緩和のための熱処理後、必要に応じてその上に同様のＣＶＤ技術を用いてＳｉＧｅ層を再成長させることが好ましい。例えば、接合深さ０．１μｍ、基板濃度５×１０16cｍ2、ドレイン−基板間電位差１．５Ｖの時には、ＳｉＧｅの最終膜厚は３５０ｎｍ程度以上に設定する必要があるために、後で第２のＳｉＧｅ層を成長する必要がある。
【００２５】
次に、公知のイオン注入技術を用い、水素イオンを、例えば３×１０16ｃｍ-2のドーズでイオン注入する。注入エネルギーは、５〜３０ｋｅＶ程度が挙げられる。その後、８００℃、アルゴンガス中でアニールを行い、図１（ｂ）に示すように、第１のＳｉＧｅ層２と第１のシリコン基板１との界面下部に局所的な欠陥層３を生成し、圧縮歪みをもつ第１のＳｉＧｅ層２の歪み緩和を行う。なお、ＳｉとＳｉＧｅとの歪みはすべて局所的な欠陥層３で緩和することができるので、第１のＳｉＧｅ層２中の欠陥発生を抑制できる。
【００２６】
続いて、図１（ｃ）に示したように、公知のＣＶＤ技術を用い、ＳｉＨ4とＧｅＨ4との混合ガス中、５００℃の温度でエピタキシャル成長を行い、無歪みのＧｅ濃度２０％の第２のＳｉＧｅ層４を膜厚１５０ｎｍで形成する。ここで、第２のＳｉＧｅ層４の膜厚は、前述したとおり、ＳｉＧｅ層２、４の最終膜厚を３５０ｎｍ以上に設定するために、１５０ｎｍ以上に設定する。その後、公知のＣＶＤ技術を用い、ＳｉＨ4ガス中、６００℃の温度でエピタキシャル成長を行い、第１のＳｉ層５を膜厚１５ｎｍで形成する。ここで、第１のＳｉ層５は、後の工程でシリコン基板を張り合わせるときの接着層として用いる。その膜厚上限は、無歪みＳｉＧｅ層上に成長する場合、欠陥発生の臨界の膜厚で決まっており、その成長温度６００℃、下地のＳｉＧｅ層４のＧｅ濃度が２０％の時には、１５ｎｍ程度以下に設定する必要がある。
【００２７】
次に、第２のシリコン基板６上に公知の熱酸化法により酸素雰囲気中、１０００℃の温度で、膜厚１００ｎｍ程度のＳｉＯ2膜７を形成する。
その後、図1（ｄ）に示すように第１のシリコン基板１上の第１のＳｉ層５と第２のシリコン基板上のＳｉＯ2膜７を、公知の貼り合わせ技術を用いて貼り合わせる。
貼り合わせ後、公知の技術により、４００〜６００℃の低温の熱処理を行い、欠陥層３において、水素により形成されるマイクロキャビティーを成長させ、図１（ｅ）に示したように、第１のシリコン基板と第２のシリコン基板とをその欠陥層３を境に剥離する。これにより、第１のシリコン膜５、第２のＳｉＧｅ膜４及び第１のＳｉＧｅ膜２がＳｉＯ2膜７上に積層されたベースウエーハが作製される。
【００２８】
その後、第２のシリコン基板６上のＳｉＯ2膜７と第１のシリコン層５との接着強度を上げるために、１０００℃以上の高温アニールを行う。さらに、剥離表面を公知の研磨技術を用い、シリコン基板と同じレベルまで表面平坦化を行う。
次いで、図１（ｆ）に示すように、リラックスした第１のＳｉＧｅ層２上に公知のＣＶＤ技術を用い、ＳｉＨ4ガス中、７００℃で第２のＳｉ層８を、膜厚１０ｎｍ程度でエピタキシャル成長する。ここで、第２のＳｉ膜８の厚さは、結晶欠陥の発生を防止するために臨界の膜厚があり、下地のＳｉＧｅ層のＧｅ濃度が高いほど薄くする必要がある。また、この基板を用いてＭＯＳトランジスタを作製する場合、その製造工程の最高の熱処理温度が高いほど薄くする必要がある。
【００２９】
本発明に基づき作製した基板は、図１（ｆ）に示すように最上層に引っ張り歪みを有する第２のＳｉ層８を有し、この上にゲート酸化膜及びゲート電極を形成することにより、引っ張り歪みをもつＳｉ層中にチャネルを形成することができ、したがって、電子及び正孔の移動度を通常のＳｉに対し、約２倍程度向上させることが可能となり、高速のＣＭＯＳ集積回路を実現できる。
【００３０】
【発明の効果】
本発明によれば、表面に酸化膜が形成されたシリコン基板上に、シリコン層、実質的に歪のないＳｉＧｅ層、歪が緩和されたＳｉＧｅ層及び歪みを有するシリコン層がこの順で形成されてなるため、従来問題となっていた歪みが緩和したＳｉＧｅ層中に、結晶欠陥がほとんど存在せず、良好な歪みを有するシリコン層を実現することができるとともに、この歪み、すなわち引っ張り歪みを有するシリコン層中にチャネルが形成される高速移動度を図る半導体装置を作製することが可能となる。
特に、実質的に歪のないＳｉＧｅ層及び歪が緩和されたＳｉＧｅ層が１０〜４０ａｔｍ％のＧｅ濃度である場合には、結晶欠陥が抑制されたＳｉＧｅ層を得るために十分な膜厚を確保することができ、特に、このような基板を用いて半導体装置を作製した場合の、ｐｎ接合部のリーク電流を抑制することが可能となる。
【００３１】
また、本発明によれば、簡便な方法により、従来、シリコン基板上に結晶欠陥の発生防止が困難であった厚膜のＳｉＧｅ層を形成することが可能となり、その膜厚の制限を原理的に解消させることができ、この基板を用いた半導体装置の設計の自由度を大きく向上させることができるとともに、高速、高性能の半導体装置を歩留まりよく製造することが可能となり、製造コストの減少を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図２】従来のＮＭＯＳトランジスタの構成を示す要部の概略断面図である。
【図３】従来のＰＭＯＳトランジスタの構成を示す要部の概略断面図である。
【符号の説明】
１  第１のシリコン基板
２  第１のＳｉＧｅ層
３  欠陥層
４  第２のＳｉＧｅ層
５  第１のシリコン層
６  第２のシリコン基板
７  ＳｉＯ2膜
８  第２のシリコン層
【図１】
0003901957.tif 000002
【図２】
0003901957.tif 000003
【図３】
0003901957.tif 000004