(57)【特許請求の範囲】
【請求項１】
周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、
前記複数個のチューナをそれぞれ選択するためのチューナアドレスと、前記チューナ内のＰＬＬ回路を選択するためのＰＬＬアドレスとを、前記ＰＬＬ回路に対して割り付け、
同一のチューナ内のＰＬＬ回路を選択するときは、同じチューナアドレスを用い、さらにＰＬＬアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにし、
前記チューナアドレスとは、ＰＬＬ回路を含む集積回路チップのアドレスを示すチップアドレスを示し、同一のチューナ内では集積回路チップが複数個あっても、各チップのチップアドレスは同じアドレスにすることを特徴とする高周波受信装置における選局処理方法。
【請求項２】
周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、
前記ＰＬＬ回路が少なくとも選局に必要な情報を記憶する内部レジスタを備えている場合、前記複数個のチューナをそれぞれ選択するためのチューナアドレスと、前記内部レジスタを選択するためのレジスタアドレスとを、前記内部レジスタに対して割り付け、
同一のチューナ内のＰＬＬ回路を選択するときは、同じチューナアドレスを用い、さらにレジスタアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにし、
前記チューナアドレスとは、ＰＬＬ回路を含む集積回路チップのアドレスを示すチップアドレスを示し、同一のチューナ内では集積回路チップが複数個あっても、各チップのチップアドレスは同じアドレスにすることを特徴とする高周波受信装置における選局処理方法。
【請求項３】
周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、
前記チューナが、発振周波数をアップさせていき選局するための第１のＰＬＬ回路と、発振周波数をダウンさせていき選局するための第２のＰＬＬ回路とを備えたアップダウンコンバータチューナであり、前記各ＰＬＬ回路が少なくとも選局に必要な情報を記憶する内部レジスタをそれぞれ備えている場合、前記第１のＰＬＬ回路および前記第２のＰＬＬ回路に対しては同じＰＬＬアドレスを割り付け、
前記第１のＰＬＬ回路の内部レジスタおよび前記第２のＰＬＬ回路の内部レジスタに対してはそれぞれのレジスタアドレスを割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じＰＬＬアドレスを用い、さらにレジスタアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにしたことを特徴とする高周波受信装置における選局処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受信機の電子チューナなどに用いられる高周波受信装置に関し、特に、放送局を選局する際の選局処理方法に関する。
【０００２】
【従来の技術】
近年、例えば、多チャンネルのテレビ放送信号を受信可能にすると共に鮮明な画像を得るなどのため、ＣＡＴＶ（ケーブルテレビ）などのように専用のケーブルを用いた有線放送が増加する傾向にある。このような有線放送を受信するために、テレビジョン受信機にはＣＡＴＶ用セットトップボックスと言う名称で知られている高周波受信装置が備えられている。このＣＡＴＶ用セットトップボックスでは、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を備え、発振周波数をアップまたはダウンさせることにより選局するアップダウンコンバータチューナを３個以上搭載している場合がある。なお、ＰＬＬ回路は、従来から知られているように、位相検波器と低域フィルタと電圧制御発振器を基本構成とし、さらに電圧制御発振器の発振周波数を可変にする可変分周器などを備え、発振周波数を選局に応じて可変になる回路構成を有し、局部発振回路として利用されている。特に、このような局部発振回路に用いるＰＬＬ回路を周波数シンセサイザ回路という。
【０００３】
ところで、１個のアップダウンコンバータチューナに備えられるＰＬＬ回路はアップ用とダウン用の２個があり、これらの２個のＰＬＬ回路はそれぞれ別々に２個の集積回路チップに収められている。これらの２個のＰＬＬ回路をそれぞれ選択するのに、そのアップダウンコンバータチューナ内の集積回路チップ（ＩＣ）を選択するためのチップアドレスが２個と、この選択された集積回路チップ内のＰＬＬ回路を選択するためのＰＬＬアドレスが２個との計４個のアドレスを必要とする。したがって、アップダウンコンバータチューナが３個以上ある場合は全体で１２個以上のアドレスが必要となり、特にチップアドレスでは６個必要となる。
【０００４】
図１は従来の高周波受信装置における選局処理方法を説明するためのブロック図である。この高周波受信装置は、発振周波数をアップしていき選局するためのアップ用のＰＬＬ回路７を含む集積回路チップ３と、発振周波数をダウンしていき選局するためのダウン用のＰＬＬ回路８を含む集積回路チップ４とを備えたアップダウンコンバータチューナ２を含み構成されている。集積回路チップ３および集積回路チップ４は、バス（データ信号線５とクロック信号線６）に接続されている。設定データ１は、集積回路チップ３を選択するためのチップアドレスＡ１、集積回路チップ４を選択するためのチップアドレスＡ２、集積回路チップ３内のＰＬＬ回路７を選択するためのＰＬＬアドレスＢ１、および集積回路チップ４内のＰＬＬ回路８を選択するためのＰＬＬアドレスＢ２から構成されている。
【０００５】
この設定データ１を用いてアップ用のＰＬＬ回路７を選択するときは、データ信号線５にチップアドレスＡ１の信号およびＰＬＬアドレスＢ１の信号を流し、チップアドレスＡ１により集積回路チップ３を選択し、さらにＰＬＬアドレスＢ１によりアップ用のＰＬＬ回路７を選択する。また、ダウン用のＰＬＬ回路８を選択するときは、データ信号線５にチップアドレスＡ２の信号およびＰＬＬアドレスＢ２の信号を流し、チップアドレスＡ２により集積回路チップ４を選択し、さらにＰＬＬアドレスＢ２によりアップ用のＰＬＬ回路８を選択する。
【０００６】
【発明が解決しようとする課題】
ところで、このような従来の高周波受信装置における選局処理方法では、チューナ毎のＰＬＬ回路を選択するのにチップアドレスがそれぞれ２個以上必要になり、このためシステム上のアドレスの不足が生じる虞があり、また、チップアドレスを増やそうとすると、バスの信号線の本数が多くなって構成が複雑化することにもなりかねない。一方、ＰＬＬ回路の個数を減らすことにより、チップアドレスの個数を減らすと、受信可能な放送局が少なくなり、多数の放送局を選局できなくなる。
【０００７】
なお、例えば特開平１１−３１２１３９号公報に示される従来技術であるシリアルバス拡張回路は、シリアルバスコントローラにより制御される同一のシリアルバスシステム上に、全く同じスレーブターゲットアドレスを持つ複数のデバイスが存在する場合においても、各デバイス間でのアクセスの競合による誤動作を防止するためのものであって、本発明のように高周波受信装置に用いられ、複数のチューナ（公報の従来技術ではデバイスに相当）から１個のチューナを選択し、この選択されたチューナ内に備えられる複数個のＰＬＬ回路（デバイス内の複数個の或る回路）から１個のＰＬＬ回路を選択するのにチップアドレスを減らすようにする選局処理方法ではないので、本発明の目的とは異なる。
【０００８】
本発明は上記のような課題を解決するためになされたもので、同じ個数のＰＬＬ回路を選択するのに少ない個数のアドレスで行うことを可能にし、システム上のアドレスを有効に活用できるようにする高周波受信装置における選局処理方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、前記複数個のチューナをそれぞれ選択するためのチューナアドレスと、前記チューナ内のＰＬＬ回路を選択するためのＰＬＬアドレスとを、前記ＰＬＬ回路に対して割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じチューナアドレスを用い、さらにＰＬＬアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにし、前記チューナアドレスとは、ＰＬＬ回路を含む集積回路チップのアドレスを示すチップアドレスを示し、同一のチューナ内では集積回路チップが複数個あっても、各チップのチップアドレスは同じアドレスにすることを特徴とする高周波受信装置における選局処理方法を提供する。
【００１２】
斯かる発明によれば、希望するＰＬＬ回路を選択するとき、このＰＬＬ回路が備えられたチューナのチューナアドレスにより、このチューナが選択され、次に希望するＰＬＬ回路のＰＬＬアドレスにより、このＰＬＬ回路が選択される。また、同じチューナ内に備えられた別のＰＬＬ回路を選択するときも、同じチューナアドレスと別のＰＬＬアドレスとにより、別のＰＬＬ回路が選択される。このように、同じチューナ内に備えられている各ＰＬＬ回路を選択する際は、同じチューナアドレスを用いるので、チューナアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。
【００１３】
また、本発明は、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、前記ＰＬＬ回路が少なくとも選局に必要な情報を記憶する内部レジスタを備えている場合、前記複数個のチューナをそれぞれ選択するためのチューナアドレスと、前記内部レジスタを選択するためのレジスタアドレスとを、前記内部レジスタに対して割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じチューナアドレスを用い、さらにレジスタアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにし、前記チューナアドレスとは、ＰＬＬ回路を含む集積回路チップのアドレスを示すチップアドレスを示し、同一のチューナ内では集積回路チップが複数個あっても、各チップのチップアドレスは同じアドレスにすることを特徴とする高周波受信装置における選局処理方法を提供する。
【００１４】
斯かる発明によれば、希望するＰＬＬ回路を選択するとき、このＰＬＬ回路が備えられたチューナのチューナアドレスにより、このチューナが選択され、次にレジスタアドレスにより、ＰＬＬ回路が選択される。また、同じチューナ内に備えられた別のＰＬＬ回路を選択するときも、同じチューナアドレスと別のレジスタアドレスとにより、別のＰＬＬ回路が選択される。このように、同じチューナ内に備えられている各ＰＬＬ回路を選択する際は、同じチューナアドレスを用いるので、チューナアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。また、レジスタアドレスの設定で選局を制御するため、内部レジスタには選局に必要な情報以外を記憶する必要がなく、したがって、内部レジスタのサイズを必要以上に大きくする必要がなくなる。
【００１５】
また、本発明は、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、前記チューナが、発振周波数をアップさせていき選局するための第１のＰＬＬ回路と、発振周波数をダウンさせていき選局するための第２のＰＬＬ回路とを備えたアップダウンコンバータチューナであり、前記各ＰＬＬ回路が少なくとも選局に必要な情報を記憶する内部レジスタをそれぞれ備えている場合、前記第１のＰＬＬ回路および前記第２のＰＬＬ回路に対しては同じＰＬＬアドレスを割り付け、前記第１のＰＬＬ回路の内部レジスタおよび前記第２のＰＬＬ回路の内部レジスタに対してはそれぞれのレジスタアドレスを割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じＰＬＬアドレスを用い、さらにレジスタアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにしたことを特徴とする高周波受信装置における選局処理方法を提供する。
【００１６】
斯かる発明によれば、第１のＰＬＬ回路を選択するとき、ＰＬＬアドレスにより第１のＰＬＬ回路および第２のＰＬＬ回路が選択され、次にレジスタアドレスにより、第１のＰＬＬ回路が選択される。また、同じチューナ内に備えられた第２のＰＬＬ回路を選択するときも、同じＰＬＬアドレスと別のレジスタアドレスとにより、第２のＰＬＬ回路が選択される。このように同じチューナ内に備えられている各ＰＬＬ回路を選択する際は、同じＰＬＬアドレスを用いるので、ＰＬＬアドレスの個数を減らすことができ、これによりシステム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。また、レジスタアドレスの設定で選局を制御するため、内部レジスタには選局に必要な情報以外を記憶する必要がなく、したがって、内部レジスタのサイズを必要以上に大きくする必要がなくなる。
【００１８】
なお、本発明に係る選局処理方法は、高周波受信装置に備えられるチューナ（電子同調チューナ）または選局装置の何れに適用しても良い。また、本発明に係る選局処理方法は、テレビジョン受信機に限らず、ラジオ受信機や無線機にも適用できるのは言うまでもない。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しつつ、本発明の実施の形態について説明する。
（第１の実施形態）
図２は本発明の第１の実施形態による高周波受信装置における選局処理方法を説明するためのブロック図である。この高周波受信装置は、発振周波数をアップしていき選局するためのアップ用のＰＬＬ回路７を含む集積回路チップ３と、発振周波数をダウンしていき選局するためのダウン用のＰＬＬ回路８を含む集積回路チップ４とを備えたアップダウンコンバータチューナ２を含み構成されている。集積回路チップ３および集積回路チップ４は、バス（データ信号線５とクロック信号線６）に接続されている。
【００２０】
設定データ１１は、集積回路チップ３および集積回路チップ４を選択するためのチップアドレスＡ１（第１のアドレス）、集積回路チップ３内のＰＬＬ回路７を選択するためのＰＬＬアドレスＢ１（第２のアドレス）、および集積回路チップ４内のＰＬＬ回路８を選択するためのＰＬＬアドレスＢ２（第２のアドレス）から構成されている。この場合、チューナアドレスはチューナ２に備えられる集積回路チップ３，４のチップアドレスＡ１として表現することができる。
【００２１】
この設定データ１１を用いてアップ用のＰＬＬ回路７を選択するときは、データ信号線５にチップアドレスＡ１の信号およびＰＬＬアドレスＢ１の信号を流し、チップアドレスＡ１により集積回路チップ３，４を選択し、さらにＰＬＬアドレスＢ１により集積回路チップ３内のアップ用のＰＬＬ回路７を選択する。また、ダウン用のＰＬＬ回路８を選択するときは、データ信号線５に同じくチップアドレスＡ１の信号およびＰＬＬアドレスＢ２の信号を流し、チップアドレスＡ１により集積回路チップ３，４を選択し、さらにＰＬＬアドレスＢ２により集積回路チップ４内のダウン用のＰＬＬ回路８を選択する。
【００２２】
このように、同じチューナ内に備えられている集積回路チップ内のＰＬＬ回路を選択する際は、同じチップアドレスを用いるので、チップアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。
【００２３】
（第２の実施形態）
図３は本発明の第２の実施形態による高周波受信装置における選局処理方法を説明するためのブロック図である。この高周波受信装置は、発振周波数をアップしていき選局するためのアップ用のＰＬＬ回路７を含む集積回路チップ３と、発振周波数をダウンしていき選局するためのダウン用のＰＬＬ回路８を含む集積回路チップ４とを備えたアップダウンコンバータチューナ２を含み構成されている。ＰＬＬ回路７には発振周波数をアップさせて選局するための情報などを記憶する内部レジスタ９が備えられ、ＰＬＬ回路８には発振周波数をダウンさせて選局するための情報などを記憶する内部レジスタ１０が備えられている。集積回路チップ３および集積回路チップ４は、バス（データ信号線５とクロック信号線６）に接続されている。
【００２４】
設定データ１２は、集積回路チップ３および集積回路チップ４を選択するためのチップアドレスＡ１、集積回路チップ３内のＰＬＬ回路７の内部レジスタ９を選択するためのレジスタアドレスＣ１、および集積回路チップ４内のＰＬＬ回路８の内部レジスタ１０を選択するためのレジスタアドレスＣ２から構成されている。
【００２５】
この設定データ１２を用いてアップ用のＰＬＬ回路７を選択するときは、データ信号線５にチップアドレスＡ１の信号およびレジスタアドレスＣ１の信号を流し、チップアドレスＡ１により集積回路チップ３，４を選択し、さらにレジスタアドレスＣ１により集積回路チップ３内のアップ用のＰＬＬ回路７の内部レジスタ９を選択する。これにより、アップ用のＰＬＬ回路７が選択されたことになる。また、ダウン用のＰＬＬ回路８を選択するときは、データ信号線５に同じくチップアドレスＡ１の信号およびレジスタアドレスＣ２の信号を流し、チップアドレスＡ１により集積回路チップ３，４を選択し、さらにレジスタアドレスＣ２により集積回路チップ４内のダウン用のＰＬＬ回路８の内部レジスタ１０を選択する。これにより、ダウン用のＰＬＬ回路８が選択されたことになる。
【００２６】
このように、同じチューナ内に備えられている集積回路チップ内のＰＬＬ回路を選択する際は、同じチップアドレスを用いるので、チップアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。
【００２７】
（第３の実施形態）
図４は本発明の第３の実施形態による高周波受信装置における選局処理方法を説明するためのブロック図である。この高周波受信装置は、発振周波数をアップしていき選局するためのアップ用のＰＬＬ回路７を含む集積回路チップ３と、発振周波数をダウンしていき選局するためのダウン用のＰＬＬ回路８を含む集積回路チップ４とを備えたアップダウンコンバータチューナ２を含み構成されている。ＰＬＬ回路７には発振周波数をアップさせて選局を行うための情報などを記憶する内部レジスタ９が備えられ、ＰＬＬ回路８には発振周波数をダウンさせて選局を行うための情報などを記憶する内部レジスタ１０が備えられている。集積回路チップ３および集積回路チップ４は、バス（データ信号線５とクロック信号線６）に接続されている。
【００２８】
設定データ１３は、集積回路チップ３内のアップ用のＰＬＬ回路７および集積回路チップ４内のダウン用のＰＬＬ回路８を選択するためのＰＬＬアドレスＢ１、ＰＬＬ回路７の内部レジスタ９を選択するためのレジスタアドレスＣ１、およびＰＬＬ回路８の内部レジスタ１０を選択するためのレジスタアドレスＣ２から構成されている。
【００２９】
この設定データ１３を用いてアップ用のＰＬＬ回路７を選択するときは、データ信号線５にＰＬＬアドレスＢ１の信号およびレジスタアドレスＣ１の信号を流し、ＰＬＬアドレスＢ１により集積回路チップ３内のアップ用のＰＬＬ回路７および集積回路チップ４内のダウン用のＰＬＬ回路８を選択し、さらにレジスタアドレスＣ１により集積回路チップ３内のアップ用のＰＬＬ回路７の内部レジスタ９を選択する。これにより、アップ用のＰＬＬ回路７が選択されたことになる。またダウン用のＰＬＬ回路８を選択するときは、データ信号線５に同じくＰＬＬアドレスＢ１の信号およびレジスタアドレスＣ２の信号を流し、ＰＬＬアドレスＢ１により、集積回路チップ３内のアップ用のＰＬＬ回路７および集積回路チップ４内のダウン用のＰＬＬ回路８を選択し、さらにレジスタアドレスＣ２により集積回路チップ４内のダウン用のＰＬＬ回路８の内部レジスタ１０を選択する。これにより、ダウン用のＰＬＬ回路８が選択されたことになる。
【００３０】
このように、同じチューナ内に備えられている集積回路チップ内のＰＬＬ回路を選択する際は、同じＰＬＬアドレスを用いるので、ＰＬＬアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。
【００３２】
【発明の効果】
以上のように本発明によれば、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、前記複数個のチューナをそれぞれ選択するためのチューナアドレスと、前記チューナ内のＰＬＬ回路を選択するためのＰＬＬアドレスとを、前記ＰＬＬ回路に対して割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じチューナアドレスを用い、さらにＰＬＬアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにし、前記チューナアドレスとは、ＰＬＬ回路を含む集積回路チップのアドレスを示すチップアドレスを示し、同一のチューナ内では集積回路チップが複数個あっても、各チップのチップアドレスは同じアドレスにするので、同じチューナ内に備えられている各ＰＬＬ回路を選択する際は、同じチューナアドレスが用いられ、チューナアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。
【００３３】
また、本発明によれば、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、前記ＰＬＬ回路が少なくとも選局に必要な情報を記憶する内部レジスタを備えている場合、前記複数個のチューナをそれぞれ選択するためのチューナアドレスと、前記内部レジスタを選択するためのレジスタアドレスとを、前記内部レジスタに対して割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じチューナアドレスを用い、さらにレジスタアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにし、前記チューナアドレスとは、ＰＬＬ回路を含む集積回路チップのアドレスを示すチップアドレスを示し、同一のチューナ内では集積回路チップが複数個あっても、各チップのチップアドレスは同じアドレスにするので、同じチューナ内に備えられている各ＰＬＬ回路を選択する際は、同じチューナアドレスが用いられ、チューナアドレスの個数を減らすことができ、これにより、システム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。また、レジスタアドレスの設定で選局を制御するため、内部レジスタには選局に必要な情報以外を記憶する必要がなく、したがって、内部レジスタのサイズを必要以上に大きくする必要がなくなる。
【００３４】
また、本発明によれば、周波数変調された搬送波の中からベースバンド信号を復調するためのＰＬＬ回路を２個以上含み、希望の放送局を選局する複数個のチューナを備えた高周波受信装置における選局処理方法であって、前記チューナが、発振周波数をアップさせていき選局するための第１のＰＬＬ回路と、発振周波数をダウンさせていき選局するための第２のＰＬＬ回路とを備えたアップダウンコンバータチューナであり、前記各ＰＬＬ回路が少なくとも選局に必要な情報を記憶する内部レジスタをそれぞれ備えている場合、前記第１のＰＬＬ回路および前記第２のＰＬＬ回路に対しては同じＰＬＬアドレスを割り付け、前記第１のＰＬＬ回路の内部レジスタおよび前記第２のＰＬＬ回路の内部レジスタに対してはそれぞれのレジスタアドレスを割り付け、同一のチューナ内のＰＬＬ回路を選択するときは、同じＰＬＬアドレスを用い、さらにレジスタアドレスによってＰＬＬ回路を選択し、当該ＰＬＬ回路に選局データを割り振るようにしたので、同じチューナ内に備えられている各ＰＬＬ回路を選択する際は、同じＰＬＬアドレスが用いられ、ＰＬＬアドレスの個数を減らすことができ、これによりシステム上のアドレスの不足が生じることがなく、アドレスを有効に活用でき、したがって、多くの放送局の選局が可能になる。また、レジスタアドレスの設定で選局を制御するため、内部レジスタには選局に必要な情報以外を記憶する必要がなく、したがって、内部レジスタのサイズを必要以上に大きくする必要がなくなる。
【図面の簡単な説明】
【図１】  従来の高周波受信装置における選局処理方法を説明するためのブロック図である。
【図２】  本発明の第１の実施形態による高周波受信装置における選局処理方法を説明するためのブロック図である。
【図３】  本発明の第２の実施形態による高周波受信装置における選局処理方法を説明するためのブロック図である。
【図４】  本発明の第３の実施形態による高周波受信装置における選局処理方法を説明するためのブロック図である。
【符号の説明】
２・・・アップダウンコンバータチューナ、３，４・・・集積回路チップ、７，８・・・ＰＬＬ回路（選局関連回路）、９，１０・・・内部レジスタ、１１・・・第１の実施形態の設定データ（チップアドレス，ＰＬＬアドレス）、１２・・・第２の実施形態の設定データ（チップアドレス，レジスタアドレス）、１３・・・第３の実施形態の設定データ（ＰＬＬアドレス，レジスタアドレス）。
【図１】
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【図２】
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【図３】
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【図４】
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