(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板に対して、第１温度、第１圧力、第１期間において化学気相成長法を用いて第１層を成膜する工程と、
（ｂ）前記半導体基板の近傍から排気が行われ、不活性ガス雰囲気中若しくは窒素雰囲気中で熱処理を行う工程と、
（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程と
を備え、
前記工程（ｂ）において前記熱処理は、前記第２温度以上の第３温度で、かつ前記第２圧力以下の第３圧力において行われる、半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において前記熱処理は、前記第２期間以上の第３期間において行われる、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ａ）半導体基板に対して、第１温度、第１圧力、第１期間において化学気相成長法を用いて第１層を成膜する工程と、
（ｂ）前記半導体基板の近傍から排気が行われ、不活性ガス雰囲気中若しくは窒素雰囲気中で熱処理を行う工程と、
（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程と
を備え、
前記工程（ｂ）において前記熱処理は、前記第２温度以上の第３温度で、かつ前記第２圧力以下の第３圧力において行われ、
前記工程（ｂ）において前記熱処理は、前記半導体基板の全体に対する急速熱アニールが採用される半導体装置の製造方法。
【請求項４】
前記工程（ｂ）において前記熱処理は、前記第２期間以上の第３期間において行われる、請求項３に記載の半導体装置の製造方法。
【請求項５】
（ａ）半導体基板に対して、第１温度、第１圧力において化学気相成長法を用いて前記半導体基板の主表面及び裏面のいずれにも第１層を成膜する工程と、
（ｂ）前記裏面の前記第１層を除去する工程と、
（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程と
を備え、
前記工程（ｂ）は、前記主表面をプラズマに曝さずに、前記裏面を前記プラズマによってエッチングする半導体装置の製造方法。
【請求項６】
（ａ）半導体基板に対して、第１温度、第１圧力において化学気相成長法を用いて前記半導体基板の主表面及び裏面のいずれにも第１層を成膜する工程と、
（ｂ）前記裏面の前記第１層を除去する工程と、
（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程と
を備え、
前記工程（ｂ）は、前記主表面にエッチング保護膜を形成し、前記半導体基板に対してエッチングを施す半導体装置の製造方法。
【請求項７】
（ａ）半導体基板に対して、第１温度、第１圧力において化学気相成長法を用いて前記半導体基板の主表面及び裏面のいずれにも第１層を成膜する工程と、
（ｂ）前記裏面の前記第１層を覆う工程と、
（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程と
を備え、
前記工程（ｃ）において前記第１層からガスが脱離しない膜で、前記工程（ｂ）において前記第１層を覆う、半導体装置の製造方法。
【請求項８】
前記第１層からガスが脱離しない前記膜はシリコン窒化膜である、請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）では、前記第１層の少なくとも表面を酸化する、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）では前記裏面に酸化性ガスを供給し、前記半導体基板を加熱する、請求項７記載の半導体装置の製造方法。
【請求項１１】
半導体基板に対して第１層及び第２層をこの順に成膜する方法であって、
前記第２層の成膜時には前記第１層の成膜に用いられるガスが脱離し、
（ａ）前記第１層を有さないダミーウェハにおいて所定の膜厚で前記第２層が得られる成膜条件を求める工程と、
（ｂ）前記工程（ａ）で得られた前記成膜条件で、前記第１層を有する前記半導体基板に対して前記第２層を成膜する工程と、
（ｃ）前記工程（ｂ）で実際に成膜された前記第２層の膜厚に基づいて前記成膜条件を修正する工程と、
（ｄ）前記工程（ｃ）で修正された前記成膜条件で、前記第１層を有さないダミーウェハに対して、その後に引き続いて、前記第１層を有する前記半導体基板に対して、それぞれ前記第２層を成膜する工程と
を備える半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）は、
（ｄ−１）前記工程（ｃ）で得られた前記成膜条件で、前記ダミーウェハに実際に成膜される前記第２層の膜厚を求める工程と、
（ｄ−２）前記工程（ｄ−１）で得られた前記第２層の膜厚を目標として、前記第１層を有する前記半導体基板に対して前記第２層を成膜する工程と
を有する、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記工程（ａ）は、前記工程（ｃ）、（ｄ）において採用される前記半導体基板の枚数に応じて区々に行われる、請求項１１記載の半導体装置の製造方法。
【請求項１４】
半導体装置を実現する半導体基板に対して行う成膜処理の成膜時間を決定する方法であって、
（ａ）前記半導体装置の品種と、前記半導体基板が前記成膜処理を受ける迄に施された工程とについてのウェハ情報を得る工程と、
（ｂ）前記ウェハ情報に基づいて、前記半導体基板が前記成膜処理を受ける迄に備える膜構造を得る工程と、
（ｃ）前記膜構造及び前記成膜処理の内容に基づいて、前記成膜処理においてガスが脱離するか否かを予見する工程と、
（ｄ）前記工程（ｃ）の結果に基づいて前記成膜処理の成膜時間を決定する工程と
を備える、成膜時間の決定方法。
【請求項１５】
前記工程（ｄ）は、前記工程（ｃ）においてガスが脱離すると予見されない場合に実行される
（ｄ−１）ガスが脱離しなかった場合の前記成膜処理の結果に基づいて前記成膜時間を決定する工程
を有する、請求項１４に記載の成膜時間の決定方法。
【請求項１６】
前記工程（ｄ）は、前記工程（ｃ）においてガスが脱離すると予見された場合に実行される
（ｄ−２）半導体装置を実現する半導体基板に対して最新に行った前記成膜処理ではガスの脱離が発生した場合に、前記最新に行った前記成膜処理の結果に基づいて前記成膜時間を決定する工程と、
（ｄ−３）半導体装置を実現する半導体基板に対して最新に行った前記成膜処理ではガスの脱離が発生しなかった場合に、
ｉ）前記最新に行った前記成膜処理の結果
並びに、
ｉｉ）半導体装置を実現する半導体基板に対して行って、ガスの脱離が発生した最新でない前記成膜処理の結果と、
ｉｉｉ）ダミーウェハに対して行ってガスの脱離が発生した前記成膜処理の結果及び前記ダミーウェハに対して行ってガスの脱離が発生しなかった前記成膜処理の結果と
の少なくともいずれか一方とに基づいて前記成膜時間を決定する工程と
を有する、請求項１４に記載の成膜時間の決定方法。
【請求項１７】
前記工程（ａ）において、前記ウェハ情報は前記半導体基板の複数を含む製品用ロット毎に得られ、
前記工程（ｂ）において、前記膜構造は前記製品用ロット毎に得られ、
前記工程（ｃ）は
（ｃ−１）前記製品用ロット毎の成膜時間を見積もる工程
を有し、
前記工程（ｄ）において、前記製品用ロット毎の成膜時間に基づいて前記成膜時間が決定される、請求項１４に記載の成膜時間の決定方法。
【請求項１８】
前記成膜処理は前記半導体装置の前記品種が設定されないウェハの複数を含む実験用ロットに対しても行われ、
前記工程（ａ）において、前記ウェハ情報は前記製品用ロット毎、前記実験用ロット毎の識別番号を有し、
前記工程（ｂ）において、前記識別番号に基づいて前記膜構造が得られる、請求項１７に記載の成膜時間の決定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置を製造する技術に関し、特に成膜異常を低減する技術に関する。
【０００２】
【従来の技術】
図６８及び図６９は、それぞれＡＮＤ型フラッシュメモリの構成を例示する平面図及び断面図である。図６９は、図６８に示された位置Ｑ１Ｑ１における断面を示している。
【０００３】
例えばシリコン基板１の表面は、その素子形成領域が複数のトレンチ分離酸化膜２によって相互に絶縁される。素子形成領域の表面には、ソース線として機能するソース３ａ，１８ａと、ビット線として機能するドレイン３ｂ，１８ｂが、相互に間隔を隔てて形成されている。ソース３ａ，１８ａ、ドレイン３ｂ，１８ｂはほぼ平行に図６８の縦方向に延設されている。ワード線として機能する複数のコントロールゲート８が、図６８の横方向に相互に隔離して形成されている。位置Ｑ１Ｑ１はコントロールゲート８に沿って設定されている。
【０００４】
ソース３ａ，１８ａ、ドレイン３ｂ，１８ｂ及びトレンチ分離酸化膜２上には、厚膜絶縁膜６として、ＴＥＯＳ（テトラエトキシオルソシリケイト：Ｓｉ（Ｃ2Ｈ5Ｏ）4）を原材料とした酸化膜（以下「ＴＥＯＳ酸化膜」と称す）が形成されている。ソース３ａ，１８ａとドレイン３ｂ，１８ｂとによって挟まれたシリコン基板１の領域にはチャンネル領域１ａが位置する。チャンネル領域１ａの上方には、トンネル酸化膜４を介してフローティングゲート５が形成されている。フローティングゲート５上には燐ドープトアモルファスシリコン膜９、ＯＮＯ（Oxide-Nitride-Oxide）膜７、コントロールゲート８がこの順に積層される。コントロールゲート８はポリシリコン膜８ａと、その上に形成されたタングステンシリサイド膜８ｂとからなる。
【０００５】
コントロールゲート８上には絶縁膜としてシリコン酸化膜１１が形成されている。更にシリコン酸化膜１１上には層間絶縁膜２１が形成されている。
【０００６】
メモリセルトランジスタ（Ｔｒ１，Ｔｒ２，…）は、ソース３ａ，１８ａ、ドレイン３ｂ，１８ｂ、フローティングゲート５及びコントロールゲート８を含んで構成される。トランジスタＴｒ２の情報を読み出す場合には、ソース３ｂ，１８ｂに所定の電圧を印加し、トランジスタＴｒ２に対応するコントロールゲート８に所定の電圧を印加する。この際にトランジスタＴｒ２がＯＮするかは、トランジスタＴｒ２のフローティングゲート５における電子の蓄積量に依存する。トランジスタＴｒ２がＯＮする場合には、ソース３ａ，１８ａとドレイン３ｂ，１８ｂ間に電流が流れる。
【０００７】
複数のトランジスタＴｒ１，Ｔｒ２，…がソース３ａ，１８ａとドレイン３ｂ，１８ｂとを共有し、相互に並列に接続されてＡＮＤ型フラッシュメモリが構成される。
【０００８】
【発明が解決しようとする課題】
フラッシュメモリにおいては、フローティングゲート５とシリコン基板１との間のキャパシタ容量（主としてトンネル酸化膜４の容量：以下「第１のゲート容量」と称す）と、フローティングゲート５とコントロールゲート８の間のキャパシタ容量（以下「第２のゲート容量」と称す）とが存在する。一般的にフラッシュメモリは、メモリセルの書込み、消去が速いものが要求される。この要求に応えるには第１のゲート容量に対する第２のゲート容量が安定して大きいことが望ましい。
【０００９】
具体的にはＯＮＯ膜７の膜厚は、薄く、かつ再現性、均一性のよいことが要求されている。例えば、ＯＮＯ膜７を構成するボトムシリコン酸化膜（シリコン基板１に近い方）、シリコン窒化膜、トップシリコン酸化膜（シリコン基板１から遠い方）のそれぞれの膜について、５ｎｍ前後という非常に薄い膜厚が目標値として設定される。１回の処理（１バッチ）で成膜された膜厚のばらつきは、目標値±５％以下で再現性よく成膜されること、といった非常に厳しい成膜特性が要求されている。
【００１０】
そこで本発明では、化学気相成膜法で膜厚を容易に制御した成膜を行う技術、例えば厚膜絶縁膜６のようなＴＥＯＳ酸化膜が存在する半導体基板に対して、ＯＮＯ膜７のボトムシリコン酸化膜のようなシリコン酸化膜を成膜する場合に適用可能な技術を提供することを目的としている。但し、以下の実施の形態で明らかとなるように、本発明は酸化膜の成膜への適用のみを目的とするものではなく、その他に、例えば窒化膜を膜厚を容易に制御して成膜する場合にも適用できる。
【００１１】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、半導体装置の製造方法であって、（ａ）半導体基板に対して、第１温度、第１圧力、第１期間において化学気相成長法を用いて第１層を成膜する工程と、（ｂ）前記半導体基板の近傍から排気が行われ、不活性ガス雰囲気中若しくは窒素雰囲気中で熱処理を行う工程と、（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程とを備える。そして、前記工程（ｂ）において前記熱処理は、前記第２温度以上の第３温度で、かつ前記第２圧力以下の第３圧力において行われる。
【００１２】
この発明のうち請求項２にかかるものは、請求項１に記載の半導体装置の製造方法であって、前記工程（ｂ）において前記熱処理は、前記第２期間以上の第３期間において行われる。
【００１３】
この発明のうち請求項３にかかるものは、（ａ）半導体基板に対して、第１温度、第１圧力、第１期間において化学気相成長法を用いて第１層を成膜する工程と、（ｂ）前記半導体基板の近傍から排気が行われ、不活性ガス雰囲気中若しくは窒素雰囲気中で熱処理を行う工程と、（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程とを備える半導体装置の製造方法である。そして前記工程（ｂ）において前記熱処理は、前記第２温度以上の第３温度で、かつ前記第２圧力以下の第３圧力において行われ、前記工程（ｂ）において前記熱処理は、前記半導体基板の全体に対する急速熱アニールが採用される。
この発明のうち請求項４にかかるものは、請求項３記載の半導体装置の製造方法であって、前記工程（ｂ）において前記熱処理は、前記第２期間以上の第３期間において行われる。
【００１４】
この発明のうち請求項５にかかるものは、半導体装置の製造方法であって、（ａ）半導体基板に対して、第１温度、第１圧力において化学気相成長法を用いて前記半導体基板の主表面及び裏面のいずれにも第１層を成膜する工程と、（ｂ）前記裏面の前記第１層を除去する工程と、（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程とを備える。そして前記工程（ｂ）は、前記主表面をプラズマに曝さずに、前記裏面を前記プラズマによってエッチングする。
【００１７】
この発明のうち請求項６にかかるものは、半導体装置の製造方法であって、（ａ）半導体基板に対して、第１温度、第１圧力において化学気相成長法を用いて前記半導体基板の主表面及び裏面のいずれにも第１層を成膜する工程と、（ｂ）前記裏面の前記第１層を除去する工程と、（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程とを備える。そして前記工程（ｂ）は、前記主表面にエッチング保護膜を形成し、前記半導体基板に対してエッチングを施す。
【００１８】
この発明のうち請求項７にかかるものは．半導体装置の製造方法であって、（ａ）半導体基板に対して、第１温度、第１圧力において化学気相成長法を用いて前記半導体基板の主表面及び裏面のいずれにも第１層を成膜する工程と、（ｂ）前記裏面の前記第１層を覆う工程と、（ｃ）前記第１温度よりも高い第２温度、前記第１圧力よりも低い第２圧力、第２期間において、化学気相成長法を用いて第２層を成膜する工程とを備える。そして、前記工程（ｃ）において前記第１層からガスが脱離しない膜で、前記工程（ｂ）において前記第１層を覆う。
この発明のうち請求項８にかかるものは、請求項７記載の半導体装置の製造方法であって、前記第１層からガスが脱離しない前記膜はシリコン窒化膜である。
【００１９】
この発明のうち請求項９にかかるものは、請求項７記載の半導体装置の製造方法であって、前記工程（ｂ）では、前記第１層の少なくとも表面を酸化する。
【００２０】
この発明のうち請求項１０にかかるものは、請求項７記載の半導体装置の製造方法であって、前記工程（ｂ）では前記裏面に酸化性ガスを供給し、前記半導体基板を加熱する。
【００２１】
この発明のうち請求項１１にかかるものは半導体装置の製造方法であって、半導体基板に対して第１層及び第２層をこの順に成膜する方法であって、前記第２層の成膜時には前記第１層の成膜に用いられるガスが脱離し、（ａ）前記第１層を有さないダミーウェハにおいて所定の膜厚で前記第２層が得られる成膜条件を求める工程と、（ｂ）前記工程（ａ）で得られた前記成膜条件で、前記第１層を有する前記半導体基板に対して前記第２層を成膜する工程と、（ｃ）前記工程（ｂ）で実際に成膜された前記第２層の膜厚に基づいて前記成膜条件を修正する工程と、（ｄ）前記工程（ｃ）で修正された前記成膜条件で、前記第１層を有さないダミーウェハに対して、その後に引き続いて、前記第１層を有する前記半導体基板に対して、それぞれ前記第２層を成膜する工程とを備える。
【００２２】
この発明のうち請求項１２にかかるものは、請求項１１記載の半導体装置の製造方法であって、前記工程（ｄ）は、（ｄ−１）前記工程（ｃ）で得られた前記成膜条件で、前記ダミーウェハに実際に成膜される前記第２層の膜厚を求める工程と、（ｄ−２）前記工程（ｄ−１）で得られた前記第２層の膜厚を目標として、前記第１層を有する前記半導体基板に対して前記第２層を成膜する工程とを有する。
【００２３】
この発明のうち請求項１３にかかるものは、請求項１１記載の半導体装置の製造方法であって、前記工程（ａ）は、前記工程（ｃ）、（ｄ）において採用される前記半導体基板の枚数に応じて区々に行われる。
【００２４】
この発明のうち請求項１４にかかるものは、成膜時間の決定方法であって、半導体装置を実現する半導体基板に対して行う成膜処理の成膜時間を決定する方法であって、（ａ）前記半導体装置の品種と、前記半導体基板が前記成膜処理を受ける迄に施された工程とについてのウェハ情報を得る工程と、（ｂ）前記ウェハ情報に基づいて、前記半導体基板が前記成膜処理を受ける迄に備える膜構造を得る工程と、（ｃ）前記膜構造及び前記成膜処理の内容に基づいて、前記成膜処理においてガスが脱離するか否かを予見する工程と、（ｄ）前記工程（ｃ）の結果に基づいて前記成膜処理の成膜時間を決定する工程とを備える。
【００２５】
この発明のうち請求項１５にかかるものは、請求項１４に記載の成膜時間の決定方法であって、前記工程（ｄ）は、前記工程（ｃ）においてガスが脱離すると予見されない場合に実行される（ｄ−１）ガスが脱離しなかった場合の前記成膜処理の結果に基づいて前記成膜時間を決定する工程を有する。
【００２６】
この発明のうち請求項１６にかかるものは、請求項１４に記載の成膜時間の決定方法であって、前記工程（ｄ）は、前記工程（ｃ）においてガスが脱離すると予見された場合に実行される（ｄ−２）半導体装置を実現する半導体基板に対して最新に行った前記成膜処理ではガスの脱離が発生した場合に、前記最新に行った前記成膜処理の結果に基づいて前記成膜時間を決定する工程と、（ｄ−３）半導体装置を実現する半導体基板に対して最新に行った前記成膜処理ではガスの脱離が発生しなかった場合に、ｉ）前記最新に行った前記成膜処理の結果並びに、ｉｉ）半導体装置を実現する半導体基板に対して行って、ガスの脱離が発生した最新でない前記成膜処理の結果と、ｉｉｉ）ダミーウェハに対して行ってガスの脱離が発生した前記成膜処理の結果及び前記ダミーウェハに対して行ってガスの脱離が発生しなかった前記成膜処理の結果との少なくともいずれか一方とに基づいて前記成膜時間を決定する工程とを有する。
【００２７】
この発明のうち請求項１７にかかるものは、請求項１４に記載の成膜時間の決定方法であって、前記工程（ａ）において、前記ウェハ情報は前記半導体基板の複数を含む製品用ロット毎に得られ、前記工程（ｂ）において、前記膜構造は前記製品用ロット毎に得られ、前記工程（ｃ）は（ｃ−１）前記製品用ロット毎の成膜時間を見積もる工程を有し、前記工程（ｄ）において、前記製品用ロット毎の成膜時間に基づいて前記成膜時間が決定される。
【００２８】
この発明のうち請求項１８にかかるものは、請求項１７に記載の成膜時間の決定方法であって、前記成膜処理は前記半導体装置の前記品種が設定されないウェハの複数を含む実験用ロットに対しても行われ、前記工程（ａ）において、前記ウェハ情報は前記製品用ロット毎、前記実験用ロット毎の識別番号を有し、前記工程（ｂ）において、前記識別番号に基づいて前記膜構造が得られる。
【００４５】
【発明の実施の形態】
本発明の実施の形態の詳細な説明を行う前に、本件発明の基本的な考え方及び本件発明に適用可能な半導体装置について説明を行う。
【００４６】
Ａ．本件発明の基本的な考え方．
図７０は、上述のフラッシュメモリを製造する際の途中の構成を示す断面図であり、図６８の位置Ｑ１Ｑ１に対応している。
【００４７】
シリコン基板１の主表面にはソース３ａ，１８ａ、ドレイン３ｂ，１８ｂ、トレンチ分離酸化膜２が、更にそれらの上方にはトンネル酸化膜４、フローティングゲート５、厚膜絶縁膜６、燐ドープトアモルファスシリコン膜９が、それぞれ所定のパターンで形成されている。
【００４８】
一方、シリコン基板１の裏面には、フローティングゲート５を形成する際の工程で成膜された燐ドープトアモルファスシリコン膜５０１、厚膜絶縁膜６を形成する際の工程で成膜されたＴＥＯＳ酸化膜６０１、燐ドープトアモルファスシリコン膜９を形成する際の工程で成膜された燐ドープトアモルファスシリコン膜９０１がこの順に堆積している。
【００４９】
この後ボトムシリコン酸化膜として、減圧化学気相成膜法（Low Pressure Chemical Vapor Deposition：以下「ＬＰＣＶＤ」と略記する）法を用いて、高温で、ジクロロシラン（ＳｉＨ2Ｃｌ2：以下「ＤＣＳ」と略記する）ガスを使った高温酸化膜（High Temperature Oxide：以下「ＨＴＯ膜」を成膜する。ＤＣＳガスを用いて形成されたＨＴＯ膜を、以下「ＤＣＳ−ＨＴＯ膜」と略記する。
【００５０】
ＬＰＣＶＤ法を高温で採用することにより、ＴＥＯＳ酸化膜６０１や燐ドープトアモルファスシリコン膜９０１から、Ｈ2Ｏ，ＯＨ，ＳｉＯ，ＣＯ2，Ｃ2Ｈ5Ｏがガスとして脱離する。それ故にボトムシリコン酸化膜を形成する雰囲気が汚染される。図７０において燐ドープトアモルファスシリコン膜９は、トレンチ分離酸化膜２の上方で選択的に除去されて厚膜絶縁膜６を露出させている。露出した厚膜絶縁膜６からもガスが脱離するので、燐ドープトアモルファスシリコン膜９上に形成されるボトムシリコン酸化膜は燐ドープトアモルファスシリコン膜９の側面、特に厚膜絶縁膜６に近い部位において、燐ドープトアモルファスシリコン膜９の中央部の直上よりも厚い、例えば２０〜５０％厚い膜が形成される傾向があった。
【００５１】
このボトムシリコン酸化膜における増厚は脱離したガスに起因するものであり、その増厚率が必ずしも安定しておらず、第１のゲート容量に対する第２のゲート容量を不安定、かつ小さくしてしまう。よってメモリセルの書込み、消去は遅くなる。更に本来所望した膜質とは若干異なった膜で増厚するので、メモリセルの書込み、消去の繰り返し耐性、データ保持特性などの信頼性が劣ってしまう。
【００５２】
また、同じウェハの主表面及び裏面から脱離するガスのみならず、他のウェハから脱離するガスも問題を発生させる。図７１はボトムシリコン酸化膜を形成するＣＶＤ装置でのウェハ１００，２００の配置を示す側面図である。ウェハ１００は実際にメモリセルを形成するのに用いられるウェハであり、ウェハ２００は当該ＣＶＤ装置で成膜される膜の厚さをモニタするために用いられるウェハである。ウェハ１００，２００を支持する支持台９９９は、高温に耐え、不純物の拡散が少ないなどの理由により、石英で形成される。
【００５３】
ウェハ１００，２００において設定される膜厚の目標値は、これらに対する成膜処理に先行する、ダミーウェハを用いた成膜処理の膜厚の目標値と同じものが用いられる。通常はダミーウェハとしてベアシリコンウェハ又はベアシリコンウェハ上にＤＣＳ−ＨＴＯ膜が成膜されたウェハが採用される。
【００５４】
しかし、ウェハ１００の主表面１００ａ、裏面１００ｂ、側面１００ｃには、ＴＥＯＳ酸化膜から脱離したガス（図中で破線の矢印で模式的に示す）に起因した成膜も、ウェハ２００上で行われてしまう。これ故、ダミーウェハを用いた先行処理と比較すると、ウェハ２００でモニタされる膜厚（これはウェハ１００で成膜されるボトムシリコン酸化膜の膜厚として評価される）が厚くなる。例えばボトムシリコン酸化膜の中央部における膜厚の目標値として５．０ｎｍを採用しても、ウェハ２００でモニタされる膜厚が±５％の規格範囲を超えて、０．５ｎｍ以上に厚くなってしまう場合がある。
【００５５】
図１及び図２はＬＰＣＶＤ法により形成されたＤＣＳ−ＨＴＯ膜の成膜レートの、バッチの種類に対する依存性を示すグラフである。但しＤＣＳ、Ｎ2Ｏ、Ｎ2ガスを混合して、６０〜１１０Ｐａ，７００〜８５０℃の条件で成膜を行った。
【００５６】
図１において、ウェハ１００を２４枚、ウェハ２００を１枚、合計２５枚を１ロットとして採用し、４ロット計１００枚を１バッチ分とした処理（図中黒四角で示す）が、１番目、乃至４番目、及び７番目に実行された。またウェハ１００を４枚、ウェハ２００を１枚、合計５枚、残り９５枚は全てダミーウェハを用いて１バッチ分とした処理（図中白四角で示す）が、５番目及び８番目に実行された。そしてウェハ２００を１枚、残り９９枚はダミーウェハを用いた処理（図中黒丸で示す）が６番目に実行された。
【００５７】
実行の順序によらず、５枚を１バッチ分とした処理は、ほぼダミーウェハを用いた処理と成膜レートは等しいが、これらの成膜レートよりも４ロットを１バッチ分とした処理の方が成膜レートが１割程度大きい。これは膜厚５．０ｎｍの成膜に対して０．５ｎｍ程度の相違に相当する。
【００５８】
図２は複数の異なる膜を有するウェハについての結果を示す。ここではＨＴＯ膜が形成されたウェハ（図中黒四角で示す）、ドープトアモルファスシリコン膜が形成されたウェハ（図中白四角で示す）、ＴＥＯＳ酸化膜が成膜されたウェハ（図中黒丸で示す）が例示されている。ＴＥＯＳ酸化膜は圧力１３０〜２７０Ｐａ、温度６００〜７００℃で成膜され、燐ドープトアモルファスシリコン膜はＳｉＨ4，ＰＨ3ガスを原材料として、圧力１３０〜４００Ｐａ、温度５００〜６００℃で成膜された。これらの結果から、ＴＥＯＳ酸化膜程ではないが、ドープトアモルファスシリコン膜の存在も、成膜レートの増加に寄与していることが分かる。
【００５９】
ＴＥＯＳ酸化膜、ドープトアモルファスシリコン膜のいずれも、ＬＰＣＶＤ法を用いたＤＣＳ−ＨＴＯ膜よりも、その成膜条件の圧力が高く、温度が低い。つまり上記の問題は、ＬＰＣＶＤ法によりＤＣＳ−ＨＴＯ膜を形成する場合の圧力、温度の条件下では、それ以前に形成されていた膜から成膜性のガスが脱離し、当該ガスに起因してウェハ１００，２００に不要な成膜（以下「再成膜」）が生じることが原因と考えられる。
【００６０】
ＬＰＣＶＤ法によりＤＣＳ−ＨＴＯ膜を形成する場合、ＴＥＯＳ酸化膜を得る際に用いられたガスが厚膜絶縁膜６から脱離する。この脱離したガスを素早く十分に排出しないと、再成膜が生じる。
【００６１】
例えば特開２０００−２９４５５１では、層間絶縁膜を形成する際に、下地膜表面にできた有機物を、大気圧下で、これから成膜する温度以下で除去する技術が紹介されている。また特開平９−５５４８０号公報では、ポリシリコン、シリコン基板表面のＨ2Ｏ、ＯＨ基を脱離するためにＣＶＤ炉内で１０-3Ｔｏｒｒ（＝１３３×１０-3Ｐａ）以下の不活性ガス雰囲気下で、２００℃〜７００℃の熱処理を行う技術が紹介されている。しかしながらこれら２つの文献ではウェハ裏面からの脱ガスについては十分な注意がなされていない。
【００６２】
また、特開平９−２７５１３９号公報では、ウェハ表面の絶縁層からの脱ガスのために、これからスパッタを行う条件以下の圧力、以下の温度でウェハをアニールし、ガスが脱離したかどうかをモニタしてからスパッタを行うという技術が紹介されている。そしてガスが脱離したことは、全圧が１０-5Ｐａ（７．５×１０-8Ｔｏｒｒ）以下となることで確認されると紹介されている。しかしながら、かかる低い圧力状態を得るにはクライオポンプなどの高価なポンプが必要となる。
【００６３】
そこで本発明の第１の基本的な考え方として、半導体基板（ウェハ）に対して化学気相成長法（Chemical Vapor Deposition：以下「ＣＶＤ」とも称す）を用いて第１層及び第２層をこの順にそれぞれ成膜する２つの工程の間に、半導体基板の近傍から排気しつつ、第２層の成膜時の温度以上、圧力以下において熱処理を行うことを提案する。これにより、第２層の成膜条件よりもガスが脱離し易い条件で熱処理を行って、第２層の成膜に先立ってガスを脱離させておくことができる。特に半導体基板の近傍から排気することにより、排気のためのクライオポンプなど高価なポンプは不要となり、ポンプの再生といったメンテナンスも簡便に安価になる。つまりこの発明による半導体装置の製造方法及び半導体装置の製造装置を用いることにより、半導体装置のコストを下げることが可能になる。
【００６４】
また第２の基本的な考え方として、半導体基板の裏面に堆積した第１層を除去する。また第３の基本的な考え方として、半導体基板の裏面に堆積した第１層を、ガスが脱離しない膜で覆う。これらの手法によっても、第２層の成膜時に第１層から脱離したガスが悪影響を与えることを低減できる。
【００６５】
また第４の基本的な考え方として、再成膜による膜厚の増加を予め予測し、その予測に基づいて成膜時間を設定する。これにより膜厚を精度良く制御した成膜処理を行うことができる。
【００６６】
Ｂ．本発明が適用可能な半導体装置．
（ｂ−１）ＡＮＤ型フラッシュメモリ：
本発明が適用可能な半導体装置としては、図６８及び図６９で示されたＡＮＤ型フラッシュメモリを例として挙げることができる。図３乃至図１７及び図１９乃至図３３は当該フラッシュメモリの製造方法の一例を示す断面図であり、図１８は当該製造方法の一工程を示す平面図である。
【００６７】
図３及び図４は、それぞれ図６８に示された位置Ｑ１Ｑ１，Ｑ２Ｑ２における断面を示している。位置Ｑ２Ｑ２はドレイン３ｂに沿って設定されている。シリコン基板１の所定の領域にトレンチ分離酸化膜２を形成し、素子形成領域を区画する。その後、トレンチ分離酸化膜２及びシリコン基板１の表面に、熱酸化法によって膜厚約９．５ｎｍのトンネル酸化膜４を形成する。
【００６８】
次にトンネル酸化膜４上に、燐ドープトアモルファスシリコン膜５０１をＣＶＤ法を用いて形成する。図７０で示されたように、シリコン基板１の裏面にも燐ドープトアモルファスシリコン膜５０１が形成される。但し図７０ではシリコン基板１の裏面と燐ドープトアモルファスシリコン膜５０１との間に介在するかもしれないトンネル酸化膜４は省略されている。
【００６９】
燐ドープトアモルファスシリコン膜５０１上にシリコン窒化膜１５を形成する。シリコン窒化膜１５上にはパターニングされたフォトレジスト１６を形成する。
【００７０】
図５及び図６は、それぞれ図３及び図４に示された構成に種々の工程を施して得られる構成を示す断面図である。フォトレジスト１６をマスクとしてシリコン窒化膜１５に異方性エッチングを施し、シリコン窒化膜１５をパターニングする。その後、フォトレジスト１６を除去し、パターニングされたシリコン窒化膜１５をマスクとして、燐ドープトアモルファスシリコン膜５０１に異方性エッチングを施して、トンネル酸化膜４を露出する。残置した燐ドープトアモルファスシリコン膜５０１はフローティングゲート５となる。
【００７１】
図７及び図８は、それぞれ図５及び図６に示された構成に種々の工程を施して得られる構成を示す断面図である。異方性エッチングによって残置されたシリコン窒化膜１５及びフローティングゲート５をマスクとして、不純物をシリコン基板１に導入することにより、ソース３ａ及びドレイン３ｂを形成する。この際の不純物の導入としては、例えばシリコン基板１がｐ型の場合、砒素（Ａｓ）をエネルギー３０ＫｅＶ、ドーズ量５×１０13／ｃｍ2にて注入する。これにより、トレンチ分離酸化膜２とフローティングゲート５によって挟まれたシリコン基板１の表面に、ｎ型のソース３ａ及びドレイン３ｂが形成される。
【００７２】
図９及び図１０は、それぞれ図７及び図８に示された構成に種々の工程を施して得られる構成を示す断面図である。フローティングゲート５及びシリコン窒化膜１５を覆うように、シリコン基板１上にシリコン酸化膜（図示せず）を形成する。この際にシリコン基板１の裏面に成膜されるかもしれないシリコン酸化膜は、図７０では省略されている。当該シリコン酸化膜に異方性エッチングを施すことにより、フローティングゲート５及びシリコン窒化膜１５の両側面上に、サイドウォール絶縁膜１７を形成する。サイドウォール絶縁膜１７と、フローティングゲート５及びシリコン窒化膜１５とをマスクとして、不純物をシリコン基板１に導入することにより、ソース１８ａ及びドレイン１８ｂを形成する。この際の不純物の導入としては、例えば砒素（Ａｓ）をエネルギー３０ＫｅＶ、ドーズ量１×１０15／ｃｍ2にて注入する。
【００７３】
以上のようにして、ソース線として機能するソース３ａ，１８ａと、ビット線として機能するドレイン３ｂ，１８ｂとが形成される。砒素を更に注入してソース１８ａ及びドレイン１８ｂを形成することは、ソース線及びビット線を不純物拡散層を用いて構成するにあたり、配線の抵抗を下げるという点で望ましい。
【００７４】
図１１及び図１２は、それぞれ図９及び図１０に示された構成に種々の工程を施して得られる構成を示す断面図である。ＣＶＤ法を用いて、膜厚約４００ｎｍのＴＥＯＳ酸化膜６０１を形成する。ＴＥＯＳ酸化膜６０１に化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことにより、シリコン窒化膜１５の表面を露出する。ＴＥＯＳ酸化膜６０１の成膜条件は、例えば圧力１３０〜２７０Ｐａ、温度６００〜７００℃である。この際、図７０に示されるように、シリコン基板１の裏面にもＴＥＯＳ酸化膜６０１が成膜される可能性がある。
【００７５】
図１３及び図１４は、それぞれ図１１及び図１２に示された構成に種々の工程を施して得られる構成を示す断面図である。ドライエッチングを施すことにより、ＴＥＯＳ酸化膜６０１を約１８０ｎｍエッチングし、その残留物として厚膜絶縁膜６を得る。当該ドライエッチングにおいてシリコン窒化膜１５もエッチングされる。残置したシリコン窒化膜１５は更に、熱燐酸によってほぼ完全に除去し、フローティングゲート５の表面を弗酸（ＨＦ）により洗浄する。
【００７６】
そして、清浄にされたフローティングゲート５の表面上に燐ドープトアモルファスシリコン膜９を形成する。この際、図７０に示されるように、シリコン基板１の裏面にも燐ドープトアモルファスシリコン膜９０１が成膜される可能性がある。
【００７７】
図１５及び図１６は、それぞれ図１３及び図１４に示された構成に種々の工程を施して得られる構成を示す断面図である。燐ドープトアモルファスシリコン膜９上に、所定のパターニングがなされたフォトレジスト（図示せず）を形成する。このフォトレジストは、トレンチ分離酸化膜２の上方の領域において開口を有するパターンであることが望ましい。当該フォトレジストをマスクとして燐ドープトアモルファスシリコン膜９にエッチングを施す。これにより、燐ドープトアモルファスシリコン膜９は、図１５に示されるように、トレンチ分離酸化膜２で区分されるトランジスタ毎に分離される。但し、図１６に示されるように、ドレイン３ｂとして形成されるビット線に沿った断面では、燐ドープトアモルファスシリコン膜９はフローティングゲート５と繋がっている。この燐ドープトアモルファスシリコン膜９とフローティングゲート５とを併せてフローティングゲートとして把握することもできる。
【００７８】
その後、燐ドープトアモルファスシリコン膜９上にＯＮＯ膜７を形成する。図１７はＯＮＯ膜７の詳細を示す断面図である。ＯＮＯ膜７は燐ドープトアモルファスシリコン膜９に近い方から順に、ボトムシリコン酸化膜７ａ、シリコン窒化膜７ｂ、トップシリコン酸化膜７ｃをこの順に成膜することにより形成される。ボトムシリコン酸化膜７ａはＬＰＣＶＤ法により形成されたＤＣＳ−ＨＴＯ膜であって、その成膜条件は、例えばＤＣＳ，Ｎ2Ｏ，Ｎ2ガスを混合して、圧力６０〜１００Ｐａ、温度７００〜８５０℃である。この際、上述のように、少なくとも主表面側の厚膜絶縁膜６から成膜性のガスが脱離する。また裏面側のＴＥＯＳ酸化膜６０１、燐ドープトアモルファスシリコン膜９０１からも成膜性のガスが脱離する可能性がある。
【００７９】
次に、メモリセル領域全体をフォトレジスト（図示せず）で覆った後、周辺回路領域（図示せず）に存在するＯＮＯ膜７、燐ドープトアモルファスシリコン膜９及びトンネル酸化膜４を、順次ドライエッチング又はウェットエッチングを施すことにより除去する。その後当該フォトレジストを除去して、周辺回路領域におけるトランジスタのゲート酸化膜を熱酸化法により形成する（図示せず）。
【００８０】
その後、例えばＣＶＤ法により膜厚約１００ｎｍのポリシリコン膜８ａを形成する。ポリシリコン膜８ａ上に、膜厚約１００ｎｍのタングステンシリサイド膜８ｂを形成する。タングステンシリサイド膜８ｂ上に、ＣＶＤ法により膜厚約２５０ｎｍのシリコン酸化膜１１を形成する。
【００８１】
図１８はワード線をパターニングするためのフォトレジスト２０を示す平面図である。位置Ｑ１Ｑ１ではフォトレジスト２０が存在する。位置Ｑ２Ｑ２はワード線が形成される方向と略直交する方向に沿って設定されているので、位置Ｑ２Ｑ２における断面には複数のフォトレジスト２０が現れる。また、ワード線が形成されない領域に沿った位置Ｑ３Ｑ３ではフォトレジスト２０は形成されない。図１９、図２０、図２１は、それぞれ位置Ｑ１Ｑ１，Ｑ２Ｑ２，Ｑ３Ｑ３における断面図である。
【００８２】
図２２、図２３、図２４は、それぞれ図１９、図２０、図２１に示された構成に対して、フォトレジスト２０をマスクとしてシリコン酸化膜１１に異方性エッチングを施して得られる構成を示す断面図である。残置したシリコン酸化膜１１は、ポリシリコン膜８ａ及びタングステンシリサイド膜８ｂをエッチングにてパターニングするためのマスクとして機能する。
【００８３】
図２５、図２６、図２７は、それぞれ図２２、図２３、図２４で示された構成が得られた後に、種々の工程を施して得られる構成を示す。シリコン酸化膜１１をマスクとしてタングステンシリサイド膜８ｂ及びポリシリコン膜８ａにドライエッチングを施して、ＯＮＯ膜７の表面、即ちトップシリコン酸化膜７ｃ（図２５、図２６、図２７では図示しない）を露出する。当該ドライエッチングによって残置したタングステンシリサイド膜８ｂ及びポリシリコン膜８ａは、メモリセルにおいてはワード線として機能するコントロールゲート８となり、図示されていない周辺回路領域においては、トランジスタのゲートとなる。
【００８４】
次に周辺回路領域を覆い、メモリセル領域が開口されたフォトレジスト（図示せず）を形成する。当該フォトレジストをマスクとして異方性エッチングを施し、シリコン酸化膜１１で覆われずに露出したＯＮＯ膜７を除去する。これによりシリコン酸化膜１１が残置しない位置では燐ドープトアモルファスシリコン膜９が露出する。ここまでの工程で得られる構造は、位置Ｑ１Ｑ１，Ｑ２Ｑ２，Ｑ３Ｑ３に対応した断面が、それぞれ図２８、図２９、図３０によって示される。
【００８５】
更にドライエッチングを施すことにより、シリコン酸化膜１１が残置しない位置では燐ドープトアモルファスシリコン膜９、フローティングゲート５が除去される。但し当該ドライエッチングはトンネル酸化膜４が露出した段階でエッチングを止める。これにより、並列に配置されたトランジスタのフローティングゲート５が相互に分離される。この工程で得られる構造は、位置Ｑ１Ｑ１，Ｑ２Ｑ２，Ｑ３Ｑ３に対応した断面が、それぞれ図３１、図３２、図３３によって示される。この後、層間絶縁膜２１がシリコン酸化膜１１上に形成されて、位置Ｑ１Ｑ１においては図６９に示された構成が得られる。
【００８６】
以上のように製造されるＡＮＤ型フラッシュメモリに対して本発明を適用することにより、ボトムシリコン酸化膜７ａの膜厚を正確に制御することが容易となる。具体的には例えば、燐ドープトアモルファスシリコン膜９を成膜してから、ボトムシリコン酸化膜７ａを成膜する前に、シリコン基板１の近傍を排気しつつ熱処理を行う。熱処理はボトムシリコン酸化膜７ａの成膜時の温度以上、圧力以下において行う。このような熱処理を行うことにより、ボトムシリコン酸化膜７ａを成膜する際に、厚膜絶縁膜６や、ＴＥＯＳ酸化膜６０１、燐ドープトアモルファスシリコン膜９０１から脱離する成膜性のガスが悪影響を与えることを低減できる。
【００８７】
あるいは燐ドープトアモルファスシリコン膜９を成膜してから、ボトムシリコン酸化膜７ａを成膜する前に、シリコン基板１の裏面に堆積したＴＥＯＳ酸化膜６０１、燐ドープトアモルファスシリコン膜９０１を除去する。あるいは、裏面に堆積したこれらの膜を、ボトムシリコン酸化膜７ａを成膜する条件ではガスが脱離しない膜で覆う。このような方法によっても、ボトムシリコン酸化膜７ａを成膜する際に成膜性のガスが悪影響を与えることを低減できる。
【００８８】
（ｂ−２）スタックトゲート型フラッシュメモリ：
図３４及び図３５は、本発明が適用可能なスタックトゲート型フラッシュメモリの製造工程を順に示す断面図である。シリコン基板９０１の主表面は選択的にエッチングされて溝が穿たれ、この溝にＨＤＰ（High Density Plasma）法を用いてシリコン酸化膜を埋め込んで、トレンチ分離酸化膜９０２を形成する。その後トンネル酸化膜９０４を形成する。図中、トレンチ分離酸化膜９０２に接するトンネル酸化膜９０４は省略され、見かけ上、トンネル酸化膜９０４がトレンチ分離酸化膜９０２によって区分された構成が得られている。トレンチ分離酸化膜９０２及びトンネル酸化膜９０４上にはドープトアモルファスシリコン膜９０５が設けられ、これはパターニングによって、トレンチ分離酸化膜９０２の中央近傍を選択的に露出させる開口が開けられる（図３４）。残置したドープトアモルファスシリコン膜９０５はフローティングゲートとして機能する。
【００８９】
ドープトアモルファスシリコン膜９０５及びこれによって露出されるトレンチ分離酸化膜９０２の全面にＯＮＯ膜９０７を形成する。そして更にドープトポリシリコン膜９０８ａ及びタングステンシリサイド膜９０８ｂをこの順に形成する。ドープトポリシリコン膜９０８ａ及びタングステンシリサイド膜９０８ｂはコントロールゲート９０８を構成する。ＯＮＯ膜９０７はドープトアモルファスシリコン膜９０５に近い側からボトムシリコン酸化膜９０７ａ、シリコン窒化膜９０７ｂ、トップシリコン酸化膜９０７ｃをこの順に成膜することにより形成される。
【００９０】
上記の構成のスタックトゲート型フラッシュメモリにおいても、ドープトアモルファスシリコン膜９０５を成膜してからボトムシリコン酸化膜９０７ａを成膜する。本発明を適用し、ドープトアモルファスシリコン膜９０５を成膜した後、ボトムシリコン酸化膜９０７ａを成膜する前に、シリコン基板９０１の近傍から排気しつつ、熱処理を行う。熱処理はトレンチ分離酸化膜９０２、ドープトアモルファスシリコン膜９０５の成膜時の温度以上、圧力以下において行う。このような熱処理を行うことにより、ボトムシリコン酸化膜９０７ａを成膜する際に、ドープトアモルファスシリコン膜９０５から脱離したガスが悪影響を与えることを低減できる。
【００９１】
あるいはドープトアモルファスシリコン膜９０５を成膜してから、ボトムシリコン酸化膜９０７ａを成膜する前に、シリコン基板９０１の裏面に堆積したドープトアモルファスシリコン膜９０５を除去する。あるいは、裏面に堆積したドープトアモルファスシリコン膜９０５を、ボトムシリコン酸化膜９０７ａを成膜する条件ではガスが脱離しない膜で覆う。このような方法によっても、ボトムシリコン酸化膜９０７ａを成膜する際に成膜性のガスが悪影響を与えることを低減できる。
【００９２】
（ｂ−３）ＭＯＳトランジスタ：
図３６乃至図３８は、本発明が適用可能なＭＯＳトランジスタの製造工程を順に示す断面図である。シリコン基板９１１の主表面にはトレンチ分離酸化膜９１２が形成される。その後ゲート酸化膜９１４、ドープトポリシリコン膜９１５をこの順に形成する。ドープトポリシリコン膜９１５をＣＶＤ法を用いて形成すれば、シリコン基板９１１の裏面にもドープトポリシリコン膜９１５が堆積する。
【００９３】
その後、ゲート酸化膜９１４、ドープトポリシリコン膜９１５をパターニングし、隣接する一対のトレンチ分離酸化膜９１２の間でこれらを残置する。そして残置したゲート酸化膜９１４、ドープトポリシリコン膜９１５をマスクとしてシリコン基板９１１の主表面に不純物を導入し、不純物拡散層９１８を形成する。不純物拡散層９１８はその導電型が例えばｎ-型である（図３６）。残置したドープトポリシリコン膜９１５はゲートとして機能する。
【００９４】
その後、全面にＴＥＯＳ酸化膜９１６及びシリコン窒化膜９１７をこの順に、いずれもＣＶＤ法を用いて堆積する。この際、シリコン基板９１１の裏面にもＴＥＯＳ酸化膜９１６及びシリコン窒化膜９１７が堆積する（図３７）。ＴＥＯＳ酸化膜９１６は、例えば圧力１３０〜２７０Ｐａ、温度６００〜７００℃の条件下で厚さ３０ｎｍで成膜される。シリコン窒化膜９１７はＳｉＨ4又はＤＣＳと、ＮＨ3とを原材料として、例えば，圧力１００Ｐａ程度、温度６００〜８００℃の条件下で厚さ２０ｎｍで成膜される。
【００９５】
そして異方性のドライエッチングを行ってＴＥＯＳ酸化膜９１６及びシリコン窒化膜９１７を選択的に除去し、ゲート酸化膜９１４、ドープトポリシリコン膜９１５の側面にのみ残置してサイドウォールＳＷを形成する。ドープトポリシリコン膜９１５及びサイドウォールＳＷをマスクとしてシリコン基板９１１の主表面に不純物を導入し、不純物拡散層９１３を形成する。不純物拡散層９１３はその導電型が例えばｎ+型である。不純物拡散層９１３，９１８、ゲート酸化膜９１４、ドープトポリシリコン膜９１５はＮＭＯＳトランジスタＭ１を構成する（図３８）。
【００９６】
シリコン窒化膜９１７の成膜時の温度はＴＥＯＳ酸化膜９１６の成膜時の温度以上であり、シリコン窒化膜９１７の成膜時の圧力はＴＥＯＳ酸化膜９１６の成膜時の圧力以下である。そこで、これらを連続して成膜すると、シリコン窒化膜９１７の成膜時にＴＥＯＳ酸化膜９１６から脱離するガスが再成膜を招来する。
【００９７】
そこで、本発明を適用し、ＴＥＯＳ酸化膜９１６の成膜後、シリコン窒化膜９１７の成膜前に、シリコン基板９１１の近傍を排気しつつ熱処理を行う。熱処理はシリコン窒化膜９１７の成膜時の温度以上、シリコン窒化膜９１７の成膜時の圧力以下で行う。かかる熱処理を採用することにより、再成膜が低減され、サイドウォールＳＷの幅が安定し、安定な特性をもったトランジスタを得ることができる。
【００９８】
あるいはＴＥＯＳ酸化膜９１６を成膜してから、シリコン窒化膜９１７を成膜する前に、シリコン基板９１１の裏面に堆積したＴＥＯＳ酸化膜９１６を除去する。あるいは、裏面に堆積したＴＥＯＳ酸化膜９１６を、シリコン窒化膜９１７を成膜する条件ではガスが脱離しない膜で覆う。このような方法によっても、シリコン窒化膜９１７を成膜する際に成膜性のガスが悪影響を与えることを低減できる。
【００９９】
図３９は、ＭＯＳトランジスタＭ２が近接して配置された場合を示す断面図である。トランジスタＭ２はトランジスタＭ１と同様に、不純物拡散層９１３，９１８、ゲート酸化膜９１４、ドープトポリシリコン膜９１５で構成される。但しトランジスタＭ２はドープトポリシリコン膜９１５上に金属膜９１９が設けられ、サイドウォールＳＷはゲート酸化膜９１４、ドープトポリシリコン膜９１５、金属膜９１９の側面に形成されている。また、隣接するトランジスタＭ２はそれらの間に位置する不純物拡散層９１３，９１８を共有している。
【０１００】
トランジスタＭ２、トレンチ分離酸化膜９１２上にはＴＥＯＳ酸化膜９２６が形成される。ＴＥＯＳ酸化膜９２６はＢＰＴＥＯＳガスを原材料として用いてもよい。ＴＥＯＳ酸化膜９２６には不純物拡散層９１３，９１８を露出させる開口が設けられている。これらの開口は金属配線９２０によって充填され、メタルコンタクトＭＣ１，ＭＣ２を形成している。メタルコンタクトＭＣ２は、隣接するトランジスタＭ２が共有している不純物拡散層９１３，９１８に対して金属配線９２０が接続される構造である。メタルコンタクトＭＣ１は、隣接するトランジスタＭ２が共有しない不純物拡散層９１３，９１８に対して金属配線９２０が接続される構造である。
【０１０１】
サイドウォールＳＷの幅が安定すれば、隣接するトランジスタＭ２同士の距離が狭くても、メタルコンタクトＭＣ２を所定の位置に設けることが容易となり、金属配線９２０が金属膜９１９と接触する可能性を低減することができる。
【０１０２】
図４０は、メタルコンタクトＭＣ２を金属配線９２０ではなく、金属配線９２０よりも上方（シリコン基板９１１とは反対側）に敷設される金属配線９２４を用いて構成する場合を示す断面図である。図３９に示された構成と同様に、トランジスタＭ２が隣接して設けられている。トランジスタＭ２、トレンチ分離酸化膜９１２上にはＴＥＯＳ酸化膜９２６が形成される。ＴＥＯＳ酸化膜９２６はシリコン基板９１１の図示されない裏面にも堆積している可能性がある。
【０１０３】
ポリシリコン配線９２１はＴＥＯＳ酸化膜９２６を貫通して形成され、その下端は、トランジスタＭ２が共有しない不純物拡散層９１３，９１８に接触してポリシリコンコンタクトＰＣ１を構成している。ポリシリコン配線９２１はＴＥＯＳ酸化膜９２６の上方にも敷設される。
【０１０４】
ポリシリコン配線９２１とＴＥＯＳ酸化膜９２６とはＴＥＯＳ酸化膜９２２で覆われる。ＴＥＯＳ酸化膜９２２はＢＰＴＥＯＳガスを原材料として用いてもよい。シリコン基板９１１の図示されない裏面にもＴＥＯＳ酸化膜９２２が堆積している可能性がある。
【０１０５】
ＴＥＯＳ酸化膜９２２，９２６には相互に連通する開口が設けられ、金属配線９２４が充填される。金属配線９２４は隣接するトランジスタＭ２の間に位置して両者に共有される不純物拡散層９１３，９１８と接触し、メタルコンタクトＭＣ２が得られている。金属配線９２４はＴＥＯＳ酸化膜９２２の上方にも敷設される。
【０１０６】
メタルコンタクトＭＣ２についてより詳細に説明すると、ポリシリコン配線９２１とＴＥＯＳ酸化膜９２６とを覆うＴＥＯＳ酸化膜９２２を成膜した後、メタルコンタクトＭＣ２のための開口を行い、弗酸（ＨＦ）耐性のある膜、例えばシリコン窒化膜９２３を薄く、例えば１０ｎｍ成膜する。その後、全面も異方性のエッチングを施すことにより、当該開口の側面にのみシリコン窒化膜９２３が残置する。次に弗酸を用いて、当該開口において露出する不純物拡散層９１３，９１８上の自然酸化膜を除去する。この弗酸処理の後、金属配線９２４を用いて、シリコン窒化膜９２３を介して当該開口を充填し、メタルコンタクトＭＣ２を形成する。
【０１０７】
弗酸処理の際、当該開口の側面となる位置では、ポリシリコン配線９２１とＴＥＯＳ酸化膜９２２，９２６とはシリコン窒化膜９２３によって覆われているので、弗酸によって当該開口が広がること、ひいては後にこれを充填する金属配線９２４が金属膜９１９と接触することが防止される。
【０１０８】
かかる構造のＭＯＳトランジスタ半導体装置において、ＴＥＯＳ酸化膜９２２，９２６は例えば圧力１３０〜２７０Ｐａ、温度６００〜７００℃の条件下で厚さ３０ｎｍで成膜される。シリコン窒化膜９２３はＳｉＨ4又はＤＣＳと、ＮＨ3とを原材料として、例えば、圧力１００Ｐａ程度、温度６００〜８００℃の条件下で厚さ２０ｎｍで成膜される。シリコン窒化膜９２３の成膜時の温度はＴＥＯＳ酸化膜９２２，９２６の成膜時の温度以上であり、シリコン窒化膜９２３の成膜時の圧力はＴＥＯＳ酸化膜９２２，９２６の成膜時の圧力以下である。そこで、これらを連続して成膜すると、シリコン窒化膜９２３の成膜時にＴＥＯＳ酸化膜９２２，９２６から脱離するガスが再成膜を招来する。特にＴＥＯＳ酸化膜９２２の開口近傍の位置Ｊ１に、絶縁性の膜が不要に厚く堆積され易い。
【０１０９】
そこで、本発明を適用し、ＴＥＯＳ酸化膜９２２の成膜後、シリコン窒化膜９２３の成膜前に、シリコン基板９１１の近傍を排気しつつ熱処理を行う。熱処理はシリコン窒化膜９２３の成膜時の温度以上、シリコン窒化膜９２３の成膜時の圧力以下で行う。かかる熱処理を採用することにより、再成膜が低減され、メタルコンタクトＭＣ２の開口の上部が不要に狭くなることが低減される。従って、金属配線９２４を用いて、シリコン窒化膜９２３を介して当該開口を充填する際、オーバーハングが生じることもなく、ひいてはメタルコンタクトＭＣ２に空洞が生じる可能性が低くなる。
【０１１０】
あるいはＴＥＯＳ酸化膜９２２を成膜してから、シリコン窒化膜９２３を成膜する前に、シリコン基板９１１の裏面に堆積したＴＥＯＳ酸化膜９２２，９２６を除去する。あるいは、裏面に堆積したこれらの膜を、シリコン窒化膜９２３を成膜する条件ではガスが脱離しない膜で覆う。このような方法によっても、シリコン窒化膜９２３を成膜する際に成膜性のガスが悪影響を与えることを低減できる。
【０１１１】
（ｂ−４）キャパシタ：
図４１は、本発明が適用可能なＤＲＡＭのキャパシタの製造途中の構成を示す断面図である。図３８に示された構成のトランジスタＭ１が、スタックトキャパシタに接続されるトランスファーゲートトランジスタとして採用されている。
【０１１２】
トランジスタＭ１はトレンチ分離酸化膜９１２と共にＴＥＯＳ酸化膜９２６によって覆われる。ＴＥＯＳ酸化膜９２６はＢＰＴＥＯＳガスを原材料として用いてもよい。ＴＥＯＳ酸化膜９２６はＣＶＤ法を用いて例えば５００ｎｍ以上の厚さで成膜され、シリコン基板９１１の図示されない裏面にも堆積している可能性がある。
【０１１３】
ＴＥＯＳ酸化膜９２６中にはビット線９２３が設けられており、これはトランジスタＭ１を構成する一対の不純物拡散層９１３，９１８の一方に接続される。つまりビット線９２３は不純物拡散層９１３，９１８に対するビット線コンタクトＢＣを形成する。ＴＥＯＳ酸化膜９２６には他方の不純物拡散層９１３，９１８を露出させる開口が設けられており、これはストレージノード９２８で充填される。つまりストレージノード９２８は不純物拡散層９１３，９１８に対するストレージノードコンタクトＳＣを形成する。ストレージノード９２８は例えば燐ドープトポリシリコン膜で形成される。
【０１１４】
ストレージノード９２８はキャパシタ絶縁膜９２７で覆われる。キャパシタ絶縁膜９２７はＯＮＯ膜で形成される。図示されないボトムシリコン酸化膜は、シリコン窒化膜を成膜するＣＶＤ炉にシリコン基板９１１を進入する際、大気が巻き込まれることにより形成される。また当該ＣＶＤ炉によって例えば１０ｎｍの厚さでシリコン窒化膜が形成される。その後、ウェット雰囲気でシリコン窒化膜の表面を酸化することにより、トップシリコン酸化膜が形成される。
【０１１５】
キャパシタ絶縁膜９２７はセルプレート９２９で覆われる。セルプレート９２９は、例えば燐ドープトポリシリコン膜で形成される。
【０１１６】
ＴＥＯＳ酸化膜９２６は、例えば圧力１３０〜２７０Ｐａ、温度６００〜７００℃の条件下で厚さ３０ｎｍで成膜される。キャパシタ絶縁膜９２７はＳｉＨ4又はＤＣＳと、ＮＨ3とを原材料として、例えば，圧力１００Ｐａ程度、温度６００〜８００℃の条件下で厚さ２０ｎｍで成膜される。キャパシタ絶縁膜９２７の成膜時の温度はＴＥＯＳ酸化膜９２６の成膜時の温度以上であり、キャパシタ絶縁膜９２７の成膜時の圧力はＴＥＯＳ酸化膜９２６の成膜時の圧力以下である。そこで、これらを連続して成膜すると、キャパシタ絶縁膜９２７の成膜時にＴＥＯＳ酸化膜９２６から脱離するガスが再成膜を招来する。特にＴＥＯＳ酸化膜９２６に近い位置Ｊ２において、キャパシタ絶縁膜９２７の膜厚が不要に大きくなり易い。
【０１１７】
そこで、本発明を適用し、ＴＥＯＳ酸化膜９２６の成膜後、キャパシタ絶縁膜９２７の成膜前に、シリコン基板９１１の近傍を排気しつつ熱処理を行う。熱処理はキャパシタ絶縁膜９２７の成膜時の温度以上、キャパシタ絶縁膜９２７の成膜時の圧力以下で行う。かかる熱処理を採用することにより、再成膜が低減される。キャパシタ絶縁膜９２７の厚さが安定し、所望しない膜質の膜が堆積する可能性が低くなるので、安定な容量値のスタックトキャパシタを得ることができる。
【０１１８】
図４２は、本発明が適用可能な他のＤＲＡＭのキャパシタの製造途中の構成を示す断面図である。シリコン基板８０１の主表面には選択的にトレンチ分離酸化膜８０２が形成される。シリコン基板８０１の主表面及びトレンチ分離酸化膜８０２にはトランスファーゲートトランジスタＭ３１，Ｍ３２及び周辺回路のトランジスタＭ４が設けられている。トランジスタＭ３１，Ｍ３２，Ｍ４はゲート酸化膜８０４及び多層構造のゲート８０５を備えている。ゲート酸化膜８０４及びゲート８０５の側面及びその近傍のシリコン基板８０１の主表面及びトレンチ分離酸化膜８０２上にはＴＥＯＳ酸化膜８０６が形成されている。ＴＥＯＳ酸化膜８０６は例えばＣＶＤ法で形成され、シリコン基板８０１の図示されない裏面にも堆積している可能性がある。
【０１１９】
ＴＥＯＳ酸化膜８０６上にはシリコン窒化膜８０７が設けられ、ＴＥＯＳ酸化膜８０６及びシリコン窒化膜８０７はサイドウォールＳＷを構成する。図４２ではトランジスタＭ３１，Ｍ３２，Ｍ４が有し、シリコン基板８０１の主表面に形成される不純物拡散領域は省略されている。
【０１２０】
図３９を用いて説明したシリコン窒化膜９１７と同様に、ＴＥＯＳ酸化膜８０６の成膜後、シリコン窒化膜８０７の成膜前に、シリコン基板８０１の近傍を排気しつつ熱処理を行う。熱処理はシリコン窒化膜８０７の成膜時の温度以上、シリコン窒化膜８０７の成膜時の圧力以下で行う。かかる熱処理を採用することにより、再成膜が低減され、サイドウォールＳＷの幅が安定する。よって隣接するトランジスタＭ３１，Ｍ３２同士の距離が狭くても、ビット線ダイレクトコンタクトＢＣを所定の位置に設けることが容易となり、ビット線８２３がゲート８０５と接触する可能性を低減することができる。
【０１２１】
あるいはＴＥＯＳ酸化膜８０６を成膜してから、シリコン窒化膜８０７を成膜する前に、シリコン基板８０１の裏面に堆積したＴＥＯＳ酸化膜８０６を除去する。あるいは、裏面に堆積したＴＥＯＳ酸化膜８０６を、シリコン窒化膜８０７を成膜する条件ではガスが脱離しない膜で覆う。このような方法によっても、シリコン窒化膜８０７を成膜する際に成膜性のガスが悪影響を与えることを低減し、サイドウォールＳＷの幅を安定させることができる。
【０１２２】
トランジスタＭ３１，Ｍ３２，Ｍ４はＴＥＯＳ酸化膜８２６で覆われている。ＴＥＯＳ酸化膜８２６は、例えばＣＶＤ法で５００ｎｍの厚さで成膜され、図示されない不純物拡散領域の上方で開口する。当該開口には、これを充填するように自己整合的に燐ドープポリシリコン膜が成膜される。当該燐ドープポリシリコン膜をパターニングすることにより、トランジスタＭ３１，Ｍ３２の間のＴＥＯＳ酸化膜８２６の開口にはビット線８２３が形成され、ビット線ダイレクトコンタクトＢＣが得られる。またトランジスタＭ４の不純物拡散領域の上方でのＴＥＯＳ酸化膜８２６の開口は配線８２４ａ，８２４ｂによって充填される。ビット線８２３、配線８２４ａ，８２４ｂはＴＥＯＳ酸化膜８２６の上方においても敷設される。
【０１２３】
ビット線８２３、配線８２４ａ，８２４ｂ及びＴＥＯＳ酸化膜８２６はＴＥＯＳ酸化膜８３６によって覆われている。ＴＥＯＳ酸化膜８３６は例えば５００ｎｍの厚さに形成される。ＴＥＯＳ酸化膜８３６はシリコン基板８０１とは反対側に広がる凹部８２８ａ及びそこからシリコン基板８０１へ直線状に延びる桿状部８２８ｂを有するストレージノード８２８を内包している。ストレージノード８２８は、ＴＥＯＳ酸化膜８２６の開口を介して、トランジスタＭ３１，Ｍ３２の図示されない不純物拡散領域に接触しており、ストレージノードダイレクトコンタクトＳＣを構成している。但し、ストレージノード８２８の桿状部はシリコン窒化膜８０９を介してＴＥＯＳ酸化膜８２６，８３６と対峙している。
【０１２４】
ＴＥＯＳ酸化膜８３６はシリコン基板８０１に近い方から順に、ＴＥＯＳ酸化膜８３６ａ，８３６ｂ，８３６ｃが積層された三層構造を有している。そしてＴＥＯＳ酸化膜８３６ａが形成されてから、ストレージノードダイレクトコンタクトＳＣのための開口が、ＴＥＯＳ酸化膜８３６ａ，８２６に穿たれる。そして当該開口の側面にのみシリコン窒化膜８０９を設ける。
【０１２５】
そこで、図４０を用いて説明したシリコン窒化膜９２３と同様に、ＴＥＯＳ酸化膜８３６ａを形成した後、特にストレージノードダイレクトコンタクトＳＣのための開口を穿った後、シリコン窒化膜８０９の成膜前に、シリコン基板８０１の近傍を排気しつつ熱処理を行う。熱処理はシリコン窒化膜８０９の成膜時の温度以上、シリコン窒化膜８０９の成膜時の圧力以下で行う。かかる熱処理を採用することにより、再成膜が低減され、桿状部８２８ｂの上方が不要に狭くなることが低減される。従って、ストレージノードダイレクトコンタクトＳＣに空洞が生じたり、ストレージノード８２８の電気抵抗が不要に増大する可能性が低くなる。
【０１２６】
あるいはＴＥＯＳ酸化膜８３６ａを成膜してから、特にストレージノードダイレクトコンタクトＳＣのための開口を穿った後、シリコン窒化膜８０９を成膜する前に、シリコン基板８０１の裏面に堆積したＴＥＯＳ酸化膜８２６，８３６ａを除去する。あるいは、裏面に堆積したこれらの膜を、シリコン窒化膜８０９を成膜する条件ではガスが脱離しない膜で覆う。このような方法によっても、シリコン窒化膜８０９を成膜する際に成膜性のガスが悪影響を与えることを低減でき、ストレージノード８２８の電気抵抗が不要に増大する可能性が低くなる。
【０１２７】
シリコン窒化膜８０９の形成後、桿状部８２８ｂを形成し、ＴＥＯＳ酸化膜８３６ｂを成膜する。ＴＥＯＳ酸化膜８３６ｂには、ＴＥＯＳ酸化膜８２６，８３６ａに穿たれたストレージノードダイレクトコンタクトＳＣのための開口を含んで、これよりも広い開口が穿たれる。そして凹部８２８ａが、燐ドープトポリシリコン膜を用いて形成される。
【０１２８】
ストレージノード８２８及びＴＥＯＳ酸化膜８３６ｂ上にはキャパシタ絶縁膜８２７が形成される。キャパシタ絶縁膜８２７はＯＮＯ膜で形成され、例えば図４１を用いて説明したキャパシタ絶縁膜９２７と同様にして形成される。
【０１２９】
そこでキャパシタ絶縁膜９２７と同様に、ＴＥＯＳ酸化膜８３６ｂの成膜後、キャパシタ絶縁膜８２７の成膜前に、シリコン基板８０１の近傍を排気しつつ熱処理を行う。熱処理はキャパシタ絶縁膜８２７の成膜時の温度以上、キャパシタ絶縁膜８２７の成膜時の圧力以下で行う。かかる熱処理を採用することにより、再成膜が低減される。キャパシタ絶縁膜８２７の厚さが安定し、所望しない膜質の膜が堆積する可能性が低くなるので、安定な容量値のスタックトキャパシタを得ることができる。
【０１３０】
キャパシタ絶縁膜８２７上にセルプレート８２９を形成した後、これら及びＴＥＯＳ酸化膜８３６ｂを覆うＴＥＯＳ酸化膜８３６ｃを形成する。そしてセルプレート８２９と接続する金属配線８３５ａ、配線８２４ｂと接続する金属配線８３５ｂがそれぞれ形成される。
【０１３１】
Ｃ．種々の実施の形態．
上述の種々の半導体装置に対して適用可能な、種々の実施の形態を説明する。
【０１３２】
実施の形態１．
本実施の形態は本発明の第１の基本的な考え方に基づく。具体的には、ウェハの主表面、あるいは更に裏面において第１温度、第１圧力においてＣＶＤ法を用いて成膜された第１層が露出した状態で、第１温度以上の第２温度、第１圧力以下の第２圧力で第２層をＣＶＤ法を用いて成膜する場合が想定される。そして第１層の成膜後であって第２層の成膜前に、第２温度以上の第３温度、第２圧力以下の第３温度でウェハ全体を、特に主表面及び裏面をアニールし、成膜性のガスを脱離させる。このガスによるウェハ上の再成膜を低減するため、迅速にガスを排出する。
【０１３３】
表１に、各種の膜をＣＶＤ法で成膜する場合の条件、及びアニール時の条件を示す。
【０１３４】
【表１】
0003902000.tif 000002
【０１３５】
アニール雰囲気にはＮ2、Ａｒなどの不活性ガス雰囲気を採用する。処理時間は成膜時間以上が望ましいが、少なくとも第３温度、第３圧力が、それぞれ第２温度以上、第３圧力以下であればよい。
【０１３６】
図４３は成膜条件とアニール条件の関係を示すグラフである。横軸及び縦軸にはそれぞれ温度及び圧力を採っており、第２温度Ｔ2、第２圧力Ｐ2を示す点Ａ2がプロットされている。領域Ａ1は温度が第２温度Ｔ2以下、圧力が第２圧力Ｐ2以上の領域であり、第１温度及び第１圧力は領域Ａ1に存在する。領域Ａ3は温度が第２温度Ｔ2以上、圧力が第２圧力Ｐ2以下の領域であり、第３温度及び第３圧力は領域Ａ3において選定される。このような第２層の成膜条件に応じてアニール条件を設定するという技術的観点は、既述の特開２０００−２９４５５１、特開平９−５５４８０号公報では示唆されていない。
【０１３７】
アニールの熱源としては、例えば急速熱アニール（Rapid Thermal Anneal：以下「ＲＴＡ」と称す）装置を採用できる。この場合、高温の熱処理が短時間にできる。またウェハを枚葉処理すれば、圧力、温度とも制御し易い。更に、脱離したガスを狭いチャンバー内で短時間に排出することが可能であり、ウェハ上で再成膜が発生する可能性を低減できる。
【０１３８】
図４４は本実施の形態に適用できるＲＴＡ装置１１０の構成を例示する断面図であり、図４５は図４４の位置Ｑ４Ｑ４からの断面矢視図である。チャンバー１０１及びランプ１０２ａ，１０２ｂが熱保持槽１０４内に配置され、チャンバー１０１にはパイロメータ１０３及び排気管１０５が接続されている。
【０１３９】
チャンバー１０１は平面状の上面１０１ａ及び下面１０１ｂ、及びこれらにほぼ平行に設けられたガス導入口１０１ｃ、ガス排出口１０１ｄを備えている。下面１０１ｂには屹立したリフトピン１０１ｅが設けられており、排気管１０５が連通する排気孔１０１ｆ及びパイロメータ１０３からの温度観測を可能とする観測窓１０１ｇが開口している。上面１０１ａ及び下面１０１ｂ、ガス導入口１０１ｃ、ガス排出口１０１ｄ、リフトピン１０１ｅ、観測窓１０１ｇは高温に耐えることができ、かつランプ１０２ａからの光を透過する材料で構成される。当該材料としては例えば石英を挙げることができる。
【０１４０】
第１層が設けられたウェハ１００はリフトピン１０１ｅによって支持されることにより、チャンバー１０１内に載置される。望ましくはガス導入口１０１ｃ、ガス排出口１０１ｄは対向して設けられ、ウェハ１００の中心Ｚがほぼガス導入口１０１ｃ、ガス排出口１０１ｄの中心軸上に存在する。例えばウェハ１００の中心Ｚは、ガス導入口１０１ｃ、ガス排出口１０１ｄの縁から垂直方向及び水平方向に関して、それぞれ距離ｄ１，ｄ２に位置する。
【０１４１】
ランプ１０２ａ，１０２ｂは、それぞれ上面１０１ａの上方及び下面１０１ｂの下方に配置され、これらを介してウェハ１００を加熱する。この際、アニール雰囲気として採用されるガス（例えばＮ2やＡｒ）がガス導入口１０１ｃから導入され、ガス排出口１０１ｄ及び排気孔１０１ｆから排出され、所定の圧力に設定される。図中白抜き矢印はガスの流れを示しており、ガス排出口１０１ｄ、排気孔１０１ｆ及び排気管１０５からは、第１層から脱離したガスも排出される。
【０１４２】
上述のようにランプ１０２ａ，１０２ｂが配置され、ウェハ１００が載置されることにより、ウェハ１００の主表面だけでなく、裏面をも含めて全体を十分に加熱する。これにより、第１層がウェハ１００の主表面のみならず裏面に存在する場合にも、そこから脱離するガスが第２層の成膜時に悪影響を与えない。しかもリフトピン１０１ｅがウェハ１００を上述の位置に支持するので、導入されたアニール用のガスが効率よくウェハ１００の両面に回り込む。
【０１４３】
更に排気孔１０１ｆがウェハ１０１の近傍に配置されるので、第１層から脱離したガスが効率よく排出される。そのため、必要とされる真空度は１０Ｐａ程度で十分であり、既述の特開平９−２７５１３９号公報に開示された技術と比較して非常に低い真空度で処理することができる。
【０１４４】
望ましくは排気孔１０１ｆは、ウェハ１００外周及びガス排出口１０１ｄの近くに密に配置される。これにより、第１層から脱離したガスをウェハ１００の近傍から効率よく排気することができる。更に望ましくは、排気孔１０１ｆは下面１０１ｂから上面１０１ａへと向かってウェハ１００の近傍まで延びる延設部１０５ａを有する。これによっても第１層から脱離したガスをウェハ１００の近傍から効率よく排気することができる。図４６は延設部１０５ａを有する排気管１０５を示す断面図である。例えば延設部１０５ａの先端とウェハとの間隔は１ｃｍ程度に設定される。
【０１４５】
図４７はＲＴＡ装置１１０を公知のＬＰＣＶＤ装置７００と組み合わせて用いる態様を例示する概念図である。第１層が設けられたウェハ１００はカセット１０７に格納されており、搬送アーム１０６ａによってＲＴＡ装置１１０に搬送される。ＲＴＡ装置１１０においてアニールが行われたウェハ１００は搬送アーム１０６ａによってＬＰＣＶＤ装置７００へ搬送される。
【０１４６】
ＬＰＣＶＤ装置７００は可動部７００Ａと処理部７００Ｂとを備えている。可動部７００Ａは、処理対象となるウェハを載置するボート７０１、ボート７０１を載せる保温筒７０２、ボート７０１及び保温筒７０２を処理部７００Ｂと共に格納するベース７０３、ボートエレベータ７０４を有している。ボートエレベータ７０４は図示されない駆動機構によってボート７０１、保温筒７０２及びベース７０３を処理部７００Ｂへと搬送する。ボート７０１、保温筒７０２及びベース７０３は例えば石英で、ボートエレベータ７０４はステンレス鋼で、それぞれ形成される。
【０１４７】
処理部７００Ｂは反応管７０５、反応管７０５を包む圧力容器７０６、反応管７０５及び圧力容器７０６を支持するマニホルド７０７、反応管７０５内にＣＶＤのためのガスを導入するガス導入管７０８、ガスを排気する排気管７０９、圧力容器７０６を包んで加熱するヒータ７１０を備えている。排気管７０９は図示されない排気装置に接続されている。
【０１４８】
カセット１０７からウェハ１００が搬送されて、ボート７０１にセットされる間に、ＲＴＡ装置１１０が追加された構成が採られているので、第１層から脱離するガスの排気、ＣＶＤ法による第２層の成膜を一連の処理として行うことができ、処理時間を短縮できる。またＲＴＡ装置１１０のための高電圧電源、排気のための配管、ポンプなどをＬＰＣＶＤ装置７００と近接して設置でき、設備に必要な面積を小さくすることができる。
【０１４９】
実施の形態２．
図４８は実施の形態１で示されたボート７０１の望ましい形態を示す斜視図である。ボート７０１は保温筒７０２上に載置された底板７０１ｂと、底板７０１ｂと略平行な天板７０１ａと、天板７０１ａと底板７０１ｂとを連結する複数の支持棒７０１ｃと、所定の間隔で支持棒７０１ｃを相互に連結する支柱７０１ｄを備えている。後述するように、支持棒７０１ｃ及び支柱７０１ｄは内部が空洞となっており、当該空洞と連通する配管７２０が、保温筒７０２から天板７０１ａや底板７０１ｂとは反対側に延びて備えられている。図４８では支持棒７０１ｃ及び配管７２０がそれぞれ４本設けられた場合を例示している。天板７０１ａ、底板７０１ｂ、支持棒７０１ｃ、支柱７０１ｄ、配管７２０は、例えば石英で形成されている。
【０１５０】
図４９は支持棒７０１ｃ及び支柱７０１ｄの詳細な構成を示す斜視図である。支持棒７０１ｃは、天板７０１ａ、底板７０１ｂとを連結し、これらに略垂直に延設される本体７０１ｅと、天板７０１ａ、底板７０１ｂと略平行で本体７０１ｅに支持される突起片７０１ｆとを有する。突起片７０１ｆの、天板７０１ａ側の面には、ＣＶＤの対象となるウェハが載置される。支柱７０１ｄは本体７０１ｅに連結されている。
【０１５１】
本体７０１ｅには、本体７０１ｅの延設される方向に沿って排気管７０１ｇが掘られている。また本体７０１ｅのうち、突起片７０１ｆが設けられた側には、排気管７０１ｇと連通する開口７０１ｈが設けられている。図５０は開口７０１ｈ近傍の構造を示す斜視図である。示す。突起片７０１ｆのうち、底板７０１ｂの側の面、即ちウェハが載置される面とは反対側に、排気管７０１ｇと連通する開口７０１ｊが設けられている。図５１は開口７０１ｊ近傍の構造を示す斜視図である。図５２は、開口７０１ｈ，７０１ｊを含む断面での、本体７０１ｅの断面図である。排気管７０１ｇは配管７２０と連通する。
【０１５２】
排気管７０１ｇは支柱７０１ｄの内部にも延設されている。支柱７０１ｄは湾曲しており、その湾曲する内側において、支柱７０１ｄには排気管７０１ｇと連通する開口７０１ｉが設けられている。図５３は開口７０１ｉ近傍の構造を示す斜視図である。
【０１５３】
ウェハが載置される突起片７０１ｆ、本体７０１ｅ、支柱７０１ｄにはそれぞれ開口７０１ｊ，７０１ｈ，７０１ｉが設けられ、排気管７０１ｇを介して配管７２０から排気可能となる。従って、第２層の成膜の際に、第１層からのガスの脱離を並行して行うことができ、当該ガスに起因した第２層の成膜への悪影響を低減することができる。特に開口７０１ｊによってウェハ近傍からの排気が効率よく行える。
【０１５４】
図５４は、図４８乃至図５３で示されたボート７０１を採用したＣＶＤ装置の構成を例示する概略図である。図４７で示された、公知のＬＰＣＶＤ装置に対して配管７２０及び伸縮性ある配管７２１を追加した構成が設定される。配管７２１には図示されない排気装置が接続される。ボート７０１はボートエレベータ７０４によって、反応管７０５へ出入りするので、排気装置と配管７２０との間での距離の変化を吸収すべく、配管７２１が両者の間に介在している。かかる配管７２１は、例えばステンレス鋼を採用して実現することができる。
【０１５５】
実施の形態３．
図５５乃至図５７は、本実施の形態にかかるＬＰＣＶＤ装置の構成を示す概略図である。デガス用圧力容器１１１は、図４に示された処理部７００Ｂの反応管７０５及び圧力容器７０６の少なくとも一部を覆い、これらと連通している。デガス用圧力容器１１１は、処理部７００Ｂとは反対側に密閉部１１３を備えている。デガス用圧力容器１１１と処理部７００Ｂとの間は密封されており、真空を保持できる。
【０１５６】
処理部７００Ｂと密閉部１１３との間において、デガス用圧力容器１１１の周囲には円筒形の形状をしたＲＴＡ装置１１２が設けられる。デガス用圧力容器１１１及びＲＴＡ装置１１２として具体的には、それぞれ円筒状の石英管及び円筒状に配列されたランプが例として挙げられる。
【０１５７】
可動部７００Ｃは図４７で示された可動部７００Ａに対して、ベース７０３とボートエレベータ７０４との間に内部エレベータ７１１及びベース７１２が追加されている。内部エレベータ７１１はベース７１２よりもボート７０１に近くに配置される。ボート７０１は成膜処理の対象となるウェハを載置する機能と共に、排気機能を有しており、例えば実施の形態２で示された構成を採用することができる。
【０１５８】
可動部７００Ｃは更に、図示されない排気装置に接続された伸縮性ある配管７２１、内部エレベータ７１１を駆動する電力を図示されない電源から供給する電源線７１３を備えている。これらはボートエレベータ７０４及びベース７１２を貫通している。配管７２１は、例えば実施の形態２で説明されたステンレス鋼を採用して実現することができる。
【０１５９】
図５５において、可動部７００Ｃがデガス用圧力容器１１１から引き出された状態から、図示されない駆動機構によりボートエレベータ７０４がデガス用圧力容器１１１に向かって上昇する。この動作と並行して、処理対象となるウェハ（第１層が成膜されたウェハ）がアーム１０６ｃによってカセット１０７からボート７０１へと搬送される。これにより、ボート７０１には天板７０１ｂ側から底板７０１ａ側へと、順次にウェハが載置されて行く。電源線７１３及び配管７２１は伸縮性を有しており、図示されない電源や排気装置から可動部７００Ｃが遠ざかっても、操作に支障はない。
【０１６０】
図５６において、ベース７１２が密閉部１１３に当接してデガス用圧力容器１１１を密閉すると、ボートエレベータ７０４の上昇が停止する。この状態において、ボート７０１に載置されたウェハは、まだ反応管７０５の内部には進入しておらず、ＲＴＡ装置１１２の近傍に留まっている。この状態において、配管７２１あるいは排気管７０９を介して、反応管７０５内、圧力容器７０６内、デガス用圧力容器１１１内を排気し、圧力を第２層の成膜時に行われるＣＶＤ処理の圧力以下、例えば４０Ｐａに設定する。圧力が所望の値になった後、内部エレベータ７１１を駆動させ、可動部７００Ｃのうち、ベース７０３及びこれよりもボート７０１側に配置された構成を、反応管７０５へと進入させる。これと並行して、ＲＴＡ装置１１２を用いて、温度を第２層の成膜時に行われるＣＶＤ処理の温度以上、例えば８００〜１０００℃で熱処理を行う。かかる環境でのアニールによって、第１層から脱離したガスが、主として配管７２１を介して排気される。
【０１６１】
図５７において、ベース７０３がマニホルド７０７に当接して反応管７０５を塞ぐと、内部エレベータ７１１の上昇が停止する。内部エレベータ７１１が上昇しても、配管７２１は伸縮性があるため、デガス用圧力容器１１１内でボート７０１が上昇しても、排気機能が損なわれない。
【０１６２】
図５８及び図５９は内部エレベータ７１１の機構を示す概略図である。内部エレベータ７１１は伸縮部７１１ａ及び伸縮部７１１ａを駆動する駆動部７１１ｂを備えている。伸縮部７１１ａは伸縮腕（lazy tongs）の構造を有しており、その一方における一対の端が駆動部７１１ｂによって接近せられることによって延びる。かかる駆動を可能にするため、伸縮部７１１ａの一方及び他方は、それぞれ駆動部７１１ｂ及びベース７０３において可動に連結されている。
【０１６３】
本実施の形態によれば、反応管７０５においてウェハがＣＶＤ処理を施される直前に、ＲＴＡ装置１１２によってアニールされるので、図４７に示された態様と比較して、短時間で本発明の第１の基本的な考え方を実現することができる。
【０１６４】
実施の形態４．
本実施の形態は本発明の第２の基本的な考え方に基づく。具体的には半導体基板の主表面を保護しつつ、裏面をドライエッチングする。
【０１６５】
図６０は本実施の形態におけるエッチング技術を示す模式図である。第１層が設けられたウェハ１００は、チャンバー７３１内においてサセプタ７３０に載置される。チャンバー７３１の構成として公知のものが採用でき、従ってここでは単純化して図示している。サセプタ７３０は幅ｄ３が１〜５ｍｍのリング状をしていて、ウェハ１００の主表面１００ａの外周を支持する。ウェハ１００の最外周の約５〜７ｍｍの領域には、通常は有効なチップが設けられないので、かかる位置をサセプタ７３０が支持しても生産上問題ない。
【０１６６】
チャンバー７３１では相互に対向する面７３１ａ，７３１ｂの間でプラズマが発生する。このプラズマの生成は、外部電極方式を用いてもよいし、内部電極方式を用いてもよい。サセプタ７３０は面７３１ａ上に載置され、ウェハ１００がサセプタ７３０上に載置される。ウェハ１００の主表面１００ａはチャンバー７３１の面７３１ａに向き、裏面１００ｂが被エッチング面としてチャンバーの面７３１ｂに向く。生成されたプラズマにより、ウェハ１００の裏面１００ｂにおける第１層を除去することができる。ウェハ１００とサセプタ７３０の隙間を経由して、主表面１００ｂへとプラズマが進入することはなく、主表面１００ｂにプラズマが曝されない。よって主表面１１０ａがエッチングされることがない。
【０１６７】
（ｂ−１）で示したＡＮＤ型フラッシュメモリについて例示すると、ボトムシリコン酸化膜７ａを成膜する前に、シリコン基板１の裏面に成膜されていたＴＥＯＳ膜６０１をＣＨＦ3とＣＦ4の混合ガスを使って除去し、あるいは更に燐ドープトアモルファスシリコン膜５０１をＳＦ6又はＣＨＦ3を使って除去する。
【０１６８】
実施の形態５．
本実施の形態も本発明の第２の基本的な考え方に基づく。具体的には半導体基板の主表面を保護しつつ、裏面をウェットエッチングする。
【０１６９】
図６１は本実施の形態におけるエッチング技術を示す模式図である。回転機構７３５ａ，７３５ｂが、ウェハ１００の側端面に回転駆動を与え、ウェハ１００を回転させる。ウェハ１００の裏面１００ｂにはノズル７３６から所定の液体のエッチャント７３７が与えられ、主表面１００ａにはノズル７３８から不活性ガス７３９、例えばＮ2を吹き付ける。これにより、エッチャントが裏面１００ｂから主表面１００ａへと回り込むことを防ぎつつ、裏面１００ｂに成膜されていた第１層を除去することができる。
【０１７０】
（ｂ−１）で示したＡＮＤ型フラッシュメモリについて例示すると、ボトムシリコン酸化膜７ａを成膜する前に、シリコン基板１の裏面に成膜されていたＴＥＯＳ膜６０１を弗酸溶液（ＨＦ＋Ｈ2Ｏ）液を使って除去し、燐ドープトアモルファスシリコン膜５０１をアンモニア過水液（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏの混合液）を使って除去する。
【０１７１】
実施の形態６．
半導体基板の裏面をエッチングする際に、主表面をエッチングから保護する技術として、エッチング保護膜による被覆も採用できる。この場合には、エッチング装置としてバレル式のエッチングチャンバーを採用することができ、多数の半導体基板についての裏面のエッチングを容易に行うことができる。
【０１７２】
（ｂ−１）で示したＡＮＤ型フラッシュメモリについて例示すると、ボトムシリコン酸化膜７ａを成膜する前に、シリコン基板１の主表面側にレジストを塗布し、紫外線をあててレジストの表面を硬化させる。その後，１５０℃の乾燥空気中で６０分間熱処理を行う。その後、実施の形態５と同様にしてＴＥＯＳ膜６０１を弗酸溶液（ＨＦ＋Ｈ2Ｏ）液を使って除去する。その後、ＴＥＯＳ膜６０１の除去の際に、膨潤したレジストを再度１５０℃の乾燥空気中で６０分間熱処理を行う。その後、燐ドープトアモルファスシリコン膜５０１をアンモニア過水液（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏの混合液）を使って除去する。
【０１７３】
本実施の形態では処理工程は増えるが、既存のエッチング装置を使用できる利点がある。
【０１７４】
実施の形態４乃至実施の形態６に示されたエッチング技術を用いた装置を、図４７に示された構成においてＲＴＡ装置１１０と置換することも望ましい。
【０１７５】
実施の形態７．
本実施の形態は本発明の第３の基本的な考え方に基づく。具体的には半導体基板に成膜された第１層の少なくとも表面を酸化し、その後の第２層の成膜時においてガスを脱離しにくくする。
【０１７６】
具体的には酸化性のガス、例えばＨ2／Ｏ2雰囲気、又はＯ2雰囲気中で高速熱酸化（Rapid Thermal Oxidation：以下「ＲＴＯ」と称す）処理する。Ｈ2／Ｏ2雰囲気でＲＴＯ処理する場合には、例えばランプにより１０００℃に加熱されたウェハ上に３００Ｐａ以下の圧力で、Ｈ2とＯ2のガスを導入する。これによりＨとＯＨのラジカルが連鎖反応により多数発生する。これらの活性酸化種によって酸化が起きる。
【０１７７】
（ｂ−１）で示したＡＮＤ型フラッシュメモリについて例示すると、ボトムシリコン酸化膜７ａを成膜する前に、ウェハ主表面、裏面のＴＥＯＳ膜６０１や燐ドープトポリ膜５０１からＨ2Ｏ，ＯＨ，ＳｉＯ，ＣＯ2，未反応のＣ2Ｈ5Ｏが除去又は酸化されるため、その後のガスの脱離や、再成膜を低減することができる。
【０１７８】
（ｂ−２）で示したスタックトゲート型フラッシュメモリについて例示すると、分離領域のシリコン基板９０１をエッチングし、ＨＤＰ法を用いてトレンチ分離酸化膜９０２を形成し、トンネル酸化膜９０４、ドープトアモルファスシリコン膜９０５を成膜してパターニングによりフローティングゲートを形成した後、ボトムシリコン酸化膜９０７ａを形成する前に、ＲＴＯ処理を行う。この場合、ドープトアモルファスシリコン膜９０５だけではなく、トレンチ分離酸化膜９０２からのガスの脱離もあり得るため、効果が大きい。
【０１７９】
（ｂ−１）で示したＡＮＤ型フラッシュメモリ、（ｂ−２）で示したスタックトゲート型フラッシュメモリのいずれの場合も、フローティングゲートの表面もが酸化されるため、その膜厚を考えに入れて、ＯＮＯ膜７，９０７の膜厚を設定することが望ましい。
【０１８０】
成膜性のガスを脱離する第１層は、半導体基板の主表面のみならず裏面にも成膜されている。よってＲＴＯ処理を行う際、主表面のみならず裏面にも酸化性のガスを十分に供給し、かつ高温度にすることが望ましい態様の一つである。この場合、ＲＴＯ処理は、例えば図４４を用いて実施の形態１で説明されたＲＴＡ装置１１０を転用することができる。ガス導入口１０１ｃから導入するガスとして、不活性ガスではなく酸化性ガスを用いればよい。
【０１８１】
一方、裏面のみを酸化するためには、図６０を用いて実施の形態４において説明されたサセプタ７３０及びチャンバー７３１を用いて酸化性ガスを導入し、チャンバー７３１の周囲からランプで加熱すればよい。この場合、チャンバー７３１は例えば石英で形成する。主表面が酸化されないので、（ｂ−１）で示したＡＮＤ型フラッシュメモリ、（ｂ−２）で示したスタックトゲート型フラッシュメモリのいずれの場合もフローティングゲートの表面は酸化されない。よってＯＮＯ膜７，９０７の膜厚の設定において、フローティングゲートの表面の酸化膜を考慮する必要がない。
【０１８２】
実施の形態８．
第１層の少なくとも表面を酸化するためのＲＴＯ処理は、半導体基板に第２層を成膜するＬＰＣＶＤ工程において、ウェハがロードされる時、又はロードされた後に成膜が始まるまでに、あるいは両方において行うことができる。この場合、適度な量の酸化性ガス、例えばＯ2、Ｏ2／Ａｒ混合ガスを導入し、加熱する。
【０１８３】
例えば実施の形態７で言及された、ＲＴＯ装置として転用されるＲＴＡ装置１１０を用いて図４７に示された構成を採用することも望ましい。
【０１８４】
また、図５５乃至図５７を用いて説明された実施の形態３の構成を採用し、処理部７００Ｂのガス導入管７０８（図４７）から酸化性ガスを導入することも望ましい。
【０１８５】
実施の形態９．
本実施の形態も本発明の第３の基本的な考え方に基づく。具体的には半導体基板の裏面のみにシリコン窒化膜（酸素を含んでもよい）を成膜し、その後の第２層の成膜時においてガスを脱離しにくくする。
【０１８６】
裏面のみに成膜するためには、例えば図６０を用いて実施の形態４において説明されたサセプタ７３０とチャンバー７３１とを用い、ＳｉＨ4又はＤＣＳと、ＮＨ3とを原材料として、ＣＶＤ法によって成膜すればよい。かかる成膜装置は、図４７に示された構成においてＲＴＡ装置１１０と置換してもよい。
【０１８７】
実施の形態１０．
本実施の形態は本発明の第４の基本的な考え方に基づく。第１層からの成膜に用いられるガスが、第２層の成膜時に脱離することを前提として、第２層の膜厚を適切に制御する技術を提示する。具体的には、脱離したガスによる再成膜を考慮して、第２層の膜厚の目標値を異ならせる。
【０１８８】
一般的に成膜を行う場合には、図７１に例示されたように、実際に素子を形成するために成膜されるウェハ１００と、成膜される膜の厚さをモニタするために成膜される用いられるウェハ２００が、並行して処理を受ける。このウェハ１００，２００が混在したバッチを以下「本番バッチ」と称す。本番バッチは単数の場合もあるし、複数の場合もある。
【０１８９】
そして、本番バッチに先行して、ダミーウェハを用いた成膜処理が行われる。このダミーウェハのバッチを以下「先行バッチ」と称す。図１において黒丸で示されたデータや、図２において示されたデータはダミーウェハについてのデータであった。例えばダミーウェハは、（ｂ−１）で示したＡＮＤ型フラッシュメモリの場合はベアシリコンウェハ、又は第２層たるＤＣＳ−ＨＴＯ膜若しくは第１層たるＴＥＯＳ膜が成膜されたウェハである。
【０１９０】
ダミーウェハとして、第１層たるＴＥＯＳ膜が成膜されたウェハを用いた場合には、先行バッチにおける第２層の成膜処理は、第１層から脱離したガスによる再成膜の影響を受けている。従ってこの先行バッチの成膜処理の結果から得られた成膜レートに基づいて、本番バッチにおいて精度良く第２層を成膜することができる。
【０１９１】
しかしながら、ダミーウェハとして、ベアシリコンウェハ又は第２層たるＤＣＳ−ＨＴＯ膜が成膜されたウェハを用いた場合には、先行バッチにおける第２層の成膜処理は、第１層から脱離したガスによる再成膜の影響を受けていない。従って再成膜の影響を把握する必要がある。これを従来の成膜工程を参照しつつ説明する。
【０１９２】
表２に従来の成膜工程の流れを示す。
【０１９３】
【表２】
0003902000.tif 000003
【０１９４】
まず処理▲１▼の先行バッチにおいて５．０ｎｍを目標値として時間１２０分でＤＣＳ−ＨＴＯ膜の成膜処理を行って６．０ｎｍの膜厚が得られたとする。つまりダミーウェハにおける成膜レートは０．０５ｎｍ／分である。本番バッチにおいて要求される膜厚は５．０ｎｍであるので、処理▲２▼の本番バッチIでは５．０ｎｍを０．０５ｎｍ／分で除して得られる時間１００分で成膜処理を行う。
【０１９５】
しかし既述の通り、ウェハ１００が有する第１層、例えばＴＥＯＳ酸化膜からはガスが脱離するので、本番バッチIでは再成膜が生じ、５．０ｎｍよりも厚く、例えば５．５ｎｍの厚さで成膜される。その後に行われる処理▲３▼の本番バッチIIでは、ＣＶＤ装置における温度変化を考慮して、時間９８分で成膜処理を行う。ここで示された例では、本番バッチIIにおいてもまだ５．３ｎｍと厚く成膜されている。よって次に行われる▲４▼の本番バッチIIIにおいては、更に時間を９４分に短縮して成膜をし、５．０ｎｍの膜厚が得られる。
【０１９６】
これに対して本実施の形態においては、膜厚目標値の設定を変える。表３に本実施の形態での成膜工程の流れを示す。
【０１９７】
【表３】
0003902000.tif 000004
【０１９８】
表２と同様にして、処理▲１▼の先行バッチIの結果からダミーウェハにおける成膜レートが０．０５ｎｍ／分であることを知り、処理▲２▼の本番バッチIでは時間１００分で成膜処理を行って５．５ｎｍの厚さで成膜される。この１０％の増厚は脱離ガスによる影響であると考えられる。そこでこの影響分を考慮して、成膜の目標値を４．７ｎｍに設定し、処理▲３▼において先行バッチIIを時間９４分で成膜処理を行う。ダミーウェハではガスの脱離が生じないので、膜厚が４．７ｎｍで第２層が成膜される。膜厚の目標値を、当初の目標値５．０ｎｍよりも薄い４．７ｎｍに設定して▲４▼の本番バッチIIの成膜を行い、５．０ｎｍの膜厚が得られる。
【０１９９】
本実施の形態の成膜工程では、従来の成膜工程とは異なり、ガスが脱離しない先行バッチとガスが脱離する本番バッチとの間の、成膜レートの相違を一旦調べる。そして、その相違に基づいて成膜レートを見直す。これは観点を変えれば、処理▲１▼の先行バッチIの結果から得られた成膜レートを基準とすれば、膜厚の目標値を変えることになる。これにより、従来の成膜工程と比較して、第２層の成膜において、膜厚誤差が大きな本番バッチの数を低減することができる。例えば膜厚が５．０ｎｍ±０．２５ｎｍの許容範囲が設定されている場合、従来の成膜工程では本番バッチI,IIが不良となる。これに対して本実施の形態の成膜工程では、不良となるのは本番バッチIのみである。
【０２００】
以上のようにして、まずダミーウェハにおいて所定の膜厚で第２層が得られる成膜条件を求める。そしてここで得られた成膜条件で、第１層が設けられたウェハに対して第２層を成膜する。この結果得られた第２層の膜厚に基づいて成膜条件を修正する。そして修正された成膜条件で、改めてダミーウェハ及び第１層が設けられたウェハに対して第２層を成膜する。このような成膜工程により、第１層の成膜用のガスが第２層の成膜時において脱離することによる影響を、１回目と２回目の成膜工程で見積もることができる。従って、その後の本番バッチに対して、所定の膜厚で第２層を成膜することができる。
【０２０１】
なお、本番バッチにおけるロット数（ひいてはウェハ数）によって成膜レートが多少は変動する。よって、先行バッチは、本番バッチの種類毎に成膜処理を行って、成膜レートを決定することが望ましい。例えば１ロットが２５枚のウェハで構成される場合、４ロット、３ロット、２ロット、１ロットの各々に対して成膜する場合、枚葉毎に成膜する場合のそれぞれについて先行バッチに対する成膜処理を済ませておくことが望ましい。
【０２０２】
実施の形態１１．
本実施の形態も本発明の第４の基本的な考え方に基づく。成膜装置を用いて本番バッチの成膜処理を開始しようとする場合、処理する膜種、膜厚毎バッチが分類され、処理される。しかし、単に膜種及び膜厚に依存し、当該本番バッチに供せられたウェハが最終的に実現する半導体装置の品種や、当該本番バッチにおいて当該成膜処理の前に施されていた工程を考慮しない成膜処理を行えば、成膜処理の対象となるウェハの主表面、裏面に設けられていた膜からガスが脱離し、既述のような再成膜の問題を招来し、所望する膜厚よりも厚くなる可能性がある。
【０２０３】
そこで本実施の形態では、成膜処理の対象となる本番バッチの成膜時間が、成膜処理の過去の履歴に基づいて自動的に決定される。
【０２０４】
図６２は本実施の形態が適用可能なシステムの概要を示す模式図である。成膜装置７５０は制御装置７４０と相互に情報伝達が可能である。制御装置７４０から成膜装置７５０には成膜時間ＶＳが指示され、成膜装置７５０から制御装置７４０には処理状況ＶＣが随時に報告される。成膜装置７５０には本番バッチＷＳが成膜処理の対象として供給される。制御装置７４０には当該本番バッチＷＳの品種や、現在までに施された工程を特定するウェハ情報ＷＤが与えられる。
【０２０５】
制御装置７４０は制御本体７４１及びこれと相互に情報が伝達されるデータベース７４２が設けられている。データベース７４２にはレシピデータ７４３、処理履歴７４４が格納される。図６３はレシピデータ７４３を模式的に示す図である。便宜上、タブ付きのカード群として表しているが、実際はどのような形式のデータであってもよい。ある品種Ａに関するカードには、当該品種Ａを得るために必要な工程１Ａ，２Ａ，…ＮＡと、これらの工程が施された結果、ウェハの主表面側に現れる膜構造Ｘ1A，Ｘ2A，…ＸNA及び裏面側に現れる膜構造Ｙ1A，Ｙ2A，…ＹNAが、既述されている。これらの工程１Ａ，２Ａ，…ＮＡは成膜処理のみならず、エッチング工程などの膜を除去する工程も含まれる。成膜によっても膜の除去によっても膜構造Ｘ1A，Ｘ2A，…ＸNA，Ｙ1A，Ｙ2A，…ＹNAが変動するからである。これらの膜構造は、処理状況ＶＣと対応づけられて、処理履歴７４４に格納されている。
【０２０６】
以下の本実施の形態の説明では、本番バッチに一度に供せられるウェハは全て同じ品種を得るためのウェハであって、既に本番バッチの膜種や膜厚が設定されており、当該膜種において当該膜厚を得るための成膜時間を決定する手順を説明する。但し、品種や膜種や膜厚が種々異なる本番バッチが複数存在する場合には、品種や膜種や膜厚毎に本番バッチを分類しておけばよい。
【０２０７】
図６４は本実施の形態における成膜時間の決定手順を示すフローチャートである。まずステップＳ１１において、成膜装置７５０での成膜処理の対象となる本番バッチＷＳに関するウェハ情報ＷＤを、制御装置７４０へ入力する。続くステップＳ１２では、制御装置７４０が、より具体的には例えば制御本体７４１がデータベース７４２にアクセスし、レシピデータ７４３を参照する。そして制御本体７４１は、ウェハ情報ＷＤに基づいて本番バッチＷＳの現状、即ち当該成膜処理が行われる直前の膜構造を認識する。
【０２０８】
ステップＳ１３に進み、本番バッチＷＳの現状の膜構造に鑑みて、当該成膜処理によってガスの脱離が発生するか否かを予見する。（ｂ−２）で示されたスタックトゲート型フラッシュメモリを例に採ると、ボトムシリコン酸化膜９０７ａを成膜する際、シリコン基板９０１の主表面に既にドープトアモルファスシリコン膜９０５が存在している。このような場合にはボトムシリコン酸化膜９０７ａを成膜する処理によってガスの脱離が発生すると予見する。ウェハ情報ＷＤによって、本番バッチＷＳの品種がスタックトゲート型フラッシュメモリであって、現在までにドープトアモルファスシリコン膜９０５が成膜されていたことが示されていた場合には、レシピデータ７４３を参照することにより、ガスが脱離することが予見される。
【０２０９】
もしもガスの脱離が発生すると予見されない場合には、ステップＳ１４に進んで成膜時間が決定される。具体的には制御本体７４１は、当該成膜処理と同じ膜種を成膜した、ガスが脱離しない条件での先行バッチの結果を処理履歴７４４から得る。その結果から成膜レートを算出し、当該成膜処理で要求される膜厚を得るのに必要な成膜時間を決定する。この際、当該成膜処理と同じ膜種を成膜した、ガスが脱離しない条件での本番バッチの結果をも処理履歴７４４から得て、これをも考慮して当該成膜処理の成膜時間を決定してもよい。つまり、ガスが脱離しなかった、同じ膜種についての成膜処理を参考にして所望の膜厚を得るための成膜時間が決定される。これは当該成膜処理においてガスの脱離が発生すると予見されないことに鑑みて妥当な決定であるといえる。
【０２１０】
ステップＳ１３においてガスの脱離が発生すると予見された場合には、ステップＳ１５へと進み、最新の本番バッチはガスの脱離が発生する工程であったか否かが判断される。これは処理履歴７４４から判断することができる。ここで判断される「最新の本番バッチ」は、当該成膜処理と同じ膜種の成膜処理についての本番バッチである。（ｂ−１）で示されたＡＮＤ型フラッシュメモリを例に採ると、同じシリコン酸化膜の成膜処理ではあるものの、燐ドープトアモルファスシリコン膜９上にボトムシリコン酸化膜７ａを成膜する際にはガスの脱離が発生するが、タングステンシリサイド膜８ｂ上に、シリコン酸化膜１１を形成する際にはガスの脱離が発生しない。
【０２１１】
最新の本番バッチはガスの脱離が発生する工程であった場合には、ステップＳ１６へと進み、最新の本番バッチの結果に基づいて成膜時間を決定する。つまり、ガスが脱離した、同じ膜種についての成膜処理であって、かつ最新の成膜装置７５０の状態を反映した結果を参考にして、所望の膜厚を得るための成膜時間が決定される。これは当該成膜処理においてガスの脱離が発生すると予見されたことに鑑みて妥当な決定であるといえる。
【０２１２】
当該成膜処理においてガスの脱離が発生すると予見され、かつ最新の本番バッチはガスの脱離が発生する工程ではなかった場合には、ステップＳ１７に進んで成膜時間が決定される。具体的には制御本体７４１は、処理履歴７４４を検索し、次の第１の結果と、第２の結果及び第３の結果の少なくともいずれか一方とに基づいて当該成膜処理での成膜時間を決定する。
【０２１３】
第１の結果は、最新の本番バッチの結果、即ち当該成膜処理と同じ膜種を成膜し、ガスが脱離しない本番バッチのうち最新のものの結果である。第２の結果は、当該成膜処理と同じ膜種を成膜し、ガスの脱離が発生する本番バッチ（従って最新の本番バッチではない）の結果である。第３の結果は、当該成膜処理と同じ膜種を成膜し、ガスが脱離しない先行バッチ及びガスが脱離する先行バッチの結果である。
【０２１４】
第２の結果が得られる場合には、これと第１の結果との比較により、ガスの脱離の有無が本番バッチの成膜処理に与える影響を見積もることができ、所望の膜厚を得るための成膜時間を決定することができる。また第３の結果が得られる場合には、ガスの脱離の有無が先行バッチの成膜処理に与える影響を見積もることができ、再成膜の影響を第１の結果と併せて所望の膜厚を得るための成膜時間を決定することができる。
【０２１５】
その後、ステップＳ１８によって制御装置７４０から成膜装置７５０へと、決定された成膜時間ＶＳが伝達される。
【０２１６】
このような手順により、膜構造の把握、ガスの脱離の有無の判断、成膜時間の決定が自動的に行われ、成膜処理の中断は必要ない。よって処理の停滞も低減される。また人手ではバッチ処理やロット数の数え間違い、過去のデータの参照ミス、計算ミスなどが発生し易いが、本実施の形態ではミスなく、人手の減る効果も大きい。特に少品種の処理を行う場合に有効である。
【０２１７】
実施の形態１２．
本実施の形態も本発明の第４の基本的な考え方に基づく。本実施の形態は、成膜されるべき膜種及びその膜厚は等しいが、最終的に得られる品種が異なる複数のロットが同一の成膜処理を受ける場合について示す。この場合にはロットのそれぞれについて過去の処理履歴を参照して成膜時間を決定することにより、所望の膜厚での成膜が得られる。
【０２１８】
図６２に示されたシステムは、本実施の形態にも適用可能である。図６５は本実施の形態における成膜時間の決定手順を示すフローチャートである。まずステップＳ２１において、成膜装置７５０での成膜処理の対象となる本番バッチＷＳに関するロット毎に、ウェハ情報ＷＤを制御装置７４０へ入力する。ステップＳ２２では制御装置７４０は、例えば制御本体７４１がデータベース７４２にアクセスし、レシピデータ７４３を参照する。そして制御本体７４１は、ウェハ情報ＷＤに基づいて本番バッチＷＳの現状の膜構造をロット毎に認識する。
【０２１９】
そしてステップＳ２３において、当該成膜処理でガスの脱離が発生するか否かの予見を、ロット毎に実施の形態１１と同様にして判断し、かつ成膜時間をロット毎に見積もる。本番バッチＷＳにおいて当該成膜処理はガスの脱離を伴うロットであっても、品種が異なれば膜構造が異なり、よってガスの脱離による再成膜も異なる。例えば、シリコン酸化膜を得る成膜処理において、あるロットではＴＥＯＳ酸化膜が露出し、あるロットではドープトアモルファスシリコン膜が露出している場合がある。
【０２２０】
そしてステップＳ２４において、ロット毎の成膜時間に基づいて本番バッチの成膜時間を決定する。例えば成膜時間のロット数に基づく加算平均を計算すればよい。その後、ステップＳ２５によって制御装置７４０から成膜装置７５０へと、決定された成膜時間ＶＳが伝達される。
【０２２１】
本実施の形態では本番バッチ一つあたりでの処理ロット数が増えるため、成膜原材料や、成膜時間を節約することができる。
【０２２２】
実施の形態１３．
実施の形態１１及び実施の形態１２において、ウェハ情報ＷＤは、成膜処理を受けるロットを識別する識別番号を有していてもよい。この場合、レシピデータ７４３は、当該識別番号と処理工程とを対応づける機能を有する。例えば識別番号と処理工程との対応づけには品種との対応関係が介在していてもよい。
【０２２３】
ステップＳ１２やステップＳ２２において膜構造はロット毎に認識される。また、本番バッチＷＳのみならず、品種が設定されていない実験用ロットと、製品を得るための製品用ロットが混在しているバッチにもこれらの実施の形態を適用することができる。実験用ロットであっても識別番号を用いて識別されることにより、当該実験についての工程がレシピデータ７４３において識別番号と対応づけられることにより、製品用ロットと同様に扱えるからである。
【０２２４】
表４は実験用ロットの識別番号と処理工程の対応づけを示す表であり、レシピデータ７４３における機能を模式的に示している。
【０２２５】
【表４】
0003902000.tif 000005
【０２２６】
実験用ロットの識別番号が#１０１，#１０２，#１０３である場合の膜構造及び処理工程が、それぞれ膜構造Ｚ101，Ｚ102，Ｚ103、処理工程Ｈ101，Ｈ102，Ｈ103であることが対応づけられる。よって、実験用ロットの識別番号がウェハ情報ＷＤによって得られれば、レシピデータ７４３に対して検索することにより、ガスの脱離が発生するか否かを予見することができる。
【０２２７】
実施の形態１４．
実施の形態１１乃至実施の形態１３で示されるようにウェハ情報ＷＤに基づいて成膜処理を受けるウェハの膜構造を認識する他、成膜処理を受けるウェハの膜構造を測定によって認識してもよい。
【０２２８】
図６６は本実施の形態を適用可能なシステムの概要を示す模式図である。図６２を用いて実施の形態１１で示された制御装置７４０が本実施の形態においても採用される。但し、ウェハ情報ＷＤではなく、膜構造情報ＷＥが入力される。膜構造情報ＷＥは、本番バッチＷＳのウェハの膜構造を測定する膜構造測定装置７６０から得られる。従ってレシピデータ７４３は必ずしも必要ではない。
【０２２９】
膜構造測定装置７６０において膜構造が測定されるウェハは、本番バッチＷＳに供せられるロットの全てである必要はない。それまでに同じ処理を受けてきた複数のウェハのうちの１枚でよい。勿論、実施の形態１２と同様に、品種が異なる複数のロットが同一の成膜処理を受ける場合には、ロット毎に膜構造を測定する。
【０２３０】
膜構造の測定には、例えば偏光解析法（エリプソメータ）を採用することができる。偏光解析法によれば、膜種は、大気圧で可能な故に大掛かりな装置は必要ではなく、しかも短時間で同定できる。例えば特開平９−２７５１３９号公報では、四重極質量分析計を使ってガス濃度を測定することで、膜種を同定する技術が紹介されているが、複数の膜がある場合は高い分解能が必要とされる。これに対して本発明では簡易に測定することができる。また、裏面の情報もウェハをひっくり返して測定すれば主表面と同様にして測定できる。
【０２３１】
膜構造測定装置７６０において膜構造が測定されたウェハは、成膜装置７５０へと搬送され、成膜処理が施される。この際の成膜時間は、制御装置７４０から成膜時間ＶＳによって設定される。成膜装置７５０から制御装置７４０には処理状況ＶＣが随時に報告される。
【０２３２】
図６７は、実施の形態１１において図６４を用いて説明されたステップＳ１１，Ｓ１２や、実施の形態１２において図６５を用いて説明されたステップＳ２１，Ｓ２２と置換可能なステップＳ３１〜Ｓ３３を示すフローチャートである。ステップＳ３１において、本番バッチＷＳのロットを、膜構造測定装置７６０へ搬入する。そしてステップＳ３２において、膜構造測定装置７６０によって品種毎にロットの膜構造が測定される。本番バッチＷＳのロットが全て同じ品種を得るためのロットであれば、一つのロットについての膜構造が測定されれば足りる。そしてステップＳ３３において本番バッチＷＳのロットを成膜装置７５０へ搬入し、膜構造データＷＥを制御装置７４０へと伝達する。
【０２３３】
この後は、実施の形態１１と同様にしてステップＳ１３以降の処理が、あるいは実施の形態１２と同様にしてステップＳ２３以降の処理が、それぞれ行われる。そしてステップＳ１８，Ｓ２５と同様にして、決定された成膜時間ＶＳが成膜装置７５０へと伝達される。
【０２３４】
以上のようにして本実施の形態によれば、ロットに関する履歴が不明であっても、異なる品種に対する複数のロットに対しても、同じ膜種、膜厚であれば、同一の成膜処理を施し、かつ再成膜の影響を低減することができる。
【０２３５】
例えば膜構造測定装置７６０は図４７に示されたＲＴＡ装置１１０と置換して配置することにより、本実施の形態を実現することが可能である。
【０２３６】
【発明の効果】
この発明のうち請求項１乃至請求項４にかかる半導体装置の製造方法によれば、工程（ａ）で用いられた第１層を成膜するためのガスを、工程（ｂ）において第１層から脱離させる。従って、工程（ｃ）での第２層の成膜における当該ガスによる悪影響を低減する。
【０２３８】
この発明のうち請求項５、請求項６にかかる半導体装置の製造方法によれば、裏面の第１層を工程（ｂ）において除去する。従って、工程（ａ）で第１層を成膜する際に用いられ第１層に含有されていたガスが、工程（ｃ）での第２層の成膜において与える悪影響は小さい。しかも主表面を保護しつつ、裏面の第１層を除去することができる。
【０２３９】
この発明のうち請求項７、請求項８にかかる半導体装置の製造方法によれば、裏面の第１層が工程（ｂ）において覆われる。従って、工程（ａ）で第１層を成膜する際に用いられ第１層に含有されていたガスが、工程（ｃ）での第２層の成膜において与える悪影響は小さい。
【０２４０】
この発明のうち請求項９にかかる半導体装置の製造方法によれば、第１層で未反応であったガスが酸化されるので、工程（ｃ）でのガスの脱離を低減する。
【０２４１】
この発明のうち請求項１０にかかる半導体装置の製造方法によれば、主表面を酸化させずに、裏面の第１層で未反応であったガスが酸化する。
【０２４２】
この発明のうち請求項１１、請求項１２、請求項１３にかかる半導体装置の製造方法によれば、第１層の成膜用のガスが第２層の成膜時において脱離することによる影響を工程（ｃ）で見積もる。従って、工程（ｄ）ではダミーバッチに引き続く、半導体基板に対して、所定の膜厚で第２層を成膜することができる。
【０２４３】
この発明のうち請求項１４にかかる成膜時間の決定方法によれば、ガスの脱離の有無によらず、所定の膜厚を得るための成膜時間を決定することができる。
【０２４４】
この発明のうち請求項１５にかかる成膜時間の決定方法によれば、ガスが脱離しない場合に所定の膜厚を得るための成膜時間を決定することができる。
【０２４５】
この発明のうち請求項１６にかかる成膜時間の決定方法によれば、ガスが脱離する場合に所定の膜厚を得るための成膜時間を決定することができる。
【０２４６】
この発明のうち請求項１７にかかる成膜時間の決定方法によれば、品種が異なる製品用ロットが同じ成膜処理を受ける場合でも成膜時間が決定されるので、一回の処理でのロット数が多く、成膜原材料や、成膜時間を節約する。
【０２４７】
この発明のうち請求項１８にかかる成膜時間の決定方法によれば、識別番号によってロットが識別されるので、品種が設定されない実験用のロットを混在した処理を行う場合にも、請求項１７にかかる成膜時間の決定方法の効果を得ることができる。
【図面の簡単な説明】
【図１】  本件発明の基本的な考え方を示すグラフである。
【図２】  本件発明の基本的な考え方を示すグラフである。
【図３】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図４】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図５】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図６】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図７】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図８】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図９】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１０】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１１】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１２】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１３】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１４】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１５】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１６】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１７】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図１８】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す平面図である。
【図１９】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２０】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２１】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２２】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２３】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２４】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２５】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２６】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２７】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２８】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図２９】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図３０】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図３１】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図３２】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図３３】  本発明が適用可能なＡＮＤ型フラッシュメモリの製造方法の一例を示す断面図である。
【図３４】  本発明が適用可能なスタックトゲート型フラッシュメモリの製造工程を順に示す断面図である。
【図３５】  本発明が適用可能なスタックトゲート型フラッシュメモリの製造工程を順に示す断面図である。
【図３６】  本発明が適用可能なＭＯＳトランジスタの製造工程を順に示す断面図である。
【図３７】  本発明が適用可能なＭＯＳトランジスタの製造工程を順に示す断面図である。
【図３８】  本発明が適用可能なＭＯＳトランジスタの製造工程を順に示す断面図である。
【図３９】  本発明が適用可能なＭＯＳトランジスタの構造を示す断面図である。
【図４０】  本発明が適用可能なＭＯＳトランジスタの構造を示す断面図である。
【図４１】  本発明が適用可能なＤＲＡＭのキャパシタの製造途中の構成を示す断面図である。
【図４２】  本発明が適用可能な他のＤＲＡＭのキャパシタの製造途中の構成を示す断面図である。
【図４３】  本発明の実施の形態１を説明するグラフである。
【図４４】  本発明の実施の形態１に適用できるＲＴＡ装置の構成を示す断面図である。
【図４５】  本発明の実施の形態１に適用できるＲＴＡ装置の構成を示す断面図である。
【図４６】  本発明の実施の形態１に適用できるＲＴＡ装置の構成を示す断面図である。
【図４７】  本発明の実施の形態２にかかるボートを示す斜視図である。
【図４８】  本発明の実施の形態２にかかるボートを示す斜視図である。
【図４９】  本発明の実施の形態２にかかるボートを示す斜視図である。
【図５０】  本発明の実施の形態２にかかるボートを示す斜視図である。
【図５１】  本発明の実施の形態２にかかるボートを示す斜視図である。
【図５２】  本発明の実施の形態２にかかるボートを示す断面図である。
【図５３】  本発明の実施の形態２にかかるボートを示す斜視図である。
【図５４】  本発明の実施の形態２にかかるＣＶＤ装置の構成を示す概略図である。
【図５５】  本発明の実施の形態３にかかるＬＰＣＶＤ装置の構成を示す概略図である。
【図５６】  本発明の実施の形態３にかかるＬＰＣＶＤ装置の構成を示す概略図である。
【図５７】  本発明の実施の形態３にかかるＬＰＣＶＤ装置の構成を示す概略図である。
【図５８】  本発明の実施の形態３にかかるＬＰＣＶＤ装置の構成を示す概略図である。
【図５９】  本発明の実施の形態３にかかるＬＰＣＶＤ装置の構成を示す概略図である。
【図６０】  本発明の実施の形態４におけるエッチング技術を示す模式図である。
【図６１】  本発明の実施の形態５におけるエッチング技術を示す模式図である。
【図６２】  本発明の実施の形態１１が適用可能なシステムの概要を示す模式図である。
【図６３】  本発明の実施の形態１１におけるレシピデータを模式的に示す図である。
【図６４】  本発明の実施の形態１１の手順を示すフローチャートである。
【図６５】  本発明の実施の形態１２の手順を示すフローチャートである。
【図６６】  本発明の実施の形態１４を適用可能なシステムの概要を示す模式図である。
【図６７】  本発明の実施の形態１４の手順を示すフローチャートである。
【図６８】  従来の技術を示す平面図である。
【図６９】  従来の技術を示す断面図である。
【図７０】  本件発明の基本的な考え方を示す断面図である。
【図７１】  本件発明の基本的な考え方を示す側面図である。
【符号の説明】
１，８０１，９０１，９１１  シリコン基板、６  厚膜絶縁膜、７ａ，９０７ａ  ボトムシリコン酸化膜、９，５０１  燐ドープトアモルファスシリコン膜、１００  ウェハ、１０１，７３１  チャンバー、１０１ａ  上面、１０１ｂ  下面、１０１ｃ  ガス導入口、１０１ｄ  ガス排出口、１０１ｅ  リフトピン、１０１ｆ  排気孔、１０５ａ  延設部、１１０，１１２  ＲＴＡ装置、１１１  デガス用圧力容器、６０１，８０６，８２６，８３６，８３６ａ，８３６ｂ，８３６ｃ，９２２，９２６  ＴＥＯＳ酸化膜、７０１  ボート、７０１ｄ  支柱、７０１ｅ  本体、７０１ｆ  突起片、７０１ｈ，７０１ｉ，７０１ｊ  開口、７２０  排気管、７０３，７１２  ベース、７０５  反応管、７０６  圧力容器、９０５  ドープトアモルファスシリコン膜、８０７，８０９，９１７，９２３  シリコン窒化膜、７３０  サセプタ、７３１ａ，７３１ｂ  面、７３５ａ，７３５ｂ  回転機構、７３６，７３８  ノズル、７３７  エッチャント、７３９  不活性ガス、７４０  制御装置、７４１  制御本体、７４２  データベース、７４３レシピデータ、７４４  処理履歴、７５０  成膜装置、７６０  膜構造測定装置、９０５  ドープトアモルファスシリコン膜、Ａ1，Ａ2，Ａ3  領域、Ｐ2  第２圧力、Ｔ2  第２温度、ＶＳ  成膜時間、ＷＤ  ウェハ情報、ＷＥ  膜構造情報。
【図１】
0003902000.tif 000006
【図２】
0003902000.tif 000007
【図３】
0003902000.tif 000008
【図４】
0003902000.tif 000009
【図５】
0003902000.tif 000010
【図６】
0003902000.tif 000011
【図７】
0003902000.tif 000012
【図８】
0003902000.tif 000013
【図９】
0003902000.tif 000014
【図１０】
0003902000.tif 000015
【図１１】
0003902000.tif 000016
【図１２】
0003902000.tif 000017
【図１３】
0003902000.tif 000018
【図１４】
0003902000.tif 000019
【図１５】
0003902000.tif 000020
【図１６】
0003902000.tif 000021
【図１７】
0003902000.tif 000022
【図１８】
0003902000.tif 000023
【図１９】
0003902000.tif 000024
【図２０】
0003902000.tif 000025
【図２１】
0003902000.tif 000026
【図２２】
0003902000.tif 000027
【図２３】
0003902000.tif 000028
【図２４】
0003902000.tif 000029
【図２５】
0003902000.tif 000030
【図２６】
0003902000.tif 000031
【図２７】
0003902000.tif 000032
【図２８】
0003902000.tif 000033
【図２９】
0003902000.tif 000034
【図３０】
0003902000.tif 000035
【図３１】
0003902000.tif 000036
【図３２】
0003902000.tif 000037
【図３３】
0003902000.tif 000038
【図３４】
0003902000.tif 000039
【図３５】
0003902000.tif 000040
【図３６】
0003902000.tif 000041
【図３７】
0003902000.tif 000042
【図３８】
0003902000.tif 000043
【図３９】
0003902000.tif 000044
【図４０】
0003902000.tif 000045
【図４１】
0003902000.tif 000046
【図４２】
0003902000.tif 000047
【図４３】
0003902000.tif 000048
【図４４】
0003902000.tif 000049
【図４５】
0003902000.tif 000050
【図４６】
0003902000.tif 000051
【図４７】
0003902000.tif 000052
【図４８】
0003902000.tif 000053
【図４９】
0003902000.tif 000054
【図５０】
0003902000.tif 000055
【図５１】
0003902000.tif 000056
【図５２】
0003902000.tif 000057
【図５３】
0003902000.tif 000058
【図５４】
0003902000.tif 000059
【図５５】
0003902000.tif 000060
【図５６】
0003902000.tif 000061
【図５７】
0003902000.tif 000062
【図５８】
0003902000.tif 000063
【図５９】
0003902000.tif 000064
【図６０】
0003902000.tif 000065
【図６１】
0003902000.tif 000066
【図６２】
0003902000.tif 000067
【図６３】
0003902000.tif 000068
【図６４】
0003902000.tif 000069
【図６５】
0003902000.tif 000070
【図６６】
0003902000.tif 000071
【図６７】
0003902000.tif 000072
【図６８】
0003902000.tif 000073
【図６９】
0003902000.tif 000074
【図７０】
0003902000.tif 000075
【図７１】
0003902000.tif 000076