(57)【特許請求の範囲】
【請求項１】
プリアンブルシンボルとこのプリアンブルシンボルに続くデータシンボルにより構成され、一つのデータシンボルは前後のデータシンボルとの間で重畳する領域が設定されたＯＦＤＭシンボルの波形整形を行うＯＦＤＭ波形整形器であって、
一つの振り分け回路と、この振り分け回路に並列に接続された二個のサイクリック・エクステンション回路と、一つのプリアンブル信号生成回路と、一つのセレクタ回路と、一つの加算器とを備え、
前記セレクタ回路には、一方の前記サイクリック・エクステンション回路の出力信号と前記プリアンブル信号生成回路の出力信号とがそれぞれ入力され、
前記加算器には、前記セレクタ回路の出力信号と他方の前記サイクリック・エクステンション回路の出力信号とがそれぞれ入力され、
前記プリアンブル信号生成回路は、プリアンブル生成トリガにしたがってプリアンブル信号を前記セレクタ回路を介して前記加算器に入力する手段を備え、
前記セレクタ回路は、プリアンブル区間は前記プリアンブル信号生成回路からのプリアンブル信号を選択しプリアンブル区間が終了したら一方の前記サイクリック・エクステンション回路からの信号を選択出力する手段を備え、
前記振り分け回路は、データシンボルを入力し先頭のデータシンボルを前記加算器に接続された他方の前記サイクリック・エクステンション回路に対して出力しその後はデータシンボルを１シンボル毎に二つの前記サイクリック・エクステンション回路に交互に振り分ける手段を備え、
前記加算器出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成されたＯＦＤＭフレームを生成する手段を備えた
ことを特徴とするＯＦＤＭシンボル波形整形器。
【請求項２】
一方の前記サイクリック・エクステンション回路と前記セレクタ回路との間および他方の前記サイクリック・エクステンション回路と前記加算器との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路を備えた請求項１記載のＯＦＤＭシンボル波形整形器。
【請求項３】
プリアンブルシンボルとこのプリアンブルシンボルに続くデータシンボルにより構成され、一つのデータシンボルは前後のデータシンボルとの間で重畳する領域が設定されたＯＦＤＭシンボルの波形整形を行うＯＦＤＭ波形整形器であって、
二つの振り分け回路と、この二つの振り分け回路にそれぞれ並列に二個ずつ接続された四つのサイクリック・エクステンション回路と、一つのプリアンブル信号生成回路と、二つのセレクタ回路と、二つの加算器とを備え、
二つの前記セレクタ回路には、二つの前記振り分け回路にそれぞれ二つずつ並列に接続された一方の前記サイクリック・エクステンション回路の出力信号と前記プリアンブル信号生成回路の出力信号とがそれぞれ入力され、
二つの前記加算器には、二つの前記セレクタ回路の出力信号と二つの前記振り分け回路にそれぞれ二つずつ並列に接続された他方の前記サイクリック・エクステンション回路の出力信号とがそれぞれ入力され、
一つの前記プリアンブル信号生成回路は、プリアンブル生成トリガにしたがって２チャネルのプリアンブル信号を二つの前記セレクタ回路を介して二つの前記加算器にそれぞれ入力する手段を備え、
二つの前記セレクタ回路は、プリアンブル区間は前記プリアンブル信号生成回路からのプリアンブル信号を選択しプリアンブル区間が終了したら一方の前記サイクリック・エクステンション回路からの信号をそれぞれ選択出力する手段を備え、
二つの前記振り分け回路は、２チャネルのデータシンボルを１チャネルずつ入力し先頭のデータシンボルを前記加算器に接続された他方の前記サイクリック・エクステンション回路に対してそれぞれ出力しその後はデータシンボルを１シンボル毎に二つずつの前記サイクリック・エクステンション回路にそれぞれ交互に振り分ける手段をそれぞれ備え、
二つの前記加算器出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成された２チャネルのＯＦＤＭフレームを生成する手段を備えた
ことを特徴とするＯＦＤＭシンボル波形整形器。
【請求項４】
一方の前記サイクリック・エクステンション回路と前記セレクタ回路との間および他方の前記サイクリック・エクステンション回路と前記加算器との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路を備えた請求項３記載のＯＦＤＭシンボル波形整形器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線ＬＡＮ端末や無線ＬＡＮ基地局に用いられる変調装置の処理遅延と装置規模を縮小する技術に関し、特に、ＯＦＤＭ(Orthogonal Frequency Division Multiplexing ）システムにおける変調装置の波形整形部の処理遅延と装置規模を抑える技術に関する。
【０００２】
【従来の技術】
直交周波数多重接続（ＯＦＤＭ）方式は、同一チャネルのデータ信号を分割し複数の搬送波で変調を行うマルチキャリア伝送方式の一つであり、周波数利用効率を高めるために搬送波間隔を狭めて、互いに直交する搬送波を用いる方式である。
【０００３】
ＯＦＤＭ伝送方式は、障害物からの反射波などによるマルチパスフェージングに対する耐性が優れ、このフェージングによる情報の欠落をシングルキャリア伝送方式よりも抑えることができるほか、マルチキャリア方式のためデータ速度を低減させることができる利点があり、また、ＯＦＤＭ伝送方式以外のマルチキャリア伝送方式よりも高い周波数利用効率を実現することができる。これらの特徴により、ＯＦＤＭ伝送方式は、無線ＬＡＮ装置などの無線アクセスシステムや地上ディジタル放送システムなどで用いられる。
【０００４】
図４は、従来の無線アクセスシステム用ＯＦＤＭ変調装置の要部ブロック構成図である。符号７はＦＥＣ（Forward Error Correction）符号化器、符号８は直並列変換器、符号９は逆フーリエ変換器、符号１０はＯＦＤＭシンボル波形整形器、符号１１は中間周波（ＩＦ）変調器、符号１２はＩＦ発振器、符号１３はＲＦ変調器、符号１４はＲＦ発振器、符号１５は送信アンテナである。
【０００５】
ＦＥＣ符号化器７では、復調側での誤り訂正処理により符号誤り率特性を向上させるため畳み込み符号化、および、パンクチャ処理を行う。直並列変換器８は、ＦＥＣ符号化器７の出力データ信号を、周波数軸上で重畳するサブキャリア数にあわせて、低速な並列信号列に並列展開する。逆フーリエ変換器９は、直並列変換器８で並列展開したデータ信号の本数と同一、もしくはそれ以上のＩＦＦＴ（Inverse Fast Fourier Transform）ポイント数を有し、この直並列変換器８で並列化したデータ信号列を順番に周波数軸上に対応させてＩＦＦＴ処理を行い、周波数軸上で重畳する。この逆フーリエ変換器９の出力は、周波数軸上に複数のサブキャリア信号が等間隔に重畳されたデータ信号であり、ここではこの出力信号をＩＦＦＴデータ信号と呼ぶ。このＩＦＦＴデータ信号はＯＦＤＭシンボル波形整形器１０に入力され、ガードインターバル付加処理および窓関数の乗算処理、ならびにプリアンブル信号付加処理が行われる。このＯＦＤＭシンボル波形整形器１０の出力は、ＩＦ変調器１１でＩＦ発振器１２の発振周波数に中間変調され、さらにＲＦ変調器１３によってＲＦ発振器１４のＲＦ周波数に変調され、この変調波は送信アンテナ１５より外部に送信される。
【０００６】
無線アクセスシステムのように、移動端末に接続されて利用する場合には、装置容量が利用しやすさや持ち運びのしやすさとして製品の優劣の重要なポイントになり、このＯＦＤＭ変調装置の装置規模は小さいことが望ましい。また、無線ＬＡＮ装置ではアクセス方式としてＣＳＭＡ／ＣＡ（Carrier Sense Multiple Access with Collision Avoidance）方式が用いられるが、これは、端末からパケットが送出されると他端末はこのパケットとのパケット衝突（コリジョン）を避けるために、ある一定時間ＴＣＡ秒内はパケット送出を控える方式であり、この時間ＴＣＡは伝搬遅延やデータ物理レイヤ処理速度、データリンクレイヤ処理速度などで定まる。物理レイヤ処理遅延が短ければこのＴＣＡ時間も短くなり、パケットを頻繁に送出可能となり、無線区間利用率が向上してこの無線ＬＡＮシステムのスループットが上昇する。したがって、このＯＦＤＭ変調装置の処理遅延は短いことが望ましい。
【０００７】
次に、図５を用いてＯＦＤＭシンボル波形整形器１０の動作を説明する。図５は従来例におけるＯＦＤＭフレームの構造とデータシンボル構成を説明する図である。図５（ａ）はＯＦＤＭシンボルのフレームフォーマットである。一個のＯＦＤＭフレームはプリアンブルシンボル２２とデータシンボル２３−１〜２３−ｎにより構成される。
【０００８】
図５（ｂ）はデータシンボル２３−ｋ（１≦ｋ≦ｎ）の構成図である。データシンボル間隔をＴビットとする。各シンボルの前後に、他のデータシンボルと重畳する過渡領域がＴＲビットずつ設定され、一個のデータシンボルはＴ＋ＴＲビット（＝ＤＴ＋ＧＩ＋ＴＲビット，ＤＴ：データ領域長、ＧＩ：ガードインターバル長）により構成される。過渡領域の振幅が段階的に大きくなるように、データシンボルに窓関数ＷＴ（ｔ）を乗算する。窓関数ＷＴ（ｔ）の一例は
0003947858.tif 000002
であり、各データシンボルの波形の立ち上がりと立ち下がりの過渡領域振幅をなめらかに増加または減少させる。プリアンブル信号に関しても、同様に窓関数を乗算したものを用いる。このように過渡領域を段階的に振幅変化させる理由は、急激な振幅変化により周波数スペクトルが広がり、このデータシンボルの帯域が増加することを避けるためである。
【０００９】
また、データシンボルのうち、先頭と最後のＴＲ／２ビットずつを除いたＴビットは、ガードインターバル領域２４−ｋ（１≦ｋ≦ｎ）とデータ領域２５−ｋ（１≦ｋ≦ｎ）に分けられる。ガードインターバル領域は、データシンボル同士のシンボル間干渉を避け、マルチパスフェージングに対する耐性を強めるために設ける。
【００１０】
ガードインターバル領域２４−ｋおよび先頭の過渡領域ＴＲ／２ビットのビットパターンの一例として、データ領域２５−ｋと最後の過渡領域ＴＲ／２ビットのうちの後半ＧＩ＋ＴＲ／２ビットと同一のビットパターンとする方法がある。
【００１１】
図６は従来のＯＦＤＭシンボル波形整形器の要部ブロック構成図である。符号４はプリアンブル信号生成回路、符号２６は速度変換用メモリ、符号２７は読み出し制御回路、符号２８はサイクリック・エクステンション回路、符号２９は窓関数乗算回路、符号３０は速度変換用メモリ、符号３１は読み出し制御回路、符号３２は加算器、符号３３はプリアンブル信号付加用加算器である。
【００１２】
速度変換用メモリ２６には、逆フーリエ変換器よりデータ信号が速度ｆ１［ｂｐｓ］で入力される。読み出し制御回路２７は、速度変換用メモリ２６から速度ｆ２［ｂｐｓ］でデータを読み出す。ｆ２［ｂｐｓ］は、ｆ１［ｂｐｓ］の１＋（ＧＩ＋ＴＲ）／ＤＴ倍以上の速度である。サイクリック・エクステンション回路２８では、ＩＦＦＴデータ信号をデータ領域ＤＴビット、ガードインターバル領域ＧＩビット、過渡領域ＴＲビットの計ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルフォーマットに変換する。窓関数乗算回路２９は、このデータシンボルに窓関数ＷＴ（ｔ）を乗算する。乗算結果は速度変換用メモリ３０に速度ｆ２［ｂｐｓ］で書き込まれる。
【００１３】
読み出し制御回路３１は、データシンボル２３−ｋを速度ｆ１［ｂｐｓ］で読み出し、このデータシンボル２３−ｋの先頭からＧＩ＋ＤＴビット目を読み出したら、引き続きＧＩ＋ＤＴ＋１ビット目からＧＩ＋ＤＴ＋ＴＲビット目までを読み出すとともに、同時に次のデータシンボル２３−ｋ＋１を速度ｆ１［ｂｐｓ］で読み出し始める。速度変換用メモリ３０がＲＡＭで構成されていれば、現在のデータシンボル２３−ｋと次のデータシンボル２３−ｋ＋１の読み出しは同一ポートから行うので、読み出し制御回路３１から速度変換用メモリ３０へのアクセス速度は２×ｆ１［ｂｐｓ］となる。
【００１４】
読み出し制御回路３１はデータシンボル２３−ｋと２３−ｋ＋１をそれぞれ速度ｆ１［ｂｐｓ］で二つの方路にわけて加算器３２に出力し、この加算器３２で加算処理を行う。プリアンブル信号生成回路４は、プリアンブル生成制御信号が入力されたら、速度ｆ１［ｂｐｓ］でプリアンブルシンボル２２を出力する。
【００１５】
このプリアンブル生成制御信号は、データシンボルに先立ち逆フーリエ変換器９より送出されるものであり、このプリアンブル信号生成回路４は、プリアンブル生成制御信号を動作トリガとして、データシンボル２３−１と重なりあう過渡領域長がＴＲビットになるタイミングで、プリアンブルシンボル２２を出力する。
【００１６】
そして、プリアンブル信号付加用加算器３３でプリアンブルシンボル２２とデータシンボル２３−１〜２３−ｎを重畳して出力する。
【００１７】
図７は従来例におけるＯＦＤＭシンボル波形整形器の動作を説明する図である。図７（ａ）の３４−１〜３４−ｎはＩＦＦＴデータであり、図４の逆フーリエ変換器９の出力データに相当し、ここでは伝送速度はｆ１［ｂｐｓ］、１シンボル長はＤＴビットである。図７（ｂ）の３５−１〜３５−ｎは読み出し制御回路２７の出力に相当し、ここでは伝送速度はｆ２［ｂｐｓ］に変換されている。図７（ｃ）の３６−１〜３６−ｎはサイクリック・エクステンション回路２８の出力に相当し、ここでは各データシンボルの先頭部からＧＩ＋ＴＲビットをこのデータシンボルの後ろに複写し、１シンボル長をＤＴ＋ＧＩ＋ＴＲビットにする。この処理はデータシンボルを、データ領域、ガードインターバル領域および過渡領域から構成されるシンボルに整形することに相当する。図７（ｄ）の３７−１〜３７−ｎは窓関数乗算回路２９の出力である。図７（ｅ）および図７（ｆ）の３８−１〜３８−ｎは読み出し制御回路３１の出力に相当する。速度変換用メモリ３０からアクセス速度２×ｆ１［ｂｐｓ］で読み込んだデータシンボルを、速度ｆ１［ｂｐｓ］で二方路にわけて出力する。図７（ｇ）の３９−１〜３９−ｎは加算器３２の出力である。図７（ｈ）はプリアンブル付加用加算器３３の出力である。
【００１８】
【発明が解決しようとする課題】
上記従来技術の問題点は、処理遅延が増大することである。その理由は、速度変換用メモリ２６と速度変換用メモリ３０で速度変換を行うことにより、速度変換処理遅延（１／ｆ１−１／ｆ２）×（ＤＴ＋ＧＩ＋ＴＲ）秒が生じるためである。また、加算器３２とプリアンブル信号付加用加算器３３が二段縦続接続されており、この加算器３２、３３での処理遅延も足し合わされるためである。
【００１９】
第二の問題点は、回路規模が増大することである。その理由は、速度変換用メモリ２６、３０を設けるほか、それに付随する読み出し制御回路２７、３１が必要になるためである。速度変換用メモリ２６はＤＴ＋ＧＩ＋ＴＲビットのＲＡＭで構成され、速度変換用メモリ３０は２×（ＤＴ＋ＧＩ＋ＴＲ）ビットのＲＡＭが必要になる。また、読み出し制御回路２７、３１はメモリの読み出しアドレス制御を行うために、複雑なロジック回路となり、回路規模は増加する。
【００２０】
また、処理クロックとしてｆ１［Ｈｚ］、ｆ２［Ｈｚ］、２×ｆ１［Ｈｚ］の３種類を使用するため、このＯＦＤＭシンボル波形整形器の外部に設けるクロック生成回路の回路規模も増加する。
【００２１】
本発明は、このような背景に行われたものであって、伝送効率向上および回路規模削減を図ることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。すなわち、本発明は、処理遅延の削減をはかることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。本発明は、装置構成の簡易化を図ることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。本発明は、動作クロックの単一化を図ることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明はＯＦＤＭシンボル波形整形器であって、本発明の特徴とするところは、一つの振り分け回路と、この振り分け回路に並列に接続された二個のサイクリック・エクステンション回路と、一つのプリアンブル信号生成回路と、一つのセレクタ回路と、一つの加算器とを備え、前記セレクタ回路には、一方の前記サイクリック・エクステンション回路の出力信号と前記プリアンブル信号生成回路の出力信号とがそれぞれ入力され、前記加算器には、前記セレクタ回路の出力信号と他方の前記サイクリック・エクステンション回路の出力信号とがそれぞれ入力され、前記プリアンブル信号生成回路は、プリアンブル生成トリガにしたがってプリアンブル信号を前記セレクタ回路を介して前記加算器に入力する手段を備え、前記セレクタ回路は、プリアンブル区間は前記プリアンブル信号生成回路からのプリアンブル信号を選択しプリアンブル区間が終了したら一方の前記サイクリック・エクステンション回路からの信号を選択出力する手段を備え、前記振り分け回路は、データシンボルを入力し先頭のデータシンボルを前記加算器に接続された他方の前記サイクリック・エクステンション回路に対して出力しその後はデータシンボルを１シンボル毎に二つの前記サイクリック・エクステンション回路に交互に振り分ける手段を備え、前記加算器出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成されたＯＦＤＭフレームを生成する手段を備えたところにある。
【００２３】
一方の前記サイクリック・エクステンション回路と前記セレクタ回路との間および他方の前記サイクリック・エクステンション回路と前記加算器との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路を備えることが望ましい。
【００２４】
あるいは、二つの振り分け回路と、この二つの振り分け回路にそれぞれ並列に二個ずつ接続された四つのサイクリック・エクステンション回路と、一つのプリアンブル信号生成回路と、二つのセレクタ回路と、二つの加算器とを備え、二つの前記セレクタ回路には、二つの前記振り分け回路にそれぞれ二つずつ並列に接続された一方の前記サイクリック・エクステンション回路の出力信号と前記プリアンブル信号生成回路の出力信号とがそれぞれ入力され、二つの前記加算器には、二つの前記セレクタ回路の出力信号と二つの前記振り分け回路にそれぞれ二つずつ並列に接続された他方の前記サイクリック・エクステンション回路の出力信号とがそれぞれ入力され、一つの前記プリアンブル信号生成回路は、プリアンブル生成トリガにしたがって２チャネルのプリアンブル信号を二つの前記セレクタ回路を介して二つの前記加算器にそれぞれ入力する手段を備え、二つの前記セレクタ回路は、プリアンブル区間は前記プリアンブル信号生成回路からのプリアンブル信号を選択しプリアンブル区間が終了したら一方の前記サイクリック・エクステンション回路からの信号をそれぞれ選択出力する手段を備え、二つの前記振り分け回路は、２チャネルのデータシンボルを１チャネルずつ入力し先頭のデータシンボルを前記加算器に接続された他方の前記サイクリック・エクステンション回路に対してそれぞれ出力しその後はデータシンボルを１シンボル毎に二つずつの前記サイクリック・エクステンション回路にそれぞれ交互に振り分ける手段をそれぞれ備え、二つの前記加算器出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成された２チャネルのＯＦＤＭフレームを生成する手段を備えたことを特徴とする。
【００２５】
この場合も、一方の前記サイクリック・エクステンション回路と前記セレクタ回路との間および他方の前記サイクリック・エクステンション回路と前記加算器との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路を備えることが望ましい。
【００２６】
すなわち、本発明は、逆フーリエ変換器よりＯＦＤＭシンボル波形整形器に入力されるＩＦＦＴデータ信号をデータシンボル毎に二方路に振り分け、方路毎にサイクリック・エクステンション処理および窓関数乗算処理を行い、最終的にこの二方路に振り分けたシンボルを足し合わせることを特徴とする。
【００２７】
具体的に説明すると、振り分け回路によってＩＦＦＴデータ信号をデータシンボル毎に二つの方路に交互に振り分ける。このデータシンボルは、方路毎に二つのサイクリック・エクステンション回路および窓関数乗算回路に入力され、片方の方路は、プリアンブル信号との切り替えを行うセレクタ回路に入力された後に、両方路に振り分けたデータシンボルを加算器で加算して出力する。
【００２８】
このように構成された本発明のＯＦＤＭシンボル波形整形器では、速度変換用メモリおよび読み出し制御回路による速度変換処理遅延を無くすことができるほか、加算器を一個に削減しているため、加算処理遅延を１段分に削減できる。振り分け回路での振り分け遅延、および、セレクタ回路での選択遅延が増えるが、これらはそれぞれｆ１［Ｈｚ］のクロックで１クロック時間以内に終了するため、上記の速度変換処理遅延と加算処理遅延の和よりも小さい。したがって、本発明では、ＯＦＤＭシンボル波形整形器での処理遅延を削減できる。
【００２９】
また、サイクリック・エクステンション回路の数と窓関数乗算回路数が２倍になるものの、図６の従来例で示した速度変換用メモリ２６、３０が不要な他、読み出し制御回路２７、３０の複雑なロジック回路部分が不要になる。また、プリアンブル信号の付加をセレクタ回路で行うので、従来例で示したプリアンブル信号付加用加算器３３が不要になる。このように回路規模の削減が可能である。
【００３０】
さらに、ＯＦＤＭシンボル波形整形器全体をｆ１［Ｈｚ］の単一周波数クロックで動作させることが可能であり、ＯＦＤＭシンボル波形整形器に供給するクロック数を削減できる。
【００３１】
【発明の実施の形態】
（第一実施例）
本発明第一実施例を図１および図３を参照して説明する。図１は無線アクセスシステム用ＯＦＤＭ変調器に用いられる本発明第一実施例のＯＦＤＭシンボル波形整形器の要部ブロック構成図である。図３は本発明第一実施例のＯＦＤＭシンボル波形整形器の動作を説明する図である。
【００３２】
図１で、符号１は振り分け回路であり、入力されたＩＦＦＴデータ信号をデータシンボル毎に交互に二つの方路に振り分ける機能を有する。符号２−１と符号２−２はサイクリック・エクステンション回路であり、符号２８と同様にデータ長ＤＴビットのデータシンボルをデータ長ＤＴ＋ＧＩ＋ＴＲビットに拡張する機能を有するが、動作速度がｆ２［Ｈｚ］ではなくｆ１［Ｈｚ］である点が従来例との相違点である。
【００３３】
符号３−１と符号３−２は窓関数乗算回路であり、データ長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルに窓関数ＷＴ（ｔ）を乗じる。ここでも、動作速度がｆ２［Ｈｚ］ではなくｆ１［Ｈｚ］である点が、従来例での窓関数乗算回路２９との相違点である。
【００３４】
符号４はプリアンブル信号生成回路であり、ｆ１［ｂｐｓ］でプリアンブル信号を生成する。符号５は２入力信号から片方を選択出力するセレクタ回路であり、プリアンブル信号生成回路４の出力信号と、窓関数乗算回路３−１の出力信号の何れを出力するか選択する。符号６は加算器であり、セレクタ回路５の出力信号と窓関数乗算回路３−２の出力を加算して、外部に出力する。本発明の実施の形態は、ディジタル論理回路、もしくはソフトウェアである。
【００３５】
すなわち、本発明はＯＦＤＭシンボル波形整形器であって、本発明の特徴とするところは、図１に示すように、一つの振り分け回路１と、この振り分け回路１に並列に接続された二個のサイクリック・エクステンション回路２−１および２−２と、一つのプリアンブル信号生成回路４と、一つのセレクタ回路５と、一つの加算器６とを備え、セレクタ回路５には、一方のサイクリック・エクステンション回路２−１の出力信号とプリアンブル信号生成回路４の出力信号とがそれぞれ入力され、加算器６には、セレクタ回路５の出力信号と他方のサイクリック・エクステンション回路２−２の出力信号とがそれぞれ入力され、プリアンブル信号生成回路４は、プリアンブル生成トリガにしたがってプリアンブル信号をセレクタ回路５を介して加算器６に入力し、セレクタ回路５は、プリアンブル区間はプリアンブル信号生成回路４からのプリアンブル信号を選択しプリアンブル区間が終了したら一方のサイクリック・エクステンション回路２−１からの信号を選択出力し、振り分け回路１は、データシンボルを入力し先頭のデータシンボルを加算器５に接続された他方のサイクリック・エクステンション回路２−２に対して出力しその後はデータシンボルを１シンボル毎に二つのサイクリック・エクステンション回路２−１および２−２に交互に振り分け、加算器６の出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成されたＯＦＤＭフレームを生成するところにある。
【００３６】
一方のサイクリック・エクステンション回路２−１とセレクタ回路５との間および他方のサイクリック・エクステンション回路２−２と加算器６との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路３−１および３−２を備える。
【００３７】
次に、本発明第一実施例の動作を説明する。まず、プリアンブル信号生成回路４に対し、図４に示す逆フーリエ変換器９よりプリアンブル信号生成信号が入力される。このプリアンブル信号生成回路４はセレクタ回路５に対してプリアンブルシンボル４４を速度ｆ１［ｂｐｓ］で送出する。このセレクタ回路５は、プリアンブル信号区間にはこのプリアンブル信号生成回路４からの出力信号を選択出力し、それ以外の区間では窓関数乗算回路３−１側の出力信号を選択出力する（図３の（ｈ））。
【００３８】
次に、逆フーリエ変換器９より振り分け回路１に対して、シンボル長ＤＴビットのデータシンボル３４−１〜３４−ｎが速度ｆ１［ｂｐｓ］で入力される（図３の（ａ））。
【００３９】
振り分け回路１は、先頭のデータシンボル３４−１を必ずサイクリック・エクステンション回路２−２側に振り分ける（図３の（ｃ）の４０−１）。そのために、プリアンブル生成制御信号を受信したら、選択状態をサイクリック・エクステンション回路２−２側にする。続く入力データシンボル３４−２はサイクリック・エクステンション回路２−１側に振り分ける（図３の（ｂ）の４０−２）。以降、同様に振り分け回路１はデータシンボルを、シンボル毎にサイクリック・エクステンション回路２−１および２−２に交互に振り分ける。
【００４０】
サイクリック・エクステンション回路２−１および２−２は、それぞれに入力された速度ｆ１［ｂｐｓ］のデータシンボル４０−１〜４０−ｎの各々の先頭ＧＩ＋ＴＲビットを、このデータシンボルの後ろに複写して、シンボル長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボル４１−１〜４１−ｎを生成する（図３の（ｄ）（ｅ））。
【００４１】
窓関数乗算回路３−１および３−２は、速度ｆ１［ｂｐｓ］のデータシンボル４１−１〜４１−ｎに対して、窓関数ＷＴ（ｔ）を乗算して、データシンボル４２−１〜４２−ｎを生成する（図３の（ｆ）（ｇ））。窓関数乗算回路３−１の出力データシンボル４２−ｋ（ｋは０以上、ｎ以下の正の偶数）はセレクタ回路５に入力される。一方、窓関数乗算回路３−２の出力データシンボル４２−ｌ（ｌは１以上、ｎ以下の正の奇数）は加算器６に入力される。
【００４２】
セレクタ回路５は、プリアンブル信号生成時以外は窓関数乗算回路３−１側の出力データシンボルを選択出力するため、このセレクタ回路５の出力信号は、プリアンブルシンボル４４の後に、データシンボル４３−ｋ（ｋは０以上、ｎ以下の正の偶数）が続く形になる（図３の（ｈ））。
【００４３】
加算器６は、セレクタ回路５の出力信号（図３の（ｈ））と窓関数乗算回路３−２の出力信号（図３の（ｇ））を足し合わせ、プリアンブルシンボル２２とデータシンボル２３−１〜２３−ｎで構成される速度ｆ１［ｂｐｓ］のＯＦＤＭフレームを出力する。
【００４４】
上記の振り分け処理、サイクリック・エクステンション処理、窓関数乗算処理、セレクタ処理、加算処理は全てｆ１［ｂｐｓ］の信号速度で行われる。
【００４５】
（第二実施例）
本発明第二実施例を図２を参照して説明する。図２は本発明第二実施例のＱＰＳＫに適用したＯＦＤＭ変調部のＯＦＤＭシンボル波形整形器の要部ブロック構成図であり、本発明第二実施例は、直交する二つの搬送波で変調を行うＱＰＳＫや１６ＱＡＭなどの変調方式に適用する、同相チャネル（Ｉチャネル）、直交チャネル（Ｑチャネル）用ＯＦＤＭシンボル波形整形器の実施例である。
【００４６】
符号１６−１はＩチャネル用振り分け回路、符号１６−２はＱチャネル用振り分け回路であり、逆フーリエ変換器から出力されるｆ１［ｂｐｓ］の二組のチャネルのデータシンボルを、それぞれ二方路に振り分ける。符号１７−１および１７−２はＩチャネル用サイクリック・エクステンション回路、符号１７−３および１７−４はＱチャネル用サイクリック・エクステンション回路である。符号１８−１および１８−２はＩチャネル用窓関数乗算回路、符号１８−３および１８−４はＱチャネル用窓関数乗算回路である。符号１９はプリアンブル信号生成回路であり、ＩチャネルとＱチャネルのプリアンブル信号を、それぞれｆ１［ｂｐｓ］で生成する。符号２０−１はＩチャネル用セレクタ回路、符号２０−２はＱチャネル用セレクタ回路であり、それぞれ、各チャネルのプリアンブルシンボルと窓関数乗算回路１８−１、１８−２の出力データシンボルから、片方を選択出力する。符号２１−１はＩチャネル用加算器、符号２１−２はＱチャネル用加算器である。
【００４７】
すなわち、本発明はＯＦＤＭシンボル波形整形器であって、本発明の特徴とするところは、図２に示すように、二つの振り分け回路１６−１および１６−２と、この二つの振り分け回路１６−１および１６−２にそれぞれ並列に二個ずつ接続された四つのサイクリック・エクステンション回路１７−１〜１７−４と、一つのプリアンブル信号生成回路１９と、二つのセレクタ回路２０−１および２０−２と、二つの加算器２１−１および２１−２とを備え、二つのセレクタ回路２０−１および２０−２には、二つの振り分け回路１６−１および１６−２にそれぞれ二つずつ並列に接続された一方のサイクリック・エクステンション回路１７−１および１７−３の出力信号とプリアンブル信号生成回路１９の出力信号とがそれぞれ入力され、二つの加算器２１−１および２１−２には、二つのセレクタ回路２０−１および２０−２の出力信号と二つの振り分け回路１６−１および１６−２にそれぞれ二つずつ並列に接続された他方のサイクリック・エクステンション回路１７−２および１７−４の出力信号とがそれぞれ入力され、一つのプリアンブル信号生成回路１９は、プリアンブル生成トリガにしたがって２チャネルのプリアンブル信号を二つのセレクタ回路２０−１および２０−２を介して二つの加算器２１−１および２１−２にそれぞれ入力し、二つのセレクタ回路２０−１および２０−２は、プリアンブル区間はプリアンブル信号生成回路１９からのプリアンブル信号を選択しプリアンブル区間が終了したら一方のサイクリック・エクステンション回路１７−１および１７−３からの信号をそれぞれ選択出力し、二つの振り分け回路１６−１および１６−２は、２チャネルのデータシンボルを１チャネルずつ入力し先頭のデータシンボルを加算器２１−１および２１−２に接続された他方のサイクリック・エクステンション回路１７−２および１７−４に対してそれぞれ出力しその後はデータシンボルを１シンボル毎に二つずつのサイクリック・エクステンション回路１７−１および１７−２、１７−３および１７−４にそれぞれ交互に振り分け、二つの加算器２１−１および２１−２の出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成された２チャネルのＯＦＤＭフレームを生成するところにある。
【００４８】
一方のサイクリック・エクステンション回路１７−１および１７−３とセレクタ回路２０−１および２０−２との間および他方のサイクリック・エクステンション回路１７−２および１７−４と加算器２１−１および２１−２との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路１８−１〜１８−４を備える。
【００４９】
次に、本発明第二実施例の動作を説明する。まず、プリアンブル信号生成回路１９に対して、このＯＦＤＭシンボル波形整形器の前段にある逆フーリエ変換器９よりプリアンブル信号生成信号が入力される。このプリアンブル信号生成回路１９は、Ｉチャネル用セレクタ回路２０−１に対してＩチャネル用プリアンブル信号を、また、Ｑチャネル用セレクタ回路２０−２に対してＱチャネル用プリアンブル信号を、それぞれ速度ｆ１［ｂｐｓ］で送出する。このＩチャネル用プリアンブル信号とＱチャネル用プリアンブル信号の信号パターンは、同一のものでも、あるいは異なるものでもよい。
【００５０】
セレクタ回路２０−１と２０−２は、プリアンブル信号生成時にはこのプリアンブル信号生成回路１９からの出力信号を選択出力し、それ以外の場合は窓関数乗算回路１８−１側あるいは１８−３側の出力信号を選択出力する。
【００５１】
次に、逆フーリエ変換器９より振り分け回路１６−１および１６−２に対して、シンボル長ＤＴビットのＩチャネル用データシンボルとＱチャネル用データシンボルが、それぞれ速度ｆ１［ｂｐｓ］で入力される。
【００５２】
Ｉチャネル用振り分け回路１６−１は、先頭のデータシンボルを必ずサイクリック・エクステンション回路１７−２側に振り分ける。そのために、プリアンブル生成制御信号を受信したら、選択状態をサイクリック・エクステンション回路１７−２側に設定する。続くデータシンボルはサイクリック・エクステンション回路１７−１側に振り分ける。以降、振り分け回路１６−１はデータシンボルをシンボル毎にサイクリック・エクステンション回路１７−１および１７−２に交互に振り分ける。同様に、Ｑチャネル用振り分け回路１６−２は、先頭のデータシンボルを必ずサイクリック・エクステンション回路１７−４側に振り分ける。そのため、プリアンブル生成制御信号を受信したら、選択状態をサイクリック・エクステンション回路１７−４側に設定する。続くデータシンボルはサイクリック・エクステンション回路１７−３側に振り分ける。以降、振り分け回路１６−２はデータシンボルをシンボル毎にサイクリック・エクステンション回路１７−３および１７−４に交互に振り分ける。
【００５３】
サイクリック・エクステンション回路１７−１〜１７−４は、それぞれの回路に入力される速度ｆ１［ｂｐｓ］の各データシンボルの先頭ＧＩ＋ＴＲビットを、このデータシンボルの後ろに複写し、シンボル長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルを生成する。
【００５４】
窓関数乗算回路１８−１〜１８−４は、速度ｆ１［ｂｐｓ］でサイクリック・エクステンション回路１７−１〜１７−４より出力されるデータ長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルのそれぞれに対して窓関数ＷＴ（ｔ）を乗算する。
【００５５】
窓関数乗算回路１８−１の出力データシンボルはＩチャネル用セレクタ回路２０−１に入力される。一方、窓関数乗算回路１８−２の出力データシンボルはＩチャネル用加算器２１−１に入力される。同様に、窓関数乗算回路１８−３の出力データシンボルはＱチャネル用セレクタ回路２０−２に入力され、窓関数乗算回路１８−４の出力データシンボルはＱチャネル用加算器２１−２に入力される。
【００５６】
セレクタ回路２０−１と２０−２は、プリアンブル信号生成時以外は窓関数乗算回路１８−１あるいは１８−３側のデータシンボルを選択出力するため、このセレクタ回路２０−１と２０−２の出力信号は、プリアンブル信号の後にデータシンボルが続く形になる。
【００５７】
加算器２１−１は、Ｉチャネル用セレクタ回路２０−１の出力信号とＩチャネル用窓関数乗算回路１８−２の出力信号を加算し、プリアンブル信号とデータシンボルとで構成される、速度ｆ１［ｂｐｓ］のＩチャネル用ＯＦＤＭフレームを出力する。同様に、加算器２１−２は、Ｑチャネル用セレクタ回路２０−２の出力信号とＱチャネル用窓関数乗算回路１８−４の出力信号を加算し、プリアンブル信号とデータシンボルとで構成される、速度ｆ１［ｂｐｓ］のＱチャネル用ＯＦＤＭフレームを出力する。
【００５８】
上記の振り分け処理、サイクリック・エクステンション処理、窓関数乗算処理、セレクタ処理、加算処理は全てｆ１［ｂｐｓ］の信号速度で行われる。
【００５９】
（実施例まとめ）
本発明の第１の効果は、無線ＬＡＮをはじめとするＣＳＭＡ／ＣＡ方式のアクセス方式を用いた無線アクセスシステムの、無線区間部分のスループットを向上可能なことである。
【００６０】
その理由は、ＯＦＤＭシンボル波形整形器の処理遅延が短縮されることで、物理レイヤ処理速度が向上し、その結果、パケット衝突を防ぐための送信待ち時間ＴＣＡ［秒］が従来よりも短縮され、無線区間の利用率が向上するためである。本発明によれば、従来例で用いていた速度変換用メモリおよび読み出し制御回路による速度変換処理遅延を無くすことができるほか、このＯＦＤＭシンボル波形整形器内の加算器使用数を１段に削減しているため、加算処理遅延を１段分に削減できる。振り分け回路１での振り分け遅延、および、セレクタ回路５での選択遅延が増えるが、これらはそれぞれｆ１［Ｈｚ］のクロックで１クロック時間以内に終了し、上記の速度変換処理遅延と加算処理遅延の和よりも小さいため、本発明ではＯＦＤＭシンボル波形整形器での処理遅延を削減できる。
【００６１】
本発明の第２の効果は、高速無線アクセスシステムの端末局および基地局の回路規模を削減することが可能なことである。
【００６２】
その理由は、本発明によればサイクリック・エクステンション回路と窓関数乗算回路が従来例の２倍になる一方で、振り分け回路１でデータシンボルを二方路に振り分けることによって、従来例で用いていた速度変換用メモリ２６、３０が不要になるほか、読み出し制御回路２７、３０の複雑なロジック回路部分が不要になり、また、プリアンブル信号の付加をセレクタ回路５で行うためにプリアンブル信号付加用加算器３３が不要になり、ＯＦＤＭシンボル波形整形器全体では回路規模が縮小するためである。
【００６３】
さらに、ＯＦＤＭシンボル波形整形器全体をｆ１［Ｈｚ］の単一周波数クロックで動作させることが可能であり、従来例よりも使用クロック数を少なくすることで、この端末局内およびこの基地局装置内に設けるクロック生成回路の回路規模を削減することができるためである。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、伝送効率向上および回路規模削減を図ることができるＯＦＤＭシンボル波形整形器を実現することができる。すなわち、本発明によれば、処理遅延の削減をはかることができる。装置構成の簡易化を図ることができる。動作クロックの単一化を図ることができる。
【図面の簡単な説明】
【図１】本発明第一実施例のＯＦＤＭ変調部のＯＦＤＭシンボル波形整形部の要部ブロック構成図。
【図２】本発明第二実施例のＱＰＳＫに適用したＯＦＤＭ変調部のＯＦＤＭシンボル波形整形器の要部ブロック構成図。
【図３】本発明第一および第二実施例のＯＦＤＭシンボル波形整形器の動作を説明する図。
【図４】従来例におけるＯＦＤＭ変調部の要部ブロック構成図。
【図５】従来例におけるＯＦＤＭフレームの構造とデータシンボル構成を説明する図。
【図６】従来例におけるＯＦＤＭシンボル波形整形器の要部ブロック構成図。
【図７】従来例におけるＯＦＤＭシンボル波形整形器の動作を説明する図。
【符号の説明】
１  振り分け回路
２−１、２−２  サイクリック・エクステンション回路
３−１、３−２  窓関数乗算回路
４  プリアンブル信号生成回路
５  セレクタ回路
６  加算器
７  ＦＥＣ符号化器
８  直並列変換器
９  逆フーリエ変換器
１０  ＯＦＤＭシンボル波形整形器
１１  ＩＦ変調器
１２  ＩＦ発振器
１３  ＲＦ変調器
１４  ＲＦ発振器
１５  送信アンテナ
１６−１、１６−２  振り分け回路
１７―１〜１７−４  サイクリック・エクステンション回路
１８−１〜１８−４  窓関数乗算回路
１９  プリアンブル信号生成回路
２０−１、２０−２  セレクタ回路
２１−１、２１−２  加算器
２２、４４  プリアンブルシンボル
２３−１〜２３−ｎ  データシンボル
２４  ガードインターバル領域
２５  データ領域
２６  速度変換用メモリ
２７  読み出し制御回路
２８  サイクリック・エクステンション回路
２９  窓関数乗算回路
３０  速度変換用メモリ
３１  読み出し制御回路
３２  加算器
３３  プリアンブル信号付加用加算器
３４−１〜３４−ｎ  入力データシンボル
３５−１〜３５−ｎ  速度変換されたデータシンボル
３６−１〜３６−ｎ  サイクリック・エクステンション処理されたデータシンボル
３７−１〜３７−ｎ  窓関数乗算処理されたデータシンボル
３８−１〜３８−ｎ  速度変換されたデータシンボル
３９−１〜３９−ｎ  加算処理されたデータシンボル
４０−１〜４０−ｎ  振り分け処理されたデータシンボル
４１−１〜４１−ｎ  サイクリック・エクステンション処理されたデータシンボル
４２−１〜４２−ｎ  窓関数乗算処理されたデータシンボル
４３−２〜４３−ｎ  データシンボル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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