(57)【特許請求の範囲】
【請求項１】
第１方向に配列されたワードラインと、
前記第１方向に配列された第１プレートラインと、
前記第１方向と直交する第２方向に並列配列された複数のビットラインと、
各々が前記ワードラインと対応するビットラインの交差領域に配列された複数の第１メモリセルと、
第１スイッチ制御信号に応じて前記プレートラインの一端を前記ワードラインに接続する第１スイッチ回路と、
第２スイッチ制御信号に応じて前記プレートラインの他端を基準電圧に接続する第２スイッチ回路と
を含むことを特徴とする不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項２】
前記第１メモリセルの各々は、前記ワードラインに接続されたゲートを有するアクセストランジスタと、このアクセストランジスタを通して対応するビットラインに接続される第１プレート及び前記プレートラインに接続される第２プレートを有する強誘電体キャパシタとを含むことを特徴とする請求項１に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項３】
前記第１スイッチ回路は、前記第１スイッチ制御信号を受け入れるゲート及び前記ワードラインと前記プレートラインとの間に形成された電流通路を有する第１ＮＭＯＳトランジスタからなることを特徴とする請求項２に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項４】
前記第２スイッチ回路は、前記第２スイッチ制御信号を受け入れるゲート及び前記プレートラインと前記基準電圧との間に形成された電流通路を有する第２ＮＭＯＳトランジスタからなることを特徴とする請求項３に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項５】
前記基準電圧は接地電圧であることを特徴とする請求項４に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項６】
前記第２方向に配列された複数の第２ビットラインと、
前記第１プレートラインと電気的に絶縁され、前記第１方向に配列された第２プレートラインと、
前記ワードラインと前記複数の第２ビットラインのうち対応するビットラインの交差領域に配列された複数の第２メモリセルと、
第３スイッチ制御信号に応じて前記第２プレートラインの一端を前記ワードラインに接続する第３スイッチ回路と、
第４スイッチ制御信号に応じて前記第２プレートラインの他端を前記基準電圧に接続する第４スイッチ回路と
をさらに含むことを特徴とする請求項１に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項７】
前記第３スイッチ回路は、前記第３スイッチ制御信号を受け入れるゲート及び前記ワードラインと前記第２プレートラインとの間に形成された電流通路を有する第１ＮＭＯＳトランジスタからなり、
前記第４スイッチ回路は、前記第４スイッチ制御信号を受け入れるゲート及び前記第２プレートラインと前記基準電圧との間に形成された電流通路を有する第２ＮＭＯＳトランジスタからなることを特徴とする請求項６に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項８】
前記複数の第１メモリセルのうち少なくとも１つのメモリセルが選択されるとき、前記第１プレートラインがワードラインに接続されるように前記第１スイッチ制御信号は活性化されるが、前記第２スイッチ制御信号は非活性化され、前記第２プレートラインが前記ワードラインから分離されるように前記第３スイッチ制御信号は非活性化され、前記第４スイッチ制御信号は活性化されることを特徴とする請求項７に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項９】
前記複数の第２メモリセルのうち少なくとも１つのメモリセルが選択されるとき、前記第１スイッチ制御信号は非活性化されるが、前記第１プレートラインが基準電圧に接続されるように前記第２スイッチ制御信号は活性化され、前記第２プレートラインが前記ワードラインに接続されるように前記第３スイッチ制御信号は活性化されるが、前記第４スイッチ制御信号は非活性化されることを特徴とする請求項７に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項１０】
複数のメモリブロックに分かれたメモリセルアレイと、
前記複数のブロックを通して第１方向に配列された複数のワードラインと、
前記複数のワードラインのうち１つを選択する行デコーダとを含み、
前記各々のメモリブロックは、
第２方向に配列された複数のビットラインと、
前記第１方向に配列された複数のプレートラインセグメントと、
対応するワードラインとビットラインの交差領域に配列された複数のメモリセルと、
各々が前記複数のプレートラインセグメントに対応し、第１スイッチ制御信号に応じて対応するプレートラインセグメントの一端を対応するワードラインに接続する複数の第１スイッチトランジスタと、
各々が前記複数のプレートラインセグメントに対応し、対応する第２スイッチ制御信号に応じてプレートラインセグメントの他端を接地電圧に接続する複数の第２スイッチトランジスタとを含む
ことを特徴とする不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項１１】
前記各メモリブロック内のメモリセルの各々は、対応するワードラインに接続されたゲートを有するアクセストランジスタと、このアクセストランジスタを通して対応するビットラインに接続された第１プレート及び対応するプレートラインセグメントに接続された第２プレートを有する強誘電体キャパシタとを含むことを特徴とする請求項１０に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項１２】
前記各々の第１スイッチトランジスタは、前記第１スイッチ制御信号を受け入れるゲート及び対応するワードラインと対応するプレートラインセグメントとの間に形成された電流通路を有するＮＭＯＳトランジスタであることを特徴とする請求項１１に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項１３】
前記各々の第２スイッチトランジスタは、前記第２スイッチ制御信号を受け入れるゲート及び前記対応するプレートラインセグメントと前記接地電圧との間に形成された電流通路を有するＮＭＯＳトランジスタであることを特徴とする請求項１２に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項１４】
所定の選択されたメモリブロックに対してデータの読出し、あるいは書き込みが行われるとき、前記選択されたメモリブロックに関連した第１スイッチ制御信号は活性化され、前記選択されたメモリブロックに関連した第２スイッチ制御信号は非活性化されるが、非選択のメモリブロックの各々に関連した第１スイッチ制御信号は非活性化され、前記非選択のメモリブロックの各々に関連した第２スイッチ制御信号は活性化されることを特徴とする請求項１３に記載の不揮発性強誘電体ランダムアクセスメモリ装置。
【請求項１５】
第１方向に配列されたワードラインと、前記第１方向に配列されたプレートラインと、第２方向に配列された複数のビットラインと、前記ワードラインと対応するビットラインの交差領域に各々配列された複数のメモリセルとを有する不揮発性強誘電体ランダムアクセスメモリ装置のプレートライン駆動方法において、
前記プレートラインを基準電圧に充電する段階と、
前記プレートラインを前記基準電圧から分離する段階と、
前記プレートラインを前記基準電圧から分離した後、前記ワードラインを前記プレートラインに接続する段階と、
前記プレートラインがプレートライン電圧を有するように前記ワードラインを活性化させる段階と
を含むことを特徴とするプレートライン駆動方法。
【請求項１６】
前記基準電圧は接地電圧であることを特徴とする請求項１５に記載のプレートライン駆動方法。
【請求項１７】
前記プレートラインを前記ワードラインから分離する段階と、
前記プレートラインを前記基準電圧に接続する段階と、
前記ワードラインを非活性化させる段階と
をさらに含むことを特徴とする請求項１６に記載のプレートライン駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はランダムアクセスメモリ装置に関するものであり、より詳しくはセグメントプレートラインスキム（ｓｅｇｍｅｎｔｅｄ  ｐｌａｔｅ  ｌｉｎｅ  ｓｃｈｅｍｅ）を有する不揮発性強誘電体ランダムアクセスメモリ装置及びプレートライン駆動方法に関するものである。
【０００２】
【従来の技術】
強誘電体ランダムアクセスメモリは、各メモリセルの貯蔵素子として強誘電体キャパシタを使用する。各メモリセルは、強誘電体キャパシタの電気的な分極によってロジック状態を貯蔵する。強誘電体キャパシタは、プレート（電極）の間に誘電物質を有し、誘電物質は、ＰＺＴ（ｌｅａｄ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ）のような強誘電体物質を含む。強誘電体キャパシタのプレートに電圧が印加されるとき、強誘電体物質は電界方向に分極される。強誘電体キャパシタの分極状態を変化させるためのスイッチングスレッショルド電圧は、強制電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）と定義する。強誘電体キャパシタの１プレートはアクセストランジスタを通してビットラインに接続され、他のプレートはプレートライン（ｐｌａｔｅ  ｌｉｎｅ）（駆動ライン：ｄｒｉｖｅ  ｌｉｎｅ）に接続され、これはＵ．Ｓ．Ｐａｔ．Ｎｏ．５７５１６２６に“ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＭＥＭＯＲＹ  ＵＳＩＮＧ  ＦＥＲＲＯＥＬＥＣＴＲＩＣＲＥＦＥＲＥＮＣＥ  ＣＥＬＬＳ”という題目で掲載されている。
【０００３】
強誘電体キャパシタはヒステリシスを示し、キャパシタでの電流流れはキャパシタの分極状態に依存する。もしキャパシタに印加された電圧が強制電圧より大きいと、強誘電体キャパシタは、印加された電圧極性によって分極状態が変化する。分極状態は、電源が除去された後にも維持されることによって不揮発性を提供する。強誘電体キャパシタは、約１ｎｓｅｃ以内に分極状態がスイッチされ、これはＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭのような大部分の他の不揮発性メモリのプログラム時間より速い。
【０００４】
メモリセルからデータを読出す（または書き込む）ためには、強誘電体キャパシタのプレートの間に電圧差が発生するようにプレートラインが駆動される。プレートラインを駆動する技術は、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９２４１０に“ＣＩＲＣＵＩＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＤＵＣＩＮＧ  Ａ  ＣＯＭＰＥＮＳＡＴＩＯＮ  ＯＦ  Ａ  ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＣＡＰＡＣＩＴＯＲ  ＢＹ  ＭＵＬＴＩＰＬＥ  ＰＵＬＳＩＮＧ  ＯＦ  ＴＨＥ  ＰＬＡＴＥ  ＬＩＮＥ  ＦＯＬＬＯＷＩＮＧ  Ａ  ＷＲＩＴＥ  ＯＰＥＲＡＴＩＯＮ”という題目で、あるいはＵ．Ｓ．Ｐａｔ．Ｎｏ．５０８６４１２に“ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＦＥＲＲＯＥＬＥＣＴＲＩＣＭＥＭＯＲＹ”という題目で掲載されている。このような米国特許は、メモリセルのアレイ及びデコーダを開示し、デコーダは、複数のワードライン及び複数のプレートライン（ワードラインに各々対応する）を通してアレイに接続される。前述した特許のデコーディング構造によると、ワードライン及びプレートラインがデコーダによって同時に選択駆動される。しかし、そのようなデコーディング構造は、高密度メモリ装置には不適当であり、これはプレートラインに共通に接続された強誘電体キャパシタの数がプレートラインのＲＣデイレイの増加のために制限されるためである。
【０００５】
前述した問題点を解決する方法として、“セグメントプレートラインスキム（ｓｅｇｍｅｎｔｅｄ  ｐｌａｔｅ  ｌｉｎｅ  ｓｃｈｅｍｅ）と呼ばれる方法が提案されている。このセグメントプレートライン構造は、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９８３６６に“ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＮＯＮＶＯＬＡＴＩＬＥ  ＲＡＮＤＯＭ  ＡＣＣＥＳＳ  ＭＥＭＯＲＹ  ＵＴＩＬＩＺＩＮＧ  ＳＥＬＦ−ＢＯＯＳＴＩＮＧ  ＰＬＡＴＥ  ＬＩＮＥ  ＳＥＧＭＥＮＴ  ＤＲＩＶＥＲＳ”という題目で、あるいはＵ．Ｓ．Ｐａｔ．Ｎｏ．５３７３４６３に“ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＮＯＮＶＯＬＡＴＩＬＥ  ＲＡＮＤＯＭ  ＡＣＣＥＳＳ  ＭＥＭＯＲＹ  ＨＡＶＩＮＧ  ＤＲＩＶＥ  ＬＩＮＥ  ＳＥＧＭＥＮＴＳ”という題目で各々掲載されているし。
【０００６】
上記両特許に掲載されたセグメントプレートライン構造によると、非活性状態のプレートラインセグメントに接続されたメモリセルの分極状態が変化することを防止することによって疲労（ｆａｔｉｇｕｅ）を減らし、メモリの使用可能な動作寿命を延長することができる。
【０００７】
【発明が解決しようとする課題】
しかし、上記のセグメントプレートライン構造下で、非選択のプレートラインセグメントは書き込み／読出し動作の間にフローティング状態になるため、非選択のプレートラインセグメントは、周辺ノイズ及び信号カップリングの影響を受ける。即ち、非選択のプレートラインセグメントは、選択されたビットラインに、さらに選択されたプレートラインセグメントに電気的に接続される。それ故、非選択のプレートラインセグメントに各々接続された強誘電体キャパシタの分極方向が、選択されたプレートラインセグメントと関連した読出し／書き込みサイクルの間に変化することがある。これによって感知マージンが減少し、非選択のプレートラインセグメントに各々接続された強誘電体キャパシタに貯蔵されたデータが破壊されることがある。
【０００８】
本発明の目的は、読出し／書き込みサイクルの間に非選択のプレートラインセグメントがフローティング状態となることを防止することができるセグメントプレートラインスキムの不揮発性強誘電体ランダムアクセスメモリ装置及びプレートライン駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の１特徴によると、本発明の不揮発性強誘電体ランダムアクセスメモリ装置は、第１方向に配列されたワードラインと、第１方向に配列された第１プレートラインと、第１方向と直交する第２方向に配列された複数のビットラインと、各々がワードラインと対応するビットラインの交差領域に配列された複数の第１メモリセルと、第１スイッチ制御信号に応じてプレートラインの一端をワードラインに接続する第１スイッチ回路と、第２スイッチ制御信号に応じてプレートラインの他端を基準電圧に接続する第２スイッチ回路とを含む。
【００１０】
上記装置において、第１メモリセルの各々は、具体的には、ワードラインに接続されたゲートを有するアクセストランジスタと、このアクセストランジスタを通して対応するビットラインに接続される第１プレート及びプレートラインに接続される第２プレートを有する強誘電体キャパシタとを含む。
【００１１】
また、第１スイッチ回路は、第１スイッチ制御信号を受け入れるゲート及びワードラインとプレートラインとの間に形成された電流通路を有する第１ＮＭＯＳトランジスタからなる。
【００１２】
また、第２スイッチ回路は、第２スイッチ制御信号を受け入れるゲート及びプレートラインと基準電圧との間に形成された電流通路を有する第２ＮＭＯＳトランジスタからなる。
【００１３】
また、基準電圧は接地電圧である。
【００１４】
また、第２方向に配列された複数の第２ビットラインと、第１プレートラインと電気的に絶縁され、第１方向に配列された第２プレートラインと、ワードラインと複数の第２ビットラインのうち対応するビットラインの交差領域に配列された複数の第２メモリセルと、第３スイッチ制御信号に応じて第２プレートラインの一端をワードラインに接続する第３スイッチ回路と、第４スイッチ制御信号に応じて第２プレートラインの他端を基準電圧に接続する第４スイッチ回路とを上記装置にさらに含めることができる。
【００１５】
この含めた例において、第３スイッチ回路は、具体的には、第３スイッチ制御信号を受け入れるゲート及びワードラインと第２プレートラインとの間に形成された電流通路を有する第１ＮＭＯＳトランジスタからなり、第４スイッチ回路は、第４スイッチ制御信号を受け入れるゲート及び第２プレートラインと基準電圧との間に形成された電流通路を有する第２ＮＭＯＳトランジスタからなる。
【００１６】
また、複数の第１メモリセルのうち少なくとも１つのメモリセルが選択されるときは、第１プレートラインがワードラインに接続されるように第１スイッチ制御信号が活性化されるが、第２スイッチ制御信号は非活性化され、第２プレートラインがワードラインから分離されるように第３スイッチ制御信号は非活性化され、第４スイッチ制御信号は活性化される。
【００１７】
一方、複数の第２メモリセルのうち少なくとも１つのメモリセルが選択されるときは、第１スイッチ制御信号が非活性化されるが、第１プレートラインが基準電圧に接続されるように第２スイッチ制御信号は活性化され、第２プレートラインがワードラインに接続されるように第３スイッチ制御信号は活性化されるが、第４スイッチ制御信号は非活性化される。
【００１８】
本発明の他の特徴によると、本発明の不揮発性強誘電体ランダムアクセスメモリ装置は、複数のメモリブロックに分かれたメモリセルアレイと、複数のブロックを通して第１方向に配列された複数のワードラインと、複数のワードラインのうち１つを選択する行デコーダとを含み、メモリブロックの各々は、第２方向に配列された複数のビットラインと、第１方向に配列された複数のプレートラインセグメントと、対応するワードラインとビットラインの交差領域に配列された複数のメモリセルと、各々が複数のプレートラインセグメントに対応し、第１スイッチ制御信号に応じて対応するプレートラインセグメントの一端を対応するワードラインに接続する複数の第１スイッチトランジスタと、各々が複数のプレートラインセグメントに対応し、対応する第２スイッチ制御信号に応じてプレートラインセグメントの他端を接地電圧に接続する複数の第２スイッチトランジスタとを含む。
【００１９】
この他の特徴による装置において、各メモリブロック内のメモリセルの各々は、具体的には、対応するワードラインに接続されたゲートを有するアクセストランジスタと、このアクセストランジスタを通して対応するビットラインに接続された第１プレート及び対応するプレートラインセグメントに接続された第２プレートを有する強誘電体キャパシタとを含む。
【００２０】
また、第１スイッチトランジスタの各々は、第１スイッチ制御信号を受け入れるゲート及び対応するワードラインと対応するプレートラインセグメントとの間に形成された電流通路を有するＮＭＯＳトランジスタからなる。
【００２１】
また、第２スイッチトランジスタの各々は、第２スイッチ制御信号を受け入れるゲート及び対応するプレートラインセグメントと接地電圧との間に形成された電流通路を有するＮＭＯＳトランジスタからなる。
【００２２】
また、所定の選択されたメモリブロックに対してデータの読出し、あるいは書き込みが行われるとき、選択されたメモリブロックに関連した第１スイッチ制御信号は活性化され、選択されたメモリブロックに関連した第２スイッチ制御信号は非活性化されるが、非選択のメモリブロックの各々に関連した第１スイッチ制御信号は非活性化され、非選択のメモリブロックの各々に関連した第２スイッチ制御信号は活性化される。
【００２３】
本発明の他の特徴によると、本発明のプレートライン駆動方法は、第１方向に配列されたワードラインと、第１方向に配列されたプレートラインと、第２方向に配列された複数のビットラインと、ワードラインラインと対応するビットラインの交差領域に各々配列された複数のメモリセルとを有する不揮発性強誘電体ランダムアクセスメモリ装置のプレートライン駆動方法において、プレートラインを基準電圧に充電する段階と、プレートラインを基準電圧から分離する段階と、プレートラインを基準電圧から分離した後、ワードラインをプレートラインに接続する段階と、プレートラインがプレートライン電圧を有するようにワードラインを活性化させる段階とを含む。
【００２４】
この駆動方法において、基準電圧は具体的には接地電圧である。
【００２５】
プレートラインをワードラインから分離する段階と、プレートラインを基準電圧に接続する段階と、ワードラインを非活性化させる段階とを上記駆動方法にさらに含めることができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態をが詳しく説明する。
図１は、本発明による不揮発性強誘電体ランダムアクセスメモリ（ｎｏｎｖｏｌａｔｉｌｅ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＮＶＦＲＡＭ）装置の望ましい実施形態である。本発明によるＮＶＦＲＡＭ装置は、セグメントプレートスキム（又はローカルプレートラインスキム；ｌｏｃａｌ  ｐｌａｔｅ  ｌｉｎｅ  ｓｃｈｅｍｅ）を有し、このようなスキムによると、非選択のプレートラインセグメントに接続されたメモリセルの分極状態が変化することを防止することによって疲労を減らし、メモリの使用可能な動作寿命を延長することができる。それだけではなく、メモリアレイの総電力消耗が減少し、かつプレートラインセグメントを遷移させることに要求される時間がノンセグメント（ｎｏｎ−ｓｅｇｍｅｎｔｅｄ）プレートラインと比較すると非常に減少する。
【００２７】
図１を参照すると、本発明のＮＶＦＲＡＭ装置は、メモリセルアレイ１００を含み、このアレイ１００は、データ情報を貯蔵して複数のメモリブロック１００ａ〜１００ｂに分離されている。複数のワードラインＷＬｉ（ｉ＝０〜ｍ）は、メモリブロック１００ａ〜１００ｂを通して伸長するように行方向に並列配列されている。各々のメモリブロック１００ａ〜１００ｂは、行方向に並列配列された複数のプレートラインセグメントＰＬＳｉ（又はローカルプレートライン）と、列方向に並列配列された複数のビットラインＢＬｊ（ｊ＝０〜ｎ）を含む。各メモリブロック１００ａ〜１００ｂ内に設けられる複数のプレートラインセグメントＰＬＳｉは、ワードラインＷＬｉに各々対応する。
【００２８】
各メモリブロック１００ａ〜１００ｂには、アクセストランジスタ１０と強誘電体キャパシタ１２を各々有する複数のメモリセルＭＣが設けられる。任意の行に配列されたメモリセル各々のアクセストランジスタ１０は、行に対応するワードラインＷＬｉに接続されたゲートを有する。任意の行に配列されたメモリセル各々の強誘電体キャパシタ１２は、対応するアクセストランジスタ１０を通して対応するビットラインＢＬｊに接続された１プレートと、対応するプレートラインセグメントＰＬＳｉに接続された他のプレートを有する。
【００２９】
図１に図示されたように、各メモリブロック１００ａ〜１００ｂ内に設けられるプレートラインセグメントＰＬＳｉの各々の一端は、ＮＭＯＳトランジスタ１４を通して対応するワードラインＷＬｉに各々接続され、トランジスタ１４は、スイッチコントローラ１６０から発生された対応するスイッチ制御信号ＳＥＬａ〜ＳＥＬｂに応じてスイッチング動作を実施する。プレートラインセグメントＰＬＳｉの各々の他端は、ＮＭＯＳトランジスタ１６を介して基準電圧（例えば、接地電圧）に各々接続され、トランジスタ１６は、スイッチコントローラ１６０から生成された対応するスイッチ制御信号ＰＲＣＨＧａ〜ＰＲＣＨＧｂに応じて各々スイッチ動作を実施する。
【００３０】
例えば、メモリブロック１００ａに設けられるプレートラインセグメントＰＬＳ０は、ロジック高レベルのスイッチ制御信号ＳＥＬａに応じてターンオンされるＮＭＯＳトランジスタ１４を通して対応するワードラインＷＬ０に接続されたり、ロジック高レベルのスイッチ制御信号ＰＲＣＨＧａに応じてターンオンされるＮＭＯＳトランジスタ１６を通して接地電圧に接続される。他のメモリブロック１００ｂに設けられるプレートラインセグメントＰＬＳ０は、ロジック高レベルのスイッチ制御信号ＳＥＬｂに応じてターンオンされるＮＭＯＳトランジスタ１４を通して対応するワードラインＷＬ０に接続されたり、ロジック高レベルのスイッチ制御信号ＰＲＣＨＧｂに応じてターンオンされるＮＭＯＳトランジスタ１６を通して接地電圧に接続される。メモリブロック１００ａ〜１００ｂに設けられる他のプレートラインセグメントＰＬＳ１〜ＰＬＳｍは、前述と同一の方法で対応するワードラインＷＬ１〜ＷＬｍ、又は接地電圧に接続される。
【００３１】
続いて、図１を参照すると、ワードラインＷＬ０〜ＷＬｍは行デコーダ１２０に接続される。行デコーダ１２０は、行アドレスに応じてワードラインＷＬ０〜ＷＬｍのうち１つを選択駆動する。各メモリブロック１００ａ〜１００ｂのビットラインＢＬ０〜ＢＬｎは、感知増幅器／列デコーダ回路１４０に接続される。この回路１４０は、各メモリブロック１００ａ〜１００ｂのビットラインＢＬｊ各々のための列デコーダ及び感知増幅器を含む。列デコーダは、列アドレスに応じて対応するビットラインを選択する。感知増幅器は、対応するビットライン上の信号を感知増幅し、読出しサイクルの間に対応する出力データ信号を外部に出力する。書き込みサイクルの間に、感知増幅器は、対応するビットラインを通してメモリセルにロジック‘１’、又はロジック‘０’を書き込むための駆動器として使用される。
【００３２】
図２は、図１で使用された制御信号のタイミング図を示す図面である。この図を参照して本発明による不揮発性強誘電体ランダムアクセスメモリ装置の読み出し動作を以下詳細に説明する。
まず、一例として、メモリブロック１００ａからデータが読み出される場合、メモリブロック１００ｂのスイッチ制御信号ＳＥＬｂは低に維持され、スイッチ制御信号ＰＲＣＨＧｂは高に維持される。この条件下から、メモリブロック１００ｂのＮＭＯＳトランジスタ１４はターンオフされ、ＮＭＯＳトランジスタ１６はターンオンされる。これは、ワードラインＷＬｉをメモリブロック１００ｂの対応するプレートラインセグメントＰＬＳｉから分離させ（絶縁させ）、メモリブロック１００ｂのプレートラインセグメントＰＬＳｉを接地させる。同様に他の非選択のメモリブロックのプレートラインセグメントＰＬＳｉは、対応するワードラインＷＬｉから分離された状態下で前述と同一の方法で接地される。
【００３３】
メモリブロック１００ａが選択されるとき、図２に図示されたように、スイッチ制御信号ＰＲＣＨＧａがロジック高レベルからロジック低レベルに遷移する。これは選択されたメモリブロック１００ａのＮＭＯＳトランジスタ１６をターンオフさせ、その結果プレートラインセグメントＰＬＳｉは接地電圧から分離される。その上、メモリブロック１００ａが選択されるとき、スイッチ制御信号ＳＥＬａがロジック低レベルからロジック高レベルに遷移する。これは選択されたメモリブロック１００ａのＮＭＯＳトランジスタ１４をターンオンさせ、その結果プレートラインセグメントＰＬＳｉは、対応するＮＭＯＳトランジスタ１４を通して接地電圧レベルの対応するワードラインＷＬｉに各々接続される。それ故、選択されたメモリブロック１００ａのプレートラインセグメントＰＬＳ０〜ＰＬＳｍは、続いて接地電圧レベルに維持される。
【００３４】
ついで、選択されたワードライン、例えばワードラインＷＬ０がロジック高レベルになるとき、選択されたワードラインＷＬ０に対応するプレートラインセグメントＰＬＳ０もＮＭＯＳトランジスタ１４を通して強制電圧より高い電圧に駆動される。すると、プレートラインセグメントＰＬＳ０に接続された各強誘電体キャパシタ１２の両プレートの間に電圧差が発生するために、強誘電体キャパシタ１２の各々は、分極状態によってスイッチされたりノンスイッチ（ｎｏｎ−ｓｗｉｔｃｈｅｄ）される。さらに、例えば、ロジック‘１’のデータを貯蔵したメモリセルＭＣに接続されたビットライン上の電圧は、ロジック‘０’のデータを貯蔵するメモリセルＭＣに接続されたビットライン上の電圧より高くなる。
【００３５】
図２に図示されたように、感知増幅器イネーブル信号ＳＡＥがロジック低レベルからロジック高レベルに遷移するとき、ビットラインＢＬ０〜ＢＬｍ上の電圧は、対応する感知増幅器を通して電源電圧、又は接地電圧に各々増幅される。さらに、ビットラインＢＬ０〜ＢＬｎのうち所定のビットラインが列デコーダ回路１４０によって選択されることによって、選択されたビットライン上の電圧が出力データとして外部に出力される。所定時間が経過した後、スイッチ制御信号ＳＥＬａがロジック高レベルからロジック低レベルに遷移するとき、プレートラインセグメントＰＬＳｉは、対応するワードラインＷＬｉと分離される。そしてスイッチ制御信号ＰＲＣＨＧａがロジック低レベルからロジック高レベルに遷移するとき、プレートラインセグメントＰＬＳｉは、対応するＮＭＯＳトランジスタ１６を通して各々接地される。このとき、選択されたワードラインＷＬ０に接続されたメモリブロック１００ａのメモリセルに対するライトバック動作（ｗｒｉｔｅ−ｂａｃｋ  ｏｐｅｒａｔｉｏｎ）が実施される。その後、読み出し動作は、図２に図示されたように選択されたワードラインＷＬ０及び感知増幅器イネーブル信号ＳＡＥを非活性化させることによって終了する。
【００３６】
以上のような本発明の装置は、第一に、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９２４１０あるいはＵ．Ｓ．Ｐａｔ．Ｎｏ．５０８６４１２によって構成された行デコーダ構造と比較すると、行デコーダ構造によって占有されるチップ面積を非常に減少できる。従って、不揮発性強誘電体ランダムアクセスメモリ装置のレイアウト効率が向上する。
第二に、スイッチ制御信号ＳＥＬａ〜ＳＥＬｂの電圧レベルを調節することによって選択されたプレートラインセグメント上の電圧レベルを自由に調節することができる。これは強誘電体キャパシタの両プレート間の電圧差を自由に調節して感知マージンを向上させることができることを意味する。
最後に、書き込み／読出しサイクルの間に、非選択のプレートラインセグメントがフローティング状態になることを防止することができる。詳しく述べると、選択されたメモリブロックにおいては、非選択のプレートラインセグメントがロジック高レベルのスイッチ制御信号によってターンオンされたＮＭＯＳトランジスタ１４を通して接地電圧レベルの非選択のワードラインに各々接続される。一方、非選択のメモリブロックにおいては、全てのプレートラインセグメントＰＬＳｉが、スイッチ制御信号ＰＲＣＨＧによってターンオンされたＮＭＯＳトランジスタ１６を通して各々接地される。それ故、選択されたプレートラインセグメントを除く他のプレートラインセグメントは、書き込み／読み出しサイクルの間に周辺ノイズ及び信号カップリングの影響を受けない。これは他のプレートラインセグメントに接続された強誘電体キャパシタの各々の分極方向を一定に、そして安定に維持することを意味する。結果的に、本発明による不揮発性強誘電体ランダムアクセスメモリ装置の信頼性を向上させることができる。
【００３７】
【発明の効果】
以上詳細に説明したように本発明によれば、プレートラインセグメントがフローティング状態になることを防止してセグメントプレートラインスキムの不揮発性強誘電体ランダムアクセスメモリ装置の信頼性を向上させることができるとともに、感知マージンを向上させることができる。
【図面の簡単な説明】
【図１】本発明による不揮発性強誘電体ランダムアクセスメモリ装置の望ましい実施形態を示す回路図。
【図２】図１で使用される制御信号を示す波形図。
【符号の説明】
１０  アクセストランジスタ
１２  強誘電体キャパシタ
１４，１６  ＮＭＯＳトランジスタ
１００  メモリセルアレイ
１００ａ，１００ｂ  メモリブロック
１２０  行デコーダ
１４０  感知増幅器／列デコーダ回路
１６０  スイッチコントローラ
ＭＣ  メモリセル
ＷＬ０〜ＷＬｍ  ワードライン
ＰＬＳ０〜ＰＬＳｍ  プレートラインセグメント
【図１】
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【図２】
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