(57)【特許請求の範囲】
【請求項１】
第１の導電型のドリフト領域（１１）を含む半導体ダイと、
前記ドリフト領域上に設けられた第２の導電型のＰ型本体と、
前記Ｐ型本体を通って前記ドリフト領域内まで延びている複数のトレンチと、
前記トレンチの各々に側壁に設けられたゲート絶縁体と、
前記トレンチ内に充填されたゲート電極と、
前記トレンチ内に設けられ、かつ前記各々のゲート電極上に全体的に被覆されたシリサイド層と、
前記トレンチ内に設けられ、かつ前記シリサイド層上に設けられたＴＥＯＳを構成し、さらに、前記半導体ダイの表面と実質的に同じ高さである酸化膜プラグと、
前記トレンチに隣接して前記Ｐ型本体内の上部に設けられた第１の導電型の導電性領域と、
前記半導体ダイ上で、かつ前記第１の導電型の導電領域の各々と電気的に接触されるとともに、前記Ｐ型本体と電気的に接触された第１のコンタクトを有し、
前記酸化膜プラグと前記シリサイド層との間には他の絶縁体はなく、しかも、前記第１のコンタクトが、前記酸化膜プラグと前記第１の導電型の導電性領域上に設けられていることを特徴とするパワー半導体デバイス。
【請求項２】
前記トレンチの各々の底部に厚くされた酸化膜を備えたことを特徴とする請求項１に記載のパワー半導体デバイス。
【請求項３】
基板と、該基板上に配置された前記ドリフト領域と、前記基板と電気的に接触している第２のコンタクトとを備えたことを特徴とする請求項１に記載のパワー半導体デバイス。
【請求項４】
前記第１の導電型の導電性領域がソース領域で、前記第１のコンタクトがソースコンタクトで、前記第２のコンタクトがドレインコンタクトであることを特徴とする請求項３に記載のパワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスに関し、より詳細には、自己整合ソース及びコンタクトを有するトレンチ型電界効果トランジスタに関し、特に、低電圧トレンチ（ｔｒｅｎｃｈ）型ＭＯＳＦＥＴの構造に関する。
【背景技術】
【０００２】
低電圧トレンチ型ＭＯＳ（金属酸化膜半導体）電界効果トランジスタ（ＦＥＴ）は、よく知られている。
【０００３】
図１及び図２は、従来の低電圧トレンチ型ＭＯＳＦＥＴを示す図で、図１は、成長された酸化膜がポリシリコンゲートにキャップを施した従来のデバイスの活性領域の小部分を示す横断面図で、図２は、図１に示した従来のデバイスの末端領域の小部分を示す横断面図である。
【０００４】
このトレンチ型ＭＯＳＦＥＴにおいて、Ｎ＋基板１０は、その底部にドレイン電極（図示せず）を備え、またその上にエピタキシャル成長されたＮ−ドリフト層１１を有している。
【０００５】
Ｎ−ドリフト領域１１内にはＰ型本体拡散領域１２が形成され、また、Ｎ＋ソース層９がＰ型本体拡散領域１２中へ拡散している。Ｐ型本体拡散領域１２中へトレンチ１３，１４がエッチングされ、それぞれゲート酸化膜１５，１６で裏張りされ、また、それぞれ導電性ポリシリコンゲート１７，１８が充填されている。また、導電性ポリシリコン領域１７，１８の頂部には、熱成長した酸化膜のキャップがあり、このキャップは、四エチルオルトシリケート（ＴＥＯＳ）絶縁層２０で被覆されている。また、ゲート電極２１（図２）が、全ての導電性ポリシリコン領域１７，１８に接続されている（接続部は図示されていない）。
【０００６】
図示されるようにコンタクトのトレンチ２５が形成され、このトレンチ２５の底部にＰ＋コンタクト拡散部２６が形成される。最後に、ウエハ頂部に、ソースメタル３０が蒸着され、分離されて、ゲートメタルコンタクト３１（図２）を形成し、コンタクト３１はゲート電極２１に接触している。また、導電性ポリシリコン領域１７，１８の頂部にある成長された酸化膜キャップが、導電性ポリシリコン領域１７，１８をソースメタル３０から絶縁していた。この成長された酸化膜キャップが故障の原因となっている。
【０００７】
図示している構造は、寸法Ｘｃｈの横のチャネル、有効チャネル長Ｌ１ｃｈ、及びチャネル長Ｌｃｈを提供する（図２）。
【０００８】
作動の際、装置のブレークダウン電圧は、チャネル長Ｘｃｈ及びＬ１ｃｈにより、コンタクトのエッチングにより、かつ、それぞれの浅いＮ＋埋め込み部２５及びＰ＋埋め込み部２６により制限される。
【０００９】
さらに、コンタクトの製造シーケンスによってブレークダウン電圧ＢＶに制限が課せられるために、チャネル長Ｌｃｈは、最大空乏幅よりもかなり大きい。コンタクト整合性が重要な工程パラメータであり、メタルのステップカバレージが問題である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
今日のトレンチ型パワーＭＯＳゲートデバイスでは、コンタクトをエッチングしていること、及び浅い埋め込み（ｓｈａｌｌｏｗ  ｉｍｐｌａｎｔ）を用いているため、製造方法が複雑になっている。したがって、コンタクトのエッチングに関しては、不完全なシリコンのエッチング及びメタルのステップカバレージ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）の問題が、また不完全なトレンチの充填の問題が存在する。さらに、深いコンタクト中への浅い埋め込みは、デバイスのＢＶｄｓｓを低下させる欠陥を有している。
【００１１】
さらに、低電圧トレンチ型ＭＯＳＦＥＴでは、オン抵抗（ＲＤＳＯＮ）がチャネル寄与率に高度に依存し、それは全ＲＤＳＯＮの４０％を超えている。したがって、ＲＤＳＯＮを低下させるため、チャネル密度の増加、及びチャネル長の縮小が望ましい。しかしながら、セル密度を増加させることは、デバイス及び製造方法の設計における複雑さをもたらす。
【００１２】
さらに、製造方法において、それぞれのトレンチが導電性ポリシリコンゲート物質で充填され、ポリシリコンのゲートからソース電極を絶縁する酸化膜でキャップを施している。この酸化膜は、従来、成長している酸化膜である。酸化膜キャップが成長する結果として、製造上の問題が生じることが見出されている。
【００１３】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、トレンチ型低電圧ＭＯＳＦＥＴの製造の複雑性を低減し、かつまたＲＤＳＯＮをも低下させるようにしたパワー半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１４】
本発明のトレンチ型パワーＭＯＳゲートデバイスは、
・トレンチ内の厚くしている底部酸化膜；
・単純化している電流流路；
・末端領域にソースが存在しないこと；
・（重要なコンタクト整合の問題、及びメタルのステップカバレージの問題をなくするため）シリコンの中へコンタクトをエッチングしないこと；
・トレンチ内のポリシリコンゲートの頂部を覆う堆積された酸化膜
を用いた構造を提供する。
【００１５】
また、本発明のトレンチ型パワーＭＯＳゲートデバイスは、活性領域において、ソース／ゲート重複部は、拡散によってのみ形成させ、かつトレンチ内のゲート酸化膜層は、ポリシリコンエッチングのプラズマから、またソース埋め込みの損傷から遮蔽されている。
【００１６】
また、本発明の顕著な特徴によれば、導電性ポリシリコンゲートにキャップを施すのに使用する酸化膜は、成長される酸化膜よりもむしろ堆積される酸化膜である。
【００１７】
その結果得られた構造は、低減された製造の複雑性、より低いＲＤＳＯＮ；同一の電流におけるより小さいダイサイズ、及び改良された製造歩留りを有している。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の態様について説明する。  
図３は、図１及び図２のデバイスの１つの改良例を示した図で、ゲートポリシリコン上にシリサイドを有する図１の横断面図である。導電性ポリシリコン充填物１７，１８は、ゲート端子への有効横方向ゲート抵抗を低下させる金属シリサイド（ｓｉｌｉｃｉｄｅ）層４０，４１によりそれぞれ被覆される。さらに、それぞれトレンチ１３，１４の底部４５，４６においてゲート酸化膜１５，１６を厚くしている。その上さらに、図３において、より厚いハードマスク（ｈａｒｄｍａｓｋ）を使用し、かつ導電性ポリシリコン充填物１７，１８の中心における凹所をハードマスク下方に到達させない。また、図３において、デバイスのＱｇを決定するソース／ゲートの重複は、拡散によってのみ形成される。最後に、ゲート酸化膜１５，１６は、ポリシリコンエッチングプラズマから、またソース埋め込みプラズマから遮蔽されている。
【００１９】
図４及び図５は、本発明のトレンチ型パワーＭＯＳゲートデバイスの構成図で、図４は、トレンチ内のポリシリコンへの堆積されたキャッピング酸化膜を含む本発明の特徴を有する、図１の横断面図と同様の横断面図で、図５は、図４のデバイスの末端領域を示す横断面図である。
【００２０】
本発明のパワー半導体デバイスは、シリコンダイと、複数のトレンチ１３，１４と、酸化膜プラグ２０と、Ｎ＋ソース拡散部９と、ソース電極３０とから構成されている。
【００２１】
シリコンダイは、Ｎ−ドリフト領域１１及びこのＮ−ドリフト領域１１の頂部に設けられたＰ型チャネル領域１２を有する。複数のトレンチ１３，１４は、シリコンダイの頂部内側に向かって設けられ、かつＰ型チャネル領域（Ｐ型本体）１２を通ってＮ−ドリフト領域１１内まで直角に延在し、壁上にゲート誘電体を有し、かつ導電性ポリシリコン充填物１７，１８でシリコンダイの頂部の表面下方の高さまで充填された間隔を有している。
【００２２】
酸化膜プラグ２０は、導電性ポリシリコン充填物１７，１８の各々の頂部に設けられ、かつ少なくともトレンチ１３，１４の頂部に充填している。Ｎ＋ソース拡散部９は、トレンチ１３，１４の壁の頂部内側に設けられ、かつトレンチ１３，１４の各々の頂部に短い横延長部を有し、所定の深さでポリシリコン充填物１７，１８の頂部下方に広がり、互いに間隔を有している。ソース電極３０は、シリコンダイの頂部を覆うとともに、Ｎ＋ソース領域９の頂部表面に接触し、かつＮ＋ソース領域９間のＰ型チャネル領域１２に接触している。
【００２３】
厚くした底部の酸化膜４５，４６を使用している点が、シリサイドとしているゲート素子４０，４１（これらは図６では除去している）がそうであるように、注目される点である。さらに、しかし、ソース層９は末端部まで延びていない（図５）、また、シリコンの中へコンタクトをエッチングすることは行わない（重要なソース整合性の問題、及びメタルのステップカバレージの問題が避けられる）。さらに、単純化された電流流路を提供している。
【００２４】
本発明の特徴は、導電性ポリシリコン充填物１７，１８の上方の酸化膜キャップ２０（シリサイド層４０，４１は除去できる）は、堆積された酸化膜、好ましくは厚さ４０００Åを有する低密度ＴＥＯＳとしており、かつシリコン表面とおよそ同じ高さとなるようエッチングして戻している点である。
【００２５】
本発明のトレンチ型パワーＭＯＳゲートデバイスを作製するのに使用されている１つの方法は、下記の基本ステップを用いている。
【００２６】
ステップ１；まず、半導体ウエハもしくはチップのＮ−ドリフト領域（図４及び図５の領域１１）の表面頂部に，厚さ約２４０Åまでパッド酸化膜を成長させる。  
ステップ２；次に、Ｎ−ドリフト領域１１の頂部中にＰ形チャネル埋め込み部を形成する。  
ステップ３；次に、Ｐ型チャネル埋め込み部の頂部に、厚さ約３５００Åまで窒化膜を付着させる。
【００２７】
ステップ４；次に、デバイスの表面頂部に活性マスクを形成し、末端部のトレンチ（図１から図５には図示されないが、図６に図示している）を深さ０．７ミクロンまで形成できる。  
ステップ５；次に、チャネルのドライブ（ｄｒｉｖｅ）、Ｐ埋め込みのドライブを約１１００℃で約３０分間実施して、Ｐ型チャネル領域１２を形成する。  
ステップ６；次に、フィールド酸化ステップを実施して、厚さ約５０００Åまで酸化膜を形成する。
【００２８】
ステップ７；次に、活性領域トレンチマスクを形成して、深さ１．１ミクロン及び幅０．４ミクロンまでトレンチ１７、１８をエッチングする。他のトレンチ寸法を使用できる。  
ステップ８；次に、犠牲（ｓａｃｒｉｆｉｃｉａｌ）酸化膜（４５０Å）及びエッチングを実施する。  
ステップ９；次に、パッド酸化膜２４０Åを成長させ、続いて，トレンチ壁上に、また壁の間のメサ（ｍｅｓａ）表面頂部上に、ゲート窒化膜を付着させる。
【００２９】
ステップ１０；次に、乾式窒化膜エッチングにより、トレンチ底部から窒化膜を除去する。  
ステップ１１；次に、酸化膜４５をトレンチ底部に２０００Åまで成長させる。  
ステップ１２；次に、湿式窒化膜エッチングにより、垂直トレンチ壁の窒化膜を除去する。
【００３０】
ステップ１３；次に、空にしたトレンチ壁に、ゲート酸化膜（１５、１６）を成長させる。  
ステップ１４；次に、ウエハ上及びトレンチの中へ、厚さ５０００Åまでポリシリコンを堆積させる。  
ステップ１５；次に、ＰＯＣｌ堆積を行い、かつドライブを実施してポリシリコン物質１７，１８を導電性とする。
【００３１】
ステップ１６；次に、ポリシリコンをエッチングし、シリコン表面下方に深さ約０．１５ミクロン（±０．１ミクロン）の凹所を形成する。  
ステップ１７；次に、ポリ酸化膜（ｐｏｌｙｏｘｉｄｅ）を約４５０Åまで形成する。  
ステップ１８；次に、窒化膜上の酸化膜のエッチングを実施し、窒化膜を約１０００Åだけ横に後退させて、ソース埋め込みのために、トレンチ間のメサのコーナを空にする。
【００３２】
ステップ１９；次に、ＡＭＥ酸化膜エッチングに続いて、Ｎ＋ソース領域９を形成するために、ヒ素源打ち込みを実施する。  
ステップ２０；その後、かつ本発明の重要な特徴に従って、厚さ約４０００Åまで低密度ＴＥＯＳ堆積を実施して、図４及び図５における酸化膜プラグ２０を形成する。酸化膜プラグは成長させないで、堆積させ、デバイスの信頼性向上をもたらす点が注目に値する。
【００３３】
ステップ２１；その後、酸化膜とのソースのドライブを実施し、続いて、コンタクトマスクについて行う。ソースは、水平範囲は短く、トレンチの中へ深く広がり、主としてゲート酸化膜に沿うようにし、キャップ酸化膜には沿わないように留意する。
【００３４】
ステップ２２；これらのステップに続いて、ＳＰ＋打ち込み、及びドライブを行う。
【００３５】
ステップ２３；メタルの予備清浄化ステップに続いて、ＦＭスパッタ、メタルマスク、及びアルミニウムのエッチングを行う。  
ステップ２４；次に、標準的な仕上げステップを使用し、それに続いてＮ＋ウエハ１０の底部にバックメタル（ｂａｃｋ  ｍｅｔａｌ）（図示されない）を形成する。
【００３６】
図６は、図４に示したトレンチ型パワーＭＯＳゲートデバイスの改良された末端部構造を示す横断面図である。図４のデバイスについての、また上述した方法により作製した、改良された末端部（トレンチ末端）を示している。図６において、図４のものと同じ構成要素は、同一の参照番号を付してある。
【００３７】
図６において、酸化膜プラグ２０が明らかに後退されて（ステップ１８及び１９）、ソースメタル３０への横方向ソース領域コンタクト面を提供している。さらに、新規な末端部は、上述したステップ７で形成されたフィールド酸化膜１０１、ステップ１４からステップ１６で形成された導電性ポリシリコンフィールドプレート１０２、及び、上述したステップ２０で形成される堆積されたＴＥＯＳ層１０３で被覆される、上述したステップ４で形成された末端部トレンチ１００を有する。
【００３８】
図３〜図６に示した構造により、図１及び図２の従来のデバイスと比較して、トレンチのセル密度を増加させること、及び同一ＢＶにおけるチャネル長Ｌｃｈの縮小が可能になり、したがって、より小型のチャネル構造が可能になる。
【００３９】
本発明は、その特定の実施形態に関連して記述されているが、当分野の技術者には多くの他の変形及び修正、ならびに他の用途が明らかになるであろう。したがって、本明細書における特定の開示によって、本発明が限定されないことが好ましい。
【図面の簡単な説明】
【００４０】
【図１】成長された酸化膜がポリシリコンゲートにキャップを施している従来のデバイスの活性領域の小部分を示す横断面図である。
【図２】図１に示した従来のデバイスの末端領域の小部分を示す横断面図である。
【図３】図１及び図２のデバイスの１つの改良例を示した図で、ゲートポリシリコン上にシリサイドを有する図１の横断面図である。
【図４】トレンチ内のポリシリコンへの堆積されたキャッピング酸化膜を含む本発明の特徴を有する、図１の横断面図と同様の横断面図である。
【図５】図４に示したデバイスの末端領域を示す横断面図である。
【図６】図４に示したデバイスの改良された末端部構造を示す横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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