(57)【特許請求の範囲】
【請求項１】
２つの入力端子にアナログ電圧信号および基準電圧信号が入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換する差動増幅回路と、
前記差動増幅回路に対する２つの入力電圧を切り替え信号に基づいて入れ替える切り替えスイッチ回路と、
１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する変換出力データの平均値を算出するデジタル信号処理回路を備え、
前記デジタル信号処理回路は、
前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の２つの変換出力データに対して信号符号を統一する符号統一回路と、
前記符号統一回路により信号符号が統一された２つの１ビットデータを一時的に保持するデータ保持レジスタと、
前記データ保持レジスタに保持された２つの１ビットデータを加算し、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出されるデジタル加算器とを具備することを特徴とするアナログ・デジタル変換回路。
【請求項２】
前記符号統一回路は、前記差動増幅回路の変換出力データと前記切り替え信号が入力する排他的論理和回路であることを特徴とする請求項１記載のアナログ・デジタル変換回路。
【請求項３】
前記各回路は１個の半導体チップ上に形成されており、前記切り替えスイッチ回路、データ保持レジスタおよびデジタル加算器は、クロック信号に同期して動作することを特徴とする請求項１記載のアナログ・デジタル変換回路。
【請求項４】
２つの入力端子にアナログ電圧信号および基準電圧信号が入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換する差動増幅回路と、
前記アナログ電圧信号をｎビット精度のデジタルデータに逐次変換するための前記基準電圧信号を逐次発生するデジタル・アナログ変換回路と、
前記デジタル・アナログ変換回路の入力として（ｎ＋１）ビットのデジタル信号を逐次生成するためのデジタル制御ロジックと、
前記差動増幅回路の２つの入力電圧を（ｎ＋１）ビットの逐次変換を単位として切り替え信号に基づいて入れ替えるための切り替えスイッチ回路と、
前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の変換出力データの各ビット毎に信号符号を統一する符号統一回路と、
前記差動増幅回路から逐次出力され、前記符号統一回路により各ビット毎に信号の符号が統一された（ｎ＋１）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換レジスタと、
１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する２つの（ｎ＋１）ビットの変換出力データをそれぞれ一時的に保持するデータ保持レジスタと、
前記データ保持レジスタに保持された２つの（ｎ＋１）ビットのデータを加算し、加算結果のデータのうち最下位ビットを除く上位ｎビットが出力として取り出されるデジタル加算器
とを具備することを特徴とするｎビット精度の出力を持った逐次比較型のアナログ・デジタル変換回路。
【請求項５】
前記符号統一回路は、前記差動増幅回路の変換出力データと前記切り替え信号が入力する排他的論理和回路であることを特徴とする請求項４記載のアナログ・デジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ電圧をデジタルデータに変換するためのアナログ・デジタル変換回路（ＡＤコンバータ）に係り、特にアナログ信号電圧とＡＤ変換基準電圧とを差動増幅回路で電圧比較する方式のＡＤコンバータに関するもので、例えばデジタル温度計用のＬＳＩに適用されるものである。
【０００２】
【従来の技術】
図４は、従来の１ビット出力のＡＤコンバータの一例を示している。
【０００３】
このＡＤコンバータは、差動増幅回路DIFFの一方の入力端子（例えば"+" 入力端子）にアナログ信号電圧Vin を入力し、差動増幅回路DIFFの他方の入力端子（"-" 入力端子）にＡＤ変換の基準電圧Vrefを入力する。そして、２つの入力の電位差Vdiff ( =Vin - Vref)を差動増幅回路DIFFで増幅することによりデジタル信号に変換する。ここで、差動増幅回路DIFFの増幅率Ａが10000 であるとすると、出力電圧Vout = 10000× Vdiff = 10000×( Vin - Vref) となる。
【０００４】
しかし、実際の差動増幅回路DIFFは入力にオフセット電圧Voffset をもつので、実際の出力電圧Vout'= 10000×(Vin - Vref - Voffset ) となり、Vin とVrefの電位差が小さかった場合にはVoffset に依存してVout' が変化してしまう。
【０００５】
例えば、Vin = 1.52V 、Vref = 1.50Vの状態で、Voffset = 0.03V であった場合には、Vout'= 10000×(1.52 - 1.50 - 0.03 )  = -100Vになるが、実際の出力電圧範囲は正の電源電圧〜接地電位までであるので、出力電圧範囲の下限である0Vが出力されることになる。
【０００６】
これに対して、上記と同じ入力条件においてVoffset が0.01V しかなかった場合には、Vout'= 10000×(1.52 - 1.50 -0.01 ) = 100V になるが、実際の出力電圧範囲が正の電源電圧〜接地電位までであるので、出力電圧範囲の上限である正の電源電圧と同じ電圧が出力されることになる。
【０００７】
上記したようにＡＤコンバータの基本構成となる差動増幅回路DIFFのオフセット電圧Voffset が異なる場合の出力電圧Vout' を比較すると、Voffset によってVout' が変化する、つまりＡＤ変換出力信号が変化してしまう。
【０００８】
【発明が解決しようとする課題】
上記したように従来のＡＤコンバータは、電圧比較用の差動増幅回路のオフセット電圧Voffset が変化すると、差動増幅回路の出力電圧が変化し、ＡＤ変換出力信号が変化してしまうという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、電圧比較用の差動増幅回路のオフセット電圧のばらつきの影響を打ち消すことができ、差動増幅回路の精度を高くしなくてもＡＤ変換誤差を少なくすることが可能になるアナログ・デジタル変換回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１のアナログ・デジタル変換回路は、２つの入力端子にアナログ電圧信号および基準電圧信号が入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換する差動増幅回路と、前記差動増幅回路に対する２つの入力電圧を切り替え信号に基づいて入れ替える切り替えスイッチ回路と、１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する変換出力データの平均値を算出するデジタル信号処理回路を備え、前記デジタル信号処理回路は、前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の２つの変換出力データに対して信号符号を統一する符号統一回路と、前記符号統一回路により信号符号が統一された２つの１ビットデータを一時的に保持するデータ保持レジスタと、前記データ保持レジスタに保持された２つの１ビットデータを加算し、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出されるデジタル加算器とを具備することを特徴とする。
【００１１】
本発明の第２のアナログ・デジタル変換回路は、２つの入力端子にアナログ電圧信号および基準電圧信号が入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換する差動増幅回路と、前記アナログ電圧信号をｎビット精度のデジタルデータに逐次変換するための前記基準電圧信号を逐次発生するデジタル・アナログ変換回路と、前記デジタル・アナログ変換回路の入力として（ｎ＋１）ビットのデジタル信号を逐次生成するためのデジタル制御ロジックと、前記差動増幅回路の２つの入力電圧を（ｎ＋１）ビットの逐次変換を単位として切り替え信号に基づいて入れ替えるための切り替えスイッチ回路と、前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の変換出力データの各ビット毎に信号符号を統一する符号統一回路と、前記差動増幅回路から逐次出力され、前記符号統一回路により各ビット毎に信号の符号が統一された（ｎ＋１）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換レジスタと、１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する２つの（ｎ＋１）ビットの変換出力データをそれぞれ一時的に保持するデータ保持レジスタと、前記データ保持レジスタに保持された２つの（ｎ＋１）ビットのデータを加算し、加算結果のデータのうち最下位ビットを除く上位ｎビットが出力として取り出されるデジタル加算器とを具備することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る１ビット出力のＡＤコンバータを示している。
【００１４】
このＡＤコンバータは、差動増幅回路DIFFと、１回のＡＤ変換処理期間内に上記差動増幅回路の２つの入力電圧（アナログ入力信号電圧Vin と基準電圧Vref）を切り替え信号に基づいて入れ替える切り替えスイッチ回路MPX と、１回のＡＤ変換処理期間内における差動増幅回路DIFFに対する２つの入力電圧の入れ替え前後に対応する変換出力データの平均値を算出するデジタル信号処理回路10とを有する。
【００１５】
前記差動増幅回路DIFFは、従来例のＡＤコンバータで使用されていたものと同様の差動増幅演算回路からなり、２つの入力端子にアナログ電圧Vin および基準電圧Vrefが入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換するものである。
【００１６】
前記デジタル信号処理回路10は、符号統一回路と、データ保持レジスタREG1、REG2と、デジタル加算器ADD とを有する。
【００１７】
上記符号統一回路は、前記２つの入力電圧の入れ替え前後に対応する差動増幅回路DIFFの２つの変換出力データに対して信号符号を統一する、つまり、差動増幅回路DIFFに対する２つの入力電圧が入れ替わったために生じる差動増幅回路DIFFの出力信号（１ビットデータ）の正転・反転を調整するものである。本例では、符号統一回路として、差動増幅回路DIFFの変換出力データと切り替え信号が入力する排他的論理和回路EXORが用いられる。
【００１８】
この排他的論理和回路EXORは、差動増幅回路DIFFの第１の入力端子（"+" 入力端子）にVin が入力され、第２の入力端子（"-" 入力端子）にVrefが入力された状態の時は、差動増幅回路DIFFの出力データをそのまま出力し、上記とは逆に"-" 入力端子にVrefが入力され、"+" 入力端子にVin が入力された状態の時は、差動増幅回路DIFFの出力データを反転して出力する。
【００１９】
前記データ保持レジスタREG1、REG2は、差動増幅回路DIFFの２つの入力信号を入れ替えた２つの動作状態毎の信号符号が統一された２つの１ビットデータをそれぞれ一時的に保持するものである。本例では、第１の動作状態において差動増幅回路DIFFおよび排他的論理和回路EXORによって算出されたデジタルデータを第１のデータ保持レジスタREG1に一時的に保持し、第２の動作状態において差動増幅回路DIFFおよび排他的論理和回路EXORによって算出されたデジタルデータを第２のデータ保持レジスタREG2に一時的に保持する。
【００２０】
前記デジタル加算器ADD は、前記２つのデータ保持レジスタREG1、REG2に保持された２つの１ビットデータを加算するものであり、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出される。
【００２１】
なお、上記ＡＤコンバータは１個のＬＳＩチップ上に形成されており、前記切り替えスイッチ回路MPX 、排他的論理和回路EXOR、各データ保持レジスタREG1、REG2およびデジタル加算器ADD は、クロック信号に同期して動作するものである。
【００２２】
次に、上記構成のＡＤコンバータの動作を説明する。ＡＤ変換動作は外部からの制御に基づいて開始する。
【００２３】
まず、第１の動作状態として、アナログ入力端子に入力するVin が切り替えスイッチ回路MPX を通して差動増幅回路DIFFの"+" 側入力端子に入力されるとともに、基準電圧入力端子に入力するVrefが切り替えスイッチ回路MPX を通して差動増幅回路DIFFの"-" 側入力端子に入力される。
【００２４】
差動増幅回路DIFFは、上記２つの入力電圧Vin 、Vrefの電位差をその増幅率Ａ分だけ増幅し、出力電圧Voutを出力端子から出力する。
【００２５】
排他的論理和回路EXORは、上記差動増幅回路DIFFのVoutが一方の入力信号となり、前記切り替えスイッチ回路MPX における入力経路の切り替えに使用された切り替え信号が他方の入力となり、この２つの入力の排他的論理和演算を行う。
【００２６】
この結果、差動増幅回路DIFFからの入力信号が切り替えスイッチ回路MPX における２つの入力の経路を切り替えに使用された切り替え信号の論理レベルに応じて入力信号の正転・反転が調整されて出力される。この際、差動入力回路DIFFの"+" 端子にVin が入力されている場合は、差動増幅回路DIFFの出力信号がそのまま出力され、差動増幅回路DIFFの"-" 端子にVin が入力されている場合は、差動増幅回路DIFFの出力信号の論理レベルが反転されて出力する。この第１の動作状態における排他的論理和回路EXORの出力信号は、第１のデータ保持レジスタREG1に一時的に保持される。
【００２７】
次に、第２の動作状態として、Vin が切り替えスイッチ回路MPX を通して差動増幅回路DIFFの"-" 側入力端子に入力されるとともに、Vrefが切り替えスイッチ回路MPX を通して差動増幅回路の"+" 側入力端子に入力される。
【００２８】
差動増幅回路DIFFは、上記２つの入力電圧Vin 、Vrefの電位差をその増幅率Ａ分だけ増幅し、Voutを出力端子から出力する。この際、２つの入力が前記第１の動作状態とは入れ替わっているので、差動増幅回路DIFFから第１の動作状態の時と比べて反転した信号が出力される。
【００２９】
排他的論理和回路EXORは、上記差動増幅回路DIFFから出力された信号と前記切り替えスイッチ回路MPX における入力経路の切り替えに使用された切り替え信号との排他的論理和演算を行う。この際、切り替え信号は第１の動作状態の時と比べて反転しているので、差動増幅回路DIFFから出力された信号の論理レベルが排他的論理和回路EXORによって反転されて出力する。この第２の動作状態における排他的論理和回路EXORの出力信号は、第２のデータ保持レジスタREG2に一時的に保持される。
【００３０】
上記した各動作状態毎の差動増幅回路DIFFの入力信号、出力信号の関係を表１に示す。なお、差動増幅回路DIFFから正の電源電圧の1/2 以上の電圧が出力される場合を出力信号の"High"、差動増幅回路DIFFから正の電源電圧の1/2 以下の電圧が出力される場合を出力信号の"Low" として表わす。
【００３１】
【表１】
0003869228.tif 000002
【００３２】
前記第１のデータ保持レジスタREG1および第２のデータ保持レジスタREG2に保存された各データはデジタル加算器ADD に入力されて加算されることにより、第１の動作状態のＡＤ変換出力値と第２の動作状態のＡＤ変換出力値との平均値がとられる。この際、加算結果の丸め処理が行われ、例えば表２に示すように、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出される。この加算結果の丸め処理による誤差は、差動増幅回路DIFFのオフセット電圧Voffset のばらつきの影響がに比べて十分に小さいものとすれば、実際上は殆んど無視することができる。
【００３３】
【表２】
0003869228.tif 000003
【００３４】
上記ＡＤコンバータのＡＤ変換動作において、差動増幅回路DIFFのVoffset を考慮すると、差動増幅器DIFFの閾値電圧Vth がVoffset 分だけ高い状態でＡＤ変換が行われている。即ち、第１の動作状態では、VrefがVoffset 分だけ高い状態でＡＤ変換され、第２の動作状態ではVin がVoffset 分だけ高い状態でＡＤ変換されていることに相当する。Vrefを基準にすると、第１の動作状態でのＡＤ変換出力値はVoffset 分だけ加算されており、第２の動作状態でのＡＤ変換出力値はVoffset 分だけ減算されているので、両者の値を平均化することによりVoffset分を相殺することが可能になる。
【００３５】
即ち、差動増幅回路DIFFの出力電圧Voutの平均値は、
Ａ×[{ (Vin - Vref + Voffset) + (Vin - Vref - Voffset )}／２]
＝Ａ×(Vin - Vref)
となる。但し、Voutは、差動増幅回路DIFFの出力電圧範囲が正の電源電圧から接地電位までとなっているので、正の電源電圧以上の場合は正の電源電圧が、負の電圧となる場合には接地電位が出力される。
【００３６】
上記ＡＤコンバータによれば、１回分のＡＤ変換処理期間内に２つの入力の入れ替えを行って２回のＡＤ変換動作を行い、２回のＡＤ変換出力の平均値を算出して差動増幅回路DIFFのVoffset を相殺する。これにより、差動増幅回路DIFFのVoffset の温度等によるばらつきの影響を打ち消すことができるので、差動増幅回路DIFFの精度を高くしなくてもＡＤ変換誤差を少なくすることが可能になり、温度や電源電圧、入力電圧等の外部条件によってＡＤ変換精度が変化することを回避することができる。
【００３７】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係る７ビット精度の出力を持った逐次比較型のＡＤコンバータを示している。
【００３８】
このＡＤコンバータは、図１に示した１ビット出力のＡＤコンバータと比べて、（１）８ビットのＤＡコンバータDAC と、デジタル制御ロジックDSP と、シリアル・パラレル変換レジスタ（例えばシフトレジスタ）REG0が追加されており、アナログ入力電圧Vin を逐次変換により８ビットデータに変換する点、（２）切り替えスイッチ回路MPX は、１回のＡＤ変換処理期間内における８ビットの逐次変換を単位として差動増幅回路DIFFの２つの入力電圧Vin 、Vrefを切り替え信号に基づいて入れ替える点、（３）第１のデータ保持レジスタREG1および第２のデータ保持レジスタREG2は、１回のＡＤ変換処理期間内における差動増幅回路DIFFに対する２つの入力電圧の入れ替え前後に対応するそれぞれ８ビットのデジタルデータを一時的に保持可能に構成されている点、（４）デジタル加算器ADD は、前記２つのデータ保持レジスタREG1、REG2に保持された２つの８ビットのデータを加算可能に構成されており、加算結果のデータのうち最下位ビットを除く上位７ビットが出力として取り出される点が異なり、その他は同じであるので図１中と同一符号を付している。
【００３９】
前記８ビットのＤＡコンバータDAC は、アナログ入力電圧Vin を８ビットのデジタルデータに逐次変換するための基準電圧Vrefを逐次発生するものである。
【００４０】
前記デジタル制御ロジックDSP は、ＤＡコンバータDAC の入力として８ビットのデジタル信号を逐次生成するものである。
【００４１】
前記シリアル・パラレル変換レジスタREG0は、差動増幅回路DIFFから逐次出力され、排他的論理和回路EXORによって各ビット毎に信号の符号が統一された８ビットのシリアルデータをパラレルデータに変換するものである。
【００４２】
図３は、図２中のデジタル制御ロジックDSP の出力データの推移の一部を示す。
【００４３】
次に、上記構成のＡＤコンバータの動作について図３を参照して説明する。
【００４４】
まず最初に、デジタル制御ロジックDSP からデータ128 に相当する８ビットのデジタル信号がＤＡコンバータDAC へ供給され、ＤＡコンバータDAC は基準電圧発生用電圧Vrinの1/2 の電圧を基準電圧Vrefとして出力する。
【００４５】
差動増幅回路DIFFは、VrefとVin を比較し、Vref < Vinの場合は"High"を出力し、Vref > Vinの場合は"Low" を出力する。この出力は第１の実施形態と同様の排他的論理和回路EXORを経てデジタル制御ロジックDSP に入力し、DSP は先に出力したデータ128 に対して、Vref < Vinの時は128 × 1/2の値を加算し、Vref > Vinの時は128 × 1/2の値を減算する。このDSP の演算結果に応じて、ＤＡコンバータDAC の出力電圧VrefがVrin×3/4 もしくはVrin×1/4 の値に変更され、この新しく設定されたVrefとVin を差動増幅回路DIFFで再び比較する。
【００４６】
以下、図３に示すような逐次変換の動作フローにしたがい、上記した一連の比較、演算の計算を７回繰り返すことに得られた８ビットのＡＤ変換結果が、シリアル・パラレル変換レジスタREG0でシリアル・パラレル変換され、２進数データとして保持される。
【００４７】
上記したような逐次変換動作は、第１の実施形態と同様に差動増幅回路の２つの入力を入れ替えて２回行われ、第１の動作状態（第１回目）の８ビットのＡＤ変換結果が第１のデータ保持レジスタREG1に一時的に保持され、第２の動作状態（第２回目）の８ビットのＡＤ変換結果が第２のデータ保持レジスタREG2に一時的に保持される。
【００４８】
上記第１のデータ保持レジスタREG1および第２のデータ保持レジスタREG2に保存された各データはデジタル加算器ADD に入力されて加算されることにより、第１の動作状態の８ビットのＡＤ変換出力値と第２の動作状態のＡＤ変換出力値との平均値がとられる。この際、加算結果の丸め処理が行われ、加算結果のデータのうち最下位ビットを除く上位７ビットが最終出力として取り出される。
【００４９】
この場合、差動増幅回路DIFFの出力は、
第１の動作状態の出力１＝Ａ×(Vin - Vref + Voffset)
第２の動作状態の出力２＝Ａ×(Vin - Vref - Voffset)
である。最終的に出力されるデータは、出力１と出力２の平均値であり、
最終出力＝（出力１＋出力２）／２＝Ａ×(Vin - Vref)
となり、差動増幅回路DIFFのVoffset に依存しないデータが得られる。
【００５０】
上記した各実施形態のＡＤコンバータにおいては、１回分のＡＤ変換処理期間内に２つの入力を入れ替えることにより２回のＡＤ変換動作を行うので、変換処理の速度は低下するが、例えば温度により差動増幅回路DIFFのVoffset が変動する影響を避けたいが、低速でも支障がない応用機器（デバイス）に適用する場合には問題がない。
【００５１】
例えばデジタル温度計に実装するＩＣに上記第２の実施形態ＡＤコンバータを形成した場合、温度によって差動増幅回路DIFFのVoffset が時々刻々に変動したとしても、例えば１００〜２００ＫＨｚのクロック信号によって１回分のＡＤ変換処理を１ｍｓ程度で繰り返すようにすれば、差動増幅回路DIFFのVoffset の変動を打ち消したＡＤ変換値（計温結果）を得ることが可能になる。
【００５２】
【発明の効果】
上述したように本発明のＡＤコンバータによれば、差動増幅回路のオフセット電圧に依存しないＡＤ変換を行うことができ、差動増幅回路のオフセット電圧を相殺することが可能になり、温度や電源電圧、入力電圧等の外部条件によってＡＤ変換精度が変化することを回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る１ビット出力のＡＤコンバータを示すブロック図。
【図２】本発明の第２の実施形態に係る７ビット精度の出力を持った逐次比較型のＡＤコンバータを示すブロック図。
【図３】図２中のDSP の出力データの推移の一部を示すフロー図。
【図４】従来の１ビット出力のＡＤコンバータの一例を示すブロック図。
【符号の説明】
DIFF…差動増幅回路、
MPX …切り替えスイッチ回路、
Vin …アナログ入力電圧、
Vref…基準電圧、
10…デジタル信号処理回路、
EXOR…符号統一回路（排他的論理和回路）、
REG1、REG2…データ保持レジスタ、
ADD …デジタル加算器。
【図１】
0003869228.tif 000004
【図２】
0003869228.tif 000005
【図３】
0003869228.tif 000006
【図４】
0003869228.tif 000007