(57)【特許請求の範囲】
【請求項１】
データを記憶する不揮発性メモリと、該不揮発性メモリに直列接続し前記不揮発性メモリを選択するトランジスタとを備え、前記不揮発性メモリと前記トランジスタとの接続点を出力端子とする半導体不揮発性記憶装置であって、
前記トランジスタは、並列接続した第１のトランジスタと第２のトランジスタとからなり、
前記第１のトランジスタはデータの書き込み及び消去時に導通状態となり、
前記第２のトランジスタはデータの読み出し時に導通状態となり、
前記第１のトランジスタが導通状態となるときのオン抵抗は、前記第２のトランジスタが導通状態となるときのオン抵抗より小さいことを特徴とする半導体不揮発性記憶装置。
【請求項２】
前記第１のトランジスタのチャネル幅を、前記第２のトランジスタのチャネル幅よりも大きくすることによって、前記第１のトランジスタが導通状態となるときのオン抵抗が前記第２のトランジスタが導通状態となるときのオン抵抗より小さくなることを特徴とする請求項１記載の半導体不揮発性記憶装置。
【請求項３】
前記第１のトランジスタのチャネル長を、前記第２のトランジスタのチャネル長よりも小さくすることによって、前記第１のトランジスタが導通状態となるときのオン抵抗が前記第２のトランジスタが導通状態となるときのオン抵抗より小さくなることを特徴とする請求項１記載の半導体不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリとトランジスタで構成する半導体不揮発性記憶装置において、不揮発性メモリの書き込みと消去と読み出しをするための回路構成に関する。
【０００２】
【従来の技術】
[背景技術の説明]
近年、フラッシュメモリ（浮遊ゲート型エレクトリカリー・イレイザブル・プログラマブル・リードオンリーメモリ：ＥＥＰＲＯＭ）に代表される不揮発性メモリは、携帯機器の発展と爆発的な浸透によって需要が高まっている。
この不揮発性メモリの重要な課題として大容量化がある。この大容量化には、素子を小さくして高集積化する方法と、１つの素子にいくつかの異なる記憶状態でデータを保持する多値技術化の方法とがある。また携帯機器に半導体不揮発性記憶装置を搭載する場合には、さらに低消費電力化が課題として加わる。
【０００３】
携帯機器はほとんどがバッテリーで動いている。従って、このバッテリーの電力をできるだけ消費しないで機器を稼動することが重要になる。
現在、バッテリーの長寿命化や、搭載する半導体集積回路装置（ＩＣ）の低消費電力化も含めて開発が盛んに行われている。不揮発性メモリも、データの書き込み、消去、及び読み出しで頻繁にアクセスし、電力を消費している。
【０００４】
不揮発性メモリへの書き込み、消去、及び読み出しの際に重要になるのは、いかに少ない消費電力でこれらの書き込み、消去、及び読み出し動作を行うかである。書き込みと消去においては、書き込みや消去が正常に行われなかった時は、再書き込みや再消去を行う必要があり、これらの再書き込みや再消去が行われることは無駄に電力を消費するので問題である。
また読み出しの際にも、できるだけ電力を消費しないで、データを取り出すことが重要になる。
【０００５】
このようなことから再書き込みや再消去がないように、書き込みや消去時に必要充分な電圧を不揮発性メモリに供給することが必要である。また読み出しの際には、できるだけ消費電力が少なくなるように行うことが必要となる。
【０００６】
本発明における半導体不揮発性記憶装置は、この問題点に着目してなされた。以下に従来技術における半導体不揮発性記憶装置について説明する。
【０００７】
[従来技術の半導体不揮発性記憶装置の構造と動作説明：図２]
まず従来技術の半導体不揮発性記憶装置の構造について、図２の回路図を用いて以下に説明する。
半導体不揮発性装置は、データを記憶する不揮発性メモリ１８と、この不揮発性メモリ１８の選択用のトランジスタ７４とからなる。トランジスタ７４のグランド電位となるソース端子７４Ｓと、不揮発性メモリ１８のプログラム電圧印加用のドレイン端子１８Ｄとの間に、ビット選択用のトランジスタ７４と、データを記憶する不揮発性メモリ１８とを配置する。トランジスタ７４と不揮発性メモリ１８とは直列に接続し、トランジスタ７４と不揮発性メモリ１８との接続点を出力端子６とする。
【０００８】
トランジスタ７４のゲート端子７４Ｇには選択信号を入力する。トランジスタ７４のゲート端子７４Ｇに選択信号を入力することで、トランジスタ７４が導通状態又は非導通状態となり、不揮発性メモリ１８への書き込み、消去、及び読み出しの際に必要な電圧を制御することが可能となる。
不揮発性メモリ１８のゲート端子１８Ｇにも選択信号を入力する。不揮発性メモリ１８のゲート端子１８Ｇに選択信号を入力することにより、不揮発性メモリ１８が導通状態又は非導通状態となり、書き込み、消去、及び読み出しが可能となる。
このように従来技術の半導体不揮発性記憶装置では、ビット選択用のトランジスタ７４が１つで書き込み、消去、及び読み出しの動作を行っていた。
【０００９】
つぎに図２に示す従来技術における半導体不揮発性記憶装置の動作について説明する。まず書き込み動作について説明する。
トランジスタ７４のゲート端子７４Ｇと不揮発性メモリ１８のゲート端子１８Ｇとに選択信号を入力し、トランジスタ７４と不揮発性メモリ１８とを導通状態にする。
この導通状態で不揮発性メモリ１８のドレイン端子１８Ｄにプログラム電圧を印加すると、トランジスタ７４のソース端子７４Ｓはグランド電位になっているため、不揮発性メモリ１８のドレイン端子１８Ｄからトランジスタ７４のソース端子７４Ｓに向かって電流が流れる。このときに、不揮発性メモリ１８のゲート端子１８Ｇに印加している電圧によって、電荷が不揮発性メモリ１８に蓄積し、書き込み状態となる。ここで、不揮発性メモリ１８のドレイン端子１８Ｄに印加するプログラム電圧が正電圧であれば蓄積する電荷は電子であり、不揮発性メモリ１８のドレイン端子１８Ｄに印加するプログラム電圧が負電圧であれば蓄積する電荷は正孔である。
【００１０】
ここで選択信号について説明する。トランジスタ７４がＮ型ＭＯＳトランジスタで、不揮発性メモリ１８がＮ型不揮発性メモリの場合、書き込みの時の選択信号はプログラム電圧である。また読み出し時の選択信号は、読み出し電圧（正電圧）である。
非選択信号は、書き込み、消去、及び読み出し時のいずれもグランド電位である。
ここで、プログラム電圧と読み出し電圧の大小関係は、プログラム電圧が読み出し電圧より大である。
【００１１】
続いて読み出し動作について説明する。トランジスタ７４のゲート端子７４Ｇと不揮発性メモリ１８のゲート端子１８Ｇとに選択信号を入力し、トランジスタ７４と不揮発性メモリ１８とを導通状態にする。
この導通状態で不揮発性メモリ１８のドレイン端子１８Ｄに読み出し電圧を印加すると、トランジスタ７４のソース端子７４Ｓはグランド電位になっているため、不揮発性メモリ１８のドレイン端子１８Ｄからトランジスタ７４のソース端子７４Ｓに向かって電流が流れる。このとき、出力端子６の電圧を測定することで、不揮発性メモリ１８の記憶状態が判断できる。
つまり不揮発性メモリ１８が書き込み状態であれば、不揮発性メモリ１８のゲート端子１８Ｇに選択信号を入力しても電荷が蓄積していることから導通状態にはならず非導通状態になり、不揮発性メモリ１８のドレイン端子１８Ｄからトランジスタ７４のソース端子７４Ｓに向かって流れる電流はほとんど無い。従って出力端子６の電圧はグランド電位と同程度になる。
【００１２】
不揮発性メモリ１８が書き込みされていない状態であれば、不揮発性メモリ１８のドレイン端子１８Ｄから読み出し電圧を印加すると、トランジスタ７４のソース端子７４Ｓはグランド電位になっていることから、不揮発性メモリ１８のドレイン端子１８Ｄからトランジスタ７４のソース端子７４Ｓに向かって電流が流れる。
このときの出力端子６の電圧は、トランジスタ７４と不揮発性メモリ１８の導通状態を抵抗で表した導通時の抵抗（以下オン抵抗と記載する）によって読み出し電圧を抵抗分割した値になる。
【００１３】
次に消去動作について説明する。トランジスタ７４のゲート端子７４Ｇには選択信号を入力し、不揮発性メモリ１８のゲート端子１８Ｇには非選択信号を入力する。これによりトランジスタ７４は導通状態になり、不揮発性メモリ１８は非導通状態になる。
このときに不揮発性メモリ１８のドレイン端子１８Ｄに消去電圧（プログラム電圧と同程度か若干高い電圧）を印加することで、不揮発性メモリ１８に蓄積している電荷を引き抜いて消去が行われる。
【００１４】
【発明が解決しようとする課題】
この図２に示す従来技術における半導体不揮発性記憶装置の問題点を図３、及び図４のグラフを用いて説明する。図３のグラフは、縦軸が不揮発性メモリ１８の書き込み後の閾値電圧を示し、横軸がチャネル幅とチャネル長をパターンレイアウトによって変えたときのトランジスタ７４のオン抵抗を示している。
【００１５】
図３から明らかなように、トランジスタ７４のオン抵抗が小さい場合には、トランジスタ７４における電圧降下が少なくなり、不揮発性メモリ１８に書き込みに必要な電圧が供給されることと、供給される電圧が大きいので大きな電流が流れる。このために、トランジスタ７４のオン抵抗が１００Ωのとき、不揮発性メモリ１８の書き込み後の閾値電圧は７．０Ｖ程度までシフトしている。
逆にトランジスタ７４のオン抵抗が大きい場合には、トランジスタ７４における電圧降下が大きくなり、不揮発性メモリ１８に書き込みに必要な電圧が供給されないことと、供給される電圧が小さいので小さな電流しか流れない。このために、トランジスタ７４のオン抵抗が１０ｋΩのとき、不揮発性メモリ１８の書き込み後の閾値電圧は１．０Ｖ程度にしかシフトしていない。
このように電圧と電流を必要とする書き込みの場合には、トランジスタ７４のサイズ（チャネル幅及びチャネル長）を最適化してオン抵抗を小さくして、不揮発性メモリ１８に書き込みに必要な電圧と電流を供給できるように設計する必要がある。
【００１６】
図４のグラフは、縦軸が読み出し時に不揮発性メモリ１８に流れる電流値を示し、横軸がチャネル幅とチャネル長をパターンレイアウトによって変えたときのトランジスタ７４のオン抵抗を示している。
【００１７】
図４から明らかように、トランジスタ７４のオン抵抗が大きい場合には、トランジスタ７４により流すことができる電流が制限される。このため、トランジスタ７４のオン抵抗が１０ｋΩのとき、読み出し時に不揮発性メモリ１８に流れる電流は１０ｎＡ程度であり、消費する電力が少ない状態で読み出し動作が可能になっている。
逆にトランジスタ７４のオン抵抗が１００Ωのとき、読み出し時に不揮発性メモリ１８に流れる電流は１０μＡ程度と大きく、消費電力が大きくなっている。このように消費電力を少なくして読み出し動作を行いたい場合には、トランジスタ７４のサイズ（チャネル幅及びチャネル長）を最適化してオン抵抗を大きくして電流ができるだけ流れないように設計する必要がある。
【００１８】
図３及び図４を用いて説明したように、トランジスタ７４のオン抵抗を小さくすれば不揮発性メモリ１８の書き込み後の閾値電圧は大きくシフトして書き込みがなされるが読み出し時の消費電力は大きくなり、トランジスタ７４のオン抵抗を大きくすれば読み出し時の消費電力は小さくなるが不揮発性メモリ１８の書き込み後の閾値電圧のシフトは小さく正常な書き込みができない。
【００１９】
このように書き込み時と読み出し時においてトランジスタ７４に要求される特性は全く逆になる。そのため従来技術の半導体不揮発性記憶装置においては、書き込み時に必要な電圧と電流を供給し、且つ読み出し時にはできるだけ消費電力を少なくする、という２つの特性を両立させることはできない。
【００２０】
〔発明の目的〕
本発明の目的は、上記のような従来の半導体不揮発性記憶装置の問題を解決して、不揮発性メモリの再書き込みという不具合がなく、読み出しの際も消費電力をできるだけ少なくして動作できる半導体不揮発性記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体不揮発性記憶装置においては、下記記載の手段を採用する。
【００２２】
本発明の半導体不揮発性記憶装置は、データを記憶する不揮発性メモリと、不揮発性メモリに直列接続し不揮発性メモリを選択するトランジスタとを備え、不揮発性メモリとトランジスタとの接続点を出力端子とする半導体不揮発性記憶装置であって、
トランジスタは、並列接続した第１のトランジスタと第２のトランジスタとからなり、
第１のトランジスタはデータの書き込み及び消去時に導通状態となり、第２のトランジスタはデータの読み出し時に導通状態となり、第１のトランジスタが導通状態となるときのオン抵抗は、第２のトランジスタが導通状態となるときのオン抵抗より小さいことを特
徴とする。
【００２３】
本発明の半導体不揮発性記憶装置では、第１のトランジスタのチャネル幅を、第２のトランジスタのチャネル幅よりも大きくすることによって、第１のトランジスタが導通状態となるときのオン抵抗が第２のトランジスタが導通状態となるときのオン抵抗より小さくなることを特徴とする。
【００２４】
本発明の半導体不揮発性記憶装置では、第１のトランジスタのチャネル長を、第２のトランジスタのチャネル長よりも小さくすることによって、第１のトランジスタが導通状態となるときのオン抵抗が第２のトランジスタが導通状態となるときのオン抵抗より小さくなることを特徴とする。
【００２５】
〔作用〕
本発明における半導体不揮発性記憶装置は、並列に接続した２つのトランジスタを不揮発性メモリと直列に接続する構成とする。そして、２つのトランジスタを、書き込み消去用と、読み出し用とに役割分担させる。
書き込み消去用のトランジスタは、再書き込みが無いように不揮発性メモリに書き込みに必要な電圧と電流が充分供給できるように、チャネル幅とチャネル長とを最適化する。読み出し用のトランジスタは、読み出し時に消費電力をできるだけ小さくなるようにチャネル幅とチャネル長とを最適化する。
【００２６】
この並列に接続した２つのトランジスタを、書き込み消去時と、読み出し時とで使い分けることにより、半導体不揮発性記憶装置は再書き込みが生じない書き込みを行うことが可能となると共に、読み出し時の消費電力を極めて小さくすることが可能となる。
【００２７】
【発明の実施の形態】
以下、図面を用いて本発明の半導体不揮発性記憶装置を実施するための最適な実施形態を説明する。
【００２８】
［構造説明：図１］
はじめに本発明の実施形態における半導体不揮発性記憶装置の構造を、図１の回路図を用いて説明する。
データを記憶する不揮発性メモリ１８と、この不揮発性メモリ１８の選択用で不揮発性メモリ１８に直列接続する２つのトランジスタ１４，１６とからなり、第１のトランジスタ１４と第２のトランジスタ１６とは並列に接続する。第１のトランジスタ１４のグランド電位となるソース端子１４Ｓと、不揮発性メモリ１８のプログラム電圧印加用のドレイン端子１８Ｄとの間に、書き込み及び消去時において用いるビット選択用の第１のトランジスタ１４と、読み出し時において用いるビット選択用の第２のトランジスタ１６と、データを記憶する不揮発性メモリ１８とを配置する。並列接続した第１のトランジスタ１４及び第２のトランジスタ１６と、この第１のトランジスタ１４及び第２のトランジスタ１６と直列接続した不揮発性メモリ１８との接続点を出力端子６とする。
第１のトランジスタ１４のゲート端子１４Ｇには、書き込みと消去の選択信号を入力する。第２のトランジスタ１６のゲート端子１６Ｇには、読み出しの選択信号を入力する。不揮発性メモリ１８のゲート端子１８Ｇには、書き込みと読み出しの選択信号を入力する。
【００２９】
［動作説明］
つぎに図１に示す本発明の実施形態における半導体不揮発性記憶装置の動作について説明する。はじめに書き込み動作を説明する。
書き込みを行う場合、第１のトランジスタ１４のゲート端子１４Ｇに書き込みの選択信号を入力し、第２のトランジスタ１６のゲート端子１６Ｇには非選択信号を入力する。ゲート端子１４Ｇに書き込みの選択信号が入力されると、第１のトランジスタ１４が導通状態になり、一方ゲート端子１６Ｇに非選択信号が入力された第２のトランジスタ１６は非導通状態になる。
第１のトランジスタ１４が導通状態、第２のトランジスタ１６が非導通状態
で、不揮発性メモリ１８のゲート端子１８Ｇに選択信号を入力することで書き込みが可能となり、不揮発性メモリ１８のドレイン端子１８Ｄにプログラム電圧を印加すると、不揮発性メモリ１８の電荷畜積層に電荷が注入され、その電荷が電荷畜積層に蓄積し書き込みが行われる。
【００３０】
つぎに読み出し動作を説明する。読み出しを行う場合、第１のトランジスタ１４のゲート端子１４Ｇに非選択信号を入力し、第２のトランジスタ１６のゲート端子１６Ｇに読み出しの選択信号を入力する。ゲート端子１４Ｇに非選択信号が入力された第１のトランジスタ１４は非導通状態になり、ゲート端子１６Ｇに読み出しの選択信号が入力された第２のトランジスタ１６が導通状態になる。
第１のトランジスタ１４が非導通、第２のトランジスタ１６が導通状態で、不揮発性メモリ１８のゲート端子１８Ｇに選択信号を入力することで読み出しが可能になり、不揮発性メモリ１８のドレイン端子１８Ｄに読み出し電圧を印加すると、不揮発性メモリ１８からのデータの読み出しが行われる。
【００３１】
不揮発性メモリ１８の書き込み及び非書き込み記憶状態は、第１のトランジスタ１４のゲート端子１４Ｇに非選択信号、第２のトランジスタ１６のゲート端子１６Ｇに選択信号をそれぞれ印加した状態で、出力端子６の電圧を測定することで得られる。
不揮発性メモリ１８が書き込み状態の場合には、不揮発性メモリ１８の閾値電圧が高くなっていることから、出力端子６からはグランド電位に近い電圧値が得られる。
【００３２】
また、不揮発性メモリ１８が書き込まれていない状態の場合には、不揮発性メモリ１８の閾値電圧は読み出し電圧以下であることから、不揮発性メモリ１８のドレイン端子１８Ｄとソース端子１４Ｓ間で電流が流れる。従って、第２のトランジスタ１６のオン抵抗と不揮発性メモリ１８のオン抵抗によって読み出し電圧を抵抗分割した値が出力端子６から得られる。
第２のトランジスタ１６のオン抵抗が不揮発性メモリ１８のオン抵抗よりも高い場合には、出力端子６からは読み出し電圧に近い電圧値が得られる。
【００３３】
つぎに消去動作を説明する。消去を行う場合、第１のトランジスタ１４のゲート端子１４Ｇには選択信号を入力し、第２のトランジスタ１６のゲート端子１６Ｇには非選択信号を入力し、不揮発性メモリ１８のゲート端子１８Ｇには非選択信号を入力する。これによって第１のトランジスタ１４は導通状態になり、第２のトランジスタ１６は非導通状態になり、不揮発性メモリ１８は非導通状態になる。
このときに不揮発性メモリ１８のドレイン端子１８Ｄから消去電圧（プログラム電圧と極性は同じで、電圧は同程度か若干高い電圧）を印加することで、不揮発性メモリ１８の電荷蓄積層に蓄積された電荷を引き抜くことにより消去が行われる。
【００３４】
ここで本発明によりフラッシュメモリ（浮遊ゲートＥＥＰＲＯＭ）に代表される不揮発性メモリへの書き込みと読み出しについて、図５〜図７の断面図を用いて詳細に説明する。まず図５を用いて不揮発性メモリの電荷蓄積状態による記憶状態の違いについて説明する。
【００３５】
不揮発性メモリ１８はＮチャネルのトランジスタ構造とする。書き込み時の蓄積電荷３６は電子とする。
Ｐ型半導体基板３２の表面に、第１の絶縁膜３５と、電荷蓄積層３４と、第２の絶縁膜３７と、Ｎ型ゲート電極２６とを順次形成する。第１の絶縁膜３５は膜厚が１０ｎｍ程度の酸化シリコン膜からなり、電荷蓄積層３４は膜厚が３００〜５００ｎｍの多結晶シリコン膜からなり、第２の絶縁膜３７は合計膜厚が１０ｎｍ程度の酸化シリコン膜と窒化シリコン膜の積層膜からなる。
Ｎ型ゲート電極２６と整合した領域のＰ型半導体基板３２の表面にＮ型ソース電極２８とＮ型ドレイン電極３０を設ける。
【００３６】
電荷蓄積層３４に電子からなる蓄積電荷３６が存在すれば、不揮発性メモリ１８は書き込まれている状態であり、電荷蓄積層３４に蓄積電荷３６が存在しなければ、不揮発性メモリ１８は書き込まれていない状態である。
【００３７】
次に不揮発性メモリ１８の書き込み動作について図６を用いて説明する。なお図６においては、図５と同一箇所には同一符号を付けている。
不揮発性メモリ１８への書き込みは、Ｎ型ソース電極２８に０Ｖ、Ｎ型ゲート電極２６に１２Ｖ、Ｎ型ドレイン電極３０に１０Ｖ、Ｐ型半導体基板３２に０Ｖをそれぞれに印加する。この電圧印加状態において、不揮発性メモリ１８の閾値電圧を１．０Ｖとした場合、この不揮発性メモリ１８は導通してＮ型ソース電極２８とＮ型ドレイン電極３０の間で電流が流れる。
【００３８】
Ｎ型ソース領域２８とＮ型ドレイン電極３０間に電流が流れると、破線で示すＮ型チャネル３８内で第１の絶縁膜３５の電位障壁を越えられるエネルギーを持った電子が発生する。このとき、電子と同時に正孔も発生する。
このＮ型チャネル３８に発生した電子が、Ｎ型ゲート電極２６の電界に引かれて電荷蓄積層３４中に捕獲される。電荷蓄積層３４に電子からなる蓄積電荷３６が捕獲されたことによりデータの書き込みが行われる。
【００３９】
次に図７の断面図と図８のグラフを用いて不揮発性メモリ１８の読み出し動作について説明する。図７においても、図５と同一箇所には同一符号を付けている。読み出し電圧は３Ｖとする。
不揮発性メモリ１８の読み出しは、Ｎ型ソース電極２８を０Ｖ、Ｎ型ゲート電極２６に３Ｖ、Ｎ型ドレイン電極３０に３Ｖ、Ｐ型半導体基板３２に０Ｖをそれぞれ印加する。
図６を用いて説明した書き込みがなされると、電荷蓄積層３４は電子の蓄積電荷３６が蓄積するためマイナスに帯電することになり、不揮発性メモリ１８の閾値電圧は高くなる。
【００４０】
書き込み前後の不揮発性メモリ１８の閾値電圧を図８を用いて説明する。図８のグラフは図７に示す不揮発性メモリ１８の単体特性を示すものである。図８のグラフにおいては、縦軸が不揮発性メモリ１８のＮ型ソース電極２８とＮ型ドレイン電極３０間に流れる電流（Ｉｄｓ）を示し、横軸がＮ型ゲート電極２６に印加する電圧（Ｖｇｓ）を示している。このＮ型ゲート電極２６に印加する電圧とＮ型ソース電極２８とＮ型ドレイン電極３０間に流れる電流との特性をＶｇｓ−Ｉｄｓ特性と称する。この図８のグラフには不揮発性メモリ１８の書き込み前のＶｇｓ−Ｉｄｓ特性４４（閾値電圧１．０Ｖ）と、書き込み後のＶｇｓ−Ｉｄｓ特性４６（閾値電圧７．０Ｖ）を示してある。
読み出しのときは、読み出し電圧（３Ｖ）をＮ型ゲート電極２６に印加してＮ型ソース電極２８とＮ型ドレイン電極３０間に流れる電流Ｉｄｓを評価する。
【００４１】
この図８のグラフから、書き込み後のＶｇｓ−Ｉｄｓ特性４６では、Ｎ型ゲート電極２６に３Ｖの電圧（Ｖｇｓ）を印加したときに、Ｎ型ソース電極２８とＮ型ドレイン電極３０間に流れる電流（Ｉｄｓ）の電流値が１０-12Ａ以下であり電流はほとんど流れない。
また書き込み前のＶｇｓ−Ｉｄｓ特性４４では、Ｎ型ゲート電極２６に３Ｖの電圧（Ｖｇｓ）を印加したときに、Ｎ型ソース電極２８とＮ型ドレイン電極３０間に流れる電流（Ｉｄｓ）の電流値が１０-3Ａ以上であり、不揮発性メモリ１８は導通状態である。
【００４２】
読み出し電圧を３Ｖで読み出した場合、書き込み後と書き込み前で電流（Ｉｄｓ）の差が約１０9倍近くあるので、書き込まれている場合と書き込まれていない場合の電流差が大きく記憶状態の判断がしやすくなる。
書き込み前と書き込み後の不揮発性メモリ１８の閾値電圧の差が小さいと、電流（Ｉｄｓ）の差も小さくなる。書き込み前後で電流差が小さい状態では、不揮発性メモリ１８の記憶状態の判断がしにくくなり、データの再書き込みを行う必要が出てくる。
【００４３】
【実施例】
次に第１のトランジスタと第２のトランジスタとをＮ型ＭＯＳトランジスタとし、不揮発性メモリをＮ型浮遊ゲート不揮発性メモリとして、より具体的な本発明の実施例を以下説明する。
はじめに図９と図１１とを用いて本発明の半導体不揮発性記憶装置の構造と動作について説明する。
【００４４】
図９に示すように、第１のＮ型ＭＯＳトランジスタ２０と第２のＮ型ＭＯＳトランジスタ２４を並列に接続し、並列接続した第１のＮ型ＭＯＳトランジスタ２０と第２のＮ型ＭＯＳトランジスタ２４にＮ型浮遊ゲート不揮発性メモリ２２を直列に接続する。並列接続した第１のＮ型ＭＯＳトランジスタ２０及び第２のＮ型ＭＯＳトランジスタ２４と、Ｎ型浮遊ゲート不揮発性メモリ２２とを直列に接続した接続点を出力端子６とする。
【００４５】
第１のＮ型ＭＯＳトランジスタ２０のソースと第２のＮ型ＭＯＳトランジスタ２４のソースを接続しソース端子２０Ｓとし、このソース端子２０Ｓはグランド電位にする。このように第２のＮ型ＭＯＳトランジスタ２４のソースは、第１のＮ型ＭＯＳトランジスタ２０のソースと共通になっているので、図９においてはソース端子２０Ｓとして図示している。
Ｎ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄは、書き込み時にはプログラム電圧（Ｖｐｒｏｇ）が印加され、読み出し時には読み出し電圧（Ｖｄｄ）が印加される。
【００４６】
第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０Ｇに、書き込み及び消去時には選択信号を入力し第１のＮ型ＭＯＳトランジスタ２０を導通状態とする。読み出し時にはゲート端子２０Ｇに非選択信号を入力し第１のＮ型ＭＯＳトランジスタ２０を非導通状態とする。
第２のＮ型ＭＯＳトランジスタ２４のゲート端子２４Ｇに、読み出し時には選択信号を入力し、第２のＮ型ＭＯＳトランジスタ２４を導通状態とする。書き込み及び消去時にはゲート端子２４Ｇに非選択信号を入力し、第２のＮ型ＭＯＳトランジスタ２４を非導通状態とする。
Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇに、書き込み及び読み出し時には選択信号を入力し、消去時には非選択信号を入力する。
【００４７】
書き込み及び消去時には第１のＮ型ＭＯＳトランジスタ２０を導通状態とし、第２のＮ型ＭＯＳトランジスタ２４を非導通状態とし、Ｎ型浮遊ゲート不揮発性メモリ２２に書き込みを行い、読み出しの時には第２のＮ型ＭＯＳトランジスタ２４を導通状態とし、第１のＮ型ＭＯＳトランジスタ２０を非導通状態として、Ｎ型浮遊ゲート不揮発性メモリ２２の記憶状態を読み出す。
【００４８】
つぎに、第１のＮ型ＭＯＳトランジスタ２０と第２のＮ型ＭＯＳトランジスタ２２との構造について説明する。
第１のＮ型ＭＯＳトランジスタ２０のチャネル幅をＷ１とし、チャネル長をＬ１とする。第２のＮ型ＭＯＳトランジスタ２４のチャネル幅をＷ２とし、チャネル長をＬ２とする。
【００４９】
第１のＮ型ＭＯＳトランジスタ２０は書き込みと消去時に使用するため、トランジスタのオン抵抗が小さくなるようにチャネル長及びチャネル幅を設計する。第２のＮ型ＭＯＳトランジスタ２４は読み出しの時に使用するため、トランジスタのオン抵抗が大きくなるようにチャネル長及びチャネル幅を設計する。
すなわち第１のＮ型ＭＯＳトランジスタ２０と第２のＮ型ＭＯＳトランジスタ２４とは、チャネル幅はＷ１＞Ｗ２とし、チャネル長はＬ１＜Ｌ２となるように設計する。つまり第１のＮ型ＭＯＳトランジスタ２０のチャネル幅Ｗ１は第２のＮ型ＭＯＳトランジスタ２４のチャネル幅Ｗ２よりも大きくし、第１のＮ型ＭＯＳトランジスタ２０のチャネル長Ｌ１は第２のＮ型ＭＯＳトランジスタ２４のチャネル長Ｌ２よりも小さくする。
【００５０】
チャネル長及びチャネル幅の具体的な数値の実施例を示すとＷ１＝５０μｍ、Ｗ２＝２μｍ、Ｌ１＝０．６μｍ、Ｌ２＝２０μｍのように設計した。
上記のようなチャネル長及びチャネル幅とした場合、第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０Ｇとドレインに１２Ｖの電圧を印加したときのオン抵抗は１２０Ωとなり、第２のＮ型ＭＯＳトランジスタ２４のゲート端子２４Ｇとドレインに３Ｖの電圧を印加したときのオン抵抗は３ＭΩとなる。
【００５１】
第１のＮ型ＭＯＳトランジスタ２０のチャネル幅とチャネル長を前述の数値にすることで、Ｎ型浮遊ゲート不揮発性メモリ２２のソース−ドレイン間に現れる電圧がどのように変化するかを、図９、図１０、及び図１３を用いて説明する。はじめに図１０のグラフを説明する。図１０のグラフは、縦軸が書き込み時におけるプログラム電圧（Ｖｐｒｏｇ）と出力端子６の電圧（Ｖｏｕｔ）との電位差（Ｖｐｒｏｇ−Ｖｏｕｔ）を示し、横軸が第１のＮ型ＭＯＳトランジスタ２０のチャネル幅を示している。
このＶｐｒｏｇ−Ｖｏｕｔの電位差が、Ｎ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間に実際に印加される電圧である。
【００５２】
この図１０グラフから明らかなように、第１のＮ型ＭＯＳトランジスタ２０のチャネル幅が大きくなるほど、電位差（Ｖｐｒｏｇ−Ｖｏｕｔ）は大きくなる。これは第１のＮ型ＭＯＳトランジスタ２０のチャネル幅Ｗ１を大きくすると、ソースとドレイン間の電圧降下が小さくなり、プログラム電圧の電圧低下が小さく、プログラム電圧に近い電圧がＮ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間に印加できることになる。
【００５３】
次に図１３のグラフを説明する。図１３は、縦軸が書き込み時におけるプログラム電圧（Ｖｐｒｏｇ）と出力端子６の電圧（Ｖｏｕｔ）との電位差（Ｖｐｒｏｇ−Ｖｏｕｔ）を示し、横軸が第１のＮ型ＭＯＳトランジスタ２０のチャネル長を示している。
このＶｐｒｏｇ−Ｖｏｕｔの電位差が、Ｎ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間に実際に印加される電圧である。
【００５４】
この図１３グラフから明らかなように、第１のＮ型ＭＯＳトランジスタ２０のチャネル長が小さくなるほど、電位差（Ｖｐｒｏｇ−Ｖｏｕｔ）は大きくなる。これは第１のＮ型ＭＯＳトランジスタ２０のチャネル長Ｌ１を大きくすると、におけるソースとドレイン間の電圧降下が小さくなり、プログラム電圧の電圧低下が小さく、プログラム電圧に近い電圧がＮ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間に印加できることになる。
【００５５】
Ｎ型浮遊ゲート不揮発性メモリ２２の構造について、図１２の断面図を用いて説明する。
Ｐ型半導体基板３２の表面にトンネル酸化膜５２と、Ｎ型浮遊ゲート５０と、ポリシリ間絶縁膜５４と、Ｎ型制御ゲート４８とを順次設ける。Ｎ型制御ゲート４８と整合した領域のＰ型半導体基板３２の表面にＮ型ソース電極２８とＮ型ドレイン電極３０を設ける。
【００５６】
トンネル酸化膜５２は、書き込み時には電荷を通過させると共に、Ｎ型浮遊ゲート５０に蓄積した電荷に対しては電位障壁となる役目がある。
トンネル酸化膜５２は６〜１０ｎｍ程度の膜厚の酸化シリコン膜が使用されている。
【００５７】
ポリシリ間絶縁膜５４は、Ｎ型浮遊ゲート５０とＮ型制御ゲート４８との間の静電結合比率を大きくして、Ｎ型制御ゲート４８に印加された電圧をできるだけ減衰しないように、Ｎ型浮遊ゲート５０に伝達する役割をもつ。
そのため、ポリシリ間絶縁膜５４は、酸化シリコン膜よりも比誘電率の大きなシリコン窒化膜の上下を酸化シリコン膜で挟んだ３層の積層構造の被膜を使用する。
【００５８】
またＮ型浮遊ゲート５０は膜厚が３００〜５００ｎｍの多結晶シリコン膜からなり、このＮ型浮遊ゲート５０に電荷が蓄積している状態であれば、Ｎ型浮遊ゲート不揮発性メモリ２２は書き込み状態であり、Ｎ型浮遊ゲート５０に電荷が蓄積されていない状態であれば、Ｎ型浮遊ゲート不揮発性メモリ２２は書き込まれていない状態となる。
【００５９】
次に図９と図１２を用いてＮ型浮遊ゲート不揮発性メモリ２２の書き込み動作を説明する。プログラム電圧は１２Ｖとする。
第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０Ｇに書き込みの選択信号（１２Ｖ）を入力することにより第１のＮ型ＭＯＳトランジスタ２０は導通状態となり、第２のＮ型ＭＯＳトランジスタ２４のゲート端子２４Ｇに非選択信号
（０Ｖ）を入力することにより第２のＮ型ＭＯＳトランジスタ２４は非導通状態となる。
【００６０】
この第１のＮ型ＭＯＳトランジスタ２０を導通状態、第２のＮ型ＭＯＳトランジスタ２４を非導通状態で、Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇに選択信号（１２Ｖ）を入力すると、Ｎ型浮遊ゲート不揮発性メモリ２２は書き込みが可能となり、Ｎ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄにプログラム電圧（１２Ｖ）を印加すると、Ｎ型浮遊ゲート不揮発性メモリ２２の書き込みが行われる。
第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０ＧとＮ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇにはプログラム電圧を印加するため、ゲート端子２４Ｇとゲート端子２２Ｇとに読み出し電圧（３Ｖ）を印加したときに比べて、第１のＮ型ＭＯＳトランジスタ２０のチャネル領域とＮ型浮遊ゲート不揮発性メモリ２２のチャネル領域は強い反転状態になる。従って、第１のＮ型ＭＯＳトランジスタ２０とＮ型浮遊ゲート不揮発性メモリ２２のオン抵抗は、読み出し電圧印加時の導通状態に比較すると非常に小さくなる。
【００６１】
このときＮ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄから第１のＮ型ＭＯＳトランジスタ２０のソース端子２０Ｓに向かってプログラム電流４０が流れる。第１のＮ型ＭＯＳトランジスタ２０と第２のＮ型ＭＯＳトランジスタ２４の構造の違いをさきに説明したように、第１のＮ型ＭＯＳトランジスタ２０のチャネル幅は５０μｍと大きく、チャネル長は０．６μｍと小さく設計している。第２のＮ型ＭＯＳトランジスタ２４は、チャネル幅を２μｍ、チャネル長を２０μｍとしている。
このようにオン抵抗を小さくするパターン形状になっていることに加えて、第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０Ｇにはプログラム電圧が印加されているので、第１のＮ型ＭＯＳトランジスタ２０のオン抵抗はさらに小さくなっている。
【００６２】
つまり第１のＮ型ＭＯＳトランジスタ２０におけるソースとドレイン間の電圧降下が小さくなり、Ｎ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間に充分な電位差が発生し、Ｎ型浮遊ゲート不揮発性メモリ２２のチャネルに流れる電子を充分に加速させることができる。
充分に加速されてトンネル酸化膜５２の電位障壁を越えるエネルギーを持った電荷（電子）が、Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇに印加されているプログラム電圧（１２Ｖ）による電界に引かれて、Ｎ型浮遊ゲート不揮発性メモリ２２のＮ型浮遊ゲート５０に注入されて書き込みが行われる。
Ｎ型浮遊ゲート不揮発性メモリ２２の書き込み前の閾値電圧が１．０Ｖであったものが、書き込み後では閾値電圧が７．０Ｖと大きくシフトしており、正常な書き込みがなされている。
【００６３】
次に図８と図１１と図１２を用いて読み出し動作を説明する。図１１は図９と同一箇所には同一符号を付けている。読み出し電圧（Ｖｄｄ）は３Ｖとする。
図１１の読み出し電圧（Ｖｄｄ）と出力端子６の電圧（Ｖｏｕｔ）との電位差（Ｖｄｄ−Ｖｏｕｔ）が、Ｎ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間にかかる実際の電圧を表している。
【００６４】
第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０Ｇに非選択信号（０Ｖ）を入力することで第１のＮ型ＭＯＳトランジスタ２０は非導通状態となり、第２のＮ型ＭＯＳトランジスタ２４のゲート端子２４Ｇに選択信号（３Ｖ）を入力することで第２のＮ型ＭＯＳトランジスタ２４は導通状態となる。
【００６５】
第１のＮ型ＭＯＳトランジスタ２０を非導通状態、第２のＮ型ＭＯＳトランジスタ２４を導通状態で、Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇに選択信号（３Ｖ）を入力すると、Ｎ型浮遊ゲート不揮発性メモリ２２は読み出しが可能になり、Ｎ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄに読み出し電圧（３Ｖ）を印加すると、Ｎ型浮遊ゲート不揮発性メモリ２２の読み出しが行われる。
【００６６】
Ｎ型浮遊ゲート不揮発性メモリ２２の書き込み及び非書き込み記憶状態は、第１のＮ型ＭＯＳトランジスタ２０を非導通状態で、第２のＮ型ＭＯＳトランジスタ２４を導通状態で、出力端子６の電圧を測定することで得られる。
Ｎ型浮遊ゲート不揮発性メモリ２２が書き込み状態の場合には、図１２に示した浮遊ゲート５０に電荷３６として電子が蓄積しているため、Ｎ型浮遊ゲート不揮発性メモリ２２の閾値電圧が高くなっていることから、図８の曲線４６に示したように、読み出し電流４２は１０-12Ａ程度と少なく、出力端子６からはグランド電位に近い値が得られる。
【００６７】
Ｎ型浮遊ゲート不揮発性メモリ２２が書き込まれていない場合には、Ｎ型浮遊ゲート不揮発性メモリ２２の閾値電圧は読み出し電圧（３．０Ｖ）以下の１．０Ｖであるので、Ｎ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄからソース端子２０Ｓに向かって読み出し電流４２が１０-6Ａ程度流れる。
これはＮ型浮遊ゲート不揮発性メモリ２２だけに流れる電流は１０-3Ａ程度であるが、Ｎ型浮遊ゲート不揮発性メモリ２２に第２のＮ型ＭＯＳトランジスタ２４を直列に接続しているので電流値は、前述のように１０-6Ａ程度まで下がる。
【００６８】
第２のＮ型ＭＯＳトランジスタ２４は、さきの説明のように、チャネル幅を２μｍ、チャネル長を２０μｍとしていることから、第２のＮ型ＭＯＳトランジスタ２４のオン抵抗は高くなり、読み出し時の消費電力を少なくすることができ
る。
従って、第２のＮ型ＭＯＳトランジスタ２４のオン抵抗と、Ｎ型浮遊ゲート不揮発性メモリ２２のオン抵抗によって読み出し電圧を抵抗分割した値が出力端子６から得られる。つまり第２のＮ型ＭＯＳトランジスタ２４のオン抵抗で、読み出しの時に流れる電流値を決定することができる。Ｎ型浮遊ゲート不揮発性メモリ２２の読み出し時に、Ｎ型浮遊ゲート不揮発性メモリ２２に流れる電流は、１ｎＡ程度と極めて低くなっていた。
【００６９】
出力端子６の出力は、Ｎ型浮遊ゲート不揮発性メモリ２２のオン抵抗に読み出し時に流れる電流値を掛けた電圧降下分を読み出し電圧から引いた電圧になる。この出力端子６の出力電圧値は、Ｎ型浮遊ゲート不揮発性メモリ２２が書き込みされていない場合、読み出し電圧にほぼ等しい。
【００７０】
消去動作の場合、第１のＮ型ＭＯＳトランジスタ２０のゲート端子２０Ｇには選択信号を入力し、第２のＮ型ＭＯＳトランジスタ２４のゲート端子２４Ｇには非選択信号を入力し、Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇには非選択信号を入力する。
【００７１】
これにより第１のＮ型ＭＯＳトランジスタ２０は導通状態になり、第２のＮ型ＭＯＳトランジスタ２４は非導通状態になり、Ｎ型浮遊ゲート不揮発性メモリ２２は非導通状態になる。このときにＮ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄから消去電圧（プログラム電圧と極性は同じで、電圧は同程度か若干高い電圧）を印加することで、Ｎ型浮遊ゲート不揮発性メモリ２２のＮ型浮遊ゲート５０の蓄積電荷３６を引き抜いて消去が行われる。
【００７２】
本発明の半導体不揮発性記憶装置によれば、書き込み消去用のトランジスタと読み出し用のトランジスタとを並列に接続し、この並列接続した２つのトランジスタに不揮発性メモリを直列に接続して構成している。２つのトランジスタを書き込み消去用と読み出し用とに使い分けることで、書き込み消去時には不揮発性メモリのソースとドレイン間に書き込み消去に必要な電位差と電流を与えることができ、読み出しのときには消費電力を少なくして不揮発性メモリの蓄積電荷出力を読み出すことが可能となる。
【００７３】
なお上記の説明において、不揮発性メモリとして浮遊ゲート型不揮発性メモリを用いた例で説明したが、不揮発性メモリとしてはこれ以外にも窒化シリコン膜のトラップに電荷を保持するＭＮＯＳ型不揮発性メモリに用いても以上の説明と同様な効果がある。
【００７４】
ここでＭＮＯＳ型の不揮発性メモリを説明する。以下の説明ではＮ型ゲートのＮ型ＭＮＯＳ不揮発性メモリ５６の構造について、図１４の断面図を用いて説明する。
Ｐ型半導体基板３２の表面に、トンネル酸化膜３５と、メモリ窒化膜５８と、Ｎ型ゲート２６とを順次形成する。Ｎ型ゲート２６と整合する領域のＰ型半導体基板３２の表面にＮ型ソース電極２８とＮ型ドレイン電極３０とを設ける。
【００７５】
トンネル酸化膜３５は書き込み時には電荷を通過させると共に、メモリ窒化膜５８に蓄積した電荷に対しては電位障壁となる役目がある。
トンネル酸化膜３５は、３〜５ｎｍ程度の酸化シリコン膜が使用されている。
【００７６】
メモリ窒化膜５８は電荷を捕獲する役目があり、書き込みによって捕獲準位に電荷を捕獲することで書き込み状態となる。
メモリ窒化膜５８は、窒化シリコン膜からなり、窒化シリコン膜の膜質は窒素に対してシリコンを多くして化学量論比率を変え、シリコン未結合手を多くした膜厚９〜１４ｎｍ程度の窒化シリコン膜が使用されている。このようにシリコン未結合手が多くなることで、メモリ窒化膜５８に蓄積できる電荷量を多くすることができる。また浮遊ゲート型不揮発性メモリのトンネル酸化膜に比べて、このＭＮＯＳ不揮発性メモリのトンネル酸化膜３５の膜厚は３〜５ｎｍ程度と薄いことから、低電圧で書き込みができる。
【００７７】
メモリ窒化膜５８に電荷が蓄積している状態であれば、Ｎ型ＭＮＯＳ不揮発性メモリ５６は書き込み状態であり、メモリ窒化膜５８に電荷が蓄積されていない状態であれば、Ｎ型ＭＮＯＳ不揮発性メモリ５６は書き込まれていない状態となる。
【００７８】
図１４には図示していないが、Ｎ型ＭＮＯＳ型不揮発性メモリ５６のメモリ窒化膜５８と、Ｎ型ゲート２６との間に、膜厚が３〜５ｎｍの酸化シリコン膜を設け、メモリ窒化膜５８の電荷保持特性を向上させた半導体不揮発性記憶装置構造においても、並列接続した２つのトランジスタに不揮発性メモリを直列接続する本発明の構造を採用すれば、以上の説明と同様な効果が得られる。
【００７９】
また以上の説明において、第１のトランジスタ１４と第２のトランジスタ１６としてＮ型ＭＯＳトランジスタを用いた例で説明したが、本発明はＮ型ＭＯＳトランジスタに限定したものではなく、第１のトランジスタと第２のトランジスタをＰ型ＭＯＳトランジスタで構成しても同様の効果が得られる。
さらに本発明の半導体不揮発性記憶装置では、第１のトランジスタ１４と第２のトランジスタ１６として、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタの両方を用いて構成しても同様な効果が得られる。
【００８０】
第１のＮ型ＭＯＳトランジスタ２０と第２のＮ型ＭＯＳトランジスタ２４とをＰ型ＭＯＳトランジスタとし、Ｎ型浮遊ゲート不揮発性メモリ２２を用いた場合を、以下に説明する。まず書き込み動作を図１５の回路図を用いて説明する。
プログラム電圧（Ｖｐｒｏｇ）は−１２Ｖとし、読み出し電圧は−３Ｖとす
る。
【００８１】
第１のＰ型ＭＯＳトランジスタ６０のゲート端子６０Ｇに書き込みの選択信号（−１２Ｖ）を入力することで第１のＰ型ＭＯＳトランジスタ６０が導通状態になり、第２のＰ型ＭＯＳトランジスタ６２のゲート端子６２Ｇに非選択信号
（０Ｖ）を入力することで第２のＰ型ＭＯＳトランジスタ６２は非導通状態になる。
この第１のＰ型ＭＯＳトランジスタ６０が導通状態で、第２のＰ型ＭＯＳトランジスタ６２が非導通状態で、Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇに選択信号（０Ｖ）を入力することで、Ｎ型浮遊ゲート不揮発性メモリ２２は書き込みが可能となり、Ｎ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄにプログラム電圧（−１２Ｖ）を印加すると、Ｎ型浮遊ゲート不揮発性メモリ２２の書き込みが行われる。
【００８２】
第１のＰ型ＭＯＳトランジスタ６０のゲート端子６０Ｇにプログラム電圧（−１２Ｖ）を印加し、Ｎ型浮遊ゲート不揮発性メモリ２２のゲート端子２２Ｇがグランド電位であることから、ゲート端子６２Ｇとゲート端子２２Ｇに読み出し電圧（−３Ｖ）を印加した時に比べて、第１のＰ型ＭＯＳトランジスタ６０のチャネル領域とＮ型浮遊ゲート不揮発性メモリ２２のチャネル領域とは強い反転状態になる。
従って、第１のＰ型ＭＯＳトランジスタ６０とＮ型浮遊ゲート不揮発性メモリ２２のオン抵抗は、読み出し電圧印加時の導通状態に比較すると非常に小さくなる。
【００８３】
このとき第１のＰ型ＭＯＳトランジスタ６０のソース端子６０ＳからＮ型浮遊ゲート不揮発性メモリ２２のドレイン端子２２Ｄに向かってプログラム電流４０が流れる。
第１のＰ型ＭＯＳトランジスタ６０と第２のＰ型ＭＯＳトランジスタ６２のチャネル長及びチャネル幅は、さきの説明と同じように、Ｗ１＝５０μｍ、Ｗ２＝２μｍ、Ｌ１＝０．６μｍ、Ｌ２＝２０μｍであり、第１のＰ型ＭＯＳトランジスタ６０のチャネル長（Ｌ１）は第２のＰ型ＭＯＳトランジスタ６２のチャネル長（Ｌ２）よりも小さく、第１のＰ型ＭＯＳトランジスタ６０のチャネル幅（Ｗ１）は第２のＰ型ＭＯＳトランジスタ６２のチャネル幅（Ｗ２）よりも大きくしている。
【００８４】
第１のＰ型ＭＯＳトランジスタ６０のチャネル幅は５０μｍと大きく、チャネル長は０．６μｍと小さい。従って、オン抵抗を小さくしていることに加えて、第１のＰ型ＭＯＳトランジスタ６０のゲート端子６０Ｇにはプログラム電圧(−１２Ｖ)が印加されているので、第１のＰ型ＭＯＳトランジスタ６０のオン抵抗はさらに小さくなっている。
【００８５】
つまり第１のＰ型ＭＯＳトランジスタ６０におけるソースとドレイン間の電圧降下が小さくなり、Ｎ型浮遊ゲート不揮発性メモリ２２のソースとドレイン間に充分な電位差が発生し、Ｎ型浮遊ゲート不揮発性メモリ２２のチャネルを流れる電子を充分に加速させることができる。
そして図１２に示すように、充分に加速されてトンネル酸化膜５２の電位障壁を越えるエネルギーを持った電荷３６（電子）が、Ｎ型浮遊ゲート不揮発性メモリ２２のＮ型浮遊ゲート５０に注入されて書き込みが行われる。
【００８６】
以上の説明においては、選択用の２つのトランジスタのオン抵抗を異ならせる手段としてチャネル長及びチャネル幅とを共に変えた例で説明したが、２つのトランジスタのチャネル長のみを変えてオン抵抗を異ならせても良いし、２つのトランジスタのチャネル幅のみを変えてオン抵抗を異ならせても良い。
【００８７】
さらに以上の説明においては、不揮発性メモリの閾値電圧をエンハンスメント側にシフトさせて書き込み状態を得ている例で説明したが、これとは逆に不揮発性メモリの閾値電圧をデプレッション側にシフトさせて書き込み状態としても良い。さらに消去も電荷蓄積層から電荷を引き抜いて行う例で説明したが、これとは逆に電荷蓄積層に電荷を注入して行っても良い。
【００８８】
【発明の効果】
以上の説明で明らかなように、本発明による半導体不揮発性記憶装置は、並列に接続した２つのトランジスタを不揮発性メモリと直列に接続する構成とする。そして、２つのトランジスタを、書き込み消去用と、読み出し用とに役割分担させる。
書き込み消去用のトランジスタは、再書き込みが無いように不揮発性メモリに書き込みに必要な電圧と電流が充分供給できるように、チャネル幅とチャネル長とを最適化する。読み出し用のトランジスタは、読み出し時に消費電力をできるだけ小さくなるようにチャネル幅とチャネル長とを最適化する。
【００８９】
この並列に接続した２つのトランジスタを、書き込み消去時と、読み出し時とで使い分けることにより、半導体不揮発性記憶装置は再書き込みが生じない書き込みを行うことが可能となると共に、読み出し時の消費電力を極めて小さくすることが可能となる効果を本発明の半導体不揮発性記憶装置は具備する。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体不揮発性記憶装置の構成を示す回路図である。
【図２】従来技術における半導体不揮発性記憶装置の構成を示す回路図である。
【図３】選択用のトランジスタのオン抵抗と不揮発性メモリの書き込み後の閾値電圧との関係を示すグラフである。
【図４】選択用のトランジスタのオン抵抗と不揮発性メモリの読み出し時の電流値との関係を示すグラフである。
【図５】本発明の実施の形態の不揮発性メモリにおける電荷蓄積状態を説明するための断面図である。
【図６】本発明の実施の形態の不揮発性メモリにおける書き込みを説明するための断面図である。
【図７】本発明の実施の形態の不揮発性メモリにおける読み出しを説明するための断面図である。
【図８】本発明の実施の形態における不揮発性メモリの書き込み前後の閾値電圧変化を示すＶｇｓ−Ｉｄｓ特性のグラフである。
【図９】本発明の実施の形態における半導体不揮発性記憶装置の書き込みを説明するための回路図である。
【図１０】本発明の実施の形態における半導体不揮発性記憶装置の選択用のトランジスタのチャネル幅と不揮発性メモリのソースとドレイン間に発生する電位差との関係を示すグラフである。
【図１１】本発明の実施の形態における半導体不揮発性記憶装置の読み出しを説明するための回路図である。
【図１２】本発明の実施の形態における半導体不揮発性記憶装置のＮ型浮遊ゲート不揮発性メモリの構造を説明するための断面図である。
【図１３】本発明の実施の形態における半導体不揮発性記憶装置の選択用のトランジスタのチャネル長と不揮発性メモリのソースとドレイン間に発生する電位差との関係示すグラフある。
【図１４】本発明の実施の形態における半導体不揮発性記憶装置の異なる構造の不揮発性メモリを示す断面図である。
【図１５】本発明の実施の形態における半導体不揮発性記憶装置の異なる構造の半導体不揮発性記憶装置の書き込みを説明するための回路図である。
【符号の説明】
６：出力端子        １４：第１のトランジスタ        １４Ｓ：ソース端子
１４Ｇ：ゲート端子        １６：第２のトランジスタ
１６Ｇ：ゲート端子        １８：不揮発性メモリ      １８Ｇ：ゲート端子
１８Ｄ：ドレイン端子        ２０：第１のＮ型ＭＯＳトランジスタ
２１：Ｎ型ＭＯＳトランジスタ        ２２：Ｎ型浮遊ゲート不揮発性メモリ
２４：第２のＮ型ＭＯＳトランジスタ        ２６：Ｎ型ゲート電極
２８：Ｎ型ソース電極        ３０：Ｎ型ドレイン電極
３２：Ｐ型半導体基板        ３４：電荷蓄積層        ３５：第１の絶縁膜
３６：蓄積電荷        ３７：第２の絶縁膜        ３８：Ｎ型チャネル
４８：Ｎ型制御ゲート        ５０：Ｎ型浮遊ゲート
５２：トンネル酸化膜        ５４：ポリシリ間絶縁膜
５６：Ｎ型ＭＮＯＳ不揮発性メモリ        ５８：メモリ窒化膜
６０：第１のＰ型ＭＯＳトランジスタ
６２：第２のＰ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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