(57)【特許請求の範囲】
【請求項１】
主表面に素子領域が形成された半導体基板と、
前記半導体基板の主表面に形成された前記素子領域を囲む素子分離領域と、
前記素子領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を両側から挟み前記素子領域の表面に形成された第１及び第２の不純物領域とを備え、
前記第１及び第２の不純物領域は互いに異なる導電型を示し、
第１のゲート電圧が前記ゲート電極に印加されたとき、第１のチャネル領域が、前記第１及び第２の不純物領域間で前記ゲート電極下の素子領域表面に形成されると共に、第１のトンネルダイオードが、前記第１の不純物領域及び前記第１のチャネル領域間の第１の界面部分に形成されて動作し、前記第１の界面部分は前記素子分離領域から離れてなる半導体装置であって、
かつ前記半導体装置は、前記第１のゲート電圧が前記ゲート電極に印加され、電位差が前記第１及び第２の不純物領域間に与えられたとき、前記素子分離領域から離れた前記第１の界面部分が負性抵抗特性を示すよう動作することを特徴とする半導体装置。
【請求項２】
前記ゲート電極は前記第１の不純物領域を囲み、前記第１のトンネルダイオードが形成される前記第１の不純物領域と第１のチャネル領域間の前記第１の界面部分は、前記素子分離領域から離れており、かつ前記第１の界面部分は前記第１の不純物領域を取り囲むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、表面に絶縁膜層及びこの上に形成された半導体層を備え、
前記素子分離領域と前記第１及び第２の不純物領域は、前記半導体層の表面領域に形成され、前記ゲート電極は前記半導体層上にゲート絶縁層を介して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１のトンネルダイオードが形成される前記第１の界面部分の不純物濃度は１０１９ｃｍ−３以上１０２２ｃｍ−３以下であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体装置は、第２のゲート電圧が前記ゲート電極に印加されたとき、第２のチャネル領域が前記第１及び第２の不純物領域間で前記ゲート電極下の素子領域表面に形成されると共に、
第２のトンネルダイオードが、前記第２の不純物領域及び前記第２のチャネル領域間でかつ前記素子分離領域から離れた第２の界面部分に形成されて動作することを特徴とする請求項１記載の半導体装置。
【請求項６】
主表面に素子領域が形成された半導体基板と、
前記半導体基板の主表面に形成された前記素子領域を囲む素子分離領域と、
複数の開口部を有し、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の前記複数の開口部内に形成され、不純物濃度が１０１９ｃｍ−３以上１０２２ｃｍ−３以下である複数の不純物領域とを備え、
前記複数の不純物領域中の少なくとも１組の隣接する不純物領域は互いに異なる導電型を示し、ゲート電圧が前記ゲート電極に印加されたとき、チャネル領域が前記半導体基板主表面の前記少なくとも１組の隣接する不純物領域間に形成されると共に、トンネルダイオードが、前記少なくとも１組の隣接する不純物領域の１つと前記チャネル領域間の界面部分に形成されて動作し、前記界面部分は前記素子分離領域から離れてなる半導体装置であって、かつ前記半導体装置は、前記ゲート電圧が前記ゲート電極に印加され、電位差が前記１組の隣接する不純物領域間に与えられたとき、前記素子分離領域から離れた界面部分が負性抵抗特性を示すよう動作することを特徴とする半導体装置。
【請求項７】
前記少なくとも１組の隣接する不純物領域とは、２組の隣接する不純物領域であり、それぞれの組の隣接する不純物領域においては、前記ゲート電極にゲート電圧が印加され、電位差が前記１組の隣接する不純物領域間に与えられたとき、前記チャネル領域と前記隣接する不純物領域のうちの１つとの間にＰＮ接合を持つトンネルダイオードを形成し、前記２組の隣接する不純物領域のうちの１組の不純物領域の１つは、他の組に含まれる不純物領域の不純物領域の１つに接続するように、前記２組の隣接する不純物領域は互いに接続し、ＰＮＰＮ配置を有して連続して接続する複数のトンネルダイオードを形成するように動作することを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトンネル効果素子に関する。
【０００２】
【従来の技術】
高速化を目指してスケ−リング則に基ずいたＭＯＳＦＥＴの微細化が進められている。しかし、サブミクロンの領域ではスケ−リング則の破綻が現れる。特に０．１μｍ以下の領域では短チャネル効果によりトランジスタの所望のスイッチング動作が行えないという問題が発生する。
【０００３】
このような問題に対して、短チャネル化してもトランジスタ動作を保持できる素子が提案された（ＩＮＦＯＳ´７９，Inst.Phys.Conf.Ser.No.50,Chapter2,p.133,1980）。この素子はトンネルダイオ−ドをＭＯＳ構造に適用している。
【０００４】
この素子の構造、及び動作原理を上記文献に記載された断面図と等しい図１６（ａ）を用いて説明する。この素子はｐ型のシリコン基板11の表面にシリコン酸化膜からなるゲ−ト絶縁膜12が形成され、さらにこのゲ−ト絶縁膜12の上にＡｌからなるゲ−ト電極13が形成されている（ＭＯＳ）。そして、ゲ−ト電極13を両側から挟むようにｎ+ 型ソ−ス領域14a 及びｐ+ 型ドレイン領域14b が形成されている。この素子は以下のようにゲ−ト電極13を制御することで、トランジスタ動作を行うことができる。例えば、ゲ−ト電極13に正電圧（Ｖｇ＞０）を与えるとゲ−ト電極13直下のシリコン基板11の表面領域にキャリアが誘起されｎ+ 型のチャネル領域15が形成される。この結果、ｎ+ 型のチャネル領域15とｐ+ 型ドレイン領域14b によりｐｎ接合（トンネルダイオ−ド）が形成される。このトンネルダイオ−ドが形成された状態で順方向のドレイン電圧を印加していくと図１６（ｂ）に示すようなＩd −Ｖd 特性を示す。図中の山点まではトンネル効果により順方向電流が流れるが、山点を越えて谷点にいたるとキャリアがトンネルできる状態が減少する為電流が減少する。このようなＩd −Ｖd 特性を負性抵抗特性と呼ぶ。谷点以降では拡散電流が流れる。
【０００５】
本素子ではゲ−ト電極１３の制御のみによりチャネル領域１５の制御が可能である。又、空乏層はソ−ス領域近傍にのみ伸びるので、従前のＭＯＳＦＥＴで発生するパンチスル−現象等が本質的に排除でき、微細化に適した素子といえる。
【０００６】
この素子は時間的遅れのないトンネル電流を利用しているため高速素子として有望である。
又、ドレインの動作電圧が１V 以下と低電圧であることから、低消費電力素子として実用性が高い。
【０００７】
さらに、その製造において、ソ−ス・ドレイン領域14a,b の不純物添加の為のイオン注入を打ち分ける必要がある他は従前のＭＯＳＦＥＴの製造工程に従って製造可能であるという長所もある。
【０００８】
【発明が解決しようとする課題】
本発明者らはこの素子の集積回路への適用の可否を知る為に、素子分離領域により囲まれた素子領域にこの素子を作成してその電気的特性を確認した。今日の集積回路の如く高密度に基板表面に素子を形成する為には、隣接する素子とを電気的に分離する素子分離領域が必要となる。
【０００９】
図１７（ａ）は本発明者らが試作した素子の平面図である。但し、素子領域を覆う絶縁膜を除いて表している。シリコン基板21の表面にゲ−ト絶縁膜23を介してゲ−ト電極24を形成した。素子分離領域22に画定されるシリコン基板21の表面の素子領域にゲ−ト電極24を両側から挟むようにｎ+ 型ソ−ス領域23b 及びｐ+ 型ドレイン領域23a を形成した。ゲ−ト電極24、ソ−ス領域23b 、及びドレイン領域23a には夫々ゲ−トコンタクト24a ，ソ−スコンタクト25b 、及びドレインコンタクト25a を形成し、これにより外部との接続を行う。
【００１０】
図１７（ｂ）は平面図（ａ）のＡ−Ａ´断面を示す図である。シリコン基板21の表面に形成したＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）素子分離領域22により画定される素子領域にゲ−ト電極24、ソ−ス・ドレイン領域23a,b が形成されている。又，半導体基板21の表面には層間絶縁膜26を形成している。
【００１１】
この素子の室温（約 300Ｋ）及び80ＫにおけるＩd −Ｖd 特性を図１８に示す。ゲ−ト電極を0 Ｖとしたときの特性を点線で、ゲ−ト電極に7 Ｖを印加したときの特性を実線で示す。ゲ−ト電極に電圧を印加した場合には、チャネル領域とｐ+ 型のドレイン領域との間にトンネルダイオ−ドが形成され、負性抵抗特性が見られるはずであるが、図１８の実線に示すように負性低抗は見られない。
【００１２】
以上、説明した如く本発明者等はトンネルダイオ−ドを利用したＭＯＳトンネル効果素子を素子分離領域に囲まれた素子領域に従前のＭＯＳ構造により形成することで負性微分抵抗特性が見えなくなるという問題を発見した。本発明はこのような問題を解決し、集積化に適した半導体装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本発明は、
主表面に素子領域が形成された半導体基板と、
前記半導体基板の主表面に形成された前記素子領域を囲む素子分離領域と、
前記素子領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を両側から挟み前記素子領域の表面に形成された第１及び第２の不純物領域とを備え、
前記第１及び第２の不純物領域は互いに異なる導電型を示し、
第１のゲート電圧が前記ゲート電極に印加されたとき、第１のチャネル領域が、前記第１及び第２の不純物領域間で前記ゲート電極下の素子領域表面に形成されると共に、第１のトンネルダイオードが、前記第１の不純物領域及び前記第１のチャネル領域間の第１の界面部分に形成されて動作し、前記第１の界面部分は前記素子分離領域から離れてなる半導体装置であって、
かつ前記半導体装置は、前記第１のゲート電圧が前記ゲート電極に印加され、電位差が前記第１及び第２の不純物領域間に与えられたとき、前記素子分離領域から離れた前記第１の界面部分が負性抵抗特性を示すよう動作することを特徴とする半導体装置である。
前記ゲート電極は前記第１の不純物領域を囲み、前記第１のトンネルダイオードが形成される前記第１の不純物領域と第１のチャネル領域間の前記第１の界面部分は、前記素子分離領域から離れており、かつ前記第１の界面部分は前記第１の不純物領域を取り囲むことが望ましい。
前記半導体基板は、表面に絶縁膜層及びこの上に形成された半導体層を備え、
前記素子分離領域と前記第１及び第２の不純物領域は、前記半導体層の表面領域に形成され、前記ゲート電極は前記半導体層上にゲート絶縁層を介して形成されていることが望ましい。
前記第１のトンネルダイオードが形成される前記第１の界面部分の不純物濃度は１０１９ｃｍ−３以上１０２２ｃｍ−３以下であることが望ましい。
前記半導体装置は、第２のゲート電圧が前記ゲート電極に印加されたとき、第２のチャネル領域が前記第１及び第２の不純物領域間で前記ゲート電極下の素子領域表面に形成されると共に、
第２のトンネルダイオードが、前記第２の不純物領域及び前記第２のチャネル領域間でかつ前記素子分離領域から離れた第２の界面部分に形成されて動作することが望ましい。
また、本発明は、
主表面に素子領域が形成された半導体基板と、
前記半導体基板の主表面に形成された前記素子領域を囲む素子分離領域と、
複数の開口部を有し、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の前記複数の開口部内に形成され、不純物濃度が１０１９ｃｍ−３以上１０２２ｃｍ−３以下である複数の不純物領域とを備え、
前記複数の不純物領域中の少なくとも１組の隣接する不純物領域は互いに異なる導電型を示し、ゲート電圧が前記ゲート電極に印加されたとき、チャネル領域が前記半導体基板主表面の前記少なくとも１組の隣接する不純物領域間に形成されると共に、トンネルダイオードが、前記少なくとも１組の隣接する不純物領域の１つと前記チャネル領域間の界面部分に形成されて動作し、前記界面部分は前記素子分離領域から離れてなる半導体装置であって、かつ前記半導体装置は、前記ゲート電圧が前記ゲート電極に印加され、電位差が前記１組の隣接する不純物領域間に与えられたとき、前記素子分離領域から離れた界面部分が負性抵抗特性を示すよう動作することを特徴とする半導体装置である。
前記少なくとも１組の隣接する不純物領域とは、２組の隣接する不純物領域であり、それぞれの組の隣接する不純物領域においては、前記ゲート電極にゲート電圧が印加され、電位差が前記１組の隣接する不純物領域間に与えられたとき、前記チャネル領域と前記隣接する不純物領域のうちの１つとの間にＰＮ接合を持つトンネルダイオードを形成し、前記２組の隣接する不純物領域のうちの１組の不純物領域の１つは、他の組に含まれる不純物領域の不純物領域の１つに接続するように、前記２組の隣接する不純物領域は互いに接続し、ＰＮＰＮ配置を有して連続して接続する複数のトンネルダイオードを形成するように動作することが望ましい。
上記課題を解決するために、本発明の第1は、表面に素子分離領域が形成された半導体基板と、前記素子分離領域に囲まれた素子領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を両側から挟むように前記素子領域の表面領域に形成された複数の不純物領域と、前記複数の不純物領域間に形成されたチャネル領域とが備えられ、前記不純物領域のうち、前記チャネル領域との間にトンネルダイオードが形成される部分領域は前記素子分離領域から離して形成されていることを特徴とする半導体装置を提供する。
【００１４】
又、ゲ−ト電極は前記部分領域を含む前記不純物領域を取り囲むように形成されることが好ましい。
又、不純物領域間に電位差を与えることによりチャネル領域と前記部分領域との間に負性抵抗特性が現れるように形成することもできる。
【００１５】
不純物領域は互いに異なる導電型を有することも可能である。
不純物領域は互いに同じ導電型を有することも可能である。
又、素子領域の半導体基板には凸部（或いは凹部）が形成され、この凸部（凹凸部）表面にいずれか一の不純物領域が形成され、ゲ−ト電極は凸部（凹部）の側面に形成された装置も本発明の範囲に含まれる。
【００１６】
又、半導体基板は表面に絶縁膜層及びこの絶縁膜層上に形成された半導体層が備えられ、素子分離領域、及び不純物領域は半導体層の表面領域に形成され、ゲ−ト電極は前記半導体層上に形成されたものも本発明の範囲に含まれる。
【００１７】
素子分離領域から離して形成された前記部分領域の不純物濃度は1019ｃｍ-3以上1022ｃｍ-3以下であることが良好なトンネルダイオ−ドを得るため、或いは良好な負性抵抗特性を得るために好ましい。
【００１８】
又、複数の不純物領域の部分領域のいずれもが素子分離領域と離れて形成され、複数の部分領域を含む不純部領域のいずれもゲ−ト電極により取り囲まれるように形成されているも本発明の範囲に入る。
【００１９】
ゲ−ト電極の幅は0.1 μｍ以下である場合に特に顕著な効果が発揮できる。
又、上記課題を解決するために、本発明の第２は、表面に素子分離領域が形成された半導体基板と、前記素子分離領域に囲まれた素子領域上にゲ−ト絶縁膜を界して形成された複数のゲ−ト電極と、前記ゲ−ト電極を両側から挟むように前記素子領域の表面領域に形成された複数の不純物領域と、前記複数の不純物領域間に形成された複数のチャネル領域とが備えられ、前記不純物領域のうち、前記チャネル領域との間にトンネルダイオ−ドが形成される部分領域は前記素子分離領域から離して形成され前記複数の不純物領域のうち、異なるチャネル領域と隣接する異なる不純物領域同士が相互に接続されていることを特徴とする半導体装置を提供する。
【００２０】
又、上記課題を解決するために、本発明の第３は表面に絶縁膜層が形成された半導体基板と、前記絶縁膜層上に形成された半導体層と、ゲ−ト絶縁膜を介して前記チャネル形成領域の上部、両側部、及び下部に隣接するように形成されたゲ−ト電極と、前記ゲ−ト電極を両側から挟むように前記半導体層に形成された複数の不純物領域と、前記複数の不純物領域に挟まれ、前記半導体層に形成されるチャネル形成領域とを備え、このチャネル領域ととの間にトンネルダイオ−ドが形成される前記不純物領域の部分領域は前記ゲ−ト電極により覆われていることを特徴とする半導体装置を提供する。
【００２１】
さらに又、上記課題を解決するために、本発明の第４は、表面に素子分離領域が形成された半導体基板と、前記素子分離領域に囲まれた素子領域上にゲ−ト絶縁膜を界して形成されたゲ−ト電極と、前記ゲ−ト電極を両側から挟むように前記素子領域の表面領域に形成された複数の不純物領域と、前記複数の不純物領域間に形成されたチャネル領域とが備えられ、前記不純物領域のうち、前記チャネル領域との間にトンネルダイオ−ドが形成される部分領域は前記素子分離領域から離して形成されている半導体装置と、前記半導体基板上に前記半導体装置と同種或いは異種の半導体装置とが備えられたことを特徴とする半導体集積回路を提供する。異種の半導体装置とは例えばＭＯＳ型トランジスタ、Ｂｉｐｏｌａｒトランジスタ、ＢｉＣＭＯＳ等がある。
［作用］
本発明者等は上記問題の発現が素子分離領域の端部によるものであると着眼し、上記手段を発明するに至った。つまり、図１７（ｃ）の断面図に示すように、素子分離領域端Ｅには局所的に応力が加わる為、近傍のシリコン基板表面でストレスに起因する欠陥が準位として作用する。そして、この順位を介したリ−ク電流が流れる。トンネルダイオ−ドを利用した素子では負性抵抗特性による電流は微少であり、リ−ク電流により負性抵抗特性が見えなくなると考えられる。
【００２２】
本発明によればゲ−ト電極への電圧の印加によって生成するチャネル領域と異導電型の不純物領域との接合部に素子分離領域端の影響を排除できる素子構造を達成できる。従ってトンネル素子分離端に起因するリ−ク電流を完全に排除可能であり負性抵抗特性を発揮できるＭＯＳトンネル効果素子を備えた集積化に適する半導体装置が得られる。
【００２３】
【発明の実施の形態】
本発明のＭＯＳトンネル効果素子の実施の各形態を図面を用いて説明する。
図１（ａ）は本発明の第１の実施の形態を示す平面図である。図１（ａ）では素子領域を含むシリコン基板101 上に形成された層間絶縁膜107 を除いて示している。
【００２４】
ゲ−ト電極104 はｐ+ 型のドレイン領域105aを囲むように形成され、ドレイン領域105aは素子分離領域102 から離れて形成されている。シリコン基板101 の素子領域を囲むように素子分離領域102 が形成されている。ｎ+ 型のソ−ス領域105bはドレイン領域105aと共にゲ−ト電極を両脇から挟むように素子領域内に形成されている。ゲ−トコンタクト104aは容量による遅延を防ぐ為、素子分離領域102 上でゲ−ト電極と接続させている。図１（ａ）のＡ−Ａ´断面を層間絶縁膜107 を含めて図１（ｂ）に示す。ソ−ス・ドレインコンタクト106b,106a は基板101 上の層間絶縁膜107 中のソ−ス・ドレイン領域105b,105a に至る開口に形成されている。又、図１（ｃ）は図１（ａ）のＢ−Ｂ´断面を層間絶縁膜を含めて示した図である。
【００２５】
この第１の実施の形態のゲ−ト電極104 に電圧（例えば3V）を印加するとシリコン基板101 表面には反転層（ｎ+ 型）110 が形成され、ゲ−ト電極104 に囲まれたｐ+ 型のドレイン領域105aの周囲にトンネルダイオ−ドが形成される。
【００２６】
このように素子分離端の影響を排除したＭＯＳトンネル効果素子のＩd −Ｖd 特性は図２に示すように、ゲ−ト電圧Ｖg を約3V以上印加すると負性抵抗特性が表れる。従って、第１の実施の形態のようにドレイン領域105aを囲むようにゲ−ト電極を形成し、ドレイン領域105aを素子分離領域102 から離して形成することで良好なトンネル効果を示すＭＯＳトンネル効果素子を備えた半導体装置を達成できる。
【００２７】
又、第１の実施の形態ではｐ+ 型ドレイン領域の４辺を利用できるから、装置面積を増大させることなく電流量を稼ぐことが可能となる。
第１の実施の形態では、反転層を形成する場合を説明したが、ゲ−ト電極の制御によりゲ−ト電極下にキャリアの蓄積層（ｐ+ 型）を形成する場合にはトンネルダイオ−ドが形成されるｎ+ 型ソ−ス領域の周囲にゲ−ト電極を形成することで上述の効果が得られる。
【００２８】
又、ソ−ス・ドレイン領域は同導電型として、チャネル領域をこれらと異なる導電型とする場合には、少なくとも順方向電圧が印加されるｐｎ接合が形成される不純物領域の周囲をゲ−ト電極により囲むことで上述の効果が得られる。
【００２９】
又、ゲ−ト電極により取り囲まなくてもその周囲においてトンネルダイオ−ドを形成する一不純物領域が素子分離領域端より離して形成され、不純物領域により両側から挟まれるように形成されたゲ−ト電極を備える半導体装置によってもち素子分離領域端部の影響が排除されるので本発明の効果が得られる。
【００３０】
次に第１の実施の形態の製造方法の一例を図３（ａ）〜（ｃ）乃至図４（ａ）〜（ｂ）を用いて説明する。
まず、シリコン基板101 上にＬＯＣＯＳ法により素子分離領域102 を形成した後、シリコン基板101 表面に厚さ約5nm の熱酸化膜103 を形成する（図３（ａ））。
【００３１】
次に、シリコン基板101 の表面にＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりＰ，Ａｓ等のｎ型の不純物を添加しながら多結晶シリコン膜を形成し、リソグラフィ−工程及びＲＩＥ法等の異方性エッチングにより多結晶シリコン膜をゲ−ト電極104 に加工する（図３（ｂ））。
【００３２】
この後、ソ−ス予定領域105bを除く領域にフォトレジストを形成してこのフォトレジストをマスクとしてＰ，Ａｓ等のｎ型の不純物、ここではＡｓを30kev,2 ×1015cm-2の条件でイオン注入する。そしてフォトレジストをアッシング等により除去した後、図３（ｃ）に示すように、ゲ−ト電極104 の内周に囲まれたドレイン予定領域105aを除く他の領域にフォトレジスト108 を形成する。このフォトレジスト108 をマスクとしてｐ型の不純物BF2 イオンを60kev, 5×1015cm-2の条件でイオン注入する。
【００３３】
次に、フォトレジストを除去した後、シリコン基板101 の表面にＬＰＣＶＤ法等によりシリコン酸化膜等の絶縁膜を層間絶縁膜109 として形成する（図４（ａ））。又、熱処理によりソ−ス・ドレイン予定領域105b,105a に注入した不純物を活性化させて、ソ−ス，ドレイン領域105b,105a とする。
【００３４】
続いて、ゲ−トコンタクト104a、ソ−スコンタクト106b、及びドレインコンタクト106aの形成予定領域の層間絶縁膜109 表面のみを露出してフォトレジストを形成し、これをマスクとしてＲＩＥ等のエッチングにより層間絶縁膜109 に開口を形成する。そして、Ａｌ等の配線材料の金属膜を基板101 表面にスパッタ法等により形成する。形成した金属膜をリソグラフィ−工程及びエッチングによりゲ−ト配線104a、ドレイン電極106a、及びソ−ス電極106bとして第１の実施の形態のＭＯＳトンネル効果素子が完成する。
【００３５】
図５（ａ）及び（ｂ）は本発明の第２の実施の形態を説明するための平面図及び断面図である。但し、図５（ａ）では素子領域及び素子分離領域202 を覆う層間絶縁膜206 は除いている。
【００３６】
第２の実施の形態が第１の実施の形態と異なる点はソ−ス・ドレイン領域205b,205a の双方の周囲を囲むようにゲ−ト電極204 が形成されていること、よってドレイン領域205aと同様にソ−ス領域も素子分離領域202 から離れて形成されている点である。
【００３７】
この第２の実施の形態の動作説明を以下にする。ｐ型のシリコン基板201 を使用して、ゲ−ト電極204 に正の電圧を印加するとゲ−ト電極204 直下の基板表面には反転層210 が形成される。よって、反転層とｐ+ 型不純物領域との間にはトンネルダイオ−ドが形成される。このトンネルダイオ−ドに順方向のバイアスを印加してゆくと、負性微分抵抗特性が現れる。
【００３８】
又、ゲ−ト電極204 に負の電圧を印加するとゲ−ト電極204 直下の基板表面には蓄積層210 が形成される。よって、蓄積層とｎ+ 型不純物領域との間にはトンネルダイオ−ドが形成される。このトンネルダイオ−ドに順方向のバイアスを印加してゆくと、負性微分抵抗特性が現れる。
【００３９】
この第２の実施の形態においても素子分離領域202 の端部の影響が排除された素子構造となっているので、良好な負性微分抵抗特性が得られる。又、電流量を稼げることも第１の実施の形態と同じである。
【００４０】
又、第１の実施の形態と異なり、ゲ−ト電極の制御によりいずれの不純物領域の端部においてもトンネルダイオ−ドを形成できる。
この第２の実施の形態は、ゲ−ト電極を形成するためのフォトレジストマスクをゲ−ト電極204 の形に準備する他は第１の実施の形態と同様の方法により製造できる。従って、製造方法の詳しい説明は省略する。
【００４１】
図６（ａ）及び（ｂ）は本発明の第３の実施の形態の半導体装置を説明する為の平面図及び断面図である。但し、図６（ａ）の平面図では、基板301 を覆う層間絶縁膜を除いて表している。
【００４２】
シリコン基板301 上には素子領域を囲む素子分離領域302 が形成されている。素子領域の中央にはｎ+ 型のソ−ス領域305bが形成され、これを囲むようにシリコン基板301 の上にゲ−ト絶縁膜303 及びゲ−ト電極304 が形成されている。そしてゲ−ト電極304 の外側の基板301 の表面領域にはドレイン領域305aが形成されている。又、ゲ−ト電極304 ，ドレイン領域305a及びソ−ス領域305bには互いに層間絶縁膜307 により電気的に分離されたゲ−トコンタクト304a, ドレインコンタクト306a、ソ−スコンタクト306bが形成されている。
【００４３】
このように素子分離端の影響を排除したＭＯＳトンネル効果素子のＩd −Ｖd 特性はゲ−ト電圧Ｖg を印加するとトンネル接合が形成されてドレイン電圧の印加に従い負性抵抗特性が表れる。又、不純物領域の４方をトンネルダイオ−ドとして利用できるから、装置面積を増大させることなく電流量を稼ぐことが可能となる。
【００４４】
第３の実施の形態の製造方法を図７（ａ）〜（ｄ）乃至図８を用いて説明する。  まず、シリコン基板301 の素子領域を囲む素子分離領域302 をＬＯＣＯＳ法等により形成する。そして、シリコン基板表面に熱酸化膜を形成し、この熱酸化膜の上にＬＰＣＶＤ法等により多結晶シリコン膜を形成する。この多結晶シリコン膜上にフォトレジストマスクを形成して、ＲＩＥ法等のエッチングにより多結晶シリコン膜及び熱酸化膜をゲ−ト電極304 及びゲ−ト絶縁膜303 に加工する。この状態を図７（ａ）の平面図及びこの平面図のＡ−Ａ´断面を示す図７（ｂ）に図示する。
【００４５】
次に、図７（ｃ）の平面図及びＡ−Ａ´断面を示す図７（ｄ）に示すように、ゲ−ト電極304 とこの内側を含むようびフォトレジストマスクを形成し、ドレイン予定領域305aの為の不純物をイオン注入する。ドレイン領域をｐ型にする場合、BF2 等のｐ型の不純物を注入する。
【００４６】
次に、図８の断面図に示すようにソ−ス領域305bを形成するために、P,As等のｎ型の不純物をイオン注入し、層間絶縁膜307 をシリコン基板301 の上に形成する。
【００４７】
続いて、ゲ−ト電極304 、ソ−ス領域305b及びドレイン領域305aの各コンタクトを形成するために層間絶縁膜307 に開口を形成する。Ａｌ等の金属膜をスパッタ法等によりシリコン基板301 上に形成して、これをフォトレジストをマスクとしてＲＩＥ等のエッチングを行うことによりゲ−トコンタクト304aドレインコンタクト306a及びソ−スコンタクト306bを形成して本実施の形態が完成する。
【００４８】
図９は本発明の第４の実施の形態を説明するための平面図である。但し基板の素子領域及び素子分離領域上の層間絶縁膜は除いて表している。又、図１０（ａ）は図９のＡ−Ａ´断面を示す図である。シリコン基板401 の表面に形成された素子分離領域402 により画定される素子領域にはｎ+ 型のソ−ス領域406 、ゲ−ト電極405 及びｐ+ 型のドレイン領域404 が形成されている。ドレイン領域404 は３次元的に加工されたシリコン基板401 の凸部の上面に形成され、ゲ−ト電極405 はゲ−ト絶縁膜403aを介して凸部分の側壁部分に形成されている。ソ−ス領域406 はゲ−ト電極の周囲を囲むように形成されている。又、ゲ−ト電極405 ，ドレイン領域404 及びソ−ス領域406 には互いに層間絶縁膜409 により電気的に分離されたゲ−トコンタクト405a, ドレインコンタクト404a、ソ−スコンタクト406aが形成されている。
【００４９】
この第４の実施の形態では、ゲ−ト電極405 の制御により蓄積層或いは反転層がゲ−ト絶縁膜403 を介してゲ−ト電極と隣接するシリコン基板401 の表面に形成される。これがチャネル領域410 となる。チャネル領域といずれかの不純物領域の接合部にトンネルダイオ−ドが形成される。
【００５０】
次に、第４の実施の形態の製造方法の一例を図１０（ａ）〜図１０（ｃ）乃至図１１（ａ）〜（ｂ）を用いて説明する。
まず、図１０（ｂ）に示すように、シリコン基板401 の素子領域の中央にフォトリソグラフィ−工程及びＲＩＥ等の異方性エッチングにより凸部分を形成し、この素子領域を囲む素子分離領域402 をＬＯＣＯＳ法等により形成する。
【００５１】
次に、シリコン基板401 の表面に熱酸化膜403 を形成し、熱酸化膜403 の表面にＬＰＣＶＤ法等により多結晶シリコン膜を形成し、850 ℃30分間の燐拡散を行う。この多結晶シリコン膜をＲＩＥ法等の異方性エッチングにより凸部分の側壁部分のみ残置させ、図１１（ａ）に示すようにゲ−ト電極405 とする。図１１（ａ）に示すように、シリコン基板401 の凸部上面のドレイン予定領域404 にｐ型の不純物をイオン注入する。
【００５２】
次に、図１１（ｂ）に示すように、ソ−ス予定領域406 にｎ型の不純物をイオン注入する。
この後、シリコン基板401 上に層間絶縁膜409 となる酸化膜等の絶縁膜をＣＶＤ法等により形成し、先に注入したイオンの活性化の為の熱処理を行う。そして形成した絶縁膜にフォトリソグラフィ−工程及びエッチング法により開口を形成し、この開口にＡｌ等の金属材料を用いたコンタクト405a,404a,406aを形成して第４の実施の形態が完成する。
【００５３】
この第４の実施の形態では素子領域に凸部を利用したが、凹部を利用し、底部及び上部に不純物領域を形成し、凹部の側壁部にゲ−ト電極を形成してもよい。次に本発明の第５の実施の形態を説明する。図１２（ａ）は本実施の形態の素子領域の斜視図であり、絶縁膜層、層間絶縁膜等は記載していない。図１２（ｂ）は図１２（ａ）のＡ−Ａ´断面を示す断面図である。又、図１２（ｃ）は図１２（ａ）のＢ−Ｂ´断面を示す断面である。図１２（ｂ）及び（ｃ）では絶縁膜層及び層間絶縁膜等も記載した。
【００５４】
この実施の形態はソ−ス・ドレイン領域503a,503b , ゲ−ト絶縁膜504 及びゲ−ト電極505 等がＳＯＩ基板を用いて形成されている。
半導体層を３次元的に囲むようにゲ−ト絶縁膜504 及びゲ−ト電極505 が形成されている。このゲ−ト電極505 を両側から挟むように、半導体層にソ−ス・ドレイン領域503a503bが形成されている。ソ−ス・ドレイン領域503a,503b とその間に形成されるチャネル領域との境界部はゲ−ト電極505 により覆われている。このソ−ス・ドレイン領域503a,503b 及びゲ−ト電極505 の上表面には夫々ソ−スコンタクト507a、ドレインコンタクト507b、及びゲ−トコンタクト505aが形成されている。又、501 はシリコン基板等の半導体基板、502 はＳＯＩ基板の絶縁膜層、503 はＳＯＩ基板の半導体層、シリコン層からなる。
【００５５】
この実施の形態ではゲ−ト電極505 に電圧を印加することでゲ−ト絶縁膜504 を介して隣接するシリコン層の表面領域に反転層或いは蓄積層が形成され、チャネル領域510 となる。
【００５６】
次に、第５の実施の形態の製造方法の一例を図１３を用いて説明する。
まず、図１３（ａ）に示すように、表面に絶縁膜層とこの絶縁膜上のシリコン膜層が形成されたＳＯＩ基板501 のシリコン膜をフォトリソグラフィ−工程及びＲＩＥ等のエッチングにより図面の横方向に長いシリコン膜503 を形成する。
【００５７】
次に、約200nm の熱酸化膜をシリコン膜503 の上部及び側部表面に形成する。そして、シリコン膜503 の中央の領域とその周囲を除いた領域を覆うレジストマスクを形成して、希弗酸処理によりシリコン膜503 表面の酸化膜、及びシリコン膜503 下のＳＯＩ基板の絶縁膜層をエッチングして空洞を形成する。そして、図１３（ｂ）に示すように、熱酸化法によりシリコン膜503 の上部、側部及び底部の表面にゲ−ト酸化膜504 を形成する。
【００５８】
次に、ＬＰＣＶＤ法等により多結晶シリコン膜を形成する。この際、図１３（ｃ）に示すように、絶縁膜層の空洞にも多結晶シリコン膜が形成され、これをゲ−ト電極505 として用いる。この後、ソ−ス予定領域503aの他の表面領域にフォトレジストマスクを形成して、イオン注入法等によりＡｓ，Ｐ等のｎ型の不純物を添加する。又、ドレイン予定領域503bには、この他の表面領域にフォトレジストマスクを形成し、ＢＦ2 等のｐ型の不純物を添加する。
【００５９】
次に、基板501 の上にＬＰＣＶＤ法等により絶縁膜を形成して層間絶縁膜506 とした後、熱処理により先に添加した不純物の活性化を行う。この活性化により不純物領域の端部はゲ−ト絶縁膜下に回り込み、トンネルダイオ−ドの電気特性を有効に利用できる。その後この層間絶縁膜のうちソ−スコンタクト507a、ドレインコンタクト507b、及びゲ−トコンタクト505aを形成する開口をフォトリソグラフィ−工程及びエッチングにより形成する。この後、基板501 上にＡｌ等の金属膜をスパッタ法等により形成する。この金属膜にリソグラフィ−工程及びエッチングを行ってソ−スコンタクト507a、ドレインコンタクト507b、及びゲ−トコンタクト505aを形成して第５の実施の形態のＭＯＳトンネル効果素子が完成する。
【００６０】
次に、本発明の第６の実施の形態を説明する。
第６の実施の形態では第２の実施の形態において説明したＭＯＳトンネル効果素子を２つ用い直列に接続している。第６の実施の形態では、図１４（ａ）の平面図に示すように２つのドレイン領域605a 605c 、及び２つのソ−ス領域605b,605d の周囲にゲ−ト電極603 が形成されている。２つのドレイン領域605a 605c 、及び２つのソ−ス領域605b,605d はシリコン基板601 の表面領域に素子分離領域602 から離れて形成されている。従って、ゲ−ト電極により、ゲ−ト電極直下のｐ型シリコン基板601 の表面に反転層或いは誘起層が形成されるとドレイン領域605a,605c の周囲か、ソ−ス領域605b,605d の周囲にトンネルダイオ−ドが形成される。
【００６１】
図１４（ｂ）は図１４（ａ）のＡ−Ａ´断面を示す図である。シリコン基板601 の表面にはＬＯＣＯＳ等の素子分離領域602 が形成されている。ソ−ス・ドレイン領域605a,605b,605c,605d の夫々は素子分離領域602 から離れてシリコン基板601 の表面領域に形成されている。又、ソ−ス・ドレイン領域605a,605b,605c,605d には、層間絶縁膜中に形成されたソ−ス・ドレインコンタクト610 が形成されている。603 は熱酸化法等により形成されたゲ−ト絶縁膜である。
【００６２】
この第６の実施の形態においてゲ−ト電極603 によりゲ−ト電極603 直下の基板601 表面に蓄積層或いは反転層を形成してトンネルダイオ−ドを形成する。そして、ドレインコンタクト610aとソ−ス領域610cの間にバイアスを与えることで、２つのＭＯＳトンネル効果素子が動作する。これらのＩ−Ｖ特性を図１４（ａ）に示す。Ｖｃは２つのＭＯＳトンネル効果素子に共通接続するコンタクト610bにおける電位である。又、Ｉ1 はドレイン領域605aを構成要素とするＭＯＳ型トンネル効果素子に流れる電流である。他方の素子に流れる電流はＩ2 である。図１４（ｃ）に示すように、２つの電流が等しくかつ安定となる点（Ｓ0,Ｓ1 ）がある。例えば、Ｓ0 を '0'，Ｓ1 を'1' に対応させてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルが構成できる。図１５にＳＲＡＭセルの回路図を示す。図１４（ｃ）において説明したＶc の電位点にトランスファ−トランジスタＴ1 を備え、このトランスファ−トランジスタＴ1 によりＶc の電位点とビット線ＢＬをつなぐ。ＷＬはトランスファ−トランジスタＴ1 のゲ−ト電極に電位を与えるワ−ド線である。
【００６３】
【発明の効果】
本発明によれば、素子分離により囲まれたＭＯＳトンネル効果素子の電気特性を良好なものとでき、集積化に適した、半導体装置が得られる。又、電流量を従来よりも大きく得られる効果がある。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態を説明するための平面図及び断面図である。
【図２】  第１の実施の形態のＩd −Ｖd 特性を示す特性図である。
【図３】  第１の実施の形態の一製造方法の一部を説明するための断面図である。
【図４】  第１の実施の形態の一製造方法の一部を説明するための断面図である。
【図５】  本発明の第２の実施の形態を説明するための平面図及び断面図である。
【図６】  本発明の第３の実施の形態を説明するための平面図及び断面図である。
【図７】  第３の実施の形態の一製造方法の一部を説明するための断面図である。
【図８】  第３の実施の形態の一製造方法の一部を説明するための断面図である。
【図９】  本発明の第４の実施の形態を説明するための平面図である。
【図１０】  第４の実施の形態を説明するための断面図、及び第４の実施の形態の一製造方法を一部を説明するための断面図である。
【図１１】  第４の実施の形態の一製造方法の一部を説明するための断面図である。
【図１２】  本発明の第５の実施の形態を説明するための斜視図及び断面図である。
【図１３】  第５の実施の形態の一製造方法を説明するための断面図である。
【図１４】  本発明の第６の実施の形態を説明するための平面図、断面図及び電気的特性図である。
【図１５】  本発明の第６の実施の形態を説明する為の回路図である。
【図１６】  本発明の従来の技術を説明するための断面図、及びＩd-V g 特性図である。
【図１７】  本発明者らが試作した素子を説明するための平面図、及び断面図である。
【図１８】  本発明者らが試作した素子のＩd −Ｖd 特性図である。
【符号の説明】
104,204,304,405,505,603,705,13,24 …ゲ−ト電極
102,202,302,402,502,602,704,22…素子分離領域
【図１】
0004003981.tif 000002
【図２】
0004003981.tif 000003
【図３】
0004003981.tif 000004
【図４】
0004003981.tif 000005
【図５】
0004003981.tif 000006
【図６】
0004003981.tif 000007
【図７】
0004003981.tif 000008
【図８】
0004003981.tif 000009
【図９】
0004003981.tif 000010
【図１０】
0004003981.tif 000011
【図１１】
0004003981.tif 000012
【図１２】
0004003981.tif 000013
【図１３】
0004003981.tif 000014
【図１４】
0004003981.tif 000015
【図１５】
0004003981.tif 000016
【図１６】
0004003981.tif 000017
【図１７】
0004003981.tif 000018
【図１８】
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