(57)【特許請求の範囲】
【請求項１】
回路設計をエミュレートする式を解く論理プロセッサ手段を備え、該論理プロセッサ手段が複数の論理プロセッサ入力および複数の論理プロセッサ出力を有する、回路設計をエミュレートするためのエミュレーションシステムであって、
複数の第１のセレクタ入力および複数の第１のセレクタ出力を有し、前記論理プロセッサ手段からの１つまたは２つ以上の出力が前記複数の第１のセレクタ入力に接続された第１のセレクタ手段であって、前記複数の第１のセレクタ入力における信号の部分集合を選択し、該選択した信号を前記複数の第１のセレクタ出力に与えるものと、
複数のレジスタ入力および複数のレジスタ出力を有し、前記複数のレジスタ入力が前記複数の第１のセレクタ出力に接続されたレジスタ手段であって、前記第１のセレクタ手段から受け取った前記信号を格納するものと、
複数の第２のセレクタ入力および複数の第２のセレクタ出力を有する第２のセレクタ手段であって、前記複数の第２のセレクタ入力が、選択的に前記レジスタの出力を前記複数の第２のセレクタ出力に与えるために、前記複数のレジスタ出力に接続されたものと
を具備し、前記論理プロセッサ手段の複数の入力が前記第２のセレクタ手段の複数の出力に接続されており、
前記第１のセレクタ手段が２５６個の４８：１マルチプレクサを備え、
前記レジスタ手段が２５６個のシフトレジスタを備え、各前記シフトレジスタが入力および出力を有し、前記第１のセレクタ手段の４８：１マルチプレクサの出力が前記シフトレジスタに１対１で接続されており、各前記シフトレジスタが６４ステージおよび６４ビットの並列出力ラインを有することにより、前記レジスタ手段が合計６４×２５６＝１６３８４個のシフトレジスタ並列出力ラインを有し、
８個の１０２４：１セレクタが１６個の前記シフトレジスタから同じ１０２４個の出力を受け取るように、前記第２のセレクタ手段が、前記シフトレジスタ並列出力ラインに接続された１２８個の１０２４：１マルチプレクサを備えてなり、
前記論理プロセッサ手段が８つのプロセッサを備え、各前記プロセッサが１６個の入力を有し、１２８個の１０２４：１マルチプレクサが割当てモジュロ１６に従って前記プロセッサに接続されるように、前記８つのプロセッサの入力が前記１２８個の１０２４：１マルチプレクサの出力に接続されている
ことを特徴とするエミュレーションシステム。
【請求項２】
回路設計をエミュレートする式を解く論理プロセッサ手段を備え、該論理プロセッサ手段が複数の論理プロセッサ入力および複数の論理プロセッサ出力を有する、回路設計をエミュレートするためのエミュレーションシステムであって、
複数の第１のセレクタ入力および複数の第１のセレクタ出力を有し、前記論理プロセッサ手段からの１つまたは２つ以上の出力が前記複数の第１のセレクタ入力に接続された第１のセレクタ手段であって、前記複数の第１のセレクタ入力における信号の部分集合を選択し、該選択した信号を前記複数の第１のセレクタ出力に与えるものと、
複数のレジスタ入力および複数のレジスタ出力を有し、前記複数のレジスタ入力が前記複数の第１のセレクタ出力に接続されたレジスタ手段であって、前記第１のセレクタ手段から受け取った前記信号を格納するものと、
複数の第２のセレクタ入力および複数の第２のセレクタ出力を有する第２のセレクタ手段であって、前記複数の第２のセレクタ入力が、選択的に前記レジスタの出力を前記複数の第２のセレクタ出力に与えるために、前記複数のレジスタ出力に接続されたものと
を具備し、前記論理プロセッサ手段の複数の入力が前記第２のセレクタ手段の複数の出力に接続されており、
前記第１のシフトレジスタが、第１のシフトレジスタ並列入力および第１のシフトレジスタ並列出力を有し、
前記レジスタ手段が、第２のシフトレジスタ並列出力、第２のシフトレジスタ入力および第２のシフトレジスタ出力を有する第２のシフトレジスタをさらに備え、前記第２のシフトレジスタ入力が１つの前記第１のセレクタ出力に接続されており、前記第２のシフトレジスタ並列出力が前記第１のシフトレジスタ並列入力に接続されている
ことを特徴とするエミュレーションシステム。
【請求項３】
前記レジスタ手段が、第１のシフトレジスタ入力および第１のシフトレジスタ出力を有する第１のシフトレジスタを備え、前記第１のシフトレジスタ入力が１つの前記第１のセレクタ出力に接続されており、該１つの第１のセレクタ出力が１つの前記第２のセレクタ入力に接続されている請求項１又は２に記載のエミュレーションシステム。
【請求項４】
前記エミュレーションシステムの動作を同期させるためのエミュレータクロック信号を出力するエミュレータクロックソースと、
前記エミュレータクロックソースに接続された制御記憶であって、前記エミュレータクロック信号に従って順次実行される１つまたは２つ以上のエミュレーションプログラムステップを定義する制御データを格納するものと
をさらに具備し、
前記シフトレジスタのデータが前記エミュレータクロック信号に同期してシフトされるよう、前記シフトレジスタが前記エミュレータクロックソースに接続されたクロック入力を有し、
前記制御記憶から出力される各ステップ毎の前記制御データに従って前記論理プロセッサ手段、第１のセレクタ手段、レジスタ手段及び第２のセレクタ手段を制御することで前記回路設計のエミュレーションを行う
ことを特徴とする請求項３に記載のエミュレーションシステム。
【請求項５】
前記第１のセレクタ手段、レジスタ手段、第２のセレクタ手段および論理プロセッサ手段のすべてが、１つの集積回路上に組込まれており、１つまたは２つ以上の前記第１のセレクタ入力が前記１つの集積回路の外部の信号源に接続されている請求項１乃至４のいずれかに記載のエミュレーションシステム。
【請求項６】
前記回路設計が、論理式によって記述されていて、回路周波数を有する回路クロック信号を含んでおり、
前記回路クロック信号に接続されていて、１より大きい整数であるｎ倍だけ前記回路周波数より速いエミュレータクロック信号を発生するクロック発生手段と、
前記回路設計をエミュレートする論理式に対する解答を発生する処理手段と、
前記処理手段に接続されていて前記論理式の解答を制御する制御手段であって、前記エミュレータクロック信号に接続されており、前記エミュレータクロックのｎサイクルごとに１つまたは２つ以上の論理式が解答されるようにするものと
をさらに具備した請求項１乃至５のいずれかに記載のエミュレーションシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタルエミュレーションシステムに関し、特に、改良された信号ルーティング機能を有する多数の論理プロセッサを使用したディジタルエミュレーションシステムに関する。
【０００２】
【従来の技術】
電子回路設計の動作速度および複雑性が増すのに伴い、様々異なる開発段階で回路設計をテストすることがより重大になる。ハードウエアエミュレータは、開発中の複雑な回路設計をテストするための手段を提供するものである。典型的には、このようなエミュレータは、ソフトウエアによって制御されることによって設計中の回路の機能を実行するハードウエアを提供する。前記回路設計は、該回路の構造および動作を定義するデータ組によって特定される。
エミュレータは、ソフトウエアによる制御の下に動作する。前記回路設計は、前記エミュレータを制御するプログラムを作成するために“コンパイル”される
。
【０００３】
【発明が解決しようとする課題】
このようにエミュレータ制御プログラムを作成するために前記設計をコンパイルする処理は、重要で、時間がかかる処理である。コンパイル処理に時間がかかるのは、１つには、回路設計をできるだけ高速でエミュレートするプログラムを作成するという目標のためである。エミュレータは実際の回路と同じ速さで被エミュレート回路の機能を実行できないので、エミュレータにおいては速度が絶対不可欠な問題である。回路設計を外部回路またはその他の装置に正確にインターフェイス接続するために、被エミュレート回路の目標動作速度にできるだけ近い速度でエミュレータを動作させ、該回路の動作タイミングをテストすることが望ましい。
【０００４】
前記コンパイルする処理が複雑で時間がかかるその他の理由は、エミュレータのハードウエアにおける制約により、コンパイル中に多くの演算を行うことなくプログラムの速度を最適化することが難しい、ということである。広範囲の回路設計の機能を実行しなければならないので、エミュレータは、可能な限り融通性に富むものでなければならない。これは、エミュレーションシステムが様々異なる設計について使用可能な論理処理ハードウエアを備えなければならない、ということを意味する。従来のこのようなエミュレーションシステムは、被エミュレート回路の機能を間接的に実行するために使用される多数の汎用処理要素を備えている。例えば、従来の汎用のエミュレータは、多数の機能を備えていない回路設計のエミュレーションには使用できなくなる専用のハードウエア乗算器を使用する代りに、多数の論理式を処理することにより乗算回路をエミュレートしている。これらの式を解くためには、エミュレータ内の多くのゲートまたはその他の装置に、信号を供給しなければならない。さらに、前記ゲートまたはその他の要素の出力は、前記エミュレータの様々な要素間で効率的にルーティング（経路指定）されなければならない。
【０００５】
前記コンパイルするステップは複雑で時間がかかるものであるが、設計者が最新の設計変更をエミュレートする前に長い時間待たなくてもよいように、このステップをできるだけ簡単にする必要がある。エミュレータが集積回路の設計および開発に使用される場合、これは特に重要である。すなわち、集積回路の場合、多くの増分的な変更がなされ、エミュレーションを進める前に各前記変更がコンパイルステップを必要とする。このことは、エミュレータの有用性を高めるためには、前記コンパイルステップの時間を短縮しなければならない、ということを意味する。
この発明は上述の点に鑑みてなされたもので、コンパイル時間を短縮化でき、高速で回路設計をエミュレートできるエミュレーションシステムを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る本発明は、回路設計をエミュレートする式を解く論理プロセッサ手段を備え、該論理プロセッサ手段が複数の論理プロセッサ入力および複数の論理プロセッサ出力を有する、回路設計をエミュレートするためのエミュレーションシステムであって、複数の第１のセレクタ入力および複数の第１のセレクタ出力を有し、前記論理プロセッサからの１つまたは２つ以上の出力が前記複数の第１のセレクタ入力に接続された第１のセレクタ手段であって、前記複数の第１のセレクタ入力における信号の部分集合を選択し、該選択した信号を前記複数の第１のセレクタ出力に与えるものと、複数のレジスタ入力および複数のレジスタ出力を有し、前記複数のレジスタ入力が前記複数の第１のセレクタ出力に接続されたレジスタ手段であって、前記第１のセレクタ手段から受け取った前記信号を格納するものと、複数の第２のセレクタ入力および複数の第２のセレクタ出力を有する第２のセレクタ手段であって、前記複数の第２のセレクタ入力が、選択的に前記レジスタの出力を前記複数の第２のセレクタ出力に与えるために、前記複数のレジスタ出力に接続されたものとを具備し、前記論理プロセッサ手段の複数の入力が前記第２のセレクタ手段の複数の出力に接続されており、前記第１のセレクタ手段が２５６個の４８：１マルチプレクサを備え、前記レジスタ手段が２５６個のシフトレジスタを備え、各前記シフトレジスタが入力および出力を有し、前記第１のセレクタ手段の４８：１マルチプレクサの出力が前記シフトレジスタに１対１で接続されており、各前記シフトレジスタが６４ステージおよび６４ビットの並列出力ラインを有することにより、前記レジスタ手段が合計６４×２５６＝１６３８４個のシフトレジスタ並列出力ラインを有し、８個の１０２４：１セレクタが１６個の前記シフトレジスタから同じ１０２４個の出力を受け取るように、前記第２のセレクタ手段が、前記シフトレジスタ並列出力ラインに接続された１２８個の１０２４：１マルチプレクサを備えてなり、前記論理プロセッサ手段が８つのプロセッサを備え、各前記プロセッサが１６個の入力を有し、１２８個の１０２４：１マルチプレクサが割当てモジュロ１６に従って前記プロセッサに接続されるように、前記８つのプロセッサの入力が前記１２８個の１０２４：１マルチプレクサの出力に接続されていることを特徴とする。
また、請求項２に係る本発明は、回路設計をエミュレートする式を解く論理プロセッサ手段を備え、該論理プロセッサ手段が複数の論理プロセッサ入力および複数の論理プロセッサ出力を有する、回路設計をエミュレートするためのエミュレーションシステムであって、複数の第１のセレクタ入力および複数の第１のセレクタ出力を有し、前記論理プロセッサ手段からの１つまたは２つ以上の出力が前記複数の第１のセレクタ入力に接続された第１のセレクタ手段であって、前記複数の第１のセレクタ入力における信号の部分集合を選択し、該選択した信号を前記複数の第１のセレクタ出力に与えるものと、複数のレジスタ入力および複数のレジスタ出力を有し、前記複数のレジスタ入力が前記複数の第１のセレクタ出力に接続されたレジスタ手段であって、前記第１のセレクタ手段から受け取った前記信号を格納するものと、複数の第２のセレクタ入力および複数の第２のセレクタ出力を有する第２のセレクタ手段であって、前記複数の第２のセレクタ入力が、選択的に前記レジスタの出力を前記複数の第２のセレクタ出力に与えるために、前記複数のレジスタ出力に接続されたものとを具備し、前記論理プロセッサ手段の複数の入力が前記第２のセレクタ手段の複数の出力に接続されており、前記第１のシフトレジスタが、第１のシフトレジスタ並列入力および第１のシフトレジスタ並列出力を有し、前記レジスタ手段が、第２のシフトレジスタ並列出力、第２のシフトレジスタ入力および第２のシフトレジスタ出力を有する第２のシフトレジスタをさらに備え、前記第２のシフトレジスタ入力が１つの前記第１のセレクタ出力に接続されており、前記第２のシフトレジスタ並列出力が前記第１のシフトレジスタ並列入力に接続されていることを特徴とする。
【０００７】
この発明は、集積回路内の多数のプロセッサ間、または、集積回路間における信号のやり取りを可能にするために、改良されたルーティングおよび処理のためのアーキテクチャを使用するものである。複数のセレクタが複数のシフトレジスタに接続され、該シフトレジスタが他の複数のセレクタに出力し、これら他のセレクタが論理ユニットまたは論理プロセッサに出力するという構成は、融通性に富むアーキテクチャを提供するとともに、コンパイル時間を短縮化する均一なプログラミングモデルを提供する。
【０００８】
好ましい実施の形態において、回路設計をエミュレートするエミュレーションシステムは、チップ上に組込まれており、複数の入力信号に接続される複数の第１のセレクタを備えている。これら第１のセレクタに対する前記入力信号のうちのいくつかは、該第１のセレクタと同一のチップ上に設けられた論理プロセッサからの出力を含み、その他の入力信号は他の集積回路の複数の論理プロセッサからの出力である。複数のシフトレジスタまたは“パイプ”が設けられており、これらの入力は前記複数の第１のセレクタの出力である。これらのシフトレジスタは、前記エミュレーションシステムを制御するために使用されるプログラムのステップに従って、前記複数の第１のセレクタからの信号を格納する。
【０００９】
前記シフトレジスタまたはパイプの出力に接続された複数の第２のセレクタは、個々の論理プロセッサに与えられるべき信号をさらに選択するために使用される。前記複数の第２のセレクタの出力は、前記複数の論理プロセッサの入力に供給される。前記複数のセレクタ、シフトレジスタおよび論理プロセッサからなるこの構成は、エミュレーション前のコンパイル速度、および、エミュレーション中の実行速度を高速化した一様なルーティング機構を提供する。
【００１０】
【発明の実施の形態】
図１は、この発明の一実施の形態に係るエミュレータにおける１つの“チップ”のシステムレベルブロック図。この図１においてチップ１００として示された設計は、“ハイドラチップ（Hydra Chip）”と呼ばれる１つの集積回路（ＩＣ）パッケージ上に組込まれている。図２〜図７は、論理エミュレーンシステムのボードレベルおよびブロックレベルにおける詳細を示すものである。ここでは特定の実施の形態に係るエミュレータを説明するが、この発明の範囲はこの特定の実施の形態に限定されるものではない。
【００１１】
図１において、前記チップ１００は、特定の機能を実行するために様々なサブ回路を含んでいる。図１において、これらのサブ回路は、例えば制御データブロック１０２のようなブロックとして示されている。このエミュレーンシステムを説明するために、論理エミュレーションシステムのアーキテクチャを以下に説明する。そして、次に、ハイドラ（Hrdra）論理ユニット（ＨＬＵ）に対するセレクタおよびシフトレジスタのデータルーティングに関係するサブ回路１０６〜１１２に焦点を当てて、前記論理エミュレーションシステムにおける選択されたサブ回路を詳細に説明する。前記ハイドラ論理ユニット（ＨＬＵ）は、前記論理エミュレーションシステムに対して、該ハイドラ論理ユニット間で様々なデータを普遍的に且つ一様にルーティングする能力に関して特別の利点を提供するものである。さらに、その後、前記エミュレーンシステムにおいて実行すべき回路をコンパイルするための一例を説明する。
【００１２】
Ｉ．論理エミュレーションシステムのアーキテクチャ
図１において、制御データブロック１０２は、ハイドラチップ（Hrdra Chip、以下、チップとも言う）の動作を指示するマイクロコード制御ワードを格納するために使用される。好ましい実施の形態において、制御データブロック１０２は、各々が約10,000ビットのサイズを有する６４個の制御ワードを格納する。以下に説明するように、各前記制御データにおける様々な数のビットは、制御ラインを介して前記チップ上の他の機能ブロックに送られ、例えば、ｎ：１セレクタ（ｎ個入力の１つを選択出力するセレクタ、換言すればマルチプレクサ）、シフトレジスタ、通過ゲート、信号反転部等を制御する。図示を簡略化するために、制御ラインは図１に示されていない。しかし、各種素子および機能ブロックを制御するために、前記制御データが当該技術において周知の方法で使用されてよい、ことは明らかであろう。
【００１３】
前記制御データブロック１０２は、コンパイラによって発生される制御プログラムの制御ワードを最高６４個まで格納する。前記コンパイラは、エミュレートすべき回路（被エミュレート回路）の詳細情報を入力し、前記チツプに所望の回路をエミュレートさせる演算式および制御論理からなる制御プログラムを出力する。１エミュレーションサイクルが被エミュレート回路の１サイクルである場合、前記制御プログラムの制御ワードは各エミュレーションサイクル毎に実行される。すなわち、前記被エミュレート回路が１ＭＨｚで動作するものである場合、エミュレーションサイクルは１．０μｓである。これは、前記プログラムのすべてのステップが１．０μｓ内に完了しなければならない、ということを意味する。最高６４個のプログラムステップが許容されるので、エミュレータクロックは、最高６４ＭＨｚで動作することになる。プログラムステップ数が６４個未満である場合、これに応じて、エミュレータクロックの動作速度を遅くすることができる。
【００１４】
前記エミュレータは、任意のプログラムステップの長さを最高３エミュレータクロックサイクルだけ長くすることができる。これは、より長いアクセス時間を必要とするターゲットハードウエアに対して前記エミュレータをインターフェース接続するのに有用である。プログラムステップを長くすると、当然、これに応じて、全体的なプログラムサイクルが長くなる。
【００１５】
プログラマブル出力ＲＡＭ１０４は、１６×２５６ビットのランダムアクセスメモリ（ＲＡＭ）であり、前記チップが外部回路に対して予め定義された出力値を送る手段を提供する。図１に示すように、前記チップから外部に１２ビットが出力され、外部回路へのインターフェース接続に使用される。各ワードの他の４ビットは、チップ機能を制御するために使用される“内部使用”ビットである。前記プログラマブル出力ＲＡＭ１０４は、前記コンパイラが、１つのエミュレートされたクロックサイクル内の特定の期間に、“密封された”出力値を定義して出力することを可能にする。前記エミュレータクロックに従って進められる２５６個のアドレスが存在する。前記チップは制御データサイクルを最高３サイクル拡張できるので、前記ＲＡＭ１０４には、制御データブロック１０２における制御データワード位置の数の４倍のワード位置が存在している。こうして、前記６４個の制御ワードの各々は、最高４サイクルまで、前記制御データブロック１０２の出力ライン上に維持されることができる。その間、前記ＲＡＭ１０４のアドレス位置はインクリメントされる。このことにより、前記制御ワードが拡張される場合、前記ＲＡＭ１０４からの値は１制御ワードサイクル内に出力される。この例を使用して前記ＲＡＭ１０４のアドレスが進められる速度は、６４ＭＨｚである。
【００１６】
以下に説明するように、機能ブロック１０６〜１１２は、前記チップのルーティングおよび処理能力の心臓部を構成する。基本的に、これらの機能ブロック１０６〜１１２は、ハイドラ論理ユニット（ＨＬＵ）１１２に供給されて処理される変数値に関するマルチプレクス能力およびシフトレジスタ格納能力を提供する。
機能ブロック１１２は８つのハイドラ論理ユニットを含み、これら８つのハイドラ論理ユニットの各々は、４つの出力を有する４つのハイドラ論理プロセッサからなっている。従って、機能ブロック１１２は合計３２個の出力を有する。前記８つのハイドラ論理ユニットのこれらの出力は、３：１セレクタ１１４に対する入力となる。該３：１セレクタ１１４の他の入力としては、３２：１セレクタ１２２を介してバックプレーンから与えられる信号（バックプレーン入力として示されている）がある。こうして、３２個のバックプレーン信号のうちのいずれかが、前記３：１セレクタ１１４のいずれかの入力に送られる。前記バックプレーン信号は、ボード間信号である。前記論理エミュレーションシステムのボードレベルの設計については、図７を参照して後で説明する。
【００１７】
前記３：１セレクタ１１４に対する３組目の入力は、メモリ１２４からである。該メモリ１２４は、前記３：１セレクタ１１４の出力に接続されており、前記エミュレーションシステムがユーザの回路設計における１つまたは多数のＲＡＭをエミュレートするのを可能にする。前記３：１セレクタ１１４の出力は、２：１セレクタ１２０および前記チップのピンパッドに与えられる。前記２：１セレクタ１２０は、前記信号を、前記ブロック１０６〜１１２のルーティング機構を介して、前記ハイドラ論理ユニット１１２の入力に戻すよう機能する。こうして、前記３：１セレクタ１１４により、前記エミュレーションシステムは、前記３つの異なる信号源からの信号を選択し、この発明のエミュレーションシステムのプロセッサ機能が組込まれる前記チップの内部および外部のプロセッサに出力することができる。
【００１８】
好ましい実施の形態において、前記メモリ１２４は、４Ｋ×３２ビットのＲＡＭである。該ＲＡＭは、前記バックプレーンを介して、前記チップの内部および外部のハイドラ論理ユニットによって発生される信号によってアドレス指定される。アドレスの１つまたは２つ以上のビットが入力され、各エミュレータサイクルごとに使用するために格納される。前記エミュレーションシステムが被エミュレート回路設計におけるアドレス論理をエミュレートする上で広い融通性を有するよう、前記アドレスは１つまたは２つ以上のサイクルごとに少しずつ形成され、ラッチされる。前記アドレスをラッチし使用するための構成は、図１には示されていない。前記ＲＡＭのためのデータ値は、前記ハイドラ論理ユニット、前記バックプレーンまたは該ＲＡＭ自体から得られる。
【００１９】
レジスタ１１６は、１つまたは２つ以上のエミュレータサイクルだけ遅延するよう、前記ハイドラ論理ユニットからの出力値を格納する。現在の変数値が出力されるのか、または、レジスタ１１６の格納値が出力されるのかは、２：１セレクタ１２０の制御ラインに接続された単一モードビット１１８によって決定される。該単一モードビット１１８は、上述したＲＡＭ１０４の４つの“内部使用”ビットのうちの１つから得られ、従って、各エミュレータクロックサイクルごとに可変である。
【００２０】
さらに、３２：１セレクタ１２６、ＡＮＤゲート１２８およびＲＡＭ１３０によって、前記ハイドラ論理ユニットからの信号は、選択的に前記バックプレーンに出力され、他のボード上のプロセッサによって使用されることが可能になる。各チップからの信号が効果的に前記バックプレーンに“ワイヤードＯＲ”されるようオープンコレクタドライバを使用することによって、前記信号は前記バックプレーンのバスに出力される。前記ＲＡＭ１３０は、前記コンパイラによってロードされる。前記ＲＡＭ１３０において使用される各制御ワード１３０はエミュレートされる各クロックサイクル毎に１回ずつ連続的にアドレスされるので、前記ＲＡＭ１３０は、エミュレートされる各クロックサイクル毎に特定の信号が前記バックプレーンに出力されるのを可能にするために使用される。
【００２１】
３２：１セレクタ１３２は、中断点制御信号を出力するために、ドライバ１３４およびＲＡＭ１３６と共に使用される。該ＲＡＭ１３６はエミュレータプログラムの一部として前記コンパイラによってロードされ、各クロックサイクルごとに１ずつインクリメントされるという意味において、ＲＡＭ１３６は前記ＲＡＭ１３０と同様に動作する。中断点は、信号（すなわち、変数）状態をチェックするために前記ハイドラ論理ユニットに式の計算を行わせ、且つ、所望の組合わせを検出した時に、３２：１セレクタ１３２によって選択されることになるハイレベルの信号を出力することによって実現される。前記３２：１セレクタ１３２は、セレクタ１２０を除く図１の他のセレクタと同様に、前記制御データブロック１０２からの制御信号によって制御される。
【００２２】
次に、前記ブロック１０６〜１１２のルーティングおよび処理について詳述する。
Ａ．ルーティング
前記機能ブロック１０６〜１１２は、ハイドラチップ１００のルーティングおよび処理の核心部である。前記チップ１００はエミュレートされるサイクル毎に多数のエミュレータサイクルに依存するので、同一の論理ユニットとの間で処理データの数回のインタラクション（後述する）が効率的に実現され得るよう、様々なローカルプロセッサとリモートプロセッサ（すなわち、オンチッププロセッサとオフチッププロセッサ）との間におけるデータのルーティング（経路指定）が高速で且つ容易に行われ得る、ようにすることが重要である。
【００２３】
図１において、２５６個の４８：１セレクタグループは、３２個の内部信号ラインおよび３５２個の外部信号ラインのいずれかを選択するために使用される。前記３２個の内部信号ラインは前記８つのハイドラ論理ユニット１１２の出力からフィードバックされ、一方、前記外部信号ラインは、それぞれが図１と同じプロセッサであって、１１×３２＝３５２個の信号を提供する１１個の外部プロセッサから与えられる。こうして、２５６個の４８：１セレクタ１０６には、合計３５２＋３２＝３８４個の信号が入力される。これら３８４個の信号の各々は前記２５６個の４８：１セレクタの３２個の入力に分配される。従って、前記２５６個の４８：１セレクタの合計入力数は、３２×３８４＝１２、２８８である。
【００２４】
前記２５６個の４８：１セレクタは、２５６個のシフトレジスタ１０８に対して２５６個の信号を出力する。この場合のルーティングは１対１であり、各前記４８：１セレクタの出力は、１つの６４ステージまたは６４ビットのシフトレジスタ入力に信号を与える。前記４８：１セレクタとシフトレジスタとの組合わせを、以下、“パイプ”と言うことにする。各前記シフトレジスタの各ステージが出力され、前記シフトレジスタグループからの出力数は６４×２５６＝１６、３８４になる。これら１６、３８４個の出力は、１２８個の１Ｋ：１セレクタに与えられる。
前記１２８個の１Ｋ：１セレクタの出力は前記８つのハイドラ論理ユニット１１２に送られる。各前記ハイドラ論理ユニットは、１６個の１Ｋ：１セレクタからの出力を受け取る。
【００２５】
図２は、図１に示した前記機能ブロック１０６〜１１２のルーティングを示す拡大図である。図２において、符号１５０で示す３８４個の信号は、符号１５４で示すパイプに与えられる。前記３８４個の信号と前記パイプとの間の相互接続は、符号１５２で示されている。好ましい相互接続方式に従うと、前記３８４個の信号の各々が前記４８：１セレクタグループの３２個の異なる入力に分配される。また、該好ましい相互接続方式により、各信号は６４ビットのシフトレジスタの１６対にルーティングされる。これらのシフトレジスタ対は、前記入力信号のファンアウトの重複が可能な限り少なくなるよう分離されている。
【００２６】
符号１５４で示すパイプグループと符号１５８で示すセレクタグループとは、連続した８個の１Ｋ：１セレクタグループが１６個のシフトレジスタから同じ１０２４個の出力を受け取るよう接続されている。例えば、第１グループの８個の１Ｋ：１セレクタ（セレクタ０〜７）において、各セレクタは、シフトレジスタ０〜１５から同じ１０２４個の出力を受け取る。同様に、次グループの８個の１Ｋ：１セレクタ（セレクタ８〜１５）において、各セレクタは、次のシフトレジスタ１６〜３１から同じ１０２４個の出力を受け取る、等々である。
【００２７】
符号１５８で示す１Ｋ：１セレクタグループと１６２で示すハイドラ論理ユニットＨＬＵとの間の接続１６０は、モジュロ１６に従って割当てられる。すなわち、例えば、ハイドラ論理ユニットＨＬＵ０は１Ｋ：１セレクタ０，１６，３２，４８，．．．，１１２に接続され、ハイドラ論理ユニットＨＬＵ１は１Ｋ：１セレクタ１，１７，３３，４９，．．．，１１３に接続される、等々である。
【００２８】
図３は、図１における機能ブロック１０６，１０８の回路をより詳細に示す図である。具体的には、図３の回路は、“シャドウ”シフトレジスタ１８０、６４：１セレクタ１８２および２：１セレクタ１８４を含んでいる。４８：１セレクタ１８６およびシフトレジスタ１８８は、上述した図１の要素１０６および１０８と同じものである。
【００２９】
現在のエミュレートされたクロックサイクル中に演算された論理要素の状態が、次にエミュレートされるクロックサイクルまで、他の論理要素に対する入力として必要とされない場合、前記シャドウシフトレジスタ１８０は、この発明のエミュレーションシステムがフリップフロップのような論理要素を取り扱う能力に関して顕著な利点を提供する。前記シフトレジスタ１８８は、前記エミュレーションプログラムの（最大）６４個のステップの各々における演算結果を格納するために使用される。しかしながら、例えば、フリップフロップの出力、または、その他の“一時記憶された”信号が次のサイクルまで必要でない場合、特別なケースが生じる。現在のエミュレートされたクロックサイクルが終るまで、これらの一時記憶された信号は更新されて使用されてはならない。このため、前記シャドウシフトレジスタ１８０は、このような一時記憶された変数値を、これらの発生時から、論理機能に対する入力として必要とされるまで格納するために使用される。前記プログラムサイクルの終りに、すなわち、現在のサイクルのためのすべてのプログラムステップが実行された後に、これらの一時記憶された変数の新たな値が次のプログラムサイクルの入力として使用できるよう、前記シャドウシフトレジスタ１８０からの値が前記シフトレジスタ１８８にコピーされる。このコピーは、前記シャドウシフトレジスタ１８０の並列出力によって前記シフトレジスタ１８８をロードすることによって実行される。次のプログラムサイクルまで前記信号は必要でないので、このような処理によって、すべての“一時記憶された”信号の時間に依存したエミュレータによるルーティングが可能になる。
【００３０】
図３から理解されるよう、４８：１セレクタ１８６からの値は、前記シャドウシフトレジスタ１８０に、および、選択的に、２：１セレクタ１８４を介して前記シフトレジスタ１８８に送られる。前記４８：１セレクタ１８６からの値が一時記憶された変数である場合、該一時記憶された変数は、前記シャドウシフトレジスタ１８０にのみコピーされ、前記シフトレジスタ１８８にはコピーされない。その代り、現在のプログラムサイクルの間に変化する一時記憶された変数が次のプログラムサイクルまで更新されないよう、前記シフトレジスタ１８８は、前のプログラムサイクルの間に発生される６４：１セレクタ１８２からの値を受け取る。
【００３１】
前記６４：１セレクタ１８２により、前記シフトレジスタ１８８内からの値は該シフトレジスタのステージ０に送り戻される。これは、１プログラムサイクル内で算出される変数値に対する融通性のあるアクセスを可能にする。前記６４：１セレクタ１８２による変数の選択は、該セレクタ１８２に接続された、制御データによって制御される６つの制御ラインを通して行われる。前記４８：１セレクタ１８６に対する５つの入力マルチプレクサ（ＭＵＸ）ライン、および、前記２：１セレクタ１８４に対する１つの制御ラインのような他の制御信号も、前記制御データから発生する。
【００３２】
Ｂ．処理
次に、図４および図５を参照して、この発明のエミュレーションシステムにおける処理に使用されるハイドラ論理ユニットの詳細を説明する。
図４は、図１のブロック１１２の論理を示す拡大図である。図４において、前記チップ上における８つのハイドラ論理ユニット（ＨＬＵ）のうちの１つが示されている。１６個の前記１Ｋ：１セレクタからの１６個の入力は、ハイドラ論理ユニット２０２に供給される。これらの信号を反転した信号も供給され、合計３２個の信号が黒線によって示すように供給される。前記１６個の入力信号は、ここでは入力“ワンド（wand）”とも言うインバータおよび通過ゲートを介して、ＯＲゲート２０６〜２１２に与えられる。図５には、１１個の前記入力ワンドがより詳細に示されている。各前記１６個の入力信号がＯＲゲート２０６〜２１２のいずれかの入力に与えられるよう、各前記入力信号は各前記入力ワンドを介して送られる。前記ＯＲゲートに対する各ラインにはＮＯＲゲート２１４のようなＮＯＲゲートが設けられており、前記ＮＯＲゲートに対する各入力は、ゼロまたはローレベルの信号を加えることによって選択的に不能状態にされることができる。
【００３３】
前記ＯＲゲート２０６〜２１２は、ユーザの回路設計の機能をエミュレートする論理式を解くための積項の和を演算するために使用される。前記コンパイラは、前記ユーザの回路設計を、その後に多数のプログラムステップに変換されることになる論理式に変換する。これらのプログラムステップは、図１の制御データブロック１０２におけるマイクロコードワード、および、該エミュレーションシステム中の様々なセレクトＲＡＭにおける制御信号として、エミュレーションアーキテクチャにロードされる。
【００３４】
図４に戻り、レジスタエミュレーション論理２２０は、各前記ＯＲゲートの出力側に設けられている。該レジスタエミュレーション論理２２０は、前記エミュレータが効率的にレジスタおよびラッチ等の順次素子エミュレーションを行えるようにする、特殊化された制御信号を提供する。“RESET”、“PRESET”、“CLOCK”および“Q-1”等の信号は、標準的な順次素子におけるこれらに対応する周知の信号を示す。これらの信号は、例えば符号２２２で示すような３４：１セレクタを使用することによって、前記１６個の入力信号およびこれらを反転した信号から得られる。なお、前記３４：１セレクタは、前記１６個の入力信号およびこれらを反転した信号の他に、ハイレベルまたはローレベルの信号が選択されるようにする。前記信号“Q-1”は、通常、エミュレートされているレジスタに格納された値の前の値を示すものである。
【００３５】
前記レジスタエミュレーション論理２２０の反転制御ビットは、制御データに従うデータ信号の反転を可能にする。Ｐ／Ｒ制御信号は、プリセット信号およびリセット信号が同時に発生した時に、両信号のどちらによって制御するのかを決定する。前記レジスタエミュレーション論理２２０の２：１セレクタに対する２つの制御ビットと同様に、Ｐ／Ｒ制御ラインは制御ＲＡＭに接続されている。前記レジスタエミュレーション論理が必要でないとき、前記２：１セレクタは、該レジスタエミュレーション論理のバイパスを提供する。
【００３６】
図６は、図１の機能ブロック１２４、すなわち、エミュレーションメモリをより詳細に示す図。該エミュレーションメモリは、前記ハイドラ論理ユニットから発生された値を格納し、前記エミュレーションメモリのアドレスを指定する際に使用するための効率的な方法を提供する。
図７は、１２個のハイドラチップのボードレベルにおける構成を示す図であり、その他の同様なボードを接続可能なバックプレーン２５０を含んでいる。要素（16646）はレジスタトランシーバであり、要素（74FB2033）はバックプレーンインターフェイストランシーバである。
【００３７】
II．論理エミュレーションシステムにおけるコンパイラの動作
図８は、ユーザがエミュレートしようとする回路３００を例示する図である。該回路３００は、出力Ｑ０〜Ｑ３、終了カウント（目標カウント値）入力Ｃ０〜Ｃ３、リセット（PRESET）信号入力およびクロック（CLOCK）信号入力を備えた４ビット・バイナリカウンタである。前記終了カウント値入力Ｃ０〜Ｃ３は、該カウンタがリセットされる時を指定するために使用される。前記出力Ｑ０〜Ｑ３のカウント値が前記終了カウント値入力Ｃ０〜Ｃ３により指定された値に一致した時、前記カウンタは、ゼロにリセットされ、カウントアップを再開する。
【００３８】
図９は、図８の回路のタイミングチャートである。図９の図示例において、前記出力Ｑ０〜Ｑ３は、他の信号CLOCK、RESETおよび終了カウントビットC0〜C3に従う異なる時点に、それぞれ異なる値（０，１，２，３）を出力する。例えば、出力Ｑ０〜Ｑ３は、図９の３０２において値“０”を出力し、３０４において値“１”を出力する。さらに、３０８において終了カウントビットC0〜C3が終了カウント値“１”を指定するので、出力Ｑ０〜Ｑ３は、３０６において値“０”にリセットされる。同様に、出力Ｑ０〜Ｑ３は、該タイミングチャートの後続部分についてそれぞれ指定される終了カウント値までカウントアップする。なお、カウント値はクロック信号の前方エッジで変化し、リセット信号がハイレベルになる毎に、カウント値は“０”になる。
【００３９】
図１０は、この発明のエミュレーションシステムのコンパイラと共に使用されるのに適したコンピュータシステムを示す図であり、この発明と共に使用可能な多くのコンピュータタイプまたは構成の一例を示している。図１０に示すコンピュータシステムＩは、ディスプレイ装置３、ディスプレイ画面５、キャビネット７、キーボード９およびマウス１１を備えている。前記マウス１１およびキーボード９は“ユーザ入力装置”である。ユーザ入力装置の他の例としては、タッチスクリーン、ライトペン、トラックボール、データグラブ等がある。
【００４０】
さらに、図１１は、図１０のコンピュータシステムにおける基本的なサブシステムを示す図である。この図１１において、前記サブシステムは、中央プロセッサ５２、システムメモリ５４等のブロックによって示されている。前記サブシステムは、システムバス５０を介して相互接続されている。プリンタ、キーボード、固定ディスクなど、他のサブシステムも示されている。前記サブシステムおよび相互接続を、その他構成によって実現してもよい。
【００４１】
前記コンパイラは、前記回路３００の電子的な記述を入力として受入れる。好ましい実施の形態において、回路の電子的な記述としては、Verilogハードウエア記述言語などの多くのフォーマットが受入れられる。前記コンパイラは、前記回路の動作を前記エミュレーションシステム内のプロセッサにマップする（対応づける）ために、前記回路を“技術マッピング”するステップを実行する。前記回路の動作は、１つまたは２つ以上のプロセッサが前記被エミュレート回路の１サイクル内に解くことができる式に変換される。また、他の式に対する入力として必要とされる式の結果が前記他の式が実行される前に得られることを保証するために、前記コンパイラは、前記式の解答を“スケジューリング”するステップを実行する。この発明において、前記技術マッピングステップおよびスケジューリングステップは、上記セクションＩで説明した複数の同等の論理ユニットおよびルーティングアーキテクチャを利用することによって、有利に実行される。
【００４２】
前記コンパイラは、前記技術マッピングステップおよびスケジューリングステップの結果を使用して、前記エミュレーションシステムの制御記憶、マルチプレクサセレクトＲＡＭおよびその他の部分にロードされるエミュレーションプログラムを出力する。該エミュレーションプログラムは、前記式を解くよう前記エミュレーションシステムを制御する。なお、前記式の解答は、エミュレートされる１つのクロック周期（すなわち、図９の信号CLOCKの周期）内に６４プログラムステップまで実行することによって行われる。コンパイル手続きは、前記エミュレーションシステムにおける信号の一貫した接続性が“均一な”プログラミングモデルを実現することによって、より効率的なものになる。これにより、前記技術マッピングの後のスケジューリングステップが、エミュレートされている設計のルーティング機能に影響を与えない、ことが保証される。換言すれば、前記技術マッピングステップおよびスケジューリングステップは、相互に、および、コンパイルにおけるルーティングとは完全に独立したものになる。
【００４３】
図１２は、図８の回路の技術マッピングを示す図である。図１２において、前記回路は７つの論理機能Ａ〜Ｇに分けられている。各前記論理機能は、図１１の回路の動作のサブ機能であり、１つの論理プロセッサによって実現可能である。各前記サブ機能は、明確に定義された入力および出力を有し、各エミュレーションクロックサイクルまたはプログラムステップ内に実現可能である。１つのエミュレーションサイクル内の異なる時に到来する信号には、３つの論理“ステージ”または従属性が存在する。
【００４４】
図８の回路は十分簡単なものであり、従って、前記技術マッピングおよびスケジューリングは図１２のように手作業で実現可能である。説明目的のため、この例では、７つの論理機能が選択されている。論理機能ＦおよびＧは、前記回路に付加された機能を含んでいる。この機能は、正確に、前記クロック信号CLOCKのエッジ変化をもたらす。出力Q0〜Q3を発生するレジスタは正方向のエッジ（立ち上がり）に反応するので、前記論理機能ＦおよびＧは、クロック信号の立ち上がり変化を示す信号を発生する被エミュレート立ち上がり検出論理に接続された被エミュレート遅延要素を含んでいる。
【００４５】
図１３は、論理プロセッサに対する論理機能の割当て（図１〜図７のアーキテクチャに関連して上述したように、各チップごとに３２個の論理プロセッサまたは８個の論理ユニットが設けられている）、各前記論理機能に対する入力、入力が必要になる（プログラムステップにおいて与えられる）最も早い時、前記論理機能の出力、および、前記論理機能の出力が利用可能にならなければならない最も遅い時を示している。この例の場合、図１２の各論理機能は別々のプログラムに割り当てられる。各ハイドラ論理ユニットは、４つの異なる積項の和を形成し、４つの出力（すなわち、４のプロセッサ）を発生することができる。従って、例えば、１つのハイドラ論理ユニットを使用して論理機能Ａ〜Ｄを処理することができ、第２のハイドラ論理ユニットを使用して論理機能Ｅ，Ｆ，Ｇを処理することができる。しかし、後述するように、この例は、１つのハイドラ論理ユニットが３つのプログラムステップ内ですべての演算を処理することを可能にする。前記エミュレータにおけるルーティングの均一性により、前記ハイドラ論理ユニットの割当て、および、前記ハイドラ論理ユニット内のプロセッサは、ルーティング機能に関して完全に任意に選択可能である。
【００４６】
図１３に戻り、論理機能Ａは、信号Q0，CLEARおよびCLOCK_POSEDGEの信号を含んでいる。信号Q0およびCLEARは、エミュレーション中の実際の回路と同様に、前記エミュレーションシステムにインターフェース接続されるユーザの外部回路からの入力である。信号CLOCK_POSEDGEは、論理機能Ｇの出力として発生され、クロック信号の立上がりを示す。なお、信号CLOCK_POSEDGEは、被エミュレート回路からのユーザのクロックである信号CLOCKから発生されるものである。論理機能Ａにおいて、信号Q0はプログラムステップ０で必要になり、信号CLEARはプログラムステップ２で必要になり、信号CLOCK_POSEDGEもプログラムステップ２で必要になる。論理機能Ａの出力は、遅くとも次のプログラムサイクルによって発生されなければならない信号Q0である。
【００４７】
この例において、タイムスライス０，１，２を占める３つのプログラムステップのみが存在する。各プログラムステップは、エミュレータクロックの１クロック周期内に実行される。被エミュレート回路は、必然的に、エミュレーションプログラムサイクルの速度より速い速度で動作するよう設計されているので、一般的に、エミュレータクロックは可能な限り高速で動作させられる。上述のように、例えば、前記エミュレータにおける遅延によって、前記エミュレーショントシステムが、２サイクル以上にわたって、特定のプログラムステップに対応する所定の状態に維持されることが要求される場合、プログラムステップは最高４エミュレータクロックサイクルまで拡張可能である。
【００４８】
図１３において、残りの論理機能Ｂ〜Ｇは、論理機能Ａと同様に指定される。
図１４は、タイムスライスおよびバスワイヤに対する論理プロセッサの割当てを示す図である。例えば、出力値Q0はタイムスライス２およびバスワイヤ３５５に割り当てられる。上述の如く、前記４８：１セレクタグループには、３８４本のバスワイヤ（０〜３８３）が入力される。バスワイヤ３５２〜３８３は、論理ユニット０〜７から発生する結果を含んでいる。この例による回路設計は専ら論理ユニット０を使用し、すべての信号は、この論理ユニットを含んだ１つのチップ内において発生され、使用される。この場合、エミュレーションのためにチップ間データ交換は必要でない。なお、信号CLEAR，CLOCK_DELAYEDおよびCLOCK_POSEDGEはタイムスライス１で発生され、信号Q0〜Q3はタイムスライス２で発生される。
【００４９】
図１５は、バスワイヤに対する入力の割当てを示す図である。信号C0〜C3，RESETおよびCLOCKは、前記エミュレータに対する６個の外部入力を示すものである。各前記入力は、プログラムサイクルの始め、すなわち、プログラムステップ０に利用可能および有効になり、サンプルされる、と仮定する。
図１４および図１５は、前記コンパイル処理におけるスケジューリングステップの結果を示す。該スケジューリングは、特定の演算に必要とされる出力値が前記演算に必要になる前に利用可能になる、ことを保証する。換言すれば、ある値を発生するために必要な演算は、その後の演算がその値を使用可能になる前に、実行またはスケジュールされなければならない。この簡単な例にあってはこれは些細な問題であり、その解決法は、図１４および図１５に示されているが、被エミュレート回路が大きい回路である場合、前記コンパイル処理における極めて時間のかかるステップとなる恐れがある。
【００５０】
この発明の利点は、従来のエミュレーションシステムおよびコンパイラとは逆に、前記スケジューリングステップがエミュレートされる設計のルーティング機能に影響を与えない、ということである。これは、部分的には、前記プロセッサがこの発明のエミュレーションシステムにおける代替可能な製品であるためである。なぜならば、ハイドラチップレベルにおけるルーティングのすべてが前記プロセッサ間で一様なので、他のものより優先して特定のプロセッサを使用することは、入力ルーティング能力または出力ルーティング能力上の特別な利点をもたらさないからである。
【００５１】
図１６および図１７は、それぞれ、タイムスライス１およびタイムスライス２における異なるプロセッサの入力マッピングまたは出力マッピングを示す図である。図１６において、信号CLEAR，CLOCK_DELAYEDおよびCLOCK_POSEDGEは、値C0〜C3，RESET，Q1〜Q3，CLOCKおよびCLOCK_DELAYEDから発生される。出力CLOCK_DELAYEDは、図４の符号２２０で示されているもののようなレジスタエミュレーション論理を使用することによって、発生される。同様に、図１７は、タイムスライス２で演算される信号のマッピングを示す図である。
【００５２】
図１８および図１９は、この例における処理に適した前記１Ｋ：１セレクタのマルチプレクサ設定状態を示す図である。タイムスライス１まで論理処理のための信号は必要でないので、タイムスライス０に関する設定状態は示されていない。
図２０〜２２は、タイムスライス０，１，３における４８：１マルチプレクサの設定値を示す図である。
【００５３】
【発明の効果】
以上のように、この発明は、コンパイル時間を短縮化でき、高速で回路設計をエミュレートできる、という優れた効果を奏する。
【図面の簡単な説明】
【図１】この発明のエミュレータにおける１つの集積回路のシステムレベルブロック図。
【図２】図１に示したいくつかの機能ブロックのルーティングを示す拡大図。
【図３】図１における第１の機能ブロックの回路をより詳細に示す図。
【図４】図１の論理ユニットブロックの論理を示す拡大図。
【図５】図４の入力ワンド回路をより詳細に示す図。
【図６】図１のエミュレーションメモリブロックをより詳細に示す図。
【図７】この発明の１２個の論理ユニットチップのボードレベルでの構成を示す図、
【図８】被エミュレート回路の一例を示す図。
【図９】図８の回路のタイミングチャート。
【図１０】この発明のエミュレーションシステムコンパイラと共に使用されるのに適したコンピュータシステムを示す図。
【図１１】図１０のコンピュータシステムにおける基本的なサブシステムを示す図。
【図１２】図８の回路の技術マッピングを示す図。
【図１３】論理プロセッサに対する論理機能の割当てを示す図。
【図１４】タイムスライスおよびバスワイヤに対する論理プロセッサの割当てを示す図。
【図１５】バスワイヤに対する入力の割当てを示す図。
【図１６】タイムスライス１におけるプロセッサの入／出力マッピングを示す図。
【図１７】タイムスライス２におけるプロセッサの入／出力マッピングを示す図。
【図１８】タイムスライス１における１Ｋ：１セレクタのマルチプレクサ設定状態を示す図。
【図１９】タイムスライス２における１Ｋ：１セレクタのマルチプレクサ設定状態を示す図。
【図２０】タイムスライス０における４８：１マルチプレクサの設定状態を示す図。
【図２１】タイムスライス１における４８：１マルチプレクサの設定状態を示す図。
【図２２】タイムスライス２における４８：１マルチプレクサの設定状態を示す図。
【符号の説明】
１０２    制御データブロック
１０６    ４８：１  セレクタ
１０８    シフトレジスタ
１１０    １Ｋ：１セレクタ
１１２    ハイドラ論理ユニット
１１４    ３：１セレクタ
【図１】
0003896177.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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