(57)【特許請求の範囲】
【請求項１】
入力信号を受け入れる入力ノードと、
前記入力ノードに連結され、前記入力信号が活性化されてから所定時間が経過した後にパルス状のリセット信号を発生するリセット回路と、
前記入力ノードに連結され、前記入力ノードを通じて入力された前記入力信号を反転させて出力ノードに出力し、前記リセット信号に応じて非活性化されてリセットされるダイナミック反転回路と、
前記ダイナミック反転回路の前記出力ノードに連結されたラッチ回路と、を含む集積回路において、
前記リセット回路は、
前記入力ノードに連結された第１インバータ回路と、
前記第１インバータ回路に連結され、前記第１インバータ回路を介して供給される前記入力ノード上の前記入力信号を遅延させる遅延回路と、
前記第１インバータ回路及び前記遅延回路の出力に従って前記リセット信号を発生するロジック回路とを含み、
前記ラッチ回路は、直列連結された２個のインバータの両端をそれぞれ前記出力ノードに連結することで構成されることを特徴とする集積回路。
【請求項２】
前記集積回路は、入力バッファ回路を更に含み、
前記入力バッファ回路は、前記入力ノードに連結されており、外部から印加されるクロック信号をバッファリングして、前記クロック信号に対して相補的な入力信号を前記入力ノードに供給することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記入力バッファ回路は、差動増幅器回路を含むことを特徴とする請求項２に記載の集積回路。
【請求項４】
前記遅延回路は、２Ｎ個（Ｎは自然数）の直列連結されたインバータ回路を含むことを特徴とする請求項１に記載の集積回路。
【請求項５】
前記ロジック回路は、
前記第１インバータ回路及び前記遅延回路の出力を受け入れるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を反転させて前記リセット信号を発生する第２インバータ回路と、を含むことを特徴とする請求項１に記載の集積回路。
【請求項６】
前記ダイナミック反転回路は、
前記リセット信号を受け入れるゲート及び電源電圧とノードとの間に形成された電流通路を有する第１トランジスタと、
前記入力ノードに連結されたゲート及び前記ノード及び前記出力ノードとの間に形成された電流通路を有する第２トランジスタと、
前記リセット信号を受け入れるゲート及び前記出力ノードと接地電圧との間に形成された電流通路を有する第３トランジスタと、を含むことを特徴とする請求項１に記載の集積回路。
【請求項７】
前記第１及び第２トランジスタの各々は、ＰＭＯＳトランジスタで構成されることを特徴とする請求項６に記載の集積回路。
【請求項８】
前記第３トランジスタは、ＮＭＯＳトランジスタで構成されることを特徴とする請求項６に記載の集積回路。
【請求項９】
前記ダイナミック反転回路の前記出力ノードに連結される出力ドライバ回路を更に含むことを特徴とする請求項６に記載の集積回路。
【請求項１０】
内部クロック信号発生回路として機能することを特徴とする請求項１乃至請求項９のいずれか１項に記載の集積回路。
【請求項１１】
マトリックス状に配置された複数のワードライン、複数のビットライン及び複数のメモリセルを有するメモリセルアレイと、
外部から印加されるクロック信号に応答して内部クロック信号を発生する内部クロック信号発生回路と、
前記内部クロック信号に応答して前記メモリセルアレイから読み出されたデータを出力するデータ出力回路とを含み、
前記内部クロック信号発生回路は、
前記外部クロック信号をバッファリングする入力バッファ回路と、
前記入力バッファ回路に連結されており、前記外部クロック信号が活性化されてから所定時間が経過した後にパルス状のリセット信号を発生するリセット回路と、
前記入力バッファ回路の出力を反転させて出力ノードに出力し、前記リセット信号に応じて非活性化されてリセットされるダイナミック反転回路と、
前記ダイナミック反転回路の前記出力ノードに連結されたラッチ回路と、を含む同期型半導体メモリ装置において、
前記リセット回路は、
前記入力バッファ回路に連結された第１インバータ回路と、
前記第１インバータ回路に連結され、前記第１インバータ回路を介して前記入力バッファ回路から供給される前記信号を遅延させる遅延回路と、
前記第１インバータ回路及び前記遅延回路の出力に従って前記リセット信号を発生するロジック回路とを含み、
前記ラッチ回路は、直列連結された２個のインバータの両端をそれぞれ前記出力ノードに連結することで構成されることを特徴とする同期型半導体メモリ装置。
【請求項１２】
前記入力バッファ回路は、前記外部から印加されるクロック信号に対して相補的な信号を出力することを特徴とする請求項１１に記載の同期型半導体メモリ装置。
【請求項１３】
前記遅延回路は、２Ｎ個（Ｎは自然数）の直列連結されたインバータ回路を含むことを特徴とする請求項１１に記載の同期型半導体メモリ装置。
【請求項１４】
前記ロジック回路は、
前記第１インバータ回路及び前記遅延回路の出力を受け入れるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を反転させて前記リセット信号を出力する第２インバータ回路と、を含むことを特徴とする請求項１１に記載の同期型半導体メモリ装置。
【請求項１５】
前記ダイナミック反転回路は、
前記リセット信号を受け入れるゲート及び電源電圧とノードとの間に形成された電流通路を有する第１トランジスタと、
前記入力バッファ回路に連結されたゲート及び前記ノード及び前記ダイナミック反転回路の前記出力ノードの間に形成された電流通路を有する第２トランジスタと、
前記リセット信号を受け入れるゲート及び前記ダイナミック反転回路の前記出力ノードと接地電圧との間に形成された電流通路を有する第３トランジスタと、を含むことを特徴とする請求項１１に記載の同期型半導体メモリ装置。
【請求項１６】
前記ダイナミック反転回路の前記出力ノードに連結された出力ドライバ回路を更に含むことを特徴とする請求項１１に記載の同期型半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路及び半導体メモリ装置に係り、より詳しくは、入力信号に同期して動作する集積回路及び外部クロック信号に同期して動作する同期型半導体メモリ装置に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲＡＭという）又はスタティックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の半導体メモリ装置として同期型半導体メモリ装置がある。同期型半導体メモリ装置は、一般に、動作速度が高速である。ここでは、同期型半導体メモリ装置の一例として、同期型ＤＲＡＭについて説明する。
【０００３】
図１には、一般的な同期型半導体メモリ装置（同期型ＤＲＡＭ）の概略的な構成を示すブロック図が示されている。
【０００４】
図１を参照すると、同期型半導体メモリ装置１は、情報を貯えるためのメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０を含み、メモリセルアレイ１０は、複数のワードライン、複数のビットライン、並びに、ワードライン及びビットラインの交差領域に各々配列された複数のＤＲＡＭセル（ＤＲＡＭ  ｃｅｌｌｓ）（一般的に、各セルは一つのスイッチングトランジスタと一つの貯蔵キャパシタで構成される）で構成される。
【０００５】
メモリセルアレイ１０の左側には、アドレスバッファ回路１２を通じて入力される行アドレスによりメモリセルアレイのワードラインを選択するための行デコーダ回路１４が連結されている。メモリセルアレイ１０の上側には、アドレスバッファ回路１２を通じて入力されるカラムアドレスによりメモリセルアレイのビットラインを選択するためのカラムデコーダ回路１６が連結されている。
【０００６】
行デコーダ回路１４及びカラムデコーダ回路１６により選択されるワードライン及びビットラインに対応するメモリセルのデータ（又はセルデータ）はメモリセルアレイ１０の下側に連結された感知増幅器回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）１８により感知されて増幅される。
【０００７】
感知増幅器回路１８により感知増幅されたデータは、データ出力バッファ回路２２へ伝達され、クロック発生回路２０から提供されるデータクロック信号ＣＬＫＤＱに同期して、対応する出力パッド３を通じて外部へ出力される。
【０００８】
クロック発生回路２０は、クロックパッド（ｃｌｏｃｋ  ｐａｄ）２を通じて外部から供給されるクロック信号（以下、外部クロック信号という）ＸＣＬＫを受け入れてデータクロック信号ＣＬＫＤＱを発生する。
【０００９】
上記の同期型半導体メモリ装置で分かるように、感知増幅器回路１８により感知増幅されたデータを外部へ（例えば、高速データ処理装置としてのマイクロプロセッサユニットへ）出力するためには、データ出力バッファ回路２２に対して、外部クロック信号ＸＣＬＫに同期したデータクロック信号ＣＬＫＤＱが提供されなければならない。
【００１０】
ここ数年の間に、同期型半導体メモリ装置の動作周波数（ｏｐｅｒａｔｉｏｎａｌ  ｆｒｅｑｕｅｎｃｙ）が急激に速くなっている。そのような趨勢に従えば、メモリ装置に備えられる内部回路を高速動作させることは不可欠である。内部回路の中で、図１のクロック発生回路２０が、データクロック信号ＣＬＫＤＱを信号遅延なしで高速に生成することができれば、感知増幅されたデータも高速に外部へ出力される。従来の技術によるクロック発生回路２０が図２に示されている。
【００１１】
図２を参照すると、従来のクロック発生回路２０は、差動増幅器回路（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）２１、バッファ回路（ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）２３、２個のインバータＩＮＶ３及びＩＮＶ４、遅延回路（ｄｅｌａｙ ｃｉｒｃｕｉｔ）２４、一つのＮＡＮＤゲートＧ１、一つのＮＯＲゲートＧ２、及び出力ドライバ回路（ｏｕｔｐｕｔ  ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）２５で構成される。
【００１２】
この分野によく知られた入力バッファ回路（ｉｎｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）として使用される差動増幅器回路２１は、図２に示されたように連結された３個のＰ型の金属−酸化物−半導体電界効果トランジスタ（Ｐ−ｔｙｐｅｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、以後ＰＭＯＳトランジスタという）ＭＰ１，ＭＰ２及びＭＰ３、並びに、２個のＮ型の金属−酸化物−半導体電界効果トランジスタ（Ｎ−ｔｙｐｅ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ  ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、以後ＮＭＯＳトランジスタという）ＭＮ１及びＭＮ２で構成される。
【００１３】
図２に示されたように連結された差動増幅器回路２１の出力は、入力信号である外部クロック信号ＸＣＬＫと相補的な位相を有する。ノードＮ１には、２個の直列連結されたインバータＩＮＶ１及びＩＮＶ２よりなるバッファ回路２３が連結される。
【００１４】
ＮＡＮＤゲートＧ１の一つの入力端子は、ノードＮ３、即ち、インバータＩＮＶ３を通じてバッファ回路２３の出力Ｎ２に連結され、他の入力端子は、４個の直列連結されたインバータＩＮＶ５〜ＩＮＶ８で構成された遅延回路２４を通じてノードＮ３に連結される。
【００１５】
ＮＯＲゲートＧ２の一つの入力端子は、ノードＮ２、即ち、バッファ回路２３の出力を受け入れ、他の入力端子は、インバータＩＮＶ４を通じてＮＡＮＤゲートＧ１の出力に連結される。
【００１６】
２個の直列連結されたインバータＩＮＶ９及びＩＮＶ１０で構成された出力ドライバ回路２５は、ＮＯＲゲートＧ２の出力に従ってデータクロック信号ＣＬＫＤＱライン４を駆動する。
【００１７】
このような回路構成を有する従来のクロックバッファ回路２０の動作を図３を参照しながら詳細に説明する。
【００１８】
図３に示すように、先ず、外部クロック信号ＸＣＬＫがロジックローレベルである時（即ち、基準電圧ＶＲＥＦが外部クロック信号ＸＣＬＫの電圧より高い時）は、差動増幅器回路２１の出力のノードＮ１はロジックハイレベルになる。この結果として、ノードＮ２はロジックハイレベルになり、ノードＮ３，Ｎ４はロジックローレベルになる。これにより、ＮＯＲゲートＧ２の出力（Ｎ６の電圧レベル）がロジックローレベルになる。即ち、データクロック信号ＣＬＫＤＱは、図３に示されたように、ロジックローレベルに保たれる。
【００１９】
この例では、ＴＴＬレベルの外部クロック信号ＸＣＬＫのロジックローレベルは０．４Ｖであり、ロジックハイレベルは２．４Ｖである。そして、ＣＭＯＳレベルのロジックローレベルは０Ｖであり、ロジックハイレベルは略３Ｖである（なお、ＣＭＯＳのロジックハイレベルが３Ｖ以外であってもよいことは自明である）。
【００２０】
その後、外部クロック信号ＸＣＬＫがロジックローレベルからロジックハイレベルへ遷移される時、ノードＮ１は、差動増幅器回路２１により、ロジックハイレベルからロジックローレベルになる。これによりバッファ回路２３を通じてノードＮ２がロジックローレベルよりなる時、ＮＯＲゲートＧ２の入力Ｎ２及びＮ５が全てロジックローレベルになるので、その出力Ｎ６はロジックハイレベルになる。即ち、出力ドライバ回路２５を通じてデータクロック信号ＣＬＫＤＱライン４は、ロジックローレベルからロジックハイレベルに駆動される。
【００２１】
ノードＮ２がロジックハイレベルからロジックローレベルなってからインバータＩＮＶ３及び遅延回路２４により決定される遅延時間が経過した後、ノードＮ５は、図３に示されたように、ロジックローレベルからロジックハイレベルになる。これにより、ＮＯＲゲートＧ２の出力が他の入力端子の入力信号と無関係にロジックローレベルになる。その結果、データクロック信号ＣＬＫＤＱは、ロジックハイレベルからロジックローレベルになる。
【００２２】
即ち、図３に示されたように、データクロック信号ＣＬＫＤＱは、遅延時間ｔＤ（インバータＩＮＶ２ 及びＩＮＶ４、遅延回路２４、及びＮＡＮＤゲートＧ１により決定される時間）に相当する幅を有する。
【００２３】
外部クロック信号ＸＣＬＫが再びロジックハイレベルからロジックローレベルになると、前述した一連の動作と同様に、ノードＮ１及びＮ２はロジックローレベルからロジックハイレベルになり、ノードＮ３，Ｎ４及びＮ５はロジックハイレベルからロジックローレベルになる。ここで、ノードＮ５は、前述の遅延時間ｔＤが経過した後に、ロジックハイレベルからロジックローレベルになる。
【００２４】
その後のクロックサイクルにおけるクロック発生回路２０の動作は、上記のクロックサイクルにおける動作と同一である。
【００２５】
前述したように、外部クロック信号ＸＣＬＫがロジックローレベルからロジックハイレベルに変化される都度、遅延時間ｔＤに相応するパルス幅を有するデータクロック信号ＣＬＫＤＱが自動的に生成される。しかし、図２に示された回路構成を有するクロック発生回路２０は、速い動作周波数で動作する同期型半導体メモリ装置には不適合である。これを詳しく説明すると次の通りである。
外部クロック信号ＸＣＬＫがロジックローレベルからロジックハイレベルに変化する時、データクロック信号ＣＬＫＤＱは、ノードＮ１からバッファ回路２３を通じて供給される信号に従って生成される。したがって、同期型半導体メモリ装置は、バッファ回路２３が存在しない場合に比べて速度が遅くなる。
【００２６】
また、クロック発生回路２０は、ノイズ（例えば、接地電源バウンシング）に弱いという短所（ｆｒａｇｉｌｅ  ｄｒａｗｂａｃｋ）を有する。即ち、バッファ回路２３のインバータに対する入力がロジックローレベルからロジックハイレベルに遷移する時、ノードＮ１の電位が外部ＴＴＬレベルのクロック信号ＸＣＬＫに応じて変化するので、ノードＮ１のレベル変化の傾斜はシャープではない。したがって、ノードＮ１がロジックローレベルからロジックハイレベルに変化する時、ノードＮ１に連結されたインバータＩＮＶ１のプルダウントランジスタのゲート−ソース電圧は小さい。その結果、従来のクロック発生回路２０は、接地電源バウンシングのようなノイズに対して弱い。
【００２７】
一方、データクロック信号ＣＬＫＤＱの活性化速度を向上させるためにバッファ回路２３を使用しない場合は、ノードＮ１がＮＯＲゲートＧ２のプルアップ及びプルダウントランジスタに直接連結されるので（図示せず）、ＴＴＬレベルの外部クロック信号ＸＣＬＫにより形成されるノードＮ１の不安定なレベル（これは、電圧変化傾斜がシャ−プでないことを意味する）によりＮＯＲゲートＧ２内で電流通路が形成され、結局電流消耗の原因になる。
【００２８】
また、電流消耗を減らすために差動増幅器回路２１の各構成素子のサイズを最小化すると、比較的大きなゲート負荷（ｇａｔｅ  ｌｏａｄｉｎｇ）を有するＮＯＲゲートＧ２が、バッファ回路２３なしでノードＮ１により直接バイアスされるため、ノードＮ１の出力変化傾斜はさらに横たわり、これがデータクロック信号の活性化速度遅延の原因になる。
【００２９】
結局、ＮＯＲゲートＧ２の電流消耗及びデータクロック信号ＣＬＫＤＱの活性化速度の遅延を防止するためには、図２に示されたバッファ回路２３が必然的にクロック発生回路２０に提供されなければならない。これは、前述したように、データクロック信号ＣＬＫＤＱを発生するために要する時間の更なる短縮、即ち、データクロック信号ＣＬＫＤＱの活性化速度の更なる高速化を妨げる。
【００３０】
【発明が解決しようとする課題】
本発明の目的は、例えば、入力信号に対する遅延を低減すると共にノイズに対して強い回路を含む集積回路を提供することである。  本発明の他の目的は、例えば、ノイズに対して強いクロック発生回路を備えた同期型半導体メモリ装置を提供することである。
【００３１】
本発明の更に他の目的は、例えば、外部クロック信号に対する遅延を抑えつつ、データ出力バッファ回路等の回路に供給する内部クロック信号を高速に発生するクロック発生回路を備えた同期型半導体メモリ装置を提供することである。
【００３２】
【課題を解決するための手段】
本発明の１つの特徴に係る集積回路は、入力信号を受け入れる入力ノードと、入力ノードに連結され、入力信号が活性化されてから所定時間が経過した後にパルス状のリセット信号を発生するリセット回路と、入力ノードに連結され、入力ノードを通じて入力された入力信号を反転させて出力ノードに出力し、リセット信号に応じて非活性化されてリセットされるダイナミック反転回路とを含む。  本発明の他の特徴に係る同期型半導体メモリ装置は、マトリックス状に配置された複数のワードライン、複数のビットライン及び複数のメモリセルを有するメモリセルアレイと、外部から印加される外部クロック信号に応答して内部クロック信号を発生する内部クロック信号発生回路と、内部クロック信号に応答してメモリセルアレイから読み出されたデータを出力するデータ出力回路とを含み、内部クロック信号発生回路は、外部クロック信号をバッファリングする入力バッファ回路と、入力バッファ回路に連結されており、外部クロック信号が活性化されてから所定時間が経過した後にパルス状のリセット信号を発生するリセット回路と、入力バッファ回路の出力を反転させて出力ノードに出力し、リセット信号に応じて非活性化されてリセットされるダイナミック反転回路とを有する。
このような装置により、クロック発生回路は外部クロック信号が入力される時速度損失なしで早くデータクロック信号が発生できるだけではなく、外部ノイズ（例えば、接地電源バウンシング）に対する免疫性を有する。
【００３３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００３４】
図４に示すように、本発明の望ましい実施形態に係る新たな同期型半導体メモリ装置には、差動増幅器回路（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）２０２、ダイナミックインバータ回路（ｄｙｎａｍｉｃ ｉｎｖｅｒｔｅｒ  ｃｉｒｃｕｉｔ）２０４及びリセット回路（ｒｅｓｅｔ ｃｉｒｃｕｉｔ）２０６を含むクロック発生回路２００が提供される。
【００３５】
このような構成によると、クロック発生回路２００は、外部クロック信号ＸＣＬＫが入力される時に速度損失（遅延）なく高速にデータクロック信号ＣＬＫＤＱを発生し、また、追加的なバッファを設けることなく外部ノイズ（例えば、接地電源バウンシング）による影響を低減する。
【００３６】
ここでは、同期型半導体メモリ装置、より具体的には同期型ＤＲＡＭ装置について説明するが、それに限定されず、本発明の望ましい実施形態に係るクロック発生回路は、例えば、同期型スタティックランダムアクセスメモリ装置（ｓｙｎｃｈｒｏｎｏｕｓｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、同期型フラッシュメモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、同期型強誘電体ランダムアクセスメモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ  ｍｅｍｏｒｙｄｅｖｉｃｅ）、同期型マスクＲＯＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、マイクロプロセッサユニット等のような高速データ処理装置、又はそれらと類似した装置にも適用することができる。
【００３７】
また、本発明の望ましい実施形態に係るクロック発生回路２００の適用範囲は、クロックバッファに限定されず、例えば、ＴＴＬレベルの外部信号をＣＭＯＳレベルの内部信号に変換して、この信号に従って高速に処理を実行する全ての分野に適用することができる。
【００３８】
本発明の望ましい実施形態に係る同期型半導体メモリ装置の概略的な構成を示すブロック図が図４に示されている。
【００３９】
図４に示すように、本発明の望ましい実施形態に係る同期型半導体メモリ装置１は、メモリセルアレイ１００、アドレスバッファ回路１２０、行デコーダ回路１４０、カラムデコーダ回路１６０、感知増幅器回路１８０、クロック発生回路２００、及びデータ出力バッファ回路２２０を含む。なお、クロック発生回路２００以外の構成要素は図１のそれと同一なので、説明の重複を避けるためにそれらに対する説明は省略する。
【００４０】
本発明の望ましい実施形態に係るクロック発生回路２００は、差動増幅器回路２０２、ダイナミックインバータ回路２０４、リセット回路２０６、ラッチ回路２０８、及び出力ドライバ回路２１０で構成される。以下、図５に示された本発明の望ましい実施形態によるクロック発生回路２００の詳細回路を参照しながら各構成要素及びそれらの連結関係並びに動作を説明する。
【００４１】
図５に示すように、差動増幅器回路（入力バッファ回路）２０２は、３個のＰＭＯＳトランジスタＭＰ１００，ＭＰ１０１及びＭＰ１０２と、２個のＮＭＯＳトランジスタＭＮ１００及びＭＮ１０１とで構成され、基準電圧ＶＲＥＦを基準として、ノードＮ１０に対して外部クロック信号ＸＣＬＫと相補的な位相を有する信号ＣＬＫＢを出力する。
【００４２】
ダイナミックインバータ回路２０４は、２個のＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４と１個のＮＭＯＳトランジスタＭＮ１０２とで構成される。ＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４の電流通路は、電源電圧ＶＣＣとノードＮ１４との間に直列に形成される。トランジスタＭＰ１０３のゲートはリセット回路２０６に連結され、トランジスタＭＰ１０４のゲートは差動増幅器回路２０２の出力、即ち、ノードＮ１０に連結される。
ＮＭＯＳトランジスタＭＮ１０２の電流通路は、ノードＮ１４と接地電圧との間に形成され、そのゲートはリセット回路２０６に連結される。
【００４３】
リセット回路２０６は、図５に示されたように連結された２個のインバータＩＮＶ１００及びＩＮＶ１０７、６個のインバータＩＮＶ１０１〜ＩＮＶ１０６で構成された遅延回路２０５、及び１個のＮＡＮＤゲートＧ１００で構成される。
【００４４】
ノードＮ１４と２個の直列連結されたインバータＩＮＶ１０８及びＩＮＶ１０９はラッチ回路２０８を構成し、ノードＮ１４には、２個の直列連結されたインバータＩＮＶ１１０及びＩＮＶ１１１で構成された出力ドライバ回路２１０が連結される。
【００４５】
以下、このような回路構成を有する本発明の望ましい実施形態に係るクロック発生回路の動作を図６の動作タイミング図を参照しながら詳細に説明する。
【００４６】
外部クロック信号ＸＣＬＫがロジックローレベルに保たれる間は、差動増幅器回路２０２の出力ＣＬＫＢはロジックハイレベルに保たれる。この時、ダイナミックインバータ回路２０４のＰＭＯＳトランジスタＭＰ１０４の電流通路は形成されない。そして、ロジックハイレベルを有するノードＮ１０に連結されたリセット回路２０６のＮＡＮＤゲートＧ１００の入力端子は全てロジックローレベルになるので、インバータＩＮＶ１０７を通じてノードＮ１３、即ち、その出力信号であるリセット信号ＲＳＴは、ロジックローレベルに保たれる。したがって、ダイナミックインバータ回路２０４のＰＭＯＳトランジスタＭＰ１０３の電流通路が形成される一方、ＮＭＯＳトランジスタＭＮ１０２の電流通路は形成されない。以後、このようなダイナミックインバータ回路２０４の状態をリセット状態という。
【００４７】
その後、ダイナミックインバータ回路２０４がリセット状態に保たれている間に、外部クロック信号ＸＣＬＫがロジックローレベルからロジックハイレベルになると、差動増幅器回路２０２の出力ＣＬＫＢはロジックハイレベルからロジックローレベルになる。
【００４８】
この時、ダイナミックインバータ回路２０４のＰＭＯＳトランジスタＭＰ１０４の電流通路が形成される。その結果、導電状態のＰＭＯＳトランジスタＭＰ１０３及びＭＰ１０４と出力ドライバ回路２１０とを通じて、データクロック信号ＣＬＫＤＱは、活性化速度遅延なしでロジックローレベルからロジックハイレベルへ高速に変化する。
【００４９】
これと同時に、ＮＡＮＤゲートＧ１００の一つの入力端子、即ち、ノードＮ１１はインバータＩＮＶ１００を通じてロジックローレベルからロジックハイレベルに変化する。しかし、ＮＡＮＤゲートＧ１００の他の入力端子、即ち、ノードＮ１２はロジックローレベルの状態に保たれているのでリセット回路２０６の出力ＲＳＴは、継続してロジックローレベルに保たれる。
【００５０】
そして、ノードＮ１０がロジックローレベルに変化してからインバータＩＮＶ１００及び遅延回路２０５による遅延時間が経過した後に、ＮＡＮＤゲートＧ１００の他の入力端子、即ち、ノードＮ１２にロジックローレベルが伝達され、リセット回路２０６の出力ＲＳＴは、リセット状態のロジックローレベルからロジックハイレベルに変化する。これにより、ダイナミックインバータ回路２０４のＰＭＯＳトランジスタＭＰ１０３の電流通路が遮断される一方、ＮＭＯＳトランジスタＭＮ１０２の電流通路が形成される。その結果、データクロック信号ＣＬＫＤＱは、出力ドライバ回路２１０を通じてロジックハイレベルからロジックローレベルに非活性化される。ロジックローレベルのデータクロック信号ＣＬＫＤＱは、ラッチ回路２０８により保たれる。
【００５１】
その後、外部クロック信号ＸＣＬＫがロジックハイレベルからロジックローレベルに変化すると、差動増幅器回路２０２の出力ＣＬＫＢはロジックローレベルからロジックハイレベルになる。これにより、ダイナミックインバータ回路２０４のＰＭＯＳトランジスタＭＰ１０４の電流通路が遮断される。
【００５２】
そして、リセット回路２０６の出力信号ＲＳＴは、遅延回路２０５による遅延とは無関係にロジックハイレベルからロジックローレベルになる。これにより、ダイナミックインバータ回路２０４のＰＭＯＳトランジスタＭＰ１０３の電流通路が形成される一方、ＮＭＯＳトランジスタＭＮ１０２の電流通路が遮断される。即ち、前述したように、ダイナミックインバータ回路２０４は、次のクロックサイクルを受け入れるための状態でリセットされる。
【００５３】
なお、本発明を望ましい実施形態を挙げて説明したが、本発明の技術的範囲は該実施形態に限定されない。本発明の技術的範囲には、上記の実施形態の多様な変形例及び均等物の全てが含まれる。
【００５４】
以上のように、本発明の望ましい実施形態のクロック発生回路２００が発生するデータクロック信号ＣＬＫＤＱの活性化速度は、従来のクロック発生回路２０が発生するデータクロック信号ＣＬＫＤＱの活性化速度よりも速い。大雑把に見積もると、本発明望ましい実施形態によるデータクロック信号ＣＬＫＤＱの活性化速度は、従来のバッファ回路２３にによる信号伝達時間（ｓｉｇｎａｌ  ｐｒｏｐａｇａｔｉｏｎ  ｔｉｍｅ）に相当する速度だけ速くなる。
【００５５】
また、本発明の望ましい実施形態に係るクロック発生回路２００は、接地電源バウンシング等のノイズに対して強い。即ち、ダイナミックインバータ回路２０４は、所定の期間中、リセット状態に保たれるので（リセット状態では、ＰＭＯＳトランジスタＭＰ１０３がタ−ンオンされる一方、ＮＭＯＳトランジスタＭＮ１０２がタ−ンオフされる）、該期間中は、ダイナミックインバータ回路２０４の出力、更にはデータクロック信号ＣＬＫＤＱは、外部クロック信号ＸＣＬＫに応じて変化するノードＮ１０の影響を受けない。
【００５６】
【発明の効果】
本発明の集積回路によれば、例えば、入力信号に対する遅延及びノイズの影響を低減することができる。
【００５７】
本発明の同期型半導体メモリ装置によれば、例えば、ノイズの影響を低減することができる。
【００５８】
また、本発明の同期型半導体メモリ装置によれば、例えば、外部クロック信号に対する遅延を抑えつつ、データ出力バッファ回路等の回路に供給するクロック信号を高速に発生することができる。
【図面の簡単な説明】
【図１】従来の技術による同期型半導体メモリ装置の概略的な構成を示すブロック図である。
【図２】従来の技術による図１のクロック発生回路を示す回路図である。
【図３】外部クロック信号が変化する時の図２の各ノードの波形を示す図面である。
【図４】本発明の望ましい実施形態に係る同期型半導体メモリ装置の概略的な構成を示すブロック図である。
【図５】本発明の望ましい実施形態に係る図４のクロック発生回路を示す回路図である。
【図６】外部クロック信号が変化する時の図５の各ノードの波形を示す図面である。
【符号の説明】
１  同期型半導体メモリ装置
１０，１００  メモリセルアレイ
１２，１２０  アドレスバッファ回路
１４，１４０  行デコーダ回路
１６，１６０  カラムデコーダ回路
１８，１８０  感知増幅器回路
２０，２００  クロック発生回路
２１，２０２  差動増幅器回路
２２，２２０  データ出力バッファ回路
２３  バッファ回路
２４，２０５  遅延回路
２５，２１０  出力ドライバ回路
２０４  ダイナミックインバータ回路
２０６  リセット回路
２０８  ラッチ回路
【図１】
0003953691.tif 000002
【図２】
0003953691.tif 000003
【図３】
0003953691.tif 000004
【図４】
0003953691.tif 000005
【図５】
0003953691.tif 000006
【図６】
0003953691.tif 000007