(57)【特許請求の範囲】
【請求項１】
それぞれが複数の柱状シリコン結晶から構成され、同一面内において曲折または枝分かれした複数のドメインを含み、
前記複数のドメインは、隣接するドメイン間において結晶方位の角度の差異が１０°未満の領域が存在し、前記ドメインは、シリコンとニッケルとから形成した化合物から発生する１つの結晶核から結晶成長した柱状結晶の集合である、多結晶半導体薄膜。
【請求項２】
前記ドメインの幅が０．１μｍ以上１．５μｍ以下である、請求項１に記載の多結晶半導体薄膜。
【請求項３】
前記化合物の形成温度よりも１００℃低い温度から前記化合物の発生温度までの間、前記結晶核の発生数が最大となる昇温速度以下の昇温速度で前記シリコンおよび前記ニッケルを加熱する工程を少なくとも含む工程によって、前記結晶核が形成された、請求項１に記載の多結晶半導体薄膜。
【請求項４】
前記結晶核の発生密度が０．５×１０−２個／μｍ２  よりも大きい、請求項３に記載の多結晶半導体薄膜。
【請求項５】
前記ニッケルの濃度が１×１０１６ａｔｏｍｓ／ｃｍ３  以上１×１０１８ａｔｏｍｓ／ｃｍ３  以下の範囲内である、請求項３に記載の多結晶半導体薄膜。
【請求項６】
請求項１から５のいずれかに記載の多結晶半導体薄膜から複数のスイッチング素子が形成された半導体装置。
【請求項７】
前記スイッチング素子が薄膜トランジスタであって、前記薄膜トランジスタのチャネル領域の幅が、前記ドメインの幅よりも大きく、前記チャネル領域内に複数の前記ドメインが存在する、請求項６に記載の半導体装置。
【請求項８】
請求項６または７に記載の半導体装置を含む液晶表示装置。
【請求項９】
非晶質なシリコンの薄膜を基板上に形成する工程と、ニッケルを前記薄膜に導入する工程と、前記シリコンと前記ニッケルとの化合物を形成し、前記化合物から結晶核を発生させる工程と、前記結晶核を核として結晶を成長させる工程と、を少なくとも有する多結晶半導体薄膜の製造方法であって、
前記結晶核の発生工程は、前記化合物の形成温度よりも１００℃低い温度から前記化合物の発生温度までの間、前記結晶核の発生数が最大となる昇温速度以下の昇温速度で前記シリコンおよび前記ニッケルを加熱する工程を少なくとも含む、多結晶半導体薄膜の製造方法。
【請求項１０】
前記結晶成長工程は、前記結晶核の発生工程よりも大きな昇温速度で前記シリコンおよび前記結晶核を加熱する工程である、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１１】
前記結晶核発生工程は、３００℃以上５５０℃以下の温度範囲内まで加熱する工程である、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１２】
前記結晶成長工程は、５５０℃以上７３０℃以下の温度範囲まで加熱する工程である、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１３】
前記結晶成長工程は、ＲＴＡ（ラピッドサーマルアニール）処理により行われる、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１４】
前記ニッケル導入工程において、前記薄膜または前記基板の表面に、表面濃度が１×１０１２ａｔｏｍｓ／ｃｍ２  以上１×１０１４ａｔｏｍｓ／ｃｍ２  以下の範囲内になるように前記ニッケルが導入される、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１５】
前記ニッケル導入工程は、前記ニッケルを含む溶液をスピンコート法により前記薄膜上に塗布する工程を含む、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１６】
前記ニッケルを含む溶液は、水、メタノール、エタノール、ｎ一プロパノール、ｉ−プロパノールおよびアセトンからなる群から選ばれた少なくとも一種を含む、請求項１５に記載の多結晶半導体薄膜の製造方法。
【請求項１７】
前記ニッケルを含む溶液が酢酸ニッケルを含む、請求項１５に記載の多結晶半導体薄膜の製造方法。
【請求項１８】
前記ニッケル導入工程は、ＤＣスパッタリング法により行われる、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項１９】
前記結晶成長工程によって結晶化された多結晶半導体薄膜が微小な非晶質領域を含む、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項２０】
前記微小な非晶質領域に対して強光照射を行なう工程を含む、請求項１９に記載の多結晶半導体薄膜の製造方法。
【請求項２１】
前記強光として波長４００ｎｍ以下のエキシマレーザ光を用い、前記薄膜表面におけるエネルギー密度が２００ｍＪ／ｃｍ２  以上４５０ｍＪ／ｃｍ２  以下の範囲内で照射を行なう、請求項２０に記載の多結晶半導体薄膜の製造方法。
【請求項２２】
前記結晶成長工程の後に、熱酸化処理を行なう工程を含む、請求項９に記載の多結晶半導体薄膜の製造方法。
【請求項２３】
前記結晶核の発生密度が０．５×１０−２個／μｍ２  よりも大きい、請求項９に記載の多結晶半導体薄膜の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多結晶半導体薄膜およびその製造方法に関する。本発明の多結晶半導体薄膜は、薄膜トランジスタ（ＴＦＴ）などの半導体装置における活性領域の形成に有用であり、アクティブマトリクス型の液晶表示装置、ＦＥＤ（電界放出型表示）素子、密着型イメージセンサ、受光素子、三次元ＩＣなどに利用できる。
【０００２】
【従来の技術】
近年、大型で高解像度の液晶表示装置、高速で高解像度の密着型イメージセンサ、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上に高性能な半導体装置を形成することが試みられている。このような半導体装置には、薄膜状のシリコン半導体を用いるのが一般的である。薄膜状のシリコン半導体としては、アモルファスシリコン半導体（ａ−Ｓｉ）からなるものと、結晶性を有するシリコン膜からなるものの２つに大別される。
【０００３】
アモルファスシリコン半導体は作製温度が低く、気相法で比較的容易に作製することが可能で量産性に富むので最も一般的に用いられているが、導電性等の物性が結晶性を有するシリコン半導体に比べて劣る。したがって、より高速特性を得るためには、結晶性を有するシリコン半導体からなる半導体装置の製造方法の確立が強く求められている。なお、結晶性を有するシリコン半導体としては、多結晶シリコン、微結晶シリコン等が知られている。
【０００４】
結晶性を有する薄膜状の半導体（以下、半導体膜ともいう。）を得る方法として、下記の（１）、（２）および（３）の方法が知られている。
【０００５】
（１）成膜時に結晶性を有する半導体膜を直接成膜する。
【０００６】
（２）アモルファスな半導体膜を成膜した後、強光を照射して、そのエネルギーにより結晶性を有せしめる。
【０００７】
（３）アモルファスな半導体膜を成膜した後、熱エネルギーを加えることにより結晶性を有せしめる。
【０００８】
しかしながら、上記（１）の方法では、成膜工程と同時に結晶化が進行するので、大粒径の結晶性シリコンを得るには厚膜化が不可欠であり、良好な半導体物性を有する膜を基板上に全面にわたって成膜することが技術的に困難である。また、成膜温度が６００℃以上と高いので、耐熱温度の低い、安価なガラス基板が使用できないというコスト上の問題がある。
【０００９】
また、上記（２）の方法では、溶融固化過程の結晶化現象を利用するので、小粒径ながら粒界が良好に処理され、高品質な結晶性シリコンが得られる。しかし、現在最も一般的に利用されているエキシマーレーザーを例に挙げると、大面積基板の全面を均一に処理するにはレーザーの安定性が十分ではない。したがって、均一な結晶性を有するシリコン膜を得ることが難しく、同一基板上に均一な特性の複数の半導体装置を得ることが困難という問題点がある。また、レーザー光の照射面積が小さいので、スループットが低いという問題点もある。
【００１０】
上記（３）の方法は、上記（１）および（２）の方法に比べると、大面積に対応できるという利点はあるが、結晶化には６００℃以上の高温で数十時間にわたる加熱処理が必要である。したがって、耐熱温度の低い、安価なガラス基板が使用できないというコスト上の問題点およびスループットが低いという問題点がある。また、上記（３）の方法では、固相結晶化現象を利用するので、結晶粒は基板面に平行に成長し、数μｍの粒径を持つものさえ現れる。しかし、成長した結晶粒同士がぶつかり合って粒界が形成されるので、その粒界はキャリアに対するトラップ準位として働き、ＴＦＴなどの半導体装置の移動度を低下させる原因となっている。
【００１１】
上記（３）の方法を応用して、より低温かつ短時間の加熱処理で、高品質で均一な結晶性を有するシリコン膜を作製する方法が、特開平９−２８９１６７号公報などに開示されている。
【００１２】
また、特開平９−３１２４０４号公報には、アモルファスシリコン膜の表面にニッケル等の金属元素を微量に導入した後に加熱処理を行うことによって、６００℃以下の低温で、数時間程度の処理時間で結晶化を行なうことが開示されている。図１４Ａ，１４Ｂは、同公報に開示された方法による結晶成長を説明するための模式図であり、図１４Ａは成長途上の段階を示し、図１４Ｂは成長完了後の段階を示している。金属元素をアモルファスシリコン膜の表面に導入することによって、シリコンと金属元素との化合物の形成が早期に起こり、その後金属元素が触媒となって化合物を中心に結晶成長が始まり結晶核が発生する。この結晶核から放射状に結晶成長が促され、結晶化が急激に進行すると考えられる。以下では、シリコンなどの半導体の結晶成長を助長する金属元素を触媒元素ともいう。
【００１３】
触媒元素を用いない、通常の固相成長法で成長した結晶粒は双晶構造を示し、１つの結晶粒内においても双晶欠陥と呼ばれる結晶欠陥が多く存在する。これに対して、シリコンと触媒元素との結晶核から結晶成長した場合、実質的に単結晶とみなされる複数の柱状半導体結晶（以下、単に「柱状結晶」ともいう。）が結晶核を中心に放射状に成長する（図１４Ａ参照）。結晶核から一方向に成長し、複数の柱状結晶が集合した円弧状領域（図１４Ａ中斜線で示す。）内では、それぞれの柱状結晶の結晶方位が揃っているので、柱状結晶間にはミスオリエンテーションが少なく、電子や空孔のトラップサイトとなる結晶欠陥がほとんど存在しない。また、１つの結晶核から異なる方向に成長して形成された異なる円弧状領域間においても、同じ結晶核から成長しているので、各円弧状領域内に含まれる柱状結晶の結晶方位が近似しており、ミスオリエンテーションが少なく、結晶欠陥がほとんど存在しない。なお、円弧状領域の幅（成長方向に対して直角をなす方向の最大距離）は、１５μｍ程度である。
【００１４】
このように、１つの結晶核を中心に放射状に成長した複数の柱状結晶からなる結晶粒が形成される（図１４Ｂ参照）。結晶粒内の複数の柱状結晶は、結晶方位が概ね揃っており、柱状結晶間のミスオリエンテーションが少ないので、電子や空孔のトラップサイトとなる結晶欠陥がほとんど存在しない。以下では、１つの結晶核から結晶成長した、結晶方位が概ね揃った柱状結晶の集合をドメインという。触媒元素を用いて形成されたシリコン膜は、ドメイン内では結晶性が良いので、例えばＴＦＴの活性領域をドメイン内に形成した場合、ＯＮ特性に優れ、立ち上がりのばらつきの少ないＴＦＴが得られる。なお、結晶粒の径（ドメインの径）は１００μｍから数百μｍ程度である。
【００１５】
【発明が解決しようとする課題】
しかしながら、別の結晶核から発生したドメイン内の複数の柱状結晶は、別の結晶方位で概ね揃っているので、１つの結晶核から発生したドメインと別の結晶核から発生したドメインとが衝突すると、両ドメイン間はミスオリエンテーションが大きく、電子や正孔のトラップサイトとなる結晶欠陥を多数含む粒界が両ドメイン間に生じる。
【００１６】
特開平９−３１２４０４号公報に開示された方法で製造された結晶シリコン膜を図１５および図１６Ａ〜１６Ｃに示す。図１５は、０．５％フッ酸および０．５％Ｈ２  Ｏ２  を含むエッチング液を用いて結晶シリコン膜を顕在化エッチング処理した後の光学顕微鏡写真である。図１６Ａは結晶シリコン膜における結晶方位の面内分布をＥＢＳＰ（electron backscatter diffraction pattern）法により測定した結果をディスプレイ上に表示した画像写真である。図１６Ｂは、図１６Ａにおいて、隣接する測定点間で結晶方位の角度が１０°以上異なる箇所をドットで表した画像写真である。図１６Ｃは、図１６Ｂにおいて結晶方位の角度差が５°以内の結晶を１つの結晶と見做した場合の結晶方位の面内分布を示す画像写真であり、１つの結晶と見做される領域を濃淡の差で表している。
【００１７】
図１５によれば、結晶粒同士の間にミスオリエンテーションの大きい粒界が存在し、結晶粒は粒界によって囲まれていることが分かる。なお、本明細書において結晶粒同士がぶつかり合って生じる境界を特に粒界という。さらに、図１６Ａ〜１６Ｃによれば、１つの結晶核を中心に放射状に柱状結晶が成長して、複数の円弧状領域が形成され、各円弧状領域内では結晶方位の角度差が５°以内であることが分かる。なお、円弧状領域間の結晶方位の角度差は、概ね１０°以上３０°未満である。
【００１８】
したがって、ドメイン間の粒界を挟んで活性領域が形成されたＴＦＴは、結晶シリコン膜中に多数の結晶欠陥を含むので、ドメイン内に活性領域が形成されたＴＦＴに比べて、ＯＮ特性が低くなり、立上がりの特性のばらつきも非常に大きくなってしまう。このような特性ばらつきの大きなＴＦＴを例えば表示装置のスイッチング素子に使用した場合、ドメイン間の粒界に起因してＯＮ特性が悪く、立上がりのばらつきも大きいので、ドメイン間の粒界に沿った表示斑が発生する原因となる。
【００１９】
本発明の目的は、特性ばらつきの少ない、安定した特性の半導体装置を実現し、集積度の高い構成の半導体装置を提供することにある。また、そのような半導体装置の製造に適した多結晶半導体薄膜を提供することにある。さらに、本発明の半導体装置または多結晶半導体薄膜を歩留まり良く、簡便な方法で製造するための製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の多結晶半導体薄膜は、それぞれが複数の柱状シリコン結晶から構成され、同一面内において曲折または枝分かれした複数のドメインを含み、前記複数のドメインは、隣接するドメイン間において結晶方位の角度の差異が１０°未満の領域が存在し、前記ドメインは、シリコンとニッケルとから形成した化合物から発生する１つの結晶核から結晶成長した柱状結晶の集合である。
【００２１】
前記ドメインの幅は０．１μｍ以上１．５μｍ以下であることが好ましい。ドメインの幅は、後述する結晶核から柱状半導体結晶が成長する方向に対して直角をなす方向におけるドメインの最大の距離を言う。
【００２２】
前記ドメインは、シリコンとニッケルとから化合物を形成させ、前記化合物から発生した結晶核を核として成長させたドメインであり、前記化合物の形成温度よりも１００℃低い温度から前記化合物の発生温度までの間、前記結晶核の発生数が最大となる昇温速度以下の昇温速度で前記シリコンおよび前記ニッケルを加熱する工程を少なくとも含む工程によって、前記結晶核が形成されていることが好ましい。
【００２３】
前記結晶核の発生密度は０．５×１０−２個／μｍ２  よりも大きいことが好ましい。
【００２４】
前記ニッケルの濃度は１×１０１６ａｔｏｍｓ／ｃｍ３  以上１×１０１８ａｔｏｍｓ／ｃｍ３  以下の範囲内であることが好ましい。
【００２５】
本発明の半導体装置は、上記の多結晶半導体薄膜から複数のスイッチング素子が形成された半導体装置である。
【００２６】
前記スイッチング素子がＴＦＴであって、前記ＴＦＴのチャネル領域の幅が、前記ドメインの幅よりも大きく、前記チャネル領域内に複数の前記ドメインが存在することが好ましい。ＴＦＴのチャネル領域の幅は、ソース領域からドレイン領域へ向かう方向に対して直角をなす方向におけるチャネル領域の最大の距離をいう。
【００２７】
本発明の液晶表示装置は、上記半導体装置を含む液晶表示装置である。
【００２８】
本発明の多結晶半導体薄膜の製造方法は、非晶質なシリコンの薄膜を基板上に形成する工程と、前記ニッケルを前記薄膜に導入する工程と、前記シリコンと前記ニッケルとの化合物を形成し、前記化合物から結晶核を発生させる工程と、前記結晶核を核として結晶を成長させる工程と、を少なくとも有する多結晶半導体薄膜の製造方法であって、前記結晶核の発生工程は、前記化合物の形成温度よりも１００℃低い温度から前記化合物の発生温度までの間、前記結晶核の発生数が最大となる昇温速度以下の昇温速度で前記シリコンおよび前記ニッケルを加熱する工程を少なくとも含む。
【００２９】
前記結晶成長工程は、前記結晶核の発生工程よりも大きな昇温速度で前記シリコンおよび前記結晶核を加熱する工程であることが好ましい。
【００３０】
前記結晶核発生工程は、３００℃以上５５０℃以下の温度範囲内まで加熱する工程であることが好ましい。
【００３１】
前記結晶成長工程は、５５０℃以上７３０℃以下の温度範囲まで加熱する工程であることが好ましい。
【００３２】
前記結晶成長工程は、ＲＴＡ（ラピッドサーマルアニール）処理により行われることが好ましい。
【００３３】
前記ニッケル導入工程において、前記薄膜または前記基板の表面に、表面濃度が１×１０１２ａｔｏｍｓ／ｃｍ２  以上１×１０１４ａｔｏｍｓ／ｃｍ２  以下の範囲内になるように前記ニッケルが導入されることが好ましい。
【００３４】
前記ニッケル導入工程は、前記ニッケルを含む溶液をスピンコート法により前記薄膜上に塗布する工程を含むことが好ましい。
【００３５】
前記ニッケルを含む溶液は、水、メタノール、エタノール、ｎ一プロパノール、ｉ−プロパノールおよびアセトンからなる群から選ばれた少なくとも一種を含むことが好ましく、前記ニッケルを含む溶液が酢酸ニッケルを含むことが好ましい。
【００３６】
前記ニッケル導入工程は、ＤＣスパッタリング法により行われることが好ましい。
【００３７】
前記結晶成長工程によって結晶化された多結晶半導体薄膜が微小な非晶質領域を含むことが好ましい。前記微小な非晶質領域に対して強光照射を行なう工程を含むことが好ましい。
【００３８】
前記強光として波長４００ｎｍ以下のエキシマレーザ光を用い、前記薄膜表面におけるエネルギー密度が２００ｍＪ／ｃｍ２  以上４５０ｍＪ／ｃｍ２  以下の範囲内で照射を行なうことが好ましい。
【００３９】
前記結晶成長工程の後に、熱酸化処理を行なう工程を含むことが好ましい。
【００４０】
前記結晶核の発生密度が１．５×１０−２個／μｍ２  よりも大きいことが好ましい。
【００４１】
本発明の多結晶半導体薄膜を図面を参照しながら説明する。図１Ａ，１Ｂは、本発明の多結晶半導体薄膜の結晶成長を説明するための模式図であり、図１Ａは成長途上の段階を示し、図１Ｂは成長完了後の段階を示している。以下、半導体としてシリコンを例に説明する。なお、図１Ａ，１Ｂにおいて、矢印は成長方向の軌跡を示し、結晶核Ａ，Ｃ，Ｄ，Ｅ，Ｆの各位置は結晶成長開始前の位置を表している。
【００４２】
本発明の多結晶半導体薄膜は、それぞれが複数の柱状半導体結晶から構成され、同一面内において曲折または枝分かれした複数のドメインを含む。各ドメインは、１つの結晶核から結晶成長した複数の柱状結晶を有しており、複数の柱状結晶は実質的に結晶方位が揃っている。したがって、各ドメイン内では、電子や空孔のトラップサイトとなる結晶欠陥がほとんど存在しない。
【００４３】
図１Ａに示すように、非晶質な半導体の薄膜に発生した複数の結晶核Ａ，Ｃ，Ｄ，Ｅ，Ｆからそれぞれランダムな方向に結晶化が開始する。結晶核は、ケミカルポテンシャルの相違から、非晶質／結晶化領域の境界に存在するのがエネルギー的に最も安定であるので、結晶化を伴いながら結晶核の周りの非晶質領域を移動して、結晶方位が概ね揃った複数の柱状結晶ＣＳを成長させる。なお、厳密には、結晶核の一部が分離した断片が非晶質領域を移動する。
【００４４】
結晶核が移動して結晶成長するとき、成長方向が変化して、ドメインが同一面内において曲折または枝分かれする。成長方向の変化に伴って、成長先端の柱状結晶ＣＳの結晶方位が徐々に変化する。但し、このような結晶方位の変化は、薄膜内のストレスを緩和するために生じるので、侵入、積層欠陥などの大きな結晶欠陥が発生せず、結晶欠陥が最も少なくなるように結晶方位が変化する。また、徐々にねじれながら結晶方位が変化するので、結晶格子は連続しており、原子レベルでつながっている。このように、単一のドメイン内でも結晶方位が異なる箇所を有しているが、単一のドメイン内の柱状結晶ＣＳは結晶格子が連続しており、結晶欠陥は殆ど存在しない。以下、前述の粒状ドメイン（結晶粒）と対比するために、結晶成長の方向が変化して曲折または枝分かれしたドメインを棒状ドメインＲＣとも呼ぶ。
【００４５】
図２に、初期の結晶成長段階における棒状ドメインの光学顕微鏡写真を示す。図２中の白い箇所が棒状ドメインを示している。なお、柱状結晶ＣＳの幅（柱状結晶ＣＳの成長方向に対して直角をなす方向における柱状結晶ＣＳの最大距離をいい、図１Ａ中のＷ１で示す。）は、１０ｎｍ以上１００ｎｍ以下程度であり、棒状ドメインの幅（柱状結晶ＣＳの成長方向に対して直角をなす方向におけるドメインの最大距離をいい、図１Ａ，１Ｂ中のＷ２で示す。）は、０．１μｍ以上１．５μｍ以下である。棒状ドメインの幅が０．１μｍ未満の場合、結晶成長が不十分のまま結晶成長が終了して、大きな非晶質領域が膜中に残るおそれがある。棒状ドメインの幅が１．５μｍを越えると、他の棒状ドメインと接触する領域が減少して、隣接する棒状ドメイン間において結晶方位が実質的に同じ領域が少なくなるおそれがある。
【００４６】
棒状ドメインＲＣは、成長途上において、成長方向が変化して、曲折または枝分かれしながら成長を続ける。図１Ａに示すように、非晶質な半導体の薄膜に発生した複数の結晶核Ａ，Ｃ，Ｄ，Ｅ，Ｆからそれぞれランダムな方向に成長を開始し、成長方向を変化させながら成長を続ける。その結果、図１Ｂに示すように、同一面内において、一の結晶核（例えば図１Ａ中の結晶核Ｄ）から発生した棒状ドメインＲＣが、複数の他の結晶核（例えば図１Ａ中の結晶核Ａ，Ｂ，Ｃ，Ｅ，Ｆ）から発生した棒状ドメインＲＣと接触する。一の結晶核から発生した棒状ドメインＲＣと別の結晶核から発生した棒状ドメインＲＣとが接触する領域の一部に、各棒状ドメインＲＣ内に含まれる柱状結晶ＣＳの結晶方位の違いによって、結晶欠陥を有する境界が形成される。図１Ｂ中の実線部分が境界を示している。
【００４７】
しかし、上述の通り、各棒状ドメインＲＣは、柱状結晶ＣＳの結晶方位が徐々に変化しながら成長する。また、各棒状ドメインＲＣが曲折または枝分かれしているので、複数の他の棒状ドメインＲＣと接触する領域が長い。したがって、隣接する棒状ドメインＲＣ間において、柱状結晶ＣＳの結晶方位が実質的に同じ領域、言い換えれば結晶方位の角度の差異が殆どない領域が形成される。例えば、図１Ａ中の結晶核Ｄから発生した棒状ドメインＲＣと、他の結晶核Ｂから発生した、隣接する棒状ドメインＲＣとの間には、結晶欠陥を有する境界が形成されるとともに、柱状結晶ＣＳの結晶方位が実質的に同じ領域（境界のない領域）が形成されている。この領域においては、実質的に結晶格子が連続して、原子レベルでつながっており、結晶欠陥が殆どない。このような結晶方位が実質的に同じ領域は、同一面内の様々な箇所に形成される。
【００４８】
隣接する棒状ドメインＲＣ間において、結晶方位が実質的に同じ領域が形成されるのは、棒状ドメインＲＣが同一面内において曲折または枝分かれしていることと、各棒状ドメインＲＣの結晶核から成長を開始する方向がランダムであることに起因すると考えられる。その結果、異なる棒状ドメインＲＣが接触する領域が長くなり、隣接する棒状ドメインＲＣ間において、結晶方位が実質的に同じ領域が形成される可能性が高くなる。
【００４９】
ここで、「隣接するドメイン間において結晶方位が実質的に同じ領域」とは、隣接するドメイン間に電子または空孔のトラップサイトとなる結晶欠陥がほとんど存在しない程度に、隣接するドメイン間において結晶方位の角度の差異が殆どないことを言う。具体的には、結晶方位の角度の差異が１０°未満、好ましくは５°未満である。また、結晶方位の角度の差異が３°以下、さらに２°以下が好ましい。なお、結晶方位の角度の差異は、ＥＢＳＰ法により測定することができる。
【００５０】
隣接するドメイン間において結晶方位が実質的に同じ領域が存在すれば、電子または空孔はこの領域を通過して、両ドメイン間を移動することができる。本発明においては、結晶方位が実質的に同じ領域が同一面内の様々な箇所に（ランダムに）形成されるので、ＴＦＴのチャネル領域の方向に関わらず、ばらつきの少ない、安定した特性を得ることができる。
【００５１】
図３Ａ，３Ｂおよび図４Ａ，４Ｂ，４Ｃは、棒状ドメインで形成された多結晶半導体薄膜を示す図である。図３Ａは、セコ液（Ｋ２  ＣｒＯ４  ；０．０６mol/L 、ＨＦ；２５％、水；７５％）を用いて多結晶半導体薄膜を顕在化エッチング処理した後のＳＥＭ（Scanning Electron Microscope）写真であり、図３Ｂは、多結晶半導体薄膜における結晶方位の面内分布をＥＢＳＰ法により測定した結果をディスプレイ上に表示した画像写真であり、結晶方位の差異を濃淡の差で表している。図３Ｂから、各棒状ドメインは曲折または枝分かれしており、大略的に単一の結晶方位を有することが分かる。また、各棒状ドメインは、互いに結晶方位が異なることが分かる。
【００５２】
図４Ａは、図３Ｂにおいて、隣接する測定点間で結晶方位の角度差が２°以上の箇所をドットで表した画像写真であり、結晶方位の角度差が２°未満の箇所は空白となっている。図４Ｂは、図３Ｂと図４Ａとを重ねた画像写真である。図４Ｃは、図４Ｂにおいて結晶方位の角度差が２°以上５°未満の箇所を淡いドットで示し、結晶方位の角度差が５°以上の箇所を濃いドットで表した画像写真である。図４Ｃから、棒状ドメインで形成された多結晶半導体薄膜は、結晶方位の角度差が５°未満の箇所が多く、結晶方位の角度差が５°以上のドットによって棒状ドメインが包囲されていないことが分かる。
【００５３】
結晶欠陥の多い領域と、結晶欠陥の少ない領域とでは、エッチングレートが異なり、結晶欠陥の少ない領域はエッチングレートが速く、結晶欠陥の多い領域はエッチングレートが遅いので凹凸が形成される。図３Ａのエッチング処理後のＳＥＭ像では、黒く見える領域が結晶欠陥の少ない領域であり、白く見える領域が結晶欠陥の多い領域である。結晶欠陥の多い領域は、ミスオリエンテーション領域と対応し、ドメイン間に境界が存在している。但し、各棒状ドメインは、境界に囲まれておらず、隣接する他の棒状ドメインと連続していることが分かる（図３Ａおよび図４Ａ参照）。したがって、図４Ｂ中のＡ地点からＢ地点へ電子または空孔が移動する場合、Ａ地点とＢ地点とを結ぶ直線は境界（ミスオリエンテーション領域）を横切るので、電子または空孔がＡ地点からＢ地点へ直線方向に移動し難い（境界には多数の結晶欠陥が存在するので、電子または空孔がトラップされる）。しかし、棒状ドメインは境界に囲まれておらず、隣接する棒状ドメイン間において結晶方位が実質的に同じ領域が存在するので、この領域を逃げ道にして、境界を迂回して電子または空孔がＡからＢへ移動することができる。すなわち、電子または空孔は、結晶方位が実質的に同じ領域を通って、隣接するドメイン間を移動することができる。
【００５４】
これに対して、図１６Ｂでは、各粒状ドメインは、粒界に囲まれて、隣接する他の粒状ドメインとつながっていない。したがって、粒状ドメイン内の電子または空孔は、粒界にトラップされるので、隣接する粒状ドメインへ移動することが困難となる。
【００５５】
このように、本発明の多結晶半導体薄膜は、電子または空孔が隣接する棒状ドメイン間を移動することができるので、高移動度が期待できる。したがって、本発明の多結晶半導体薄膜から複数のスイッチング素子を製造した場合、移動度が大きいので、ＯＮ特性が高い高性能の半導体装置が得られる。
【００５６】
また、ＴＦＴのチャネル領域の幅が、棒状ドメインの幅よりも大きければ、チャネル領域内に複数の棒状ドメインが存在することになるので、ＴＦＴ特性は平均化され、立上がりの特性のばらつきが少ない半導体装置が得られる。
【００５７】
さらに、本発明の半導体装置をスイッチング素子に使用した液晶表示装置は、表示斑の発生が抑えられた鮮明な画像が得られる。液晶表示装置は、本発明の半導体装置を有する素子基板と、この素子基板に対向して配置され、対向電極を有する対向基板と、素子基板と対向基板との間に介在する液晶層とを少なくとも備える。本発明の多結晶半導体薄膜から駆動回路を製造することも可能であり、ガラス基板上の多結晶半導体薄膜からスイッチング素子および駆動回路を形成することによって、大幅なコストダウン、コンパクト化、信頼性の向上が実現され得る。
【００５８】
以下、本発明の多結晶半導体薄膜の製造方法について説明する。本発明の多結晶半導体薄膜の製造方法は、非晶質な半導体の薄膜を基板上に形成する工程と、前記半導体の結晶化を助長する触媒元素を前記薄膜に導入する工程と、前記半導体と前記触媒元素との化合物を形成し、前記化合物から結晶核を発生させる工程と、前記結晶核を核として結晶を成長させる工程と、を少なくとも有する。以下、シリコンを例にして、各工程を説明するが、本発明は、ゲルマニウム、ゲルマニウムとシリコンとの混晶、これらの化合物についても適用することができる。
【００５９】
（１）非晶質シリコン膜形成工程
本工程は、非晶質なシリコンの薄膜（以下、非晶質シリコン膜ともいう。）を基板上に形成する工程である。
【００６０】
非晶質シリコン膜を基板上に形成する方法としては、特に限定されないが、プラズマＣＶＤ（Chemical Vapor Deposition ）法、スパッタ法などを挙げることができる。本発明においては、プラズマＣＶＤ法が好ましい。プラズマＣＶＤ法によれば、低温でしかも高速に非晶質シリコン膜を成膜できる。基板上に形成する非晶質シリコン膜の膜厚は、５０〜１５０ｎｍ程度である。
【００６１】
本発明において使用し得る基板としては、特に限定されないが、ガラス基板が挙げられる。後述するように、本発明においては、６００℃以下の低温で、数時間程度の処理によって結晶化を行うことができるので、耐熱性が高く、かつ熱収縮性が殆どない高価な石英基板に代えて、安価なガラス基板を用いることができる。
【００６２】
なお、ガラス基板上に非晶質シリコン膜を形成する前に、ガラス基板上に酸化シリコンからなる下地膜を形成して、ガラス基板中の不純物が非晶質シリコン膜に拡散するのを防ぐことが好ましい。
【００６３】
（２）触媒元素導入工程
本工程は、シリコンの結晶化を助長する触媒元素を非晶質シリコン膜に導入する工程である。
【００６４】
半導体の結晶化を助長する触媒元素としては、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂなどが挙げられ、これらから選ばれた一種または二種以上の元素を用いることによって、微量で結晶化助長の効果が生じる。この理由として次のようなモデルが考えられる。触媒元素は、単独では作用せず、半導体（シリコン）と結合して化合物（シリサイド）を形成することによって結晶成長を助長する。そのときの結晶構造が非晶質な半導体の薄膜の結晶化時に一種の鋳型の様に作用して結晶化を促す。
【００６５】
これらの触媒元素の中でも、シリコンの結晶化を助長する触媒元素としてＮｉが好ましい。Ｎｉは２つのＳｉとともにＮｉＳｉ２  （シリサイド）を形成する。ＮｉＳｉ２  は螢石型の結晶構造を有しており、単結晶シリコンのダイヤモンド構造と非常に類似している。しかも、ＮｉＳｉ２  の格子定数は５．４０６Åであり、結晶シリコンの格子定数５．４３０Åに非常に近い。したがって、ＮｉＳｉ２  はアモルファスシリコン膜を結晶化させるのに最適の鋳型であり、シリコンの結晶化を助長する触媒元素としてはＮｉが最も望ましいと考えられる。
【００６６】
触媒元素を導入する方法としては、スパッタ法、蒸着法、メッキ法、イオンドーピング法、ＣＶＤ法、スピンコート法などが挙げられる。スピンコート法は、触媒元素の溶液または分散液を基板上に塗布して乾燥させる方法であり、溶液または分散液中の触媒元素の濃度を調整することによって、非晶質シリコン膜に導入する触媒元素の量を調整することができる。
【００６７】
非晶質シリコン膜中の触媒元素の濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３  以上１×１０１８ａｔｏｍｓ／ｃｍ３  以下程度が好ましい。触媒元素の濃度が１×１０１６ａｔｏｍｓ／ｃｍ３  未満であると、結晶成長が不十分となり、非晶質領域が多く残ってしまう。他方、触媒元素の濃度が１×１０１８ａｔｏｍｓ／ｃｍ３  を越えると、半導体装置のチャネル領域を形成した場合、触媒元素がリークの原因となるおそれがある。
【００６８】
触媒元素を非晶質シリコン膜に導入する工程は、後述の結晶核形成工程の前であれば、絶縁基板上に非晶質シリコン膜を形成する前または後のいずれに行ってもよい。なお、通常は、絶縁基板上に非晶質シリコン膜を形成する前に、絶縁基板上に酸化シリコンからなる下地膜を形成して、絶縁基板中の不純物が非晶質シリコン膜に拡散するのを防ぐ。非晶質シリコン膜の表面が疎水性であるのに対して、下地膜の表面は親水性であるので、親水性の溶媒を用いてスピンコートする場合には、下地膜上に塗布する方が、非晶質シリコン膜上に塗布するよりも安定に塗布することができる。触媒元素をガラス基板上または下地膜上に導入した場合、非晶質シリコン膜の下面から結晶成長が開始する。
【００６９】
触媒元素を含む溶液をスピンコート法によって、表面濃度が１×１０１２atoms ／ｃｍ２  以上１×１０１４atoms ／ｃｍ２  以下となるように、絶縁基板上または非晶質シリコン膜上に塗布し、乾燥させる。表面濃度が１×１０１２atoms ／ｃｍ２  未満の場合、結晶成長が不十分となり非晶質領域が多く残る。表面濃度が１×１０１４atoms ／ｃｍ２  を越えると、１つの結晶核から多方向に結晶が成長して粒状ドメインが形成されるおそれがある。なお、触媒元素の表面濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法などによって測定することができる。
【００７０】
触媒元素（例えばニッケル）を含む溶液は、水、メタノール、エタノール、ｎ−プロパノール、ｉ−プロパノール、アセトンからなる群から選ばれた少なくとも一種の溶媒を含むことが好ましい。触媒元素としてニッケルを用いる場合、酢酸ニッケルを上記溶媒に溶解することにより、ニッケルを絶縁基板上または非晶質シリコン膜上に均一に塗布することができる。
【００７１】
また低電圧でのＤＣ（直流）スパッタリング法によっても、同様にニッケルなどの触媒元素を導入することができる。この際、ＤＣ電圧を低くすることによって、非常に低濃度の触媒元素の導入が可能となる。例えば、ＤＣ電圧を２００Ｖ〜６００Ｖ程度にする。
【００７２】
絶縁基板上または非晶質シリコン膜上に塗布された触媒元素は、下記の結晶核形成工程での加熱によって非晶質シリコン膜中に取り込まれる。
【００７３】
（３）結晶核形成工程
本工程は、シリコンと触媒元素との化合物（シリサイド）を形成し、前記化合物から結晶核を発生させる工程である。
【００７４】
触媒元素による結晶化法では、触媒元素が導入された状態での加熱工程で、触媒元素とシリコンの反応によって、触媒元素とシリコンとの化合物（シリサイド）が形成され、さらにこのシリサイドから結晶核が形成され、結晶核から結晶成長が始まる。なお、結晶核とは、結晶成長が始まった初期の段階の化合物をいう。化合物（シリサイド）の全てが結晶核になるとは限らず、昇温中に温度上昇に伴う固溶度の変化で再固溶するシリサイドもある。またシリサイドが小さすぎる場合、結晶成長が生じず、結晶核が発生しない。
【００７５】
本発明では、結晶核の発生密度を高くし、１つの結晶核中の触媒元素量を少なくすることによって、１つの結晶核から一方向に結晶成長を開始させ、棒状ドメインの幅を小さくし、棒状ドメインを曲折または枝分かれしながら成長させることができる。これに対して、粒状ドメインでは、結晶核の発生密度が低く、１つの結晶核中の触媒元素量が多いので、１つの結晶核から放射状（多方向）に結晶成長を開始し、略直線的（曲折または枝分かれせず）に成長する。
【００７６】
但し、結晶核の発生密度を高くし、１つの結晶核中の触媒元素量を少なくするには、触媒元素の導入量を調整するだけでは不十分であり、結晶化アニール時の昇温速度のコントロールが必要である。図５は、結晶化アニール時の昇温速度と結晶核発生密度との関係を示すグラフである。図５から、結晶核発生密度は昇温速度に対して、ある最大点を有しており、最大点よりも大きな昇温速度では急激に結晶核発生密度が減少することが分かる。昇温速度が１０℃／分のときの結晶核発生状態の光学顕微鏡写真を図２に、昇温速度が約５０℃／分のときの結晶核発生状態の光学顕微鏡写真を図６にそれぞれ示す。図２および図６は、２５０℃から５５０℃までそれぞれの昇温速度で昇温させた後、温度５５０℃で１５分間加熱することによって、結晶成長の初期の段階で結晶成長を止めて、その結晶核の発生状態を観察したものである。
【００７７】
核発生密度が最大となる昇温速度以下では棒状ドメインが形成されているが（図２参照）、核発生密度が最大となる昇温速度よりも大きな昇温速度では粒状ドメインとなっている（図６参照）。つまり、結晶化アニール時の昇温速度を、結晶核発生密度が最大となる昇温速度以下とすることによって、結晶核発生密度の高い、棒状ドメインからなる多結晶シリコン膜を得ることができる。
【００７８】
核発生密度が最大となる昇温速度は、非晶質シリコン膜の膜質に依存するので、非晶質シリコン膜の種類および触媒元素の種類などの条件に応じて適宜決定される。例えば、図５で用いた非晶質シリコン膜は、平行平板式のプラズマＣＶＤ法で、ＲＦパワーのパワー密度８０ｍＷ／ｃｍ２  とし、ＳｉＨ４  とＨ２  の混合ガスにより基板温度４３０℃で成膜したものである。触媒元素としてニッケルを用いて、非晶質シリコン膜表面に導入した。非晶質シリコン膜表面に導入されたニッケルの表面濃度は７×１０１２ａｔｏｍｓ／ｃｍ２  であった。この場合の核発生密度が最大となる昇温速度は、４５℃／分であった。
【００７９】
このように、昇温速度の変化によって結晶核から成長するドメインの形状および結晶核発生密度が変化する理由は、明らかではないが、以下のようなモデルで説明することができる。昇温速度が大きな場合には、シリサイドが形成されるまでに温度が上昇し、シリサイドの形成が高温下で行われるので、触媒元素の拡散が大きくなる。また、シリサイド形成時の熱エネルギーが大きいので、大きなシリサイドが成長し、シリサイドの発生密度は低くなる。このような発生密度の低い大きなシリサイドから結晶成長した場合には、シリサイド中に多量の触媒元素が含まれているので、発生する柱状結晶の束としてのドメインの幅は非常に大きくなる。したがって、結晶核から粒状ドメインとして結晶成長が進み、シリサイドの発生密度が低いので、結晶核発生密度も低くなる。
【００８０】
一方、昇温速度が小さい場合には、温度が低い段階でもシリサイドが形成される時間的余裕があるので、低い温度でシリサイドが形成され、触媒元素の拡散が小さい。シリサイド形成時の熱エネルギーが小さいので、小さなシリサイドが高い密度で発生する。このような発生密度の高い小さなシリサイドから結晶成長した場合には、シリサイド中の触媒元素量が少ないので、発生する柱状結晶の束としてのドメインの幅は非常に小さくなる。したがって、結晶核から棒状ドメインとして結晶成長が進み、シリサイドの発生密度が高いので、結晶核発生密度も高くなる。
【００８１】
核発生密度が最大となる昇温速度以下での加熱は、半導体と触媒元素との化合物の形成温度よりも１００℃低い温度から化合物の発生温度までの間、少なくとも行われる。例えばシリコンの場合、化合物（シリサイド）の発生温度は約３００℃以上約４００℃以下の範囲であるので、約２００℃以上約３００℃以下の範囲の温度から化合物（シリサイド）の発生温度まで、核発生密度が最大となる昇温速度以下の昇温速度（例えば４０℃／分）で昇温させる。半導体と触媒元素との化合物の形成は、例えばＴＥＭ（Transmission Electron Microscope）によって確認することができる。
【００８２】
半導体と触媒元素との化合物が形成された後は、昇温速度の制限はなく、核発生密度が最大となる昇温速度以下またはこの昇温速度よりも大きい昇温速度で加熱することができる。例えばシリコンの場合、結晶核の発生温度は約５００℃以上であり、化合物（シリサイド）の発生後、核発生密度が最大となる昇温速度よりも大きい昇温速度（例えば５０℃／分）で約５００℃まで昇温させても良い。
【００８３】
（４）結晶成長工程
本工程は、シリコンと触媒元素との化合物（シリサイド）から形成された結晶核を核として結晶を成長させる工程である。
【００８４】
本工程では、結晶核の発生温度よりも高い温度に昇温して、柱状結晶を成長させ、棒状ドメインを形成させる。本工程では、半導体と触媒元素との化合物を形成する際の昇温速度よりも大きい速度で昇温させることができ、これにより処理時間を大幅に短縮することができる。
【００８５】
図７Ａ，７Ｂおよび７Ｃは、結晶核形成工程および結晶成長工程における昇温速度を示すグラフである。図７Ａでは、結晶核形成工程および結晶成長工程の各工程における昇温速度が同じである。例えば、昇温速度１０℃／分で３７０℃〜７３０℃の範囲内の温度（図７Ａ，ＢおよびＣ中ではＴ１  と表記する。）まで昇温し、温度Ｔ１  で数時間程度加熱する。
【００８６】
図７Ｂでは、結晶核形成工程よりも結晶成長工程の方が昇温速度が大きい。例えば、結晶核形成工程では、化合物または結晶核の発生温度（３３０℃〜５５０℃の範囲内の温度であり、図７ＢおよびＣ中ではＴ２  と表記する。）まで昇温速度１０℃／分で昇温し、結晶成長工程では、昇温速度１００℃／分で温度Ｔ１  まで昇温し、温度Ｔ１  で数時間程度加熱する。
【００８７】
図７Ｃでは、結晶核形成工程よりも結晶成長工程の方が昇温速度が大きく、さらに結晶成長工程の昇温速度が段階的に変化する。例えば、結晶核形成工程では、温度Ｔ２  まで昇温速度１０℃／分で昇温し、結晶成長工程では、昇温速度１００℃／分で温度Ｔ１  まで昇温し、さらに昇温速度３００℃／分で温度Ｔ１  よりも高い温度（例えば、５５０℃〜７３０℃、図７Ｃ中ではＴ３  と表記する。）まで昇温した後、室温まで約３０分かけて降温する。
【００８８】
図７Ａ，７Ｂおよび７Ｃでは、結晶核形成工程は同じ昇温速度で昇温させているが、半導体と触媒元素との化合物が形成されるまでの昇温速度と、化合物から結晶核が形成されるまでの昇温速度とが異なっていても良い。
【００８９】
結晶成長工程は、ＲＴＡ（ラピッドサーマルアニール）処理により行ってもよい。ＲＴＡ処理は、短時間の急激な昇温が可能であるので、ガラス基板を用いる場合、ガラスの歪み点温度以上の温度でも、ガラス基板に反りが発生しないように加熱することができる。
【００９０】
結晶成長工程によって結晶化された多結晶半導体薄膜は、微小な非晶質領域を含むことが好ましく、非晶質領域を含むことによって、後の強光照射の効率を向上させることができる。非晶質領域は、膜表面の面積の５％以上１０％以下程度が好ましい。図８は、昇温速度１０℃／分で２５０℃から５５０℃まで昇温して、結晶成長させた多結晶シリコン膜表面の顕微鏡写真である。図８から、膜表面は結晶性シリコンで略埋まっているが、微小な非晶質領域（図８では黒い粒状部分）を含むことが分かる。
【００９１】
非晶質領域に対して強光照射を行うことによって、結晶中の欠陥が低減され、半導体装置の特性が向上し、ばらつきの少ない安定した半導体装置が得られる。強光として波長４００ｎｍ以下のエキシマレーザ光を用い、多結晶半導体薄膜表面におけるエネルギー密度が２００ｍＪ／ｃｍ２  以上４５０ｍＪ／ｃｍ２  以下の範囲内で照射を行なうことにより、結晶性改善効果を向上させることができる。強光照射に際しては、２００℃以上４５０℃以下に基板を加熱することが好ましい。
【００９２】
また、結晶成長工程の後に、熱酸化処理を行なうことによって、結晶中の欠陥が低減され、半導体装置の特性が向上し、ばらつきの少ない安定した半導体装置が得られる。具体的には、石英基板を用いた場合、８５０℃以上１１００℃以下の温度範囲で、０．１時間以上５時間以下程度、常圧でドライ酸化（Ｏ２  酸化）を行う。ガラス基板を用いた場合、５５０℃以上６５０℃以下の温度範囲で、０．５時間以上５時間以下程度、５気圧以上２０気圧以下の雰囲気でスチーム酸化（Ｈ２  Ｏ酸化）を行う。なお、熱酸化処理は、上記の強光照射の有無に関わらず行うことができる。
【００９３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明するが、本発明は以下の実施形態に限定されるものではない。
【００９４】
（実施形態１）
Ｎ型ＴＦＴを例にして本実施形態を説明する。本実施形態のＴＦＴは、アクティブマトリクス型のドライバー回路や画素部分は勿論、薄膜集積回路を構成する素子としても利用可能である。本実施形態では、それらの代表として、液晶表示装置用アクティブマトリクス基板上の画素用ＴＦＴを例にして説明する。液晶表示装置用アクティブマトリクス基板上には、数十万から数百万のＮ型ＴＦＴを均一に作製することが要求される。
【００９５】
図９Ａ，９Ｂ，９Ｃおよび９Ｄは、本実施形態の画素用ＴＦＴの製造工程を概略的に示す平面図である。画素用ＴＦＴは、実際には、アクティブマトリクス基板上に数十万個以上形成されるが、図９Ａ〜９Ｄでは、３行×４列の１２個のＴＦＴに簡略化して説明する。図１０Ａ，１０Ｂ，１０Ｃ，１０Ｄおよび１０Ｅは、本実施形態の１個の画素用ＴＦＴの製造工程を概略的に示す断面図である。
【００９６】
まず、図９Ａおよび図１０Ａに示すように、ガラス基板（コーニング１７３７など）１０１上にプラズマＣＶＤ法によって基板温度４３０℃にて、ベースコート膜（ＢＣ膜）として、酸化シリコン膜１０２を厚さ１００ｎｍ〜４００ｎｍ、例えば３００ｎｍ成膜し、引き続いて基板温度４３０℃にて真性（Ｉ型）の非晶質シリコン膜（ａ−Ｓｉ膜）１０３を厚さ２５ｎｍ〜８０ｎｍ、例えば３０ｎｍを成膜する。これを０．５％のフッ酸で３０秒間処理して表面の自然酸化膜を除去し、さらにａ−Ｓｉ膜１０３の表面を濡れ性向上のためにオゾン水で処理する。
【００９７】
図１０Ａに示すように、ａ−Ｓｉ膜１０３上にニッケル１０４を含有する溶液をスピンコート法により表面濃度が１×１０１２ａｔｏｍｓ／ｃｍ２  〜１×１０１４ａｔｏｍｓ／ｃｍ２  、例えば５×１０１２ａｔｏｍｓ／ｃｍ２  となるように添加する。なお、表面濃度は全反射蛍光Ｘ線分析装置（ＴＲＸＲＦ）にて測定を行なった結果である。溶媒としては水を用い、溶質としては酢酸ニッケルを用いる。酢酸ニッケルは、水に非常に溶けやすいので、安定した濃度のニッケル溶液を作製することができる。また、ａ−Ｓｉ膜１０３上に均一に添加することができる。添加するニッケル量は溶液の濃度によりコントロールすることができる（図１０Ａ）。ａ−Ｓｉ膜１０３中の触媒元素の濃度は、例えば５×１０１７ａｔｏｍｓ／ｃｍ３  である。
【００９８】
次に、不活性雰囲気下で、核発生密度が最大となる昇温速度（４５℃／分）以下の昇温速度（５℃／分〜４０℃／分）で３００℃〜５５０℃まで加熱し、続いて４０℃／分よりも大きい昇温速度で５５０℃〜７３０℃まで昇温して加熱処理を行なう。本実施形態では、昇温速度１０℃／分で４００℃まで昇温し、続いて昇温速度１００℃／分で５７０℃まで昇温し、５７０℃で２時間加熱した後、さらに室温まで約３０分かけて降温する。この場合の昇温工程は、図７Ｂに示す模式図のようになり、Ｔ２  は４００℃でＴ１  は５７０℃となる。もちろん、図７Ａのように核発生密度が最大となる昇温速度以下の一定の昇温速度（５℃／分〜４０℃／分）で５５０℃〜７３０℃まで昇温してもよい。
【００９９】
この処理は、インライン式の複数の加熱ゾーンからなる焼成装置により行い、昇温速度と基板温度は各加熱ゾーンの温度設定と基板搬送速度により制御する。核発生密度が最大となる昇温速度は、ａ−Ｓｉ膜の膜質に依存するので、ａ−Ｓｉ膜の膜質により最適化する必要がある。この加熱処理によって、ａ−Ｓｉ膜１０３は結晶化され、多結晶シリコン膜（ｐ−Ｓｉ膜）になる。
【０１００】
４００℃までの加熱工程によって、ａ−Ｓｉ膜表面に添加されたニッケル１０４のシリサイド化が起こる。本実施形態では、核発生密度が最大となる昇温速度以下で昇温させているので、シリサイドの発生密度が高く、それぞれは非常に小さなシリサイドとなっている。さらにこれを５７０℃まで昇温することで、シリサイドから結晶核が発生し、柱状結晶の成長が起きる。発生する結晶核は非常に小さく、結晶核中のニッケル量が少ないので、各結晶核から面内のランダムな一方向に柱状結晶が成長し、棒状ドメインが形成される。シリサイドの発生密度が高いので、棒状ドメインの発生密度も高くなる。
【０１０１】
さらに、５７０℃で２時間加熱すると、棒状ドメインが曲折または枝分かれしながら成長し、結晶化が終了する。また、このときの棒状ドメインの幅は０．１μｍ以上１．５μｍ以下であり、例えば１μｍ以下である。また、核発生密度は８×１０−２個／μｍ２  である。
【０１０２】
この加熱工程で用いたニッケル量は、ａ−Ｓｉ膜１０３を全て結晶化するには不十分である。また加熱時間が短いので、触媒元素なしには結晶核が発生せず、結晶成長が及ばない未結晶化領域はａ−Ｓｉのまま残る。その結果、この加熱処理後では、微小な非晶質領域と結晶化領域とが混在した状態となっている。具体的には図８に示す状態となっており、このときのシリコン膜全体に対するａ−Ｓｉ領域の面積比は１０％程度である。また個々のａ−Ｓｉ領域（図８中の黒い粒状領域）の大きさは１μｍ程度である。なお、ａ−Ｓｉ領域の面積比および大きさは、光学顕微鏡により測定する。
【０１０３】
図１０Ｂに示すように、レーザー光１０５を照射することでシリコン膜の結晶性を助長して結晶性シリコン膜１０６を得る。レーザー光としては、ＸｅＣｌエキシマーレーザー（波長３０８ｎｍ、パルス幅４０ｎｍ）を用いる。レーザー光の照射条件は、照射時に基板を２００〜４５０℃、例えば４００℃に加熱し、エネルギー密度２５０〜４５０ｍＪ／ｃｍ２  、例えば３５０ｍＪ／ｃｍ２  で照射する。ビームの形状は長尺形状であり、ビームサイズは基板１０１上で１５０ｍｍ×１ｍｍになるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行なう。したがって、シリコン膜１０３の任意の一点において、計２０回の照射が行われることになる。
【０１０４】
この照射によって、結晶性シリコン膜１０６中に残存している非晶質領域が優先的に溶融し、結晶化領域の良好な結晶成分を反映して膜全体が結晶化される。レーザー照射は結晶改善が目的であり、基本的な結晶性（結晶方位の面内分布）は変化しないようなエネルギー範囲で行われる。
【０１０５】
不要な部分の多結晶シリコン膜１０６を除去して素子間分離を行い、ＴＦＴの活性領域（チャネル領域１１１、ソース１１２／ドレイン１１３領域）となる島状の結晶性シリコン膜１０６ａを形成する（図９Ｂ参照）。
【０１０６】
次に、島状結晶性シリコン膜１０６ａを覆うようにゲイト絶縁膜として厚さ３０ｎｍ〜１５０ｎｍ、例えば１００ｎｍの酸化シリコン膜１０７をプラズマＣＶＤ法で形成する。さらに、スパッタリング法によって、厚さ５０ｎｍ〜２００ｎｍ、例えば１００ｎｍの窒化タンタル膜を成膜し、連続してタングステン膜を厚さ３００ｎｍ〜５００ｎｍ、例えば４００ｎｍ成膜し、パターニングしてゲイト電極１０８を形成する。
【０１０７】
引き続いて、イオンドーピング法により、ゲイト電極１０８をマスクとして低濃度の不純物（リン）１０９を注入する（図１０Ｃ参照）。ドーピングガスとしてホスフィン（ＰＨ３  ）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を３×１０１３ｃｍ−２〜３×１０１４ｃｍ−２、例えば１×１０１４ｃｍ−２として行う。さらにゲート電極１０８よりも左右（図１０Ｄ参照）それぞれの幅が１μｍ広いパターンのフォトレジストを介して、高濃度の不純物（リン）１１０を注入するこのドーピング工程では、ドーピングガスとしてホスフィン（ＰＨ３  ）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶ、ドーズ量１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２、例えば６×１０１５ｃｍ−２として行う。この工程で、低濃度の不純物１０９のみが注入された領域１１４および１１５は、後にＴＦＴのＬＤＤ（Lightly Doped Drain ）領域となる。低濃度不純物１０９および高濃度の不純物１１０がそれぞれ注入された領域１１２および１１３はソース／ドレイン領域となる。ゲイト電極１０８でマスクされ、不純物注入されていない領域１１１は、後にＴＦＴチャネル領域となる。この状態を図９Ｃおよび図１０Ｄに示す。
【０１０８】
その後、４５０℃〜６００℃、例えば５５０℃にて１〜１０時間、例えば４時間の加熱処理によって、イオン注入した不純物の活性化と、不純物導入により劣化した結晶性の改善を行なう。リンはニッケルを引き寄せる効果があるので、この加熱処理によって、リンの注入されていない領域１１１（後のＴＦＴチャネル領域）中のニッケルは拡散して、リンが高濃度で注入されている領域１１４および１１５に集められる。ニッケル、特にニッケルシリサイドがチャネル領域に存在すると、リーク源となるのでＴＦＴのオフ電流の上昇を招いてしまうが、この加熱処理によってチャネル領域からニッケルが拡散してソース／ドレイン領域に移動するので、チャネル領域からニッケルをゲッタリングすることができる。したがって、ＴＦＴのオフ電流の上昇を抑えることができる。Ｎ型不純物（リン）領域１１２および１１３のシート抵抗は、２００Ω／ｃｍ２  〜８００Ω／ｃｍ２  である。
【０１０９】
続いて、厚さ８００ｎｍ程度の酸化シリコン膜または窒化シリコン膜をプラズマＣＶＤ法で成膜し、層間絶縁膜１１６を形成する。層間絶縁膜１１６にコンタクトホールを形成し、金属材料膜、例えばチタンとアルミニウムとチタンの三層膜によってＴＦＴのソース電極配線１１７を形成する。最後に、窒素雰囲気下で４００℃、６０分のアニールを行う。
【０１１０】
本実施形態のＴＦＴは、画素電極をスイッチングする素子であるので、ドレイン配線には透明電極（例えばＩＴＯ）などの画素電極１１８を設ける。以上の工程を経て、図９Ｄ、図１０Ｅに示すＴＦＴ１１９が完成する。なお、ＴＦＴ１１９を保護するために、ＴＦＴ１１９上に窒化シリコン膜などからなる保護膜を必要に応じて形成してもよい。
【０１１１】
（実施形態２）
本実施形態では、Ｎ型ＴＦＴとＰ型ＴＦＴとを相補的に構成したＣＭＯＳ構造の回路をガラス基板上に作成する工程について説明する。このＣＭＯＳ構造の回路は、アクティブマトリクス型の液晶周辺回路や一般の薄膜集積回路に用いられる。
【０１１２】
図１１は、本実施形態のＴＦＴの平面図である。図１２Ａ〜１２Ｄおよび図１３Ａ，１３Ｂは、図１１のＡ−Ａ’線断面図であり、本実施形態のＴＦＴの製造工程を概略的に示している。図１２Ａ〜１２Ｄ、図１３Ａ、１３Ｂの順で工程が進行する。
【０１１３】
まず、図１２Ａに示すように、ガラス基板（コーニング１７３７）２０１上にプラズマＣＶＤ法により基板温度４３０℃にて、ベースコート膜（ＢＣ膜）として、酸化シリコン膜２０２を厚さ１００ｎｍ〜４００ｎｍ、例えば３００ｎｍ成膜し、引き続いて基板温度４３０℃にて真性（Ｉ型）のアモルファスシリコン膜（ａ−Ｓｉ膜）２０３を厚さ２５ｎｍ〜８０ｎｍ、例えば４０ｎｍ成膜する。これを０．５％のフッ酸で３０秒間処理して表面の自然酸化膜を除去し、さらにａ−Ｓｉ膜１０３の表面を濡れ性向上のためにオゾン水で処理する。
【０１１４】
図１２Ａに示すように、ａ−Ｓｉ膜２０３上にニッケル２０４を含有する溶液をスピンコート法により表面濃度が１×１０１２ａｔｏｍｓ／ｃｍ２  〜１×１０１４ａｔｏｍｓ／ｃｍ２  、例えば５×１０１２ａｔｏｍｓ／ｃｍ２  となるように添加する。なお、表面濃度は全反射蛍光Ｘ線分析装置（ＴＲＸＲＦ）にて測定を行なった結果である。溶媒としては水を用い、溶質としては酢酸ニッケルを用いる。酢酸ニッケルは、水に非常に溶けやすいので、安定した濃度のニッケル溶液を作製することができる。また、ａ−Ｓｉ膜２０３上に均一に添加することができる。添加するニッケル量は溶液の濃度によりコントロールすることができる（図１２Ａ）。ａ−Ｓｉ膜１０３中の触媒元素の濃度は、例えば５×１０１７ａｔｏｍｓ／ｃｍ３  である。
【０１１５】
次に、不活性雰囲気下で、核発生密度が最大となる昇温速度（４５℃／分）以下の昇温速度（５〜４０℃／分）で３００℃〜５５０℃まで加熱し、続いて３０℃／分以上の昇温速度で５５０℃〜７３０℃まで昇温して加熱処理を行なう。本実施形態では、昇温速度１０℃／分で４００℃まで昇温し、続いて昇温速度１００℃／分で５７０℃まで昇温した後、さらに昇温速度３００℃／分で６７０℃まで昇温する。６００℃まで１４分かけて降温し、さらに室温まで約３０分かけて降温する。この場合の昇温工程は、図７Ｃに示す模式図のようになり、Ｔ２  は４００℃、Ｔ１  は５７０℃、Ｔ３  は６７０℃となる。
【０１１６】
この処理は、昇温速度を広い範囲で制御する必要があるので、ＲＴＡ装置で処理した。ＲＴＡ装置は、インライン式で、複数のＩＲ（infrared）ヒーターによる加熱ゾーンと、ハロゲンランプやキセノンランプ等によるランプ加熱による加熱ゾーンとからなる。昇温速度１０℃／分で４００℃まで昇温する昇温工程、続く昇温速度１００℃／分で５７０℃まで昇温する昇温工程は、それぞれＩＲヒーターによる加熱ゾーンで行い、昇温速度３００℃／分で６７０℃まで昇温する昇温工程はランプ加熱による加熱ゾーンで行う。この加熱処理の昇温速度と基板温度は、各ゾーンの温度設定、基板搬送速度およびランプのパワーにより制御した。なお、本実施形態では、６７０℃まで昇温するが、加熱時間が数十秒と短いので、耐熱温度の低い、安価なガラス基板であっても、ガラス基板の歪み点以上の温度での処理が可能である。
【０１１７】
核発生密度が最大となる昇温速度は、ａ−Ｓｉ膜の膜質に依存するので、ａ−Ｓｉ膜の膜質により最適化する必要がある。この加熱処理によって、ａ−Ｓｉ膜２０３は結晶化され、多結晶シリコン膜（ｐ−Ｓｉ膜）になる。
【０１１８】
４００℃までの加熱工程によって、ａ−Ｓｉ膜表面に添加されたニッケル２０４のシリサイド化が起こる。本実施形態では、核発生密度が最大となる昇温速度以下で昇温させているので、シリサイドの発生密度が高く、それぞれは非常に小さなシリサイドとなっている。さらにこれを５７０℃まで昇温することで、シリサイドから結晶核が発生し、柱状結晶の成長が起きる。発生する結晶核は非常に小さく、結晶核中のニッケル量が少ないので、各結晶核から面内のランダムな一方向に柱状結晶が成長し、棒状ドメインが形成される。シリサイドの発生密度が高いので、棒状ドメインの発生密度も高くなる。
【０１１９】
６００℃に降温するまでの間に、棒状ドメインが枝分かれしながら成長し、結晶化が終了する。また、このときの棒状ドメインの幅は０．１μｍ以上１．５μｍ以下であり、例えば１μｍ以下である。また、核発生密度は９×１０−２個／μｍ２  である。
【０１２０】
この加熱工程で用いたニッケル量は、ａ−Ｓｉ膜２０３を全て結晶化するには不十分である。また加熱時間が短いので、触媒元素なしには結晶核が発生せず、結晶成長が及ばない未結晶化領域はａ−Ｓｉのまま残る。その結果、この加熱処理後では、微小な非晶質領域と結晶化領域とが混在した状態となっている。具体的には図８に示す状態となっており、このときのシリコン膜全体に対するａ−Ｓｉ領域の面積比は１０％程度である。また個々のａ−Ｓｉ領域（図８中の黒い粒状領域）の大きさは１μｍ程度である。なお、ａ−Ｓｉ領域の面積比および大きさは、光学顕微鏡により測定する。
【０１２１】
図１２Ｂに示すように、レーザー光２０５を照射することでシリコン膜の結晶性を助長して結晶性シリコン膜２０６を得る。レーザー光としては、ＸｅＣｌエキシマーレーザー（波長３０８ｎｍ、パルス幅４０ｎｍ）を用いる。レーザー光の照射条件は、照射時に基板を２００℃〜４５０℃、例えば４００℃に加熱し、エネルギー密度２５０ｍＪ／ｃｍ２  〜４５０ｍＪ／ｃｍ２  、例えば３５０ｍＪ／ｃｍ２  で照射する。ビームの形状は長尺形状であり、ビームサイズは基板１０１上で１５０ｍｍ×１ｍｍになるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行なう。したがって、シリコン膜２０３の任意の一点において、計２０回の照射が行われることになる。
【０１２２】
この照射によって、結晶性シリコン膜２０６中に残存している非晶質領域が優先的に溶融し、結晶化領域の良好な結晶成分を反映して膜全体が結晶化される。レーザー照射は結晶改善が目的であり、基本的な結晶性（結晶方位の面内分布）は変化しないようなエネルギー範囲で行われる。
【０１２３】
不要な部分の多結晶シリコン膜２０６を除去して素子間分離を行い、ＴＦＴの活性領域（チャネル領域１１１、ソース１１２／ドレイン１１３領域）となる島状の結晶性シリコン膜２０６ａを形成する。
【０１２４】
次に、島状結晶性シリコン膜２０６ａを覆うようにゲイト絶縁膜として厚さ３０ｎｍ〜１５０ｎｍ、例えば１００ｎｍの酸化シリコン膜２０７をプラズマＣＶＤ法で形成する。さらに、図１２Ｃに示すように、後のチャネル領域となる領域の外形を有するフォトレジストを介して、イオンドーピング法により、低濃度の不純物（リン）２０８を注入する（図１２Ｃ参照）。ドーピングガスとしてホスフィン（ＰＨ３  ）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を３×１０１３ｃｍ−２〜３×１０１４ｃｍ−２、例えば１×１０１４ｃｍ−２として行う。
【０１２５】
さらに、図１２Ｄに示すように、スパッタリング法によって、厚さ５０ｎｍ〜２００ｎｍ、例えば１００ｎｍの窒化タンタル膜を成膜し、連続してタングステン膜を厚さ３００ｎｍ〜５００ｎｍ、例えば４００ｎｍ成膜する。前述の低濃度不純物が注入された領域よりも左右（図１２Ｃ，Ｄ参照）それぞれの幅が１μｍ広いパターンを用いてパターニングし、ゲイト電極２０９を形成する。
【０１２６】
ゲイト電極２０９をマスクにして、高濃度の不純物（リン）２１０を注入する。このドーピング工程では、ドーピングガスとしてホスフィン（ＰＨ３  ）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶ、ドーズ量１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２、例えば６×１０１５ｃｍ−２として行う。この工程で、低濃度の不純物２１０のみが注入された領域２１４および２１５は、後にＴＦＴのＬＤＤ領域となる。領域２１４および２１５は、ゲイト電極２０９とオーバーラップして位置するので、後のＴＦＴはＧＯＬＤＤ（Gate Overrapped Lightly Doped Drain ）構造となる。
【０１２７】
低濃度不純物２０８および高濃度の不純物２１０がそれぞれ注入された領域２１２ｎおよび２１３ｎは、ソース／ドレイン領域となる。ゲイト電極２０９でマスクされ、不純物注入されていない領域２１１ｎは、後にＮ型ＴＦＴのチャネル領域となる。
【０１２８】
図１３Ａに示すように、フォトレジストをパターニングして、イオンドーピング法により不純物（ボロン）２１６を島状結晶性シリコン膜２０６ａの所定の領域２１４ｐおよび２１５ｐに注入する。ドーピングガスとしてジボラン（Ｂ２Ｈ６  ）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を３×１０１５ｃｍ−２〜２×１０１６ｃｍ−２、例えば１×１０１６ｃｍ−２として行う。領域２１２ｐおよび２１３ｐには、リンとボロンがそれぞれ注入されているが、ボロン注入量の方が多いので、領域２１２ｐおよび２１３ｐはＰ型のソース／ドレイン領域となる。また、不純物（ボロン）２１６が注入されていない領域２１１ｐは、後にＰ型ＴＦＴのチャネル領域となる。
【０１２９】
その後、４５０℃〜６００℃の加熱処理によって、イオン注入した不純物の活性化と、不純物導入により劣化した結晶性の改善を行なう。本実施形態では、６００℃にて４時間の加熱処理を行う。リンはニッケルを引き寄せる効果があるので、この加熱処理によって、リンの注入されていない領域２１１（後のＴＦＴチャネル領域）中のニッケルは拡散して、リンが高濃度で注入されている領域２１２ｎ，２１２ｐ，２１３ｎおよび２１３ｐに集められる。ニッケル、特にニッケルシリサイドがチャネル領域に存在すると、リーク源となるのでＴＦＴのオフ電流の上昇を招いてしまうが、この加熱処理によってチャネル領域からニッケルが拡散してソース／ドレイン領域に移動するので、チャネル領域からニッケルをゲッタリングすることができる。したがって、ＴＦＴのオフ電流の上昇を抑えることができる。Ｎ型ＴＦＴのソース／ドレイン領域２１２ｎおよび２１３ｎのシート抵抗は、２００Ω／ｃｍ２  〜８００Ω／ｃｍ２  であり、Ｐ型ＴＦＴのソース／ドレイン領域２１２ｐおよび２１３ｐのシート抵抗は、６００Ω／ｃｍ２  〜１５００Ω／ｃｍ２  である。
【０１３０】
続いて、厚さ６００ｎｍ程度の酸化シリコン膜または窒化シリコン膜をプラズマＣＶＤ法で成膜し、層間絶縁膜２１７を形成する。層間絶縁膜２１７にコンタクトホールを形成し、金属材料膜、例えばチタンとアルミニウムとチタンの三層膜によってＴＦＴのソース電極配線２１８，２１９および２２０を形成する。最後に、１気圧の窒素雰囲気下で４００℃、６０分のアニールを行う。
【０１３１】
以上の工程を経て、図１１、図１３Ｂに示すＮチャネル型ＴＦＴ２２１およびＰチャネル型ＴＦＴ２２２が完成する。なお、両ＴＦＴ２２１、２２２を保護するために、ＴＦＴ２２１、２２２上に窒化シリコン膜などからなる保護膜を必要に応じて形成してもよい。
【０１３２】
また、前述の実施形態ではアモルファスシリコン膜上に触媒元素を添加しているが、ガラス基板上または下地膜上に触媒元素を導入し、その上にアモルファスシリコン膜を形成しても良い。この場合の結晶成長はアモルファスシリコン膜の下面から発生する。
【０１３３】
【発明の効果】
本発明の多結晶半導体薄膜は、隣接するドメインが連続しており、電子または空孔が隣接するドメイン間を移動するので、ＯＮ特性が高く、特性のばらつきも少なく、高移動度が期待できる。本発明の多結晶半導体薄膜から複数のスイッチング素子を製造した場合、移動度が大きいので、ＯＮ特性が高く、集積度の高い構成の半導体装置が得られる。
【０１３４】
また、ＴＦＴのチャネル領域の幅が、棒状ドメインの幅よりも大きければ、チャネル領域内に複数の棒状ドメインが存在することになるので、ＴＦＴ特性は平均化され、立上がりの特性のばらつきが少ない半導体装置が得られる。
【０１３５】
さらに、本発明の半導体装置をスイッチング素子に使用した液晶表示装置は、表示斑の発生が抑えられた鮮明な画像が得られる。
【０１３６】
本発明の多結晶半導体薄膜の製造方法によれば、本発明の多結晶半導体薄膜を歩留まり良く、簡便な方法で製造することができる。
【図面の簡単な説明】
【図１】  本発明の多結晶半導体薄膜の結晶成長を説明するための模式図であり、図１Ａは成長途上の段階を示し、図１Ｂは成長完了後の段階を示している。
【図２】  初期の結晶成長段階における棒状ドメインの光学顕微鏡写真である。
【図３Ａ】  多結晶半導体薄膜を顕在化エッチング処理した後のＳＥＭ写真である。
【図３Ｂ】  多結晶半導体薄膜における結晶方位の面内分布をＥＢＳＰ法により測定した結果をディスプレイ上に表示した画像写真である。
【図４Ａ】  図３Ｂにおいて、隣接する測定点間で結晶方位の角度が２°以上異なる箇所を線で表した画像写真である。
【図４Ｂ】  図３Ｂと図４Ａとを重ねた画像写真である。
【図４Ｃ】  図４Ｂにおいて結晶方位の角度差が２°以上５°未満の箇所を淡いドットで示し、結晶方位の角度差が５°以上の箇所を濃いドットで表した画像写真である。
【図５】  結晶化アニール時の昇温速度と結晶核発生密度との関係を示すグラフである。
【図６】  昇温速度が約５０℃／分のときの結晶核発生状態の光学顕微鏡写真である。
【図７】  結晶核形成工程および結晶成長工程における昇温速度を示すグラフである。
【図８】  昇温速度１０℃／分で５５０℃まで昇温して、結晶成長させた多結晶シリコン膜表面の顕微鏡写真である。
【図９】  実施形態１の画素用ＴＦＴの製造工程を概略的に示す平面図である。
【図１０】  実施形態１の１個の画素用ＴＦＴの製造工程を概略的に示す断面図である。
【図１１】  実施形態２のＴＦＴの平面図である。
【図１２】  図１１のＡ−Ａ’線断面図であり、実施形態２のＴＦＴの製造工程を概略的に示している。
【図１３】  図１１のＡ−Ａ’線断面図であり、実施形態２のＴＦＴの製造工程を概略的に示している。
【図１４】  特開平９−３１２４０４号公報に開示された方法による結晶成長を説明するための模式図であり、図１４Ａは成長途上の段階を示し、図１４Ｂは成長完了後の段階を示している。
【図１５】  特開平９−３１２４０４号公報に開示された方法で製造された結晶シリコン膜を顕在化エッチング処理した後の光学顕微鏡写真である。
【図１６Ａ】  結晶シリコン膜における結晶方位の面内分布をＥＢＳＰ法により測定した結果をディスプレイ上に表示した画像写真である。
【図１６Ｂ】  図１６Ａにおいて、隣接する測定点間で結晶方位の角度が１０°以上異なる箇所を線で表した画像写真である。
【図１６Ｃ】  図１６Ｂにおいて結晶方位の角度の差が５°以内の結晶を１つの結晶と見做した場合の結晶方位の面内分布を示す画像写真である。
【符号の説明】
１０１、２０１                    ガラス基板
１０２、２０２                    ベースコート膜
１０３、２０３                    アモルファスシリコン膜
１０４、２０４                    ニッケル（触媒元素）
１０５、２０５                    レーザー光
１０６、２０６                    多結晶シリコン膜
１０７、２０７                    ゲイト絶縁膜
１０８、２０９                    ゲイト電極
１０９、２０８                    不純物（リン）
１１０、２１０                    不純物（リン）
１１１、２１１ｎ、２１１ｐ        チャネル領域
１１２、２１２ｎ、２１２ｐ        ソース領域
１１３、２１３ｎ、２１３ｐ        ドレイン領域
１１４、１１５、２１４、２１５    ＬＤＤ領域
２１６                            不純物（ボロン）
１１６、２１７                    層間絶縁膜
１１７                            ソース電極
１１８                            画素電極
２１８、２１９、２２０            電極・配線
１１９                            画素ＴＦＴ
２２１                            Ｎチャネル型ＴＦＴ
２２２                            Ｐチャネル型ＴＦＴ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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