(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の膜の上に疎部と密部とを有するように第２の膜のパターンを形成する工程と、
前記第１、第２の膜を覆うように、前記第１、第２の膜よりもエッチング速度の大きい第３の膜を形成する工程と、
前記疎部における前記第３の膜を除去すると同時に前記密部における前記第３の膜を前記第２の膜が露出するまで選択的に除去する第１のエッチング工程と、
前記第１のエッチング工程で前記密部に残留した前記第３の膜をマスクとして前記第２の膜の表面を選択的に除去する工程と、
前記第１のエッチング工程で前記密部に残留した前記第３の膜を除去する工程と、
前記第２の膜をマスクとして前記第１の膜をエッチングする第２のエッチング工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の膜を形成する工程において、前記第２の膜のパターンの疎部における前記第３の膜の厚さは、前記第１の膜をエッチングする工程で形成された前記第１の膜のパターン形状の密部におけるスペース幅の５０％乃至１００％であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の膜のパターンは、一定幅のラインパターンであって、前記半導体基板上に形成されたラインパターンの疎部における孤立パターンの幅は、前記半導体基板上に形成されたラインパターンの密部における幅と同等であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ラインパターンは、前記半導体基板上のＭＯＳトランジスタのゲートをなすラインパターンであって、
前記第１の膜は、ゲート絶縁膜を介して半導体基板上に形成されたポリシリコン膜、金属膜、又は前記ポリシリコン膜と金属膜との積層膜であり、前記第２の膜はシリコン窒化膜、シリコン酸化膜、シリコン窒化膜とシリコン酸化膜との積層膜、又はシリコンオキシナイトライド膜であり、前記第３の膜はＰＳＧ膜、又はＢＰＳＧ膜であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板上にパターン形成された第１の膜と、前記第１の膜上に形成された第２の膜と、前記第１、第２の膜を覆う第３の膜とを具備し、
前記第１、第２の膜のパターンは疎部と密部とからなり、
前記密部にパターン形成された第２の膜は、その上部周辺の角部が除去されることを特徴とする半導体装置。
【請求項６】
前記パターンの密部にはメモリセルアレイが形成され、前記パターンの疎部には前記メモリセルアレイの周辺回路が形成されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記パターンの疎部には、前記メモリセルアレイ及び前記周辺回路からなる半導体記憶装置と同一チップ上に混載された論理装置がさらに形成されることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及びこれを用いた半導体装置に係り、特に半導体基板上に形成するデバイスパターンの粗密により生じるパターン変換差を低減する方法と、これを用いて製造された半導体装置を提供するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法には、半導体基板上に被加工材料からなる膜を形成し、この膜上にフォトレジストを塗布し、フォトマスクを用いてレジスト膜をパターニングし、このフォトレジスト膜をマスクとして被加工材料からなる膜をエッチングすることによりパターン形成するものがある。
【０００３】
汎用ＤＲＡＭ及びメモリ・ロジック混載ＤＲＡＭでは、ＭＯＳトランジスタのゲート等の配線層の加工は、ラインとスペースとが等間隔に並んだＤＲＡＭのメモリセルアレイ部と、孤立パターンからなるＤＲＡＭの周辺回路及びロジック回路を対象として行われる。
【０００４】
このとき、孤立部及びメモリセルアレイの端部では、
（１）露光工程におけるパターンの跳び（パターン変換差による微細部の消失）を避けるために、微細部のレジスト膜を太めに形成する。
（２）被加工材料を異方性エッチングする際、マイクロ・ローディング効果（加工部周辺のパターン形状によるエッチング状態の変化）により加工部の断面形状にテーパー角が生じる。
等の問題があるため、孤立部及びメモリセルアレイの端部では、通常、加工部の形状が所望の寸法よりも２０ｎｍ程度太く形成される。例えば、トランジスタのゲート長に所望の寸法からのずれを生じれば、トランジスタの動作速度の低下につながる。
【０００５】
図５を用いて、上記の問題点をさらに具体的に説明する。図５では、ＭＯＳトランジスタのゲート電極の形成工程を例として説明を行うが、この問題は必ずしも配線層のレベルには依存せず、任意のレベルのパターン形成に共通するものである。
【０００６】
図５（ａ）に示すように、シリコン基板１の上にゲート酸化膜２（ＳｉＯ2）を形成し、次に、ゲート電極の材料として厚さ約１００ｎｍのポリシリコン膜３と、ハードマスクの材料として厚さ約２００ｎｍのシリコン窒化膜（ＳｉＮ）を形成する。
【０００７】
次に、このシリコン窒化膜上にフォトレジスト膜を塗布して露光し、パターン形成されたフォトレジスト膜をマスクとしてシリコン窒化膜の加工を行う。図５（ａ）には、このようにポリシリコン膜３の上にパターン形成されたシリコン窒化膜４ａ、４ｂ、４ｃの断面形状が示されている。
【０００８】
ここで、シリコン窒化膜４ａは、例えば、メモリセルアレイ内のＭＯＳトランジスタのポリシリコンゲートを加工するマスク、シリコン窒化膜４ｂは、メモリセルアレイ端におけるＭＯＳトランジスタのポリシリコンゲートを加工するマスク、シリコン窒化膜４ｃは、メモリセルアレイの周辺回路のような、孤立部におけるＭＯＳトランジスタのポリシリコンゲートを加工するマスクである。
【０００９】
次に、図５（ｂ）に示すように、シリコン窒化膜４ａ、４ｂ、４ｃをマスクとしてReactive Ion Etching（ＲＩＥ）を用いて異方性エッチングすることにより、ポリシリコンゲート３ａ、３ｂ、３ｃを形成する。このとき、上記（１）、（２）の理由により、例えばメモリセルアレイ内部のポリシリコンゲート３ａを１３０ｎｍのline & spaceに仕上げた時、孤立部におけるポリシリコンゲート３ｃは、最小線幅１５０ｎｍ程度以上にしか実現することができない。
【００１０】
このように、従来のリソグラフィー工程では、メモリセルアレイ内部の線幅とは独立に、孤立部の線幅を所望の値に設定することは非常に困難であった。
【００１１】
【発明が解決しようとする課題】
上記のように、従来のリソグラフィー工程は、メモリセルアレイ内部のような、パターン形状の密部における線幅とは独立に、周辺回路の内部のようなパターン形状の疎部における孤立部の線幅を、所望の値に設定することが非常に困難であった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、パターン形状の密部における線幅を保持したまま、パターン形状の疎部における孤立部の線幅を細くする方法とこれを用いた半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、例えば、ポリシリコン膜上にハードマスク形成用のシリコン窒化膜を形成し、このシリコン窒化膜をレジストマスクを用いて加工した後に、スリミング工程のハードマスクとなるシリコン酸化膜を形成し、等方性エッチングを用いてこのシリコン酸化膜を選択的に除去することにより、例えばメモリセルアレイの内部のようなパターン形状の密部にのみこのシリコン酸化膜を残留させる。
【００１４】
この状態でシリコン窒化膜を選択的に等方性エッチングすることで、例えばメモリセルアレイ端部及び孤立パターン形成用のシリコン窒化膜からなるハードマスクのみがスリミングされるようにする。このようなスリミング工程を経たシリコン窒化膜をマスクとして、ポリシリコン膜を異方性エッチングすれば、パターン形状の粗密により生じるパターン変換差を軽減することができる。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上に形成された第１の膜の上に疎部と密部とを有するように第２の膜のパターンを形成する工程と、前記第１、第２の膜を覆うように、前記第１、第２の膜よりもエッチング速度の大きい第３の膜を形成する工程と、前記疎部における前記第３の膜を除去すると同時に前記密部における前記第３の膜を前記第２の膜が露出するまで選択的に除去する第１のエッチング工程と、前記第１のエッチング工程で前記密部に残留した前記第３の膜をマスクとして前記第２の膜の表面を選択的に除去する工程と、前記第１のエッチング工程で前記密部に残留した前記第３の膜を除去する工程と、前記第２の膜をマスクとして前記第１の膜をエッチングする第２のエッチング工程と、を有することを特徴とする。
【００１６】
本発明の半導体装置は、半導体基板上にパターン形成された第１の膜と、前記第１の膜上に形成された第２の膜と、前記第１、第２の膜を覆う第３の膜とを具備し、前記第１、第２の膜のパターンは疎部と密部とからなり、前記密部にパターン形成された第２の膜は、その上部周辺の角部が除去されることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
＜第１の実施形態＞
図１、図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。図１、図２では、半導体メモリを構成するＭＯＳトランジスタのゲート電極の形成工程を例として説明を行う。
【００１９】
シリコン基板１の上に、ゲート絶縁膜となるシリコン酸化膜２（ＳｉＯ2）を介してゲート電極となる厚さ約１００ｎｍのポリシリコン膜３（請求項１における第１の膜）を形成する。さらに、ポリシリコン膜３をゲート電極としてパターン形成するためのハードマスクとして厚さ約２００ｎｍのシリコン窒化膜（ＳｉＮ；請求項１における第２の膜）を形成する。
【００２０】
次に、フォトレジスト膜をマスクとして、例えば、ＲＩＥを用いてゲート電極形成用のハードマスクとなるシリコン窒化膜４ａ、４ｂ、４ｃを異方性エッチングした後フォトレジスト膜を除去する。ここまでの工程は、先に図５を用いて説明した従来の製造工程と同様である。このとき、半導体メモリのセルアレイにおけるＭＯＳトランジスタの所望のゲート長が、例えば１３０ｎｍであるとする。
【００２１】
次に、セルアレイを十分埋めるように、厚さ約８５ｎｍのBoron-Phosphorus-Silicate glass（ＢＰＳＧ）等の段差被覆性に優れた酸化膜５（請求項１記載の第３の膜；以下ＢＰＳＧ酸化膜と呼ぶ）を形成する。このとき、ＢＰＳＧ酸化膜５の厚さは、図１（ｂ）の左側に示すように、line & space状に密に配列されたゲート電極形成用のハードマスクとなるシリコン窒化膜４ａ、４ｂが十分埋められる厚さ、すなわち、セルアレイ内部のスペース幅の５０％乃至１００％の厚さに設定される。
【００２２】
次に、図１（ｃ）の左側に示すように、通常のウェットエッチング等の等方性エッチング工程を用いてＢＰＳＧ酸化膜５を選択的に除去することにより、セルアレイ内部のシリコン窒化膜４ａ、４ｂ間に埋め込まれたＢＰＳＧ酸化膜５ａを、例えば、厚さ１５０ｎｍ程度残留させる。このとき、図１（ｃ）の右側に配置された周辺回路領域における孤立ゲート形成用のシリコン窒化膜４ｃの周辺部からは、ＢＰＳＧ酸化膜５ａが完全に除去され、シリコン窒化膜４ｃはむき出しの状態になる。
【００２３】
次に、加熱燐酸によるウエットエッチング等の等方性エッチング工程を用いて、図１（ｃ）に示すシリコン窒化膜４ａ、４ｂ、４ｃを等方的にエッチングすることにより、シリコン窒化膜４ｂ、４ｃを図２（ｄ）の４ｂ′、４ｃ′に示すようにスリミングする。ここで、４ｂ″、４ｃ″はスリミング工程で除去されたシリコン窒化膜４ｂ、４ｃの側壁部を示している。
【００２４】
このスリミング量は、パターン変換差に応じて調整されるが、加熱燐酸を用いた等方性エッチング工程では、４ｂ″、４ｃ″の厚さが２０ｎｍの場合６分程度の時間で除去され、スリミング量の制御性も高い。なお、このとき、シリコン窒化膜４ａ′、４ｂ′の頂上部も上記スリミング量だけ除去され、同時に頂上部の上部周辺領域の角部が除去されるが、ゲート電極形成用のハードマスクとして、この頂上部の除去分は何等の影響を及ぼさないので、ゲート電極形成工程上の問題は生じない。
【００２５】
次に、フッ酸を用いたウエットエッチング工程を用いて図２（ｄ）に示すＢＰＳＧ酸化膜５ａを選択的に除去し、シリコン窒化膜４ａ′、４ｂ′、４ｃ′をハードマスクとしてＲＩＥを用いてポリシリコン膜３を異方性エッチングすれば、図２（ｅ）に示すように、セルアレイ内部のポリシリコン３ａのゲート長と周辺回路内部のポリシリコン３ｃ′のゲート長をセルアレイ内部のポリシリコン３ａのゲート長とは独立の値に設定することができる。
【００２６】
なお図２（ｅ）において、ポリシリコン３ｂ′のスリム量はポリシリコン３ａと３ｃ′の中間程度になるので、このようにセルアレイの端部におけるＭＯＳトランジスタは、ダミートランジスタとしてセルアレイ内部で特に高速なスイッチング動作を要しない部分に用いればよい。
【００２７】
＜第２の実施形態＞
次に、図３を用いて、第２の実施形態について説明する。第２の実施形態では、第１の実施形態の応用例として、上記スリミング工程を半導体メモリの製造に用いる場合について、さらに具体的に説明する。図３は、トレンチキャパシタとスイッチングトランジスタを規則的に配列した半導体メモリのセルアレイのビット線方向に沿う断面構造を示す図である。
【００２８】
図３に示すセルアレイの断面構造は、ＲＩＥの異方性エッチングを用いてシリコン基板にトレンチ（ＤＴ）を形成し、その内壁を覆うようにトレンチキャパシタの誘電体膜６を形成し、さらに誘電体膜６で覆われたトレンチの内部を埋め込むようにポリシリコンからなるメモリセルの蓄積電極７を形成する。この蓄積電極７はトレンチの上部に形成されたＮ＋領域８を介して、スイッチングトランジスタのソースに接続される。
【００２９】
２はスイッチングトランジスタのゲート絶縁膜（ＳｉＯ2）、３ａはスイッチングトランジスタのゲート電極（ポリシリコン）、４ａ″は図２（ｅ）に示すシリコン窒化膜（ＳｉＮ）からなるゲート電極形成用のハードマスク４ａ′の上部と側壁及びゲート電極３ａの側壁を覆うように形成されたゲート側壁絶縁膜を含むシリコン窒化膜である。
【００３０】
ビット線（Ｍφ；以下φはゼロの意味する記号である）は、ゲート側壁絶縁膜を含むシリコン窒化膜４ａ″をエッチングの保護膜（マスク）として、ゲート電極３ａの間に形成されたセルフ・アライン・コンタクト（ＣＢ）を介して、スイッチングトランジスタのドレインに接続される。
【００３１】
先に図２（ｅ）を用いて説明したように、シリコン窒化膜４ａ′は、スリミング工程において頂上部がエッチングされ上部周辺の角部が除去されることについて説明した。このため、図３に示すように、ゲート側壁絶縁膜を含むシリコン窒化膜４ａ″においても上部周辺の角部が除去された構造を示すのであるが、この構造は、次のようなデバイス構成上の利点を生じる。
【００３２】
すなわち、次の層間絶縁膜９の形成工程において、通常この角部に異常成長等の問題を生じ易く、この近傍で応力分布が不均一となり欠陥発生の原因になっていたが、シリコン窒化膜４ａ″の上部周辺における角部が除去されることにより、この角部における応力の集中が緩和され、この近傍での欠陥の発生を抑制することができる。
【００３３】
このような利点は、図２（ｅ）に示すシリコン窒化膜４ａ′に対して直接他の材料膜を積層する場合にも有効であることはいうまでもない。なお、シリコン窒化膜４ａ″の上部周辺における角部が除去されることは、ゲート電極３ａの間のセルフ・アライン・コンタクト（ＣＢ）形成過程に対しては、何等の悪影響を及ぼすものではない。
【００３４】
＜第３の実施形態＞
次に、図４を用いて第３の実施形態について説明する。
第３の実施形態では、半導体メモリにおいてスイッチングトランジスタが密に形成されるメモリセル部と、周辺回路に含まれるセンスアンプ部に孤立的に形成されるトランジスタとの相互の配置状況、及び第１の実施形態で述べたメモリセル部の端部に形成されたダミートランジスタの使用状況について説明する。
【００３５】
図４は、第１、第２の実施形態で説明したスリミング工程を経たスイッチングトランジスタとトレンチキャパシタが行方向と列方向に規則的に配列されたメモリセル部と、ビット線を介してメモリセル部と記憶情報のやりとりをするセンスアンプ部の平面構造を示す図である。
【００３６】
図４に示す半導体メモリの平面構造は、トレンチＤＴと、スイッチングトランジスタのゲート電極が一続きに形成されたゲート電極（ＧＣ）と、スイッチングトランジスタのソース・ドレイン拡散層（ＡＡ）と、２層目配線（Ｍφ）と、スイッチングトランジスタのソースと２層目配線（Ｍφ）とを接続するセルフ・アライン・コンタクト（ＣＢ）と、ゲート電極（ＧＣ）及び２層目配線（Ｍφ）を接続するコンタクト（Ｃφ）と、ソース・ドレイン拡散層（ＡＡ）及び２層目配線（Ｍφ）を接続するコンタクト（ＣＡ）から構成される。
【００３７】
図４のメモリセル部において、行方向に一続きに形成されたゲート電極（ＧＣ）は、ワード線として２層目配線（Ｍφ）を介してロウデコーダに接続される。また、セルフ・アライン・コンタクト（ＣＢ）を介してスイッチングトランジスタのソースに接続された２層目配線（Ｍφ）からなるビット線は、メモリセル部の列方向に引き出され、センスアンプを構成するトランジスタに接続される。
【００３８】
図４において、一続きの密なゲート電極（ＧＣ）がline & space状に形成されるメモリセル部と、１本のゲート電極（ＧＣ）が孤立パターンとして形成されるセンスアンプ部との間には、ＲＩＥのマイクロ・ローディング効果に基づく大きなパターン変換差を生じることが避けられない。
【００３９】
このとき、本発明のスリミング工程を用いれば、狙いのパターン寸法を最小寸法のパターンに合わせてマスク上の寸法やプロセス条件を厳密に設定し、その他の部分のパターン変換差については、短時間の簡単なウェットエッチング工程を付加するのみで容易に解消することができる。
【００４０】
このとき、メモリセル部の端部におけるスリミング量は孤立パターンの約１／２となり、厳密に設定されたメモリセル部の内部のゲート電極（ＧＣ）に比べてゲート長がやや不確実になるが、図４においてダミーとして示されるように、これをウエルを通じて接地する選択トランジスタのゲートとして用いれば、半導体メモリの動作速度に悪影響を及ぼすことはない。
【００４１】
なお、本発明は上記の実施形態に限定されるものではない。
上記の各実施の形態において、本発明のスリミング工程をＭＯＳトランジスタのゲート電極形成工程に適用する場合について説明したが、必ずしも配線層のレベルには依存するものではなく、任意のレベルの配線層に対して同様に適用することができる。
【００４２】
また本発明は、パターン形状の密部と疎部の加工寸法に一定の差を制御性よく付与する際に常に有効である。例えばメモリ・ロジック混載ＬＳＩにおいて、特に高速動作が要求される論理回路部のゲート長がメモリセル部のゲート長よりも小さい場合にも優れた効果が示される。
【００４３】
また、上記の各実施の形態において、シリコン基板上のゲート電極の材料としてポリシリコンを用い、ゲート電極形成用のハードマスク材料としてシリコン窒化膜を用いる場合について説明したが、必ずしもこれらの材料に限定されるものではない。例えば、ゲート電極の材料としてポリシリコン膜の他金属膜又はポリシリコン膜と金属膜との積層膜を用いることができる。
【００４４】
また、ゲート電極形成用のハードマスク材料としてシリコン窒化膜の他シリコン酸化膜、シリコン窒化膜とシリコン酸化膜との積層膜、シリコンオキシナイトライド膜を用いることができる。なお、ハードマスクのスリミング工程に用いる埋め込み酸化膜として、ＢＰＳＧの他ＰＳＧ (Phosphorous-
Silicate-Glass) を用いることができる。
【００４５】
このように、本発明のスリミング工程は、ドライエッチング及びウエットエッチングに対して選択性のある材料を組み合わせた任意のデバイスの製造に適用することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４６】
【発明の効果】
上述したように本発明の半導体装置の製造方法によれば、半導体基板上に形成されるデバイスパターンの粗密により生じるパターン変換差を短時間のウエットエッチング工程を付加することで、容易に低減することが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１の実施形態に係る半導体装置の製造方法の続きを示す工程断面図。
【図３】第２の実施形態に係る半導体メモリのメモルセル部の構造を示す断面図。
【図４】第３の実施形態に係る半導体メモリのレイアウトを示す平面図。
【図５】従来の半導体装置の製造方法を示す工程断面図。
【符号の説明】
１…シリコン基板
２…ゲート酸化膜
３…ポリシリコン膜
３ａ、３ｂ、３ｃ、３ｂ′…ポリシリコンゲート
４ａ、４ｂ、４ｃ、４ａ′、４ｂ′、４ｃ′…シリコン窒化膜マスク
４ｂ″、４ｃ″…スリム量
５…ＢＰＳＧ膜
５ａ…残留ＢＰＳＧ膜
６…キャパシタ誘電膜
７…ポリシリコン埋め込み蓄積電極
８…Ｎ＋接続領域
９…層間絶縁膜
ＤＴ…トレンチ
ＧＣ…ゲート電極
ＣＢ…セルフ・アライン・コンタクト
Ｍφ…２層目配線
ＡＡ…ソース・ドレイン拡散層
ＣＡ…Ｍφ−ＡＡコンタクト
Ｃφ…ＧＣ−Ｍφコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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