(57)【特許請求の範囲】
【請求項１】
ワード線方向及びビット線方向に分割されてなるメモリアレイと、指定されたビット線とサブＩＯ線との間を選択的に接続状態とするスイッチ手段を含むセンスアンプとをそれぞれ含む複数のメモリマットと、
指定された上記サブＩＯ線が選択的に接続されるメインＩＯ線とを具備し、
上記サブＩＯ線は上記センスアンプに沿って延長され、かつ、かかるサブＩＯ線がワード線方向に配置され、同時選択されるメインＩＯ線とは競合しない所定数のメモリマットによって共有され、
上記メインＩＯ線は、上記ビット線方向の複数からなるメモリアレイのワード線選択回路に沿って延長されて、上記複数からなるメモリアレイの上記サブＩＯ線との交差部において選択スイッチによって選択的に接続され、
上記メモリアレイは、それぞれ所定数の冗長ビット線を含み、
上記冗長ビット線は、冗長ビット線選択回路によって上記サブＩＯ線を共有する所定数のメモリマットにおける任意の不良ビット線に置き換え可能にされるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項２】
請求項１において、
上記ダイナミック型ＲＡＭは、複数のバンクを具備するものであり、
該バンクのそれぞれは、ワード線方向及びビット線方向に格子配列されるｐ×ｑ個の上記メモリマットを含むものであって、
上記冗長ビット線を選択状態とするための冗長ビット線選択回路は、上記同一ビット線方向に配置されたｑ個のメモリマットによって共有されるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項３】
ワード線方向及びビット線方向に分割されてなるメモリアレイと、指定されたビット線とサブＩＯ線との間を選択的に接続状態とするスイッチ手段を含むセンスアンプとをそれぞれ含む複数のメモリマットと、
指定された上記サブＩＯ線が選択的に接続されるメインＩＯ線とを具備し、
上記サブＩＯ線は上記センスアンプに沿って延長され、かつ、かかるサブＩＯ線がワード線方向に配置され、同時選択されるメインＩＯ線とは競合しない所定数のメモリマットによって共有され、
上記メインＩＯ線は、上記ビット線方向の複数からなるメモリアレイのワード線選択回路に沿って延長されて、上記複数からなるメモリアレイの上記サブＩＯ線との交差部において選択スイッチによって選択的に接続され、
冗長ビット線が、上記サブＩＯ線に対応した所定数の上記メモリマットのいずれか１つに集約して設けられ、
上記冗長ビット線は、冗長ビット線選択回路によって上記サブＩＯ線を共有する所定数のメモリマットにおける任意の不良ビット線に置き換え可能にされるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項４】
請求項１又は請求項３において、
上記冗長ビット線を含むメモリマットに対応して設けられる上記メインＩＯ線には、上記ダイナミック型ＲＡＭが読み出しモードとされるとき、上記冗長ビット線が選択状態とされることを条件に選択的に読み出し信号が伝達され、上記ダイナミック型ＲＡＭが書き込みモードとされるとき、上記冗長ビット線の選択状態に関係なく書き込み信号が伝達されるものであることを特徴とするダイナミック型ＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、階層化ＩＯ方式をとるダイナミック型ＲＡＭ（ランダムアクセスメモリ）ならびにその欠陥救済効率及び製品歩留りの向上に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
直交して配置されるワード線及び相補ビット線ならびにこれらのワード線及び相補ビット線の交点に格子配列されるダイナミック型メモリセルを含むメモリアレイを基本構成要素とするダイナミック型ＲＡＭ等の半導体記憶装置がある。また、ダイナミック型ＲＡＭ等の高集積化・大容量化が進む中、メモリアレイ及びその直接周辺部を行方向つまりワード線の延長方向と列方向つまりビット線の延長方向にそれぞれ分割し、メモリマットとして格子配列することで、動作の高速化及び低消費電力化を図る方法が知られている。さらに、格子配列されたメモリマットのそれぞれにサブＩＯ線を設け、これらのサブＩＯ線と直交する方向にメインＩＯ線を配置して、指定されたサブＩＯ線とメインＩＯ線との間を選択的に接続状態とするいわゆる階層化ＩＯ方式が一般的となりつつある。
【０００３】
一方、ダイナミック型ＲＡＭ等のメモリアレイに所定数の冗長ワード線及び冗長ビット線を設け、これらの冗長ワード線及び冗長ビット線を障害が検出されたワード線又はビット線と選択的に置き換えることによってダイナミック型ＲＡＭ等の製品歩留りを高めるいわゆる欠陥救済方式が知られている。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って階層化ＩＯ方式をとるダイナミック型ＲＡＭの開発に従事し、次のような問題点に気付いた。すなわち、このダイナミック型ＲＡＭでは、図１４に例示されるように、サブＩＯ線ＳＩ００＊，ＳＩ０１＊，ＳＩ１０＊ならびにＳＩ１１＊等（ここで、例えば非反転サブＩＯ線ＳＩ００Ｔ及び反転サブＩＯ線ＳＩ００Ｂを、あわせてサブＩＯ線ＳＩ００＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされる反転信号等についてはその名称の末尾にＢを付して表す。以下同様）が、メモリアレイＭＡＲＹ００又はＭＡＲＹ０１等に対応して設けられ、その配線長は、メモリアレイＭＡＲＹ００及びＭＡＲＹ０１等の行方向長つまりワード線長とほぼ同じ長さとされる。また、メモリアレイＭＡＲＹ００及びＭＡＲＹ０１等には、例えば２組つまり４本の冗長ビット線ＲＢ０＊〜ＲＢ３＊がそれぞれ設けられ、欠陥救済に供される。
【０００５】
メモリアレイＭＡＲＹ００及びＭＡＲＹ０１等に設けられた冗長ビット線ＲＢ０＊〜ＲＢ３＊は、対応する冗長ビット線選択信号ＲＹＳ０又はＲＹＳ１がハイレベルとされセンスアンプＳＡ００，ＳＡ０１，ＳＡ１０あるいはＳＡ１１の対応するスイッチＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）がオン状態とされることで、２組ずつ選択的にサブＩＯ線ＳＩ００＊，ＳＩ０１＊，ＳＩ１０＊あるいはＳＩ１１＊等に接続状態とされる。
【０００６】
ところが、上記ダイナミック型ＲＡＭでは、前記のように、サブＩＯ線ＳＩ００＊，ＳＩ０１＊，ＳＩ１０＊ならびにＳＩ１１＊等の配線長がメモリアレイＭＡＲＹ００及びＭＡＲＹ０１等の行方向長とほぼ同一長とされ、冗長ビット線ＲＢ０＊〜ＲＢ３＊は、対応するメモリアレイＭＡＲＹ００又はＭＡＲＹ０１等内で検出された欠陥ビット線の救済にのみ用いることが可能とされる。このため、図１４に例示されるように、例えばメモリアレイＭＡＲＹ０１で３本の欠陥ビット線Ｂｑ＋１＊，Ｂｒ＋１＊ならびにＢｓ＊が検出された場合、隣接するメモリアレイＭＡＲＹ００に使用されていない冗長ビット線ＲＢ２＊及びＲＢ３＊が残存するにもかかわらずこれを救済不能となり、これによってダイナミック型ＲＡＭの製品歩留りが思うように改善されないという問題が生じた。
【０００７】
この発明の目的は、階層化ＩＯ方式をとるダイナミック型ＲＡＭ等の欠陥救済効率を高め、その製品歩留りを高めることにある。
【０００８】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、階層化ＩＯ方式をとるダイナミック型ＲＡＭ等において、サブＩＯ線を、例えばメモリアレイの行方向長の２倍の配線長とし、行方向に隣接する例えば２個のメモリマットによって共有するとともに、これらのメモリマットのそれぞれに例えば２組の冗長ビット線を設け、サブＩＯ線を共有する例えば２個のメモリマットによって共有する。また、サブＩＯ線を、例えばメモリアレイの行方向長の二分の一長とするとともに、冗長ビット線を、例えば行方向に隣接して配置されたｑ個のメモリマットのうちの一つに集約して設け、隣接配置されたｑ個のメモリマットによって共有する。
【００１０】
上記第１の手段によれば、隣接する２個のメモリマットに設けられた合計４組の冗長ビット線を、２個のメモリマット内で検出された欠陥ビット線の救済に使用できるため、ダイナミック型ＲＡＭ等の欠陥救済効率を高め、その製品歩留りを高めることができる。また、上記第２の手段によれば、サブＩＯ線の配線長を短くし、その負荷容量を低減しつつ、行方向に隣接して配置されたｑ個のいずれかに集約して設けられた冗長ビット線を、ｑ個のメモリマットで検出された欠陥ビット線の救済に使用できるため、さらにダイナミック型ＲＡＭ等の欠陥救済効率を高め、その製品歩留りを高めることができる。
【００１１】
【発明の実施の形態】
図１には、この発明が適用されたダイナミック型ＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図をもとに、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１２】
図１において、この実施例のダイナミック型ＲＡＭは、４個のバンクＢＮＫ０〜ＢＮＫ３を備え、これらのバンクそれぞれは、同図のバンクＢＮＫ０に代表されるように、そのレイアウト面積の大半を占めて配置されたメモリアレイＭＡＲＹと、直接周辺回路となるＸアドレスデコーダＸＤ，センスアンプＳＡならびにＹアドレスデコーダＹＤと、メインアンプＭＡとを備える。
【００１３】
なお、この実施例のダイナミック型ＲＡＭにおいて、バンクＢＮＫ０〜ＢＮＫ３を構成するメモリアレイＭＡＲＹ及びその直接周辺部は、実際には行方向及び列方向にそれぞれ１６分割され、合計２５６個のメモリマットとして格子配列される。また、ダイナミック型ＲＡＭはシェアドセンス方式を採り、バンクＢＮＫ０〜ＢＮＫ３の各メモリマットを構成するメモリアレイＭＡＲＹは、対応するセンスアンプＳＡを挟んで対構成とされる。バンクＢＮＫ０〜ＢＮＫ３ならびにメモリマットの具体的構成等については、後で詳細に説明する。
【００１４】
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹは、図の垂直方向に平行して配置される所定数のワード線と、水平方向に平行して配置される所定数組の相補ビット線及び冗長ビット線とをそれぞれ含む。これらのワード線及びビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセルがそれぞれ格子状に配置される。
【００１５】
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹを構成するワードは、図の下方において対応するＸアドレスデコーダＸＤに結合され、それぞれ択一的に選択状態とされる。バンクＢＮＫ０〜ＢＮＫ３のＸアドレスデコーダＸＤには、ＸプリデコーダＸＰから所定ビットのプリデコード信号が共通に供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＸＧが共通に供給される。また、ＸプリデコーダＸＰには、ＸアドレスバッファＸＢから所定ビットの内部Ｘアドレス信号が供給される。さらに、ＸアドレスバッファＸＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＸＬが供給される。なお、ＸアドレスバッファＸＢにより形成される内部Ｘアドレス信号の一部は、マット選択回路ＭＳにも供給される。
【００１６】
ＸアドレスバッファＸＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持するとともに、これらのＸアドレス信号をもとにそれぞれ非反転及び反転信号からなる内部Ｘアドレス信号を形成して、ＸプリデコーダＸＰ及びマット選択回路ＭＳに供給する。また、ＸプリデコーダＸＰは、ＸアドレスバッファＸＢから供給される内部Ｘアドレス信号を所定ビットずつ組み合わせてデコードして、各プリデコード信号の対応するビットを択一的にハイレベルとする。さらに、バンクＢＮＫ０〜ＢＮＫ３のＸアドレスデコーダＸＤは、内部制御信号ＸＧのハイレベルを受けてそれぞれ選択的に動作状態とされ、ＸプリデコーダＸＰから供給されるプリデコード信号を所定の条件で組み合わせ、対応するメモリアレイＭＡＲＹの指定されたワード線を択一的にハイレベルの選択状態とする。なお、この実施例では、メモリアレイＭＡＲＹのワード線をメインワード線及びサブワード線に階層化するいわゆる階層化ワード線方式をとっているが、このことについてはメモリアレイＭＡＲＹの具体的構成とともに後で詳細に説明する。
【００１７】
マット選択回路ＭＳは、ＸアドレスバッファＸＢから供給される所定ビットの内部Ｘアドレス信号をデコードして、マット行選択信号ＭＲＳ０〜ＭＲＳＦの対応するビットを択一的にハイレベルとする。なお、マット選択回路ＭＳは、マット行選択信号ＭＲＳ０〜ＭＲＳＦに加えて、図示されない列選択用のマット列選択信号を生成するが、本発明とは直接関係ないため割愛する。
【００１８】
次に、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹを構成する相補ビット線は、図の左方において対応するセンスアンプＳＡに結合され、このセンスアンプＳＡを介して実質８組のメインＩＯ線ＭＩ０＊〜ＭＩ７＊に選択的に接続される。バンクＢＮＫ０〜ＢＮＫ３のセンスアンプＳＡには、対応するＹアドレスデコーダＹＤから所定ビットのビット線選択信号及び冗長ビット線選択信号が供給されるとともに、タイミング発生回路ＴＧからセンスアンプ駆動信号ＰＡ，プリチャージ制御信号ＰＣならびにシェアド制御信号ＳＨＬ及びＳＨＲが共通に供給される。また、各バンクのＹアドレスデコーダＹＤには、ＹプリデコーダＹＰから所定ビットのプリデコード信号が共通に供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＹＧが共通に供給される。
【００１９】
ＹプリデコーダＹＰには、ＹアドレスバッファＹＢから所定ビットの内部Ｙアドレス信号が供給される。また、ＹアドレスバッファＹＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発生回路ＴＧから内部制御信号ＹＬが供給される。なお、ＹプリデコーダＹＰにより形成されるプリデコード信号は、Ｙ系冗長回路ＹＲにも供給される。このＹ系冗長回路ＹＲには、さらに上記マット選択回路ＭＳからマット行選択信号ＭＲＳ０〜ＭＲＳＦが供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＲＦＥＢが供給される。
【００２０】
ＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持するとともに、これらのＹアドレス信号をもとに非反転及び反転信号からなる内部Ｙアドレス信号を形成し、ＹプリデコーダＹＰに供給する。また、ＹプリデコーダＹＰは、ＹアドレスバッファＹＢから供給される内部Ｙアドレス信号を所定ビットずつ組み合わせてデコードし、各プリデコード信号の対応するビットを択一的にハイレベルとする。さらに、Ｙ系冗長回路ＹＲは、メモリアレイＭＡＲＹの各冗長ビット線に割り当てられた欠陥ビット線のアドレスつまり救済アドレスを保持するとともに、これらの救済アドレスとアクセスに際して外部から供給されるアドレスつまりプリデコード信号とを比較照合して、その出力信号たる冗長ビット線駆動信号の対応するビットを択一的に有効レベルとする。なお、Ｙ系冗長回路ＹＲの具体的構成等については、後で詳細に説明する。
【００２１】
バンクＢＮＫ０〜ＢＮＫ３のＹアドレスデコーダＹＤは、内部制御信号ＹＧのハイレベルを受けてそれぞれ選択的に動作状態とされ、ＹプリデコーダＹＰから供給されるプリデコード信号とＹ系冗長回路ＹＲから供給される冗長ビット線駆動信号とを組み合わせて、その出力信号たるビット線選択信号又は冗長ビット線選択信号の対応するビットを択一的にハイレベルとする。
【００２２】
バンクＢＮＫ０〜ＢＮＫ３のセンスアンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線及び冗長ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなる単位センスアンプと、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴが組み合わせされてなるビット線プリチャージ回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回路の単位センスアンプは、センスアンプ駆動信号ＰＡのハイレベルを受けて選択的にかつ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択ワード線に結合された所定数のメモリセルから各相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。
【００２３】
一方、各単位回路のビット線プリチャージ回路を構成する３個のプリチャージＭＯＳＦＥＴは、プリチャージ制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイＭＡＲＹの対応する相補ビット線又は冗長ビット線の非反転及び反転信号線を電源電圧及び接地電位間の中間電位にプリチャージする。また、各単位回路のスイッチＭＯＳＦＥＴ対は、ビット線選択信号の対応するビットがハイレベルとされることでそれぞれ８組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する８組の相補ビット線又は冗長ビット線とメインＩＯ線ＭＩ０＊〜ＭＩ７＊との間を選択的に接続状態とする。なお、この実施例のダイナミック型ＲＡＭはシェアドセンス方式をとり、センスアンプＳＡの各単位回路は、さらに、シェアド制御信号ＳＨＬ又はＳＨＲのハイレベルを受けて選択的にオン状態とされるシェアドＭＯＳＦＥＴを含む。
【００２４】
メインＩＯ線ＭＩ０＊〜ＭＩ７＊は、メインアンプＭＡの対応する単位回路に結合され、これらの単位回路は、データ入出力バスＩＯＢ０〜ＩＯＢ７を介してデータ入出力回路ＩＯの対応する単位回路に結合される。バンクＢＮＫ０〜ＢＮＫ３のメインアンプＭＡは、メインＩＯ線ＭＩ０＊〜ＭＩ７＊に対応して設けられる８個の単位回路を備え、これらの単位回路のそれぞれは、ライトアンプ及びリードアンプを含む。また、データ入出力回路ＩＯは、データ入出力バスＩＯＢ０〜ＩＯＢ７に対応して設けられる８個の単位回路を備え、これらの単位回路のそれぞれは、データ入力バッファ及びデータ出力バッファを含む。
【００２５】
メインアンプＭＡの各単位回路のライトアンプの入力端子は、データ入出力バスＩＯＢ０〜ＩＯＢ７を介してデータ入出力回路ＩＯの対応する単位回路のデータ入力バッファの出力端子に結合され、その出力端子は、対応するメインＩＯ線ＭＩ０＊〜ＭＩ７＊に結合される。また、各単位回路のリードアンプの入力端子は、対応するメインＩＯ線ＭＩ０＊〜ＭＩ７＊に結合され、その出力端子は、データ入出力バスＩＯＢ０〜ＩＯＢ７を介してデータ入出力回路ＩＯの対応する単位回路のデータ出力バッファの入力端子に結合される。データ入出力回路ＩＯの各単位回路のデータ入力バッファの入力端子及びデータ出力バッファの出力端子は、データ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合される。メインアンプＭＡの各単位回路のライトアンプには、タイミング発生回路ＴＧから内部制御信号ＷＰが共通に供給され、データ入出力回路ＩＯの各単位回路のデータ出力バッファには、図示されない内部制御信号ＯＣが共通に供給される。なお、メインＩＯ線ＭＩ０＊〜ＭＩ７＊は、メインアンプＭＡの単位回路数に合わせて仮想的に表現されるものであって、後述する分割後のメモリマットに設けられる実質的なメインＩＯ線とは必ずしも対応しない。
【００２６】
データ入出力回路ＩＯの各単位回路のデータ入力バッファは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ７を介して供給される合計８ビットの書き込みデータを取り込み、データ入出力バスＩＯＢ０〜ＩＯＢ７を介してバンクＢＮＫ０〜ＢＮＫ３のメインアンプＭＡの対応する単位回路のライトアンプに伝達する。このとき、メインアンプＭＡの各単位回路のライトアンプは、内部制御信号ＷＰのハイレベルを受けて選択的に動作状態となり、対応するデータ入力バッファから伝達される書き込みデータを所定の相補書き込み信号とした後、メインＩＯ線ＭＩ０＊〜ＭＩ７＊を介してメモリアレイＭＡＲＹの選択された８個のメモリセルに書き込む。
【００２７】
一方、メインアンプＭＡの各単位回路のリードアンプは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択状態にある８個のメモリセルからメインＩＯ線ＭＩ０＊〜ＭＩ７＊を介して出力される２値読み出し信号をさらに増幅した後、データ入出力バスＩＯＢ０〜ＩＯＢ７を介してデータ入出力回路ＩＯの対応する単位回路のデータ出力バッファに伝達する。このとき、データ入出力回路ＩＯの各単位回路のデータ出力バッファは、内部制御信号ＯＣのハイレベルを受けて選択的に動作状態となり、メインアンプＭＡの対応する単位回路のリードアンプから伝達される読み出しデータを、データ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置に出力する。
【００２８】
タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもとに、上記各種の内部制御信号等を選択的に形成して、ダイナミック型ＲＡＭの各部に供給する。
【００２９】
図２には、図１のダイナミック型ＲＡＭの一実施例の基板配置図が示されている。また、図３には、図２のダイナミック型ＲＡＭのバンクＢＮＫ０に関する一実施例の部分的な拡大配置図が示されている。両図をもとに、この実施例のダイナミック型ＲＡＭの基板配置の概要とその選択形態について説明する。なお、図２では、枠線内に斜線を施すことによって同時に活性状態とされるメモリマット列が例示され、枠線内を黒く塗りつぶすことによって同時に活性状態とされるメモリマットが例示される。また、基板配置に関する以下の記述では、図２及び図３の位置関係をもって半導体基板面での上下左右を表す。
【００３０】
図２において、この実施例のダイナミック型ＲＡＭは、前述のように、４個のバンクＢＮＫ０〜ＢＮＫ３を備える。このうち、バンクＢＮＫ０は、半導体基板ＣＨＩＰの左下部に配置され、バンクＢＮＫ１は、その右側つまり半導体基板ＣＨＩＰの右下部に配置される。また、バンクＢＮＫ２は、半導体基板ＣＨＩＰの左上部に配置され、バンクＢＮＫ３はその右上部に配置される。半導体基板ＣＨＩＰの縦の中心線に沿った部分には、バンクＢＮＫ０〜ＢＮＫ３に対応するメインアンプＭＡの合計３２個の単位回路が配置される。
【００３１】
ここで、ダイナミック型ＲＡＭを構成するバンクＢＮＫ０〜ＢＮＫ３のそれぞれは、バンクＢＮＫ０に代表して示されるように、ＸアドレスデコーダＸＤをはさんで行方向つまりワード線方向すなわち図の縦方向にｐ個つまり１６個ずつ、また列方向つまりビット線方向すなわち図の横方向にｑ個つまり１６個ずつ格子配列される合計２５６個のメモリマットＭＡＴ００等を含む。これらのメモリマットには、メモリマット行ＭＲ０〜ＭＲＦならびにメモリマット列ＭＣ０〜ＭＣＦからなる選択アドレスが付与され、識別される。
【００３２】
この実施例において、ダイナミック型ＲＡＭを構成するバンクＢＮＫ０〜ＢＮＫ３は、それぞれ独立のアクセスアドレスをもって活性化され、活性化されるバンクのそれぞれでは、図に例示されるように、例えばメモリマット列ＭＣ０，ＭＣ４，ＭＣ８ならびにＭＣＣの組み合わせをもって四つのメモリマット列が同時に活性状態とされる。また、活性状態とされる四つのメモリマット列では、例えば指定されたメモリマット行ＭＲ０に配置された４個のメモリマットが同時に活性状態とされ、活性状態とされる４個のメモリマットでは、それぞれ２個ずつ、合計８個のメモリセルが同時に選択状態とされる。
【００３３】
この実施例において、ダイナミック型ＲＡＭは階層化ワード線方式をとり、各メモリマットのメモリアレイを構成するワード線は、図３に例示されるように、ＸアドレスデコーダＸＤの両側に配置されたメインワード線駆動回路ＭＷＤに結合されるメインワード線ＭＷＬと、各メモリアレイ内のサブワード線ＳＷＬとに階層化される。各メモリマットを構成するメモリアレイの左右には、センスアンプＳＡが配置され、その上下には、サブワード線ＳＷＬを択一的に選択状態とするためのサブワード線駆動回路ＳＷＤが配置される。
【００３４】
一方、この実施例のダイナミック型ＲＡＭは階層化ＩＯ方式をとり、メモリアレイの指定されたメモリセルつまりビット線とメインアンプＭＡとの間を接続状態とするためのコモンＩＯ線（共通データ線）は、センスアンプＳＡ上を縦方向に配置されるサブＩＯ線と、サブワード線駆動回路ＳＷＤ上を横方向に配置されるメインＩＯ線とに階層化される。センスアンプＳＡの配置領域とサブワード線駆動回路ＳＷＤの配置領域との交点には、交差領域ＩＳが設けられ、各交差領域ＩＳには、指定されたサブＩＯ線とメインＩＯ線を選択的に接続するためのスイッチＭＯＳＦＥＴ及び補助メインアンプＡＡが設けられる。
【００３５】
さらに、この実施例のダイナミック型ＲＡＭでは、後述するように、メモリマットのそれぞれに４組の冗長ビット線が設けられ、これらの冗長ビット線による欠陥救済は、同一列に配置された１６個のメモリマットのそれぞれにおいて独立に行われる。しかし、この実施例では、前述のように、同時に活性状態とされる四つのメモリマット列からそれぞれ１個のメモリマットのみが活性状態とされるため、ビット線選択信号ＹＳ及び冗長ビット線選択信号ＲＹＳは、同一列に配置された１６個のメモリマットによって共有される。半導体基板ＣＨＩＰの縦の中心線側には、同様に同一列に配置された１６個のメモリマットによって共有されるＹアドレスデコーダＹＤがそれぞれ配置される。
【００３６】
図４には、図３のバンクＢＮＫ０に含まれるメモリマットＭＡＴ００の一実施例のブロック図が示されている。また、図５には、図４のメモリマットＭＡＴ００に含まれるメモリアレイＭＡＲＹ００及びその直接周辺回路の一実施例の部分的な回路図が示されている。なお、図４及び図５に関する以下の記述では、バンクＢＮＫ０のメモリマットＭＡＴ００をもってバンクＢＮＫ０〜ＢＮＫ３のすべてのメモリマットを説明する。また、以下の回路図等において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００３７】
図４において、メモリマットＭＡＴ００は、メモリアレイＭＡＲＹ００と、その左右に配置された一対のセンスアンプＳＡ００及びＳＡ１０と、その上下に配置された一対のサブワード線駆動回路ＳＷＤ００及びＳＷＤ０１とを含む。これらのセンスアンプ及びサブワード線駆動回路の配置領域の交点には、交差領域ＩＳ００，ＩＳ０１，ＩＳ１０ならびにＩＳ１１が設けられる。なお、センスアンプＳＡ１０は、メモリマットＭＡＴ００とその右側に配置された図示されないメモリマットＭＡＴ１０とにより共有され、サブワード線駆動回路ＳＷＤ０１は、メモリマットＭＡＴ００とその上側に配置された図示されないメモリマットＭＡＴ０１とにより共有される。また、交差領域ＩＳ１０及びＩＳ０１は、それぞれメモリマットＭＡＴ１０及びＭＡＴ０１と共有され、交差領域ＩＳ１１は、メモリマットＭＡＴ００の右上側に配置された図示されないメモリマットＭＡＴ１１ならびにメモリマットＭＡＴ１０及びＭＡＴ０１と共有される。
【００３８】
ここで、メモリマットＭＡＴ００のメモリアレイＭＡＲＹ００は、図の垂直方向に平行して配置されるｍ＋１本のサブワード線ＳＷ０〜ＳＷｍと、図の水平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊ならびに４組の冗長ビット線ＲＢ０＊〜ＲＢ３＊とを含む。これらのワード線及びビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる（ｍ＋１）×（ｎ＋５）個のダイナミック型メモリセルが格子状に配置される。メモリアレイＭＡＲＹ００の同一列に配置されたｍ＋１個のメモリセルの情報蓄積キャパシタの情報蓄積ノードとなる電極は、対応するアドレス選択ＭＯＳＦＥＴを介して相補ビット線Ｂ０＊〜Ｂｎ＊あるいは冗長ビット線ＲＢ０＊〜ＲＢ３＊の非反転又は反転信号線に所定の規則性をもって交互に結合される。また、同一行に配置されたｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴのゲートは、対応するサブワード線ＳＷ０〜ＳＷｍにそれぞれ共通結合される。
【００３９】
メモリアレイＭＡＲＹ００を構成するサブワード線ＳＷ０〜ＳＷｍは、所定の規則性をもってサブワード線駆動回路ＳＷＤ００又はＳＷＤ０１の対応する単位回路にそれぞれ結合され、相補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線ＲＢ０＊〜ＲＢ３＊は、所定の規則性をもってセンスアンプＳＡ００又はＳＡ１０の対応する単位回路にそれぞれ結合される。
【００４０】
サブワード線駆動回路ＳＷＤ００は、メモリアレイＭＡＲＹ００のサブワード線ＳＷ０〜ＳＷｍに対応して設けられるｍ＋１個の単位回路を備え、これらの単位回路のそれぞれは、図５に例示されるように、それぞれ１個の駆動ゲートＧ１ないしＧ８等を含む。サブワード線駆動回路ＳＷＤ００及びＳＷＤ０１の隣接する４個、合計８個の単位回路の駆動ゲートＧ１〜Ｇ４ならびにＧ５〜Ｇ８の一方の入力端子は、対応するメインワード線ＭＷ０に共通結合され、その他方の入力端子には、サブワード線選択駆動信号ｘ０〜ｘ３が順次供給される。
【００４１】
なお、メインワード線ＭＷ０等は、ダイナミック型ＲＡＭが非選択状態とされるとき電源電圧ＶＣＣより少なくともメモリセルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分以上高い高電圧ＶＰＰとされ、ダイナミック型ＲＡＭが選択状態とされると、Ｘアドレス信号ＡＸ０〜ＡＸｉの所定ビットに従って択一的に接地電位ＶＳＳのようなロウレベルとされる。また、サブワード線選択駆動信号ｘ０〜ｘ３は、ダイナミック型ＲＡＭが非選択状態とされるときともに接地電位ＶＳＳのようなロウレベルとされ、ダイナミック型ＲＡＭが選択状態とされると、対応するメモリマット列が活性状態とされることを条件に、Ｘアドレス信号ＡＸ０〜ＡＸｉの他の所定ビットに従って択一的に高電圧ＶＰＰとされる。
【００４２】
これにより、サブワード線駆動回路ＳＷＤ００及びＳＷＤ０１の各単位回路の駆動ゲートＧ１〜Ｇ８等は、対応するメインワード線ＭＷ０等が接地電位ＶＳＳのようなロウレベルとされ、かつ対応するサブワード線選択駆動信号ｘ０〜ｘ３が高電圧ＶＰＰのようなハイレベルとされることを条件に、対応するサブワード線ＳＷ０〜ＳＷ７等を択一的に高電圧ＶＰＰのような選択レベルとする。このとき、メモリアレイＭＡＲＹ００の相補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線ＲＢ０＊〜ＲＢ３＊には、選択サブワード線に結合されたｎ＋５個のメモリセルの保持データに対応した微小読み出し信号がそれぞれ出力され、図示されないシェアドＭＯＳＦＥＴを介してセンスアンプＳＡに伝達される。
【００４３】
次に、センスアンプＳＡ００及びＳＡ１０は、メモリアレイＭＡＲＹ００の相補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線ＲＢ０＊〜ＲＢ３＊に対応して設けられるｎ＋５個の単位回路を備え、各単位回路は、一対のＣＭＯＳインバータが交差結合されてなる単位センスアンプＵＡと、スイッチ手段つまりＮチャンネル型の一対のスイッチＭＯＳＦＥＴＮ３及びＮ４あるいはＮ５及びＮ６等と、図示されない２組のシェアドＭＯＳＦＥＴとをそれぞれ含む。
【００４４】
センスアンプＳＡ００及びＳＡ１０の各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４ならびにＮ５及びＮ６の一方は、メモリアレイＭＡＲＹ００の対応する相補ビット線Ｂ０＊〜Ｂｎ＊あるいは冗長ビット線ＲＢ０＊〜ＲＢ３＊の非反転又は反転信号線にそれぞれ結合され、その他方は、サブＩＯ線ＳＩ００＊又はＳＩ１０＊の非反転又は反転信号線に共通結合される。また、スイッチＭＯＳＦＥＴＮ３及びＮ４ならびにＮ５及びＮ６等のゲートはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｋあるいは冗長ビット線選択信号ＲＹＳ０〜ＲＹＳ１が供給される。各単位回路の図示されないシェアドＭＯＳＦＥＴのゲートには、前記シェアド制御信号ＳＨＬ及びＳＨＲをメモリマット行ごとに生成した図示されないシェアド制御信号がそれぞれ共通に供給され、単位センスアンプＵＡには、図示されない一対のコモンソース線を介して高電位側及び低電位側動作電源がそれぞれ選択的に供給される。
【００４５】
これにより、センスアンプＳＡ００及びＳＡ１０の各単位回路のシェアドＭＯＳＦＥＴは、対応するシェアド制御信号のハイレベルを受けて選択的にかつ一斉にオン状態となり、対応する単位センスアンプＵＡの相補入出力ノードとメモリアレイＭＡＲＹ００の相補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線ＲＢ０＊〜ＲＢ３＊との間を選択的に接続状態とする。また、各単位回路の単位センスアンプＵＡは、コモンソース線を介して高電位側及び低電位側動作電源が供給されることで選択的にかつ一斉に動作状態となり、メモリアレイＭＡＲＹ００の選択ワード線に結合されたｎ＋１個のメモリセルから相補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線ＲＢ０＊〜ＲＢ３＊を介して出力される微小読み出し信号をそれぞれ増幅して、上記高電位側動作電源をハイレベルとし低電位側動作電源をロウレベルとする２値読み出し信号とする。さらに、各単位回路のスイッチＭＯＳＦＥＴＮ３及びＮ４ならびにＮ５及びＮ６は、対応するビット線選択信号ＹＳ０〜ＹＳｋあるいは冗長ビット線選択信号ＲＹＳ０〜ＲＹＳ１のハイレベルを受けて２組ずつ選択的にオン状態となり、センスアンプＳＡ００及びＳＡ１０の対応する合計２個の単位センスアンプＵＡの相補入出力ノードとサブＩＯ線ＳＩ００＊又はＳＩ１０＊との間を選択的に接続状態とする。
【００４６】
サブＩＯ線ＳＩ００＊は、その下方において交差領域ＩＳ００に設けられた補助メインアンプＡＡに結合されるとともに、そのゲートにサブＩＯ線選択信号ＩＳ０を受けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ１及びＮ２を介して、直交して配置されたメインＩＯ線ＭＩ０＊に結合される。同様に、サブＩＯ線ＳＩ１０＊は、その上方において交差領域ＩＳ１１に設けられた補助メインアンプＡＡに結合されるとともに、そのゲートにサブＩＯ線選択信号ＩＳ０１受けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ７及びＮ８を介して、直交して配置されたメインＩＯ線ＭＩ１＊に結合される。言うまでもなく、メインＩＯ線ＭＩ０＊には、メモリマット列ＭＣ０に配置された他のメモリマットの偶数行番号のサブＩＯ線ＳＩ２０＊，ＳＩ４０＊ないしＳＩＧ０＊が結合され、メインＩＯ線ＭＩ１＊には、メモリマット列ＭＣ０に配置された他のメモリマットの奇数行番号のサブＩＯ線ＳＩ３０＊，ＳＩ５０ないしＳＩＦ０＊が結合される。
【００４７】
この実施例において、サブＩＯ線ＳＩ００＊は、行方向に隣接する２個のメモリマットＭＡＴ００及びＭＡＴ０１により共有され、サブＩＯ線ＳＩ１０＊は、やはり行方向に隣接する２個のメモリマットＭＡＴ００及びＭＡＴ０１と図示されない２個のメモリマットＭＡＴ１０及びＭＡＴ１１とにより共有される。言い換えるならば、メモリアレイＭＡＲＹ００及びＭＡＲＹ０１に４組ずつ設けられる冗長ビット線ＲＢ０＊〜ＲＢ３＊は、包含されるメモリアレイは異なるものの共通のサブＩＯ線ＳＩ００＊又はＳＩ１０＊に接続可能とされる訳であって、これらのサブＩＯ線を共有する２個のメモリマットＭＡＴ００及びＭＡＴ０１のメモリアレイＭＡＲＹ００及びＭＡＲＹ０１で検出された欠陥ビット線の救済に使用可能となる。この結果、ダイナミック型ＲＡＭの欠陥救済効率を高めることができ、その製品歩留りを高めることができるものである。
【００４８】
図６には、図１のダイナミック型ＲＡＭに含まれるＹ系冗長回路ＹＲの一実施例のブロック図が示されている。また、図７には、図６のＹ系冗長回路ＹＲに含まれる単位Ｙ系冗長回路ＵＹＲ０の一実施例のブロック図が示され、図８及び図９には、単位Ｙ系冗長回路ＵＹＲ０に含まれる冗長イネーブル回路ＹＲＥＮ及び救済アドレス記憶回路ＲＹＭ０の一実施例の回路図がそれぞれ示されている。さらに、図１０には、図７の単位Ｙ系冗長回路ＵＹＲ０に含まれる冗長ビット線選択回路ＹＲＳ０の一実施例のブロック図が示され、図１１には、冗長ビット線選択回路ＹＲＳ０に含まれる冗長アドレス比較回路ＲＹＡＣ０の一実施例の回路図が示されている。加えて、図１２には、図６のＹ系冗長回路ＹＲによるビット線救済つまりカラム救済を説明するための一実施例の概念図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭに含まれるＹ系冗長回路ＹＲの具体的構成及び動作ならびにその特徴について説明する。
【００４９】
なお、図７に関する記述では、単位Ｙ系冗長回路ＵＹＲ０をもって単位Ｙ系冗長回路ＵＹＲ０〜ＵＹＲ３を説明する。また、図９に関する記述では、救済アドレス記憶回路ＲＹＭ０をもって救済アドレス記憶回路ＲＹＭ０〜ＲＹＭ７を説明し、図１０及び図１１に関する記述では、冗長ビット線選択回路ＹＲＳ０をもって冗長ビット線選択回路ＹＲＳ０〜ＹＲＳ７を説明する。
【００５０】
図６において、Ｙ系冗長回路ＹＲは、バンクＢＮＫ０〜ＢＮＫ３に対応して設けられる４個の単位Ｙ系冗長回路ＵＹＲ０〜ＵＹＲ３を含む。これらの単位Ｙ系冗長回路には、特に制限されないが、ＹプリデコーダＹＰから例えば３組のプリデコード信号ＹＰＤ００〜ＹＰＤ０７，ＹＰＤ３０〜ＹＰＤ３７ならびにＹＰＤ６０〜ＹＰＤ６７が共通に供給される。また、マット選択回路ＭＳから１６ビットのマット行選択信号ＭＲＳ０〜ＭＲＳＦが共通に供給され、タイミング発生回路ＴＧから内部制御信号ＲＦＥＢが共通に供給される。
【００５１】
なお、プリデコード信号ＹＰＤ００〜ＹＰＤ０７は、特に制限されないが、例えばＹアドレス信号ＡＹ０〜ＡＹ２に対応する３ビットの内部Ｙアドレス信号をデコードすることにより択一的にハイレベルとされ、プリデコード信号ＹＰＤ３０〜ＹＰＤ３７は、Ｙアドレス信号ＡＹ３〜ＡＹ５に対応する３ビットの内部Ｙアドレス信号をデコードすることにより択一的にハイレベルとされる。また、プリデコード信号ＹＰＤ６０〜ＹＰＤ６７は、Ｙアドレス信号ＡＹ６及びＡＹ７と行方向に隣接するメモリマットを選択的に指定するためのＹアドレス信号ＡＹ８とに対応する３ビットの内部Ｙアドレス信号をデコードすることにより択一的にハイレベルとされる。さらに、マット行選択信号ＭＲＳ０〜ＭＲＳＦは、Ｘアドレス信号ＡＸ０〜ＡＸｉの所定の４ビットに対応する内部Ｘアドレス信号をデコードすることにより択一的に電源電圧ＶＣＣのようなハイレベルとされ、内部制御信号ＲＦＥＢは、マット行選択信号ＭＲＳ０〜ＭＲＳＦが択一的にハイレベルとされた後選択的に接地電位ＶＳＳのようなロウレベルとされる。
【００５２】
この実施例において、バンクＢＮＫ０〜ＢＮＫ３の各メモリマットのメモリアレイを構成する相補ビット線の数ｎ＋１は、特に制限されないが、５１２本とされ、ビット線選択信号ＹＳ０〜ＹＳｋの数ｋ＋１は、その二分の一つまり２５６本とされる。このため、ビット線選択信号ＹＳ０〜ＹＳｋは、８ビットのＹアドレス信号ＡＹ０〜ＡＹ７に従って択一的に生成され、その上位ビットつまりＹアドレス信号ＡＹ８は、メモリマット列ＭＣ０〜ＭＣＦを択一的に指定するための最下位ビットとなる。前述のように、各メモリマットのメモリアレイに設けられる冗長ビット線ＲＢ０＊〜ＲＢ３＊は、隣接する２個のメモリマットによって共有される。したがって、Ｙ系冗長回路ＹＲには、ビット線選択信号ＹＳ０〜ＹＳｋを択一的に生成するためのＹアドレス信号ＡＹ０〜ＡＹ７に加えて、隣接するメモリマットを識別するためのＹアドレス信号ＡＹ８が必要となる。
【００５３】
一方、この実施例のダイナミック型ＲＡＭでは、図２で示したように、例えばメモリマット列ＭＣ０，ＭＣ４，ＭＣ８ならびにＭＣＦの組み合わせで、４個のメモリマット列が同時に活性状態とされ、ビット線選択信号ＹＳ０〜ＹＳｋによる相補ビット線の選択動作及び冗長ビット線ＲＢ０＊〜ＲＢ３＊による欠陥救済は、同時に活性状態とされる４個のメモリマットを単位として行われる。言い換えるならば、バンクＢＮＫ０〜ＢＮＫ３には、４個のメモリマット列に対応してそれぞれ２組、合計８組の冗長ビット線が設けられる結果となり、各バンクに対応して設けられるＹ系冗長回路ＹＲの単位Ｙ系冗長回路ＵＹＲ０〜ＵＹＲ３は、それぞれ八つの冗長ビット線選択駆動信号ＹＲ０００Ｂ〜ＹＲ０３１Ｂ，ＹＲ１００Ｂ〜ＹＲ１３１Ｂ，ＹＲ２００Ｂ〜ＹＲ２３１ＢならびにＹＲ３００Ｂ〜ＹＲ３３１Ｂを選択的に生成すべく構成されるものとなる。
【００５４】
ここで、Ｙ系冗長回路ＹＲの単位Ｙ系冗長回路ＵＹＲ０〜ＵＹＲ３は、図７の単位Ｙ系冗長回路ＵＹＲ０に代表して示されるように、冗長ビット線選択駆動信号ＹＲ０００Ｂ〜ＹＲ０３１Ｂに対応して設けられる８個の救済アドレス記憶回路ＲＹＭ０〜ＲＹＭ７ならびに冗長ビット線選択回路ＹＲＳ０〜ＹＲＳ７と、これらの救済アドレス記憶回路及び冗長ビット線選択回路に共通に設けられる１個の冗長イネーブル回路ＹＲＥＮとを含む。このうち、冗長イネーブル回路ＹＲＥＮならびに救済アドレス記憶回路ＲＹＭ０〜ＲＹＭ７には、マット選択回路ＭＳからマット行選択信号ＭＲＳ０〜ＭＲＳＦが共通に供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＲＦＥＢが共通に供給される。
【００５５】
一方、単位Ｙ系冗長回路ＵＹＲ０の冗長ビット線選択回路ＹＲＳ０〜ＹＲＳ７には、ＹプリデコーダＹＰからプリデコード信号ＹＰＤ００〜ＹＰＤ０７ないしＹＰＤ６０〜ＹＰＤ６７が共通に供給されるとともに、対応する救済アドレス記憶回路ＲＹＭ０〜ＲＹＭ７からそれぞれ９ビットの救済アドレス信号ＲＹＡ００〜ＲＹＡ０８ないしＲＹＡ７０〜ＲＹＡ７８が供給され、さらに冗長イネーブル回路ＹＲＥＮから冗長イネーブル信号ＹＲＥＢが共通に供給される。冗長ビット線選択回路ＹＲＳ０〜ＹＲＳ７の出力信号は、冗長ビット線駆動信号ＹＲ０００Ｂ〜ＹＲ００１ＢないしＹＲ０３０Ｂ〜ＹＲ０３１Ｂとして、対応するバンクＢＮＫ０のＹアドレスデコーダＹＤに供給される。
【００５６】
単位Ｙ系冗長回路ＵＹＲ０の冗長イネーブル回路ＹＲＥＮは、図８に示されるように、２個のヒューズブロックＦＢ１及びＦＢ２を含む。また、ヒューズブロックＦＢ１及びＦＢ２は、それぞれ８個のヒューズＦ１又はＦ２を含む。このうち、ヒューズブロックＦＢ１を構成するヒューズＦ１の上部端子は、対応するＮチャンネルＭＯＳＦＥＴＮＡを介して内部ノードｎａつまりインバータＶ３の入力端子に共通結合され、その下部端子は接地電位ＶＳＳに結合される。同様に、ヒューズブロックＦＢ２を構成するヒューズＦ２の上部端子は、対応するＮチャンネルＭＯＳＦＥＴＮＢを介して上記内部ノードｎａに共通結合され、その下部端子は接地電位ＶＳＳに結合される。
【００５７】
なお、この実施例では、前述のように、冗長ビット線ＲＢ０＊〜ＲＢ３＊による欠陥ビット線の救済がメモリマット行ごとに独立して行われ、冗長ビット線選択信号ＲＹＳ０〜ＲＹＳ１は、同一列に配置された１６個のメモリマットによって共有される。このため、ヒューズブロックＦＢ１及びＦＢ２のヒューズＦ１及びＦ２は、バンクＢＮＫ０の対応する４個のメモリマットのメモリマット行ＭＲ０〜ＭＲＦに対応付けられ、対応するメモリマット行において冗長ビット線による欠陥救済が行われるとき選択的に切断される。
【００５８】
冗長イネーブル回路ＹＲＥＮは、さらにノア（ＮＯＲ）ゲートＮＯ１を含む。ノアゲートＮＯ１の一方の入力端子には、２個のインバータＶ１及びＶ２を介して前記内部制御信号ＲＦＥＢが供給され、その他方の入力端子はインバータＶ３の出力端子に結合される。電源電圧ＶＣＣと内部ノードｎａつまりインバータＶ３の入力端子との間には、２個のＰチャンネルＭＯＳＦＥＴＰ１及びＰ２が設けられる。このうち、ＭＯＳＦＥＴＰ１のゲートには、インバータＶ１を介して内部制御信号ＲＦＥＢの反転信号が供給され、ＭＯＳＦＥＴＰ２のゲートにはインバータＶ３の出力信号が供給される。ノアゲートＮＯ１の出力信号は、インバータＶ４によって反転された後、冗長イネーブル信号ＹＲＥＢとなる。
【００５９】
ダイナミック型ＲＡＭが非選択状態とされ内部制御信号ＲＦＥＢがハイレベルとされるとき、冗長イネーブル回路ＹＲＥＮでは、インバータＶ２の出力信号が電源電圧ＶＣＣのようなハイレベルとなり、冗長イネーブル信号ＹＲＥＢは、内部ノードｎａに関係なく無効レベルつまりハイレベルとされる。このとき、インバータＶ１の出力信号は接地電位ＶＳＳのようなロウレベルとなり、ＭＯＳＦＥＴＰ１がオン状態となる。また、マット行選択信号ＭＲＳ０〜ＭＲＳＦはすべてロウレベルとされ、ヒューズブロックＦＢ１及びＦＢ２のＭＯＳＦＥＴＮＡ及びＮＢはすべてオフ状態とされる。したがって、内部ノードｎａは、ＭＯＳＦＥＴＰ１を介して電源電圧ＶＣＣのようなハイレベルにプリチャージされ、インバータＶ３の出力信号はロウレベルとされる。これにより、ＭＯＳＦＥＴＰ２もオン状態となり、内部ノードｎａのプリチャージ動作を補佐する。
【００６０】
ダイナミック型ＲＡＭが選択状態とされると、まずマット行選択信号ＭＲＳ０〜ＭＲＳＦが択一的にハイレベルとされ、やや遅れて内部制御信号ＲＦＥＢがロウレベルとされる。冗長イネーブル回路ＹＲＥＮでは、マット行選択信号ＭＲＳ０〜ＭＲＳＦの択一的なハイレベルを受けて、ヒューズブロックＦＢ１及びＦＢ２の対応するＭＯＳＦＥＴＮＡ又はＮＢが択一的にオン状態となる。また、内部制御信号ＲＦＥＢのロウレベルを受けて、インバータＶ２の出力信号がロウレベルにされるとともに、インバータＶ１の出力信号がハイレベルとされ、ＭＯＳＦＥＴＰ１がオフ状態となる。このため、オン状態にあるＭＯＳＦＥＴＮＡ又はＮＢに対応するヒューズＦ１又はＦ２が切断状態にない場合、つまりマット行選択信号ＭＲＳ０〜ＭＲＳＦにより指定されるメモリマット行において冗長ビット線ＲＢ０＊〜ＲＢ３＊による欠陥救済が行われていない場合、切断状態にないヒューズＦ１又はＦ２を介して内部ノードｎａのハイレベルがディスチャージされ、ロウレベルとなる。この結果、インバータＶ３の出力信号がハイレベルとなり、冗長イネーブル信号ＹＲＥＢはハイレベルのままとされる。
【００６１】
一方、ヒューズブロックＦＢ１及びＦＢ２のオン状態にあるＭＯＳＦＥＴＮＡ又はＮＢに対応するヒューズＦ１又はＦ２が切断状態にある場合、言い換えるならばマット行選択信号ＭＲＳ０〜ＭＲＳＦにより指定されるメモリマット行において冗長ビット線ＲＢ０＊〜ＲＢ３＊による欠陥救済が行われている場合、ＭＯＳＦＥＴＮＡ又はＮＢがオン状態にあるもかかわらず、内部ノードｎａのレベルはハイレベルのまま保持される。このため、インバータＶ３の出力信号がロウレベルに変化し、ノアゲートＮＯ１の出力信号がハイレベルとなって、冗長イネーブル信号ＹＲＥＢは有効レベルつまりロウレベルとされる。これらのことから、冗長イネーブル信号ＹＲＥＢは、ダイナミック型ＲＡＭが選択状態とされ、かつ指定されたバンクの指定されたメモリマット行において冗長ビット線による欠陥救済が行われているとき、選択的にロウレベルとされるものとなる。
【００６２】
次に、救済アドレス記憶回路ＲＹＭ０〜ＲＹＭ７は、図９の救済アドレス記憶回路ＲＹＭ０に代表して示されるように、図８のヒューズブロックＦＢ１及びＦＢ２と同一構成とされる１８個のヒューズブロックＦＢ１０〜ＦＢ１８ならびにＦＢ２０〜ＦＢ２８を含む。これらのヒューズブロックは、ＦＢ１０及びＦＢ２０，ＦＢ１１及びＦＢ２１，ＦＢ１２及びＦＢ２２，ＦＢ１３及びＦＢ２３，ＦＢ１４及びＦＢ２４，ＦＢ１５及びＦＢ２５，ＦＢ１６及びＦＢ２６，ＦＢ１７及びＦＢ２７ならびにＦＢ１８及びＦＢ２８の組み合わせでそれぞれ対をなし、各対のヒューズブロックを構成するＭＯＳＦＥＴＮＡ及びＮＢの共通結合されたドレインは、対応する内部ノードｎ０〜ｎ８にそれぞれ結合される。
【００６３】
内部ノードｎ０〜ｎ８は、対応するインバータＶ６の入力端子にそれぞれ結合される。また、電源電圧ＶＣＣと内部ノードｎ０〜ｎ８との間には、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＰ３及びＰ４がそれぞれ設けられ、インバータＶ６の出力信号は、対応するインバータＶ７を経て、救済アドレス信号ＲＹＡ００〜ＲＹＡ０８となる。ＭＯＳＦＥＴＰ３のゲートには、内部制御信号ＲＦＥＢのインバータＶ５による反転信号が共通に供給され、ＭＯＳＦＥＴＰ４のゲートは、対応するインバータＶ６の出力端子にそれぞれ結合される。
【００６４】
なお、ヒューズブロックＦＢ１０及びＦＢ２０，ＦＢ１１及びＦＢ２１，ＦＢ１２及びＦＢ２２，ＦＢ１３及びＦＢ２３，ＦＢ１４及びＦＢ２４，ＦＢ１５及びＦＢ２５，ＦＢ１６及びＦＢ２６，ＦＢ１７及びＦＢ２７ならびにＦＢ１８及びＦＢ２８を構成するそれぞれ合計１６個のヒューズＦ１及びＦ２は、対応するメモリマット行の対応する冗長ビット線に割り当てられた救済アドレスの対応するビットが論理“１”とされるとき、それぞれ選択的に切断される。また、これらのヒューズＦ１及びＦ２の切断状態は、前記冗長イネーブル回路ＹＲＥＮの場合と同様に、対応するマット行選択信号ＭＲＳ０〜ＭＲＳＦがハイレベルとされかつ内部制御信号ＲＦＥＢがロウレベルとされることで選択的に判定される。この結果、救済アドレス信号ＲＹＡ００〜ＲＹＡ０８は、対応するメモリマット行を指定しつつダイナミック型ＲＡＭが選択状態とされ、かつヒューズブロックＦＢ１０及びＦＢ２０，ＦＢ１１及びＦＢ２１，ＦＢ１２及びＦＢ２２，ＦＢ１３及びＦＢ２３，ＦＢ１４及びＦＢ２４，ＦＢ１５及びＦＢ２５，ＦＢ１６及びＦＢ２６，ＦＢ１７及びＦＢ２７ならびにＦＢ１８及びＦＢ２８の対応するヒューズＦ１及びＦ２が切断状態にあるとき、選択的にハイレベルとされる。
【００６５】
次に、冗長ビット線選択回路ＹＲＳ０〜ＹＲＳ７は、図１０の冗長ビット線選択回路ＹＲＳ０に代表して示されるように、３個の冗長アドレス比較回路ＲＹＡＣ１〜ＲＹＡＣ３と、その第２ないし第４の入力端子に冗長アドレス比較回路ＲＹＡＣ１〜ＲＹＡＣ３の出力信号たるアドレス一致信号ＲＡＭ１〜ＲＡＭ３をそれぞれ受ける４入力のナンド（ＮＡＮＤ）ゲートＮＡ１とを含む。
【００６６】
冗長ビット線選択回路ＹＲＳ０を構成する冗長アドレス比較回路ＲＹＡＣ１には、ＹプリデコーダＹＰから８ビットのプリデコード信号ＹＰＤ００〜ＹＰＤ０７が供給されるとともに、救済アドレス記憶回路ＲＹＭ０から３ビットの救済アドレス信号ＲＹＡ００〜ＲＹＡ０２が供給される。また、冗長アドレス比較回路ＲＹＡＣ２には、ＹプリデコーダＹＰから８ビットのプリデコード信号ＹＰＤ３０〜ＹＰＤ３７が供給されるとともに、救済アドレス記憶回路ＲＹＭ０から３ビットの救済アドレス信号ＲＹＡ０３〜ＲＹＡ０５が供給され、冗長アドレス比較回路ＲＹＡＣ３には、ＹプリデコーダＹＰから８ビットのプリデコード信号ＹＰＤ６０〜ＹＰＤ６７が供給されるとともに、救済アドレス記憶回路ＲＹＭ０から３ビットの救済アドレス信号ＲＹＡ０６〜ＲＹＡ０８が供給される。ナンドゲートＮＡ１の第１の入力端子には、冗長イネーブル回路ＹＲＥＮの出力信号たる冗長イネーブル信号ＹＲＥＢのインバータＶ８による反転信号が供給され、その出力信号は冗長ビット線駆動信号ＹＲ０００Ｂとなる。
【００６７】
ここで、冗長アドレス比較回路ＲＹＡＣ１〜ＲＹＡＣ３は、図１１の冗長アドレス比較回路ＲＹＡＣ１に代表して示されるように、８個の単位冗長アドレス比較回路ＵＡＣ０〜ＵＡＣ７を含み、これらの単位冗長アドレス比較回路のそれぞれは、同図の単位冗長アドレス比較回路ＵＡＣ０に代表して示されるように、３入力のナンドゲートＮＡ２と、２個のインバータＶＣ及びＶＤと、１個のクロックドインバータＶＥとを含む。単位冗長アドレス比較回路ＵＡＣ０〜ＵＡＣ７を構成するナンドゲートＮＡ２の第１ないし第３の入力端子には、救済アドレス信号ＲＹＡ００〜ＲＹＡ０２の非反転信号あるいはそのインバータＶ９〜ＶＢによる反転信号がそれぞれ所定の組み合わせで供給される。
【００６８】
すなわち、例えば単位冗長アドレス比較回路ＵＡＣ０を構成するナンドゲートＮＡ２の第１ないし第３の入力端子には、救済アドレス信号ＲＹＡ００〜ＲＹＡ０２のインバータＶ９〜ＶＢによる反転信号がそれぞれ供給され、単位冗長アドレス比較回路ＵＡＣ１を構成するナンドゲートＮＡ２の第１ないし第３の入力端子には、救済アドレス信号ＲＹＡ００の非反転信号ならびに救済アドレス信号ＲＹＡ０１及びＲＹＡ０２のインバータＶＡ及びＶＢによる反転信号がそれぞれ供給される。また、例えば単位冗長アドレス比較回路ＵＡＣ６を構成するナンドゲートＮＡ２の第１ないし第３の入力端子には、救済アドレス信号ＲＹＡ００のインバータＶ９による反転信号ならびに救済アドレス信号ＲＹＡ０１及びＲＹＡ０２の非反転信号がそれぞれ供給され、単位冗長アドレス比較回路ＵＡＣ７を構成するナンドゲートＮＡ２の第１ないし第３の入力端子には、救済アドレス信号ＲＹＡ００〜ＲＹＡ０２の非反転信号がそれぞれ供給される。
【００６９】
一方、単位冗長アドレス比較回路ＵＡＣ０〜ＵＡＣ７を構成するクロックドインバータＶＥの入力端子には、対応するプリデコード信号ＹＰＤ００〜ＹＰＤ０７のインバータＶＤによる反転信号がそれぞれ供給される。また、クロックドインバータＶＥの非反転制御端子には、対応するナンドゲートＮＡ２の出力信号のインバータＶＣによる反転信号がそれぞれ供給され、その反転制御端子には、対応するナンドゲートＮＡ２の出力信号がそれぞれ供給される。クロックドインバータＶＥの出力端子は、すべて共通結合され、その電位は冗長アドレス比較回路ＲＹＡＣ１の出力信号つまりアドレス一致信号ＲＡＭ１となる。
【００７０】
これにより、単位冗長アドレス比較回路ＵＡＣ０の出力信号は、それを構成するナンドゲートＮＡ２の出力信号がロウレベルとされ、かつ対応するプリデコード信号ＹＰＤ００がハイレベルとされるとき、言い換えるならば救済アドレス信号ＲＹＡ００〜ＲＹＡ０２がすべて論理“０”とされ、かつアクセスに際して外部から供給される下位３ビットのＹアドレス信号ＡＹ０〜ＡＹ２がともに論理“０”とされるとき、選択的に電源電圧ＶＣＣのようなハイレベルとなる。ナンドゲートＮＡ２の出力信号がロウレベルとされ、かつプリデコード信号ＹＰＤ００がロウレベルとされるとき、単位冗長アドレス比較回路ＵＡＣ０の出力信号は接地電位ＶＳＳのようなロウレベルとなり、ナンドゲートＮＡ２の出力信号がハイレベルとされるときは、ハイインピーダンス状態となる。
【００７１】
同様に、単位冗長アドレス比較回路ＵＡＣ１の出力信号は、救済アドレス信号ＲＹＡ００〜ＲＹＡ０２ならびにＹアドレス信号ＡＹ０〜ＡＹ２の論理値がともに“００１”とされるとき選択的にハイレベルとなり、単位冗長アドレス比較回路ＵＡＣ６及びＵＡＣ７の出力信号は、救済アドレス信号ＲＹＡ００〜ＲＹＡ０２ならびにＹアドレス信号ＡＹ０〜ＡＹ２の論理値がともに“１１０”あるいは“１１１”とされるときそれぞれ選択的にハイレベルとなる。
【００７２】
以上の結果、冗長アドレス比較回路ＲＹＡＣ１は、救済アドレス記憶回路ＲＹＭ０から出力される下位３ビットの救済アドレス信号ＲＹＡ００〜ＲＹＡ０２とアクセスに際して外部のアクセス装置から供給される下位３ビットのＹアドレス信号ＡＹ０〜ＡＹ２とを３ビットまとめて比較照合すべく作用し、両アドレスが一致するときその出力信号つまりアドレス一致信号ＲＡＭ１を選択的にハイレベルとする。同様に、冗長アドレス比較回路ＲＹＡＣ２及びＲＹＡＣ３は、救済アドレス記憶回路ＲＹＭ０から出力される中位及び上位３ビットの救済アドレス信号ＲＹＡ０３〜ＲＹＡ０５あるいはＲＹＡ０６〜ＲＹＡ０８とアクセスに際して外部のアクセス装置から供給される中位又は上位３ビットのＹアドレス信号ＡＹ３〜ＡＹ５あるいはＡＹ６〜ＡＹ８とをそれぞれ３ビットまとめて比較照合すべく作用し、両アドレスが一致するときその出力信号つまりアドレス一致信号ＲＡＭ２又はＲＡＭ３をそれぞれ選択的にハイレベルとする。
【００７３】
冗長アドレス比較回路ＲＹＡＣ１〜ＲＹＡＣ３から出力されるアドレス一致信号ＲＡＭ１〜ＲＡＭ３は、前述のように、冗長ビット線選択回路ＹＲＳ０のナンドゲートＮＡ１の第２ないし第４の入力端子にそれぞれ供給される。このナンドゲートＮＡ１の第１の入力端子には、冗長イネーブル回路ＹＲＥＮの出力信号つまり冗長イネーブル信号ＹＲＥＢのインバータＶ８による反転信号が供給され、その出力信号は、冗長ビット線駆動信号ＹＲ０００Ｂとなる。
【００７４】
これにより、ナンドゲートＮＡ１の出力信号つまり冗長ビット線駆動信号ＹＲ０００Ｂは、冗長イネーブル信号ＹＲＥＢがハイレベルとされ、かつアドレス一致信号ＲＡＭ１〜ＲＡＭ３がともにハイレベルとされるとき、言い換えるならば対応するメモリマット行において冗長ビット線による欠陥救済が行われ、かつ救済アドレス記憶回路ＲＹＭ０による保持される救済アドレス信号ＲＹＡ００〜ＲＹＡ０８とアクセスに際して外部のアクセス装置から供給されるＹアドレス信号ＡＹ０〜ＡＹ８とが全ビット一致したとき、選択的にロウレベルとされるものとなる。冗長ビット線駆動信号ＹＲ０００Ｂは、ＹアドレスデコーダＹＤに供給され、この冗長ビット線駆動信号ＹＲ０００Ｂのハイレベルを受けて指定されたメモリマットの冗長ビット線ＲＢ０＊及びＲＢ１＊に対応する冗長ビット線選択信号ＲＹＳ０が選択的にハイレベルとされる。
【００７５】
前述のように、この実施例のダイナミック型ＲＡＭでは、バンクＢＮＫ０〜ＢＮＫ３の各メモリマットに設けられるサブＩＯ線が、行方向に隣接する二つのメモリマットにより共有される。このため、Ｙ系冗長回路ＹＲの単位Ｙ系冗長回路ＵＹＲ０〜ＵＹＲ３に設けられる冗長ビット線選択回路ＹＲＳ０〜ＹＲＳ７は、上記のように、行方向に隣接する二つのメモリマットの識別に必要な救済アドレス信号ＲＹＡ０８〜ＲＹＡ７８とＹアドレス信号ＡＹ８とを比較照合する機能を有するものとされる。このため、この実施例のダイナミック型ＲＡＭでは、図１２に示されるように、例えば対をなすメモリマットＭＡＴ００及びＭＡＴ０１のうち、メモリマットＭＡＴ０１側のメモリアレイＭＡＲＹ０１に何らかの障害を持つ３組の相補ビット線Ｂｑ＋１＊，Ｂｒ＋１＊ならびにＢｓ＊が検出された場合でも、メモリアレイＭＡＲＹ００側に残された冗長ビット線ＲＢ２＊及びＲＢ３＊を用いてこれを救済することができる。この結果、ダイナミック型ＲＡＭの欠陥救済効率を高め、その製品歩留りを高める効果が得られる。
【００７６】
図１３には、図１のダイナミック型ＲＡＭのＹ系冗長回路ＹＲによるカラム救済を説明するための第２の実施例の概念図が示されている。なお、本実施例は、前記図１２の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００７７】
図１３において、この実施例のダイナミック型ＲＡＭでは、同一のメモリマット行に配置された８個のメモリマットをもって群分割され、一つのメモリマット群を構成する例えば８個のメモリアレイＭＡＲＹ００〜ＭＡＲＹ０７は、所定のメモリマットつまりメモリアレイＭＡＲＹ０７に集約して設けられた６組の冗長ビット線を共有する。これらの冗長ビット線は、同図に例示されるように、対応する冗長ビット線選択信号ＲＹＳ０〜ＲＹＳ２がハイレベルとされることで２組ずつ選択的に選択状態とされ、例えばメモリアレイＭＡＲＹ０１，ＭＡＲＹ０４ならびにＭＡＲＹ０５で検出された欠陥ビット線の救済に供することができる。この結果、冗長ビット線の所要数を削減しつつ、さらにダイナミック型ＲＡＭの欠陥救済効率を高め、その製品歩留りを高めることができる。
【００７８】
この実施例において、各センスアンプに設けられるサブＩＯ線ＳＩＯ＊の配線長は、メモリアレイＭＡＲＹ００〜ＭＡＲＹ０７のワード線方向つまり行方向長の二分の一長とされる。このため、サブＩＯ線ＳＩＯ＊の負荷容量が低減され、ダイナミック型ＲＡＭの高速化が図られる。しかしながら、サブＩＯ線ＳＩＯ＊の配線長がメモリアレイの行方向長の二分の一であることで、欠陥ビット線と冗長ビット線を共通のサブＩＯ線に接続することができない。
【００７９】
これに対処するため、この実施例のダイナミック型ＲＡＭでは、同一のメモリマット群に含まれるいずれかのメモリマットが活性状態とされるとき、６組の冗長ビット線を含むメモリアレイＭＡＲＹ０７が常に活性状態とされる。また、このとき、ダイナミック型ＲＡＭが読み出しモードとされる場合、メモリアレイＭＡＲＹ０７に対応するメインＩＯ線ＭＩ７＊及びＭＩ８＊には、冗長ビット線が選択状態とされたことを受けて選択的に読み出し信号が伝達されるが、ダイナミック型ＲＡＭが書き込みモードとされる場合、メインＩＯ線ＭＩ７＊及びＭＩ８＊には冗長ビット線の選択状態に関係なく書き込み信号が伝達されるとともに、冗長ビット線が選択状態とされたことを受けて実質的な書き込み動作が行われ、ダイナミック型ＲＡＭの書き込み動作の高速化が図られる。
【００８０】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）階層化ＩＯ方式をとるダイナミック型ＲＡＭ等において、サブＩＯ線を、例えばメモリアレイの行方向長の２倍の配線長とし、行方向に隣接する例えば２個のメモリマットによって共有するとともに、これらのメモリマットのそれぞれに例えば２組の冗長ビット線を設け、サブＩＯ線を共有する例えば２個のメモリマットによって共有することで、隣接する２個のメモリマットに設けられた合計４組の冗長ビット線を、２個のメモリマットで検出された欠陥ビット線の救済に使用することができるという効果が得られる。
（２）上記（１）項により、ダイナミック型ＲＡＭ等の欠陥救済効率を高め、その製品歩留りを高めることができるという効果が得られる。
【００８１】
（３）サブＩＯ線を、例えばメモリアレイの行方向長の二分の一長とするとともに、冗長ビット線を、例えば行方向に隣接して配置されたｑ個のメモリマットのうちの一つに集約して設け、隣接配置されたｑ個のメモリマットによって共有することで、行方向に隣接して配置されたｑ個のいずれかに集約して設けられた冗長ビット線を、ｑ個のメモリマットで検出された欠陥ビット線の救済に使用することができるという効果が得られる。
（４）上記（３）項により、さらにダイナミック型ＲＡＭ等の欠陥救済効率を高め、その製品歩留りを高めることができるという効果が得られる。
（５）上記（３）項により、サブＩＯ線の配線長を短くしその負荷容量を低減して、ダイナミック型ＲＡＭ等の動作を高速化できるという効果が得られる。
【００８２】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、任意数のバンクを備えることができるし、例えば×４ビット又は×１６ビット等、任意のビット構成をとることもできる。ダイナミック型ＲＡＭは、アドレスマルチプレックス方式を採ることを必須条件としないし、そのブロック構成や起動制御信号，アドレス信号ならびに内部制御信号等の名称及び組み合わせならびに有効レベル等は、種々の実施形態を採りうる。
【００８３】
図２及び図３において、バンクＢＮＫ０〜ＢＮＫ３は、任意数のメモリマットに分割することができる。また、同時に活性状態とされるメモリマットの数は任意に設定できるし、その組み合わせも同様である。半導体基板ＣＨＩＰは任意の形状を採りうるし、その具体的な配置も種々の実施形態を採りうる。
【００８４】
図４及び図５において、メモリアレイＭＡＲＹ００に代表されるメモリアレイのそれぞれは、任意数の冗長ビット線を含むことができるし、冗長サブワード線を含むこともできる。また、各メモリアレイに設けられる冗長ビット線は、サブＩＯ線が同様に共有されることを条件に、行方向に隣接する任意数のメモリマットによって共有することができる。各メモリアレイ，センスアンプならびに交差領域の具体的構成及びＭＯＳＦＥＴの導電型等は、本実施例による制約を受けない。図６ないし図１１において、Ｙ系冗長回路ＹＲのブロック構成やＹ系冗長回路ＹＲを構成する各部の具体的構成は、種々の実施形態をとりうる。
【００８５】
図１３において、メモリマット群を構成するメモリマットの数は、任意に設定することができる。また、冗長ビット線は、任意のメモリアレイに集約して設けることができるし、その数も任意に設定することができる。さらに、各サブＩＯ線の配線長は、例えばメモリアレイの行方向長と同じにしてもよい。
【００８６】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、ダイナミック型ＲＡＭを基本構成とする各種のメモリ集積回路装置やこのようなメモリ集積回路装置を含む論理集積回路装置等にも適用できる。この発明は、少なくとも階層化ＩＯ方式をとる半導体記憶装置ならびにこれを含む装置又はシステムに広く適用できる。
【００８７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、階層化ＩＯ方式をとるダイナミック型ＲＡＭ等において、サブＩＯ線を、例えばメモリアレイの行方向長の２倍の配線長とし、行方向に隣接する例えば２個のメモリマットにより共有するとともに、これらのメモリマットのそれぞれに例えば２組の冗長ビット線を設け、サブＩＯ線を共有する２個のメモリマットによって共有する。また、サブＩＯ線を、例えばメモリアレイの行方向長の二分の一長とするとともに、冗長ビット線を、例えば行方向に隣接して配置されたｑ個のメモリマットのうちの一つに集約して設け、隣接配置されたｑ個のメモリマットによって共有する。これにより、隣接する２個のメモリマットに設けられた合計４組の冗長ビット線を、２個のメモリマットで検出された欠陥ビット線の救済に使用し、あるいはサブＩＯ線の配線長を短くし、その負荷容量を低減しつつ、行方向に隣接して配置されたｑ個のいずれかに集約して設けられた冗長ビット線を、ｑ個のメモリマットで検出された欠陥ビット線の救済に使用することができるため、ダイナミック型ＲＡＭ等の欠陥救済効率を高め、その製品歩留りを高めることができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭの一実施例を示す基板配置図である。
【図３】図１のダイナミック型ＲＡＭに含まれるバンクＢＮＫ０の一実施例を示す拡大配置図である。
【図４】図３のバンクＢＮＫ０に含まれるメモリマットＭＡＴ００の一実施例を示すブロック図である。
【図５】図４のメモリマットＭＡＴ００に含まれるメモリアレイＭＡＲＹ００及びその周辺回路の第１の実施例を示す部分的な回路図である。
【図６】図１のダイナミック型ＲＡＭに含まれるＹ系冗長回路の一実施例を示すブロック図である。
【図７】図６のＹ系冗長回路に含まれる単位Ｙ系冗長回路ＵＹＲ０の一実施例を示すブロック図である。
【図８】図７の単位Ｙ系冗長回路ＵＹＲ０に含まれる冗長イネーブル回路ＹＲＥＮの一実施例を示す回路図である。
【図９】図７の単位Ｙ系冗長回路ＵＹＲ０に含まれる救済アドレス記憶回路ＲＹＭ０の一実施例を示す回路図である。
【図１０】図７の単位Ｙ系冗長回路ＵＹＲ０に含まれる冗長ビット線選択回路ＹＲＳ００の一実施例を示すブロック図である。
【図１１】図１０の冗長ビット線選択回路ＹＲＳ００に含まれる冗長アドレス比較回路ＲＹＡＣ１の一実施例を示す回路図である。
【図１２】図１のダイナミック型ＲＡＭのＹ系冗長回路によるカラム救済を説明するための第１の実施例を示す概念図である。
【図１３】図１のダイナミック型ＲＡＭのＹ系冗長回路によるカラム救済を説明するための第２の実施例を示す概念図である。
【図１４】この発明に先立って本願発明者等が開発したダイナミック型ＲＡＭのＹ系冗長回路によるカラム救済を説明するための一例を示す概念図である。
【符号の説明】
ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコーダ、ＸＰ……Ｘプリデコーダ、ＭＳ……マット選択回路、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＲ……Ｙ系冗長回路、ＹＰ……Ｙプリデコーダ、ＹＢ……Ｙアドレスバッファ、ＭＡ……メインアンプ、ＩＯ……データ入出力回路、ＴＧ……タイミング発生回路、ＩＯＢ０〜ＩＯＢ７……入出力データバス。
Ｄ０〜ＤＦ……入力又は出力データあるいはその入出力端子、ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。
ＣＨＩＰ……半導体基板、ＭＲ０〜ＭＲＦ……メモリマット行、ＭＣ０〜ＭＣＦ……メモリマット列、ＭＷＤ……メインワード線駆動回路。
ＳＷＤ……サブワード線駆動回路、ＭＡＴ００〜ＭＡＴ０ＦないしＭＡＴＦ０〜ＭＡＴＦＦ……メモリマット、ＭＷＬ……メインワード線、ＳＷＬ……サブワード線、ＢＬ……ビット線、ＩＳ……交差領域、ＹＳ……ビット線選択信号、ＲＹＳ……冗長ビット線選択信号。
ＳＷＤ００〜ＳＷＤ０３…サブワード線駆動回路、ＳＡ００ないしＳＡ１１……センスアンプ、ＩＳ００ないしＩＳ１１……交差領域、ＭＷ０〜ＭＷｊ……メインワード線、ＳＷ０〜ＳＷｍ……サブワード線、Ｂ０＊〜Ｂｎ＊，Ｂｐ＊〜Ｂｓ＊……相補ビット線、ＲＢ０＊〜ＲＢ３＊……冗長ビット線、ＹＳ０〜ＹＳｋ……ビット線選択信号、ＲＹＳ０〜ＲＹＳ１……冗長ビット線選択信号、ＭＩ０＊〜ＭＩ８＊……メインＩＯ線、ＳＩ００＊ないしＳＩ１１＊，ＳＩＯ……サブＩＯ線。
ＵＡ……単位センスアンプ、ＡＡ……補助メインアンプ、ｘ０〜ｘ３……サブワード線選択駆動信号、Ｇ１〜Ｇ８……駆動ゲート、ＩＳ０〜ＩＳ１……サブＩＯ線選択信号。
ＵＹＲ０〜ＵＹＲ３……単位Ｙ系冗長回路、ＹＰＤ００〜ＹＰＤ０７ないしＹＰＤ６０〜ＹＰＤ６７……Ｙプリデコード信号、ＭＲＳ０〜ＭＲＳＦ……マット行選択信号、ＹＲ０００Ｂ〜ＹＲ０３１ＢないしＹＲ３００Ｂ〜ＹＲ３３１Ｂ……冗長ビット線選択駆動信号。
ＹＲＥＮ……冗長イネーブル回路、ＹＲＥＢ……冗長イネーブル信号、ＲＹＭ０〜ＲＹＭ７……救済アドレス記憶回路、ＲＹＡ００〜ＲＹＡ０８ないしＲＹＡ７０〜ＲＹＡ７８……救済アドレス信号、ＹＲＳ０〜ＹＲＳ７……冗長ビット線選択回路。
ＦＢ１〜ＦＢ２，ＦＢ１０〜ＦＢ１８，ＦＢ２０〜ＦＢ２８……ヒューズブロック、Ｆ１〜Ｆ２……ヒューズ、ｎａ，ｎ０〜ｎ８……内部ノード。
ＲＹＡＣ１ないしＲＹＡＣ３……冗長アドレス比較回路、ＲＡＭ１ないしＲＡＭ３……アドレス一致信号。
Ｐ１〜Ｐ４……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ８，ＮＡ〜ＮＢ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＥ……インバータ、ＮＡ１〜ＮＡ２……ナンド（ＮＡＮＤ）ゲート、ＮＯ１……ノア（ＮＯＲ）ゲート、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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