(57)【特許請求の範囲】
【請求項１】
基体上に、強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、前記基体上に形成された第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含み、
前記基体上に、該基体の表面と異なる表面特性を有する表面修飾層が形成され、該表面修飾層は、前記第１信号電極の相互間に配置され、該表面修飾層の表面が前記第１信号電極を構成する材料に対して前記基体の表面より低い親和性を有する、メモリセルアレイ。
【請求項２】
請求項１において、
前記強誘電体層は、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に配置された、メモリセルアレイ。
【請求項３】
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、
基体上に、第１信号電極を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程であって、前記第１の領域では、前記基体の表面を露出させ、前記第２の領域では、前記第１信号電極の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成する工程、
前記第１信号電極を形成するための材料を付与し、前記第１の領域に該第１信号電極を選択的に形成する工程、
前記第１信号電極上に、該第１信号電極に沿ってライン状に強誘電体層を形成する工程、
前記第１信号電極と交差する方向に第２信号電極を形成する工程、および
前記強誘電体層をさらにパターニングして、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に強誘電体層を形成する工程、
を含む、メモリセルアレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有するメモリセルアレイ、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型のメモリセルアレイおよびその製造方法、さらに前記メモリセルアレイを含む強誘電体メモリ装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。
【０００３】
本発明の目的は、強誘電体キャパシタを構成する強誘電体層が特定のパターンを有し、信号電極の浮遊容量を小さくすることができるメモリセルアレイ、およびその製造方法、さらには本発明のメモリセルアレイを含む強誘電体メモリ装置を提供することにある。
【０００４】
【課題を解決するための手段】
本発明にかかる第１のメモリセルアレイは、強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含み、
前記強誘電体層は、第１信号電極または第２信号電極に沿ってライン状に配置される。
【０００５】
このメモリセルアレイは、具体的には、
（１）前記強誘電体層は、前記第１信号電極上に選択的に配置された構造、および
（２）前記強誘電体層は、前記第２信号電極下に選択的に配置された構造、を有する。
【０００６】
これらのメモリセルアレイは、いずれも強誘電体層が信号電極の一方に沿ってライン状に形成されているため、他方の信号電極の浮遊容量を小さくできる。
【０００７】
さらに、本発明にかかる第２のメモリセルアレイは、強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含み、
前記強誘電体層は、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に配置されている。
【０００８】
このメモリセルアレイは、強誘電体キャパシタを構成する強誘電体層が最小の領域で形成されるため、さらに信号電極の浮遊容量を小さくできる。
【０００９】
上記メモリセルアレイは、いずれも以下の態様を有することが望ましい。
【００１０】
（Ａ）  基体上に前記強誘電体キャパシタが配置され、前記基体の露出面が覆われるように、信号電極および強誘電体層からなる積層体の相互間に、誘電体層が設けられている。このとき、前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることが望ましい。このような誘電体層を設けることにより、信号電極の浮遊容量を効果的に小さくできる。
【００１１】
（Ｂ）  前記基体上に、該基体の表面と異なる表面特性を有する表面修飾層が形成されることができる。このような表面修飾層を設けることで、エッチングを用いずに選択的に信号電極および強誘電体層の少なくとも一方を形成できる。このような表面修飾層は、前記強誘電体キャパシタが形成されない領域に配置され、該表面修飾層の表面が前記強誘電体キャパシタの材料に対して前記基体の表面より低い親和性を有することができる。あるいは、前記表面修飾層は、前記強誘電体キャパシタが形成される領域に配置され、該表面修飾層の表面が前記強誘電体キャパシタの材料に対して前記基体の表面より高い親和性を有することができる。
【００１２】
本発明にかかるメモリセルアレイの製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、
基体上に、所定パターンの第１信号電極を形成する工程、
前記第１信号電極上に、該第１信号電極に沿ってライン状の強誘電体層を選択的に形成する工程、および
前記第１信号電極と交差する方向に第２信号電極を形成する工程、
を含むことができる。
【００１３】
この方法において、前記基体上に、前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程、を含むことができる。そして、前記基体の表面に、前記第１および第２の領域を形成することができる。
【００１４】
さらに、この製造方法おいて、前記第１の領域では、前記基体の表面を露出させ、前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成することができる。あるいは、この製造方法において、前記第２の領域では、前記基体の表面を露出させ、前記第１の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第２の領域での露出面より高い表面特性を有する表面修飾層を形成することができる。
【００１５】
本発明にかかる他の製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、
基体上に、所定パターンの第１信号電極を形成する工程、および
前記第１信号電極と交差する方向に、強誘電体層および第２信号電極を形成する工程であって、前記強誘電体層は前記第２信号電極に沿ってライン状に形成される工程、
を含むことができる。
【００１６】
この製造方法では、前記強誘電体層および前記第２信号電極を、同一マスクを用いたエッチングによってパターニングすることができる。
【００１７】
さらに、本発明にかかる他の製造方法は、強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、
基体上に、所定パターンの第１信号電極を形成する工程、
前記第１信号電極上に、該第１信号電極に沿ってライン状に強誘電体層を形成する工程、
前記第１信号電極と交差する方向に第２信号電極を形成する工程、および
前記強誘電体層をさらにパターニングして、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に形成する工程、
を含むことができる。
【００１８】
この製造方法においても、前述した表面修飾層を用いて信号電極および強誘電体層の少なくとも一方を形成できる。さらに、強誘電体層および一方の信号電極を、同一マスクを用いたエッチングによってパターニングすることができる。
【００１９】
さらに、上記各製造方法においては、少なくとも前記基体の露出面が覆われるように、信号電極および強誘電体層からなる積層体の相互間に、誘電体層を設けることができる。
【００２０】
本発明にかかる強誘電体メモリ装置は、本発明にかかるメモリセルアレイを含んで構成される。
【００２１】
【発明の実施の形態】
［第１の実施の形態］
（デバイス）
図１は、本実施の形態に係るメモリセルアレイを模式的に示す平面図であり、図２は、本実施の形態に係る強誘電体メモリ装置を示す図であり、図３は、図１に示すメモリセルアレイの一部（図１の符号「Ａ」で示す部分）を拡大して示す平面図であり、図４は、図３のＡ−Ａ線に沿った断面図である。平面図において、（  ）内の数字は最上層の下の層を示す。
【００２２】
本実施の形態の強誘電体メモリ装置１０００は、図２に示すように、メモリセル２０が単純マトリクス状に配列されたメモリセルアレイ１００Ａと、メモリセル２０に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路、例えば、第１信号電極１２を選択的に制御するための第１駆動回路５０と、第２信号電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００２３】
メモリセルアレイ１００Ａは、行選択のための第１信号電極（ワード線）１２と、列選択のための第２信号電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って第１信号電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って第２信号電極１６が所定ピッチで配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。
【００２４】
本実施の形態に係るメモリセルアレイ１００Ａは、図３および図４に示すように、絶縁性の基体１０上に、第１信号電極（下電極）１２、強誘電体キャパシタを構成する強誘電体層１４および第２信号電極（上電極）１６が積層され、第１信号電極１２，強誘電体層１４および第２信号電極１６によって強誘電体キャパシタ２０が構成される。すなわち、第１信号電極１２と第２信号電極１６との交差領域において、それぞれ強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００２５】
また、強誘電体層１４と第２信号電極１６とからなる積層体の相互には、基体１０および第１信号電極１２の露出面を覆うように、誘電体層１８が形成されている。この誘電体層１８は、強誘電体層１４に比べて小さい誘電率を有することが望ましい。このように強誘電体層１４および第２信号電極１６からなる積層体の相互間に、強誘電体層１４より誘電率の小さい誘電体層１８を介在させることにより、第２信号電極１６の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置１０００における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【００２６】
そして、本実施の形態では、強誘電体層１４は、第２の信号電極１６に沿ってライン状に形成されている。強誘電体層１４をライン状に形成することで、第１信号電極１２の浮遊容量を小さくすることができる。
【００２７】
また、このようなライン状の強誘電体層１４は、後述するように、第２の信号電極１６のパターニングに用いられるマスクを用いてパターニングして形成することができる。
【００２８】
さらに、誘電体層１８および第２信号電極１６を覆うように、必要に応じて絶縁層からなる保護層が形成されていてもよい。
【００２９】
（強誘電体メモリ装置の動作）
次に、本実施の形態の強誘電体メモリ装置１０００における書き込み，読み出し動作の一例について述べる。
【００３０】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。さらにこのとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３１】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３２】
（デバイスの製造方法）
次に、上述した強誘電体メモリ装置１０００の製造方法の一例について述べる。図５および図６は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。
【００３３】
（１）第１信号電極の形成工程
まず、図５に示すように、基体１０上に、所定パターンで配列する第１信号電極（下電極）１２を形成する。第１信号電極１２の形成方法は、例えば、基体１０上に第１信号電極１２を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【００３４】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。例えば、強誘電体層１４を構成する材料としてＰＺＴを用いる場合には、第１信号電極１２を構成する電極材料として、白金、イリジウムおよびその化合物等を用いることができる。第１信号電極１２の材質としては、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。また、第１信号電極１２は、単層または複数の層を積層したものを用いることができる。
【００３５】
電極材料の成膜方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。パターニング方法としては、リソグラフィ技術を利用することができる。成膜された電極材料を選択的に除去する方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどのエッチング方法を用いることができる。
【００３６】
電極材料の形成方法としては、上記エッチングによるパターニングを用いずに、第２の実施の形態で述べる表面修飾層を用いた方法（第２の実施の形態における（デバイスの製造方法）の欄の工程（１）、（２）参照）を用いることもできる。
【００３７】
（２）強誘電体層の成膜工程
図５に示すように、所定パターンの第１信号電極１２が形成された基体１０上に、強誘電体からなる連続層１４０（以下、これを「強誘電体層１４０」という）を全面的に形成する。強誘電体層１４０の成形方法としては、たとえば、ゾルゲル材料やＭＯＤ（Metal Organic Decomposition）材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、レーザアブレーション法を挙げることができる。
【００３８】
強誘電体層の材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体としては、具体的には、チタン酸鉛（ＰｂＴｉＯ3）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ジルコン酸鉛（ＰｂＺｒＯ3）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）またはマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用することができる。
【００３９】
上述した強誘電体の材料としては、例えばＰＺＴの場合、ＰｂについてはＰｂ（Ｃ2Ｈ5）4、（Ｃ2Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ（Ｃ11Ｈ19Ｏ2）2等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ4Ｈ9）4、Ｚｒ（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4等を、ＴｉについてはＴｉ（ｉ−Ｃ3Ｈ7）4等を用いることができ、ＳＢＴの場合、ＳｒについてはＳｒ（Ｃ11Ｈ10Ｏ2）2等を、ＢｉについてはＢｉ（Ｃ6Ｈ5）3等を、ＴａについてはＴａ（ＯＣ2Ｈ5）5等を用いることができる。
【００４０】
（３）第２信号電極の形成工程
図５に示すように、強誘電体層１４０上に、所定パターンの第２信号電極（上部電極）１６を形成する。その形成方法は、例えば、強誘電体層１４０上に第２信号電極１６を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。具体的には、成膜された電極材料層上に所定パターンのレジスト層３０を形成し、このレジスト層３０をマスクとして電極材料層を選択的にエッチングすることで、第２信号電極１６が形成される。
【００４１】
第２信号電極１６の材料、成膜方法、リソグラフィーを用いたパターニング方法については、前述した工程（１）の第１信号電極１２の形成工程と同様であるので、記載を省略する。
【００４２】
（４）強誘電体層のパターニング工程
図５および図６に示すように、レジスト層３０をマスクとして、さらに強誘電体層１４０を選択的に除去して強誘電体層１４をパターニングする。成膜された強誘電体材料を選択的に除去する方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどのエッチング方法を用いることができる。その後、レジスト層３０を公知の方法、例えば溶解あるいはアッシングによって除去する。
【００４３】
（５）誘電体層の形成工程
図４に示すように、強誘電体層１４と第２信号電極１６とからなる積層体の相互間に、誘電体層１８を形成する。誘電体層１８の形成方法としては、ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピンコート法やディップ法等の液相を用いた方法を用いることができる。
【００４４】
誘電体層１８は、前述したように、強誘電体キャパシタを構成する強誘電体層１４より小さな誘電率を有する誘電体材料を用いることが好ましい。たとえば、強誘電体層としてＰＺＴ材料を用いた場合には、誘電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイミドなどの有機材料を用いることができ、強誘電体層１４としてＳＢＴを用いた場合には、誘電体層１８の材料として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドなどの有機材料を用いることができる。
【００４５】
以上の工程によって、メモリセルアレイ１００Ａが形成される。この製造方法によれば、強誘電体キャパシタ２０を構成する強誘電体層１４は、第２信号電極１６のパターニングで用いたレジスト層３０をマスクとして連続的にパターニングされるので、工程数を少なくできる。さらにこの場合、各層を別々のマスクでパターニングする場合に比べて、１つのマスクの合わせ余裕が不要となるので、メモリセルアレイの高集積化も可能となる。
【００４６】
［第２の実施の形態］
図７は、本実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要部を模式的に示す平面図であり、図８は、図７のＢ−Ｂ線に沿った断面図である。
【００４７】
本実施の形態において、第１の実施の形態のメモリセルアレイと実質的に同じ機能を有する部材には同一の符号を付して説明する。
【００４８】
本実施の形態は、強誘電体キャパシタを構成する強誘電体層が第１信号電極（下電極）上にライン状に積層されて形成されている点で、第１の実施の形態と異なる。
【００４９】
本実施の形態に係るメモリセルアレイ１００Ｂは、絶縁性の基体１０上に、第１信号電極１２、強誘電体キャパシタを構成する第１強誘電体層１４および第２信号電極１６が積層されている。そして、第１信号電極１２，強誘電体層１４および第２信号電極１６によって強誘電体キャパシタ２０が構成される。すなわち、第１信号電極１２と第２信号電極１６との交差領域において、それぞれ強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００５０】
第１信号電極１２および第２信号電極１６は、図７に示すように、Ｘ方向およびＹ方向にそれぞれ所定のピッチで配列されている。
【００５１】
強誘電体層１４は、第１信号電極１２上に選択的に形成されている。また、基体１０上において、第１信号電極１２の相互間には、後に詳述する表面修飾層２２が配置されている。この表面修飾層２２上には誘電体層１８が形成されている。この誘電体層１８は、強誘電体層１４に比べて小さい誘電率を有することが望ましい。このように第１信号電極１２および強誘電体層１４からなる積層体の相互間に、強誘電体層１４より誘電率の小さい誘電体層１８を介在させることにより、第２信号電極１６の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【００５２】
（デバイスの製造方法）
図９〜図１２は、本実施の形態に係るメモリセルアレイ１００Ｂの製造工程を模式的に示す断面図である。
【００５３】
（１）表面修飾層の形成
まず、基体１０の表面特性に選択性を付与する工程を行う。ここで、基体１０の表面特性に選択性を付与するとは、基体１０の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。
【００５４】
本実施の形態において、図９に示すように、具体的には、基体１０の表面に、強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第１の領域２４と、第１の領域２４よりも強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性の小さい第２の領域２６と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基体との密着性における選択性により、第１の領域２４には、強誘電体キャパシタが選択的に形成される。
【００５５】
すなわち、後続の工程で、強誘電体キャパシタの第１信号電極１２および強誘電体層１４の少なくとも一つを、例えば化学的気相成長法（ＣＶＤ法）、物理的気相成長法または液相法を適用して、第１の領域２４に選択的な堆積プロセスで形成することができる。この場合であって、例えば基体１０の表面が、強誘電体キャパシタを構成する部材を形成するための材料が堆積され易い性質を有する場合には、第１の領域２４では表面を露出させ、第２の領域２６では上記材料が堆積されにくい表面修飾層２２を形成し、強誘電体キャパシタを構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
【００５６】
本実施の形態では、基体１０の表面の全面に表面修飾層を形成してから、図９に示すように、第１の領域２４で表面修飾層を除去して、第２の領域２６に表面修飾層２２を残す。詳しくは、次の工程を行う。
【００５７】
表面修飾層２２は、ＣＶＤ等の気相成長法によって形成してもよいし、スピンコート法やディップ法等の液相を用いた方法によって形成してもよく、その場合には液体または溶媒に溶かした物質を使用する。このような物質としては、例えば、シランカップリング剤（有機ケイ素化合物）やチオール化合物を使用することができる。
【００５８】
ここで、チオール化合物とは、メルカプト基（−ＳＨ）を持つ有機化合物（Ｒ1−ＳＨ；Ｒ1はアルキル基等の置換可能な炭化水素基）の総称をいう。このようなチオール化合物を、例えば、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして０．１〜１０ｍＭ程度の溶液とする。
【００５９】
また、シランカップリング剤とは、Ｒ2nＳｉＸ4-n（ｎは自然数、Ｒ2は水素、アルキル基等の置換可能な炭化水素基）で表される化合物であり、Ｘは−ＯＲ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−ＯＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可能な炭化水素基）。これらシランカップリング剤およびチオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ2m（ｎ、ｍは自然数）であるようなフッ素原子を有する化合物は、表面自由エネルギーが高くなり他材料との親和性が小さくなるため、好適に用いられる。
【００６０】
または、メルカプト基や−ＣＯＯＨ基を有する化合物による上述した方法で得られる膜を用いることもできる。以上の材料による膜は、適切な方法により単分子膜やその累積膜の形で用いることができる。
【００６１】
本実施の形態では、図９に示すように、第１の領域２４では、表面修飾層が形成されない。表面修飾層２２として例えばシランカップリング剤を使用した場合、光を当てることで、基体１０との界面で、分子の結合が切れて除去される場合がある。このような光によるパターニングには、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線またはイオンビームなどによって直接的にパターニングしてもよい。
【００６２】
なお、表面修飾層２２自体を他の基体上に形成し、これを転写することにより第２の領域２６に表面修飾層２２を選択的に形成し、成膜と同時にパターニングすることもできる。
【００６３】
こうして、図９に示すように、第１の領域２４と、表面修飾層２２で被覆された状態となっている第２の領域２６との間で、表面状態が異なるようにして、後続の工程における強誘電体キャパシタを構成する部材を形成するための材料との親和性に差を生じさせることができる。特に、表面修飾層２２が、フッ素分子を有するなどの理由で、撥水性を有していれば、例えば強誘電体キャパシタを構成する部材の材料を液相にて提供する場合に、第１の領域２４に選択的に当該材料を付与することができる。また、表面修飾層２２の材料によっては、これが存在しない第１の領域２４では、上層の部材を形成するための材料との親和性で気相法による成膜がされるようにすることができる。このように、第１の領域２４と第２の領域２６の表面の性質に選択性を付与し、後続の工程で、強誘電体メモリ装置の強誘電体キャパシタの部材（本実施の形態では第１信号電極１２および強誘電体層１４）を形成することができる。
【００６４】
（２）第１信号電極の形成工程
図１０に示すように、強誘電体キャパシタの下部電極となる第１信号電極１２を、第１の領域２４に対応して形成する。例えば、基体１０の表面の全体に対して、気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第１の領域２４では成膜がされ、第２の領域２６では成膜がされにくいので、第１の領域２４のみに第１信号電極１２が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することが好ましい。第２の領域２６では、全く成膜されないことが好ましいが、第１の領域２４での成膜よりも、成膜スピードにおいて２桁以上遅ければよい。
【００６５】
また、第１信号電極１２の形成には、その材料の溶液を液相の状態で第１の領域２４に選択的に供給する方法、またはその材料の溶液を超音波等によりミスト化して第１の領域２４に選択的に供給するミストデポジション法を採用することもできる。
【００６６】
第１信号電極１２を構成する材料としては、第１の実施の形態で述べたと同様に、例えば白金、イリジウム等を用いることができる。基体１０上に第１の領域２４と、前述したような材料を含む表面修飾層２２（第２の領域２６）とを形成し、表面特性の選択性を形成した場合、白金については、例えば（Ｃ5Ｈ7Ｏ2）2Ｐｔ、（Ｃ5ＨＦＯ2）2Ｐｔ、（Ｃ3Ｈ5）（Ｃ5Ｈ5）Ｐｔを電極を形成するための材料として、イリジウムについては、例えば（Ｃ3Ｈ5）3Ｉｒを電極を形成するための材料として用いて、選択的に堆積させることができる。
【００６７】
（３）強誘電体層の形成工程
図１１に示すように、第１信号電極１２上に強誘電体層１４を形成する。詳しくは、基体１０の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第１信号電極１２上では成膜がされ、第２の領域２６では成膜がされにくいので、第１信号電極１２上のみに強誘電体層１４が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することができる。
【００６８】
また、強誘電体層１４の形成には、その材料の溶液を液相の状態で第２の領域２６以外の領域に形成された第１信号電極１２上にインクジェット法等で選択的に供給する方法、またはその材料の溶液を超音波等によりミスト化して第２の領域２６以外の部分に選択的に供給するミストデポジション法を採用することもできる。
【００６９】
強誘電体層１４としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。例えば、ＳＢＴ系材料、ＰＺＴ系材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。強誘電体の具体例としては、第１の実施の形態で述べたものと同様のものを例示できる。さらに、強誘電体の材料の具体例としては、第１の実施の形態で述べたものと同様のものを例示できる。
【００７０】
（４）誘電体層の形成工程
図１２に示すように、第２の領域２６上に、すなわち、第１の領域２４に形成された、第１信号電極１２と強誘電体層１４とからなる積層体の相互間の領域に、誘電体層１８を形成する。誘電体層１８の形成方法としては、ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピンコート法やディップ法等の液相を用いた方法を用いることができる。誘電体層１８は、たとえばＣＭＰ（Chemical Mechanical Polishing）法などによって、強誘電体層１４と同一レベルの表面を有するように平坦化されることが好ましい。このように誘電体層１８を平坦化することにより、第２信号電極１６の形成が容易かつ正確に行われる。
【００７１】
誘電体層１８は、強誘電体キャパシタを構成する強誘電体層１４より小さな誘電率を有する誘電体材料を用いることが好ましい。たとえば、強誘電体層としてＰＺＴ材料を用いた場合には、誘電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイミドなどの有機材料を用いることができ、強誘電体層１４としてＳＢＴを用いた場合には、誘電体層１８の材料として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドなどの有機材料を用いることができる。
【００７２】
（５）第２信号電極の形成工程
図８に示すように、強誘電体層１４および誘電体層１８上に所定パターンの第２信号電極（上部電極）１６を形成する。その形成方法は、例えば、強誘電体層１４および誘電体層１８上に第２信号電極１６を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【００７３】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。例えば、強誘電体層１４を構成する材料としてＰＺＴを用いる場合には、第１の実施の形態と同様に、第２信号電極１６を構成する電極材料として、白金、イリジウムおよびその化合物等を用いることができる。第２信号電極１６は、単層または複数の層を積層したものを用いることができる。
【００７４】
電極材料の成膜方法としては、第１の実施の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。パターニング方法としては、リソグラフィ技術を利用することができる。
【００７５】
さらに、必要に応じて、強誘電体層１４、誘電体層１８および第２信号電極１６の表面に絶縁性の保護層を全体的に形成する。このようにして、本実施の形態に係るメモリセルアレイ１００Ｂを形成することができる。
【００７６】
本実施の形態の製造方法によれば、第１の領域２４には強誘電体キャパシタを構成する少なくとも一部材を選択的に形成することができ、第２の領域２６にはこれが形成されにくい。こうして、エッチングを行うことなく、第１信号電極（下電極）および強誘電体層の少なくとも１つ（本実施の形態では第１信号電極１２および強誘電体層１４）を形成することができる。この方法によれば、第１信号電極のパターニングとしてスパッタエッチングを用いた場合のように、エッチングにより生ずる二次生成物に起因する再付着物の問題を回避することができる。
【００７７】
本実施の形態の製造方法においては、図１１に示す工程の後に、第２の領域２６上で、表面修飾層２２を除去してもよい。この工程は、第１信号電極１２および強誘電体層１４の成膜工程が完了してから行う。例えば、表面修飾層のパターニング工程で説明した方法で、表面修飾層２２を除去することができる。表面修飾層２２を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾層２２上に、第１信号電極１２または強誘電体層１４の材料が付着したときに、これらを除去してもよい。なお、表面修飾層２２を除去する工程は、本発明の必須要件ではなく、表面修飾層２２を残してもよい。
【００７８】
また、第１信号電極１２の側面に強誘電体層１４が形成されている場合には、これらを除去することが好ましい。除去工程では、例えば、ドライエッチングを適用することができる。
【００７９】
上記実施の形態では、表面修飾層２２を第２の領域２６に形成し、第１の領域２４および第２の領域２６の表面のそれぞれを、続いて形成される強誘電体キャパシタの少なくとも一部材（第１信号電極および強誘電体層の少なくとも一方）を形成するための材料の堆積性、すなわち堆積され易さが異なるような表面特性にした。その変形例として、表面修飾層２２を第１の領域２４に形成し、強誘電体キャパシタの少なくとも一部材を形成するための材料を表面修飾層２２の表面に対して優先的に堆積されるように液相または気相の組成に調製して、第１の領域２４に選択的に強誘電体キャパシタを形成してもよい。
【００８０】
また、例えば第２の領域２６の表面に前述したような表面修飾層の薄い層を選択的に形成し、第１の領域２４および第２の領域２６を含む全面に強誘電体キャパシタの少なくとも一部材を形成するための材料を気相または液相で供給し、全面に当該部材の材料の層を形成し、ポリッシングや化学的な手法で表面修飾膜の薄い層上の当該部材の材料層のみを選択的に除去し、第１の領域２４上に選択的に当該部材の材料層を得ることもできる。
【００８１】
その他、第１の領域２４および第２の領域２６の表面のそれぞれには、特に明確に層を設けず、選択的に表面処理を行い、第１の領域２４上に強誘電体キャパシタの少なくとも一部材を形成するための材料が優先的に堆積されるようにしてもよい。
【００８２】
本実施の形態で特徴とする、表面修飾層を用いた第１信号電極（下電極）および強誘電体層の形成については、本願出願人による特許協力条約に基づく国際出願（出願番号ＰＣＴ／ＪＰ００／０３５９０）に記載されている。
【００８３】
［第３の実施の形態］
図１３は、本実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要部を模式的に示す平面図であり、図１４は、図１３のＣ−Ｃ線に沿った断面図であり、図１５は、図１３のＤ１−Ｄ１線に沿った断面図であり、図１６は、図１３のＤ２−Ｄ２線に沿った断面図である。
【００８４】
本実施の形態において、第１の実施の形態のメモリセルアレイと実質的に同じ機能を有する部材には同一の符号を付して説明する。
【００８５】
本実施の形態は、強誘電体キャパシタを構成する強誘電体層が第１信号電極と第２信号電極との交差領域にのみ形成されている点で、第１および第２の実施の形態と異なる。
【００８６】
本実施の形態に係るメモリセルアレイ１００Ｃは、絶縁性の基体１０上に、第１信号電極１２、強誘電体キャパシタを構成する強誘電体層１４および第２信号電極１６が積層されている。そして、第１信号電極１２，強誘電体層１４および第２信号電極１６によって強誘電体キャパシタ２０が構成される。すなわち、第１信号電極１２と第２信号電極１６との交差領域において、それぞれ強誘電体キャパシタ２０からなるメモリセルが構成されている。第１信号電極１２および第２信号電極１６は、図１３に示すように、Ｘ方向およびＹ方向にそれぞれ所定のピッチで配列されている。
【００８７】
強誘電体層１４は、第１信号電極１２および第２信号電極１６の交差領域にのみ選択的に形成されている。図１４に示すように、第２信号電極１６に沿ってみると、基体１０上において、第１信号電極１２上に強誘電体層１４および第２信号電極１６が積層され、さらに、第１信号電極１２の相互間には表面修飾層２２が配置され、この表面修飾層２２上には誘電体層１８が形成されている。また、図１５に示すように、第１信号電極１２に沿ってみると、第１信号電極１２の所定位置において、強誘電体層１４と第２信号電極１６とが積層されている。そして、強誘電体層１４および第２信号電極１６の積層体の相互間には何もない状態である。図１５に示すように、第１信号電極１２上に沿ってみると、第１信号電極１２の所定位置において、強誘電体層１４と第２信号電極１６とが積層されている。図１６に示すように、Ｘ方向であって第１信号電極１２が形成されていない部分についてみると、表面修飾層２２上の所定位置において、誘電体層１８と第２信号電極１６とが積層されている。そして、強誘電体層１４および第２信号電極１６の積層体の相互間、ならびに誘電体層１８および第２信号電極１６の積層体の相互間には、必要に応じて誘電体層を形成することができる。
【００８８】
誘電体層１８ならびに必要に応じて形成される上記誘電体層は、強誘電体層１４に比べて小さい誘電率を有することが望ましい。このように第１信号電極１２および強誘電体層１４からなる積層体の相互間、あるいは強誘電体層１４および第２信号電極１６からなる積層体の相互間に、強誘電体層１４より誘電率の小さい誘電体層を介在させることにより、第１信号電極１２および第２信号電極１６の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【００８９】
また、本実施の形態では、強誘電体キャパシタ２０を構成する強誘電体層１４は、第１信号電極１２と第２信号電極１６との交差領域にのみ形成されている。このような構造によれば、第１信号電極１２および第２信号電極１６双方の浮遊容量を小さくすることができる点で有利である。
【００９０】
（デバイスの製造方法）
図１７〜図２４は、本実施の形態に係るメモリセルアレイ１００Ｃの製造工程を模式的に示す断面図である。
【００９１】
（１）表面修飾層の形成
まず、基体１０の表面特性に選択性を付与する工程を行う。ここで、基体１０の表面特性に選択性を付与するとは、基体１０の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。この点については第２の実施の形態で詳細に説明したので、簡単に説明する。
【００９２】
本実施の形態において、図９に示すように、具体的には、基体１０の表面に、強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第１の領域２４と、第１の領域２４よりも強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性の小さい第２の領域２６と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基体との密着性における選択性により、第１の領域２４には、強誘電体キャパシタが選択的に形成される。
【００９３】
すなわち、例えば基体１０の表面が、強誘電体キャパシタを構成する部材を形成するための材料が堆積され易い性質を有する場合には、第１の領域２４では表面を露出させ、第２の領域２６では上記材料が堆積されにくい表面修飾層２２を形成し、強誘電体キャパシタを構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
【００９４】
本実施の形態では、基体１０の表面の全面に表面修飾層を形成してから、図１８に示すように、第１の領域２４で表面修飾層を除去して、第２の領域２６に表面修飾層２２を残す。表面修飾層２２の形成方法については、第２の実施の形態で述べた方法と同様の方法を採用できる。
【００９５】
（２）第１信号電極の形成工程
図１９に示すように、強誘電体キャパシタの下部電極となる第１信号電極１２を、第１の領域２４に対応して形成する。第１信号電極１２の形成方法および電極材料については、第２の実施の形態で述べた方法および材料と同様のものを採用できる。
【００９６】
（３）強誘電体層の形成工程
図２０に示すように、第１信号電極１２上に強誘電体層１４０を形成する。詳しくは、基体１０の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第１信号電極１２上では成膜がされ、第２の領域２６では成膜がされにくいので、第１信号電極１２上のみに強誘電体層１４０が形成される。強誘電体層１４０の成膜方法としては、第２の実施の形態で述べたと同様の方法を採用できる。
【００９７】
強誘電体層１４としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。例えば、ＳＢＴ系材料、ＰＺＴ系材料の他、ニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体の具体例としては、第１の実施の形態で述べたものと同様のものを例示できる。さらに、強誘電体の材料の具体例としては、第１の実施の形態で述べたものと同様のものを例示できる。
【００９８】
（４）誘電体層の形成工程
図１７および図２１に示すように、第２の領域２６上に、すなわち、第１の領域２４に形成された、第１信号電極１２と強誘電体層１４とからなる積層体の相互間の領域に、誘電体層１８０を形成する。図２１は、図１７のＥ−Ｅ線に沿った断面図である。
【００９９】
誘電体層１８０の形成方法としては、第１の実施の形態で述べたと同様の方法を採用できる。さらに、誘電体層１８０は、たとえばＣＭＰ法などによって、強誘電体層１４０と同一レベルの表面を有するように平坦化されることが好ましい。このように誘電体層１８０を平坦化することにより、第２信号電極１６の形成が容易かつ正確に行われる。
【０１００】
誘電体層１８０は、強誘電体キャパシタを構成する強誘電体層１４より小さな誘電率を有する誘電体材料を用いることが好ましい。たとえば、強誘電体層としてＰＺＴ材料を用いた場合には、誘電体層１８０の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイミドなどの有機材料を用いることができ、強誘電体層１４としてＳＢＴを用いた場合には、誘電体層１８０の材料として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドなどの有機材料を用いることができる。
【０１０１】
以上の工程（１）〜（４）によって、第１の領域２４に第１信号電極１２および強誘電体層１４０が積層され、第２の領域２６に表面修飾層２２および誘電体層１８０が積層される。
【０１０２】
（５）第２信号電極の形成工程
図２２〜図２４に示すように、強誘電体層１４０および誘電体層１８０上に所定パターンの第２信号電極（上部電極）１６を形成する。その形成方法は、例えば、強誘電体層１４０および誘電体層１８０上に、第２信号電極１６を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【０１０３】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。強誘電体層１４０を構成する材料としては、第１の実施の形態で述べたと同様なものを採用できる。また、電極材料の成膜方法としては、第１の実施の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用でき、パターニング方法としては、リソグラフィ技術を利用することができる。
【０１０４】
例えば、第１の実施の形態と同様に、図示しないレジスト層を第２信号電極１６のための電極材料層上に形成し、これをマスクとしてエッチングを行うことで、第２信号電極１６をパターニングできる。
【０１０５】
（６）強誘電体層のパターニング工程
図１５および図１６に示すように、図示しないレジスト層をマスクとして、さらに強誘電体層１４０を選択的に除去して強誘電体層１４をパターニングする。成膜された強誘電体材料を選択的に除去する方法としては、第１の実施の形態と同様に、ＲＩＥ、スパッタエッチング、プラズマエッチングなどのエッチング方法を用いることができる。その後、レジスト層を公知の方法、例えば溶解あるいはアッシングによって除去する。
【０１０６】
（７）誘電体層の形成工程
さらに、必要に応じて、強誘電体層１４と第２信号電極１６とからなる積層体の相互間、ならびに表面修飾層２２と第２信号電極１６とからなる積層体の相互間に、図示しない誘電体層を形成する。誘電体層の形成方法としては、工程（４）の誘電体層１８０と同様の方法を用いることができる。
【０１０７】
以上の工程によって、メモリセルアレイ１００Ｃが形成される。この製造方法によれば、第１の実施の形態および第２の実施の形態での利点を有する。すなわち、エッチングを行うことなく、第１信号電極（下電極）および強誘電体層の少なくとも１つ（本実施の形態では第１信号電極１２および強誘電体層１４）を形成することができる。したがって、第１信号電極のパターニングとしてスパッタエッチングを用いた場合のように、エッチングにより生ずる二次生成物に起因する再付着物の問題を回避することができる。また、第２信号電極１６のパターニングで用いたレジスト層をマスクとして連続的にパターニングされるので、工程数を少なくできる。さらにこの場合、各層を別々のマスクでパターニングする場合に比べて、１つのマスクの合わせ余裕が不要となるので、メモリセルアレイの高集積化も可能となる。
【０１０８】
以上、強誘電体キャパシタの存在しない領域に誘電体層１８または１８０を形成する例を示してきたが、もちろん、本発明は、誘電体層１８または１８０を設けない構成にも適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるメモリセルアレイを模式的にしめす平面図である。
【図２】本発明の第１の実施の形態にかかる強誘電体メモリ装置を示す図である。
【図３】図１に示すメモリセルアレイの要部を拡大して示す平面図である。
【図４】図３のＡ−Ａ線に沿った断面図である。
【図５】本発明の第１の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図６】本発明の第１の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図７】本発明の第２の実施の形態にかかるメモリセルアレイを模式的にしめす平面図である。
【図８】図７のＢ−Ｂ線に沿った断面図である。
【図９】本発明の第２の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図１０】本発明の第２の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図１１】本発明の第２の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図１２】本発明の第２の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図１３】本発明の第３の実施の形態にかかるメモリセルアレイを模式的にしめす平面図である。
【図１４】図１３のＣ−Ｃ線に沿った断面図である。
【図１５】図１３のＤ１−Ｄ１線に沿った断面図である。
【図１６】図１３のＤ２−Ｄ２線に沿った断面図である。
【図１７】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的にしめす平面図である。
【図１８】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図１９】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図２０】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す断面図である。
【図２１】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示し、図１７のＥ−Ｅ線に沿った断面図である。
【図２２】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示す平面図である。
【図２３】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示し、図２２のＦ１−Ｆ１線に沿った断面図である。
【図２４】本発明の第３の実施の形態にかかるメモリセルアレイの製造方法の一工程を模式的に示し、図２２のＦ２−Ｆ２線に沿った断面図である。
【符号の説明】
１０  基体
１２  第１信号電極
１４，１４０  強誘電体層
１６  第２信号電極
１８，１８０  誘電体層
２０  強誘電体キャパシタ
２２  表面修飾層
２４  第１の領域
２６  第２の領域
３０  レジスト層
５０  第１駆動回路
５２  第２駆動回路
１００Ａ，１００Ｂ，１００Ｃ  メモリセルアレイ
１０００  強誘電体メモリ装置
【図１】
0003901432.tif 000002
【図２】
0003901432.tif 000003
【図３】
0003901432.tif 000004
【図４】
0003901432.tif 000005
【図５】
0003901432.tif 000006
【図６】
0003901432.tif 000007
【図７】
0003901432.tif 000008
【図８】
0003901432.tif 000009
【図９】
0003901432.tif 000010
【図１０】
0003901432.tif 000011
【図１１】
0003901432.tif 000012
【図１２】
0003901432.tif 000013
【図１３】
0003901432.tif 000014
【図１４】
0003901432.tif 000015
【図１５】
0003901432.tif 000016
【図１６】
0003901432.tif 000017
【図１７】
0003901432.tif 000018
【図１８】
0003901432.tif 000019
【図１９】
0003901432.tif 000020
【図２０】
0003901432.tif 000021
【図２１】
0003901432.tif 000022
【図２２】
0003901432.tif 000023
【図２３】
0003901432.tif 000024
【図２４】
0003901432.tif 000025