(57)【特許請求の範囲】
【請求項１】
ＣＰＵ及び１又は複数の周辺装置と，前記ＣＰＵと所定のバスを介して接続され，前記周辺装置が所定の省電力モードに移行した状態である場合に，所定の復帰割込み信号の入力に基づいて前記周辺装置を前記省電力モードから復帰させるよう制御する周辺装置制御手段と，を具備する情報処理装置において，
前記周辺装置制御手段が，前記復帰割込み信号の入力後，所定の省電力モード復帰時間の経過後に，前記周辺装置を前記省電力モードから復帰させるものであり，
前記周辺装置制御手段による前記復帰割込み信号に応じた前記省電力モードからの復帰を実行させない復帰割込みマスク命令を，前記バスを介して設定できるよう設けられた復帰割込みマスクレジスタと，
前記周辺装置制御手段によって前記周辺装置を前記省電力モードから強制的に復帰させる強制復帰命令を，前記バスを介して設定できるよう設けられた省電力モード強制復帰レジスタと，を前記周辺装置それぞれについて具備してなることを特徴とする情報処理装置。
【請求項２】
前記周辺装置それぞれについての前記省電力モード復帰時間を前記バスを介して設定できるよう設けられた省電力モード復帰タイマ設定レジスタを具備してなる請求項１に記載の情報処理装置。
【請求項３】
前記周辺装置それぞれについて所定の条件下で所定の内部割込み信号を発生させる内部割込み信号発生手段と，
前記内部割込み信号及び外部から入力される外部割込み信号のいずれかが入力された際に前記復帰割込み信号を発生させる復帰割込み信号生成手段と，を具備してなる請求項１又は２のいずれかに記載の情報処理装置。
【請求項４】
前記復帰割込み信号生成手段に対し，前記内部割込み信号及び前記外部割込み信号のそれぞれについて，これを無視させる内・外部割込みマスク命令を前記バスを介して設定できるよう設けられた内・外部割込みマスクレジスタを具備してなる請求項３に記載の情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，情報処理装置における省電力化に関するものである。
【０００２】
【従来の技術】
近年，携帯可能な小型コンピュータ等の普及にともない，バッテリー寿命の延長のため，ＣＰＵ及びその周辺装置を含む情報処理装置の省電力化が重要な課題となっている。
情報処理装置の一般的な省電力化方法としては，ＣＰＵがキー入力の待ち状態のように特に仕事をしていない状態が所定時間継続したアイドル状態が検知されると，ＣＰＵを省電力モードへ移行させるものがある。この省電力モードは，所定の割り込み信号の入力を待つ待機状態（インタラプト待機状態）であり，割り込み信号を検知してもとの状態へ復帰するために必要最小限の回路（部品）以外への電力供給は停止している状態である。
この省電力モード時の消費電力を最小限とすることを目的として，特開平７−１２１２５９号公報には，ＣＰＵのアイドル状態を検知すると，ＣＰＵがインタラプト待機状態（省電力モード）に移行するとともに，ＣＰＵへのクロック信号の停止や，その他周辺装置（ハードディスクドライブ等）の省電力モードへの移行（制御回路の停止等）を行うものが提案されている。これにより，情報処理装置全体としてより消費電力の少ない状態とすることが可能となる。
ところで，ＣＰＵを省電力モードへ移行させるとともに，ＲＯＭやＲＡＭ等の周辺装置も同時に回路停止等の省電力モードへ移行させ，より省電力化を図ろうとする場合には，ＣＰＵの省電力モードへの移行が完了するまで，ＲＯＭやＲＡＭへアクセスできることを保証する必要がある。そうでないと，ＣＰＵは省電力モードへ移行中にもＲＯＭ，ＲＡＭ等の周辺装置へアクセスするため，正常に省電力モードへ移行できないからである。さらに，周辺装置間においても，例えば，省電力モードへ移行時に，他の周辺装置であるＲＡＭにアクセスする周辺装置がある等，省電力モードへの移行の順序を考慮しなければならない場合がある。
以上のことは，省電力モードからもとの状態へ復帰する場合も同様である。例えば，ＲＯＭやＲＡＭへのアクセスが保証される前にＣＰＵが復帰して処理を再開すると，正常な動作を保証できないといった問題が生じる。特に，近年の情報処理装置では，高速化のためにＣＰＵや周辺装置の制御回路にＰＬＬ（Phase Locked Loop）回路を内蔵し，同位相のクロックに同期して動作させるものが多く，この問題が顕著となる。即ち，ＰＬＬはクロック入力が開始されてから出力が安定するまでにｍｓ単位の長い時間が必要であるため，ＰＬＬのクロック出力によって動作する周辺装置に対し，クロック出力が安定するまでにアクセスした場合には正常な動作を保証できないことになる。
【０００３】
【発明が解決しようとする課題】
しかしながら，前記公報に示される技術には，ＣＰＵ及び周辺装置相互間における省電力モードへの移行及びもとの状態への復帰の順序を制御する手段を有しておらず，前記ＲＯＭやＲＡＭ等の周辺装置も省電力モードへ移行させる場合や，前記ＰＬＬを用いて動作するものである場合には，省電力モードへの移行及びもとの状態への復帰を正常に行えないという問題点があった。
また，前記公報に示される技術では，ＣＰＵがアイドル状態であること示す信号を周辺装置側へ出力するために，ＣＰＵに既存のバス等のインターフェースとは別途に出力線等を設ける必要があり，システム構成の変更に柔軟に対応できるというＣＰＵの特徴が失われるという問題点もあった。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，ＣＰＵ及び周辺装置相互間における省電力モードからもとの状態への復帰の順序を制御できるとともに，システム構成の変更に柔軟に対応できる情報処理装置を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために本発明は，ＣＰＵ及び１又は複数の周辺装置と，前記ＣＰＵと所定のバスを介して接続され，前記周辺装置が所定の省電力モードに移行した状態である場合に，所定の復帰割込み信号の入力に基づいて前記周辺装置を前記省電力モードから復帰させるよう制御する周辺装置制御手段と，を具備する情報処理装置において，前記周辺装置制御手段が，前記復帰割込み信号の入力後，所定の省電力モード復帰時間の経過後に，前記周辺装置を前記省電力モードから復帰させるものであり，前記周辺装置制御手段による前記復帰割込み信号に応じた前記省電力モードからの復帰を実行させない復帰割込みマスク命令を，前記バスを介して設定できるよう設けられた復帰割込みマスクレジスタと，前記周辺装置制御手段によって前記周辺装置を前記省電力モードから強制的に復帰させる強制復帰命令を，前記バスを介して設定できるよう設けられた省電力モード強制復帰レジスタと，を前記周辺装置それぞれについて具備してなることを特徴とする情報処理装置である。
これにより，前記省電力モード復帰時間を，周辺装置それぞれについて適当に設定すれば，周辺装置相互間における省電力モードからの復帰順序について制御できることとなる。
また，前記復帰割込みマスク命令を設定することで，ＣＰＵと連動させて省電力モードから復帰させたくない周辺装置にも対応でき，前記強制復帰命令によって，任意のタイミングで周辺装置を省電力モードから復帰させることができる。
また，ＣＰＵから周辺装置になされるアクセスが，ＣＰＵに標準的に設けられるバスを介して行われるので，特別な信号線等を設ける必要がなく，システム構成の変更に柔軟に対応できるというＣＰＵの特徴を損なうこともない。
【０００５】
また，前記周辺装置それぞれについての前記省電力モード復帰時間を前記バスを介して設定できるよう設けられた省電力モード復帰タイマ設定レジスタを具備するものも考えられる。
これにより，システム構成の変更等により，周辺装置相互間における省電力モードからの復帰順序等に変更が生じた場合でも，ＣＰＵ等から前記省電力復帰タイマ設定レジスタの時間情報を変更するだけで容易に対応可能となる。
【０００６】
また，前記周辺装置それぞれについて所定の条件下で所定の内部割込み信号を発生させる内部割込み信号発生手段と，前記内部割込み信号及び外部から入力される外部割込み信号のいずれかが入力された際に前記復帰割込み信号を発生させる復帰割込み信号生成手段と，を具備するものも考えられる。
これにより，省電力モードからの復帰のトリガーを，外部からの割込み信号だけでなく，周辺装置の条件によって発生させることが可能となる。例えば，外部装置との通信インターフェースである周辺装置において，外部装置からの通信入力が発生した場合に，前記内部割込み信号を発生させて省電力モードから復帰させるといったことが可能となる。
【０００７】
また，前記復帰割込み信号生成手段に対し，前記内部割込み信号及び前記外部割込み信号のそれぞれについて，これを無視させる内・外部割込みマスク命令を前記バスを介して設定できるよう設けられた内・外部割込みマスクレジスタを具備するものも考えられる。
これにより，いずれの周辺装置からの前記内部割込み信号に対応して省電力モードから復帰させるかを選択できるので，より柔軟性が高まる。
【０００８】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係る情報処理装置Ｘの構成を表すブロック図，図２は本発明の実施の形態に係る情報処理装置Ｘを構成する周辺装置制御回路の構成例を表すブロック図，図３は本発明の実施の形態に係る情報処理装置Ｘを構成するインタラプト制御回路の構成例を表すブロック図，図４は本発明の実施の形態に係る情報処理装置Ｘを構成するクロック制御回路１６の構成例を表すブロック図，図５は本発明の実施の形態に係る情報処理装置Ｘにおける省電力モードへの移行手順を表すフローチャート，図６は本発明の実施の形態に係る情報処理装置Ｘにおける省電力モードからの復帰手順を表すフローチャートである。
【０００９】
まず，図１を用いて本発明の実施の形態に係る情報処理装置Ｘの構成について説明する。
情報処理装置Ｘは，システムバス１８１で相互接続された，ＣＰＵ１１，クロック制御回路１６，インタラプト制御回路１４，及び複数の周辺装置制御回路１３１，１３２，…と，該周辺装置制御回路それぞれと制御線１８２１，１８２２，１８２３，…により接続された（即ち，前記システムバス１８１を介して前記ＣＰＵ１１と接続された）複数の周辺装置１２１，１２２，…と，高速発信器１５１及び低速発信器１５２とから構成されている。
前記ＣＰＵ１１は，ＲＯＭ，ＲＡＭ，キーボード等の前記周辺装置１２１，１２２，…から取得したプログラムやデータに従って各種演算処理を行い，演算結果を表示装置やハードディスク等の前記周辺装置１２１，１２２，…へ出力する。前記周辺装置１２１，１２２，…とのデータ等の授受は前記システムバス１８１を介して行われる。また，ＣＰＵ１１は，キーボードからの入力待ち等によって前記アイドル状態となると，自動的に省電力モードへ移行して前記インタラプト待機状態となり，所定のインタラプト信号（本実施の形態では，後述する遅延インタラプト信号）の入力があると，もとの状態へ自動的に復帰する機能を有する（前記公報に記載のＣＰＵ等）。さらに，ＣＰＵ１１は，高速発信器１５１からの高速クロック信号１７１１に基づいて，前記周辺装置１２１，１２２，…と同位相のクロックに同期して高速動作させるための前記ＰＬＬ１１１を内蔵している。この同期をとるために，後述する前記クロック制御回路１６にも同様にＰＬＬ１６１が組み込まれており，該ＰＬＬ１６１によって生成された主クロック信号１７２１に基づいて前記周辺装置１２１，１２２，…が動作する。
【００１０】
次に，図２を用いて，前記周辺装置制御回路１３１，１３２，…の構成について説明する。便宜上，図２中の番号は，前記周辺装置制御回路のうちの１つ（１３１）に対応させて番号付けしているが，他の周辺装置制御回路１３２，１３３，…についても同様である。
前記周辺装置制御回路１３１は，制御線１８２１で接続された前記周辺装置１２１を制御するものであり，以下の構成要素を有する。
即ち，前記システムバス１８１に接続された５つのレジスタ（一時記憶装置）である省電力モード移行制御レジスタ１３１４１，省電力モード移行タイマ設定レジスタ１３１４２，省電力モード復帰タイマ設定レジスタ１３１４３，省電力モード強制復帰レジスタ１３１４４，インタラプトマスクレジスタ１３１５１と，同じく前記システムバス１８１に接続された周辺装置主制御回路１３１１と，省電力モード移行タイマ回路１３１４５，省電力モード復帰タイマ回路１３１４６，インタラプトマスク回路１３１５２，主クロックマスク回路１３１３，及び省電力モード制御回路１３１２とから構成されている。
前記５つのレジスタ１３１４１〜１３１４４，１３１５１は，前記ＣＰＵ１１により前記システムバス１８１を介してアクセスされ，各種情報の設定が行われる。
前記周辺装置主制御回路１３１１は，前記システムバス１８１経由の前記ＣＰＵ１１からの制御命令，及び前記省電力モード制御回路１３１２からの制御信号１３１８に従って前記周辺装置１２１を制御する。各構成要素のその他の機能については後述する。
【００１１】
次に，図３を用いて，前記インタラプト制御回路１４の構成について説明する。
前記インタラプト制御回路は，前記ＣＰＵ１１，前記クロック制御回路１６，及び前記周辺装置制御回路１３１，１３２，…に対し，所定の省電力モードに移行している状態からもとの状態へ復帰するタイミングを通知するインタラプト信号（後述する復帰インタラプト信号１９３及び遅延インタラプト信号１９４）を生成するものであり，以下の構成要素を有している。
即ち，前記システムバス１８１に接続された２つのレジスタであるインタラプトマスクレジスタ１４２及びインタラプト遅延タイマ設定レジスタ１４４と，本情報処理装置Ｘの外部から入力される外部インタラプト信号１９１を入力する外部インタラプトマスク回路１４３１と，前記周辺装置制御回路１３１，１３２，…が出力する内部インタラプト信号１９２１，１９２２，…それぞれを入力する内部インタラプトマスク回路１４３２，１４３３，…と，復帰インタラプト生成回路１４１及びインタラプト遅延タイマ回路１４５とから構成されている。
前記外部及び内部インタラプトマスク回路１４３１，１４３２，…は，前記インタラプトマスクレジスタ１４２に設定される情報を読み出し可能に接続されている。
また，前記２つのレジスタ１４２，１４４は，前記ＣＰＵ１１により前記システムバス１８１を介してアクセスされ，各種情報の設定が行われる。各構成要素のその他の機能については後述する。
【００１２】
次に，図４を用いて，前記クロック制御回路１６の構成について説明する。
前記クロック制御回路１６は，高速発信器１５１及び前記低速発信器１５２の出力である高速クロック信号１７１１及び低速クロック信号１７１２を入力し，前記ＣＰＵ１１で使用されるクロックと同位相となる主クロック信号１７２１と，前記周辺装置制御回路１３１，１３２，…等が省電力モード状態であるときに使用され，前記ＣＰＵ１１との同期を要しない副クロック信号１７２２とを生成し，前記周辺装置１２１，１２２，…側に供給するものであり，以下の構成要素を有している。
即ち，前記システムバス１８１に接続された３つのレジスタである主クロック停止制御レジスタ１６３１，主クロック停止タイマ設定レジスタ１６３２，及び主クロック復帰タイマ設定レジスタ１６４１と，主クロック停止タイマ回路１６３３，主クロック復帰タイマ回路１６４２，高速クロック制御回路１６２１，前記ＰＬＬ１６１，主クロック制御回路１６２２，及び副クロック選択回路１６５とから構成されている。
前記副クロック選択回路１６５は，前記高速クロック信号１７１１及び前記低速クロック信号１７１２のうちのいずれを前記副クロック信号１７２２として出力するかをスイッチ等で切り換える回路である。該回路１６５は，前記副クロック信号１７２２としていずれを選択するかが決まっており，特に切り換えの必要がない場合には不要である。
前記３つのレジスタ１６３１，１６３２，１６４１は，前記ＣＰＵ１１により前記システムバス１８１を介してアクセスされ，各種情報の設定が行われる。各構成要素のその他の機能については後述する。
【００１３】
次に，図５を用いて，前記ＣＰＵ１１が前記アイドル状態となったときにおける，前記ＣＰＵ１１及びその他の装置が前記省電力モードへ移行する動作手順について説明する。以下，Ｓ１０１，Ｓ１０２，，は，動作手順（ステップ）の番号を表す。
まず，ＣＰＵ１１においては，前記アイドル状態となると，自己の前記省電力モードへの移行と連動させて，同じく前記省電力モードへ移行させる前記周辺装置１２１，１２２，…について，これに接続された前記各周辺装置制御回路１３１，１３２，…の前記省電力モード移行制御レジスタ１３１４１に対し，前記システムバス１８１を介してアクセスが行われ，前記省電力モードへ移行する旨が通知される（Ｓ１０１）。これにより，後述する前記周辺装置制御回路１３１，１３２，…の前記省電力モードへの移行動作が開始される。いずれの前記周辺装置１２１，１２２，…を前記省電力モードへ移行させるかについての情報は，前記周辺装置１２１，１２２，…の１つである不揮発性ＲＡＭ等の記憶手段に予め登録されており，これが前記ＣＰＵ１１によって読み出される。（以下，このような不揮発性ＲＡＭ等の記憶手段に予め登録された情報のことを，簡便のため，ＣＰＵ１１に予め登録された情報ということとする。）
【００１４】
次に，前記各周辺装置制御回路１３１，１３２，…に対する前記主クロック信号１７２１の供給停止が不可であるか否かが，前記ＣＰＵ１１に予め登録された判別情報（「停止不可」／「停止可」）に基づいて判別される（Ｓ１０２）。
前記各周辺装置１２１，１２２，…には，前記省電力モードへ移行した状態においても，前記主クロック信号１７２１が必要なもの（外部との通信インターフェース等）と不要なもの（ハードディスク等）とが存在し得るため，前記判別情報は，前記周辺装置１２１，１２２，…のうち１つでも，前記省電力モード時に前記主クロック信号１７２１が必要であるものが存在する場合は「停止不可」，そうでない場合は「停止可」として記憶される。
Ｓ１０２において，前記主クロック信号１７２１は「停止可」であると判別されると，前記ＣＰＵ１１から前記クロック制御回路１６の前記主クロック停止制御レジスタ１６３１に対するアクセスが行われ，前記主クロック信号１７２１を停止するよう通知（Ｓ１０３）された後，Ｓ１０４へ移行する。
一方，Ｓ１０２において，前記主クロック信号１７２１は「停止不可」であると判別されるとそのままＳ１０４へ移行する。
Ｓ１０４では，前記ＣＰＵ１１自身が前記省電力モード（インタラプト待機状態）へ移行した後，前記ＣＰＵ１１における前記省電力モードへの移行動作が終了する。
【００１５】
ところで，前記ＣＰＵ１１が前記アイドル状態となったことを前記周辺装置１２１，１２２，…等に通知（Ｓ１０１，Ｓ０３）できるのは前記ＣＰＵ１１のみであり，該通知を標準の入出力手段である前記システムバス１８１を介して行うためには，前記ＣＰＵ１１が動作中（前記省電力モードへの移行前）でなければならない。にもかかわらず，前記省電力モードへの移行の際（Ｓ１０４），前記ＣＰＵ１１は，所定のプログラムの読出し等を行うため，ＲＯＭやＲＡＭ等の前記周辺装置１２１，１２２，…はそのアクセスを保証する必要があり，前記周辺装置１２１，１２２，…の前記省電力モードへの移行は，前記ＣＰＵ１１が前記省電力モードへ完全に移行した後に行わなければならないという問題が生じる。
本発明の特徴は，これを解決するため，前記周辺装置１２１，１２２，…それぞれについてタイマー回路を設け，前記ＣＰＵ１１から前記省電力モードへの移行通知（レジスタへのアクセス）を受けた後，前記ＣＰＵ１１が前記省電力モードへ移行するのに要する時間の後に前記周辺装置１２１，１２２，…等を前記省電力モードへ移行させるようにした点にある。
以下，図５を用いて，前記特徴を有する前記周辺装置制御回路１３１，１３２，…，及び前記クロック制御回路１６における前記省電力モードへの移行動作について説明する。
【００１６】
前記周辺装置制御回路１３１，１３２，…（図２）においては，前記省電力モード移行タイマ回路１３１４５により，前記省電力モード移行制御レジスタ１３１４１の内容の確認（Ｓ１１１）が行われつつ，前記ＣＰＵ１１からのアクセス（通知）があるまで待機状態となっている（Ｓ１１２→Ｓ１１１）。そして，前記ＣＰＵ１１からのアクセスが検知されると（Ｓ１１２のＹｅｓ側），前記省電力モード移行タイマ回路１３１４５により，前記省電力モード移行タイマ設定レジスタ１３１４２から時間情報が読み出される（Ｓ１１３）。該時間情報は，前記ＣＰＵ１１からのアクセスがあってから，当該周辺装置制御回路１３１，１３２，…に接続された前記周辺装置１２１，１２２，…を前記省電力モードへ移行させるまでの待ち時間（以下，省電力モード移行時間という）であり，前記ＣＰＵ１１に予め登録された情報が，当該情報処理装置Ｘの起動時等に，前記ＣＰＵ１１から前記システムバス１８１を介して予め設定されるものである。
【００１７】
前記省電力モード移行時間は，前記ＣＰＵ１１が前記省電力モードへ移行するのに要する時間以上とし，かつ他の周辺装置１２１，１２２，…との関係も考慮して設定される。前記周辺装置１２１，１２２，…の中には，例えば，ＰＣＩバスコントローラ等のように，前記省電力モードへ移行する際に，前記周辺装置１２１，１２２，…の１つである，ＲＯＭやＲＡＭ等にアクセスするものがあり，この場合，アクセスされる側である前記ＲＯＭやＲＡＭ等については，アクセスする側の前記周辺装置１２１，１２２，…よりも長い前記省電力モード移行時間が設定される。
【００１８】
次に，前記省電力モード移行タイマ回路１３１４５が計時を開始し，前記省電力モード移行時間が経過した時点で，前記省電力モード制御回路１３１２に省電力モード移行信号１３１６５が出力される（Ｓ１１４）。
次に，前記省電力モード移行信号１３１６５を入力した前記省電力モード制御回路１３１２により，前記主クロックマスク回路１３１３及び前記周辺装置主制御回路１３１１に対し，前記周辺装置１２１，１２２，…を休止させる旨を表すモード制御信号１３１８が出力される（Ｓ１１５）。
さらに，前記モード制御信号１３１８を入力した前記主クロックマスク回路１３１３及び前記周辺装置主制御回路１３１１により，接続された前記周辺装置１２１，１２２，…が前記省電力モードへ移行するよう制御された後（Ｓ１１６），前記周辺装置制御回路１３１，１３２，…における前記省電力モードへの移行動作が終了する。
ここで，前記主クロックマスク回路１３１３及び前記周辺装置主制御回路１３１１は，接続される前記周辺装置１２１に応じて個別に構成されるものである。例えば，対応する前記周辺装置１２１が，前記省電力モードにおいて前記主クロック信号１７２１を不要とするものである場合，前記主クロックマスク回路１３１３は，入力した前記モード制御信号１３１８が，前記周辺装置１２１を休止させる旨を表す信号であるときは，前記周辺装置１２１への前記主クロック信号１７２１の供給を遮断するよう構成される。
【００１９】
以上示したように，前記周辺装置１２１，１２２，…が，前記ＣＰＵ１１からの通知を受けてから（Ｓ１１１），それぞれに設定された時間の経過後に前記省電力モードへ移行するよう制御されるので，設定時間の大小によって前記ＣＰＵ１１及び他の前記周辺装置１２１，１２２，…相互間において，前記省電力モードへの移行順序を制御でき，確実に前記省電力モードへ移行させることができる。
また，前記ＣＰＵ１１から前記周辺装置１２１，１２２，…側への通知が，標準的に設けられる前記システムバス１８１を介して行われるため，特別な出力線等を設ける必要がなく，前記ＣＰＵ１１の特徴である柔軟な拡張性を損なうこともない。
さらに，前記省電力モード移行時間が前記システムバス１８１を介して設定可能であるので，前記周辺装置１２１，１２２，…の構成が変わった場合でも，例えば不揮発性ＲＡＭ等に記憶された時間の変更等で容易に対応可能であり，より柔軟性の高い情報処理装置とすることができる。
【００２０】
一方，前記クロック制御回路１６（図４）においては，前記主クロック停止タイマ回路１６３３により，前記主クロック停止制御レジスタ１６３１の内容の確認（Ｓ１２１）が行われつつ，前記ＣＰＵ１１からのアクセスがあるまで待機状態となっている（Ｓ１２２→Ｓ１２１）。そして，前記ＣＰＵ１１からのアクセスが検知されると（Ｓ１２２のＹｅｓ側），前記主クロック停止タイマ回路１６３３により，前記主クロック停止タイマ設定レジスタ１６３２から時間情報が読み出される（Ｓ１２３）。該時間情報は，前記ＣＰＵ１１からのアクセスがあってから，前記主クロック信号１７２１の供給を停止させるまで（即ち，当該クロック制御回路１６を前記省電力モードへ移行させるまで）の待ち時間（以下，主クロック停止モード移行時間という）であり，前記ＣＰＵ１１に予め登録された情報が，当該情報処理装置Ｘの起動時等に，前記ＣＰＵ１１から前記システムバス１８１を介して予め設定されるものである。
前記主クロック停止モード移行時間は，前述した前記周辺装置制御回路１３１，１３２，…（図２）における前記省電力モード移行時間のうち，最長の時間以上の時間に設定される。
【００２１】
次に，前記主クロック停止タイマ回路１６３３が計時を開始し，前記主クロック停止モード移行時間が経過した時点で，前記高速クロック制御回路１６２１及び前記主クロック制御回路１６２２に主クロック停止信号１６７３が出力される（Ｓ１２４）。
さらに，前記主クロック停止信号１６７３を入力した前記高速クロック制御回路１６２１及び前記主クロック制御回路１６２２により，前記ＰＬＬ１６１への前記高速クロック１７１１の供給，及び前記主クロック１７２１の出力が停止された後（Ｓ１２５），前記クロック制御回路１６における前記省電力モードへの移行動作が終了する。
このように，前記ＣＰＵ１１からの通知を受けてから（Ｓ１２１），所定時間の経過後に前記主クロック１７２１の出力が停止されるので，前記周辺装置１２１，１２２，…が前記省電力モードへ移行している最中に前記主クロック１７２１が停止されることがなく，確実に前記省電力モードへ移行できる。
【００２２】
次に，図６を用いて，前記ＣＰＵ１１，前記クロック制御回路１６，及び前記周辺装置１２１，１２２，…が，前記省電力モードからもとの状態へ復帰する動作手順，及び復帰のトリガーとなる信号を生成する前記インタラプト制御回路１４の動作手順について説明する。
まず，前記インタラプト制御回路１４（図３）においては，前記外部インタラプトマスク回路１４３１及び前記内部インタラプトマスク回路１４３２，１４３３，…により，前記インタラプトマスクレジスタ１４２の内容が確認され，所定のマスク命令（前記内・外部割込みマスク命令に該当）が設定されている場合は，これが読み出される（Ｓ２０１）。前記マスク命令は，前記ＣＰＵ１１により，当該情報処理装置Ｘの起動時等に前記システムバス１８１を介して予め設定されるものであり，後述する前記外部及び内部インタラプト信号１９１，１９２１，１９２２，…のうち，その入力を無視するものについてのみ設定される。これにより，復帰のトリガーとして用いるもの，用いないものを任意に設定できるのでより柔軟性の高いものとなる。
さらに，前記外部及び内部インタラプトマスク回路１４３１，１４３２，…により，本情報処理装置Ｘの外部から入力される所定の外部インタラプト信号１９１及び前記周辺装置制御回路１３１，１３２，…における前記周辺装置主制御回路１３１１によって生成される所定の前記内部インタラプト信号１９２１，１９２２，…の入力が確認される（Ｓ２０２）。これらインタラプト信号１９１，１９２１，１９２２…は，前記省電力モードから復帰するトリガーとなる信号である。
前記内部インタラプト信号１９２１の例としては，前記周辺装置１２１，１２２，…がキーボードや外部装置との通信装置である場合に，キー入力や前記外部装置からの通信入力があった際に発生する信号等がある。前記内部インタラプト信号１９２１，１９２２，…を生成する前記周辺装置主制御回路１３１１は，対応する前記周辺装置１２１，１２２，…の特性に応じて個別に構成される。
前記外部及び内部インタラプトマスク回路１４３１，１４３２，…は，前記マスク命令が設定されている前記外部及び内部インタラプト信号１９１，１９２１，１９２２…については，その入力が無視され，前記マスク命令が設定されていない前記外部及び内部インタラプト信号１９１，１９２１，１９２２，…が入力された場合のみ，所定の信号１４７１，１４７２，…が前記復帰インタラプト生成回路１４１へ出力されるよう構成されている。
【００２３】
次に，前記復帰インタラプト生成回路１４１により，前記マスク命令が設定されていない前記外部及び内部インタラプト信号１９１，１９２１，１９２２，…の入力の有無（即ち，前記外部及び内部インタラプトマスク回路１４３１，１４３２，１４３３，…からの所定の信号１４７１，１４７２，…の有無）がチェックされ（Ｓ２０３），いずれの入力もない場合には，Ｓ２０１へ戻って前述した動作が繰り返される（Ｓ２０１〜Ｓ２０３）。
一方，前記復帰インタラプト生成回路１４１により，前記マスク命令が設定されていない前記外部及び内部インタラプト信号１９１，１９２１，１９２２，…のうちいずれか１つでも入力があった場合は（Ｓ２０３のＹｅｓ側），所定の復帰インタラプト信号１９３が生成され，該信号が前記クロック制御回路１６，前記周辺装置制御回路１３１，１３２，…，及び前記インタラプト遅延タイマ回路１４５に出力される（Ｓ２０４）。該復帰インタラプト信号１９３がトリガーとなって，前記クロック制御回路１６及び前記周辺装置制御回路１３１，１３２，…が，前記省電力モードからの復帰動作に入る。これらの復帰動作については後述する。
次に，前記復帰インタラプト信号１９３が入力された前記インタラプト遅延タイマ回路１４５により，前記インタラプト遅延タイマ設定レジスタ１４４から所定の遅延時間（以下，復帰割込み信号遅延時間という）が読み出され，前記復帰インタラプト信号１９３を前記復帰割込み信号遅延時間だけ遅延させた信号である遅延インタラプト信号１９４（前記遅延割込み信号に該当）が生成されて前記ＣＰＵ１１に出力された後（Ｓ２０６），前記インタラプト制御回路１４の復帰動作が終了する。前記ＣＰＵ１１は，前記遅延インタラプト信号１９４の入力により，前記省電力状態からもとの状態に復帰する。
前記復帰割込み信号遅延時間は，少なくとも前記ＣＰＵ１１が前記省電力モードからもとの状態へ復帰する際にアクセスする前記周辺装置１２１，１２２，…が，前記省電力モードからの復帰に要する時間以上に設定される。これにより，前記ＣＰＵ１１が，前記周辺装置１２１，１２２，…に対し，その復帰が完了する前にアクセスしてしまうことがなく，正常に復帰できることとなる。
【００２４】
一方，前記クロック制御回路１６（図４）においては，前記主クロック復帰タイマ回路１６４２及び前記高速クロック制御回路１６２１が，前記インタラプト制御回路１４（図３）で生成される前記復帰インタラプト信号１９３の入力待ち状態であり（Ｓ２２１，Ｓ２２２），前記復帰インタラプト信号１９３が入力されると（Ｓ２２２のＹｅｓ側），前記高速クロック制御回路１６２１により前記ＰＬＬ１６１への前記高速クロック信号１７１１の出力が復帰される（Ｓ２２３）。これにより，前記ＰＬＬ１６１が停止状態から稼動状態へ復帰する。
次に，前記主クロック復帰タイマ回路１６４２により，前記主クロック復帰タイマ設定レジスタ１６４１から，時間情報が読み出され（Ｓ２２４），該待ち時間経過後に前記主クロック制御回路１６２２に対して主クロック復帰信号１６７２が出力される（Ｓ２２５）。さらに，前記主クロック制御回路１６２２は，前記主クロック復帰信号１６７２が入力されると，前記ＰＬＬ１６１の出力信号である前記主クロック信号１７２１の出力（前記インタラプト制御回路１４及び前記周辺装置制御回路１３１，１３２，…への供給）が復帰された後（Ｓ２２６），前記クロック制御回路１６の復帰動作が終了する。
前記主クロック復帰タイマ設定レジスタ１６４１に設定される前記時間情報は，前記復帰インタラプト信号１９３の入力があってから，前記主クロック信号１７２１の供給を再開させるまで（即ち，当該クロック制御回路１６を前記省電力モードから復帰させるまで）の待ち時間（以下，主クロック停止モード復帰時間という）であり，前記ＣＰＵ１１に予め登録された情報が，当該情報処理装置Ｘの起動時等に，前記ＣＰＵ１１から前記システムバス１８１を介して予め設定されるものである。該主クロック停止モード復帰時間は，前記ＰＬＬ１６１に前記主クロック１７１１の出力が再開されてから，前記ＰＬＬ１６１の出力である前記主クロック信号１７２１が安定するまでに要する時間以上に設定される。これにより，前記主クロック信号が不安定な状態のままで前記周辺装置１２１，１２２，…に供給されることによって，前記周辺装置１２１，１２２，…が誤動作してしまうことを防止できる。
【００２５】
一方，前記周辺装置制御回路１３１，１３２，…（図２）においては，前記省電力モード制御回路１３１２により，前記省電力モード強制復帰レジスタ１３１４４の内容が確認され（Ｓ２１１），後述する所定の強制復帰命令が設定されていない場合には（Ｓ２１２のＮｏ側），前記インタラプトマスク回路１３１５２により，前記インタラプトマスクレジスタ１３１５１の内容が確認され，所定の復帰インタラプトマスク命令（前記復帰割込みマスク命令に該当）が設定されている場合は，これが読み出される（Ｓ２１３）。
【００２６】
さらに，前記インタラプトマスク回路１３１５２により，前記インタラプト制御回路１４から出力される前記復帰インタラプト信号１９３の入力が確認される（Ｓ２１４）。該復帰インタラプト信号１９３が，前記周辺装置制御回路１３１，１３２，…が前記省電力モードから復帰するトリガーとなる。
前記インタラプトマスク回路１３１５２は，前記インタラプトマスクレジスタ１３１５１に前記復帰インタラプトマスク命令が設定されていない場合のみ，所定の信号１３１７２が前記省電力モード復帰タイマ回路１３１４６へ出力されるよう構成されている。即ち，前記復帰インタラプトマスク命令が設定されている場合には，前記復帰インタラプト信号１９３の入力は無視される。
【００２７】
次に，前記省電力モード復帰タイマ回路１３１４６により，前記復帰インタラプトマスク命令が設定されていない場合の前記復帰インタラプト信号１９３の入力の有無（即ち，前記インタラプトマスク回路１３１５２からの所定の信号１３１７２の有無）がチェックされ（Ｓ２１５），該入力がない場合には，Ｓ２１１へ戻って前述した動作が繰り返される（Ｓ２１１〜Ｓ２１５）。
一方，前記復帰インタラプトマスク命令が設定されていない状態で前記復帰インタラプト信号１９３の入力があった場合には（Ｓ２１５のＹｅｓ側），前記省電力モード復帰タイマ回路１３１４６により，前記省電力モード復帰タイマ設定レジスタ１３１４３から所定の時間情報が読み出される（Ｓ２１６）。該時間情報は，前記復帰インタラプト信号１９３の入力があってから，当該周辺装置制御回路１３１，１３２，…に接続された前記周辺装置１２１，１２２，…を前記省電力モードからもとの状態へ復帰させるまでの待ち時間（以下，省電力モード復帰時間という）であり，前記ＣＰＵ１１に予め登録された情報が，当該情報処理装置Ｘの起動時等に，前記システムバス１８１を介して予め設定されるものである。該省電力モード復帰時間は，前記省電力モード移行時間と同様に，前記クロック制御回路１６及び他の周辺装置制御回路１３１，１３２，…相互間において，正しい復帰順序となるように設定される。
【００２８】
次に，前記省電力モード復帰タイマ回路１３１４６が計時を開始し，前記省電力モード復帰時間が経過した時点で，前記省電力モード制御回路１３１２に対して省電力モード復帰信号１３１６６が出力される（Ｓ２１７）。
次に，前記省電力モード復帰信号１３１６６を入力した前記省電力モード制御回路１３１２により，前記主クロックマスク回路１３１３及び前記周辺装置主制御回路１３１１に対し，前記周辺装置１２１，１２２，…を復帰させる旨を表すモード制御信号１３１８が出力される（Ｓ２１８）。
さらに，前記モード制御信号１３１８を入力した前記主クロックマスク回路１３１３及び前記周辺装置主制御回路１３１１により，接続された前記周辺装置１２１，１２２，…が前記省電力モードからもとの状態へ復帰するよう制御された後（Ｓ２１９），前記周辺装置制御回路１３１，１３２，…における前記省電力モードからの復帰動作が終了する。
【００２９】
一方，前記省電力モード強制復帰レジスタに前記強制復帰命令が設定されており，これが前記省電力モード制御回路１３１２により読み出された場合は（Ｓ２１２のＹｅｓ側），他の条件にかかわらず，前記省電力モード制御回路１３１２により，前記周辺装置１２１，１２２，…を復帰させる旨を表すモード制御信号１３１８が出力され（Ｓ２１８），前記主クロックマスク回路１３１３及び前記周辺装置主制御回路１３１１により，接続された前記周辺装置１２１，１２２，…が前記省電力モードからもとの状態へ復帰するよう制御される（Ｓ２１９）。
前記復帰インタラプトマスク命令は，前記ＣＰＵ１１により前記システムバス１８１を介して，前記周辺装置制御回路１３１，１３２，…それぞれについて予め設定されるものであり，前記復帰インタラプト信号１９３の入力を無視するものについてのみ設定される。前記復帰インタラプトマスク命令の設定と，前記省電力モード強制復帰レジスタへのアクセスにより，前記周辺装置１２１，１２２，…を，前記ＣＰＵ１１の前記省電力モードからの復帰に連動させずに，前記ＣＰＵ１１から任意のタイミングで復帰させることができる。例えば，ハードディスク等，必ずしも常時は使用しない周辺装置１２１，１２２，…については，前記復帰インタラプトマスク命令を設定しておき，前記ＣＰＵ１１が復帰後，アクセスが必要となった時点で前記省電力モード強制復帰レジスタ１３１４４にアクセスして復帰させる制御を行うことでより省電力化が図れることとなる。
【００３０】
【発明の効果】
以上説明したように，本発明によれば，ＣＰＵ及び周辺装置相互間における省電力モードからもとの状態への復帰の順序を制御する手段を有しているので，省電力モードからもとの状態への復帰の際にアクセスされるＲＯＭやＲＡＭ等の周辺装置の省電力モードからもとの状態への復帰を正常に行える。さらに，その結果としてより省電力化が図れることとなる。さらに，ＣＰＵと連動させて省電力モードから復帰させたくない周辺装置にも対応でき，任意のタイミングで周辺装置を省電力モードから復帰させることもできる。
また，省電力モードからもとの状態への復帰の順序が，バスに接続されたレジスタに時間情報を再設定するだけで変更できるので，システム構成の変更等に柔軟に対応でき，より拡張性の高い情報処理装置となる。
また，ＣＰＵから周辺装置に対する通知が，標準的に設けられるバスを介して行われるので，特別に出力線等を設ける必要がなく，システム構成の変更に柔軟に対応できるというＣＰＵの特徴が失われることがない。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る情報処理装置Ｘの構成を表すブロック図。
【図２】本発明の実施の形態に係る情報処理装置Ｘを構成する周辺装置制御回路の構成例を表すブロック図。
【図３】本発明の実施の形態に係る情報処理装置Ｘを構成するインタラプト制御回路の構成例を表すブロック図。
【図４】本発明の実施の形態に係る情報処理装置Ｘを構成するクロック制御回路１６の構成例を表すブロック図。
【図５】本発明の実施の形態に係る情報処理装置Ｘにおける省電力モードへの移行手順を表すフローチャート。
【図６】本発明の実施の形態に係る情報処理装置Ｘにおける省電力モードからの復帰手順を表すフローチャート。
【符号の説明】
１１…ＣＰＵ
１４…インタラプト制御回路
１６…クロック制御回路
１１１，１６１…ＰＬＬ（Phase Locked Loop）
１２１，１２２，，…周辺装置
１３１，１３２，，…周辺装置制御回路
１４１…復帰インタラプト生成回路
１４２…インタラプトマスクレジスタ
１４４…インタラプト遅延タイマ設定レジスタ
１４５…インタラプト遅延タイマ回路
１５１…高速発信器
１５２…低速発信器
１６５…副クロック選択回路
１８１…システムバス
１９１…外部インタラプト信号
１９３…復帰インタラプト信号
１９４…遅延インタラプト信号
１３１１…周辺装置主制御回路
１３１２…省電力モード制御回路
１３１３…主クロックマスク回路
１４３１…外部インタラプトマスク回路
１４３２，１４３３，，…内部インタラプトマスク回路
１６２１…高速クロック制御回路
１６２２…主クロック制御回路
１６３１…主クロック停止制御レジスタ
１６３２…主クロック停止タイマ設定レジスタ
１６３３…主クロック停止タイマ回路
１６４１…主クロック復帰タイマ設定レジスタ
１６４２…主クロック復帰タイマ回路
１７１１…高速クロック信号
１７１２…低速クロック信号
１７２１…主クロック信号
１７２２…副クロック信号
１８２１，１８２２，，…制御線
１９２１，１９２２，，…内部インタラプト信号
１３１４１…省電力モード移行制御レジスタ
１３１４２…省電力モード移行タイマ設定レジスタ
１３１４３…省電力モード復帰タイマ設定レジスタ
１３１４４…省電力モード強制復帰レジスタ
１３１４５…省電力モード移行タイマ回路
１３１４６…省電力モード復帰タイマ回路
１３１５１…インタラプトマスクレジスタ
１３１５２…インタラプトマスク回路
Ｓ１０１，Ｓ１０２，，…処理手順（ステップ）
【図１】
0003983026.tif 000002
【図２】
0003983026.tif 000003
【図３】
0003983026.tif 000004
【図４】
0003983026.tif 000005
【図５】
0003983026.tif 000006
【図６】
0003983026.tif 000007