(57)【特許請求の範囲】
【請求項１】
第１電源配線と、
該第１電源配線と異なる配線層に該第１電源配線に沿って配置された第２電源配線と、
該第１及び第２電源配線の幅方向一端側に該第１及び第２電源配線の長手方向に沿って並置され、電流路の一端が共通に接続された第１トランジスタ対と、
該第１及び第２電源配線の該幅方向一端側に該第１及び第２電源配線の長手方向に沿って並置され、電流路の一端が共通に接続された第２トランジスタ対と、
該第１及び第２電源配線の幅方向他端側に該第１トランジスタ対と対向して一方のトランジスタが配置され、該第１及び第２電源配線の該幅方向他端側に該第２トランジスタ対と対向して他方のトランジスタが配置され、電流路の一端が共通に接続された第３トランジスタ対と、
該第１トランジスタ対の該共通に接続された電流路の一端と該第３トランジスタ対の該一方のトランジスタの電流路他端との間に接続され、該第１及び第２電源配線を横切って配置された第１配線と、
該第２トランジスタ対の該共通に接続された電流路の一端と該第３トランジスタ対の該他方のトランジスタの電流路他端との間に接続され、該第１及び第２電源配線を横切って配置された第２配線と、
該第１電源配線及び該第２電源配線を横切らずに一端が、該第１トランジスタ対の一方のトランジスタの電流路他端と該第２トランジスタ対の一方のトランジスタの電流路他端とに接続された第１負荷素子と、
該第１電源配線及び該第２電源配線を横切らずに一端が、該第１トランジスタ対の他方のトランジスタの電流路他端と該第２トランジスタ対の他方のトランジスタの電流路他端とに接続された第２負荷素子と、
が半導体基板に形成され、該第３トランジスタ対の該共通に接続された電流路の一端が配線、抵抗又はトランジスタを介して該第１電源配線に接続され、該第１及び第２負荷素子の他端が配線を介し該第２電源配線に接続され、該第１電源配線及び該第２電源配線を横切らない配線を介して該第３トランジスタ対の一方及び他方のトランジスタのゲートに信号が供給されることを特徴とするギルバートセル回路。
【請求項２】
第１電源配線と、
該第１電源配線に沿って配置された第２電源配線と、
該第１電源配線の幅方向一端側に該第１電源配線の長手方向に沿って並置され、電流路の一端が共通に接続された第１トランジスタ対と、
該第１電源配線の該幅方向一端側に該第１電源配線の長手方向に沿って並置され、電流路の一端が共通に接続された第２トランジスタ対と、
該第１電源配線の幅方向他端側に該第１トランジスタ対と対向して一方のトランジスタが配置され、該第１電源配線の該幅方向他端側に該第２トランジスタ対と対向して他方のトランジスタが配置され、電流路の一端が共通に接続された第３トランジスタ対と、
該第１トランジスタ対の該共通に接続された電流路の一端と該第３トランジスタ対の該一方のトランジスタの電流路他端との間に接続され、該第１電源配線を横切って配置された第１配線と、
該第２トランジスタ対の該共通に接続された電流路の一端と該第３トランジスタ対の該他方のトランジスタの電流路他端との間に接続され、該第１電源配線を横切って配置された第２配線と、
該第１電源配線及び該第２電源配線を横切らずに一端が、該第１トランジスタ対の一方のトランジスタの電流路他端と該第２トランジスタ対の一方のトランジスタの電流路他端とに接続された第１負荷素子と、
該第１電源配線及び該第２電源配線を横切らずに一端が、該第１トランジスタ対の他方のトランジスタの電流路他端と該第２トランジスタ対の他方のトランジスタの電流路他端とに接続された第２負荷素子と、
が半導体基板に形成され、該第３トランジスタ対の該共通に接続された電流路の一端が配線、抵抗又はトランジスタを介して該第１電源配線に接続され、該第１電源配線と該第２電源配線との間に該第１及び第２トランジスタ対並びに該第１及び第２負荷素子が位置するように、該第２電源配線が配置され、該第１及び第２負荷素子の他端が該第２電源配線に接続され、該第１電源配線及び該第２電源配線を横切らない配線を介して該第３トランジスタ対の一方及び他方のトランジスタのゲートに信号が供給されることを特徴とするギルバートセル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ギルバートセル回路に係り、特に、動作速度向上のため半導体基板上レイアウトを改良したギルバートセル回路に関する。
【０００２】
【従来の技術】
ギルバートセル回路は、アナログの乗算回路又はミクサ回路として、また、デジタルのイクスクルーシブオア回路や２：１セレクタとして用いられている。デジタル回路では、ギルバートセル回路を２個縦続接続することにより、ＤフリップフロップやＴフリップフロップを構成することができる。
【０００３】
図６は、デジタルのギルバートセル回路を示す。
【０００４】
この回路では、第１トランジスタ対Ｑ１及びＱ２のソースが共通に接続され、第２トランジスタ対Ｑ３及びＱ４のソースが共通に接続され、第３トランジスタ対Ｑ５及びＱ６のソースが共通に接続され、第１及び第２トランジスタ対のソースがそれぞれ第３トランジスタ対の一方及び他方のトランジスタのドレインに接続され、第３トランジスタ対のソースがトランジスタＱ７を介して電源配線ＶＳＳに接続されている。トランジスタＱ７は、そのゲートに一定の電位ＶＣが印加されて、定電流源として機能する。また、トランジスタＱ１及びＱ３のドレインが負荷素子ＬＤ１を介して電源配線ＶＤＤに接続され、トランジスタＱ２及びＱ４のドレインが負荷素子ＬＤ２を介して電源配線ＶＤＤに接続されている。図６中、Ｌ１〜Ｌ６は配線を示している。
【０００５】
このギルバートセル回路でイクスクルーシブオア回路を構成する場合には、トランジスタＱ２とＱ３のゲートが共通に接続され、トランジスタＱ１とＱ４のゲートが共通に接続される。そして、トランジスタＱ１及びＱ２のゲートに、互いに逆相の第１入力信号対ＩＮ１及び＊ＩＮ１が供給され、トランジスタＱ５及びＱ６のゲートに、互いに逆相の第２入力信号対ＩＮ２及び＊ＩＮ２が供給される。トランジスタＱ１及びＱ２のドレインからそれぞれ配線Ｌ５及びＬ６を介して、互いに逆相の出力信号対ＯＵＴ１及び＊ＯＵＴ１が取り出される。
【０００６】
図７は、図６の回路を半導体基板に形成した場合の概略パターンを示す。
【０００７】
トランジスタＱ１〜Ｑ７は、ギルバートセル回路のチップ上専有面積が狭くなり且つ素子間接続配線が短くなるように、互いに接近して配置されている。すなわち、第１トランジスタ対Ｑ１とＱ２とが互いに接近して配置され、第２トランジスタ対Ｑ３とＱ４とが互いに接近して配置され、第３トランジスタ対Ｑ５とＱ６とがそれぞれ第１及び第２トランジスタ対に接近して配置され、トランジスタＱ５とＱ６の間のスペースにトランジスタＱ７が配置されている。ＶＸＸは電源配線ＶＤＤ又はＶＳＳであり、例えば異なる配線層に電源配線ＶＤＤとＶＳＳとが互いに沿って配置されている。Ｃ１〜Ｃ７はそれぞれトランジスタＱ１〜Ｑ７のゲートラインと不図示のメタル配線との間を接続するための層間コンタクトホールである。
【０００８】
例えばフリップフロップを構成する場合には、このギルバートセル回路と同一構成のものが電源配線ＶＸＸに関し対称に、領域１０に配置される。この場合、両回路間を接続するために、トランジスタＱ５及びＱ６のゲートにそれぞれ接続される配線Ｌ１及びＬ２が、電源配線ＶＸＸを横切るように配置される。電源配線ＶＸＸは多くの回路で用いられるのでその幅が信号配線より充分広く、このため配線Ｌ１及びＬ２が長くなる。
【０００９】
一方、図７の回路の動作周波数は例えば１０〜４０ＧＨｚと高く、信号の反射を防止するためインピーダンス整合が重要になる。光通信技術の進展により近年ますます伝送容量が増加し、数年後には数十Ｔｂｉｔ／ｓに達するといわれており、特にこのような光通信に用いられる回路では、インピーダンス不整合を防止して動作を高速化する必要性が高い。
【００１０】
【発明が解決しようとする課題】
しかしながら、トランジスタ入力インピーダンスが配線インピーダンスと大きく異なるため、配線Ｌ１及びＬ２のように電源配線ＶＸＸを横切って引き延ばすと、インピーダンス不整合により信号反射が生じて信号波形が鈍り、動作の高速化が妨げられる。
【００１１】
トランジスタ群Ｑ１〜Ｑ７の、図７と反対側に、トランジスタ群に接近して図８に示すように電源配線ＶＸＸを配置した場合には、配線Ｌ５及びＬ６が電源配線ＶＸＸを横切るので、これらが長くなって上記と同じ問題が生じる。また、論理値の遷移に伴う負荷素子ＬＤ１及びＬＤ２の電流変化により配線Ｌ５及びＬ６の電位変動が、他の配線部よりも大きいので、配線Ｌ５及びＬ６と電源配線ＶＸＸとの間の容量結合による動作速度の低下がさらに大きくなる。
【００１２】
本発明の目的は、本発明者によるこのような分析に基づき、動作速度を向上させることが可能な半導体基板上レイアウトのギルバートセル回路を提供することにある。
【００１３】
【課題を解決するための手段及びその作用効果】
本発明によるギルバートセル回路は半導体基板に形成され、その一態様では、第１電源配線の幅方向一端側に、該第１電源配線の長手方向に沿って第１及び第２トランジスタ対が並置され、該第１電源配線の幅方向他端側に第３トランジスタ対の一方及び他方がそれぞれ該第１及び第２トランジスタ対と対向して配置され、該第１トランジスタ対の該共通に接続された電流路の一端と該第３トランジスタ対の該一方のトランジスタの電流路他端との間に接続された配線Ｌ３が、該第１電源配線を横切って配置され、該第２トランジスタ対の該共通に接続された電流路の一端と該第３トランジスタ対の該他方のトランジスタの電流路他端との間に接続された配線Ｌ４が、該第１電源配線を横切って配置されている。
【００１４】
この構成によれば、第３トランジスタ対の制御入力端に接続される配線Ｌ１及びＬ２が電源配線を横切らないようにすることができるので、該配線Ｌ１及びＬ２の長さを図７の場合よりも短くすることができ、したがって、インピーダンス不整合を低減して信号の鈍化を防止することにより、動作速度をより高速化することができる。同様に、負荷素子と第１及び第２トランジスタ対との間に接続される配線Ｌ５及びＬ６が電源配線を横切らないようにすることができるので、該配線Ｌ５及びＬ６の長さを図８の場合よりも短くすることができ、したがって、インピーダンス不整合を低減して信号の鈍化を防止することにより、動作速度をより高速化することができる。
【００１５】
また、配線Ｌ５及びＬ６が電源配線ＶＸＸから、図８の場合よりも離れているので、これらの間の容量結合による動作速度の低下を低減することができる。しかも、論理値遷移に伴う配線Ｌ３及びＬ４の電圧変動が比較的低いので、配線Ｌ３及びＬ４と電源配線ＶＸＸとの間の容量結合による動作速度の低下をさらに小さくすることができる。
【００１６】
したがって、上記構成のギルバートセル回路によれば、従来よりもその動作速度を向上させることができ、特に光通信装置の動作速度向上に寄与するところが大きい。
【００１７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１９】
図１は、以下に説明する本発明の各実施形態に共通の、ギルバートセル回路の半導体基板上概略パターンを示す。
【００２０】
このギルバートセル回路は、回路素子Ｘ７以外は図６の回路と同一である。回路素子Ｘ７は、ギルバートセル回路がデジタルの場合、電流源として用いられるトランジスタであり、アナログの場合、配線又は抵抗である（例えば特開２００１−１２７５５５参照）。また、高速動作のため、トランジスタとしてＭＥＳ型ＦＥＴが用いられている。
【００２１】
電源配線ＶＸＸは、図６中の電源配ＶＤＤ又はＶＳＳである。第１トランジスタ対Ｑ１及びＱ２は、電源配線ＶＸＸの幅方向一端側に、電源配線ＶＸＸの長手方向に沿って並置され、そのソースが共通に接続されている。同様に、第２トランジスタ対Ｑ３及びＱ４は、電源配線ＶＸＸの該幅方向一端側に、電源配線ＶＸＸの長手方向に沿って並置され、そのソースが共通に接続されている。負荷素子ＬＤ１及びＬＤ２は、一列に配置されたトランジスタＱ１〜Ｑ４に関し、電源配線ＶＸＸと反対側に配置されている。負荷素子ＬＤ１の一端は配線Ｌ５を介しトランジスタＱ２及びＱ４のドレインに接続され、負荷素子ＬＤ２の一端は配線Ｌ６を介しトランジスタＱ１及びＱ３のドレインに接続されている。
【００２２】
一方、第３トランジスタ対Ｑ５及びＱ６は、電源配線ＶＸＸの幅方向他端側に配置され、トランジスタＱ５及びＱ６はそれぞれ第１及び第２トランジスタ対と対向して配置されている。トランジスタＱ５とＱ６の間のスペースには、上記回路素子Ｘ７が配置され、その一端とトランジスタＱ５及びＱ６のソースとの間が配線で接続されている。
【００２３】
第１トランジスタ対のソースとトランジスタＱ５のドレインとの間に接続された配線Ｌ３は、電源配線ＶＸＸを横切っている。同様に、第２トランジスタ対のソースとトランジスタＱ６のドレインとの間に接続された配線Ｌ４は、電源配線ＶＸＸを横切っている。
【００２４】
このようなレイアウトのギルバートセル回路によれば、配線Ｌ１及びＬ２の長さを図７の場合よりも短くすることができるので、インピーダンス不整合を低減して信号の鈍化を防止することにより、動作速度をより高速化することができる。同様に、配線Ｌ５及びＬ６の長さを図８の場合よりも短くすることができるので、インピーダンス不整合を低減して信号の鈍化を防止することにより、動作速度をより高速化することができる。
【００２５】
また、配線Ｌ５及びＬ６が電源配線ＶＸＸから、図８の場合よりも離れているので、これらの間の容量結合による動作速度の低下を低減することができる。しかも、論理値遷移に伴う配線Ｌ５及びＬ６の電圧変動が例えば５００ｍＶの場合、配線Ｌ３及びＬ４の電圧変動は通常２００〜２５０ｍＶと低いので、配線Ｌ３及びＬ４と電源配線ＶＸＸとの間の容量結合による動作速度の低下をさらに小さくすることができる。
【００２６】
したがって、図１のようなレイアウトのギルバートセル回路によれば、従来よりもその動作速度を向上させることができ、特に光通信装置の動作速度向上に寄与するところが大きい。
【００２７】
［第１実施形態］
図２は、本発明の第１実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す。
【００２８】
このレイアウトでは、図１の電源配線ＶＸＸがＶＳＳとして用いられ、電源配線ＶＳＳがトランジスタＱ７のソースに接続されている。図２では、電源配線ＶＤＤは図示省略されている。
【００２９】
［第２実施形態］
図３は、本発明の第２実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す。
【００３０】
このレイアウトでは、図１の電源配線ＶＸＸがＶＤＤとして用いられ、電源配線ＶＤＤが配線Ｌ８を介し負荷素子ＬＤ１及びＬＤ２の一端に接続されている。図３では、電源配線ＶＳＳは図示省略されている。
【００３１】
［第３実施形態］
図４は、本発明の第３実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す。
【００３２】
このレイアウトでは、図１の電源配線ＶＸＸと同じ位置に、電源配線ＶＤＤとＶＳＳとが異なる配線層に互いに沿って配置され、それぞれ図３及び図２のように接続されている。
【００３３】
［第４実施形態］
図５は、本発明の第４実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す。
【００３４】
このレイアウトでは、電源配線ＶＳＳが図２と同様に配置され、電源配線ＶＤＤが、負荷素子ＬＤ１及びＬＤ２の一端側に配置されて負荷素子ＬＤ１及びＬＤ２の一端に接続されている。
【００３５】
なお、本発明には外にも種々の変形例が含まれる。
【００３６】
例えば、本発明に用いられるトランジスタはＭＥＳ構造のＦＥＴに限定されず、ＭＩＳ構造のＦＥＴやバイポーラトランジスタであってもよい。また、本発明はアナログ回路であっても上記理由と同じ理由により、動作速度の向上と信号波形の鈍化低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態に共通の、ギルバートセル回路の半導体基板上概略パターンを示す図である。
【図２】本発明の第１実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す図である。
【図３】本発明の第２実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す図である。
【図４】本発明の第３実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す図である。
【図５】本発明の第４実施形態の、ギルバートセル回路の半導体基板上概略パターンを示す図である。
【図６】従来のデジタルのギルバートセル回路を示す図である。
【図７】図６の回路を半導体基板に形成した場合の従来の概略パターンを示す図である。
【図８】図６の回路を半導体基板に形成した場合の従来の他の概略パターンを示す図である。
【符号の説明】
Ｑ１〜Ｑ７  トランジスタ
Ｘ７  回路素子
Ｃ１〜Ｃ７  コンタクトホール
Ｌ１〜Ｌ８  配線
ＬＤ１、ＬＤ２  負荷素子
ＶＤＤ、ＶＳＳ  電源配線
【図１】
0003976540.tif 000002
【図２】
0003976540.tif 000003
【図３】
0003976540.tif 000004
【図４】
0003976540.tif 000005
【図５】
0003976540.tif 000006
【図６】
0003976540.tif 000007
【図７】
0003976540.tif 000008
【図８】
0003976540.tif 000009