(57)【特許請求の範囲】
【請求項１】
入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路であって、
それぞれが予め定められた第１の容量値を有する第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタ、
前記差動増幅器の前記第１の入力端子と基準電位のラインとの間に接続されて前記入力電圧で充電され、前記第１の容量値のＮ倍の第２の容量値を有する第Ｎ＋１のキャパシタ、
前記差動増幅器の前記出力端子と前記第２の入力端子とを接続して前記入力電圧に前記オフセット電圧を加算した電圧を前記差動増幅器に出力させるとともに、前記第１〜第Ｎのキャパシタを前記差動増幅器の前記出力端子と前記第１の入力端子との間に並列接続して充電させるための第１の切換手段、および
前記第１の切換手段を用いて充電された前記第１〜第Ｎのキャパシタを前記差動増幅器の前記第２の入力端子と前記出力端子との間に直列接続して、前記オフセット電圧を補償した電圧を前記差動増幅器に出力させるための第２の切換手段を備える、オフセット電圧補償回路。
【請求項２】
入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路であって、
それぞれが予め定められた第１の容量値を有する第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタ、
その一方電極が基準電位のラインに接続されて前記入力電圧で充電され、前記第１の容量値のＮ倍の第２の容量値を有する第Ｎ＋１のキャパシタ、
前記差動増幅器の前記出力端子と前記第１の入力端子とを接続して前記差動増幅器の前記第２の入力端子に与えられた前記入力電圧に前記オフセット電圧を加算した電圧を前記差動増幅器に出力させるとともに、前記第１〜第Ｎのキャパシタを前記差動増幅器の前記出力端子と前記第Ｎ＋１のキャパシタの他方電極との間に並列接続して充電させるための第１の切換手段、および
前記第１の切換手段を用いて充電された前記第１〜第Ｎのキャパシタを前記差動増幅器の前記第１の入力端子と前記出力端子との間に直列接続して、前記オフセット電圧を補償した電圧を前記差動増幅器に出力させるための第２の切換手段を備える、オフセット電圧補償回路。
【請求項３】
さらに、前記第１の切換手段を用いて前記第１〜第Ｎのキャパシタを充電させる前に、前記第１〜第Ｎのキャパシタの各々の電極間を接続して放電させるための第３の切換手段を備える、請求項１または請求項２に記載のオフセット電圧補償回路。
【請求項４】
入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路であって、
予め定められた第１の容量値を有する第１のキャパシタ、
その一方電極が基準電位のラインに接続されて前記入力電圧で充電され、前記第１の容量値よりも大きな第２の容量値を有する第２のキャパシタ、
前記差動増幅器の前記第２の入力端子と前記基準電位のラインとの間に接続されて前記入力電圧で充電され、前記第２のキャパシタと同じ容量値を有する第３のキャパシタ、
前記差動増幅器の前記出力端子と前記第１の入力端子とを接続して、前記差動増幅器の前記第２の入力端子に与えられた前記入力電圧に前記オフセット電圧を加算した電圧を前記差動増幅器に出力させるとともに、前記第１のキャパシタを前記差動増幅器の前記出力端子と前記第２のキャパシタの他方電極との間に接続して充電させるための第１の切換手段、および
前記第１の切換手段を用いて充電された前記第１のキャパシタを前記差動増幅器の前記第１の入力端子と前記出力端子との間に接続して、前記オフセット電圧を補償した電圧を前記差動増幅器に出力させるための第２の切換手段を備える、オフセット電圧補償回路。
【請求項５】
さらに、前記第１の切換手段を用いて前記第１のキャパシタを充電させる前に、前記第１のキャパシタの電極間を接続して放電させるための第３の切換手段を備える、請求項４に記載のオフセット電圧補償回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はオフセット電圧補償回路に関し、特に、入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路に関する。
【０００２】
【従来の技術】
図２６は、従来の差動増幅器２０の構成を示す回路図である。
【０００３】
図２６を参照して、この差動増幅器２０は、定電流源２１、ＰチャネルＭＯＳトランジスタ２２，２３および抵抗素子２４，２５を含む。ＰチャネルＭＯＳトランジスタ２２と２３は同じサイズであり、抵抗素子２４と２５は同じ抵抗値を有する。
【０００４】
定電流源２１は、第１電源電位ＶＣＣのラインとノードＮ２１との間に接続される。ＰチャネルＭＯＳトランジスタ２２は、ノードＮ２１とノードＮ２２の間に接続され、そのゲートは反転入力端子２０ａに接続される。ＰチャネルＭＯＳトランジスタ２３は、ノードＮ２１とＮ２３の間に接続され、そのゲートは非反転入力端子２０ｂに接続される。抵抗素子２４，２５は、それぞれノードＮ２２，Ｎ２３と第２電源電位ＶＳＳのラインとの間に接続される。
【０００５】
定電流源２１の出力電流Ｉb は、ＰチャネルＭＯＳトランジスタ２２と２３に分流される。入力端子２０ａの電位ＶIN1 と入力端子２０ｂの電位ＶIN2 とが同一である場合は、ＰチャネルＭＯＳトランジスタ２２に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２３に流れる電流Ｉb2とが同一になってノードＮ２２の電位ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。したがって、差動増幅器２０の出力電圧ＶOUT ＝ＶOUT1−ＶOUT2は０（Ｖ）となる。
【０００６】
また、入力電位ＶIN1 が入力電位ＶIN2 よりも低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1がＶOUT2よりも高くなる。したがって、出力電圧ＶOUT は正の電圧となる。また、入力電位ＶIN1 が入力電位ＶIN2 よりも高い場合は、Ｉb1がＩb2よりも小さくなり、ＶOUT1がＶOUT2よりも低くなる。したがって、出力電圧ＶOUT は負の電圧となる。この出力電圧ＶOUT は、入力電位差ＶIN2 −ＶIN1 を増幅した電圧となる。
【０００７】
しかし、このような差動増幅器２０では、ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差があったり、抵抗素子２４と２５の抵抗値に差がある場合は、入力電位ＶIN1 とＶIN2 が等しいときでも出力電圧ＶOUT は０（Ｖ）にならない。このときの出力電圧は、オフセット電圧と呼ばれる。
【０００８】
図２７は、差動増幅器のオフセット電圧を補償するためのオフセット電圧補償機能を有する電圧フォロワ３０の構成を示す回路図である。このような電圧フォロワ３０は、たとえばEuro Display '96（p.247 〜250 ）に開示されている。
【０００９】
図２７を参照して、この電圧フォロワ３０は、差動増幅器３１、スイッチ３２〜３４およびキャパシタ３５，３６を含む。差動増幅器３１以外の素子３２〜３６はオフセット電圧補償回路を構成する。スイッチ３２は、差動増幅器３１の出力端子３１ｃと反転入力端子３１ａとの間に接続される。スイッチ３３，３４は、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂとの間に直列接続される。
【００１０】
キャパシタ３５は、スイッチ３３と３４の間のノードと差動増幅器３１の反転入力端子３１ａとの間に接続される。キャパシタ３５は、所定の容量値Ｃofを有し、差動増幅器３１のオフセット電圧Ｖofを電荷として保持する。キャパシタ３６は、差動増幅器３１の非反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの間に接続される。キャパシタ３６は、所定の容量値Ｃa を有し、入力電位ＶINを電荷として保持する入力回路を構成する。差動増幅器３１の非反転入力端子３１ｂおよび出力端子３１ｃは、それぞれ電圧フォロワ３０の入力端子および出力端子となる。
【００１１】
次に、この電圧フォロワ３０の動作について説明する。初期状態として、キャパシタ３６には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられているものとする。ステップＳ１では、図２８に示すように、スイッチ３２，３３がオンし、キャパシタ３５に蓄えられていた電荷が消去（リセット）される。ステップＳ２では、図２９に示すように、リセットが終了したのでスイッチ３３がオフする。
【００１２】
ステップＳ３では、図３０に示すように、スイッチ３４がオンし、オフセット電圧Ｖofが検出される。すなわち、キャパシタ３５にはオフセット電圧Ｖof分の電荷ΔＱが蓄えられ、キャパシタ３６の電荷がΔＱだけ増加してＱa ＋ΔＱとなり、キャパシタ３６の端子電圧がＶINからＶIN′に変化する。このとき、以下の式が成り立つ。
【００１３】
【数１】
0003998343.tif 000002
【００１４】
ステップＳ４では、図３１に示すように、オフセット電圧Ｖofの検出が終了したので、スイッチ３４がオフする。ステップＳ５では、図３２に示すように、スイッチ３２がオフしてスタンバイ状態となる。ステップＳ６では、図３３に示すように、スイッチ３３がオンし、検出したオフセット電圧Ｖofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、電圧フォロワ３０の出力電圧ＶOUT がオフセット電圧Ｖof分だけ低下する。このとき電圧フォロワ３０の出力電圧ＶOUT は次の式で表わされる。
【００１５】
【数２】
0003998343.tif 000003
【００１６】
したがって、この電圧フォロワ３０では、オフセット電圧はＣof／Ｃa 倍に低減化される。
【００１７】
【発明が解決しようとする課題】
しかし、従来の電圧フォロワ３０では、ＣofにくらべてＣa を十分に大きくする必要があったので、キャパシタ３６の電極面積を十分に大きくする必要があり、レイアウト面積が大きくなるという問題があった。
【００１８】
また、オフセット電圧Ｖofを検出するとき（ステップＳ３）、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂがキャパシタ３５を介して接続されるので、差動増幅器３１の周波数特性やオフセット電圧Ｖofの大きさによっては発振状態が生じ、オフセット電圧Ｖofを正確に検出できなくなる。図３４は、従来の電圧フォロワ３０の矩形波応答を示す波形図である。この図からステップ３において発振状態が生じ、電圧ＶIN，ＶOUT が大きく変化することがわかる。
【００１９】
また、オフセット電圧Ｖofを検出するとき（ステップＳ３）、キャパシタ３４と３６が接続されるので、電荷の移動によって入力電圧ＶINが大きく変化してしまうという問題があった。
【００２０】
これらの問題は、単結晶シリコントランジスタを用いずに、アモルファスシリコントランジスタやポリシリコントランジスタなどの性能の悪いトランジスタを用いて差動増幅器３１を構成した場合に特に顕著となる。
【００２１】
それゆえに、この発明の一の目的は、レイアウト面積が小さなオフセット電圧補償回路を提供することである。
【００２２】
また、この発明の他の目的は、発振状態が発生せず、入力電圧が変化しないオフセット電圧補償回路を提供することである。
【００２３】
【課題を解決するための手段】
請求項１に係る発明は、入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路であって、第１〜第Ｎ＋１のキャパシタ、第１の切換手段、および第２の切換手段を備える。第１〜第Ｎのキャパシタの各々は、予め定められた第１の容量値を有する。ただし、Ｎは２以上の整数である。第Ｎ＋１のキャパシタは、差動増幅器の第１の入力端子と基準電位のラインとの間に接続されて入力電圧で充電され、第１の容量値のＮ倍の第２の容量値を有する。第１の切換手段は、差動増幅器の出力端子と第２の入力端子とを接続して入力電圧にオフセット電圧を加算した電圧を差動増幅器に出力させるとともに、第１〜第Ｎのキャパシタを差動増幅器の出力端子と第１の入力端子との間に並列接続して充電させる。第２の切換手段は、第１の切換手段を用いて充電された第１〜第Ｎのキャパシタを差動増幅器の第２の入力端子と出力端子との間に直列接続して、オフセット電圧を補償した電圧を差動増幅器に出力させる。
【００２４】
請求項２に係る発明は、入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路であって、第１〜第Ｎ＋１のキャパシタ、第１の切換手段、および第２の切換手段を備える。第１〜第Ｎのキャパシタの各々は、予め定められた第１の容量値を有する。ただし、Ｎは２以上の整数である。第Ｎ＋１のキャパシタは、その一方電極が基準電位のラインに接続されて入力電圧で充電され、第１の容量値のＮ倍の第２の容量値を有する。第１の切換手段は、差動増幅器の出力端子と第１の入力端子とを接続して差動増幅器の第２の入力端子に与えられた入力電圧にオフセット電圧を加算した電圧を差動増幅器に出力させるとともに、第１〜第Ｎのキャパシタを差動増幅器の出力端子と第Ｎ＋１のキャパシタの他方電極との間に並列接続して充電させる。第２の切換手段は、第１の切換手段を用いて充電された第１〜第Ｎのキャパシタを差動増幅器の第１の入力端子と出力端子との間に直列接続して、オフセット電圧を補償した電圧を差動増幅器に出力させる。
【００２５】
請求項３に係る発明では、請求項１または２に係る発明に、第１の切換手段を用いて第１〜第Ｎのキャパシタを充電させる前に、第１〜第Ｎのキャパシタの各々の電極間を接続して放電させるための第３の切換手段がさらに設けられる。
【００２６】
請求項４に係る発明は、入力電圧と同じ電圧を出力する電圧フォロワとして使用され、第１の入力端子、第２の入力端子および出力端子を含む差動増幅器のオフセット電圧を補償するためのオフセット電圧補償回路であって、第１のキャパシタ、第２のキャパシタ、３のキャパシタ、第１の切換手段、および第２の切換手段を備える。第１のキャパシタは、予め定められた第１の容量値を有する。第２のキャパシタは、その一方電極が基準電位のラインに接続されて入力電圧で充電され、第１の容量値よりも大きな第２の容量値を有する。第３のキャパシタは、差動増幅器の第２の入力端子と基準電位のラインとの間に接続されて入力電圧で充電され、第２のキャパシタと同じ容量値を有する。第１の切換手段は、差動増幅器の出力端子と第１の入力端子とを接続して、差動増幅器の第２の入力端子に与えられた入力電圧にオフセット電圧を加算した電圧を差動増幅器に出力させるとともに、第１のキャパシタを差動増幅器の出力端子と第２のキャパシタの他方電極との間に接続して充電させる。第２の切換手段は、第１の切換手段を用いて充電された第１のキャパシタを差動増幅器の第１の入力端子と出力端子との間に接続して、オフセット電圧を補償した電圧を差動増幅器に出力させる。
【００２７】
請求項５に係る発明では、請求項４に係る発明に、第１の切換手段を用いて第１のキャパシタを充電させる前に、第１のキャパシタの電極間を接続して放電させるための第３の切換手段がさらに設けられる。
【００２８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による電圧フォロワ１の構成を示す回路図であって、図２７と対比される図である。
【００２９】
図１を参照して、この電圧フォロワ１が図２７の電圧フォロワ３０と異なる点は、スイッチ２〜４およびキャパシタ５を含むオフセット電圧ラッチ回路６が新たに設けられている点である。スイッチ２は、スイッチ３３のスイッチ３４側の端子３３ａと、スイッチ３４とキャパシタ３５の間のノードＮ３４との間に接続される。スイッチ３は、スイッチ３２の反転入力端子３１ａ側の端子３２ａとノードＮ３４との間に接続される。スイッチ４は、スイッチ３２の端子３２ａと反転入力端子３１ａとの間に接続される。キャパシタ５は、スイッチ３２の端子３２ａとスイッチ３３の端子３３ａとの間に接続される。キャパシタ５は、キャパシタ３５と同じ容量値Ｃofを有し、差動増幅器３１のオフセット電圧Ｖofを電荷として保持する。
【００３０】
次に、この電圧フォロワ１の動作について説明する。初期状態として、キャパシタ３６には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられているものとする。
【００３１】
ステップＳ１では、図２に示すように、スイッチ２，４，３２，３３がオンし、キャパシタ５，３５の各々に蓄えられていた電荷が消去（リセット）される。ステップＳ２では、図３に示すように、リセットが終了したのでスイッチ３３がオフする。
【００３２】
ステップＳ３では、図４に示すように、スイッチ３４がオンし、オフセット電圧Ｖofが検出される。すなわち、キャパシタ５，３５の各々にはオフセット電圧Ｖof分の電荷ΔＱが蓄えられ、キャパシタ３６の電荷が２ΔＱだけ増加してＱa ＋２ΔＱとなり、キャパシタ３６の端子電圧がＶINからＶIN′に変化する。このとき、以下の式が成り立つ。
【００３３】
【数３】
0003998343.tif 000004
【００３４】
ステップＳ４では、図５に示すように、オフセット電圧Ｖofの検出が終了したので、スイッチ３４がオフする。ステップＳ５では、図６に示すように、スイッチ４，３２がオフしてスタンバイ状態となる。ステップＳ６では、図７に示すように、スイッチ３，３３がオンし、検出したオフセット電圧Ｖofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、電圧フォロワ１の出力電圧ＶOUT が２Ｖof分だけ低下する。このとき電圧フォロワ１の出力電圧ＶOUT は次式で表わされる。
【００３５】
【数４】
0003998343.tif 000005
【００３６】
したがって、この電圧フォロワ１では、Ｃa ＝２Ｃofを満たすキャパシタ５，３５，３６を用いることにより、理論的にはオフセット電圧Ｖofを完全にキャンセルできる。
【００３７】
この実施の形態では、Ｃa ＝２Ｃofの条件を満たせばオフセット電圧Ｖofを完全にキャンセルすることができるので、従来のようにキャパシタ３６の電極面積を大きくする必要はなく、回路のレイアウト面積が小さくてすむ。
【００３８】
なお、この実施の形態では、オフセット電圧ラッチ回路６を１段だけ付加したが、図８に示すように、オフセット電圧ラッチ回路６とスイッチ３２，３３との間にオフセット電圧ラッチ回路６′をもう１段もうけてもよいし、２段以上設けてもよい。オフセット電圧ラッチ回路６を複数段設ければ、製造プロセスで生じる寸法誤差などが平均化され、製造された電圧フォロワ１の出力電圧ＶOUT のばらつきが小さくなる。
【００３９】
［実施の形態２］
図９は、この発明の実施の形態２による電圧フォロワ１０の構成を示す回路図であって、図２７と対比される図である。
【００４０】
図９を参照して、この電圧フォロワ１０が図２７の電圧フォロワ３０と異なる点は、キャパシタ１１が新たに設けられ、スイッチ３４ａの端子３４ａがキャパシタ１１を介して第２電源電位ＶＳＳのラインに接続されている点である。キャパシタ１１は、キャパシタ３６と同じ容量値Ｃa を有し、入力電圧ＶINを電荷として保持する。
【００４１】
次に、この電圧フォロワ１０の動作について説明する。初期状態として、キャパシタ１１，３６の各々には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられているものとする。
【００４２】
ステップＳ１では、図１０に示すように、スイッチ３２，３３がオンし、キャパシタ３５に蓄えられていた電荷がリセットされる。ステップＳ２では、図１１に示すように、リセットが終了したのでスイッチ３３がオフする。
【００４３】
ステップＳ３では、図１２に示すように、スイッチ３４がオンし、オフセット電圧ΔＶofが検出される。すなわち、キャパシタ３５にはオフセット電圧ΔＶof分の電荷ΔＱが蓄えられ、キャパシタ１１の電荷がΔＱだけ増加してＱa ＋ΔＱとなり、キャパシタ１１の端子電圧がＶINからＶIN′に変化する。このとき、以下の式が成り立つ。
【００４４】
【数５】
0003998343.tif 000006
【００４５】
ステップＳ４では、図１３に示すように、オフセット電圧ΔＶofの検出が終了したので、スイッチ３４がオフする。ステップＳ５では、図１４に示すように、スイッチ３２がオフしてスタンバイ状態となる。ステップＳ６では、図１５に示すように、スイッチ３３がオンし、検出したオフセット電圧ΔＶofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、電圧フォロワ１０の出力電圧ＶOUT がΔＶof分だけ低下する。このとき電圧フォロワ１０の出力電圧ＶOUT は次式で表わされる。
【００４６】
【数６】
0003998343.tif 000007
【００４７】
したがって、この電圧フォロワ１０では、オフセット電圧ＶofをＣof／（Ｃa ＋Ｃof）倍に減少できる。
【００４８】
この実施の形態では、差動増幅器３１の出力端子３１ｃと非反転入力端子３１ｂとが接続されないので、従来のように発振状態が生じることはない。図１６は、この電圧フォロワ１０の矩形波応答を示す波形図であって、図３４と対比される図である。この図からステップＳ３においても発振状態が発生せず、電圧ＶIN，ＶOUT が大きく変化しないことがわかる。すなわち、従来の電圧フォロワ３０では発振が生じて良好なオフセットキャンセル効果が得られなかったが、この電圧フォロワ１０では発振状態が生じるのを防止することができ、良好なオフセットキャンセル効果を得ることができる。
【００４９】
また、従来の電圧フォロワ３０では、入力電圧ＶINすなわちキャパシタ３６の端子電圧が変化していたが、この電圧フォロワ１０ではキャパシタ３５と結合されるキャパシタ１１を別途設けたので、キャパシタ３６の端子電圧ＶINが変化することはない。
【００５０】
なお、このような電圧フォロワ３０と１０の差は、特に、単結晶シリコントランジスタを用いずに、アモルファスシリコントランジスタまたはポリシリコントランジスタなどの性能の悪いトランジスタを用いて差動増幅器３１を構成した場合に顕著に見られた。
【００５１】
［実施の形態３］
図１７は、この発明の実施の形態３による電圧フォロワ１５の構成を示す回路図であって、図１と対比される図である。
【００５２】
図１７を参照して、この電圧フォロワ１５が図１の電圧フォロワ１と異なる点は、キャパシタ１６が新たに設けられ、スイッチ３４の端子３４ａがキャパシタ１６を介して第２電源電位ＶＳＳのラインに接続されている点である。キャパシタ１６は、キャパシタ３６と同じ容量値Ｃa を有し、入力電位ＶINを電荷として保持する。
【００５３】
次に、この電圧フォロワ１５の動作について説明する。初期状態として、キャパシタ１６，３６の各々には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられているものとする。
【００５４】
ステップＳ１では、図１８に示すように、スイッチ２，４，３２，３３がオンし、キャパシタ５，３５に蓄えられていた電荷がリセットされる。ステップＳ２では、図１９に示すように、リセットが終了したのでスイッチ３３がオフする。
【００５５】
ステップＳ３では、図２０に示すように、スイッチ３４がオンし、オフセット電圧ΔＶofが検出される。すなわち、キャパシタ５，３５の各々にはオフセット電圧をΔＶof分の電荷ΔＱが蓄えられ、キャパシタ１６の電荷が２ΔＱだけ増加してＱa ＋２ΔＱとなり、キャパシタ１６の端子電圧がＶINからＶIN′に変化する。このとき、以下の式が成り立つ。
【００５６】
【数７】
0003998343.tif 000008
【００５７】
また、ＶIN′＝ＶIN＋Ｖof−ΔＶofが成り立つので、ΔＶof＝ＶofＣa ／（Ｃa ＋２Ｃof）が得られる。
【００５８】
ステップＳ４では、図２１に示すように、オフセット電圧ΔＶofの検出が終了したので、スイッチ３４がオフする。ステップＳ５では、図２２に示すように、スイッチ４，３２がオフしてスタンバイ状態となる。ステップＳ６では、図２３に示すようにスイッチ３，３３がオンし、検出したオフセット電圧２ΔＶofが差動増幅器３１の反転入力端子３１ａにフィードバックされ、電圧フォロワ１５の出力電圧ＶOUT が２ΔＶofだけ低下する。このとき電圧フォロワ１５の出力電圧ＶOUT は次式で表わされる。
【００５９】
【数８】
0003998343.tif 000009
【００６０】
したがって、Ｃa ＝２Ｃofを満たすキャパシタ５，１６，３５，３６を用いれば、理論的にはオフセット電圧Ｖofを完全にキャンセルできる。
【００６１】
この実施の形態でも、実施の形態１，２と同じ効果が得られる。
図２４は、差動増幅器３１のオフセット電圧Ｖof（Ｖ）と、その差動増幅器３１を用いた電圧フォロワ１０，１５の出力誤差電圧ＶOUT −ＶIN（Ｖ）との関係を示す図である。電圧フォロワ１０では（ＶOUT −ＶIN）／Ｖofは０．３５程度となり、電圧フォロワ１５では（ＶOUT −ＶIN）／Ｖofは０．１程度となった。なお、電圧フォロワ１５において理論どおり（ＶOUT −ＶIN）／Ｖofが０にならなかったのは、スイッチやキャパシタの抵抗値などのためである。
【００６２】
なお、この実施の形態では、オフセット電圧ラッチ回路６を１段だけ設けたが、図２５に示すように、オフセット電圧ラッチ回路６とスイッチ３２，３３との間にオフセット電圧ラッチ回路６′をもう１段もうけてもよし、２段以上もうけてもよい。オフセット電圧ラッチ回路を複数段設ければ、製造プロセスで生じる寸法誤差などが平均化され、製造された電圧フォロワ１５の出力電圧ＶOUT のばらつきが小さくなる。
【００６３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６４】
【発明の効果】
以上のように、請求項１に係る発明では、それぞれが第１の容量値を有する第１〜第Ｎのキャパシタと、差動増幅器の第１の入力端子と基準電位のラインとの間に接続されて入力電圧で充電され、第１の容量値のＮ倍の第２の容量値を有する第Ｎ＋１のキャパシタとが設けられる。そして、第１の切換手段が差動増幅器の出力端子と第２の入力端子とを接続して入力電圧にオフセット電圧を加算した電圧を差動増幅器に出力させるとともに、第１〜第Ｎのキャパシタを差動増幅器の出力端子と第１の入力端子との間に並列接続して充電させ、第２の切換手段が充電された第１〜第Ｎのキャパシタを差動増幅器の第２の入力端子と出力端子との間に直列接続して、オフセット電圧を補償した電圧を差動増幅器に出力させる。これにより、理論的にはオフセット電圧を完全にキャンセルできるので、第Ｎ＋１のキャパシタの容量値すなわちその電極面積が小さくてすみ、レイアウト面積が小さくてすむ。
【００６５】
請求項２に係る発明では、それぞれが第１の容量値を有する第１〜第Ｎのキャパシタと、その一方電極が基準電位のラインに接続されて入力電圧で充電され、第１の容量値のＮ倍の第２の容量値を有する第Ｎ＋１のキャパシタとが設けられる。そして、第１の切換手段が差動増幅器の出力端子と第１の入力端子とを接続して差動増幅器の第２の入力端子に与えられた入力電圧にオフセット電圧を加算した電圧を差動増幅器に出力させるとともに、第１〜第Ｎのキャパシタを差動増幅器の出力端子と第Ｎ＋１のキャパシタの他方電極との間に並列接続して充電させ、第２の切換手段が充電された第１〜第Ｎのキャパシタを差動増幅器の第１の入力端子と出力端子との間に直列接続して、オフセット電圧を補償した電圧を差動増幅器に出力させる。これにより、理論的にはオフセット電圧を完全にキャンセルできるので、第Ｎ＋１のキャパシタの容量値すなわちその電極面積が小さくてすみ、レイアウト面積が小さくてすむ。また、第１〜第Ｎのキャパシタを充電させるときでも、差動増幅器の出力端子と第２の入力端子とが結合されないので、発振状態が生じることが防止されるとともに第２の入力端子の入力電圧が変化することが防止される。
【００６６】
請求項３に係る発明では、請求項１または２に係る発明に、第１〜第Ｎのキャパシタを充電させる前に各々の電極間を接続して放電させるための第３の切換手段がさらに設けられる。この場合は、オフセット電圧を正確に検出できる。
【００６７】
請求項４に係る発明では、第１の容量値を有する第１のキャパシタと、その一方電極が基準電位のラインに接続されて入力電圧で充電され、第１の容量値よりも大きな第２の容量値を有する第２のキャパシタと、差動増幅器の第２の入力端子と基準電位のラインとの間に接続されて入力電圧で充電され、第２のキャパシタと同じ容量値を有する第３のキャパシタとが設けられる。そして、第１の切換手段が差動増幅器の出力端子と第１の入力端子とを接続して差動増幅器の第２の入力端子に与えられた入力電圧にオフセット電圧を加算した電圧を差動増幅器に出力させるとともに、第１のキャパシタを差動増幅器の出力端子と第２のキャパシタの他方電極との間に接続して充電させ、第２の切換手段が充電された第１のキャパシタを差動増幅器の第１の入力端子と出力端子との間に接続して、オフセット電圧を補償した電圧を差動増幅器に出力させる。したがって、第１のキャパシタを充電させるときでも、差動増幅器の出力端子と第２の入力端子とが結合されないので、発振状態が生じることが防止されるとともに第２の入力端子の入力電圧が変化することが防止される。
【００６８】
請求項５に係る発明では、請求項４に係る発明に、第１の切換手段を用いて第１のキャパシタを充電させる前に、第１のキャパシタの電極間を接続して放電させるための第３の切換手段がさらに設けられる。この場合は、オフセット電圧を正確に検出できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による電圧フォロワの構成を示す回路図である。
【図２】  図１に示した電圧フォロワの動作を説明するための回路図である。
【図３】  図１に示した電圧フォロワの動作を説明するための他の回路図である。
【図４】  図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図５】  図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図６】  図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図７】  図１に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図８】  図１に示した電圧フォロワの変更例を示す回路図である。
【図９】  この発明の実施の形態２による電圧フォロワの構成を示す回路図である。
【図１０】  図９に示した電圧フォロワの動作を説明するための回路図である。
【図１１】  図９に示した電圧フォロワの動作を説明するための他の回路図である。
【図１２】  図９に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１３】  図９に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１４】  図９に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１５】  図９に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図１６】  図９に示した電圧フォロワの効果を説明するための波形図である。
【図１７】  この発明の実施の形態３による電圧フォロワの構成を示す回路図である。
【図１８】  図１７に示した電圧フォロワの動作を説明するための回路図である。
【図１９】  図１７に示した電圧フォロワの動作を説明するための他の回路図である。
【図２０】  図１７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２１】  図１７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２２】  図１７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２３】  図１７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図２４】  図１７に示した電圧フォロワの効果を説明するための図である。
【図２５】  図１７に示した電圧フォロワの変更例を示す回路図である。
【図２６】  従来の差動増幅器の構成を示す回路図である。
【図２７】  従来の電圧フォロワの構成を示す回路図である。
【図２８】  図２７に示した電圧フォロワの動作を説明するための回路図である。
【図２９】  図２７に示した電圧フォロワの動作を説明するための他の回路図である。
【図３０】  図２７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図３１】  図２７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図３２】  図２７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図３３】  図２７に示した電圧フォロワの動作を説明するためのさらに他の回路図である。
【図３４】  図２７に示した電圧フォロワの問題点を説明するための図である。
【符号の説明】
１，１′，１０，１５，１５′  電圧フォロワ、２〜４，３２〜３４  スイッチ、５，１１，１６，３５，３６  キャパシタ、６，６′  オフセット電圧ラッチ回路、２０，３１  差動増幅器、２１  定電流源、２２，２３  ＰチャネルＭＯＳトランジスタ、２４，２５  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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