(57)【特許請求の範囲】
【請求項１】
バスを介して接続された送信部と受信部とを備えた半導体装置であって、
前記送信部は、複数のビットを含むデータを符号化することにより、前記データに含まれる前記複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報を生成する符号化部と、前記ビット位置情報を前記バスに出力する出力部とを含み、
前記受信部は、前記ビット位置情報を前記バスから受け取る入力部と、前記ビット位置情報を復号化することにより前記データを生成する復号化部とを含み、
前記選択された少なくとも１つのビットは、特定の論理値を有するビットであり、
前記送信部は、前記データに含まれる複数のビットのうち前記特定の論理値を有するビットの数が前記特定の論理値以外の論理値を有するビットの数より大きいか否かを示すビット数比較情報を生成するビット数比較情報生成部をさらに備え、前記出力部は、前記ビット位置情報と前記ビット数比較情報とを前記バスに出力し、
前記受信部における前記入力部は、前記ビット位置情報と前記ビット数比較情報とを前記バスから受け取り、前記復号化部は、前記ビット数比較情報に基づいて前記ビット位置情報を復号化することにより前記データを生成することを特徴とする半導体装置。
【請求項２】
前記選択された少なくとも１つのビットは、前記送信部から前記受信部に転送された前回のデータに比較して変化した論理値を有するビットである、請求項１に記載の半導体装置。
【請求項３】
前記符号化部は、前記データを符号化することにより、複数のビット位置情報を生成し、
前記出力部は、前記複数のビット位置情報を前記バスにシリアルに出力する、請求項１に記載の半導体装置。
【請求項４】
バスに接続された半導体装置であって、
複数のビットを含むデータを符号化することにより、前記データに含まれる前記複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報を生成する符号化部と、
前記ビット位置情報を前記バスに出力する出力部とを備え、
前記選択された少なくとも１つのビットは、特定の論理値を有するビットであり、
前記データに含まれる複数のビットのうち前記特定の論理値を有するビットの数が前記特定の論理値以外の論理値を有するビットの数より大きいか否かを示すビット数比較情報を生成するビット数比較情報生成部をさらに備え、
前記出力部は、前記ビット位置情報と前記ビット数比較情報とを前記バスに出力することを特徴とする半導体装置。
【請求項５】
バスに接続された半導体装置であって、
データに含まれる複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報を前記バスから受け取る入力部と、
前記ビット位置情報を復号化することにより前記データを生成する復号化部とを備え、
前記選択された少なくとも１つのビットは、特定の論理値を有するビットであり、
前記入力部は、前記ビット位置情報と、前記データに含まれる複数のビットのうち前記特定の論理値を有するビットの数が前記特定の論理値以外の論理値を有するビットの数より大きいか否かを示すビット数比較情報とを前記バスから受け取り、
前記復号化部は、前記ビット数比較情報に基づいて前記ビット位置情報を復号化することにより前記データを生成することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、データバス、アドレスバス、チップセレクトバスなどの大きいバス幅を有する（すなわち、多くのバスラインを有する）バスを介して接続される複数の半導体チップを含む半導体装置に関する。
【０００２】
【従来の技術】
近年、マルチメディアという新しい分野が開拓されている。この分野の大きな特徴として、動画像を扱うことが挙げられる。動画像を扱うためには、大量のデータを高速に転送することが要求される。この要求を満たすために、一般には、データを転送するためのデータバスのバス幅を広げている。
【０００３】
しかし、データバスのバス幅を広げることは、半導体装置の規模を大きくすることにつながる。従来、データバスとアドレスバスとを共用することにより、半導体装置の規模の増大を抑制する技術が開発されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の技術では、データバスとアドレスバスとを単に共用させるのみであり、データバスそのもの（またはアドレスバスそのもの）のバス幅を小さくすることができなかった。
【０００５】
本発明は、小さいバス幅を有するバスを介して接続された複数の半導体チップを含む半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、バスを介して接続された送信部と受信部とを備えた半導体装置であって、前記送信部は、複数のビットを含むデータを符号化することにより、前記データに含まれる前記複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報を生成する符号化部と、前記ビット位置情報を前記バスに出力する出力部とを含み、前記受信部は、前記ビット位置情報を前記バスから受け取る入力部と、前記ビット位置情報を復号化することにより前記データを生成する復号化部とを含む。これにより、上記目的が達成される。
【０００７】
前記選択された少なくとも１つのビットは、特定の論理値を有するビットであってもよい。
【０００８】
前記選択された少なくとも１つのビットは、前回のデータに比較して変化した論理値を有するビットであってもよい。
【０００９】
前記送信部は、前記データに含まれる複数のビットのうち前記特定の論理値を有するビットの数が前記特定の論理値以外の論理値を有するビットの数より大きいか否かを示すビット数比較情報を生成するビット数比較情報生成部をさらに含み、前記出力部は、前記ビット位置情報と前記ビット数比較情報とを前記バスに出力し、前記入力部は、前記ビット位置情報と前記ビット数比較情報とを前記バスから受け取り、前記復号化部は、前記ビット数比較情報に基づいて前記ビット位置情報を復号化することにより前記データを生成してもよい。
【００１０】
前記符号化部は、前記データを符号化することにより、複数のビット位置情報を生成し、前記出力部は、前記複数のビット位置情報を前記バスにシリアルに出力してもよい。
【００１１】
本発明の他の半導体装置は、バスに接続された半導体装置であって、複数のビットを含むデータを符号化することにより、前記データに含まれる前記複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報を生成する符号化部と、前記ビット位置情報を前記バスに出力する出力部とを備えており、これにより、上記目的が達成される。
【００１２】
本発明の他の半導体装置は、バスに接続された半導体装置であって、データに含まれる複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報を前記バスから受け取る入力部と、前記ビット位置情報を復号化することにより前記データを生成する復号化部とを備えており、これにより、上記目的が達成される。
【００１３】
以下、作用を説明する。
【００１４】
本発明の半導体装置によれば、データに含まれる複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報が生成され、そのビット位置情報が送信される。送信されるべきデータのビット数より少ないビット数を有するビット位置情報を用いて、データの内容が送信部から受信部に伝送される。これにより、送信部と受信部とを結ぶバスのビット幅を送信されるべきデータのビット幅より小さくすることができる。例えば、８ビットのデータを３ビットのバスを用いて送信することが可能になる。その結果、半導体装置の規模を低減することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置１００の構成を示す。半導体装置１００は、半導体チップＣＨＩＰ０と半導体チップＣＨＩＰ１とを含む。半導体チップＣＨＩＰ０と半導体チップＣＨＩＰ１とは、バス１１０を介して互いに接続されている。バス１１０は、信号ライン１１０ａ、１１０ｂおよび１１０ｃを含む。バス１１０の幅は、３ビットである。３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）がバス１１０を介して半導体チップＣＨＩＰ０から半導体チップＣＨＩＰ１に転送される。
【００１７】
半導体チップＣＨＩＰ０は、内部回路ＩＮＴ０と出力回路ＯＵＴ０とを含む。内部回路ＩＮＴ０は、８ビットのデータを生成する。出力回路ＯＵＴ０は、内部回路ＩＮＴ０によって生成される８ビットのデータを符号化することにより、ビット位置情報を生成する符号化部１２０と、ビット位置情報をバス１１０に出力する出力部１２２とを含む。このように、半導体チップＣＨＩＰ０は、データを送信する送信部として機能する。
【００１８】
半導体チップＣＨＩＰ１は、入力回路ＩＮ１と内部回路ＩＮＴ１とを含む。入力回路ＩＮ１は、ビット位置情報をバス１１０から受け取る入力部１３０と、そのビット位置情報を復号化することにより８ビットのデータを生成する復号化部１３２とを含む。入力回路ＩＮ１によって生成される８ビットのデータは、内部回路ＩＮＴ１に出力される。このように、半導体チップＣＨＩＰ１は、データを受信する受信部として機能する。
【００１９】
ビット位置情報は、内部回路ＩＮＴ０によって生成されるデータに含まれる８ビットのうち選択された少なくとも１つのビットの位置を示す。例えば、内部回路ＩＮＴ０によって８ビットのデータ（０，１，０，１，０，０，１，０）が生成された場合を想定する。この場合、論理値「１」を有するビットの位置は、（０，０，１）、（０，１，１）および（１，１，０）によって表される。従って、論理値「１」を有するビットが選択される場合には、符号化部１２０は、選択された少なくとも１つのビットの位置を示す情報として、複数のビット位置情報（０，０，１）、（０，１，１）および（１，１，０）を生成し、出力部１２２は、これらの複数のビット位置情報をバス１１０にシリアルに出力する。
【００２０】
同様にして、８ビットのデータ（０，１，０，１，０，０，１，０）において論理値「０」を有するビットの位置は、（０，０，０）、（０，１，０）、（１，０，０）、（１，０，１）および（１，１，１）によって表される。従って、論理値「０」を有するビットが選択される場合には、符号化部１２０は、選択された少なくとも１つのビットの位置を示す情報として、複数のビット位置情報（０，０，０）、（０，１，０）、（１，０，０）、（１，０，１）および（１，１，１）を生成し、出力部１２２は、これらの複数のビット位置情報をバス１１０にシリアルに出力する。
【００２１】
このように、８ビットのデータを転送する代わりに、そのデータに含まれる８ビットのうち特定の論理値を有するビットの位置を示す情報（すなわち、ビット位置情報）を転送することにより、転送されるデータのビット幅より小さいビット幅を有するバスを用いてデータを転送することが可能になる。これにより、バスの幅を従来に比べて低減することができる。その結果、半導体装置１００の規模を低減することができる。
【００２２】
また、８ビットのデータを転送する代わりに３ビットのビット位置情報を転送することにより、データの転送効率を向上させることができる。以下、データの転送効率が向上する例を説明する。ここで、８ビットのデータに対して、ビットパターン００〜ビットパターン０８を以下のように定義する。
【００２３】
ビットパターン００：データに含まれる全ビットの論理値が「１」：１通り
ビットパターン０１：データに含まれる１ビットの論理値が「１」：８通り
ビットパターン０２：データに含まれる２ビットの論理値が「１」：２８通り
ビットパターン０３：データに含まれる３ビットの論理値が「１」：５６通り
ビットパターン０４：データに含まれる４ビットの論理値が「１」：７０通り
ビットパターン０５：データに含まれる５ビットの論理値が「１」：５６通り
ビットパターン０６：データに含まれる６ビットの論理値が「１」：２８通り
ビットパターン０７：データに含まれる７ビットの論理値が「１」：８通り
ビットパターン０８：データに含まれる全ビットの論理値が「０」：１通り
ビットパターン００〜ビットパターン０８を転送するためには１サイクル〜９サイクルがそれぞれ必要である。ビットパターン００〜ビットパターン０８の出現確率がそれぞれ２０％、４５％、３０％、４％、０．５％、０．３％、０．１５％、０．０４％、０．０１％であるという条件下では、３ビットのデータバス（すなわち、バス１１０）を用いて平均２．２２サイクルでデータを転送することになる。これは、６．６６ビットのデータバスを用いて１サイクルでデータを転送することと等価である。従って、８ビットのデータバスを用いて１サイクルでデータを転送する場合に比較して、データバスの１ビット分以上データの転送効率が向上する。
【００２４】
出力回路ＯＵＴ０は、内部回路ＩＮＴ０によって生成されるデータに含まれる８ビットのうち特定の論理値を有するビットの数がその特定の論理値以外の論理値を有するビットの数より多いか否かを示すビット数比較情報を生成するビット数比較情報生成部１２４をさらに含んでいてもよい。例えば、その特定の論理値は論理値「１」である。
【００２５】
以下の説明では、その特定の論理値が論理値「１」である場合には、ビット数比較情報を内部ＨＬ偏り判定信号ＩＨＬＤということにする。すなわち、内部ＨＬ偏り判定信号ＩＨＬＤは、内部回路ＩＮＴ０によって生成されるデータに含まれる８ビットのうち論理値「１」を有するビットの数が論理値「０」を有するビットの数より多いか否かを示す信号である。
【００２６】
内部回路ＩＮＴ０によって生成されるデータに含まれる８ビットのうち論理値「１」を有するビットの数が論理値「０」を有するビットの数より多い場合には、内部ＨＬ偏り判定信号ＩＨＬＤのレベルはハイレベル（”Ｈ”）となる。それ以外の場合には、内部ＨＬ偏り判定信号ＩＨＬＤのレベルはローレベル（”Ｌ”）となる。内部ＨＬ偏り判定信号ＩＨＬＤは、符号化部１２０と出力部１２２とに供給される。
【００２７】
符号化部１２０は、内部ＨＬ偏り判定信号ＩＨＬＤのレベルに応じて、より少ない数のビット位置情報を生成するように構成されていることが好ましい。このような構成により、ビット位置情報を半導体チップＣＨＩＰ０から半導体チップＣＨＩＰ１に転送する回数を低減することができるからである。例えば、内部ＨＬ偏り判定信号ＩＨＬＤのレベルがローレベル（”Ｌ”）である場合には論理値「１」を有するビットの位置を示すビット位置情報を生成し、内部ＨＬ偏り判定信号ＩＨＬＤのレベルがハイレベル（”Ｈ”）である場合には論理値「０」を有するビットの位置を示すビット位置情報を生成することにより、内部ＨＬ偏り判定信号ＩＨＬＤのレベルにかからわらず、符号化部１２０によって生成されるビット位置情報の数を４個以下とすることができる。
【００２８】
出力部１２２は、内部ＨＬ偏り判定信号ＩＨＬＤをＨＬ偏り判定信号ＨＬＤとして信号ライン１１２に出力する。
【００２９】
符号化部１２０は、ビット位置情報の転送を制御するための内部データ転送制御信号ＩＴＲを生成する。内部データ転送制御信号ＩＴＲは、出力部１２２に供給される。出力部１２２は、内部データ転送制御信号ＩＴＲをデータ転送制御信号ＴＲとして信号ライン１１４に出力する。
【００３０】
入力部１３０は、ビット位置情報をバス１１０から受け取り、ＨＬ偏り判定信号ＨＬＤを信号ライン１１２から受け取り、データ転送制御信号ＴＲを信号ライン１１４から受け取る。
【００３１】
復号化部１３２は、ＨＬ偏り判定信号ＨＬＤのレベルに応じて、ビット位置情報を復号化する。例えば、ＨＬ偏り判定信号ＨＬＤのレベルがローレベル（”Ｌ”）である場合には、復号化部１３２は、ビット位置情報が論理値「１」を有するビットの位置を示すと解釈してそのビット位置情報を復号化する。ＨＬ偏り判定信号ＨＬＤのレベルがハイレベル（”Ｈ”）である場合には、復号化部１３２は、ビット位置情報が論理値「０」を有するビットの位置を示すと解釈してそのビット位置情報を復号化する。このように、ＨＬ偏り判定信号ＨＬＤの解釈は、送信側の符号化部１２０と受信側の復号化部１３２との間で予め取り決められている必要がある。
【００３２】
また、８ビットのデータを転送する代わりに、１ビットのＨＬ偏り判定信号ＨＬＤと３ビットのビット位置情報とを転送することにより、データの転送効率を向上させることができる。以下、データの転送効率が向上する例を説明する。ここで、８ビットのデータに対して、ビットパターン１０〜ビットパターン１４を以下のように定義する。
【００３３】
ビットパターン１０：データに含まれる全ビットの論理値が「０」または「１」：２通り
ビットパターン１１：データに含まれる１ビットの論理値が「０」または「１」：１６通り
ビットパターン１２：データに含まれる２ビットの論理値が「０」または「１」：５６通り
ビットパターン１３：データに含まれる３ビットの論理値が「０」または「１」：１１２通り
ビットパターン１４：データに含まれる４ビットの論理値が「０」または「１」：７０通り
ビットパターン１０〜ビットパターン１４を転送するためには１サイクル〜５サイクルがそれぞれ必要である。ビットパターン１０〜ビットパターン１４の出現確率がそれぞれ４０％、５０％、６％、３．９％、０．１％であるという条件下では、４ビットのデータバス（すなわち、信号ライン１１２およびバス１１０）を用いて平均１．７４サイクルでデータを転送することになる。これは、６．９６ビットのデータバスを用いて１サイクルでデータを転送することと等価である。従って、８ビットのデータバスを用いて１サイクルでデータを転送する場合に比較して、データバスの１ビット分以上データの転送効率が向上する。
【００３４】
なお、内部回路ＩＮＴ０によって生成されたデータに含まれるすべてのビットの論理値が「１」（または論理値「０」）である場合には、ビット位置情報は転送されない。この場合には、データ転送制御信号ＴＲを用いて、ビット位置情報が転送されないことを出力回路ＯＵＴ０から入力回路ＩＮ１に伝達すればよい。すべてのビットの論理値が「１」か「０」かの区別は、ＨＬ偏り判定信号ＨＬＤを用いて判定することが可能である。
【００３５】
なお、ビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）を転送するためのバス１１０、ＨＬ偏り判定信号ＨＬＤを転送するための信号ライン１１２、データ転送制御信号ＴＲを転送するための信号ライン１１４の少なくとも一部をアドレスバス用のラインと共用してもよい。半導体チップＣＨＩＰ０と半導体チップＣＨＩＰ１との間の信号ラインを共用化することにより、信号ラインを設けるために必要な面積を低減することができる。その結果、半導体装置１００の規模を低減することができる。
【００３６】
なお、図１に示される例では、内部回路ＩＮＴ０によって生成されるデータのビット数は８であり、半導体チップＣＨＩＰ０から半導体チップＣＨＩＰ１に転送されるビット位置情報のビット数は３である。しかし、本発明の適用はこれらのビット数に限定されない。内部回路ＩＮＴ０は、任意のビット数を有するデータを生成し得る。また、任意のビット数を有するビット位置情報が半導体チップＣＨＩＰ０から半導体チップＣＨＩＰ１に転送され得る。
【００３７】
図２は、図１に示される半導体チップＣＨＩＰ０の出力回路ＯＵＴ０の構成を示す。
【００３８】
符号化部１２０は、出力データ保持回路ＯＲＥＧと、飛び越し可能シフトレジスタＪＲＥＧと、エンコード素子ＥＮＣ００〜ＥＮＣ０７とを含む。
【００３９】
出力部１２２は、出力バッファＯＢＵＦ０、ＯＢＵＦ１およびＯＢＵＦ２を含む。
【００４０】
ビット数比較情報生成部１２４は、ＨＬ偏り判定回路ＣＯＭＰを含む。
【００４１】
出力回路ＯＵＴ０は、半導体チップＣＨＩＰ０の内部回路ＩＮＴ０から出力される８ビットのデータを受け取る。図２では、８ビットのデータの各ビットがＩＤＢ００〜ＩＤＢ０７と表記されている。８ビットのデータは、出力データ保持回路ＯＲＥＧとＨＬ偏り判定回路ＣＯＭＰとに入力される。
【００４２】
ＨＬ偏り判定回路ＣＯＭＰは、入力されたデータに含まれる８ビットのうち論理値「１」を有するビット（すなわち、”Ｈ”のビット）の数と論理値「０」を有するビット（すなわち、”Ｌ”のビット）の数とを比較する。”Ｈ”のビットの数が”Ｌ”のビットの数より多い場合には、ＨＬ偏り判定回路ＣＯＭＰは、ハイレベル（すなわち、”Ｈ”）の内部ＨＬ偏り判定信号ＩＨＤＬを出力する。”Ｌ”のビットの数が”Ｈ”のビットの数より多い場合には、ＨＬ偏り判定回路ＣＯＭＰは、ローレベル（すなわち、”Ｌ”）の内部ＨＬ偏り判定信号ＩＨＤＬを出力する。
【００４３】
出力データ保持回路ＯＲＥＧは、内部データ転送制御信号ＩＴＲが“Ｈ”となるタイミングで、内部回路ＩＮＴ０から出力されるデータをラッチし、そのデータを保持する。
【００４４】
内部データ転送制御信号ＩＴＲは、飛び越し可能シフトレジスタＪＲＥＧから出力される。内部データ転送制御信号ＩＴＲが最初に“Ｈ”となるタイミングは、データラッチ信号ＴＲＲに応答して決定される。内部データ転送制御信号ＩＴＲがそれ以降に“Ｈ”となるタイミングは、飛び越し可能シフトレジスタＪＲＥＧによって決定される。
【００４５】
出力データ保持回路ＯＲＥＧは、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤを受け取ると、データに含まれるビットＩＤＢ００〜ＩＤＢ０７の論理値を反転し、反転された論理値を有するビットをビットＲＯＵＴ００〜ＲＯＵＴ０７として飛び越し可能シフトレジスタＪＲＥＧに出力する。一方、出力データ保持回路ＯＲＥＧは、”Ｌ”の内部ＨＬ偏り判定信号ＩＨＬＤを受け取ると、データに含まれるビットＩＤＢ００〜ＩＤＢ０７をそのままビットＲＯＵＴ００〜ＲＯＵＴ０７として飛び越し可能シフトレジスタＪＲＥＧに出力する。
【００４６】
従って、データに含まれるビットＩＤＢ００〜ＩＤＢ０７のうち“Ｈ”のビットの数が多い場合には、”Ｈ”のビットは”Ｌ”のビットに反転されて出力され、”Ｌ”のビットは”Ｈ”のビットに反転されて出力される。データに含まれるビットＩＤＢ００〜ＩＤＢ０７のうち“Ｌ”のビットの数が多い場合には、このような反転動作は行われない。
【００４７】
飛び越し可能シフトレジスタＪＲＥＧは、出力データ保持回路ＯＲＥＧから出力されるビットＲＯＵＴ００〜ＲＯＵＴ０７を受け取り、クロック信号ＣＬＫに同期して、ビットＲＯＵＴ００〜ＲＯＵＴ０７のうちの“Ｈ”のビットを順次選択し、選択されたビットに対応する選択信号を“Ｈ”とする。
【００４８】
例えば、ビットＲＯＵＴ００〜ＲＯＵＴ０７のうちビットＲＯＵＴ００のみが“Ｈ”である場合には、飛び越し可能シフトレジスタＪＲＥＧは、ビットＲＯＵＴ００に対応する選択信号ＲＥＧ００を“Ｈ”にする。
【００４９】
また、例えば、ビットＲＯＵＴ００〜ＲＯＵＴ０７のうちビットＲＯＵＴ０１、ＲＯＵＴ０２のみが“Ｈ”である場合には、飛び越し可能シフトレジスタＪＲＥＧは、ビットＲＯＵＴ０１、ＲＯＵＴ０２に対応する選択信号ＲＥＧ０１、ＲＥＧ０２をクロック信号ＣＬＫに同期して順次“Ｈ”にする。
【００５０】
エンコード素子ＥＮＣ００〜ＥＮＣ０７のそれぞれは、選択信号ＲＥＧ００〜ＲＥＧ０７のうち対応する１つに応答して、自己のエンコード素子の位置を示す３ビットの位置信号を出力する。すなわち、選択信号ＲＥＧ０ｋが”Ｈ”である場合には、エンコード素子ＥＮＣ０ｋは自己の位置を示す３ビットの位置信号Ｓｋを出力バッファＯＢＵＦ０に出力する。ここで、ｋは０〜７の整数である。
【００５１】
この位置信号は、“Ｈ”の選択信号が入力されたエンコード素子の位置を示す。従って、この位置信号は、ビットＲＯＵＴ００〜ＲＯＵＴ０７のうち“Ｈ”のビットの位置を示す。ビットＲＯＵＴ００〜ＲＯＵＴ０７のうち”Ｈ”のビットの位置は、データに含まれるビットＩＤＢ００〜ＩＤＢ０７のうち”Ｈ”のビットの数が”Ｌ”のビットの数より多い場合にはデータに含まれる”Ｌ”のビットの位置を示し、それ以外の場合にはデータに含まれる”Ｈ”のビットの位置を示す。
【００５２】
エンコード素子ＥＮＣ００〜ＥＮＣ０７のいずれか１つから３ビットの位置信号が出力されると、その位置信号は出力バッファＯＢＵＦ０に一時的に格納される。内部データ転送制御信号ＩＴＲの立ち下がりの後に、クロック信号ＣＬＫに同期して、バッファＯＢＵＦ０に格納された位置信号がビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）として出力される。
【００５３】
また、複数の位置信号が出力バッファＯＢＵＦ０に順次入力される場合には、これらの複数の位置信号は、クロック信号ＣＬＫに同期して、複数のビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）として順次出力される。
【００５４】
内部ＨＬ偏り判定信号ＩＨＬＤは、出力バッファＯＢＵＦ１を介してＨＬ偏り判定信号ＨＬＤとして出力される。内部データ転送制御信号ＩＴＲは、出力バッファＯＢＵＦ２を介してデータ転送制御信号ＴＲとして出力される。
【００５５】
このようにして、半導体チップＣＨＩＰ０の出力回路ＯＵＴ０から出力されたビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）とデータ転送制御信号ＴＲとＨＬ偏り判定信号ＨＬＤとは、半導体チップＣＨＩＰ１に転送される。
【００５６】
本実施の形態においては、８ビットのデータは、３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）に符号化され、そのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）がバス１１０を介して半導体チップＣＨＩＰ０から半導体チップＣＨＩＰ１に転送される。ビット位置情報は、８ビットのデータのうち“Ｈ”（または“Ｌ”）のビットの位置を示す情報である。ここで、８ビットのデータのうち”Ｈ”のビットの位置を示す情報をビット位置情報として転送する場合には、”Ｌ”のビットの位置を示す情報は転送されない。逆に、８ビットのデータのうち”Ｌ”のビットの位置を示す情報をビット位置情報として転送する場合には、”Ｈ”のビットの位置を示す情報は転送されない。これは、”Ｈ”（または“Ｌ”）のビットの位置を示す情報を転送しさえすれば、”Ｌ”（または”Ｈ”）のビットの位置は確定するからである。
【００５７】
また、データに含まれるビットのうち”Ｈ”のビットの数と”Ｌ”のビットの数とのどちらが多いかを検出して、その検出結果に応じて”Ｈ”のビットの数と”Ｌ”のビットの数のうち少ない方のビットの位置を示す情報をビット位置情報として転送することにより、ビット位置情報を転送する回数を少なくすることができる。その結果、半導体チップＣＨＩＰ０と半導体チップＣＨＩＰ１との間で転送されるデータ量を低減することができる。
【００５８】
図３は、図２に示されるＨＬ偏り判定回路ＣＯＭＰの構成を示す。図３において、ＩＮＰは入力電圧発生回路、ＣＯＭはカレントミラー型の比較回路、ＲＥＦは基準電圧発生回路、ＶＤＤは第１電源、ＭＰはＰＭＯＳ型トランジスタ、ＭＮ１〜ＭＮ４はＮＭＯＳ型トランジスタ、／ＣＳはチップセレクト信号である。
【００５９】
入力電圧発生回路ＩＮＰは、１個のＰＭＯＳ型トランジスタＭＰと８個のＮＭＯＳ型トランジスタＭＮ１を備えている。各ＮＭＯＳ型トランジスタＭＮ１のゲートには半導体チップＣＨＩＰ０の内部回路ＩＮＴ０からのデータの各ビットＩＤＢ００〜ＩＤＢ０７が印加されている。“Ｈ”のビットに応答して、ＮＭＯＳ型トランジスタＭＮ１がオンとなる。８個のＮＭＯＳ型トランジスタＭＮ１のうちオンとなるＮＭＯＳ型トランジスタＭＮ１の数が多いほど、比較回路ＣＯＭのＮＭＯＳ型トランジスタＭＮ２のゲート電圧が低下する。
【００６０】
基準電圧発生回路ＲＥＦは、１個のＰＭＯＳ型トランジスタＭＰと１個のＮＭＯＳ型トランジスタＭＮ３を備えている。ＮＭＯＳ型トランジスタＭＮ３のゲートには一定の電圧が印加される。比較回路ＣＯＭのＮＭＯＳ型トランジスタＭＮ４のゲートにも一定の電圧が印加される。
【００６１】
入力電圧発生回路ＩＮＰにおける各ＮＭＯＳ型トランジスタＭＮ１と、基準電圧発生回路ＲＥＦにおけるＮＭＯＳ型トランジスタＭＮ３とを比較すると、ＮＭＯＳ型トランジスタＭＮ３に流れる電流量は、ＮＭＯＳ型トランジスタＭＮ１に流れる電流量の４．５倍に相当する。このため、入力電圧発生回路ＩＮＰにおける各ＮＭＯＳ型トランジスタＭＮ１のうちの４個以下がオンとなっているときには、基準電圧発生回路ＲＥＦにおけるＮＭＯＳ型トランジスタＭＮ３に流れる電流の方が入力電圧発生回路ＩＮＰにおける４個以下の各ＮＭＯＳ型トランジスタＭＮ１に流れる電流よりも大きく、比較回路ＣＯＭにおいては、ＮＭＯＳ型トランジスタＭＮ４のゲート電圧がＮＭＯＳ型トランジスタＭＮ２のゲート電圧よりも低くなる。また、入力電圧発生回路ＩＮＰにおける各ＮＭＯＳ型トランジスタＭＮ１のうちの５個以上がオンとなっているときには、基準電圧発生回路ＲＥＦにおけるＮＭＯＳ型トランジスタＭＮ３に流れる電流の方が入力電圧発生回路ＩＮＰにおける５個以上の各ＮＭＯＳ型トランジスタＭＮ１に流れる電流よりも小さく、比較回路ＣＯＭにおいては、ＮＭＯＳ型トランジスタＭＮ４のゲート電圧がＮＭＯＳ型トランジスタＭＮ２のゲート電圧よりも高くなる。
【００６２】
この様な構成において、チップセレクト信号／ＣＳが“Ｌ”になると、各ＰＭＯＳ型トランジスタＭＰがオンとなり、ＨＬ偏り判定回路ＣＯＭＰが活性化される。この状態で、半導体チップＣＨＩＰ０の内部回路ＩＮＴ０からのデータの各ビットＩＤＢ００〜ＩＤＢ０７のうちの４個以下が“Ｈ”となると、入力電圧発生回路ＩＮＰにおけるＮＭＯＳ型トランジスタＭＮ１のうちの４個以下がオンになる。その結果、比較回路ＣＯＭにおいては、ＮＭＯＳ型トランジスタＭＮ４のゲート電圧がＮＭＯＳ型トランジスタＭＮ２のゲート電圧よりも低くなる。これに応答して、比較回路ＣＯＭからは、“Ｌ”を示す内部ＨＬ偏り判定信号ＩＨＬＤが出力される。
【００６３】
また、半導体チップＣＨＩＰ０の内部回路ＩＮＴ０からのデータの各ビットＩＤＢ００〜ＩＤＢ０７のうちの５個以上が“Ｈ”となると、入力電圧発生回路ＩＮＰにおけるＮＭＯＳ型トランジスタＭＮ１のうちの５個以上がオンになる。その結果、比較回路ＣＯＭにおいては、ＮＭＯＳ型トランジスタＭＮ４のゲート電圧がＮＭＯＳ型トランジスタＭＮ２のゲート電圧よりも高くなる。これに応答して、比較回路ＣＯＭからは、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤが出力される。
【００６４】
このように、ＨＬ偏り判定回路ＣＯＭＰは、内部回路ＩＮＴ０から出力されるデータに含まれる“Ｈ”のビットの数と“Ｌ”のビットの数とを比較し、“Ｈ”のビットの数が”Ｌ”のビットの数より多い場合には、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤを出力し、”Ｈ”のビットの数が“Ｌ”のビットの数がより少ない場合には、”Ｌ”の内部ＨＬ偏り判定信号ＩＨＬＤを出力する。
【００６５】
図４は、図２に示される出力データ保持回路ＯＲＥＧの一部の構成を示す。図４に示される回路は、出力データ保持回路ＯＲＥＧに入力されるデータの１ビットＩＤＢ００に対応するように設けられている。図４に示される回路と同様の回路が出力データ保持回路ＯＲＥＧに入力される他の７ビットにそれぞれ対応するように設けられる。従って、出力データ保持回路ＯＲＥＧには、図４に示される回路が８個設けられことになる。
【００６６】
図４において、ＩＮＶはインバータ回路、ＣＩＮＶ１〜ＣＩＮＶ４はクロック制御型インバータ回路である。
【００６７】
内部ＨＬ偏り判定信号ＩＨＬＤが“Ｈ”を示す状態において、内部データ転送制御信号ＩＴＲが“Ｈ”になると、データの１ビットＩＤＢ００は、クロック制御型インバータ回路ＣＩＮＶ１→インバータ回路ＩＮＶ→クロック制御型インバータ回路ＣＩＮＶ３という経路で伝送されて反転され、ビットＲＯＵＴ００として出力される。
【００６８】
また、内部ＨＬ偏り判定信号ＩＨＬＤが“Ｌ”を示す状態において、内部データ転送制御信号ＩＴＲが“Ｈ”になると、データの１ビットＩＤＢ００は、クロック制御型インバータ回路ＣＩＮＶ１，ＣＩＮＶ４を介して、反転されずにビットＲＯＵＴ００として出力される。
【００６９】
このように、出力データ保持回路ＯＲＥＧは、内部ＨＬ偏り判定信号ＩＨＬＤが“Ｈ”である場合には、データに含まれるビットＩＤＢ００〜ＩＤＢ０７の論理値を反転し、反転された論理値を有するビットをビットＲＯＵＴ００〜ＲＯＵＴ０７として出力し、内部ＨＬ偏り判定信号ＩＨＬＤが“Ｌ”である場合には、データに含まれるビットＩＤＢ００〜ＩＤＢ０７をそのままビットＲＯＵＴ００〜ＲＯＵＴ０７として出力する。
【００７０】
図５は、図２に示される飛び越し可能シフトレジスタＪＲＥＧの構成を示す。図５において、ＪＲＥＧＣ、ＪＲＥＧＣ００〜ＪＲＥＧＣ０７は飛び越し可能シフトレジスタＪＲＥＧの一段あたりの回路、ＮＡＮＤは２入力ＮＡＮＤ回路、ＮＯＲは２入力ＮＯＲ回路、ＩＮＶはインバータ回路、ＣＩＮＶはクロック制御型インバータ回路、ＲＥＧ００〜ＲＥＧ０７は回路ＪＲＥＧＣ００〜ＪＲＥＧＣ０７の出力である。なお、ＲＥＧ００〜ＲＥＧ０７は簡略化のため図示されていない。
【００７１】
飛び越し可能シフトレジスタＪＲＥＧは、回路ＪＲＥＧＣ００〜ＪＲＥＧＣ０７と回路ＪＲＥＧＣとを含む。これらの回路は、直列に接続されている。回路ＪＲＥＧＣ００〜ＪＲＥＧＣ０７は、出力データ保持回路ＯＲＥＧから出力されるビットＲＯＵＴ００〜ＲＯＵＴ０７にそれぞれ対応するように設けられている。飛び越し可能シフトレジスタＪＲＥＧの初段の回路ＪＲＥＧＣはダミーとして設けられている。この初段の回路ＪＲＥＧＣには、出力データ保持回路ＯＲＥＧからのビットの代わりに、“Ｈ”の信号（電圧ＶＤＤ）が常に入力されている。内部データ転送制御信号ＩＴＲが“Ｈ”になると、２段目以降の回路ＪＲＥＧＣ００〜ＪＲＥＧＣ０７に“Ｈ”のビットを与えることによって、クロック信号ＣＬＫの次の立ち上がりから２段目以降の回路ＪＲＥＧＣ００〜ＪＲＥＧＣ０７の出力動作が可能になる。
【００７２】
内部データ転送制御信号ＩＴＲは、最初にデータラッチ信号ＴＲＲに同期して“Ｈ”となり、それ以降は最終段の回路ＪＲＥＧＣ０７からのビットに応答して“Ｈ”となる。最初にデータラッチ信号ＴＲＲが“Ｈ”になると、ＮＭＯＳ型トランジスタＭＮ１１がオンとなる。その結果、内部データ転送制御信号ＩＴＲが“Ｈ”となる。それ以降は、最終段の回路ＪＲＥＧＣ０７から“Ｈ”のビットが出力される度に、ＰＭＯＳ型トランジスタＭＰ１１がオンとなる。その結果、内部データ転送制御信号ＩＴＲが“Ｈ”となる。
【００７３】
初段の回路ＪＲＥＧＣから“Ｈ”のビットが出力されると、次段の回路ＪＲＥＧＣ００は、この“Ｈ”のビットをナンド回路ＮＡＮＤおよびＮＭＯＳ型トランジスタＭＮ１２に入力する。その結果、ＮＭＯＳ型トランジスタＭＮ１２がオンとなる。ナンド回路ＮＡＮＤには、この“Ｈ”のビットと、出力データ保持回路ＯＲＥＧからのビットＲＯＵＴ００とが入力される。その結果、ビットＲＯＵＴ００が“Ｈ”である場合には、ナンド回路ＮＡＮＤは“Ｌ”のビットを出力する。これに応答して、クロック信号ＣＬＫの次の立ち上がりで、“Ｈ”の選択信号ＲＥＧ００がノア回路ＮＯＲ１１から出力される。同時に、“Ｈ”のビットがノア回路ＮＯＲ１２からも出力され、この“Ｈ”のビットがＮＭＯＳ型トランジスタＭＮ１２を介して後段の回路ＪＲＥＧＣ０１に出力される。
【００７４】
また、ビットＲＯＵＴ００が“Ｌ”である場合には、ナンド回路ＮＡＮＤからは“Ｈ”のビットが出力され、これに応答して、クロック信号ＣＬＫの次の立ち上がりで、“Ｌ”の選択信号ＲＥＧ００がノア回路ＮＯＲ１１から出力される。
【００７５】
一方、ビットＲＯＵＴ００が“Ｌ”である場合には、ＮＭＯＳ型トランジスタＭＮ１２がオフとなるので、ノア回路ＮＯＲ１２からの“Ｌ”のビットが後段の回路ＪＲＥＧＣ０２に出力されることはない。その代わり、ＰＭＯＳ型トランジスタＭＰ２２がオンとなるので、初段の回路ＪＲＥＧＣからの“Ｈ”のビットがＰＭＯＳ型トランジスタＭＰ２２を介して後段の回路ＪＲＥＧＣ０２に出力される。ただし、このときの初段の回路ＪＲＥＧＣから後段の回路ＪＲＥＧＣ０２への“Ｈ”のビットの伝達は、クロック信号ＣＬＫの立ち上がりを待つことなく、直ちになされる。
【００７６】
同様にして、回路ＪＲＥＧＣ０１〜ＪＲＥＧＣ０７のいずれにおいても、出力データ保持回路ＯＲＥＧから“Ｈ”のビットＲＯＵＴを入力すれば、前段の回路ＪＲＥＧＣから“Ｈ”のビットを入力した後のクロック信号ＣＬＫの次の立ち上がりで、“Ｈ”の選択信号ＲＥＧを出力し、これと同時に“Ｈ”のビットを後段の回路ＪＲＥＧＣに出力する。また、出力データ保持回路ＯＲＥＧから“Ｌ”のビットＲＯＵＴを入力すれば、直ちに“Ｈ”のビットを前段から後段の回路ＪＲＥＧＣへと伝達し、この後のクロック信号ＣＬＫの次の立ち上がりで、“Ｌ”のビットＲＥＧを出力する。
【００７７】
このように、飛び越し可能シフトレジスタＪＲＥＧは、出力データ保持回路ＯＲＥＧからビットＲＯＵＴ００〜ＲＯＵＴ０７を入力すると、クロック信号ＣＬＫに同期して、ビットＲＯＵＴ００〜ＲＯＵＴ０７のうちの“Ｈ”のビットを順次選択し、選択されたビットに対応する選択信号ＲＥＧを“Ｈ”とする。
【００７８】
図６（ａ）〜（ｈ）は、図２に示されるエンコード素子ＥＮＣ００〜ＥＮＣ０７の回路構成を示す。図６（ａ）〜（ｈ）において、ＭＮ３１〜ＭＮ３３はＮＭＯＳ型トランジスタを示す。
【００７９】
エンコード素子ＥＮＣ００〜ＥＮＣ０７毎に、３つのＮＭＯＳ型トランジスタＭＮ３１〜ＭＮ３３の入力側に接地電位及び電源電位のいずれかを選択的に印加し、３つのＮＭＯＳ型トランジスタＭＮ３１〜ＭＮ３３の入力側の各電位の組み合わせを異ならせている。例えば、図６（ａ）に示すエンコード素子ＥＮＣ００においては、３つのＮＭＯＳ型トランジスタＭＮ３１〜ＭＮ３３の入力側の全てに接地電位を印加している。また、図６（ｆ）に示すエンコード素子ＥＮＣ０５においては、２つのＮＭＯＳ型トランジスタＭＮ３１，ＭＮ３３の入力側に接地電位を印加し、１つのＮＭＯＳ型トランジスタＭＮ３２の入力側に電源電位を印加している。
【００８０】
エンコード素子ＥＮＣ００〜ＥＮＣ０７のいずれにおいても、飛び越し可能シフトレジスタＪＲＥＧからの“Ｈ”の選択信号ＲＥＧを３つのＮＭＯＳ型トランジスタＭＮ３１〜ＭＮ３３のゲートに入力すると、これらのＮＭＯＳ型トランジスタＭＮ３１〜ＭＮ３３がオンとなり、これらのＮＭＯＳ型トランジスタＭＮ３１〜ＭＮ３３の入力側の各電位を３ビットの位置信号として出力する。
【００８１】
このように、エンコード素子ＥＮＣ００〜ＥＮＣ０７のそれぞれは、選択信号ＲＥＧ００〜ＲＥＧ０７のうち対応する選択信号が“Ｈ”になると、自己のエンコード素子の位置を示す３ビットの位置信号を出力する。
【００８２】
このような構成によって、８ビットのデータに含まれる“Ｈ”のビットおよび“Ｌ”のビットのうちの数が少ない方のビットの位置を示すビット位置情報を出力するとともに、ビット位置情報によって示されるビットの位置が“Ｈ”のビットの位置か”Ｌ”のビットの位置かを示すＨＬ偏り判定信号ＨＬＤを出力することができる。
【００８３】
図７は、図１に示される入力回路ＩＮ１の構成を示す。入力回路ＩＮ１は、半導体チップＣＨＩＰ１に入力された３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）を８ビットのデータに復号化し、その８ビットのデータを内部回路ＩＮＴ１に転送する。
【００８４】
入力回路ＩＮ１は、入力部１３０と、復号化部１３２とを含む（図１参照）。
【００８５】
入力部１３０は、入力バッファＩＢＵＦ０、ＩＢＵＦ１およびＩＢＵＦ２を含む。
【００８６】
復号化部１３２は、入力データ保持回路ＩＲＥＧと、デコード素子ＤＥＣ１０〜ＤＥＣ１７とを含む。
【００８７】
半導体チップＣＨＩＰ０の出力回路ＯＵＴ０からバス１１０を介して転送されてきた３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）は、入力バッファＩＢＵＦ０を介してデコード素子ＤＥＣ１０〜ＤＥＣ１７に入力される。３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が入力される度に、ビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）は、デコード素子ＤＥＣ１０〜ＤＥＣ１７のいずれかによってデコードされる。その結果、ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７のいずれかが“Ｈ”となって入力データ保持回路ＩＲＥＧに入力される。ここで、ＩＮＤＥＣ１０〜ＩＮＤＥＣ１７はデコード素子ＤＥＣ１０〜ＤＥＣ１７からそれぞれ出力されたビットを示す。
【００８８】
半導体チップＣＨＩＰ０の出力回路ＯＵＴ０から信号ライン１１２を介して転送されてきたＨＬ偏り判定信号ＨＬＤは、入力バッファＩＢＵＦ１に入力され、内部ＨＬ偏り判定信号ＩＨＬＤとして入力データ保持回路ＩＲＥＧに出力される。
【００８９】
半導体チップＣＨＩＰ０の出力回路ＯＵＴ０から信号ライン１１４を介して転送されてきたデータ転送制御信号ＴＲは、入力バッファＩＢＵＦ２に入力され、内部データ転送制御信号ＴＲＤとして入力データ保持回路ＩＲＥＧに出力される。
【００９０】
入力データ保持回路ＩＲＥＧは、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力された場合（すなわち、半導体チップＣＨＩＰ０からデータの各ビットの論理値が反転されて転送されてきた場合）には、デコード素子ＤＥＣ１０〜ＤＥＣ１７から出力されるビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７の論理値を反転することにより、元のデータと同一の論理値を有するビットＩＤＢ１０〜ＩＤＢ１７を生成する。ビットＩＤＢ１０〜ＩＤＢ１７は、半導体チップＣＨＩＰ１の内部回路ＩＮＴ１に出力される。
【００９１】
入力データ保持回路ＩＲＥＧは、“Ｌ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力された場合（すなわち、半導体チップＣＨＩＰ０からデータの各ビットがそのまま転送されてきた場合）には、デコード素子ＤＥＣ１０〜ＤＥＣ１７から出力されるビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７の論理値を反転することなく、ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７をビットＩＤＢ１０〜ＩＤＢ１７として出力する。これにより、元のデータと同一の論理値を有するビットＩＤＢ１０〜ＩＤＢ１７が得られる。ビットＩＤＢ１０〜ＩＤＢ１７は、半導体チップＣＨＩＰ１の内部回路ＩＮＴ１に出力される。
【００９２】
入力データ保持回路ＩＲＥＧは、内部データ転送制御信号ＴＲＤがハイレベルとなる期間に応答してリセットされる。その後、入力データ保持回路ＩＲＥＧは、デコード素子ＤＥＣ１０〜ＤＥＣ１７から出力されるビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７に応答して動作する。
【００９３】
入力データ保持回路ＩＲＥＧへの内部データ転送制御信号ＴＲＤの入力タイミングをデコード素子ＤＥＣ１０〜ＤＥＣ１７からのビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７の入力タイミングに合わせるために、入力バッファＩＢＵＦ２は、データ転送制御信号ＴＲを予め定められた遅延時間だけ遅延させるために使用される。このように遅延されたデータ転送制御信号ＴＲが内部データ転送制御信号ＴＲＤとして出力される。
【００９４】
入力データ保持回路ＩＲＥＧから半導体チップＣＨＩＰ１の内部回路ＩＮＴ１へのビットＩＤＢ１０〜ＩＤＢ１７のラッチは、内部データ転送制御信号ＴＲＤによる入力データ保持回路ＩＲＥＧのリセットのタイミングで行われる。
【００９５】
このように、半導体チップＣＨＩＰ１の入力回路ＩＮ１は、半導体チップＣＨＩＰ０からの３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が入力される度に、このビット位置情報（位置信号ＤＢ００，ＤＢ０１，ＤＢ０２）をデコード素子ＤＥＣ１０〜ＤＥＣ１７のいずれかによってデコードすることによりビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７を生成し、ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７の論理値を内部ＨＬ偏り判定信号ＩＨＬＤに応じて反転したり、反転しないことによって、元のデータと同一の論理値を有するビットＩＤＢ１０〜ＩＤＢ１７を生成する。
【００９６】
図８（ａ）〜（ｈ）は、図７に示されるデコード素子ＤＥＣ１０〜ＤＥＣ１７の回路構成を示す。
【００９７】
例えば、図８（ａ）のデコード素子ＤＥＣ１０は、３個のインバータ回路ＩＮＶ０、ナンド回路ＮＡＮＤおよびインバータ回路ＩＮＶ１を備えており、図６（ａ）のエンコード素子ＥＮＣ００に対応する。図８（ａ）のデコード素子ＤＥＣ１０は、図６（ａ）のエンコード素子ＥＮＣ００によって生成された３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が入力されると、この入力に応答して“Ｈ”のビットＩＮＤＥＣ１０を出力する。
【００９８】
また、図８（ｂ）のデコード素子ＤＥＣ１１は、２個のインバータ回路ＩＮＶ０、ナンド回路ＮＡＮＤおよびインバータ回路ＩＮＶ１を備えており、図６（ｂ）のエンコード素子ＥＮＣ０１に対応する。図８（ｂ）のデコード素子ＤＥＣ１１は、図６（ｂ）のエンコード素子ＥＮＣ０１によって生成された３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が入力されると、この入力に応答して“Ｈ”のビットＩＮＤＥＣ１１を出力する。
【００９９】
このようにして、デコード素子ＤＥＣ１０〜ＤＥＣ１７は、３ビットのビット位置情報を８ビットのデータに変換する。
【０１００】
図９は、図７に示される入力データ保持回路ＩＲＥＧの一部の構成を示す。図９において、ＮＯＲはノア回路、ＣＩＮＶはクロックで制御されるインバータ、ＩＮＶはインバータである。
【０１０１】
図９に示される回路は、デコード素子ＤＥＣ１０から出力されるビットＩＮＤＥＣ１０に対応するように設けられている。図９に示される回路と同様の回路が他のデコード素子ＤＥＣ１１〜ＤＥＣ１７から出力されるビットＩＮＤＥＣ１１〜ＩＮＤＥＣ１７にそれぞれ対応するように設けられる。従って、入力データ保持回路ＩＲＥＧには、図９に示される回路が８個設けられることになる。
【０１０２】
図９に示される回路は、内部データ転送制御信号ＴＲＤの立ち上がりでリセットされ、“Ｌ”のビットＩＤＢ１０を出力する。“Ｌ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力されている状態においては、デコード素子ＤＥＣ１０から“Ｌ”のビットＩＮＤＥＣ１０が入力されると、“Ｌ”のビットＩＤＢ１０がそのまま出力され、デコード素子ＤＥＣ１０から“Ｈ”のビットＩＮＤＥＣ１０が入力されると、ビットＩＤＢ１０の論理値が反転され、“Ｈ”のビットＩＤＢ１０が出力される。
【０１０３】
内部データ転送制御信号ＴＲＤの立ち上がりで図９に示される回路がリセットされたときに、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力されている状態である場合には、内部データ転送制御信号ＴＲＤの立ち下がりに応答して、ビットＩＤＢ１０の論理値が反転され、“Ｈ”のビットＩＤＢ１０が出力される。そして、デコード素子ＤＥＣ１０から“Ｌ”のビットＩＮＤＥＣ１０が入力されると、“Ｈ”のビットＩＤＢ１０がそのまま出力され、デコード素子ＤＥＣ１０から“Ｈ”のビットＩＮＤＥＣ１０が入力されると、ビットＩＤＢ１０の論理値が反転され、“Ｌ”のビットＩＤＢ１０が出力される。
【０１０４】
このような動作は、デコード素子ＤＥＣ１０〜ＤＥＣ１７から出力されるビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７毎に行われる。その結果、入力データ保持回路ＩＲＥＧからビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７が出力される。
【０１０５】
図９の回路においては、偏り判定信号ＩＨＬＤは、データ入力端子に入力されるビットＩＮＤＥＣ１０を出力端子ＩＤＢ１０に正転して出力するか反転して出力するかを制御するために使用される。
【０１０６】
具体的には、偏り判定信号ＩＨＬＤが“Ｈ”である場合には、データ入力端子に入力されるビットＩＮＤＥＣ１０は、インバータＣＩＮＶ５を介して入力され、偏り判定信号ＩＨＬＤが“Ｌ”である場合には、データ入力端子に入力されるビットＩＮＤＥＣ１０は、インバータＩＮＶ４およびインバータＣＩＮＶ３の２段のインバータを介して入力される。
【０１０７】
ノードＡに現れるデータが“Ｈ”である場合には、インバータＣＩＮＶ２、ＣＩＮＶ８が活性化状態となり、インバータＣＩＮＶ６、ＣＩＮＶ７が不活性状態となる。その結果、内部データ転送制御信号ＴＲＤが“Ｈ”となり、リセットが掛かった後には、ビットＩＤＢ１０が“Ｈ”となる。
【０１０８】
ノードＡに現れるデータが“Ｌ”である場合には、インバータＣＩＮＶ２、ＣＩＮＶ８が不活性化状態となり、インバータＣＩＮＶ６、ＣＩＮＶ７が活性状態となる。その結果、内部データ転送制御信号ＴＲＤが“Ｈ”となり、リセットが掛かった後には、ビットＩＤＢ１０が“Ｌ”となる。
【０１０９】
図１０は、半導体チップＣＨＩＰ０の出力回路ＯＵＴ０および半導体チップＣＨＩＰ１の入力回路ＩＮ１の動作を示すタイミングチャートである。
【０１１０】
半導体チップＣＨＩＰ０では、内部データ転送制御信号ＩＴＲが“Ｈ”になると、出力データ保持回路ＯＲＥＧからビットＲＯＵＴ００〜ＲＯＵＴ０７が出力され、クロック信号ＣＬＫの次の立ち上がりから、クロック信号ＣＬＫに同期して、選択信号ＲＥＧ００〜ＲＥＧ０７のうち“Ｈ”の選択信号が飛び越し可能シフトレジスタＪＲＥＧから順次出力される。飛び越し可能シフトレジスタＪＲＥＧから”Ｈ”の選択信号が出力される度に、３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が送出される。
【０１１１】
半導体チップＣＨＩＰ１では、データ転送制御信号ＴＲを遅延させることにより内部データ転送制御信号ＴＲＤが生成される。内部データ転送制御信号ＴＲＤが“Ｌ”になると、３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が入力される度に、ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７のうち“Ｈ”のビットが入力データ保持回路ＩＲＥＧに順次入力される。入力データ保持回路ＩＲＥＧは、内部データ転送制御信号ＴＲＤが“Ｈ”になるまで、元のデータと同一の論理値を有するビットＩＤＢ１０〜ＩＤＢ１７を出力し続ける。
【０１１２】
なお、図１０において、内部データ転送制御信号ＴＲＤの立ち下がりの後、ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７が現われるまでに、若干の時間が経過する。これは、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力された場合（すなわち、データに含まれるビットのうち“Ｈ”ビットの数が”Ｌ”のビットの数より多い場合）には、内部データ転送制御信号ＴＲＤの立ち上がりでデコード素子ＤＥＣ１０〜ＤＥＣ１７から出力されるビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７を“Ｌ”にリセットした後に、ビットＩＤＢ１０〜ＩＤＢ１７を“Ｈ”に一斉に書き換えるためである。データに“Ｈ”のビットが多く含まれる場合には、“Ｌ”のビットの位置を示す情報のみが転送され、“Ｈ”のビットの位置を示す情報は転送されない。上述したタイミングを用いることにより、図９に示す入力データ保持回路ＩＲＥＧは良好に動作する。
【０１１３】
図１０において、第３のデータ転送期間は、オール”Ｌ”のデータ（すなわち、すべてのビットの論理値が「０」であるデータ）を転送している期間である。第３のデータ転送期間においては、ＨＬ偏り判定信号ＨＬＤとデータ転送制御信号ＴＲとが送信側の半導体チップＣＨＩＰ０から出力されるが、ビット位置情報は出力されない。ビット位置情報は、ＵＮＫＮＯＷＮの状態である。この状態において、受信側の半導体チップＣＨＩＰ１では、入力データ保持回路ＩＲＥＧのデータはすべて内部データ転送制御信号ＴＲＤに応答してリセットされている。その結果、入力データ保持回路ＩＲＥＧから出力されるビットＩＤＢ１０〜ＩＤＢ１７はすべて”Ｌ”となっている。次のデータ転送制御信号ＴＲの入力に応答して、入力データ保持回路ＩＲＥＧのデータは再度リセットされる。このリセットと同時に、入力データ保持回路ＩＲＥＧのデータは内部回路ＩＮＴ１にラッチされる。これにより、オール”Ｌ”のデータが転送されたことになる。なお、オール”Ｈ”のデータを転送する場合も同様である。ただし、この場合には、ＨＬ偏り判定信号ＨＬＤを受け取ってからビットＩＤＢ１０〜ＩＤＢ１７がすべて”Ｈ”となるまでのタイミングマージンを次のデータ転送制御信号ＴＲの入力までにとる必要がある。
【０１１４】
また、実施の形態１では、データに含まれるビットＩＤＢ００〜ＩＤＢ０７が全て“Ｌ”である場合には、ビット位置情報を転送することなく、データ転送制御信号ＴＲによるリセット動作のみを行なっている。すなわち、“Ｌ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力データ保持回路ＩＲＥＧに入力されるため、入力データ保持回路ＩＲＥＧは、データ転送制御信号ＴＲによるリセットの後に、“Ｌ”のビットＩＤＢ００〜ＩＤＢ０７をそのまま出力する。
【０１１５】
また、データに含まれるビットＩＤＢ００〜ＩＤＢ０７が全て“Ｈ”である場合は、“Ｈ”の内部ＨＬ偏り判定信号ＩＨＬＤが入力データ保持回路ＩＲＥＧに入力されるため、入力データ保持回路ＩＲＥＧは、データ転送制御信号ＴＲによるリセットの後に、ビットＩＤＢ００〜ＩＤＢ０７の論理値を一斉に反転することにより、”Ｈ”のビットＩＤＢ００〜ＩＤＢ０７を出力する。
【０１１６】
以上の説明から明らかなように、実施の形態１の半導体装置では、８ビットのデータが３ビットのビット位置情報に符号化される。この３ビットのビット位置情報がバスを介して転送される。そして、この３ビットのビット位置情報が８ビットのデータに復号化される。このため、データを転送するのに必要な信号ラインの本数を減らすことができる。
【０１１７】
さらに、“Ｈ”のビットの数と“Ｌ”のビットの数とを比較し、その比較結果に応じて少ない方のビットの位置を示す情報をＨＬ偏り判定信号ＨＬＤと共に転送するようにしているので、効率的なデータ転送が可能になる。
【０１１８】
なお、図２〜図９の回路は、一例に過ぎず、多様な変形が可能である。あるいは、これらの回路の代わりに、同様の機能を有するものを適用しても構わない。
【０１１９】
（実施の形態２）
図１１は、本発明の実施の形態２の半導体装置２００の構成を示す。半導体装置２００は、半導体チップＣＨＩＰ２と半導体ＣＨＩＰ３との間でＨＬ偏り判定信号ＨＬＤを転送する信号ライン線が不要であるという利点を提供する。これにより、信号ラインを設けるために必要な面積が低減される。その結果、半導体装置２００の規模が低減される。
【０１２０】
半導体装置２００では、今回転送されるデータの各ビットの論理値と、前回転送されたデータの各ビットの論理値とが比較される。その結果、前回転送されたデータに比較して変化した論理値を有するビットが選択され、その選択されたビットの位置を示す情報が転送される。
【０１２１】
半導体装置２００は、半導体チップＣＨＩＰ２と半導体チップＣＨＩＰ３とを含む。半導体チップＣＨＩＰ２と半導体チップＣＨＩＰ３とは、バス２１０を介して互いに接続されている。バス２１０は、信号ライン２１０ａ、２１０ｂおよび２１０ｃを含む。バス２１０の幅は、３ビットである。３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）がバス２１０を介して半導体チップＣＨＩＰ２から半導体チップＣＨＩＰ３に転送される。
【０１２２】
半導体チップＣＨＩＰ２は、内部回路ＩＮＴ２と出力回路ＯＵＴ２とを含む。内部回路ＩＮＴ２は、８ビットのデータを生成する。出力回路ＯＵＴ２は、内部回路ＩＮＴ２によって生成される８ビットのデータを符号化することにより、ビット位置情報を生成する符号化部２２０と、ビット位置情報をバス２１０に出力する出力部２２２とを含む。このように、半導体チップＣＨＩＰ２は、データを送信する送信部として機能する。
【０１２３】
半導体チップＣＨＩＰ３は、入力回路ＩＮ３と内部回路ＩＮＴ３とを含む。入力回路ＩＮ３は、ビット位置情報をバス２１０から受け取る入力部２３０と、そのビット位置情報を復号化することにより８ビットのデータを生成する復号化部２３２とを含む。入力回路ＩＮ３によって生成される８ビットのデータは、内部回路ＩＮＴ３に出力される。このように、半導体チップＣＨＩＰ３は、データを受信する受信部として機能する。
【０１２４】
ビット位置情報は、前回転送されたデータに比較して変化した論理値を有するビットの位置を示す。例えば、前回転送された８ビットのデータが（０，１，０，１，０，０，１，０）であり、今回転送されるべき８ビットのデータが（０，１，０，１，１，０，１，０）である場合を想定する。この場合には、論理値が変化したビットの位置は、（１，０，０）によって表される。従って、符号化部２２０は、ビット位置情報（１，０，０）を生成し、出力部２２２はこのビット位置情報をバス２１０に出力する。
【０１２５】
なお、今回転送されるべき８ビットのデータは、内部回路ＩＮＴ２によって生成され、出力回路ＯＵＴ２に提供される。前回転送された８ビットのデータは、出力回路ＯＵＴ２の符号化部２２０の内部に保持されている。
【０１２６】
符号化部２２０は、ビット位置情報の転送を制御するための内部データ転送制御信号ＩＴＲを生成する。内部データ転送制御信号ＩＴＲは、出力部２２２に供給される。出力部２２２は、内部データ転送制御信号ＩＴＲをデータ転送制御信号ＴＲとして信号ライン２１４に出力する。
【０１２７】
このように、８ビットのデータを転送する代わりに、そのデータに含まれる８ビットのうち前回転送されたデータに比較して変化した論理値を有するビットの位置を示す情報（すなわち、ビット位置情報）を転送することにより、転送されるデータのビット幅より小さいビット幅を有するバスを用いてデータを転送することが可能になる。これにより、バスの幅を従来に比べて低減することができる。その結果、半導体装置２００の規模を低減することができる。
【０１２８】
また、８ビットのデータを転送する代わりに３ビットのビット位置情報を転送することにより、データの転送効率を向上させることができる。以下、データの転送効率が向上する例を説明する。ここで、８ビットのデータに対して、ビットパターン２０〜ビットパターン２８を以下のように定義する。
【０１２９】
ビットパターン２０：前回転送されたデータに比較して０ビットが変化：１通り
ビットパターン２１：前回転送されたデータに比較して１ビットが変化：８通り
ビットパターン２２：前回転送されたデータに比較して２ビットが変化：２８通り
ビットパターン２３：前回転送されたデータに比較して３ビットが変化：５６通り
ビットパターン２４：前回転送されたデータに比較して４ビットが変化：７０通り
ビットパターン２５：前回転送されたデータに比較して５ビットが変化：５６通り
ビットパターン２６：前回転送されたデータに比較して６ビットが変化：２８通り
ビットパターン２７：前回転送されたデータに比較して７ビットが変化：８通り
ビットパターン２８：前回転送されたデータに比較して８ビットが変化：１通り
ビットパターン２０〜ビットパターン２８を転送するためには１サイクル〜９サイクルがそれぞれ必要である。ビットパターン２０〜ビットパターン２８の出現確率がそれぞれ５０％、４０％、８％、１．５％、０．４％、０．０８％、０．０１５％、０．００４％、０．００１％であるという条件下では、３ビットのデータバス（すなわち、バス２１０）を用いて平均１．６３サイクルでデータを転送することになる。これは、４．８９ビットのデータバスを用いて１サイクルでデータを転送することと等価である。従って、８ビットのデータバスを用いて１サイクルでデータを転送する場合に比較して、データバスの３ビット分以上データの転送効率が向上する。
【０１３０】
図１２は、図１１に示される出力回路ＯＵＴ２の構成を示す。図１２に示される出力回路ＯＵＴ２の構成は、ＨＬ偏り判定回路ＣＯＭＰと出力バッファＯＢＵＦ１とが削除されている点と、前回転送されたデータの各ビットを保持するための前回データ保持回路ＢＤＲＥＧと今回転送されるデータの各ビットと前回転送されたデータの各ビットとを比較するための排他的論理和回路ＸＯＲとが追加されている点で、図２に示される出力回路ＯＵＴ０の構成と異なっている。
【０１３１】
なお、図１２において、図２に示される出力回路ＯＵＴ２と同じ作用を果たす構成要素には、同じ符号を付して説明を簡略化する。
【０１３２】
図１２の出力回路ＯＵＴ２においては、まず、リセット信号ＲＥＳＥＴによって、前回データ保持回路ＢＤＲＥＧおよび出力データ保持回路ＯＲＥＧ１が初期化される。これにより、前回データ保持回路ＢＤＲＥＧに保持されるデータの各ビットおよび出力データ保持回路ＯＲＥＧ１に保持されるデータの各ビットが”Ｌ”に初期設定される。
【０１３３】
次に、出力データ保持回路ＯＲＥＧ１に半導体チップＣＨＩＰ２の内部回路ＩＮＴによって生成されたデータが入力され保持される。排他的論理和回路ＸＯＲは、前回データ保持回路ＢＤＲＥＧに保持されるデータの各ビットと出力データ保持回路ＯＲＥＧ１に保持されるデータの各ビットとをビット配列の順番において対応するビット同士で比較する。その比較の結果、出力データ保持回路ＯＲＥＧ１に保持されるビットの論理値と前回データ保持回路ＢＤＲＥＧに保持されるビットの論理値とが異なる場合には、排他的論理和回路ＸＯＲは、この論理値が変化したビットに対応するビットを”Ｈ”にして、このビットを飛び越し可能シフトレジスタＪＲＥＧに出力する。なお、排他的論理和回路ＸＯＲから出力されるビットをビットＲＯＵＴ００〜ＲＯＵＴ０７と表記する。
【０１３４】
飛び越し可能シフトレジスタＪＲＥＧは、クロック信号ＣＬＫに同期して、ビットＲＯＵＴ００〜ＲＯＵＴ０７のうち“Ｈ”のビットを順次選択し、選択されたビットに対応する選択信号を“Ｈ”とする。
【０１３５】
前回データ保持回路ＢＤＲＥＧは、選択信号ＲＥＧＣ００〜０７のうち“Ｈ”の選択信号に対応するビットの論理値を反転することにより、前回データ保持回路ＢＤＲＥＧに保持されるデータを更新する。このようにして、前回データ保持回路ＢＤＲＥＧに保持されるデータは順次更新されていく。
【０１３６】
エンコード素子ＥＮＣ００〜ＥＮＣ０７のそれぞれは、選択信号ＲＥＧ００〜ＲＥＧ０７のうち対応する選択信号が“Ｈ”となったことに応答して、自己のエンコード素子の位置を示す３ビットの位置信号を出力する。
【０１３７】
エンコード素子ＥＮＣ００〜ＥＮＣ０７のいずれかから出力された３ビットの位置信号は、出力バッファＯＢＵＦ０に一時的に格納される。その後、出力バッファＯＢＵＦ０に格納された３ビットの位置信号は、内部データ転送制御信号ＩＴＲの立ち下がりの後に、クロック信号ＣＬＫに同期して、ビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）としてバス２１０に出力される。
【０１３８】
また、複数の位置信号が出力バッファＯＢＵＦ０に格納された場合には、これらの複数の位置信号がクロック信号ＣＬＫに同期して複数のビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）として順次出力される。
【０１３９】
図１３は、図１２に示される出力データ保持回路ＯＲＥＧ１の一部の構成を示す。図１３に示される回路は、出力データ保持回路ＯＲＥＧ１に入力されるデータの１ビットＩＤＢ００に対応するように設けられている。図１３に示される回路と同様の回路が出力データ保持回路ＯＲＥＧ１に入力される他の７個のビットに対応するように設けられる。従って、出力データ保持回路ＯＲＥＧ１には、図１３に示される回路が８個設けられことになる。
【０１４０】
図１３に示される回路では、データ制御信号ＩＴＲが“Ｈ”になると、クロック制御型インバータ回路ＣＩＮＶ１がオンとなる。その結果、データの１ビットＩＤＢ００は、クロック制御型インバータ回路ＣＩＮＶ１およびインバータ回路ＩＮＶ１を介してビットＲＯＵＴ００として出力される。
【０１４１】
図１４は、図１２に示される前回データ保持回路ＢＤＲＥＧの一部の構成を示す。図１４に示される回路は、前回データ保持回路ＢＤＲＥＧに入力される選択信号ＲＥＧＣ００に対応するように設けられている。図１４に示される回路と同様の回路が前回データ保持回路ＢＤＲＥＧに入力される他の７個の選択信号に対応するように設けられている。従って、前回データ保持回路ＢＤＲＥＧには、図１４に示される回路が８個設けられことになる。
【０１４２】
図１４に示される回路では、リセット信号ＲＥＳＥＴが“Ｈ”になると、ノア回路ＮＯＲ１の出力が“Ｌ”となる。このとき、“Ｌ”の選択信号ＲＥＧ００が入力されている状態であれば、インバータ回路ＣＩＮＶ６、ＣＩＮＶ７がオンとなる。その結果、ノア回路ＮＯＲ１からの出力（すなわち、ビットＲＯＵＴ００）が“Ｌ”に保持され続ける。
【０１４３】
また、選択信号ＲＥＧ００が反転することにより“Ｈ”になると、インバータ回路ＣＩＮＶ６、ＣＩＮＶ７がオフとなり、インバータ回路ＣＩＮＶ２、ＣＩＮＶ８がオンとなる。このとき、ノア回路ＮＯＲ２の出力が“Ｌ”である。ノア回路ＮＯＲ２の出力がインバータＩＮＶ１およびインバータ回路ＣＩＮＶ２を介してノア回路ＮＯＲ１に入力されると、ノア回路ＮＯＲ１の出力が反転される。その結果、ビットＲＯＵＴ００が“Ｈ”となる。選択信号ＲＥＧ００が再び反転して“Ｌ”に戻っても、ビットＩＤＢ１０が“Ｈ”に保持され続ける。ただし、インバータ回路ＣＩＮＶ６、ＣＩＮＶ７がオンとなり、ノア回路ＮＯＲ２の出力が“Ｈ”となる。
【０１４４】
更に、選択信号ＲＥＧ００が更に再び反転して“Ｈ”になり、各インバータ回路ＣＩＮＶ２、ＣＩＮＶ８がオンになると、ノア回路ＮＯＲ２の出力が“Ｈ”であるから、ノア回路ＮＯＲ１の出力が反転される。その結果、ビットＲＯＵＴ００が“Ｌ”となる。
【０１４５】
図１５は、図１２に示される入力回路ＩＮ３の構成を示す。
【０１４６】
入力回路ＩＮ３は、半導体チップＣＨＩＰ３に入力された３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）を８ビットのデータに復号化し、その８ビットのデータを内部回路ＩＮＴ３に出力する。
【０１４７】
入力回路ＩＮ３の構成は、図７に示される入力回路ＩＮ１の構成と概ね同様である。ただし、両者の構成は、出力バッファＯＢＵＦ１が削除されている点と、入力データ保持回路ＩＲＥＧ１の構成において異なっている。
【０１４８】
なお、図１５において、図７に示される入力回路ＩＮ１と同じ作用を果たす構成要素には、同じ符号を付して説明を簡略化する。
【０１４９】
入力回路ＩＮ３においては、まず、リセット信号ＲＥＳＥＴによって、入力データ保持回路ＩＲＥＧ１が初期化される。これにより、入力データ保持回路ＩＲＥＧ１に保持されるデータの各ビットが“Ｌ”に初期設定される。
【０１５０】
半導体チップＣＨＩＰ２の出力回路ＯＵＴ２からバス２１０を介して転送されてきた３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）は、入力バッファ回路ＩＢＵＦ０を介してデコード素子ＤＥＣ１０〜ＤＥＣ１７に入力される。３ビットのビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）が入力される度に、ビット位置情報（ＤＢ００，ＤＢ０１，ＤＢ０２）は、デコード素子ＤＥＣ１０〜ＤＥＣ１７のいずれかによってデコードされる。その結果、ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７のいずれかが“Ｈ”となる。ビットＩＮＤＥＣ１０〜ＩＮＤＥＣ１７は、入力データ保持回路ＩＲＥＧに入力される。
【０１５１】
入力データ保持回路ＩＲＥＧ１は、図１４に示される前回データ保持回路ＢＤＲＥＧと同一の構成を有している。リセット信号ＲＥＳＥＴが“Ｈ”になると、ビットＩＤＢ１０が“Ｌ”に設定される。デコード素子ＤＥＣ１０から“Ｌ”のビットＩＮＤＥＣ１０が入力される限り、ビットＩＤＢ１０は“Ｌ”に保持され続ける。
【０１５２】
また、ビットＩＮＤＥＣ１０が反転することにより“Ｈ”のビットになると、ビットＩＤＢ１０が反転して“Ｈ”となる。ビットＩＮＤＥＣ１０が再び反転して“Ｌ”に戻っても、ビットＩＣＢ１０が“Ｈ”に保持され続ける。しかし、ビットＩＮＤＥＣ１０が更に再び反転して“Ｈ”になると、ビットＩＤＢ１０が“Ｌ”に戻される。
【０１５３】
入力データ保持回路ＩＲＥＧ１に保持される各ビットに対応する回路は、図１４に示されている。この回路は、入力が”Ｈ”になった時のみ、データが更新（反転）されるレジスタ回路である。従って、初期リセットにおいてデータがクリアされる以外は、入力が”Ｈ”にならない限り保持されているデータが更新されることはない。なお、前回伝送データと異なるビットのアドレスが伝送されてきた場合に、デコーダ回路が入力されたアドレスのビットごとに”Ｈ”を出力する構成になっている。
【０１５４】
入力データ保持回路ＩＲＥＧ１では、前回転送されたデータに比較して変化していない論理値を有するビットに対しては同じ出力が保持される。従って、前回転送されたデータと異なるデータのビットのみを転送することにより、全ビットのデータが転送されたことになる。このことにより、受信側の半導体チップＣＨＩＰ３において元のデータを再現することができる。
【０１５５】
なお、図１５においては、内部データ転送制御信号ＴＲＤを図中どこにも入力していないが、例えば半導体チップＣＨＩＰ３の内部回路ＩＮＴ３に内部データ転送制御信号ＴＲＤを供給し、内部データ転送制御信号ＴＲＤに応答して、入力回路ＩＮ３からのビットＩＤＢ１０〜ＩＤＢ１７を半導体チップＣＨＩＰ３の内部回路ＩＮＴ３に入力するようにしてもよい。
【０１５６】
以上の説明から明らかなように、実施の形態２の半導体装置２００では、半導体チップＣＨＩＰ２と半導体チップＣＨＩＰ３との間で８ビットのデータをそのまま授受するのではなく、今回転送されるデータの各ビットと前回転送されたデータの各ビットとを比較し、前回転送されたデータに比較して変化した論理値を有するビットの位置を示す情報が転送される。これにより、データの転送に必要な信号ラインの本数を減らすことができる。また、不要な信号ラインの充放電を行なう必要がないことから、より効率的なデータ転送が可能になる。
【０１５７】
なお、図１１〜図１５の回路は、一例に過ぎず、多様な変形が可能である。あるいは、これらの回路の代わりに、同様の機能を有するものを適用しても構わない。
【０１５８】
【発明の効果】
本発明の半導体装置によれば、データに含まれる複数のビットのうち選択された少なくとも１つのビットの位置を示すビット位置情報が生成され、そのビット位置情報が送信される。送信されるべきデータのビット数より少ないビット数を有するビット位置情報を用いて、データの内容が送信部から受信部に伝送される。これにより、送信部と受信部とを結ぶバスのビット幅を送信されるべきデータのビット幅より小さくすることができる。例えば、８ビットのデータを３ビットのバスを用いて送信することが可能になる。その結果、半導体装置の規模を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置１００の構成を示すブロック図である。
【図２】図１に示される半導体チップＣＨＩＰ０における出力回路ＯＵＴ０の構成を示すブロック図である。
【図３】図２に示されるＨＬ偏り判定回路ＣＯＭＰの構成を示す回路図である。
【図４】図２に示される出力データ保持回路ＯＲＥＧの一部の構成を示す回路図である。
【図５】図２に示される飛び越し可能シフトレジスタＪＲＥＧの構成を示す回路図である。
【図６】（ａ）〜（ｈ）は図２に示されるエンコード素子ＥＮＣ００〜ＥＮＣ０７の構成を示す回路図である。
【図７】図１に示される半導体チップＣＨＩＰ１における入力回路ＩＮ１の構成を示すブロック図である。
【図８】（ａ）〜（ｈ）は図７に示されるデコード素子ＤＥＣ１０〜ＤＥＣ１７の構成を示す回路図である。
【図９】図７に示される入力データ保持回路ＩＲＥＧの一部の構成を示す回路図である。
【図１０】図１に示される出力回路ＯＵＴ０および入力回路ＩＮ１の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態２の半導体装置２００の構成を示すブロック図である。
【図１２】図１１に示される半導体チップＣＨＩＰ２における出力回路ＯＵＴ２の構成を示すブロック図である。
【図１３】図１２に示される出力データ保持回路ＯＲＥＧ１の一部の構成を示す回路図である。
【図１４】図１２に示される前回データ保持回路ＢＤＲＥＧの一部の構成を示す回路図である。
【図１５】図１１に示される半導体チップＣＨＩＰ３における入力回路ＩＮ３の構成を示すブロック図である。
【符号の説明】
ＣＨＩＰ０，ＣＨＩＰ２  半導体チップ
ＣＨＩＰ１，ＣＨＩＰ３  半導体チップ
ＯＵＴ０，ＯＵＴ２  出力回路
ＩＮ１，ＩＮ３  入力回路
ＯＲＥＧ，ＯＲＥＧ１  出力データ保持回路
ＪＲＥＧ  飛び越し可能シフトレジスタ
ＥＮＣ０〜ＥＮＣ７  エンコード素子
ＣＯＭＰ  ＨＬ偏り判定回路
ＯＢＵＦ０，ＯＢＵＦ１，ＯＢＵＦ２  出力バッファ
ＩＲＥＧ，ＩＲＥＧ１  入力データ保持回路
ＤＥＣ１０〜ＤＥＣ１７  デコード素子
ＩＢＵＦ０〜ＩＢＵＦ２  入力バッファ回路
ＸＯＲ  排他的論理和回路
ＢＤＲＥＧ  前回データ保持回路
【図１】
0003976923.tif 000002
【図２】
0003976923.tif 000003
【図３】
0003976923.tif 000004
【図４】
0003976923.tif 000005
【図５】
0003976923.tif 000006
【図６】
0003976923.tif 000007
【図７】
0003976923.tif 000008
【図８】
0003976923.tif 000009
【図９】
0003976923.tif 000010
【図１０】
0003976923.tif 000011
【図１１】
0003976923.tif 000012
【図１２】
0003976923.tif 000013
【図１３】
0003976923.tif 000014
【図１４】
0003976923.tif 000015
【図１５】
0003976923.tif 000016