(57)【特許請求の範囲】
【請求項１】
１ビットに対応するメモリセルを６つのトランジスタ（１，２，３，４，５，６）、または４つのトランジスタと２つの抵抗にて、構成するとともに、そのうちの４つのトランジスタ（１，２，３，４）、または２つのトランジスタと２つの抵抗にて、２つのインバータ（ＩＮＶ１，ＩＮＶ２）を構成し、残りの２つのトランジスタ（５，６）をソースがビット線と接続された選択トランジスタとしたＳＲＡＭにおいて、
各メモリセルにおける第１のインバータ（ＩＮＶ１）での高圧側および低圧側端子（Ｖdd１，ＧＮＤ１）、第２のインバータ（ＩＮＶ２）での高圧側および低圧側端子（Ｖdd２，ＧＮＤ２）の各々に、別系統の配線（３１，３２，３３，３４）を設けるとともに、両選択トランジスタ（５，６）のドレイン部にそれぞれ接続される第２の配線（４２，４３）と、常には第２の配線（４２，４３）と電気的に遮断しており、選択トランジスタ（５，６）の評価工程において第２の配線（４２，４３）と電気的に接続される第１の配線（４０，４１）とからなるトランジスタ検査用配線（４０，４１，４２，４３）を設けたことを特徴とするＳＲＡＭのセル構造。
【請求項２】
１ビットに対応するメモリセルを６つのトランジスタ（１，２，３，４，５，６）、または４つのトランジスタと２つの抵抗にて、構成するとともに、そのうちの４つのトランジスタ（１，２，３，４）、または２つのトランジスタと２つの抵抗にて、２つのインバータ（ＩＮＶ１，ＩＮＶ２）を構成し、残りの２つのトランジスタ（５，６）をソースがビット線と接続された選択トランジスタとしたＳＲＡＭの検査方法であって、
各メモリセルにおける第１のインバータ（ＩＮＶ１）での高圧側および低圧側端子（Ｖdd１，ＧＮＤ１）、第２のインバータ（ＩＮＶ２）での高圧側および低圧側端子（Ｖdd２，ＧＮＤ２）の各々に、別系統の配線（３１，３２，３３，３４）を設けるとともに、両選択トランジスタ（５，６）のドレイン部にそれぞれ接続される第２の配線（４２，４３）と、常には第２の配線（４２，４３）と電気的に遮断しており、選択トランジスタ（５，６）の評価工程において第２の配線（４２，４３）と電気的に接続される第１の配線（４０，４１）とからなるトランジスタ検査用配線（４０，４１，４２，４３）を設け、
不良が発見されたメモリセルにおいて、両選択トランジスタ（５，６）での第１の配線（４０，４１）と第２の配線（４２，４３）とを電気的に接続して選択トランジスタ（５，６）の良否を検査した後、インバータ（ＩＮＶ１，ＩＮＶ２）を構成する各素子（１，２，３，４）の良否を検査するようにしたことを特徴とするＳＲＡＭの検査方法。
【請求項３】
１ビットに対応するメモリセルを６つのトランジスタ（１，２，３，４，５，６）、または４つのトランジスタと２つの抵抗にて、構成するとともに、そのうちの４つのトランジスタ（１，２，３，４）、または２つのトランジスタと２つの抵抗にて、２つのインバータ（ＩＮＶ１，ＩＮＶ２）を構成し、残りの２つのトランジスタ（５，６）をソースがビット線と接続された選択トランジスタとしたＳＲＡＭの検査方法であって、
各メモリセルにおける第１のインバータ（ＩＮＶ１）での高圧側および低圧側端子（Ｖdd１，ＧＮＤ１）、第２のインバータ（ＩＮＶ２）での高圧側および低圧側端子（Ｖdd２，ＧＮＤ２）の各々に、別系統の配線（３１，３２，３３，３４）を設けるとともに、両選択トランジスタ（５，６）のドレイン部にそれぞれ接続される第２の配線（４２，４３）と、常には第２の配線（４２，４３）と電気的に遮断しており、選択トランジスタ（５，６）の評価工程において第２の配線（４２，４３）と電気的に接続される第１の配線（４０，４１）とからなるトランジスタ検査用配線（４０，４１，４２，４３）を設け、
不良が発見されたメモリセルにおいて、ワード線をゲート、ビット線をソースとし、両選択トランジスタ（５，６）のドレイン部にそれぞれ接続されるトランジスタ検査用配線（４０，４１，４２，４３）をドレインとすることで両選択トランジスタ（５，６）をそれぞれ単独で動作確認する第１検査工程と、
前記第１検査工程にて前記両選択トランジスタ（５，６）が不良でなかった場合において、当該メモリセルにおける第１のインバータ（ＩＮＶ１）での高圧側および低圧側端子（Ｖdd１，ＧＮＤ１）に別系統に設けた配線（３１，３２）にそれぞれ単独に任意の電圧を供給するとともに、第２のインバータ（ＩＮＶ２）での高圧側および低圧側端子（Ｖdd２，ＧＮＤ２）に別系統に設けた配線（３３，３４）にそれぞれ単独に任意の電圧を供給して不良素子の絞り込みを行う第２検査工程と、
を備えたことを特徴とするＳＲＡＭの検査方法。
【請求項４】
１ビットに対応するメモリセルを６つのトランジスタ（１，２，３，４，５，６）にて構成する場合であって、
前記第２検査工程は、ワード線を通じて選択トランジスタ（５，６）をオフ状態にするとともに、一方の選択トランジスタでのトランジスタ検査用配線（４０，４１，４２，４３）を通じてインバータを構成する２つのトランジスタのうちの検査対象となるトランジスタをオン状態にし、当該インバータにおける高圧側および低圧側端子（Ｖdd１，ＧＮＤ１，Ｖdd２，ＧＮＤ２）に別系統に設けた配線（３１，３２，３３，３４）に所望の電圧を印加したときにおける他方の選択トランジスタでのトランジスタ検査用配線（４０，４１，４２，４３）のレベルをモニタすることにより検査対象のトランジスタの検査を行うものであることを特徴とする請求項３に記載のＳＲＡＭの検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭのセル構造およびＳＲＡＭの検査方法に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭのメモリセルの一例を図８に示す。メモリセルは６個のトランジスタ１０１，１０２，１０３，１０４，１０５，１０６により構成されている。ＳＲＡＭは、電気的特性評価により不良ビットを特定することができるものの、１ビット６トランジスタ構成であるために１ビット中の不良個所の特定や、その特性を評価することが困難である。ウエハ完了後にトランジスタ単体を評価できるように配線加工を施してトランジスタ単体の特性評価をすることも可能であるが、実際は微細化、多層配線プロセスにおいては、より高精度な加工技術や高アスペクト比の埋め込み技術が必要となる上、加工に用いる材料自体の抵抗や、その接続抵抗の影響などで良好な特性を得ることは困難である。また、エミッション解析などで１ビット中の不良部位を特定することも可能であるが、不良トランジスタの特性まで評価することはできない。
【０００３】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、ＳＲＡＭにおいて１ビットを構成する素子を細かく検査可能とすることにある。
【０００４】
【課題を解決するための手段】
請求項１に記載の発明は、ＳＲＡＭのセル構造として、各メモリセルにおける第１のインバータでの高圧側および低圧側端子、第２のインバータでの高圧側および低圧側端子の各々に、別系統の配線を設けるとともに、両選択トランジスタのドレイン部にそれぞれ接続される第２の配線と、常には第２の配線と電気的に遮断しており、選択トランジスタの評価工程において第２の配線と電気的に接続される第１の配線とからなるトランジスタ検査用配線を設けたことを特徴としている。よって、別系統の配線を用いて、２つのインバータにおけるそれぞれの素子を単独で検査することが可能となる。また、トランジスタ検査用配線を用いて、選択トランジスタをそれぞれ単体で検査することが可能となる。その結果、ＳＲＡＭを構成する全素子を検査することができる。
【０００７】
しかも、両選択トランジスタのドレイン部にそれぞれ接続されるトランジスタ検査用配線は、第１の配線と第２の配線からなり、常には第１の配線と第２の配線とは電気的に遮断しており、選択トランジスタの評価工程において電気的に接続される。このため、評価工程以外の通常時においては第１の配線と第２の配線は孤立した配線であり、本来のＳＲＡＭ動作には影響を及ぼすこともない。
【０００８】
請求項２に記載の発明は、不良が発見されたメモリセルにおいて、両選択トランジスタでの第１の配線と第２の配線とを電気的に接続して選択トランジスタの良否を検査した後、インバータを構成する各素子の良否を検査する。
【０００９】
請求項３に記載の検査方法において、特に、メモリセルを６つのトランジスタにて構成する場合は請求項４に記載のようにすればよい。
【００１０】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１には、本実施形態におけるＳＲＡＭでのメモリセルの回路構成を示す。図２にはＳＲＡＭの平面および断面構造を示す。
【００１１】
図１において、ＳＲＡＭの各セルは６トランジスタで構成され、４つのＮチャネルＭＯＳＦＥＴ２，３，５，６と２つのＰチャネルＭＯＳＦＥＴ１，４を具備している。
【００１２】
第１のインバータＩＮＶ１は、ＰチャネルＭＯＳＦＥＴ１とＮチャネルＭＯＳＦＥＴ２の直列回路よりなる。第２のインバータＩＮＶ２は、ＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ３の直列回路よりなる。第１のインバータＩＮＶ１におけるＰチャネルおよびＮチャネルＭＯＳＦＥＴ１，２のゲート端子は、第２のインバータＩＮＶ２における両ＭＯＳＦＥＴ４，３での間の点αと接続されている。また、α点はＮチャネルＭＯＳＦＥＴ（選択トランジスタ）５のドレイン端子と接続され、このＭＯＳＦＥＴ５のソース端子はビット線Ｄiと接続されている。さらに、ＮチャネルＭＯＳＦＥＴ（選択トランジスタ）５のゲート端子はワード線と接続されている。同様に、第２のインバータＩＮＶ２におけるＰチャネルおよびＮチャネルＭＯＳＦＥＴ４，３のゲート端子は、第１のインバータＩＮＶ１における両ＭＯＳＦＥＴ１，２での間の点βと接続されている。また、β点はＮチャネルＭＯＳＦＥＴ（選択トランジスタ）６のドレイン端子と接続され、このＭＯＳＦＥＴ６のソース端子はビット線Ｄi+1と接続されている。さらに、ＮチャネルＭＯＳＦＥＴ（選択トランジスタ）６のゲート端子はワード線と接続されている。
【００１３】
このようにして、１ビットに対応するメモリセルでの６つのトランジスタ１〜６のうちの４つのトランジスタ１，２，３，４にて２つのインバータＩＮＶ１，ＩＮＶ２が構成されるとともに、残りの２つのトランジスタ５，６をソースがビット線と接続された選択トランジスタとしている。また、２つのインバータＩＮＶ１，ＩＮＶ２の出力が互いの他のインバータの入力となっている。
【００１４】
セル構造については、図２に示すように多層配線構造（２層配線構造）で構成している。詳しい構造を、図３〜図６を用いて説明する。
まず、図３に示すように、ｐ型シリコン基板２０における表層部にはｎウエル領域２１が形成されている。ｐ型シリコン基板２０における表層部にはｎ型拡散領域２２が形成（パターニング）されている。また、ｎウエル領域２１における表層部にはｐ型拡散領域２３が形成（パターニング）されている。図３のシリコン基板２０の上面において図４に示すようにゲート酸化膜２４を介してポリシリコンゲート電極２５が形成（パターニング）されるとともに、ポリシリコンよりなるワード線２６が延設されている。このようにして、シリコン基板において各セルを構成する６つのトランジスタ１，２，３，４，５，６が作り込まれている。
【００１５】
図４でのポリシリコン２５，２６の上には図５に示すように、層間絶縁膜２７を介して１層目のアルミ配線２８が形成（パターニング）されており、このアルミ配線２８はビアホール２９を通してｎ型拡散領域２２と電気的に接続されている。
【００１６】
さらに、図５の１層目のアルミ配線２８の上には図６に示すように、層間絶縁膜３０を介して２層目のアルミ配線３１，３２，３３，３４が形成（パターニング）されており、このアルミ配線３１〜３４はビアホール３５，３６，３７，３８を通して１層目のアルミ配線と電気的に接続されている。ここで、アルミ配線３１は第１の電源用配線（Ｖdd１用配線）であり、アルミ配線３２は第１のグランド用配線(ＧＮＤ１用配線)であり、アルミ配線３３は第２の電源用配線（Ｖdd２用配線）であり、アルミ配線３４は第２のグランド用配線(ＧＮＤ２用配線)である。
【００１７】
さらには、図６の２層目のアルミ配線３１〜３４の上には図２に示すように、層間絶縁膜３９を介して３層目のアルミ配線４０，４１，４２，４３が形成（パターニング）されており、アルミ配線４２，４３はビアホール４４を通して２層目のアルミ配線と接続され、このアルミ配線を介して選択トランジスタ５，６のドレイン部とそれぞれ電気的に接続されている。
【００１８】
ここで、図７に示す比較例と比べる。図７においては、図５の１層目のアルミ配線２８上に層間絶縁膜１０９を介して２層目のアルミ配線１１０，１１１を形成し、この配線１１０がＧＮＤ用であり、配線１１１がＶｄｄ用であり、ビアホール１１２を通して１層目のアルミ配線と電気的に接続されている。つまり、従来のレイアウトでは、図８に示すように、１ビット中の２つのインバータは、それぞれ共通のＶｄｄ、ＧＮＤ配線（１１０，１１１）を用いている。
【００１９】
この場合に比べ、図６では、ＳＲＡＭ回路動作に用いられる構造以外に、不良解析用として配線３１，３２，３３，３４を配置した。つまり、図６において、インバータＩＮＶ１，ＩＮＶ２に共通で供給しているＶｄｄ配線及びＧＮＤ配線として、それぞれ第１のＶｄｄ配線３１と第２のＶｄｄ配線３３、及び、第１のＧＮＤ配線３２と第２のＧＮＤ配線３４に単独に、任意のバイアスを供給できる配線構造にしている。
【００２０】
詳しく説明する。例えば、図８のＰチャネルトランジスタ１０１に電源電圧Ｖｄｄが供給されると必ずＰチャネルトランジスタ１０４にも電源電圧Ｖｄｄが供給されて両方のトランジスタ１０１，１０４が動作してしまう。そのため、それぞれを単独で特性評価することはできない。
【００２１】
これに対し本実施形態においては、図６に示すように、セルに対して配線３１，３２，３３，３４を斜め方向に延設することで、電源電圧Ｖdd１とＶdd２及びグランド電圧ＧＮＤ１とＧＮＤ２をそれぞれ別々の供給源としている。これにより、各インバータＩＮＶ１とＩＮＶ２にそれぞれ別々に、電源配線３１，３３を通して電源電圧Ｖdd１，Ｖdd２とグランド配線３２，３４を通してグランド電位ＧＮＤ１，ＧＮＤ２を供給でき、それぞれ単独で評価可能となる。
【００２２】
また、図２に示すように、選択トランジスタ５のドレイン部に対し、２層目でのビアホール４４及びドット状の３層目のアルミ配線４３を設けるとともに、これに隣接して３層目のアルミ配線４１を配置している。同様に、選択トランジスタ６のドレイン部に対し、２層目のビアホール４４及びドット状の３層目のアルミ配線４２を設けるとともに、これに隣接して３層目のアルミ配線４０を配置している。
【００２３】
そして、ＳＲＡＭの電気特性を評価して不良ビットを特定した後、配線加工を施し、不良ビットに配置されている配線４２，４３をそれぞれ配線４０，４１に接続して不良ビットの検査用配線として用いる。この配線を用いることで選択トランジスタ５，６の動作を単体で検査することが可能である。即ち、図１のごとく、ワード線をゲート、ビット線をソースとし、配線４１，４０をドレインとすることで選択トランジスタ５，６をそれぞれ単体で特性評価できる。
【００２４】
従来からも、ＦＩＢ（集束イオンビーム）などで配線加工を施してＳＲＡＭを構成する各素子の特性評価を行っていたものの、微細化・多層配線プロセスにおいては、より高精度な加工技術や高アスペクト比の埋め込み技術が必要となる上、加工に用いる材料自体の抵抗やその接続抵抗の影響などで良好な特性を得ることは困難である。また、エミッション解析などで１ビット中の不良部位を特定することも可能であるが、不良トランジスタの特性まで評価することはできない。
【００２５】
これに対し、予め上記の配線３１〜３４，４０〜４３を設けておくことで、非常に簡便な加工で各素子の特性評価をすることが可能となる。
ここで、図２の配線４０，４１は不良個所特定のみに用いるものとし、加工して配線４２，４３と接続しない限り孤立した配線であるため、本来のＳＲＡＭには影響を及ぼさない。また、ＳＲＡＭは２層配線で構成可能なため、３層目の配線は存在しない。従って、セルの面積を増加させることなく配線４０，４１，４２，４３を形成することが可能である。
【００２６】
次に、特性評価のやり方について説明する。
まず、選択トランジスタ５，６の特性評価を行う。
図１において、ワード線をゲート、ビット線をソースとし、配線４１，４０をドレインとすることで選択トランジスタ５，６をそれぞれ単体で動作確認でき、これにより選択トランジスタ５，６の良・不良の判別が可能である。
【００２７】
次に、選択トランジスタ５，６が不良でなかったとすると、残る４つのトランジスタ１，２，３，４のいずれかが不良であることになる。電源配線３１，３３およびグランド配線３２，３４に単独に、任意のバイアスＶdd１，Ｖdd２，ＧＮＤ１，ＧＮＤ２を供給することで、さらに不良トランジスタの絞込みが可能である。具体的には、下記バイアス条件にすることで所望のトランジスタのみ動作させることができ、単体での特性評価が可能となる。
（その１）
図１のＮチャネルトランジスタ３の評価を行うべく、ワード線をＬレベル、配線４０をＨレベル、第２のグランド配線３４（ＧＮＤ２）をＨレベルにする。そして、その時のα点電位を配線４１にてモニタする。
（その２）
Ｎチャネルトランジスタ２の評価を行うべく、ワード線をＬレベル、配線４１をＨレベル、第１のグランド配線３２（ＧＮＤ１）をＨレベルにする。そして、その時のβ点電位を配線４０にてモニタする。
（その３）
Ｐチャネルトランジスタ４の評価を行うべく、ワード線をＬレベル、配線４０をＬレベル、第２の電源配線３３（Ｖdd２）をＨレベルにする。そして、その時のα点電位を配線４１にてモニタする。
（その４）
Ｐチャネルトランジスタ１の評価を行うべく、ワード線をＬレベル、配線４１をＬレベル、第１の電源配線３１（Ｖdd１）をＨレベルにする。そして、その時のβ点電位を配線４０にてモニタする。
【００２８】
以上の検査によって、１ビット６トランジスタ中から１トランジスタの不良個所の絞込みが可能である。
このように、本実施形態は下記の特徴を有する。
（イ）図６に示すごとく、ＳＲＡＭの各メモリセルにおける第１のインバータＩＮＶ１での高圧側および低圧側端子（Ｖdd１用、ＧＮＤ１用）、第２のインバータＩＮＶ２での高圧側および低圧側端子（Ｖdd２用、ＧＮＤ２用）の各々に、別系統の配線３１，３２，３３，３４を設けた。よって、別系統の配線３１〜３４を用いて、２つのインバータＩＮＶ１，ＩＮＶ２におけるそれぞれのトランジスタ（Ｎチャネルトランジスタ、Ｐチャネルトランジスタ）を単独で検査することが可能となる（１ビットを構成する素子を細かく検査することが可能となる）。つまり、第１のインバータと第２のインバータでのそれぞれのＶｄｄ用（Ｖdd１用、Ｖdd２用）端子及びＧＮＤ用（ＧＮＤ１用，ＧＮＤ２用）端子に、別系統の配線３１〜３４を設け（従来はＶdd１とＶdd２、ＧＮＤ１とＧＮＤ２はそれぞれ共通配線）、これらの各々の配線３１〜３４に印加できるバイアスを任意に制御できる回路を用意することにより、各インバータを構成するＮチャネルトランジスタとＰチャネルトランジスタを単独で特性評価することが可能なセル構造となる。
（ロ）図２のごとく、ＳＲＡＭの各メモリセルにおける両選択トランジスタ５，６のドレイン部にそれぞれ接続されるトランジスタ検査用配線４０，４１，４２，４３を設けた。よって、トランジスタ検査用配線４０，４１，４２，４３を用いて、選択トランジスタ５，６をそれぞれ単体で検査（特性評価）することが可能となる（１ビットを構成する素子を細かく検査することが可能となる）。
（ハ）ＳＲＡＭの各メモリセルにおける第１のインバータＩＮＶ１での高圧側および低圧側端子（Ｖdd１用、ＧＮＤ１用）、第２のインバータＩＮＶ２での高圧側および低圧側端子（Ｖdd２用、ＧＮＤ２用）の各々に、別系統の配線３１，３２，３３，３４を設けるとともに、両選択トランジスタ５，６のドレイン部にそれぞれ接続されるトランジスタ検査用配線４０，４１，４２，４３を設けた。よって、別系統の配線３１〜３４を用いて、２つのインバータにおけるそれぞれのトランジスタ（Ｎチャネルトランジスタ、Ｐチャネルトランジスタ）を単独で検査することが可能となり、また、トランジスタ検査用配線４０〜４４を用いて、選択トランジスタ５，６をそれぞれ単体で検査（特性評価）することが可能となる。その結果、ＳＲＡＭを構成する全トランジスタを検査（全素子の特性を評価）することができる。即ち、１ビット中の全６トランジスタの特性評価をすることができ、不良トランジスタを特定することができる。
（ニ）図２において、両選択トランジスタ５，６のドレイン部にそれぞれ接続されるトランジスタ検査用配線４０，４１，４２，４３は、第１の配線４０，４１と第２の配線４２，４３からなり、常には第１の配線４０，４１と第２の配線４２，４３とは電気的に遮断しており、選択トランジスタの評価工程において電気的に接続するようにし、具体的には、不良が発見されたメモリセルにおいて、両選択トランジスタ５，６での第１の配線４０，４１と第２の配線４２，４３とを電気的に接続して選択トランジスタ５，６の良否を検査した後、インバータＩＮＶ１，ＩＮＶ２を構成する各トランジスタ１，２，３，４の良否を検査するようにした。このようにすると、評価工程以外の通常時においては第１の配線４０，４１と第２の配線４２，４３は孤立した配線であり、本来のＳＲＡＭ動作には影響を及ぼすこともない。
（ホ）ＳＲＡＭの検査方法として、不良が発見されたメモリセルにおいて、ワード線をゲート、ビット線をソースとし、両選択トランジスタ５，６のドレイン部にそれぞれ接続されるトランジスタ検査用配線４０，４１，４２，４３をドレインとすることで両選択トランジスタ５，６をそれぞれ単独で動作確認する第１検査工程と、第１検査工程にて両選択トランジスタ５，６が不良でなかった場合において、当該メモリセルにおける第１のインバータＩＮＶ１での高圧側および低圧側端子Ｖdd１，ＧＮＤ１に別系統に設けた配線３１，３２にそれぞれ単独に任意の電圧を供給するとともに、第２のインバータＩＮＶ２での高圧側および低圧側端子Ｖdd２，ＧＮＤ２に別系統に設けた配線３３，３４にそれぞれ単独に任意の電圧を供給して不良素子の絞り込みを行う第２検査工程と、を備える。
【００２９】
特に、１ビットに対応するメモリセルを６つのトランジスタ１，２，３，４，５，６にて構成する場合において、第２検査工程は、ワード線を通じて選択トランジスタ５，６をオフ状態にするとともに（例えば、図１のＮチャネルトランジスタ３の評価を行うべく、ワード線をＬレベルにする）、一方の選択トランジスタでのトランジスタ検査用配線４０，４１，４２，４３を通じてインバータを構成する２つのトランジスタのうちの検査対象となるトランジスタをオン状態にし（例えば、図１のＮチャネルトランジスタ３の評価を行うべく、配線４０をＨレベルにする）、当該インバータにおける高圧側および低圧側端子Ｖdd１，ＧＮＤ１，Ｖdd２，ＧＮＤ２に別系統に設けた配線３１，３２，３３，３４に所望の電圧を印加したときにおける他方の選択トランジスタでのトランジスタ検査用配線４０，４１，４２，４３のレベルをモニタする（例えば、図１のＮチャネルトランジスタ３の評価を行うべく、第２のグランド配線３４（ＧＮＤ２）をＨレベルにした時のα点電位を配線４１にてモニタする）ことにより検査対象のトランジスタの検査を行うものである。
【００３０】
これまでの説明においてはメモリセルを６つのトランジスタにて構成し、そのうちの４つのトランジスタにて２つのインバータを構成するとともに残り２つのトランジスタを選択トランジスタとする場合について説明してきたが、メモリセルを４つのトランジスタと２つの抵抗にて構成し、そのうちの２つのトランジスタと２つの抵抗にて２つのインバータを構成するとともに残り２つのトランジスタを選択トランジスタとする場合に適用してもよい。つまり、図１での符号１に示すトランジスタを抵抗に置き換えるとともに符号４に示すトランジスタを抵抗に置き換えた場合に適用してもよい。
【図面の簡単な説明】
【図１】実施の形態におけるＳＲＡＭでのメモリセルの回路構成を示す図。
【図２】ＳＲＡＭの構成を示す図。
【図３】ＳＲＡＭの基板構成を示す図。
【図４】ＳＲＡＭのポリシリコン配線を示す図。
【図５】１層目の配線を示す図。
【図６】２層目の配線を示す図。
【図７】比較のための配線状態を示す図。
【図８】従来技術を説明するための回路構成図。
【符号の説明】
１…ＰチャネルＭＯＳＦＥＴ、２…ＮチャネルＭＯＳＦＥＴ、３…ＮチャネルＭＯＳＦＥＴ、４…ＰチャネルＭＯＳＦＥＴ、５…ＮチャネルＭＯＳＦＥＴ、６…ＮチャネルＭＯＳＦＥＴ、ＩＮＶ１…インバータ、ＩＮＶ２…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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