(57)【特許請求の範囲】
【請求項１】
電極間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードが前記電極間に設けられる半導体装置であって、前記電極の１つの電極パッドを形成するポリシリコン膜の外周部にリング状のｐ形層とｎ形層とが交互に設けられることにより形成される第１の保護ダイオード部と、チップの外周部の表面にポリシリコン膜によりリング状のｐ形層とｎ形層とが交互に設けられることにより形成される第２の保護ダイオード部とが直列に接続されてなる半導体装置。
【請求項２】
前記第１および第２のダイオード部の一方のダイオード部の前記リング状に設けられるｐ形層とｎ形層の中心部から外側に向かうｐｎ接合と、前記第１および第２のダイオード部の他方のダイオード部の外側から中心部に向かうｐｎ接合とが直列になるように、前記第１の保護ダイオード部と第２の保護ダイオード部とが配線により接続されてなる請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート・ソース間や、バイポーラトランジスタのベース・エミッタ間などのように保護ダイオードが接続されるような半導体装置に関する。さらに詳しくは、チップ面積を大きくすることなく、保護ダイオードのブレークダウン電圧を高くすることができる半導体装置に関する。
【０００２】
【従来の技術】
従来、たとえば縦型ＭＯＳＦＥＴは、スイッチングスピードが速く、大出力のスイッチングデバイスとして用いられているが、ゲート絶縁膜を薄膜化することにより、ゲート閾値電圧を下げる方向にある。この絶縁膜が薄くなると静電気などの小さなエネルギーでも容易に絶縁破壊する。そのため、ゲート・ソース間に保護ダイオードを挿入して、その保護ダイオードで静電気を放電させる構造が用いられている。この保護ダイオードは、たとえばポリシリコン膜からなるゲート電極パッドの外周部分にｐｎ接合が形成されて双方向のツェナーダイオードとされ、ゲートとソースとの間に接続されるもので、このような保護ダイオードを設ける構造の縦型ＭＯＳＦＥＴの一例が図４（ａ）に断面図で示されている。
【０００３】
すなわち、たとえばｎ+ 形の半導体基板２１ａ上に、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１がエピタキシャル成長され、その表面側にｐ形不純物を拡散することによりｐ形のボディ領域２２が形成され、そのボディ領域２２の表面側にｎ+ 形のソース領域２３が形成されている。ボディ領域２２の端部およびその外側の半導体層２１の表面側にゲート酸化膜２４を介してゲート電極２５が設けられている。そして、ソース領域２３と接続するように層間絶縁膜２６を介してＡｌなどによりソース電極２７が形成され、半導体基板２１ａの裏面に図示しないドレイン電極が形成されることにより、ＦＥＴ部２０が形成されている。このボディ領域２２が図４（ｂ）に平面図で示されるように、マトリクス状に形成され、トランジスタセルが沢山形成されることにより、大電流に対応するパワーＭＯＳＦＥＴが形成されている。
【０００４】
また、保護ダイオード部３０は、ｎ形半導体層２１にボディ領域２２と同様に拡散により形成されたｐ形領域３１の表面に絶縁膜３２を介してポリシリコン膜によりゲート電極パッド３３が形成され、図５（ａ）にゲート電極パッド３３の平面説明図が示されるように、そのゲート電極パッド３３の外周部にｎ形層３３ａとｐ形層３３ｂとが、交互に形成されることにより、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ａが前述のソース電極２７と接続されている。その結果、図５（ｂ）に等価回路図が示されるように、ＦＥＴのゲートＧとソースＳ間に双方向のツェナーダイオードＺＤからなる保護ダイオードが形成されている。なお、図４において、３５は層間絶縁膜３４を介してＡｌなどによりゲート電極パッド３３に接続して形成されたゲート配線である。
【０００５】
【発明が解決しようとする課題】
前述のように、従来の保護ダイオードは、ゲート電極パッドなどのポリＳｉにより形成される電極パッドの一部にｐｎ接合部を形成することにより設けられている。そして、従来はこの保護ダイオードを１０〜２０Ｖ程度でブレークダウンさせることにより、ゲート絶縁膜に高電圧が印加されないようにして保護されている。一方、このゲート絶縁膜は、たとえば１０００Å程度の厚さに形成されると、５０〜８０Ｖ程度までの電圧には耐え得る能力を有している。そして、一部の回路では、このブレークダウンする電圧を３０〜５０Ｖ程度まで上昇させて、高電圧を印加し得るようにすることが要求されている。従来の構造で、このブレークダウンする電圧を高くするためには、ｐｎ接合の数を増やしたり、ダイオード形成時の抵抗値を増加させる必要がある。しかし、ｐｎ接合の数を増やすためには、電極パッドの面積を大きくしなければならず、チップ面積の増大化につながり、コストアップになると共に、電子部品の軽薄短小化に逆行する。また、抵抗値を増加する（不純物濃度を小さくする）と、可動イオンをゲッタリングする能力が低下し、信頼性が低下するという問題もある。
【０００６】
さらに、前述のように１個の電極パッドの外周部に何重にもｐｎ接合を形成することにより得られる保護ダイオードは、全てのダイオードがリング状で同じ曲率の傾向（たとえばゲートが＋（正）でソースが−（負）のとき、全てのダイオードに円の中心から外に向かう方向の電界がかかり、ソースが＋でゲートが−のときは、全てのダイオードは円の外から中心に向かう電界がかかる）にあり、どちらに＋の静電気が印加されるかによりそのブレークダウン電圧（耐圧）に大きな差が生じる（たとえば前述のゲートが＋のときは５０Ｖ程度のものが、ソースが＋のときは、３０Ｖ程度となる）。
【０００７】
本発明は、このような問題を解決するためになされたもので、チップ面積を大きくすることなく、チップの空いている部分を利用して２か所に亘ってダイオードを設けることにより、その数を増やし、高い耐圧の保護ダイオードを有する半導体装置を提供することを目的とする。
【０００８】
本発明の他の目的は、どちらの極性の静電気が印加されても降伏する電圧がほぼ等しくなるように保護ダイオードの曲率の向きをほぼ均等にし得る保護ダイオードを有する半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、電極間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードが前記電極間に設けられる半導体装置であって、前記電極の１つの電極パッドを形成するポリシリコン膜の外周部にリング状のｐ形層とｎ形層とが交互に設けられることにより形成される第１の保護ダイオード部と、チップの外周部の表面にポリシリコン膜によりリング状のｐ形層とｎ形層とが交互に設けられることにより形成される第２の保護ダイオード部とが直列に接続されている。
【００１０】
ここに電極パッドとは、電極配線が接続され得るように広く形成された電極部を意味し、チップの外周部とは、たとえば縦型ＭＯＳＦＥＴのマトリクス状にボディ領域（ベース領域）が形成されるトランジスタセルの並ぶセル活性領域や、バイポーラトランジスタのベース領域などの半導体素子が機能的に動作する領域の周辺部を含む意味である。
【００１１】
半導体チップには、通常セル活性領域の周囲またはチップの外周部には空乏層の終端部を確保するためのスペースがあり、そのスペース部分の絶縁膜上に電極用のポリシリコン膜を設けてダイオードを形成することにより、従来の電極パッドの外周部の第１のダイオード部の他に同一工程で第２のダイオード部を形成することができる。その両方のダイオード部を配線により接続するだけで、電極部の面積を大きくすることなくダイオードの個数を増やして耐圧を高くすることができる。
【００１２】
前記第１および第２のダイオード部の一方のダイオード部の前記リング状に設けられるｐ形層とｎ形層の中心部から外側に向かうｐｎ接合と、前記第１および第２のダイオード部の他方のダイオード部の外側から中心部に向かうｐｎ接合とが直列になるように、前記第１の保護ダイオード部と第２の保護ダイオード部とが配線により接続されることにより、曲率部による耐圧の低下が、どちらの極性でも（電界の方向が中心部から外部へか、外部から中心部へかにかかわらず）ほぼ等しくなり、電極のどちらに正のサージが加わってもそのブレークダウン電圧を同程度にすることができる。
【００１３】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置について説明をする。
【００１４】
本発明による半導体装置は、図１にその一実施形態の縦型ＭＯＳＦＥＴのゲート電極パッド部とチップ外周部の第２の保護ダイオード部を示した平面説明図が示されるように、１つの電極パッド（ゲート電極パッドＧ）の外周部にリング状のｐ形層１ｂとｎ形層１ａとが交互に設けられることにより形成される第１の保護ダイオード部１と、チップの外周部にポリシリコン膜によりリング状のｐ形層２ｂとｎ形層２ａとが交互に設けられることにより形成される第２の保護ダイオード部２とが配線３により直列に接続されている。
【００１５】
第１の保護ダイオード部１は、従来と同様に、図２にゲート電極パッド部の拡大断面説明図が示されるように、たとえば０.５μｍ程度の厚さのポリシリコン膜からなるゲート電極パッドＧの外周部に、たとえば３０μｍ程度の幅でｎ形層１ａと、ｐ形層１ｂが交互にリング状に形成されることにより構成されている。このダイオード部のブレークダウン電圧は、その不純物濃度を調整することによりある程度は調整することができ、通常は１個のダイオードで５〜１０Ｖ程度になるようにその不純物濃度が設定されている。その結果、たとえばゲート電極パッドＧ部に３〜４個程度のｐｎ接合部を形成して２０〜３０Ｖ程度でブレークダウンするような第１の保護ダイオード部１が形成される。この第１の保護ダイオード部１を形成するゲート電極パッドＧは、ドレイン領域とするｎ- 形のエピタキシャル成長層４の表面側にｐ形ドーパントがドーピングされたｐ形ウェル５ａ上にＳｉＯ2 などの絶縁膜６を介して設けられている。エピタキシャル成長層４は、たとえばｎ+ 形半導体基板４ａ上に比抵抗が０.１Ω・ｃｍ〜数十Ω・ｃｍ程度で、厚さが数μｍ〜数十μｍ程度にエピタキシャル成長することにより、設けられている。ｐ形ウェル５ａは、後述するセル領域からの空乏層を外方に広げてセル領域の耐圧を低下させないためである。
【００１６】
前述のポリシリコン膜をｎ形層１ａと、ｐ形層１ｂとにして第１の保護ダイオード部１を形成する方法は、たとえばｎ形ドーパントが全面にドーピングされた後に、パターニングによりリング状にｐ形ドーパントがドーピングされることにより、ｎ形層１ａとｐ形層１ｂとが外周側に交互に繰り返されるようにドーピングされて、双方向のツェナーダイオードが形成される。
【００１７】
第２の保護ダイオード部２は、図１に示されるように、半導体チップの外周部にリング状に形成されている。図１に示される縦型ＭＯＳＦＥＴでは、図１の第２のダイオード部２の内周側には、図示されていないが、図２のボディ領域５で示されるトランジスタセルがマトリクス状に形成されている。したがって、そのセル活性領域上には設けられないが、セル活性領域の外周側には、各セル部での空乏層をできるだけセルから離れた部分で終端させるように、半導体チップの外周部にはある程度のスペースが確保され、さらに高耐圧用ではその外周部の半導体層に図示しないフィールドリミティングリング（ＦＬＲ）が設けられて、さらにその外側に空乏層が広がるように半導体層のスペースが設けられている。このスペース（図２ではゲートパッドＧ側が断面図で示されて、ｐ形ウェル５ａの外側にスペースが設けられているが、セルの活性領域側端部にも同様なスペースがある）上の絶縁膜６上に前述のゲート電極パッドＧやセル部のゲート電極を形成するのと同時にポリシリコン膜が成膜され、パターニングをすることにより、セルの活性領域の周辺部に、第２の保護ダイオード部２用のポリシリコン膜を成膜することができる。
【００１８】
そして、第１の保護ダイオード部１と同様にｎ形およびｐ形のドーパントをドーピングすることにより（マスクをパターニングするだけで同時に不純物を導入することができる）、同様のツェナーダイオードを形成することができる。その結果、半導体チップの外周部に同様のｐｎ接合部が３〜４個程度形成されることにより、２０〜３０Ｖ程度でブレークダウンするような第２の保護ダイオード部２が形成される。そして、たとえば最外周のｎ形層２ａが第１の保護ダイオード部１の最外周のｎ形層１ａと配線３により接続され、最内周のｎ形層２ａがソース電極Ｓと配線３により接続されている。これにより、ゲート電極Ｇとソース電極Ｓとの間に、直列接続の第１および第２のダイオード部１、２が接続される。
【００１９】
この第１および第２の保護ダイオード部１、２が、Ａｌなどの配線３により直列に接続されているため、合計で５０Ｖ程度でブレークダウンするような保護ダイオード部になっている。図１に示される例では、この第１および第２の保護ダイオード部１、２の配線３による接続が、第１の保護ダイオード部１の最外周のｎ形層１ａと第２の保護ダイオード部２の最外周のｎ形層２ａとが接続されている（ｎ形層でなくｐ形層でもよい）。その結果、たとえばゲート電極Ｇに＋（正）で、ソース電極Ｓに−（負）の静電気が印加された場合、図３に示されるように、第１の保護ダイオード部１では、リングの中心部から外に向う電界となり、第２の保護ダイオード部２では、リングの外から中心部に向う電界となるため、ｐｎ接合の曲率による影響が第１の保護ダイオード部１と第２の保護ダイオード部２とで相殺され、逆のゲート電極Ｇに−で、ソース電極Ｓに＋のサージが入射した場合でも、その耐圧特性（ブレークダウン特性）をほぼ同じ電圧にすることができる。
【００２０】
トランジスタのセル部は、図２に示されるようにｎ形のエピタキシャル成長層４の表面側にｐ形ドーパントが導入されてボディ領域５がマトリクス状に設けられ、そのボディ領域５の外周部にｎ形不純物が導入されてソース領域７が形成され、ソース領域７とｎ- 形半導体層４とで挟まれるボディ領域５の周辺のチャネル領域上にゲート酸化膜６ａを介してゲート電極８が設けられることにより、トランジスタセルが形成されている。このボディ領域５が、前述のようにマトリクス状に設けられ、トランジスタセルが並列に多数個形成されて、大電流が得られる縦型ＭＯＳＦＥＴになっている。なお、ゲート電極８は、前述のように第１のダイオード部１および第２のダイオード部２と同時にポリシリコン膜を成膜してパターニングし、１種類のドーパントをドーピングすることにより形成される。このゲート電極８上に層間絶縁膜９を介してコンタクト孔を開け、Ａｌなどを真空蒸着などにより設けることにより、ソース配線１０およびゲート配線１１が形成される。また、半導体基板４ａの裏面には、同様に電極メタルの蒸着などによりドレイン電極１２が形成される。なお、ゲート配線１１は、ゲート電極パッドＧから遠くなるトランジスタセルのゲート電極を部分的に連結して抵抗を下げるためなどのために設けられる。
【００２１】
本発明によれば、半導体チップの空きスペースを利用して電極間に設けられる保護ダイオードの数を増やすことができ、半導体チップ面積を大きくすることなく、しかも製造工程を増やすことなく、ブレークダウンする電圧を高くすることができる。その結果、使用目的に応じてブレークダウンする電圧を高くしながら、それ以上の静電気やサージなどの入射に対してゲート絶縁膜などの破壊しやすい部分を確実に保護することができる。すなわち、チップ面積を大きくすることなく、保護ダイオードのブレークダウンを所望の電圧に調整することができる。しかも、２か所に保護ダイオードが設けられているため、その接続方法をリング上の中心部から外方に向かう方向と外方から中心部に向かう方向になるように接続することにより、曲率による特性の変化を平均化することができ、たとえばゲート電極側に正のサージが加わっても負のサージが加わっても同様のブレークダウン特性を呈するようにすることができる。さらに、半導体チップの外周側にダイオードが形成されることにより、そのｐｎ接合面積が大きくなり、破壊耐量にも強くなるという利点がある。
【００２２】
前述の例は、縦型ＭＯＳＦＥＴの例であったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）でも同様であり、また、バイポーラトランジスタでもベース・エミッタ間などの破壊を防止するため電極間に保護ダイオードを接続する場合でも同様にチップの外周側に半導体層のスペースがあり、その上方の絶縁膜上に第２の保護ダイオード部を設けることができる。
【００２３】
【発明の効果】
本発明によれば、電極間に印加されるサージなどの入力に対し、所望の電圧以上のものをブレークダウンさせることができ、所望の耐圧を有しながらゲート絶縁膜などの弱い部分を確実に保護することができる。その結果、非常に信頼性の高い半導体装置が得られる。
【００２４】
さらに、第１および第２の保護ダイオード部がそのリング状の曲率が相殺する方向に接続されることにより、両電極のどちらに正のサージが印加されても同程度のブレークダウン電圧にすることができ、信頼性が一層向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態である縦型ＭＯＳＦＥＴの平面の説明図である。
【図２】図１の縦型ＭＯＳＦＥＴの一部の断面説明図である。
【図３】図１の例の第１および第２の保護ダイオード部の接続方法による作用の説明図である。
【図４】従来の保護ダイオードが設けられた縦型ＭＯＳＦＥＴの断面および平面の説明図である。
【図５】図４の保護ダイオードが設けられた電極パッドの説明図である。
【符号の説明】
１    第１の保護ダイオード部
２    第２の保護ダイオード部
３    配線
４    ｎ- 形半導体層
５    ボディ領域
【図１】
0003869580.tif 000002
【図２】
0003869580.tif 000003
【図３】
0003869580.tif 000004
【図４】
0003869580.tif 000005
【図５】
0003869580.tif 000006