(57)【特許請求の範囲】
【請求項１】
正規動作モードと試験モードとの間で切り換え可能な試験可能回路であって、
第１及び第２信号路と、
正規動作モードにおいて第１信号路を第２信号路の入力端子に機能的に結合し、試験モードにおいて第１信号路を第２信号路の入力端子から機能的に切り離すよう構成された接続手段と、
試験点におけるアナログ信号をディジタル信号に変換する検出器と、
該ディジタル信号を試験モード中記憶するとともに回路の出力端子から読み出すことができるよう構成されたレジスタと、
を具える試験可能回路において、当該回路は、
試験モードにおいて動作し、前記第２信号路の入力端子にレベル遷移を含む時間的変化を有する試験信号を発生させる信号発生手段を具え、
前記試験点は前記第２信号路の出力端子に結合され、前記第２信号路は前記レベル遷移に対して時間依存応答動作を有し、
前記検出器は、前記試験点における前記時間依存応答の信号レベルが、前記レベル遷移後の所定の時間インターバル中の任意の瞬時にしきい値レベルを超過したかどうか検出し、この超過をバイナリディジタル信号により信号するよう構成されていることを特徴とする試験可能回路。
【請求項２】
前記検出器は、前記試験点における信号レベルがしきい値レベルを超過するときリセット状態からセット状態に切り換わるように構成され、且つ前記検出器はリセット入力端子を具えるとともに、該リセット入力端子に結合され、前記レベル遷移の発生と同期して当該検出器をリセット状態に切り換える手段を具えることを特徴とする請求項１記載の試験可能回路。
【請求項３】
前記試験点と前記レジスタとの間に結合された他の検出器を具え、該検出器は前記信号レベルが試験瞬時に他のしきい値レベルの予め決められた側に位置するかどうかを示す他のディジタル信号を発生し、前記レジスタに他の検出結果を供給し記憶するように構成されていることを特徴とする請求項１又は２記載の試験可能回路。
【請求項４】
マルチプレクサを具え、前記検出器及び前記他の検出器が該マルチプレクサのそれぞれの入力端子に結合され、該マルチプレクサの出力端子が前記レジスタに結合され、更に、前記ディジタル信号及び前記他のディジタル信号のどちらをマルチプレクサを経て前記レジスタに記憶するか制御する手段も具えることを特徴とする請求項３記載の試験可能回路。
【請求項５】
第２信号路は該信号路の入力端子と前記試験点との間に接続された高域通過フィルタを具えることを特徴とする請求項１〜４の何れかに記載の試験可能回路。
【請求項６】
前記レジスタはシフトレジスタであり、前記ディジタル信号をシフト移送により読み出すことができることを特徴とする請求項１〜５の何れかに記載の試験可能回路。
【請求項７】
支持体と、該支持体上に装着された集積回路と、該支持体上に装着され、集積回路の外部にあって前記第２信号路の一部分を構成するとともに前記集積回路の接続部に結合されたアナログフィルタ回路とを具え、前記試験点が前記接続部に結合され、且つ前記集積回路が前記試験点、前記検出器及び前記レジスタを具えていることを特徴とする請求項１〜６の何れかに記載の試験可能回路。
【請求項８】
請求項７に記載された試験可能回路用の集積回路。
【請求項９】
正規動作モードにおいて機能的に直列に接続される一連の信号路の一部分を構成する信号路を具える回路を試験する方法において、
前記回路を、一連の信号路が機能的に分離される試験モードに切り換えるステップと、
レベル遷移を含む時間的変化を有する試験信号を、前記レベル遷移に対して時間依存応答動作を有する信号路の入力端子に発生させるステップと、
前記レベル遷移に応答して、前記信号路の出力に結合された試験点における前記時間依存応答の信号レベルが、前記レベル遷移後の所定の時間インターバル中の任意の瞬時にしきい値レベルを超過したかどうか検出するステップと、
バイナリディジタル検出結果信号を発生するステップと、
バイナリディジタル検出結果信号をレジスタに記憶するステップと、
結果信号をレジスタから読み出すステップと、
を具えることを特徴とする試験方法。
【請求項１０】
試験点の信号レベルが前記レベル遷移後の他の瞬時に他のしきい値レベルの予め決められた側に位置するかどうか検出するステップと、他の検出結果信号をレジスタに記憶するステップと、他の検出結果信号を前記結果信号と一緒にレジスタから読み出すステップと、を具えることを特徴とする請求項９記載の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、正規動作モードと試験モードとの間で切り換え得る試験可能回路であって、
第１及び第２信号路と、
正規動作モードにおいて第１信号路を第２信号路の入力端子に機能的に結合し、試験モードにおいて第１信号路を第２信号路の入力端子から機能的に切り離すよう構成された接続手段と、
試験点におけるアナログ信号をディジタル信号に変換する検出器と、
該ディジタル信号を試験モードにおいて記憶するとともに回路の出力端子から読み出すことができるよう構成されたレジスタと、
を具える試験可能回路に関するものである。
本発明は、このような回路に使用する集積回路にも関するものであり、またこのような回路を使用する方法にも関するものである。
【０００２】
【従来技術】
上述した種類の回路はドイツ国特許第４４００１９４Ｃ１号から既知である。この既知の回路は標準化された境界走査試験を使用する。この標準境界走査試験は、ディジタル集積回路に対する標準化された試験接続と、試験信号の供給及び結果の読出しに対する標準化されたプロシージャとを含む。この標準境界走査試験の利点は、第３者により供給される既存の構成要素を用いて試験可能なディジタル回路の簡単なアセンブリを得ることができる点にある。
【０００３】
このドイツ国特許第４４００１９４Ｃ１号は、アナログ電圧も標準境界走査試験プロシージャにより読み出し、アナログ電圧も検査するのが望ましい旨記載されている。このために、この特許明細書には、シュミットトリガを用いて回路内のアナログ電圧からディジタル信号を取し、このディジタル信号を次の試験プロシージャ中に他のディジタル信号と同一に処理することが記載されている。
【０００４】
境界走査試験プロシージャでは、種々の信号路を互いに論理的に分離する。次に、論理信号を信号路の一端に供給し、その他端で検出することができる。これにより信号路の切断又は他の信号路への短絡のような障害を検出することができる。
【０００５】
アナログ信号が通過する信号路はアナログ信号に時間依存アナログ影響を及ぼす構成要素を含むこともある。その一例は図１に示すようなＲＣ高域通過フィルタであり、信号路の入力端子と出力端子との間にキャパシタＣを具え、抵抗Ｒが出力端子と大地との間に接続される。この信号路の入力端子におけるステップ信号に対する正規応答は、出力信号が最初は入力信号に追従し、次に大地電位に低下するものとなる。
【０００６】
時間依存応答を有するこのような信号路に発生しうる複数の障害は信号路の出力端子における信号の正規アナログ時間依存性からの偏差に基づいて決定することができる。
【０００７】
図１のＲＣ高域通過フィルタを含む例では、キャパシタの短絡は信号が大地電位へ低下するのを阻止する。この障害は電位がしばらく後に大地電位に戻るか否かを検査することにより検出することができる。しかし、これは抵抗Ｒの短絡によっても起こりうる。この後者の障害は出力信号を入力信号のステップ後に急速に検査することにより試験することができる。このように信号路の種々の障害を応答の時間動作に基づいて検出することができる。
【０００８】
標準境界走査試験は試験信号に対する応答の正規アナログ時間依存性からの偏差の分析を提供するものではない。上述のドイツ国特許第４４００１９４Ｃ１号にはこの分析をどのように可能にするかについては全く記載されていない。
欧州特許第４７１３９９号は、境界走査試験中に妨害パルスのない状態で電源リードを試験する設備を具えた装置を開示している。この目的のために、この装置はピーク検出器を具え、その出力端子をシフトレジスタに結合している。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、信号路の速い時間依存動作の試験を、入力及び出力接続とディジタル信号に対し標準化された試験プロシージャとを用いて行い得る試験可能回路を提供することにある。
【００１０】
【課題を解決するための手段】
この目的のために、本発明による試験可能回路は、
試験モードにおいて動作し、第２信号路の入力端子にレベル遷移を含む時間的変化を有する試験信号を発生させる信号発生手段を具え、
試験点は第２信号路の出力端子に結合され、第２信号路は時間依存応答を有し、
前記検出器は、試験点の信号レベルが、前記レベル遷移後の所定の時間インターバル中の任意の瞬時にしきい値レベルを超過したかどうか検出し、この超過をディジタル信号により信号するよう構成されていることを特徴とする。
【００１１】
この構成によれば、検出器が信号路の入力端子におけるレベル遷移に急速に追従する信号路の出力端子におけるレベル遷移を検出することができる。この検出は、結果をレジスタに記憶する速度とは無関係である。境界走査試験では、この検出は、例えば２．５クロックサイクル後に行うことができるのみである。インターバル内の遷移の存在を検出する検出器の使用はこの速度制限を無効にする。この検出器は正規動作モード中は何も機能しない。従って、この検出器により正規動作モード中信号を流す信号路の結合部を機能的に構成することはできない。
【００１２】
本発明による試験可能回路の実施例では、前記検出器は、前記試験点における信号レベルがしきい値レベルを超過するときリセット状態からセット状態に切り換わるように構成され、且つ前記検出器はリセット入力端子を具えるとともに、該リセット入力端子に結合され、前記レベル遷移の発生と同期して当該検出器をリセット状態に切り換える手段を具えることを特徴とする。この場合、しきい値レベルの超過が検出器をセットし、ディジタル信号は一定に維持される。リセットは遷移の発生前又は同時にできるだけ簡単に実行するのが好ましい。しかし、試験点に不所望な遷移を発生しうる電位妨害がない場合には、リセットは遷移と無関係に、試験モードの開始時に実行することもできる。
【００１３】
本発明による試験可能回路の実施例は、前記試験点と前記レジスタとの間に結合された他の検出器を具え、該検出器は前記信号レベルが試験瞬時に他のしきい値レベルの予め決められた側に位置するかどうかを示す他のディジタル信号を発生し、前記レジスタに他の検出結果を供給し記憶することを特徴とする。本例回路は、時間インターバル中における試験点の信号レベルの検出のみならず個々の瞬時における試験点の信号レベルの検出ももたらす。本例では、前記ディジタル信号及び前記他のディジタル信号を、例えば複数の瞬時における時間依存応答を試験するために、レジスタから一緒に読み出すことができる。
【００１４】
本発明による試験可能回路の実施例は、マルチプレクサを具え、前記検出器及び前記他の検出器が該マルチプレクサのそれぞれの入力端子に結合され、該マルチプレクサの出力端子が前記レジスタに結合され、更に、前記ディジタル信号及び前記他のディジタル信号のどちらをマルチプレクサを経て前記レジスタに記憶するか制御する手段も具えることを特徴とする。本例では、前記２つのディジタル信号の一部のみ（例えば一方のみ）がレジスタに記憶される。これは、例えば試験可能回路の一部を構成する集積回路の設計時に信号路のパラメータ、特に応答速度が未知である場合に有利である。この場合、パラメータに依存して、時間インターバル内測定（ディジタル信号）又は瞬時測定（他のディジタル信号）を試験のために選択することができ、レジスタに追加の情報を記憶する必要がなくなる。
【００１５】
本発明による試験可能回路の実施例では、レジスタをシフトレジスタで構成し、ディジタル信号をシフト移送により読み出すことができるようにする。本例では、このシフトレジスタ（それ自体は境界走査試験において標準化されている）が、時間インターバル内のアナログ信号の観測結果を読み出す動作を行う。このシフトレジスタは試験信号を制御するのに使用することもできる。しかし、レジスタを例えば１２Ｃバスのようなバスインターフェースを経て読み出すことができる場合には、本発明はシフトレジスタなしで実施することもできる。
【００１６】
本発明による試験可能回路の実施例は、支持体と、該支持体上に装着された集積回路と、該支持体上に装着され、集積回路の外部にあって前記第２信号路の一部分を構成するとともに前記集積回路の接続部に結合されたアナログフィルタ回路とを具え、前記試験点が前記接続部に結合され、且つ前記集積回路が前記試験点、前記検出器及び前記レジスタを具えていることを特徴とする。本発明は、集積回路外部の信号路の試験において、これらの信号路が時間依存応答動作を有するとき、特に魅力的である。集積回路内の内部信号路の試験はもっと簡単であり、これは、集積回路の設計者が集積回路の環境を考慮する必要なしに独自に必要な手段を講じることができるためである。本発明は標準境界走査試験プロシージャの変更を必要としないため、外部信号路（他の集積回路からの信号路のみならず、当該集積回路からの信号路）の試験に特に好適である。
【００１７】
本発明は上述した回路を試験する方法にも関するものである。
本発明のこれらの特徴及び他の特徴は以下に記載する実施例の説明から更に明らかになる。
【００１８】
【発明の実施の形態】
図２は本発明による試験可能回路を示す。この回路は回路入力端子２０ａと回路出力端子２２ａとの間に結合された一連の信号路２０、２１、２２を具える。第２信号路２１は、例えば図１に示す高域通過フィルタを具える。この回路は更に入力端子ＴＤＩ及び出力端子ＴＤＯを有するシフトレジスタ２５、２６を具える。シフトレジスタ２５、２６の第１及び第２記憶素子２５、２６のみを明示し、他の記憶素子の存在を入力端子ＴＤＩ、第１記憶素子２５、第２記憶素子２６及び出力端子ＴＤＯ間の点で記号的に示す。この回路は、シフトレジスタ２５、２６のすべての記憶素子に結合されたクロック接続ＴＣＫ及び制御接続ＴＭＳを具える。
【００１９】
一連の信号路２０、２１、２２において、スイッチング装置２３を第１及び第２信号路２０、２１間に接続する。スイッチング装置２３の信号入力端子を第１記憶素子２５の出力端子に結合する。一連の信号路の残りの信号路に結合された第２信号路２１の出力端子にタップを設け、検出器２８を結合する。この検出器２８の出力端子を第２記憶素子２６に結合する。
【００２０】
この回路は更に第１及び第２試験制御回路１０、１２を具える。これらの回路はクロック接続ＴＣＫ及び制御接続ＴＭＳに結合された制御入力端子を具える。第１試験制御回路１０は第１記憶素子２５及びスイッチング装置２３の制御入力端子に結合する。第２試験制御回路１２は第２記憶素子２６の制御入力端子及び検出器２８のリセット入力端子に結合する。
【００２１】
図２に示す回路は２つの集積回路内に収容される２つのセクションＩ、ＩＩを具える。第２信号路２１はこれらの２つの集積回路間を延在するが、両回路の外部にある。これらの集積回路及び信号路は、例えば支持体上に取り付けられる。
【００２２】
この回路の正規動作モードにおける動作中に、種々の信号が一連の信号路２０、２１、２２の入力端子２０ａに供給される。信号路２０、２１、２２は機能的に直列に接続されるため、供給された信号に応答して出力端子２２ａに信号が現れる。
【００２３】
この回路は試験制御接続ＴＭＳ上の最初の信号遷移後に試験モードの第１フェーズに入る。この第１フェーズ中に、試験制御回路がシフトレジスタ２５、２６をクロック駆動する。従って、入力端子ＴＤＩに受信された試験信号が記憶素子２５、２６を経て出力端子ＴＤＯの方向にシフトされる。第１フェーズ中、スイッチング装置２３は第２信号路２１の入力端子２１ａにおける信号を初期値に維持する。
【００２４】
試験制御制御ＴＭＳ上の第２信号遷移後に、この回路は試験モードの第２フェーズに入る。この第２フェーズの開始後においてクロック接続ＴＣＫ上のクロック信号から、第１試験制御回路１０がスイッチング装置２３を、第１記憶素子２５からの試験信号を信号路２１の入力端子２１ａに供給するように制御する。この試験信号が初期値と相違する場合、信号レベル遷移が信号路２１の入力端子２１ａに発生する。更に、第２フェーズの到達時に、第２試験制御回路１２がリセット信号を検出器２８に供給する。
【００２５】
第２信号路２１の入力端子におけるレベル遷移は信号路２１の出力端子に応答を生ぜしめる。この応答が検出器２８の入力端子に供給される。この応答のレベルが所定のしきい値を越える場合には、検出器がセットされる。従って、検出器の結果信号は、リセット後にしきい値が超過されない限り、例えば論理値”低”であり、そうでない場合には論理値”高”になる。
【００２６】
試験制御制御ＴＭＳ上の第３信号遷移後に、この回路は試験モードの第３フェーズに入る。この第３フェーズの開始後においてクロック接続ＴＣＫ上のクロック信号に応答して、第２試験制御回路１２がシフトレジスタ２５、２６の第２記憶素子２６を、これが検出器２８からの結果信号を記憶するように制御する。次に、試験制御回路１０、１２は記憶素子２５、２６をクロックし、出力信号を検査のためにシフトレジスタ２５、２６の出力ＴＤＯにシフトする。
【００２７】
図２は２つの集積回路を示すが、本発明は単一集積回路の場合にも使用することができ、例えば第２信号路２１が一つの同一の集積回路の２つのピン間に外部的に延在する場合、又は内部的に延在する場合にも使用することができる。この場合には、多数の出力端子を具える単一の試験制御回路１０の使用で十分となる。
【００２８】
図３は図１に示すＲＣ高域通過フィルタの正規応答動作を示す。第１の曲線３０は高域通過フィルタの入力端子の信号を示す。この信号は遷移３１を含む。第２の曲線３２は第１応答を示す。第３の曲線は第１応答より速い第２応答を示す。第２及び第３応答と一緒に、しきい値レベルＴが示されている。
【００２９】
ＲＣ高域通過フィルタに障害がある場合には、応答が図３に示す正規応答からずれる。例えば、キャパシタＣとフィルタの残部との間の接続が切断すると、出力端子の電位が常に低レベルになる。キャパシタＣが短絡されると、出力端子の電位が入力端子の信号のコピーになる。抵抗Ｒが短絡されると、出力端子の電位が低レベルのままとなる。抵抗Ｒへの接続が切断すると、フィルタは正規の場合より遙かに長いＲＣ時定数を有する高域通過動作を呈する。
【００３０】
これらの障害は、
(1) 出力端子の電位が、入力端子の電位の遷移３１からフィルタの時定数より短い時間後に位置する第１瞬時においてしきい値レベルＴを越えるか否か検査する、
(2) 出力端子の電位が、入力端子の電位の遷移３１からフィルタの時定数より遙かに長い時間後に位置する第２瞬時において低レベルであるか否か検査する、
ことにより検出することができる。
正規応答が第２曲線３２に対応する場合には、これらの検査は応答を２つの瞬時３８、３９においてしきい値と比較することにより行うことができる。
【００３１】
応答が上記の２つの条件を満足する場合には、上述のどの障害も発生しなかったことになる。上述の障害の一部分しか発生し得ない場合には、上述の検査の一部分のみの実行で十分である（例えば、キャパシタに対する接続障害のみが発生し得る場合には、最初の検査だけで十分である）。図２に示す回路は、試験の前記第２フェーズ中にクロック接続ＴＣＫ上の第１クロック信号の遷移瞬時３６において、入力端子の信号に遷移３１を発生する。この回路は前記遷移瞬時３６から所定の遅延時間後にのみこの遷移３１に対する応答をシフトレジスタ２５、２６に記憶することができる。標準境界走査試験では、この遅延時間はクロック接続ＴＣＫ上のクロック信号の周期の２．５倍である。この遅延時間を図３にｔminで示す。この回路は応答を最も早い瞬時３８からのみシフトレジスタ２５、２６に記憶することができる。
【００３２】
これは、フィルタの応答がこの遅延より速い場合、例えば正規応答が第３曲線３４に対応する場合に問題となる。この場合には、電位を最も早い瞬時３８において又はその後にしきい値と比較することにより上述の試験(1)を実施することはできない。
【００３３】
この問題は、検出器２８により解消される。検出器２８は、出力端子における電位レベルが遷移瞬時３６と検出瞬時（例えば、最も早い瞬時３８）との間の任意の瞬時にしきい値を超過するかどうか決定する。この決定結果を前記試験(1)の代わりとする。従って、この決定結果に基づいて、キャパシタＣに対する接続に障害が存在するかどうかを決定することができる。
【００３４】
ＲＣ高域通過フィルタは信号路２１の試験の単なる一例である。時間依存応答を有する他の種々の信号路、例えば帯域通過フィルタ（ＳＡＷフィルタ）又は低域通過フィルタを試験することもできること明らかである。
【００３５】
一般に、どの障害について信号路を試験する必要があるのか、及びどの瞬時にこれらの障害が信号路の応答に検出可能な偏差を導くかは決まっている。これらの瞬時に応答を観測し、その結果をシフトレジスタ２５、２６に記憶するとともに出力端子ＴＤＯに供給する。正規応答が速すぎてしきい値試験及びシフトレジスタへの直接記憶により検出し得ない場合には、図２に示す検出器２８を使用する。
【００３６】
信号路に対し、第１曲線３０で示すステップ信号以外の種々の入力信号、例えば互いに反対方向の２つの遷移からなるパルスを使用することができること明らかである。この目的のために、例えば波形発生器（図示せず）をシフトレジスタの第１記憶素子２５とスイッチング装置２３との間に挿入することができる。
【００３７】
図４は本発明による他の試験可能回路を示す。図２に対応する部分は対応する符号で示されている。図４の回路と図２の回路との差は、図４の回路はしきい値回路２８ａと、シフトレジスタ２５、２６の追加の記憶素子２６ａを具える点にある。検出器２８の入力端子をしきい値回路２８ａの入力端子に結合し、しきい値回路２８ａの出力端子を追加の記憶素子２６ａの入力端子に結合する。
【００３８】
図４に示す回路は図２に示す回路と同様に動作するが、この回路では、更に、第２試験制御回路１２がシフトレジスタ２５、２６の追加の記憶素子２６ａを、第３フェーズ開始後のクロック接続ＴＣＫ上のクロック信号に応答してしきい値回路２８ａからの結果信号を記憶するように制御する。次に、検出器２８及びしきい値回路２８ａの結果信号が、クロック制御ＴＣＫ上のクロック信号により、これらの結果信号の検査のためにシフトレジスタ２５、２６の出力端子ＴＤＯにシフトされる。
【００３９】
この検査により、シフトレジスタ２５、２６への記憶瞬時に、信号路２１の出力端子における信号レベルがしきい値回路２８ａのしきい値レベルの予め決められた側（例えば上側）に位置するかどうか決定することができる。
検出器による短時間応答動作の試験（試験(1)の代わり）と同時に、回路はシフトレジスタによる長時間応答動作の試験（試験(2)）を行うことができる。必要に応じ、もっと多くの検出器を回路内に含め、それらの入力端子を信号路２１の出力端子に結合することもできる。これらの検出器は、例えば検出器２８と異なるしきい値で動作する、又は信号路の入力端子における遷移とシフトレジスタへの記憶瞬時との間のサブインターバル内で動作する、又は種々の瞬時に実行されるしきい値比較とともに動作するものとしうる。これらのすべての検出器をシフトレジスタ２５、２６のそれぞれの記憶素子に結合して、これらの記憶素子の検出結果をシフトレジスタの出力端子ＴＤＯにシフトさせることができる。
【００４０】
追加の記憶素子２６ａ自体でしきい値回路２８ａの機能を達成することもできる。これは、記憶素子２６ａは、その入力端子のシフトレジスタがしきい値より上か下かに応じて論理値”高”又は”低”であるためである。従って、必要に応じ、別個のしきい値回路２８ａを直接接続と置き換えることができる。図５は本発明による他の試験可能回路を示す。図４と対応する部分は対応する符号で示されている。図５に示す回路と図４に示す回路との差は、図５に示す回路はマルチプレクサ５０を具える点にある。検出器２８及びしきい値回路２８ａの出力端子をマルチプレクサのそれぞれの入力端子に結合する。マルチプレクサ５０の出力端子をシフトレジスタの第２記憶素子２６の入力端子に結合する。第２制御回路１２をマルチプレクサ５０の制御入力端子に結合する。
【００４１】
動作中、第２制御回路１２は、マルチプレクサのどちらの入力端子を第２記憶素子２６に接続するか決定する。従って、検出器２８及びしきい値回路２８ａの検出結果の一方のみが最終的にシフトレジスタ２５、２６の出力端子ＴＤＯを経て読み出される。第２試験制御回路１２は、例えば制御接続ＴＭＳ上の所定の信号遷移間に到来するクロック接続ＴＣＫ上のクロックパルスの数に依存して関連する検出結果を選択する。
【００４２】
マルチプレクサは、検出器２８、しきい値回路２８ａ、マルチプレクサ及びシフトレジスタの少なくとも第２記憶素子及び追加の記憶素子２６ａを含む部分を一緒に集積回路内に収容し、第２信号路をこの集積回路の外部素子とする場合に特に有利である。この集積回路の使用においては、このような集積回路を信号路の構成素子と一緒に支持体（例えば印刷回路板）上に装着する。かかる後に、使用する構成素子に依存して、及び特に信号路の無障害状態と信号路の発生可能障害状態との間の時間的動作の予想される差に依存して、ユーザはどちらの検出結果を読み出すべきか選択することができる。
【００４３】
図６は本発明の回路に使用する検出器を示す。この検出器はしきい値回路６０と、フリップフロップ６１を具える。しきい値回路６０の出力端子をフリップフロップ６１の入力端子に結合する。フリップフロップ６１の出力端子がこの検出器の出力端子を構成する。
【００４４】
動作状態において、フリップフロップ６１は信号路の入力端子に信号遷移が発生する前又は発生と同時にリセットされる。しきい値回路６０の入力端子は検出器の入力端子を構成する。この入力端子の電位が回路６０のしきい値を越えると同時に、フリップフロップがセットされる。従って、この検出器は、信号がリセット後にしきい値を越えたかどうかを検出する。
【００４５】
多くの他の検出器の実施例を使用することができること明らかである。例えば、ピーク検出器を用いて、リセット後の検出器の入力端子の信号のピーク値をモニタするとともに、このピーク値をしきい値回路を経てシフトレジスタ２５、２６の記憶素子の入力端子に供給する（即ちフリップフロップなしにする）こともできる。（ピーク検出器は、例えば検出器の入力端子としきい値回路の入力端子との間に接続されたダイオードと、後者の入力端子と大地との間に接続されたキャパシタとを具え、リセット時にこのキャパシタが大地に放電されるものとすることができる）。
【図面の簡単な説明】
【図１】既知の高域通過ＲＣフィルタを示す。
【図２】本発明による試験可能回路を示す。
【図３】高域通過フィルタの応答動作を示す。
【図４】本発明による他の試験可能回路を示す。
【図５】本発明による他の試験可能回路を示す、
【図６】本発明による試験可能回路に使用する検出器を示す。
【図１】
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【図２】
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【図３】
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【図６】
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【図４】
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【図５】
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