(57)【特許請求の範囲】
【請求項１】
メモリ装置であって、
複数のメモリ層と、
前記複数のメモリ層のそれぞれに結合され、外部接続の数を低減するための多重化／逆多重化回路とを含み、
各メモリ層が、
第１と第２の組みの線を介してアドレス指定されるメモリエレメントを含むメモリアレイと、
前記第１の組みの線に結合された第１のバンドパスフィルタ回路と、
前記第２の組みの線に直列に結合された第２のバンドパスフィルタ回路および整流回路とを含み、
前記第１及び第２のバンドパスフィルタ回路が異なる周波数に調整されている、メモリ装置。
【請求項２】
インターフェース接続を介して、前記多重化／逆多重化回路に結合されたインターフェースおよび制御回路をさらに含む、請求項１のメモリ装置。
【請求項３】
前記メモリアレイが、交点メモリアレイである、請求項３のメモリ装置。
【請求項４】
前記多重化／逆多重化回路が、薄い非半導体基板上に実装される、請求項１のメモリ装置。
【請求項５】
複数のメモリ層を含むメモリモジュールとメモリコントローラとの間で相互配線の数を低減するための方法であって、
第１および第２の組の所定の線に所定の電気信号を加え、メモリエレメントの状態をイネーブルにすることにより、メモリアレイ内の前記メモリエレメントをアドレス指定するステップと、
前記アドレスを前記メモリアレイへとインターフェースおよび制御回路を介して伝送するステップとを含み、
前記伝送するステップが、所定の周波数スペクトルにわたって多数のメモリエレメントのアドレスを異なる周波数に割り当てることによって行われ、
前記アドレス指定するステップが、前記第１の組みの線に結合された第１のバンドパスフィルタ回路、及び前記第２の組みの線に直列に結合された第２のバンドパスフィルタ回路と整流回路を用いることによって行われ、前記第１及び第２のバンドパスフィルタが前記異なる周波数に調整されている、方法。
【請求項６】
前記複数のメモリ層からの信号を多重化し、インターフェースを介して、前記インターフェースおよび制御回路に伝送するステップをさらに含む、請求項５の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタルメモリ回路の分野に関し、詳細には、メモリアレイとインターフェース回路との間で必要な相互配線の数を低減するために、多重化および変調技術を用いることに関する。
【０００２】
【従来の技術】
現在、多くの民生用装置は、益々多くのデジタルデータを生成し、および／または利用するように構成されている。たとえば、スチール写真および／または動画用のポータブルデジタルカメラは、画像を表す大量のデジタルデータを生成する。各デジタル画像は、数メガバイト（ＭＢ）までのデータ記憶装置を必要とする場合があり、そのような記憶装置がカメラにおいて利用できなければならない。このタイプのデータ記憶の応用形態を提供するために、記憶メモリは、約１０ＭＢ〜１ギガバイト（ＧＢ）の十分な記憶容量を、比較的低コストで実現しなければならない。また、記憶メモリは低電力消費（たとえば、＜＜１Ｗ）で、比較的堅牢な物理的特性を有し、持ち運び可能なバッテリ駆動による動作環境に対処しなければならない。データ長期保存用記憶装置の場合、データは一度だけメモリに書き込まれる必要がある。メモリは短いアクセス時間（概ね数ｍｓｅｃ程度）と、適度な転送速度（たとえば、２０Ｍｂ／ｓ）を有することが好ましい。また、記憶メモリは、メモリスティックまたはコンパクトフラッシュ（Ｒ）カードのような業界標準インターフェースモジュールでパッケージ化され得ることが好ましい。
【０００３】
デジタルカメラのようなポータブル装置において、現時点で用いられる記憶装置の一形態はフラッシュメモリである。これは、上述のような所望の機械的堅牢性、電力消費、転送およびアクセス速度特性を満足させる。しかしながら、主な欠点は、フラッシュメモリは依然として比較的高価なことである（１ＭＢ当たり１．５〜２ドル）。その価格のため、保存装置としてフラッシュメモリ記憶装置を用いることは一般に妥当ではなく、そのため、データがフラッシュメモリから補助的なデータ長期保存用記憶装置に転送される必要がある。
【０００４】
磁気「ハードディスク」記憶装置は、ポータブル装置の場合であっても、データ長期保存用記憶装置に使用され得る。ＩＢＭのマイクロドライブのようなＰＣＭＣＩＡタイプIIIフォームファクタの場合、１ＧＢまでの記憶容量を提供する小型のハードディスクドライブを利用することができる。しかしながら、そのようなディスクドライブも依然として比較的高価であり（１ＭＢ当たり０．５ドル）、それは少なくとも部分的には、ディスクコントローラ電子回路の固定費が比較的高いことに起因する。小型ハードドライブは、フラッシュメモリと比較すると、機械的堅牢性が低い、電力消費が大きい（〜２ないし４Ｗ）、アクセス時間が比較的長い（〜１０ｍｓ）などの他の欠点を有する。
【０００５】
書き込み可能な光記憶ディスクも同様に用いることができ、取出し可能な光ディスクはハードディスクと比較すると１つの大きな利点を提供する。取出し可能な光媒体は非常に安価であり、たとえば、ミニディスク媒体の場合、１ＭＢ当たり約０．０３ドルである。しかしながら、大部分の他の態様では、光ディスク記憶装置は、磁気ハードディスクと比較すると、電力消費が相対的に大きく、機械的堅牢性が劣り、かさばり、アクセス性能が劣るなどの問題がある。
【０００６】
別の形態のデータ長期保存用記憶装置が、２００１年６月５日に出願した「Write-Once Memory」というタイトルの同時係属中の米国特許出願第０９／８７５，３５６号に記載されている。その明細書に開示されたメモリシステムは、データ長期保存用記憶装置のための大容量のライトワンスメモリを低コストで提供することを目的としている。これは、シリコン基板をなくし、プロセスの複雑性を最小限に抑える、持ち運び可能で廉価な堅牢なメモリシステム（portable,inexpensive,rugged memory system：ＰＩＲＭ）を提供することにより部分的に実現される。そのＰＩＲＭメモリシステムは、プラスチック基板上に構成される集積回路層の積層されたスタック（stack）から形成されるメモリモジュールを含む。各層は交点ダイオードメモリアレイを含み、そのアレイに格納されたデータのセンシングは、メモリモジュールから離れた別個の集積回路から実行される。ＰＩＲＭメモリシステムの予想される最も低コストの実施例は、コントローラおよび他の再使用できる電子回路が、機器に組み込まれるか、またはメモリカードスロットに挿入されるアダプタ内に設けられるかのいずれかである。ＰＩＲＭメモリモジュールは、独自のインターフェースを介してコントローラに接続される。このアプローチに伴う問題点は、コントローラとメモリモジュールとの間で接続を行うことが、多数の接続部、約１２０個以上の接続部を必要とすることである。
【０００７】
【発明が解決しようとする課題】
多数の接続部に対応する、低コストで、コンパクトで、信頼性の高いコントローラを作成することが課題である。
【０００８】
当業者であれば、添付の図面に関連して、好適な実施形態の以下の詳細な説明を読むことにより、本発明の種々の実施形態に関するこれらのおよび他の利点と利益を理解するであろう。
【０００９】
【課題を解決するための手段】
一態様において、本発明はメモリ装置である。そのメモリ装置は複数のメモリ層を含み、複数のメモリ層のそれぞれは、メモリアレイと、各メモリアレイに結合される複数の信号変調回路と、複数のメモリ層のそれぞれに結合されるライン低減回路とを含む。さらに、複数の信号変調回路はそれぞれ、整流回路に直列に結合されるバンドパスフィルタ回路を含む。そのメモリ装置はさらに、インターフェース接続を介してライン低減回路に結合されるインターフェースおよび制御回路を含む。また、そのメモリアレイは交点メモリアレイである。さらにライン低減回路は、多重化／逆多重化回路である。またライン低減回路は、薄い非半導体基板上に実装される。
【００１０】
第２の態様において、本発明は、第１および第２の組の横断電極およびアドレス指定回路を有する交点メモリアレイと、直列に接続されたフィルタおよび整流回路と、ライン低減回路とを含み、フィルタおよび整流回路は、ある周波数スペクトルにわたって所定の信号を拡散する。さらに、ライン低減回路はマルチプレクサおよびデマルチプレクサ回路を含む。そのメモリ装置は、電源に結合される、少なくとも１つのフィルタおよび整流回路を含む。フィルタはバンドパスフィルタであり、整流回路はダイオードを含む。そのメモリ装置は第１および第２の組の横断電極を含み、その横断電極は、第１および第２の組の電極の交点において形成された各メモリエレメントと共に形成される。また、そのメモリは、第１の組内の各メモリアレイ電極を第１の組のアドレス線の固有の各サブセットに結合する第１の接続部と、第２の組内の各メモリアレイ電極を第２の組のメモリアレイ電極の固有の各サブセットに結合する第２の接続部とを有する。そのメモリ装置はさらに、複数のメモリ層回路のそれぞれに結合されるインターフェース回路を含む。
【００１１】
第３の態様において、本発明は、メモリモジュールとメモリコントローラとの間の相互配線の数を低減するための方法であり、その方法は、第１および第２の組の所定の線に所定の電気信号を加え、メモリエレメントの状態をイネーブルにすることにより、メモリアレイ内のメモリエレメントをアドレス指定するステップと、所定の周波数スペクトルにわたって多数のメモリエレメントのアドレスを拡散することにより、メモリアレイからインターフェースおよび制御回路にアドレスを送信するステップとを含む。その方法は、直列に接続されたフィルタおよび整流回路を用いて実行される多数のメモリエレメントのアドレスを拡散するステップと、その拡散されたアドレスを多重化するステップと、インターフェースを介して、前記インターフェースおよび制御回路にそのアドレスを送信するステップとを含む。
【００１２】
当業者であれば、添付の図面に関連して、好適な実施形態の以下の詳細な説明を読むことにより、本発明の種々の実施形態に関するこれらのおよび他の利点と利益を理解するであろう。
【００１３】
【発明の実施の形態】
本発明は、添付の図面に関連して、その好適な実施形態の説明を通して単なる例示のために以下にさらに詳細に説明される。
【００１４】
以下の説明において、「データ」という用語が参照される場合、そのような「データ」は、その文脈に応じて種々の態様で表現され得ることは理解されるであろう。一例として、電圧レベル、磁気状態、または電気抵抗のような物理的特性は、センシング回路に対する電圧または電流レベルあるいは変化のような測定可能な作用を表しており、たとえば、メモリセル内の「データ」を表すことができる。他方では、バス上または伝送中、そのような「データ」は、電気回路信号または電圧信号の形をとるかもしれない。さらに、ほとんどの場合、本明細書の「データ」は主として二値であり、便宜上、「０」および「１」の状態によって表されるものとして参照され得るが、実際にはその二値状態は、相対的に異なる電圧、電流、抵抗等によって表されることができ、一般には実際にどのような形で「０」または「１」が表されるかは重要ではない。
【００１５】
以下に詳細に説明されるような本発明の一実施形態は、とりわけデジタルカメラおよびポータブルデジタルオーディオ装置のような機器のデータ記憶のために特に有用な、持ち運び可能で、廉価で、堅牢なメモリ（ＰＩＲＭ）システムを提供するが、そのメモリシステムおよびその種々の構成要素および態様が多くの他の応用形態においても用いることができることは当業者には理解されるであろう。説明される実施形態において、そのメモリシステムは、業界標準のコンパクトフラッシュ（Ｒ）メモリに組み込まれる。
【００１６】
図１には、メモリカード１０がブロック図の形態で示される。メモリカード１０は、カード１０とそれが結合される装置２との間で通信を行うＩ／Ｏインターフェースコネクタ１２を有する。インターフェースコネクタ１２は、インターフェースおよび制御回路１４に結合され、その回路１４は取出し可能なメモリモジュール２０に接続される。メモリモジュール２０は、書込み許可（write enabling）およびアドレス指定／センシング機能を含む、ライトワンスデータ記憶装置のための回路を提供する。インターフェースおよび制御回路１４は、カードに収容される際の取出し可能な各メモリモジュール２０のための制御、インターフェース、検出、および誤り訂正符号（ＥＣＣ）のための回路を含む。メモリモジュール２０は、メモリカード１０内のコネクタ装置に受容され、そのためそこから取り出され、別のメモリモジュール２０と置き換えられることができる。メモリカードに受容される際、メモリモジュール２０は、内部インターフェース１６を介して、インターフェースおよび制御回路１４に結合される。
【００１７】
ライトワンスデータ記憶は、実質的に、そのメモリにデータを一度しか書き込むことができず、それ以降、データは変更されないままであることを意味する。多くの形態のライトワンスメモリにおいて、内部に格納されたデータが、最初に書き込まれた後に全く変更できないということが厳密には当てはまらないが、一般にはデータを任意に変更することができないことは当業者には理解されるであろう。たとえば、大部分のライトワンスメモリは、各メモリセルが第１のバイナリ状態（たとえば、バイナリデータ「０」を表す）で製作され、書込み処理中に、選択されたメモリセルが、第２のバイナリ状態（たとえば、バイナリデータ「１」を表す）に変更される。多くの場合、第１のバイナリ状態から第２のバイナリ状態へのメモリセルの変化は不可逆的であり、そのため一旦、データ「１」が書き込まれたなら、そのデータをデータ「０」に戻すことはできない。これは、データがメモリに書き込まれた後に行うことができる、格納されたデータに対する変更を制限する。データは一度しか書き込まれることができず、それ以降、たとえばデータ「０」はデータ「１」に変化することができ、逆に行うことはできない。
【００１８】
メモリモジュール２０はライトワンスメモリを含むため、一旦格納されたなら、そのデータが保存されるデータ長期保存用記憶装置に適している。これは、フィルム上に一度だけ写真が記録され、現像されたフィルムが永久的な記録として保持される、写真フィルムにやや似ている。それゆえ、一旦、メモリモジュール２０が最大容量までデータで満たされたなら、さらにデータを記憶するために別のモジュールが必要とされる。装置２内のメモリカード１０をまるごと入れ替えることはできるが、それは、インターフェースおよび制御回路１４、ならびにメモリカード構造が、メモリモジュールとともに保存されることを意味する。データ記憶コストを削減するために、メモリシステムの再使用できる、比較的高価な構成要素が実際の記憶メモリに永久的に結合されないことが望ましく、そのため、好適な実施形態では、メモリモジュール２０はメモリカード１０から取り出すことができる。したがって、以下にさらに説明されるように、メモリカード１０に挿入するためのメモリモジュール２０は安価に製造される。
【００１９】
制御／インターフェース回路１４は、誤り訂正（ＥＣＣ）および欠陥管理機能、ならびにメモリモジュール２０を動作させるために必要な機能をさらに含む、「ＡＴ」式のディスクコントローラ回路と概して類似している。これらの機能は、書込み電圧設定、書込み許可線設定、および電源ストライピングの制御を含むメモリモジュールへの書込みと、論理アドレスを、物理的な記憶場所にアクセスするために必要とされるアドレス線パターンに変換することによるメモリのアドレス指定と、センス線出力のデータ読出し処理とを含む。
【００２０】
また、制御／インターフェース回路１４は、データファイルの論理的削除等のような、書換え可能なメモリカードのある機能をエミュレートするための機能も提供することができる。インターフェース／制御回路１４のそのような機能は、たとえば、カスタム集積回路において難なく実現され得る。先に概説された必要な機能の詳細は、メモリモジュール２０の構造および動作に関する以下の説明から、より完全に理解されるようになるであろう。
【００２１】
メモリカード１０においてインターフェース／制御回路１４とメモリモジュール２０との間を結合するために、内部インターフェース１６が設けられる。内部インターフェース１６はメモリモジュールを受容し、インターフェース／制御回路１４とメモリモジュール２０との間の電気的接続を提供する。プラグおよびソケット構成の適切な形態が用いられるが、最も適した構造は、作成されるべき実際の接続数に大きく依存する。メモリモジュール上の接続用コンタクトは、たとえば、以下に説明されるように、エッジ接続方式またはランドグリッドアレイ（ＬＧＡ）接続を可能にするために、メモリモジュールの外側表面上に形成されることができる。それほど難しくなく実装するための多くの種類の接続方式が実現可能であることは当業者には理解されるであろう。
【００２２】
図２には、インターフェースおよび制御回路１４に結合されるメモリモジュール２０の概略的なブロック図が示される。メモリモジュール２０の記憶容量を最大にするために、モジュール２０は、積層された層２２のスタックから構成される。各層２２は、（図３に関してさらに詳細に説明されるように）データ記憶を行うメモリエレメントのアレイ３６を有する。また、層２２は、各メモリ層２２と、多重化／逆多重化回路２４とに結合される変調回路２８も含む。変調回路２８は、所定の乗法因子によって、層２２から出力されるアドレス線およびセンス線の数を低減する。変調回路２８は、所定の周波数スペクトルにわたって、アレイから出力されるアドレス線およびセンス線を拡散する。したがって、１つの信号線上で多数の信号を伝送することができる。多重化／逆多重化回路２４は、メモリシステムインターフェース１６を介して、組み合わせられた信号をインターフェースおよび制御回路１４に出力する。各層２２上の変調回路２８によって、メモリモジュールの層間の相互接続導体の数を低減することが可能になり、製造が容易になり、ひいてはコストが低減される。多重化／逆多重化回路２４は、当該技術分野でよく知られている態様で、各線上で搬送される多数の信号を多重化することにより、メモリモジュール２０とコントローラ１４との間の相互接続の数を低減する。
【００２３】
多重化／逆多重化回路２４は、各層２２のメモリモジュールによって生じるアドレス線、センス線および電源線（図示せず）を少数の線にまとめることができる電子回路の追加的な層である。配線数の低減を実行するのに適した、いくつかの実現可能な技術がある。たとえば、スクリーン印刷薄膜トランジスタ（ＴＦＴ）（単数または複数）および静電リレーを用いて、そのような変換を実行することができる。そのような装置は、先に引用された同時係属の特許出願「Write-Once Memory」にさらに説明される。しかしながら、本発明の好適な実施形態は、抵抗およびコンデンサのような受動部品を用いる。これらの部品はフレキシブル基板上に低コストで製作され得る。
【００２４】
アドレス線は、その層２２上のセンス線（単数または複数）によって状態が検出されるのが、メモリアレイ３６内のどのエレメントかを制御する。相互接続の数を最小限に抑えるために、アドレス線は全ての層２２にわたって並列に接続されるが、各層２２は少なくとも１つのセンス線を含まなければならない。アレイ３６内にはおそらく２つ以上のセンス線が存在するであろう。また、それぞれ共通のアドレス線および独立したセンス線を有する各層２２には、多数のメモリアレイ３６が存在できる。書込みプロセス中、センス線は書込み許可線として機能し、別個のデータが共通にアドレス指定された一連のビット上に書き込まれることを可能にする。アドレス指定方式およびセンシング方式は、２００１年６月５日に出願の「Addressing and Sensing a Cross-Point Diode Memory Array」というタイトルの同時係属中の米国特許出願第０９／８７５，４９６号に記載されている。
【００２５】
インターフェースおよび制御回路１４は、薄いプリント回路基板内の凹部にタブ接着され、メモリモジュール層２２およびライン低減回路（多重化／逆多重化回路）２４に取り付けられる。多重化／逆多重化回路層２４は、コストを削減するために、フレキシブル基板上に製作される。
【００２６】
図３は、メモリモジュールアレイ３０の好適な実施形態を示す。メモリエレメントのアレイ３０は、メモリモジュール２０内の層２２のそれぞれに形成される。メモリモジュールアレイ３０は、アドレス指定およびセンシング回路を有する交点ダイオードアレイである。図示のように、アレイ３０は、３つのグループに分離された列電極３２および行電極３４を有する。５０を付された箱（Ｆ１〜Ｆ６）およびRect.（Rectifier）４８はそれぞれ、ＲＣバンドパスフィルタ網および整流回路を示す。ＲＣバンドパスフィルタ網および整流回路は変調回路２８である。
【００２７】
ダイオードは、電極の交差部に形成され、交点ダイオードメモリアレイ３６を形成する。図面では、無傷のダイオードエレメントは各交差部において「Ｏ」で示されており、溶断されたダイオードエレメントは「Ｘ」で示される。図示された交点メモリアレイ３６はデータを格納しておらず、そのダイオードは全て無傷である。本発明の好適な実施形態では、各メモリエレメントは、ダイオードエレメント（図示せず）に直列に結合されたヒューズエレメント（図示せず）を含む。そのヒューズエレメントはメモリエレメントの実際のデータ記憶作用を提供し、一方ダイオードは、読出しおよび書込みプロセス中に、交点メモリアレイ内で互いからメモリエレメントを容易に分離できるようにする。ヒューズエレメントは、クリティカルな電流が流れる際に回路を開くことになる独立したエレメントとして実現され得るか、またはダイオード内に組み込まれ得る。直列に接続されたダイオードおよびアンチヒューズを、メモリエレメントとして用いることができることも当業者には理解されるであろう。
【００２８】
行および列電極（３２、３４）は交点アレイ３６から外側に延び、プルアップ／プルダウン抵抗３８によって終端される。プルアップ／プルダウン抵抗のグループは、共通に接続された自由端を有する。これらのグループはストライプ（stripes）と呼ばれる。たとえば、図３の各ストライプは３つの行または列を含む。ストライプの目的は、アレイのサブセクションに電源を加えることを容易にし、それにより全体的な電力消費を低減することである。行電極に関して、行ストライプは対応する整流回路４８に結合され、次いで、整流回路４８はＲＣバンドパスフィルタＦ４〜Ｆ６にそれぞれ結合される。列電極に関して、プルダウン抵抗３８が対応するＲＣバンドパス回路網Ｆ１〜Ｆ３にそれぞれ結合される。メモリモジュールアレイの各ストライプは、電源Ｖまたは−Ｖに別個に接続される。交点アレイ３６と終端抵抗３８との間の列電極３４は、複数の列アドレス線４０および少なくとも１つの列センス線４２と交差する。列アドレス線４０および列センス線４２（単数または複数）は、行電極と同じ導電層上に形成され、それらが列電極と交差する場所において、それらの間にダイオード接合が形成されるようにする。列アドレス線エレメントのうちの選択されたエレメントを溶断し、所望のダイオード接続を無傷のままにしておくことにより、上述のアドレス線グループ／ノード配列が形成される。アドレス指定回路のこのプログラミングは、回路製造後に仕上げられ得ることは当業者には理解されるであろう。
【００２９】
行アドレス線４４と、図３では最低限のものとして１つしか示されていない行センス線４６とが、同様に行電極３４と交差する。行アドレス線４４および行センス線４６は、列電極と同じ導電層上に形成され、行アドレスダイオードおよび行センスダイオード（図示せず）を形成する。
【００３０】
フィルタＦ１〜Ｆ６は、簡単なバンドパスフィルタであることが好ましい。図４は、変調回路２８を構成するバンドパスフィルタＦｎおよび整流回路４８を示す。またその図は、３つの点、すなわち入力４２と、バンドパスフィルタの出力４４と、整流器４８の出力とにおける入力信号を示す３つの波形も示す。バンドパスフィルタ回路５０は、電源Ｖに結合されたＲＣ部品から構成される。整流回路４８は、バンドパスフィルタ回路５０に直列に接続される。整流回路４８は、コンデンサと直列に接続されたダイオードを含む。これがこの回路網の多くの実現可能な実装形態のうちの１つにすぎないことは、当業者には理解されるであろう。
【００３１】
適切な周波数のＡＣ信号が入力４２に存在するとき、出力４６において負のＤＣ電圧が生成される。他の場合には、出力のＤＣ信号は＋Ｖに駆動され、整流回路内のダイオードに逆方向バイアスをかけるために役立つ。受動部品が、整流器または高いＱ（quality）電気機械フィルタ、およびＲＣ回路網とすることができることは当業者には理解されるであろう。
【００３２】
図３に戻ると、メモリモジュールアレイ３０は、インターフェース回路１６とコントローラ１４との間で必要な接続を低減するように構成され得る。電源が、バンドパスフィルタＦ１〜Ｆ６および整流器４８に接続される。３つの行グループのうちの１つに電圧を印加し、３つの列グループの１つに逆の電圧を印加し（たとえば、Ｆ１およびＦ６）、および残りを開状態にしておくと、交点アレイ３６内の９個のサブアレイのうちの任意の１つのサブアレイを活性化することができる。ＲＣバンドパスフィルタＦ１〜Ｆ６（５０）のそれぞれが異なる周波数に調整される場合、各バンドパスフィルタは選択的に励起され得る（周波数が十分に分離されているものとする）。結果として、アドレス信号、センス信号および電源信号を周波数スペクトルにわたって拡散させることができ、それにより１つの信号線を用いて、多数の信号を搬送することができる。そして、信号はライン低減回路２４に加えられ、そのライン低減回路はその信号を、インターフェースコネクタ１６を介して、インターフェースおよび制御回路１４に伝送する。
【００３３】
上述の方法は、センス線、アドレス線および電源線に必要とされる相互配線の数を如何に低減することができるかを示す。以下に記載されるのは、特に、メモリモジュール２０内のセンス線４２を如何に低減することができるかに関する方法である。
【００３４】
バンドパスフィルタ／整流回路（５０／４８）はメモリダイオードのカソードに結合され、バンドパスフィルタ回路４８のみがアノードに結合される（メモリダイオードのカソードおよびアノードは示されない）。アクティブサブアレイ内のメモリダイオードがアドレス指定されるとき、そのダイオードにはＡＣ信号が加えられる。
【００３５】
無傷のデータダイオードが連続的に導通状態のままになり、データダイオードのベースカソードがグランド未満に保持されるように、ダイオードにバイアスがかけられる。センスダイオード（列／行のいずれかのセンス線上のダイオード）はデータダイオードのアノードに接続され、そのダイオードのカソードは有効にグランドに接続される。
【００３６】
データダイオードが無傷である場合、センスダイオードには電流が流れない。データダイオードが溶断された場合、センスダイオードに半波整流された電流信号が流れる。種々の物理層２２からのセンス線が接続される場合（または、その行および列線が交差部を含まない、すなわちデータダイオードＡの行線がデータダイオードＢの列線と交差せず、データダイオードＡの列線がデータダイオードＢの行線とも交差しない任意のアドレス指定されるダイオードからのセンス線が接続される場合であり、この条件はアレイのバイアスを無効にする）、種々の溶断されたダイオードからの電流が共通のセンス線上に合計される。共通センス線上の電流を用いて、必要とされるセンス線接続の数を低減することができる。
【００３７】
図５は、共通上側センス線に接続される２つの溶断された、アドレス指定されたダイオードに関する多数の電流５０の図を示す。それらの合計された電流５０とともに個々の電流波形が示される。共通センス線上の全てのアドレス指定されたダイオードが異なる周波数で駆動されるものと仮定する。そのセンス線上の全てのアドレス指定されたダイオードの状態は判定され得る。下側センス線と呼ばれる、同じ組のアドレス指定されたデータダイオードのカソードに接続されるセンス線は、そのセンスダイオードのカソードがデータダイオードのカソードに接続され、そのセンスダイオードのアノードが全て下側センス線に接続されるように配列される。次いで、グランドにバイアスされた下側センス線を用いて、チェックサム情報を与えることができる。それは、溶断された各ダイオードのための１つのダイオード電流を伝送する。無傷の各ダイオードも、データダイオードに加えられた変調の周波数の「半波整流された」電流を生成する。上側センス線によって供給されるＡＣ情報と連係してこの情報を用いて、ダイオードの状態を検証することができる。下側センス線だけからの情報では、ダイオードの状態を一意に判定するには不十分であることに留意されたい。
【００３８】
本発明の好適な実施形態に関する上述の説明は、例示および説明の目的のために提供されてきた。それは、本発明を網羅したり、本発明を開示されたそのものずばりの形態に制限したりすることを意図しているわけではなく、修正形態および変形形態が、上述の教示に鑑みて実現可能であるか、または本発明を実施することから得られるであろう。実施形態は、本発明の原理およびその実用的な用途を説明し、当業者が、種々の実施形態において、および企図されている特定の用途に適するような種々の修正形態とともに本発明を利用できるようにするために選択されて説明された。本発明の範囲は、特許請求の範囲、およびそれらの等価物によって規定されることが意図されている。
【００３９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．メモリ装置（20）であって、
それぞれがメモリアレイ（36）を含む、複数のメモリ層（22）と、
前記メモリアレイ（36）のそれぞれに結合される複数の信号変調回路（28）と、
前記複数のメモリ層（22）のそれぞれに結合されるライン低減回路（24）とからなる、メモリ装置(20)。
２．前記複数の信号変調回路（28）のそれぞれが、整流回路と直列に結合されたバンドパスフィルタ回路を含む、上記１に記載のメモリ装置。
３．インターフェース接続を介して、前記ライン低減回路（24）に結合されたインターフェースおよび制御回路（14）をさらに含む、上記１に記載のメモリ装置。
４．前記メモリアレイが、交点メモリアレイ（30）である、上記３に記載のメモリ装置。
５．前記ライン低減回路（24）が、多重化／逆多重化回路（24）である、上記１に記載のメモリ装置。
６．前記ライン低減回路（24）が、薄い非半導体基板上に実装される、上記１に記載のメモリ装置。
７．メモリモジュールとメモリコントローラとの間で相互配線の数を低減するための方法であって、
第１および第２の組の所定の線に所定の電気信号（Ｖ）を加え、メモリ装置（20）の状態をイネーブルにすることにより、メモリアレイ（36）内のメモリエレメントをアドレス指定するステップと、
所定の周波数スペクトルにわたって多数のメモリエレメントのアドレスを拡散すること（28）により、前記アドレスを前記メモリアレイ（36）からインターフェースおよび制御回路（14）に伝送するステップとからなる、方法。
８．前記多数のメモリエレメントのアドレスを拡散するステップが、直列に接続されたフィルタおよび整流回路（28）を用いて実行される、上記７に記載の方法。
９．前記フィルタが、バンドパスフィルタである、上記８に記載の方法。
１０．前記拡散されたアドレスを多重化し（24）、インターフェースを介して、前記インターフェースおよび制御回路に前記アドレスを伝送するステップをさらに含む、上記７に記載の方法。
【００４０】
【発明の効果】
上述のように、本発明によれば、多重化および変調技術を用いて、メモリアレイとインターフェース回路との間に必要とされる相互配線の数を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるライトワンスメモリシステムのブロック図である。
【図２】ライトワンスメモリシステムのメモリモジュールの全体的な構造を示すライトワンスメモリシステムのブロック図である。
【図３】本発明の好適な実施形態に記載されるようなメモリモジュールのブロック図である。
【図４】整流回路に結合されたＲＣバンドパスフィルタ回路網の図である。
【図５】アドレス指定回路から出力される波形の図である。
【符号の説明】
10  メモリカード
14  インターフェースおよび制御回路
20  メモリモジュール
22  メモリ層
24  多重化／逆多重化回路
28  変調回路
36  メモリアレイ
【図１】
0003953902.tif 000002
【図２】
0003953902.tif 000003
【図３】
0003953902.tif 000004
【図４】
0003953902.tif 000005
【図５】
0003953902.tif 000006