(57)【特許請求の範囲】
【請求項１】
外部ツールから送信される被制御車種対応の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリとからなり高速入力信号が入力されるメインＣＰＵ、入出力処理用プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリとからなり低速入力信号が入力されるサブＣＰＵ、このサブＣＰＵに入力される複数の低速入力信号を上記メインＣＰＵに送信するシリアル通信用直並列変換器を備え、上記複数の低速入力信号に対するフィルタ定数は上記第一及び第二の不揮発メモリの少なくとも一つに格納されており、上記複数の低速入力信号は、上記フィルタ定数に基づいて上記サブＣＰＵのデジタルフィルタ手段で所定の演算をされ上記メインＣＰＵに送信されることを特徴とする車載電子制御装置。
【請求項２】
シリアル通信用直並列変換器は、メインＣＰＵによって演算された複数の制御出力信号をサブＣＰＵに送信し、上記複数の制御出力信号をサブＣＰＵのデータバスに接続された出力インタフェース回路を介して外部負荷に供給することを特徴とする請求項１記載の車載電子制御装置。
【請求項３】
サブＣＰＵに入力される複数の低速入力信号は、少なくとも正負のクリップダイオードと小容量コンデンサを包含したノイズフィルタを介して入力されたアナログ信号であって、このアナログ信号は、切換スイッチによって周期的に充放電されるスイッチトキャパシタと充放電周期の設定手段を備えたデジタルフィルタ及びＡ／Ｄ変換器を介してデジタル変換され、デジタルフィルタ手段は、このデジタル変換値を用いて所定の演算を行いメインＣＰＵに送信させることを特徴とする請求項１記載の車載電子制御装置。
【請求項４】
サブＣＰＵに入力される複数の低速入力信号は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗、高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ、及びヒステリシス機能を持ったレベル判定用比較器を介して入力されたＯＮ／ＯＦＦ信号であって、デジタルフィルタ手段は、上記レベル判定用比較器からの出力を、所定の周期でサンプリングし、その連続する複数のサンプリング結果のうち正が５０％以上である時にＯＮにセットされ、連続する複数のサンプリング結果のうち正が５０％未満である時にＯＦＦにリセットされる入力確定手段によって構成され、上記入力確定手段の出力が上記メインＣＰＵに送信されることを特徴とする請求項１記載の車載電子制御装置。
【請求項５】
デジタルフィルタ手段は、サンプリングの周期またはレベル判定用比較器の論理判定点数の少なくとも一方を設定する設定手段を備えたことを特徴とする請求項４記載の車載電子制御装置。
【請求項６】
入力確定手段がＯＮを出力する判定値は、複数のレベル判定結果のうち正が占める割合が５０％から１００％の間で可変できることを特徴とする請求項４記載の車載電子制御装置。
【請求項７】
フィルタ定数は、被制御車種対応のフィルタ定数であると共にメインＣＰＵに対する第一の不揮発メモリに書込まれているものであって、上記フィルタ定数はシリアル通信用直並列変換器を介してサブＣＰＵに対する第二のＲＡＭメモリに転送され、上記サブＣＰＵのデジタルフィルタに用いられる上記フィルタ定数を含む設定定数はサブＣＰＵでサムチェックが行われ、チェックサムエラーが発生した時には上記フィルタ定数を再度上記メインＣＰＵから上記サブＣＰＵへ転送処理を行う再送判定手段を備えたことを特徴とする請求項１から６のいずれか一項に記載の車載電子制御装置。
【請求項８】
フィルタ定数は、被制御車種対応のフィルタ定数であると共にメインＣＰＵに対する第一の不揮発メモリに書込まれているものであって、上記フィルタ定数を第一のＲＡＭメモリに転送する転送手段と、上記第一のＲＡＭメモリに格納されたフィルタ定数を含む制御定数を補正する制御定数補正手段と、補正された制御定数をシリアル通信用直並列変換器を介してサブＣＰＵに対する第二のＲＡＭメモリに転送する制御定数転送手段とを備え、上記制御定数が、サブＣＰＵによるデジタルフィルタ手段の設定定数として用いられることを特徴とする請求項１から７のいずれか一項に記載の車載電子制御装置。
【請求項９】
メインＣＰＵのデータバスには、サブＣＰＵを介さず直接メインＣＰＵに入出力される高速処理用の入出力インタフェース回路が接続され、上記入出力インタフェース回路を介してサブＣＰＵに入力された信号はサブＣＰＵによって監視され、監視結果をメインＣＰＵに送信することを特徴とする請求項１から８のいずれか一項に記載の車載電子制御装置。
【請求項１０】
外部ツールを接続する脱着式コネクタ、外部ツールとメインＣＰＵ間を接続するシリアルコミュニケーションインタフェース、サブＣＰＵに供給された複数の入力信号の一部の動作に応動し、第二の不揮発メモリに格納されたプログラムに基づいてサブＣＰＵから書込み制御信号を発生する書込みモード判定手段を備え、上記書込み制御信号が上記メインＣＰＵの書込み制御端子に供給されることにより外部ツールから第一の不揮発メモリに対して制御プログラム及び制御定数を転送書込みすることを特徴とする請求項１から９のいずれか一項に記載の車載電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した電子制御装置、特に多数の入出力信号の扱い方を改善して装置の小型化を図ると共に、各種車両の制御に対して装置の標準化を図るように改良された車載電子制御装置に関するものである。
【０００２】
【従来の技術】
図７は従来のこの種電子制御装置における典型的なブロック回路図を示したものであり、１枚のプリント基板で構成されたＥＣＵ（エンジンコントロールユニット）１は大型のＬＳＩ（集積回路部品）２を主体とし、該ＬＳＩ２はＣＰＵ（マイクロプロセッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、入力用データセレクタ６、Ａ／Ｄ変換器７、出力ラッチメモリ８等をデータバス30で結合したものとなっている。
上記ＥＣＵ１は車載バッテリ10から電源線11及び電源スイッチ12を介して給電される電源ユニット９から制御電源の供給を受けて動作するものであるが、その実行プログラムやエンジン制御用制御定数等は予め不揮発フラッシュメモリ４に格納されている。
【０００３】
一方、各種センサスイッチ13からの多数のＯＮ/ＯＦＦ入力信号はプルアップまたはプルダウン抵抗としてのブリーダ抵抗14からノイズフィルタを構成する直列抵抗15と並列コンデンサ16を経て比較器19に供給されるが、該比較器には入力抵抗17と正帰還抵抗18が接続されていて、並列コンデンサ16の両端電圧が比較器19の負側端子に印加されている基準電圧を超えるとデータセレクタ６に論理「Ｈ」の信号を供給する。
しかし、並列コンデンサ16の両端電圧が低下する時には、正帰還抵抗18による入力が加算されるので上記基準電圧よりも更に低い電圧まで低下したことにより比較器19の出力は論理「Ｌ」に復帰する。
このようにして比較器19はヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器19の出力はデータセレクタ６・データバス30を介してＲＡＭメモリ５に格納されるようになっている。
なお、上記データセレクタ６は、例えば16ビットの入力を扱い、ＣＰＵ３からチップセレクト信号を受けた時にデータバス30に出力するものであるが、入力点数は数十点に及ぶものであって、複数のデータセレクタが用いられている。
【０００４】
また、各種アナログセンサ20からの多数のアナログ信号はノイズフィルタを構成する直列抵抗21と並列コンデンサ22を介してＡ／Ｄ変換器７に供給され、ＣＰＵ３からチップセレクト信号を受取ったＡ／Ｄ変換器のデジタル出力がデータバス30を介してＲＡＭメモリ５に格納される。
ＣＰＵ３の制御出力はデータバス30を介してラッチメモリ８に格納され、出力トランジスタ23を介して外部負荷26を駆動するものであるが、多くの制御出力点数に対応するためには複数のラッチメモリが使用され、ＣＰＵ３によってチップセレクトされたラッチメモリに対して制御出力が格納されるようになっている。
なお、24はトランジスタ23の駆動用ベース抵抗、25はトランジスタ23のベース/エミッタ端子間に接続された安定抵抗、27は外部負荷26に対する給電用電源リレーである。
【０００５】
このように構成された従来装置では、ＣＰＵ３が極めて多くの入出力を取扱うためにＬＳＩ２の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ16や22は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには大型コンデンサを用いる必要があってＥＣＵ１が大型化する等の問題点があった。
【０００６】
ＬＳＩ２の入出力端子を削減してその小型化を図る手段としては、特開平７ー１３９１２号公報「入出力処理ＩＣ」で示されるようにシリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【０００７】
一方、ＯＮ/ＯＦＦ入力信号に対するノイズフィルタとしてデジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。
例えば、特開平５−１１９８１１号公報「プログラマブルコントローラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であればこれを採用して入力イメージメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式ではフィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ＯＮ／ＯＦＦ信号に対するデジタルフィルタとしては特開２０００−８９９７４号公報「データ格納制御装置」で見られるように、ハードウエアとしてのシフトレジスタを設けて上記と同様の概念でサンプリング処理するようにしたものもある。
【０００８】
また、特開平９−８３３０１号公報「スイッチドキャパシタフィルタ」では、多チャンネルのアナログ入力信号に対するノイズフィルタとして、スイッチトキャパシタを用いたデジタルフィルタが示されている。
この場合でも、多数のアナログ入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が益々低下する問題がある。
その他、特開平８−３０５６８１号公報「マイクロコンピュータ」では抵抗/コンデンサによるアナログフィルタの抵抗を多段階切換してフィルタ定数を変更するようにしたものや、特開２０００−６８８３３号公報「ディジタルフィルタ方式」ではアナログ値をディジタル変換した後に複数の時系列サンプリングデータの相加平均値を現在時刻のデータとして扱う移動平均方式のディジタルフィルタが示されている。
【０００９】
その他、この発明に関連するプログラムの書込みや転送処理等については次のような公知例がある。
特開平７−３３４４７６号公報「プログラム転送装置」ではメインＣＰＵとサブＣＰＵを備え、メインＣＰＵのＲＯＭメモリからサブＣＰＵのＲＡＭメモリに対してサブＣＰＵのプログラムデータを転送し、サブＣＰＵのＲＯＭメモリを無くすることが提示されている。
また、特開昭６３−２２３９０１号公報「車載制御装置」では、外部よりの交換すべきプログラムデータの転送によってプログラムデータの書込みと消去が可能なＲＯＭを備えた車載制御装置用マイクロプロセッサの転送書込み制御方法が提示されている。
【００１０】
【発明が解決しようとする課題】
上記のような従来技術では、部分的な小型化・標準化技術であって、これを統合した本格的な小型化・標準化が行われていないことは既に説明したとおりである。
特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられない問題があった。
【００１１】
この発明の第一の目的は、上記のような問題を改善して、入出力処理に関するマイクロプロセッサの負担を軽減して本来の制御能力・応答性の向上を図ると共に、入力フィルタ部分を小型化することによって、制御装置全体の小型化と標準化を達成することである。
この発明の第二の目的は、制御仕様の異なる各種車両に対応して、制御プログラムや制御定数を変更することによって対処することによりハードウエアの標準化を一層効果的にしかも容易に行えるようにすることである。
【００１２】
【課題を解決するための手段】
この発明に係る車載電子制御装置は、外部ツールから送信される被制御車種対応の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリとからなり高速入力信号が入力されるメインＣＰＵ、入出力処理用プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリとからなり低速入力信号が入力されるサブＣＰＵ、このサブＣＰＵに入力される複数の低速入力信号をメインＣＰＵに送信するシリアル通信用直並列変換器を備え、複数の低速入力信号に対するフィルタ定数は第一及び第二の不揮発メモリの少なくとも一つに格納されており、複数の低速入力信号は、フィルタ定数に基づいてサブＣＰＵのデジタルフィルタ手段で所定の演算をされメインＣＰＵに送信されるものである。
【００１３】
また、シリアル通信用直並列変換器は、メインＣＰＵによって演算された複数の制御出力信号をサブＣＰＵに送信し、複数の制御出力信号をサブＣＰＵのデータバスに接続された出力インタフェース回路を介して外部負荷に供給するものである。
【００１４】
また、サブＣＰＵに入力される複数の低速入力信号は、少なくとも正負のクリップダイオードと小容量コンデンサを包含したノイズフィルタを介して入力されたアナログ信号であって、このアナログ信号は、切換スイッチによって周期的に充放電されるスイッチトキャパシタと充放電周期の設定手段を備えたデジタルフィルタ及びＡ／Ｄ変換器を介してデジタル変換され、デジタルフィルタ手段は、このデジタル変換値を用いて所定の演算を行いメインＣＰＵに送信させるものである。
【００１５】
また、サブＣＰＵに入力される複数の低速入力信号は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗、高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ、及びヒステリシス機能を持ったレベル判定用比較器を介して入力されたＯＮ／ＯＦＦ信号であって、デジタルフィルタ手段は、レベル判定用比較器からの出力を、所定の周期でサンプリングし、その連続する複数のサンプリング結果のうち正が５０％以上である時にＯＮにセットされ、連続する複数のサンプリング結果のうち正が５０％未満である時にＯＦＦにリセットされる入力確定手段によって構成され、入力確定手段の出力がメインＣＰＵに送信されるものである。
【００１６】
また、デジタルフィルタ手段は、サンプリングの周期またはレベル判定用比較器の論理判定点数の少なくとも一方を設定する設定手段を備えたものである。
【００１７】
また、入力確定手段がＯＮを出力する判定値は、複数のレベル判定結果のうち正が占める割合が５０％から１００％の間で可変できるものである。
【００１８】
また、フィルタ定数は、被制御車種対応のフィルタ定数であると共にメインＣＰＵに対する第一の不揮発メモリに書込まれているものであって、フィルタ定数はシリアル通信用直並列変換器を介してサブＣＰＵに対する第二のＲＡＭメモリに転送され、サブＣＰＵのデジタルフィルタに用いられるフィルタ定数を含む設定定数はサブＣＰＵでサムチェックが行われ、チェックサムエラーが発生した時にはフィルタ定数を再度上記メインＣＰＵからサブＣＰＵへ転送処理を行う再送判定手段を備えたものである。
【００１９】
また、フィルタ定数は、被制御車種対応のフィルタ定数であると共にメインＣＰＵに対する第一の不揮発メモリに書込まれているものであって、フィルタ定数を第一のＲＡＭメモリに転送する転送手段と、第一のＲＡＭメモリに格納されたフィルタ定数を含む制御定数を補正する制御定数補正手段と、補正された制御定数をシリアル通信用直並列変換器を介してサブＣＰＵに対する第二のＲＡＭメモリに転送する制御定数転送手段とを備え、制御定数が、サブＣＰＵによるデジタルフィルタ手段の設定定数として用いられるものである。
【００２０】
また、メインＣＰＵのデータバスには、サブＣＰＵを介さず直接メインＣＰＵに入出力される高速処理用の入出力インタフェース回路が接続され、入出力インタフェース回路を介してサブＣＰＵに入力された信号はサブＣＰＵによって監視され、監視結果をメインＣＰＵに送信するものである。
【００２１】
また、外部ツールを接続する脱着式コネクタ、外部ツールとメインＣＰＵ間を接続するシリアルコミュニケーションインタフェース、サブＣＰＵに供給された複数の入力信号の一部の動作に応動し、第二の不揮発メモリに格納されたプログラムに基づいてサブＣＰＵから書込み制御信号を発生する書込みモード判定手段を備え、書込み制御信号がメインＣＰＵの書込み制御端子に供給されることにより外部ツールから第一の不揮発メモリに対して制御プログラム及び制御定数を転送書込みするものである。
【００２２】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１による車載電子制御装置のブロック回路図を示す図１について説明する。
図１において、100aはＥＣＵ（車載電子制御装置）であり第一LSI（第一の集積回路）110と第二LSI（第二の集積回路）120aを主要部品とする一枚の電子基板で構成されている。
101は例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるＯＮ/ＯＦＦ動作の高速入力信号IN1〜INnが入力されるコネクタ端子である。
102は例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ/ＯＦＦ動作の低速入力信号INs1〜INsnが入力されるコネクタ端子である。
103は例えばアクセルポジショナや水温センサ、排気ガスの酸素濃度センサなど比較的緩慢な動作を行い、信号取込みの遅れがあまり問題とならないようなアナログ入力信号AN1〜ANnが入力されるコネクタ端子である。
【００２３】
104は例えばエンジンの点火コイル駆動出力や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ/ＯＦＦ動作の高速出力OUT1〜OUTnが出力されるコネクタ端子である。
105は例えば変速機用電磁弁駆動出力やエアコン用電磁クラッチ駆動出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ/ＯＦＦ動作の低速出力OUTs1〜OUTsnが出力されるコネクタ端子である。
【００２４】
106は上記ＥＣＵ100aに対して予め制御プログラムや制御定数等を転送書込みするための外部ツールであり、該外部ツールは製品出荷時や保守作業時に使用され、脱着コネクタ107を介してＥＣＵ100aに接続されるものである。
108は車載バッテリに接続された電源端子であり、電源スイッチを介して給電される端子と後述のメモリの動作保持のために直接車載バッテリから給電されるスリープ用端子によって構成されている。
【００２５】
上記第一ＬＳＩ110はメインＣＰＵ（マイクロプロセッサ）111、第一の不揮発メモリ112、第一のＲＡＭメモリ113、入力用データセレクタ114、出力用ラッチメモリ115、後述のサブＣＰＵ121aとの間でシリアル信号の交信を行う直並列変換器116、上記外部ツール106とシリアル信号の交信を行うSCI（シリアル・コミュニケーション・インタフェース）117等によって構成されており、これらの構成部品は８〜３２ビットのデータバス118によってメインＣＰＵ111に接続されている。
なお、上記メインＣＰＵ111には図示しないプログラムローダ（ＰＬＬ）や該ＰＬＬ起動用のブートプログラムが格納されたマスクＲＯＭが内蔵されている。
また、上記第一の不揮発メモリ112は例えば一括書込みの行えるフラッシュメモリであって、外部ツール106から転送制御プログラムや車両制御用プログラム、車両制御用定数などが第一のＲＡＭメモリ113を経由して転送書込みされるようになっている。
【００２６】
上記第二ＬＳＩ120aはサブＣＰＵ（マイクロプロセッサ）121a、第二の不揮発メモリ122a、第二のＲＡＭメモリ123a、入力用データセレクタ124aや124b、出力用ラッチメモリ125、129a、129b、上記メインＣＰＵ111との間でシリアル信号の交信を行う直並列変換器126、アナログ→デジタル変換を行うＡ/Ｄ変換器138a、138b等によって構成されており、これらの構成部品は８ビットのデータバス128によってサブＣＰＵ121aに接続されている。
なお、上記第二の不揮発メモリ122aは例えばマスクＲＯＭ（読出専用メモリ）であって、サブＣＰＵ121aが取扱う入出力制御のプログラムやメインＣＰＵ111との交信用プログラム等が格納されている。
ただし、後述のデジタルフィルタ定数は例えば上記第一の不揮発メモリ112から第一のＲＡＭメモリ113、直並列変換器116、126を経由して第二のＲＡＭメモリ123aに格納されるようになっている。
【００２７】
130は数ＫΩの低抵抗のブリーダ抵抗であり、該ブリーダ抵抗は入力信号スイッチに対する負荷となるように各ＯＮ/ＯＦＦ入力端子IN1〜INn、INs1〜INsnと電源の正側（プルアップ）または負側（プルダウン）に接続されていて、入力スイッチがＯＦＦしている時に入力端子が開放状態となってノイズが重畳するのを避けたり、入力スイッチが接点である場合にはその接触信頼性を向上する役割を持っている。
131は図４で後述するノイズフィルタ、132は図４で後述するレベル判定用比較器であり、各ＯＮ/ＯＦＦ入力信号は上記ノイズフィルタ131からレベル判定用比較器132を経由して上記入力用データセレクタ114、124a、124bに接続されている。
なお、高速入力IN1〜INnに関しては、メインＣＰＵ111側のデータセレクタ114とサブＣＰＵ121a側のデータセレクタ124aの両方に接続されている。
【００２８】
134は負荷駆動用トランジスタであり、上記ラッチメモリ115と高速出力端子104やラッチメモリ125と低速出力端子105との間に接続され、ラッチメモリ115や125の出力信号によって外部負荷OUT1〜OUTnやOUTs1〜OUTsnを駆動するようになっている。
135は図５で後述するノイズフィルタ、138a、138bはノイズフィルタ135を介してアナログ信号AN1〜ANnに接続されたＡ/Ｄ変換器である。
なお、ラッチメモリ129aの出力は実施の形態４で後述する書込み制御出力として上記メインＣＰＵのモード制御端子に直接接続され、ラッチメモリ129bの出力は実施の形態３で後述する入力監視制御出力として上記メインＣＰＵの割込み制御端子に直接接続されている。
また、140は上記電源端子108から給電されて上記第一ＬＳＩ110や第二ＬＳＩ120aに給電する電源ユニットであり、該電源ユニットや上記ブリーダ抵抗130、出力トランジスタ134などは第二ＬＳＩ120aの外部に設けられている。
【００２９】
なお、図示しない高速アナログ入力信号として、エンジンのノッキングを検出する圧電センサがメインＣＰＵ111に直接接続されていたり、出力トランジスタ134の動作確認信号や負荷電流検出信号なども、ＥＣＵ100a内部で発生する信号としてデータセレクタ114や124a、124bの入力信号として取込まれたり、図示しないA/D変換器を介してデータバス118や128に接続されている。
また、必要に応じてメータ表示用のＤ/Ａ変換器を搭載することもできるが、ＯＮ/ＯＦＦ動作の低速出力点数はあまり多くはないことから、出力に関しては全てメインＣＰＵ111側のラッチメモリ115から出力するようにしても良い。
更に、メインＣＰＵ111はサブＣＰＵ121aの暴走監視制御を行ったり、第二ＬＳＩ120a内にはメインＣＰＵ111のウォッチドッグ信号に応動するウォッチドッグタイマ回路やメインＣＰＵ111のリセット制御回路などが追加されている。
【００３０】
図１のとおり構成されたこの発明の実施の形態１による車載電子制御装置において、その作用・動作を示す図２a〜図２cのフローチャートについて説明する。
図２aはメインＣＰＵ111からサブサブＣＰＵ121a間でフィルタ定数を転送設定するためのサブＣＰＵ121a側の動作フローを中心としたものであり、200は動作開始工程、201はサブＣＰＵ121aがメインＣＰＵ111からの送信要求を受信したかどうかを判定する工程、202は該送信要求の受信時にサブＣＰＵ121aがメインＣＰＵ111に対して送信許可信号を送信する工程、203、204、205はメインＣＰＵ111から送信された入力番号INnに対応したシフト周期Ｔや判定点数Ｎを受信し第二のＲＡＭメモリ123aに格納する工程であり、該シフト周期や判定点数等はデジタルフィルタのフィルタ定数を決定するものとして関係する全ての入力番号に関する定数が繰返し送信されてくるようになっている。
ただし、既に全ての定数が送信された後では、一部の変更したい定数のみかあるいは一括変更のための倍率情報のみが送信されてくることもある。
【００３１】
206は一連の定数の送信が終わったことをサブＣＰＵ121aが受信すると次工程207に移行する判定工程、207は全ての受信定数のサムチェックを行う工程、208はサムチェックエラーの有無を判定する工程、209はエラーが無かった時にサブＣＰＵ121aが正常信号を送信する工程、211は工程208でエラーがあった時にサブＣＰＵ121aが異常信号を送信する工程、210は終了工程であり、一連の工程動作が終了すると再び開始工程200へ移行するようになっている。
メインＣＰＵ111からの定数送信要求がない時は、工程212でON/OFF入力信号INs1〜INsnやアナログ信号AN1〜ANnのデジタル値などがメインＣＰＵ111へ送信されたり、工程213では制御出力OUTs1〜OUTsnに対応した出力信号がメインＣＰＵ111からサブＣＰＵ121aへ送信されるようになっており、一連の送受信が完了すると工程207によって再びシフト周期Ｔや判定点数Ｎ等の設定データのサムチェックが行われている。
【００３２】
図2bはサブＣＰＵ121aで実行されるＯＮ/ＯＦＦ入力信号に対するデジタルフィルタ制御の動作フローを示したものであり、220は動作開始工程、221は対象となる入力番号INnを設定する工程、222は既に設定されたシフト周期Ｔで順次サンプリングされた入力番号INnのＯＮ/ＯＦＦ状態（論理「１」または「０」）について、最新状態を含むＮ点のサンプリング値の論理「１」の数を算出する工程、223は工程222で算出された論理「１」の数が多い時（Ｎ点すべてが論理「１」または例えば９０％以上の点数のものが論理「１」）である時に次工程224へ移行する判定工程、224は第二のＲＡＭメモリ123a内にある入力イメージメモリ番号ＩnをＯＮに設定する工程であり入力イメージメモリＩnの内容が現時点での確定されたＯＮ/ＯＦＦ状態を表すものとなっている。
【００３３】
225は上記判定工程223が否（論理「１」が多くない）の時に作用し、入力番号INnのＯＮ/ＯＦＦ状態（論理「１」または「０」）について、最新状態を含むＮ点のサンプリング値の論理「０」の数を算出する工程、226は工程225で算出された論理「０」の数が多い時（Ｎ点すべてが論理「０」または例えば９０％以上の点数のものが論理「０」）である時に次工程227へ移行する判定工程、227は第二のＲＡＭメモリ123a内にある入力イメージメモリ番号ＩnをＯＦＦにリセットする工程であり入力イメージメモリＩnの内容が現時点での確定されたＯＮ/ＯＦＦ状態を表すものとなっている。
228は工程224または工程227によって入力イメージメモリＩnの内容が更新されるか、または工程223と工程226が共に否（論理「１」が多くなく、論理「０」も多くない中途半端な状態であって、入力イメージメモリＩnの内容は変化しない）である時に対象となる入力番号INnを次の番号に更新する工程、229は全ての入力番号の処理が終わるまでは工程221へ復帰し、全ての入力番号の処理が完了すると終了工程230へ移行する完了判定工程であり、終了工程230に移行した後は再び開始工程220へ移行する。
なお、工程222から工程227に至る一連の工程によってデジタルフィルタ手段231が構成されている。
【００３４】
入力信号の正常なＯＮ/ＯＦＦを確実に検出するためには上記サンプリング時間に相当するシフト周期Ｔは入力信号の正常なＯＮ時間またはＯＦＦ時間の内、短い方の時間の数分の１〜十数分の１程度の速い時間とされ、シフト周期Ｔと判定点数Ｎの積は入力信号の正常なＯＮ時間またはＯＦＦ時間の内、短い方の時間より短い時間とする必要があるが、各入力に対して設定されるシフト周期Ｔは適宜グループ別けされた複数種類のものとし、各入力個別に判定点数Ｎを設定するのが現実的である。
また、入力の確定工程である工程223や226は、通常は全ての論理が「１」であるか「０」であるかによって判定すれば良く、この場合には工程223はＮ点の論理積、工程226はＮ点の論理和によって簡単に判定が行えるものである。
【００３５】
以上のようなデジタルフィルタ手段231によれば、例えば入力接点がチャッタリングしてＯＮ/ＯＦＦを小刻みに繰返しながらＯＮに収斂するような場合、小刻みなＯＮ/ＯＦＦをサンプリングすることが少なく、仮にサンプリングしたとしても多数のサンプリング値が継続的にＯＮでなければ入力ＯＮとは確定しないことになる。
また、例えばエアコンスイッチのような手動操作スイッチでは、一瞬だけスイッチがＯＮしてもこれは無視されることになるが、その結果としてノイズによる誤動作も防止されることになるものである。
更に、高周波ノイズの重畳により偶然にもサンプリングする都度に虚偽の入力信号（例えば本来ＯＮであるべきものがノイズによってＯＦＦと誤認された入力信号）が継続することを避けるためには、入力インターフェース回路としてノイズフィルタ131やレベル判定用比較器132が設けられており、その作用については図４により後述する。
【００３６】
図2cはサブＣＰＵ121aで実行されるアナログ入力信号に対するデジタルフィルタ制御の動作フローを示したものであり、240は動作開始工程、241は対象となる入力番号ANnを設定する工程、242は既に設定されたシフト周期Ｔによって順次サンプリングされた最新のＮ点のデジタル値の相加平均を算出する工程、243は該工程242で算出された相加平均値を現時点のデジタル値として確定し、第二のＲＡＭメモリ123a内の入力データメモリIAnに格納する工程、244は次の入力番号を決定する工程、245は全ての入力に対する処理が完了したかどうかを判定する工程であり、処理未完了の時は工程241へ復帰し、処理完了の時は終了工程246へ移行し、ここから再び開始240へ移行する。
デジタルフィルタ247は上記工程242、243によって構成されており、入力データメモリIAnの内容はサンプリング毎に更新される移動平均値となっている。
なお、各サンプリング値がノイズによる異常値を含まないようにするためには、入力インタフェース回路としてノイズフィルタ135が接続されており、その作用については図５において後述する。
【００３７】
以上のようなデジタルフィルタ手段231や247によれば、あたかも抵抗/コンデンサによるノイズフィルタでコンデンサの容量を大きくしたものと等価な作用となるが、コンデンサの容量を大きくすることは集積回路化に不向きであり、被制御車種対応でコンデンサの容量を変更することも困難となるので、この実施の形態によればサブＣＰＵのソフトウエアによってデジタルフィルタを構成しているものである。
なお、上記実施の形態１では、サブＣＰＵ側出力（コネクタ端子105、ラッチメモリ125、負荷駆動用トランジスタ134）を備えている構成で説明したが、これらの構成は必ずしも備えている必要はない。但し、これらサブＣＰＵ側出力を備えていれば、メインＣＰＵを監視、判定して暴走を検出した場合、サブＣＰＵ側出力に対して、安全方向（例えば、モータ電源の遮断）になるよう処置を施すことができる。
【００３８】
実施の形態２．
以下、この発明の実施の形態２による車載電子制御装置のブロック回路図を示す図３に関し、図１との相違点を中心に説明する。
図３において、100bはＥＣＵ（車載電子制御装置）であり第一LSI（第一の集積回路）110と第二LSI（第二の集積回路）120bを主要部品とする一枚の電子基板で構成されている。
上記第二LSI 120bはサブＣＰＵ（マイクロプロセッサ）121b、第二の不揮発メモリ122b、第二のＲＡＭメモリ123b、入力用データセレクタ124aや124b、出力用ラッチメモリ125、129a、129b、上記メインＣＰＵ111との間でシリアル信号の交信を行う直並列変換器126、アナログ→デジタル変換を行うＡ/Ｄ変換器138等によって構成されており、これらの構成部品は８ビットのデータバス128によってサブＣＰＵ121bに接続されている。
【００３９】
133はレベル判定用比較器132とデータセレクタ124bの間に接続されたＯＮ/ＯＦＦ入力信号用デジタルフィルタとしてのカウンタであり、その構成・作用については図４により詳細に説明する。
136はノイズフィルタ135とマルチプレクサ139との間に接続されたアナログ入力用デジタルフィルタ手段としてのスイッチトキャパシタ、137は該スイッチトキャパシタ用の切換スイッチ、138は上記マルチプレクサ139によって順次切換接続されたアナログ信号をデジタル値に変換するＡ／Ｄ変換器であり、スイッチトキャパシタ136の構成・作用については図５により詳細に説明する。
【００４０】
図４は上記カウンタ133とその周辺回路を示したものであり、前述の低抵抗のブリーダ抵抗130を備えた入力信号INsnは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗15aを介して十数ｐＦの小容量の並列コンデンサ16aに接続されている。
131は上記直列抵抗15aと並列コンデンサ16bによって構成されたノイズフィルタであって高周波ノイズを吸収平滑化するためのものとなっている。
132は入力抵抗17、正帰還抵抗18、比較器19によって構成されたレベル判定用比較器であり、上記比較器19の負側入力には所定の基準電圧Ｖonが印加されている。
従って、コンデンサ16aの充電電圧が基準電圧Ｖon以上になると比較器19の出力は「Ｈ」（論理「１」)となるが、一旦比較器19の出力が「Ｈ」になると、正帰還抵抗18による入力加算が生じるために、コンデンサ16aの充電電圧がＶoff（＜Ｖon）まで低下しなければ比較器19の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これはコンデンサ16aに重畳されたノイズリップルによって、高頻度に比較器19の出力が反転変化することを防止するためのものとなっている。
【００４１】
50aは上記比較器19の出力と可逆カウンタ52のカウントアップモード入力ＵＰ間に接続されたゲート素子、51は上記比較器19の出力からゲート素子50bを介して上記可逆カウンタ52のカウントダウンモード入力ＤＮに接続された論理反転素子であり、上記可逆カウンタ52は所定のサンプリング周期（図２aのシフト周期Ｔに相当）でＯＮ/ＯＦＦするクロック入力端子ＣＬを備えていて、モード入力ＵＰやＤＮに応じてクロック入力を可逆カウントするように構成されている。
53aは図２aの判定点数Ｎに相当する設定値が格納された設定値レジスタ、53bは可逆カウンタ52の現在値が格納された現在値レジスタ、54aは可逆カウンタ52の現在値が設定値に到達した時に論理「１」となる出力Ｑによって上記ゲート素子50aを閉鎖して、更なるカウントアップが行われないようにする論理反転素子、54bは可逆カウンタ52の現在値が０になった時に論理「１」となる出力Ｐによって上記ゲート素子50bを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子、55は上記可逆カウンタ52の設定値到達出力Ｑによってセットされ、現在値０出力Ｐによってリセットされるフリップフロップ素子であり、該フリップフロップ素子の出力がデータセレクタ124bの入力端子に接続されている。
【００４２】
このように構成された可逆カウンタ52では、サンプリング周期Ｔで動作するクロック入力ＣＬの入力パルス数が設定値レジスタ53の設定値Ｎに到達するまで継続的に比較器19の出力が「Ｈ」であればフリップフロップ55がセットされるが、途中で比較器19の出力が「Ｌ」になればクロック入力を減算カウントし再び比較器19の出力が「Ｈ」になった後に加算カウントが行われて、やがて現在値が設定値に到達すればフリップフロプ55がセットされる。
同様に、一旦フリップフロップ55がセットされると、サンプリング周期Ｔで動作するクロック入力ＣＬの入力パルスによって現在値がＮから０に減少するまで継続的に比較器19の出力が「Ｌ」であればフリップフロップ55がリセットされるが、途中で比較器19の出力が「Ｈ」になればクロック入力を加算カウントし、再び比較器19の出力が「Ｌ」になった後に減算カウントが行われやがて現在値が０すればフリップフロプ55がリセットされる。
【００４３】
図５は図３におけるスイッチトキャパシタ136の説明用等価回路とその周辺回路を示したものである。
図５において135はアナログ入力信号ANnに対するノイズフィルタであり、該ノイズフィルタは正側クリップダイオード28、負側クリップダイオード29、直列抵抗21、並列コンデンサ22によって構成されている。
クリップダイオード28、29はアナログ入力信号ANnに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧をコンデンサ22に印加しないようにするためのものである。
また、アナログセンサが相応の内部抵抗を持っている場合には直列抵抗21は省略することもできる。
【００４４】
スイッチトキャパシタ136を構成するコンデンサC0は切換スイッチ137によって周期的に信号側(1)または出力側(2)に切換えられ、その切換周期Ｔは周期設定手段137aによって設定された値となっている。
信号側(1)には上記コンデンサ22の両端電圧Ｖ1が増幅器AMP1を介して印加され、出力側(2)には出力コンデンサＣが接続され、該コンデンサの両端電圧Ｖ2は増幅器AMP2とマルチプレクサ139を介してA/D変換器138に供給されるようになっている。
【００４５】
このように構成されたスイッチトキャパシタ136において、コンデンサＣ0に対する充放電抵抗が充分小さい時には以下のような関係式が成立する。
(1)側でのコンデンサＣ0の蓄積電荷  Ｑ1＝Ｃ0×Ｖ1
(2)側でのコンデンサＣ0の蓄積電荷  Ｑ2＝Ｃ0×Ｖ2
Ｔ秒間での移動電荷 Ｑ＝Ｑ1−Ｑ2＝Ｃ0×（Ｖ1−Ｖ2）
Ｔ秒間での平均電流 Ｉ＝Ｑ/Ｔ＝Ｃ0×（Ｖ1−Ｖ2）/Ｔ
等価抵抗 Ｒ0＝（Ｖ1−Ｖ2）/Ｉ＝Ｔ/Ｃ0
従って、上記のようなスイッチトキャパシタ136は、直列抵抗Ｒ0と出力コンデンサＣによるフィルタと等価であり、抵抗Ｒ0は切換周期Ｔに比例して大きな値となるものであるが、切換周期Ｔは図２aの工程204で設定されるシフト周期Ｔに相当しており、この事例では工程205で設定される判定点数Ｎの設定は不要となっている。
【００４６】
以上の説明で明らかなとおり、図１の実施の形態ではサブＣＰＵ121aによるソフトウエアに全面依存したデジタルフィルタとなっているのに対し、図３の実施の形態ではサブＣＰＵ121bによって目標とするフィルタ定数の設定がなされ、これに対応したハードウエアによってデジタルフィルタが構成されている。
ソフトウエア依存のデジタルフィルタは応答性が悪くなる反面で、周辺回路部品が少なくなるメリットがある。
ハードウエア依存のデジタルフィルタはその逆であり、実態としてはＯＮ/ＯＦＦ入力信号はソフトウエア依存型、アナログ入力信号はハードウエア依存型（マルチプレクサを併用してＡ／Ｄ変換器は削減）で構成するのが一つの理想形態である。
但し、アナログ入力信号は図２で示した移動平均フィルタ方式とし、マルチプレクサを廃止して各入力毎にＡ／Ｄ変換器を設けることも可能であり、様々な実施形態の組合わせが可能である。
【００４７】
実施の形態３．
図１や図３の実施の形態において、高速入力IN1〜INnがデータセレクタ114を通じてメインＣＰＵ111側に取込まれていると共に、データセレクタ124aを通じてサブＣＰＵ121aや121b側にも取込まれている。ここで、高速入力の説明として、例えば、クランク角センサの情報を基に制御している項目及びその分解能のを挙げると、点火制御で分解能は４μ秒、エンジンの回転変動検出で分解能は１μ秒、以上よりＳＧＴの検出タイマーの分解能は０．２５μ秒となっている。従って、直接メインＣＰＵに入出力される高速処理用の入出力インタフェース回路は、これら分解能を満足する性能を備えていることが望ましい。このような構成とすることによる効果的な活用方法の一例は以下のとおりである。
例えば高速入力の一つであるエンジンのクランク角センサはエンジンの点火時期や燃料噴射時期を決定するものとして遅滞なくメインＣＰＵ111に取込まれる必要があり、サブＣＰＵ121aや121bからシリアル信号として受取ることは困難である。
しかし、クランク角センサのパルスを所定時間毎に積分してエンジンの平均的な回転速度を演算することはサブＣＰＵ121a、121b側でも可能であり、これによって異常なエンジン回転速度になっていないかどうかをサブＣＰＵ側でも判定して安全の冗長度を高めることができる。
【００４８】
また、各種入力信号がセンサ回路の断線や短絡によって適正に入力されないような状態になっていないかどうか等は、サブＣＰＵ121a、121b側で判定することによりメインＣＰＵ111の負担を軽減することもできる。
このようにして、サブＣＰＵ121a、121b側で入力監視制御を行って、若しも異常があれば図１や図３のラッチメモリ129bを介してメインＣＰＵ111の割込端子に対して異常出力を供給することができる。
なお、サブＣＰＵ121a、121bを経由してメインＣＰＵ111に供給される低速入力についても、その適正動作をサブＣＰＵ121a、121b側で監視し、異常があればラッチメモリ129bを介してメインＣＰＵ111へ異常出力を供給するものである。
同様に低速動作のアナログ信号についても、例えば水温の異常な急上昇がないかどうかをサブＣＰＵ121a、121b側で判定することができ、各種の監視異常結果はコード番号化して直並列変換器126、116を介してメインＣＰＵ111へ内容報告することができる。
【００４９】
実施の形態４．
図１や図３において、サブＣＰＵ121a、121b側のラッチメモリ129aを介してメインＣＰＵ111の制御端子に書込み制御出力を供給することを述べたが、この制御出力の生成方法の一例は次のとおりである。
例えば、セレクタスイッチがニュートラルにされ、アクセルペダルとブレーキペダルをあたかもモールス符号のトン・ツーに見立てて暗号入力操作を行う。
サブＣＰＵ121a、121bは第二の不揮発メモリ122a、122bに格納されている暗号操作手順と一致した入力操作が行われるとラッチメモリ129aに対して書込み制御出力を供給する。
【００５０】
図６はメインＣＰＵ111側のプログラムの書込みに関連する説明用動作フローを示したものである。
なお、上で総称したプログラムの内分けと所在は次のとおりである。
・第一の不揮発メモリ112（書込み済みの場合）
Ａ1：ツールとメインＣＰＵ111間のデータ転送処理用通信プログラム
Ｂ1：被制御車両に対する制御プログラム
Ｃ1：上記制御プログラムの実行中に参照される制御定数であり、入力フィルタ定数も制御定数の中の一部である。
・外部ツール106
同上であるが、第一の不揮発メモリ112の内容を変更したい場合を想定すると次のとおりである。
Ａ2：書換えたい通信プログラム
Ｂ2：書換えたい制御プログラム
Ｃ2：書換えたい制御定数
・メインＣＰＵ111内のマスクＲＯＭ
Ｄ：プログラムローダ起動用ブートプログラム
これは外部ツール106から第一のＲＡＭメモリ113の所定領域(2)に対して通信プログラムＡ2のみを転送するための機能限定された通信プログラムである。
【００５１】
図６において、400は動作開始工程であるが、外部ツール106からメインＣＰＵ111に対するプログラムの書込みを行うに当たっては、エンジンを止めて外部ツール106を脱着コネクタ107に接続してから電源スイッチを投入し、外部ツール106のパネル面に設けられオペレーションキーを操作して転送要求を行う。
この場合の通信プログラムは上記第一の不揮発メモリ112に格納された通信プログラムＡ1に依存している。
工程401は外部ツール106からメインＣＰＵ111への転送要求を定期的に割込み監視する工程であり、ここで転送要求を受信すると、判定工程402を経て工程403が動作する。
工程403では第一の不揮発メモリ112から通信プログラムＡ1が第一のＲＡＭメモリ113内の所定領域(1)に格納され、続いて第一の不揮発メモリ112の内容は全て消去される。
続く工程404ではメインＣＰＵ111から外部ツール106への転送許可信号が送信されるが、この場合の通信プログラムは第一のＲＡＭメモリ112の所定領域(1)に待避された通信プログラムＡ1である。
【００５２】
これに続く工程405では外部ツール106からメインＣＰＵ111を介して第一のＲＡＭメモリ112の所定領域(2)に対して新しい通信プログラムＡ2が書込まれ、以後の外部ツールとの通信はこの新しい通信プログラムＡ2によって行われる。（但し、通信プログラムの変更を目的としていない時には新旧の通信プログラムは同一内容となる。）
これに続く工程406では外部ツール106からメインＣＰＵ111を介して第一のＲＡＭメモリ112の所定領域(3)に対して全てのプログラムＡ2、Ｂ2、Ｃ2が書込まれ、続いてこれが第一の不揮発メモリ112に一括書込みされる。
これに続く工程407では受信した全プログラムのサムチェック操作を行い、その結果を外部ツール106へ報告する。
これに続く終了工程408から再び開始工程400へ移行するが、上記の一連の動作は第一の不揮発メモリ112が通信プログラムＡ1を持っている場合の動作であって、初回の動作または工程403で通信プログラムＡ1が第一のＲＡＭメモリ113に格納されて第一の不揮発メモリ112の内容が全消去された後に、誤ってバッテリ電源端子が開放されたり、電源電圧の異常低下等があると、通信プログラムＡ1は消失することになる。
【００５３】
工程409はメインＣＰＵ111が通信プログラムＡ1を持たない場合に機能するものであり、前述のラッチメモリ129a（図１、図３参照）から暗号操作に基づく書込み制御出力がメインＣＰＵ111のモード制御端子に供給されると判定工程410を経て工程411に移行する。
工程411ではブートプログラムＤによってメインＣＰＵ111内のプログラムローダが起動され、続く工程412によって外部ツール106からメインＣＰＵ111を介して通信プログラムＡ2が転送され、これが第一のＲＡＭメモリ113の所定領域(2)に書込まれる。
これに続く工程406以降の動作は既に説明したとおりである。
【００５４】
以上はメインＣＰＵ111と外部ツール106間のプログラム転送に関する説明であるが、メインＣＰＵ111側からサブＣＰＵ121aまたは121b側の第二のＲＡＭメモリ123aまたは123bに制御定数としてのフィルタ定数を転送する動作は以下のとおりである。
判定工程402や410で外部ツール106からのプログラム転送要求やモード制御端子からの書込み要求が無いと判定されると工程413に移行する。
工程413では第一の不揮発メモリ112から第一のＲＡＭメモリ113内の所定領域(4)に対して制御定数Ｃ1の一部（フィルタ定数）が転送される。
これに続く工程414では車両の運転状態に応じた一部の制御定数の適正値の算出・学習制御等が行われ、その結果によって工程415では上記第一のＲＡＭメモリ113の所定領域(4)の内容を補正する。
これに続く工程417ではサブＣＰＵ121aまたは121bに転送するべきフィルタ定数データのサムチェックが行われ、エラーがあれば再度工程413〜416が実行される。
【００５５】
工程417でエラーがなければ工程418へ移行し、第一のＲＡＭメモリ113の所定領域(4)に格納されているフィルタ定数が直並列変換器116、126を介してサブＣＰＵ121a又は121b側の第二のＲＡＭメモリ123a又は123bへ転送される。
多数の入力信号に対するフィルタ定数は一度サブＣＰＵ側に転送されるとバッテリでバックアップされているので通常は再度一括変更することはなく、ごく一部の入力について運転中に変更したり、或いはエンジンの回転速度領域などに応じて一括変更するための倍率だけが送信されるようになっている。
【００５６】
実施の形態５．
以上の各実施の形態においては、サブＣＰＵ121aや121bの制御プログラムはマスクＲＯＭ（読出専用メモリ）である第二の不揮発メモリ122aや122bに格納され、フィルタ定数はメインＣＰＵ111の不揮発メモリ112からサブＣＰＵ側の第二のＲＡＭメモリ123a、123bに転送されるものとして説明した。
このような方式ではフィルタ定数を運転中にメインＣＰＵ側から適宜補正して使用することができるメリットがあるが、バッテリ電圧の異常低下や電源端子の開放などがあった場合のことを想定すると常にＲＡＭメモリの内容をチェックしておくことが必要であるが、サムチェックエラー等があれば再度第一の不揮発メモリ112から原始情報を取出すことが可能である。
【００５７】
その他、フィルタ定数以外の制御データとして、次のような情報をメインＣＰＵ111の不揮発メモリ112からサブＣＰＵ側の第二のＲＡＭメモリ123a、123bに転送し、サブＣＰＵ121a、121bはこれを参照しながらプログラムを実行することもできる。
・レベル判定用比較器132の判定値の一部は車種に応じて変更できるようなハードウエア構成とし、このレベル判定値を転送する。
・第二の不揮発メモリ122a、122bに格納されている一部のプログラムを車種に応じて有効にしたり無効にするような選択切換情報。
・メインＣＰＵ111の暴走判定情報を転送する。
【００５８】
一方、サブＣＰＵ121a、121b側の第二の不揮発メモリ122a、122bを外部ツール106から書込み可能なフラッシュメモリとし、ここに入出力処理用の制御プログラムやフィルタ定数等の書込みを行うようにすることも可能であって、この場合にはバッテリ電圧の異常低下や電源端子の開放などに対してフィルタ定数が消失することがなく、フィルタ定数を直並列変換器116や126を介して送信する必要が無い。
【００５９】
【発明の効果】
以上のように、請求項１記載の発明によれば、外部ツールから送信される被制御車種対応の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリとからなり高速入力信号が入力されるメインＣＰＵ、入出力処理用プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリとからなり低速入力信号が入力されるサブＣＰＵ、このサブＣＰＵに入力される複数の低速入力信号をメインＣＰＵに送信するシリアル通信用直並列変換器を備え、複数の低速入力信号に対するフィルタ定数は第一及び第二の不揮発メモリの少なくとも一つに格納されており、複数の低速入力信号は、フィルタ定数に基づいてサブＣＰＵのデジタルフィルタ手段で所定の演算をされメインＣＰＵに送信されるので、メインＣＰＵの入出力ピン数が大幅に削減されて小型安価となると共に、入力フィルタ用に様々な容量の大容量コンデンサを使う必要がないので入力インタフェース回路部分の小型化・標準化が図れる効果がある。
特に、デジタルフィルタの制御はサブＣＰＵ側で行われるので、メインＣＰＵの負担を高めることがなく、メインＣＰＵとサブＣＰＵの機能分担により小型化・標準化が達成できるものである。
その結果、入出力インタフェース回路部分を含めたサブＣＰＵ回りの集積回路化も可能となり、この場合には従来の電子制御装置に比べて装置全体を格段に小型化することができる顕著な効果を奏するものである。
【００６０】
また、請求項２記載の発明によれば、シリアル通信用直並列変換器は、メインＣＰＵによって演算された複数の制御出力信号をサブＣＰＵに送信し、複数の制御出力信号をサブＣＰＵのデータバスに接続された出力インタフェース回路を介して外部負荷に供給するので、小型化・標準化が達成できる効果がある。また、監視性能の向上が図れる効果がある。
【００６１】
また、請求項３記載の発明によれば、サブＣＰＵに入力される複数の低速入力信号は、少なくとも正負のクリップダイオードと小容量コンデンサを包含したノイズフィルタを介して入力されたアナログ信号であって、このアナログ信号は、切換スイッチによって周期的に充放電されるスイッチトキャパシタと充放電周期の設定手段を備えたデジタルフィルタ及びＡ／Ｄ変換器を介してデジタル変換され、デジタルフィルタ手段は、このデジタル変換値を用いて所定の演算を行いメインＣＰＵに送信させるので、アナログ信号に対する入力インタフェース回路であるクリップダイオードとノイズフィルタによって高振幅ノイズ・高周波ノイズが除去され、多数のデジタルフィルタ処理に対するサブＣＰＵの負担が軽減されると共に、被制御車種に対応してフィルタ定数を設定することが可能となり、自由度の高い標準化が達成できるものである。
【００６２】
また、請求項４記載の発明によれば、サブＣＰＵに入力される複数の低速入力信号は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗、高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ、及びヒステリシス機能を持ったレベル判定用比較器を介して入力されたＯＮ／ＯＦＦ信号であって、デジタルフィルタ手段は、レベル判定用比較器からの出力を、所定の周期でサンプリングし、その連続する複数のサンプリング結果のうち正が５０％以上である時にＯＮにセットされ、連続する複数のサンプリング結果のうち正が５０％未満である時にＯＦＦにリセットされる入力確定手段によって構成され、入力確定手段の出力がメインＣＰＵに送信されるので、ＯＮ／ＯＦＦ信号に対する入力インタフェース回路であるノイズフィルタとレベル判定用比較器によって高周波ノイズが除去され、多数のデジタルフィルタ処理に対するサブＣＰＵの負担が軽減されると共に、フィルタ用コンデンサの小型化ができるものである。
【００６３】
また、請求項５記載の発明によれば、デジタルフィルタ手段は、サンプリングの周期またはレベル判定用比較器の論理判定点数の少なくとも一方を設定する設定手段を備えたので、被制御車種に対応してフィルタ定数を設定することが可能となり、自由度の高い標準化が達成できるものである。
【００６４】
また、請求項６記載の発明によれば、入力確定手段がＯＮを出力する判定値は、複数のレベル判定結果のうち正が占める割合が５０％から１００％の間で可変できるので、被制御車種に対応してフィルタ定数を設定することが可能となり、自由度の高い標準化が達成できるものである。
【００６５】
また、請求項７記載の発明によれば、フィルタ定数は、被制御車種対応のフィルタ定数であると共にメインＣＰＵに対する第一の不揮発メモリに書込まれているものであって、フィルタ定数はシリアル通信用直並列変換器を介してサブＣＰＵに対する第二のＲＡＭメモリに転送されサブＣＰＵのデジタルフィルタに用いられる設定定数として変換され、この設定定数はサブＣＰＵでサムチェックが行われ、チェックサムエラーが発生した時にはフィルタ定数を再度上記メインＣＰＵからサブＣＰＵへ転送処理を行う再送判定手段を備えたので、サブＣＰＵ側の不揮発メモリには入出力処理用の固定的な制御プログラムであっても良く、被制御車種対応の制御プログラムや制御定数はメインＣＰＵ側の第一の不揮発メモリに対して一元的に格納されているので、外部ツールとサブＣＰＵ間の交信が不要となってシステム構成が単純化できる効果がある。
【００６６】
また、請求項８記載の発明によれば、フィルタ定数は、被制御車種対応のフィルタ定数であると共にメインＣＰＵに対する第一の不揮発メモリに書込まれているものであって、フィルタ定数を第一のＲＡＭメモリに転送する転送手段と、第一のＲＡＭメモリに格納されたフィルタ定数を含む制御定数を補正する制御定数補正手段と、補正された制御定数をシリアル通信用直並列変換器を介してサブＣＰＵに対する第二のＲＡＭメモリに転送する制御定数転送手段とを備え、制御定数が、サブＣＰＵによるデジタルフィルタ手段の設定定数として用いられるので、メインＣＰＵが被制御車両の運転動作中であっても、一部のフィルタ定数の変更や倍率指定による一括変更等がメインＣＰＵによって可能となり、フィルタ定数の最適化制御が行えるものである。
【００６７】
また、請求項９記載の発明によれば、メインＣＰＵのデータバスには、サブＣＰＵを介さず直接メインＣＰＵに入出力される高速処理用の入出力インタフェース回路が接続され、入出力インタフェース回路を介してサブＣＰＵに入力された信号はサブＣＰＵによって監視され、監視結果をメインＣＰＵに送信するので、メインＣＰＵとサブＣＰＵ間で適正な機能分担が行えると共に、サブＣＰＵ側で各種の入力監視制御を強化して、安全性の高い車載電子制御装置を提供することができるものである。
【００６８】
また、請求項１０記載の発明によれば、外部ツールを接続する脱着式コネクタ、外部ツールとメインＣＰＵ間を接続するシリアルコミュニケーションインタフェース、サブＣＰＵに供給された多数の入力信号の一部の動作に応動し第二の不揮発メモリに格納されたプログラムに基づいてサブＣＰＵから書込み制御信号を発生する書込みモード判定手段を備え、この書込み制御信号が上記メインＣＰＵの書込み制御端子に供給されることにより外部ツールから第一の不揮発メモリに対して制御プログラム及び制御定数を転送書込みするように構成されているので、単純な隠しスイッチ等で書込み制御入力を与えるようなものに比べて、悪戯操作や誤操作が防止できると共に、余分な隠しスイッチなどを設けなくとも既存の入力スイッチの暗号操作によって書込み制御指令を発生することができるものである。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による車載電子制御装置を示すブロック回路図である。
【図２】  この発明の実施の形態１による車載電子制御装置の動作を示すフローチャートである。
【図３】  この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
【図４】  この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
【図５】  この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
【図６】  この発明の実施の形態４による車載電子制御装置の動作を示すフローチャートである。
【図７】  従来の車載電子制御装置を示すブロック回路図である。
【符号の説明】
15a  直列抵抗、134  出力トランジスタ（出力インタフェース回路）、16a  コンデンサ、135      ノイズフィルタ（入力インタフェース回路）、17  入力抵抗、136    スイッチトキャパシタ（デジタルフィルタ手段）、18  帰還抵抗、137  切換スイッチ（デジタルフィルタ手段）、19  比較器、137a  周期設定手段、22  コンデンサ、138  A/D変換器、28  クリップダイオード（正側）、138a  A/D変換器、29  クリップダイオード（負側）、138b  A/D変換器、106  外部ツール、139  マルチプレクサ、107  脱着コネクタ、204  設定手段（周期）、100a  ECU（車載電子制御装置）、205  設定手段（判定点数）、100b  ECU（車載電子制御装置）、211  再送判定手段、110  第一LSI（第一の集積回路）、223  入力確定手段、111  メインＣＰＵ、226  入力確定手段、112  第一の不揮発メモリ、231  デジタルフィルタ手段、113  第一のＲＡＭメモリ、247  デジタルフィルタ手段、116  直並列変換器、409  書込制御信号、117  SCI（シリアル・コミュニケーション・インターフェース）、413  制御定数転送手段、118  データバス、415  制御定数補正手段、120a  第二LSI（第二の集積回路）、120b  第二LSI（第二の集積回路）、121a  サブＣＰＵ、121b  サブＣＰＵ、122a  第二の不揮発メモリ、122b  第二の不揮発メモリ、123a    第二のＲＡＭメモリ、123b  第二のＲＡＭメモリ、126  直並列変換器、128  データバス、129a  ラッチメモリ（書込み制御出力）、129b  ラッチメモリ（監視制御出力）、130  ブリーダ抵抗（入力インタフェース回路）、131  ノイズフィルタ（入力インタフェース回路）、132  レベル判定用比較器（入力インタフェース回路）、133  カウンタ（デジタルフィルタ手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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