(57)【特許請求の範囲】
【請求項１】
第１ワードラインと
前記第１ワードラインに対応する複数の第２ワードラインと、
前記第２ワードラインに各々対応する複数のプレートラインと、
前記第２ワードライン各々に連結され、各々が電荷伝達トランジスタと強誘電体キャパシタを有する複数のメモリセルと、
前記プレートラインに共通に連結されたプレートライン駆動回路とを含み、
前記プレートライン駆動回路は、前記第１ワードラインが選択される時、前記プレートラインにプレートライン駆動信号を伝達し、前記第１ワードラインが選択されない時、前記プレートラインを前記非選択された第１ワードラインに連結するとともに、
前記プレートライン駆動回路は、
前記第１ワードライン上の信号に応じて、前記プレートラインに前記プレートライン駆動信号を同時に伝達する第１スイッチ素子と、
前記プレートライン駆動信号が活性化される時、前記プレートラインと前記第１ワードラインを電気的に連結する第２スイッチ素子とを含み、
前記第１及び第２スイッチ素子はＮ-ＭＯＳトランジスタで各々構成され、
前記第１スイッチ素子の制御電極と前記第１ワードラインとの間に連結された第３スイッチ素子をさらに含み、
前記第３スイッチ素子は、前記第１ワードラインが選択される時、前記制御電極の電圧が乗圧されるようにシャットオフされるＮ-ＭＯＳトランジスタで構成される、ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置において、
前記プレートラインに各々連結され、対応するプレートラインを接地させるプリチャージトランジスタをさらに含み、
前記プリチャージトランジスタは、プリチャージイネーブル信号によって共通に制御される、ことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置にかかり、より詳細には、メモリセルに連結されたフローティングラインの電位がリード／ライト動作の間に隣接した信号ラインによって変化されることを防止できる強誘電体ＲＡＭ装置などの不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
近年、電源オフの時にもデータを維持する機能を有する不揮発性メモリは、ヒステリシス特性を示すＰＺＴのような強誘電体物質の使用によって実現されてきた。メモリセルに強誘電物質を使用することによって、この不揮発性メモリは簡単な構造で実現され得る。強誘電体ＲＡＭ装置は、不揮発性の特性を有し、高速低電圧動作が可能であるので、多くのメモリメーカーの関心と競争が高潮されてきている。強誘電体キャパシタとスイッチングトランジスタで構成されたメモリセルは、強誘電体キャパシタの電気的分極状態に従って、データの論理的状態（‘１’又は‘０’）を貯蔵する。強誘電体キャパシタの両端に電圧が印加される時、電界の方向に従って強誘電物質が分極され、そのような分極状態が変わるスイッチング電圧を、強制電圧（coercive voltage）という。そして、メモリセルに貯蔵されたデータをリードするためには、強誘電体キャパシタの両端電極に電圧差を印加して、ビットラインに印加される電荷量の変化によって、メモリセルに貯蔵されたデータの状態を感知する。
【０００３】
図１は１Ｔ／１Ｃ強誘電体メモリセルを示す。メモリセルＭＣはスイッチングトランジスタＴＲと強誘電体キャパシタＣＦ（１ビット当たり１トランジスタ及び１キャパシタ：１Ｔ／１Ｃ）で構成される。スイッチングトランジスタＴＲは、強誘電体キャパシタＣＦの一電極と、ビットラインＢＬに各々接続された２つの主電極、即ちドレイン電極とソース電極とを有し、ワードラインＷＬに接続されたゲート電極を有する。強誘電体キャパシタＣＦの他の電極はプレートラインＰＬに接続される。
【０００４】
ここで、メモリセルＭＣのリード／ライト動作を、図２を参照して説明する。図２に示すように、強誘電体キャパシタＣＦは、それの両端電圧に対してヒステリシス特性を有する。従って、１ビットデータはＶ＝０である時、状態点ａ及びｅの間の分極Ｐ差として強誘電体キャパシタＣＦに貯蔵される。特に、１ビットデータの値の‘１’及び‘０’は、分極状態点ａ及びｅに各々対応される。この関係は次の例に利用される。
【０００５】
分極状態が点ａにある強誘電体キャパシタＣＦにデータ‘１’が貯蔵されていると仮定する。スイッチングトランジスタＴＲは、高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬに印加されることによって導電（ＯＮ）され、マイナス電圧−Ｖｅが、ビットラインＢＬとプレートラインＰＬを通じて強誘電体キャパシタＣＦに印加される時（プレートラインの上にパルス形態の信号が印加される時）、強誘電体キャパシタＣＦの分極Ｐは、状態点ａから状態点ｂ及びｃを通じて状態点ｄに変わる。この状態遷移に該当する電荷Ｑ１は、スイッチングトランジスタＴＲを通じて、ビットラインＢＬと強誘電体キャパシタＣＦの間に伝達される。電荷伝達は、ビットラインと接続された感知増幅器（図示しない）によって検出され、これはデータ値‘１’がメモリセルＭＣからリードされることを意味する。メモリセルＭＣからデータ‘１’をリードした後、ビットラインＢＬの上の同一のデータ‘１’は、プレートラインＰＬの上にパルス形態の信号を印加することによって、メモリセルＭＣに再ライトされる。このライト結果は状態点ｆ及びｇを通じて、状態点ｅからｈに逆状態遷移を随伴する。
【０００６】
これに対して、図２に示すように、分極状態が点ｅにある強誘電体キャパシタＣＦにデータ‘０’が貯蔵される場合、前記の仮定のように、スイッチングトランジスタＴＲが、高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬに印加されることによって導電（ＯＮ）され、マイナス電圧−ＶｅがビットラインＢＬとプレートラインＰＬを通じて強誘電体キャパシタＣＦに印加される時（又は、プレートラインの上にパルス形態の信号が印加される時）、それの分極Ｐは状態点ｅから状態点ｃを通じて状態点ｄに変わる。この状態遷移に該当する電荷Ｑ０は、電荷伝達トランジスタＴＲを通じて、ビットラインＢＬと強誘電体キャパシタＣＦの間に伝達される。電荷伝達は、ビットラインＢＬと接続された感知増幅器によって検出され、これはデータ値‘０’がメモリセルＭＣからリードされることを意味する。
【０００７】
強誘電体ＲＡＭ装置には、図１に示すものと同一のメモリセルのアレイが提供される。アレイのメモリセルは行と列のマトリックス形態に配列され、各行のメモリセルは対応するワードライン及びプレートラインに連結される。リード／ライト動作を実行するために任意のワードラインが選択されるとき、当業者に周知のように、選択されないワードライン各々に対応するプレートラインＰＬに接続された強誘電体キャパシタＣＦの一電極は、リード／ライト動作の間、フローティング状態に維持される。これによって、強誘電体キャパシタＣＦの電極の間の電圧レベルは、それの周辺信号によって変化され得る。即ち、フローティング状態のプレートラインは、それの周辺信号によってブースティングされ得る。このような場合、フローティングされたプレートラインＰＬに接続された強誘電体キャパシタＣＦの分極状態は、それの電極の間の電圧変化量だけ変化され、その結果、メモリセルに貯蔵されたデータが破壊され得る。
【０００８】
【発明が解決しようとする課題】
本発明は、非選択されたプレートラインが周辺信号によってブースティングされることを防止できる強誘電体メモリ装置などの不揮発性半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前述の目的を達成するための本発明の特徴によると、本発明の不揮発性半導体メモリ装置は、メインワードライン、メインワードラインに対応する複数のサブワードライン、サブワードラインに各々対応する複数のプレートライン、そしてサブワードライン各々に連結され、各々が電荷伝達トランジスタと強誘電体キャパシタを有する複数のメモリセルを含んでおり、さらに本装置には、プレートライン駆動回路が提供され、前記回路はプレートラインに共通に連結されている。そして、プレートライン駆動回路は、メインワードラインが選択される時には、プレートラインにプレートライン駆動信号を伝達し、また、メインワードラインが選択されない時には、プレートラインを非選択されたメインワードラインに連結する。また、プレートライン駆動回路はメインワードラインの上の信号に応じてプレートラインにプレートライン駆動信号を同時に伝達する第１ＮＭＯＳトランジスタと、プレートライン駆動信号が活性化される時、プレートラインとメインワードラインを電気的に連結する第２ＮＭＯＳトランジスタと、第１スイッチ素子の制御電極とメインワードラインの間に連結された第３ＮＭＯＳトランジスタとを含み、第３ＮＭＯＳトランジスタはメインワードラインが選択される時、制御電極の電圧が乗圧されるようにシャットオフされるＮ-ＭＯＳトランジスタで構成する。
【００１１】
さらに、別の実施の形態においては、強誘電体ＲＡＭ装置はプレートラインの各々に連結され、対応するプレートラインを接地させるプリチャージトランジスタを付加的に含み、このプリチャージトランジスタはプリチャージイネーブル信号によって共通に制御される。
【００１２】
そして、このような装置によると、非選択されたメインワードラインに対応するプレートラインがフローティングされることを防止するように、正常動作モードの間に非選択されたメインワードラインとそれに対応するプレートラインとが電気的に連結される。
【００１３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の不揮発性半導体メモリ装置にかかる望ましい実施の形態について詳細に説明する。
【００１４】
本発明の不揮発性半導体メモリ装置を適用した強誘電体ＲＡＭ装置には、メモリ分野（例えば、ＤＲＡＭ）に一般に適用される階層的なワードライン構造（hierarchical world line structure）及びフォルドビットライン(folded bit line structure)が適用されたアレイ構造を使用する。しかし、他のビットライン構造（例えば、オプンビットライン構造）も適用できることは当業者には周知である。階層的なワードライン構造において、上位ワードラインは“メインワードラインＭＷＬ”と呼び、下位ワードラインは“サブワードラインＳＷＬ”と呼ぶ。１つのメインワードライン（又は、グローバルワードライン）対サブワードラインの比は１：ｎ（ｎは２又はそれより大きいプラスの定数）に設定される。本発明では、メインワードライン対サブワードラインの比は１：４に設定される。
【００１５】
図３は、本発明の望ましい実施の形態による強誘電体ＲＡＭ装置を示す回路図である。この図３は、ただ１つのメインワードライン及びそれに関したアレイ構造を示す。しかし、残りのメインワードライン各々に対応する回路パターンも図３と同一に実現される。
【００１６】
図３を参照すると、この強誘電体ＲＡＭ装置は、メインワードラインＭＷＬ０を含み、メインワードラインＭＷＬ０には、４つのサブワードライン駆動及びデコーディング回路１００−１０３が、各々連結される。サブワードライン駆動及びデコーディング回路１００−１０３には、対応する選択信号Ｓ０−Ｓ３が印加され、対応するサーブワードラインＳＷＬ０−ＳＷＬ３に各々連結される。選択信号Ｓ０−Ｓ３のうち、いずれか１つが活性化される時、残りの選択信号は非活性化される。即ち、メインワードラインＭＷＬ０が選択され、任意の選択信号が活性化される時、活性化された選択信号に対応するサーブワードライン駆動及びデコーディング回路は、対応するサブワードラインを所定のワードライン電圧で駆動する。
【００１７】
この強誘電体ＲＡＭ装置は、行と列に配列された複数のメモリセルＭＣを含み、各メモリセルは図１に示すように構成される。即ち、各行のメモリセルは対応するサーブワードラインＳＷＬｉ（ｉ＝０〜３）及びプレートラインＳＰＬｉの間に連結され、各列のメモリセルはフォルドビットライン構造を有するように１対のビットラインＢＬｊ，ＢＬｊＢ（ｊ＝０，１）に交代に連結される。各プレートラインＳＰＬ０−ＳＰＬ３には、プレートラインプリチャージ用ＮＭＯＳトランジスタＭＮ１０−ＭＮ１６が各々連結され、トランジスタＭＮ１０−ＭＮ１６は、プリチャージイネーブル信号ＳＰＬ＿ＰＲＥ＿ＥＮによって共通に制御される。図示しないが、ビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂは、感知増幅器回路に連結される。
【００１８】
図３を参照すると、１つのメインワードラインＭＷＬ０に対応する４つのプレートラインは、ＳＰＬ０−ＳＰＬ３はＮＭＯＳトランジスタＭＮ１８を通じて、プレート駆動ラインＭＰＬ＿ＤＲＶに共通に連結される。ＮＭＯＳトランジスタＭＮ１８のゲート電極は、電源電圧に連結されたデート電極を有するＮＭＯＳトランジスタＭＮ２０を通じて、メインワードラインＮＷＬ０に連結される。又、プレートラインＳＰＬ０−ＳＰＬ３は、ゲート電極がプレート駆動ラインＭＰＬ＿ＤＲＶに連結されたＮＭＯＳトランジスタＭＮ２２を通じて、メインワードラインＭＷＬ０に共通に連結される。
【００１９】
ＮＭＯＳトランジスタＭＮ１８−ＭＮ２２は、プレートライン駆動回路を形成し、メインワードラインが選択される時に対応するプレートラインＳＰＬ０−ＳＰＬ３に、プレートライン駆動信号ＭＰＬ＿ＤＲＶを伝達する。これに対して、メインワードラインが選択されない時、プレートライン駆動回路は、対応するプレートラインＳＰＬ０−ＳＰＬ３が接地電圧レベルを有する非選択されたメインワードラインに連結させる。
【００２０】
図４は、図３に使用される制御信号の動作タイミングを示す図である。そして、本発明による強誘電体ＲＡＭ装置の動作を、図３及び図４を参照して説明する。
【００２１】
図４に示すように、プリチャージイネーブル信号ＳＰＬ＿ＰＲＥ−ＥＮがハイレベルに維持される時（又は、リード／ライト動作が実行されない時）、プレートラインプリチャージ用ＮＭＯＳトランジスタＭＮ１０−ＭＮ１６はタンオンがなされ、その結果、メインワードラインＭＷＬ０に対応するプレートラインＳＰＬ０−ＳＰＬ３は接地される。これはスタンドバイモードの時、又はリード／ライト動作サイクルの区間において、プレートラインの電位が変動されることを防止するためである。
【００２２】
図４に示すように、メインワードラインＭＷＬ０はハイレベルを有するように選択される。この時、サブワードライン駆動及びデコーディング回路１００−１０３に各々印加される選択信号Ｓ０−Ｓ３のうち、少なくとも１つが活性化される。これによって、活性化された選択信号に対応するサブワードラインＳＷＬｉが、ハイレベルを有する。又、メインワードラインＭＷＬ０がローハイ遷移を有するに従って、ＮＭＯＳトランジスタＭＮ２０を通じて、ＮＭＯＳトランジスタＭＮ１８のゲート電極にはＶＣＣ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値電圧を示す）の電圧が供給される。こうして、ＮＭＯＳトランジスタＭＮ２０がタンオフ（又は、シャットオフ）される。
【００２３】
そして次に、プリチャージイネーブル信号ＳＰＬ＿ＰＲＥ−ＥＮはハイロー遷移を有するのに対して、プレート駆動ライン信号ＭＰＬ＿ＤＲＶはローハイ遷移を有する。プレート駆動ライン信号ＭＰＬ＿ＤＲＶがローレベルからハイレベルに遷移する時、ＮＭＯＳトランジスタＭＮ１８のゲート電極ＶＣＣ−Ｖｔｈは、プレートライン駆動信号ＭＰＬ＿ＤＲＶの電圧が、電圧降下なしにプレートラインに十分に伝達されるように、セルフブースティングスキームに従って乗圧される。プレートライン駆動信号ＭＰＬ＿ＤＲＶがプレートラインに伝達されるに従って、リード／ライト動作が前述のような方法によって実施される。
【００２４】
これに対して、非選択されたメインワードラインが全てローレベルに維持されるので、非選択されたメインワードライン各々に対応するＮＭＯＳトランジスタＭＮ１８はタンオフされ、その結果、プレートライン駆動信号ＭＰＬ＿ＤＲＶは、非選択されたメインワードライン各々に対応するプレートラインＳＰＬ０−ＳＰＬ３に伝達されない。即ち、非選択されたメインワードラインに各々対応するプレートラインＳＰＬ０−ＳＰＬ３は、フローティング状態になる。これは隣接した信号ラインとのカップリングによって、プレートラインの電位が変化され得ることを意味する。
【００２５】
しかし、非選択されたメインワードライン各々に対応するＮＭＯＳトランジスタＭＮ２２が、プレートライン駆動信号ＭＰＬ＿ＤＲＶによってタンオンされるので、非選択されたメインワードライン各々に対応するプレートラインＳＰＬ０−ＳＰＬ３は、タンオンされたＮＭＯＳトランジスタＭＮ２２を通じて対応する接地電圧レベルの非選択されたメインワードラインに連結される。即ちこの場合では、非選択メインワードライン各々に対応するプレートラインＳＰＬ０−ＳＰＬ３は、フローティングされるというよりむしろ接地されることとなる。
【００２６】
このような状態下で、任意の選択されたサブワードラインに関したメモリセルに／から、データがライト／リードされる。次に、図４に示すように、選択されたメインワードライン信号ＭＷＬ０とプレートライン駆動信号ＭＰＬ＿ＤＲＶはハイロー遷移を有し、プリチャージイネーブル信号ＳＰＬ＿ＰＲＥ−ＥＮはローハイ遷移を有する。プリチャージイネーブル信号ＳＰＬ＿ＰＲＥ−ＥＮのローハイ遷移に従って、各メインワードラインのプレートラインＳＰＬ０−ＳＰＬ３に各々連結されたＮＭＯＳトランジスタＭＮ１０〜ＭＮ１６がタンオンされ、その結果、プレートラインが接地電圧でプリチャージされる。
【００２７】
【発明の効果】
本発明の不揮発性半導体メモリ装置によれば、前述のように、正常動作モードの間、非選択されたメインワードラインとそれに対応するプレートラインを連結することによって非選択されたメインワードラインに対応するプレートラインがフローティングされることを防止できる。
【図面の簡単な説明】
【図１】１Ｔ／１Ｃ構造のメモリセルの一例を示す回路図である。
【図２】強誘電体キャパシタのヒステリシス特性の一例を示す図である。
【図３】本発明による不揮発性メモリ装置の一実施の形態である強誘電体ＲＡＭ装置を示す回路図である。
【図４】図３の強誘電体ＲＡＭ装置に使用される制御信号の動作タイミングを示す図である。
【符号の説明】
１００〜１０３    サブ−ワードライン駆動及びデコーディング回路(SWLデコーダー＆ドライバー)
ＭＷＬ    メインワードライン
ＳＷＬ    サブワードライン
Ｓ０〜Ｓ３    選択信号
ＭＣ    メモリセル
ＳＰＬ    プレートライン
ＢＬｊ，ＢＬｊＢ    ビットライン
ＭＮ１０〜ＭＮ２２    トランジスタ
ＳＰＬ＿ＰＲＥ＿ＥＮ    プリチャージイネーブル信号
ＭＰＬ＿ＤＲＶ    プレートライン駆動信号
【図１】
0003998447.tif 000002
【図２】
0003998447.tif 000003
【図３】
0003998447.tif 000004
【図４】
0003998447.tif 000005