(57)【特許請求の範囲】
【請求項１】
２重ゲート／２重チャネルＭＯＳＦＥＴデバイスを製造する方法であって、
（ａ）絶縁領域の上にシリコン層が形成された基板の前記シリコン層の表面に、平面が細長い形状の第１のハード・マスクを形成する段階と、
（ｂ）前記第１のハード・マスクの長手方向に沿った中央部の上と前記シリコン層の表面のうち前記中央部の両側にある部分の上とに、前記第１のハード・マスクのうち前記中央部から前記長手方向に沿って延びる両端部を露出するようにパターニングされたダミーのゲート・スタックを形成する段階であって、前記ダミーのゲート・スタックはポリシリコン層および該ポリシリコン層上に形成された第２のハード・マスクを有する、前記段階と、
（ｃ）前記第１のハード・マスクの前記両端部および前記ダミーのゲート・スタックによって表面が保護されていない前記シリコン層を前記絶縁領域の表面まで除去し、前記第１のハード・マスクの前記両端部および前記ダミーのゲート・スタックによって表面が保護された前記シリコン層の露出した側壁を酸化する段階と、
（ｄ）前記絶縁領域の露出した表面に酸化物層を形成し、前記ダミーのゲート・スタックの前記ポリシリコン層の上面まで前記酸化物層および前記第２のハード・マスクを除去して平坦化する段階と、
（ｅ）前記ダミーのゲート・スタックを全て除去するとともに該ダミーのゲート・スタックに接する前記シリコン層を除去することにより、前記酸化物層に開口を設けて、該開口内に、前記第１のハード・マスクの前記中央部により表面が覆われた前記シリコン層を露出する段階と、
（ｆ）前記第１のハード・マスクの前記中央部により表面が覆われた前記シリコン層の側壁にゲート酸化物を形成し、前記開口内を充填するようにゲート導体を付着し、該ゲート導体を前記酸化物層の高さまで平坦化してゲート・スタックを前記開口の中に形成する段階と、
（ｇ）前記酸化物層と、前記ゲート・スタックに隣接した前記第１のハード・マスクの両端部とを除去し、前記絶縁領域と、前記シリコン層のうち前記第１のハード・マスクの前記両端部により覆われていた部分とを露出させる段階と、
を含む方法。
【請求項２】
前記シリコン層のうち、前記ゲート・スタックに隣接し、前記第１ハード・マスクの前記両端部の除去により露出した部分に、ソースおよびドレイン領域を形成する段階をさらに含む、請求項１に記載の方法。
【請求項３】
前記ソースおよびドレイン領域をサリサイド化する段階をさらに含む、請求項２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関し、詳細には、０．０５μｍ未満の関連チャネル長を有する２重ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造を製造する方法に関する。本発明はさらに、垂直チャネル領域を有する２重ゲートＭＯＳＦＥＴ構造に関する。本発明のＭＯＳＦＥＴ構造は垂直厚約８０ｎｍ以下のシリコン膜を含み、このシリコン膜が、構造の垂直ボディすなわち垂直チャネルを形成する。
【０００２】
【従来の技術】
過去２５年ほどの間の超大規模集積回路（ＶＬＳＩ）の主な課題は、高い歩留りおよび高い信頼性でより多くのＭＯＳＦＥＴデバイスを集積することにあった。従来技術ではこのことを主に、過大な短チャネル効果を生じさせずにＭＯＳＦＥＴのチャネル長をスケール・ダウンすることによって達成してきた。当業者には周知のとおり、短チャネル効果とは、ゲートとソース／ドレイン領域との間の２次元静電荷シェアリングによる短チャネル・デバイスのしきい値電圧Ｖtの低下である。
【０００３】
過大な短チャネル効果を生じさせずにＭＯＳＦＥＴのチャネル長をスケール・ダウンするためには、ゲート酸化物の厚さを低減し、チャネルのドーピング濃度を高める必要がある。しかし、ヤン（Yan）他（「Scaling the Si MOSFET:From bulk to SOI to bulk」, IEEE Trans. Elect. Dev., Vol. 39, ｐ．１７０４，１９９２年７月）によって、チャネル長０．０５μｍ未満のＭＯＳＦＥＴの短チャネル効果を低減するためには、ドレイン電界からチャネルを遮断する裏面導通層を構造中に有することが重要であることが示された。ヤン他の結果によれば、２重ゲートＭＯＳＦＥＴならびに上面ゲートと裏面接地面を有するＭＯＳＦＥＴは、短チャネル効果の影響をはるかに受けにくく、したがって、従来のＭＯＳＦＥＴよりも短い寸法にスケールダウンすることができる。
【０００４】
従来技術のＭＯＳＦＥＴの構造は、チャネル用の非常に薄い絶縁層およびチャネルの両側にある２つのゲートから成る。２つのゲートは電気的に接続され、これによってチャネルを調節する働きをする。このような構造では、２つのゲートがドレインの電気力線を非常に効果的に終端し、ドレイン電位がチャネルのソース側端で感知されることを防ぐため、短チャネル効果が大幅に抑制される。その結果、従来技術の２重ゲートＭＯＳＦＥＴのドレイン電圧およびゲート長の変化に伴うしきい値電圧の変化は、同じチャネル長の従来の単一ゲート構造のそれよりも非常に小さくなる。
【０００５】
現在までのところ、２重ゲートＭＯＳＦＥＴ構造を製造する適当な手段はなく、したがって、ドレイン電圧およびゲート長の変化に伴うしきい値電圧の変化が同じチャネル長の単一ゲート構造のそれよりも大幅に小さくなる、２重ゲートＭＯＳＦＥＴを製造する改良された新しい方法の開発が引き続いて必要である。さらに、同じチャネル長を有する単一ゲート構造のオン電流の２倍のオン電流を有する２重ゲート構造を製造する方法の開発も引続き必要である。
【０００６】
【発明が解決しようとする課題】
本発明の１つの目的は、０．０５μｍ未満の関連チャネル長を有する２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方法を提供することにある。
【０００７】
本発明の他の目的は、優れた短チャネル特性を有する２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方法を提供することにある。
【０００８】
本発明の他の目的は、ドレイン電圧およびゲート長の変化に伴うしきい値電圧の変化が、同じチャネル長の単一ゲート構造のそれよりも大幅に小さい、２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方法を提供することにある。
【０００９】
本発明の他の目的は、同じチャネル長の従来の単一ゲート構造に比べてオン電流が２倍である、２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明ではこれらの目的および利点ならびに他の目的および利点が、ダマシン・プロセスを利用して、２重ゲート／２重チャネル構造を有するＭＯＳＦＥＴ構造を製造することによって達成される。本発明のデバイスのゲートは、垂直厚すなわち高さが約８０ｎｍ以下のシリコン膜の両側に位置する。絶縁領域の上に形成されたこのシリコン膜は、ＭＯＳＦＥＴ構造の垂直チャネル領域として機能し、この膜をゲートが取り囲んで、２つの平行チャネルおよび単一のゲートを有するＭＯＳＦＥＴ構造を形成する。
【００１１】
チャネル長を約０．０５μｍ未満にすると、デバイス・ボディ、すなわちチャネル領域の水平厚が非常に薄くなり、これによってドレインの電気力線を周囲のゲートで終端させることができるため、短チャネル効果は大幅に低減する。このことは、チャネルのソース側端でドレイン電位が感知されることを防ぐ。その２重チャネル特徴のため、本発明の構造の電流は、同じ物理的チャネル長を有する従来の平面ＭＯＳＦＥＴの電流の２倍となる。
【００１２】
したがって本発明の一態様は、０．０５μｍ未満のチャネル長を有する２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方法に関する。この方法は、
（ａ）絶縁領域の上に形成されたシリコン層を少なくとも含む基板の表面に、パターニングされたハード・マスクを形成する段階と、
（ｂ）前記シリコン層の一部分の上およびパターニングされた前記ハード・マスクの一部分の上に、パターニングされたダミーのゲート・スタックを形成する段階と、
（ｃ）前記ハード・マスクおよび前記パターニングされたダミー・ゲートによって保護されていない前記シリコン層を前記絶縁領域の表面まで除去し、前記ハード・マスクおよび前記パターニングされたダミー・ゲート領域によって保護された前記シリコン層の露出した側壁を酸化することによって、ソース／ドレイン延長部分を形成する段階と、
（ｄ）前記絶縁領域の露出した表面に酸化層を形成し、前記パターニングされたダミー・ゲートの最上位ポリシリコン面まで前記酸化層を平坦化する段階と、
（ｅ）前記パターニングされたダミー・ゲートを前記ハード・マスクの表面まで除去して、前記酸化層に開口を設ける段階と、
（ｆ）前記開口の中にゲート・スタックを形成する段階と、
（ｇ）前記酸化層と前記ゲート・スタックに隣接した前記ハード・マスクとを除去し、前記絶縁領域と前記ゲート・スタックに隣接した部分の前記シリコン層とを露出させる段階と
を含む。
【００１３】
上記の方法では、段階（ｅ）で設けられた開口の中のハード・マスクの下に残ったシリコン層が、本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の垂直チャネル領域を表す。
【００１４】
上記段階（ｇ）に続いて本発明はさらに、以下の１つまたは複数の段階を企図する：
−前記ゲート・スタックに隣接した前記露出したシリコン層の部分に、活性化されたソース／ドレイン領域を形成する段階、
−前記ゲート・スタックを酸化処理する段階（ゲート・スタックがポリシリコンを含む場合には必須）、
−前記ゲート・スタックの露出した側壁にスペーサを形成する段階（ポリシリコンを含むゲート・スタックでは任意選択だが、非ポリシリコン・ゲート・スタックでは必須）、
−前記ソース／ドレイン領域をサリサイド化し、またはゲート・スタックに隣接した前記露出したシリコン層の部分に隆起したソース／ドレイン領域を形成し、次いでこの隆起したソース／ドレイン領域をサリサイド化する段階、
−他のバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）処理。
【００１５】
本発明の他の態様は、上記の処理段階から形成された２重ゲート／２重チャネルＭＯＳＦＥＴ構造を含む。具体的には本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造は、
底部Ｓｉ含有層と、
前記底部Ｓｉ含有層上に位置する絶縁領域と、
前記絶縁領域の一部分の上に位置する上部シリコン層と
を備え、
前記上部シリコン層の一部分が垂直チャネル領域として機能し、前記垂直チャネル領域に隣接した前記上部シリコン層の他の部分がその中に拡散領域を含み、
さらに、
前記垂直チャネル領域の上に形成されたハード・マスクと、
前記垂直チャネル領域を取り囲んで形成されたゲート領域と
を備え、
前記ゲート領域が、前記垂直チャネル領域の露出した側壁に形成されたゲート酸化物を少なくとも含む。
【００１６】
【発明の実施の形態】
次に、２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方法ならびにこのようなＭＯＳＦＥＴ構造自体に関する本発明を、本出願に添付された図面を参照することによってより詳細に説明する。添付図面では同じ参照符号が、同じ要素および／または対応する要素を指すことに留意されたい。
【００１７】
最初に図１を参照すると、本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する際に使用される最初の構造が示されている。具体的には、図１に示した最初の構造は、その上面にハード・マスク１６が形成された基板１０を含む。図１に示した基板は、底部Ｓｉ含有層１１、層１１の上に位置する絶縁領域１２、および絶縁領域１２の上に位置するシリコン層１４を含む。
【００１８】
図１に示した初期構造は、当技術分野で周知の従来の材料から成り、この構造の形成には、やはり当技術分野で周知の従来の処理技法が使用される。基板は例えば、絶縁領域１２が、シリコン層（すなわち図１のシリコン層１４）と底部Ｓｉ含有層（すなわち図１の層１１）の間に挟まれた埋込み酸化層であるシリコン・オン・インシュレータ（ＳＯＩ）ウェーハであり、あるいは、薄くドープされた上部シリコン層すなわちシリコン層１４と濃くドープされた底部Ｓｉ含有層（すなわち図１の層１１）との間に薄い酸化層すなわち絶縁領域１２が形成されたＳｉ含有ウェーハを含む。濃くドープされた底部Ｓｉ含有層は基板の接地面領域である。接地面基板の場合には、図１に示した絶縁領域が図示よりもはるかに薄くなることに留意されたい。本明細書で使用する用語「Ｓｉ含有」は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ポリシリコン（すなわちｐｏｌｙＳｉ）、エピタキシャル・シリコン（すなわちｅｐｉ−Ｓｉ）、アモルファス・シリコン（ａ：Ｓｉ）などの材料、これらの多層、または他の同様のＳｉ含有材料を意味する。
【００１９】
本発明によれば、上部のシリコン層１４は、垂直厚ｔv、すなわち高さが約２０から約８０ｎｍの薄いシリコン層であり、垂直厚が約５０ｎｍであると非常に好ましい。絶縁領域１２およびその下のＳｉ含有層の厚さは本発明にとってそれほど重要ではない。しかし、接地面基板を使用するときには絶縁領域の厚さが一般に、ＳＯＩ基板の対応する絶縁層の厚さよりも薄くなる。
【００２０】
本発明でＳＯＩ基板を使用するとき、ＳＯＩ基板は当技術分野で周知の技法を使用して製造される。ＳＯＩ基板は例えば熱ボンディング・プロセスによって製造することができ、あるいは当技術分野でＳＩＭＯＸ（separation by ion implantation of oxygen）と呼ばれている注入プロセスによって形成することができる。
【００２１】
基板が接地面領域を含むときには、当技術分野で周知の従来のボンディング・プロセスによって接地面領域を含む基板が形成され、従来のイオン注入を利用してＳｉ層のドーピングが実施される。
【００２２】
本発明で使用される基板のタイプにかかわらず、当技術分野で周知の従来のプロセスを利用して基板１０のシリコン層１４の表面にハード・マスク１６を形成する。ハード・マスクは例えば、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、蒸着、スパッタリング、原子層付着、化学溶液付着などの従来の付着プロセスによって形成し、あるいは酸化、窒化、酸窒化などの従来の熱成長プロセスによって形成する。上記技法の中では、熱成長プロセスによってハード・マスク１６を形成するのが非常に好ましい。
【００２３】
本発明で使用されるハード・マスクは、酸化物、窒化物、酸窒化物などの絶縁材料またはこれらの組合せから成る。ハード・マスク１６の非常に好ましい材料はＳｉＯ2などの酸化物である。本発明によれば、ハード・マスク材料の層は基板１０の最上位面に形成する。本発明で使用するハード・マスク材料層の物理的な厚さは約３０から約７０ｎｍであり、この物理的厚さが約５０ｎｍであると非常に好ましい。
【００２４】
基板の最上位面へのハード・マスク材料層の形成に続いて、ハード・マスク層１６をパターニングして、シリコン層１４の一部分の上にパターニングされたハード・マスク１８を形成する。図２を参照されたい。本出願の図面にはパターニングされたハード・マスク領域を１つしか示さなかったが、基板１０の最上位面に２つ以上のパターニングされたハード・マスク領域を形成しても本発明は同じように機能する。なお、分かりやすくするため図２では層１１が省略されていることに留意されたい。
【００２５】
パターニングされたハード・マスク１８は、リソグラフィおよびエッチングを利用することによってシリコン層１４の一部分の上に形成する。このパターニング・プロセスで使用するリソグラフィ段階は、ハード・マスク１６の表面にフォトレジスト（図示せず）を塗布する段階と、放射パターンに前記フォトレジストを露光する段階と、従来の現像液を使用してすることによって、露光したフォトレジスト中のパターンを現像する段階を含む。次いでこのパターンを、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチングなどの従来のエッチング・プロセスを使用することによってハード・マスクへ転写し、このエッチング段階に続いて、パターニングされたレジストを除去し、図２に示すようなパターニングされたハード・マスク１８を得る。
【００２６】
次いで、パターニングされたハード・マスク１８の一部分の上、およびシリコン層１４の一部分の上に、ダミーのゲート・スタック２０を形成して図３に示す構造を得る。具体的には図３に示した構造は、まず最初に図２に示した構造の表面にポリシリコンの層を付着させることによって形成する。このポリシリコン層は、ＣＶＤ、プラズマＣＶＤ、蒸着、スパッタリング、原子層付着、化学溶液付着などの従来の付着プロセスによって形成する。
【００２７】
このポリシリコン層はダミーのゲート材料として使用するものであるので、本発明のこの段階で形成するポリシリコンの厚さは、続いて形成する所望のゲート領域の厚さと少なくとも同じでなければならない。具体的には、本発明のこの時点で使用するポリシリコン材料の厚さは約１００から約２００ｎｍであり、約１２０から約１８０ｎｍであると非常に好ましい。
【００２８】
次いで、パターニングされたハード・マスク１８の一部分の上に位置するポリシリコン層の最上位面の一部に厚さ約５０ｎｍの酸化層を形成する。この酸化層は、ＣＶＤなどの従来の付着プロセスを利用して形成することができ、あるいはこの酸化層の形成に従来の酸化プロセスを使用することができる。酸化層を形成した後、従来のリソグラフィおよびエッチングを利用して酸化層をパターニングし、ポリシリコン層の表面にハード・マスク２１を形成する。なおこのハード・マスクは、パターニングされたダミー・ゲート領域の形成に使用されることに留意されたい。
【００２９】
ハード・マスク２１の形成に続いて、その上に保護酸化層を含まないポリシリコン層の領域をエッチングすることによって、ハード・マスク２１を含まないポリシリコンの露出部分をパターニングして、図３に示したパターニングされたダミー・ゲート２０を形成する。パターニングされたダミー・ゲートは、パターニングされたハード・マスクの一部およびシリコン層の一部の上に形成されることに留意されたい。
【００３０】
ダミー・ゲート領域のパターニングに続いて、図３に示した構造を除去処理にかけ、ダミー・ゲート２０およびパターニングされたハード・マスク１８によって覆われていないシリコン層１４の露出部分を、その下の絶縁領域（すなわち基板１０の絶縁領域１２）の表面で止めることができるＲＩＥなどの従来のドライ・エッチング・プロセスを利用して除去する。本発明のこの段階で使用する除去プロセスでは、パターニングされたハード・マスクおよびパターニングされたダミー・ゲートによって保護された部分のシリコン層がそのままに残ることに留意されたい。残ったシリコンは露出した側壁を有し、次いでこれを従来の酸化プロセスにかけ、パターニングされたダミー・ゲート領域に隣接したソース／ドレイン延長領域２２およびダミー・ゲート２０の下にあるパッド酸化物領域２３を形成する。図４を参照されたい。
【００３１】
本発明で使用する酸化プロセスには、酸素を含む雰囲気中で約７００℃以上の温度で実行される従来の任意の側壁酸化プロセスが含まれる。側壁酸化プロセスを約８００℃から約９００℃の温度で実行するとより好ましい。本発明で使用する側壁酸化段階の持続時間はそれほど重要ではなく、したがって当業者に周知の範囲で変更することができる。
【００３２】
図５は、平坦化された酸化層２４を構造中に形成した後に得られる構造を示す図である。具体的には、まず最初に図４に示した構造の露出した表面全体に酸化層を付着させ、その後、付着させた層を、ダミー・ゲート領域２０の最上位ポリシリコン面まで平坦化することによって、平坦化された酸化層２４を形成する。平坦化段階の間に最上位の保護酸化層は除去されることに留意されたい。本発明のこの段階で形成される酸化層は例えば、従来の低圧ＣＶＤプロセスによって付着させたＴＥＯＳ（テトラエチルオルトシリカート）、または従来の付着プロセスによって形成した他の同様の材料から成る。
【００３３】
本発明のこの段階で使用する平坦化プロセスには、化学機械研摩（ＣＭＰ）、研削など、従来の任意の平坦化技法が含まれる。本発明の次の段階を実行できるように、層２４として使用される酸化物材料のエッチング速度は、ダミー・ゲートのポリシリコンのエッチング速度よりも小さいことに留意されたい。
【００３４】
図６に例示する本発明の次の段階は、ダミー・ゲート領域２０を選択的に除去して、パターニングされたハード・マスク１８の最上位面まで延びる開口２６を設ける段階を含む。本発明のこの段階の間に、ダミー・ゲート・ポリシリコンの下の、パターニングされたハード・マスクによって保護されていないシリコン層１４も除去されることに留意されたい。本発明によれば、ダミー・ゲート領域、およびダミー・ゲート・ポリシリコンの下の、ハード・マスクによって保護されていないシリコン層１４を、ＲＩＥ、プラズマ・エッチング、イオン・ビーム・エッチングなどの従来のドライ・エッチング・プロセスによって除去する。本発明のこの段階の結果、絶縁領域１２の上に位置する残ったシリコン層１４の内部にチャネル領域が形成されることに留意されたい。図６では参照符号２５が、本発明の構造の１つの垂直チャネル領域を表す。垂直チャネル領域は、絶縁領域１２の上に位置する薄いシリコン層１４から成ることに留意されたい。
【００３５】
本発明のプロセスのこの時点において任意選択で、開口中に窒化物または他の絶縁スペーサ（図示せず）を当業者に周知の従来の付着プロセスを利用して形成することができる。スペーサは、極めて小さなチャネル長が望ましい場合に使用するのが好ましい。
【００３６】
次に、開口内にゲート・スタック２８を形成し、図７に示す構造を得る。ゲート・スタック２８の形成には、開口２６内のパターニングされたハード・マスクの下に位置する残ったシリコン層１４の露出した側壁にゲート酸化物３０を形成する段階と、前記開口にゲート導体３２を充てんする段階と、平坦化された酸化層２４の高さまで平坦化する段階が含まれる。具体的にはゲート酸化物は、先に述べた従来の側壁酸化プロセスを利用することによって形成し、またはＣＶＤなどの付着プロセスによって形成することができる。
【００３７】
本発明で使用するゲート導体充てん段階には、ＣＶＤ、プラズマＣＶＤ、スパッタリング、めっき、蒸着、原子層付着、化学溶液付着などの従来の任意の付着プロセスの使用が含まれる。本発明で使用されるゲート導体３２には、ポリシリコン、Ｃｕ、Ｗ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｒｅなどの元素金属、これらの元素金属の合金、ケイ酸塩または酸窒化物を含む任意の導電材料が含まれる。ただしこれらに限定されるわけではない。本発明で使用される非常に好ましい導電材料はポリシリコンである。
【００３８】
図７に示した平坦化された構造の形成には、ＣＭＰまたは他の同様の平坦化プロセスを使用することができる。
【００３９】
ポリシリコンをゲート導体として使用するときには、ポリシリコン・ゲート導体領域を含む平坦化された構造を従来のイオン注入段階にかけて、ポリシリコン・ゲート導体にドーパント・イオン（ｎ型またはｐ型）を注入し、その後、ポリシリコン・ゲート導体内のドーパント・イオンを拡散させ活性化する働きをする従来のアニール・プロセスを使用することができる。なお、従来のin situドーピング付着プロセスを利用して開口内にポリシリコン層を形成する場合には、この段階を省略することができることに留意されたい。
【００４０】
開口内にゲート領域を形成した後、平坦化された酸化層２４ならびにゲート領域以外のパターニングされたハード・マスク１８を、ゲート導体に比べて酸化物をより選択的に除去する従来のエッチング・プロセスを利用して除去する。具体的には、本発明のこのエッチング・プロセスが、ＨＦなどの化学エッチング液を使用したウェット・エッチング・プロセスを含む。酸化層を除去した後の構造が図８に例示されている。
【００４１】
構造から酸化層を除去した後、図８に示した構造を、以下の１つまたは複数の追加の処理段階にかけることができる：（ｉ）前記ゲート・スタックに隣接した前記露出したシリコン層の部分に、活性化された拡散（ソース／ドレイン）領域を形成する段階、（ｉｉ）ゲート・スタックを酸化処理する段階（ゲート・スタックがポリシリコンを含む場合には必須）、（ｉｉｉ）前記ゲート・スタックの露出した側壁にスペーサを形成する段階（ポリシリコンを含むゲート・スタックでは任意選択だが、非ポリシリコン・ゲート・スタックでは必須）、（ｉｖ）前記ソース／ドレイン領域をサリサイド化し、または選択的Ｓｉ付着によって隆起したソース／ドレイン領域を形成し、次いでこの隆起したソース／ドレイン領域をサリサイド化する段階、および（ｖ）他のバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）処理。
【００４２】
上記の追加の処理段階はそれぞれ、当技術分野で周知の技法を含む。例えば、活性化されたソース／ドレイン領域はイオン注入およびアニールによって形成され、ポリ・ゲートの酸化は従来の側壁酸化プロセスを利用して実施され、絶縁スペーサ、例えば窒化物スペーサは付着およびエッチングによって形成され、ソース／ドレインのサリサイド化は、当技術分野で周知の従来の付着プロセスを利用してＴｉ、Ｃｏ、Ｗなどの高融点金属をソース／ドレイン領域に付着させることによって実行され、その後この構造を、ＴｉＳｉ2などの高融点金属ケイ化物が拡散領域の上に形成される条件下でアニールする。
【００４３】
ポリシリコン・ゲートの仕事関数およびデバイスの非常に薄いボディのため、ポリシリコン・ゲート導体を使用するときには、高い「オフ」電流の問題が存在する可能性があることに留意されたい。この問題は、本明細書に記載した他の導体に切り替えることによって、またはしきい値電圧を調整することができる接地面を含む基板を使用することによって軽減することができる。接地面を使用する場合には、構造の外表面から底部の濃くドープされたＳｉ含有層へ接続を提供するリーチ−スルー注入を基板に形成する必要がある。
【００４４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４５】
（１）２重ゲート／２重チャネルＭＯＳＦＥＴデバイスを製造する方法であって、
（ａ）絶縁領域の上に形成されたシリコン層を含む基板の表面に、パターニングされたハード・マスクを形成する段階と、
（ｂ）前記シリコン層の一部分の上およびパターニングされた前記ハード・マスクの一部分の上に、パターニングされたダミーのゲート・スタックを形成する段階と、
（ｃ）前記ハード・マスクおよび前記パターニングされたダミー・ゲートによって保護されていない前記シリコン層を前記絶縁領域の表面まで除去し、前記ハード・マスクおよび前記パターニングされたダミー・ゲート領域によって保護された前記シリコン層の露出した側壁を酸化することによって、ソース／ドレイン延長部分を形成する段階と、
（ｄ）前記絶縁領域の露出した表面に酸化層を形成し、前記パターニングされたダミー・ゲートの最上位ポリシリコン面まで前記酸化層を平坦化する段階と、（ｅ）前記パターニングされたダミー・ゲートを前記ハード・マスクの表面まで除去して、前記酸化層に開口を設ける段階と、
（ｆ）前記開口の中にゲート・スタックを形成する段階と、
（ｇ）前記酸化層と前記ゲート・スタックに隣接した前記ハード・マスクとを除去し、前記絶縁領域と前記ゲート・スタックに隣接した部分の前記シリコン層とを露出させる段階と
を含む方法。
（２）段階（ａ）が、前記基板の前記表面にハード・マスク材料を付着させる段階と、前記ハード・マスクの表面にフォトレジストを塗布する段階と、前記フォトレジストを放射パターンで露光する段階と、前記フォトレジスト中のパターンを現像する段階と、前記パターンをエッチングによって前記ハード・マスク材料に転写する段階とを含む、上記（１）に記載の方法。
（３）前記エッチングが反応性イオン・エッチングを含む、上記（２）に記載の方法。
（４）段階（ｂ）が、ポリシリコン層を付着させる段階と、前記ポリシリコン層の一部分の上に保護酸化層を形成する段階と、前記保護酸化層によって保護されていないポリシリコンをエッチングする段階とを含む、上記（１）に記載の方法。
（５）段階（ｃ）の前記除去が反応性イオン・エッチング・プロセスを含む、上記（１）に記載の方法。
（６）段階（ｃ）の前記酸化が、酸素を含む雰囲気中で約７００℃以上の温度で実行される、上記（１）に記載の方法。
（７）前記酸化が約８００℃から約９００℃の温度で実行される、上記（６）に記載の方法。
（８）段階（ｄ）で使用する前記酸化層が、低圧化学蒸着プロセスによって付着されたＴＥＯＳから成る、上記（１）に記載の方法。
（９）段階（ｅ）が反応性イオン・エッチング・プロセスを含む、上記（１）に記載の方法。
（１０）段階（ｆ）が、前記開口内の前記残ったシリコン層の露出した側壁にゲート酸化物を形成する段階と、前記開口にゲート導体を充てんする段階と、前記ゲート導体を平坦化する段階を含む、上記（１）に記載の方法。
（１１）前記ゲート酸化物を熱酸化プロセスによって形成する、上記（１０）に記載の方法。
（１２）前記充てん段階が、化学蒸着、プラズマ化学蒸着、スパッタリング、めっき、蒸着、原子層付着および化学溶液付着から成るグループから選択した付着プロセスを含む、上記（１０）に記載の方法。
（１３）前記ゲート導体がポリシリコンである、上記（１０）に記載の方法。
（１４）前記ポリシリコンを、イオン注入およびアニールによってドープする、上記（１３）に記載の方法。
（１５）段階（ｇ）が、ＨＦを化学エッチング液として使用したウェット・エッチング・プロセスを含む、上記（１）に記載の方法。
（１６）前記ゲート・スタックに隣接した前記露出したシリコン層の部分に、活性化された拡散領域を形成する段階をさらに含む、上記（１）に記載の方法。
（１７）前記ゲート・スタックを酸化処理する段階をさらに含む、上記（１）に記載の方法。
（１８）前記ゲート・スタックの露出した側壁にスペーサを形成する段階をさらに含む、上記（１）に記載の方法。
（１９）前記拡散領域をサリサイド化する段階をさらに含む、上記（１６）に記載の方法。
（２０）底部Ｓｉ含有層と、
前記底部Ｓｉ含有層上に位置する絶縁領域と、
前記絶縁領域の一部分の上に位置する上部シリコン層と
を備え、
前記上部シリコン層の一部分が垂直チャネル領域として機能し、前記垂直チャネル領域に隣接した前記上部シリコン層の他の部分がその中に拡散領域を含み、
さらに、
前記垂直チャネル領域の上に形成されたハード・マスクと、
前記垂直チャネル領域を取り囲んで形成されたゲート領域と
を備え、
前記ゲート領域が、前記垂直チャネル領域の露出した側壁に形成されたゲート酸化物を含む
２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２１）前記絶縁領域が、シリコン・オン・インシュレータ基板の埋込み酸化物領域である、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２２）前記絶縁領域が、接地面基板の酸化物領域である、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２３）前記上部シリコン層の垂直厚が約２０から約８０ｎｍである、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２４）前記ゲート領域がさらにゲート導体を含む、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２５）前記ゲート導体がポリシリコンから成る、上記（２４）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２６）前記拡散領域が隆起した拡散領域である、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２７）前記拡散領域がサリサイド化されている、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２８）前記垂直チャネル領域の長さが約０．０５μｍ未満である、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（２９）前記ハード・マスクがＳｉＯ2から成る、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（３０）前記ゲート領域が酸化した側壁領域を含む、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
（３１）前記ゲート領域が、前記拡散領域の上の露出した側壁に形成された絶縁スペーサを含む、上記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
【図面の簡単な説明】
【図１】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の最初の処理段階を示す図である。
【図２】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図１の後の段階を示す図である。
【図３】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図２の後の段階を示す図である。
【図４】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図３の後の段階を示す図である。
【図５】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図４の後の段階を示す図である。
【図６】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図５の後の段階を示す図である。
【図７】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図６の後の段階を示す図である。
【図８】本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の形成の図７の後の段階を示す図である。
【符号の説明】
１０  基板
１１  底部Ｓｉ含有層
１２  絶縁領域
１４  シリコン層
１６  ハード・マスク
１８  パターニングされたハード・マスク
２０  ダミーのゲート・スタック
２１  ハード・マスク
２２  ソース／ドレイン延長領域
２３  パッド酸化物領域
２４  酸化層
２５  垂直チャネル領域
２６  開口
２８  ゲート・スタック
３０  ゲート酸化物
３２  ゲート導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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