(57)【特許請求の範囲】
【請求項１】
シリコン基板の素子形成面にジルコニウムまたはハフニウムを含む膜を形成した後、第一の除去液である濃厚フッ化水素酸により前記シリコン基板をウエット処理する第一の工程と、
前記第一の工程の後、（ａ）フッ化水素酸またはその塩、および（ｂ）酸化剤を含む第二の除去液により前記シリコン基板をウエット処理する第二の工程と、
を含み、
前記ジルコニウムまたはハフニウムを含む膜は、ＺｒＯx膜、（（ＺｒＯ2）x（ＳｉＯ2）1-x）で表されるジルコニウムシリケートを含む膜、ＺｒＳｉxで表されるジルコニウムシリサイドを含む膜、ＨｆＯx膜、（（ＨｆＯ2）x（ＳｉＯ2）1-x）で表されるハフニウムシリケートを含む膜、またはＨｆＳｉxで表されるハフニウムシリサイドを含む膜であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第二の工程の後、さらに第三の除去液である濃厚フッ化水素酸によりウエット処理する第三の工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第三の工程の後、（ａ）フッ化水素酸またはその塩、および（ｂ）酸化剤を含む第四の除去液により前記シリコン基板をウエット処理する第四の工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第四の除去液に含まれる酸化剤は、硝酸、塩素酸、過塩素酸、沃素酸、過沃素酸、臭素酸、過臭素酸、酸化臭素イオンを含む塩、酸化マンガンイオンを含む塩および４価セリウムイオンを含む塩からなる群から選ばれる一または二以上の化合物であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第四の除去液に含まれる酸化剤は、硝酸であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置の製造方法において、
前記第二の除去液に含まれる酸化剤は、硝酸、塩素酸、過塩素酸、沃素酸、過沃素酸、臭素酸、過臭素酸、酸化臭素イオンを含む塩、酸化マンガンイオンを含む塩および４価セリウムイオンを含む塩からなる群から選ばれる一または二以上の化合物であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第二の除去液に含まれる酸化剤は、硝酸であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置の製造方法において、
前記濃厚フッ化水素酸の濃度は、３０ｗｔ％以上であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
前記ジルコニウムまたはハフニウムを含む膜が、ゲート絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
前記ジルコニウムまたはハフニウムを含む膜が、容量絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
前記シリコン基板の端面および裏面に付着した前記ジルコニウムまたはハフニウムを含む膜を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ジルコニウムまたはハフニウムを含む汚染物質を除去する方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの開発において、素子の微細化・高集積化の要請から、これまでゲート絶縁膜の薄膜化の検討が盛んに行われてきた。しかしながら、現在の技術レベルでは、ゲート絶縁膜の厚みが数ｎｍという極薄の水準に達しており、これよりも薄い絶縁膜とするには、リーク電流の増大等により素子の信頼性が損なわれる懸念がある。
【０００３】
こうした中、従来の二酸化シリコン膜に代え、誘電率の高い、いわゆるｈｉｇｈ−ｋ膜の適用が近年検討されつつある。ｈｉｇｈ−ｋ膜の材料として、例えば、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウムなどの材料が検討されており、これらの高誘電率の膜をトランジスタの絶縁膜として用いた場合、ゲート容量を高くしつつリーク電流の低減を図ることができる。
【０００４】
一方、ＤＲＡＭ等のメモリ素子においては、より高い誘電率を有する材料により容量膜を構成する技術が望まれている。現在、酸化タンタル等の材料が検討されつつあるが、リーク電流が発生する等、実用化にあたっての課題を抱えている。こうした中、酸化ジルコニウムや酸化ハフニウム等の材料を用いてキャパシタを形成する技術が検討され始めている。
【０００５】
【発明が解決しようとする課題】
しかしながら、一般に、３Ａ族元素、３Ｂ族元素または４Ａ族元素の酸化物は、高い清浄度で溶解除去することが困難である。特に、シリコン基板表面あるいはシリコン酸化膜上にこれらの材料からなる汚染物質を付着すると、３Ａ族元素、３Ｂ族元素または４Ａ族元素がシリコンと反応することにより、シリサイドやシリケートが形成され、除去が極めて困難になることが、本発明者の検討により明らかにされている。
【０００６】
シリコン基板上の汚染物を強力に除去する液として、フッ化水素酸がある。フッ化水素酸は、シリコン基板の一部を溶解し、リフトオフ効果により汚染を除去する。こうした技術の例が、特開平５−２１５９５号公報、特開平１０−３０７０８７号公報に開示されている。
【０００７】
ところが、このようなフッ化水素酸を単独で使用しても、上記したｈｉｇｈ−ｋ膜材料の汚染を除去することは容易ではなかった。たとえば、フッ化水素酸５０質量％の水溶液に対し、以下の値が得られている。
熱シリコン酸化膜：１６００ｎｍ／ｍｉｎ
ＺｒＯ2膜：２ｎｍ／ｍｉｎ
ＨｆＯ2膜：０．５ｎｍ／ｍｉｎ以下
上記のように、ＺｒＯ2膜、ＨｆＯ2膜といった高い比誘電率を有する膜は、エッチングレートが低く、汚染の除去を行うことが一般に困難である。
【０００８】
本発明は、上記事情に鑑み、半導体基板上に形成されたジルコニウムまたはハフニウムを含む膜を高い洗浄度で除去する技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によれば、
シリコン基板の素子形成面にジルコニウムまたはハフニウムを含む膜を形成した後、第一の除去液である濃厚フッ化水素酸により前記シリコン基板をウエット処理する第一の工程と、
前記第一の工程の後、（ａ）フッ化水素酸またはその塩、および（ｂ）酸化剤を含む第二の除去液により前記シリコン基板をウエット処理する第二の工程と、
を含み、
前記ジルコニウムまたはハフニウムを含む膜は、ＺｒＯx膜、（（ＺｒＯ2）x（ＳｉＯ2）1-x）で表されるジルコニウムシリケートを含む膜、ＺｒＳｉxで表されるジルコニウムシリサイドを含む膜、ＨｆＯx膜、（（ＨｆＯ2）x（ＳｉＯ2）1-x）で表されるハフニウムシリケートを含む膜、またはＨｆＳｉxで表されるハフニウムシリサイドを含む膜であることを特徴とする半導体装置の製造方法が提供される。
【００１０】
本発明の半導体装置の製造方法において、前記第二の工程の後、さらに第三の除去液である濃厚フッ化水素酸によりウエット処理する第三の工程を含む構成とすることができる。
【００１１】
本発明の半導体装置の製造方法において、前記第三の工程の後、（ａ）フッ化水素酸またはその塩、および（ｂ）酸化剤を含む第四の除去液により前記シリコン基板をウエット処理する第四の工程をさらに含む構成とすることができる。
【００１２】
本発明の半導体装置の製造方法において、前記第二の除去液に含まれる酸化剤は、硝酸、塩素酸、過塩素酸、沃素酸、過沃素酸、臭素酸、過臭素酸、酸化臭素イオンを含む塩、酸化マンガンイオンを含む塩および４価セリウムイオンを含む塩からなる群から選ばれる一または二以上の化合物である構成とすることができる。
【００１３】
本発明の半導体装置の製造方法において、前記第二の除去液に含まれる酸化剤は、硝酸である構成とすることができる。
【００１４】
本発明の半導体装置の製造方法において、前記第四の除去液に含まれる酸化剤は、硝酸、塩素酸、過塩素酸、沃素酸、過沃素酸、臭素酸、過臭素酸、酸化臭素イオンを含む塩、酸化マンガンイオンを含む塩および４価セリウムイオンを含む塩からなる群から選ばれる一または二以上の化合物である構成とすることができる。
【００１５】
本発明の半導体装置の製造方法において、前記第四の除去液に含まれる酸化剤は、硝酸である構成とすることができる。
【００１９】
本発明の半導体装置の製造方法において、前記濃厚フッ化水素酸の濃度は、３０ｗｔ％以上とすることができる。
本発明の半導体装置の製造方法において、前記ジルコニウムもしくはハフニウムを含む膜は、ゲート絶縁膜とすることができる。
本発明の半導体装置の製造方法において、前記ジルコニウムもしくはハフニウムを含む膜は、容量絶縁膜とすることができる。
本発明の半導体装置の製造方法において、前記半導体基板の端面および裏面に付着した前記ジルコニウムもしくはハフニウムを含む膜を除去することができる。
【００３０】
本発明によれば、第一の除去液によりジルコニウムまたはハフニウムを含む汚染物質を除去し、その後、第二の除去液により、ジルコニウムまたはハフニウムと下地材料との反応生成物の少なくとも一部が効果的に除去される。これにより、目的とする汚染物質が効率的に除去される。特に、本発明をシリコン基板上に付着した汚染物質を除去する方法に適用した場合、第二の除去液により、基板と汚染物質との間の界面に形成されるシリケートが効果的に除去される。
【００３１】
前述のように、第二の除去液を用いることにより、ジルコニウムまたはハフニウムと下地材料との反応生成物の少なくとも一部が効果的に除去される。しかしながら、上記反応生成物は複数の種類が混在する場合があり、第二の除去液のみでは充分に汚染を除去できないことがある。そこで第三の除去液による処理を実施すれば、このような汚染も効果的に除去することが可能となる。すなわち、汚染物質と下地材料との反応生成物が第二の除去液の作用により酸化された後、これが第三の除去液により除去される。以上の作用により、反応生成物が一層効果的に除去され、高い清浄度で汚染が除去される。
【００３２】
また、第三の除去液を用いることにより汚染物質と下地材料の反応生成物が効果的に除去される。しかしながら、第一〜第三の除去液による処理を経ることにより、反応生成物の一部が変質して除去困難な組成に変質する場合がある。そこで第四の除去液による処理を実施すれば、このような変質した反応生成物を効果的に除去することができる。
【００３３】
本発明は、基板の裏面や端面の汚染物質の除去に好適に適用することができるが、このほか、基板の素子形成面における、ジルコニウムまたはハフニウムを含む膜のエッチングに適用することができる。また、セル部と周辺回路を分離する場合やチップ単位に分離する際、マスクを用いてウエット処理で分離する工程に本発明を好適に適用することができる。
【００３４】
【発明の実施の形態】
本発明において、除去液とは、半導体基板の裏面や端面等、素子形成領域以外の部分に付着した汚染物質を除去する用途に用いられる液のほか、素子を構成する膜をウエットエッチングしてパターニングするのに用いられる液も含む。
【００３５】
本発明は、ゲート電極の製造方法やキャパシタの製造方法に好適に適用することができる。
【００３６】
本発明においては、半導体基板を略水平に保持して回転させながら除去液を吹き付けるという、いわゆるスピン洗浄法を利用することができる。スピン洗浄法により汚染物質の除去を行った場合、安定した除去性能を得ることができる。この除去液は、たとえば素子形成領域以外の領域に付着した金属汚染物質を除去するプロセスに適用することができる。この場合、除去処理を行うにあたっては、除去液が素子形成領域に付着しないようにすることが望まれる。このような処理を行う方法について、以下、図５および図６を参照しながら説明する。
【００３７】
図５はスピン洗浄法の一例を示す模式図である。この例では、半導体基板の表面に気体を吹き付けて素子形成領域への除去液の付着を防止する。半導体基板を回転させながら、表面に窒素等の気体を吹き付けつつ裏面に除去液を滴下する。半導体基板の表面に気体を吹き付けることにより、端面に回り込む除去液を制御して素子形成領域を保護する。気体としては、窒素等の不活性ガスを用いることができる。
【００３８】
図６はスピン洗浄法の一例を示す模式図である。この例では、半導体基板１０の表面に液体を吹き付けて素子形成領域への除去液の付着を防止している。半導体基板１０を回転させながら、裏面ノズル２２および端面ノズル２３から除去液を吹き付けるとともに、表面には表面ノズル２１から液体を吹き付ける。これにより、除去液が素子形成領域へ回り込むことを防ぐ。表面ノズル２１から吹き付ける液体としては、素子形成領域に損傷を与えないものが使用され、たとえば純水等が用いられる。
【００３９】
以上のような方法により、素子形成領域への除去液の回り込みを防止でき、素子形成領域の損傷を防ぐことができる。
【００４０】
本発明における３Ａ族元素、３Ｂ族元素または４Ａ族元素を含む膜として、いわゆるｈｉｇｈ−ｋ膜とよばれるものを選択することができる。このような膜材料として、ジルコニウム、ハフニウム、ランタノイド、アルミニウム、インジウム、ガリウムまたはその酸化物が例示される。すなわち、Ｚｒ、Ｈｆ、Ｐｒ、Ｌａ、Ｌｕ、Ｅｕ、Ｙｂ、Ｓｍ、Ｈｏ、Ｃｅ、Ａｌ、Ｉｎ、Ｇａおよびこれらの酸化物が挙げられる。
【００４１】
具体的には、ＺｒＯx、ＨｆＯx、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｇａ2Ｏ3等が挙げられる。このうち、特にＺｒＯx、ＨｆＯxは、特性および半導体プロセスへの適合性の点から好ましい。
【００４２】
本発明における酸化剤としては、硝酸、塩素酸、過塩素酸、沃素酸、過沃素酸、臭素酸、過臭素酸、酸化臭素イオンを含む塩、酸化マンガンイオンを含む塩および４価セリウムイオンを含む塩からなる群から選ばれる一または二以上の化合物を用いることができる。
【００４３】
本発明で用いられる除去液においては、溶媒として水あるいは親水水溶媒が好ましく用いられる。水溶性有機溶媒としては、水および本発明の他の成分と混和性のあるものを用いることができ、アルコール類等が例示される。
また、本発明における除去液は、上述した成分以外に、界面活性剤等の他の成分を含んでいても良い。
【００４４】
次に本発明に係る方法の好ましい実施の形態について図７を参照して説明する。
【００４５】
本実施形態では、まず下地材料の上に、３Ａ族元素、３Ｂ族元素または４Ａ族元素を含む材料からなる膜を成膜する。下地材料とは、半導体基板またはその上に形成された膜を構成する材料等をいう。成膜の方法は、ＡＬ−ＣＶＤ（Atomic Layer Chemical Vapor Deposition）法、ＭＯＣＶＤ (Metal Organic Chemical Vapor Deposition)等のＣＶＤ法、スパッタリング法等を用いることができる。このとき、汚染物質と下地材料の界面に上記膜の材料に対応して複数の反応生成物が発生する（Ｓ１０１）。ここでは反応生成物Ａ，Ｂとしている。その後、半導体基板の裏面等に対し、この膜を溶解除去することのできる第一の除去液を用いてウエット処理する（不図示）。
【００４６】
つづいて半導体基板を第二の除去液によりウエット処理する。これにより、反応生成物Ａが除去される一方（Ｓ１０２）、この除去液で除去されない反応生成物Ｂが酸化を受ける（Ｓ１０３）。第二の除去液は、（ａ）フッ化水素酸またはその塩、および（ｂ）酸化剤を含んでいるため、これらの相乗作用により、最表面だけでなく反応生成物Ｂの内部まで酸化が進行しやすくなる。
【００４７】
つづいて第三の除去液により、酸化された反応生成物Ｂが除去される（Ｓ１０４）。反応生成物Ｂはそのままの形態では溶解除去されにくいが、酸化を受けることにより、フッ化水素酸またはその塩によって効率よく除去することが可能となる。
【００４８】
ここで、上記第一〜第三の除去液の処理を経ることにより、汚染物質と下地材料との界面に反応生成物Ｃが発生する（Ｓ１０５）。そこで、この反応生成物Ｃを除去するため、第四の除去液を用いたウエット処理を行う（Ｓ１０６）。以上により、汚染物質および汚染物質と半導体基板を構成する材料との反応生成物を、効果的に除去することができる。
【００４９】
本発明において、第一〜第四の除去液として、たとえば以下のものが用いられる。
第一の除去液
フッ化水素酸水溶液
第二の除去液
（ａ）フッ化水素酸水溶液および（ｂ）硝酸を含む水溶液
（ａ）フッ化アンモニウム水溶液、（ｂ）硝酸を含む水溶液
（ａ）フッ化水素酸水溶液、（ｂ）過沃素酸を含む水溶液
第三の除去液
フッ化水素酸水溶液
第四の除去液
（ａ）フッ化水素酸水溶液、（ｂ）硝酸を含む水溶液
（ａ）フッ化アンモニウム水溶液、（ｂ）硝酸を含む水溶液
（ａ）フッ化水素酸水溶液、（ｂ）過沃素酸を含む水溶液
【００５０】
本発明において、第一の除去液と第三の除去液は、同じ除去液を用いてもよい。また、第二の除去液と第四の除去液は、同じ除去液を用いてもよい。
【００５１】
［第一の実施の形態］
本発明の実施の形態について、シリコン基板上に酸化ジルコニウム膜を形成した後、汚染物質を除去する方法を例に挙げて説明する。図８（ａ）は、シリコン基板１０１上にＺｒＯ2膜１０３を成膜した状態を示す図である。ＺｒＯ2膜１０３の成膜は、たとばＡＬ−ＣＶＤ法を用いることができる。ＺｒＯ2はシリコンと反応するため、シリコン基板１０１上にジルコニウムシリケート１０２およびジルコニウムシリサイド１０４が生成する。なお、ジルコニウムシリケートは、（（ＺｒＯ2）x（ＳｉＯ2）1-x）で表される組成を有し、ジルコニウムシリサイドは、ＺｒＳｉxで表される組成を有する。
【００５２】
図８（ａ）の状態で、まず酸またはアルカリを含む第一の除去液を用いてウエット処理を行う。本実施形態では、第一の除去液として、フッ化水素酸水溶液を用いている。水溶液中のフッ化水素酸の濃度は、好ましくは３０質量％以上、より好ましくは４０質量％以上とする。こうすることによって、ＺｒＯ2膜１０３を効率よく除去することができる。なお、第一の除去液はアルカリを用いてもよい。
【００５３】
第一の除去液としては、ＺｒＯ2膜１０３を効率よく除去できる性質のものが選択されるため、一般にジルコニウムシリケート１０２およびジルコニウムシリサイド１０４は除去困難となる。このため、これらの汚染物が基板上に残存した状態となる（図８（ｂ））。
【００５４】
そこで、これらの汚染を除去するのに適した第二の除去液を使用する。第二の除去液は、（ａ）フッ化水素酸またはその塩、および、（ｂ）酸化剤を含むものとする。本実施形態では、（ａ）成分としてフッ化水素酸を５〜１０質量％、（ｂ）成分として硝酸を２０〜７０質量％含む水溶液を用いている。このような除去液を用いることにより、図８（ｃ）に示す状態となる。図示したように、ジルコニウムシリケート１０２が効率良く除去される。一方、ジルコニウムシリサイド１０４は酸化されてＺｒＯxライクな材料からなる変質部１０５となる。また、変質部１０５とシリコン基板１０１との間の界面付近にジルコニウムシリケート１０６が発生する。
【００５５】
次に、第三の除去液を用いて変質部１０５を除去する。変質部１０５はＺｒＯxライクな材料からなるため、第一の除去液と類似の除去液を用いることで効率良く除去することができる。本実施形態では、第三の除去液としてフッ化水素酸水溶液を用いている。水溶液中のフッ化水素酸の濃度は、好ましくは３０質量％以上、より好ましくは４０質量％以上とする。こうすることによって、変質部１０５を効率よく除去することができる。第三の除去液による処理後の状態を図８（ｄ）に示す。
【００５６】
その後、第四の除去液を用いたウエット処理を行うことにより、ジルコニウムシリケート１０６を除去する。第四の除去液は、（ａ）フッ化水素酸またはその塩、および、（ｂ）酸化剤を含むものとする。本実施形態では、（ａ）成分としてフッ化水素酸を５〜１０質量％、（ｂ）成分として硝酸を２０〜７０質量％含む水溶液を用いている。このような除去液を用いることにより、ジルコニウムシリケート１０６を効率よく除去することができる。図８（ｅ）は第四の除去液によりウエット処理を完了した状態を示す図である。
【００５７】
その後、純水によるリンス等を行い、洗浄プロセスを終了する。本実施形態によれば、汚染物質および汚染物質と半導体基板を構成する材料との反応生成物を、効果的に除去することができる。
【００５８】
［第二の実施の形態］
次に、本発明の好ましい実施の形態について、ＤＲＡＭのキャパシタ製造プロセスを例に挙げ、図２〜図４を参照しながら説明する。本実施形態では、半導体基板上の絶縁膜中の設けられた凹部に下部電極膜、容量絶縁膜および上部電極膜を積層した構成のキャパシタを形成する。
【００５９】
まず、図３（ａ）に示すように、シリコン基板１上にソース・ドレイン拡散領域を含むＭＯＳトランジスタを形成した後（図示せず）、シリコン基板１の全面に層間絶縁膜２を形成する。次いで、不図示の拡散領域上に、コンタクトプラグ４を形成する。コンタクトプラグ４の埋め込み材料は、ポリシリコン、タングステン等を用いることができる。プラグ形成後、基板全面を平坦化し、その上に層間絶縁膜３を形成する。
【００６０】
次いでドライエッチングを行い、コンタクトプラグ４に達する孔を層間絶縁膜３中に形成する（図３（ｂ））。孔の断面は楕円形等とすることが好ましい。孔のサイズは適宜設定されるが、たとえば短軸約０．２μｍ、長軸約０．４μｍの寸法とする。
続いて基板全面に、密着膜５を形成する（図３（ｃ））。密着膜５は、たとえばＴｉおよびＴｉＮがこの順で積層した膜とし、スパッタリング法、ＣＶＤ法等により成膜する。
次に基板全面に下部電極膜６を形成する（図４（ａ））。下部電極膜６の材料としては、ＴｉＮ、Ｔｉ、Ｒｕ、Ｐｔ、Ｉｒ、Ｔａ、ＴａＮ等が例示される。
【００６１】
つづいて、図４（ａ）に示した溝内部にフォトレジストを埋設し、その後、密着膜５および下部電極膜６の不要部分をエッチバックまたは化学的機械的研磨（Chemical Mechanical Polishing :CMP）により洗浄する。洗浄した状態を図４（ｂ）に示す。このように密着膜５および下部電極膜６を層間絶縁膜３と同じ高さに揃えることにより、隣接する他のキャパシタの電極と、図中の下部電極膜６とが接触することを防止できる。
次に、基板全面にＺｒＯ2からなる容量絶縁膜７を形成し、つづいて上部電極膜８をこの順で形成する（図４（ｃ））。
容量絶縁膜７を構成する材料としては、いわゆるｈｉｇｈ−ｋ材料とよばれるものが好ましい。このような材料として、３Ａ族元素、３Ｂ族元素または４Ａ族元素を含む材料、たとえばジルコニウム、ハフニウム、ランタノイドまたはその酸化物が例示される。具体的には、Ｚｒ、Ｈｆ、Ｐｒ、Ｌａ、Ｌｕ、Ｅｕ、Ｙｂ、Ｓｍ、Ｈｏ、Ｃｅおよびこれらの酸化物が挙げられる。特に、ＺｒＯx、ＨｆＯxは、特性およびプロセスへの適合性の点で好ましい。容量絶縁膜の成膜方法は特に制限がないが、ＣＶＤ法、スパッタリング法、ゾル−ゲル法等を用いることができる。このうちＣＶＤ法は、基板へ与える損傷を低減できる上、微細パターンの被覆性が良好となるので好ましい。
【００６２】
本実施形態では、容量絶縁膜７として、ＡＬ−ＣＶＤにより形成したＺｒＯ2膜を用いる。
上部電極膜８の材料としては、ＴｉＮ、Ｔｉ、Ｒｕ、Ｐｔ、Ｉｒ、Ｔａ、ＴａＮ等が例示される。
その後、ドライエッチングを行い、容量絶縁膜７および上部電極膜８を素子単位に分離する。以上のようにして、密着膜５、下部電極膜６、容量絶縁膜７をおよび上部電極膜８からなるキャパシタが形成される。
【００６３】
以上がキャパシタ形成プロセスの例であるが、容量絶縁膜７を成膜した直後の段階で、シリコン基板の素子形成領域以外にジルコニウム含有物質からなる汚染物質が付着した状態となる。本実施形態では、この汚染物質を洗浄するため、洗浄液を用いた処理を行う。
【００６４】
図２は、このような汚染物質が付着した半導体基板の端部の断面模式図である。基板載置台１１に半導体基板１０が配置され、この半導体基板１０の端面および裏面にジルコニウム含有物質３６が付着している。ジルコニウム含有物質３６が付着した状態で半導体基板１０を搬送系に送ると、成膜装置のクロス汚染が発生する。また、ジルコニウム含有物質はシリコン基板中を拡散する等して、素子に悪影響を与える場合がある。このようなことを防止するため、本実施形態では、複数の洗浄液を用いた洗浄処理を行う。
【００６５】
洗浄処理は、たとえば以下のステップＡ〜Ｄからなる洗浄を基板裏面および基板端面に対して行う。洗浄の方法は、前述したスピン洗浄法を用いる。たとえば図５や図６に示した方法を適用することができる。
【００６６】
また、ジルコニウム系汚染物質の除去効率は、温度依存性が比較的高く、洗浄する際の洗浄液の温度を４０℃以上とすると、洗浄時間を大幅に短縮化することができる。
【００６７】
【表１】
0004010819.tif 000002
シリコン基板上にＺｒＯ2膜を形成した場合、基板界面に、（（ＺｒＯ2）x（ＳｉＯ2）1-x）で表されるジルコニウムシリケートや、ＺｒＳｉxで表されるジルコニウムシリサイドが生成する。通常の洗浄液による処理では、これら複数の化合物による汚染を除去することは困難である。また、これらの化合物は、洗浄液による処理中も組成が変動する等して変質することがあり、かかる事情から、上記汚染を高い清浄度で除去することは、きわめて困難である。
【００６８】
こうした問題に対し本実施形態では、上記表１に示されたステップＡ〜Ｄにより、高い清浄度の洗浄を実現している。
【００６９】
まずステップＡにより、シリコン基板裏面や端面に付着したＺｒＯ2が除去される。つづいてステップＢにより、ジルコニウムシリケートが除去される一方、この除去液で除去されないジルコニウムシリサイドが酸化を受ける。第二の洗浄液は、フッ化水素酸のほか、酸化剤として硝酸を含んでいるため、これらの相乗作用により、最表面だけでなくジルコニウムシリサイドの内部まで酸化が進行しやすくなる。こうしてジルコニウムシリサイドは、ＺｒＯＸライクな膜に変質する。
【００７０】
つづいてステップＣにより、酸化によりＺｒＯxライクな膜に変質したジルコニウムシリサイドが除去される。ジルコニウムシリサイドはそのままの形態ではフッ化水素酸により溶解除去されにくいが、酸化を受けることにより、たとえばフッ化水素酸４０wt-%以上の水溶液によって効率よく除去することが可能となる。
【００７１】
以上の処理を経ることにより、汚染物質と下地材料との界面に、ジルコニウムシリケートに類似した組成の反応生成物が発生する。これを除去するため、ステップＤの処理を行う。以上により、ジルコニウム系汚染物質および汚染物質とシリコン基板を構成する材料との反応生成物が、効果的に除去される。
【００７２】
［第三の実施の形態］
本実施形態は、ゲート電極のゲート絶縁膜にｈｉｇｈ−ｋ材料を適用したプロセスに関するものである。はじめに、シリコン基板３０１の表面酸化膜を除去し、洗浄を行う（図１（ａ））。続いて、シリコン基板３０１の表面に、酸化ハフニウムからなるゲート絶縁膜３０２を形成する（図１（ｂ））。ゲート絶縁膜３０２は、例えばＣＶＤ法により形成することができる。ＣＶＤ法によれば、基板へ損傷を与えることなく成膜を行うことができる。なお、ゲート絶縁膜３０２の膜厚は、例えば５ｎｍ程度とする。
【００７３】
次に、ゲート絶縁膜３０２上にゲート電極膜３０３を成膜する（図１（ｃ））。ゲート電極膜３０３の材料としては、多結晶シリコンの他、タングステンなどの高融点の金属を用いることができる。本実施形態では多結晶シリコンを用いる。ゲート電極膜３０３は、ゲート絶縁膜３０２成膜後、成膜装置から取り出すことなく形成する。こうすることによって、ゲート絶縁膜３０２とゲート電極膜３０３との間に明瞭な界面が発生することを防止できる。このような界面が発生すると、トランジスタ特性に悪影響を及ぼす場合がある。したがって、ゲート絶縁膜３０２とゲート電極膜３０３の成膜は、真空から取り出すことなく連続して形成することが好ましい。
【００７４】
ゲート電極膜３０３の成膜は、例えば４００℃以上の高温プロセスにより行われる。この工程によりゲート絶縁膜３０２の結晶化が進み、比誘電率が上昇する。
【００７５】
続いて、ゲート電極膜３０３およびゲート絶縁膜３０２を、ドライエッチングなどにより所定の形状にパターニングする。図１（ｄ）は、パターニング後のゲート電極３０５の形状を示す。
【００７６】
以上がｈｉｇｈ−ｋ材料を用いたゲート電極形成工程である。このプロセスでは、図１（ｂ）の工程で、基板の裏面や側面に付着した酸化ハフニウムを除去することが重要な技術的課題となる。上述したように、界面の形成を防止する観点から、ゲート絶縁膜３０２とゲート電極膜３０３の成膜は、真空から取り出すことなく連続して形成されることが望ましい。このようにした場合、ゲート絶縁膜３０２に対し、ゲート電極膜３０３の成膜工程による高温処理が加えられることとなる。酸化ハフニウムは低温プロセスで成膜された直後は比較的除去することが容易であるが、高温処理が加えられた後は、薬液による除去が極めて困難となる。高温処理で酸化ハフニウムの結晶性が変化するからである。そこで、本発明による汚染物質の除去方法が有効となる。
【００７７】
本実施形態では、図１（ｃ）の工程の後、以下の表に示すステップＡ〜Ｄからなる洗浄を基板裏面および基板端面に対して行う。洗浄の方法は、前述したスピン洗浄法を用いる。たとえば図５や図６に示した方法を適用することができる。なお、第一の洗浄液および第三の洗浄液は、フッ化水素酸のほかに、次亜塩素酸、過沃素酸などの酸化剤（硝酸を除く）を含有するものであってもよい。
【００７８】
【表２】
0004010819.tif 000003
シリコン基板上にＨｆＯ2膜を形成した場合、基板界面に、（（ＨｆＯ2）x（ＳｉＯ2）1-x）で表されるハフニウムシリケートや、ＨｆＳｉxで表されるハフニウムシリサイドが生成する。通常の洗浄液による処理では、これら複数の化合物による汚染を除去することは困難である。また、これらの化合物は、洗浄液による処理中も組成が変動する等して変質することがあり、かかる事情から、上記汚染を高い清浄度で除去することは、きわめて困難である。
【００７９】
こうした問題に対し本実施形態では、上記表２に示されたステップＡ〜Ｄにより、高い清浄度の洗浄を実現している。
【００８０】
まずステップＡにより、シリコン基板裏面や端面に付着したＨｆＯ2が除去される。つづいてステップＢにより、ハフニウムシリケートが除去される一方、この除去液で除去されないハフニウムシリサイドが酸化を受ける。第二の洗浄液は、フッ化水素酸のほか、酸化剤として硝酸を含んでいるため、これらの相乗作用により、最表面だけでなくハフニウムシリサイドの内部まで酸化が進行しやすくなる。こうしてハフニウムシリサイドは、ＨｆＯxライクな膜に変質する。
【００８１】
つづいてステップＣにより、酸化されたハフニウムシリサイドが除去される。ハフニウムシリサイドはそのままの形態ではフッ化水素酸により溶解除去されにくいが、酸化を受けることにより、たとえばフッ化水素酸４０wt-%以上の水溶液によって効率よく除去することが可能となる。
【００８２】
以上の処理を経ることにより、汚染物質と下地材料との界面に、ハフニウムシリケートに類似した組成の反応生成物が発生する。これを除去するため、ステップＤの処理を行う。以上により、ハフニウム系汚染物質および汚染物質とシリコン基板を構成する材料との反応生成物が、効果的に除去される。
【００８３】
上記実施の形態では、基板裏面や端面の汚染を除去するプロセスに本発明を適用した例を示した。この汚染除去のプロセスは、
（ｉ）図１（ｃ）と図１（ｄ）の間、すなわち、ゲート絶縁膜が基板表面の全面に形成された状態で汚染の除去を行い、その後、ゲート電極のパターニングを行う手順、
とするほか、
（ｉｉ）図１（ｄ）の後、すなわち、ゲート電極のパターニング終了後、汚染除去のプロセスを実施する手順、
とすることもできる。
（ｉ）の手順によれば、ドライエッチングを実施する前の段階で基板裏面や端面の汚染が除去されるため、ドライエッチングを行う装置の内部の汚染を防止できる。
【００８４】
一方、（ｉｉ）の手順によれば、ゲート絶縁膜成膜時の汚染とゲート電極のパターニングによって生じた汚染とが一度の工程で除去できる。
【００８５】
また、上記実施の形態では、基板裏面や端面の汚染を除去するプロセスに本発明を適用した例を示したが、これに限られず、基板表面のゲート絶縁膜の一部を除去することに本発明を適用することもできる。たとえば、素子形成面にゲート絶縁膜を形成後、ゲート絶縁膜を残すべき部分にマスクを形成し、本発明に係る方法を適用し、ゲート絶縁膜等のエッチングを行うこともできる。
【００８６】
【実施例】
実施例
シリコン基板上に酸化ジルコニウムをＡＬ−ＣＶＤ法により成膜し（膜厚１０ｎｍ）、その裏面についてＨＦ（フッ酸）含有回収液で汚染採取を行い、ＩＣＰ−ＭＳにより分析を行った。使用したシリコン基板は８インチウエハである。
汚染の測定は、以下のステップＡ〜Ｄの各洗浄実施後にそれぞれ行った。
【表３】
0004010819.tif 000004
【００８７】
各ステップ後におけるＺｒの表面汚染濃度を測定したところ、図９に示す結果が得られた。ステップＡのフッ化水素酸５０wt-%水溶液による洗浄を終了した段階では、Ｚｒの表面汚染は充分に除去されなかったのに対し、ステップＢ、Ｃ、Ｄの洗浄を行うことにより表面の清浄度が顕著に向上した。このことは、ステップＡを終了した段階で、酸化ジルコニウム以外の他の成分が基板表面に残存していることによるものと推察される。このことを確かめるため、ステップＡを終了した段階で表面分析を行った。図１１は、ステップＡ終了後の基板表面について全反射ＸＰＳスペクトルを示す図である。図１１（ａ）は測定データであり、図１１（ｂ）は波形をデコンボルーションしたものである。図１１（ｂ）に示すように、ステップＡ終了後、基板表面に、
ＺｒＳｉＯ
ＺｒＯ2
ＺｒＳｉx
が残存していることが判明した。
【００８８】
図１２は、未処理およびステップＡ終了後の基板表面の構造の推定図である。シリコン基板１０１上にＺｒＯ2膜１０３を形成すると、ＺｒＯ2膜１０３とシリコンとの反応により、ジルコニウムシリケート１０２およびジルコニウムシリサイド１０４が発生する（図１２（ａ））。この状態でフッ化水素酸による洗浄を行うと、ＺｒＯ2膜１０３は溶解除去されるが、ジルコニウムシリケート１０２およびジルコニウムシリサイド１０４が残存し、この結果、Ｚｒを含む化合物による汚染が残存するものと推定される（図１２（ｂ））。そこで本実施形態においては、ステップＢ以降の洗浄を実施している（表３）。
【００８９】
図９に示す表面汚染濃度の推移は、上記した作用を裏付けるものと考えられる。すなわち、本実施形態では、まずステップＡにより、シリコン基板裏面や端面に付着したＺｒＯ2が除去される。つづいてステップＢにより、ジルコニウムシリケートが除去される一方、この除去液で除去されないジルコニウムシリサイドが酸化を受ける。つづいてステップＣにより、酸化されたジルコニウムシリサイドが除去される。ここまでの処理を経ることにより、汚染物質と下地材料との界面に、ジルコニウムシリケートに類似した組成の反応生成物が発生する。ステップＤにより、この反応生成物を除去する。本実施形態では、以上の作用により汚染が効率的に除去されているものと推察される。
【００９０】
参考例
シリコン基板上に酸化ジルコニウムおよび酸化ハフニウムを成膜したもの（膜厚５ｎｍ）を約２ｃｍ角のチップに切り出し、試料を作製した。この試料を、溶液温度を変えたフッ化水素酸５０wt-%水溶液に浸漬し、そのエッチングレート（エッチング速度）を測定した。結果を図１０に示す。酸化ハフニウムでは温度依存性が小さいのに対し、酸化ジルコニウムは温度依存性が大きい結果となった。このことから、酸化ジルコニウム系汚染物質の除去については、除去液の温度を比較的高温とすることにより洗浄効率が向上することが判明した。
【００９１】
【発明の効果】
以上説明したように本発明によれば、複数の種類の除去液を用いて除去処理を行うため、半導体基板上に形成されたジルコニウムまたはハフニウムを含む金属を高い洗浄度で除去することができる。
【図面の簡単な説明】
【図１】ゲート電極形成プロセスに本発明を適用した例を示す図である。
【図２】汚染物質が付着した半導体基板の端部の断面模式図である。
【図３】キャパシタ製造プロセスに本発明を適用した例を示す図である。
【図４】キャパシタ製造プロセスに本発明を適用した例を示す図である。
【図５】スピン洗浄法の一例を示す模式図である。
【図６】スピン洗浄法の一例を示す模式図である。
【図７】本発明の除去方法を説明するための図である。
【図８】本発明の除去方法を説明するための図である。
【図９】本発明の方法による汚染除去効果を示す図である。
【図１０】フッ化水素酸によるｈｉｇｈ−ｋ膜のエッチングレートの温度依存性を示す図である。
【図１１】フッ化水素酸処理後のシリコン基板表面の状態を分析した結果を示す図である。
【図１２】フッ化水素酸処理後のシリコン基板表面の状態を模式的に描いた図である。
【符号の説明】
１  シリコン基板
２  層間絶縁膜
３  層間絶縁膜
４  コンタクトプラグ
５  密着膜
６  下部電極膜
７  容量絶縁膜
８  上部電極膜
１０  半導体基板
１１  基板載置台
２１  表面ノズル
２２  裏面ノズル
２３  端面ノズル
３６  ジルコニウム含有物質
１０１  シリコン基板
１０２  ジルコニウムシリケート
１０３  ＺｒＯ2膜
１０４  ジルコニウムシリサイド
１０５  変質部
１０６  ジルコニウムシリケート
３０１  シリコン基板
３０２  ゲート絶縁膜
３０３  ゲート電極膜
３０５  ゲート電極
【図１】
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【図２】
0004010819.tif 000006
【図３】
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【図４】
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【図５】
0004010819.tif 000009
【図６】
0004010819.tif 000010
【図７】
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【図８】
0004010819.tif 000012
【図９】
0004010819.tif 000013
【図１０】
0004010819.tif 000014
【図１１】
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【図１２】
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