(57)【特許請求の範囲】
【請求項１】
支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するＳＯＩ基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けてなる半導体集積回路装置であって、前記素子形成用の半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設け、
前記保護回路用の素子は、
（ａ）前記外部端子と高電源電位との間に逆方向となるようにダイオード接続された第１のＭＩＳトランジスタと、
（ｂ）前記外部端子と基準電位との間に逆方向となるようにダイオード接続された第２のＭＩＳトランジスタとを有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記半導体基板はシリコン単結晶からなり、前記絶縁層は二酸化シリコンからなり、前記素子形成用の半導体層はｎ形のシリコン単結晶からなり、前記第１のＭＩＳトランジスタは前記素子形成用の半導体層の上部に互いに離間して形成された一対の第１ｎ形半導体領域と、前記一対の第１ｎ形半導体領域間に形成され、かつ、前記絶縁層除去領域の直上における前記素子形成用の半導体層の上部に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、前記第２のＭＩＳトランジスタは前記素子形成用の半導体層の上部に互いに離間して形成された一対の第２ｎ形半導体領域と、前記一対の第２ｎ形半導体領域間に形成され、かつ、前記絶縁層除去領域の直上における前記素子形成用の半導体層の上部に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、前記第１のＭＩＳトランジスタの第１ｎ形半導体領域および前記第２のＭＩＳトランジスタの第２ｎ形半導体領域を、その底部が前記絶縁層に接するように設けたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、半導体集積回路の内部回路を構成するＭＩＳトランジスタのソース・ドレイン領域用の一対の半導体領域を、その底部が前記絶縁層に接するように設けたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記保護回路の一端側は、前記素子形成用の半導体層上に絶縁膜を介して形成された前記外部端子を構成するバンプ電極と電気的に接続され、他端側は、半導体集積回路を構成する内部回路と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、前記素子形成用の半導体層に半導体集積回路の内部回路を構成する素子としてバイポーラトランジスタおよびＭＩＳトランジスタを設けたことを特徴とする半導体集積回路装置。
【請求項７】
支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するＳＯＩ基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けるとともに、前記素子形成用の半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設け、前記保護回路用の素子は、前記外部端子と高電源電位との間に逆方向となるようにダイオード接続された第１のＭＩＳトランジスタと、前記外部端子と基準電位との間に逆方向となるようにダイオード接続された第２のＭＩＳトランジスタとを有する半導体集積回路装置の製造方法であって、
（ａ）前記支持用の半導体基板の所定の深さおよび平面位置に酸素イオンを選択的に導入する工程と、
（ｂ）前記支持用の半導体基板に対して熱処理を施すことにより、前記酸素イオンの導入領域に前記絶縁層を形成するとともに、前記支持用の半導体基板の主面側に前記素子形成用の半導体層を形成する工程と、
（ｃ）前記絶縁層が形成されていない前記絶縁層除去領域上における前記素子形成用の半導体層に前記保護回路用の素子を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するＳＯＩ基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けるとともに、前記素子形成用の半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設け、前記保護回路用の素子は、前記外部端子と高電源電位との間に逆方向となるようにダイオード接続された第１のＭＩＳトランジスタと、前記外部端子と基準電位との間に逆方向となるようにダイオード接続された第２のＭＩＳトランジスタとを有する半導体集積回路装置の製造方法であって、
（ａ）第１の半導体基板の少なくとも一面に、部分的に除去された領域を有する前記絶縁層を形成する工程と、
（ｂ）前記第１の半導体基板の前記絶縁層の形成された面と、他に用意した第２の半導体基板の所定面とを対向させて接触させた後、双方の半導体基板を貼り合せて接合する工程と、
（ｃ）前記第１の半導体基板または前記第２の半導体基板の裏面を除去することにより、前記素子形成用の半導体層を形成する工程と、
（ｄ）前記絶縁層が形成されていない前記絶縁層除去領域上における前記素子形成用の半導体層に前記保護回路用の素子を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いる半導体集積回路装置の保護素子技術に適用して有効な技術に関するものである。
背景技術
ＳＯＩ技術は、絶縁層上に形成された薄い半導体層上に所定の半導体集積回路装置を形成する技術であり、例えば次のような優れた効果を有している。
すなわち、素子分離部をＳＯＩ形成用の絶縁層まで達するように形成することで完全な素子分離構造を実現できる。また、ｐｎ接合分離構造で現れる寄生ＭＯＳトランジスタや寄生バイポーラトランジスタ等の能動的な寄生効果がないため、ラッチアップ現象等を防止できる。さらに、素子分離部の占有面積が小さいので素子集積度を向上させることができる等である。
ところで、本発明者の検討したＳＯＩ基板は、強度を確保するための半導体基板上に絶縁層を介して薄い半導体層を設けた構造となっており、その半導体層には所定の半導体集積回路装置を構成する素子が形成されている。
その素子には、半導体集積回路装置の内部回路を構成するための素子の他、半導体集積回路装置の入出力回路（入力回路、出力回路および入出力双方向の回路を含む）やそれを保護する保護回路用の素子等がある。
このような素子形成用の半導体層上には、絶縁層を介して素子間等を結線するための配線が形成されている。すなわち、ＳＯＩ基板は、素子形成用の半導体層がその上下の絶縁層に挟まれる構造となっている。
なお、ＳＯＩ基板については、例えば啓学出版株式会社、１９９０年１２月１５日発行、「図説超ＬＳＩ工学」Ｐ３２２〜Ｐ３２５に記載があり、ＳＯＩ基板の構造および種々の製造方法について説明されている。
ところが、上記発明者が検討したＳＯＩ技術においては、以下の問題があることを本発明者は見い出した。
第１に、ＳＯＩ基板では、保護回路用の素子が形成された半導体層の上下が絶縁層で挟まれている関係上、その素子がブレークダウンした際に生じる熱を薄い半導体層に沿って横方向にしか逃がすことができず、その熱によって保護回路用の素子が劣化あるいは破損してしまう問題がある。
第２に、ＳＯＩ基板では、保護回路用の素子が形成された半導体層に静電気等による大電流が流れた場合、その半導体層の上下が絶縁層で挟まれている関係上、その大電流を薄い半導体層に沿って横方向にしか逃がすことができず、その大電流が保護回路用の素子に集中する結果、保護回路用の素子が劣化あるいは破損してしまう問題がある。
本発明の目的は、ＳＯＩ基板を用いた半導体集積回路装置において、保護回路用の素子で発生した熱の放熱性を向上させることのできる技術を提供することにある。
本発明の他の目的は、ＳＯＩ基板を用いた半導体集積回路装置において、保護回路用の素子の静電破壊耐性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本発明の半導体集積回路装置は、支持用の半導体基板と、その上に絶縁層を介して設けられた素子形成用の半導体層とを有するＳＯＩ基板を備え、前記半導体層の上層に素子の電極を引き出す外部端子を設けてなる半導体集積回路装置であって、前記半導体層において前記絶縁層を部分的に取り除いた絶縁層除去領域上に、前記外部端子に電気的に接続された保護回路用の素子を設けたものである。
上記した本発明の半導体集積回路装置によれば、保護回路用の素子がブレークダウンした際に生じた熱を、絶縁層除去領域を通じて支持用の半導体基板側にも逃がすことができるので、保護回路用の素子で発生した熱の放熱性を向上させることが可能となる。
また、静電気等により生じた電荷を、絶縁層除去領域を通じて支持用の半導体基板側にも逃がすことができ、保護回路用の素子に電荷が集中するのを防ぐことができるので、保護回路用の素子の静電破壊耐性を向上させることが可能となる。
また、ＳＯＩ基板の絶縁層を部分的に除去しただけで、他の領域には絶縁層が残されているので、拡散容量や配線・基板間容量の増大を招くことなく、上述の作用を得ることが可能となる。
さらに、ＳＯＩ基板の絶縁層を部分的に除去しただけで、他の領域には絶縁層が残されているので、上層の半導体層に大幅な段差が生じることもない。したがって、段差に起因する配線断線等のような不良の発生を防止することが可能となる。
また、本発明の半導体集積回路装置は、前記保護回路用の素子の所定の半導体領域を前記絶縁層に接するように設け、前記半導体集積回路を構成する素子の所定の半導体領域を前記絶縁層に接するように設けたものである。
上記した半導体集積回路装置によれば、半導体集積回路装置における全体的な拡散容量を下げることができるので、半導体集積回路装置の動作速度を向上させることが可能となる。
【図面の簡単な説明】
図１は、本発明の一実施の形態である半導体集積回路装置の要部断面図、図２は、本発明の一実施の形態である半導体集積回路装置の要部断面図、図３は、図１の半導体集積回路装置の要部平面図、図４は、半導体集積回路装置を構成する半導体チップの平面図、図５は、半導体集積回路装置を構成する半導体チップの平面図、図６は、半導体集積回路装置の入力保護回路の回路図、図７は、半導体集積回路装置の出力保護回路の回路図、図８は、半導体集積回路装置の製造工程中における要部断面図、図９は、図８に続く半導体集積回路装置の製造工程中における要部断面図、図１０は、図９に続く半導体集積回路装置の製造工程中における要部断面図、図１１は、図１０に続く半導体集積回路装置の製造工程中における要部断面図、図１２は、図１１に続く半導体集積回路装置の製造工程中における要部断面図、図１３は、図１２に続く半導体集積回路装置の製造工程中における要部断面図、図１４は、図１３に続く半導体集積回路装置の製造工程中における要部断面図、図１５は、図１４に続く半導体集積回路装置の製造工程中における要部断面図、図１６は、図１５に続く半導体集積回路装置の製造工程中における要部断面図、図１７は、本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図、図１８は、図１７に続く半導体集積回路装置の製造工程中における要部断面図、図１９は、図１８に続く半導体集積回路装置の製造工程中における要部断面図、図２０は、図１９に続く半導体集積回路装置の製造工程中における要部断面図、図２１は、図２０に続く半導体集積回路装置の製造工程中における要部断面図、図２２は、図２１に続く半導体集積回路装置の製造工程中における要部断面図、図２３は、本発明の他の実施の形態である半導体集積回路装置の入力保護回路の回路図、図２４は、本発明の他の実施の形態である半導体集積回路装置の出力保護回路の回路図、図２５は、図２３の半導体集積回路装置の要部断面図、図２６は、本発明の他の実施の形態である半導体集積回路装置の要部平面図、図２７は、図２６のXXVII−XXVII線の断面図、図２８は、本発明の他の実施の形態である半導体集積回路装置の内部回路領域の要部断面図、図２９は本発明の他の実施の形態である半導体集積回路装置の保護回路の回路図、図３０は図２９の保護回路を含む半導体集積回路装置の要部断面図である。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態１の半導体集積回路装置を構成する半導体チップの平面図を図４に示す。半導体チップ１は、例えば平面四角形状の半導体小片からなり、その中央には、内部回路領域Ａが配置され、その外周には周辺回路領域Ｂが配置されている。
内部回路領域Ａには、例えばマイクロプロセッサ等のような所定の論理回路（半導体集積回路）が形成されている。周辺回路領域Ｂには、例えば入力バッファ回路、出力バッファ回路または入出力双方向の回路等のような入出力回路、その保護回路および電源回路等が形成されている。
また、半導体チップ１の主面上には、ＣＣＢ（Controlled Collapse Bonding）バンプ電極（外部端子）２が複数規則的に配置されている。ＣＣＢバンプ電極２は、例えば鉛（Ｐｂ）−錫（Ｓｎ）合金からなり、配線を通じて半導体チップ１に形成された素子と電気的に接続されている。なお、内部回路領域Ａ内には、主として電源電圧供給用のＣＣＢバンプ電極２が配置され、周辺回路領域Ｂ内には、信号用のＣＣＢバンプ電極２が配置されている。
ただし、内部回路領域Ａおよび周辺回路領域Ｂの配置状態は、図４に限定されるものではなく種々変更可能であり、例えば図５に示すようにしても良い。すなわち、図５の上下方向に延びる長方形状の内部回路領域Ａおよび周辺回路領域Ｂを図５の横方向に沿って交互に配置しても良い。なお、この場合、内部回路領域Ａ内には、例えば低電位側の電源電圧供給用のＣＣＢバンプ電極２が配置され、周辺回路領域Ｂ内には、例えば高電位側の電源電圧供給用のＣＣＢバンプ電極２および信号用のＣＣＢバンプ電極２が交互に配置されている。
次に、周辺回路領域Ｂに形成された入力保護回路および出力保護回路の回路図をそれぞれ図６および図７に示す。なお、図６および図７において、電流Ｉは、静電気電流等が流れる方向を示している。
図６に示す入力保護回路３は、周辺回路や内部回路等を静電気等から保護するための回路であり、例えば２つのダイオードＤ1,Ｄ2と抵抗Ｒとを有している。
ダイオード（第１のｐｎ接合ダイオード）Ｄ1は、電源用配線ＶCCと入力用のＣＣＢバンプ電極２との間に逆方向となるように電気的に接続されている。電源用配線ＶCCは、高電位の電源配線であり、例えば０Ｖ程度に設定されている。
ダイオード（第２のｐｎ接合ダイオード）Ｄ2は、入力用のＣＣＢバンプ電極２と電源用配線ＶEEとの間に逆方向となるように電気的に接続されている。電源用配線ＶEEは、低電位の電源配線であり、例えば−２Ｖ程度に設定されている。
抵抗Ｒは、入力用のＣＣＢバンプ電極２と内部回路との間に電気的に接続されており、例えば１００Ω程度に設定されている。
図７に示す出力保護回路４は、周辺回路や内部回路等を静電気等から保護するための回路であり、例えば２つのダイオードＤ3，Ｄ4を有している。
ダイオード（第１のｐｎ接合ダイオード）Ｄ3は、電源用配線ＶCCと出力用のＣＣＢバンプ電極２との間に逆方向となるように電気的に接続されている。また、ダイオード（第２のｐｎ接合ダイオード）Ｄ4は、出力用のＣＣＢバンプ電極２と電源用配線ＶEEとの間に逆方向となるように電気的に接続されている。
次に、この入力保護回路３の平面図を図３に示す。また、その図３のＩ−Ｉ線の断面図を図１に示す。さらに、内部回路領域Ａの要部断面図を図２に示す。なお、図３には、図面を見易くするため一部ハッチングを付してある。
本実施の形態１においては、図１および図２に示すように、半導体チップ１を構成する素子形成用基板としてＳＯＩ基板５が使用されている。ＳＯＩ基板５は、半導体基板５ａと、その上層に形成された絶縁層５ｂと、その上層に形成された半導体層５ｃとから構成されている。
半導体基板５ａは、主としてＳＯＩ基板５の強度を確保する支持用の基板構成部であり、例えばｎ形のシリコン（Ｓｉ）単結晶からなる。絶縁層５ｂは、例えば二酸化シリコン（ＳｉＯ2）からなり、その厚さは、例えば５０００Å程度である。
本実施の形態１においては、その絶縁層５ｂにおいて入力保護回路用のダイオードＤ1,Ｄ2のｐｎ接合面直下における領域のみが部分的に除去されている。すなわち、そのｐｎ接合面直下の領域では、半導体層５ｃと半導体基板５ａとが物理的に接触した状態となっている。これにより、本実施の形態１の半導体集積回路装置においては、以下のことが可能となっている。
第１に、ダイオードＤ1,Ｄ2がブレークダウンした際に生じた熱を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができるので、その熱の放熱性を向上させることが可能となっている。
第２に、静電気等によりダイオードＤl,Ｄ2に流れた電流を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができ、ダイオードＤ1,Ｄ2に電界が集中するのを防ぐことができるので、そのダイオードＤ1,Ｄ2の静電破壊耐性を向上させることが可能となっている。なお、図１中の矢印Ｃは、熱または静電気電流の逃げ道を模式的に示したものである。
第３に、ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となっている。
第４に、ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、上層の半導体層５ｃに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となっている。
半導体層５ｃは、素子形成用の基板構成部であり、例えばｎ形のＳｉ単結晶からなり、その厚さは、例えば１〜２μｍ程度である。半導体層５ｃの上部の所定位置には、分離用のフィールド絶縁膜６ａおよびトレンチ分離部６ｂが形成されている。
フィールド絶縁膜６ａは、例えばＳｉＯ2からなる。また、トレンチ分離部６ｂは、フィールド絶縁膜６ｂの上面から絶縁層５ｂの一部に達する程度に掘られた溝内に、例えばＳｉＯ2からなる絶縁膜が埋め込まれて形成されている。
ダイオードＤ1は、ｎ+形埋込み領域７ａ1と、ｎ+形引出し領域７ｂ1と、ｎ-形半導体領域７ｃ1と、ｐ+形半導体領域（第１ｐ形半導体領域）７ｄ1とを有している。
ｎ+形埋込み領域７ａ1は、例えばｎ+形のＳｉ単結晶からなり、半導体層５ｃの最下層に形成されている。ｎ+形引出し領域７ｂ1は、半導体層５ｃの上面からｎ+形埋込み領域７ａ1まで延びるように形成されており、ＳＯＩ基板５上の絶縁膜８に穿孔された接続孔９ａを通じて配線１０ａと電気的に接続されている。
この配線１０ａは、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、例えば電源用配線ＶCCと電気的に接続されている。この配線１０ａおよび接続孔９ａは、図３に示すように、ｐ+形半導体領域７ｄ1の周囲を取り囲むように配置されている。
ｎ-形半導体領域７ｃ1は、例えばエピタキシャル法によって形成されたｎ-形のＳｉ単結晶からなり、ｎ+形埋込み領域７ａ1上に形成されている。このようなｎ+埋込み領域７ａ1、ｎ+形引出し領域７ｂ1およびｎ-形半導体領域７ｃ1には、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されている。
ｎ-形半導体領域７ｃ1の上部には、ｐ+形半導体領域（第１ｐ形半導体領域）７ｄ1が形成されており、このｐ+形半導体領域７ｄ1とｎ-形半導体領域７ｃ1とのｐｎ接合部にダイオードＤ1の主要作用部が形成されている。
ｐ+形半導体領域７ｄ1は、絶縁膜８に穿孔された接続孔９ｂ，９ｃを通じて、それぞれ互いに独立して形成された配線１０ｂ，１０ｃと電気的に接続されている。配線１０ｂは、例えば内部回路と電気的に接続されている。また、配線１０ｃは、接続孔９ｄを通じて配線１０ｄと電気的に接続され、さらに、その配線１０ａを通じて入力用のＣＣＢバンプ電極２（図４参照）と電気的に接続されている。この配線１０ｂ，１０ｃは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、その相互間は、ｐ+形半導体領域７ｄ1からなる抵抗Ｒを通じて電気的に接続されている。なお、ｎ+形引出し領域７ｂ1を含めたダイオードＤ1の大きさは、例えば３５μｍ×２８μｍ程度である。
ダイオードＤ2は、ｎ+形埋込み領域７ａ2と、ｎ+形引出し領域７ｂ2と、ｎ-形半導体領域７ｃ2と、ｐ+形半導体領域（第２ｐ形半導体領域）７ｄ2とを有している。
ｎ+形埋込み領域７ａ2は、例えばｎ+形のＳｉ単結晶からなり、半導体層５ｃの最下層に形成されている。ｎ+形引出し領域７ｂ2は、半導体層５ｃの上面からｎ+形埋込み領域７ａ2まで延びるように形成されており、ＳＯＩ基板５上の絶縁膜８に穿孔された接続孔９ｅを通じて配線１０ｅと電気的に接続されている。配線１０ｅおよび接続孔９ｅは、図３に示すように、ｐ+形半導体領域７ｄ2の周囲を取り囲むように配置されている。この配線１０ｅは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、接続孔９ｆを通じて上記した配線１０ｄと電気的に接続され、さらに、その配線１０ｄを通じて入力用のＣＣＢバンプ電極２（図４等参照）と電気的に接続されている。
ｎ-形半導体領域７ｃ2は、例えばエピタキシャル法によって形成されたｎ-形のＳｉ単結晶からなり、ｎ+形埋込み領域７ａ2上に形成されている。このようなｎ+埋込み領域７ａ2、ｎ+形引出し領域７ｂ2およびｎ-形半導体領域７ｃ2には、例えばｎ形不純物のリンまたはＡｓが導入されている。
ｎ-形半導体領域７ｃ2の上部には、ｐ+形半導体領域７ｄ2が形成されており、このｐ+形半導体領域７ｄ2とｎ-形半導体領域７ｃ2とのｐｎ接合部にダイオードＤ2の主要作用部が形成されている。
ｐ+形半導体領域７ｄ2は、絶縁膜８に穿孔された接続孔９ｇを通じて配線１０ｆと電気的に接続されている。配線１０ｆは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、例えば電源用配線ＶEEと電気的に接続されている。なお、ｎ+形引出し領域７ｂ2を含めたダイオードＤ2の大きさは、例えば２８μｍ×２２μｍ程度である。また、絶縁膜８は、例えばＰＳＧ（Phospho Silicate Glass）膜からなる。
一方、内部回路形成領域には、図２に示すように、例えば縦形ｎｐｎバイポーラトランジスタ（以下、ｎｐｎトランジスタという）１１と、ｐチャネル形のＭＯＳトランジスタ（以下、ｐＭＯＳという）１２と、ｎチャネル形のＭＯＳトランジスタ（以下、ｎＭＯＳという）１３とが形成されている。
そして、このｐＭＯＳ１２およびｎＭＯＳ１３によってＣＭＯＳ回路が形成されており、このＣＭＯＳ回路とｎｐｎトランジスタ１１とによってＢｉＣ−ＭＯＳ（Bipolor C-MOS）回路が形成されている。
ｎｐｎトランジスタ１１は、コレクタ埋込領域１１ａと、その上のｎウエル１１ｂの上部に形成されたベース領域１１ｃと、ベース領域１１ｃの上部中央に形成されたエミッタ領域１１ｄとを有している。
このｎ+形のコレクタ埋込領域１１ａは、例えばｎ形不純物のリンまたはＡｓが導入されてなり、ｎウエル１１ｂに形成されたコレクタ引出し領域１１ｆを通じてコレクタ電極１４ｃと電気的に接続されている。コレクタ電極１４ｃは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ベース領域１１ｃは、中央の真性ベース領域１１ｃ1と、その上部にエミッタ領域１１ｄを取り囲むように配置されたベース引出し領域１１ｃ2とから構成されている。
真性ベース領域１１ｃ1およびベース引出し領域１１ｃ2には、例えばｐ形不純物のホウ素が導入されている。ただし、ベース引出し領域１１ｃ2の不純物濃度は、真性ベース領域１１ｃ1の不純物濃度よりも高く設定されている。
ベース引出し領域１１ｃ2は、ベース引出し電極１４ｂ1を介してベース電極１４ｂ2と電気的に接続されている。ベース引出し電極１４ｂ1は、例えば低抵抗ポリシリコンからなり、ベース電極１４ｂ2は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
エミッタ領域１１ｄは、例えばｎ形不純物のリンまたはＡｓが導入されてなり、エミッタ引出し電極１４ｅ1を介してエミッタ電極１４ｅ2と電気的に接続されている。エミッタ引出し電極１４ｅ1は、例えば低抵抗ポリシリコンからなり、エミッタ電極１４ｅ2は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ｐＭＯＳ１２は、半導体層５ｃの上部に形成された一対のソース領域１２ａおよびドレイン領域１２ｂと、半導体層５ｃ上に形成されたゲート酸化膜１２ｃと、その上に形成されたゲート電極１２ｄとを有している。
ソース領域１２ａおよびドレイン領域１２ｂは、それぞれ低濃度領域１２ａ1，１２ｂ1とその外側の高濃度領域１２ａ2,１２ｂ2とを有する構造となっている。その低濃度領域１２ａ1,１２ｂ1および高濃度領域１２ａ2,１２ｂ2には、例えばｐ形不純物のホウ素が導入されている。そして、このようなソース領域１２ａおよびドレイン領域１２ｂは、それぞれソース電極１４ｓ1およびドレイン電極１４ｄと電気的に接続されている。ソース電極１４ｓ1およびドレイン電極１４ｄ1は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ゲート酸化膜１２ｃは、例えばＳｉＯ2からなる。ゲート電極１２ｄは、例えば低抵抗ポリシリコン層上にＷＳｉ2等からなるシリサイド層が堆積されてなる。なお、ゲート電極１２ｄの上層および側面には、例えばＳｉＯ2からなるキャップ絶縁膜１５ａおよびサイドウォール１５ｂが形成されている。
ｎＭＯＳ１３は、半導体層５ｃの上部に形成された一対のソース領域１３ａおよびドレイン領域１３ｂと、半導体層５ｃ上に形成されたゲート酸化膜１３ｃと、その上に形成されたゲート電極１３ｄとを有している。なお、ｎＭＯＳ１３の形成領域における半導体層５ｃには、ｐ形不純物のホウ素が導入されている。
ソース領域１３ａおよびドレイン領域１３ｂは、それぞれ低濃度領域１３ａ1,１３ｂ1とその外側の高濃度領域１３ａ2,１３ｂ2とからなり、ｐＭＯＳ１２と同様の構造となっている。その低濃度領域１３ａ1,１３ｂ1および高濃度領域１３ａ2,１３ｂ2には、例えばｎ形不純物のリンまたはＡｓが導入されている。そして、このようなソース領域１３ａおよびドレイン領域１３ｂは、それぞれソース電極１４ｓ2およびドレイン電極１４ｄ2と電気的に接続されている。ソース電極１４ｓ2およびドレイン電極１４ｄ2は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ゲート酸化膜１３ｃは、例えばＳｉＯ2からなる。ゲート電極１３ｄは、例えば低抵抗ポリシリコン層上にＷＳｉ2等からなるシリサイド層が堆積されてなる。ゲート電極１３ｄの上層および側面には、例えばＳｉＯ2からなるキャップ絶縁膜１５ａおよびサイドウォール１５ｂが形成されている。
このようなＳＯＩ基板５上には、図１および図２に示すように、例えばＳｉＯ2からなる絶縁膜１６が堆積されており、これによって配線１０ａ，１０ｂ，１０ｅ，１０ｆ、ベース電極１４ｂ2、エミッタ電極１４ｅ2、コレクタ電極１４ｃ、ソース電極１４ｓ1,１４ｓ2およびドレイン電極１４ｄ1,１４ｄ2が被覆されている。さらに、その絶縁膜１６上には、例えばＳｉＯ2膜またはＳｉＯ2膜上に窒化シリコン膜が堆積されてなる積層膜からなる表面保護膜１７が堆積されており、これによって配線１０ｄ（図３参照）等が被覆されている。
次に、本実施の形態１の半導体集積回路装置の製造方法例を図８〜図１６によって説明する。
まず、図８に示すように、例えばｎ形のＳｉ単結晶からなる半導体基板５ａの主面上に、上記した絶縁層５ｂ（図１参照）の除去領域を被覆するようなフォトレジストパターン１８ａをフォトリソグラフィ技術によって形成する。
続いて、このフォトレジストパターン１８ａをマスクとして、半導体基板５ａに、例えば酸素イオンをイオン注入法等によって導入する。この際のドーズ量は、例えば１０18個／ｃｍ2程度である。また、加速エネルギーは、例えば１８０ｋｅＶ〜２００ｋｅＶ程度である。
その後、半導体基板５ａに対して、例えば１３００℃〜１３５０℃程度で２時間〜６時間程度の窒素アニール処理を施し、酸素イオンを打ち込んだ領域を選択的にＳｉＯ2に変えることにより、図９に示すように、半導体基板５ａの所定の深さ位置に、例えば厚さ５０００Å程度の絶縁層５ｂを形成するとともに、その上層に、例えば厚さ0.1μｍ程度の薄い半導体層５ｃ1を形成する。
ここで、本実施の形態１においては、一部分に絶縁層５ｂが形成されていない除去領域があり、その除去領域において薄い半導体層５ｃ1と下層の半導体基板５ａとが物理的に接触した状態となっている。そして、この絶縁層５ｂの除去領域が上記した入出力保護回路で発生した熱や静電気電流等を半導体基板５ａ側に逃がす領域となる。
次いで、図１０に示すように、薄い半導体層５ｃ1に埋め込み領域を形成した後、その薄い半導体層５ｃ1上に、例えばｎ形のＳｉ単結晶からなる半導体層５ｃ2をエピタキシャル法によって形成する。これによって、絶縁層５ｂに半導体層５ｃを形成し、ＳＯＩ基板５を製造する。
続いて、図１１に示すように、半導体層５ｃの上部に、例えばＳｉＯ2からなるフィールド絶縁膜６ａを通常のＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成する。
その後、そのフィールド絶縁膜６ａの所定位置に絶縁層５ｂの上部に達するような溝を形成した後、その溝内に、例えばＳｉＯ2からなる絶縁膜を埋め込むことによりトレンチ分離部６ｂを形成する。
次いで、図１２に示すように、内部回路領域Ａのトランジスタ形成領域に、コレクタ引出し領域１１ｆを形成する。このコレクタ引出し領域１１ｆは、その領域以外を被覆するようなフォトレジストパターンを形成した後、ＳＯＩ基板５に対して、例えばｎ形不純物のリンまたはＡｓをイオン注入法等によって注入し、さらにアニール処理を施すことによって形成する。
続いて、周辺回路領域Ｂにおける入出力保護回路領域のｎ-半導体領域７ｃ1,７ｃ2にｎ+形引出し領域７ｂ1,７ｂ2を形成する。このｎ+形引出し領域７ｂ1,７ｂ2は、その領域以外を被覆するようなフォトレジストパターンを形成した後、ＳＯＩ基板５に対して、例えばｎ形不純物のリンまたはＡｓをイオン注入法等によって注入し、さらにアニール処理を施すことによって形成する。
その後、周辺回路領域Ｂにおける入出力保護回路領域のｎ-半導体領域７ｃ1,７ｃ2の上部に、ｐ+形半導体領域７ｄ1,７ｄ2を形成する。このｐ+形半導体領域７ｄ1,７ｄ2は、その領域以外を被覆するようなフォトレジストパターンを形成した後、ＳＯＩ基板５に対して、例えばｐ形不純物のＢＦ2をイオン注入法等によって注入し、さらにアニール処理を施すことによって形成する。
次いで、内部回路領域Ａに、ｐＭＯＳ１２およびｎＭＯＳ１３を、通常のＭＯＳトランジスタの形成方法に従ってそれぞれ形成した後、図１３に示すように、ＳＯＩ基板５上に、例えばＳｉＯ2からなる絶縁膜８ａをＣＶＤ法等によって堆積する。
続いて、バイポーラトランジスタ形成領域のベース領域における絶縁膜８ａをフォトリソグラフィ技術およびドライエッチング技術によって除去する。
その後、ＳＯＩ基板５上に、例えばｐ形の低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより導体膜１８を形成する。
次いで、ＳＯＩ基板５上に、例えばＳｉＯ2からなる絶縁膜８ｂをＣＶＤ法等によって堆積した後、バイポーラトランジスタ形成領域のベース領域における絶縁膜８ｂおよび導体膜１８をフォトリソグラフィ技術およびドライエッチング技術によって除去することにより、図１４に示すように、ベース引出し電極１４ｂ1を形成するとともに、半導体層５ｃの上面の一部を露出させる。
続いて、絶縁膜８ｂをマスクとして、ＳＯＩ基板５の半導体層５ｃの露出部に、例えばＢＦ2イオンをイオン注入法等によって導入する。この際のドーズ量は、例えば１０13／ｃｍ2程度、加速エネルギーは、例えば６０ｋｅＶ程度である。
その後、ＳＯＩ基板５に対してアニール処理を施すことにより、真性ベース領域１１ｃ1を形成した後、導体膜１８中のｐ形不純物を半導体層５ｃの上部に拡散することにより、図１５に示すように、べース引出し領域１１ｃ2を形成する。
次いで、ＳＯＩ基板５上に、例えばＳｉＯ2からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックすることにより、絶縁膜８および導体膜１８の開口部の側面に絶縁膜８ｃを形成する。
続いて、ＳＯＩ基板５上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、エミッタ引出し電極１４ｅ1を形成する。
その後、エミッタ引出し電極１４ｅ1中のｎ形不純物を半導体層５ｃの上部に拡散させることにより、真性ベース領域１１ｃ1の上部にエミッタ領域１１ｄを形成する。
次いで、図１６に示すように、ＳＯＩ基板５上に、例えばＳｉＯ2からなる絶縁膜８ｄをＣＶＤ法等によって堆積した後、絶縁膜８に接続孔１９をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
続いて、ＳＯＩ基板５上に、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、配線１０ａ，１０ｂ，１０ｅ，１０ｆ、コレクタ電極１４ｃ、ベース電極１４ｂ2、エミッタ電極１４ｅ2、ソース電極１４ｓ1,１４ｓ2およびドレイン電極１４ｄ1,１４ｄ2を形成する。
その後、図１および図２に示したように、ＳＯＩ基板５上に、例えばＳｉＯ2からなる絶縁膜１６をＣＶＤ法等によって堆積した後、配線形成工程を経てその絶縁膜１６上に表面保護膜１７をＣＶＤ法等によって堆積する。以降は、通常の半導体集積回路装置の製造工程に従って半導体集積回路装置を製造する。
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
(1).ダイオードＤl,Ｄ2の下層の絶縁層５ｂを除去したことにより、ダイオードＤ1,Ｄ2がブレークダウンした際に生じた熱を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができるので、その熱の放熱性を向上させることが可能となる。
(2).ダイオードＤ1,Ｄ2の下層の絶縁層５ｂを除去したことにより、静電気等によりダイオードＤ1,Ｄ2に流れた電流を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができ、ダイオードＤ1,Ｄ2に電界が集中するのを防ぐことができるので、そのダイオードＤ1,Ｄ2の静電破壊耐性を向上させることが可能となる。
(3).ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となる。したがって、半導体集積回路装置の動作速度の遅延を招くことなく、半導体集積回路装置の信頼性を向上させることが可能となる。
(4).ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、上層の半導体層５ｃに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となる。
次に、本発明の他の実施の形態２を図１７〜図２２によって説明する。なお、本実施の形態２においては、ＳＯＩ基板５の他の製造方法例について説明する。
まず、図１７に示すように、例えばｎ形のＳｉ単結晶からなる第１の半導体基板２０の主面上に、通常のＬＯＣＯＳ法等によって、例えばＳｉＯ2からなるフィールド絶縁膜２１を形成する。この際、第１の半導体基板２０の所定位置には、フィールド絶縁膜２１の無い除去領域が形成されている。
続いて、その第１の半導体基板２０の主面をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することにより、図１８に示すように、第１の半導体基板２０の主面を平坦にする。ただし、この際の研磨処理においては、フィールド絶縁膜２１（図１７参照）が半導体基板２０の主面上部に残るようにする。これにより、絶縁層５ｂを形成する。
その後、図１９に示すように、第１の半導体基板２０の主面と、他に用意した第２の半導体基板（支持用の半導体基板）２２の主面とを対向させ接触させた状態で、例えば８００℃〜１１００℃程度で２時間程の酸素雰囲気等でのアニール処理を施すことにより、第１の半導体基板２０と第２の半導体基板２２とを張り合わせる。第２の半導体基板２２は、例えばｎ形のＳｉ単結晶からなる。
次いで、第１の半導体基板２０の裏面を、例えばドライエッチング処理によってエッチング除去することにより、図２０に示すように、薄い半導体層５ｃ1を形成した後、前記実施の形態１と同様、その薄い半導体層５ｃ1上に、図２１に示すように、例えばｎ形のＳｉ単結晶からなる半導体層５ｃ2をエピタキシャル法等によって成長させて半導体層５ｃを形成する。
続いて、前記実施の形態１と同様に、図２２に示すように、半導体層５ｃの上部に、例えばＳｉＯ2からなるフィールド絶縁膜６ａをＬＯＣＯＳ法等によって形成した後、その所定の位置にトレンチ分離部６ｂを形成する。これ以降は、前記実施の形態１と同じなので説明を省略する。
このような本実施の形態２においては、前記実施の形態１と同じ効果を得ることが可能である。
次に、本発明の他の実施の形態３を図２３〜図２５によって説明する。なお、図２３および図２４は本実施の形態３の周辺回路領域に形成された入力保護回路および出力保護回路の回路図を示し、図２５はこの入力保護回路素子を含む半導体集積回路装置の要部断面図を示している。
本実施の形態３においては、保護回路を構成する静電保護素子が、ダイオードとして機能するＭＯＳトランジスタＱ1〜Ｑ4によって構成されている。
入力保護回路３のＭＯＳトランジスタ（第１のＭＩＳトランジスタ）Ｑ1は、そのゲート電極が電源用配線ＶCCに接続された状態で、電源用配線ＶCCと入力用のＣＣＢバンプ電極２との間にダイオード接続されている。また、ＭＯＳトランジスタ（第２のＭＩＳトランジスタ）Ｑ2は、そのゲート電極が電源用配線ＶEEに接続された状態で電源用配線ＶEEと入力用のＣＣＢバンプ電極２との間にダイオード接続されている。
出力保護回路４のＭＯＳトランジスタ（第１のＭＩＳトランジスタ）Ｑ3は、そのゲート電極が電源用配線ＶCCに接続された状態で、電源用配線ＶCCと出力用のＣＣＢバンプ電極２との間に電気的に接続されている。また、ＭＯＳトランジスタ（第２のＭＩＳトランジスタ）Ｑ4は、そのゲート電極が電源用配線ＶEEに接続された状態で、出力用のＣＣＢバンプ電極２と電源用配線ＶEEとの間に電気的に接続されている。
次に、この入力保護回路３の断面図を図２５に示す。なお、図２５には上記したＭＯＳトランジスタＱ1のみを示すが、ＭＯＳトランジスタＱ2〜Ｑ4も基本的に同じ構造となっている。
上記したＭＯＳトランジスタＱ1は、例えばｐ形のＳｉ単結晶からなる半導体層５ｃの上部に互いに離間して設けられた一対のソース領域（第１ｎ形半導体領域）２４ａおよびドレイン領域（第１ｎ形半導体領域）２４ｂと、その半導体層５ｃ上の絶縁膜８からなるゲート絶縁膜２４ｃと、その絶縁膜８上に配置されたゲート電極２４ｄとを有する。
ソース領域２４ａおよびドレイン領域２４ｂは、例えばｎ形不純物のリンまたはＡｓが導入されてなり、内部回路のｎＭＯＳ１３のソース領域１３ａおよびドレイン領域１３ｂの形成時に同時に形成される。このソース領域２４ａとドレイン領域２４ｂとの間はチャネル領域となっている。
ゲート電極２４ｄは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、コレクタ電極１４ｃ、ベース電極１４ｂ2、エミッタ電極１４ｅ2、ソース電極１４ｓ1,１４ｓ2およびドレイン電極１４ｄ1,１４ｄ2の形成時に同時に形成される。
そして、本実施の形態３においても、静電保護素子用のＭＯＳトランジスタＱ1のチャネル領域直下における絶縁層５ｂが除去されている。これにより、本実施の形態３においても、前記実施の形態１で得られた効果と同じ効果を得ることが可能となっている。
次に、本発明の他の実施の形態４を図２６〜図２８によって説明する。なお、本実施の形態４においては、半導体チップの構成、保護回路の回路構成およびＳＯＩ基板の製造方法は前記実施の形態１,２と同じなので説明を省略する。
本実施の形態４の入力保護回路３の平面図およびそのXXVII−XXVII線の断面図を図２７に示す。また、内部回路領域Ａ（図４等参照）の要部断面図を図２８に示す。なお、図２６には、図面を見易くするため一部ハッチングが付してある。
本実施の形態４においては、図２６および図２７に示すように、半導体チップ１を構成する素子形成用基板として前記実施の形態１と同様のＳＯＩ基板５が使用されている。このＳＯＩ基板５は、半導体基板５ａと、その上層に形成された絶縁層５ｂと、その上層に形成された半導体層５ｃとから構成されている。
半導体基板５ａは、主としてＳＯＩ基板５の強度を確保する支持用の基板構成部であり、例えばｎ形のシリコン（Ｓｉ）単結晶からなる。絶縁層５ｂは、例えば二酸化シリコン（ＳｉＯ2）からなり、その厚さは、例えば５０００Å程度である。
本実施の形態４においては、その絶縁層５ｂにおいて入力保護回路用のダイオードＤ1,Ｄ2のｐｎ接合面直下における領域のみが部分的に除去されている。すなわち、そのｐｎ接合面直下の領域では、半導体層５ｃと半導体基板５ａとが物理的に接触した状態となっている。これにより、本実施の形態４の半導体集積回路装置においては、以下の第１〜第４のことが可能となっている。
第１に、ダイオードＤ1,Ｄ2がブレークダウンした際に生じた熱を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができるので、その熱の放熱性を向上させることが可能となっている。
第２に、静電気等によりダイオードＤ1,Ｄ2に流れた電流を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができ、ダイオードＤ1,Ｄ2に電界が集中するのを防ぐことができるので、そのダイオードＤ1,Ｄ2の静電破壊耐性を向上させることが可能となっている。なお、図１中の矢印Ｃは、熱または静電気電流の逃げ道を模式的に示したものである。
第３に、ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となっている。
第４に、ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、上層の半導体層５ｃに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となっている。
半導体層５ｃは、素子形成用の基板構成部であり、例えばｎ形のＳｉ単結晶からなり、その厚さは、前記実施の形態１〜３よりも薄く、好ましくは、例えば0.1μｍ程度である。
半導体層５ｃの上部の所定位置には、分離用のフィールド絶縁膜６ａが形成されている。このフィールド絶縁膜６ａは、例えばＳｉＯ2からなり、その底部が図２７および図２８に示すように絶縁層５ｂに接している。
なお、保護回路領域において、フィールド絶縁膜６ａの内側に配置されているフィールド絶縁膜６ｃは、例えばＳｉＯ2からなる素子内分離用の絶縁膜である。このフィールド絶縁膜６ｃは、その底部が絶縁層５ｂに接しておらず、その間には半導体層が介在されている。
図２６および図２７に示す入力保護回路用のダイオードＤ1は、ｎ+形引出し領域７ｂ1と、これに囲まれたｎ-形半導体領域７ｃ1と、その上層に形成されたｐ+形半導体領域（第１ｐ形半導体領域）７ｄ1とを有している。
本実施の形態４のダイオードＤ1においては、前記実施の形態１で説明したｎ+埋込領域７ａ1が無い分、ダイオードＤ1の拡散容量を低減することが可能となっている。
ｎ+形引出し領域７ｂ1は、例えばｎ形不純物のリンまたはＡｓが含有されてなり、その底部が絶縁層５ｂに達する程度に延びている。このｎ+形引出し領域７ｂ1は、ＳＯＩ基板５上の絶縁膜８に穿孔された接続孔９ａを通じて配線１０ａと電気的に接続されている。
この配線１０ａは、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、例えば電源用配線ＶCCと電気的に接続されている。この配線１０ａおよび接続孔９ａは、図２６に示すように、ｐ+形半導体領域７ｄ1の周囲を取り囲むように配置されている。
ｎ-形半導体領域７ｃ1は、例えばエピタキシャル法によって形成されたｎ-形のＳｉ単結晶にｎ形不純物のリンまたはＡｓが導入されてなり、その底部の中央は支持用の半導体基板５ａと物理的に接触している。
ｐ+形半導体領域（第１ｐ形半導体領域）７ｄ1は、例えばｐ形不純物のホウ素が含有されてなり、このｐ+形半導体領域７ｄ1とｎ-形半導体領域７ｃ1とのｐｎ接合部にダイオードＤ1の主要作用部が形成されている。
ｐ+形半導体領域７ｄ1は、絶縁膜８に穿孔された接続孔９ｂ，９ｃを通じて、それぞれ互いに独立して形成された配線１０ｂ，１０ｃと電気的に接続されている。
配線１０ｂは、例えば内部回路と電気的に接続されている。また、配線１０ｃは、接続孔９ｄを通じて配線１０ｄと電気的に接続され、さらに、その配線１０ａを通じて入力用のＣＣＢバンプ電極と電気的に接続されている。この配線１０ｂ，１０ｃは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、その相互間は、ｐ+形半導体領域７ｄ1からなる抵抗Ｒを通じて電気的に接続されている。なお、ｎ+形引出し領域７ｂ1を含めたダイオードＤ1の大きさは、例えば３５μｍ×２８μｍ程度である。
また、入力保護回路用のダイオードＤ2は、ｎ+形引出し領域７ｂ2と、これに囲まれたｎ-形半導体領域７ｃ2と、その上層のｐ+形半導体領域（第２ｐ形半導体領域）７ｄ2とを有している。
本実施の形態４のダイオードＤ2においては、前記実施の形態１で説明したｎ+埋込領域７ａ2が無い分、ダイオードＤ2の拡散容量を低減することが可能となっている。
ｎ+形引出し領域７ｂ2は、例えばｎ形不純物のリンまたはＡｓが含有されてなり、その底部が絶縁層５ｂに達する程度に延びている。このｎ+形引出し領域７ｂ2は、ＳＯＩ基板５上の絶縁膜８に穿孔された接続孔９ｅを通じて配線１０ｅと電気的に接続されている。
この配線１０ｅおよび接続孔９ｅは、図２６に示すように、ｐ+形半導体領域７ｄ2の周囲を取り囲むように配置されている。この配線１０ｅは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、接続孔９ｆを通じて上記した配線１０ｄと電気的に接続され、さらに、その配線１０ｄを通じて入力用のＣＣＢバンプ電極と電気的に接続されている。
ｎ-形半導体領域７ｃ2は、例えばエピタキシャル法によって形成されたＳｉ単結晶にｎ形不純物のリンまたはＡｓが導入されてなる。
ｐ+形半導体領域７ｄ2は、例えばｐ形不純物のホウ素が含有されてなり、このｐ+形半導体領域７ｄ2とｎ-形半導体領域７ｃ2とのｐｎ接合部にダイオードＤ2の主要作用部が形成されている。
ｐ+形半導体領域７ｄ2は、絶縁膜８に穿孔された接続孔９ｇを通じて配線１０ｆと電気的に接続されている。配線１０ｆは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、例えば電源用配線ＶEEと電気的に接続されている。なお、ｎ+形引出し領域７ｂ2を含めたダイオードＤ2の大きさは、例えば２８μｍ×２２μｍ程度である。また、絶縁膜８は、例えばＰＳＧ（Phospho Silicate Glass）膜からなる。
一方、内部回路形成領域には、図２８に示すように、例えばｐＭＯＳ１２およびｎＭＯＳ１３が形成されている。そして、このｐＭＯＳ１２およびｎＭＯＳ１３によってＣＭＯＳ回路が形成されている。
ｐＭＯＳ１２は、半導体層５ｃの上部に形成された一対のソース領域１２ａおよびドレイン領域１２ｂと、半導体層５ｃ上に形成されたゲート酸化膜１２ｃと、その上に形成されたゲート電極１２ｄとを有している。
ソース領域１２ａおよびドレイン領域１２ｂは、それぞれ低濃度領域１２ａ1，１２ｂ1とその外側の高濃度領域１２ａ2,１２ｂ2とを有する構造となっている。その低濃度領域１２ａ1,１２ｂ1および高濃度領域１２ａ2,１２ｂ2には、例えばｐ形不純物のホウ素が導入されている。
このソース領域１２ａおよびドレイン領域１２ｂの高濃度領域１２ａ2,１２ｂ2の底部は、絶縁層５ｂに達する程度に形成されている。これにより、ｐＭＯＳ１２のソース領域１２ａおよびドレイン領域１２ｂと半導体基板５ａとの間の容量（拡散容量）を大幅に低減することが可能な構造となっている。これは、次の理由からである。
一般に、通常の半導体基板上に形成されたＭＯＳ・ＦＥＴの拡散容量は、ゲート絶縁膜容量と空乏層容量との直列接続によって与えられる。
一方、ＳＯＩ基板上に形成されたＭＯＳ・ＦＥＴにおいては、そのソース領域およびドレイン領域を絶縁層５ｂに達する程度に形成した場合、半導体層５ｃの完全空乏化により、空乏層容量の代わりに絶縁層５ｂによる容量の影響が顕著となる。すなわち、ＳＯＩ基板上のＭＯＳ・ＦＥＴでは、拡散容量が絶縁層５ｂの容量で決められる。
ところで、Ｓｉの誘電率は１２であるのに対してＳｉＯ2の誘電率は４であり、Ｓｉの誘電率の１/３であることから、ＳＯＩ基板上のＭＯＳ・ＦＥＴは、その拡散容量（絶縁層５ｂの容量で決まる）を、通常の半導体基板上に形成されたＭＯＳ・ＦＥＴの拡散容量（ｐｎ接合容量で決まる）の１/10程度に低減することが可能となる。
このことは、前記実施の形態１等で説明したｐＭＯＳ１２（図２参照）と比較しても言うことができる。すなわち、本実施の形態４のｐＭＯＳ１２の構造では、そのソース領域１２ａおよびドレイン領域１２ｂの下層に前記実施の形態１等の構造で示すような半導体層が介在されないので、前記実施の形態１等で説明したｐＭＯＳ１２よりも拡散容量を下げることが可能となっている。
このようなｐＭＯＳ１２のソース領域１２ａおよびドレイン領域１２ｂは、それぞれソース電極１４ｓ1およびドレイン電極１４ｄ1と電気的に接続されている。ソース電極１４ｓ1およびドレイン電極１４ｄ1は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ゲート酸化膜１２ｃは、例えばＳｉＯ2からなる。ゲート電極１２ｄは、例えば低抵抗ポリシリコン層上にＷＳｉ2等からなるシリサイド層が堆積されてなる。なお、ゲート電極１２ｄの上層および側面には、例えばＳｉＯ2からなるキャップ絶縁膜１５ａおよびサイドウォール１５ｂが形成されている。
ｎＭＯＳ１３は、半導体層５ｃの上部に形成された一対のソース領域１３ａおよびドレイン領域１３ｂと、半導体層５ｃ上に形成されたゲート酸化膜１３ｃと、その上に形成されたゲート電極１３ｄとを有している。なお、ｎＭＯＳ１３の形成領域における半導体層５ｃには、ｐ形不純物のホウ素が導入されている。
ソース領域１３ａおよびドレイン領域１３ｂは、それぞれ低濃度領域１３ａ1,１３ｂ1とその外側の高濃度領域１３ａ2,１３ｂ2とからなり、ｐＭＯＳ１２と同様の構造となっている。その低濃度領域１３ａ1,１３ｂ1および高濃度領域１３ａ2,１３ｂ2には、例えばｎ形不純物のリンまたはＡｓが導入されている。
このソース領域１３ａおよびドレイン領域１３ｂの高濃度領域１３ａ2,１３ｂ2の底部も、絶縁層５ｂに達する程度に形成されている。これにより、ｎＭＯＳ１３のソース領域１３ａおよびドレイン領域１３ｂと半導体基板５ａとの間の容量（拡散容量）を大幅に低減することが可能な構造となっている。そして、本実施の形態４のｎＭＯＳ１３の構造では、そのソース領域１３ａおよびドレイン領域１３ｂの下層に前記実施の形態１等の構造で示すような半導体層が介在されないので、前記実施の形態１等で説明したｎＭＯＳ１３よりも拡散容量を下げることが可能となっている。これらの理由は、上記ｐＭＯＳ１２と同じなので説明を省略する。
このようなｎＭＯＳ１３のソース領域１３ａおよびドレイン領域１３ｂは、それぞれソース電極１４ｓ2およびドレイン電極１４ｄ2と電気的に接続されている。ソース電極１４ｓ2およびドレイン電極１４ｄ2は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ゲート酸化膜１３ｃは、例えばＳｉＯ2からなる。ゲート電極１３ｄは、例えば低抵抗ポリシリコン層上にＷＳｉ2等からなるシリサイド層が堆積されてなる。ゲート電極１３ｄの上層および側面には、例えばＳｉＯ2からなるキャップ絶縁膜１５ａおよびサイドウォール１５ｂが形成されている。
以上のようなＳＯＩ基板５上には、図２７および図２８に示すように、例えばＳｉＯ2からなる絶縁膜１６が堆積されており、これによって配線１０ａ，１０ｂ，１０ｅ，１０ｆ、ソース電極１４ｓ1,１４ｓ2およびドレイン電極１４ｄ1,１４ｄ2が被覆されている。さらに、その絶縁膜１６上には、例えばＳｉＯ2膜またはＳｉＯ2膜上に窒化シリコン膜が堆積されてなる表面保護膜１７が堆積されており、これによって配線１０ｄ（図２６参照）等が被覆されている。
このように、本実施の形態４においては、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
(1).内部回路領域におけるｐＭＯＳ１２およびｎＭＯＳ１３の拡散容量を前記実施の形態１よりも下げることができるので、ｐＭＯＳ１２およびｎＭＯＳ１３ゲート入力容量を下げることができ、ｐＭＯＳ１２およびｎＭＯＳ１３で構成されたＣＭＯＳ回路のスイッチング特性を向上させることが可能となる。
(2).保護回路用のダイオードＤ1,Ｄ2の拡散容量を前記実施の形態１よりも下げることができるので、半導体集積回路装置の全体的な拡散容量を下げることが可能となる。
(3).上記(1),(2)により、半導体集積回路装置の動作速度を向上させることが可能となる。
次に、本発明の他の実施の形態５を図２９および図３０によって説明する。なお、本実施の形態５においては、半導体チップの構成、保護回路の回路構成およびＳＯＩ基板の製造方法は前記実施の形態１，２と同じなので説明を省略する。
本実施の形態５における入力保護回路の回路図を図２９に示す。本実施の形態５においては、入力保護回路３が、ダイオード接続された２つのＭＯＳトランジスタ（第１のＭＩＳトランジスタ）Ｑ5およびＭＯＳトランジスタ（第２のＭＩＳトランジスタ）Ｑ6を有している。
この入力保護回路３のＭＯＳトランジスタＱ5は、そのゲート電極が電源用配線ＶCCに接続された状態で、電源用配線ＶCCと出力用のＣＣＢバンプ電極２との間に電気的に接続されている。
また、ＭＯＳトランジスタＱ6は、そのゲート電極が電源用配線ＶEEに接続された状態で、出力用のＣＣＢバンプ電極２と電源用配線ＶEEとの間に電気的に接続されている。
次に、このような入力保護回路３を含む半導体集積回路装置の要部断面図を図３０に示す。図３０には、その左側に入力保護回路が示され、その右側に内部回路が示されている。なお、内部回路については前記実施の形態４と同じなので説明を省略する。
本実施の形態５においては、入力保護回路３を構成するＭＯＳトランジスタＱ5,Ｑ6のチャネル領域直下の絶縁層５ｂが除去されている。したがって、前記実施の形態１と同じ効果を得ることが可能となっている。
ＭＯＳトランジスタＱ5,Ｑ6は、共に、例えばｎチャネル形のＭＯＳトランジスタからなり、半導体領域２５Ａ,２６Ａと、ソース領域（第１ｎ形半導体領域、第２ｎ形半導体領域）２５ａ,２６ａおよびドレイン領域（第１ｎ形半導体領域、第２ｎ形半導体領域）２５ｂ,２６ｂと、ゲート酸化膜２５ｃ,２６ｃと、ゲート電極２５ｄ,２６ｄとを有している。なお、ソース領域２５ａ,２６ａおよびドレイン領域２５ｂ,２６ｂの間がチャネル領域となっている。
ソース領域２５ａ,２６ａおよびドレイン領域２５ｂ,２６ｂは、それぞれ低濃度領域２５ａ1,２５ｂ1,２６ａ1,２６ｂ1および高濃度領域２５ａ2,２５ｂ2,２６ａ2,２６ｂ2を有している。この低濃度領域２５ａ1,２５ｂ1,２６ａ1,２６ｂ1および高濃度領域２５ａ2,２５ｂ2,２６ａ2,２６ｂ2には、例えばｎ形不純物のリンまたはＡｓが含有されている。
このソース領域２５ａ,２６ａおよびドレイン領域２５ｂ,２６ｂにおける高濃度領域２５ａ2,２５ｂ2,２６ａ2,２６ｂ2の底部は、絶縁層５ｂに達する程度に形成されている。したがって、本実施の形態５によれば、前記実施の形態４のｐＭＯＳ１２（図２８参照）と同じ理由により、入力保護回路用のＭＯＳトランジスタＱ5,Ｑ6の拡散容量も低減することが可能となっている。
このようなＭＯＳトランジスタＱ5,Ｑ6のソース領域２５ａ,２６ａおよびドレイン領域２５ｂ,２６ｂは、それぞれソース電極１４ｓ3,１４ｓ4およびドレイン電極１４ｄ3,１４ｄ4と電気的に接続されている。このソース電極１４ｓ3,１４ｓ4およびドレイン電極１４ｄ3,１４ｄ4は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
そして、ＭＯＳトランジスタＱ5,Ｑ6のソース電極１４ｓ3とドレイン電極１４ｄ4とは、配線１０ｇによって電気的に接続されている。この配線１０ｇは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
ゲート酸化膜２５ｃ,２６ｃは、例えばＳｉＯ2からなる。また、ゲート電極２５ｄ,２６ｄは、例えば低抵抗ポリシリコン層上にＷＳｉ2等からなるシリサイド層が堆積されてなる。ゲート電極２５ｄ,２６ｄの上層および側面には、例えばＳｉＯ2からなるキャップ絶縁膜１５ａおよびサイドウォール１５ｂが形成されている。
このように、本実施の形態５によれば、以下の効果を得ることが可能となる。
(1).保護回路用のＭＯＳトランジスタＱ5,Ｑ6の下層の絶縁層５ｂを除去したことにより、ＭＯＳトランジスタＱ5,Ｑ6がブレークダウンした際に生じた熱を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができるので、その熱の放熱性を向上させることが可能となる。
(2).保護回路用のＭＯＳトランジスタＱ5,Ｑ6の下層の絶縁層５ｂを除去したことにより、静電気等によりＭＯＳトランジスタＱ5,Ｑ6に流れた電流を、絶縁層５ｂの除去領域を通じて支持用の半導体基板５ａ側にも逃がすことができ、ＭＯＳトランジスタＱ5,Ｑ6に電界が集中するのを防ぐことができるので、そのＭＯＳトランジスタＱ5,Ｑ6の静電破壊耐性を向上させることが可能となる。
(3).ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、拡散容量や配線・基板間容量の大幅な増大を招くことなく、上述の効果を得ることが可能となる。
(4).内部回路領域におけるｐＭＯＳ１２およびｎＭＯＳ１３の拡散容量を前記実施の形態１よりも下げることができるので、ｐＭＯＳ１２およびｎＭＯＳ１３のゲート入力容量を下げることができ、ｐＭＯＳ１２およびｎＭＯＳ１３で構成されたＣＭＯＳ回路のスイッチング特性を向上させることが可能となる。
(5).保護回路用のＭＯＳトランジスタＱ5,Ｑ6の拡散容量を前記実施の形態１よりも下げることができるので、半導体集積回路装置の全体的な拡散容量を下げることが可能となる。
(6).上記(3)〜(5)により、半導体集積回路装置の動作速度を向上させることが可能となる。
(7).ＳＯＩ基板５の絶縁層５ｂを部分的に除去しただけで、他の領域には絶縁層５ｂが残されているので、上層の半導体層５ｃに大幅な段差が生じることもない。したがって、下地段差に起因する配線断線等のような不良の発生を防止することが可能となる。
(8).上記(1)〜(7)により、半導体集積回路装置の信頼性を確保したまま、半導体集積回路装置の動作速度を向上させることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１〜５に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態１においては、静電保護素子としてダイオードを用いた場合について説明したが、これに限定されるものではなく、例えば静電保護素子をラテラルバイポーラトランジスタで構成しても良い。
また、前記実施の形態２においては、第１の半導体基板の上部に絶縁層を形成する方法としてＬＯＣＯＳ法および研磨法を用いた場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば次のようにしても良い。
すなわち、まず、第１の半導体基板の所定平面位置に酸素イオンをイオン注入法で導入した後、その半導体基板に対してアニール処理を施すことにより、その半導体基板における酸素イオンの導入領域のみに絶縁層を選択的に形成する。続いて、その半導体基板の上面を、絶縁層５ｂの上部が露出するまでドライエッチング法等によってエッチング除去することにより、上部に絶縁層の設けられた第１の半導体基板を形成する。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサを有する半導体集積回路装置に適用した場合について説明したが、これに限定されず種々適用可能であり、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static RAM）等のようなメモリ回路を有する他の半導体集積回路装置または論理付ＳＲＡＭ等のような他の半導体集積回路装置に適用することも可能である。
産業上の利用可能性
以上のように、本発明の半導体集積回路装置およびその製造方法は、例えば移動体通信機器、電子計算機またはビデオカメラ等のような小形電子機器に内蔵される半導体集積回路装置およびその製造方法に用いて好適なものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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