(57)【特許請求の範囲】
【請求項１】
低エネルギ書込モードフラッシュＥＥＰＲＯＭ（１０；５０；７０）であって、
行（１６）および列（１８）に基板上に形成されたフローティングゲートフラッシュＥＥＰＲＯＭメモリセル（１４；５４；７４）のアレイ（１２；５２；７２）を含み、各セル（１４；５４；７４）はソース（２０）と、ドレイン（２２）と、前記ソースおよびドレイン間のチャネル（２４）と、前記ソースおよびドレイン間を前記チャネル上に延びるフローティングゲート（２６）と、前記ソースおよびドレイン間を前記フローティングゲート（２６）上に延びるコントロールゲート（２８）とを有し、各行（１６）の前記コントロールゲート（２８）はそれぞれ対応のワード選択線（３０）に接続され、前記メモリセルの少なくとも１つの行のメモリセルソースは共通ソース線（３２）に結合され、各列の前記メモリセルドレインはそれぞれ対応のビット選択線（３４）に接続され、
前記メモリセル（１４；５４；７４）は、選択されたメモリセルの前記フローティングゲートの中へのホットキャリア注入によってセルプログラミングを最適化するために、前記ドレインおよびチャネルのそれぞれのドーパントのドーピングは、ドーズ量が４．０から８．０×１０15ｃｍ-2および２．２から５．４×１０13ｃｍ-2の範囲であり、さらに
前記共通ソース線に結合され、前記メモリセルあたりのプログラミングドレイン電流を１０μＡ未満に制限するための電流制限回路（３６）を含み、前記制限されたセルドレイン電流により、高いプログラミング効率がもたらされ、前記プログラミング効率は、前記ドレイン電流の、プログラミング時に前記フローティングゲートに流入する電流に対する比であると定義され、
前記選択された行のメモリセルは、１００μＳ未満の予め定められた値を有する短縮した行プログラミング間隔内でプログラム可能であり、
それにより前記制限されたドレイン電流および短縮した行プログラミング間隔が、前記フラッシュＥＥＰＲＯＭの低エネルギ書込動作モードを規定する、低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項２】
１０２４個のセルを有しかつページを規定する少なくとも１つの行のメモリセルをさらに含む、請求項１に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項３】
前記プログラミング効率が１０-6から１０-4までの範囲である、請求項１に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項４】
前記ソースおよび共通ソース線（５６）が寄生容量を規定し、前記フラッシュＥＥＰＲＯＭが、前記プログラミングドレイン電流のＡＣ成分を最小にするために、前記プログラミングドレイン電流の選択メモリセルへ供給れるときには前記規定された寄生容量のプリチャージが完了するように、前記規定された寄生容量をプリチャージするための手段（６０）をさらに含む、請求項１に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項５】
＋Ｖｃｃ入力線からドレインプログラミング電圧レベルを引出すために接続された少なくとも１つのチャージポンプ（８６）をさらに含む、請求項１に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項６】
前記ドレインプログラミング電圧レベルが６．５ＶＤＣと６．８ＶＤＣとの間であり、チャネルドーズが２．２×１０13ｃｍ-2である、請求項５に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項７】
前記ドレインプログラミング電圧レベルが５．１ＶＤＣと５．５ＶＤＣとの間であり、チャネルドーズが４．６×１０13ｃｍ-2である、請求項５に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項８】
前記ドレインプログラミング電圧レベルが５．０ＶＤＣと５．２６ＶＤＣとの間であり、チャネルドーズが５．４×１０13ｃｍ-2である、請求項５に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項９】
前記メモリセルドレインは、ドレインドーズが４×１０15ｃｍ-2である、請求項５に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項１０】
前記メモリセルドレインは、ドレインドーズが６×１０15ｃｍ-2である、請求項５に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項１１】
前記メモリセルドレインは、ドレインドーズが８×１０15ｃｍ-2である、請求項５に記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【請求項１２】
フラッシュＥＥＰＲＯＭメモリシステムであって、
請求項１から１１のいずれかに記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭを含み、各メモリセルは、Ｎ＋ドレイン領域とＮ＋ソース領域とを有し、前記メモリセルの行がページを形成し、さらに
データ入力線（２６４）上にデータを受取るために接続されかつ少なくとも１ページのデータを一時的に記憶するためのキャッシュバッファ（２６２）を含み、前記キャッシュバッファは、プログラミングサイクル時に少なくとも１ページのビット線を制御するためのデータ出力線を有し、さらに
前記データ入力線上に受取られたデータを前記キャッシュバッファの別個の場所に記憶し、かつ一度に１ページずつ前記キャッシュバッファの内容をアクセスして前記プログラミングサイクルの間前記ビット線を制御し、前記キャッシュバッファからの１ページのデータを前記メモリセルのアレイの選択されたページに書込むためのアドレスおよび制御論理回路（２６６，２６８）を含む、フラッシュＥＥＰＲＯＭメモリシステム。
【請求項１３】
前記共通ソース線（３２）が浮遊容量を有し、前記各メモリセル（１４）がＮ型ソース領域と、チャネル領域と、Ｎ型ドレイン領域とを含み、メモリセルドレイン接合部を規定し、前記各ドレイン接合部はホットキャリア注入のために前記濃いドーピングによって最適化され、前記各メモリセルは前記セルドレイン接合部から前記フローティングゲートの中にホット電子を注入することによってプログラム可能であり、
＋Ｖｃｃ入力線と、
前記＋Ｖｃｃ入力線に接続されて、ビット選択線（８４）を介して予め定められたドレイン電圧レベルを選択された行の前記メモリセルに与えるための少なくとも１つのチャージポンプ（８６）と、
前記共通ソース線に結合され、前記共通ソース線の寄生容量のプリチャージが前記ドレイン電圧が前記選択された行のメモリセルに与えられるときに完了するように、前記共通ソース線の浮遊容量を予め定められたソース電圧レベルにプリチャージするためのソース線プリチャージ回路（６０）とを含み、
前記プログラミングドレイン電流は前記少なくとも１つのチャージポンプ（８６）によって供給される、請求項１から３および６から１１のいずれかに記載の低エネルギ書込モードフラッシュＥＥＰＲＯＭ。
【発明の詳細な説明】
発明の背景
発明の分野
この発明はホットキャリア注入プログラマブルフラッシュＥＥＰＲＯＭに関し、特に、少なくとも１０２４個のメモリセルのチャージポンププログラミングを可能にする低エネルギプログラミングモードで動作するフローティングゲートメモリセルに関する。
関連技術の説明
フラッシュＥＥＰＲＯＭは固体メモリであり、基板上に形成されたメモリセルの行および列のアレイに情報を記憶する。各セル内のフローティングゲート構造の中にホットキャリアを注入するとセルがプログラミングされる。現在、セルのプログラミングに必要な内部動作電圧は、たとえば＋５ＶＤＣなどの基本的なチップ電源電圧から引出される。アリトメ他（Aritome et al.）による「フラッシュメモリセルの信頼性の問題」（“Reliability Issues of Flash Memory Cells”）と題された論文には、ＥＥＰＲＯＭの開発に関する興味深い歴史の概要が記載されており、これは１９９３年５月に出版されたＩＥＥＥ会報第８１巻５号の７７６頁に見出され、引用によって援用される。
これらの有用な記憶装置は、特にラップトップコンピュータおよびハンドヘルドデバイスなどの、他の固体メモリおよび回転メモリとの大接戦の競争において成功を収めている。しかし、このような成功にもかかわらず、書込時のデータ転送速度が低いため、さらに市場で受入れられるには限界があった。書込速度を制限している要因の１つとしては、１つのセルにつき平均で３００−５００μＡのプログラミング電流をもたらす内部電源の必要性が挙げられる。典型的に、オンチップ電源は一度におよそ８つ以上のセルにプログラミング電流を供給することが不可能である。従来のセルは約１μＳでプログラミングされるため、結果として得られたデータ転送速度は低すぎ、市場シェアを急速に拡大するフラッシュＥＥＰＲＯＭを可能にし得る帯域幅に対処できない。
近年、いずれも引用によって援用される、１９９１年８月２１日に発行された米国特許第５，０４２，００９号および１９８８年のＩＥＤＭ技術ダイジェスト（IEDM Tech.Dig.）の４３６頁から４３９頁の「５ボルトの高密度ポリ−ポリ消去フラッシュＥＰＲＯＭセル」（“A 5 Volt High Density Poly-Poly Erase Flash EPROM Cell”）と題された論文において、カゼロニアン他（Kazerounian et al.）によって、およそ１μＡのプログラミング電流を有するフラッシュメモリセルが開示されている。このような電流レベルでは、必要な高電圧を供給するようオンチップチャージポンプを用いて一度に８つより多いセルをプログラミングすることが可能である。このセルは、多数のセルを一度に書込むことによって高データ速度で動作可能なフラッシュＥＥＰＲＯＭメモリの実現を示す。
カゼロニアン他の引用例は、ソース領域付近のチャネル内に別個のドーピング区域を必要とするスプリットゲート構造を教示している。セルの動作には、ゲートのランプ、高ドレイン電圧またはゲートのパルス化などの特殊のバイアス機構の応用が必要である。カゼロニアン他は、低プログラミング電流から得られる利益にもかかわらず、セルの実際的な有用性を制限している。
ゲートおよびドレインの従来のバイアスに依存する、従来のスタックゲートセル構造の実際的な利点を確保したままで、超低プログラミング電流の利益を得ることが望ましい。さらに、超低プログラミング電流を利用して、同時にプログラム可能なセルの数を増やして書込速度を増加することが望ましい。そして最後に、プログラミング間隔が１ｍＳよりもかなり短いメモリセル構造を提供することが望ましい。
発明の概要
この発明の目的は、スタックゲートセル構造を有し、ホットキャリアのチャネルホット注入に依存して低ドレイン電流レベルでプログラミングするためのフラッシュＥＥＰＲＯＭを提供することである。
この発明のさらなる目的は、１０μＡ未満のセルプログラミングドレイン電流を有する当該メモリを提供することである。
この発明のさらなる目的は、１００μＳ未満のセルプログラミング時間を有する当該メモリを提供することである。
以上の目的および以下に説明されて明らかになるであろう目的によると、この発明に従った低エネルギ書込モードフラッシュＥＥＰＲＯＭは、
基板上に行および列において構成されたフローティングゲートフラッシュＥＥＰＲＯＭメモリセルのアレイを含み、各セルはソースと、ドレインと、ソースおよびドレイン間のチャネルと、チャネル上でソースおよびドレイン間に延びるフローティングゲートと、フローティングゲート上でソースおよびドレイン間に延びるコントロールゲートとを有し、それぞれの行のコントロールゲートはそれぞれのワード選択線に接続され、少なくとも１つの行のメモリセルのメモリセルソースは共通のソース線に結合され、それぞれの列のメモリセルドレインはそれぞれのビット選択線に接続され、
メモリセルが濃いコアドーピングを有し、それにより、選択されたメモリセルのフローティングゲートの中へのホットキャリア注入によってセルのプログラミングを最適化するために、ドレインおよびチャネルがそれらのそれぞれのドーパントの濃いドーピングを有することを特徴とし、さらに
メモリセルあたりのプログラミングドレイン電流を１０μＡ未満に制限するための回路を含み、この制限されたセルドレイン電流によりプログラミング効率が結果として高まり、ここでプログラミング効率は、ドレイン電流の、プログラミング時にフローティングゲートの中に流れる電流に対する比であると定義され、
選択された行のメモリセルは、１００μＳ未満の範囲の予め定められた値を有する短い行プログラミング間隔内でプログラミング可能であり、
それにより、制限されたドレイン電流および短縮された行プログラミング間隔がフラッシュＥＥＰＲＯＭに低エネルギの書込動作を規定する。
好ましい実施例において、選択された行のメモリセルは１０２４個のセルを含み、メモリセルのページを規定する。好ましい実施例はキャッシュバッファとアドレスとコントロール論理とをさらに含み、このコントロール論理はコンピュータバスからデータのページを受取り、キャッシュバッファにデータを一時的に記憶し、さらにキャッシュバッファからの一時的に記憶されたデータを１０２４個のセルからなる１ページとして、選択された行のメモリセルに同時に書込むためのものである。
好ましい実施例は、＋Ｖccのデバイス入力線から内部プログラミング電圧を引出すためにチャージポンプを用いる。
好ましい別の実施例は、各メモリセルのチャネルおよびドレイン領域の選択的に濃いドーピングを含む。ドーピングにより、＋Ｖccレベル未満のプログラミングドレイン電圧での動作が可能になる。
この発明の利点は、超低電力で動作可能なスタックゲートフラッシュＥＥＰＲＯＭを提供することである。
この発明の利点はまた、その低エネルギ書込モードのおかげで、チップ＋Ｖcc入力線によって動作するオンチップチャージポンプからセル書込電流を引出しながら、少なくとも１０２４個のセルからなる完全なページを書込むことが可能である当該メモリを提供することである。
【図面の簡単な説明】
この発明の目的および利点をさらに理解するために、添付の図面と関連して読まれる以下の詳細な説明が参照されるであろう。図面において、類似した部分には類似した参照符号が記され、
図１は、この発明の１つの局面に従った低エネルギ書込モードフラッシュＥＥＰＲＯＭを示す部分的な概略図である。
図２は、あるクラスの低エネルギ書込モードメモリセルに関するプログラミング効率とドレイン−ソース電圧との関係を示すグラフ図である。
図３は、この発明の別の局面にしたがった、ソース線の寄生容量をプリチャージするための回路を示す部分的な概略図である。
図４は、この発明のある局面に従った、メモリセルにプログラミングドレイン電圧を与えるためのチャージポンプを示す部分的な概略図である。
図５および図５Ａは、メモリセルのしきい値電圧と選択されたメモリ電流でのプログラミング間隔の接続時間との関係を示すグラフ図である。
図６は、この発明のある局面に従った、低エネルギ書込モードフラッシュＥＥＰＲＯＭのプログラミングドレイン電圧およびプログラミング間隔に関して、コアドーピングの効果を示すグラフ図である。
図７は、プログラミングドレイン電圧およびセルプログラミング間隔に関して、ドレイン領域のドーピング効果を示すグラフである。
図８は、この発明のある局面に従った、スタックゲートフラッシュＥＥＰＲＯＭメモリセルを示す図である。
図９は、この発明に従った、低エネルギ書込フラッシュＥＥＰＲＯＭメモリシステムの部分的な概略図である。
好ましい実施例の説明
さて、図１を参照してこの発明を説明する。図１は、全体が符号１０で示される低エネルギ書込モードフラッシュＥＥＰＲＯＭの１つの局面を示す部分的な概略図である。ＥＥＰＲＯＭ１０は、行１６および列１８に形成されたスタックゲートフラッシュＥＥＰＲＯＭメモリセル１４のアレイ１２を含む。
各メモリセル１４はソース２０と、ドレイン２２と、ソース２０およびドレイン２２間のチャネル領域２４と、チャネル領域２４上にソース２０およびドレイン２２間に延びるフローティングゲート２６と、フローティングゲート２６上に延びるコントロールゲート２８とを含む。それぞれの行１６の各メモリセルのコントロールゲート２８は、それぞれの行選択線３０に接続される。少なくとも１つの行１６のメモリセル１４のソース２０は共通ソース３２に接続される。それぞれの列１８内の各セル１４のドレイン２２は、それぞれのビット選択線３４に接続される。共通ソース３２は回路３６に接続され、この回路はプログラミング時に各メモリセル１４のセル電流を１０μＡ未満に制限する。
メモリセル１４は、ドレイン−チャネル接合部からの電子をフローティングゲート２６の中にホットキャリア注入することによりプログラミングされる（引用によって援用されるハダッド他（Haddad et al.）の米国特許第５，０７７，６９１号）。チャネルおよびドレインのドーピングは、プログラミングドレイン電電圧を低減し、かつプログラミング間隔とも呼ばれるチャージ時間を改善するよう濃くなる。
実験結果によると、２．２から５．４×１０13＃ｃｍ-2の範囲のドーズを有するチャネルドーピングおよび４．０から８．０×１０15＃ｃｍ-2の範囲のドーズを有するドレインドーピングにより、＋６ＶＤＣ未満のドレイン電圧において２０μＳから１００μＳまでの範囲のプログラミング間隔が可能となることがわかっている。セルプログラミング電流が１０μＡ未満でありかつプログラミング間隔が２０μＳから１００μＳまでと短ければ、低エネルギ書込モードとも呼ばれる超低エネルギプログラミングモードが得られる。
典型的なチップ電源電圧レベル（すなわち＋５ＶＤＣ）に近いドレイン電圧および制限されたプログラミングセル電流での動作により、プログラミング電流を与えるためにオンチップチャージポンプの使用が可能となる。低エネルギ書込モードはまた、少なくとも１０２４個のセルのページ全体が１つのプログラミング間隔内でプログラミングできるようにする。
セルプログラミング電流制限回路３６は、この技術分野の当業者には自明であろう多くの方法によって実現可能である。たとえば、非常に高い抵抗を有する一連の抵抗器を用いてもよい。これに代えて、セルプログラミング電流を制限するよう定電流供給装置を用いてもよい。
出願人の実験では、セルプログラミング電流を減らしてもフローティングゲート２６のチャージに利用できるホットキャリアの数は低減しないことが明らかとなっている。実際にそれは逆効果である。図２は、２つのレベルのセル電流でのプログラミング効率とドレインソース間電圧との関係をグラフで示す。グラフは全体が符号４０で示され、縦軸４２を有し、この縦軸４２は、（基本的にはセル電流である）プログラミングドレイン電流ＩPの、プログラミング時にフローティングゲート２６の中に流れる電流、すなわちＩG（注入電流）に対する比であると定義されるプログラミング効率を表わす。ドレインソース間電圧は横軸４４に沿って示される。２つの曲線が示される。下の曲線４６はおよそ１００μＡのセル電流に対応する。２つ目の曲線４８は、およそ１０μＡのセルプログラミング電流に対応する。図２は、セル電流を一桁減らすと、プログラミング効率が一桁向上することを示す。図２の情報に基づくと、注入電流はセル電流と直接関係しないことが認識され、この図２は、セルプログラミング電流がかなり減るとプログラミング間隔の短縮が可能であることを示す。
この発明はセルプログラミング電流を１０μＡ未満に制限し、実験では、この発明の特徴を用いると１０-6から１０-4までの範囲のプログラミング効率が得られることがわかった。
プログラミングセル電流にはＤＣ成分およびＡＣ成分の両方が含まれる。ＤＣ成分を制限するよう、セルのプログラミングを制限する電流が最適化されるが、それでもなおＡＣ成分を制御するかまたは最小にする必要があり、さもなくば低エネルギ動作は達成できない。ＡＣ成分は主に、各セルソース２０および共通ソース３２に関する寄生容量をチャージした結果として得られる。図３は、全体が符号５０で示される、この発明の別の局面に従った低エネルギ書込モードフラッシュＥＥＰＲＯＭの部分的な概略図を示す。
ＥＥＰＲＯＭ５０は行５３および列に形成されかつ共通ソース５６を有するスタックゲートメモリセル５４および５５のアレイ５２を含む。共通ソース５６は寄生容量５８を有する。ＥＥＰＲＯＭ５０は回路６０を含み、この回路はプログラミング間隔の開始時に寄生容量５８をプリチャージするために接続される。このように、セル電流のＡＣ成分が最小になり、オンチップチャージポンプがセルプログラミング電流を与えることができる。
セルプログラミング電流がスタックゲートメモリセル５４および５５に印加されるときには寄生容量５８は既にチャージされており、スタックゲートメモリセル５４および５５の均一なプログラミングが可能になる。均一なプログラミングが必要でない用途には、プログラミングされるセルのソースをプリチャージするためにプログラミングパルスを用いることができる。共通ソース５６への寄生容量５８をプリチャージしないことによりかなりの時間が節約できる。
共通ソース５６の寄生容量５８をチャージするための代替的な方法ではプリチャージ回路６０を用いない。その代わりに、ビット選択線３４（図１）のそれぞれのグループを順次活性化することにより、選択された行のメモリセル５３をセルのグループ毎にプログラミングする。このようにすると、１つ目のグループのセルのプログラミング時に容量５８を徐々にチャージし、その後残りのセルを同時にプログラミングすることができる。たとえば、選択された行５３には１０２４個のセル５４および５５があり、容量５８が徐々にチャージされると８つのセルのいくつかのグループの各々がプログラミングされるものとする。この場合、残りのセル、たとえば１０００個のセルが単一のグループとしてプログラミングされる。
たとえば＋５ＶＤＣなどのチップ＋Ｖcc入力線から直接セルプログラミング電流を引出すオンチップチャージポンプの使用を参照する。図４は、この発明の別の局面に従った、全体が符号７０で示される低エネルギ書込モードフラッシュＥＥＰＲＯＭを示す部分的な概略図である。
ＥＥＰＲＯＭ７０は、電気的に消去可能な記憶媒体をもたらすよう行７６および列７８に形成されたスッタクゲートメモリセル７４のアレイ７２を含む。アレイ７２はそれぞれの行選択線８０と、共通ソース８２と、それぞれのビット選択線８４と、選択されたセル７４にプログラミング電流を与えるために接続されたオンチップチャージポンプ８６とを含む。チャージポンプ８６はチップ＋Ｖcc電源から動作電力を引出す。
典型的に、チャージポンプ８６は、プログラムされるセル７４のビット選択線８４によってセルプログラミング電流を供給するために接続される。チャージポンプ８６は線８４に比較的一定の電圧を維持するよう設計され、セルのページ全体までプログラミング電流を与え得る。過度なセルプログラミング電流は、よく調整されたドレインプログラミング電圧を供給するチャージポンプの有用性を損なうため、低セルプログラミング電流を維持することが重要である。
（図１の）フローティングゲートメモリセル１４はフローティングゲート２６をチャージして、セルのしきい値電圧、すなわちコントロールゲート２８に印加された電圧を増加させ、ドレイン２２とソース２０との間でセルに電流が流れるようにすることによってプログラミングされる。まだプログラミングされていないセルのしきい値電圧は低いが、プログラミングされているセルのしきい値電圧は高い。しきい値電圧の変化はセルの読出動作時に、後に検出可能である。低エネルギ書込モードでセルを動作するためには、セルの電圧しきい値を所望量だけ増加するために必要な時間を最小にする必要がある。また、プログラミング間隔（しきい値電圧を所望量増加するためのチャージ時間）の持続時間を短くすれば、書込時のデータ転送速度の増加が可能となり、さらに有用な製品が製造できる。
図５では、全体が符号９０で示されるグラフ図が示され、これは図示されるようにセルのしきい値電圧とチャージ時間との関係を示す。グラフ９０は、しきい値電圧Ｖtsを規定する縦軸９２と、対数目盛りによって秒単位でチャージ時間を規定する横軸９４とを有する。３つの曲線９６、９８および１００は、それぞれ１６μＡ、４μＡおよび１μＡのセルプログラミング電流におけるセルのしきい値電圧とプログラミング時間との、実験によって定められた関係を示す。これらの３つの曲線によって示されるように、プログラミング効率が高いにもかかわらず、プログラミングのためのホットキャリアの生成はセル電流から完全に独立しているわけではない。一般に、セル電流が多ければセルのプログラミング時間は短い。図５に示されるように、２０μＳから１００μＳ（４μＡから１６μＡ未満のセル電流では１００μＳ未満）までの範囲の間隔で４２個のセルすべてがプログラミングされる。
特に図５Ａを参照して、ページ書込プログラミングの一例が示される。３μＡ以下のチャネル電流を用いると約１００μＳで１０２４個のセルのページ全体がプログラミングされる。
上述のとおり、実験結果によると、コアドーピングが濃いとプログラミング間隔の持続時間が短縮され、低ドレイン電圧での動作が可能となることがわかる。図６はプログラミングドレイン電圧に関するチャネルドーピングの効果を示すグラフ図であり、図７はプログラミング間隔の持続時間に関するドレインドーピングの効果を示すグラフ図である。これらの図に示される結果は出願人によって行なわれた実験から得られたものである。
図６は、全体が符号１１０で示されるグラフを示す。グラフ１１０はメモリセルソースプルアップ電圧を規定する縦軸１１２と、秒単位でプログラミング時間を示す横軸１１４とを有する。グラフ１１０は３つの曲線１１６、１１８および１２０を有し、これらの曲線は、セルソースプルアップ電圧の対応する減少によって示される、メモリセルしきい値電圧の所望の増加が、チャネルドーピングを濃くすることにより改善することを示す。また、チャネルドーピングが濃くなると、ドレイン電圧が下がる。
曲線１１６は、２．２×１０13＃ｃｍ-2に等しいドーズ量のチャネルドーピングに対応する。ドレイン電圧は６．８Ｖである。曲線１１８は、４．６×１０13＃ｃｍ-2に等しいドーズ量のチャネルドーピングに対応する。ドレイン電圧は５．３Ｖである。曲線１２０は、５．４×１０13＃ｃｍ-2に等しいドーズ量のチャネルドーピングに対応する。ドレイン電圧は５．１６Ｖである。
図７は、全体が符号１３０で示されるグラフを示す。グラフ１３０は、セルプログラミングドレイン電圧を規定する縦軸１３２と、図６で用いられたものと同じセルプログラミング時間を規定する横軸１３４とを有する。３つの曲線１３６、１３８および１４０は、それぞれ８×１０15＃ｃｍ-2、６×１０15＃ｃｍ-2および４×１０15＃ｃｍ-2の増加ドーズ量を有するドレイン領域における、およそ１００μＳのセルプログラミング間隔時のドレイン電圧の低下に対応する。ドレイン電圧の低下は、プログラミングに必要なセルしきい値電圧の増加に対応する。図７は、ドレイン領域のドーピングの増加はセルプログラミング時間の増加に直接的に解釈されることが示されている。
図８は、全体が符号２００で示される低エネルギ書込モードフラッシュＥＥＰＲＯＭメモリシステムの１つのフローティングゲートセルを示す図である。ＥＥＰＲＯＭ２００は基板２０２を含み、この基板２０２上には普通の行および列においてメモリセルのアレイが形成される。各セルはＮ＋ソース領域２０４と、Ｎ＋ドレイン領域２０６とを含み、ソースおよびドレイン領域は逆型のドーピングのチャネル領域２０８によって隔てられる。ソース領域２０４とドレイン領域２０６との間でチャネル領域２０８上をフローティングゲート構造２１０が延びる。コントロール２１２はフローティングゲート２１０上をソース領域２０４からドレイン領域２０６まで延びる。それぞれの列内の各セルのドレイン２０６はそれぞれのビット選択線２１４に接続される。それぞれの行内の各セルのコントロール２１２はそれぞれのページ選択線２１６に接続される。各セルのソース領域２０４は共通ソースまたは線２１８を形成する。回路２２０は共通ソースに接続されて、プログラミング効率が高くかつプログラミングサイクルが短縮される低エネルギ動作モードを規定するよう各セルのソース領域をバイアスする。
図９は、この発明の別の局面に従ったＥＥＰＲＯＭメモリシステムの部分的な概略図である。メモリシステムは全体が符号２５０で示され、行および列に配置され、１つの行につき少なくとも１０２４個のセルを含むメモリセルのアレイ２５２を有する。セルのそれぞれの列はビット選択線、たとえば線２５４および２５６によって選択される。セルのそれぞれの行はページ選択線、たとえば線２５８によって選択される。共通ソースの線２６０は少なくとも１つのページのセルのソースに接続される。メモリシステム２５０はキャッシュバッファ２６２を含み、このキャッシュバッファ２６２はデータ入力線２６４上のデータと、バッファアドレスおよびコントロール論理回路２６６からのアドレスおよびコントロール信号を受取る。アレイアドレスデコーダ２６８はアドレス入力線２７０上のメモリシステムアドレスを受け、これらをデコーディングしてページ選択線２５８を制御する。オンチップチャージポンプはメモリシステム＋Ｖcc入力線に接続され、すべてのビット選択線２５４および２５６にプログラミング電流を与える。
動作において、データは１ページ未満のグループにおいて線２６４上に受取られる。典型的に、データは８、１６、３２および６４ビットワードで受取られるであろう。これらの受取られたワードはアドレスおよびコントロール回路２６６の制御下でキャッシュバッファ２６２に記憶される。キャッシュバッファ２６２は１ページ分までのデータを記憶し、このページとは少なくとも１０２４ビット（１２８バイト）の長さを有する。キャッシュバッファ２６２の内容は一度に１ページずつ読出され、個々のビット選択信号２５４および２５６を制御する。入力線２７０上に受取られたページアドレスはデコーディングされてアレイ２５２のセルのページを選択し、ビット選択線２５４および２５６を制御するデータのページはアレイ２５２の選択されたページに書込まれる。
好ましい実施例において、１２８バイトのデータのページは１００μＳ、すなわち１．２８ＭＢ毎秒の転送速度で書込まれ、ＥＥＰＲＯＭメモリシステム２５０はオンチップチャージポンプ２７２からのプログラミング電流を駆動する。メモリシステム２５０全体は単一の＋Ｖcc入力により動作する。
以上の詳細な説明において、この発明に従ったホットキャリアページ書込フラッシュＥＥＰＲＯＭのいくつかの実施例を説明したが、以上の説明は単に例示的なものであり、開示した発明を限定するものではない。特に、ドーピングレベル、１ページあたりのセル数、セルのレイアウトおよびデバイスの他の詳細はこの発明に従うが、開示したものとは異なっていてもよい。この発明の教示はＰチャネルフローティングゲートＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴに適用することもでき、かつこの発明の範囲および精神の範囲内にあることが認識されるであろう。したがって、この発明は添付の請求の範囲によってのみ限定される。
【図１】
0003903142.tif 000002
【図３】
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【図２】
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【図４】
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【図５】
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【図６】
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【図５Ａ】
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【図７】
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【図８】
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【図９】
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