(57)【特許請求の範囲】
【請求項１】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの少なくともいずれかの面（Ｓ１〜Ｓ４）に半導体デバイス（１１）を形成し、これを３次元半導体素子（２）とし、複数の当該３次元半導体素子（２）を機械的に連結支持するとともに電気的に接続した半導体装置であって、
前記各半導体チップ（１０）に設けた貫通孔（１２）を通じて３次元半導体素子（２）を電気的に接続するにあたり、前記貫通孔（１２）に線状電極材または棒状電極材（３）を挿入すること、および同貫通孔（１２）の内壁面に導電性薄膜（９０）を形成することのいずれかによって前記３次元半導体素子（２）を電気的に接続したことを特徴とする半導体装置。
【請求項２】
前記３次元半導体素子（２）の少なくとも１つの平面において電極（５０，６０，７０）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極は平面電極（７０）であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１の３次元半導体素子に設けた前記平面電極（７０）と、第２の３次元半導体素子に設けた前記平面電極（７０）とを直接接触させることにより３次元半導体素子を電気的に接続したことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極はボンディングパッド（６０）であることを特徴とする請求項２に記載の半導体装置。
【請求項６】
第１の３次元半導体素子に設けた前記ボンディングパッド（６０）と、第２の３次元半導体素子に設けた前記ボンディングパッド（６０）とをワイヤ（６１）にてボンディングすることにより３次元半導体素子を電気的に接続したことを特徴とする請求項５に記載の半導体装置。
【請求項７】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの対向する２組の面（Ｓ１〜Ｓ４）に前記半導体デバイス（１１）を形成するとともに、前記貫通孔（１２）を、残りの対向する２面（Ｓ５，Ｓ６）に開口するように形成したことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体チップ（１０）の貫通孔（１２）に挿入する部材（３０）を管状とし、その内部に冷媒を流すようにしたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体チップ（４０）は薄肉部（４７）を有し、当該薄肉部（４７）を用いて前記半導体デバイスを構成したことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記貫通孔（１２）は断面形状が円形であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記貫通孔（１２）は断面形状が角形であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１２】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの少なくともいずれかの面（Ｓ１〜Ｓ４）に半導体デバイス（１１）を形成し、これを３次元半導体素子（２）とし、複数の当該３次元半導体素子（２）を機械的に連結支持するとともに電気的に接続した半導体装置であって、
前記３次元半導体素子（２）の少なくとも１つの平面においてバンプからなる電極（５０）が形成されており、
第１の３次元半導体素子（２ｊ）を上下に積み上げた第１の素子群（２０１）に対し、第２の３次元半導体素子（２ｋ）を上下に積み上げた第２の素子群（２０２）を上下方向においてズラして配置し、かつ、前記第１の３次元半導体素子（２ｊ）に設けたバンプ（５０）と、前記第２の３次元半導体素子（２ｋ）に設けたバンプ（５０）とを直接接合させることにより３次元半導体素子（２ｊ，２ｋ）を機械的に連結支持するとともに電気的に接続したことを特徴とする半導体装置。
【請求項１３】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの少なくともいずれかの面（Ｓ１〜Ｓ４）に半導体デバイス（１１）を形成し、これを３次元半導体素子（２）とし、複数の当該３次元半導体素子（２）を機械的に連結支持するとともに電気的に接続した半導体装置であって、
前記３次元半導体素子（２）の少なくとも１つの平面においてバンプからなる電極（５０）が形成されており、
段差（２００ａ）を有する台座（２００）における段差（２００ａ）の下の部位での上面（Ｆ１）に、第１の３次元半導体素子（２ｊ）を上下に積み上げた第１の素子群（２０１）を配置するとともに、前記台座（２００）における段差（２００ａ）の上の部位での上面（Ｆ２）に、第２の３次元半導体素子（２ｋ）を上下に積み上げた第２の素子群（２０２）を配置し、かつ、前記第１の３次元半導体素子（２ｊ）に設けたバンプ（５０）と、前記第２の３次元半導体素子（２ｋ）に設けたバンプ（５０）とを直接接合させることにより３次元半導体素子（２ｊ，２ｋ）を機械的に連結支持するとともに電気的に接続したことを特徴とする半導体装置。
【請求項１４】
前記半導体デバイス（１１）は半導体チップ（１０）の平面に形成した膜にて構成したことを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
複数の３次元半導体素子（２）を重ねて配置して柱状としたことを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
複数の３次元半導体素子（２）を重ね合わせて柱状としたものを、所定の距離（Ｌ１）をおいて複数配置したことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
半導体材料としてシリコンを用いたことを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの少なくともいずれかの面（Ｓ１〜Ｓ４）に半導体デバイス（１１）を形成し、これを３次元半導体素子（２）とし、複数の当該３次元半導体素子（２）を機械的に連結支持するとともに電気的に接続した半導体装置の製造方法であって、
前記３次元半導体素子とするための半導体ウエハ（１００）または半導体チップにおける対向する２面（Ｓ１，Ｓ２，Ｓ３，Ｓ４）を鏡面加工する工程と、
前記鏡面加工を行わなかった対向する２面（Ｓ５，Ｓ６）に開口する貫通孔（１２）を形成する工程と、
複数の半導体チップ（１０）における各チップに形成した貫通孔（１２）に線材（１５）または棒材を通す工程と、
前記線材（１５）または棒材を通した複数の半導体チップ（１０）の面を揃えた状態で、当該複数の半導体チップ（１０）を搬送する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの少なくともいずれかの面（Ｓ１〜Ｓ４）に半導体デバイス（１１）を形成し、これを３次元半導体素子（２）とし、複数の当該３次元半導体素子（２）を機械的に連結支持するとともに電気的に接続した半導体装置の製造方法であって、
前記３次元半導体素子とするための半導体ウエハ（１００）または半導体チップにおける対向する２面（Ｓ５，Ｓ６）に開口する貫通孔（１２）を形成する工程と、
前記貫通孔（１２）の開口部とならなかった対向する２面（Ｓ１，Ｓ２，Ｓ３，Ｓ４）を鏡面加工する工程と、
複数の半導体チップ（１０）における各チップに形成した貫通孔（１２）に線材（１５）または棒材を通す工程と、
前記線材（１５）または棒材を通した複数の半導体チップ（１０）の面を揃えた状態で、当該複数の半導体チップ（１０）を搬送する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記複数の半導体チップ（１０）の面揃えは、半導体チップ（１０）の貫通孔（１２）に線材（１５）または棒材を通した状態で、各半導体チップ（１０）での共通の面（Ｓ１）を基準面（Ｓ１０）に当てることにより行うことを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記搬送は、前記線材としてのワイヤ（１５）を巻き上げることによって同ワイヤ（１５）と共に前記半導体チップ（１０）を移動させることによって行うことを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記搬送は、前記各半導体チップ（１０）を転がすことによって行うことを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記搬送は、前記線材（１５）または棒材に対し前記半導体チップ（１０）を摺動可能な状態とし、線材（１５）または棒材を傾けることにより線材（１５）または棒材に沿って半導体チップ（１０）を移動させることによって行うことを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
【請求項２４】
前記搬送は、前記線材（１５）または棒材に対し前記半導体チップ（１０）を摺動可能な状態とし、風圧により線材（１５）または棒材に沿って半導体チップ（１０）を移動させることによって行うことを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
【請求項２５】
直方体をなす半導体チップ（１０）における６面（Ｓ１〜Ｓ６）のうちの少なくともいずれかの面（Ｓ１〜Ｓ４）に半導体デバイス（１１）を形成し、これを３次元半導体素子（２）とし、複数の当該３次元半導体素子（２）を機械的に連結支持するとともに電気的に接続した半導体装置の製造方法であって、
半導体チップ（４０）に形成した貫通孔（４１）における内壁面にエッチングマスクとなる膜（４２）を全面に形成するとともに、その表面側にレジスト（４３）を全面に形成する工程と、
前記半導体チップ（４０）の貫通孔（４１）に、窓（４５）を有する光ファイバ（４４）を挿入し、光ファイバ（４４）の窓（４５）からの光によりレジスト（４３）の露光を行う工程と、
前記レジスト（４３）の現像、および、当該レジスト（４３）をマスクとした前記エッチングマスクとなる膜（４２）のパターニングを行う工程と、
前記半導体チップ（４０）の貫通孔（４１）の内壁面でのマスク膜（４２）の開口部から半導体チップ（４０）を所定量だけエッチングして凹部（４６）を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスを高密度に配置した半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器は小型・軽量化が進展すると共に、より高機能・大容量が要求されている。その中で３次元デバイスは省スペースで高機能化を実現する手段として注目されており、特開平７−８６４９３号公報、特開平６−５６６５号公報、特開２０００−１０１０２０号公報、特表２００１−５０１７７９号公報等でマルチチップ構造、積層チップ構造、マルチチップのフォト工程、球状半導体チップ構造など、様々な手段が提案されている。
【０００３】
従来の３次元デバイスには、例えば特開平７−８６４９３号公報に開示されているように、デバイス基板の側面に実装技術を用いてチップを実装することにより、３次元化を実現するものが存在していた。しかしながら、特開平７−８６４９３号公報はガラス基体へのチップ実装によって高実装密度、省スペースな高機能マルチチップモジュールを実現したものであるため、ガラス基体に配線する工程とその他の面にＩＣチップを実装する工程から成り、それぞれガラス基体を単独で処理しなければならないため、高度な実装技術と多大な加工工数がかかってしまう。
【０００４】
また、ＩＣ基板の小型・高密度実装（３次元実装）技術に関し、特にＩＣチップに電極を形成する方法及びＩＣ基板の面積を縮小する技術として、特開平６−５６６５号公報が提案されている。しかしながら、特開平６−５６６５号公報は、ＩＣチップを重ねて実装する場合のチップ間の信号伝達として電極の穴あけ工程をチップ外周に行う方式であり、通常のウエハからＩＣチップを作成し、それを多重に実装する方式であるため、ＩＣチップの外周に電極を取り出すためにはいくつもの穴をあけなければならず、また、ウエハに貫通孔を形成する工程がウェットエッチングやドライエッチング工程である場合、ＩＣ回路形成後に穴あけするとパーティクル等によるピンホールや金属配線の断線などが発生しやすく、ＩＣ回路形成前に穴あけすると、貫通孔形成用レジストやパーティクルを残留させてしまう。更に、ウエハに貫通孔を形成する場合、ウエハの厚さによってはエッチング時間が長時間になり現実的ではなく、小径穴では接続金属棒の形成が困難になり実装技術が困難で現実的でない。
【０００５】
また、特開２０００−１０１０２０号公報ではデバイスを３次元的に形成する際、デバイスチップの側面等に半導体の成膜プロセス技術を用いて新たなデバイスを構築することにより、デバイスの３次元化、高密度化、高集積化を図ることが提案されている。しかしながら、この特開２０００−１０１０２０号公報では、ダイシング、スクライビング、ワイヤーソーによるウエハ切断にてチップ化されるため、その切断面は加工歪が残留し、集積回路の不良発生の原因となってしまう。また、多面体であるＳｉチップの複数面にフォト工程を実施する際、チップをフォト工程毎に置き換えもしくは並び替えをすることになるが、チップのみでの搬送となるため、安定した搬送ができず、散乱、チップ欠け等が発生するおそれがあるだけでなく、チップ（表面）の位置合わせが困難である。
【０００６】
特表２００１−５０１７７９号公報においては球状半導体による高密度実装が提案されているが、曲面に対するフォト工程や、球状体の積層実装工程などは、複雑な工程になってしまう。
【０００７】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にて高密度にデバイスを配置できる半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の半導体装置は、直方体をなす半導体チップにおける６面のうちの少なくともいずれかの面に半導体デバイスを形成し、これを３次元半導体素子とし、複数の当該３次元半導体素子を機械的に連結支持するとともに電気的に接続している。そして、各半導体チップに設けた貫通孔を通じて３次元半導体素子を電気的に接続するにあたり、前記貫通孔（１２）に線状電極材または棒状電極材（３）を挿入すること、および同貫通孔（１２）の内壁面に導電性薄膜（９０）を形成することのいずれかによって前記３次元半導体素子（２）を電気的に接続した。このように、半導体チップの６面のうちの少なくともいずれかの面に半導体デバイスを形成した３次元半導体素子を、複数、機械的に連結支持し、かつ、電気的に接続することにより、高密度にデバイスを配置できる。
【００１１】
さらに、請求項２に記載のように、３次元半導体素子の少なくとも１つの平面において電極を形成する。特に、請求項３に記載のように電極は平面電極であり、請求項４に記載のように、第１の３次元半導体素子に設けた平面電極と、第２の３次元半導体素子に設けた平面電極とを直接接触させることにより３次元半導体素子を電気的に接続するとよい。あるいは、請求項５に記載のように電極はボンディングパッドであり、請求項６に記載のように第１の３次元半導体素子に設けたボンディングパッドと、第２の３次元半導体素子に設けたボンディングパッドとをワイヤにてボンディングすることにより３次元半導体素子を電気的に接続するとよい。
【００１２】
また、請求項７に記載のように、直方体をなす半導体チップにおける６面のうちの対向する２組の面に半導体デバイスを形成するとともに、貫通孔を、残りの対向する２面に開口するように形成すると、実用上好ましいものになる。
【００１３】
請求項８に記載のように、半導体チップの貫通孔に挿入する部材を管状とし、その内部に冷媒を流すようにすると、冷却効果を高めることができる。
請求項９に記載のように、半導体チップは薄肉部を有し、薄肉部を用いて半導体デバイスを構成することもできる。
【００１５】
貫通孔は断面形状が請求項１０のように円形であったり、請求項１１のように角形であってもよい。
【００１７】
請求項１２および１３に記載の半導体装置では、直方体をなす半導体チップにおける６面のうちの少なくともいずれかの面に半導体デバイスを形成し、これを３次元半導体素子とし、複数の当該３次元半導体素子を機械的に連結支持するとともに電気的に接続している。そして、３次元半導体素子の少なくとも１つの平面においてバンプからなる電極を形成する。ここで、請求項１２に記載のように、第１の３次元半導体素子を上下に積み上げた第１の素子群に対し、第２の３次元半導体素子を上下に積み上げた第２の素子群を上下方向においてズラして配置し、かつ、第１の３次元半導体素子に設けたバンプと、第２の３次元半導体素子に設けたバンプとを直接接合させることにより３次元半導体素子を機械的に連結支持するとともに電気的に接続する。また、請求項１３に記載のように、段差を有する台座における段差の下の部位での上面に、第１の３次元半導体素子を上下に積み上げた第１の素子群を配置するとともに、台座における段差の上の部位での上面に、第２の３次元半導体素子を上下に積み上げた第２の素子群を配置し、かつ、第１の３次元半導体素子に設けたバンプと、第２の３次元半導体素子に設けたバンプとを直接接合させることにより３次元半導体素子を機械的に連結支持するとともに電気的に接続する。このようにすることにより、上下方向での素子間接続がバンプを用いて容易に行うことができる。
【００１８】
また、請求項１４のように、半導体デバイスは半導体チップの平面に形成した膜にて構成するとよい。
請求項１５のように、複数の３次元半導体素子を重ねて配置して柱状とするとよい。さらに、請求項１６のように、複数の３次元半導体素子を重ね合わせて柱状としたものを、所定の距離をおいて複数配置すると、冷却という観点から好ましいものとなる。
請求項１７のように、半導体材料としてシリコンを用いることができる。
一方、半導体装置の製造方法として、請求項１８に記載のように、３次元半導体素子とするための半導体ウエハまたは半導体チップにおける対向する２面を鏡面加工し、その後、鏡面加工を行わなかった対向する２面に開口する貫通孔を形成した後、この貫通孔に線材または棒材を通し、線材または棒材を通した複数の半導体チップの面を揃えた状態で、当該複数の半導体チップを搬送するようにするとよい。
【００１９】
また、半導体装置の製造方法として、請求項１９に記載のように、３次元半導体素子とするための半導体ウエハまたは半導体チップにおける対向する２面に開口する貫通孔を形成し、その後、貫通孔の開口部とならなかった対向する２面を鏡面加工した後、この貫通孔に線材または棒材を通し、線材または棒材を通した複数の半導体チップの面を揃えた状態で、当該複数の半導体チップを搬送するようにするとよい。
【００２１】
ここで、請求項２０に記載のように、複数の半導体チップの面揃えは、半導体チップの貫通孔に線材または棒材を通した状態で、各半導体チップでの共通の面を基準面に当てることにより行うとよい。
【００２２】
また、搬送方法として、請求項２１に記載のように、線材としてのワイヤを巻き上げることによって同ワイヤと共に半導体チップを移動させることによって行ったり、請求項２２に記載のように各半導体チップを転がすことによって行ったり、請求項２３に記載のように、線材または棒材に対し半導体チップを摺動可能な状態とし、線材または棒材を傾けることにより線材または棒材に沿って半導体チップを移動させることによって行ったり、請求項２４に記載のように、線材または棒材に対し半導体チップを摺動可能な状態とし、風圧により線材または棒材に沿って半導体チップを移動させることによって行うとよい。
【００２３】
半導体装置の製造方法として、請求項２５に記載のように、半導体チップに形成した貫通孔における内壁面にエッチングマスクとなる膜を全面に形成するとともに、その表面側にレジストを全面に形成し、半導体チップの貫通孔に、窓を有する光ファイバを挿入し、光ファイバの窓からの光によりレジストの露光を行い、レジストの現像、および、当該レジストをマスクとしたエッチングマスクとなる膜のパターニングを行い、半導体チップの貫通孔の内壁面でのマスク膜の開口部から半導体チップを所定量だけエッチングして凹部を形成する。このような方法を用いて、請求項９に記載の薄肉部を有する半導体装置を製造することが可能となる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００２５】
図１には、本実施形態における半導体装置の全体構成を示す。ベースプレート１の上には３次元半導体素子２が多数重ねて配置され、柱状となっている。また、重ねて配置した各３次元半導体素子２を貫通するように棒状電極３が設けられている。棒状電極３は導電性材料よりなり、かつ、機械的強度が強く、この棒状電極３により３次元半導体素子２が機械的に連結支持されるとともに電気的に接続されている。
【００２６】
３次元半導体素子２の詳細を、図２を用いて説明する。半導体チップ１０は直方体をなしている。半導体チップ１０としてシリコンチップを用いており、チップサイズとしては、縦・横・高さはそれぞれ１ｍｍ程度である。この半導体チップ１０は各面（６面）が、正方形のみ、長方形のみ、正方形と長方形の組合せのいずれでもよい。直方体の半導体チップ１０は、正面Ｓ１と背面Ｓ２と右側面Ｓ３と左側面Ｓ４と上面Ｓ５と下面Ｓ６の６面を有する。この６面のうちの正面Ｓ１と背面Ｓ２と右側面Ｓ３と左側面Ｓ４には半導体デバイス１１が形成されている。半導体デバイス１１は半導体チップ１０の平面に形成した膜にて構成している。
【００２７】
また、半導体チップ１０には直線的に延びる貫通孔１２が形成され、この貫通孔１２の一端が上面Ｓ５の中央部に開口し、他端が下面Ｓ６の中央部に開口している。貫通孔１２の断面形状は円形である。このようにして、直方体をなす半導体チップ１０における６面（Ｓ１〜Ｓ６）のうちの対向する２組の面Ｓ１〜Ｓ４に半導体デバイス１１を形成するとともに、貫通孔１２を、残りの対向する２面Ｓ５，Ｓ６に開口するように形成している。この貫通孔１２に図１の棒状電極３が通っている。
【００２８】
このように、各半導体チップ１０に設けた貫通孔１２に棒材としての棒状電極３を挿入（嵌入）することにより３次元半導体素子２を機械的に連結支持している。また、各半導体チップ１０に設けた貫通孔１２に棒状電極材としての棒状電極３を挿入することにより３次元半導体素子２を電気的に接続している。なお、３次元半導体素子２を機械的に連結支持するための棒材（３）の代わりに線材を用いたり、３次元半導体素子２を電気的に接続するための棒状電極材（３）の代わりに線状電極材を用いてもよい。また、貫通孔１２は断面形状が円形であったが、これに限ることなく、例えば角形であってもよい。具体的には、例えば正方形や長方形等である。
【００２９】
次に、半導体装置の製造方法について説明する。
まず、半導体チップ１０の製造方法を、図３を用いて説明する。
図３（ａ）に示すように、３次元半導体素子とするための半導体ウエハ１００における表裏の両面（対向する２面Ｓ１，Ｓ２）を研磨等にて鏡面加工する。これにより、６面体での６面のうちの第１の平面Ｓ１とその反対面Ｓ２が鏡面となる。そして、この半導体ウエハ１００を所定の間隔をおいて平行にダイシングして棒状に切り出す。
【００３０】
さらに、図３（ｂ）に示すように、棒状半導体におけるダイシング面を揃えてダイシング面を研削、ラップ、研磨等で鏡面加工する。これにより、６面体での６面のうちの第３の平面Ｓ３とその反対面Ｓ４が鏡面となる。このようにしてデバイス形成面である面Ｓ１，Ｓ２，Ｓ３，Ｓ４が鏡面となっていると、加工変質層が無い表面状態にすることができ、ウエハ切断面に残った加工歪によりデバイス（集積回路）の不良発生を未然に防止することができる。
【００３１】
引き続き、図３（ｃ）に示すように、棒状半導体を所定の間隔をおいて平行にダイシングしてチップ化する。そして、図３（ｄ）に示すように、レーザビームを半導体チップ１０に照射して、最終的に残る１組の対向する２面Ｓ５，Ｓ６の中央部に開口する貫通孔１２を形成する。即ち、鏡面加工を行わなかった対向する２面（Ｓ５，Ｓ６）に開口する貫通孔１２を形成する。レーザ加工法を用いれば短時間で貫通孔１２を形成することができる。レーザによる貫通孔１２の形成は複数の半導体チップ１０を整列させた状態で行うとよい。
【００３２】
なお、チップ化する際には切り出しの他にも、面方位に沿って劈開することによりチップ化してもよい。このとき、半導体材料としてシリコンを選択することにより、各面の結晶学的な面方位を例えば（１００）に統一することが可能で、後に各面に形成する素子の移動度等の特性を揃えることができる。また、貫通孔１２はレーザ加工の代わりに化学的エッチングにて形成してもよい。
【００３３】
さらに、貫通孔１２はチップの状態で形成したが、これに限ることなく、ウエハ状態で形成しても、棒状半導体の状態で形成してもよい。つまり、３次元半導体素子とするための半導体ウエハ１００（または半導体チップ）における対向する２面Ｓ５，Ｓ６に開口する貫通孔１２を形成し、その後に、貫通孔１２の開口部とならなかった対向する２面Ｓ１，Ｓ２，Ｓ３，Ｓ４を鏡面加工してもよい。
【００３４】
次に、このように形成した半導体チップ１０の搬送方法について説明する。
このチップ搬送は、半導体チップ１０の４面に形成する工程を流動させるために行うものである。チップの搬送の際に貫通孔１２を利用する。詳しくは、図４に示すように、各半導体チップ１０の貫通孔１２に線材としてのワイヤ１５を通す。そして、図５（ａ）に示す状態から、各半導体チップ１０の面合わせを行うべく図５（ｂ）に示すように、平板（治具）２０の表面Ｓ１０に各チップ１０の共通の面（例えばＳ１）を当接させる。これにより、各チップ１０の面が揃う。即ち、複数の半導体チップ１０の面揃えとして、半導体チップ１０の貫通孔１２にワイヤ１５を通した状態で、各半導体チップ１０での共通の面Ｓ１を基準面Ｓ１０に当てることにより面揃えを行う。なお、線材１５の代わりに棒材を用いてもよい。
【００３５】
さらに、図６（ａ）に示すように各チップ１０の面が揃ったならば、図６（ｂ）に示すようにワイヤ１５に固定したプレート１６の前側に、揃えた各チップ１０を位置させた状態で、ワイヤ１５を巻き上げる。これにより、各半導体チップ１０が所望の場所に搬送される。
【００３６】
このように、複数の半導体チップ１０における各チップに形成した貫通孔１２に線材１５または棒材を通し、線材１５または棒材を通した複数の半導体チップ１０の面を揃えた状態で、複数の半導体チップ１０を搬送する。特に、搬送は、線材としてのワイヤ１５を巻き上げることによって半導体チップ１０を移動させることによって行う。
【００３７】
あるいは、図７に示すように、チップ搬送方法として、各半導体チップ１０を転がすことによってチップ１０を運んでもよい。
あるいは、チップ搬送方法として、図８（ａ）に示すように線材または棒材（図ではワイヤ１５）に対し半導体チップ１０を摺動可能な状態とし、図８（ｂ）に示すようにワイヤ１５を傾けることによりワイヤ１５に沿って半導体チップ１０を移動（斜め下の方向に摺動させながら落下）させてチップ１０を運んでもよい。
【００３８】
あるいは、チップ搬送方法として、図９に示すように棒材または線材（図ではワイヤ１５）に対し半導体チップ１０を摺動可能な状態とし、エアノズル２１から圧縮空気を半導体チップ１０に吹き付けて風圧によりワイヤ１５に沿って半導体チップ１０を移動させてチップ１０を運んでもよい。
【００３９】
この図６，７，８，９に示した搬送方法を用いることにより、半導体チップ１０にダメージを与えることなく流動させることができる。詳しくは、複数の半導体チップ１０をチップ表面の位置合わせを行った状態で同時に、かつ、散乱やチップ欠けが発生することなく安定して搬送することができる。
【００４０】
一方、チップ搬送による各加工場所において、半導体チップ１０における所定の面Ｓ１〜Ｓ４に半導体デバイスを成膜・イオン注入・拡散等の半導体デバイス製造技術を用いて形成する。このとき、半導体デバイスの形成は平面において行われ、容易にデバイスを形成することができる。なお、半導体デバイスはウエハ状態において図３（ａ）の面Ｓ１とＳ２に形成し、ダイシングした後において面Ｓ３，Ｓ４に形成してもよい。
【００４１】
また、搬送中にチップが汚染されたり欠け（パーティクル）が発生するのを防止すべく、図３（ｄ）での貫通孔１２の形成工程の前（または貫通孔形成後の搬送する前）においてチップ表面に酸化膜等の保護膜を形成したり、あるいは、貫通孔１２の形成工程の前（または貫通孔形成後の搬送する前）においてチップ表面に酸化膜等の犠牲層を形成して搬送後に当該犠牲層を除去するようにしてもよい。
【００４２】
以上説明してきたように、本実施形態によれば、既存の半導体製造技術を用いて直方体の高密度な３次元半導体素子２を容易、且つ高精度に製造することができ、更に当該製法で製造した素子を柱状に組み上げる実装により、高密度にデバイスを配置した半導体装置を得ることができる。
【００４３】
また、搬送に用いた棒材もしくは線材（ワイヤ）は、半導体素子の実装工程においてもそのまま利用できる。つまり、電極として使用する場合には、搬送に用いる棒材もしくは線材（ワイヤ）は導電性材料を用いることにより実装時にそのまま３次元半導体素子間を電気接続することができる。一方、搬送に用いた棒材もしくは線材（ワイヤ）を実装時の素子連結支持材として使用する場合には、搬送に用いる棒材もしくは線材（ワイヤ）は絶縁性材料を用いることにより、実装時にそのまま３次元半導体素子間を連結支持することができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４４】
図１０には、本実施の形態における半導体装置を示す。
図１０において、複数の３次元半導体素子２の貫通孔１２を通すように管材３０が配置されている。この管材３０の内部には冷媒を流している。このように冷媒を流すことにより冷却効果を高めることができ、３次元半導体素子２で発生する熱により半導体素子が高温化するのを防止することができる。
【００４５】
以上のように、半導体チップ１０の貫通孔１２に挿入する部材３０を管状とし、その内部に冷媒を流すようにすると、冷却性に優れたものとなる。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４６】
図１１には、本実施の形態における半導体装置を示す。
図１に示した複数の３次元半導体素子２を重ね合わせて柱状としたものを、図１１に示すように、距離Ｌ１をおいて複数配置している。このように空隙を設けて配置することにより、放熱性に優れ、効率的な冷却効果が期待できる。即ち、柱状素子自身が冷却フィンの役割を果たし、効率的に熱を逃がすことができる。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４７】
図１２〜図１６を用いて本実施形態における半導体チップの製造方法および半導体チップ構造を説明する。
まず、図１２に示すように、直方体をなす半導体チップ４０を用意する。具体的には、半導体チップ４０として単結晶シリコンを用いる。このチップ４０には断面が四角形の貫通孔４１が形成されている。そして、貫通孔４１の内壁面の全面にエッチングマスクとなるシリコン酸化膜４２を形成し、さらにその表面部にレジスト４３を全面に形成する。
【００４８】
さらに、図１３に示すように、貫通孔４１の内部に光ファイバ４４を挿入する。この光ファイバ４４は角柱をなし、４つの面には窓４５がそれぞれ形成されている。この窓４５から内部を伝播してきた光が放出される。これにより露光が行われる。即ち、光ファイバ４４の窓４５からの光によりレジスト４３の露光を行う。そして、レジスト４３を現像した後に、レジスト４３をマスクとしたシリコン酸化膜４２のパターニング（エッチング）を行う。その結果、図１４に示すようになる。
【００４９】
引き続き、貫通孔４１の内部からの単結晶シリコンのエッチングを所定時間行うと、図１５に示すように、チップ４０に凹部４６が形成される。即ち、半導体チップ４０の貫通孔４１の内壁面でのマスク膜４２の開口部から半導体チップ４０を所定量だけエッチングして凹部４６を形成する。この凹部４６の底部が薄肉部（ダイヤフラム）４７となる。その後、図１６に示すようにレジスト４３およびシリコン酸化膜４２を除去する。
【００５０】
このようにして、貫通孔４１の内壁側からのフォトリソ工程を行い、このフォト工程の後のエッチング工程等を組み合わせて３次元半導体素子の面にダイヤフラム（薄肉部４７）を形成する。これにより、半導体チップ４０の構造として薄肉部４７を有し、この薄肉部４７を用いて半導体デバイスを構成することができる。詳しくは、１個の半導体チップで温度、流量、圧力などをセンシングする半導体センサと、センサ信号処理回路を作り込むことができ、高機能な半導体素子が得られる。つまり、３次元半導体素子の一部を温度、流量、圧力等の半導体センサとして用い、同じ３次元半導体素子の異なる面にセンサ信号処理回路を形成して、１つの３次元半導体素子でセンシングと制御が可能な高機能素子を得ることができる。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５１】
図１７には、本実施の形態における半導体装置を示す。
本例では実装時には棒材または線材（ワイヤ）を用いず、３次元半導体素子２の各面に形成されるバンプ（突起電極）５０によって素子間を電気的および機械的に接続している。即ち、３次元半導体素子２の少なくとも１つの平面において電極（バンプ）５０が形成されており、第１の３次元半導体素子に設けたバンプ５０と、第２の３次元半導体素子に設けたバンプ５０とを直接接合させることにより３次元半導体素子２を機械的に連結支持するとともに電気的に接続する。こうすることによって、半導体素子２を様々な形状に積層することが可能になり、あらゆる形状の実装空間に対応することが可能である。つまり、３次元半導体素子２を、少なくとも面同士が接触または対向する状態で縦・横・高さの少なくともいずれかに任意の数だけ並設することにより、半導体装置の立体的な形状として任意の形状にすることができる。
【００５２】
なお、図１７の貫通孔１２はチップ搬送の際に使用したものである。
図１８には、応用例の半導体装置の斜視図を示す。また、図１９には、本半導体装置の正面図（図１８でのＸ矢視図）を示す。
【００５３】
前述の図１７において横方向に配した素子間でのバンプ５０による電気的接続は容易に行うことができるが、垂直方向に配した素子間でのバンプ５０による電気的接続は難しい。そこで、図１８，１９に示すように、各々の半導体素子を段違いにして積み上げることにより、上下方向（垂直方向）の素子間接続がバンプ５０を用いて容易に行うことができるようにしている。
【００５４】
図１８，１９において、台座２００には段差（凸部）２００ａが複数形成されており、その高さは「ΔＨ」である。台座２００における段差（凸部）２００ａの下の部位での上面を「Ｆ１」とし、段差（凸部）２００ａの上の部位での上面を「Ｆ２」としている。各々の段差２００ａの下の部位での上面Ｆ１には、第１の３次元半導体素子２ｊを上下に積み上げた第１の素子群２０１がそれぞれ配置されている。また、各々の段差２００ａの上の部位での上面Ｆ２には、第２の３次元半導体素子２ｋを上下に積み上げた第２の素子群２０２がそれぞれ配置されている。さらに、第１の３次元半導体素子２ｊに設けたバンプ５０と、第２の３次元半導体素子２ｋに設けたバンプ５０とが直接接合されている。これにより、３次元半導体素子２ｊ，２ｋが機械的に連結支持されるとともに電気的に接続されている。
【００５５】
ここで、３次元半導体素子２ｊ，２ｋに関する寸法および段差２００ａの高さΔＨの寸法について言及する。
図１９において、３次元半導体素子２ｊは高さが「Ｙ1」であり、直方体を構成する各面（６面）のうちの正面・背面・右側面・左側面において四隅部において電極５０が形成されている。３次元半導体素子（チップ）２ｊの下面から下側の電極５０の中心までの距離は、「Ｙ2」である。また、３次元半導体素子（チップ）２ｊの上面から上側の電極５０の中心までの距離も「Ｙ2」である。
【００５６】
一方、３次元半導体素子２ｋは高さが、前述の３次元半導体素子２ｊの高さ寸法と同一の「Ｙ1」である。また、３次元半導体素子２ｋは直方体を構成する各面（６面）のうちの正面・背面・右側面・左側面において電極５０が各々４つずつ設けられ、素子２ｋの下面から下側の電極５０の中心までの距離は、３次元半導体素子２ｊの下面から下側の電極５０の中心までの距離と同一の「Ｙ2」である。さらに、３次元半導体素子２ｋにおいて、下側の電極５０の中心から上側の電極５０の中心までの距離は、「２・Ｙ2」である。
【００５７】
また、台座２００における段差（凸部）２００ａの高さΔＨは、「Ｙ1−２・Ｙ2」である。
この条件を満足させることにより、３次元半導体素子２ｊの上側の電極５０と３次元半導体素子２ｋの下側の電極５０とを同一高さにすることができるとともに、３次元半導体素子２ｊの下側の電極５０と３次元半導体素子２ｋの上側の電極５０とを同一高さにすることができる。
【００５８】
このようにして、段差２００ａを有する台座２００における段差２００ａの下の部位での上面Ｆ１に、第１の３次元半導体素子２ｊを上下に積み上げた第１の素子群２０１を配置するとともに、台座２００における段差２００ａの上の部位での上面Ｆ２に、第２の３次元半導体素子２ｋを上下に積み上げた第２の素子群２０２を配置し、かつ、第１の３次元半導体素子２ｊに設けたバンプ５０と、第２の３次元半導体素子２ｋに設けたバンプ５０とを直接接合させることにより３次元半導体素子２ｊ，２ｋを機械的に連結支持するとともに電気的に接続している。
【００５９】
換言すれば、第１の３次元半導体素子２ｊを上下に積み上げた第１の素子群２０１に対し、第２の３次元半導体素子２ｋを上下に積み上げた第２の素子群２０２を上下方向においてズラして配置し、かつ、第１の３次元半導体素子２ｊに設けたバンプ５０と、第２の３次元半導体素子２ｋに設けたバンプ５０とを直接接合させることにより３次元半導体素子２ｊ，２ｋを機械的に連結支持するとともに電気的に接続している。
【００６０】
このようにすることにより、上下方向での素子間接続がバンプ５０を用いて容易に行うことができる。
また、図１９において、台座２００は銅等の導電性材料よりなり、段差（凸部）２００ａの側面にはバンプ２１０が形成され、バンプ２１０は３次元半導体素子２ｊの下側のバンプ５０と接合している。これにより、台座２００を通して３次元半導体素子２ｊ，２ｋに対する配線を行うことができる（例えば、バンプ２１０を通してグランド電位をとることができる）。
（第６の実施の形態）
次に、第６の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００６１】
図２０には、本実施の形態における半導体装置を示す。
第１の実施形態のように３次元半導体素子を積層するが、このとき、パワー素子と、論理素子を有している。この場合、次の３つの電気的接続法を使っている。
（ｉ）貫通孔１２を通る棒状電極３によりパワーデバイス２ａ，２ｂ，２ｃの電流経路を形成している。詳しくは、縦型パワーＭＯＳＦＥＴのドレイン電極として棒状電極３を用いている。
（ｉｉ）素子間の接続として、メモリ２ｅの上面に形成した平面電極７０とロジック２ｄの下面に形成した平面電極７０を素子積層状態において接触させて電気接続している。
（ｉｉｉ）素子間の接続として、素子２ｃ，２ｄの側面に形成したパッド６０を用いて素子間をワイヤボンディングしてワイヤ６１にて電気的接続している。
【００６２】
以上のように、３次元半導体素子の少なくとも１つの平面において平面電極７０やボンディングパッド６０を形成して、第１の３次元半導体素子２ｅに設けた平面電極７０と、第２の３次元半導体素子２ｄに設けた平面電極７０とを直接接触させる、また、第１の３次元半導体素子２ｄに設けたボンディングパッド６０と、第２の３次元半導体素子２ｃに設けたボンディングパッド６０とをワイヤ６１にてボンディングすることにより、３次元半導体素子を電気的に接続している。
【００６３】
別の例として、図２１に示すように、３次元半導体素子２の貫通孔１２に棒状又は線状の導体（電極）３を通し、個々の棒状又は線状の導体（電極）３同士をワイヤボンディングしてワイヤ８０にて接続してもよい。
【００６４】
あるいは、図２２に示すように、半導体チップの貫通孔１２の内壁にスパッタによる金属膜９０を形成し、同膜９０にて３次元半導体素子間の導通をとるようにしてもよい。この場合、貫通孔１２内に絶縁性棒材９１を挿入すると、機械的強度を確保することができる。このように、各半導体チップ１０に設けた貫通孔１２の内壁面に導電性薄膜９０を形成することにより３次元半導体素子２を電気的に接続してもよい。
【００６５】
なお、図２２のように貫通孔１２の内壁面に導電性薄膜９０を形成した場合において、貫通孔１２内に導電性棒材（電極）を挿入してもよい。
また、各実施の形態においては直方体をなす半導体チップ１０における６面Ｓ１〜Ｓ６のうちの４面Ｓ１〜Ｓ４に半導体デバイス１１を形成した場合について述べてきたが、これに限ることはなく、半導体チップ１０の６面Ｓ１〜Ｓ６のうちの１面のみ、２面のみ、３面のみ、５面のみ、６面全てに、半導体デバイスを形成してもよく、要は、６面Ｓ１〜Ｓ６のうちの少なくともいずれかの面に半導体デバイスを形成すればよい。特に、図１７の場合においては６面全てに半導体デバイスを形成する上で有利である。
【図面の簡単な説明】
【図１】  第１の実施の形態における半導体装置を示す斜視図
【図２】  第１の実施の形態での半導体素子を示す斜視図。
【図３】  （ａ）〜（ｄ）は半導体チップの製造工程を説明するための斜視図。
【図４】  半導体チップの搬送を説明するための斜視図。
【図５】  （ａ），（ｂ）は半導体チップの搬送を説明するための斜視図。
【図６】  （ａ），（ｂ）は半導体チップの搬送を説明するための斜視図。
【図７】  半導体チップの搬送を説明するための斜視図。
【図８】  （ａ），（ｂ）は半導体チップの搬送を説明するための斜視図。
【図９】  半導体チップの搬送を説明するための斜視図。
【図１０】  第２の実施の形態における半導体装置を示す斜視図
【図１１】  第３の実施の形態における半導体装置を示す斜視図
【図１２】  第４の実施の形態における半導体装置の製造工程を説明するための図。
【図１３】  第４の実施の形態における半導体装置の製造工程を説明するための図。
【図１４】  第４の実施の形態における半導体装置の製造工程を説明するための図。
【図１５】  第４の実施の形態における半導体装置の製造工程を説明するための図。
【図１６】  第４の実施の形態における半導体装置の製造工程を説明するための図。
【図１７】  第５の実施の形態における半導体装置を示す斜視図。
【図１８】  応用例における半導体装置を示す斜視図。
【図１９】  応用例における半導体装置を示す正面図。
【図２０】  第６の実施の形態における半導体装置を示す斜視図。
【図２１】  第６の実施の形態における半導体装置を示す斜視図。
【図２２】  第６の実施の形態における半導体装置を示す斜視図。
【符号の説明】
２…３次元半導体素子、２ｊ…第１の３次元半導体素子、２ｋ…第２の３次元半導体素子、３…棒状電極、１０…半導体チップ、１１…半導体デバイス、１２…貫通孔、１５…ワイヤ、３０…管材、４０…半導体チップ、４１…貫通孔、４２…シリコン酸化膜、４３…レジスト、４４…光ファイバ、４５…窓、４６…凹部、４７…薄肉部、５０…バンプ、６０…ボンディングパッド、６１…ワイヤ、７０…平面電極、９０…導電性薄膜、１００…半導体ウエハ、２００…台座、２００ａ…段差、２０１…第１の素子群、２０２…第２の素子群、Ｆ１…上面、Ｆ２…上面、Ｓ１〜Ｓ６…面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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