(57)【特許請求の範囲】
【請求項１】
曲線部と当該曲線部に接続された直線部を成して配置される一対の結合線路が、一方面に設けられた誘電体基板と、
前記誘電体基板の一方面に接合された誘電体カバーとを備え、
前記誘電体カバーの結合線路間部は、前記結合線路の逆相モードの実効誘電率よりも、同相モードの実効誘電率が小さくなるように、所定かつ均一の厚みを成して当該結合線路を覆うことを特徴とする伝送線路。
【請求項２】
前記誘電体カバーの他方面は、少なくとも結合線路の投影面を含む領域であって、誘電体が露出した領域を有することを特徴とする請求項１に記載の伝送線路。
【請求項３】
前記誘電体カバーは、前記誘電体基板における結合線路の直線部のみに接合されたことを特徴とする請求項１もしくは請求項２に記載の伝送線路。
【請求項４】
前記誘電体カバーは、前記誘電体基板よりも誘電率が大きいことを特徴とする請求項１もしくは請求項２に記載の伝送線路。
【請求項５】
曲線と当該曲線部に接続された直線部を成して配置される一対の結合線路が、一方面に設けられた誘電体基板と、
前記誘電体基板の結合線路に、一方面が接合された誘電体カバーとを備え、
前記結合線路は、直線部の両端に夫々第１、第２の曲線部が接続され、
当該第１、第２の曲線部は、互いの曲率半径が同じであって、かつ前記曲線部から曲率中心を望む方向が、互いに逆方向となるように配置されるとともに、
前記誘電体カバーの結合線路間部は、前記結合線路の逆相モードと同相モードの実効誘電率が略同じになるように、所定かつ均一の厚みを成して当該結合線路を覆うことを特徴とする伝送線路。
【請求項６】
前記請求項１乃至請求項５の何れか記載の伝送線路と、当該伝送線路における結合線路の両端部に、夫々電気的に接続された第１、第２の半導体チップとを備えたことを特徴とする半導体装置。
【請求項７】
曲線部と当該曲線部に接続された直線部を成して配置される一対の結合線路が、一方面に設けられた誘電体基板と、
前記誘電体基板の一方面に接合された誘電体カバーとを備え、
前記誘電体カバーを層状に形成し、第１の誘電体カバーは一方面が前記誘電体基板の一方面と接合するとともに前記結合線路の逆相モードの実効誘電率よりも、同相モードの実効誘電率が小さくなるように、所定の厚みを成して当該結合線路を覆い、第２の誘電体カバーは前記第１の誘電体カバーの他方面と接合するととも誘電率を前記第１の誘電体カバーの誘電率以下にしたことを特徴とする伝送線路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、結合線路を用いて信号伝送を行う半導体装置に関するものであって、特に、結合線路を構成する一対のストリップ導体線路間のスキューを抑圧する伝送線路の構造に関する。
【０００２】
【従来の技術】
近年、電子機器の動作速度の高速化が求められており、基板上に設けられた複数の半導体チップの間をマイクロストリップ線路で接続して、半導体チップ間に高速の差動信号を伝送する技術が利用されている。通常のマイクロストリップ線路は、線路単体で特性インピーダンスの調整された構造を成しており、隣接する他のマイクロストリップ線路同士の電磁界の結合が小さくなるように、所要の間隔だけ離した線路（以下、単相線路）が用いられている。
【０００３】
また、互いに隣接する一対のマイクロストリップ線路に差動信号対を伝送し、線路の間隔を近接させて線路間の電磁結合を強くさせることにより、外界から混入する電磁ノイズの影響を抑圧する、結合マイクロストリップ線路（以下、差動マイクロストリップ線路という）が利用されつつある。差動マイクロストリップ線路は、半導体チップの高密度実装化に伴なう電磁ノイズの影響を低減することができる。
【０００４】
差動マイクロストリップ線路を用いる場合、差動信号対を成す正相信号と逆相信号との位相関係が狂って、差動信号に伝送遅れの差（スキュー）が発生しないように、伝送線路の長さを調整する必要がある。従来、このスキューの問題を解消するために、半導体チップに接続された複数のリードの内側端部から外側端部までのリードの長さを、半導体チップの複数の電極パッドへ入力または複数の電極パッドから出力される、入出力信号矩形波のスキューを補正する値に相当する電気長だけずらせた状態に調整したり、あるいは各リードの長さを同一となるように調整し、スキューを低減していた（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００１−９４０３２号公報
【０００６】
【発明が解決しようとする課題】
ところで、半導体チップを基板上に高密度に実装するにあたり、基板上に設けられる電源部やコネクタ等の電気部品との配置関係や、半導体チップ同士の配置関係によっては、半導体チップ間を差動マイクロストリップ線路で直線的に接合することが困難となる。このため、線路内に曲がり部分を有した差動マイクロストリップ線路を用いて半導体チップ間を接続することが、回路基板の設計上望まれていた。
【０００７】
しかしながら、一対の差動マイクロストリップ線路に曲がり部分を持たせた場合、曲がり部分の内側に配される線路と外側に配される線路との間で、線路同士の長さが異なり、このため差動信号にスキューを生じてしまうという問題があった。
【０００８】
本発明は、このような課題を解決するためになされたものであって、結合線路におけるスキューを抑制するとともに、差動マイクロストリップ線路を曲げることができ、曲げによって生じるスキューを抑制することを目的とするものである。
【０００９】
【課題を解決するための手段】
この発明による伝送線路は、曲線部と当該曲線部に接続された直線部を成して配置される一対の結合線路が、一方面に設けられた誘電体基板と、 前記誘電体基板の一方面に接合された誘電体カバーとを備え、前記誘電体カバーの結合線路間部は、前記結合線路の逆相モードの実効誘電率よりも、同相モードの実効誘電率が小さくなるように、所定のかつ均一厚みを成して当該結合線路を覆うことを特徴とするものである。
【００１０】
また、前記誘電体カバーの他方面は、少なくとも結合線路の投影面を含む領域であって、かつ誘電体が露出した領域を有するものであっても良い。
【００１１】
また、曲線と当該曲線部に接続された直線部を成して配置される一対の結合線路が、一方面に設けられた誘電体基板と、前記誘電体基板の結合線路に、一方面が接合された誘電体カバーとを備え、
前記結合線路は、直線部の両端に夫々第１、第２の曲線部が接続され、当該第１、第２の曲線部は、互いの曲率半径が同じであって、かつ前記曲線部から曲率中心を望む方向が、互いに逆方向となるように配置されるとともに、
前記誘電体カバーの結合線路間部は、前記結合線路の逆相モードと同相モードの実効誘電率が略同じになるように、所定かつ均一の厚みを成して当該結合線路を覆うものであっても良い。
【００１２】
この発明による半導体装置は、前記この発明の伝送線路と、当該伝送線路における結合線路の両端部に、夫々電気的に接続された第１、第２の半導体チップとを備えたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、実施の形態１に係る半導体装置の構成を示す上面図である。
図において、半導体装置は、ガラスエポキシからなる誘電体基板１上に、電源コネクタ２、及び複数の半導体チップ３（３Ａ、３Ｂ）が配置される。半導体チップ３は集積回路（ＩＣ）や、ベアチップを構成している。ＩＣとして、例えば、ＭＵＸ（多重化回路）やＤＥＭＵＸ（多重分離回路）などが配置される。半導体チップ３Ａと半導体チップ３Ｂは、誘電体基板１に形成された一対の差動マイクロストリップ線路４（４Ａ、４Ｂ）によって電気的に接続されている。差動マイクロストリップ線路４は、２本のマイクロストリップ線路４Ａ、４Ｂから構成されており、マイクロストリップ線路４Ａ、４Ｂは所定の線路間隔を維持したまま互いに近接して平行に配列される。
【００１４】
図１の例では、半導体チップ３Ａ、３Ｂが共に、電源コネクタ２の近くに配置できるように、半導体チップ３Ａが電源コネクタ２の左上方に配置され、半導体チップ３Ｂが電源コネクタ２の上方に配置される。また、半導体チップ３Ａと半導体チップ３Ｂの信号入出力端子をより近くに配置できるように、半導体チップ３Ａの信号入出力端子は左方に設けられ、半導体チップ３Ｂの信号入出力端子は上方に設けられる。この例のように、半導体チップ３Ａ、３Ｂを誘電体基板１に実装する際の配置の関係上、半導体チップ３Ａ、３Ｂの夫々の信号入出力端子間を接続する差動マイクロストリップ線路４は、一部に半径Ｒの曲線部分を有し、曲線部分は直線部分に接続されている。差動マイクロストリップ線路４の曲線部においても、マイクロストリップ線路４Ａ、４Ｂの線路間隔は一定に維持されている。このため、マイクロストリップ線路４Ｂの曲率半径は、マイクロストリップ線路４Ｂの内側に配置されるマイクロストリップ線路４Ａの曲率半径よりも大きくなる。なお、図中の曲率半径Ｒは、マイクロストリップ線路４Ａとマイクロストリップ線路４Ｂとの中心に位置する仮想曲線の曲率半径を示す。
【００１５】
そして、差動マイクロストリップ線路４は、誘電体基板１と同じ材質からなる誘電体カバー５で被われている。以下、誘電体カバー５が被われた差動マイクロストリップ線路４を総称して、カバードマイクロストリップ線路６と呼ぶ。このカバードマイクロストリップ線路６は、この実施の形態１による伝送線路を構成する。なお、誘電体基板１を構成する誘電体１０と、誘電体５とに同じ材質の誘電体を用いることによって、通常の多層プロセスで容易に本実施形態の半導体装置を製造することができる。
【００１６】
図２は、カバードマイクロストリップ線路６をａ−ａ方向から見た断面図である。図において、マイクロストリップ線路４Ａ、４Ｂを構成するストリップ導体は、誘電体基板１を構成する誘電体１０の一方面（上面）に設けられる。マイクロストリップ線路４Ａ、４Ｂを構成するストリップ導体の上面には、誘電体カバー５の一方面（下面）が接合されて、全線路間がすべて誘電体カバー５によって覆われている。すなわち、マイクロストリップ線路４Ａ、４Ｂを構成するストリップ導体は、誘電体カバー５と誘電体基板１の間に挟まれて配置される。誘電体基板１を構成する誘電体１０の他方面（底面）には地導体７が設けられている。また、誘電体カバー５の他方面（上面）は、誘電体の表面が露出しており、誘電体カバー５の上面とマイクロストリップ線路４Ａ、４Ｂを構成するストリップ導体の上面との間には、導体パターンやスルーホールのような導電体が配置されていない。すなわち、誘電体カバー５の内層もしくは表層における、マイクロストリップ線路４Ａ、４Ｂの投影面内は、誘電体のみで形成されている。勿論、誘電体カバー５の内層もしくは表層における、マイクロストリップ線路４Ａ、４Ｂの投影面内を含む領域の外側の部分には、配線用の導体パターンや地導体が設けられていても良い。
【００１７】
次に、半導体チップ３Ａからカバードマイクロストリップ線路６を介して半導体チップ３Ｂに、高速（例えば、ビットレートが４０Ｇｂｓのパルス変調信号）の差動信号を伝送する状態について説明する。
まず、このカバードマイクロストリップ線路６に差動信号を伝送する状態について説明するにあたり、誘電体カバー５がない場合の差動マイクロストリップ線路４に差動信号を伝送する状態について説明しておく。
【００１８】
図３は、誘電体カバー５を設けることなく、差動マイクロストリップ線路４に差動信号を伝送する場合に、正相信号と逆相信号との位相がずれていく状態を説明する図である。図に示す例では、マイクロストリップ線路４に伝送される一対の差動信号が半導体チップ３Ａの信号出力端子であるＡ点に供給され、マイクロストリップ線路４Ａに伝送される正相信号Ｓ１と、マイクロストリップ線路４Ｂに伝送される逆相信号Ｓ２とが、位相180°を有している場合を想定している。この一対の差動信号がＢ点に到達したとき、２本のマイクロストリップ線路４の曲率半径による内径差により、正相信号Ｓ１と逆相信号Ｓ２との間に、例えば、220°の位相のずれを生じてしまう。
【００１９】
この場合、位相のずれを生じた差動信号は、逆相モード（oddモード）の（差動）信号Ｓ３と同相モード（evenモード）の信号Ｓ４とに分離することができる。oddモードの差動信号Ｓ３は、evenモードの信号Ｓ４に比べて伝送速度が速いため、図３に示すように、マイクロストリップ線路４Ａ、４Ｂの直線部分において、発生したoddモードの差動信号Ｓ３とevenモードの信号Ｓ４との間で位相のずれが大きくなり、正相信号Ｓ１と逆相信号Ｓ２との位相差が大きくなってしまう。このため、差動信号の伝送先（Ｃ点）である半導体チップ３Ｂの信号入力端子には、最も差動信号の位相ずれが生じた状態で信号伝送が成されてしまう。
【００２０】
しかしながら、本実施の形態の形態に示す半導体装置のように、差動マイクロストリップ線路４に誘電体カバー５を接合することによって、図４に示すように、Ｂ点で生じた正相信号Ｓ１と逆相信号Ｓ２との位相差のずれをＣ点において無くすことができる。
【００２１】
これについて更に詳細に説明する。半導体装置をａ−ａ方向（図１）から見た場合、図５（ａ）に示すように、evenモードの信号による電界線は、主として（大部分が）、差動マイクロストリップ線路４の外方向に広がる。一方、図５（ｂ）に示すように、oddモードの差動信号による電界線は、主として一対の差動マイクロストリップ線路４間で互いに結合される。
【００２２】
ここで、差動マイクロストリップ線路４上に設けられている誘電体カバー５の厚みは、evenモードの信号の電界に対しては主として誘電体カバー５の外部を通過し、oddモードの差動信号の電界に対しては主として誘電体カバー５内を通過するように設定されている。
【００２３】
このため、evenモードの信号の電界は、誘電体カバー５の外部を通過するため、誘電体カバー５の誘電率より低い誘電率（ε≒１）の空気に至るので、evenモードの差動信号に対する実効誘電率は、誘電体カバー５の比誘電率と空気の比誘電率との結合となって、誘電体カバー５の比誘電率よりも小さくなる。
一方、oddモードの差動信号の電界は、大部分が誘電体カバー５内に分布するため、oddモードの差動信号に対する実効誘電率は、誘電体カバー５の比誘電率に近い値となる。
【００２４】
この結果、半導体装置は、oddモードの実効誘電率を、evenモードの実効誘電率よりも大きくすることができるため、当該これらの実効誘電率がεodd＞εevenの関係を有することとなり、evenモードの差動信号の伝送速度を、oddモードの差動信号の伝送速度より早めることができる。因みに、誘電体カバー５がない状態では、必ず実効誘電率は、εodd＜εevenの関係となる。また、誘電体カバー５の上面に地導体を設けて、マイクロストリップ線路４Ａ、４Ｂを、トリプレート線路で構成した場合、実効誘電率は、εodd＝εevenの関係となる。
【００２５】
これにより、誘電体カバー５を設けた半導体装置は、図４に示すように、Ｂ点（図４）で生じたoddモードの（差動）信号の位相とevenモードの信号の位相とのずれを、oddモードの（差動）信号の伝送速度とevenモードの信号の伝送速度との差によって補正することができる。
【００２６】
この場合、evenモードの差動信号の伝送速度がoddモードの差動信号の伝送速度より早いことを利用しているため、差動マイクロストリップ線路４の長さによっては再度位相のずれが生じてしまうので、差動マイクロストリップ線路４の長さは、誘電体カバー５の誘電率等に基づいて設定されている。
【００２７】
以下、本実施の形態による半導体装置を、具体的な数値例を用いて、誘電体カバー５がある場合とない場合とから比較して説明する。なお、半導体チップ３Ａの信号出力端子から差動信号が出力され、当該信号出力端子からはoddモードの差動信号のみが出力されるものとする。
図６は、誘電体カバー５を用いない半導体装置を示し、差動マイクロストリップ線路４を一箇所で折り曲げて複数の半導体チップ１３が接続されている。従って、半導体チップ１３Ｂの入力端子ではスキューが生じることになる。ここではまずこのスキュー量を計算して例示する。
【００２８】
この半導体装置（図６）のｂｂ方向からの断面図を図７に示し、当該半導体装置の寸法と特性値の計算結果を図８に示す。
図８において、Rは差動マイクロストリップ線路４の中心線の曲率半径、εrは基板の比誘電率、表中ピッチ（Ｐとする）は２本のマイクロストリップ線路の中心線間隔、ZoddはOddモードインピーダンス、ZevenはEvenモードインピーダンスをそれぞれ表している。Oddモードインピーダンスは、Zodd=50.0Ωとなるように設計されている。
【００２９】
まず、半導体チップ１３Aから出力された差動信号は、差動マイクロストリップ線路対の曲線部を経由して直線部に伝送される。この曲線部と直線部の接続点におけるスキュー（Skew1とする）は、２本のマイクロストリップ線路間の線路長差分に、Odd、Even両モードの実効誘電率差によるスキュー増加分を加えることで、式１のように求まる。ここで、Ｃは真空中の光速（≒2.9979×108m/s）である。
【００３０】
【数１】
0003959545.tif 000002
【００３１】
次に、差動マイクロストリップ線路４の直線部においても、Odd、Even両モードの実効誘電率差により、スキューがさらに増大する。このスキュー（Skew2とする）は式２のように求まる。
【００３２】
【数２】
0003959545.tif 000003
【００３３】
結局半導体チップ１３Bの入力端子におけるスキューは、式１と式２の和（Skew3とする）となる。
ここで、一例として、Skew3をR=2mm、L=15mmおよび図８に示した値を用いて計算すると、Skew3≒15.77ps と求まる。
このスキューによって生じる正相、逆相間の位相差は、20GHzにおいて113.5度、40GHzにおいては227度となるため、40Gbpsの伝送では波形の劣化が大きく、デスキューが必要になることが分かる。
【００３４】
次に、図１及び図２に示す、この実施の形態１による半導体装置の、カバードマイクロストリップ線路６の設計例と、その特性値を図９の表に示す。
図９の表に示す設計例では、OddモードのインピーダンスZoddが、全て50Ωとなるように設定されている。図９の表に示す設計例を用い、OddモードとEvenモードのピッチに応じた実効誘電率を図１０に示す。図１０中のプロット番号（１〜４）は、図９の表中の、設計例の番号（１〜４）に対応している。
【００３５】
図１０に示すように、ピッチが0.72mm以下では、εodd≧εeven であり、ピッチが0.72mm以上では、εodd≦εevenとなる。
なお、一般的に誘電体カバー５の無い通常の差動マイクロストリップ線路におけるOddモードの比誘電率とEvenモードの比誘電率は、常にεodd＜εevenであり、また、差動トリプレート線路におけるOddモードの比誘電率とEvenモードの比誘電率は、常にεodd=εevenであるので、εodd＞εeven は所定の条件下におけるカバードマイクロストリップ線路が有する特有の特性と言える。本実施の形態の半導体装置は、この特性を利用してスキューの軽減を図っている。
【００３６】
すなわち、本実施の形態の半導体装置において、まず、IC３Aから出力された差動信号は、差動マイクロストリップ線路４の曲線部を経由して直線部に伝送される。この曲線部と直線部の接続点におけるスキュー（Skew4とする）は、線路長差からOdd、Even両モードの実効誘電率差によるスキュー軽減分を差し引くことで、式３のように求まる。式３に示すように、εodd＞εevenの関係が成り立つことによって、Skew4が幾分小さくなる。
【００３７】
【数３】
0003959545.tif 000004
【００３８】
図６乃至図８の例と同様に、例えばR=2mmとして、図９の設計例１で示した数値で式３を計算すると、Skew4≒2.7ps と求まる。
【００３９】
次に直線部では、εoddとεeven差によって式４で表されるスキュー補正（Deskewとする）が行われる。式４に示すように、εodd＞εevenの関係が成り立つことによって、スキューの減少量Deskewを正の値（スキューの増加量を負の値）にすることができ、Skew4で増加したスキューを減少させるように、補正を行うことができる。
【００４０】
【数４】
0003959545.tif 000005
【００４１】
式４において、Deskew=2.7psとしてLについて解くと、L≒15mm となる。したがって、曲線部における線路長差を物理的に補正しなくとも、差動カバードマイクロストリップ線路の特性によって、Lが15mm以上あれば半導体チップ３Bの入力端子で完全にデスキューが可能であることが分かる。ただし、式３で求めたスキューによって生じる位相差が180度以上360度以下の周波数帯では、デスキューが不可能となる。
【００４２】
この場合、Lが十分大きくてもOddモードが全てEvenモードに変換されるだけであるが、上記計算で使った数値においては、その周波数帯はおよそ184〜368GHzであるので、実際にはまず問題とはならない。また、仮にLが10mm程度であっても、半導体チップ３Bの入力端子で残るスキューは0.9psであるので、40Gbps伝送であってもスキューは十分軽減されている。
【００４３】
かくして、本実施の形態の半導体装置によれば、伝送路中に差動／単相変換部やピッチ変換部を使うことなくスキュー補正が容易にでき、差動マイクロストリップ線路の曲率半径Rを、線路幅より十分大きく取っておけば信号の反射要因がないので、反射による伝送波形の品質劣化を抑制できる。
【００４４】
実施の形態２．
図１１は、実施の形態２の半導体装置を示し、実施の形態１に示す半導体装置の誘電体カバー５（以下、第１の誘電体カバーと呼ぶ）の上面に、当該誘電体カバー５の誘電率以下の誘電率を有する第２の誘電体カバー１５が設けられている。また、第１の誘電体カバー５、第２の誘電体カバー１５とで覆われた差動マイクロストリップ線路４を、カバードマイクロストリップ線路と呼び、これは実施の形態２による伝送線路を構成する。誘電体カバー１５の大きさは誘電体カバー５と同じであることが望ましいが、少なくとも差動マイクロストリップ線路４の投影面内の領域を覆うように、誘電体カバー１５が設けられていても良い。
【００４５】
すなわち、差動マイクロストリップ線路４に差動信号が伝送されると、Evenモードの差動信号の電界と（図１２（ａ））、Oddモードの差動信号の電界が（図１２（ｂ））とが、図１２に示すように発生する。
この結果、図１２（ａ）に示すようにEvenモードの差動信号の電界は、第１の誘電体カバー５及び第２の誘電体カバー１５内を通過する。このため、Evenモードの差動信号による実効誘電率は、第１の誘電体カバー５の比誘電率と、第２の誘電体カバー１５の比誘電率との結合となる。
一方、図１２（ｂ）に示すように、Oddモードの差動信号の電界は、第１の誘電体カバー５のみを通過する。このため、0ddモードの差動信号による実効誘電率は、第１の誘電体カバー５の比誘電率になる。
【００４６】
従って、実施の形態２における半導体装置においても、実施の形態１の半導体装置と同様に、Evenモードの差動信号に対する実効誘電率は、Oddモードの差動信号に対する実効誘電率よりも小さくなるため、Evenモードの差動信号の伝送速度が、Oddモードの差動信号の伝送速度よりも早くなり、徐々にスキューを減少させることができる。
【００４７】
実施の形態３．
図１３は、実施の形態３の半導体装置を示し、実施の形態１の半導体装置が、差動マイクロストリップ線路４部分すべてを覆うように、誘電体カバー５が設けられているのに対して、この実施の形態では、差動マイクロストリップ線路４の直線部のみを覆う誘電体カバー２０が設けられている。この誘電体カバー２０で覆われた差動マイクロストリップ線路４を、カバードマイクロストリップ線路と呼び、これは実施の形態３による伝送線路を構成する。
なお、誘電体カバー２０が差動マイクロストリップ線路４の直線部分を覆うに伴って、誘電体カバー２０の比誘電率は、実施の形態１における誘電体カバー５の比誘電率よりも大きくしてある。これは差動マイクロストリップ線路４の曲線部分に誘電体カバー２０がないため、当該曲線部分におけるevenモードの差動信号の伝送速度がoddモードの差動信号の伝送速度よりも早くなるという効果を、直線部分で補うためである。
なお、差動マイクロストリップ線路４の長さを、実施の形態１における差動マイクロストリップ線路の長さよりも長くしておいても良い。
【００４８】
そして、この実施の形態において、差動マイクロストリップ線路４に差動信号が伝送されると、Evenモードの差動信号の電界と、Oddモードの差動信号の電界とは、差動マイクロストリップ線路４の直線部分において、図５に示すような状態となり、実効誘電率がεodd＞εevenとなる。
この結果、差動マイクロストリップ線路４の曲線部分で発生したスキューを直線部分で修正することができる。なお、この実施の形態では、実施の形態１によるスキュー補正と比べてその補正効果が小さいものの、誘電体カバー２０を設けない場合と比較して、よりスキューを減少させることができ、十分な補正効果を得ることができる。
【００４９】
実施の形態４．
図１４は、実施の形態４の半導体装置を示し、実施の形態１の半導体装置が差動マイクロストリップ線路４のすべての部分を覆うように、誘電体カバー５が設けられているのに対して、この実施の形態では、差動マイクロストリップ線路４の曲線部のみに誘電体カバー２１が設けられている。この誘電体カバー２１で覆われた差動マイクロストリップ線路４を、カバードマイクロストリップ線路と呼び、これは実施の形態４による伝送線路を構成する。
なお、誘電体カバー２１が差動マイクロストリップ線路４の曲線部分を覆うに伴って、誘電体カバー２１の比誘電率は、実施の形態１における誘電体カバー５の比誘電率よりも大きくしてある。これは差動マイクロストリップ線路４の直線部分に誘電体カバー２１がないため、当該直線部分におけるevenモードの差動信号の伝送速度がoddモードの差動信号の伝送速度よりも早くなるという効果を、曲線部分で補うためである。
【００５０】
そして、この実施の形態において、差動マイクロストリップ線路に差動信号が伝送されると、Evenモードの差動信号の電界と、Oddモードの差動信号の電界とは、差動マイクロストリップ線路の曲線部分において、図５に示すような状態となり、実効誘電率がεodd＞εevenとなる。
【００５１】
この結果、差動マイクロストリップ線路４の曲線部分においては、比誘電率がεodd＞εevenの関係を有するため、差動マイクロストリップ線路４の曲線部分と直線部分との接続部では、上述の式３に基づいてスキューをより小さくすることができる。この実施の形態では、実施の形態１、２と比べてスキューの減少量が小さいものの、誘電体カバー２１を設けない場合と比較して、発生するスキューの量をより小さくすることができる。
【００５２】
実施の形態５．
図１５は、実施の形態５の半導体装置を示し、図９で示した設計例３のカバードマイクロストリップ線路を用いており、Oddモードの実効誘電率とEvenモードの実効誘電率は、εodd=εevenである。そして、この半導体装置において、差動マイクロストリップ線路２４は、内側と外側とに同一の曲線半径を有するように両端が曲がっている。すなわち、差動マイクロストリップ線路２４を構成する直線部の両端に、夫々第１、第２の曲線部２４Ａ、２４Ｂが接続され、第１、第２の曲線部２４Ａ、２４Ｂは、互いの曲率半径が同じであって、かつ曲線部から曲率中心を望む方向が、互いに逆方向となるように配置している。なお、この誘電体カバー５で覆われた差動マイクロストリップ線路２４を、カバードマイクロストリップ線路と呼び、これは実施の形態５による伝送線路を構成する。
【００５３】
この半導体装置は、図１５に示すような形状であるため、マイクロストリップ線路同士の線路長を揃えることは容易であり、εodd=εevenであるので、直線的に構成された差動トリプレート線路と同様に、完全なデスキューを得ることができる。すなわち、εodd=εevenであることによって、上述の式４に基づいて、直線部におけるスキューは発生しない。また、第１、第２の曲線部２４Ａ、２４Ｂが互いに逆方向に曲がっているので、第１の曲線部２４Ａにおいてマイクロストリップ線路４Ａ、４Ｂ間で生じるスキューと、第２の曲線部２４Ｂにおいてマイクロストリップ線路４Ａ、４Ｂ間で生じるスキューとが、互いに打ち消しあう。
【００５４】
なお、本実施の形態に示すような、差動カバードマイクロストリップ線路を有した半導体装置は、差動トリプレート線路に比較して設計の自由度が高いため、半導体チップの信号入出力端子との接続部における設計が容易であり、差動トリプレート線路で必要な、平行平板モード抑圧のための地導体スルーホールが不要となる。
【００５５】
実施の形態６．
図１６は、実施の形態６の半導体装置を示し、２つの半導体チップ３Ａ、３Ｂ間に、半径Ｒの曲線部分と直線部分とからなる2本の単相線路２７が配置されている。この単相線路２７のうち、曲線部分に対して内側に配置された単相線路２７Ａは、その直線部分の一部に凸状の配線２８が設けられている。この凸状の配線２８は、単相線路２７の曲がりによって生じた単相線路２７Ａと単相線路２７Ｂとの長さの違いを補っている。
【００５６】
単相線路２７は、2本の単相線の間隔を変化させても特性インピーダンスに影響はなく、上述のように線路の長さを整えることによってマイクロストリップライン、トリプレート線路とともにスキューの補正が可能となる。
【００５７】
実施の形態７．
図１７は、実施の形態７の半導体装置を示し、２つの半導体チップ３Ａ、３Ｂ間には、半径Ｒの曲線部分からなる結合マイクロストリップ線路３０Ａ、３１Ａが設けられるとともに、当該マイクロストリップ線路３０Ａ、３１Ａにはそれぞれ直線からなる単相マイクロストリップ線路３０Ｂ、３１Ｂが設けられている。そして、この単相マイクロストリップ線路３０Ｂには、結合マイクロストリップ線路３０Ａとの結合部分に凸状の配線（スキュー補正線路）３２が設けられている。
この半導体装置では、結合マイクロストリップ線路３０Ａ、３０Bと、単相マイクロストリップ線路３１Ａ、３１Ｂとの接合点において、半導体チップ３Ａからの伝送信号を差動/単相変換することによって実施の形態６の半導体装置と同様の効果を得ることができる。
【００５８】
また、上述の実施の形態では、差動マイクロストリップ線路４上に誘電体カバーを設ける場合について述べたが、本実施の形態ではこれに限らず、当該差動マイクロストリップ線路４上に誘電体膜を塗布するようにしても良い。
【００５９】
【発明の効果】
以上のように、この発明によれば、結合線路におけるスキューを抑制するとともに、結合線路に曲がり部を設けることができ、曲がり部において生じるスキューを抑制することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に係る半導体装置の構成図である。
【図２】  この発明の実施の形態１に係る半導体装置の断面図である。
【図３】  従来の差動マイクロストリップ線路に生じるスキューの説明に供する略線図である。
【図４】  この発明の実施の形態１に係る半導体装置において、差動マイクロストリップ線路に生じるスキューの抑制を説明するに供する略線図である。
【図５】  差動信号のOddモードとEvenモードの電界の説明に供する略線図である。
【図６】  誘電体カバーのない半導体装置の構成図である。
【図７】  誘電体カバーのない半導体装置の断面図である。
【図８】  誘電体カバーのない半導体装置の設計条件の説明に供する表である。
【図９】  この発明の実施の形態１に係る半導体装置の設計条件の説明に供する表である。
【図１０】  マイクロストリップ線路間距離と実効誘電率との関係を示すグラフである。
【図１１】  この発明の実施の形態２に係る半導体装置の構成図である。
【図１２】  この発明の実施の形態２における差動信号のOddモードとEvenモードの電界の説明に供する略線図である。
【図１３】  この発明の実施の形態３に係る半導体装置の構成図である。
【図１４】  この発明の実施の形態４に係る半導体装置の構成図である。
【図１５】  この発明の実施の形態５に係る半導体装置の構成図である。
【図１６】  この発明の実施の形態６に係る半導体装置の構成図である。
【図１７】  この発明の実施の形態７に係る半導体装置の構成図である。
【符号の説明】
１  誘電体基板、３  半導体チップ、４  差動マイクロストリップ線路、５  誘電体カバー、６  カバードマイクロストリップ線路。
【図１】
0003959545.tif 000006
【図２】
0003959545.tif 000007
【図３】
0003959545.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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