(57)【特許請求の範囲】
【請求項１】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、
前記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、
前記第５半導体層中において所定の間隔を隔てて、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および前記第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第３半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第５半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項２】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項３】
前記第１半導体層の最上部と前記第１ゲート電極層の最下部との間の間隔が、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第３半導体層の最上部と前記第２ゲート電極層の最下部との間の間隔が、前記第４半導体層と前記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さいことを特徴とする、請求項１または２に記載の横型接合型電界効果トランジスタ。
【請求項４】
前記第３半導体層と前記第４半導体層との間に、前記第２半導体層と前記第３半導体層と前記第１ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える、請求項１から３のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、
前記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、
前記第５半導体層中において所定の間隔を隔てて、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第３半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第５半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層と、
前記第１半導体層と前記第１ゲート電極層とに挟まれた前記第２半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第１不純物注入領域と、
前記第３半導体層と前記第２ゲート電極層とに挟まれた前記第４半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２不純物注入領域と、
を備える横型接合型電界効果トランジスタ。
【請求項６】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項５に記載の横型接合型電界効果トランジスタ。
【請求項７】
前記第１半導体層の最上部と前記第１不純物注入領域の最下部との間の間隔が、前記第２半導体層と前記第１不純物注入領域との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第１不純物注入領域の最上部と前記第１ゲート電極層の最下部との間の間隔が、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第３半導体層の最上部と前記第２不純物注入領域の最下部との間の間隔が、前記第４半導体層と前記第２不純物注入領域との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第２不純物注入領域の最上部と前記第２ゲート電極層の最下部との間の間隔が、前記第４半導体層と前記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項５または６に記載の横型接合型電界効果トランジスタ。
【請求項８】
前記第２半導体層には、前記第１不純物注入領域が複数層設けられ、前記第４半導体層には、前記第２不純物注入領域が複数層設けられる、請求項５から７のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項９】
前記第３半導体層と前記第４半導体層との間に、前記第２半導体層と前記第３半導体層と前記第１ゲート電極層と前記第１不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える、請求項５から８のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１０】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、
前記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、
前記第５半導体層中において所定の間隔を隔てて、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第３半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在し、上面が前記第４半導体層にまで延在するように設けられ、前記第２半導体層および前記第４半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、前記第５半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項１１】
前記第２半導体層と前記第３半導体層と前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項１０に記載の横型接合型電界効果トランジスタ。
【請求項１２】
前記第１半導体層の最上部と前記第１ゲート電極層の最下部との間の間隔が、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第１ゲート電極層の最上部と前記第２ゲート電極層の最下部との間の間隔が、前記第４半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項１０または１１に記載の横型接合型電界効果トランジスタ。
【請求項１３】
前記第４半導体層と前記第５半導体層との間に、前記第３半導体層と前記第４半導体層と前記第１ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える、請求項１０から１２のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１４】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、
前記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、
前記第５半導体層中において所定の間隔を隔てて、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第３半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在し、上面が前記第４半導体層にまで延在するように設けられ、前記第２半導体層および前記第４半導体層の不純物濃度よりも高い不純物濃度を含む第１ゲート電極層と、
前記第５半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層と、
前記第１半導体層と前記第１ゲート電極層とに挟まれた前記第２半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第１不純物注入領域と、
前記第１ゲート電極層と前記第２ゲート電極層とに挟まれた前記第４半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２不純物注入領域と、
を備える、横型接合型電界効果トランジスタ。
【請求項１５】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項１４に記載の横型接合型電界効果トランジスタ。
【請求項１６】
前記第１半導体層の最上部と前記第１不純物注入領域の最下部との間の間隔が、前記第２半導体層と前記第１不純物注入領域との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第１不純物注入領域の最上部と前記第１ゲート電極層の最下部との間隔が、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第１ゲート電極層の最上部と前記第２不純物注入領域の最下部との間の間隔が、前記第４半導体層と前記第２不純物注入領域との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第２不純物注入領域の最上部と前記第２ゲート電極層の最下部との間の間隔が、前記第４半導体層と前記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項１４または１５のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１７】
前記第２半導体層には、前記第１不純物注入領域が複数層設けられ、前記第４半導体層には、前記第２不純物注入領域が複数層設けられる、請求項１４から１６のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１８】
前記第４半導体層と前記第５半導体層との間に、前記第３半導体層と前記第４半導体層と前記第１ゲート電極層と前記第２不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える、請求項１４から１７のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１９】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、
前記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、
前記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、
前記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、
前記第５半導体層中において所定の間隔を隔てて、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第５半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第５半導体層中の前記ソース／ドレイン領域層の間において、下面が前記第２半導体層にまで延在するように前記第１ゲート電極層に隣接して設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項２０】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項１９に記載の横型接合型電界効果トランジスタ。
【請求項２１】
前記第１ゲート電極層と前記第２ゲート電極層との間の間隔が、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔、および前記第４半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項１９または２０に記載の横型接合型電界効果トランジスタ。
【請求項２２】
前記第１ゲート電極層と前記第２ゲート電極層との間に、下面が前記第２半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の不純物注入領域を１つ備える、請求項１９から２１のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項２３】
前記第１ゲート電極層と前記不純物注入領域との間の間隔および前記不純物注入領域と前記第２ゲート電極層との間隔が、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔、および前記第４半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項２２に記載の横型接合型電界効果トランジスタ。
【請求項２４】
前記不純物注入領域が２以上設けられる、請求項２３に記載の横型接合型電界効果トランジスタ。
【請求項２５】
前記第１ゲート電極層に最も近接する前記不純物注入領域と前記第１ゲート電極層との間の間隔、前記不純物注入領域同士の間隔、および前記第２ゲート電極層に最も近接する前記不純物注入領域と前記第２ゲート電極層との間の間隔が、いずれも、前記第２半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔、および前記第４半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項２４に記載の横型接合型電界効果トランジスタ。
【請求項２６】
前記第４半導体層と前記第５半導体層との間に、前記第３半導体層と前記第４半導体層とほぼ同じ構造を１つ以上有する、請求項１９から２５のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項２７】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第２半導体層および前記第３半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第１半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項２８】
前記第２半導体層と、前記第３半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項２７に記載の横型接合型電界効果トランジスタ。
【請求項２９】
前記ゲート電極層と、前記第３半導体層の前記ゲート電極層と接しない面との間隔が、前記第３半導体層と前記ゲート電極層との接合における拡散電位で拡がる空乏層の間隔よりも小さいことを特徴とする、請求項２７または２８に記載の横型接合型電界効果トランジスタ。
【請求項３０】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ、前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第１半導体層の上に、かつ、前記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、
前記第２半導体層、前記第３半導体層、前記第４半導体層および前記第５半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層および前記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、前記第４半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第５半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層と、を備える横型接合型電界効果トランジスタ。
【請求項３１】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項３０に記載の横型接合型電界効果トランジスタ。
【請求項３２】
前記第１ゲート電極層と、前記第３半導体層の前記第１ゲート電極層と接しない面との間の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第２ゲート電極層と前記第５半導体層の前記第２ゲート電極層と接しない面との間隔が、前記第５半導体層と前記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さいことを特徴とする、請求項３０または３１に記載の横型接合型電界効果トランジスタ。
【請求項３３】
前記第３半導体層と前記第４半導体層との間に、前記第４半導体層と前記第５半導体層と前記第２ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つ以上備える、請求項２０から３２のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項３４】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、前記第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ、前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第２半導体層、前記第３半導体層および前記第４半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項３５】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項３４に記載の横型接合型電界効果トランジスタ。
【請求項３６】
前記ゲート電極層と前記第４半導体層との間の間隔が、前記第３半導体層と前記ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さいことを特徴とする、請求項３４または３５に記載の横型接合型電界効果トランジスタ。
【請求項３７】
前記第３半導体層と前記第４半導体層との間に前記第２半導体層と前記第３半導体層と前記ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える、請求項３４から３６のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項３８】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第２半導体層および前記第３半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、
前記ゲート電極層と前記第３半導体層の前記ゲート電極層と接しない面とに挟まれた前記第３半導体層に、前記ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の不純物注入領域と、
を備える横型接合型電界効果トランジスタ。
【請求項３９】
前記第２半導体層と、前記第３半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項３８に記載の横型接合型電界効果トランジスタ。
【請求項４０】
前記ゲート電極層と前記不純物注入領域との最も大きく接する面同士の間隔が、前記第３半導体層と前記ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記不純物注入領域と、前記第３半導体層の前記ゲート電極層と接しない面との間の間隔が、前記第３半導体層と前記ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さいことを特徴とする、請求項３８または３９に記載の横型接合型電界効果トランジスタ。
【請求項４１】
前記第３半導体層には、前記不純物注入領域が複数層設けられる、請求項３８から４０のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項４２】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ、前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第１半導体層の上に、かつ前記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、
前記第２半導体層、前記第３半導体層、前記第４半導体層および前記第５半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層および前記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第４半導体層中の前記ソース／ドレイン領域層の間においてその一方の側面が前記第５半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第２ゲート電極層と、
前記第４半導体層と前記第１ゲート電極層とに挟まれた前記第３半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第１不純物注入領域と、
前記第２ゲート電極層と、前記第５半導体層の前記第２ゲート電極層と接しない面とに挟まれた前記第５半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２不純物注入領域と、
を備える横型接合型電界効果トランジスタ。
【請求項４３】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項４２に記載の横型接合型電界効果トランジスタ。
【請求項４４】
前記第１ゲート電極層と前記第１不純物注入領域との最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第１不純物注入領域と、前記第３半導体層の前記第１ゲート電極層と接しない面との間の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、
前記第２ゲート電極層と前記第２不純物注入領域との最も近接する面同士の間隔が、前記第５半導体層と前記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第２不純物注入領域と、前記第５半導体層の前記第２ゲート電極層と接しない面との間の間隔が、前記第５半導体層と前記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さいことを特徴とする、請求項４２または４３に記載の横型接合型電界効果トランジスタ。
【請求項４５】
前記第３半導体層には、前記第１不純物注入領域が複数層設けられ、前記第５半導体層には、前記第２不純物注入領域が複数層設けられる、請求項４２から４４のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項４６】
前記第３半導体層と前記第４半導体層との間に、前記第４半導体層と前記第５半導体層と前記第２ゲート電極層と前記第２不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つ以上備える、請求項４２から４５のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項４７】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ、前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第２半導体層、前記第３半導体層および前記第４半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、
前記第４半導体層と前記ゲート電極層とに挟まれた前記第３半導体層に、前記ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の不純物注入領域と、
を備える横型接合型電界効果トランジスタ。
【請求項４８】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層の不純物濃度と膜厚さとがほぼ同じである、請求項４７に記載の横型接合型電界効果トランジスタ。
【請求項４９】
前記ゲート電極層と前記不純物注入領域との間の間隔が、前記第３半導体層と前記ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記不純物注入領域と前記第４半導体層との間の間隔が、前記第３半導体層と前記ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さいことを特徴とする、請求項４７または４８に記載の横型接合型電界効果トランジスタ。
【請求項５０】
前記第３半導体層には、前記不純物注入領域が複数層設けられる、請求項４７から４９のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５１】
前記第３半導体層と前記第４半導体層との間に、前記第２半導体層と前記第３半導体層と前記ゲート電極層と前記不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える、請求項４７から５０のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５２】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ、前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第２半導体層、前記第３半導体層および前記第４半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第４半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項５３】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項５２に記載の横型接合型電界効果トランジスタ。
【請求項５４】
前記第１ゲート電極層と、前記第２ゲート電極層の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項５２または５３に記載の横型接合型電界効果トランジスタ。
【請求項５５】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第１半導体層の上に、かつ前記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、
前記第１半導体層の上に、かつ、前記第５半導体層に隣接して位置し、第１導電型不純物を含む第６半導体層と、
前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層および前記第６半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層および前記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第４半導体層中の前記ソース／ドレイン領域層の間においてその一方の側面が前記第３半導体層にまで延在し、他方の側面が前記第５半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、
前記第６半導体層の前記ソース／ドレイン領域層の間においてその一方の側面が前記第５半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第３ゲート電極層と、
を備える横型接合型電界効果トランジスタ。
【請求項５６】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層と、前記第６半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項５５に記載の横型接合型電界効果トランジスタ。
【請求項５７】
前記第１ゲート電極層と、前記第２ゲート電極層の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第２ゲート電極層と前記第３ゲート電極層の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項５５または５６に記載の横型接合型電界効果トランジスタ。
【請求項５８】
前記第５半導体層と前記第６半導体層との間に、前記第４半導体層と前記５半導体層と前記第２ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つ以上備える、請求項５５から５７のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５９】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上に、かつ、前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第２半導体層、前記第３半導体層および前記第４半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第４半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第２ゲート電極層と、
前記第１ゲート電極層と前記第２ゲート電極層とに挟まれた前記第３半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の不純物注入領域と、
を備える横型接合型電界効果トランジスタ。
【請求項６０】
前記第２半導体層と前記第３半導体層と前記第４半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項５９に記載の横型接合型電界効果トランジスタ。
【請求項６１】
前記第１ゲート電極層と、前記不純物注入領域の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記不純物注入領域と、前記第２ゲート電極層の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項５９または６０に記載の横型接合型電界効果トランジスタ。
【請求項６２】
前記第３半導体層には、前記不純物注入領域が複数層設けられる、請求項５９から６１のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６３】
半導体基板上に位置する第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、
前記第１半導体層の上に、かつ、前記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、
前記第１半導体層の上にかつ前記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、
前記第１半導体層の上に、かつ、前記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、
前記第１半導体層の上に、かつ、前記第５半導体層に隣接して位置し、第１導電型不純物を含む第６半導体層と、
前記第２半導体層、前記第３半導体層、前記第４半導体層、前記第５半導体層および前記第６半導体層中において所定の間隔を隔てて設けられ、前記第３半導体層および前記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
前記第２半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在するように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、
前記第４半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第３半導体層にまで延在し、他方の側面が前記第５半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、
前記第６半導体層中の前記ソース／ドレイン領域層の間において、その一方の側面が前記第５半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第３ゲート電極層と、
前記第１ゲート電極層と前記第２ゲート電極層とに挟まれた前記第３半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第１不純物注入領域と、
前記第２ゲート電極層と前記第３ゲート電極層とに挟まれた前記第５半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２不純物注入領域と、
を備える横型接合型電界効果トランジスタ。
【請求項６４】
前記第２半導体層と、前記第３半導体層と、前記第４半導体層と、前記第５半導体層と、前記第６半導体層との不純物濃度と膜厚さとがほぼ同じである、請求項６３に記載の横型接合型電界効果トランジスタ。
【請求項６５】
前記第１ゲート電極層と、前記第１不純物注入領域の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第１不純物注入領域と、前記第２ゲート電極層の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第２ゲート電極層と、前記第２不純物注入領域の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、
前記第２不純物注入領域と、前記第３ゲート電極層の最も近接する面同士の間隔が、前記第３半導体層と前記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことを特徴とする、請求項６３または６４に記載の横型接合型電界効果トランジスタ。
【請求項６６】
前記第３半導体層には、前記第１不純物注入領域が複数層設けられる、前記第５半導体層には、前記第２不純物注入領域が複数層設けられる、請求項６３から６５のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６７】
前記第５半導体層と前記第６半導体層との間に、前記第４半導体層と前記第５半導体層と前記第２ゲート電極層と前記第２不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つ以上備える、請求項６３から６６のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６８】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、
前記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、
前記第２半導体層と前記第３半導体層とにまたがるように、第３半導体層の所定領域に不純物を導入して、前記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層を形成する工程と、
前記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、
前記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、
前記第第５半導体層の所定領域に不純物を導入して、下面が前記第４半導体層にまで延在し、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層を形成する工程と、
前記第１ゲート電極層および前記第２ゲート電極層の両側において、前記第５半導体層に不純物を導入して、下面が前記第２半導体層にまで延在し、前記第２半導体層および前記第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える、横型接合型電界効果トランジスタの製造方法。
【請求項６９】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、
前記第２半導体層の所定領域に不純物を導入して、前記第２半導体層内に第１導電型の第１不純物注入領域を形成する工程と、
前記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、
前記第２半導体層と前記第３半導体層とにまたがるように不純物を導入して、前記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層を形成する工程と、
前記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、
前記第４半導体層の所定領域に不純物を導入して、前記第４半導体層内に前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２不純物注入領域を形成する工程と、
前記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、
前記第５半導体層の所定領域に不純物を導入して、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層を形成する工程と、
前記第１ゲート電極層および前記第２ゲート電極層の両側において、前記第５半導体層の所定領域に不純物を導入して、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、を備える横型接合型電界効果トランジスタの製造方法。
【請求項７０】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、
前記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、
前記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、
前記第４半導体層の所定領域に不純物を導入し、下面が前記第２半導体層にまで延在し、上面が前記第４半導体層にまで延在し、前記第２半導体層および前記第４半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層を形成する工程と、
前記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、
前記第５半導体層の所定領域に不純物を導入し、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層を形成する工程と、
前記第１ゲート電極層および前記第２ゲート電極層の両側において、前記第５半導体層の所定領域に不純物を導入して、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、
を備える横型接合型電界効果トランジスタの製造方法。
【請求項７１】
半導体基板の上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、
前記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、
前記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、
前記第４半導体層の所定領域に不純物を導入して、下面が前記第２半導体層にまで延在し、上面が前記第４半導体層にまで延在し、、前記第２半導体層および前記第４半導体層の不純物濃度よりも高い不純物濃度を含む第１ゲート電極層を形成する工程と、
前記第２半導体層の所定領域に不純物を導入して、前記第２半導体層内に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第１不純物注入領域を形成する工程と、
前記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、
前記第５半導体層の所定領域に不純物を導入して、下面が前記第４半導体層にまで延在するように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層を形成する工程と、
前記第４半導体層の所定領域に不純物を導入して、前記第４半導体層内に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２不純物注入領域を形成する工程と、
前記第１ゲート電極層および前記第２ゲート電極層の両側において、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える、横型接合型電界効果トランジスタの製造方法。
【請求項７２】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、前記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、
前記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、
前記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、
前記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、
前記第５半導体層中の所定領域に不純物を導入することにより、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含み、前記基板の平面方向に沿って互いに所定の間隔を隔てて配置される第１ゲート電極層および第２ゲート電極層を形成する工程と、
前記第５半導体層中の所定領域に不純物を導入することにより、前記第１ゲート電極層および前記第２ゲート電極層の配置方向に沿って前記第１ゲート電極層および前記第２ゲート電極層を両側から挟みこみ、下面が前記第２半導体層にまで延在するように設けられ、前記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える横型接合型電界効果トランジスタの製造方法。
【請求項７３】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、
前記半導体層中の所定領域に、前記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層と第２導電型不純物を含む第３半導体層とを形成する工程と、
前記第２半導体層および前記第３半導体層中の所定領域に不純物を導入することにより、前記第２半導体層および前記第３半導体層にまたがるように設けられ、前記第１半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層を形成する工程と、
前記第２半導体層および前記第３半導体層の所定領域に不純物を導入することにより、前記第２半導体層および前記第３半導体層が配置される方向に沿うとともに、前記ゲート電極層を挟み込み、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える横型接合型電界効果トランジスタの製造方法。
【請求項７４】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、
前記半導体層中の所定領域に、前記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層と第２導電型不純物を含む第３半導体層とを形成する工程と、
前記第２半導体層および前記第３半導体層中の所定領域に不純物を導入することにより、前記第２半導体層および前記第３半導体層にまたがるように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、前記第３半導体層の中に、前記ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の不純物注入領域とを形成する工程と、
前記第２半導体層および前記第３半導体層の所定領域に不純物を導入することにより、前記第２半導体層および前記第３半導体層が配置される方向に沿うとともに、前記ゲート電極層および不純物注入領域を挟み込み、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える横型接合型電界効果トランジスタの製造方法。
【請求項７５】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、
前記半導体層中の所定領域に、前記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層、第２導電型不純物を含む第３半導体層、および、第１導電型不純物を含む第４半導体層を形成する工程と、
前記第２半導体層、前記第３半導体層、および、前記第４半導体層中の所定領域に不純物を導入することにより、前記第２半導体層および前記第３半導体層にまたがるように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、前記第３半導体層および前記第４半導体層にまたがるように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層とを形成する工程と、前記第２半導体層、前記第３半導体層、および、前記第４半導体層の所定領域に不純物を導入することにより、前記第２半導体層、前記第３半導体層、および、前記第４半導体層が配置される方向に沿うとともに、前記１ゲート電極層および前記第２ゲート電極層を挟み込み、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える横型接合型電界効果トランジスタの製造方法。
【請求項７６】
半導体基板上に、第１導電型不純物を含む第１半導体層を形成すると、
前記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、
前記半導体層中の所定領域に、前記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層、第２導電型不純物を含む第３半導体層、および、第１導電型不純物を含む第４半導体層を形成する工程と、
前記第２半導体層、前記第３半導体層、および、前記第４半導体層中の所定領域に不純物を導入することにより、前記第２半導体層および前記第３半導体層にまたがるように設けられ、前記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、前記第３半導体層および前記第４半導体層にまたがるように設けられ、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、前記第１ゲート電極層および前記第２ゲート電極層に挟まれた前記第３半導体層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の不純物注入領域とを形成する工程と、
前記第２半導体層、前記第３半導体層、および、前記第４半導体層の所定領域に不純物を導入することにより、前記第２半導体層、前記第３半導体層、および、前記第４半導体層が配置される方向に沿うとともに、前記１ゲート電極層、前記第２ゲート電極層および不純物注入領域を挟み込み、前記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程と、
を備える横型接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、横型接合型電界効果トランジスタに関し、より特定的には、良好な耐圧性能を維持したままオン抵抗を低減可能とする横型接合型電界効果トランジスタの構造およびその製造方法に関する。
【０００２】
【従来の技術】
横型接合型電界効果トランジスタ（以下、ＪＦＥＴ（Junction Field Effect Transistor)と称する)は、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、横型ＪＦＥＴは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。
【０００３】
チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよいが、通常、半導体基板にＳｉＣを用いるＪＦＥＴにおいては、チャネル領域をｎ型不純物領域とすることが多いため、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はｎ型不純物領域として話を進めるが、チャネル領域をｐ型不純物領域とする場合もあることは言うまでもない。
【０００４】
図７２は、従来の横型ＪＦＥＴを示す断面図である（米国特許登録番号5,264,713 Junction Field-Effect Transistor Formed in Silicon Carbide）。ｎ型ＳｉＣ基板１１０の上にｐ+型のエピタキシャル層１１２が配置され、その上にｎ-型のチャネル層１１４が形成されている。チャネル層１１４の上には、トレンチ１２４をはさんで、一方にｎ+型のソース領域１１６が、また他方にはｎ+型のドレイン領域１１８が配置され、それぞれの上にソース電極１２０とドレイン電極１２２とが配置されている。ＳｉＣ基板１１０の裏面側には、ゲートコンタクト層１３０が形成され、その上にゲート電極（図示せず）が設けられている。ソース／ドレイン領域１１６，１１８を通りチャネル層１１４の中にいたる深さを有するトレンチ１２４が設けられ、トレンチ１２４の底部と第１導電型のエピタキシャル層１１２との間の、第２導電型のエピタキシャル層１１４にはチャネル（Ｃ）が形成されている。
【０００５】
エピタキシャル層１１２におけるｐ型不純物の濃度の値は、チャネルを含むエピタキシャル層１１４におけるｎ型の濃度の値よりも高く、接合部への逆バイアス電圧の印加により空乏層がチャネルに向けて拡大する構成となっている。空乏層がチャネルを塞いだとき、電流がチャネルを通過することができないため、オフ状態となる。このため、逆バイアス電圧の大きさを加減することにより、空乏層がチャネル領域を遮断するか否か制御することが可能となる。この結果、たとえば、ゲート・ソース間の逆バイアス電圧を加減することにより、電流のオンオフ制御を行なうことが可能となる。
【０００６】
また、Theory of Semiconductor Superjunction Devices（Jpn.J.Appl.Phys.Vol.36(1997) Part.1,No.10.Oct.1997 pp.6254-6262）には、ＭＯＳ型電界効果トランジスタのチャネル−ドレイン間をｐ型半導体層とｎ型半導体層とを交互に積み重ねた構造（重接合構造）として、オフ状態でのドレインへの電圧印加時の電圧分布を平行平板コンデンサに近づけることにより、素子耐圧の向上とオン抵抗の増加抑制／低下とを両立することが可能であることが理論的に述べられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記構成からなる横型ＪＦＥＴにおいて、さらなる特性の向上の要求のひとつとして、オン抵抗の低下が挙げられる。特に、ノーマリオフ型タイプの横型ＪＦＥＴにおいては、オン抵抗の低下が強く望まれている。
【０００８】
しかし、図７２に示す構造において、オン抵抗の低下を期待して、ｐ+型のエピタキシャル層１１２の最上部とゲートコンタクト層１３０の最下部との間隔を広げると、オフするのに必要なゲート電圧の絶対値が大きくなるため、その間隔の拡大には限界があり、オン抵抗の低下にも限界がある。
【０００９】
また、ノーマリオフ型とする場合、その間隔はチャネル層１１４とゲートコンタクト層１３０との接合における拡散電位で広がる空乏層の間隔よりも小さくする必要があるので、自ずとその間隔の拡大には限界があり、オン抵抗の低下にも限界が生じる。
【００１０】
したがって、この発明は、上記課題を解決するためになされたものであり、良好な耐圧性能を維持したままオン抵抗を低減可能とする構造を有する横型接合型電界効果トランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの１つの局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、上記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、上記第５半導体層中において所定の間隔を隔てて、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および上記第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第３半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第５半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層とを備える。
【００１２】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法の１つの局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、上記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、上記第２半導体層と上記第３半導体層とにまたがるように、第３半導体層の所定領域に不純物を導入して、上記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層を形成する工程と、上記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、上記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、上記第第５半導体層の所定領域に不純物を導入して、下面が上記第４半導体層にまで延在し、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層を形成する工程と、上記第１ゲート電極層および上記第２ゲート電極層の両側において、上記第５半導体層に不純物を導入して、下面が上記第２半導体層にまで延在し、上記第２半導体層および上記第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００１３】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上の各半導体層の積層方向である縦方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００１４】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００１５】
また、上記発明においてさらに好ましくは、上記第１半導体層の最上部と上記第１ゲート電極の最下部との間の間隔が、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第３半導体層の最上部と上記第２ゲート電極層の最下部との間の間隔が、上記第４半導体層と上記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００１６】
また、上記発明においてさらに好ましくは、上記第３半導体層と上記第４半導体層との間に、上記第２半導体層と上記第３半導体層と上記第１ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上積層させることが可能になる。
【００１７】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、上記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、上記第５半導体層中において所定の間隔を隔てて、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第３半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第５半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層と、上記第１半導体層と上記第１ゲート電極層とに挟まれた上記第２半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第１不純物注入領域と、上記第３半導体層と上記第２ゲート電極層とに挟まれた上記第４半導体層に、上記第１ゲート電極とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２不純物注入領域とを備える。
【００１８】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法の他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、上記第２半導体層の所定領域に不純物を導入して、上記第２半導体層内に第１導電型の第１不純物注入領域を形成する工程と、上記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、上記第２半導体層と上記第３半導体層とにまたがるように不純物を導入して、上記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層を形成する工程と、上記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、上記第４半導体層の所定領域に不純物を導入して、上記第４半導体層内に上記第１ゲート電極とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２不純物注入領域を形成する工程と、上記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、上記第５半導体層の所定領域に不純物を導入して、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層を形成する工程と、上記第１ゲート電極層および上記第２ゲート電極層の両側において、上記第５半導体層の所定領域に不純物を導入して、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００１９】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上の各半導体層の積層方向である縦方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００２０】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００２１】
上記発明において好ましくは、上記第１半導体層の最上部と上記第１不純物注入領域の最下部との間の間隔が、上記第２半導体層と上記第１不純物注入領域との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第１不純物注入領域の最上部と上記第１ゲート電極層の最下部との間の間隔が、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第３半導体層の最上部と上記第２不純物注入領域の最下部との間の間隔が、上記第４半導体層と上記第２不純物注入領域との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第２不純物注入領域の最上部と上記第２ゲート電極層の最下部との間の間隔が、上記第４半導体層と上記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００２２】
また、好ましくは、上記第２半導体層には、上記第１不純物注入領域が複数層設けられ、上記第４半導体層には、上記第２不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、第２および第４半導体層を最大限に利用して、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【００２３】
上記発明において好ましくは、上記第３半導体層と上記第４半導体層との間に、上記第２半導体層と上記第３半導体層と上記第１ゲート電極層と上記第１不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上積層させることが可能になる。
【００２４】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、上記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、上記第５半導体層中において所定の間隔を隔てて、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第３半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在し、上面が上記第４半導体層にまで延在するように設けられ、上記第２半導体層および上記第４半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第５半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層とを備える。
【００２５】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、上記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、上記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、上記第４半導体層の所定領域に不純物を導入し、下面が上記第２半導体層にまで延在し、上面が上記第４半導体層にまで延在し、上記第２半導体層および上記第４半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層を形成する工程と、上記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、上記第５半導体層の所定領域に不純物を導入し、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第２ゲート電極層を形成する工程と、上記第１ゲート電極層および上記第２ゲート電極層の両側において、上記第５半導体層の所定領域に不純物を導入して、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層とを備える。
【００２６】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上の各半導体層の積層方向である縦方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００２７】
上記発明において好ましくは、上記第２半導体層と上記第３半導体層と上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００２８】
上記発明において好ましくは、上記第１半導体層の最上部と上記第１ゲート電極層の最下部との間の間隔が、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第１ゲート電極層の最上部と上記第２ゲート電極層の最下部との間の間隔が、上記第４半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００２９】
上記発明において好ましくは、上記第４半導体層と上記第５半導体層との間に、上記第３半導体層と上記第４半導体層と上記第１ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上積層させることが可能になる。
【００３０】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、上記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、上記第５半導体層中において所定の間隔を隔てて、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第３半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在し、上面が上記第４半導体層にまで延在するように設けられ、上記第２半導体層および上記第４半導体層の不純物濃度よりも高い不純物濃度を含む第１ゲート電極層と、上記第５半導体層中の上記ソース／ドレイン領域の間において、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層と、上記第１半導体層と上記第１ゲート電極層とに挟まれた上記第２半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第１不純物注入領域と、上記第１ゲート電極層と上記第２ゲート電極層とに挟まれた上記第４半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２不純物注入領域とを備える。
【００３１】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板の上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、上記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、上記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、上記第４半導体層の所定領域に不純物を導入して、下面が上記第２半導体層にまで延在し、上面が上記第４半導体層にまで延在し、、上記第２半導体層および上記第４半導体層の不純物濃度よりも高い不純物濃度を含む第１ゲート電極層を形成する工程と、上記第２半導体層の所定領域に不純物を導入して、上記第２半導体層内に第１導電型の第１不純物注入領域を形成する工程と、上記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、上記第５半導体層の所定領域に不純物を導入して、下面が上記第４半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層を形成する工程と、上記第４半導体層の所定領域に不純物を導入して、上記第４半導体層内に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２不純物注入領域を形成する工程と、上記第１ゲート電極層および上記第２ゲート電極層の両側において、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００３２】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上の各半導体層の積層方向である縦方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００３３】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００３４】
また、上記発明においてさらに好ましくは、上記第１半導体層の最上部と上記第１不純物注入領域の最下部との間の間隔が、上記第２半導体層と上記第１不純物注入領域との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第１不純物注入領域の最上部と上記第１ゲート電極層の最下部との間隔が、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第１ゲート電極層の最上部と上記第２不純物注入領域の最下部との間の間隔が、上記第４半導体層と上記第２不純物注入領域との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第２不純物注入領域の最上部と上記第２ゲート電極層の最下部との間の間隔が、上記第４半導体層と上記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００３５】
また、好ましくは、上記第２半導体層には、上記第１不純物注入領域が複数層設けられ、上記第４半導体層には、上記第２不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、第２および第４半導体層を最大限に利用して、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【００３６】
また、上記発明においてさらに好ましくは、上記第４半導体層と上記第５半導体層との間に、上記第３半導体層と上記第４半導体層と上記第１ゲート電極層と上記第２不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上積層させることが可能になる。
【００３７】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層と、上記第２半導体層の上に位置し、第１導電型不純物を含む第３半導体層と、上記第３半導体層の上に位置し、第２導電型不純物を含む第４半導体層と、上記第４半導体層の上に位置し、第１導電型不純物を含む第５半導体層と、上記第５半導体層中において所定の間隔を隔てて、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第５半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第５半導体層中の上記ソース／ドレイン領域層の間において、下面が上記第２半導体層にまで延在するように上記第１ゲート電極層に隣接して設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層とを備える。
【００３８】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、上記第１半導体層の不純物濃度よりも高い濃度の第２導電型不純物を含む第２半導体層を形成する工程と、上記第２半導体層の上に、第１導電型不純物を含む第３半導体層を形成する工程と、上記第３半導体層の上に、第２導電型不純物を含む第４半導体層を形成する工程と、上記第４半導体層の上に、第１導電型不純物を含む第５半導体層を形成する工程と、上記第５半導体層中の所定領域に不純物を導入することにより、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含み、上記基板の平面方向に沿って互いに所定の間隔を隔てて配置される第１ゲート電極層および第２ゲート電極層を形成する工程と、上記第５半導体層中の所定領域に不純物を導入することにより、上記第１ゲート電極層および上記第２ゲート電極層の配置方向に沿って上記第１ゲート電極層および上記第２ゲート電極層を両側から挟みこみ、下面が上記第２半導体層にまで延在するように設けられ、上記第２半導体層および第４半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００３９】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、複数の横型ＪＦＥＴにおいてｐｎ接合を縦方向に配置し、ゲート電極層を横方向に配置した構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００４０】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００４１】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と上記第２ゲート電極層との間の間隔が、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔、および上記第４半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００４２】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と上記第２ゲート電極層との間に、下面が上記第２半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の不純物注入領域を１つ備える。この構成によりチャネル数が増加し、さらにオン抵抗を下げることが可能になる。
【００４３】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と上記不純物注入領域との間の間隔および上記不純物注入領域と上記第２ゲート電極層との間隔が、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔、および上記第４半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００４４】
また、上記発明においてさらに好ましくは、上記不純物注入領域が２以上設けられる。この構成によりチャネル数が増加し、さらにオン抵抗を下げることが可能になる。
【００４５】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層に最も近接する上記不純物注入領域と上記第１ゲート電極層との間の間隔、上記不純物注入領域同士の間隔、および上記第２ゲート電極層に最も近接する上記不純物注入領域と上記第２ゲート電極層との間の間隔が、いずれも、上記第２半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔、および上記第４半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００４６】
また、上記発明においてさらに好ましくは、上記第４半導体層と上記第５半導体層との間に、上記第３半導体層と上記第４半導体層とほぼ同じ構造を１つ以上有する。この構成により、半導体基板上において隣接する横方向に沿って配置されるトランジスタ構造の数が増加し、さらにオン抵抗を下げることが可能になる。
【００４７】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第２半導体層および上記第３半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記上記第１半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層とを備える。
【００４８】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、上記半導体層中の所定領域に、上記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層と第２導電型不純物を含む第３半導体層とを形成する工程と、上記第２半導体層および上記第３半導体層中の所定領域に不純物を導入することにより、上記第２半導体層および上記第３半導体層にまたがるように設けられ、上記第１半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層を形成する工程と、
上記第２半導体層および上記第３半導体層の所定領域に不純物を導入することにより、上記第２半導体層および上記第３半導体層が配置される方向に沿うとともに、上記ゲート電極層を挟み込み、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００４９】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００５０】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００５１】
また、上記発明においてさらに好ましくは、上記ゲート電極層と、上記第３半導体層の上記ゲート電極層と接しない面との間隔が、上記第３半導体層と上記ゲート電極層との接合における拡散電位で拡がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００５２】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ、上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第１半導体層の上に、かつ、上記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、上記第２半導体層、上記第３半導体層、上記第４半導体層および上記第５半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層および上記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第４半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第５半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２ゲート電極層とを備える。
【００５３】
上記構成からなる横型接合型電界効果トランジスタによれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００５４】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００５５】
また、上記発明においてさらに好ましくは、上記第１ゲート電極と、上記第３半導体層の上記第１ゲート電極層と接しない面との間の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第２ゲート電極層と上記第５半導体層の上記第２ゲート電極層と接しない面との間隔が、上記第５半導体層と上記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００５６】
また、上記発明においてさらに好ましくは、上記第３半導体層と上記第４半導体層との間に、上記第４半導体層と上記第５半導体層と上記第２ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つ以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上設けることが可能になる。
【００５７】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、上記第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ、上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第２半導体層、上記第３半導体層および上記第４半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層とを備える。
【００５８】
上記構成からなる横型接合型電界効果トランジスタによれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００５９】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００６０】
また、上記発明においてさらに好ましくは、上記ゲート電極層と上記第４半導体層との間の間隔が、上記第３半導体層と上記ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００６１】
また、上記発明においてさらに好ましくは、上記第３半導体層と上記第４半導体層との間に上記第２半導体層と上記第３半導体層と上記ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上設けることが可能になる。
【００６２】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第２半導体層および上記第３半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、上記ゲート電極層と上記第３半導体層の上記ゲート電極層と接しない面とに挟まれた上記第３半導体層に、上記ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の不純物注入領域とを備える。
【００６３】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、上記半導体層中の所定領域に、上記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層と第２導電型不純物を含む第３半導体層とを形成する工程と、上記第２半導体層および上記第３半導体層中の所定領域に不純物を導入することにより、上記第２半導体層および上記第３半導体層にまたがるように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、上記第３半導体層の中に、上記ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の不純物注入領域とを形成する工程と、上記第２半導体層および上記第３半導体層の所定領域に不純物を導入することにより、上記第２半導体層および上記第３半導体層が配置される方向に沿うとともに、上記ゲート電極層および不純物注入領域を挟み込み、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００６４】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００６５】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００６６】
また、上記発明においてさらに好ましくは、上記ゲート電極層と上記不純物注入領域との最も大きく接する面同士の間隔が、上記第３半導体層と上記ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記不純物注入領域と、上記第３半導体層の上記ゲート電極層と接しない面との間の間隔が、上記第３半導体層と上記ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００６７】
また、好ましくは、上記第３半導体層には、上記不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【００６８】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ、上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第１半導体層の上に、かつ上記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、上記第２半導体層、上記第３半導体層、上記第４半導体層および上記第５半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層および上記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第４半導体層中の上記ソース／ドレイン領域層の間においてその一方の側面が上記第５半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第２ゲート電極層と、上記第４半導体層と上記第１ゲート電極層とに挟まれた上記第３半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第１不純物注入領域と、上記第２ゲート電極層と、上記第５半導体層の上記第２ゲート電極層と接しない面とに挟まれた上記第５半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第２不純物注入領域とを備える。
【００６９】
上記構成からなる横型接合型電界効果トランジスタによれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００７０】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００７１】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と上記第１不純物注入領域との最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第１不純物注入領域と、上記第３半導体層の上記第１ゲート電極層と接しない面との間の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さく、上記第２ゲート電極層と上記第２不純物注入領域との最も近接する面同士の間隔が、上記第５半導体層と上記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第２不純物注入領域と、上記第５半導体層の上記第２ゲート電極層と接しない面との間の間隔が、上記第５半導体層と上記第２ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００７２】
また、好ましくは、上記第３半導体層には、上記第１不純物注入領域が複数層設けられ、上記第５半導体層には、上記第２不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【００７３】
また、上記発明においてさらに好ましくは、上記第３半導体層と上記第４半導体層との間に、上記第４半導体層と上記第５半導体層と上記第２ゲート電極層と上記第２不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つ以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上設けることが可能になる。
【００７４】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ、上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第２半導体層、上記第３半導体層および上記第４半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含むゲート電極層と、上記第４半導体層と上記ゲート電極層とに挟まれた上記第３半導体層に、上記ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の不純物注入領域とを備える。
【００７５】
上記構成からなる横型接合型電界効果トランジスタによれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００７６】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層の不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００７７】
また、上記発明においてさらに好ましくは、上記ゲート電極層と上記不純物注入領域との間の間隔が、上記第３半導体層と上記ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記不純物注入領域と上記第４半導体層との間の間隔が、上記第３半導体層と上記ゲート電極層との接合における拡散電位で広がる空乏層の間隔よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００７８】
また、好ましくは、上記第３半導体層には、上記不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【００７９】
また、上記発明においてさらに好ましくは、上記第３半導体層と上記第４半導体層との間に、上記第２半導体層と上記第３半導体層と上記ゲート電極層と上記不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つまたは２以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上設けることが可能になる。
【００８０】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ、上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第２半導体層、上記第３半導体層および上記第４半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第４半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層とを備える。
【００８１】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成する工程と、上記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、上記半導体層中の所定領域に、上記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層、第２導電型不純物を含む第３半導体層、および、第１導電型不純物を含む第４半導体層を形成する工程と、上記第２半導体層、上記第３半導体層、および、上記第４半導体層中の所定領域に不純物を導入することにより、上記第２半導体層および上記第３半導体層にまたがるように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第３半導体層および上記第４半導体層にまたがるように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層とを形成する工程と、上記第２半導体層、上記第３半導体層、および、上記第４半導体層の所定領域に不純物を導入することにより、上記第２半導体層、上記第３半導体層、および、上記第４半導体層が配置される方向に沿うとともに、上記１ゲート電極層および上記第２ゲート電極層を挟み込み、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００８２】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００８３】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００８４】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と、上記第２ゲート電極層の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００８５】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第１半導体層の上に、かつ上記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、上記第１半導体層の上に、かつ、上記第５半導体層に隣接して位置し、第１導電型不純物を含む第６半導体層と、上記第２半導体層、上記第３半導体層、上記第４半導体層、上記第５半導体層および上記第６半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層および上記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第４半導体層中の上記ソース／ドレイン領域層の間においてその一方の側面が上記第３半導体層にまで延在し、他方の側面が上記第５半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、上記第６半導体層の上記ソース／ドレイン領域層の間においてその一方の側面が上記第５半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第３ゲート電極層とを備える。
【００８６】
上記構成からなる横型接合型電界効果トランジスタによれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００８７】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層と、上記第６半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００８８】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と、上記第２ゲート電極層の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第２ゲート電極層と上記第３ゲート電極層の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００８９】
また、上記発明においてさらに好ましくは、上記第５半導体層と上記第６半導体層との間に、上記第４半導体層と上記５半導体層と上記第２ゲート電極層とほぼ同じ構造である単位トランジスタ構造を１つ以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上設けることが可能になる。
【００９０】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上に、かつ、上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第２半導体層、上記第３半導体層および上記第４半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第４半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第２ゲート電極層と、上記第１ゲート電極層と上記第２ゲート電極層とに挟まれた上記第３半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の不純物注入領域とを備える。
【００９１】
また、この発明に基づいた横型接合型電界効果トランジスタの製造方法のさらに他の局面においては、半導体基板上に、第１導電型不純物を含む第１半導体層を形成すると、上記第１半導体層の上に、第２導電型不純物を含む半導体層を形成する工程と、上記半導体層中の所定領域に、上記基板の平面方向に沿って所定の間隔を隔てて第１導電型不純物を導入することにより、第１導電型不純物を含む第２半導体層、第２導電型不純物を含む第３半導体層、および、第１導電型不純物を含む第４半導体層を形成する工程と、上記第２半導体層、上記第３半導体層、および、上記第４半導体層中の所定領域に不純物を導入することにより、上記第２半導体層および上記第３半導体層にまたがるように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第３半導体層および上記第４半導体層にまたがるように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、上記第１ゲート電極層および上記第２ゲート電極層に挟まれた上記第３半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の不純物注入領域とを形成する工程と、上記第２半導体層、上記第３半導体層、および、上記第４半導体層の所定領域に不純物を導入することにより、上記第２半導体層、上記第３半導体層、および、上記第４半導体層が配置される方向に沿うとともに、上記１ゲート電極層、上記第２ゲート電極層および不純物注入領域を挟み込み、上記第３半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層を形成する工程とを備える。
【００９２】
上記構成からなる横型接合型電界効果トランジスタおよびその製造方法によれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００９３】
上記発明において好ましくは、上記第２半導体層と上記第３半導体層と上記第４半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００９４】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と、上記不純物注入領域の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記不純物注入領域と、上記第２ゲート電極の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【００９５】
また、好ましくは、上記第３半導体層には、上記不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【００９６】
上記目的を達成するため、この発明に基づいた横型接合型電界効果トランジスタの他の局面においては、半導体基板上に位置する第１導電型不純物を含む第１半導体層と、上記第１半導体層の上に位置し、第１導電型不純物を含む第２半導体層と、上記第１半導体層の上に、かつ、上記第２半導体層に隣接して位置し、第２導電型不純物を含む第３半導体層と、上記第１半導体層の上にかつ上記第３半導体層に隣接して位置し、第１導電型不純物を含む第４半導体層と、上記第１半導体層の上に、かつ、上記第４半導体層に隣接して位置し、第２導電型不純物を含む第５半導体層と、上記第１半導体層の上に、かつ、上記第５半導体層に隣接して位置し、第１導電型不純物を含む第６半導体層と、上記第２半導体層、上記第３半導体層、上記第４半導体層、上記第５半導体層および上記第６半導体層中において所定の間隔を隔てて設けられ、上記第３半導体層および上記第５半導体層の不純物濃度よりも高い濃度の第２導電型の不純物を含むソース／ドレイン領域層と、上記第２半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在するように設けられ、上記第３半導体層の不純物濃度よりも高い第１導電型の不純物濃度を含む第１ゲート電極層と、上記第４半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第３半導体層にまで延在し、他方の側面が上記第５半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２ゲート電極層と、上記第６半導体層中の上記ソース／ドレイン領域層の間において、その一方の側面が上記第５半導体層にまで延在するように設けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第３ゲート電極層と、上記第１ゲート電極層と上記第２ゲート電極層とに挟まれた上記第３半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有する第１導電型の第１不純物注入領域と、上記第２ゲート電極と上記第３ゲート電極層とに挟まれた上記第５半導体層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位を有する第１導電型の第２不純物注入領域とを備える。
【００９７】
上記構成からなる横型接合型電界効果トランジスタによれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【００９８】
上記発明において好ましくは、上記第２半導体層と、上記第３半導体層と、上記第４半導体層と、上記第５半導体層と、上記第６半導体層との不純物濃度と膜厚さとがほぼ同じである。この構成により、横型接合型電界効果トランジスタのオン抵抗を最小にし、耐圧値を最大に設定することが可能になる。
【００９９】
また、上記発明においてさらに好ましくは、上記第１ゲート電極層と、上記第１不純物注入領域の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第１不純物注入領域と、上記第２ゲート電極層の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第２ゲート電極層と、上記第２不純物注入領域の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さく、上記第２不純物注入領域と、上記第３ゲート電極層の最も近接する面同士の間隔が、上記第３半導体層と上記第１ゲート電極層との接合における拡散電位で広がる空乏層の間隔の２倍よりも小さい。この構成により、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【０１００】
また、好ましくは、上記第３半導体層には、上記第１不純物注入領域が複数層設けられる、上記第５半導体層には、上記第２不純物注入領域が複数層設けられる。このように、不純物注入領域を複数層設けることにより、第２および第４半導体層を最大限に利用して、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させることが可能になる。
【０１０１】
また、上記発明においてさらに好ましくは、上記第５半導体層と上記第６半導体層との間に、上記第４半導体層と上記第５半導体層と上記第２ゲート電極層と上記第２不純物注入領域とほぼ同じ構造である単位トランジスタ構造を１つ以上備える。この構成により、横型接合型電界効果トランジスタ内に単位トランジスタを３以上設けることが可能になる。
【０１０２】
【発明の実施の形態】
以下、本発明に基づいた各実施の形態における横型接合型電界効果トランジスタの構造およびその製造方法について、図を参照しながら説明する。
【０１０３】
（実施の形態１）
（横型接合型電界効果トランジスタ１００の構造）
以下、実施の形態１における横型接合型電界効果トランジスタ１００の構造について、図１を参照して説明する。なお、図１は本実施の形態における横型接合型電界効果トランジスタ１００の構造を示す断面図である。
【０１０４】
本実施の形態における横型接合型電界効果トランジスタ１００の構造的特徴は、ｐｎ接合およびゲート電極層を縦方向に配置するようにしたものである。ここで、本明細書中において、縦方向とは基板の深さ方向に沿った方向を意味し、横方向とは基板の主面に並行な方向を意味する。
【０１０５】
この横型接合型電界効果トランジスタ１００は、Ｓｉ等からなる半導体基板２の上に位置するｐ型不純物を含む第１半導体層１１と、この第１半導体層１１の上に、第１半導体層１１の不純物濃度よりも高い濃度のｎ型不純物を含む第２半導体層１２と、この第２半導体層１２の上に位置し、ｐ型不純物を含む第３半導体層と１３、この第３半導体層１３の上に位置し、ｎ型不純物を含む第４半導体層１４と、この第４半導体層１４の上に位置し、ｐ型不純物を含む第５半導体層１５とが設けられている。
【０１０６】
ここで、第１半導体層１１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層１２、第３半導体層１３、第４半導体層１４、および、第５半導体層１５の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。
【０１０７】
第５半導体層１５の中において所定の間隔を隔てて、下面が第２半導体層１２にまで延在するように設けられ、第２半導体層１２および第４半導体層１４の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１０８】
第３半導体層１３中のソース／ドレイン領域層６，８の間には、第２半導体層１２および第３半導体層１３にまたがるように、下面が第２半導体層１２にまで延在するように設けられ、第２半導体層１２の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層１８Ａが設けられている。
【０１０９】
第５半導体層１５中のソース／ドレイン領域層６，８の間には、下面が第４半導体層１４にまで延在するように設けられ、第１ゲート電極層１８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物を含む第２ゲート電極層１８Ｂが設けられている。第１ゲート電極層１８Ａおよび第２ゲート電極層１８Ｂの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１１０】
なお、ソース領域層６の外側には、第１半導体層１１にまで延在するｐ型の不純物濃度を含む不純物領域層４が設けられている。この不純物領域層４の不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１１１】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１半導体層１１の最上部と第１ゲート電極１８Ａの最下部との間の間隔（ｗ１１）が、第２半導体層１２と１ゲート電極層１８Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設け、第３半導体層１３の最上部と上記第２ゲート電極層１８Ｂの最下部との間の間隔ｗ１２が、第４半導体層１４と第２ゲート電極層１８Ｂとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設ければ良い。
【０１１２】
（横型接合型電界効果トランジスタ１００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ１００の製造方法について、図２〜図７を参照して説明する。なお、図２〜図７は図１に示す断面構造にしたがった製造工程を示す断面図である。
【０１１３】
図２を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層１１をエピタキシャル成長により形成する。その後、この第１半導体層１１の上に、ｎ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が第１半導体層１１よりも高い約３×１０17ｃｍ-3程度のＳｉＣからなる第２半導体層１２をエピタキシャル成長により形成する。その後、第２半導体層１２の上に、ｐ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第３半導体層１３をエピタキシャル成長により形成する。
【０１１４】
次に、図３を参照して、第３半導体層１３の上に、所定の開口パターンを有する酸化膜２００ａを形成し、この酸化膜２００ａをマスクにして、ｐ型の不純物を第３半導体層１３に導入して、第２半導体層１２と第３半導体層１３とにまたがる領域に、第２半導体層１２の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第１ゲート電極層１８Ａを形成する。なお、この時の、ｐ型の不純物の注入は、注入エネルギ約７００ｋｅｖ、注入量約３×１０14ｃｍ-2、および、注入エネルギ約５００ｋｅｖ、注入量約３×１０14ｃｍ-2の２段階に分けて行なう。
【０１１５】
次に、図４を参照して、酸化膜２００ａを除去した後、第３半導体層１３の上に、ｎ型不純物を含む厚さ０．５μｍ程度、不純物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第４半導体層１４をエピタキシャル成長により形成する。その後、この第４半導体層１４の上に、ｐ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第５半導体層１５を形成する。
【０１１６】
次に、図５を参照して、第５半導体層１５の上に、所定の開口パターンを有する酸化膜２０１を形成し、この酸化膜２０１をマスクにして、ｐ型の不純物を第５半導体層１５に導入して、下面が第４半導体層１４にまで延在し、第１ゲート電極層１８Ａとほぼ同じ３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含み、かつ、同電位を有する第２ゲート電極層１８Ｂを形成する。なお、この時の、ｐ型の不純物の注入は、第１段階が注入エネルギ約７００ｋｅｖ、注入量約３×１０14ｃｍ-2、第２段階が注入エネルギ約５００ｋｅｖ、注入量約３×１０14ｃｍ-2、第３段階が注入エネルギ約２８０ｋｅｖ、注入量約５×１０14ｃｍ-2、第４段階が注入エネルギ約１４０ｋｅｖ、注入量約５×１０14ｃｍ-2、第５段階が注入エネルギ約７０ｋｅｖ、注入量約４×１０14ｃｍ-2、第６段階が注入エネルギ約３０ｋｅｖ、注入量約３×１０14ｃｍ-2の第６段階に分けて行なう。
【０１１７】
次に、図６を参照して、酸化膜２０１を除去した後、再び、第５半導体層１５の上に、所定の開口パターンを有する酸化膜２０２を形成し、この酸化膜２０２をマスクにして、第１ゲート電極層１８Ａおよび第２ゲート電極層１８Ｂの両側において、第５半導体層１５に不純物を導入して、下面が第２半導体層１２にまで延在し、第２半導体層１２および前記第４半導体層１４の不純物濃度よりも高い１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。
【０１１８】
次に、図７を参照して、酸化膜２０２を除去した後、再び、第５半導体層１５の上に、所定の開口パターンを有する酸化膜２０３を形成し、この酸化膜２０２をマスクにして、ソース／ドレイン領域層６の外側の領域において、第５半導体層１５に不純物を導入して、下面が第１半導体層１１にまで延在し、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不純物領域層４を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図１に示す本実施の形態における横型接合型電界効果トランジスタ１００が完成する。
【０１１９】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦＥＴが、縦方向に積層された構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層１２と、第３半導体層１３と、第４半導体層１４と、第５半導体層１５との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０１２０】
なお、第３半導体層１３と第４半導体層１４との間に、第２半導体層１２と第３半導体層１３と第１ゲート電極層１８Ａとほぼ同じ構造である単位トランジスタ構造を１つまたは２以上さらに設ける構造を採用することにより、横型ＪＦＥＴの特性をより向上させることが可能になる。
【０１２１】
（実施の形態２）
（横型接合型電界効果トランジスタ２００の構造）
以下、実施の形態２における横型接合型電界効果トランジスタ２００の構造について、図８を参照して説明する。なお、図８は本実施の形態における横型接合型電界効果トランジスタ２００の構造を示す断面図である。
【０１２２】
本実施の形態における横型接合型電界効果トランジスタ２００の構造的特徴は、上記横型接合型電界効果トランジスタ１００と同様に、ｐｎ接合およびゲート電極層を縦方向に配置するようにしたものである。
【０１２３】
この横型接合型電界効果トランジスタ２００は、Ｓｉ等からなる半導体基板２の上に位置するｐ型不純物を含む第１半導体層２１と、この第１半導体層２１の上に、第１半導体層２１の不純物濃度よりも高い濃度のｎ型不純物を含む第２半導体層２２と、この第２半導体層２２の上に位置し、ｐ型不純物を含む第３半導体層２３と、この第３半導体層２３の上に位置し、ｎ型不純物を含む第４半導体層２４と、この第４半導体層２４の上に位置し、ｐ型不純物を含む第５半導体層２５とが設けられている。
【０１２４】
ここで、第１半導体層２１の材質はＳｉＣ、膜厚は３μｍから４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層２２、第３半導体層２３、第４半導体層２４、および、第５半導体層２５の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。
【０１２５】
第５半導体層２５中において所定の間隔を隔てて、下面が上記第２半導体層２２にまで延在するように設けられ、第２半導体層２２および第４半導体層２４の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１２６】
第３半導体層２３中のソース／ドレイン領域層６，８の間には、下面が第２半導体層２２にまで延在するように設けられ、第２半導体層２２の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層２８Ａが設けられている。
【０１２７】
第５半導体層２５中のソース／ドレイン領域層６，８の間には、下面が第４半導体層２４にまで延在するように設けられ、第１ゲート電極層２８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物を含む第２ゲート電極層２８Ｂが設けられている。第１ゲート電極層２８Ａおよび第２ゲート電極層２８Ｂの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１２８】
また、第１半導体層２１と第１ゲート電極層２８Ａとに挟まれた第２半導体層２２には、第１ゲート電極層２８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第１不純物注入領域２９Ａが設けられている。さらに、第３半導体層２３と第２ゲート電極層２８Ｂとに挟まれた第４半導体層２４に、第１ゲート電極２８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第２不純物注入領域２９Ｂが設けられている。なお、図８においては、第１不純物注入領域２９Ａおよび第２不純物注入領域２９Ｂを一層設ける場合を図示しているが、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させる観点から、半導体層内に第１不純物注入領域２９Ａおよび第２不純物注入領域２９Ｂをそれぞれ複数層設けることも可能である。
【０１２９】
なお、ソース領域層６の外側には、第１半導体層２１にまで延在するｐ型の不純物濃度を含む不純物領域層４が設けられている。この不純物領域層４の不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１３０】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１半導体層２１の最上部と第１不純物注入領域２９Ａの最下部との間の間隔ｗ２１が、第２半導体層２２と第１不純物注入領域２９Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設け、第１不純物注入領域２９Ａの最上部と上記第１ゲート電極層２８Ａの最下部との間の間隔（ｗ２２）が、第２半導体層２２と第１ゲート電極層２８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設け、第３半導体層２３の最上部と第２不純物注入領域２９Ｂの最下部との間の間隔（ｗ２３）が、第４半導体層２４と第２不純物注入領域２９Ｂとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設け、第２不純物注入領域２９Ｂの最上部と第２ゲート電極層２８Ｂの最下部との間の間隔（ｗ２４）が、第４半導体層２４と第２ゲート電極層２８Ｂとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設ければ良い。
【０１３１】
（横型接合型電界効果トランジスタ２００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ２００の製造方法について、図９〜図１６を参照して説明する。なお、図９〜図１６は図８に示す断面構造にしたがった製造工程を示す断面図である。
【０１３２】
図９を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層２１をエピタキシャル成長により形成する。その後、この第１半導体層２１の上に、ｎ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が第１半導体層２１よりも高い約３×１０17ｃｍ-3程度のＳｉＣからなる第２半導体層２２をエピタキシャル成長により形成する。
【０１３３】
次に、図１０を参照して、第２半導体層２２の上に、所定の開口パターンを有する酸化膜２０４ａを形成し、この酸化膜２０４ａをマスクにして、ｐ型の不純物を第２半導体層２２に導入して、第２半導体層２２内に、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第１不純物注入領域２９Ａを形成する。なお、この時の、ｐ型の不純物の注入条件は、注入エネルギ約２７０ｋｅｖ、注入量約７×１０13ｃｍ-2程度である。
【０１３４】
その後、図１１を参照して、酸化膜２０４ａを除去した後、第２半導体層２２の上に、ｐ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第３半導体層２３をエピタキシャル成長により形成する。
【０１３５】
次に、第３半導体層２３の上に、所定の開口パターンを有する酸化膜２０４ｂを形成し、この酸化膜２０４ｂをマスクにして、ｐ型の不純物を第３半導体層２３に導入して、第２半導体層２２と第３半導体層２３とにまたがる領域に、第２半導体層２２の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第１ゲート電極層２８Ａを形成する。なお、この時の、ｐ型の不純物の注入条件は、注入エネルギ約３５０ｋｅｖ，注入量約１×１０14ｃｍ-2程度である。
【０１３６】
次に、図１２を参照して、酸化膜２０４ｂを除去した後、第３半導体層２３の上に、ｎ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が第１半導体層１１よりも高い３×１０17ｃｍ-3程度のＳｉＣからなる第４半導体層２４を形成する。
【０１３７】
その後、第４半導体層２４の上に、所定の開口パターンを有する酸化膜２０５ａを形成し、この酸化膜２０５ａをマスクにして、ｐ型の不純物を第４半導体層２４に導入して、第４半導体層２４内に、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第２不純物注入領域２９Ｂを形成する。なお、この時の、ｐ型の不純物の注入条件は、注入エネルギ２７０ｋｅｖ、注入量７×１０13ｃｍ-2程度である。
【０１３８】
次に、図１３を参照して、第４半導体層２４の上に、ｐ型不純物を含む厚さ約０．５μｍ程度、不純物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第５半導体層２５をエピタキシャル成長により形成する。
【０１３９】
次に、図１４を参照して、第５半導体層２５の上に、所定の開口パターンを有する酸化膜２０５ｂを形成し、この酸化膜２０５ｂをマスクにして、ｐ型の不純物を第５半導体層２５に導入して、第４半導体層２４と第５半導体層２５とにまたがる領域に、第２半導体層２２の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第２ゲート電極層２８Ｂを形成する。なお、この時の、ｐ型の不純物の注入は、第１段階が注入エネルギ約３５０ｋｅｖ、注入量約１×１０14ｃｍ-2、第２段階が注入エネルギ約２５０ｋｅｖ、注入量約２×１０14ｃｍ-2、第３段階が注入エネルギ約１４０ｋｅｖ、注入量約５×１０14ｃｍ-2、第４段階が注入エネルギ約７０ｋｅｖ、注入量約４×１０14ｃｍ-2、第５段階が注入エネルギ約３０ｋｅｖ、注入量約３×１０14ｃｍ-2の第５段階に分けて行なう。
【０１４０】
次に、図１５を参照して、酸化膜２０５ｂを除去した後、再び、第５半導体層２５の上に、所定の開口パターンを有する酸化膜２０６を形成し、この酸化膜２０６をマスクにして、第１不純物注入領域２９Ａ、第２不純物注入領域２９Ｂ、第１ゲート電極層２８Ａ、および、第２ゲート電極層２８Ｂの両側において、第５半導体層２５に不純物を導入して、下面が第２半導体層２２にまで延在し、第２半導体層２２および前記第４半導体層２４の不純物濃度よりも高い１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。
【０１４１】
次に、図１６を参照して、酸化膜２０６を除去した後、再び、第５半導体層２５の上に、所定の開口パターンを有する酸化膜２０７を形成し、この酸化膜２０７をマスクにして、ソース／ドレイン領域層６の外側の領域において、第５半導体層２５に不純物を導入して、下面が第１半導体層２１にまで延在し、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不純物領域層４を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図８に示す本実施の形態における横型接合型電界効果トランジスタ２００が完成する。
【０１４２】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦＥＴが、縦方向に積層された構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層２２と、第３半導体層２３と、第４半導体層２４と、第５半導体層２５との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０１４３】
なお、第３半導体層２３と第４半導体層２４との間に、第２半導体層２２と第３半導体層２３と第１ゲート電極層２８Ａと第１不純物注入領域２９Ａとほぼ同じ構造である単位トランジスタ構造を１つまたは２以上さらに設ける構造を採用することにより、横型ＪＦＥＴの特性をより向上させることが可能になる。
【０１４４】
（実施の形態３）
（横型接合型電界効果トランジスタ３００の構造）
以下、実施の形態３における横型接合型電界効果トランジスタ３００の構造について、図１７を参照して説明する。なお、図１７は本実施の形態における横型接合型電界効果トランジスタ３００の構造を示す断面図である。
【０１４５】
本実施の形態における横型接合型電界効果トランジスタ３００の構造的特徴は、上記横型接合型電界効果トランジスタ１００と同様に、ｐｎ接合およびゲート電極層を縦方向に配置するようにしたものである。
【０１４６】
この横型接合型電界効果トランジスタ３００は、Ｓｉ等からなる半導体基板２上に位置するｐ型不純物を含む第１半導体層３１と、この第１半導体層３１の上に、第１半導体層３１の不純物濃度よりも高い濃度のｎ型不純物を含む第２半導体層３２と、この第２半導体層３２の上に位置し、ｐ型不純物を含む第３半導体層３３と、この第３半導体層３３の上に位置し、ｎ型不純物を含む第４半導体層３４と、この第４半導体層３４の上に位置し、ｐ型不純物を含む第５半導体層３５と、この第５半導体層３５の上に位置し、ｎ型不純物を含む第６半導体層３６と、この第６半導体層３６の上に位置し、ｐ型不純物を含む第７半導体層３７とが設けられている。
【０１４７】
ここで、第１半導体層３１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層３２、第３半導体層３３、第４半導体層３４、第５半導体層３５、第６半導体層３６、および、第７半導体層３７の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。
【０１４８】
第７半導体層３７中において所定の間隔を隔てて、下面が上記第２半導体層３２にまで延在するように設けられ、上記第２半導体層３２、第４半導体層３４、および第６半導体層３６の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１４９】
第３半導体層３３中のソース／ドレイン領域層６，８の間には、下面が第２半導体層３２にまで延在し、上面が第４半導体層３４にまで延在するように設けられ、第２半導体層３２および第４半導体層３４の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層３８Ａが設けられている。
【０１５０】
第５半導体層３５中のソース／ドレイン領域層６，８の間には、下面が第４半導体層３４にまで延在し、上面が第６半導体層３６にまで延在するように設けられ、第４半導体層３４および第６半導体層３６の不純物濃度よりも高いｐ型の不純物濃度を含む第２ゲート電極層３８Ｂが設けられている。
【０１５１】
第７半導体層３７中のソース／ドレイン領域層６，８の間には、下面が第６半導体層にまで延在するように設けられ、第１ゲート電極層３８Ａおよび第２ゲート電極層３８Ｂとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物を含む第３ゲート電極層と３８Ｃが設けられている。
【０１５２】
第１ゲート電極層３８Ａ、第２ゲート電極層３８Ｂ、および、第３ゲート電極層３８Ｃの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１５３】
なお、ソース領域層６の外側には、第１半導体層３１にまで延在するｐ型の不純物濃度を含む不純物領域層４が設けられている。この不純物領域層４の不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１５４】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１半導体層３１の最上部と第１ゲート電極層３８Ａの最下部との間の間隔（ｗ３１）が、第２半導体層３２と第１ゲート電極層３８Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設け、第１ゲート電極層３８Ａの最上部と第２ゲート電極層３８Ｂの最下部との間の間隔（ｗ３２）が、第４半導体層３４と第１ゲート電極層３８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設ければ良い。
【０１５５】
（横型接合型電界効果トランジスタ３００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ３００の製造方法について、図１８〜図２５を参照して説明する。なお、図１８〜図２５は図１７に示す断面構造にしたがった製造工程を示す断面図である。
【０１５６】
図１８を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層３１をエピタキシャル成長により形成する。その後、この第１半導体層３１の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が第１半導体層３１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第２半導体層３２をエピタキシャル成長により形成する。その後、第２半導体層３２の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第３半導体層３３をエピタキシャル成長により形成する。その後、第３半導体層３３の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第４半導体層３４をエピタキシャル成長により形成する。
【０１５７】
次に、図１９を参照して、第４半導体層３４の上に、所定の開口パターンを有する酸化膜２０８を形成し、この酸化膜２０８をマスクにして、ｐ型の不純物を第４半導体層３４の所定領域に不純物を導入し、下面が第２半導体層３２にまで延在し、上面が第４半導体層３４にまで延在し、第２半導体層３２および第４半導体層３４の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第１ゲート電極層３８Ａを形成する。
【０１５８】
次に、図２０を参照して、第４半導体層３４の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第５半導体層３５を形成する。その後、第５半導体層３５の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第６半導体層３６をエピタキシャル成長により形成する。
【０１５９】
次に、図２１を参照して、第６半導体層３６の上に、所定の開口パターンを有する酸化膜２０９を形成し、この酸化膜２０９をマスクにして、ｐ型の不純物を第６半導体層３６の所定領域に不純物を導入し、下面が第４半導体層３４にまで延在し、上面が第６半導体層３６にまで延在し、第４半導体層３４および第６半導体層３６の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第２ゲート電極層３８Ｂを形成する。
【０１６０】
次に、図２２を参照して、酸化膜２０９を除去した後、第６半導体層３６の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第７半導体層３７をエピタキシャル成長により形成する。
【０１６１】
次に、図２３を参照して、第７半導体層３７の上に、所定の開口パターンを有する酸化膜２１０を形成し、この酸化膜２１０をマスクにして、ｐ型の不純物を第７半導体層３７の所定領域に不純物を導入し、下面が第６半導体層３６にまで延在し、第６半導体層３６の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第３ゲート電極層３８Ｃを形成する。
【０１６２】
次に、図２４を参照して、酸化膜２１０を除去した後、再び、第７半導体層３７の上に、所定の開口パターンを有する酸化膜２１１を形成し、この酸化膜２１１をマスクにして、第１ゲート電極層３８Ａ、第２ゲート電極層３８Ｂ、および、第３ゲート電極層３８Ｃの両側において、第７半導体層３７に不純物を導入して、下面が第２半導体層３２にまで延在し、第２半導体層３２および前記第４半導体層３４の不純物濃度よりも高い１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。
【０１６３】
次に、図２５を参照して、酸化膜２１１を除去した後、再び、第７半導体層３７の上に、所定の開口パターンを有する酸化膜２１２を形成し、この酸化膜２１２をマスクにして、ソース／ドレイン領域層６の外側の領域において、第７半導体層３７に不純物を導入して、下面が第１半導体層３１にまで延在し、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不純物領域層４を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図１７に示す本実施の形態における横型接合型電界効果トランジスタ３００が完成する。
【０１６４】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦＥＴが、縦方向に積層された構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層３２と、第３半導体層３３と、第４半導体層３４と、第５半導体層３５と、第６半導体層３６と、第７半導体層３７との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０１６５】
なお、第４半導体層３４と第５半導体層３５との間に、第３半導体層３３と第４半導体層３４と第１ゲート電極層３８Ａとほぼ同じ構造である単位トランジスタ構造を１つまたは２以上さらに設ける構造を採用することにより、横型ＪＦＥＴの特性をより向上させることが可能になる。
【０１６６】
（実施の形態４）
（横型接合型電界効果トランジスタ４００の構造）
以下、実施の形態４における横型接合型電界効果トランジスタ４００の構造について、図２６を参照して説明する。なお、図２６は本実施の形態における横型接合型電界効果トランジスタ４００の構造を示す断面図である。
【０１６７】
本実施の形態における横型接合型電界効果トランジスタ４００の構造的特徴は、上記横型接合型電界効果トランジスタ１００と同様に、ｐｎ接合およびゲート電極層を縦方向に配置するようにしたものである。
【０１６８】
この横型接合型電界効果トランジスタ４００は、Ｓｉ等からなる半導体基板２の上に位置するｐ型不純物を含む第１半導体層４１と、この第１半導体層４１の上に位置し、第１半導体層４１の不純物濃度よりも高い濃度のｎ型不純物を含む第２半導体層４２と、この第２半導体層４２の上に位置し、ｐ型不純物を含む第３半導体層４３と、この第３半導体層４３の上に位置し、ｎ型不純物を含む第４半導体層４４と、この第４半導体層４４の上に位置し、ｐ型不純物を含む第５半導体層４５と、この第５半導体層４５の上に位置し、ｎ型不純物を含む第６半導体層４６と、この第６半導体層４６の上に位置し、ｐ型不純物を含む第７半導体層４７とが設けられている。
【０１６９】
ここで、第１半導体層４１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層４２、第３半導体層４３、第４半導体層４４、第５半導体層４５、第６半導体層４６、および、第７半導体層４７の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。
【０１７０】
第７半導体層４７において所定の間隔を隔てて、下面が第２半導体層４２にまで延在するように設けられ、第２半導体層４２、第４半導体層４４、および、第６半導体層４６の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１７１】
第３半導体層４３中のソース／ドレイン領域層６，８の間には、下面が第２半導体層４２にまで延在し、上面が上記第４半導体層４４にまで延在するように設けられ、第２半導体層４２、上記第４半導体層４４、および、第６半導体層４６の不純物濃度よりも高い不純物濃度を含む第１ゲート電極層４８Ａが設けられている。
【０１７２】
第５半導体層４５中のソース／ドレイン領域層６，８の間には、下面が第４半導体層４４にまで延在し、上面が上記第６半導体層４６にまで延在するように設けられ、第１ゲート電極層４８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物を含む第２ゲート電極層４８Ｂが設けられている。
【０１７３】
第７半導体層４７中のソース／ドレイン領域６，８の間において、下面が第６半導体層４６にまで延在するように設けられ、第１ゲート電極層４８Ａおよび第２ゲート電極層４８Ｂとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第３ゲート電極層４８Ｃが設けられている。第１ゲート電極層４８Ａ、第２ゲート電極層４８Ｂ、および、第３ゲート電極層４８Ｃの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１７４】
また、第１半導体層４１と第１ゲート電極層４８Ａとに挟まれた第２半導体層４２に、第１ゲート電極層４８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第１不純物注入領域４９Ａが設けられ、第１ゲート電極層４８Ａと第２ゲート電極層４８Ｂとに挟まれた第４半導体層４４に、第１ゲート電極層４８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第２不純物注入領域４９Ｂが設けられ、第２ゲート電極層４８Ｂと第３ゲート電極層４８Ｃとに挟まれた第６半導体層４６に、第１ゲート電極層４８Ａおよび第２ゲート電極層４８Ｂとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第３不純物注入領域４９Ｃが設けられている。なお、図２６においては、第１不純物注入領域４９Ａ、第２不純物注入領域４９Ｂ、および、第３不純物注入領域４９Ｃを一層設ける場合を図示しているが、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させる観点から、半導体層内に第１不純物注入領域４９Ａ、第２不純物注入領域４９Ｂ、および、第３不純物注入領域４９Ｃをそれぞれ複数層設けることも可能である。
【０１７５】
なお、ソース領域層６の外側には、第１半導体層４１にまで延在するｐ型の不純物濃度を含む不純物領域層４が設けられている。この不純物領域層４の不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１７６】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１半導体層４１の最上部と第１ゲート電極層４８Ａの最下部との間の間隔（ｗ４１）が、第２半導体層４２と第１ゲート電極層４８Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設け、第１ゲート電極層４８Ａの最上部と第２ゲート電極層４８Ｂの最下部との間の間隔（ｗ４２）が、第４半導体層４４と第１ゲート電極層４８Ａとの接合における拡散電位で広がる空乏層の間隔と、第４半導体層４４と第２ゲート電極層４８Ｂとの接合における拡散電位で広がる空乏層の間隔との和よりも小さくなるように設ければ良い。
【０１７７】
さらに好ましくは、第１半導体層４１の最上部と第１不純物注入領域４９Ａの最下部との間の間隔（ｗ４３）が、第２半導体層４２と第１不純物注入領域４９Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さく、第１不純物注入領域４９Ａの最上部と第１ゲート電極層４８Ａの最下部との間隔（ｗ４４）が、第２半導体層４２と第１ゲート電極層４８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設け、第１ゲート電極層４８Ａの最上部と第２不純物注入領域４９Ｂの最下部との間の間隔（ｗ４５）が、第４半導体層と第２不純物注入領域４９Ｂとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設け、第２不純物注入領域４９Ｂの最上部と第２ゲート電極層４８Ｂの最下部との間の間隔（ｗ４６）が、第４半導体層４４と第２ゲート電極層４８Ｂとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設ければ良い。
【０１７８】
（横型接合型電界効果トランジスタ４００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ４００の製造方法について、図２７〜図３７を参照して説明する。なお、図２７〜図３７は図２６に示す断面構造にしたがった製造工程を示す断面図である。
【０１７９】
図２７を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層４１をエピタキシャル成長により形成する。その後、この第１半導体層４１の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が第１半導体層４１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第２半導体層４２をエピタキシャル成長により形成する。その後、第２半導体層４２の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第３半導体層４３をエピタキシャル成長により形成する。その後、第３半導体層４３の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第４半導体層４４をエピタキシャル成長により形成する。
【０１８０】
次に、図２８を参照して、第４半導体層４４の上に、所定の開口パターンを有する酸化膜２１３を形成し、この酸化膜２１３をマスクにして、ｐ型の不純物を第４半導体層４４の所定領域に不純物を導入し、下面が第２半導体層４２にまで延在し、上面が第４半導体層４４にまで延在し、第２半導体層４２および第４半導体層４４の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第１ゲート電極層４８Ａを形成する。
【０１８１】
次に、図２９を参照して、引続き酸化膜２１３をマスクにして、ｐ型の不純物を第２半導体層４２内に導入し、第１ゲート電極層４８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有する、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第１不純物注入領域４９Ａを形成する。
【０１８２】
次に、図３０を参照して、酸化膜２１３を除去した後、第４半導体層４４の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第５半導体層４５を形成する。その後、第５半導体層４５の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第６半導体層４６を形成する。
【０１８３】
次に、図３１を参照して、第６半導体層４６の上に、所定の開口パターンを有する酸化膜２１４を形成し、この酸化膜２１４をマスクにして、ｐ型の不純物を第６半導体層４４の所定領域に不純物を導入し、下面が第４半導体層４４にまで延在し、上面が第６半導体層４６にまで延在し、第４半導体層４４および第６半導体層４６の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第２ゲート電極層４８Ｂを形成する。
【０１８４】
次に、図３２を参照して、引続き酸化膜２１４をマスクにして、ｐ型の不純物を第４半導体層４４内に導入し、第１ゲート電極層４８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有する、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第２不純物注入領域４９Ｂを形成する。
【０１８５】
次に、図３３を参照して、酸化膜２１４を除去した後、第６半導体層４６の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第７半導体層４７をエピタキシャル成長により形成する。
【０１８６】
次に、図３４を参照して、第７半導体層４７の上に、所定の開口パターンを有する酸化膜２１５を形成し、この酸化膜２１５をマスクにして、ｐ型の不純物を第７半導体層４７の所定領域に不純物を導入し、下面が第６半導体層４６にまで延在し、第６半導体層４６の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第３ゲート電極層４８Ｃを形成する。
【０１８７】
次に、図３５を参照して、引続き酸化膜２１５をマスクにして、ｐ型の不純物を第６半導体層４６内に導入し、第１ゲート電極層４８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有する、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第３不純物注入領域４９Ｃを形成する。
【０１８８】
次に、図３６を参照して、酸化膜２１５を除去した後、再び、第７半導体層４７の上に、所定の開口パターンを有する酸化膜２１６を形成し、この酸化膜２１６をマスクにして、第１ゲート電極層４８Ａ、第２ゲート電極層４８Ｂ、第３ゲート電極層４８Ｃ、第１不純物注入領域４９Ａ、第２不純物注入領域４９Ｂ、および、第３不純物注入領域４９Ｃの両側において、第７半導体層４７に不純物を導入して、下面が第２半導体層４２にまで延在し、第２半導体層４２および前記第４半導体層４４の不純物濃度よりも高い１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。
【０１８９】
次に、図３７を参照して、酸化膜２１６を除去した後、再び、第７半導体層４７の上に、所定の開口パターンを有する酸化膜２１７を形成し、この酸化膜２１７をマスクにして、ソース／ドレイン領域層６の外側の領域において、第７半導体層４７に不純物を導入して、下面が第１半導体層４１にまで延在し、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不純物領域層４を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図２６に示す本実施の形態における横型接合型電界効果トランジスタ４００が完成する。
【０１９０】
なお、上記実施の形態１〜４において、図示していないが、ゲート間接続領域層の形成は、その深さによっては、複数回に分けてイオン注入を行なう必要がある。この場合、ゲート電極層および不純物注入領域の形成のためのイオン注入を行なう段階でも、ゲート間接続領域層の形成のための不純物注入を行なう。
【０１９１】
なお、ゲート間接続領域層とは、複数のゲート電極層および不純物注入領域を電気的に接続し、同一の電位とするためのもので、デバイスの端などに、ゲート電極層および不純物注入領域を縦に貫いて設けられる接続層のことをいい、一般にこの接続層は、第１半導体層には達しないように設けられる。
【０１９２】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦＥＴが、縦方向に積層された構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層４２と、第３半導体層４３と、第４半導体層４４と、第５半導体層４５と、第６半導体層４６と、第７半導体層４７との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０１９３】
なお、第４半導体層４４と第５半導体層４５との間に、第３半導体層４３と第４半導体層４４と第１ゲート電極層４８Ａと第２不純物注入領域４９Ｂとほぼ同じ構造である単位トランジスタ構造を１つまたは２以上さらに設ける構造を採用することにより、横型ＪＦＥＴの特性をより向上させることが可能になる。
【０１９４】
（実施の形態５）
（横型接合型電界効果トランジスタ５００の構造）
以下、実施の形態５における横型接合型電界効果トランジスタ５００の構造について、図３８から図４０を参照して説明する。なお、図３８は本実施の形態における横型接合型電界効果トランジスタ５００の構造を示す断面図であり、図３９は図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢視断面図であり、図４０は図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢視断面図に対応する他の形態の構造を示す断面図である。
【０１９５】
本実施の形態における横型接合型電界効果トランジスタ５００の構造的特徴は、ｐｎ接合を縦方向に配置し、ゲート電極層を横方向に配置するようにしたものである。
【０１９６】
この横型接合型電界効果トランジスタ５００は、Ｓｉ等からなる半導体基板２上に位置するｐ型不純物を含む第１半導体層５１と、この第１半導体層５１の上に位置し、第１半導体層の不純物濃度よりも高い濃度のｎ型不純物を含む第２半導体層５２と、この第２半導体層５２の上に位置し、ｐ型不純物を含む第３半導体層５３と、この第３半導体層５３の上に位置し、ｎ型不純物を含む第４半導体層５４と、この第４半導体層５４の上に位置し、ｐ型不純物を含む第５半導体層５５とが設けられている。
【０１９７】
ここで、第１半導体層５１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層５２、第３半導体層５３、第４半導体層５４、および、第５半導体層５５の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。
【０１９８】
第５半導体層５５中において所定の間隔を隔てて、下面が第２半導体層５２にまで延在するように設けられ、第２半導体層５２および第４半導体層５４の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０１９９】
第５半導体層５５中のソース／ドレイン領域層６，８の間には、下面が第２半導体層５２にまで延在するように設けられ、第２半導体層５２の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層５８Ａが設けられている。
【０２００】
また、第５半導体層５５中のソース／ドレイン領域層６，８の間には、下面が第２半導体層５２にまで延在するように第１ゲート電極層５８Ａに所定の間隔を隔てて隣接して横方向に設けられ、第１ゲート電極層５８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第２ゲート電極層５８Ｂが設けられている。
【０２０１】
また、第５半導体層５５中のソース／ドレイン領域層６，８の間には、下面が第２半導体層５２にまで延在するように第２ゲート電極層５８Ｂに所定の間隔を隔てて隣接して横方向に設けられ、第１ゲート電極層５８Ａおよび第２ゲート電極層５８Ｂとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第３ゲート電極層５８Ｃが設けられている。
【０２０２】
また、第５半導体層５５中のソース／ドレイン領域層６，８の間には、下面が第２半導体層５２にまで延在するように第３ゲート電極層５８Ｃに所定の間隔を隔てて隣接して横方向に設けられ、第１ゲート電極層５８Ａ、第２ゲート電極層５８Ｂ、および、第３ゲート電極層５８Ｃとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第４ゲート電極層５８Ｄが設けられている。
【０２０３】
第１ゲート電極層５８Ａ、第２ゲート電極層５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲート電極層５８Ｄの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２０４】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１ゲート電極層５８Ａと第２ゲート電極層５８Ｂとの間の間隔（ｗ５１）が、第２半導体層５２と第１ゲート電極層５８Ａとの接合における拡散電位で広がる空乏層の間隔、および第４半導体層５４と第１ゲート電極層５８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設ければ良い。なお、第２ゲート電極層５８Ｂと第３ゲート電極層５８Ｃとの間の間隔、第３ゲート電極層５８Ｃと第４ゲート電極層５８Ｄとの間の間隔も同様である。
【０２０５】
（横型接合型電界効果トランジスタ５００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ５００の製造方法について、図４１〜図４３を参照して説明する。なお、図４１〜図４３は図３８に示す断面構造にしたがった製造工程を示す断面図である。
【０２０６】
図４１を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層５１をエピタキシャル成長により形成する。その後、この第１半導体層５１の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が第１半導体層５１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第２半導体層５２をエピタキシャル成長により形成する。その後、第２半導体層５２の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第３半導体層５３をエピタキシャル成長により形成する。その後、第３半導体層５３の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第４半導体層５４をエピタキシャル成長により形成する。その後、第４半導体層５４の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる第５半導体層５５をエピタキシャル成長により形成する。
【０２０７】
次に、図４２を参照して、第５半導体層５５の上に、所定の開口パターンを有する酸化膜を形成し（図示省略）、この酸化膜をマスクにして、第５半導体層５５中の所定領域に不純物を導入することにより、下面が前記第２半導体層５２にまで延在するように設けられ、第２半導体層５２の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含み、基板２の平面方向に沿って互いに所定の間隔を隔てて配置される、第１ゲート電極層５８Ａ、第２ゲート電極層５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲート電極層５８Ｄを形成する。
【０２０８】
次に、図４３を参照して、第５半導体層５５の上に、所定の開口パターンを有する酸化膜を形成し（図示省略）、この酸化膜をマスクにして、第１ゲート電極層５８Ａ、第２ゲート電極層５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲート電極層５８Ｄの配置方向に沿って第１ゲート電極層５８Ａ、第２ゲート電極層５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲート電極層５８Ｄを両側から挟みこむように、第５半導体層５５中の所定領域に不純物を導入して、下面が第２半導体層５２にまで延在し、第２半導体層５２および前記第４半導体層５４の不純物濃度よりも高い１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図３８に示す本実施の形態における横型接合型電界効果トランジスタ５００が完成する。
【０２０９】
なお、上記実施の形態１〜５においては、上記ゲート電極層、不純物注入領域は、その厚みによっては、不純物の注入を複数回に分けて行なう場合が考えられる。また、この場合には、その前工程のｎ層、ｐ層のエピタキシャル成長を一度停止して不純物の注入を行ない、その後エピタキシャル成長を再開する方法も考えられる。
【０２１０】
また、ソース／ドレイン領域層の形成は、その深さによっては、複数回の注入に分けて行なうことも考えられる。この場合、ゲート電極層および不純物注入領域の形成のための不純物注入を行なう段階でも、ソース／ドレイン領域層および不純物領域層の形成のための不純物注入を行なう場合が考えられる。
【０２１１】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦＥＴにおいてｐｎ接合を縦方向に配置し、ゲート電極層を横方向に配置した構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層５２と、第３半導体層５３と、第４半導体層５４と、第５半導体層５５との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０２１２】
なお、図４０に示すように、さらにオン抵抗を下げるため、チャネル数を増加させる目的から、第１ゲート電極層５８Ａと第２ゲート電極層５８Ｂとの間に、下面が第２半導体層５２にまで延在するように設けられ、第１ゲート電極層５８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物注入領域５９Ａを設け、同様に、第２ゲート電極層５８Ｂと第３ゲート電極層５８Ｃとの間に、下面が第２半導体層５２にまで延在するように設けられ、第１ゲート電極層５８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物注入領域５９Ｂ、および、第３ゲート電極層５８Ｃと第４ゲート電極層５８Ｄとの間に、下面が第２半導体層５２にまで延在するように設けられ、第１ゲート電極層５８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の不純物注入領域５９Ｃを設ける構造を採用することも可能である。
【０２１３】
また、図４０に示す構造において、第１ゲート電極層５８Ａと不純物注入領域５９Ａとの間の間隔（ｗ５１）および不純物注入領域５９Ａと第２ゲート電極層５８Ｂとの間隔（ｗ５２）が、第２半導体層５２と第１ゲート電極層５８Ａとの接合における拡散電位で広がる空乏層の間隔、および第４半導体層５４と第１ゲート電極層５８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けることで、ノーマリオフ型の横型接合型電界効果トランジスタを実現させることが可能になる。
【０２１４】
また、より好ましくは、第１ゲート電極層５８Ａに最も近接する上記不純物注入領域５９Ａと第１ゲート電極層５８Ａとの間の間隔（ｗ５１）、不純物注入領域同士の間隔（ｗ５３）、および第２ゲート電極層５８Ｂに最も近接する不純物注入領域５９Ｂと第２ゲート電極層５８Ｂとの間の間隔ｗ５４が、いずれも、第２半導体層５２と第１ゲート電極層５８Ａとの接合における拡散電位で広がる空乏層の間隔、および第４半導体層５４と第１ゲート電極層５８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さいことが好ましい。
【０２１５】
なお、ゲート電極層および不純物注入領域が設けられる数量については、横型ＪＦＥＴに要求される性能に応じて、適宜変更が可能である。
【０２１６】
なお、第４半導体層５４と第５半導体層５５との間に、第３半導体層５３と第４半導体層５４とほぼ同じ構造を１つ以上有する構造を採用することにより、横型ＪＦＥＴの特性をより向上させることが可能になる。
【０２１７】
（実施の形態６）
（横型接合型電界効果トランジスタ６００の構造）
以下、実施の形態６における横型接合型電界効果トランジスタ６００の構造について、図４４および図４５を参照して説明する。なお、図４４は本実施の形態における横型接合型電界効果トランジスタ６００の構造を示す断面図であり、図４５は図４４中ＸＬＶ−ＸＬＶ線矢視断面図である。
【０２１８】
本実施の形態における横型接合型電界効果トランジスタ６００の構造的特徴は、ｐｎ接合およびゲート電極層を横方向に配置するようにしたものである。
【０２１９】
この横型接合型電界効果トランジスタ６００は、Ｓｉ等からなる半導体基板上２に位置するｐ型不純物を含む第１半導体層６１と、この第１半導体層６１の上に位置し、ｐ型不純物を含む第２半導体層６２と、第１半導体層６１の上に、かつ、第２半導体層６２の横方向に隣接して位置し、ｎ型不純物を含む第３半導体層６３と、第１半導体層６１の上に、かつ、第３半導体層６３の横方向に隣接して位置し、ｐ型不純物を含む第４半導体層６４と、第１半導体層６１の上に、かつ、第４半導体層６４の横方向に隣接して位置し、ｎ型不純物を含む第５半導体層６５と、第１半導体層６１の上に、かつ、第５半導体層６５の横方向に隣接して位置し、ｐ型不純物を含む第６半導体層６６と、第１半導体層６１の上に、かつ、第６半導体層６６の横方向に隣接して位置し、ｎ型不純物を含む第７半導体層６７とが設けられている。
【０２２０】
ここで、第１半導体層６１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層６２、第３半導体層６３、第４半導体層６４、第５半導体層６５、第６半導体層６６、および、第７半導体層６７の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。なお、第２半導体層６２〜第７半導体層６７の膜厚は、図４４の奥行き方向の厚みを示す。
【０２２１】
２半導体層６２、３半導体層６３、第４半導体層６４、第５半導体層６５、第６半導体層６６および第７半導体層６７中において所定の間隔を隔てて設けられ、第３半導体層６３、第５半導体層６５、および、第７半導体層６７の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２２２】
第２半導体層６２中のソース／ドレイン領域層６，８の間には、その一方の側面が第３半導体層６３にまで延在するように設けられ、第３半導体層６３の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層６８Ａが設けられている。
【０２２３】
また、第４半導体層６４中のソース／ドレイン領域層６，８の間には、その一方の側面が第５半導体層６５にまで延在するように設けられ、第１ゲート電極層６８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第２ゲート電極層６８Ｂが設けられている。
【０２２４】
また、第６半導体層６６中のソース／ドレイン領域層６，８の間には、その一方の側面が第７半導体層６７にまで延在するように設けられ、第１ゲート電極層６８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第３ゲート電極層６８Ｃが設けられている。
【０２２５】
第１ゲート電極層６８Ａ、第２ゲート電極層６８Ｂ、および、第３ゲート電極層６８Ｃの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２２６】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１ゲート電極６８Ａと、第３半導体層６３の第１ゲート電極層６８Ａと接しない面との間の間隔（ｗ６１）が、第３半導体層６３と第１ゲート電極層６８Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設けられ、第２ゲート電極層６８Ｂと第５半導体層６５の第２ゲート電極層６８Ｂと接しない面との間隔（ｗ６２）が、第５半導体層６５と第２ゲート電極層６８Ｂとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設ければ良い。
【０２２７】
（横型接合型電界効果トランジスタ６００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ６００の製造方法について、図４６〜図５０を参照して説明する。なお、図４６〜図５０は図４４に示す断面構造にしたがった製造工程を示す断面図である。
【０２２８】
図４６を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層６１をエピタキシャル成長により形成する。
【０２２９】
次に、図４７を参照して、この第１半導体層６１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程度、不純物濃度が第１半導体層６１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導体層６０Ａをエピタキシャル成長により形成する。
【０２３０】
次に、図４８を参照して、半導体層６０Ａ中の所定領域に、基板２の平面方向（奥行き方向）に沿って所定の間隔を隔ててｐ型不純物を導入することにより、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度の、ｐ型第２半導体層６２、ｎ型第３半導体層６３、ｐ型第４半導体層６４、ｎ型第５半導体層６５、ｐ型第６半導体層６６、および、ｎ型第７半導体層６７を形成する。
【０２３１】
次に、図４９を参照して、第２半導体層６２、第３半導体層６３、第４半導体層６４、第５半導体層６５、第６半導体層６６、および、第７半導体層６７中の所定領域にｐ型の不純物を導入することにより、第２半導体層６２と第３半導体層６３との間、第４半導体層６４と第５半導体層６５との間、第６半導体層６６と第７半導体層６７との間において、それぞれの領域をまたがるように、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第１ゲート電極層６８Ａ、第２ゲート電極層６８Ｂ、および、第３ゲート電極層６８Ｃを形成する。
【０２３２】
次に、図５０を参照して、第２半導体層６２、第３半導体層６３、第４半導体層６４、第５半導体層６５、第６半導体層６６、および、第７半導体層６７中の所定領域にｎ型の不純物を導入することにより、第２半導体層６２、第３半導体層６３、第４半導体層６４、第５半導体層６５、第６半導体層６６、および、第７半導体層６７が配置される方向に沿うとともに、第１ゲート電極層６８Ａ、第２ゲート電極層６８Ｂ、および、第３ゲート電極層６８Ｃを挟み込み、第３半導体層６３の不純物濃度よりも高い、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図４４に示す本実施の形態における横型接合型電界効果トランジスタ６００が完成する。
【０２３３】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、半導体基板２上に設けられる各半導体層が、半導体基板２上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層６２と、第３半導体層６３と、第４半導体層６４と、第５半導体層６５と、第６半導体層６６と、第７半導体層６７との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０２３４】
なお、半導体層およびゲート電極層を設ける数量については、横型ＪＦＥＴに要求される性能によって決定されることができ、たとえば、半導体層を３層、ゲート電極層を２層設ける構造や、半導体層を４層、ゲート電極層を３層設ける構造の採用が可能である。
【０２３５】
（実施の形態７）
（横型接合型電界効果トランジスタ７００の構造）
以下、実施の形態７における横型接合型電界効果トランジスタ７００の構造について、図５１および図５２を参照して説明する。なお、図５１は本実施の形態における横型接合型電界効果トランジスタ７００の構造を示す断面図であり、図５２は図５１中ＬＩＩ−ＬＩＩ線矢視断面図である。
【０２３６】
本実施の形態における横型接合型電界効果トランジスタ７００の構造的特徴は、上記横型接合型電界効果トランジスタ６００と同様に、ｐｎ接合およびゲート電極層を横方向に配置するようにしたものである。
【０２３７】
この横型接合型電界効果トランジスタ７００は、Ｓｉ等からなる半導体基板２上に位置するｐ型不純物を含む第１半導体層７１と、この第１半導体層７１の上に位置し、ｐ型不純物を含む第２半導体層７２と、第１半導体層７１の上に、かつ、第２半導体層７２の横方向に隣接して位置し、ｎ型不純物を含む第３半導体層７３と、第１半導体層７１の上に、かつ、第３半導体層７３の横方向に隣接して位置し、ｐ型不純物を含む第４半導体層７４と、第１半導体層７１の上に、かつ第４半導体層７４の横方向隣接して位置し、ｎ型不純物を含む第５半導体層７５と、第１半導体層７１の上に、かつ、第５半導体層７５の横方向に隣接して位置し、ｐ型不純物を含む第６半導体層７６と、第１半導体層７１の上に、かつ第６半導体層７６の横方向に隣接して位置し、ｎ型不純物を含む第７半導体層７７とが設けられている。
【０２３８】
ここで、第１半導体層７１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層７２、第３半導体層７３、第４半導体層７４、第５半導体層７５、第６半導体層７６、および、第７半導体層７７の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。なお、第２半導体層７２〜第７半導体層７７の膜厚は、図５１の奥行き方向の厚みを示す。
【０２３９】
第２半導体層７２、第３半導体層７３、第４半導体層７４、第５半導体層７５、第６半導体層７６および第７半導体層７７中において所定の間隔を隔てて設けられ、第３半導体層７３、第５半導体層７５、および、第７半導体層７７の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２４０】
第２半導体層７２中のソース／ドレイン領域層６，８の間には、その一方の側面が第３半導体層７３にまで延在するように設けられ、第３半導体層７３の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層７８Ａが設けられている。
【０２４１】
また、第４半導体層７４中のソース／ドレイン領域層６，８の間には、その一方の側面が第５半導体層７５にまで延在するように設けられ、第１ゲート電極層７８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第２ゲート電極層７８Ｂが設けられている。
【０２４２】
また、第６半導体層７６中のソース／ドレイン領域層６，８の間には、その一方の側面が第７半導体層７７にまで延在するように設けられ、第１ゲート電極層７８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第３ゲート電極層７８Ｃが設けられている。
【０２４３】
また、第４半導体層７４と第１ゲート電極層７８Ａとに挟まれた第３半導体層７３には、第１ゲート電極層７８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第１不純物注入領域７９Ａが設けられている。
【０２４４】
また、第２ゲート電極層７８Ｂと、第５半導体層７５の第２ゲート電極層７８Ｂと接しない面とに挟まれた第５半導体層７５には、第１ゲート電極層７８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第２不純物注入領域７９Ｂが設けられている。
【０２４５】
また、第３ゲート電極層７８Ｃと、第７半導体層７７の第３ゲート電極層７８Ｃと接しない面とに挟まれた第７半導体層７７には、第１ゲート電極層７８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第３不純物注入領域７９Ｃが設けられている。
【０２４６】
なお、図５１においては、第１不純物注入領域７９Ａ、第２不純物注入領域７９Ｂ、および、第３不純物注入領域７９Ｃを一層設ける場合を図示しているが、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させる観点から、半導体層内に第１不純物注入領域７９Ａ、第２不純物注入領域７９Ｂ、および、第３不純物注入領域７９Ｃをそれぞれ複数層設けることも可能である。
【０２４７】
なお、第１ゲート電極層７８Ａ、第２ゲート電極層７８Ｂ、第３ゲート電極層７８Ｃ、第１不純物注入領域７９Ａ、第２不純物注入領域７９Ｂ、および、第３不純物注入領域７９Ｃの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２４８】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１ゲート電極層７８Ａと第１不純物注入領域７９Ａとの最も近接する面同士の間隔（ｗ７１）が、第３半導体層７３と第１ゲート電極層７８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けられ、第１不純物注入領域７９Ａと、第３半導体層７３の第１ゲート電極層７８Ａと接しない面との間の間隔（ｗ７２）が、第３半導体層７３と第１ゲート電極層７８Ａとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設けられ、第２ゲート電極層７８Ｂと第２不純物注入領域７９Ｂとの最も近接する面同士の間隔（ｗ７３）が、第５半導体層７５と第２ゲート電極層７８Ｂとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けられ、第２不純物注入領域７９Ｂと、第５半導体層７５の第２ゲート電極層７８Ｂと接しない面との間の間隔ｗ７４が、第５半導体層７５と第２ゲート電極層７８Ｂとの接合における拡散電位で広がる空乏層の間隔よりも小さくなるように設ければ良い。
【０２４９】
（横型接合型電界効果トランジスタ７００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ７００の製造方法について、図５３〜図５７を参照して説明する。なお、図５３〜図５７は図５１に示す断面構造にしたがった製造工程を示す断面図である。
【０２５０】
図５３を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層７１をエピタキシャル成長により形成する。
【０２５１】
次に、図５４を参照して、この第１半導体層７１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程度、不純物濃度が第１半導体層７１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導体層７０Ａをエピタキシャル成長により形成する。
【０２５２】
次に、図５５を参照して、半導体層７０Ａ中の所定領域に、基板２の平面方向（奥行き方向）に沿って所定の間隔を隔ててｐ型不純物を導入することにより、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度の、ｐ型第２半導体層７２、ｎ型第３半導体層７３、ｐ型第４半導体層７４、ｎ型第５半導体層７５、ｐ型第６半導体層７６、および、ｎ型第７半導体層７７を形成する。
【０２５３】
次に、図５６を参照して、第２半導体層７２、第３半導体層７３、第４半導体層７４、第５半導体層７５、第６半導体層７６、および、第７半導体層７７中の所定領域にｐ型の不純物を導入することにより、第２半導体層７２と第３半導体層７３との間、第４半導体層７４と第５半導体層７５との間、第６半導体層７６と第７半導体層７７との間において、それぞれの領域をまたがるように、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第１ゲート電極層７８Ａ、第２ゲート電極層７８Ｂ、および、第３ゲート電極層７８Ｃを形成する。また、同時に、第３半導体層７３、第５半導体層７５、および、第７半導体層７７の中に、第１ゲート電極層７８Ａ、第２ゲート電極層７８Ｂ、および、第３ゲート電極層７８Ｃとほぼ同じ３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度不純物濃度えお有し、かつ、同電位を有する第１不純物注入領域７９Ａ、第２不純物注入領域７９Ｂ、および、第３不純物注入領域７９Ｃを形成する。
【０２５４】
次に、図５７を参照して、第２半導体層７２、第３半導体層７３、第４半導体層７４、第５半導体層７５、第６半導体層７６、および、第７半導体層７７中の所定領域にｎ型の不純物を導入することにより、第２半導体層７２、第３半導体層７３、第４半導体層７４、第５半導体層７５、第６半導体層７６、および、第７半導体層７７が配置される方向に沿うとともに、第１ゲート電極層７８Ａ、第２ゲート電極層７８Ｂ、第３ゲート電極層７８Ｃ、第１不純物注入領域７９Ａ、第２不純物注入領域７９Ｂ、および、第３不純物注入領域７９Ｃを挟み込み、第３半導体層７３の不純物濃度よりも高い、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図５１に示す本実施の形態における横型接合型電界効果トランジスタ７００が完成する。
【０２５５】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、半導体基板２上に設けられる各半導体層が、半導体基板２上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層７２と、第３半導体層７３と、第４半導体層７４と、第５半導体層７５と、第６半導体層７６と、第７半導体層７７との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０２５６】
なお、半導体層、ゲート電極層、および不純物注入領域を設ける数量については、横型ＪＦＥＴに要求される性能によって決定されることができ、たとえば、半導体層を３層、ゲート電極層を２層、不純物注入領域を１層設ける構造や、半導体層を４層、ゲート電極層を２層、不純物注入領域を２層設ける構造の採用が可能である。
【０２５７】
（実施の形態８）
以下、実施の形態８における横型接合型電界効果トランジスタ８００の構造について、図５８および図５９を参照して説明する。なお、図５８は本実施の形態における横型接合型電界効果トランジスタ８００の構造を示す断面図であり、図５９は図５８中ＬＩＸ−ＬＩＸ線矢視断面図である。
【０２５８】
本実施の形態における横型接合型電界効果トランジスタ８００の構造的特徴は、上記横型接合型電界効果トランジスタ６００と同様に、ｐｎ接合およびゲート電極層を横方向に配置するようにしたものである。
【０２５９】
この横型接合型電界効果トランジスタ８００は、Ｓｉ等からなる半導体基板２上に位置するｐ型不純物を含む第１半導体層８１と、この第１半導体層８１の上に位置し、ｐ型不純物を含む第２半導体層８２と、第１半導体層８１の上に、かつ、第２半導体層８２の横方向に隣接して位置し、ｎ型不純物を含む第３半導体層８３と、第１半導体層８１の上に、かつ第３半導体層８３の横方向に隣接して位置し、ｐ型不純物を含む第４半導体層８４と、第１半導体層８１の上に、かつ第４半導体層８４の横方向に隣接して位置し、ｎ型不純物を含む第５半導体層８５と、第１半導体層８１の上に、かつ、第５半導体層８５の横方向に隣接して位置し、ｐ型不純物を含む第６半導体層と、第１半導体層８１の上に、かつ第６半導体層８６の横方向に隣接して位置し、ｎ型不純物を含む第７半導体層８７と、第１半導体層８１の上に、かつ、第７半導体層８７の横方向に隣接して位置し、ｐ型不純物を含む第８半導体層（８８）とが設けられている。
【０２６０】
ここで、第１半導体層８１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層８２、第３半導体層８３、第４半導体層８４、第５半導体層８５、第６半導体層８６、、第７半導体層８７、および、第８半導体層８８の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。なお、第２半導体層８２〜第８半導体層８７の膜厚は、図５８の奥行き方向の厚みを示す。
【０２６１】
第２半導体層８２、第３半導体層８３、第４半導体層８４、第５半導体層８５、第６半導体層８６、第７半導体層８７、および、第８半導体層８８中において所定の間隔を隔てて設けられ、第３半導体層８３、第５半導体層８５、および、第７半導体層８７の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２６２】
第２半導体層８２中のソース／ドレイン領域層６，８の間には、その一方の側面が上記第３半導体層８３にまで延在するように設けられ、第３半導体層８３の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層８８Ａが設けられている。
【０２６３】
また、第４半導体層８４中のソース／ドレイン領域層６，８の間には、その一方の側面が第３半導体層８３にまで延在し、他方の側面が第５半導体層８５にまで延在するように設けられ、第１ゲート電極層８８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第２ゲート電極層８８Ｂが設けられている。
【０２６４】
また、第６半導体層８６中のソース／ドレイン領域層６，８の間には、その一方の側面が第５半導体層８５にまで延在し、他方の側面が第７半導体層８７にまで延在するように設けられ、第１ゲート電極層８８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第３ゲート電極層８８Ｃが設けられている。
【０２６５】
また、第８半導体層８８中のソース／ドレイン領域層６，８の間には、その一方の側面が第７半導体層８７にまで延在するように設けられ、第１ゲート電極層８８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第４ゲート電極層８８Ｄが設けられている。
【０２６６】
なお、第１ゲート電極層８８Ａ、第２ゲート電極層８８Ｂ、第３ゲート電極層８８Ｃ、および、第４ゲート電極層８８Ｄの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２６７】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１ゲート電極層８８Ａと、第２ゲート電極層８８Ｂの最も近接する面同士の間隔（ｗ８１）が、第３半導体層８３と第１ゲート電極層８８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けられ、第２ゲート電極層８８Ｂと第３ゲート電極層８８Ｃの最も近接する面同士の間隔（ｗ８２）が、第３半導体層８３と第１ゲート電極層８８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設ければ良い。
【０２６８】
（横型接合型電界効果トランジスタ８００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ８００の製造方法について、図６０〜図６４を参照して説明する。なお、図６０〜図６４は図５８に示す断面構造にしたがった製造工程を示す断面図である。
【０２６９】
図６０を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層８１をエピタキシャル成長により形成する。
【０２７０】
次に、図６１を参照して、この第１半導体層８１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程度、不純物濃度が第１半導体層８１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導体層８０Ａをエピタキシャル成長により形成する。
【０２７１】
次に、図６２を参照して、半導体層８０Ａ中の所定領域に、基板２の平面方向（奥行き方向）に沿って所定の間隔を隔ててｐ型不純物を導入することにより、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度の、ｐ型第２半導体層８２、ｎ型第３半導体層８３、ｐ型第４半導体層８４、ｎ型第５半導体層８５、ｐ型第６半導体層８６、ｎ型第７半導体層８７、および、ｐ型第７半導体層８８を形成する。
【０２７２】
次に、図６３を参照して、第２半導体層８２、第３半導体層８３、第４半導体層８４、第５半導体層８５、第６半導体層８６、および、第７半導体層８７中の所定領域にｐ型の不純物を導入することにより、第２半導体層８２と第３半導体層８３との間、第３半導体層８４と第５半導体層８５との間、第５半導体層８５と第７半導体層８７との間、第７半導体層８７と第８半導体層８８との間において、それぞれの領域をまたがるように、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第１ゲート電極層８８Ａ、第２ゲート電極層８８Ｂ、第３ゲート電極層７８Ｃ、および、第４ゲート電極層８８Ｄを形成する。
【０２７３】
次に、図６４を参照して、第２半導体層８２、第３半導体層８３、第４半導体層８４、第５半導体層８５、第６半導体層８６、第７半導体層８７、および、第８半導体層８８中の所定領域にｎ型の不純物を導入することにより、第２半導体層８２、第３半導体層８３、第４半導体層８４、第５半導体層８５、第６半導体層８６、第７半導体層８７、および、第８半導体層８８が配置される方向に沿うとともに、第１ゲート電極層８８Ａ、第２ゲート電極層８８Ｂ、第３ゲート電極層８８Ｃ、および第４ゲート電極層８８Ｄを挟み込み、第３半導体層８３の不純物濃度よりも高い、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図５１に示す本実施の形態における横型接合型電界効果トランジスタ８００が完成する。
【０２７４】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴによれば、半導体基板２上に設けられる各半導体層が、半導体基板２上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層８２と、第３半導体層８３と、第４半導体層８４と、第５半導体層８５と、第６半導体層８６と、第７半導体層８７、第８半導体層８８との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０２７５】
なお、半導体層およびゲート電極層を設ける数量については、横型ＪＦＥＴに要求される性能によって決定されることができ、たとえば、半導体層を３層、ゲート電極層を２層設ける構造や、半導体層を４層、ゲート電極層を３層設ける構造の採用が可能である。
【０２７６】
なお、上記実施の形態６〜８に示す製造方法においては、デバイスの厚み（第２半導体層の図中の縦方向の厚み）によっては、複数回に分けてのイオン注入を行なうことも考えられる。この場合、各半導体層、各ゲート電極層、ソース／ドレイン領域層の各工程を複数回繰返して行ない、所望の厚みのデバイスを形成することになる。
【０２７７】
（実施の形態９）
（横型接合型電界効果トランジスタ９００の構造）
以下、実施の形態９における横型接合型電界効果トランジスタ９００の構造について、図６５および図６６を参照して説明する。なお、図６５は本実施の形態における横型接合型電界効果トランジスタ９００の構造を示す断面図であり、図６６は図６５中ＬＸＶＩ−ＬＸＶＩ線矢視断面図である。
【０２７８】
本実施の形態における横型接合型電界効果トランジスタ９００の構造的特徴は、上記横型接合型電界効果トランジスタ６００と同様に、ｐｎ接合およびゲート電極層を横方向に配置するようにしたものである。
【０２７９】
この横型接合型電界効果トランジスタ９００は、Ｓｉ等からなる半導体基板２上に位置するｐ型不純物を含む第１半導体層９１と、この第１半導体層９１上に位置し、ｐ型不純物を含む第２半導体層９２と、第１半導体層９１の上に、かつ、第２半導体層９２の横方向に隣接して位置し、ｎ型不純物を含む第３半導体層９３と、第１半導体層９１の上に、かつ、第３半導体層９３の横方向に隣接して位置し、ｐ型不純物を含む第４半導体層９４と、第１半導体層９１の上に、かつ、第４半導体層９４の横方向に隣接して位置し、ｎ型不純物を含む第５半導体層９５と、第１半導体層９１の上に、かつ、第５半導体層９５の横方向に隣接して位置し、ｐ型不純物を含む第６半導体層９６とが設けられている。
【０２８０】
ここで、第１半導体層９１の材質はＳｉＣ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０16ｃｍ-3程度に設けられ、第２半導体層９２、第３半導体層９３、第４半導体層９４、第５半導体層９５、および、第６半導体層９６の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられる。なお、第２半導体層９２〜第６半導体層９６の膜厚は、図１４の奥行き方向の厚みを示す。
【０２８１】
第２半導体層９２、第３半導体層９３、第４半導体層９４、第５半導体層９５、および、第６半導体層９６中において所定の間隔を隔てて設けられ、第３半導体層９３および第５半導体層９５の不純物濃度よりも高い濃度のｎ型の不純物を含むソース／ドレイン領域層６，８が設けられる。ソース／ドレイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２８２】
第２半導体層９２中のソース／ドレイン領域層６，８の間には、その一方の側面が第３半導体層９３にまで延在するように設けられ、第３半導体層９３の不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電極層９８Ａが設けられている。
【０２８３】
また、第４半導体層９４中のソース／ドレイン領域層６，８の間には、その一方の側面が第３半導体層９３にまで延在し、他方の側面が第５半導体層９５にまで延在するように設けられ、第１ゲート電極層９８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第２ゲート電極層９８Ｂが設けられている。
【０２８４】
また、第６半導体層９６中のソース／ドレイン領域層６，８の間には、その一方の側面が第５半導体層９５にまで延在するように設けられ、第１ゲート電極層９８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第３ゲート電極層９８Ｃが設けられている。
【０２８５】
また、第１ゲート電極層９８Ａと第２ゲート電極層９８Ｂとに挟まれた第３半導体層９８Ｂには、第１ゲート電極層９８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型の第１不純物注入領域９９Ａが設けられている。
【０２８６】
また、第２ゲート電極９８Ｂと第３ゲート電極層９８Ｃとに挟まれた第５半導体層９５には、第１ゲート電極層９８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ型の第２不純物注入領域９９Ｂが設けられている。
【０２８７】
なお、図６５においては、第１不純物注入領域９９Ａ、および、第２不純物注入領域９９Ｂを一層設ける場合を図示しているが、総チャネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型トランジスタを実現させる観点から、半導体層内に第１不純物注入領域９９Ａ、および、第２不純物注入領域９９Ｂをそれぞれ複数層設けることも可能である。
【０２８８】
なお、第１ゲート電極層９８Ａ、第２ゲート電極層９８Ｂ、第３ゲート電極層９８Ｃ、第１不純物注入領域９９Ａ、第２不純物注入領域９９Ｂ、および、第３不純物注入領域９９Ｃの不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２８９】
なお、ノーマリオフ型の横型接合型電界効果トランジスタを実現させるためには、第１ゲート電極層９８Ａと、第１不純物注入領域９９Ａの最も近接する面同士の間隔（ｗ９１）が、第３半導体層９３と第１ゲート電極層９８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けられ、第１不純物注入領域９９Ａと、第２ゲート電極層９８Ｂの最も近接する面同士の間隔（ｗ９２）が、第３半導体層９３と第１ゲート電極層９８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けられ、第２ゲート電極層９８Ｂと、第２不純物注入領域９９Ｂの最も近接する面同士の間隔（ｗ９３）が、第３半導体層９３と第１ゲート電極層９８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設けられ、第２不純物注入領域９９Ｂと、第３ゲート電極層９８Ｃの最も近接する面同士の間隔（ｗ９４）が、第３半導体層９３と第１ゲート電極層９８Ａとの接合における拡散電位で広がる空乏層の間隔の２倍よりも小さくなるように設ければ良い。
【０２９０】
（横型接合型電界効果トランジスタ９００の製造方法）
次に、上記構成からなる横型接合型電界効果トランジスタ９００の製造方法について、図６７〜図７１を参照して説明する。なお、図６７〜図７１は図６５に示す断面構造にしたがった製造工程を示す断面図である。
【０２９１】
図６７を参照して、Ｓｉ等からなる半導体基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第１半導体層９１をエピタキシャル成長により形成する。
【０２９２】
次に、図６８を参照して、この第１半導体層９１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程度、不純物濃度が第１半導体層９１よりも高い１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導体層９０Ａをエピタキシャル成長により形成する。
【０２９３】
次に、図６９を参照して、半導体層９０Ａ中の所定領域に、基板２の平面方向（奥行き方向）に沿って所定の間隔を隔ててｐ型不純物を導入することにより、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度の、ｐ型第２半導体層９２、ｎ型第３半導体層９３、ｐ型第４半導体層９４、ｎ型第５半導体層９５、および、ｐ型第６半導体層９６を形成する。
【０２９４】
次に、図６９を参照して、第２半導体層９２、第３半導体層９３、第４半導体層９４、第５半導体層９５、および、第６半導体層９６の所定領域にｐ型の不純物を導入することにより、第２半導体層９２と第３半導体層９３との間、第３半導体層９３と第５半導体層９５との間、第５半導体層９５と第６半導体層９６との間において、それぞれの領域をまたがるように、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の第１ゲート電極層９８Ａ、第２ゲート電極層９８Ｂ、および、第３ゲート電極層９８Ｃを形成する。また、同時に、第３半導体層９３、および、第５半導体層９５の中に、第１ゲート電極層９８Ａ、第２ゲート電極層９８Ｂ、および、第３ゲート電極層９８Ｃとほぼ同じ３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度不純物濃度を有し、かつ、同電位を有する第１不純物注入領域９９Ａ、および、第２不純物注入領域９９Ｂを形成する。
【０２９５】
次に、図７０を参照して、第２半導体層９２、第３半導体層９３、第４半導体層９４、第５半導体層９５、および、第６半導体層９６の所定領域にｎ型の不純物を導入することにより、第２半導体層９２、第３半導体層９３、第４半導体層９４、第５半導体層９５、および、第６半導体層９６が配置される方向に沿うとともに、第１ゲート電極層９８Ａ、第２ゲート電極層９８Ｂ、第３ゲート電極層９８Ｃ、第１不純物注入領域９９Ａ、および、第２不純物注入領域９９Ｂを挟み込み、第３半導体層９３の不純物濃度よりも高い、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域層６，８を形成する。その後、図示していないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形成、熱処理、オーミックコンタクト形成等の工程を経ることにより、図６５に示す本実施の形態における横型接合型電界効果トランジスタ９００が完成する。
【０２９６】
（作用効果）
以上、上記構成からなる横型ＪＦＥＴおよびその製造方法によれば、半導体基板２上に設けられる各半導体層が、半導体基板２上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。また、第２半導体層９２と、第３半導体層９３と、第４半導体層９４と、第５半導体層９５と、第６半導体層９６との不純物濃度および膜厚さを略同じ値にすることにより、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定することを可能としている。
【０２９７】
なお、半導体層、ゲート電極層、および不純物注入領域を設ける数量については、横型ＪＦＥＴに要求される性能によって決定されることができ、たとえば、半導体層を３層、ゲート電極層を２層、不純物注入領域を１層設ける構造や、半導体層を４層、ゲート電極層を２層、不純物注入領域を２層設ける構造の採用が可能である。
【０２９８】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２９９】
【発明の効果】
この発明に基づいた横型接合型電界効果トランジスタおよびその製造方法の１つの局面によれば、半導体基板上の各半導体層の積層方向である縦方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【０３００】
また、この発明に基づいた横型接合型電界効果トランジスタおよびその製造方法の他の局面によれば、複数の横型ＪＦＥＴにおいてｐｎ接合を縦方向に配置し、ゲート電極層を横方向に配置した構成が採用されているため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【０３０１】
また、この発明に基づいた横型接合型電界効果トランジスタおよびその製造方法のさらに他の局面によれば、半導体基板上に設けられる各半導体層が、半導体基板上において隣接する横方向に沿って配置されることにより、基板の平面方向に沿ってトランジスタ構造を形成することになるため、従来の構造に対して、さらに素子のオン抵抗を下げることが可能になる。
【図面の簡単な説明】
【図１】  実施の形態１における横型接合型電界効果トランジスタ１００の構造を示す断面図である。
【図２】  実施の形態１における横型接合型電界効果トランジスタ１００の製造方法を示す第１工程断面図である。
【図３】  実施の形態１における横型接合型電界効果トランジスタ１００の製造方法を示す第２工程断面図である。
【図４】  実施の形態１における横型接合型電界効果トランジスタ１００の製造方法を示す第３工程断面図である。
【図５】  実施の形態１における横型接合型電界効果トランジスタ１００の製造方法を示す第４工程断面図である。
【図６】  実施の形態１における横型接合型電界効果トランジスタ１００の製造方法を示す第５工程断面図である。
【図７】  実施の形態１における横型接合型電界効果トランジスタ１００の製造方法を示す第６工程断面図である。
【図８】  実施の形態２における横型接合型電界効果トランジスタ２００の構造を示す断面図である。
【図９】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第１工程断面図である。
【図１０】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第２工程断面図である。
【図１１】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第３工程断面図である。
【図１２】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第４工程断面図である。
【図１３】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第５工程断面図である。
【図１４】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第６工程断面図である。
【図１５】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第７工程断面図である。
【図１６】  実施の形態２における横型接合型電界効果トランジスタ２００の製造方法を示す第８工程断面図である。
【図１７】  実施の形態３における横型接合型電界効果トランジスタ３００の構造を示す断面図である。
【図１８】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第１工程断面図である。
【図１９】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第２工程断面図である。
【図２０】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第３工程断面図である。
【図２１】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第４工程断面図である。
【図２２】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第５工程断面図である。
【図２３】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第６工程断面図である。
【図２４】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第７工程断面図である。
【図２５】  実施の形態３における横型接合型電界効果トランジスタ３００の製造方法を示す第８工程断面図である。
【図２６】  実施の形態４における横型接合型電界効果トランジスタ４００の構造を示す断面図である。
【図２７】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第１工程断面図である。
【図２８】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第２工程断面図である。
【図２９】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第３工程断面図である。
【図３０】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第４工程断面図である。
【図３１】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第５工程断面図である。
【図３２】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第６工程断面図である。
【図３３】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第７工程断面図である。
【図３４】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第８工程断面図である。
【図３５】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第９工程断面図である。
【図３６】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第１０工程断面図である。
【図３７】  実施の形態４における横型接合型電界効果トランジスタ４００の製造方法を示す第１１工程断面図である。
【図３８】  実施の形態５における横型接合型電界効果トランジスタ５００の構造を示す断面図である。
【図３９】  図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢視断面図である。
【図４０】  図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢視断面図に対応する他の形態の構造を示す断面図である。
【図４１】  実施の形態５における横型接合型電界効果トランジスタ５００の製造方法を示す第１工程断面図である。
【図４２】  実施の形態５における横型接合型電界効果トランジスタ５００の製造方法を示す第２工程断面図である。
【図４３】  実施の形態５における横型接合型電界効果トランジスタ５００の製造方法を示す第３工程断面図である。
【図４４】  実施の形態６における横型接合型電界効果トランジスタ６００の構造を示す断面図である。
【図４５】  図４４中ＸＬＶ−ＸＬＶ線矢視断面図である。
【図４６】  実施の形態６における横型接合型電界効果トランジスタ６００の製造方法を示す第１工程断面図である。
【図４７】  実施の形態６における横型接合型電界効果トランジスタ６００の製造方法を示す第２工程断面図である。
【図４８】  実施の形態６における横型接合型電界効果トランジスタ６００の製造方法を示す第３工程断面図である。
【図４９】  実施の形態６における横型接合型電界効果トランジスタ６００の製造方法を示す第４工程断面図である。
【図５０】  実施の形態６における横型接合型電界効果トランジスタ６００の製造方法を示す第５工程断面図である。
【図５１】  実施の形態７における横型接合型電界効果トランジスタ７００の構造を示す断面図である。
【図５２】  図５１中ＬＩＩ−ＬＩＩ線矢視断面図である。
【図５３】  実施の形態７における横型接合型電界効果トランジスタ７００の製造方法を示す第１工程断面図である。
【図５４】  実施の形態７における横型接合型電界効果トランジスタ７００の製造方法を示す第２工程断面図である。
【図５５】  実施の形態７における横型接合型電界効果トランジスタ７００の製造方法を示す第３工程断面図である。
【図５６】  実施の形態７における横型接合型電界効果トランジスタ７００の製造方法を示す第４工程断面図である。
【図５７】  実施の形態７における横型接合型電界効果トランジスタ７００の製造方法を示す第５工程断面図である。
【図５８】  実施の形態８における横型接合型電界効果トランジスタ８００の構造を示す断面図である。
【図５９】  図５８中ＬＩＸ−ＬＩＸ線矢視断面図である。
【図６０】  実施の形態８における横型接合型電界効果トランジスタ８００の製造方法を示す第１工程断面図である。
【図６１】  実施の形態８における横型接合型電界効果トランジスタ８００の製造方法を示す第２工程断面図である。
【図６２】  実施の形態８における横型接合型電界効果トランジスタ８００の製造方法を示す第３工程断面図である。
【図６３】  実施の形態８における横型接合型電界効果トランジスタ８００の製造方法を示す第４工程断面図である。
【図６４】  実施の形態８における横型接合型電界効果トランジスタ８００の製造方法を示す第５工程断面図である。
【図６５】  実施の形態９における横型接合型電界効果トランジスタ９００の構造を示す断面図である。
【図６６】  図６５中ＬＸＶＩ−ＬＸＶＩ線矢視断面図である。
【図６７】  実施の形態９における横型接合型電界効果トランジスタ９００の製造方法を示す第１工程断面図である。
【図６８】  実施の形態９における横型接合型電界効果トランジスタ９００の製造方法を示す第２工程断面図である。
【図６９】  実施の形態９における横型接合型電界効果トランジスタ９００の製造方法を示す第３工程断面図である。
【図７０】  実施の形態９における横型接合型電界効果トランジスタ９００の製造方法を示す第４工程断面図である。
【図７１】  実施の形態９における横型接合型電界効果トランジスタ９００の製造方法を示す第５工程断面図である。
【図７２】  従来の技術における横型接合型電界効果トランジスタの構造を示す断面図である。
【符号の説明】
２  半導体基板、４  不純物領域層、６，８  ソース／ドレイン領域層、１１，２１，３１，４１，５１，６１，７１，８１，９１  第１半導体層、１２，２２，３２，４２，５２，６２，７２，８２，９２  第２半導体層、１３，２３，３３，４３，５３，６３，７３，８３，９３  第３半導体層、１４，２４，３４，４４，５４，６４，７４，８４，９４  第４半導体層、１５，２５，３５，４５，５５，６５，７５，８５，９５  第５半導体層、１８Ａ，２８Ａ，３８Ａ，４８Ａ，５８Ａ，６８Ａ，７８Ａ，８８Ａ，９８Ａ  第１ゲート電極層、１８Ｂ，２８Ｂ，３８Ｂ，４８Ｂ，５８Ｂ，６８Ｂ，７８Ｂ，８８Ｂ，９８Ｂ  第２ゲート電極層、３８Ｃ，４８Ｃ，５８Ｃ，６８Ｃ，７８Ｃ，８８Ｃ，９８Ｃ  第３ゲート電極層、５８Ｄ，８８Ｄ  第４ゲート電極層、２９Ａ，４９Ａ，５９Ａ，７９Ａ，９９Ａ  第１不純物注入領域、２９Ｂ，４９Ｂ，５９Ｂ，７９Ｂ，９９Ｂ  第２不純物注入領域、４９Ｃ，５９Ｃ，７９Ｃ  第３不純物注入領域、１００，２００，３００，４００，５００，６００，７００，８００，９００  横型接合型電界効果トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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