(57)【特許請求の範囲】
【請求項１】
制御端子と、
電源端子と、
ＲＦ端子と、
同一列に整列配置された抵抗素子に接続されたゲートを有する複数のＦＥＴ、並びに前記抵抗素子が同一列に整列配置された領域上を通過し且つ前記ＲＦ信号が伝搬されるＲＦ信号用配線を含み、前記ＲＦ端子から入力されるＲＦ信号の入出力経路を切り替えるスイッチ部と、
前記制御端子及び前記電源端子に接続され、前記スイッチ部を制御する制御部と
を具備することを特徴とする高周波スイッチ装置。
【請求項２】
前記スイッチ部を制御する信号が出力される前記制御部の出力端子に接続される配線は、いかなるＲＦ信号用配線とも交差しないことを特徴とする請求項１記載の高周波スイッチ装置。
【請求項３】
前記制御端子と前記ＲＦ端子との間、前記制御端子とＧＮＤ端子との間、及び前記電源端子とＧＮＤ端子との間にそれぞれ設けられた保護ダイオードを更に備えることを特徴とする請求項１記載の高周波スイッチ装置。
【請求項４】
前記制御端子に接続された、前記制御部の第１端子と、
前記電源端子に接続された、前記制御部の第２端子と、
ＧＮＤ端子に接続された、前記制御部の第３端子と、
前記第１端子と前記制御端子との間、前記第２端子と前記電源端子との間、及び前記第３端子と前記ＧＮＤ端子との間に、それぞれ設けられた抵抗素子と
を更に備えることを特徴とする請求項１記載の高周波スイッチ装置。
【請求項５】
前記制御部は、ＦＥＴを含むインバータ回路と、
前記インバータ回路に含まれる前記ＦＥＴのゲートに印加されるゲート電圧の最大値が、ショットキー電圧を超えないように前記ゲート電圧をレベルシフトする、ＦＥＴを含むソースフォロワ回路と、
前記ソースフォロワ回路の出力端子と、前記インバータ回路に含まれる前記ＦＥＴのゲート端子との間に設けられた抵抗素子と
を備えることを特徴とする請求項１記載の高周波スイッチ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＦ信号の入出力経路を切り替える高周波スイッチ装置に関するものである。
【０００２】
【従来の技術】
携帯電話／ＰＨＳ(Personal Handy Phone System)等においては、高周波スイッチ装置が用いられている。従来、これらのシステムにおいては、ＰＩＮダイオードによるオン／オフを利用した回路構成を有する高周波スイッチが主流であった。しかし、上記構成を有するスイッチは、近年のデバイスの要求である小形化には不向きである。従って、ＦＥＴを用いて構成されるスイッチが主流となってきている。さらには、制御回路内蔵型のスイッチが注目されている。制御回路内蔵型のスイッチは制御端子を唯１つのみ有しているため、システム設計の負担が軽減される。
【０００３】
図１０は、インバータ回路を内蔵したＳＰＤＴ（Single Port Double Throw）スイッチの回路例を示している。
【０００４】
図１０に示すように、ＳＰＤＴスイッチは、正電源電圧を単一電源として用いて動作する。ＳＰＤＴスイッチは２つの伝送経路を有する。そのため、互いに反転した２つの制御信号が必要である。よって、インバータ回路を内蔵することにより、制御信号の入力端子が単一であるＳＰＤＴスイッチが実現されている。ＳＰＤＴスイッチは、スイッチ部２１０と制御部（以下インバータ部）２３０とを有している。ＳＰＤＴスイッチに含まれるＦＥＴとしては、マイクロ波帯ではＧａＡｓＦＥＴが用いることが多い。そしてＳＰＤＴスイッチは、各半導体素子を単一のＧａＡｓチップ内に作製したＭＭＩＣ（Monolithic Microwave IC）として実現することが望ましい。ＭＭＩＣであると、複数の端子を１つの端子に纏めることが出来るため、外付け部品を削減出来る。また、ピン数の少ない小型パッケージとして、ＳＰＤＴスイッチを実装出来る。図１０は、６ピンのパッケージに実装することを前提とした回路構成を示している。
【０００５】
ＲＦ端子２０１は、ＦＥＴ２１１の電流経路を介してＲＦ端子２０２と接続される。ＲＦ端子２０２は、ＦＥＴ２１３の電流経路を介して電源端子２０４に接続される。また、ＲＦ端子２０１は、ＦＥＴ２１２の電流経路を介してＲＦ端子２０３と接続される。ＲＦ端子２０３は、ＦＥＴ２１４の電流経路を介して電源端子２０４に接続される。以下ではＦＥＴ２１１、２１２をスルーＦＥＴ、ＦＥＴ２１３、２１４をシャントＦＥＴと呼ぶ。電源端子２０４は容量素子２２０を介して接地され、抵抗素子を介して電源が供給される。
【０００６】
制御端子２０５は、インバータ部２３０の入力端子２３１に接続される。そして、抵抗素子２２４を介してシャントＦＥＴ２１４のゲートと接続され、また抵抗素子２２１を介してスルーＦＥＴ２１１のゲートと接続される。インバータ部２３０の出力端子２３２は抵抗素子２２３を介してシャントＦＥＴ２１３のゲートと接続され、抵抗素子２２２を介してスルーＦＥＴ２１２のゲートと接続される。抵抗素子２２１〜２２４、及びスルーＦＥＴ２１１、２１２のバイアス抵抗２２５は高抵抗であり、例えば数ｋΩの抵抗値を有する。
【０００７】
電源電圧３Ｖの単電源を用いて動作するＳＰＤＴスイッチにおいて、例えば制御信号電圧が０Ｖの場合、ＦＥＴ２１１はＯＦＦ状態になり、ＦＥＴ２１２はＯＮ状態になる。従って、ＲＦ端子２０１とＲＦ端子２０３との間で、ＲＦ信号が伝搬する。逆に制御信号電圧が３Ｖの場合、ＦＥＴ２１１はＯＮ状態になり、ＦＥＴ２１２はＯＦＦ状態になる。従って、ＲＦ端子２０１とＲＦ端子２０２との間で、ＲＦ信号が伝搬する。以上のように、インバータ回路を内蔵したスイッチは、１つの端子で制御が可能である。
【０００８】
インバータ部２３０は、ドライバＦＥＴ２５２と負荷ＦＥＴ２５１とで構成されたＥ／Ｄ型のインバータ回路２５０と、インバータ回路２５０の前段に設けられたソースフォロワ回路２４０とを有する。ソースフォロワ回路２４０はドライバＦＥＴ２５２のゲートに入力される電圧の最大値が、ショットキー電圧を越えないようにレベルシフトすることを目的としている。従って、この例ではＦＥＴ２４２、２４３の２個のＦＥＴで電圧のシフト量を決めているが、ＦＥＴの個数は電源電圧によって変わる。なお、以上の回路においてＦＥＴ２１１〜２１４、２４１〜２４４、２５１はデプレッション型ＦＥＴ、ＦＥＴ２５２はエンハンスメント型ＦＥＴである。
【０００９】
ソースフォロワ回路２４０の必要性は、インバータ回路が出力するローレベルの電位を十分に低くしておくことにより、大信号入力時の歪みを低減することにある。ここでの“ハイレベル”“ローレベル”とは、入力信号が“０”の場合のインバータ回路２５０の出力電圧、及び入力信号が“１”の場合のインバータ回路２５０の出力電圧のことである。
【００１０】
ソースフォロワ回路２４０がない場合、入力電圧がショットキー電圧（およそ０．７V）よりも大きくなるとショットキー電流が流れる。そして、ＦＥＴ２５２のソース抵抗における電圧降下により、ローレベルの電位が上昇する。例えば、入力電圧が３Ｖのときの出力端子２３２の電圧は０．８Ｖである。しかし、ローレベルの電位が上昇すると、大信号が入力した際には線形出力が得られず、歪みが発生するという事情がある。この事情を説明するために、スイッチ部２１０のＲＦ端子２０１から信号が入力し、オン状態のスルーＦＥＴ２１１を介してＲＦ端子２０２に出力される場合を考える。
【００１１】
図１１に、オフ状態にあるスルーＦＥＴ２１２のゲート・ソ−ス間電圧（Ｖｇｓ）と電流の関係を示す。電源電圧に３Ｖ、ＦＥＴ２１１のゲート端子に３Ｖ、ＦＥＴ２１２のゲート端子に０Ｖが与えられた場合、ＦＥＴ２１２のゲート・ソース間電圧Ｖｇｓは−３Ｖである。端子２０１からＲＦ信号が入力すると、Ｖｇｓは入力電力に応じた振幅を持つようになる。そして、大信号が入力すると、ＶｇｓがＦＥＴ２１２におけるしきい値電圧（Ｖｔｈ）を上回る。従って、ＯＦＦ状態にあったスルーＦＥＴ２１２が、ある時間帯ではＯＮ状態になる。スルーＦＥＴ２１２がＯＮ状態になると、電流が端子２０３へ流れ始め、ＲＦ信号の波形がくずれる。そして、例えば基本波以外の第２高調波スプリアスおよび第３高調波スプリアスなどの雑音電波が発生する。その結果、システムに障害が発生する可能性がある。ローレベルの電位の上昇は、ＯＦＦ状態にあるスルーＦＥＴ２１２のＶｇｓを、その上昇電圧分だけ＋側へシフトさせる。その結果、スルーＦＥＴ２１２は、より小さい入力電圧でＯＮ状態になってしまう。以上のように、インバータ回路２５０のハイレベルとローレベルの電位は大信号入力時の歪みに大きく影響を及ぼす。従って、これらの電位は、インバータ回路の設計時には十分に配慮されなければならない。
【００１２】
なお、ソースフォロワ回路２４０を持つ高周波スイッチ装置は、例えば特開平１１−２６１３９６号公報に記載されている。
【００１３】
【発明が解決しようとする課題】
上記のように、インバータ回路を内蔵することにより制御信号の入力端子を単一にした制御スイッチは、携帯電話等のモバイル機器に使用されることが多い。そして、モバイル機器は電池駆動のため低消費電力化の要求が強い。そのため、インバータ回路の消費電流はできるだけ小さいことが望ましく、具体的には通常１ｍＡ以下が要求される。
【００１４】
上記要求を満たすためには、ＦＥＴのゲート幅を小さくすることで対応できる。しかし、ゲート幅を小さくすると、同時にサージに弱くなる、という事情があった。スイッチ回路を構成するＦＥＴは、オン抵抗を小さくするために、比較的ゲート幅の広い、例えば１ｍｍ程度のゲート幅のものが使用できる。従って、スイッチ回路のみで構成されるＳＰＤＴスイッチでは、サージはさほど問題にはならなかった。しかし、インバータ回路においては、ゲート幅が１０μｍ以下のものが用いられる。従って、インバータ回路を内蔵するＳＰＤＴスイッチでは、サージでインバータ回路部が破壊されることにより、ＳＰＤＴスイッチが動作しない、という事情が発生している。
【００１５】
また、単一のチップ内にスイッチ部とインバータ部を搭載したＭＭＩＣによりスイッチを実現する場合は、大信号入力時にスイッチ部からインバータ部へ信号が漏れる場合がある。すると、駆動電流が小さいインバータ回路の動作が不安定になりやすい。例えば、ＲＦ信号が伝搬する配線と、インバータ回路の出力端子に接続された配線とがクロスオーバーすることにより、ＲＦ信号が前記配線に漏れる場合がある。この場合には、インバータ回路の出力端子の電位の揺らぎが問題となる。この問題を説明するために、図１０において、電源電圧が３Ｖ、制御端子２０５が０Ｖとなることによりインバータ回路２５０の出力端子２３２は３Ｖとなり、その結果、ＲＦ端子２０１からＲＦ端子２０３に信号が通過する場合を考える。
【００１６】
図１２は、スイッチ部の入力信号が、インバータ回路の出力端子の電位に及ぼす影響を示している。より具体的には、ＲＦ端子２０１と出力端子２３２間にクロスオーバー容量１００ｆＦが存在し、ＲＦ端子２０１に０ｄＢｍの信号と２０ｄＢｍの信号が入力した場合の、インバータ回路の出力端子２３２の電位の時間変化を示している。入力電力が０ｄＢｍの場合、出力端子２３２の電位変化はほとんどない。しかし、入力電力が２０ｄＢｍの場合には、出力端子２３２の電位は１Ｖから４Ｖの範囲内で変化する。例えば出力端子２３２の電位が１Ｖの場合、電源電圧が３ＶであるのでスルーＦＥＴ２１２のゲート・ソース間電圧Ｖｇｓは−２Ｖとなる。すなわち、ＦＥＴの閾値電圧Ｖｔｈが−１．５Ｖの場合には、ＦＥＴ２１２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈよりも小さくなる。従って、ＦＥＴ２１２はＯＮ状態にならず、一時的にＦＥＴ２１２を信号が通過しない時間が存在することになる。これはＲＦ端子２０１からＲＦ端子２０３に信号が通過する際の歪みとなって現れ、入出力電力特性の劣化を引き起こす。以上のようなＲＦ信号の漏れは、歪み特性に大きな影響を及ぼす。そして、クロスオーバー容量に起因するＲＦ信号の漏れが大きいほど、より小さな入力電力においても歪みが出現することになる。勿論、出力端子に限らず、インバータ回路の入力端子、電源端子、ＧＮＤ端子もスイッチ部から信号が漏れ何らかの影響を受ける。しかし、これらの端子はパッケージの端子として外部に出ているため、基板上でデカップリング容量を設ける等の対策ができる。ところが、出力端子はチップ内部にある。すると、チップサイズの制限から有効なデカップリング容量をチップ内部に設けるのは難しい。
【００１７】
さらに、ＭＭＩＣとして６ピンのパッケージに実装する場合、例えば図１３に示すように、ＲＦ端子２０１は他のＲＦ端子２０２、２０３と対面するように配置される必要がある。また、ＲＦ端子２０１に接続される配線が、スイッチ部のＤＣ端子やインバータ回路の配線と交差することを避けることが望ましい。従来の回路構成において配線の交差を避けるためには、配線を迂回させる必要がある。その結果、チップサイズが大きくなるという事情があった。
【００１８】
この発明は、上記事情に鑑みてなされたもので、上記事情に鑑みなされたもので、その第１の目的は、低損失、高アイソレーション、及び低歪みの特性を損なうことなく、サージに対する耐性を向上できる、制御部内蔵型の高周波スイッチ装置を提供することにある。
【００１９】
また、その第２の目的は、チップサイズの増大を抑制しつつ、大電力入力時の歪み対策と、制御部の安定動作とを実現できる、制御部内蔵型の高周波スイッチ装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記第１の目的を達成するために、この発明に係る第１の高周波スイッチ装置は、制御端子と、電源端子と、ＧＮＤ端子と、ＲＦ端子と、前記ＲＦ端子から入力されるＲＦ信号の入出力経路を切り替えるスイッチ部と、前記制御端子及び前記電源端子に接続され、前記スイッチ部を制御する制御部と、前記制御端子と前記ＲＦ端子との間、前記制御端子と前記ＧＮＤ端子との間、及び前記電源端子と前記ＧＮＤ端子との間にそれぞれ設けられた保護ダイオードとを具備することを特徴としている。
【００２１】
上記構成を有する高周波スイッチ装置によれば、制御端子とＲＦ端子との間、制御端子とＧＮＤ端子との間、及び電源端子とＧＮＤ端子との間にそれぞれにダイオードが挿入されている。すると、ＥＳＤによって流れる大電流をこれらダイオードに逃がすことが出来る。従って、制御部及びスイッチ部をＥＳＤ破壊から保護することができる。
【００２２】
また上記第２の目的を達成するために、この発明に係る第２の高周波スイッチ装置は、制御端子と、電源端子と、ＲＦ端子と、同一列に整列配置された抵抗素子に接続されたゲートを有する複数のＦＥＴ、並びに前記抵抗素子が同一列に整列配置された領域上を通過し且つ前記ＲＦ信号が伝搬されるＲＦ信号用配線を含み、前記ＲＦ端子から入力されるＲＦ信号の入出力経路を切り替えるスイッチ部と、前記制御端子及び前記電源端子に接続され、前記スイッチ部を制御する制御部とを具備することを特徴としている。
【００２３】
上記構成を有する高周波スイッチ装置によれば、ＲＦ信号用配線は、抵抗素子が一列に整列配置された領域上を通過する。すなわち、ＲＦ信号用配線は、制御部の出力端子からスイッチ部を構成するＦＥＴのゲートに向かう配線とは交差せず、前記配線とＦＥＴとの間に接続される抵抗上で交差する。従って、スイッチ部から漏れ出す大電力の入力信号が、制御部に伝わり難くすることができる。しかも、このような構成を、ＲＦ信号用配線を迂回させずに得られるので、チップサイズの増大を抑制しつつ、得ることができる。
【００２４】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
この発明の第１の実施形態に係る高周波スイッチ装置について、制御回路内蔵型のスイッチを例に挙げ、図１を用いて説明する。図１は、特に６ピンのパッケージに実装されるＭＭＩＣ（Monolithic Microwave IC）として形成された高周波ＳＰＤＴスイッチの回路図である。
【００２６】
図１に示すように、高周波ＳＰＤＴスイッチＭＭＩＣ１００（以下ＭＭＩＣと略す）は、６つの端子１０１〜１０６、スイッチ部１１０、制御部（以下インバータ部）１３０、容量素子１５３、抵抗素子１６１〜１６４、及び保護回路１６５〜１６７を備えている。
【００２７】
ＲＦ端子１０１とＲＦ端子１０２との間、及びＲＦ端子１０１とＲＦ端子１０３との間を、高周波信号（ＲＦ信号）が伝搬する。電源端子１０４は、抵抗素子１０７を介して電源電位が与えられ、容量素子１０８を介して接地されている。制御端子１０５には制御信号Ｖｃｏｎが入力され、また容量素子１０９を介して接地されている。ＧＮＤ端子１０６には接地電位が与えられる。
【００２８】
スイッチ部１１０は、ＦＥＴ１１１〜１１４、及び抵抗素子１２１〜１２５を有している。ＲＦ端子１０１は、ＦＥＴ１１１の電流経路（ソース・ドレイン間）を介してＲＦ端子１０２と接続される。ＲＦ端子１０２は、ＦＥＴ１１３の電流経路を介して電源端子１０４に接続される。また、ＲＦ端子１０１は、ＦＥＴ１１２の電流経路を介してＲＦ端子１０３と接続される。ＲＦ端子１０３は、ＦＥＴ１１４の電流経路を介して電源端子１０４に接続される。抵抗素子１２１は、ＦＥＴ１１１のゲートと制御端子１０５との間に設けられている。抵抗素子１２２は、ＦＥＴ１１２のゲートと、後述するインバータ部１３０の出力端子１３２との間に設けられている。抵抗素子１２３は、ＦＥＴ１１３のゲートとインバータ部１３０の出力端子１３２との間に設けられている。抵抗素子１２４は、ＦＥＴ１１４のゲートと制御端子１０５との間に設けられている。そして抵抗素子１２５は、ＲＦ端子１０１と電源端子１０４との間に設けられている。なお、抵抗素子１２５は、ＦＥＴ１１１、１１２のバイアス抵抗として機能する。
【００２９】
インバータ部１３０は、第１〜第３端子１７１、１７２、１７３、ＦＥＴを複数有してなるソースフォロワ回路１４０、及びＦＥＴを複数有してなるインバータ回路１５０を含む。第１〜第３端子１７１、１７２、１７３は、それぞれ制御端子１０５、電源端子１０４、ＧＮＤ端子１０６に接続されている。ソースフォロワ回路１４０は、インバータ回路１５０を構成するＦＥＴのゲート、特にスイッチング用のエンハンスメント型ＦＥＴ１５２に印加されるゲート電圧の最大値が、ショットキー電圧を超えないように、そのゲート電圧をレベルシフトするものである。
【００３０】
ソースフォロワ回路１４０は、具体的には、互いに直列接続されたデプレッション型ＦＥＴ、例えばデプレッション型ＧａＡｓ ＭＥＳＦＥＴ（以下Ｄ−ＦＥＴと記す）１４１〜１４４を有している。Ｄ−ＦＥＴ１４１は、ドレインが第２端子１７２を介してインバータ部１３０の電源端子１０４に電気的に接続され、ゲートが第１端子１７１を介してインバータ部１３０の制御端子１０５に電気的に接続され、ソースがＤ−ＦＥＴ１４２のドレイン及びゲートに接続されている。Ｄ−ＦＥＴ１４２のソースは、Ｄ−ＦＥＴ１４３のドレイン及びゲートに接続され、Ｄ−ＦＥＴ１４３のソースは、Ｄ−ＦＥＴ１４４のドレインに接続される。そして、Ｄ−ＦＥＴ１４４のゲート及びソースは、第３端子１７３を介してインバータ部１３０のＧＮＤ端子１０６に接続される。
【００３１】
また、インバータ回路１５０は、具体的には、互いに直列接続されたデプレッション型ＦＥＴ、例えばデプレッション型ＧａＡｓ ＭＥＳＦＥＴ（以下Ｄ−ＦＥＴと記す）１５１、及びエンハンスメント型ＦＥＴ、例えばエンハンスメント型ＧａＡｓ ＭＥＳＦＥＴ（以下Ｅ−ＦＥＴと記す）１５２を有している。Ｄ−ＦＥＴ１５１は、ドレインが第２端子１７２を介して電源端子１０４に電気的に接続され、そのゲート及びソースは、Ｅ−ＦＥＴ１５２のドレインに接続されている。Ｅ−ＦＥＴ１５２のゲートは、ソースフォロワ回路１４０のＤ−ＦＥＴ１４３とＤ−ＦＥＴ１４４との相互接続ノードに電気的に接続され、そのソースは、第３端子１７３を介してＧＮＤ端子１０６に接続される。Ｄ−ＦＥＴ１５１とＥ−ＦＥＴ１５２との相互接続ノードは、インバータ回路１５０の出力端子、即ちインバータ部１３０の出力端子１３２に接続される。
【００３２】
容量素子１５３は、インバータ部１３０の出力端子１３２と、第３端子１７３との間に設けられている。
【００３３】
抵抗素子１６１は、第２端子１７２、すなわちインバータ部１３０内に含まれるＤ−ＦＥＴ１４１、１５１のドレインと、電源端子１０４との間に設けられている。抵抗素子１６２は、第１端子１７１、すなわちＤ−ＦＥＴ１４１のゲートと、制御端子１０５との間に設けられている。抵抗素子１６３は、第３端子１７３、すなわちＥ−ＦＥＴ１５２のソース並びにＤ−ＦＥＴ１４４のゲート及びソースと、ＧＮＤ端子１０６との間に設けられている。抵抗素子１６４は、Ｄ−ＦＥＴ１４３のソースとＤ−ＦＥＴ１４４のドレインとの接続ノードと、Ｅ−ＦＥＴ１５２のゲートとの間に設けられている。
【００３４】
保護回路１６５は、ＲＦ端子１０１に接続された一端と、制御端子１０５に接続された他端とを有している。保護回路１６６は、制御端子１０５に接続された一端と、第３端子１７３に接続された他端とを有している。保護回路１６７は、電源端子１０４に接続された一端と、ＧＮＤ端子１０６に接続された他端とを有している。保護回路１６５〜１６７は、例えば双方向ダイオードによって構成される。以下では、保護回路１６５〜１６７を、保護ダイオード１６５〜１６７と呼ぶことにする。
【００３５】
上記構成のＳＰＤＴスイッチにおいて、制御端子１０５に制御信号Ｖｃｏｎ＝３Ｖが入力されると、ＦＥＴ１１１がオン状態となり、ＦＥＴ１１２がオフ状態となる。従って、ＲＦ端子１０１とＲＦ端子１０２との間をＲＦ信号が伝搬する。そして、ＲＦ信号は、ＲＦ端子１０１とＲＦ端子１０３との間の伝搬を禁止される。制御信号Ｖｃｏｎ＝０Ｖが入力されると、逆に、ＦＥＴ１１２がオン状態となり、ＦＥＴ１１１がオフ状態となる。従って、ＲＦ端子１０１とＲＦ端子１０３との間をＲＦ信号が伝搬する。そして、ＲＦ信号は、ＲＦ端子１０１とＲＦ端子１０２との間の伝搬を禁止される。このようにして、ＳＰＤＴスイッチは、２つの伝送経路、すなわち、ＲＦ端子１０１〜ＲＦ端子１０２、及びＲＦ端子１０１〜ＲＦ端子１０３をスイッチング出来る。
【００３６】
ＳＰＤＴスイッチは、例えばＰＨＳや携帯電話における切り替えスイッチとして使用される。この場合、ＲＦ端子１０１はアンテナに接続され、ＲＦ端子１０２は受信部に接続され、ＲＦ端子１０３は送信部に接続される。そして、基地局からの無線搬送波信号がアンテナで受信されると、ＦＥＴ１１１がオン状態とされ、無線搬送波信号は受信部で受信される。受信部において、無線搬送波信号は、中間周波信号にダウンコンバートされ、復調部にて復調される。他方、ＰＨＳや携帯電話の通話ユニットから入力されたユーザの音声信号は、圧縮符号化された後、変調部にてディジタル変調されて中間周波信号となる。更に中間周波信号は、送信部で無線搬送波信号にアップコンバートされる。そして、ＦＥＴ１１２がオン状態とされることで、送信部から無線搬送波信号がアンテナに送られ、アンテナから基地局へ向けて送信される。
【００３７】
上記構成のＳＰＤＴスイッチであると、電源端子１０４、制御端子１０５、ＧＮＤ端子１０６、及び出力端子１３２に繋がるノード（１３３、１３１、１３４、１３２）に、抵抗素子１６１〜１６３、及び容量素子１５３をそれぞれ設けている。すると、これらの半導体素子によって静電気の放電が行われるため、ＳＰＤＴスイッチのＥＳＤ（Electro Static Discharge）破壊に対する耐性が向上される。
【００３８】
また、ソースフォロア回路１４０の出力ノードとインバータ回路１５０の入力ノードとの間に抵抗素子１６４を設けている。インバータ回路１５０の入力ノード、すなわち、Ｅ−ＦＥＴ１５２のゲートには、オフ状態であっても、比較的高い電圧が印加される。従って、Ｅ−ＦＥＴ１５２は特に静電破壊が生じやすい箇所と言うことが出来る。しかし、Ｅ−ＦＥＴ１５２のゲートに抵抗素子１６４を設けることにより、Ｅ−ＦＥＴ１５２の静電破壊を防止出来、ＳＰＤＴスイッチのＥＳＤ破壊に対する耐性を向上できる。
【００３９】
また抵抗素子１６２には、数１０ｋΩの抵抗値を持つものを使用することが望ましい。このような高抵抗値の抵抗素子１６２をインバータ部１３０の入力ノードに設けることで、ＥＳＤに対する耐性を強化する効果だけでなく、ショットキー電流を低減する効果を併せて得られる。これにより、インバータ部１３０の低消費電力化を可能とする。
【００４０】
容量素子１５３を設けることにより、上記のようにＥＳＤ耐性を強化する効果が得られる。しかし、上記効果のみならず、大電力信号が入力された際に、スイッチ部１１０から漏れたＲＦ信号の影響によって出力端子１３２の電圧が揺らぐのを抑制する効果を併せて得られる。その結果、ＦＥＴ１１１、１１２を通過する際にＲＦ信号に生ずる歪みを抑制する効果が得られる。
【００４１】
更に本実施形態に係る回路構成であると、保護ダイオード１６５〜１６７が設けられている。これらの保護ダイオードは、ＥＳＤによって発生した大電流を逃がす役割を有している。すなわち、ＥＳＤの発生時に、抵抗素子や容量素子における電荷の放電が不十分な場合であっても、ＥＳＤによる大電流をこれらの保護ダイオード１６５〜１６７に流すことが出来る為、スイッチ部１１０及びインバータ部１３０を保護出来る。インバータ部１３０は、保護ダイオード１６６、１６７によって、ＥＳＤ破壊から保護されている。また、スイッチ部１１０もインバータ部１３０と接続されている。従って、スイッチ部１１０についてもＥＳＤ破壊に対する保護が必要である。このスイッチ部１１０の保護は、保護ダイオード１６５を、制御端子１０５とＲＦ端子１０１との間に挿入することにより達成される。
【００４２】
より具体的には、ＥＳＤ破壊に対する耐量が、従来の保護ダイオードを全く含まない構成において５０Ｖであったのに対して、本実施形態に係る、保護ダイオード１６５〜１６７を挿入した構成では、１１０Ｖまで向上した。
【００４３】
なお、本第１の実施形態では、保護ダイオード１６５を、制御端子１０５とＲＦ端子１０１との間に挿入したが、他のＲＦ端子とＤＣ端子との間に挿入するようにしても、同様の効果がある。
【００４４】
また、上記保護ダイオード１６５〜１６７は、ＲＦ端子に接続されるため、使用電源電圧以上の耐圧を必要とする。これにより、ＲＦ特性を損なうことなく、ＥＳＤ対策が可能となる。
【００４５】
上記のように、本実施形態に係るスイッチ装置によれば、ＥＳＤ対策用、低消費電力用、低歪み用に、抵抗素子、容量素子、及び保護ダイオードを設けている。その結果、低損失、高アイソレーション、及び低歪みの特性を損なうことなく、サージ耐性を向上できる、制御部内蔵の高周波ＳＰＤＴスイッチＭＭＩＣを提供できる。
【００４６】
次に、この発明の第２の実施形態に係る高周波スイッチ装置について、制御回路内蔵型のスイッチを例に挙げ、図２を用いて説明する。図２は、特に６ピンのパッケージに実装されるＭＭＩＣとして形成された高周波ＳＰＤＴスイッチの回路図である。
【００４７】
図２に示すように、本実施形態に係るＭＭＩＣ１００は、上記第１の実施形態に係る構成において、抵抗素子１６１〜１６４及び保護ダイオード１６５〜１６７を廃した構成を有する。そして、スイッチ部１１０内において、ＦＥＴ１１１〜１１４のゲートに接続される抵抗素子１２１〜１２４と、バイアス抵抗素子１２５とが並行に一列に配置されている（領域AA1参照）。さらに、抵抗素子１２１〜１２５が並ぶ領域AA1上に、ＲＦ信号が伝播されるＲＦ信号用のメタル配線を通過させたものである。
【００４８】
抵抗素子１２１〜１２５の一例は、例えばＧａＡｓ基板内に形成された不純物拡散層によって形成されたものであり、数ｋΩの抵抗値を有する。抵抗素子１２２、１２４、１２５のいずれかの断面構造を図３に示す。図示するように、ＧａＡｓ基板１０内に、抵抗素子１２２、１２４、１２５のいずれかとして機能する不純物拡散層１１が形成されている。ＧａＡｓ基板１０上には層間絶縁膜１２が設けられ、層間絶縁膜１２上にはメタル配線層１３が設けられている。メタル配線層１３は、不純物拡散層１１にプラグ１４によって接続されている。更に層間絶縁膜１２上に層間絶縁膜１５が設けられ、層間絶縁膜１５上に２本のメタル配線層１６、１６が設けられている。メタル配線層１６、１６は、それぞれＲＦ端子１０１に接続されたＲＦ信号配線、及び電源端子１０４に接続された電源配線である。そして、メタル配線層１６、１６は、ＧａＡｓ基板１０に垂直な方向で、不純物拡散層１１とオーバーラップし、且つメタル配線層１３とはオーバーラップしないように配置されている。
【００４９】
図４は、図２に示すＳＰＤＴスイッチが形成された半導体チップの平面パターン図であり、特にパッド配置に着目して示している。図示するように、半導体チップ２０内には、スイッチ回路２１が形成されている。スイッチ回路２１は、図２に示すＳＰＤＴスイッチである。更に６つのボンディングパッド２２−１〜２２−６が設けられ、ボンディングパッド２２−１〜２２−６はチップ内配線２３によってスイッチ回路２１に接続されている。ボンディングパッド２２−１〜２２−６は、それぞれスイッチ回路２１内のＲＦ端子１０２、ＧＮＤ端子１０６、ＲＦ端子１０３、制御端子１０５、ＲＦ端子１０１、及び電源端子１０４に接続されている。特に、ＲＦ端子１０１に接続されるボンディングパッド２２−５は、ＲＦ端子１０２、１０３に接続されるボンディングパッド２２−１、２２−３と対向するようにして配置されている。また、ボンディングパッド２２−５からボンディングパッド２２−１への配線距離が、ボンディングパッド２２−５からボンディングパッド２２−３への配線距離と実質的に等しくなり、且つボンディングパッド２２−５に対するボンディングパッド２２−１の位置関係が、ボンディングパッド２２−５に対するボンディングパッド２２−３の位置関係と実質的に等しくなるように、各ボンディングパッド２２−１〜２２−６は配置されている。
【００５０】
図５は、図４に示す半導体チップが実装された様子を示している。図示するように、半導体チップ２０はリードフレームのダイパッド３０上に搭載される。そして、各ボンディングパッド２２−１〜２２−６は、インナーリード３１−１〜３１−６にボンディングワイヤ３２によって接続されている。この際、ボンディングパッド２２−５にワイヤボンディングされるインナーリード３１−５は、ボンディングパッド２２−１、２２−３にワイヤボンディングされるインナーリード３１−１、３１−３と対向するように配置されている。更に、インナーリード３１−１〜３１−６は、図示せぬアウターリードに電気的に接続される。
【００５１】
図６は、半導体チップ２０のパッケージング後の外観を示している。図示するように、図５における半導体チップ２０及びリードフレームは樹脂４０によって封止されて、半導体装置が完成する。封止樹脂４０の外部には、６本のアウターリードが露出されており、１〜６番ピンはそれぞれ、ＲＦ端子１０２、ＧＮＤ端子１０６、ＲＦ端子１０３、制御端子１０５、ＲＦ端子１０１、及び電源端子１０４に接続されている。
【００５２】
なお、本実施形態に係るＳＰＤＴスイッチの動作は、上記第１の実施形態に係る構成と同様であるので、説明は省略する。
【００５３】
上記のように、本実施形態に係るＳＰＤＴスイッチによれば、高抵抗値を有する抵抗素子１２１〜１２４を、ＦＥＴ１１１〜１１４のゲートに接続している。これらの抵抗素子１２１〜１２４は、伝搬するＲＦ信号がＦＥＴ１１１〜１１４のゲートへ漏れだし、更に制御端子１０５やインバータ部１３０の出力端子１３２、及び電源端子１０４へ流れ込むことを阻止する役割を果たすことが出来る。従って、ＲＦ端子１０１とＲＦ端子１０２、１０３との間において、ＲＦ信号を効率的に伝搬することが出来、ＦＥＴ１１１〜１１４で発生する損失を低減できる。
【００５４】
また、抵抗素子１２１〜１２５を一列に配列し、抵抗素子１２１〜１２５が配列された領域上に、ＲＦ信号用のメタル配線を設けている。このように、半導体素子と配線とをオーバーラップさせることにより、空き領域を有効活用でき、その結果、チップサイズの小型化を図ることが出来る。なお、抵抗素子１２１〜１２５は、上記のようにＲＦ信号の漏れ出しを防止するためのものであるので、高抵抗である。すると、抵抗素子１２１〜１２５を不純物拡散層で形成しようとすると、その形状は横に長くなる。従って、不純物拡散層上に複数本のメタル配線を設けることが可能である。本実施形態では、ＲＦ端子１０１に接続されるＲＦ配線と、電源端子１０４に接続される電源配線の２本の配線を設けている。勿論、これらの２本の配線だけでなく、それ以上の配線を設けても構わない。更に、図３に示すように、不純物拡散層１１上には層間絶縁膜１２、１５が存在し、その膜厚は十分大きい。従って、不純物拡散層１１、メタル配線１６、及び層間絶縁膜１２、１５で形成される寄生容量は小さく、クロスオーバーするその他の配線間で生ずる寄生容量よりも十分小さいため、問題になることはない。なお、抵抗素子１２１〜１２５は必ずしも不純物拡散層で形成されなければならないものではなく、例えばＧａＡｓ基板１０上に形成したシリコン層やＧａＡｓ層等で形成しても良い。
【００５５】
更に、図４、図５に示すように、半導体チップ２０はＭＭＩＣとして６ピンのパッケージに実装されている。そして、ＲＦ端子１０１に接続されるパッドは、ＲＦ端子１０２、１０３に接続されるパッドと対向するように配置されている。その結果、ＲＦ端子１０１からＲＦ端子１０２への信号伝搬特性、及びＲＦ端子１０１からＲＦ端子１０３への信号伝搬特性が等しくなり、ＲＦ信号の伝搬特性の対称性を実現できる。
【００５６】
ところで、従来の回路構成においてパッドの対称配置を行おうとすると、配線が交差することを免れない。しかし、配線の交差は、寄生容量発生の原因となる。更に、ＲＦ配線と交差する相手方の配線は、漏れだしたＲＦ信号による悪影響を受ける。そのため、配線を交差させることは避けるべきである。従って、配線を迂回させることにより、配線の交差を防止しつつパッドの対称配置を行うこととなる。すると、迂回路用の配線領域を別途用意する必要があったため、パッドの対称配置を行うにはチップサイズが増加する場合がある。すなわち、パッドの対称配置を考えた場合、配線を交差させないようにすることを優先させれば、配線を迂回させねばならず、チップサイズが大きくなる。逆に、チップサイズの縮小化を優先させれば、配線を交差させねばならず、寄生容量やＲＦ信号の漏れによって、スイッチの動作信頼性が悪化する。
【００５７】
しかし、本実施形態に係る回路構成であると、抵抗素子１２１〜１２５を整列配置し、その上の領域にＲＦ配線を設けている。この領域では、確かに抵抗素子１２１〜１２５とＲＦ配線とが交差しているが、前述のように、寄生容量は極端に小さいため、両者の交差はＳＰＤＴスイッチの動作に悪影響を及ぼし難い。このように、ＲＦ配線を抵抗素子１２１〜１２５と交差して配置させることで、ＲＦ配線を迂回させる必要が無くなるため、チップサイズの増加を招くことなくパッドの対称配置を実現できる。更に、ＲＦ配線はあくまで抵抗素子とのみ交差するのであって、他の配線とは交差しない。ＲＦ配線より漏れ出すＲＦ信号による影響は、特に配線部分においては顕著であるが、抵抗素子においては殆ど影響を受けない。従って、抵抗素子１２２、１２４、１２５は、ＲＦ配線と交差しているが、ＦＥＴ１１２、１１４のゲート電位、及びＦＥＴ１１、１１２のバイアス電位は、ＲＦ配線から漏れ出すＲＦ信号によって影響を殆ど受けないで済む。その結果、ＲＦ端子間を伝搬するＲＦ信号に歪みが生ずることを抑制でき、更にＦＥＴ１１１、１１２で発生する損失を低減できる。このように、従来では両立困難であった、チップサイズの縮小化と、スイッチの動作信頼性とを両立出来る。
【００５８】
図７は、本実施形態に係るＳＰＤＴスイッチ、及び従来構成のＳＰＤＴスイッチの入力電力−損失特性である。なお、従来の高周波ＳＰＤＴスイッチでは、図１３に示すように、インバータ部２３０の出力端子２３２（Ｖｃｏｎ’）に接続される配線が、ＲＦ配線と交差するものとする。
【００５９】
図示するように、従来のＳＰＤＴスイッチであると、入力電力Ｐｉｎが１５ｄＢｍまで大きくなると、１ｄＢの損失が発生する。本実施形態に係るＳＰＤＴスイッチであると、入力電力Ｐｉｎが２３ｄＢｍまで大きくなると、１ｄＢの損失が発生する。すなわち、本実施形態に係る構成であると、従来に比べて８ｄＢほど特性が改善されている。
【００６０】
なお、本実施形態においても、容量素子１５３が、インバータ部１３０の出力端子１３２とＧＮＤ端子１０６との間に設けられている。従って、パッケージ外部にデカップリング容量を設けるのと同じ効果が得られ、大信号入力時の安定動作が得られる。
【００６１】
上記第２実施形態に係るＳＰＤＴスイッチによれば、チップサイズの増大を抑制しつつ、大入力電力時の歪み対策と、制御部の安定動作とを実現できる。なお、図４に示したパッド２２−１〜２２−６は、図示される配置に限定されるものではない。勿論、パッド２２−５とパッド２２−１、２２−３とが完全に対称となる図４の配置が理想的である。しかし、例えば図８に示すような配置であっても構わない。すなわち、パッド２２−５とパッド２２−１、２２−３とが完全に対称で無かったとしても、それによる特性変化が実使用上において問題にならない程度であれば構わない。特に図８の配置方法であると、図４の配置方法に比べてチップ面積を小さくできる。
【００６２】
上記のように、この発明の第１、第２の実施形態によれば、低損失、高アイソレーション、低歪みの特性を損なうことなくサージ耐性を向上できる、制御部内蔵型の高周波スイッチ装置を提供出来る。更に、チップサイズの増大を抑制しつつ、大電力入力時の歪み対策と、制御部の安定動作とを実現できる、制御部内蔵型の高周波スイッチ装置を提供出来る。
【００６３】
なお、上記第１、第２実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。図９は、第１、第２の実施形態の変形例に係るＳＰＤＴスイッチの回路図である。図示するように、本変形例に係るＳＰＤＴスイッチは、第２の実施形態に係る回路構成において、第１の実施形態で説明した抵抗素子１６１〜１６４、及び保護ダイオード１６５〜１６７を更に設けたものである。この構成によれば、第１、第２の実施形態で説明した各々の効果を併せて得ることが出来る。また、上記実施形態ではＭＥＳＦＥＴを用いた回路構成について説明したが、勿論、ＭＯＳＦＥＴを用いても良い。更にスイッチ装置の回路構成は、図１、図２、及び図９に限られず、またＳＰＤＴスイッチのみに限定されるものではない。
【００６４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００６５】
【発明の効果】
以上説明したように、この発明によれば、低損失、高アイソレーション、及び低歪みの特性を損なうことなく、サージに対する耐性を向上できる、制御部内蔵型の高周波スイッチ装置を提供出来る。また、チップサイズの増大を抑制しつつ、大電力入力時の歪み対策と、制御部の安定動作とを実現できる、制御部内蔵型の高周波スイッチ装置を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１実施形態に係るＳＰＤＴスイッチの回路図。
【図２】この発明の第２実施形態に係るＳＰＤＴスイッチの回路図。
【図３】この発明の第２の実施形態に係るＳＰＤＴスイッチの一部領域の断面図。
【図４】この発明の第２の実施形態に係るＳＰＤＴスイッチの平面パターン図。
【図５】この発明の第２の実施形態に係るＳＰＤＴスイッチが搭載されるリードフレームの平面パターン図。
【図６】この発明の第２の実施形態に係るＳＰＤＴスイッチのパッケージの外観図。
【図７】この発明の第２実施形態に係るＳＰＤＴスイッチ、及び従来のＳＰＤＴスイッチの入力電圧−損失特性を示す特性図。
【図８】この発明の第２の実施形態の変形例に係るＳＰＤＴスイッチの平面パターン図。
【図９】この発明の第１、第２の実施形態の変形例に係るＳＰＤＴスイッチの回路図。
【図１０】従来のＳＰＤＴスイッチの回路図。
【図１１】オフ状態にあるＦＥＴのゲート・ソ−ス間電圧と電流の関係図。
【図１２】インバータ回路の出力電圧の変化を示す特性図。
【図１３】従来のスイッチ部の回路図。
【符号の説明】
１０…ＧａＡｓ基板
１１…不純物拡散層
１２、１５、１６…層間絶縁膜
１３…メタル配線層
１４…プラグ
２０…半導体チップ
２１…ＳＰＤＴスイッチ
２２−１〜２２−６…ボンディングパッド
３０…ダイパッド
３１−１〜３１−６…リードフレーム
３２…ボンディングワイヤ
４０…封止樹脂
１００、２００…高周波ＳＰＤＴスイッチＭＭＩＣ
１０１〜１０３、２０１〜２０３…ＲＦ端子
１０４、２０４…電源端子
１０５、２０５…制御端子
１０６、２０６…ＧＮＤ端子
１０７、１２１〜１２５、１６１〜１６４、２２０〜２２５…抵抗素子
１０８、１０９、１５３、２５３…容量素子
１１０、２１０…スイッチ部
１１１〜１１４、１４１〜１４４、１５１、１５２、２１１〜２１４、２４１〜２４４、２５１、２５２…ＦＥＴ
１３０、２３０…制御部
１３１〜１３４、２３１〜２３４…ノード
１４０、２４０…ソースフォロア回路
１５０、２５０…インバータ回路
１６５〜１６７…保護回路
１７１〜１７３…第１〜第３端子
【図１】
0004005846.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004005846.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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