(57)【特許請求の範囲】
【請求項１】
内部回路からパルス信号を受け、駆動出力ノードから駆動パルス信号を出力する駆動制御回路と、
前記駆動パルス信号を受けて駆動される出力用のMOSFETおよびそのゲート・ドレイン間に接続された容量を有し、出力信号を出力端子を介して外部負荷に送出する出力バッファ回路と、
前記駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のMOSFETがオフ状態からオン状態に変化する動作の開始時間を短縮する動作開始加速回路とを具備し、
前記動作開始加速回路は、
ドレイン・ソース間が前記出力用のMOSFETのゲートと所定電位の第１のノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるゲート電位加速用のMOSFETと、
前記ゲート電位加速用のMOSFETのゲート入力側に挿入されたインバータ回路、及び前記出力用のMOSFETに対してゲート同士が接続され、所定電位の第２のノードと前記インバータ回路の入力ノードとの間にソース・ドレイン間が接続されたモニター用のMOSFETからなり、前記出力用のMOSFETのゲート電圧が該MOSFETのオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記ゲート電位加速用のMOSFETをオフ状態に制御する検出回路とを備えることを特徴とする半導体集積回路。
【請求項２】
内部回路からパルス信号を受け、第１の駆動出力ノードおよび第２の駆動出力ノードから一対の駆動パルス信号を出力する第１の駆動制御回路および第２の駆動制御回路と、
前記一対の駆動パルス信号を受けて駆動される出力用のPMOSFET およびNMOSFET を有し、差動出力信号を一対の出力端子を介して外部負荷に送出する差動出力型の出力バッファ回路と、
前記第１の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のPMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第１の動作開始加速回路と、
前記第２の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のNMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第２の動作開始加速回路とを具備し、
前記第１の動作開始加速回路は、
ドレイン・ソース間が前記出力用のPMOSFET のゲートと接地ノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルダウン用のNMOSFET と、
前記プルダウン用のNMOSFET のゲート入力側に挿入された第１のインバータ回路、及び前記出力用のPMOSFET に対してゲート同士が接続され、ソース・ドレイン間が電源ノードと前記第１のインバータ回路の入力ノードとの間に接続されたモニター用のPMOSFET からなり、前記出力用のPMOSFET のゲート電圧が該PMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルダウン用のNMOSFET をオフ状態に制御する第１の検出回路とを備え、
前記第２の動作開始加速回路は、
ソース・ドレイン間が電源ノードと前記出力用のNMOSFET のゲートとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルアップ用のPMOSFET と、
前記プルアップ用のPMOSFET のゲート入力側に挿入された第２のインバータ回路、及び前記出力用のNMOSFET に対してゲート同士が接続され、ドレイン・ソース間が前記第２のインバータ回路の入力ノードと接地ノードとの間に接続されたモニター用のNMOSFET からなり、前記出力用のNMOSFET のゲート閾値電圧が該NMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルアップ用のPMOSFET をオフ状態に制御する第２の検出回路とを備えることを特徴とする半導体集積回路。
【請求項３】
前記外部負荷は、通信線路であることを特徴とする請求項２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）に係り、特に出力信号の波形の変化を緩やかにするための容量が付加されたMOS 型の出力バッファ回路を備えたＩＣに関するもので、例えば車載用ネットワークの通信線路に接続される差動型の出力バッファ回路を備えたＩＣに使用されるものである。
【０００２】
【従来の技術】
ＩＣに設けられたMOS 型の出力バッファ回路には、負荷として接続される通信線路に送出するパルス信号の高速化に伴うノイズの発生を軽減する目的で出力信号の波形の変化を緩やかにする（波形の立上がりおよび立下がりに傾斜を持たせる）ための容量が付加された差動出力型のものがある。
【０００３】
図３は、従来のＩＣにおける駆動制御回路および差動出力型の出力バッファ回路と、負荷として接続される通信線路の等価回路の一例を示している。この従来例の駆動制御回路の入力パルス信号波形の変化に対する差動出力型の出力バッファ回路の差動出力信号波形の変化の一例を図２中に示している。
【０００４】
図３において、内部回路（図示せず）から入力端子50を経て入力するパルス信号を受ける駆動制御回路（第１の駆動制御回路51および第２の駆動制御回路52）は、一対の駆動信号（パルス信号）を生成し、一対の駆動出力ノード（第１の駆動出力ノード51a および第２の駆動出力ノード52a ）から出力する。
【０００５】
差動出力型の出力バッファ回路53は、前記一対の駆動信号を受けて駆動され、差動出力信号を一対の出力端子（第１の出力端子54および第２の出力端子55）を介して外部の通信線路（例えば二芯の接続ケーブル）に送出する。
【０００６】
ここで、第２の出力端子55と外部電源（例えば5V）との間に接続される負荷抵抗R および第１の出力端子54と外部の接地電位との間に接続されている負荷抵抗Rは、通信線路のインピーダンスを等価的に示している。
【０００７】
なお、前記第２の駆動制御回路52は、インバータ回路IV1 、それぞれP チャネル型のMOSFET（絶縁ゲート型電界効果トランジスタ）である第１のトランジスタM1、第２のトランジスタM2、第３のトランジスタM3、第１の定電流源I1および第２の定電流源I2からなり、第３のトランジスタM3のドレインが第２の駆動出力ノード52a となる。
【０００８】
また、前記第１の駆動制御回路51は、それぞれN チャネル型のMOSFETである第４のトランジスタM4、第５のトランジスタM5、第６のトランジスタM6、第３の定電流源I3および第４の定電流源I4からなり、第６のトランジスタM6のドレインが第１の駆動出力ノード51a となる。
【０００９】
また、前記差動出力型の出力バッファ回路53は、PMOSFET からなる第１の出力用トランジスタM7およびNMOSFET からなる第２の出力用トランジスタM8と、上記第１の出力用トランジスタM7のゲート・ドレイン間に接続された第１の容量C1と、上記第２の出力用トランジスタM8のドレイン・ゲート間に接続された第２の容量C2とからなる。
【００１０】
ここで、上記第１の出力用トランジスタM7は、VCC ノードにソース・バックゲートが接続され、ドレインが第１の出力端子54に接続され、ゲートに前記第１の駆動制御回路51の第１の駆動出力ノード51a から駆動パルス信号が供給される。また、前記第２の出力用トランジスタM8は、GND ノードにソース・バックゲートが接続され、ドレインが第２の出力端子55に接続され、ゲートに前記第２の駆動制御回路52の第２の駆動出力ノード52a から駆動パルス信号が供給される。
【００１１】
次に、上記構成における動作を簡単に説明する。
【００１２】
（１）図２中に示すように、入力信号の論理レベルが"H" から"L" に変化すると、第１の駆動出力ノード51a の電位が"H" から"L" に変化する。したがって、第１の出力用トランジスタM7は、オフ状態からオン状態に変化し、そのドレインノード（第１の出力端子54）の電圧（出力１）が"L" から"H" に変化する。この時、第１の容量C1の作用により、出力１が緩やかに上昇し、この上昇の度合い（波形の傾斜）は第１の容量C1に依存する。
【００１３】
一方、この時、第２の駆動制御回路52においては、インバータ回路IV1 の出力信号が"L" から"H" に変化し、第２の駆動出力ノード52a の電位が"L" から"H"に変化する。したがって、第２の出力用トランジスタM8は、オフ状態からオン状態に変化し、そのドレインノード（第２の出力端子55）の電圧（出力２）が"H"から"L" に変化する。この時、第２の容量C2の作用により、出力２が緩やかに降下し、この降下の度合い（波形の傾斜）は第２の容量C2の値に依存する。
【００１４】
（２）上記とは逆に、入力信号の論理レベルが"L" から"H" に変化すると、第１の駆動出力ノード51a の電位が"L" から"H" に変化する。したがって、第１の出力用トランジスタM7は、オン状態からオフ状態に変化し、そのドレインノードの出力１が"H" から"L" に変化する。この時、第１の容量C1の作用により、出力１が緩やかに降下し、この降下の度合いは第１の容量C1に依存する。
【００１５】
一方、この時、第２の駆動制御回路52においては、インバータ回路IV1 の出力信号が"H" から"L" に変化し、第２の駆動出力ノード52a の電位が"H" から"L"に変化する。したがって、第２の出力用トランジスタM8は、オン状態からオフ状態に変化し、そのドレインノードの出力２が"L" から"H" に変化する。この時、第２の容量C2の作用により、出力２が緩やかに上昇し、この上昇の度合いは第２の容量C2の値に依存する。
【００１６】
ところで、上記構成の差動出力型の出力バッファ回路において、第１の出力用トランジスタM7および第２の出力用トランジスタM8がそれぞれオフ状態からオン状態に変化する動作に際して、第１の容量C1や第２の容量C2の作用により、駆動制御回路からの一対の駆動信号入力の変化に対する第１の出力用トランジスタM7および第２の出力用トランジスタM8のオン動作の開始が遅れ、内部回路からの入力信号の変化に対して差動出力信号の立上がりや立下がりに遅延（図３中ｔ1 ）が発生することに注意すべきである。
【００１７】
上記第１の出力用トランジスタM7および第２の出力用トランジスタM8の動作の開始遅延は、第１の駆動出力ノード51a に流れる電流を規定する第４の定電流源I4、第２の駆動出力ノード52a に流れる電流を規定する第２の定電流源I2の定電流に依存する。しかも、出力バッファ回路の消費電力の削減するために上記定電流を削減した場合には、第１の出力用トランジスタM7および第２の出力用トランジスタM8の動作の開始遅延が大きくなる。
【００１８】
このような差動出力型の出力バッファ回路53の差動出力信号は、負荷として接続される通信線路のインピーダンスや必要とされる信号振幅（例えば3.0Vp-p ）により波形の傾斜が規定されるが、高速化（例えば１Mbps程度の転送速度）に伴ってその立上がりの遅延時間や立下がりの遅延時間の短縮化が特に重要になる。
【００１９】
【発明が解決しようとする課題】
上記したように従来のＩＣにおける差動出力型の出力バッファ回路は、出力用のPMOSFET やNMOSFET の動作の開始遅延が大きく、負荷として接続される通信線路の高速化の要求への対応が困難になるという問題があった。
【００２０】
本発明は上記の問題点を解決すべくなされたもので、出力バッファ回路における出力用のMOSFETのオン動作の開始遅延を抑制することができ、負荷として接続される例えば通信線路の高速化の要求への対応が容易になる半導体集積回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、内部回路からパルス信号を受け、駆動出力ノードから駆動パルス信号を出力する駆動制御回路と、前記駆動パルス信号を受けて駆動される出力用のMOSFETおよびそのゲート・ドレイン間に接続された容量を有し、出力信号を出力端子を介して外部負荷に送出する出力バッファ回路と、前記駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のMOSFETがオフ状態からオン状態に変化する動作の開始時間を短縮する動作開始加速回路とを具備し、前記動作開始加速回路は、ドレイン・ソース間が前記出力用のMOSFETのゲートと所定電位の第１のノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるゲート電位加速用のMOSFETと、前記ゲート電位加速用のMOSFETのゲート入力側に挿入されたインバータ回路、及び前記出力用のMOSFETに対してゲート同士が接続され、所定電位の第２のノードと前記インバータ回路の入力ノードとの間にソース・ドレイン間が接続されたモニター用のMOSFETからなり、前記出力用のMOSFETのゲート電圧が該MOSFETのオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記ゲート電位加速用のMOSFETをオフ状態に制御する検出回路とを備えることを特徴とする。
【００２２】
本発明の第２の半導体集積回路は、内部回路からパルス信号を受け、第１の駆動出力ノードおよび第２の駆動出力ノードから一対の駆動パルス信号を出力する第１の駆動制御回路および第２の駆動制御回路と、前記一対の駆動パルス信号を受けて駆動される出力用のPMOSFET およびNMOSFET を有し、差動出力信号を一対の出力端子を介して外部負荷に送出する差動出力型の出力バッファ回路と、前記第１の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のPMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第１の動作開始加速回路と、前記第２の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のNMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第２の動作開始加速回路とを具備し、前記第１の動作開始加速回路は、ドレイン・ソース間が前記出力用のPMOSFET のゲートと接地ノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルダウン用のNMOSFET と、前記プルダウン用のNMOSFET のゲート入力側に挿入された第１のインバータ回路、及び前記出力用のPMOSFET に対してゲート同士が接続され、ソース・ドレイン間が電源ノードと前記第１のインバータ回路の入力ノードとの間に接続されたモニター用のPMOSFET からなり、前記出力用のPMOSFET のゲート電圧が該PMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルダウン用のNMOSFET をオフ状態に制御する第１の検出回路とを備え、前記第２の動作開始加速回路は、ソース・ドレイン間が電源ノードと前記出力用のNMOSFET のゲートとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルアップ用のPMOSFET と、前記プルアップ用のPMOSFET のゲート入力側に挿入された第２のインバータ回路、及び前記出力用のNMOSFET に対してゲート同士が接続され、ドレイン・ソース間が前記第２のインバータ回路の入力ノードと接地ノードとの間に接続されたモニター用のNMOSFET からなり、前記出力用のNMOSFET のゲート閾値電圧が該NMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルアップ用のPMOSFET をオフ状態に制御する第２の検出回路とを備えることを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２４】
＜第１の実施形態の基本構成＞
図１は、本発明の第１の実施形態に係るＩＣにおける駆動制御回路および差動出力型の出力バッファ回路と負荷として接続される通信線路の等価回路の一例を示す。
【００２５】
図２は、図１中の駆動制御回路の入力パルス信号波形の変化に対する差動出力型の出力バッファ回路の差動出力信号波形の変化の一例を示す波形図である。
【００２６】
図１に示す回路は、図３を参照して前述した回路と比べて、駆動制御回路に第１の動作開始加速回路10および第２の動作開始加速回路20が付加されている点が異なり、その他は同じである。
【００２７】
図１において、駆動制御回路は、第１の駆動制御回路51および第２の駆動制御回路52と、第１の駆動制御回路51に付加接続された第１の動作開始加速回路10および第２の駆動制御回路52に付加接続された第２の動作開始加速回路20を有する。そして、内部回路（図示せず）から入力端子50を経て入力するパルス信号を受け、一対の駆動信号（パルス信号）を生成し、一対の駆動出力ノード（第１の駆動出力ノード51a および第２の駆動出力ノード52a ）から出力する。
【００２８】
差動出力型の出力バッファ回路53は、駆動制御回路から一対の駆動信号を受けて駆動される出力用のPMOSトランジスタM7およびNMOSトランジスタM8を有し、差動出力信号を一対の出力端子（第１の出力端子54および第２の出力端子55）を介して外部の通信線路（例えば二芯の接続ケーブル）に送出する。
【００２９】
ここで、第２の出力端子55と外部電源（例えば5V）との間に接続される負荷抵抗R および第１の出力端子54と外部の接地電位との間に接続されている負荷抵抗R は、通信線路のインピーダンスを等価的に示している。
【００３０】
次に、前記各回路の構成の一例を詳細に説明する。
【００３１】
第２の駆動制御回路52は、インバータ回路IV1 、それぞれPMOSFET である第１のトランジスタM1、第２のトランジスタM2、第３のトランジスタM3、第１の定電流源I1および第２の定電流源I2からなり、第３のトランジスタM3のドレインが第２の駆動出力ノード52a となる。
【００３２】
即ち、第２の駆動制御回路52は、内部回路からの入力信号を反転させる第１のインバータ回路IV1 と、この第１のインバータ回路IV1 の出力信号がゲートに供給され、VCC ノードにソース・バックゲートが接続された第１のPMOSトランジスタM1と、VCC ノードに各ソース・バックゲートが接続され、ゲート同士が接続された第２のPMOSトランジスタM2および第３のPMOSトランジスタM3からなる第１のカレントミラー回路と、上記第２のPMOSトランジスタM2および第３のPMOSトランジスタM3の各ドレインとGND ノードとの間にそれぞれ接続された第１の定電流源I1および第２の定電流源I2とからなり、前記第１のPMOSトランジスタM1および第２のPMOSトランジスタM2のドレイン同士が接続されている。
【００３３】
前記第１の駆動制御回路51は、それぞれNMOSFET である第４のトランジスタM4、第５のトランジスタM5、第６のトランジスタM6、第３の定電流源I3および第４の定電流源I4からなり、第６のトランジスタM6のドレインが第１の駆動出力ノード51a となる。
【００３４】
即ち、第１の駆動制御回路51は、内部回路からの入力信号がゲートに供給され、GND ノードにソース・バックゲートが接続された第４のトランジスタM4と、GNDノードに各ソース・バックゲートが接続され、ゲート同士が接続された第５のトランジスタM5および第６のトランジスタM6からなる第２のカレントミラー回路と、上記トランジスタM5およびM6の各ドレインとVCC ノードとの間にそれぞれ接続された第３の定電流源I3および第４の定電流源I4とからなり、前記トランジスタM4およびM5のドレイン同士が接続されている。
【００３５】
また、差動出力型の出力バッファ回路53は、出力用のPMOSトランジスタM7およびNMOSトランジスタM8と、上記PMOSトランジスタM7のゲート・ドレイン間に接続された第１の容量C1と、上記NMOSトランジスタM8のドレイン・ゲート間に接続された第２の容量C2とからなる。
【００３６】
ここで、上記出力用のPMOSトランジスタM7は、VCC ノードにソース・バックゲートが接続され、ドレインが第１の出力端子54に接続され、ゲートに第１の駆動制御回路51の第１の駆動出力ノード51a から駆動パルス信号が供給される。また、出力用のNMOSトランジスタM8は、GND ノードにソース・バックゲートが接続され、ドレインが第２の出力端子55に接続され、ゲートに第２の駆動制御回路52の第２の駆動出力ノード52a から駆動パルス信号が供給される。
【００３７】
＜第１の動作開始加速回路および第２の動作開始加速回路の一例＞
第１の動作開始加速回路10は、内部回路から入力信号が入力抵抗R1を介して入力する第２のインバータ回路IV2 と、この第２のインバータ回路IV2 の出力信号がゲートに供給され、ドレイン・ソース間が出力用のPMOSトランジスタM7のゲートとGND ノードとの間に接続されたプルダウン用のNMOSトランジスタM10 と、出力用のPMOSトランジスタM7に対してゲート同士が接続され、ソース・ドレイン間がVCC ノードと前記インバータ回路IV2 の入力ノードとの間に接続されたモニター用のPMOSトランジスタM9とからなる。上記モニター用のPMOSトランジスタM9と出力用のPMOSトランジスタM7は、特性が揃っていることが望ましく、同一チップ上に同じサイズで形成されることで特性を揃えることが可能である。
【００３８】
ここで、上記第１の動作開始加速回路10の動作を説明しておく。
【００３９】
内部回路からの入力信号の論理レベルが"H" から"L" に変化すると、インバータ回路IV2 の出力信号が"L" から"H" に変化し、プルダウン用のNMOSトランジスタM10 がオフ状態からオン状態に変化する。これにより、出力用のPMOSトランジスタM7のゲート電位がGND にプルダウンされるので、出力用のPMOSトランジスタM7がオフ状態からオン状態に変化する動作の開始時間が短縮（加速）される。そして、出力用のPMOSトランジスタM7のゲート電位がモニター用のPMOSトランジスタM9でモニターされ、出力用のPMOSトランジスタM7がオフ状態からオン状態に変化すると同時にモニター用のPMOSトランジスタM9もオフ状態からオン状態に変化する。これにより、インバータ回路IV2 の出力信号が"H" から"L" に変化し、プルダウン用のNMOSトランジスタM10 がオン状態からオフ状態に変化してプルダウン動作を停止するので、出力用のPMOSトランジスタM7の動作に影響を及ぼさなくなる。
【００４０】
これに対して、内部回路からの入力信号の論理レベルが"L" から"H" に変化すると、インバータ回路IV2 の出力信号は"L" のままであり、プルダウン用のNMOSトランジスタM10 はオフ状態のままであり、出力用のPMOSトランジスタM7の動作（オン状態からオフ状態への変化）に影響を及ぼさない。
【００４１】
即ち、第１の動作開始加速回路10は、内部回路から入力信号を受け、入力信号の論理レベルが"H" から"L" に変化した時に出力用のPMOSトランジスタM7がオフ状態からオン状態に変化する動作が開始するまでの遅延時間（図２中ｔ2 ）を短縮し、従来例の回路の遅延時間（図２中ｔ1 ）に比べてΔｔだけ加速する役割を有する。
【００４２】
一方、第２の動作開始加速回路20は、内部回路から入力信号を反転させる前記第１のインバータ回路IV1 からの入力信号が入力抵抗R2を介して入力する第３のインバータ回路IV3 と、この第３のインバータ回路IV3 の出力信号がゲートに供給され、ソース・ドレイン間がVCC ノードと出力用のNMOSトランジスタM8のゲートとの間に接続されたプルアップ用のPMOSトランジスタM11 と、出力用のNMOSトランジスタM8に対してゲート同士が接続され、ドレイン・ソース間がインバータ回路IV3 の入力ノードとGND ノードとの間に接続されたモニター用のNMOSトランジスタM12 とからなる。上記モニター用のNMOSトランジスタM12 と出力用のNMOSトランジスタM8は、特性が揃っていることが望ましく、同一チップ上に同じサイズで形成されることで特性を揃えることが可能である。
【００４３】
ここで、上記第２の動作開始加速回路20の動作を説明しておく。
【００４４】
内部回路からの入力信号の論理レベルが"H" から"L" に変化すると、第１のインバータ回路IV1 の出力信号が"L" から"H" に変化し、第３のインバータ回路IV3 の出力信号が"H" から"L" に変化し、プルアップ用のPMOSトランジスタM11 がオフ状態からオン状態に変化する。これにより、出力用のNMOSトランジスタM8のゲート電位がVCC にプルアップされるので、出力用のNMOSトランジスタM8がオフ状態からオン状態に変化する動作の開始時間が短縮（加速）される。そして、出力用のNMOSトランジスタM8のゲート電位がモニター用のNMOSトランジスタM12 でモニターされ、出力用のNMOSトランジスタM8がオフ状態からオン状態に変化すると同時にモニター用のNMOSトランジスタM12 もオフ状態からオン状態に変化する。これにより、第３のインバータ回路IV3 の出力信号が"L" から"H" に変化し、プルアップ用のPMOSトランジスタM11 がオン状態からオフ状態に変化してプルアップ動作を停止するので、出力用のNMOSトランジスタM8の動作に影響を及ぼさなくなる。
【００４５】
これに対して、内部回路からの入力信号の論理レベルが"L" から"H" に変化すると、第１のインバータ回路IV1 の出力信号が"H" から"L" に変化するが、第３のインバータ回路IV3 の出力信号は"H" のままであり、プルアップ用のPMOSトランジスタM11 はオフ状態のままであり、出力用のNMOSトランジスタM8の動作（オン状態からオフ状態への変化）に影響を及ぼさない。
【００４６】
即ち、第２の動作開始加速回路20は、内部回路から入力信号を受け、入力信号の論理レベルが"H" から"L" に変化した時に出力用のNMOSトランジスタM8がオフ状態からオン状態に変化するが開始する動作までの遅延時間（図２中ｔ2 ）を短縮し、従来例の回路の遅延時間（図２中ｔ1 ）に比べてΔｔだけ加速する役割を有する。
【００４７】
次に、図１の構成の回路全体における動作を詳細に説明する。
【００４８】
（１）図２に示すように、入力信号の論理レベルが"H" から"L" に変化した時、第４のトランジスタM4のドレイン電流が減少し、第５のトランジスタM5および第６のトランジスタM6のドレイン電流がそれぞれ増加し、第６のトランジスタM6のドレイン（第１の駆動出力ノード51a ）の電位が"H" から"L" に変化する。
【００４９】
したがって、出力用のPMOSトランジスタM7は、オフ状態からオン状態に変化し、そのドレインノード（第１の出力端子54）の電圧（出力１）が"L" から"H" に変化する。この時、第１の容量C1の作用により、出力１が緩やかに上昇し、この上昇の度合い（波形の傾斜）は第１の容量C1に依存する。
【００５０】
この際、第１の動作開始加速回路10は、前述したように、出力用のPMOSトランジスタM7がオフ状態からオン状態に変化する動作の開始時間までの時間を短縮（加速）するが、波形の傾斜には影響を及ぼさない。
【００５１】
一方、前記したように入力信号の論理レベルが"H" から"L" に変化した時、第２の駆動制御回路20においては、第１のインバータ回路IV1 の出力信号が"L" から"H" に変化し、第１のトランジスタM1のソース電流が減少し、第２のトランジスタM2および第３のトランジスタM3のソース電流がそれぞれ増加し、第３のトランジスタM3のドレイン（第２の駆動出力ノード52a ）の電位が"L" から"H" に変化する。
【００５２】
したがって、出力用のNMOSトランジスタM8は、オフ状態からオン状態に変化し、そのドレインノード（第２の出力端子55）の電圧（出力２）が"H" から"L" に変化する。この時、第２の容量C2の作用により、出力２が緩やかに降下し、この降下の度合い（波形の傾斜）は第２の容量C2の値に依存する。
【００５３】
この際、第２の動作開始加速回路20は、前述したように、出力用のNMOSトランジスタM8がオフ状態からオン状態に変化する動作の開始時間を短縮（加速）するが、波形の傾斜には影響を及ぼさない。
【００５４】
（２）上記とは逆に、入力信号の論理レベルが"L" から"H" に変化した時、第４のトランジスタM4のドレイン電流が増加し、第５のトランジスタM5および第６のトランジスタM6のドレイン電流がそれぞれ減少し、第６のトランジスタM6のドレイン（第１の駆動出力ノード51a ）の電位が"L" から"H" に変化する。
【００５５】
したがって、出力用のPMOSトランジスタM7は、オン状態からオフ状態に変化し、そのドレインノードの出力１が"H" から"L" に変化する。この時、第１の容量C1の作用により、出力１が緩やかに降下し、この降下の度合いは第１の容量C1に依存する。この際、第１の動作開始加速回路10は、前述したように、出力用のPMOSトランジスタM7の動作（オン状態からオフ状態への変化）に影響を及ぼさない。
【００５６】
一方、前記したように入力信号の論理レベルが"L" から"H" に変化した時、第２の駆動制御回路20においては、第１のインバータ回路IV1 の出力信号が"H" から"L" に変化し、第１のトランジスタM1のソース電流が増加し、第２のトランジスタM2および第３のトランジスタM3のソース電流がそれぞれ減少し、第３のトランジスタM3のドレイン（第２の駆動出力ノード55）の電位が"H" から"L" に変化する。
【００５７】
したがって、出力用のNMOSトランジスタM8は、オン状態からオフ状態に変化し、そのドレインノードの出力２が"L" から"H" に変化する。この時、第２の容量C2の作用により、出力２が緩やかに上昇し、この上昇の度合いは第２の容量C2の値に依存する。この際、第２の動作開始加速回路20は、前述したように、出力用のNMOSトランジスタM8の動作（オン状態からオフ状態への変化）に影響を及ぼさない。
【００５８】
＜第１の動作開始加速回路10および第２の動作開始加速回路20の変形例＞
出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のオフ状態からオン状態への変化時点を検出する検出回路として、図１の回路では、出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のゲート電圧が該PMOSトランジスタM7あるいはNMOSトランジスタM8のオフレベルからオンレベルに達した時点をモニター用のPMOSトランジスタM9あるいはNMOSトランジスタM12 を用いて検出した例を示した。
【００５９】
上記検出回路の変形例として、出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のゲート閾値電圧に相当する基準電圧を用意しておき、この基準電圧と出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のゲート電圧とを比較する電圧比較回路を用いてもよい。
【００６０】
なお、前記実施形態では、差動出力型の出力バッファ回路53における出力用のPMOSトランジスタM7およびNMOSトランジスタM8のそれぞれのオン動作の開始遅延を抑制する場合を説明したが、本発明は、出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8の少なくとも一方を有する出力バッファ回路における出力用のMOSFETのオン動作の開始遅延を抑制する場合に適用可能である。
【００６１】
【発明の効果】
上述したように本発明の半導体集積回路によれば、出力バッファ回路における出力用のMOSFETのオン動作の開始遅延を抑制することができ、負荷として接続される例えば通信線路の高速化の要求への対応が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＩＣにおける駆動制御回路および差動出力型の出力バッファ回路と負荷として接続される通信線路の等価回路を示す回路図。
【図２】図１中の駆動制御回路の入力パルス信号の変化に対する差動出力型の出力バッファ回路の差動出力信号の変化の一例を示す波形図。
【図３】従来のＩＣにおける駆動制御回路および差動出力型の出力バッファ回路と負荷として接続される通信線路の等価回路の一例を示す回路図。
【符号の説明】
10…第１の動作開始加速回路、
20…第２の動作開始加速回路、
50…入力端子、
51…第１の駆動制御回路、
51a …第１の駆動出力ノード、
52…第２の駆動制御回路、
52a …第２の駆動出力ノード、
53…差動出力型の出力バッファ回路、
54…第１の出力端子、
55…第２の出力端子、
R …負荷抵抗。
【図１】
0003878419.tif 000002
【図２】
0003878419.tif 000003
【図３】
0003878419.tif 000004