(57)【特許請求の範囲】
【請求項１】
メモリーセルをリフレッシュするためのリフレッシュ信号を規則的なリフレッシュタイミングで内部で自動的に発生する疑似ＳＲＡＭからなる半導体記憶装置であって、
外部電源電圧から内部電圧を発生する内部電圧発生回路と、
所定の電圧レベルと前記内部電圧レベルとの比較動作を実施し、前記比較した結果に基づいて前記内部電圧発生回路の活性あるいは非活性を制御する内部電圧レベル制御回路と、を有し、
前記内部電圧レベル制御回路は、
スタンバイ状態においては、前記内部電圧レベルが前記所定の電圧レベルに到達したとき、前記内部電圧発生回路を非活性化するとともに前記比較動作を停止し、
アクティブ状態においては活性化状態に固定され、前記内部電圧レベルが前記所定の電圧レベルに到達したとき、前記内部電圧発生回路を非活性化し、
前記内部電圧レベル制御回路は前記比較動作を行う比較回路を有し、スタンバイ状態においては、前記内部電圧レベルが前記所定の電圧レベルに到達したとき、前記比較回路への電流の供給を停止し、
前記リフレッシュ制御信号が活性化されたとき前記比較回路による比較動作を実施し、その実施と伴って前記リフレッシュ制御信号の活性化レベルをラッチし、前記内部電圧レベルが前記所定の電圧レベルに達したとき前記活性化レベルのラッチを解除して前記リフレッシュ制御信号の非活性化に基づき前記比較動作を停止することを特徴とすることを特徴とする半導体記憶装置。
【請求項２】
メモリーセルをリフレッシュするためのリフレッシュ信号を規則的なリフレッシュタイミングで内部で自動的に発生する疑似ＳＲＡＭからなる半導体記憶装置であって、
ワード線を駆動する電圧のレベルを制御するための制御信号を出力する電圧レベル制御回路を有し、
前記電圧レベル制御回路は、前記制御信号を出力する第１の差動増幅器を備え、前記リフレッシュ信号が第１の状態にあるときは前記第１の差動増幅器に流れる電流を遮断して前記第１の差動増幅器の差動増幅動作を禁止し、前記リフレッシュ信号が第２の状態にあるときは前記第１の差動増幅器に電流を流して前記差動増幅動作を実施可能にし、
前記電圧レベル制御回路は、第２の差動増幅器を備え、前記リフレッシュ信号が前記第１の状態にあるときは前記第２の差動増幅器に流れる電流を遮断して前記第２の差動増幅器の差動増幅動作を禁止し、前記リフレッシュ信号が前記第２の状態にあるときは前記第２の差動増幅器に電流を流して前記第２の差動増幅動作を実施可能にすることを特徴とする半導体記憶装置。
【請求項３】
リフレッシュが必要なメモリーセルから構成される疑似ＳＲＡＭからなる半導体記憶装置であって、
所定の時間間隔で前記メモリセルをリフレッシュする為のリフレッシュ信号を発生するリフレッシュタイミング発生回路と、
ライトイネーブル信号、チップセレクト信号、アドレス及び前記リフレッシュ信号を受け、少なくとも前記リフレッシュ信号に応答してロウイネーブル信号を発生するロウイネーブル発生回路と、
前記ロウイネーブル信号を受け、第１の差動増幅器を備える電圧レベル制御回路とを備え、
前記ロウイネーブル信号が第１の状態にあるときは前記第１の差動増幅器に流れる電流を遮断して前記第１の差動増幅器の差動増幅動作を禁止し、前記ロウイネーブル信号が第２の状態にあるときは前記第１の差動増幅器に電流を流して前記差動増幅動作を実施可能にし、
更に電源投入時に一定期間活性化されるパワーオンリセット信号に基き前記第２の状態となることを特徴とする半導体記憶装置。
【請求項４】
リフレッシュが必要なメモリーセルから構成される疑似ＳＲＡＭからなる半導体記憶装置であって、
所定の時間間隔で前記メモリセルをリフレッシュする為のリフレッシュ信号を発生するリフレッシュタイミング発生回路と、
ライトイネーブル信号、チップセレクト信号、アドレス及び前記リフレッシュ信号を受け、少なくとも前記リフレッシュ信号に応答してロウイネーブル信号を発生するロウイネーブル発生回路と、
前記ロウイネーブル信号を受け、第１の差動増幅器を備える電圧レベル制御回路とを備え、
前記ロウイネーブル信号が第１の状態にあるときは前記第１の差動増幅器に流れる電流を遮断して前記第１の差動増幅器の差動増幅動作を禁止し、前記ロウイネーブル信号が第２の状態にあるときは前記第１の差動増幅器に電流を流して前記差動増幅動作を実施可能にし、
前記電圧レベル制御回路は第２の差動増幅器を備え、前記ロウイネーブル信号が前記第１の状態にあるときは前記第２の差動増器に流れる電流を遮断して前記第２の差動増幅器の差動増幅動作を禁止し、前記ロウイネーブル信号が前記第２の状態にあるときは前記第２の差動増幅器に電流を流して前記第２の差動増幅動作を実施可能にすることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧レベル制御回路およびその制御方法に関し、さらに半導体記憶装置やその他の電子回路において使用される内部電圧のレベルを制御する電圧レベル制御回路およびその制御方法並びにこの電圧レベル制御回路を使用した、半導体装置、特にメモリーセルをリフレッシュするためのリフレッシュ信号を内部で発生する擬似ＳＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、携帯電話等の各種携帯機器において、半導体メモリ等の半導体回路が広く使用されている。この携帯機器に使用される半導体回路においては、いかに消費電力を低減するかが大きな課題である。特開昭６３−２５５８９７号公報、特開平１１−１６３６８号公報に、消費電力低減に関する従来技術が開示されている。
【０００３】
図１１は、特開昭６３−２５５８９７号公報に開示されている半導体記憶装置（ＤＲＡＭ；ダイナミックラム）の要部の構成を示すブロック図である。半導体記憶装置は、ワード線駆動信号φWLを発生するφWL発生回路１５２を有する。φWL発生回路１５２は、外部から／ＲＡＳ信号（／は負論理の信号であることを示す、ＲＡＳはローアドレスストローブを示す）の入力を受け、この入力された／ＲＡＳ信号に従ってワード線駆動信号φWLを発生する。半導体記憶装置は、さらにローデコーダ１５５を有する。ローデコーダ１５５は、φWL発生回路１５２の出力側に接続され、φWL発生回路１５２から出力されたワード線駆動信号φWLの入力を受ける。さらに半導体記憶装置は、ワード線駆動信号φWLを昇圧するφWL昇圧回路１５３、並びにφWL比較回路１５４を有する。φWL比較回路１５４は、外部からの基準電圧Ｖｒｅｆの入力を受けると共に、φWL発生回路１５２の出力側に接続され、φWL発生回路１５２から出力されたワード線駆動信号φWLの入力を受けることで、ワード線駆動信号φWLと基準電圧Ｖｒｅｆとを比較し、この比較した結果を比較結果信号Ｓ４として出力する。更に、φWL昇圧回路１５３は、／ＲＡＳ信号の入力を受けると共に、φWL比較回路１５４の出力側に接続され、比較結果信号Ｓ４の入力を受け、／ＲＡＳ信号とφWL比較回路１５４の出力信号Ｓ４に基づいてワード線駆動信号φWLを昇圧する。ロウデコーダ１５５はワード線駆動信号φWLを、アドレス信号が指定するワード線ＷＬへ出力する。
【０００４】
前記回路の動作を図１２のタイミングチャートに基づき説明する。／ＲＡＳ信号が立ち下がると、この／ＲＡＳ信号を受けたφWL発生回路１５２が、ワード線駆動信号φWLを時刻ｔ1において電源電圧Ｖccレベルに立ち上げる。これと同時に、／ＲＡＳ信号を受けたφWL昇圧回路１５３が、ワード線駆動信号φWLを昇圧し、Ｖcc以上のハイレベルとする。その後、／ＲＡＳ信号が立ち上がる時刻ｔ2において、φWL比較回路１５４がワード線駆動信号φWLのレベルＶWLと基準電圧Ｖrefとを比較し、その結果を示す信号Ｓ４をφWL昇圧回路１５３へ出力する。ＶWL＜Ｖrefであった場合は、φWL昇圧回路１５３は、ワード線駆動信号φWLの昇圧を行う。ＶWL＞Ｖrefであった場合は、φWL昇圧回路１５３は、ワード線駆動信号φWLの昇圧を行わない。
このように、図１１の回路は、アクティブサイクルの終了時における昇圧を、必要な場合は自動的に行い、不必要な場合は行わないことによって回路の消費電力の節減を図っている。
【０００５】
また、図１３は、特開平１１−１６３６８号公報に開示されている半導体記憶装置（ＳＲＡＭ；スタティックラム）の要部の構成を示すブロック図である。図１４は同半導体記憶装置の動作を説明するためのタイミングチャートである。ＡＴＤ回路１１０は、アドレス信号Ａ0〜Ａnもしくはチップ選択信号ＣＥの変化を検知して、パルス信号φＯＳを発生させる。ＸＥ発生回路１１１は、ＡＴＤ回路１１０からのアドレス遷移検知を示すパルス信号φＯＳとチップ選択信号ＣＥを入力し、ワード線活性化信号ＸＥを出力する。このＸＥ発生回路１１１は、書込制御信号／ＷＥの制御を受けないので、書き込み、読み出しサイクルともに、信号ＸＥの動作は同じであり、次のサイクルのアドレス変化による信号φＯＳによってリセットされるまでハイレベルを出力し続ける。ロウデコーダ１０２は、ロウアドレス信号を入力し、ワード線を選択するロウ選択信号を出力する。
【０００６】
昇圧信号発生回路１１４は、ワード線活性化信号ＸＥと書込制御信号／ＷＥを入力として、昇圧を指示する昇圧信号／φＢＥＮを発生する。すなわち、この昇圧信号発生回路１１４は、書込制御信号／ＷＥがローレベルとなる書き込みサイクルにおいては、ワード線活性化信号ＸＥがローレベルとなるリセット期間を除きローレベルを出力し続ける。一方、書込制御信号／ＷＥがハイレベルとなる読み出しサイクルにおいては、一定時間だけローレベルを出力し、その後、ハイレベルに戻る。
【０００７】
昇圧電位発生回路１１５は、昇圧信号／φＢＥＮがローレベルの時作動し、昇圧電位ＶＢＳＴを発生し、ワードドライバ１０４へ出力する。ワードドライバ１０４は、昇圧電位ＶＢＳＴを電源とし、ワード線活性化信号ＸＥとロウ選択信号を入力してワード線を選択する。選択されたワード線は、昇圧電位ＶＢＳＴまで上昇し、メモリセルへの書き込みまたはメモリセルからの読み出しを行う。
センスアンプ活性信号発生回路１１２は、ワード線活性化信号ＸＥと書込制御信号／ＷＥを入力としてセンスアンプ活性信号φＳＥを出力する。信号φＳＥは読み出しサイクルでのみ発生し、ワード線上昇後、ある遅延時間の後ハイレベルとなる。このハイレベルは次サイクルのアドレス変化による信号φＯＳによってリセットされるまで維持され、センスアンプ１０６を活性状態に保ち続ける。センスアンプ１０６は、カラムデコーダ１０３の出力によりカラム選択スイッチ１０５で選択された相補デジット線ＤＧ、ＤＧＢの信号を入力とし、センスアンプ活性信号φＳＥがハイレベルの期間、メモリセルからのデータを増幅して出力する。
【０００８】
上述したように、図１３に示す回路は、読み出しサイクル期間の初期においてのみ昇圧電位回路１１５を動作させ、同読み出しサイクルの初期以外の期間において昇圧電位回路１１５を不動作とすることにより、昇圧電位回路１１５の消費電力の低減を図っている。
【０００９】
しかしながら、これら従来のものは、ワード線を駆動する電力を低減するという発想のものであり、それ以外の電力低減法については開示されていない。
他方、近年、疑似ＳＲＡＭが開発され実用化されている。この疑似ＳＲＡＭは、周知のように、ＤＲＡＭのもつ大容量の利点とＳＲＡＭのもつ使いやすさ、スタンバイ時の低消費電力等の利点を兼ね備えており、携帯機器等に広く利用されつつある。しかし、この疑似ＳＲＡＭは、携帯機器に用いられる関係上さらなる低消費電力化が望まれている。
【００１０】
図１５は従来の疑似ＳＲＡＭの要部の構成を示すブロック図である。図１６は同疑似ＳＲＡＭの動作を説明するためのタイミングチャートである。この疑似ＳＲＡＭは、電圧レベル制御回路１、メモリセルアレイ２、リングオッシレータ３、昇圧回路４、およびワードデコーダ５を有する。更に、疑似ＳＲＡＭは、ロウデコーダ６、リフレッシュタイミング発生回路７並びにロウイネーブル発生回路８を有する。
電圧レベル制御回路１は、メモリセルアレイ２のワード線へ印加するブースト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａを、基準電圧Ｖref1、Ｖref2に基づいて発生する。リングオッシレータ３の入力側は、電圧レベル制御回路１の出力側に接続され、内部電圧レベル制御信号Ａは、リングオッシレータ３へ入力される。リングオッシレータ３は、発振回路であり、インバータを奇数個リング状に直列接続して構成し得る。電圧レベル制御回路１から出力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リングオッシレータ３は、活性化され発振出力Ｂを出力する。
昇圧回路４の入力側は、リングオッシレータ３の出力側に接続され、この発振出力Ｂは昇圧回路４に入力される。昇圧回路４はチャージポンプ回路で構成し得る。昇圧回路４は、リングオッシレータ３の出力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、ワード線を駆動するブースト電圧Ｖbtとして出力する。昇圧回路４の出力側は、ワードデコーダ５に接続され、ブースト電圧Ｖbtはワードデコーダ５へ入力される。この場合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。ワードデコーダ５は、ロウデコーダ６の出力側に接続され、ロウデコーダ６からの出力によって選択されたワード線へブースト電圧Ｖbtを供給する。メモリセルアレイ２は、ＤＲＡＭのメモリセルアレイと同様の構成を有するメモリセルアレイである。
【００１１】
リフレッシュタイミング発生回路７は、一定時間間隔で、メモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。リフレッシュタイミング発生回路７の出力側は、ロウイネーブル発生回路８へ接続され、リフレッシュ信号をロウイネーブル発生回路８へ入力する。また、リフレッシュアドレスをロウデコーダ６へ入力する。
ロウイネーブル発生回路８は、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリセルアレイ２の読出／書込アドレスＡｄｄの入力を受け、アドレスＡｄｄが変化する毎に、ロウイネーブル信号ＬＴを発生する。また、このロウイネーブル発生回路８は、リフレッシュタイミング発生回路７がリフレッシュ信号を出力するタイミングで信号ＬＴを発生する。ロウイネーブル発生回路８の出力側は、ロウデコーダ６および電圧レベル制御回路１に接続され、ロウイネーブル信号ＬＴを電圧レベル制御回路１およびロウデコーダ６へ入力する。ロウデコーダ６は、ロウイネーブル信号ＬＴの入力を受けた時点で外部入力された読出／書込アドレスＡｄｄをデコードし、デコード結果をワードデコーダ５へ入力する。
【００１２】
図１５は、図１４に示した回路の動作を説明するためのタイミングチャートである。ライトイネーブル信号ＷＥが例えば”Ｌ”（ローレベル）となり、また、チップセレクト信号ＣＳが”Ｈ”となった後、アドレスＡｄｄが変化すると、ロウイネーブル発生回路８からロウイネーブル信号ＬＴが出力され、電圧レベル制御回路１へ入力される。電圧レベル制御回路１は、ブースト電圧Ｖbtと基準電圧Ｖref1とを比較し、ブースト電圧Ｖbtが基準電圧Ｖref1より低い場合は、時刻ｔ１において内部電圧レベル制御信号Ａを”Ｈ” （ハイレベル）とする。この内部電圧レベル制御信号Ａが”Ｈ”になると、リングオッシレータ３が発振を開始し、発信出力Ｂを出力する。出力された発信出力Ｂは、昇圧回路４へ入力される。昇圧回路４はこの発信出力Ｂを使用してブースト電圧Ｖbtを昇圧する。ブースト電圧Ｖbtが上昇し、基準電圧Ｖref2に達すると、電圧レベル制御回路１が内部電圧レベル制御信号Ａを時刻ｔ２で”Ｌ”（ローレベル）とする。これにより、リングオッシレータ３の発信が停止し、昇圧回路４による昇圧が停止する。
【００１３】
このように、従来の疑似ＳＲＡＭは、電圧レベル制御回路１がリングオッシレータ３および昇圧回路４を必要時にのみ活性化する一方、不必要時には非活性化状態とし、これによって、消費電力の節減を図っていた。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置にあっては、メモリセルアレイに印加する電圧を発生する回路の省電力化が図られていたが、メモリセルアレイに印加する電圧を制御する回路すなわち電圧レベル制御回路１の省電力化は全く考慮されていなかった。
通常のＤＲＡＭでは、リフレッシュタイミングがシステム側で制御され、デバイス側は常に昇圧レベルを保持する必要があり、したがって、メモリセルアレイに印加する電圧を制御する回路の省電力化は全く考慮する必要がなかった。また、スタンバイ時のパワー制限も比較的厳しくなかった。
これに対し、ＳＲＡＭ並の低消費電力化が求められる疑似ＳＲＡＭでは、電圧レベル制御回路に供給するパワーの可能な限りの低減が要求される。すなわち、疑似ＳＲＡＭにおいては、デバイス外部からリフレッシュ動作が見えない仕様、つまり消費電力の規格にリフレッシュ動作電流が考慮されない仕様になっており、一般的なＤＲＡＭよりさらに厳しい規格が要求される。
この発明は、前述の要求を満たすため開発されたものであり、その目的は、消費電力の可能な限りの低減を図った電圧レベル制御回路を提供することにある。
本発明の更なる目的は、消費電力の可能な限りの低減を図る電圧レベル制御方法を提供することにある。
本発明の更なる目的は、消費電力が低減された電圧レベル制御回路を有する半導体記憶装置を提供することにある。
本発明の更なる目的、構成並びに効果は、以下の説明により明らかにする。
【００１５】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、本発明は、外部電源電圧に基づき内部電圧レベルを発生する内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路において、
この電圧レベル制御回路は、
内部電圧レベル発生回路の出力側に接続され、前記内部電圧レベルを、少なくとも1つの基準電圧に基づき比較する比較手段と、
この比較手段に接続され、比較手段を活性状態又は非活性状態に制御する制御手段とを含むことを特徴とする電圧レベル制御回路を提供する。
制御手段は、内部電圧レベル発生回路を活性状態にするとき、制御手段は比較手段を活性状態にし、内部電圧レベル発生回路を非活性状態にするとき、制御手段は比較手段を非活性状態にすることが可能である。
【００１６】
内部電圧レベル発生回路は、昇圧回路又は降圧回路であることが可能である。
比較手段は、基準電圧の数と等しい数の比較回路からなり、この比較回路は、対応する各基準電圧に基づき内部電圧レベルを比較し、制御手段は、各比較回路に共通に接続される1つの制御回路からなり、各比較回路は、1つの制御回路により共通に、活性状態又は非活性状態が制御されることが可能である。
制御手段は、論理ゲート回路とラッチ回路とを含み、論理ゲート回路の出力がラッチ回路の入力と接続され、ラッチ回路の制御端子は、比較手段の出力側に接続され、論理ゲート回路の出力信号又は比較手段の出力信号に基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
【００１７】
比較手段は、カレントミラー差動増幅器を含むことが可能である。
電圧レベル制御回路は、更に分圧回路を含み、この分圧回路は内部電圧レベル発生回路の出力側とグランド端子との間に直列に接続され、分圧回路の出力は比較手段の入力に接続され、比較手段は、内部電圧レベルの分圧電圧を基準電圧と比較することが可能である。
比較手段の入力は、内部電圧レベル発生回路の出力側に直接接続され、比較手段は、内部電圧レベルを基準電圧と直接比較することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の下限を定めることで、内部電圧レベルが許容範囲の下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００１８】
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の上限を定めることで、内部電圧レベルが許容範囲の上限以上となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
前記少なくとも1つの基準電圧は、２つの基準電圧からなり、この２つの基準電圧に基づき内部電圧レベルの許容範囲の上限および下限を定めることで、内部電圧レベルが許容範囲の上限以上又は下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
制御手段は、論理ゲート回路からなり、論理ゲート回路の出力が比較手段に接続され、内部電圧レベル発生回路の活性状態及び非活性状態から独立して、論理ゲート回路の出力信号のみに基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
【００１９】
更に、本発明は、外部電源電圧に基づき内部電圧レベルを発生する内部電圧レベル発生回路の出力側に接続され、内部電圧レベルを検出して、外部から入力される少なくとも1つの基準電圧に基づき制御する電圧レベル制御回路において、
電圧レベル制御回路は、この電圧レベル制御回路を活性状態又は非活性状態に制御する制御手段を含むことを特徴とする電圧レベル制御回路を提供する。
【００２０】
電圧レベル制御回路は、さらに比較手段を含み、この比較手段の入力側を、内部電圧レベル発生回路の出力側に接続することで、前記内部電圧レベルを前記少なくとも1つの基準電圧に基づき比較し、内部電圧レベル発生回路を活性状態又は非活性状態に制御するための内部電圧レベル発生回路制御信号を、比較手段の出力側から出力し、
前記制御手段は、この比較手段に接続され、比較手段を活性状態又は非活性状態に制御することが可能である。
制御手段は、内部電圧レベル発生回路を活性状態にするとき、制御手段は比較手段を活性状態にし、内部電圧レベル発生回路を非活性状態にするとき、制御手段は比較手段を非活性状態にすることが可能である。
【００２１】
内部電圧レベル発生回路は、昇圧回路または降圧回路であることが可能である。
比較手段は、基準電圧の数と等しい数の比較回路からなり、この比較回路は、対応する各基準電圧に基づき内部電圧レベルを比較し、制御手段は、各比較回路に共通に接続される1つの制御回路からなり、各比較回路は、1つの制御回路により共通に、活性状態又は非活性状態が制御されることが可能である。
制御手段は、論理ゲート回路とラッチ回路とを含み、論理ゲート回路の出力がラッチ回路の入力と接続され、ラッチ回路の制御端子は、比較手段の出力側に接続されることが可能である。
【００２２】
比較手段は、カレントミラー差動増幅器を含むことが可能である。
電圧レベル制御回路は、更に分圧回路を含み、この分圧回路は内部電圧レベル発生回路の出力側とグランド端子との間に直列に接続され、分圧回路の出力は比較手段の入力に接続され、比較手段は、内部電圧レベルの分圧電圧を基準電圧と比較することが可能である。
比較手段の入力は、内部電圧レベル発生回路の出力側に直接接続され、比較手段は、内部電圧レベルを基準電圧と直接比較することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の下限を定めることで、内部電圧レベルが許容範囲の下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の上限を定めることで、内部電圧レベルが許容範囲の上限以上となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００２３】
前記少なくとも1つの基準電圧は、２つの基準電圧からなり、この２つの基準電圧に基づき内部電圧レベルの許容範囲の上限および下限を定めることで、内部電圧レベルが許容範囲の上限以上又は下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
制御手段は、論理ゲート回路からなり、論理ゲート回路の出力が比較手段に接続され、内部電圧レベル発生回路の活性状態及び非活性状態から独立して、論理ゲート回路の出力信号のみに基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
【００２４】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
更に前記電圧レベル制御回路は、前記電圧レベル制御回路
内部電圧レベル発生回路の出力側に接続され、前記内部電圧レベルを、少なくとも1つの基準電圧に基づき比較する比較手段と、
この比較手段に接続され、比較手段を活性状態又は非活性状態に制御する制御手段とを含むことを特徴とする半導体記憶装置を提供する。
【００２５】
前記半導体記憶装置は、メモリーセルのリフレッシュ動作を行うためのリフレッシュ信号を自発的に発生するリフレッシュ信号発生回路を更に含み、このリフレッシュ信号発生回路の出力側が、前記電圧レベル制御回路の制御手段に接続されることで、リフレッシュ信号の入力を受けて、前記電圧レベル制御回路の制御手段が、比較手段を非活性状態から活性状態にすることが可能である。
前記電圧レベル制御回路の制御手段は、論理ゲート回路を含み、この論理ゲート回路の複数の入力の第一の入力がリフレッシュ信号発生回路の出力側に接続されることが可能である。
【００２６】
前記半導体記憶装置は、リフレッシュ動作時以外にワード線を活性化するためのロウイネーブル信号を発生するロウイネーブル信号発生回路を更に含み、このロウイネーブル信号発生回路の出力が前記論理ゲート回路の第二の入力に接続され、前記リフレッシュ信号およびロウイネーブル信号の少なくともいずれか1つが論理ゲート回路に入力されたとき、制御手段が、比較手段を非活性状態から活性状態にすることが可能である。
ロウイネーブル信号発生回路は、ロウイネーブル信号を活性化するタイミングより一定時間だけ前に、パルス信号を発生し、このパルス信号を論理ゲート回路に入力することで、前記電圧レベル制御回路の制御手段が、比較手段を非活性状態から活性状態にすると共に、内部電圧レベル発生回路を非活性状態から活性状態にし、前記内部電圧レベルが、前記少なくとも1つの基準電圧に基づき与えられる許容電圧レベル範囲に達した後、前記電圧レベル制御回路の制御手段が、比較手段を活性状態から非活性状態にすることが可能である。
前記半導体記憶装置がアクティブ状態にあるとき、前記制御手段は常に比較手段を活性状態に維持し、前記半導体記憶装置がスタンバイ状態にあるとき、前記制御手段は、制御信号に基づき比較手段を活性状態又は非活性状態に制御することが可能である。
【００２７】
前記半導体記憶装置は、
内部電圧レベル発生回路の出力側に接続され、内部電圧レベルに基づきグランドレベルより低いレベルのバックバイアス電圧を発生し、半導体記憶装置の特定半導体領域にバックバイアス電圧を供給するバックバイアス発生回路と、
前記特定半導体領域に接続され、特定半導体領域の電位を判定するバックバイアスレベル判定回路とを更に含み、
バックバイアスレベル判定回路は、バックバイアス電圧のレベルが予め定められた許容範囲を超えた場合、バックバイアスレベル判定結果信号を活性化し、
バックバイアスレベル判定回路の出力が論理ゲート回路の第二の入力に接続されることで、前記リフレッシュ信号および活性化されたバックバイアスレベル判定結果信号の少なくともいずれか1つが論理ゲート回路に入力されたとき、制御手段が、比較手段を非活性状態から活性状態にすることが可能である。
【００２８】
前記電圧レベル制御回路の制御手段は、さらにラッチ回路を含み、ラッチ回路の入力は前記論理ゲート回路の出力に接続され、ラッチ回路の制御端子は前記電圧レベル制御回路の出力に接続されることが可能である。
制御手段は、内部電圧レベル発生回路を活性状態にするとき、制御手段は比較手段を活性状態にし、内部電圧レベル発生回路を非活性状態にするとき、制御手段は比較手段を非活性状態にすることが可能である。
内部電圧レベル発生回路は、昇圧回路または降圧回路であることが可能である。
【００２９】
比較手段は、基準電圧の数と等しい数の比較回路からなり、この比較回路は、対応する各基準電圧に基づき内部電圧レベルを比較し、制御手段は、各比較回路に共通に接続される1つの制御回路からなり、各比較回路は、1つの制御回路により共通に、活性状態又は非活性状態が制御されることが可能である。
制御手段は、論理ゲート回路とラッチ回路とを含み、論理ゲート回路の出力がラッチ回路の入力と接続され、ラッチ回路の制御端子は、比較手段の出力側に接続されることが可能である。
比較手段は、カレントミラー差動増幅器を含むことが可能である。
【００３０】
電圧レベル制御回路は、更に分圧回路を含み、この分圧回路は内部電圧レベル発生回路の出力側とグランド端子との間に直列に接続され、分圧回路の出力は比較手段の入力に接続され、比較手段は、内部電圧レベルの分圧電圧を基準電圧と比較することが可能である。
比較手段の入力は、内部電圧レベル発生回路の出力側に直接接続され、比較手段は、内部電圧レベルを基準電圧と直接比較することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の下限を定めることで、内部電圧レベルが許容範囲の下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００３１】
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の上限を定めることで、内部電圧レベルが許容範囲の上限以上となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
前記少なくとも1つの基準電圧は、２つの基準電圧からなり、この２つの基準電圧に基づき内部電圧レベルの許容範囲の上限および下限を定めることで、内部電圧レベルが許容範囲の上限以上又は下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００３２】
制御手段は、論理ゲート回路からなり、論理ゲート回路の出力が比較手段に接続され、内部電圧レベル発生回路の活性状態及び非活性状態に関係なく、論理ゲート回路の出力信号のみに基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
論理ゲート回路の出力信号は、予め定められたパルス幅を有するパルス信号であり、比較手段が活性状態になってから、パルス幅に相当する時間が経過した後、内部電圧レベル発生回路の活性状態及び非活性状態に関係なく、比較手段が非活性状態になることが可能である。
【００３３】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、この電圧レベル制御回路を活性状態又は非活性状態に制御する制御手段を含むことを特徴とする半導体記憶装置を提供する。
電圧レベル制御回路は、さらに比較手段を含み、この比較手段の入力側を、内部電圧レベル発生回路の出力側に接続することで、前記内部電圧レベルを前記少なくとも1つの基準電圧に基づき比較し、内部電圧レベル発生回路を活性状態又は非活性状態に制御するための内部電圧レベル発生回路制御信号を、比較手段の出力側から出力し、
前記制御手段は、この比較手段に接続され、比較手段を活性状態又は非活性状態に制御することが可能である。
【００３４】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記ワード線の活性化信号に応答して活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき非活性化することを特徴とする半導体記憶装置を提供する。
【００３５】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記ワード線の活性化信号の立ち上がり時点より所定時間前に活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき非活性化することを特徴とする半導体記憶装置を提供する。
【００３６】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記ワード線の活性化信号に応答して活性化し、所定の時間だけ経過したときに非活性化することを特徴とする半導体記憶装置を提供する。
【００３７】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
リフレッシュ動作を制御するリフレッシュ信号を発生するリフレッシュ信号発生回路と、
前記複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記リフレッシュ信号に応答して活性化および非活性化することを特徴とする半導体記憶装置を提供する。
【００３８】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記半導体記憶装置のスタンバイ状態において、前記電圧レベル制御回路は、前記ワード線の活性化信号に応答して活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき非活性化し、前記半導体記憶装置のアクティブ状態において常時活性化することを特徴とする半導体記憶装置を提供する。
許容電圧レベル範囲が、予め設定される第１の基準値と第２の基準値とで規定されることが可能である。
前記内部電圧レベル発生回路は昇圧回路であることが可能である。
前記内部電圧レベル発生回路は降圧回路であることが可能である。
【００３９】
更に、本発明は、外部電源電圧に基づき内部電圧レベルを発生する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され内部電圧レベルの供給を受ける内部回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体装置において、
前記電圧レベル制御回路は、前記内部回路の活性化信号の立ち上がりに応答して活性化し、前記内部回路に供給される内部電圧レベルが許容電圧レベルに達し、かつ、前記内部回路の活性化信号がオフとなったとき非活性化することを特徴とする半導体装置を提供する。
前記電圧レベル制御回路は、前記電圧レベルを予め設定される基準値に等しくなるように制御することが可能である。
前記内部電圧レベル発生回路は昇圧回路であることが可能である。
前記内部電圧レベル発生回路は降圧回路であることが可能である。
【００４０】
更に、本発明は、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
電圧レベル制御回路を活性化した後、前記内部電圧レベルが許容電圧レベル範囲に到達したときに前記内部電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
前記許容電圧レベル範囲は、予め設定される第１の基準値と第２の基準値とで規定されることが可能である。
前記内部電圧レベルは外部電源電圧を昇圧した電圧レベルであることが可能である。
前記内部電圧レベルは外部電源電圧を降圧した電圧レベルであることが可能である。
前記内部電圧レベルは半導体記憶装置のワード線に供給される電圧レベルであり、前記制御信号は前記ワード線の活性化信号であることが可能である。
前記半導体記憶装置はリフレッシュ動作を必要とするメモリセルを有する半導体記憶装置であって、前記ワード線の活性化信号は、半導体記憶装置のメモリセルをリフレッシュするリフレッシュ動作を制御する信号であり、前記内部電圧レベルが前記許容電圧レベル範囲の上限値以上となったとき前記内部電圧レベル制御回路を非活性化することが可能である。
【００４１】
更に、本発明は、外部電源電圧から発生されワード線に供給される電圧レベルを検出して制御する電圧レベル制御回路を有する半導体記憶装置の電圧レベル制御方法において、
前記ワード線の活性化信号に応答して前記電圧レベル制御回路を活性化し、前記ワード線に供給される電圧レベルが許容電圧レベル範囲に達したとき前記電圧レベル制御回路を非活性化することを特徴とする半導体記憶装置の電圧レベル制御方法を提供する。
【００４２】
更に、本発明は、半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
前記ワード線の活性化信号の活性化のタイミングより所定時間前に前記内部電圧レベル制御回路を活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき前記電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
【００４３】
更に、本発明は、半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
前記ワード線の活性化信号に応答して前記内部電圧レベル制御回路を活性化し、所定の時間だけ経過したときに前記電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
【００４４】
更に、本発明は、リフレッシュ動作を必要とするメモルセルを有する半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
リフレッシュ動作を制御する信号に応答して前記電圧レベル制御回路の活性化および非活性化を行うことを特徴とする制御方法を提供する。
【００４５】
更に、本発明は、半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
半導体記憶装置のスタンバイ状態において、前記ワード線の活性化信号に応答して前記電圧レベル制御回路を活性化し、前記ワード線に供給される電圧レベルが許容電圧レベル範囲に達したとき前記電圧レベル制御回路を非活性化し、
半導体記憶装置のアクティブ状態において、前記電圧レベル制御回路を常時活性状態に維持することを特徴とする制御方法を提供する。
前記許容電圧レベル範囲は、予め設定される第１の基準値と第２の基準値とで規定されることが可能である。
前記内部電圧レベルは外部電源電圧を昇圧した電圧レベルであることが可能である。
前記内部電圧レベルは外部電源電圧を降圧した電圧レベルであることが可能である。
【００４６】
更に、本発明は、内部回路に供給するため外部電源電圧に基づき発生される内部電圧レベルを検出して制御する電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
前記内部回路を活性化する活性化信号に応答して前記電圧レベル制御回路を活性化し、前記内部回路に供給される内部電圧レベルが許容電圧レベル範囲に達し、かつ、前記内部回路の活性化信号がオフとなったとき、前記電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
前記電圧レベル制御回路は、前記内部電圧レベルを予め設定される基準値に等しくなるように制御することが可能である。
前記内部電圧レベルは、外部電源電圧を昇圧した電圧レベルであることが可能である。
前記内部電圧レベルは、外部電源電圧を降圧した電圧レベルであることが可能である。
【００４７】
【発明の実施の形態】
以下、図面を参照し本発明の実施の形態について説明する。図１は本発明の第１の実施形態による電圧レベル制御回路の構成を示す回路図である。図２は図１に示す電圧レベル制御回路を有する疑似ＳＲＡＭの要部の構成を示すブロック図である。図３は図１に示す電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【００４８】
図２に示す本発明の回路が図１５に示す従来技術の回路と異なる点は、論理ゲートが設けられたことと、電圧レベル制御回路の構成である。デバイスの電源投入時、デバイスのスタンバイ状態におけるリフレッシュ時、デバイスのアクティブ状態におけるリフレッシュ時、およびデバイスのアクティブ状態における書込／読出時において、デバイスに組込まれた電圧レベル制御回路１０の各回路構成部がアクティブ状態になるが、それ以外のとき、すなわちデバイスのスタンバイ状態における非リフレッシュ時およびデバイスのアクティブ状態における非リフレッシュ時、非書込／読出時においては、電圧レベル制御回路１０の各回路構成部がインアクティブ状態とされる。これにより、電圧レベル制御回路１０で消費される電力の節減を図っている。
【００４９】
本発明に係る疑似ＳＲＡＭは、電圧レベル制御回路１０、メモリセルアレイ２、リングオッシレータ３、昇圧回路４、およびワードデコーダ５、ロウデコーダ６、リフレッシュタイミング発生回路７並びにロウイネーブル発生回路８に加えオアゲート９を有する。このオアゲート９は、デバイスの電源投入時に電圧レベル制御回路１０の各回路構成部をアクティブ状態にするため設けられる。
【００５０】
電圧レベル制御回路１０は、メモリセルアレイ２のワード線へ印加する内部電圧としてのブースト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａを、基準電圧Ｖref1、Ｖref2に基づいて発生する。リングオッシレータ３の入力側は、電圧レベル制御回路１０の出力側に接続され、内部電圧レベル制御信号Ａは、リングオッシレータ３へ入力される。リングオッシレータ３は、発振回路であり、インバータを奇数個リング状に直列接続して構成し得る。電圧レベル制御回路１から出力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リングオッシレータ３は、アクティブ状態になり、発振出力Ｂを出力する。
【００５１】
昇圧回路４の入力側は、リングオッシレータ３の出力側に接続され、この発振出力Ｂは昇圧回路４に入力される。昇圧回路４はチャージポンプ回路で構成し得る。昇圧回路４は、リングオッシレータ３の出力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、ワード線を駆動するブースト電圧Ｖbtとして出力する。昇圧回路４の出力側は、ワードデコーダ５に接続され、ブースト電圧Ｖbtはワードデコーダ５へ入力される。この場合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。ワードデコーダ５は、ロウデコーダ６の出力側に接続され、ロウデコーダ６からの出力によって選択されたワード線へブースト電圧Ｖbtを供給する。メモリセルアレイ２は、ＤＲＡＭのメモリセルアレイと同様の構成を有するメモリセルアレイである。
【００５２】
リフレッシュタイミング発生回路７は、一定時間間隔で、メモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。この一定時間間隔は、データ保持が保証される期間内に定められる。尚、リフレッシュ信号を発生する時間間隔は、データ保持が保証される期間内であれば常に一定でなくとも良い。リフレッシュタイミング発生回路７の出力側は、ロウイネーブル発生回路８へ接続され、リフレッシュ信号をロウイネーブル発生回路８へ入力する。また、リフレッシュアドレスをロウデコーダ６へ入力する。
【００５３】
ロウイネーブル発生回路８は、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリセルアレイ２の読出／書込アドレスＡｄｄの入力を受け、アドレスＡｄｄが変化する毎に、ロウイネーブル信号ＬＴを発生する。また、このロウイネーブル発生回路８は、リフレッシュタイミング発生回路７がリフレッシュ信号を出力するタイミングで信号ＬＴを発生する。ロウイネーブル発生回路８の出力側は、ロウデコーダ６に接続され、ロウイネーブル信号ＬＴをロウデコーダ６へ入力する。ロウデコーダ６は、ロウイネーブル信号ＬＴの入力を受けた時点で外部入力された読出／書込アドレスＡｄｄをデコードし、デコード結果をワードデコーダ５へ入力する。
【００５４】
オアゲート９は、第一及び第二の入力を有する。第一の入力には、電源投入時に外部からパワーオンリセット信号ＰＯＲが入力される。第二の入力は、ロウイネーブル発生回路８の出力側に接続され、ロウイネーブル信号ＬＴの入力を受ける。更に、オアゲート９の出力は、電圧レベル制御回路１０に接続される。オアゲート９は、パワーオンリセット信号ＰＯＲとロウイネーブル信号ＬＴとの論理和（オア）をとり、その結果を論理和信号ＰＬとして出力し、この論理和信号ＰＬを電圧レベル制御回路１０へ入力する。ここで、パワーオンリセット信号ＰＯＲは、電源投入時に一定期間”Ｈ”（ハイレベル）となり、ブースト電圧Ｖbtを所定のレベルまで昇圧することで、パワーオンして間もない期間におけるリフレッシュ、データ読出し、データ書込み動作を保証する。また、ロウイネーブル信号ＬＴは、外部入力される読出／書込アドレスＡｄｄが変化するタイミングおよびリフレッシュタイミング発生回路７からリフレッシュ信号が出力されるタイミングでロウイネーブル発生回路８から出力される。
【００５５】
電圧レベル制御回路１０は、昇圧回路４の出力側に接続され、昇圧回路４から出力されたブースト電圧Ｖbtが、ワードデコーダ５へ入力されるとともに、電圧レベル制御回路１０へフィードバックされる。更に、電圧レベル制御回路１０は、第一及び第二の基準電圧Ｖｒｅｆ1およびＶｒｅｆ2の入力を受ける。第一の基準電圧Ｖｒｅｆ1は、ブースト電圧Ｖbtの許容電圧レベル範囲の下限を定めるものであり、一方、第二の基準電圧Ｖｒｅｆ2は、ブースト電圧Ｖbtの許容電圧レベル範囲の上限を定めるものである。すなわち、第一の基準電圧Ｖｒｅｆ1は、ブースト電圧Ｖbtが許容電圧レベル範囲の下限以下になったことを電圧レベル制御回路１０が検出するための基準電圧である。第二の基準電圧Ｖｒｅｆ2は、ブースト電圧Ｖbtが許容電圧レベル範囲の上限以上になったことを電圧レベル制御回路１０が検出するための基準電圧である。許容電圧レベル範囲の下限を定める第一の基準電圧Ｖｒｅｆ1は、メモリセルの読み出し又は書き込みを正しく行うために必要な電圧範囲の最小値に基づき定められる。許容電圧レベル範囲の上限を定める第二の基準電圧Ｖｒｅｆ2は、電圧レベル制御回路１０を使用する半導体装置の耐電圧規格に基づき定められる。
【００５６】
電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2に基づき定まる許容電圧レベル範囲内にブースト電圧Ｖbtを維持するよう、内部電圧レベル制御信号Ａを出力する。前述したように、デバイスの電源投入時、デバイスのスタンバイ状態におけるリフレッシュ時、デバイスのアクティブ状態におけるリフレッシュ時、およびデバイスのアクティブ状態における書込／読出時において、電圧レベル制御回路１０の各回路構成部がアクティブ状態になる。デバイスのスタンバイ状態における非リフレッシュ時およびデバイスのアクティブ状態における非リフレッシュ時、非書込／読出時においては、電圧レベル制御回路１０の各回路構成部がインアクティブ状態になる。
【００５７】
昇圧回路４の出力側からフィードバックされたブースト電圧Ｖbtが、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、電圧レベル制御回路１０は、アクティブ状態になる。そして内部電圧レベル制御信号Ａをアクティブ状態にして昇圧回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。ブースト電圧Ｖbtの電圧レベルが、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内にあるとき、電圧レベル制御回路１０は、アクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し続ける。
【００５８】
ブースト電圧Ｖbtの電圧レベルが、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限以上となったとき、電圧レベル制御回路１０は、アクティブ状態からインアクティブ状態になり、内部電圧レベル制御信号Ａをアクティブ状態からインアクティブ状態にして、昇圧回路４をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルの上昇を停止させる。昇圧回路４をインアクティブ状態にすると、ブースト電圧Ｖbtの電圧レベルは、時間経過と共に徐々に低下する。従って、ブースト電圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっくり低下し、徐々に第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限に近づく。この間、電圧レベル制御回路１０は、インアクティブ状態にあり、内部電圧レベル制御信号Ａをインアクティブ状態に維持する。例えば、デバイスがスタンバイ状態にあるとき、リフレッシュ動作の間は、電圧レベル制御回路１０がインアクティブ状態にあるため、電圧レベル制御回路１０で消費される電力が節減される。
【００５９】
やがて、ブースト電圧Ｖbtの電圧レベルが、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、再び電圧レベル制御回路１０は、インアクティブ状態からアクティブ状態になり、内部電圧レベル制御信号Ａをインアクティブ状態からアクティブ状態にする。これにより、昇圧回路をインアクティブ状態からアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。
【００６０】
電圧レベル制御回路１０は、以下の回路動作をするように回路を構成する。
すなわち、電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2が入力される第一及び第二の入力と、昇圧回路４の出力側と接続され、昇圧回路４から出力されたブースト電圧Ｖbtが入力される第三の入力と、前記オアゲート９の出力と接続され、オアゲート９から出力された論理和信号ＰＬが入力される第四の入力とを有する。電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtを第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2と比較する。電圧レベル制御回路１０は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内に維持する。
更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となる。そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となる。しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成を有する。
【００６１】
上述の説明では、電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方に基づきブースト電圧Ｖbtの電圧レベルを制御した。すなわち、電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtの電圧レベルを、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2に基づき定める許容電圧レベル範囲に維持するよう制御する。
しかしながら、電圧レベル制御回路１０を組込む擬似ＳＲＡＭの動作条件によっては、必ずしも第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方が必要となるとは限らない。例えば、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の少なくとも1方に基づきブースト電圧Ｖbtの電圧レベルを制御することも可能である。
【００６２】
例えば、第一の基準電圧Ｖｒｅｆ1のみを利用してブースト電圧Ｖbtの電圧レベルを制御する場合、電圧レベル制御回路１０は以下のように動作する。
昇圧回路４の出力側からフィードバックされたブースト電圧Ｖbtが、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、電圧レベル制御回路１０は、アクティブ状態になる。そして内部電圧レベル制御信号Ａをアクティブ状態にして昇圧回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。電圧レベル制御回路１０がアクティブ状態となってから、予め定められた一定時間を経過するまで、電圧レベル制御回路１０は、アクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し続ける。
【００６３】
電圧レベル制御回路１０がアクティブ状態となってから、予め定められた一定時間を経過した後、電圧レベル制御回路１０は、アクティブ状態からインアクティブ状態になり、内部電圧レベル制御信号Ａをアクティブ状態からインアクティブ状態にして、昇圧回路４をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルの上昇を停止させる。昇圧回路４をインアクティブ状態にすると、ブースト電圧Ｖbtの電圧レベルは、その後時間経過と共に徐々に低下する。従って、ブースト電圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっくり低下し、徐々に第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限に近づく。この間、電圧レベル制御回路１０は、インアクティブ状態にあり、内部電圧レベル制御信号Ａをインアクティブ状態に維持する。例えば、デバイスがスタンバイ状態にあるとき、リフレッシュ動作の間は、電圧レベル制御回路１０がインアクティブ状態にあるため、電圧レベル制御回路１０で消費される電力が節減される。
やがて、ブースト電圧Ｖbtの電圧レベルが、再び第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、再び電圧レベル制御回路１０は、インアクティブ状態からアクティブ状態になり、内部電圧レベル制御信号Ａをインアクティブ状態からアクティブ状態にする。これにより、昇圧回路をインアクティブ状態からアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。
【００６４】
第一の基準電圧Ｖｒｅｆ1に基づきブースト電圧Ｖbtの電圧レベルを制御する場合においても、電圧レベル制御回路１０は、以下のように構成し得る。
電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1が入力される第一入力と、昇圧回路４の出力側と接続され、昇圧回路４から出力されたブースト電圧Ｖbtが入力される第二の入力と、前記オアゲート９の出力と接続され、オアゲート９から出力された論理和信号ＰＬが入力される第三の入力とを有する。電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtを第一の基準電圧Ｖｒｅｆ1と比較する。電圧レベル制御回路１０は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以上に維持する。
更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となる。そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となる。しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成を有する。
【００６５】
例えば、第二の基準電圧Ｖｒｅｆ２のみを利用してブースト電圧Ｖbtの電圧レベルを制御する場合、電圧レベル制御回路１０は以下のように動作する。
電圧レベル制御回路１０がアクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態にして昇圧回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。ブースト電圧Ｖbtの電圧レベルが、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限より低い場合、電圧レベル制御回路１０は、アクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し続ける。
【００６６】
ブースト電圧Ｖbtの電圧レベルが、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限以上となったとき、電圧レベル制御回路１０は、アクティブ状態からインアクティブ状態になり、内部電圧レベル制御信号Ａをアクティブ状態からインアクティブ状態にして、昇圧回路４をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルの上昇を停止させる。昇圧回路４をインアクティブ状態にすると、ブースト電圧Ｖbtの電圧レベルは、時間経過と共に徐々に低下する。従って、ブースト電圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっくり低下する。電圧レベル制御回路１０がアクティブ状態からインアクティブ状態になって予め定められた一定期間中は、電圧レベル制御回路１０は、インアクティブ状態にあり、内部電圧レベル制御信号Ａをインアクティブ状態に維持する。例えば、デバイスがスタンバイ状態にあるとき、リフレッシュ動作の間は、電圧レベル制御回路１０がインアクティブ状態にあるため、電圧レベル制御回路１０で消費される電力が節減される。
【００６７】
やがて、電圧レベル制御回路１０がアクティブ状態からインアクティブ状態になって予め定められた一定期間が経過すると、再び電圧レベル制御回路１０は、インアクティブ状態からアクティブ状態になり、内部電圧レベル制御信号Ａをインアクティブ状態からアクティブ状態にする。これにより、昇圧回路をインアクティブ状態からアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。
【００６８】
第二の基準電圧Ｖｒｅｆ2の1方に基づきブースト電圧Ｖbtの電圧レベルを制御する場合においても、電圧レベル制御回路１０は、以下のように構成し得る。
電圧レベル制御回路１０は、第二の基準電圧Ｖｒｅｆ2が入力される第一入力と、昇圧回路４の出力側と接続され、昇圧回路４から出力されたブースト電圧Ｖbtが入力される第二の入力と、前記オアゲート９の出力と接続され、オアゲート９から出力された論理和信号ＰＬが入力される第三の入力とを有する。電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtを第二の基準電圧Ｖｒｅｆ2と比較する。電圧レベル制御回路１０は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限以下に維持する。
更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となる。そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となる。しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成を有する。
【００６９】
次に、本発明に係る新規な電圧レベル制御回路１０の回路構成の1例について、図１を参照して詳述する。図１に示す回路構成はあくまで図２に示す本発明に係る新規な電圧レベル制御回路１０を具体的に実現するための好適な１例であって、この回路構成に限るものではない。電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方に基づきブースト電圧Ｖbtの電圧レベルを制御するものとする。すなわち、以下の回路構成は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内に維持することに加え、更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となり、そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となるが、しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成である。
【００７０】
図１に示すように、電圧レベル制御回路１０は、ラッチ回路１１、ブースト電圧Ｖbtを分圧する分圧抵抗１２、１３、ＮチャンネルＭＯＳフィールドエフェクトトランジスタからなる第一のスイッチングトランジスタ１４、第一及び第二のカレントミラー差動増幅器２０、２７、ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる第二及び第三のスイッチングトランジスタ３０、３１、第一及び第二のトランスファゲート３４、３５、並びに第一及び第二のインバータ３６、３７からなる。
【００７１】
ラッチ回路１１の入力は、オアゲート９の出力に接続され、論理和信号ＰＬの入力を受ける。ラッチ回路１１の制御端子は、電圧レベル制御回路１０の出力に接続され、電圧レベル制御回路１０の出力から出力された内部電圧レベル制御信号Ａは、ラッチ回路１１の制御端子にフィードバックされる。ラッチ回路１１の出力はノードＮ１に接続される。
内部電圧レベル制御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティブ状態にある場合、入力信号ＰＬをラッチする。すなわち、ラッチ回路１１の出力には、入力信号ＰＬは現れない。このときラッチ信号Ｌａはハイレベル“Ｈ”となる。
一方、内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態にある場合、入力信号ＰＬをラッチせずスルーさせる。すなわち、ラッチ回路１１の出力には、ラッチ回路１１をスルーした入力信号ＰＬがラッチ信号Ｌａとして現れる。
【００７２】
入力信号ＰＬは、デバイスの電力投入時、デバイスのスタンバイ状態及びアクティブ状態におけるリフレッシュ動作時、およびデバイスのアクティブ状態における書込み/読出し時にハイレベル“Ｈ”になる。一方、非リフレッシュ動作時および非書込み/読出し時にはロウレベル“Ｌ”となる。
よって内部電圧レベル制御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティブ状態にある場合、或いは内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であってもデバイスの電力投入時、デバイスのスタンバイ状態及びアクティブ状態におけるリフレッシュ動作時、およびデバイスのアクティブ状態における書込み/読出し時には、ラッチ信号Ｌａはハイレベル“Ｈ”となる。
一方、内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であって非リフレッシュ動作時および非書込み/読出し時には、ラッチ信号Ｌａはロウレベル“Ｌ”となる。
【００７３】
ブースト電圧Ｖbtを分圧する分圧抵抗１２、１３および第一のスイッチングトランジスタ１４は、昇圧回路４の出力とグランド端子との間に直列に接続され、分圧回路を形成する。分圧抵抗１２は、昇圧回路４の出力と分圧回路の出力との間に接続される。分圧抵抗１３は、分圧回路の出力と第一のスイッチングトランジスタ１４との間に接続される。第一のスイッチングトランジスタ１４は、分圧抵抗１３グランド端子との間に直列に接続される。分圧回路の出力には分圧電圧ＶＢが現れる。分圧回路の出力は、ノードＮ２に接続される。第一のスイッチングトランジスタ１４のゲート電極は、ノードＮ１に接続され、ラッチ信号Ｌａの入力を受ける。
第一のスイッチングトランジスタ１４は、ＮチャンネルＭＯＳフィールドエフェクトトランジスタなので、ラッチ信号Ｌａがハイレベル“Ｈ”のときオンし、ラッチ信号Ｌａがロウレベル“Ｌ”のときオフする。
【００７４】
内部電圧レベル制御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティブ状態にある場合、或いは内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であってもデバイスの電力投入時、デバイスのスタンバイ状態及びアクティブ状態におけるリフレッシュ動作時、およびデバイスのアクティブ状態における書込み/読出し時には、ラッチ信号Ｌａはハイレベル“Ｈ”となるので、第一のスイッチングトランジスタ１４はオンし、分圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２のポテンシャルが分圧電圧ＶＢと等しくなる。このとき分圧回路はアクティブ状態にある。
【００７５】
一方、内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であって非リフレッシュ動作時および非書込み/読出し時には、ラッチ信号Ｌａはロウレベル“Ｌ”となるので、第一のスイッチングトランジスタ１４はオフし、分圧回路に電流は流れない。このとき分圧回路はインアクティブ状態にある。
【００７６】
第一のカレントミラー差動増幅器２０は、３つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５，１６、１７と２つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ１８、１９とからなる。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５，１７と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ１８は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６，１７と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ１９は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。
【００７７】
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５のゲート電極は、ノードＮ２に接続され、分圧電圧ＶＢが印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７のゲート電極は、ノードＮ１に接続され、ラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィールドエフェクトトランジスタ１８、１９のゲート電極は、互いに接続されると共に、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５のドレインに接続される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６のゲート電極には、第一の基準電圧Ｖref1が印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６のドレインは、第一のカレントミラー差動増幅器２０の出力に接続され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６のドレイン電圧が、第一のカレントミラー差動増幅器２０の出力に出力電圧Ｖ１として現れる。
【００７８】
ラッチ信号Ｌａがハイレベル“Ｈ”になると、第一のスイッチングトランジスタ１４がオンし、分圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２のポテンシャルがこの分圧電圧ＶＢと等しくなる。このとき分圧回路はアクティブ状態にある。そして、この分圧電圧ＶＢがＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５のゲート電極に印加される。さらにＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７のゲート電極にも、ハイレベル“Ｈ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７がオンすることで、第一のカレントミラー差動増幅器２０がアクティブ状態になり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７に電流ｉ１が流れる。すなわち、ラッチ信号Ｌａがハイレベル“Ｈ”になると、第一のカレントミラー差動増幅器２０がアクティブ状態になる。
【００７９】
分圧電圧ＶＢが第一の基準電圧Ｖref1より大きいとき、第一のカレントミラー差動増幅器２０の出力電圧Ｖ１は、ハイレベル“Ｈ”になる。分圧電圧ＶＢが第一の基準電圧Ｖref1より小さいとき、第一のカレントミラー差動増幅器２０の出力電圧Ｖ１は、ロウレベル“Ｌ”になる。従って、第一のカレントミラー差動増幅器２０は、その出力電圧Ｖ１に基づき、分圧電圧ＶＢが第一の基準電圧Ｖref1より大きいか小さいかを検出する。
【００８０】
ラッチ信号Ｌａがロウレベル“Ｌ”になると、第一のスイッチングトランジスタ１４がオフし、分圧回路には電流が流れず、分圧回路はインアクティブ状態になる。さらに、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７のゲート電極にも、ロウレベル“Ｌ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７がオフすることで、第一のカレントミラー差動増幅器２０がインアクティブ状態になる。すなわち、ラッチ信号Ｌａがロウレベル“Ｌ”になると、第一のカレントミラー差動増幅器２０がインアクティブ状態になる。
【００８１】
第二のカレントミラー差動増幅器２７は、３つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２，２３、２４と２つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ２５、２６とからなる。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２，２４と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ２５は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３，２４と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ２６は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。
【００８２】
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２のゲート電極は、ノードＮ２に接続され、分圧電圧ＶＢが印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４のゲート電極は、ノードＮ１に接続され、ラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィールドエフェクトトランジスタ２５、２６のゲート電極は、互いに接続されると共に、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２のドレインに接続される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３のゲート電極には、第二の基準電圧Ｖｒｅｆ２が印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３のドレインは、第二のカレントミラー差動増幅器２７の出力に接続され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３のドレイン電圧が、第二のカレントミラー差動増幅器２７の出力に出力電圧Ｖ２として現れる。
【００８３】
ラッチ信号Ｌａがハイレベル“Ｈ”になると、第二のスイッチングトランジスタ１４がオンし、分圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２のポテンシャルがこの分圧電圧ＶＢと等しくなる。このとき分圧回路はアクティブ状態にある。そして、この分圧電圧ＶＢがＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２のゲート電極に印加される。さらにＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４のゲート電極にも、ハイレベル“Ｈ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４がオンすることで、第二のカレントミラー差動増幅器２７がアクティブ状態になり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４に電流ｉ２が流れる。すなわち、ラッチ信号Ｌａがハイレベル“Ｈ”になると、第二のカレントミラー差動増幅器２７がアクティブ状態になる。
【００８４】
分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２より大きいとき、第二のカレントミラー差動増幅器２７の出力電圧Ｖ２は、ハイレベル“Ｈ”になる。分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２より小さいとき、第二のカレントミラー差動増幅器２７の出力電圧Ｖ２は、ロウレベル“Ｌ”になる。従って、第二のカレントミラー差動増幅器２７は、その出力電圧Ｖ１に基づき、分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２より大きいか小さいかを検出する。
【００８５】
ラッチ信号Ｌａがロウレベル“Ｌ”になると、第二のスイッチングトランジスタ１４がオフし、分圧回路には電流が流れず、分圧回路はインアクティブ状態になる。さらに、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４のゲート電極にも、ロウレベル“Ｌ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４がオフすることで、第二のカレントミラー差動増幅器２７がインアクティブ状態になる。すなわち、ラッチ信号Ｌａがロウレベル“Ｌ”になると、第二のカレントミラー差動増幅器２７がインアクティブ状態になる。
【００８６】
すなわち、ラッチ信号Ｌａがハイレベル“Ｈ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、アクティブ状態になり、分圧回路には電流ｉ３が流れ、第一のカレントミラー差動増幅器２０には電流ｉ１が流れ、第二のカレントミラー差動増幅器２７には電流ｉ２が流れることで、電力を消費する。
一方、ラッチ信号Ｌａがロウレベル“Ｌ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、インアクティブ状態になり、電流が流れないため、電力を消費しない。
【００８７】
ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる第二のスイッチングトランジスタ３０は、第一のカレントミラー差動増幅器２０の出力と電源電圧との間に接続される。第二のスイッチングトランジスタ３０のゲート電極は、ノードＮ１と接続され、ラッチ信号Ｌａが印加される。
ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる第三のスイッチングトランジスタ３１は、第二のカレントミラー差動増幅器２７の出力と電源電圧との間に接続される。第三のスイッチングトランジスタ３１のゲート電極は、ノードＮ１と接続され、ラッチ信号Ｌａが印加される。
【００８８】
ラッチ信号Ｌａがハイレベル“Ｈ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、アクティブ状態になるが、このとき第二及び第三のスイッチングトランジスタ３０、３１はオフし、第一及び第二のカレントミラー差動増幅器２０、２７の出力は、電源電圧ＶDDから切離される。ラッチ信号Ｌａがロウレベル“Ｌ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、インアクティブ状態になるが、このとき第二及び第三のスイッチングトランジスタ３０、３１はオンし、第一及び第二のカレントミラー差動増幅器２０、２７の出力は、外部電圧としての電源電圧ＶDDと導通することで、第一及び第二のカレントミラー差動増幅器２０、２７の出力電圧が、電源電圧ＶDDまで強制的に引き上げられる。
【００８９】
第一のトランスファゲート３４は、第一のカレントミラー差動増幅器２０の出力と第二のインバータ３７の入力との間に並列接続された、一組のＮチャンネルＭＯＳフィールドエフェクトトランジスタ及びＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる。
第二のトランスファゲート３５は、第二のカレントミラー差動増幅器２７の出力と第二のインバータ３７の入力との間に並列接続された、一組のＮチャンネルＭＯＳフィールドエフェクトトランジスタ及びＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる。
第一のトランスファゲート３４のＮチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極は、第二のトランスファゲート３５のＰチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極と接続されると共に、これらゲート電極は、第一のインバータ３６の出力と接続される。
第一のトランスファゲート３４のＰチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極は、第二のトランスファゲート３５のＮチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極と接続されると共に、これらゲート電極は、第一のインバータ３６の入力と接続される。
第二のインバータ３７の出力は、電圧レベル制御回路１０の出力と接続されると共に、ラッチ回路１１の制御端子に接続される。
【００９０】
第二のインバータ３７の出力がハイレベル“Ｈ”になると、第一のトランスファゲート３４は、オフする。第二のインバータ３７の出力がロウレベル“Ｌ”になると、第一のトランスファゲート３４は、オンする。
第二のインバータ３７の出力がハイレベル“Ｈ”になると、第二のトランスファゲート３５は、オンする。第二のインバータ３７の出力がロウレベル“Ｌ”になると、第二のトランスファゲート３５は、オフする。
【００９１】
次に、上述した回路の動作を図３に示すタイミングチャートを参照して説明する。
まず、電源投入時においては、ラッチ回路１１の初期リセットによってラッチ信号Ｌａが”Ｌ”となり、したがって、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１が共にオン状態となる。これにより、トランスファゲート３４，３５のいずれがオン状態にあっても、レベル制御回路１の出力信号Ａが”Ｌ”となる。信号Ａが”Ｌ”となると、トランスファゲート３４がオン、３５がオフとなる。またこの時、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４はいずれもオフ状態にある。
【００９２】
このような状態において、パワーオンリセット信号ＰＯＲがオアゲート９へ印加されると、オアゲート９の出力信号ＰＬが”Ｈ”となる。この時、信号Ａは”Ｌ”であり、ラッチ回路１１はスルー状態にあり、したがって、ラッチ信号Ｌａが”Ｈ”となる。ラッチ信号Ｌａが”Ｈ”となると、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１が共にオフとなる一方、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオンとなり、抵抗１２，１３による分圧回路、カレントミラー差動増幅器２０，２７が各々アクティブ状態となる。そして、この時、まだ、リングオッシレータ３および昇圧回路４が共に動作を開始していないことから、ブースト電圧Ｖbtが低レベルにあり、したがって、電圧ＶBが基準電圧Ｖref1より小であり、カレントミラー差動増幅器２０の出力電圧Ｖ１が”Ｌ”となり、レベル制御回路１の出力信号Ａが”Ｈ”となる。信号Ａが”Ｈ”になると、トランスファゲート３４がオフ、３５がオンとなり、以後、電圧Ｖ２（この時点で”Ｌ”）がトランスファゲート３５を介してインバータ３７へ供給される。また、信号Ａが”Ｈ”になると、ラッチ回路１１がその時の信号ＰＬの値”Ｈ”をラッチする。
【００９３】
信号Ａが”Ｈ”となり、この”Ｈ”信号がリングオッシレータ３へ供給されると、リングオッシレータ３が発振動作を開始し、発振信号Ｂが昇圧回路４へ出力される。昇圧回路４はこの発振信号Ｂを利用してブースト電圧Ｖbtを階段状に昇圧し、ワードデコーダ５へ出力すると共に、電圧レベル制御回路１０へフィードバックする。
【００９４】
ブースト電圧Ｖbtが徐々に上昇し、基準電圧Ｖref1より大になると、電圧Ｖ１が”Ｈ”となるが、この時、トランスファゲート３４はオフであり、したがって、回路動作に影響はない。ブースト電圧Ｖbtがさらに上昇し、基準電圧Ｖref2より大になると、電圧Ｖ２が”Ｈ”となる。これにより、信号Ａが”Ｌ”となり、リングオッシレータ３，昇圧回路４の動作が停止する。また、信号Ａが”Ｌ”になると、ラッチ回路１１がスルー状態となる。この時点で、パワーオンリセット信号ＰＯＲがすでに”Ｌ”になっていると、ラッチ信号Ｌａが”Ｌ”となり、これにより、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１がオン、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオフとなる。
【００９５】
このように、電源投入時において、ブースト電圧Ｖbtの昇圧動作が行われ、ブースト電圧Ｖbtを分圧した電圧ＶBが基準電圧Ｖref2に達すると、昇圧動作が終了する。以後、スタンバイ状態の場合は、約１６μsec毎にリフレッシュタイミング発生回路７からリフレッシュ信号が出力され、ロウイネーブル発生回路８へ供給される。ロウイネーブル発生回路８は該リフレッシュ信号を受け、信号ＬＴを発生し、オアゲート９およびロウデコーダ６へ出力する。また、リフレッシュタイミング発生回路７は、リフレッシュ信号と同時にリフレッシュアドレスを発生し、ロウデコーダ６へ出力する。ロウデコーダ６はそのリフレッシュアドレスをデコードし、その結果をワードデコーダ５へ出力する。
【００９６】
以下、上述したスタンバイ状態における電圧レベル制御回路１０の動作を図３を参照しながら説明する。いま、時刻ｔ１において、信号ＬＴ（”Ｈ”）がオアゲート９へ供給されると、オアゲート９の出力信号ＰＬが”Ｈ”となり、したがって、ラッチ信号Ｌａが”Ｈ”となる。ラッチ信号Ｌａが”Ｈ”になると、前述したように、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１が共にオフとなる一方、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオンとなり、抵抗１２，１３による分圧回路、第一及び第二のカレントミラー差動増幅器２０，２７が各々アクティブ状態となる。
【００９７】
この時点で、電圧ＶBが第一及び第二の基準電圧Ｖref1とＶref2の間にあったとすると、電圧Ｖ１は”Ｈ”の状態を続け、一方、電圧Ｖ２は”Ｌ”となる。この時、トランスファゲート３５がオフ状態にあり、したがって、電圧Ｖ２の変化は回路動作に影響を与えず、信号Ａは”Ｌ”の状態を続ける。なお、時刻ｔ１において、電圧ＶBが第一の基準電圧Ｖref1以下であった場合は、時刻ｔ１において電圧Ｖ１も”Ｌ”となる。
【００９８】
信号ＬＴの立ち上がりにおいてリフレッシュが開始されると、ブースト電圧Ｖbtの電力消費が大きくなり、同電圧Ｖbtが徐々に低下する。そして、時刻ｔ２において、電圧ＶBが第一の基準電圧Ｖref1より小になると、電圧Ｖ１が”Ｌ”となり、これにより、信号Ａが”Ｈ”となる。信号Ａが”Ｈ”になると、リングオッシレータ３，昇圧回路４の動作が開始され、以後ブースト電圧Ｖbtが順次上昇する。また、信号Ａが”Ｈ”になると、ラッチ回路１１が、この時”Ｈ”状態にある信号ＰＬをラッチし、また、トランスファゲート３４がオフ、３５がオンとなる。そして、トランスファゲート３５がオンになると、以後、電圧Ｖ２（この時点で”Ｌ”）がインバータ３７へ供給される。
【００９９】
次に、ブースト電圧Ｖbtが上昇し、時刻ｔ３において、電圧ＶBが第二の基準電圧Ｖref2より大になると、電圧Ｖ２が”Ｈ”となり、したがって、信号Ａが”Ｌ”となる。信号Ａが”Ｌ”になると、リングオッシレータ３，昇圧回路４の動作が停止する。また、信号Ａが”Ｌ”になると、トランスファーゲート３４がオン、３５がオフとなる。また、信号Ａが”Ｌ”になると、ラッチ回路１１がスルー状態となり、この時点で、信号ＰＬがすでに”Ｌ”になっていることから、ラッチ信号Ｌａが”Ｌ”となる。これにより、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１がオン、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオフとなる。
以後、リフレッシュタイミング発生回路７からリフレッシュ信号が出力される毎に上記の動作が繰り返される。そして、例えば、時刻ｔ４において、疑似ＳＲＡＭがスタンバイ状態からアクティブ状態に移行し、時刻ｔ５においてチップセレクト信号ＣＳが立ち上がり、次いで、外部アドレスＡｄｄが変化すると、ロウイネーブル発生回路８がこの変化を検出し、信号ＬＴを出力する。以後、上記と同様の過程によってブースト電圧Ｖbtの昇圧が行われる。
【０１００】
このように、図１の回路は、信号ＬＴが立ち上がると、ラッチ信号Ｌａが”Ｈ”となり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオンとなり、抵抗１２，１３の直列回路、カレントミラー差動増幅器２０、２７がアクティブ状態となる。これにより、抵抗１２，１３の直列回路、カレントミラー差動増幅器２０、２７に各々電流ｉ３、ｉ１、ｉ２が流れる。そして、ブースト電圧Ｖbtが基準電圧Ｖref2まで上昇した時点でラッチ信号Ｌａを”Ｌ”とし、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４をオフとすることによって、抵抗１２，１３の直列回路、カレントミラー差動増幅器２０、２７に流れる電流ｉ３、ｉ１、ｉ２をいずれもオフとする。
【０１０１】
上述したように、第１の実施形態においては、メモリセルアレイ２がアクセスされる時、すなわち、電源投入時、スタンバイ状態におけるリフレッシュ時、アクティブ状態におけるリフレッシュ時、およびアクティブ状態における書込／読出時において、電圧レベル制御回路１０の各部がアクティブ状態とされ、それ以外のタイミングにおいては、電圧レベル制御回路１０の各部がインアクティブ状態とされる。これにより、レベル制御回路１０で消費される電力の節減を図っている。
一般的なＤＲＡＭにおいてはリフレッシュタイミングがシステム側で制御されるため、不規則なリフレッシュタイミングが発生することになり、長いリフレッシュ間隔が存在する。このとき電圧レベル制御回路をパワーオフしてしまうと、放電によって、データ保持が保証されるレベル以下までワードレベルが低下する可能性がある。つまり、ＤＲＡＭでは、ワードレベルを保持するために常に昇圧する必要があるため、電圧レベル制御回路も常にパワーオンとするのが一般的である。
【０１０２】
これに対し、上述した疑似ＳＲＡＭは、デバイス外部からはリフレッシュ動作が見えない仕様となっており、デバイス内部で、規則的なリフレッシュタイミングを自動的に発生する。この場合は、データ保持が保証される範囲で次のリフレッシュタイミングが発生される。つまり、電圧レベル制御回路１０をパワーオフしても、データが破壊するレベルまでのワードレベルが低下することがなく、したがって、データ保持の保証と電流削減とを両立することができる。
【０１０３】
次に本発明の第２の実施形態について図４を参照しながら説明する。この実施形態が上述した第１の実施形態と異なる点は、ロウイネーブル発生回路８において、図４に示すように、信号ＬＴの立ち上がりから一定時間Ｔだけ前に立ち上がるパルス信号ＲＰを形成し、信号ＬＴに変えてオアゲート９へ供給する点である。また、この場合、基準電圧Ｖref1を高いレベルに設定しておく。このような構成によれば、パルス信号ＲＰが立ち上がり、したがって信号ＰＬが立ち上がり、これによりラッチ１１の出力Ｌａが立ち上がると、電圧レベル制御回路１０がアクティブ状態となると共に、信号Ａが立ち上がり、これによりブースト電圧Ｖbtの昇圧が開始される。そして、電圧ＶBが基準電圧Ｖref2に達すると、信号Ａが立ち下がり、したがって、ラッチ回路１１の出力Ｌａが立ち下がり、電圧レベル制御回路１０がインアクティブ状態となる。この時点のわずか後に信号ＬＴが立ち上がり、メモリセルアレイ２のアクセスが行われる。この場合、ブースト電圧Ｖbtは既に充分にレベルアップされており、したがって、アクセス途中において電圧Ｖbtのブースト処理は必要ない。
このように、上記第２の実施形態では、信号ＬＴが立ち上がるわずか前にブースト電圧Ｖbtを基準電圧Ｖref2の高さまで上げてしまう。このような構成によっても、上記第１の実施形態と同様な効果を得ることができる。
【０１０４】
次に、本発明の第３の実施形態について図５を参照しながら説明する。この第３の実施形態においては、信号ＬＴのパルス幅を、図５に示すように、ブースト電圧Ｖbtの昇圧に必要となる時間よりわずかに大としておく。また、図１におけるラッチ回路１１を設けず、オアゲート９の出力を直接ノードＮ１に接続する。更に、第二のインバータ３７の出力を第一のインバータの入力に接続するが、ラッチ回路１１を設けないので、第二のインバータ３７の出力からの出力信号がノードＮ１にフィードバックされない。そして、オアゲート９の出力から出力された信号ＰＬを直接ノードＮ１に供給する。
【０１０５】
このような構成によれば、信号ＬＴが立ち上がると同時に、電圧レベル制御回路１０がアクティブ状態となり、電流ｉ１〜ｉ３が流れる。そして、電圧ＶBが基準電圧Ｖref1より小になるとブースト電圧Ｖbtの昇圧が開始される。また、電圧ＶBが基準電圧Ｖref2に達するとブースト電圧Ｖbtの昇圧が停止される。なお、この時点で電圧レベル制御回路１０がインアクティブ状態になることはない。次いで、信号ＬＴが立ち下がると、電流ｉ１〜ｉ３もオフとなり、電圧レベル制御回路１０がインアクティブ状態となる。
すなわち、電圧レベル制御回路１０のアクティブ状態及びインアクティブ状態は、出力信号Ａの活性状態及び非活性状態に依存せず、オアゲート９からの出力信号ＰＬのみにしたがって制御される。したがって、オアゲート９からの出力信号ＰＬにより、電圧レベル制御回路１０がインアクティブ状態になることで、電圧レベル制御回路１０で消費される電力を節減できる。
【０１０６】
次に、本発明の第４の実施形態について図６を参照しながら説明する。この第４の実施形態においては、図６に示すように、電圧レベル制御回路１０が適用されるデバイス、例えば擬似ＳＲＡＭのアクティブ状態において、オアゲート９からの出力信号ＰＬをハイレベル”Ｈ”に固定する。これにより、ラッチ回路１１の出力信号Ｌａもハイレベル”Ｈ”に固定され、したがって、擬似ＳＲＡＭのアクティブ状態にあるとき、電圧レベル制御回路１０は、常時アクティブ状態に維持され、ブースト電圧Ｖbtと基準電圧Ｖref1、Ｖref2との大小関係のみでリングオッシレータ３および昇圧回路４の動作が制御される。
そして、擬似ＳＲＡＭがスタンバイ状態に戻ると、オアゲート９からの出力信号ＰＬのハイレベル”Ｈ”固定から解除され、これにより、ラッチ回路１１の出力信号Ｌａもハイレベル”Ｈ” 固定から解除される。したがって、電圧レベル制御回路１０は、前記第１の実施形態と同様の制御を受ける。したがって、擬似ＳＲＡＭがスタンバイ状態にある時、電圧レベル制御回路１０で消費される電力を節減できる。
【０１０７】
次に、本発明の第５の実施形態について図７を参照しながら説明する。図７は同実施形態の構成を示す回路図であり、この図に示す回路は、ＤＲＡＭ、疑似ＳＲＡＭ等の内部回路４５へ供給する電圧ＶＩＮＴのレベルを制御する内部電圧レベル制御回路である。ここで、電圧ＶＩＮＴは、電源電圧ＶDDをＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６によって降圧した電圧であり、この回路は、通常、内部降圧回路といわれる。
【０１０８】
すなわち、本実施形態に係る回路は、オアゲート４８、ラッチ回路４９、カレントミラー差動増幅器５８、第一及び第二のスイッチングトランジスタ４６，６０、第一のインバータ６２、及び内部電圧レベルを供給する内部回路４５とからなる。
オアゲート４８の第一の入力には、信号ＰＬが入力される。この信号ＰＬは図２に示す信号ＰＬと同じ信号であり、パワーオンリセット信号ＰＯＲおよび信号ＬＴのオアをとった信号である。信号ＣＳはチップセレクト信号である。ラッチ回路４９の入力は、オアゲート４８の出力に接続され、オアゲート４８から出力された論理和信号の入力を受ける。ラッチ回路４９の制御端子は、インバータ６２の出力と接続され、インバータ６２からの出力信号を受ける。ラッチ回路４９は、インバータ６２からの出力信号がハイレベル”Ｈ”の時、入力された論理和信号をラッチする。一方、インバータ６２からの出力信号がロウレベル”Ｌ”の時、入力された論理和信号をスルーさせる。
【０１０９】
カレントミラー差動増幅器５８は、３つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１，５２，５３及び２つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ５４、５５とからなる。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１，５３と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ５４は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２，５３と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ５５は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。
【０１１０】
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１のゲート電極は、内部電圧ＶＩＮＴに接続され、内部電圧ＶＩＮＴが印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３のゲート電極は、ノードＮ１に接続され、ラッチ回路から出力されたラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィールドエフェクトトランジスタ５４、５５のゲート電極は、互いに接続されると共に、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１のドレインに接続される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２のゲート電極には、第一の基準電圧Ｖref1が印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２のドレインは、カレントミラー差動増幅器５８の出力に接続され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２のドレイン電圧が、カレントミラー差動増幅器５８の出力に出力電圧Ｖaとして現れる。
【０１１１】
第一及び第二のスイッチングトランジスタ４６、６０は、ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる。第二のスイッチングトランジスタ６０は、電源電圧ＶDDとノードＮ２との間に接続される。第二のスイッチングトランジスタ６０のゲート電極は、ノードＮ１に接続され、ラッチ回路４９から出力されたラッチ信号Ｌａが印加される。第一のスイッチングトランジスタ４６は、電源電圧ＶDDと内部電圧ＶＩＮＴとの間に接続され、電源電圧ＶDDから内部電圧ＶＩＮＴの電圧レベルを降圧する降圧回路を形成する。第一のスイッチングトランジスタ４６のゲート電極は、ノードＮ２を介しカレントミラー差動増幅器５８の出力に接続される。更に、第一のスイッチングトランジスタ４６のゲート電極は、インバータ６２を介して、ラッチ回路４９の制御端子に接続される。
したがって、降圧回路を形成する第一のスイッチングトランジスタ４６は、カレントミラー差動増幅器５８からの出力信号Ｖａにしたがって、そのアクティブ状態及びインアクティブ状態が制御される。
【０１１２】
ラッチ回路４９から出力されたラッチ信号Ｌａが、ハイレベル“Ｈ”のとき、カレントミラー差動増幅器５８は、アクティブ状態になり、カレントミラー差動増幅器５８出力が接続されるノードＮ２は、電源電圧ＶDDから切離され、カレントミラー差動増幅器５８の出力信号Ｖａが降圧回路を形成する第一のスイッチングトランジスタ４６のゲート電極に印加されると共に、インバータ６２を介してラッチ回路４９の制御端子にも印加される。
降圧回路を形成する第一のスイッチングトランジスタ４６がオン状態にあるとき、すなわち降圧回路がアクティブ状態にあるとき、カレントミラー差動増幅器５８の出力信号Ｖａは、ロウレベル“Ｌ”であるので、このロウレベル“Ｌ”はインバータ６２で反転され、ハイレベル“Ｈ”信号がラッチ回路４９の制御端子に印加される。よって、ラッチ回路４９の出力信号Ｌａ１は、ハイレベル“Ｈ”となり、カレントミラー差動増幅器５８は、アクティブ状態になる。つまり降圧回路がアクティブ状態にあるとき、カレントミラー差動増幅器５８もアクティブ状態になる。
【０１１３】
一方、降圧回路を形成する第一のスイッチングトランジスタ４６がオフ状態にあるとき、すなわち降圧回路がインアクティブ状態にあるとき、カレントミラー差動増幅器５８の出力信号Ｖａは、ハイレベル“Ｈ”であるので、このハイレベル“Ｈ”はインバータ６２で反転され、ロウレベル“Ｌ”信号がラッチ回路４９の制御端子に印加される。よって、ラッチ回路４９の出力信号Ｌａ１は、オアゲート９からの論理和信号をスルーし、ノードＮ１に供給する。すなわち、カレントミラー差動増幅器５８は、論理和信号がハイレベル“Ｈ”のときアクティブ状態になり、論理和信号がロウレベル“Ｌ”のときインアクティブ状態になる。つまり降圧回路がインアクティブ状態にあるときは、カレントミラー差動増幅器５８は、オアゲート９からの論理和信号にしたがってそのアクティブ状態及びインアクティブ状態が制御される。論理和信号がロウレベル“Ｌ”のとき、カレントミラー差動増幅器５８は、インアクティブ状態になるので、回路での電力消費を節減できる。
【０１１４】
次に、上記構成によるレベル制御回路の動作を図８に示すタイミングチャートを参照して更に説明する。
まず、初期状態において、ラッチ回路４９の出力信号Ｌａ１は”Ｌ”となり、この結果、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオフ、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオンとなる。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオフになると、カレントミラー差動増幅器５８がインアクティブ状態となる。また、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオンになると、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６がオフとなり、内部回路４５へ電圧供給が行われない。
【０１１５】
次に、信号ＰＬが”Ｈ”となるか、または、チップセレクト信号ＣＳが”Ｈ”になると、ラッチ４９の出力信号Ｌａ１が”Ｈ”となる。信号Ｌａ１が”Ｈ”になると、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオンとなり、カレントミラー差動増幅器５８がアクティブ状態となる。また、信号Ｌａ１が”Ｈ”になると、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオフとなる。これにより、電圧Ｖａが低下し、インバータ６２の出力が”Ｈ”となってラッチ４９がオアゲート４８の出力”Ｈ”をラッチする。
【０１１６】
以後、カレントミラー差動増幅器５８が、電圧ＶＩＮＴと基準電圧Ｖrefとを比較し、その比較結果によってＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６を制御する。すなわち、電圧ＶＩＮＴが基準電圧Ｖrefより低くなると、電圧Ｖａが低くなって、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６がオンとなり、内部回路４５に電流を供給しながら出力を充電し始める。あるレベルまで充電し、電圧ＶＩＮＴが基準電圧Ｖrefより高くなると、電圧Ｖａが上昇し、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６がオフとなり、充電が停止する。また、電圧Ｖａが一定値以上に上昇すると、インバータ６２の出力が”Ｌ”となり、ラッチ４９がスルーとなる。これにより、信号ＬＴが”Ｌ”となり、あるいは、チップセレクト信号ＣＳが”Ｌ”となった時点で信号Ｌａ１が”Ｌ”となり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオフ、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオンとなる。
【０１１７】
このように、上記第５の実施形態によれば、電圧ＶＩＮＴが基準電圧Ｖrefより大となった後、信号ＬＴまたはチップセレクト信号ＣＳが”Ｌ”になると、Ｎ・ＦＥＴ５３がオフとなり、カレントミラー差動増幅器５８に流れる電流ｉが０となる。これにより、回路電力の節減を図ることができる。
【０１１８】
なお、上記第１〜第５の実施形態はそれぞれ、本発明を疑似ＳＲＡＭ、ＤＲＡＭ等の昇圧回路、内部降圧回路に適用した場合であるが、この発明は、例えば、基板電圧レベル発生回路あるいは基板バックバイアス発生回路（ＢＢＧ回路）等にも適用することができる。
【０１１９】
次に、本発明の第６の実施形態について図9を参照しながら説明する。図9は本発明を基板バックバイアス発生回路（ＢＢＧ回路）に適用した際の回路構成の一例を示す図である。
基板バックバイアス発生回路は、外部電源電圧ＶDDとグランドレベル（ＧＮＤ）との間の電圧を用いてグランドレベルよりも低い電圧、例えば−１Ｖを内部基準電圧として発生する回路である。
【０１２０】
本発明に係る回路は、電圧レベル制御回路２０、リングオッシレータ３、昇圧回路４、リフレッシュタイミング発生回路７、バックバイアス発生回路１８、レベル判定回路１９及びオアゲート９を有する。このオアゲート９は、リフレッシュ動作時及びバックバイアス発生回路１８をアクティブ状態にする時に電圧レベル制御回路２０の各回路構成部をアクティブ状態にするため設けられる。
【０１２１】
電圧レベル制御回路２０は、回路の内部電圧としてのブースト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａを、第一及び第二の基準電圧Ｖref1、Ｖref2に基づいて発生する。リングオッシレータ３の入力側は、電圧レベル制御回路２０の出力側に接続され、内部電圧レベル制御信号Ａは、リングオッシレータ３へ入力される。リングオッシレータ３は、発振回路であり、インバータを奇数個リング状に直列接続して構成し得る。電圧レベル制御回路２０から出力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リングオッシレータ３は、アクティブ状態になり、発振出力Ｂを出力する。
【０１２２】
昇圧回路４の入力側は、リングオッシレータ３の出力側に接続され、この発振出力Ｂは昇圧回路４に入力される。昇圧回路４はチャージポンプ回路で構成し得る。昇圧回路４は、リングオッシレータ３の出力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、回路の内部電圧としてブースト電圧Ｖbtを出力する。
この回路を擬似ＳＲＡＭに適用する場合、昇圧回路４の出力側は、擬似ＳＲＡＭのワードデコーダに接続され、ブースト電圧Ｖbtはワードデコーダへ入力される。この場合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。昇圧回路４の出力は、さらに電圧レベル制御回路２０にフィードバックされる。
【０１２３】
リフレッシュタイミング発生回路７は、一定時間間隔で、メモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。この一定時間間隔は、データ保持が保証される期間内に定められる。尚、リフレッシュ信号を発生する時間間隔は、データ保持が保証される期間内であれば常に一定でなくとも良い。リフレッシュタイミング発生回路７の出力側は、オアゲート９の第一の入力に接続され、リフレッシュ信号ＳＲが第一の入力に入力される。
【０１２４】
バックバイアス発生回路１８は、第一及び第二の入力を有する。第一の入力は、昇圧回路４の出力に接続され、ブースト電圧Ｖbtの入力を受け、このブースト電圧Ｖbtを利用してグランドレベルより低いバックバイアス電圧ＶBBGを発生する。バックバイアス電圧ＶBBGは、例えばＧＮＤ−１Ｖであってもよい。バックバイアス発生回路１８の出力は、バックバイアス電圧ＶBBGを印加したい領域、例えば半導体基板に接続され、半導体基板をグランドレベルより低いバックバイアス電圧ＶBBGにする。
【０１２５】
レベル判定回路１９の入力は、バックバイアス発生回路１８の出力が接続される領域、例えば半導体基板と接続され、半導体基板の電位を検出する。レベル判定回路１９の出力は、バックバイアス発生回路１８の第二の入力に接続される。レベル判定回路１９の出力は、オアゲート９の第二の入力に接続される。
半導体基板の電位は、グランドレベルより低いバックバイアス電圧ＶBBGなので、リークにより時間変化する。すなわち半導体基板の電位は、徐々に上昇する。よって、レベル判定回路１９は、一定時間間隔で、アクティブ状態になり、半導体基板の電位を検出し、グランドレベルより低い予め決められた許容電位範囲の上限を上回った場合、判定結果Ｃをバックバイアス発生回路１８に入力し、バックバイアス発生回路１８に、半導体基板の電位を下げさせる。この判定結果Ｃは、同時にオアゲート９の第二の入力にも入力され、オアゲート９は、レベル判定回路１９からの判定結果Ｃとリフレッシュタイミング発生回路７からのリフレッシュ信号との論理和（オア）をとり、その結果を論理和信号ＰＬとして出力し、この論理和信号ＰＬを電圧レベル制御回路２０へ入力する。
【０１２６】
したがって、リフレッシュ動作が必要な時又はバックバイアス発生回路１８をアクティブ状態にする必要がある時に、電圧レベル制御回路１０がアクティブ状態になり電圧レベル制御回路２０で電力を消費するが、デバイスがスタンバイ状態にあり、かつリフレッシュ動作を行わないとき、かつバックバイアス発生回路１８がインアクティブ状態にあるとき、電圧レベル制御回路２０がインアクティブ状態になり電圧レベル制御回路２０での電力消費を抑制する。
【０１２７】
電圧レベル制御回路２０の回路構成として、図１に開示の回路構成を適用できる。すなわち、電源投入時、読出し/書込み時、並びにデバイスのアクティブ時およびスタンバイ時におけるリフレッシュ動作時のみ昇圧回路４をアクティブ状態にする。その他の場合、すなわち、スタンバイ時における非リフレッシュ動作時には、昇圧回路４をインアクティブ状態にする。この動作は、前述した通りである。
レベル判定回路１９は、既知の回路構成を適用し得る。
【０１２８】
バックバイアス発生回路１８は、1例として、図１０に示す回路構成で実現し得るが、これに限定されるものではない。
バックバイアス発生回路１８は、トランスファトランジスタのゲートを駆動する回路を、昇圧電圧で駆動するよう構成する。具体的には、バックバイアス発生回路１８は、プリチャージトランジスタＰＴ、トランスファトランジスタＴＴ、制御論理ブロックＣＬＢ、第一の電流経路Ｐ１を形成する第一の出力駆動回路Ｄ１および第一の容量Ｃ１と、第二の電流経路Ｐ２を形成する第二の出力駆動回路Ｄ２および第二の容量Ｃ２とから構成し得る。
【０１２９】
トランスファトランジスタＴＴは、ｐチャンネルＭＯＳトランジスタで構成し得る。トランスファトランジスタＴＴは、第二の電流経路Ｐ２とバックバイアス発生回路１８の出力との間に直列に接続される。トランスファトランジスタＴＴのゲートは、第一の電流経路Ｐ１を介して制御論理ブロックＣＬＢに接続される。そして、トランスファトランジスタＴＴは、ノードＧに現れる電位により、そのオン・オフ動作が制御される。
プリチャージトランジスタＰＴは、ｐチャンネルＭＯＳトランジスタで構成し得る。プリチャージトランジスタＰＴは、グランドとノードＡとの間に接続される。ノードＡは、第二の電流経路Ｐ２とトランスファトランジスタＴＴとの接点とする。プリチャージトランジスタＰＴのゲートは、制御論理ブロックＣＬＢに接続される。
【０１３０】
ここで、第一の出力駆動回路Ｄ１は、昇圧回路に接続され昇圧電圧Ｖｂｔで駆動される。一方、第二の出力駆動回路Ｄ２は、電源電圧ＶＤＤで駆動される。尚、第二の出力駆動回路Ｄ２を、電源電圧ＶＤＤに代え昇圧電圧Ｖｂｔで駆動することも場合によって可能である。すなわち第一の出力駆動回路Ｄ１の駆動電圧は、電源電圧ＶＤＤより高く、かつ第二の出力駆動回路Ｄ２の駆動電圧は、第一の出力駆動回路Ｄ１の駆動電圧を超えない範囲で、設計変更が可能である。
【０１３１】
電源電圧ＶＤＤが、低く設定された場合、例えば１.８Ｖ程度の低電源電圧を場合を例にとり、バックバイアス発生回路１８の動作を以下説明する。
プリチャージトランジスタＰＴで、ノードＡをグランドレベルすなわち０Ｖにプリチャージする。その後、第二の出力駆動回路Ｄ２を駆動し、第二の容量Ｃ２によりノードＡの電位をマイナスの電位まで下げる。具体的には−１.８Ｖ程度まで下げる。ここの時点では、ノードＧの電位は、ハイレベルにあり、トランスファトランジスタＴＴはオフ状態にある。
次に、ノードＧの電位を下げ、トランスファトランジスタＴＴをオンにして、ノードＡの負の電荷をトランスファトランジスタＴＴを介しバックバイアス発生回路１８の出力ＶＢＢＧに伝える。すなわち、出力ＶＢＢＧの電位をマイナスの電位に引き下げる。ここで、負の電荷を十分に出力ＶＢＢＧへトランスファするためには、トランスファトランジスタＴＴを十分にオンすることが重要となる。もし、トランスファトランジスタＴＴが十分にオンされない場合、ノードＡの負の電荷が、十分に出力ＶＢＢＧへトランスファされない。低電源電圧を使用する場合、トランスファトランジスタＴＴのオン能力が急激に低下し、上記問題を引起こす。この問題は、１.８Ｖ程度の低電源電圧により第一の出力駆動回路Ｄ１及び第一の容量Ｃ１を駆動しノードＧの電位を下げた場合に発生する。
【０１３２】
しかしながら、前述したように、第一の出力駆動回路Ｄ１及び第一の容量Ｃ１は、昇圧電圧により駆動されるため、トランスファトランジスタＴＴのオン能力が高まり、トランスファトランジスタＴＴは十分にオンし、よってノードＡの負の電荷が、出力ＶＢＢＧへ十分にトランスファされる。具体的には、昇圧回路により低電源電圧ＶＤＤ＝１.８Ｖを１.７Ｖだけ昇圧し、３.５Ｖの昇圧電圧で第一の出力駆動回路Ｄ１及び第一の容量Ｃ１を駆動することで、ノードＧの電位−３.５Ｖ付近まで下げることができる。
従って、トランスファトランジスタＴＴのゲートを駆動する回路を、昇圧電圧で駆動することによりトランスファトランジスタＴＴのオン能力を高め、バックバイアス発生回路１８の正常動作が可能となる。
【０１３３】
リフレッシュ動作の周期は、半導体基板の電位が、バックバイアス発生回路１８によりバックバイアス電圧ＶBBGまで下げられてから、グランドレベルより低いバックバイアス電圧ＶBBG許容電位範囲の上限を上回るまでの時間間隔に比較して、そのオーダーが異なる程非常に短い。
更に、レベル判定回路１９がアクティブ状態となる期間および昇圧回路４がアクティブ状態となる期間は、リフレッシュ動作の周期に比較して、そのオーダーが異なる程非常に短い。
したがって、本回路構成を適用することによる基板に流れる基板電流の増加は、ほぼゼロに近く無視できるほどである。
【０１３４】
また、上記実施形態はいずれも半導体記憶装置に関する実施形態であるが、本発明は半導体記憶装置に限らず、外部電圧から内部電圧生成し、その内部電圧を制御する各種の電子回路に適用可能である。
また、本発明は、上記各実施形態の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、外部電源電圧から発生される内部電圧レベルを検出して制御する電圧レベル制御回路を、必要時のみ活性化し、それ以外の時には非活性にするので、電圧レベル制御回路での消費電力を低減することができる。
また、従来の半導体記憶装置より消費電力を低減することができ、特に、疑似ＳＲＡＭに適用した場合に好適である。
すなわち、システム側からの制御を受けずに、半導体記憶装置の内部で能動的にリフレッシュを行う半導体記憶装置において、特に、リフレッシュのみが行われるスタンバイ状態における電圧レベル制御回路での消費電力を節減することができる。したがって、疑似ＳＲＡＭ等、内部リフレッシュが行われる半導体記憶装置に用いると好適である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による電圧レベル制御回路の構成を示す回路図である。
【図２】同電圧レベル制御回路を用いた疑似ＳＲＡＭの要部の構成を示すブロック図である。
【図３】同実施形態の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態による電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施形態による電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第４の実施形態による電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【図７】本発明の第５の実施形態による電圧レベル制御回路の構成を示す回路図である。
【図８】同実施形態の動作を説明するためのタイミングチャートである。
【図９】本発明の第６の実施形態による電圧レベル制御回路をバックバイアス発生回路とともに用いる場合の回路構成を示すブロック図である。
【図１０】本発明の第６の実施形態による電圧レベル制御回路で使用するバックバイアス発生回路の回路図である。
【図１１】従来のＤＲＡＭの要部の構成を示すブロック図である。
【図１２】同ＤＲＡＭの動作を説明するためのタイミングチャートである。
【図１３】従来のＳＲＡＭの要部の構成を示すブロック図である。
【図１４】同ＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１５】従来の疑似ＳＲＡＭの要部の構成を示すブロック図である。
【図１６】同疑似ＳＲＡＭの動作を説明するためのタイミングチャートである。
【符号の説明】
２  メモリセルアレイ
３  リングオッシレータ
４  昇圧回路
５  ワードデコーダ
６  ロウデコーダ
７  リフレッシュタイミング発生回路
８  ロウイネーブル発生回路
９  オアゲート
１０  電圧レベル制御回路
１１  ラッチ
１２、１３  抵抗
１７、２４  ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
１８  バックバイアス発生回路
１９  レベル判定回路
２０、２７  カレントミラー差動増幅器
４８  オアゲート
４９  ラッチ
５３  ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
５８  カレントミラー差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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