(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第２の半導体層の表面から前記第１の半導体層に達するように形成された第１導電型の第３の半導体層と、
前記第２の半導体層の表面から所定の深さまで形成された溝の底部の周辺部に形成された第２導電型の第４の半導体層と、
前記溝の内部に埋め込まれて前記第４の半導体層と電気的に接続され、前記第２の半導体層とショットキー接合を形成する第１の主電極と、
前記第１の半導体層に電気的に接続された第２の主電極
とを具備することを特徴とする電力用半導体装置。
【請求項２】
前記溝の深さと前記第１の主電極・第３の半導体層間の距離との比が１．１以上であることを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
前記第４の半導体層と前記第１の半導体層との間の距離が、前記第１の主電極・第３の半導体層間の距離よりも短いことを特徴とする請求項１または２記載の電力用半導体装置。
【請求項４】
前記第４の半導体層は、前記溝の内部の第１の対をなす相対する側壁部の周辺部まで延びるように形成されており、前記第１の主電極は、前記溝の内部の第２の対をなす相対する側壁部で前記第２の半導体層とショットキー接合を形成していることを特徴とする請求項１乃至３のいずれか１項に記載の電力用半導体装置。
【請求項５】
前記溝は、その長さ方向において間欠的に分断された島状に形成されていることを特徴とする請求項４記載の電力用半導体装置。
【請求項６】
前記第２の半導体層および前記第３の半導体層の各表面に形成された絶縁膜をさらに具備し、前記第１の主電極が前記絶縁膜の表面を覆っていることを特徴とする請求項１乃至５のいずれか１項に記載の電力用半導体装置。
【請求項７】
前記第３の半導体層は、前記溝の内部の前記第１の主電極および第４の半導体層を囲むように形成されている前記第２の半導体層の外周を取り囲むように形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の電力用半導体装置。
【請求項８】
前記第３の半導体層は、多結晶半導体で形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の電力用半導体装置。
【請求項９】
前記第１の主電極は、前記溝の内部に堆積された後に高温熱処理を加えられることにより前記半導体層へ拡散し、金属蒸着面よりも半導体層側でショットキー接合が形成される金属で形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の電力用半導体装置。
【請求項１０】
前記金属は、Ｃｏ、Ｎｉ、Ｐｔ、Ｖのいずれかが用いられていることを特徴とする請求項９記載の電力用半導体装置。
【請求項１１】
前記第２の半導体層の内部で深さ方向において前記第２の半導体層における前記ショットキー電極と前記第３の半導体層との間の部分に周期的に埋め込まれた第１導電型の第５の半導体層および第２導電型の第６の半導体層を含むスーパージャンクション構造が設けられたことを特徴とする請求項１乃至１０のいずれか１項に記載の電力用半導体装置。
【請求項１２】
前記第４の半導体層と前記第１の半導体層との間で前記第３の半導体層側に延在するように設けられた第２導電型の第７の半導体層をさらに具備することを特徴とする請求項１乃至１０のいずれか１項に記載の電力用半導体装置。
【請求項１３】
前記第２の半導体層において前記溝の側壁部付近に隣接する部分の不純物濃度をそれ以外の部分の不純物濃度よりも低くしたことを特徴とする請求項１２記載の電力用半導体装置。
【請求項１４】
同一半導体チップ上に、ＭＯＳＦＥＴの形成領域と請求項１乃至１３のいずれか１項に記載の構造を有するＳＢＤの形成領域が絶縁分離されて配置されていることを特徴とする電力用半導体装置。
【請求項１５】
前記第２の半導体層の表面に前記第１の主電極に接するように形成された第２導電型の第８の半導体層と、
前記第８の半導体層の表面に前記第１の主電極に接するように形成された第１導電型の第９の半導体層と、
前記第９の半導体層と前記第２の半導体層との間の前記第８の半導体層の表層部上にゲート絶縁膜を介して形成されたＭＯＳＦＥＴのゲート電極をさらに具備することを特徴とする請求項１乃至１３のいずれか１項に記載の電力用半導体装置。
【請求項１６】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の表面から所定の深さまで形成され、前記第２の半導体層よりも不純物濃度が高い第２導電型の第３の半導体層と、
前記第２の半導体層の表面から前記第１の半導体層に達するように形成された溝の内部に埋め込まれて前記第１の半導体層と電気的に接続され、前記第２の半導体層とショットキー接合を形成するショットキー電極と、
前記第２の半導体層および前記第３の半導体層の各表面に形成された絶縁膜と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記絶縁膜に形成されたコンタクトホールを通じて前記第３の半導体層に電気的に接続された第２の主電極
とを具備することを特徴とする電力用半導体装置。
【請求項１７】
前記ショットキー電極の深さは、当該ショットキー電極と前記第３の半導体層との間の距離よりも大きいことを特徴とする請求項１６記載の電力用半導体装置。
【請求項１８】
前記第２の半導体層の内部で深さ方向において前記第２の半導体層における前記ショットキー電極と前記第３の半導体層との間の部分に周期的に埋め込まれた第１導電型の第４の半導体層および第２導電型の第５の半導体層を含むスーパージャンクション構造が設けられたことを特徴とする請求項１６または１７記載の電力用半導体装置。
【請求項１９】
前記ショットキー電極は、前記第２の半導体層の外周を取り囲むように形成されていることを特徴とする請求項１６乃至１８のいずれか１項に記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置に係り、特にショッキーバリアダイオード（ＳＢＤ）の構造に関するもので、ＳＢＤ、ＳＢＤ搭載ＭＯＳパワートランジスタなどに使用されるものである。
【０００２】
【従来の技術】
ＳＢＤのオン電圧は、ショットキー障壁高さと電子が走行するドリフト層（伝導層）の電圧降下で決まり、それを下げるには、ショットキー障壁高さの低い金属を用いるか、ドリフト層の抵抗を下げる必要がある。
【０００３】
しかし、ショットキー障壁高さの低い金属を用いると、ダイオードの逆方向リーク電流が増加してしまう。また、ドリフト層の抵抗は、耐圧とトレードオフの関係があり、このトレードオフは材料により決まる。材料を変更せずにドリフト層の抵抗を下げるには、チップ面積を大きくする必要がある。
【０００４】
【発明が解決しようとする課題】
上記したように従来のＳＢＤは、オン電圧を低減しようとすると逆方向リーク電流の増加による逆方向特性の劣化や耐圧の劣化によるチップ面積の増大が伴ってしまうという問題があった。
【０００５】
本発明は上記の問題点を解決すべくなされたもので、ＳＢＤの逆方向特性の劣化やチップ面積の増大を伴わずに、ドリフト層の抵抗を下げ、オン電圧を低減し得る電力用半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層の表面から前記第１の半導体層に達するように形成された第１導電型の第３の半導体層と、前記第２の半導体層の表面から所定の深さまで形成された溝の底部の周辺部に形成された第２導電型の第４の半導体層と、前記溝の内部に埋め込まれて前記第４の半導体層と電気的に接続され、前記第２の半導体層とショットキー接合を形成する第１の主電極と、前記第１の半導体層に電気的に接続された第２の主電極とを具備することを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一符号を付している。
【０００８】
＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態に係るＳＢＤの一部を模式的に示す断面図である。ここでは、ＳＢＤを形成する多数のＳＢＤセルのうちの１個分を取り出して示している。
【０００９】
図１（ｂ）は、同図（ａ）のＳＢＤのレイアウトパターンの一部を示す平面図である。
【００１０】
図１（ａ）、（ｂ）に示すＳＢＤにおいては、第１の半導体層であるｎ＋基板１上に第２の半導体層として形成されたｎ−ドリフト層２の表面の一部からｎ＋基板１まで達するようにｎ＋層３が形成されている。
【００１１】
また、上記ｎ−ドリフト層２の表面の一部から所定の深さまで形成された溝（トレンチ）の底部にはガードリングの役目をするｐ層４が形成されており、溝の内部には、ｎ−ドリフト層２に対してショットキー接合を形成するショットキー電極５が埋め込まれている。そして、ｎ＋基板表面にはオーミック電極６が形成されている。
【００１２】
前記ｎ−ドリフト層２は、例えば、約１０μｍの厚さで、１×１０16ｃｍ-3の不純物濃度を有する。前記ｎ＋層３は、例えば、約１×１０20ｃｍ-3の不純物濃度を有する多結晶シリコンで幅が１μｍのストライプ状に形成されている。
【００１３】
前記ガードリング用のｐ層４は、例えば接合深さが１μｍで形成されており、ショットキー電極５は、例えば、深さが７．５μｍで幅が１μｍのストライプ状に形成されている。
【００１４】
上記したようにｎ−ドリフト層２の表面部の溝内にｎ＋基板１まで達するｎ＋層３とｎ−ドリフト層２の中間まで達するショットキー電極５を形成し、ｎ＋基板１およびｎ＋層３に電気的に接続されているオーミック電極６を基板表面に形成した横型構造のＳＢＤを構成している。
【００１５】
このような横型構造のＳＢＤによれば、通常の縦型ＳＢＤと比べて逆方向特性は変化しない。しかも、チップ面積とは独立に溝の深さによりドリフト層に接合するショットキー電極の面積が決まり、溝を深くすることによりショットキー電極の面積を増やし、ドリフト層の抵抗を下げることが可能となり、低いオン電圧を実現することができる。
【００１６】
因みに、上記実施形態のＳＢＤによれば、例えば４０Ｖ程度の耐圧を保持したまま、チップ面積を増加させずに、ドリフト層の抵抗を通常の縦型ＳＢＤの半分程度に下げることができる。
【００１７】
＜第２の実施形態＞
第２の実施形態に係るＳＢＤは、図１（ａ）、（ｂ）を参照して前述した第１の実施形態に係るＳＢＤと構造は同一である。
【００１８】
図２は、本発明の第２の実施形態に係るＳＢＤのトレンチの深さｄとｎ−ドリフト層２のオン抵抗の関係の一例を示す特性図である。
【００１９】
図２に示すように、トレンチの深さ（Schottky接合の深さ）ｄを深くしていくと、ｎ−ドリフト層２の断面積が増えたことになり、ｎ−ドリフト層２の抵抗は小さくなる。この場合、トレンチ深さｄと、ショットキー電極５とｎ＋層３との距離（ｎ−ドリフト層２の長さ）ａの比を１．１以上とすることにより、ドリフト層断面積を大きくでき、ｎ−ドリフト層２のオン抵抗が通常の縦型ＳＢＤよりも低くなり、低オン電圧化に有効となる。
【００２０】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るＳＢＤの一部を模式的に示す断面図である。
【００２１】
このＳＢＤは、図１（ａ）、（ｂ）を参照して前述した第１の実施形態に係るＳＢＤと基本構造は同一であるが、ガードリングｐ層４とｎ＋基板１との距離がガードリングｐ層４とｎ＋層３との距離よりも近い構造となっている点に特徴がある。
【００２２】
このような構造によれば、高電圧印加時にはガードリングｐ層４とｎ＋基板１との間の電界が高くなり、アバランシェ降伏が起きる。この降伏時に発生するホールと電子はそれぞれガードリングｐ層４とｎ＋基板１に速やかに流れ込み、ショットキー接合には影響を及ぼさないので、アバランシェ耐量が確保される。
【００２３】
＜第４の実施形態＞
図４（ａ）は、本発明の第４の実施形態に係るＳＢＤにおけるショットキー電極およびガードリングｐ層とｎ＋層３の１組を含む一部を取り出して模式的に示す斜視図である。
【００２４】
図４（ｂ）は、同図（ａ）中のＡ−Ａ´線に沿う断面構造を模式的に示す断面図である。
【００２５】
図４（ｃ）は、同図（ａ）中のＢ−Ｂ´線に沿う断面構造を模式的に示す断面図である。
【００２６】
図４（ａ）、（ｂ）、（ｃ）に示すＳＢＤは、図１（ａ）、（ｂ）を参照して前述した第１の実施形態に係るＳＢＤと比べて、基本構造は同一であるが、ガードリングｐ層４が溝の内部の第１の対をなす相対する側壁部の周辺部まで延びるように形成されている点が異なる。
【００２７】
したがって、ストライプ状に形成されているショットキー電極５は、溝の内部の第２の対をなす相対する側壁部でｎ−ドリフト層２とショットキー接合を形成している。
【００２８】
このようにショットキー電極５の底面部および一対の側端面部を囲むようにガードリングｐ層４を形成することにより、ショットキー電極５の底面・側端面の角部にショットキー接合が形成されなくなるので、ショットキー電極５の端部の電界集中を避け、逆方向リーク電流の増大を抑制することが可能になる。
【００２９】
＜第５の実施形態＞
図５（ａ）は、本発明の第５の実施形態に係るＳＢＤにおけるショットキー電極およびガードリングｐ層の一部を取り出して模式的に示す斜視図である。
【００３０】
図５（ｂ）は、同図（ａ）中のＡ−Ａ´線に沿う断面構造を模式的に示す断面図である。
【００３１】
図５（ａ）、（ｂ）に示すＳＢＤは、図４（ａ）、（ｂ）を参照して前述した第４の実施形態に係るＳＢＤと比べて、溝がその長さ方向において間欠的に分断された島状に形成されており、それに対応して溝に埋め込まれているショットキー電極５およびその底面部および一対の側端面部を囲むガードリングｐ層４も島状に形成されている点が異なる。
【００３２】
したがって、第４の実施形態のようにショットキー電極５をストライプ状に連続的に形成するよりも、ショットキー接合の面積が減少するので、逆方向リーク電流を減少することが可能になる。この際、第４の実施形態のようにショットキー電極５をストライプ状に連続的に形成するよりもショットキー電極５の面積が減少するので、広がり抵抗が増加し、ドリフト層の抵抗は微増するという犠牲が生じるが、前記した逆方向リーク電流の減少効果は十分に大きい。
【００３３】
＜第６の実施形態＞
図６（ａ）は、本発明の第６の実施形態に係るＳＢＤにおけるショットキー電極５およびガードリングｐ層４の一部を取り出して模式的に示す斜視図である。
【００３４】
図６（ｂ）は、同図（ａ）中のＡ−Ａ´線に沿う断面構造を模式的に示す断面図である。
【００３５】
図６（ａ）、（ｂ）に示すＳＢＤは、図５（ａ）、（ｂ）を参照して前述した第４の実施形態に係るＳＢＤと比べて、基本構造は同一であるが、ストライプ方向における島状のショットキー電極５が高密度で配列されており、その配列方向において隣り合うガードリングｐ層４の一端部同士が連なるように形成されている点が異なる。
【００３６】
したがって、リーク電流の抑制に関しては第５の実施形態と同様な効果が得られ、第５の実施形態と比べて、ショットキー電極５の面積が増加するので広がり抵抗を小さくすることができ、ドリフト層の抵抗の増加を抑制することが可能になる。
【００３７】
＜第７の実施形態＞
図７は、本発明の第７の実施形態に係るＳＢＤの一部を模式的に示す断面図である。
【００３８】
このＳＢＤは、図１（ａ）、（ｂ）を参照して前述した第１の実施形態に係るＳＢＤと基本構造は同一であるが、ｎ−ドリフト層２とｎ＋層３の各表面に形成された絶縁膜７上にもショットキー電極５が形成されている点に特徴がある。
【００３９】
このようにショットキー電極５が絶縁膜７を介してｎ−ドリフト層２とｎ＋層３の各表面上を覆うように形成されている構造によれば、絶縁膜７上のショットキー電極５がフィールドプレートの役目をするので、耐圧を十分に確保し、リーク電流を抑制することが可能になる。
【００４０】
因みに、耐圧４０Ｖの素子の場合、絶縁膜７として例えば厚さが１００ｎｍの酸化膜で形成することができる。
【００４１】
＜第８の実施形態＞
図８は、本発明の第８の実施形態に係るＳＢＤの一部を取り出して模式的に示す断面図である。
【００４２】
このＳＢＤは、図４を参照して前述した第４の実施形態に係るＳＢＤと比べて、基本構造は同一であるが、ショットキー電極５およびその側端部のガードリングｐ層４を囲むように形成されているｎ−ドリフト層２の外周を取り囲むようにｎ＋層３が形成されている点が異なる。
【００４３】
このようにｎ＋層３が素子の外周を取り囲む構造によれば、素子の終端部処理が不要となり、チップ面積を有効に使用することが可能になる。
【００４４】
＜第９の実施形態＞
図９（ａ）乃至（ｇ）は、第９の実施形態に係るＳＢＤのプロセスフローの一部を模式的に示す断面図である。
【００４５】
まず、ｎ＋基板１上にｎ−ドリフト層２が形成された元基板を形成し、全面にマスク材のパターン９１を形成し、表面の一部からｎ＋基板１まで達する溝９２を選択的に形成し、この溝９２内をｎ＋にドーピングされた多結晶シリコン（ｎ＋層）３で埋め込む。
【００４６】
次に、全面に例えば酸化膜７のパターンを形成し、ｎ−ドリフト層２の中間深さまで達する溝９３を選択的に形成し、上面からｐ型不純物のイオン注入を行う。この際、酸化膜７がイオン注入をブロックするマスクとなるので、溝９３の底面周辺部のみに選択的にガードリングｐ層４が形成される。
【００４７】
そして、ショットキー電極５を形成するための金属を全面に堆積するとともに溝９３内に埋め込み、最後に裏面にカソード電極６を形成する。
【００４８】
上記したように、前記ｎ＋層３を形成する際、溝９２内の埋め込み材料に多結晶シリコンを用いることにより埋め込みが容易となる。これに対して、溝９２を形成した後に上面からイオン注入を行い、拡散してもよいが、ｎ−ドリフト層２に対してｎ＋層３が占める割合が大きくなる。
【００４９】
また、ｎ＋層３を形成する際、溝９２を形成した後に斜め方向からイオン注入を行って溝９２の内壁に沿ってｎ＋層３を形成し、さらに溝９２内を絶縁物もしくは金属で埋め込んでもよい。
【００５０】
なお、前記溝を形成する際、ドライエッチングを用いてもアルカリ系エッチャントを用いたウェットエッチングでもよいが、ショットキー電極埋め込み用の溝９３を形成する際にドライエッチングを用いると、溝９３の内壁にエッチングのダメージにより欠陥が発生する。このままの状態でショットキー電極金属を蒸着してショットキー接合を形成すると、ショットキー接合面に含まれる欠陥に起因して逆方向リーク電流が増加してしまう。
【００５１】
そこで、本発明において溝を形成する際にドライエッチングを用いる場合は、エッチングで発生した欠陥を含むエッチング表面をショットキー接合面とせず、エッチング表面の結晶欠陥を取り除くために、溝９３内に蒸着されたショットキー電極金属を熱処理によりシリコン内に拡散させ、エッチング面でなくシリコン内側にショットキー接合面を形成する。これにより、欠陥の少ないショットキー接合を形成し、エッチングダメージによる逆方向リーク電流の増加を抑制することが可能になる。
【００５２】
なお、金属のシリコン内部への拡散の度合いは金属の種類により決まるので、ショットキー電極金属としては、高温熱処理を加えることで金属蒸着面からシリコン内部への拡散が生じ、且つ、ショットキー接合を形成することが可能なＣｏ、Ｎｉ、Ｖ、Ｐｔ等のいずれかを用いることが望ましい。
【００５３】
＜第１０の実施形態＞
図１０は、本発明の第１０の実施形態に係るＳＢＤの一部を取り出して模式的に示す断面図である。
【００５４】
このＳＢＤは、例えば図１を参照して前述した第１の実施形態に係るＳＢＤなどと比べて、ドリフト層にスーパージャンクション（超接合）構造と呼ばれるリサーフ構造を埋め込んだ構造を有する点が異なる。
【００５５】
即ち、ｎ−ドリフト層２上のショットキー電極５とｎ＋層３の間との間で、ｎ−ドリフト層２よりも高不純物濃度のｎ層８およびｐ層９が深さ方向において周期的に形成されている。
【００５６】
このようにドリフト層部分にｎ−ドリフト層２よりも高濃度のｎ層８を有するスーパージャンクション構造によれば、ドリフト層の抵抗をさらに下げることができるので、図２を参照して前述したショットキー電極埋め込み用の溝の深さｄとドリフト層の距離ａの比を１．１以下としても、通常の縦型ＳＢＤよりもオン抵抗を小さくすることが可能になる。
【００５７】
＜第１１の実施形態＞
図１１は、本発明の第１１の実施形態に係るＳＢＤの一部を取り出して模式的に示す断面図である。
【００５８】
このＳＢＤは、例えば図１を参照して前述した第１の実施形態に係るＳＢＤなどと比べて、ｎ−ドリフト層２の上部をｎ層１０、下部をｐ−層１１に変更した点が異なる。
【００５９】
このような構造によれば、ガードリングｐ層４とｎ層１０とのｐｎ接合面よりもｐ−層１１とｎ＋基板１およびｎ層３とのフラットな接合面を大きくすることができるので、電界集中を避け、耐量を増加することが可能である。
【００６０】
＜第１２の実施形態＞
図１２は、本発明の第１２の実施形態に係るＳＢＤの一部を取り出して模式的に示す断面図である。
【００６１】
このＳＢＤは、図１１を参照して前述した第１１の実施形態に係るＳＢＤと比べて、ｎ層１０のうちでショットキー電極埋め込み用の溝の側壁部付近を不純物濃度が低いｎ−層１２に変更した点が異なる。
【００６２】
このような構造によれば、ショットキー接合面に含まれる欠陥に起因する逆方向リーク電流を一層抑制することが可能である。
【００６３】
なお、図１を参照して前述した第１の実施形態に係るＳＢＤについても、ショットキー電極埋め込み用の溝の側壁部付近を不純物濃度が低いｎ−層に変更しても、ショットキー接合面に含まれる欠陥に起因する逆方向リーク電流を抑制することが可能である。
【００６４】
＜第１３の実施形態＞
ＭＯＳＦＥＴをスイッチング電源やインバータなどに応用する際、ＭＯＳＦＥＴとＳＢＤを同一半導体チップ上に形成する場合がある。
【００６５】
この場合、例えば図１３に示す平面図のように、半導体チップ１３上に前記各実施形態で説明したようなＳＢＤの領域１３１とＭＯＳＦＥＴの領域１３２とを絶縁分離して配置することが可能である。
【００６６】
＜第１４の実施形態＞
ＭＯＳＦＥＴとＳＢＤを同一半導体チップ上で上下方向に重ねて形成するとともに両者を接続して使用する場合には、例えば図１４に示す断面図のように、ｎ−ドリフト層２に溝を形成して電極５およびｎ＋層３を埋め込み、ｎ−ドリフト層２の下部をＳＢＤ領域、上部をＭＯＳＦＥＴ領域に割り当てる。
【００６７】
ｎ−ドリフト層２の表層部で溝内に埋め込まれた電極５とｎ＋層３との間の領域内に選択的にＭＯＳＦＥＴの例えばＰウエル領域１４を形成し、その表層部で電極５に隣接するようにＭＯＳＦＥＴのドレインまたはソースとなるｎ＋領域１５を形成する。そして、このｎ＋領域１５とｎ−ドリフト層２との間のＰウエル領域表層部（チャネル領域）上にゲート絶縁膜１６を介してゲート電極１７を形成する。したがって、電極５の下部をＳＢＤのショットキー電極、上部をＳＢＤとＭＯＳＦＥＴとの接続配線として用いている。
【００６８】
＜第１５の実施形態＞
図１５は、本発明の第１５の実施形態に係るＳＢＤの一部を取り出して模式的に示す断面図である。
【００６９】
このＳＢＤは、例えば図７を参照して前述したＳＢＤと比べて、横型構造である点は同じであるが、基本構造が若干異なる。
【００７０】
即ち、ｐ基板１８上にｎ−ドリフト層２が形成され、その表面の一部からｐ基板１８まで達するように形成された溝にショットキー電極５が埋め込まれている。このショットキー電極５は、ｎ−ドリフト層２に対してショットキー接合を形成し、ｐ基板１８に対して電気的に接続されており、このｐ基板１８の裏面にはアノード電極１９が形成されている。
【００７１】
そして、前記ｎ−ドリフト層２の表面の一部から中間の深さまで形成された溝にｎ＋層３が埋め込まれており、ｎ−ドリフト層２とｎ＋層３の各表面に形成された絶縁膜２０上にカソード電極６が形成されており、このカソード電極６は前記絶縁膜２０に形成されたコンタクトホールを通じてｎ＋層３に電気的に接続されている。
【００７２】
このような構造によれば、ショットキー電極５とｐ基板１８との平坦な部分にダイオードの接合面が形成されるので、電界集中が発生し難くなり、かつ、ショットキー接合に加わる電界を小さくすることができ、逆方向リーク電流を抑制することが可能になる。
【００７３】
図１６（ａ）は、図１５のＳＢＤのレイアウトパターンの一部を示す平面図である。
【００７４】
図１６（ｂ）は、同図（ａ）中のＡ−Ａ´線に沿う断面構造を模式的に示す断面図である。
【００７５】
図１６（ａ）、（ｂ）に示すＳＢＤは、ｎ−ドリフト層２の外周を取り囲むようにショットキー電極５が形成されている。
【００７６】
このようにショットキー電極５が素子の外周を取り囲む構造によれば、アノード電極１９と同電位になるショットキー接合で素子の外周が囲まれるので、素子の終端部構造が不要となり、素子面積の有効利用を図ることが可能になる。
【００７７】
なお、図２に示したＳＢＤと同様に、ショットキー電極５の深さをショットキー電極５とｎ＋層３との間の距離よりも大きくすることにより、高電圧印加時にアバランシェ降伏がｎ＋層３とｐ基板１８との間で生じ、ホールが速やかにｐ基板１８に流れ込むようになり、アバランシェ耐量を確保することが可能になる。
【００７８】
また、ショットキー電極５とｎ＋層３との間にスーパージャンクション構造を設けることにより、オン抵抗をさらに低くすることが可能になる。
【００７９】
＜第１６の実施形態＞
図１７は、本発明の第１６の実施形態に係るＳＢＤの一部を取り出して模式的に示す断面図である。
【００８０】
このＳＢＤは、例えば図７を参照して前述したＳＢＤと比べて、横型構造である点は同じであるが、アノード電極１９とカソード電極６の両方が基板上面に取り出されている点が異なる。
【００８１】
即ち、ｎ−層２の表面の一部からそれぞれ中間の深さまで形成された溝にショットキー電極５およびｎ＋層３が埋め込まれており、ｎ−層２とｎ＋層３の各表面に形成された絶縁膜２０上にアノード電極１９とカソード電極６が形成されている。アノード電極１９は絶縁膜２０に形成されたコンタクトホールを通じてショットキー電極５に電気的に接続されており、カソード電極６は絶縁膜２０に形成されたコンタクトホールを通じてｎ＋層３に電気的に接続されている。
【００８２】
このような構造によれば、基板裏面より電極を取り出す必要がなくなり、高濃度のｎ＋基板上にｎ−層をエピタキシャル成長させた半導体ウエハを用いる必要がない。
【００８３】
また、化合物半導体を用いてＳＢＤを形成する場合は、半絶縁性基板上にｎ−層２を形成しても上記構造を実施することが可能である。
【００８４】
なお、本発明は、前記各実施形態に限定されるものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、ショットキー電極５やｎ＋層３およびそれらが埋め込まれている溝の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００８５】
また、半導体としては、シリコン（Ｓｉ）を用いた場合を説明したが、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンド（Ｃ）を用いることができる。
【００８６】
【発明の効果】
上述したように本発明の電力用半導体装置によれば、ＳＢＤの逆方向特性の劣化やチップ面積の増大を伴わずに、ドリフト層の抵抗を下げ、オン電圧を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＳＢＤの一部を示す断面図および平面図。
【図２】本発明の第２の実施形態に係るＳＢＤのショットキー電極の深さｄとｎ−ドリフト層のオン抵抗の関係の一例を示す特性図。
【図３】本発明の第３の実施形態に係るＳＢＤの一部を示す断面図。
【図４】本発明の第４の実施形態に係るＳＢＤにおけるショットキー電極およびガードリングｐ層とｎ＋層の１組を含む一部を示す斜視図および図中のＡ−Ａ´線、Ｂ−Ｂ´線に沿う断面図。
【図５】本発明の第５の実施形態に係るＳＢＤにおけるショットキー電極およびガードリングｐ層の一部を示す斜視図および図中のＡ−Ａ´線に沿う断面図。
【図６】本発明の第６の実施形態に係るＳＢＤにおけるショットキー電極およびガードリングｐ層の一部を示す斜視図および図中のＡ−Ａ´線に沿う断面図。
【図７】本発明の第７の実施形態に係るＳＢＤの一部を示す断面図。
【図８】本発明の第８の実施形態に係るＳＢＤの一部を示す断面図。
【図９】本発明の第９の実施形態に係るＳＢＤのプロセスフローの一部を示す断面図。
【図１０】本発明の第１０の実施形態に係るＳＢＤの一部を示す断面図。
【図１１】本発明の第１１の実施形態に係るＳＢＤの一部を示す断面図。
【図１２】本発明の第１２の実施形態に係るＳＢＤの一部を示す断面図。
【図１３】本発明の第１３の実施形態に係るＳＢＤとＭＯＳＦＥＴが同一チップ上に形成されている半導体装置を概略的に示す平面図。
【図１４】本発明の第１３の実施形態に係るＳＢＤとＭＯＳＦＥＴが同一半導体チップ上で上下方向に重ねられて形成されるとともに両者が接続されている半導体装置の一部を概略的に示す断面図。
【図１５】本発明の第１５の実施形態に係るＳＢＤの一部を示す断面図。
【図１６】図１５のＳＢＤのレイアウトパターンの一部を示す平面図および図中のＡ−Ａ´線に沿う断面図。
【図１７】本発明の第１６の実施形態に係るＳＢＤの一部を断面図。
【符号の説明】
１…ｎ＋基板（第１の半導体層）、
２…ｎ−ドリフト層（第２の半導体層）、
３…ｎ＋層（第３の半導体層）、
４…ガードリングｐ層（第４の半導体層）、
５…ショットキー電極（第１の主電極）
６…オーミック電極（第２の主電極）、
７…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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