(57)【特許請求の範囲】
【請求項１】
基板、
前記基板上に形成された第１ワードライン、
前記基板上に形成された第２ワードライン、
前記基板上に形成された第１ビットライン、
前記基板上に形成された第２ビットライン、
前記基板上に形成されて前記第１ワードラインがアクセスされる時ターンオンされ、前記第１ビットラインに載せたデータをパスさせる第１パス手段、
前記基板上に形成されて前記第１パス手段から出力されたデータを保存する蓄積手段、
前記基板上に形成されて前記第２ワードラインがアクセスされる時ターンオンされ、前記蓄積手段に保存されたデータを前記第２ビットラインに伝達する第２パス手段、及び
前記基板上に形成されて前記蓄積手段に基板電圧を供給する供給手段を備え、
前記第１パス手段、前記第２パス手段及び前記蓄積手段は第２導電型ＭＯＳトランジスタであり、
前記供給手段は第１導電型不純物領域を備えたディプリーション第２導電型ＭＯＳトランジスタであり、
前記第１パス手段のゲート、ソース及びドレインは、各々前記第１ワードライン、前記第１ビットライン及び前記蓄積手段のゲートに連結され、
前記第２パス手段のゲート、ソース及びドレインは、各々前記第２ワードライン、前記第２ビットライン及び前記蓄積手段のドレインに連結され、
前記蓄積手段のソースは前記供給手段のソースに連結され、
前記供給手段のゲートは前記第１ワードラインに連結されて、
前記供給手段のドレインの一部に前記第１導電型の不純物領域が形成され前記第１導電型不純物領域に前記基板電圧が連結される
半導体デバイス。
【請求項２】
前記第１パス手段の前記ドレインと前記蓄積手段の前記ゲート間にキャパシタが形成される
請求項１記載の半導体メモリデバイス。
【請求項３】
前記第２パス手段のドレインと前記蓄積手段のドレインが共通である
請求項２記載の半導体メモリデバイス。
【請求項４】
基板、
前記基板において、隣接する４個の単位セルにより限定された領域の中央部分に配置された胴体と前記胴体から前記４個の単位セルのそれぞれの領域へ伸張する分岐を持つ第１導電型の第１アクティブ領域、
前記第１アクティブ領域と所定距離をおいて離隔されており、隣接する２個の単位セル領域にかけて配置された第１導電型の第２アクティブ領域、
前記胴体に形成された第２導電型のディプリーション領域、
前記ディプリーション領域の中央部分に形成された基板と同じ導電型を持つ第１導電型の基板電極領域、
前記第１アクティブ領域の前記分岐に形成された蓄積手段、
前記第１アクティブ領域の前記分岐に形成され前記蓄積手段と連結された第２パス手段、
前記基板電極領域を含む前記ディプリーション領域に形成され前記基板電極領域を介して基板電圧を前記蓄積手段に供給する供給手段、及び
前記第２アクティブ領域に形成され前記蓄積手段と連結される第１パス手段を備え、
前記第２パス手段は、前記第１アクティブ領域を横切る第１ゲートと、前記第１ゲート両側の前記第１アクティブ領域に形成された第２導電型の第１ソース及び第１ドレインとを備えた第２導電型ＭＯＳトランジスタであり、
前記供給手段は、前記ディプリーション領域及び前記第２アクティブ領域を横切る第２ゲートと、前記第２ゲート両側の前記ディプリーション領域に形成された第２導電型の第２ソース及び第２ドレインとを備えたディプリーション第２導電型ＭＯＳトランジスタであり、
前記基板電極領域は前記第２ドレインの一部に第１導電型不純物が注入された不純物領域であり、
前記第１パス手段は、前記第２ゲートと、前記第２ゲート両側の前記第２アクティブ領域に形成された第２導電型の第３ソース及び第３ドレインとを備えた第２導電型ＭＯＳトランジスタであり、
前記蓄積手段は、前記第１アクティブ領域から前記第２アクティブ領域にかけて配置された第３ゲートと、前記第３ゲート両側の前記第１アクティブ領域に形成された第２導電型の第４ソース及び第４ドレインとを備えた第２導電型ＭＯＳトランジスタであり、
前記第１パス手段の第２ゲート、第３ソース及び第３ドレインは、各々第１ワードライン、第１ビットライン及び前記蓄積手段の第３ゲートに連結され、前記第２パス手段の第１ゲート、第１ソース及び第１ドレインは、各々第２ワードライン、第２ビットライン及び前記蓄積手段の第４ドレインに連結され、前記蓄積手段の第４ソースは前記供給手段の第２ソースに連結され、前記供給手段の第２ゲートは前記第１ワードラインに連結されて、前記供給手段の第２ドレインの一部に前記第１導電型の不純物領域が形成され前記第１導電型不純物領域に前記基板電圧が連結される
半導体メモリデバイス。
【請求項５】
(ａ)第１導電型の第１アクティブ領域と、前記第１アクティブ領域と所定距離をおいて離隔された第１導電型の第２アクティブ領域とを備えた半導体基板を提供する段階、
(ｂ)前記第１アクティブ領域の所定部分に第２導電型のディプリーション領域を形成する段階、
(ｃ)前記第１アクティブ領域に第２導電型ＭＯＳトランジスタで構成される第２パス手段及び蓄積手段を形成し、前記第２アクティブ領域に第２導電型ＭＯＳトランジスタで構成される第１パス手段を形成し、前記ディプリーション領域に、基板電圧を前記蓄積手段に供給するディプリーション第２導電型ＭＯＳトランジスタで構成され、前記基板と同じ導電型を持つ不純物領域を含む供給手段を形成する段階、
(ｄ)前記第１及び第２パス手段、前記蓄積手段及び前記供給手段が形成された結合物の全面に絶縁層を形成する段階、
(ｅ)前記絶縁層の所定部分をエッチングし、前記第２パス手段の一部分を露出させる第１コンタクトホール、前記第１パス手段の一部分を露出させる第２コンタクトホール及び前記第１パス手段の他の部分と前記蓄積手段の一部分を共通露出させる第３コンタクトホールを形成する段階、及び
(ｆ)前記第１乃至第３コンタクトホールに各々第１乃至第３金属配線を形成する段階を備えると共に、
前記(ｃ)段階は、
(ｃ−１)前記半導体基板の全面に絶縁膜とポリシリコンを連続的に形成してパターニングし、前記第１パス手段、前記第２パス手段、前記蓄積手段及び前記供給手段のゲート絶縁膜とゲートを形成する段階、
(ｃ−２)前記ゲート両側に位置する前記ディプリーション領域を含んだ前記第１アクティブ領域及び前記第２アクティブ領域に第２導電型の不純物をイオン注入し、前記第１パス手段、前記第２パス手段、前記蓄積手段及び前記供給手段のソース及びドレインを形成する段階、及び
(ｃ−３)前記ディプリーション領域に形成された供給手段のドレインの一部に、第１導電型の不純物をイオン注入して前記基板電圧と連結される基板電極領域を形成する段階を備え、
前記第１パス手段のゲート、ソース及びドレインは、各々第１ワードライン、第１ビットライン及び前記蓄積手段のゲートに連結され、前記第２パス手段のゲート、ソース及びドレインは、各々第２ワードライン、第２ビットライン及び前記蓄積手段のドレインに連結され、前記蓄積手段のソースは前記供給手段のソースに連結され、前記供給手段のゲートは前記第１ワードラインに連結されて、前記供給手段のドレインの一部に前記第１導電型の不純物領域が形成され前記第１導電型不純物領域に前記基板電圧が連結される
半導体メモリデバイスの製造方法。
【請求項６】
前記(ｃ)段階と前記(ｄ)段階との間に、前記第１パス手段、前記第２パス手段、前記蓄積手段及び前記供給手段の各々のゲート、ソース及びドレイン上部にシリサイド層を形成する段階をさらに備える
請求項５記載の半導体メモリデバイスの製造方法。
【請求項７】
前記第２パス手段のドレインと前記蓄積手段のドレインが共通である
請求項５記載の半導体メモリデバイスの製造方法。
【請求項８】
前記蓄積手段のゲートの幅は、前記第１パス手段及び前記第２パス手段のゲートの幅よりも大きい
請求項５記載の半導体メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリデバイス(記憶装置)及びその製造方法に関し、特に、メモリセルの大きさを減少させることができる半導体メモリデバイス及びその製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory：DRAM)の単位セルは一つのトランジスタと一つのキャパシタとから構成される。従って、単位セルが占める面積が小さいという利点がある。しかし、このような構造のＤＲＡＭを製造するには、ワードラインを形成するための第１ポリシリコンの蒸着工程、ビットラインを形成するための第２ポリシリコンの蒸着工程、キャパシタの蓄積ノードを形成するための第３ポリシリコンの蒸着工程、及びキャパシタのプレートノードを形成するための第４ポリシリコンの蒸着工程を施すべきであるので、ＤＲＡＭの製造工程が複雑である。かつ、ＤＲＡＭのリード及びライトアクセスポートが同一のデータラインに連結されており、ロジックデバイスとしてのＤＲＡＭセルの動作が複雑である。
従って、前述した問題を除去するため、従来は単一のポリシリコン蒸着工程にＤＲＡＭセルを製造する方法が提案された。
【０００３】
図１には、ライト用パストランジスタ、リード用パストランジスタ及び蓄積トランジスタ及びキャパシタ、トランジスタ等を駆動させるワードラインと前記ワードラインと垂直交差してデータを入力(data-in)かつ出力(data-out)するビットラインを備えたＤＲＡＭが示される。
【０００４】
Ｍ１はライト用パストランジスタであり、Ｍ２は蓄積トランジスタであり、Ｍ３はリード用パストランジスタである。ＷＬ１はリード用ワードラインとして、リード用パストランジスタＭ３のゲートに連結される。ＷＬ２はライト用ワードラインとして、ライト用パストランジスタＭ１のゲートに連結される。ＢＬ１はデータライト用ビットラインとしてライト用トランジスタＭ１のソースに連結される。ＢＬ２はデータリード用ビットラインとしてリード用トランジスタＭ３のソースに連結される。ライト用トランジスタＭ１のドレインは蓄積キャパシタＭ２のゲートに連結される。蓄積キャパシタＭ２のドレインはリード用パストランジスタＭ３のドレインと連結される。蓄積キャパシタＭ２のソースはＶｓｓ段に連結される。ライト用トランジスタＭ１のドレインと蓄積キャパシタＭ２のゲート間には寄生キャパシタＣ１が形成される。前記キャパシタＣ１の容量が増加すればＤＲＡＭのデータの貯蔵力が増加する。
【０００５】
図１の回路を含む半導体デバイスは、ビットラインを通じてＶｓｓ電圧レベルが感知されれば、ＤＲＡＭセルに情報が保存されたと判断し、Ｖｓｓ電圧レベルより高い電圧レベルが感知されれば、ＤＲＡＭセルに情報がないと判断するように設計された。
【０００６】
ライト動作時、ライト用ワードラインＷＬ２がアクセスされライト用パストランジスタＭ１がターンオンされる。したがって、ライト用ビットラインＢＬ１のデータはライト用パストランジスタＭ１を通過してキャパシタＣ１に保存される。
リード動作時、リード用ワードラインＷＬ１がアクセスされると、リード用パストランジスタＭ３がターンオンされる。この時、蓄積トランジスタＭ２はキャパシタＣ１に保存されたデータによってターンオン又はターンオフされる。キャパシタＣ１にデータが保存されている場合、蓄積トランジスタＭ２はターンオンされリード用ビットラインＢＬ２にはＶｓｓ電圧レベルが感知される。一方、キャパシタＣ１にデータのない場合には、蓄積トランジスタＭ２はターンオフされリード用ビットラインＢＬ２にはＶｓｓより高いレベルの電圧が感知される。
【０００７】
図２は、図１のＤＲＡＭを基板上に設計した平面図を示す。
Ｙ１、Ｙ２は、ＤＲＡＭ単位セルの領域を示す。Ａ１は蓄積キャパシタＭ２およびリード用トランジスタＭ３が形成される第１アクティブ領域であり、Ａ２はライト用トランジスタＭ１が形成される第２アクティブ領域である。４Ａはライト用パストランジスタＭ１のゲート、４Ｂは蓄積トランジスタＭ２のゲート、４Ｃはリード用パストランジスタのＭ３のゲートである。特に、蓄積トランジスタＭ２のゲート４Ｂの幅はキャパシタＣ１の容量に比例するので、リード用パストランジスタＭ３及びライト用パストランジスタＭ１のゲートの幅４Ｃ、４Ａよりも大きく設計する。図面符号２はアクティブ領域Ａ１、Ａ２を分離する素子分離領域である。図面符号５はそれぞれのアクティブ領域Ａ１、Ａ２の中、ゲート４Ａ、４Ｂ、４Ｃの両側に該当する領域である。Ｃ−１はリード用パストランジスタＭ３のソースとリード用ビットラインＢＬ２がコンタクトされる部分である。Ｃ−２は蓄積キャパシタＭ２のソースＶｓｓ電圧段がコンタクトされる領域である。Ｃ−３はライト用パストランジスタＭ１のソースとライト用ビットラインＢＬ１がコンタクトされる領域である。Ｃ−４は蓄積トランジスタＭ２のゲート４Ｂとライト用パストランジスタＭ１のドレインとがコンタクトされる領域である。
【０００８】
図３は図２のIII−III’に沿う断面図であって、これを基づき、図１及び図２に示されたようなＤＲＡＭの製造方法を説明する。
【０００９】
半導体基板１の上部の所定部分に、第１及び第２アクティブ領域Ａ１、Ａ２を分離する素子分離領域２を形成する。ゲート酸化膜及びポリシリコン膜を基板１の上部に順次的に積層した後、ゲート酸化膜とポリシリコン膜を公知の写真触刻法にパターニングしてゲート酸化膜３Ａ、３Ｂ、３Ｃとゲート４Ａ、４Ｂ、４Ｃとを形成する。先に説明したように、蓄積トランジスタＭ２のゲート４Ｂの幅は他のトランジスタＭ１、Ｍ３のゲート４Ａ、４Ｃの幅より大きい。次に、ゲートが形成された基板にＮ型の不純物イオン注入工程を行い、各トランジスタの接合領域５−１、５−２、５−３、５−４、５−５を形成する。接合領域５−２は蓄積トランジスタＭ２とリード用トランジスタＭ３の共通接合領域である。
【００１０】
トランジスタＭ１、Ｍ２、Ｍ３が形成された結果物の上部に、接合領域５−１、５−３、５−５を露出させるコンタクトホールＣ−１、Ｃ−２、Ｃ−３を備えた層間絶縁膜６を形成する。
【００１１】
次いで、コンタクトホールを通じて前記露出された接合領域等と接触する金属配線７−１、７−２、７−３を形成する。
【００１２】
以上から明らかなように、３個のトランジスタから構成されたＤＲＡＭを形成するには、図２に示されたような４個のコンタクトホール領域Ｃ−１、Ｃ−２、Ｃ−３、Ｃ−４が必要である。したがって、ＤＲＡＭセルの面積が増加して半導体デバイスの集積度を低下させる。
【００１３】
しかも、半導体デバイスの高集積化に伴い金属配線７−１、７−２、７−３間のピッチがますます小さくなるので、半導体デバイスの信頼性が低減される。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は、高集積化に応えながらデバイス信頼性が改善できる半導体デバイスのＤＲＡＭセル及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の目的を達成するための、一つの見地に係る半導体メモリデバイスは、第１ワードライン、第２ワードライン、第１ビットライン、第２ビットライン及び、前後第１ワードラインがアクセスされる時ターンオンされ前記第１ビットラインに載せたデータを通過させる第１パス手段を備える。また、前記半導体メモリデバイスは、前記第１パス手段から出力されたデータを保存する蓄積手段、前記第２ワードラインがアクセスされる時ターンオンされ前記蓄積手段に保存されたデータを前記第２ビットラインへ伝達する第２パス手段、及び前記蓄積手段に基板電圧を供給する供給手段を備える。
【００１６】
一実施例では、前記第１ワードライン及び前記第２ワードラインは、各々ライト用ワードライン及びリード用ワードラインであり、前記第１ビットライン及び前記第２ビットラインは、各々ライト用ビットライン及びリード用ビットラインである。前記第１パス手段は第２導電型ＭＯＳトランジスタを含み、前記供給手段は第１導電型不純物領域を有するディプリーション第２導電型ＭＯＳトランジスタを備える。前記第２パス手段と前記蓄積手段は第２導電型ＭＯＳトランジスタを備える。
【００１７】
具体的に、前記第１パス手段のゲート、ソース及びドレインは、各々前記ライト用ワードライン、前記ライト用ビットライン及び前記蓄積手段のゲートに連結される。前記第２パス手段のゲート、ソース及びドレインは、各々前記リード用ワードライン、前記リード用ビットライン及び前記蓄積手段のドレインに連結される。前記蓄積手段のソースは前記供給手段のソースに連結される。前記供給手段のゲートは、上記ライト用ワードラインに連結される。前記供給手段のドレインの一部に前記Ｐ型の不純物領域が形成され前記Ｐ型不純物領域に前記基板電圧が連結される。前記第１パス手段の前記ドレインと前記蓄積手段の前記ゲート間にキャパシタが形成される。
【００１８】
本発明の目的を達成するための、ほかの見地に係る半導体メモリデバイスは、隣接する４個の単位セル領域により限定された領域の中央部分に配置された胴体と、前記胴体から前記４個の単位セルのそれぞれの領域へ伸張する分岐とを持つ第１導電型の第１アクティブ領域、前記第１アクティブ領域と所定距離をおいて離隔されており、隣接する２個の単位セル領域にかけて配置された第１導電型の第２アクティブ領域、及び前記胴体に形成された第２導電型のディプリーション領域を備える。特に、前記ディプリーション領域の中央部分には第１導電型の基板電極領域が配置される。また、半導体メモリデバイスは、前記第１アクティブ領域の前記分岐に形成された蓄積手段、前記第１アクティブ領域の前記分岐に形成され前記蓄積手段と連結された第２パス手段、前記基板電極領域を含む前記ディプリーション領域に形成され前記基板電極領域を通じて基板電圧を前記蓄積手段に供給する供給手段、及び第２アクティブ領域に形成され前記蓄積手段と連結される第１パス手段を備える。前記第１導電型はＰ型で、前記第２導電型はＮ型である。
【００１９】
具体的に、前記第２パス手段は、前記第１アクティブ領域を横切るゲートと、前記ゲート両側の前記第１アクティブ領域に形成された第２導電型のソース及びドレインとを備えたトランジスタである。前記供給手段は、前記ディプリーション領域を横切るゲートと、前記ゲート両側の前記ディプリーション領域に形成された第２導電型のソース及びドレインとを備えたディプリーショントランジスタである。前記ディプリーショントランジスタのソース及びドレインのいずれか一部に第１導電型の不純物を注入して基板電極領域を形成する。前記第１パス手段は、前記第２アクティブ領域を横切るゲートと、前記ゲート両側の前記第２アクティブ領域へ伸張して配置された第２導電型のソース及びドレインとを備えたトランジスタである。蓄積手段は、前記第１アクティブ領域から前記第２アクティブ領域にかけて配置されたゲートと、前記ゲートの両側の前記第１アクティブ領域に形成された第２導電型のソース及びドレインとを備えたトランジスタである。
前記第２パス手段のドレインと前記蓄積手段のドレインとは共通である。前記蓄積手段のゲートの幅は、前記第１パス手段及び第２パス手段のゲート幅よりも大きい。
【００２０】
他の例として、前記第１パス手段のゲートと供給手段のゲートが一体である。
本発明の目的を達成するための、他の見地により、第１導電型の第１アクティブ領域と、前記第１アクティブ領域と所定距離において隔離された第１導電型の第２アクティブ領域とを備えた半導体基板を提供する。前記第１アクティブ領域の所定部分に第２導電型のディプリーション領域を形成する。前記第１アクティブ領域に第２パス手段及び蓄積手段を形成し、前記第２アクティブ領域に第１パス手段を形成し、基板電圧を前記蓄積手段に供給する供給手段を前記ディプリーション領域に形成する。前記第１及び第２パス手段、前記蓄積手段及び前記供給手段を備えた結果物の全面に絶縁層を形成する。前記絶縁層の所定部分をエッチングし、前記第２パス手段の一部分を露出させる第１コンタクトホール、前記第１パス手段の一部分を露出させる第２コンタクトホール及び前記第１パス手段の他部分と前記蓄積手段の一部分を共に露出させる第３コンタクトホールを形成する。前記第１乃至第３コンタクトホールの各々を満たす第１乃至第３金属配線を形成する。
【００２１】
第１と第２パス手段、蓄積手段及び供給手段の形成段階は、前記半導体基板の全面に絶縁膜とポリシリコンを連続的に形成してパターニングし、前記第１パス手段、前記第２パス手段、蓄積手段及び供給手段のゲート絶縁膜とゲートを形成する段階と、前記ディプリーション領域を含んだ前記第１アクティブ領域及び前記第２アクティブ領域に第２導電型の不純物をイオン注入して前記第１パス手段、前記第２パス手段、蓄積手段及び供給手段のソース及びドレインを形成する段階と、前記ディプリーション領域に形成された供給手段のソースの一部に第１導電型の不純物をイオン注入して前記基板電圧と連結する基板電極領域を形成する段階とを備える。
【００２２】
また、第１と第２パス手段、蓄積手段及び供給手段の形成段階と絶縁層の形成段階との間に、前記第１パス手段、前記第２パス手段、蓄積手段及び供給手段それぞれのゲート、ソース及びドレインの上部にシリサイド層を形成する。
【００２３】
ライト用パストランジスタ、リード用パストランジスタ及び蓄積トランジスタを備えたＤＲＡＭセルにおいて、ＤＲＡＭセルの動作に影響しないながら蓄積トランジスタのソースにＶｓｓ段を連結させるため、蓄積トランジスタ、ライト用パストランジスタ及び基板電圧に連結されるディプリーショントランジスタを形成する。ディプリーショントランジスタのソース及びドレインのいずれか一つに、ＤＲＡＭセルが形成される基板と同じ導電型を持つ不純物領域を形成し、別の追加電極なしに、蓄積トランジスタのソースに基板電圧を供給する。
【００２４】
蓄積トランジスタをＶｓｓ電圧段に連結するために必要なコンタクトホール形成用面積が要求されず、半導体デバイスの高集積化が達成できる。また、本発明のＤＲＡＭセルでは従来に比しコンタクトホールの数が少ないので、コンタクトホールを満たす金属配線間のピッチが相対的に広くなり、半導体デバイスの信頼性の低下を低減させることができる。
【００２５】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明を説明する。
図４において、図１に似ているように、ライト用パストランジスタＭＭ１のソースはライト用ビットラインＢＢＬ１に連結され、そのゲートはライト用ワードラインＷＷＬ２に連結され、そのドレインは蓄積トランジスタＭＭ２のゲートに連結される。リード用パストランジスタＭＭ３のソースはリード用ビットラインＢＢＬ２に連結され、そのゲートはリード用ワードラインＷＷＬ１に連結され、そのドレインは蓄積トランジスタのドレインに連結される。蓄積トランジスタＭＭ２のソースはディプリーショントランジスタＤのソースに連結される。ディプリーショントランジスタＤはトランジスタＭＭ１、ＭＭ２、ＭＭ３と同型のトランジスタである。前記ディプリーショントランジスタＤのゲートはライト用ワードラインＷＷＬ２及びライト用パストランジスタＭＭ１のゲートに連結され、そのドレインはＶｓｓ段に連結される。ここで、図４には示されないが、Ｖｓｓ段は基板電圧Ｖｓｓと連結される。ライト用パストランジスタＭＭ１のドレインと蓄積トランジスタＭＭ２のゲート間には寄生キャパシタＣＣ１が形成される。
【００２６】
ディプリーショントランジスタＤは、ＤＲＡＭ回路動作に影響せず蓄積トランジスタのソースに基板電圧を印加する橋渡しの役割をする。すなわち、ディプリーショントランジスタＤのドレインに基板電圧の誘導する基板電極を形成し、蓄積トランジスタＭＭ２に基板電圧Ｖｓｓを供給する。
【００２７】
ライト動作を説明すれば、ライト用ワードラインＷＷＬ２がアクセスされると、ライト用パストランジスタＭＭ１はターンオンされる。よって、ライト用ビットラインＢＢＬ１の情報はライト用パストランジスタＭＭ１を通じキャパシタＣＣ１に保存される。一方、ディプリーショントランジスタＤはライト用ワードラインＷＷＬ２の駆動によりターンオフされる。
【００２８】
リード動作を説明する前に、まず、キャパシタＣＣ１にデータが保存されたと仮定しよう。リード用ワードラインＷＷＬ１が駆動されリード用トランジスタＭＭ３がターンオンされ、キャパシタＣＣ１のデータにより蓄積トランジスタＭＭ２がターンオンされる。この時、ライト用ワードラインＷＷＬ２はアクセスされない状態であるが、ワードラインＷＷＬ２にゲートが連結されたディプリーショントランジスタＤはターンオンされる。よって、リード用ビットラインＢＢＬ２にＶｓｓ電圧レベルが感知される一方に、キャパシタＣＣ１にデータが保存されていない場合には、蓄積トランジスタＭＭ２はターンオフされリード用パストランジスタＭＭ３とディプリーショントランジスタＤがターンオンされ、ライト用ビットラインＢＢＬ２にはＶｓｓ電圧レベルより高い電圧レベルが感知される。
【００２９】
図５は、図４に示すような回路を基板上に設計した平面図である。
破線に示された各ボックスＸ１、Ｘ２、Ｘ３、Ｘ４はＤＲＡＭ単位セル領域を示す。隣接する４個の単位セル領域に限定された空間にＤＲＡＭセルを配置する。各セル領域において、ＡＡ１は蓄積トランジスタＭＭ２及びリード用パストランジスタＭＭ３が形成される第１アクティブ領域であり、ＡＡ２はライト用バストランジスタＭＭ１が形成される第２アクティブ領域である。図面符号１２は第１アクティブ領域と第２アクティブ領域とを絶縁分離させる素子分離領域である。前記第１アクティブ領域及び第２アクティブ領域はＰ型の導電型を持つ。第１アクティブ領域ＡＡ１は、隣接する４個の単位セル領域に限定された空間の中央部分に配置された胴体Ｂ１と、前記胴体Ｂ１からそれぞれの単位セル領域へ伸張する分岐Ｂ２とを含む。前記胴体Ｂ１にはディプリーショントランジスタＤが形成されるディプリーション領域ＤＡが配置される。ディプリーション領域はＮ型の導電型を持つ。ディプリーション領域ＤＡの中央部分には基板電圧を誘導する基板電極領域２０が配置される。基板電極領域２０は第１及び第２アクティブ領域のようなＰ型の導電型を持つ。
【００３０】
１７Ａはライト用パストランジスタＭＭ１のゲートであり、１７Ｂは蓄積トランジスタＭＭ２のゲートであり、１７Ｃはリード用パストランジスタＭＭ３のゲートであり、１７ＤはディプリーショントランジスタＤのゲートである。ゲート１７Ａはディプリーション領域ＤＡ及び第２アクティブ領域ＡＡ２を上部に配置する。ゲート１７Ｂは単位セルの中央部分で第１アクティブ領域の一部から第２アクティブ領域の一部にまで伸張するように配置される。ゲート１７Ｃは単位セル端部に位置する第１アクティブ領域の上部に配置される。特に、蓄積トランジスタＭＭ２のゲート１７Ｂの幅はキャパシタＣＣ１の容量に比例するので、リード用パストランジスタＭＭ３及びライト用パストランジスタＭＭ１のゲート１７Ｃ、１７Ａの幅より大きく設計する。
【００３１】
ゲート１７Ａ、１７Ｂ、１７Ｃ両側のＰ型のアクティブ領域ＡＡ１、ＡＡ２には、トランジスタＭＭ１、ＭＭ２、ＭＭ３、ＤのＮ型のソース及びドレインが形成される。
【００３２】
一方、リード用パストランジスタＭＭ３のソースは、コンタクトホールＣＣ−１を通じてリード用ビットラインＢＢＬ２と接続される。蓄積トランジスタＭＭ２のゲート１７ＢはコンタクトホールＣＣ−２を通じてライト用パストランジスタＭＭ１のドレインと接続される。ライト用トランジスタＭＭ１のソースはコンタクトホールＣＣ−３を通じてライト用ビットラインＢＢＬ１と接続される。本実施例ではビットラインまたは電源ライン等の配置は本発明のレイアウトを詳細に示すために省略した。
【００３３】
図６Ａ乃至図６Ｃは、図５のVI-VI’に沿う断面図であって、製造工程段階を示す。
図６Ａにおいて、半導体基板１１の上部に素子分離領域１２を公知のLOCOS方法(local oxidation silicon)形成する。前記半導体基板１１はシリコンまたは化合物半導体から構成することができ、不純物が基板にドーピングすることもできる。本実施例では基板１１へＰ型の不純物がドーピングされたシリコン基板を使用する。半導体基板の上部に基板表面を保護するための保護膜１３を全面に形成する。前記保護膜１３の上部にディプリーション領域ＤＡが露出されるようにマスクパターン１４を形成する。以後、Ｎ型の不純物イオンを基板に注入してディプリーション領域ＤＡにＮ型の不純物領域１５を形成する。Ｎ型の不純物領域１５を形成する工程は、ＤＲＡＭ素子の周辺回路領域に配置されるＰＭＯＳトランジスタのＮ型不純物領域の形成工程と共に進行されるので、不純物領域１５形成のための別の追加工程は要求されない。前記Ｎ型の不純物領域１５はディプリーショントランジスタＤのチャンネルを形成するためのもので、Ｎ型の不純物領域の接合深さは以後に形成されるトランジスタＭＭ１、ＭＭ２、ＭＭ３の接合深さより深くないようにすることが好適である。
【００３４】
図６Ｂにおいて、前記マスクパターン１４と保護膜１３を公知の方法により除去する。以後、基板１１の上面に酸化膜とポリシリコン膜を順次的に積層してパターニングし、トランジスタＭＭ１、ＭＭ２、ＭＭ３、Ｄのゲート酸化膜１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ及びゲート１７Ａ、１７Ｂ、１７Ｃ、１７Ｄを形成する。各ゲートの壁に公知の方法により空間１８を形成する。次に、基板にＮ型の不純物イオンを注入して各トランジスタの接合領域１９−１、１９−２、１９−３、１９−４、１９−５、１９−６、１９−７を形成する。接合領域１９−７はライト用パストランジスタＭＭ１のソースであり、接合領域１９−６はライト用パストランジスタＭＭ１のドレインである。接合領域１９−５、１９−３各々は蓄積トランジスタＭＭ２とディプリーショントランジスタ１７Ｄとの共通ソースである。接合領域１９−４はディプリーショントランジスタ１７Ｄのドレインであり、接合領域１９−２は蓄積トランジスタＭＭ２とリード用パストランジスタＭＭ３との共通ドレインである。接合領域１９−１はリード用パストランジスタＭＭ３のソースである。接合領域１９−１、１９−２、１９−３、１９−４、１９−５、１９−６及び１９−７を形成した後、接合領域１９−４の所定部分に高濃度のＰ型不純物をイオン注入することにより基板電極領域２０を形成する。基板電極領域２０はＰ型基板１１と接続される。よって、基板１１のフローティング現象を防止する基板電圧Ｖｓｓが、別の追加電極なしディプリーション領域ＤＡに形成されたトランジスタＤを通じて蓄積トランジスタＭＭ２のソースに連結される。基板電極領域２０の形成工程は周辺回路のＰＭＯＳ接合領域の形成工程時実施されるので、別のイオン注入工程は要求されない。
【００３５】
図６Ｃにおいて、ゲート１７Ａ、１７Ｂ、１７Ｃ、１７Ｄと接合領域１９−１、１９−２、１９−３、１９−４、１９−５、１９−６、１９−７との上部には自己整列シリサイド膜２１、２１’が形成される。前記シリサイド膜２１、２１’は以後の金型配線の接触抵抗を低減させる。具体的に、チタニウム、クロム、白金、ニッケルのような転移金属を図６Ｂに示した結果物の上面に蒸着する。蒸着後、５００℃乃至８００℃の温度で熱処理を行い転移金属とシリコンが反応してシリコンサイド膜を形成する。連続的にシリコンと反応しない転移金属をＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏの溶液またはＨ２ＳＯ４／Ｈ２Ｏ２溶液で除ける。
【００３６】
シリサイド膜２１、２１’形成後、基板全面に層間絶縁膜を形成し、層間絶縁膜に、接合領域中ライト用パストランジスタＭＭ１のソース１９−７、ライト用パストランジスタＭＭ１のドレイン１９−６及びリード用パストランジスタＭＭ３のソース１９−１を露出させるコンタクトホールＣＣ−１、ＣＣ−２、ＣＣ−３を形成する。次に、コンタクトホール等を満たして露出された接合領域等と接続する金属配線２３Ａ、２３Ｂ、２３Ｃを形成する。
【００３７】
【発明の効果】
蓄積トランジスタのソースに、蓄積トランジスタが形成された基板と同じ導電型で構成された基板電極領域を含んだディプリーショントランジスタを接続し、基板電圧Ｖｓｓが前記ディプリーショントランジスタを通じて蓄積トランジスタのソースに印加される。よって、蓄積トランジスタのソースにＶｓｓ電圧を印加するための別の金属配線用コンタクトホール面積が必要ではない。即ち、Ｖｓｓ電圧印加用コンタクト領域だけセル面積が低減でき、半導体デバイスの高集積化が向上できる。
【００３８】
また、可能であれば、同じ単位セル面積に図２のＤＲＡＭや図５のＤＲＡＭを集積する場合、図２のコンタクトホールＣ−１を満たす金属配線７−１とコンタクトホールＣ−３を満たす金属配線７−３間の距離と、図５のコンタクトホールＣＣ−１を満たす金属配線２３ＣとコンタクトホールＣＣ−３を満たす金属配線２３Ａ間の距離とが同一に設計される。しかし、従来の技術では、コンタクトホールが形成されるので、コンタクトホールＣ−１を満たす金属配線７−１とコンタクトホールＣ−２を満たす金属配線７−２間の距離、コンタクトホールＣ−２を満たす金属配線７−２とコンタクトホールＣ−３を満たす金属配線７−３間の距離とが狭くなることにより、半導体デバイスの信頼性を低下させている。本発明は実施例で説明した通り、Ｖｓｓ電圧段と蓄積トランジスタのソースを接続するためのコンタクトホールＣ−２に該当するコンタクトホールは形成しない。従って、半導体デバイスの高集積化に伴い、金属配線間のピッチ減少による半導体デバイスの信頼性の低下を低減できる。
【００３９】
本実施例では、全てのトランジスタをＮＭＯＳで構成したが、ＤＲＡＭの動作条件を変更すれば、ライト用パストランジスタ、リード用パストランジスタ、蓄積トランジスタ及びディプリーショントランジスタの一部または全部をＰＭＯＳトランジスタで構成できる。この時にも、ディプリーショントランジスタに形成される基板電極領域は前述したトランジスタ等が形成される基板と同じ導電型を持つ。
【００４０】
この発明の構成と、上述の実施例との対応において、
第１ワードラインは、ライト用ワードラインＷＷＬ２に対応し、
第２ワードラインは、リード用ワードラインＷＷＬ１に対応し、
第１ビットラインは、ライト用ビットラインＢＢＬ１に対応し、
第２ビットラインは、リード用ビットラインＢＢＬ２に対応し、
第１パス手段は、ライト用パストランジスタＭＭ１に対応し、
第２パス手段は、リード用パストランジスタＭＭ３に対応し、
蓄積手段は、蓄積トランジスタＭＭ２に対応し、
供給手段は、ディプリーショントランジスタＤに対応し、
第１アクティブ領域は、第１アクティブ領域ＡＡ１に対応し、
第１アクティブ領域は、第１アクティブ領域ＡＡ２に対応し、
胴体は胴体Ｂ１に対応し、
分岐は分岐Ｂ２に対応し、
第１ゲートは、ゲート１７Ｃに対応し、
第１ソースは、接合領域１９−１に対応し、
第１ドレインは、接合領域１９−２に対応し、
第２ゲートは、ゲート１７Ａ、１７Ｄに対応し、
第２ソースは、接合領域１９−３に対応し、
第２ドレインは、接合領域１９−４に対応し、
第３ソースは、接合領域１９−７に対応し、
第３ドレインは、接合領域１９−６に対応し、
第３ゲートは、ゲート１７Ｂに対応し、
第４ソースは、接合領域１９−３、１９−５に対応し、
第４ドレインは、接合領域１９−２に対応し、
第１コンタクトホールは、コンタクトホールＣＣ−１に対応し、
第２コンタクトホールは、コンタクトホールＣＣ−３に対応し、
第３コンタクトホールは、コンタクトホールＣＣ−２に対応するも、
本発明の特定の実施例に限定して説明したが、本発明は、これに限定されず、本発明の要旨から逸脱しない範囲内で種々に変形できることは当業者に明らかである。
【図面の簡単な説明】
【図１】  従来技術に係るＤＲＡＭ回路である。
【図２】  図１の回路の配置平面図である。
【図３】  図２のIII−III’に沿う断面図である。
【図４】  本発明にかかるＤＲＡＭ回路図である。
【図５】  図４の回路の配置平面図である。
【図６】  ６Ａ、６Ｂ及び６Ｃは図５のVI−VI’に沿う断面図として、本発明にかかるＤＲＡＭセルの製造工程段階を示す。
【符号の説明】
ＭＭ１、ＭＭ２、ＭＭ３…トランジスタ
Ｄ…ディプリーショントランジスタ
ＣＣ−１、ＣＣ−２、ＣＣ−３…コンタクトホール
１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ…ゲート酸化膜
１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ…ゲート
１９−１、１９−２、１９−３、１９−４、１９−５、１９−６、１９−７…接合領域
２０…基板電極領域
ＤＡ…ディプリーション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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