(57)【特許請求の範囲】
【請求項１】
データを集積回路から読出し装置によって読み出すための回路装置において、
該集積回路には、
・逐次読出し可能なデータメモリ（１）と、
・クロック信号線路（１０）を介して該逐次読出し可能なデータメモリ（１）に接続されたクロック信号発生器（８）と、
・出力線路（１１）を介して該逐次読出し可能なデータメモリ（１）に接続された第１のデータ出力側（２）と、
・前記出力線路（１１）に接続された第１の記憶／遅延回路（３）と、
・前記第１の記憶／遅延回路（３）の出力側に接続された第２のデータ出力側（４）とが設けられており、
該データメモリ（１）はクロック信号（ＣＬＫ）の受信時に、前記出力線路（１１）を介して、記憶されたデータ（Ｄ１，Ｄ２，Ｄ３）を送出し、
前記第１の記憶／遅延回路（３）は、該データメモリ（１）から出力されたデータ（Ｄ１，Ｄ２，Ｄ３）を第２のデータ出力側（４）へ時間的に遅延して転送し、
第２の記憶／遅延回路（５）が設けられており、前記第１の記憶／遅延回路（３）はデータ線路（１２）を介して、該第２の記憶／遅延回路（５）に接続されており、
前記第２の記憶／遅延回路（５）の出力端に接続された少なくとも１つの第３の出力端（１６）が設けられており、
前記第２の記憶／遅延回路（５）は、第１の記憶／遅延回路（５）から出力されたデータを第３のデータ出力端（１６）へ時間的に遅延して伝送し、
該読出し装置は、
・クロック信号発生器（８）およびクロック出力側（８８）と、
・データを読み出すことができる所定の数のデータ入力側と、
・データメモリ（８３）に接続された制御回路とを有しており、
前記データメモリ（８３）において、複数のアクティブなデータ入力側（８５）が決定可能であり、
該読出し装置の複数のアクティブなデータ入力側（８５）は、該集積回路の同数のデータ出力側（３，４）に接続されており、
該制御回路（８２）は、前記所定の数のデータ入力側（８５）を介してデータを並列に読出し、
該集積回路のクロック信号発生器（８）は、該読出し装置のクロック信号出力側（８８）に接続されており、クロックを設定し、
データは該集積回路のデータ出力側によって、該読出し装置のアクティブなデータ入力側のデータ出力側の数に等しい数の、クロック信号のタイムクロックが存在する時点で読み出され、該読出し装置のデータメモリ（８３）に読み込まれることを特徴とする回路装置。
【請求項２】
前記記憶/遅延回路（３）は、クロック信号線路（１０）に接続されており、前記記憶/遅延回路（３）は、データ（Ｄ１，Ｄ２，Ｄ３）をクロック信号分だけ時間的に遅延させて第２のデータ出力側（４）に出力する、請求項１記載の回路装置。
【請求項３】
第３のデータ出力側（１６）が設けられ、第１の記憶/遅延回路（３）の出力側が第２の記憶/遅延回路（５）の入力側に接続されており、前記第２の記憶/遅延回路（５）はクロック信号線路（１０）に接続されており、さらに前記第２の記憶/遅延回路（５）の出力側は第３のデータ出力側（１６）に接続されており、前記第２の記憶/遅延回路（５）は、第１の記憶/遅延回路（３）から供給されたデータをクロック信号分時間的に遅延させて第３のデータ出力側（１６）に転送する、請求項１記載の回路装置。
【請求項４】
記憶/遅延回路（３０，３１，３２）がデータパス回路（４０，４１，４２）に接続されており、該データパス回路を介してデータがデータ出力側（２，４，１６）に供給される、請求項１から３いずれか１項記載の回路装置。
【請求項５】
記憶/遅延回路（３，５，６；３０，３１，３２）としてマスタ/スレーブフリップフロップ回路が設けられている、請求項１から４いずれか１項記載の回路装置。
【請求項６】
前記データメモリ（１）は、制御線路（１４）を介して制御ユニット（９）に接続され、該制御ユニット（９）はデータメモリ（１）からのデータの出力を所定の制御信号によって作動許可する、請求項１から５いずれか１項記載の回路装置。
【請求項７】
記憶/遅延回路（３０，３１，３２）は、制御線路（７６）を介して、データの転送を作動許可する制御ユニット（９）に接続されている、請求項１から６いずれか１項記載の回路装置。
【請求項８】
前記回路装置は１つのメモリ構成ユニット（７０）に集積化されており、データメモリ（１）内にメモリ構成ユニット（７０）に関する情報がファイルされている、請求項１から７いずれか１項記載の回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、逐次読出し可能なデータメモリを有し、該データメモリは出力側線路を介して第１のデータ出力側に接続され、さらにクロック信号線路を介してクロック発生器に接続されている回路装置に関する。また本発明は、データの読出しが可能な所定の数のデータ入力側を備え、データーメモリに接続された制御回路を有している回路装置からのデータ読出しのための装置に関している。
【０００２】
【従来の技術】
この種の回路装置と、該回路装置からデータを読出すための装置は、メモリ構成ユニットの分野において公知である。メモリ構成ユニット内には、それを介してデータがファイルされているデータメモリが設けられている。これらのデータは、例えばメモリ構成ユニットの正確な機能性に関する検査のために、テスト装置から読出され、テストプログラムのもとで利用される。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、任意に設定可能な数のデータ出力側を介してデータメモリからデータを読出すことのできるように改善された回路装置を提供することである。また本発明のさらなる課題は、任意に設定可能な数のデータ出力側を有している回路装置からデータを読出すための装置を提供することである。
【０００４】
【課題を解決するための手段】
前記課題は本発明により、第２のデータ出力側が設けられており、出力線路が記憶/遅延回路の入力側に接続されており、前記記憶/遅延回路の出力側は、前記第２のデータ出力側に接続されており、データメモリはクロック信号の受信の際に、記憶されているデータを出力線路を介して送出し、前記記憶/遅延回路は、データメモリから送出されたデータを前記第２のデータ出力側に時間的に遅延させて転送するように構成されて解決される。また前記課題は本発明により、データメモリにおいて複数のアクティブなデータ入力側が決定可能であり、制御回路が所定の数のデータ入力側を介してデータを並列に読込むように構成されて解決される。
【０００５】
【発明の実施の形態】
請求項１に記載の回路装置の利点は、複数のデータ出力側における読出すべきデータが時間的にずらされて送出される点である。それにより、全てのデータが唯一のデータ出力側を介して逐次読出し可能となり、あるいは複数のデータ出力側を介して複数のデータが同時に並列に読出し可能となる。
【０００６】
請求項９に記載のデータを読出すための装置によれば、複数のデータが可変の数のデータ入力側を介してシリアルにおよび/またはパラレルに読込み可能となる利点が得られる。このようにしてデータ読出しの際の高い融通性が与えられる。
【０００７】
本発明の別の有利な構成例は従属請求項に記載されている。特に有利には、記憶/遅延回路がデータメモリとデータパス回路の間に配置される。この構成によって得られる利点は、確定されたデータメモリから送出されるデータのみが時間遅延されてデータパス回路へ送出されることである。他のデータメモリからデータパス回路を介して外部へ送出される別のデータは、この回路装置による影響を受けない。
【０００８】
記憶/遅延回路の別の有利な実施例によれば、マスタ/スレーブフリップフロップが用いられ、これによって低コストで信頼性の高い動作が保証される記憶/遅延回路が可能となる。
【０００９】
有利には、記憶/遅延回路は制御ユニットから、記憶/遅延回路の機能を作動許可する制御信号が印加される。これによって、記憶/遅延回路は、データメモリから実際にデータが送出される場合にのみ活動化される。これにより不必要な電流消費が回避される。
【００１０】
回路装置の別の有利な実施形態によれば、１つのメモリ構成ユニットへ集積される。本発明の回路装置によれば、メモリ構成ユニット上でのデータの読出しのために存在する多数のデータ出力側がフレキシブルにかつ効果的に、シリアルデータメモリからのデータの読出しに用いられる。それにより、本発明による回路装置は、実質的なコスト増加を伴わずに１つのメモリ構成ユニット内へ集積化可能となる。
【００１１】
【実施例】
次に本発明を図面に基づき以下の明細書で詳細に説明する。
【００１２】
図１には、１つの集積化された半導体構成ユニット、例えばメモリ構成ユニット７０上に配置された回路装置が示されている。このメモリ構成ユニットのさらなる残りの回路構成部分、例えばメモリ、給電部、入出力側などは、詳細には示されていない。本発明による回路装置は、あらゆる任意の回路装置に用いることができ、ここに説明する実施例に限定されるものではない。
【００１３】
図１による回路装置は、シフトレジスタ１であり、これはシリアルデータメモリを表わしている。もちろんこのシフトレジスタ１の代わりに、記憶されているデータが逐次読出されるあらゆる形式のメモリが用いられてもよい。このシフトレジスタ１は、第１の制御線路１４を介して制御回路９に接続され、第１のデータ線路１１を介して第１のデータ出力側２と第１の記憶/遅延回路３に接続されている。制御回路９は、制御入力側１７を有しており、この制御入力側１７を介して制御回路９は読出しモードに切換可能である。
【００１４】
第１の記憶/遅延回路１の出力側は、第２のデータ線路１２を介して第２の記憶/遅延回路５と第２のデータ出力側４に接続されている。この第２の記憶/遅延回路５は、第３のデータ線路１５を介して第３のデータ出力側１６と第３の記憶/遅延回路６に接続されている。この第３の記憶/遅延回路６は、第４のデータ線路１３を介して第４のデータ出力側７に接続されている。
【００１５】
前記第１、第２、第３、第４のデータ出力側２，４，１６，７は、例えば半導体メモリ構成ユニットの端子ピンとして構成されている。また前記第１、第２、第３の記憶/遅延回路３，５，６は、有利にはマスタ/スレーブフリップフロップとして構成されている。しかしながらこの記憶/遅延回路６には、入力側に供給されるデータが所定の時間だけ時間的に遅延されて出力側から送出されるその他の形式が用いられてもよい。
【００１６】
第１、第２、第３の記憶/遅延回路３，５，６とシフトレジスタ１は、クロック信号線路１０を介してクロック発生回路８に接続されている。このクロック発生回路８は、所定の時間間隔でクロック信号をクロック線路１０を介して送出し、それによってクロック線路１０につながっている回路にはタイムベースが得られる。有利な実施形態においては、このクロック発生回路８がクロック入力側８９を介して制御されてもよく、それにより例えば外部のデータ読出し器からクロック信号間の時間間隔が設定可能となる。
【００１７】
次に図１による回路装置の機能を、図２に基づき以下の明細書で説明する。図２の最上段に示されている第１の時間軸にはクロック信号ＣＬＫのタイムシーケンスが示されており、このクロック信号は一定に時間間隔でクロック発生器８から送出される。それぞれ符号Ａ１，Ａ２，Ａ３の付されている第２、第３、第４の時間軸は、それぞれ第１、第２，第３のデータ出力側２，４，１６から送出される信号の時間的特性経過を示している。
【００１８】
制御回路９は、例えばテスト回路から制御入力側１７を介して、シフトレジスタ１からデータを読出すべき信号を受取る。それに対して制御回路９は、相応の信号を第１の制御線路１４を介してシフトレジスタ１に送出する。
【００１９】
時点ｔ１では、シフトレジスタ１はクロック信号ＣＬＫを受信し、それに関して第１のデータＤ１を第１のデータ線路１１を介して送出する。それに伴って第１のデータＤ１は、時点ｔ１の直後に第１のデータ出力側２に供給される。これは図２では符号Ａ１で示されている。同時に第１の記憶/遅延回路３も、第１のデータＤ１を受取り、この第１のデータＤ１をバッファメモリに記憶する。時点ｔ１では、第２、第３、第４のデータ出力側４，１６，７には信号は何も供給されない。なぜなら第１の記憶/遅延回路３は、シフトレジスタ１から送出されたデータＤ１を中間記憶して、直ちに転送はしないからである。
【００２０】
時点ｔ２では、シフトレジスタ１と第１の記憶/遅延回路３は、第２のクロック信号ＣＬＫを受取る。それに関して第１のシフトレジスタ１は第２のデータＤ２を第１のデータ出力側２と第１の記憶/遅延回路３の入力側に供給する。第１の記憶/遅延回路３は、第２のクロック信号ＣＬＫを受取った後に、バッファメモリにファイルされている第１のデータＤ１を出力側を介して第２のデータ出力側４と第２の記憶/遅延回路５の入力側に転送する。引続き第１の記憶/遅延回路３は、第２のデータをバッファメモリ内に記憶する。第２の記憶/遅延回路５は、第１のデータをバッファメモリ内に記憶する。
【００２１】
それに伴って時点ｔ２では、第１のデータＤ１が第２のデータ出力側４に供給される。これは図２では符号Ａ２で示されている。同時に時点ｔ２では、第２のデータＤ２が第１のデータ出力側２に供給される。
【００２２】
時点ｔ３で第３のクロック信号ＣＬＫを受取った後ではシフトレジスタ１は第３のデータＤ３を第１のデータ出力側２と第１の記憶/遅延回路３の入力側に供給する。第１の記憶/遅延回路３は、第３のクロック信号を受取った後に第２のデータＤ２を第２のデータ出力側４と第２の記憶/遅延回路５に転送する。
【００２３】
第２の記憶/遅延回路５は、第３のクロック信号ＣＬＫを受取った後に第１のデータＤ１を第３のデータ出力側１６と第３の記憶/遅延回路６に転送する。続いて第２の記憶/遅延回路５は、第２のデータＤ２をバッファメモリに記憶する。第３の記憶/遅延回路６は、第１のデータＤ１をバッファメモリに記憶する。
【００２４】
それに伴って時点ｔ３では、第１のデータ出力側２に第３のデータＤ３が供給され、第２のデータ出力側４には第２のデータＤ２が供給され、第３のデータ出力側１６には第１のデータＤ１が供給される。
【００２５】
シフトレジスタ１と、第１、第２、第３の記憶/遅延回路３，５，６は、さらなるクロック信号ＣＬＫを受取った場合にも同じように動作する。データ出力側２，４，１６を介したデータの時間的な配分は図２に示されている。例えば時点ｔ６では第６のデータＤ６が第１のデータ出力側２に供給され、第５のデータＤ５は、第２のデータ出力側４に供給され、第４のデータＤ４は第３のデータ出力側１６に供給される。
【００２６】
図１による回路装置は、次のように機能する。すなわち全てのデータがシリアルなタイムシーケンスで個々のデータ出力側２，４，１６，７を介して送出されるように機能する。それに対してこれらのデータ出力側２，４，１６，７を介してシリアルに送出されるデータ流はそれぞれ相互に１つのタイムクロック分だけずらされている。この場合この１つのタイムクロックは、順次連続する２つのクロック信号ＣＬＫの間の時間間隔によって定められる。本発明のさらに別の構成例においては同じデータがデータ出力側から所定の数のタイムクロック分だけ相互にずらされて送出される。それに対してデータは相応の長さで記憶/遅延回路３，５，６に中間記憶される。
【００２７】
それに伴って図１による回路装置では次のようなシフトレジスタ１からのデータの読出しが可能となる。すなわち全てのデータが唯一のデータ出力側だけを介して読出される。それに対しては既存のデータ出力側２，４，１６，７の各々が用いられる。なぜならこれらのデータ出力側の全てからデータが逐次読出されるからである。
【００２８】
しかしながら任意に設定可能な数のデータ出力側を介してデータを読出すことも可能である。例えばデータ読出し装置が３つのデータ入力側を有しているならば、これらの３つのデータ入力側を、第１、第２、第３のデータ出力側２，４，１６に接続して、それぞれ時点ｔ３，ｔ６，ｔ９でデータを読出すことも可能である。データが読出される２つの時点の間の時間間隔は、３つのタイムクロックである。なぜならデータが二重に読出されるのではなく、３つのデータ出力側２，４，１６に再び新たなデータが供給された場合には常に３つのデータ出力側２，４，１６がアクセスされるからである。
【００２９】
データ読出し装置が２つのデータ入力側を有しているならば、データは例えば第１と第２のデータ出力側２，４を介して読出し可能である。それに対してデータはそれぞれ時点ｔ２，ｔ４，ｔ６などで読出される。この場合のデータが読出される時点の間の間隔は、２つのタイムクロックである。そのつど２つのタイムクロックの後で、第１と第２のデータ出力側２，４には２つの新たなデータが供給される。
【００３０】
これにより図１による回路装置は、任意に自由にコンフィグレーション可能な数のデータ出力側２，４，１６，７を介したシフトレジスタ１からのデータの読出しが可能である。それに伴う二重の読出しまたはデータの損失を回避するためには、データ読出し装置は相応のタイムクロックを選択するだけでよい。
【００３１】
図３には、図１の回路装置に実質的に相応する回路装置が示されている。この回路装置においても図１の回路装置と同じ構成部分には同じ参照番号が付されている。図３の回路装置は、基本構造部としてクロック発生回路８と、制御回路９と、シフトレジスタ１を有している。これらはクロック線路１０と第１の制御線路１４を介して相互に接続されている。
【００３２】
付加的にマスキング回路２１が設けられており、このマスキング回路２１は、クロック線路１０を介してクロック発生回路８に接続され、第１の制御線路１４を介して制御回路９に接続されている。マスキング回路２１は、出力側として第４及び第５の制御線路７６，７７を有しており、これらはそれぞれ第４，第５、第６の記憶/遅延回路３０，３１，３２に接続されている。
【００３３】
シフトレジスタ１は、第１のデータ線路１１を介して第４の記憶/遅延回路３０に接続されている。この第４の記憶/遅延回路３０の出力側は第２のデータ線路１２に接続されており、この第２のデータ線路１２は第５の記憶/遅延回路３１に接続されている。この第５の記憶/遅延回路３１の出力側は第３のデータ線路１５に接続されており、この第４のデータ線路１５は第６の記憶/遅延回路３２に接続されている。第４，第５，第６の記憶/遅延回路３０，３１，３２は、それぞれ１つのデータ線路を介して第１、第２、第３のデータパス回路４０，４１，４２に接続されている。
【００３４】
これらの第１、第２、第３のデータパス回路４０，４１，４２は、それぞれ１つの第１、第２，第３の制御入力側７２，７３，７４を有しており、これらの入力側は第３の制御回路２０の第１、第２、第３の制御出力側１００，１０１，１０２に接続されている。この第３の制御回路２０は、第１、第２、第３のデータパス回路４０，４１，４２を制御している。
【００３５】
第１、第２、第３のデータパス回路４０，４１，４２は、第１、第２、第３の増幅回路５０，５１，５２を介して第１、第２、第３のデータ出力側２，４，１１６に接続されている。前記データパス回路は、メモリ構成ユニットの内部領域からデータ出力側へデータを導く案内回路であり、これらはメモリ構成ユニットの周辺領域に配置される。
【００３６】
図３による回路装置の機能は以下のとおりである。
【００３７】
シフトレジスタ１（これはシリアルデータメモリを表わしている）からデータが読出されるべき場合には、制御入力側１７を介して制御回路９に読出し信号が供給される。それに対して制御回路９は、相応の読出し信号を第１の制御線路１４を介してシフトレジスタ１とマスキング回路２１と第３の制御回路２０に送出する。同時にクロック発生回路８からは固定された時間間隔でクロック信号がクロック線路１０を介してシフトレジスタ１とマスキング回路２１に供給される。
【００３８】
有利には、このクロック発生回路８はクロック入力側８９を介して制御されてもよい。それによりクロック信号間の時間間隔は、外部の例えばデータ読出し装置によって設定可能となる。
【００３９】
シフトレジスタ１は、クロック信号ＣＬＫの受取り後に図２に示されているように第１のデータＤ１を第１のデータ線路１１を介して送出する。時点ｔ１では第１のデータＤ１が第４の記憶/遅延回路３０の入力側に供給される。
【００４０】
マスキング回路２１は、第４の制御線路７６を介して、制御回路９から送出された読出し信号を第４、第５、第６の記憶/遅延回路３０，３１，３２に転送する。このマスキング回路２１は、読出し信号が制御回路９から同時に読出される場合にのみ、クロック発生回路８のクロック信号を第５の制御線路７７を介して転送する。制御回路９から１つの読出し信号が送出され、同時にクロック発生回路８から１つのクロック信号がマスキング回路２１に供給された場合には、このクロック信号は第５の制御線路７７を介して第４、第５、第６の記憶/遅延回路３０，３１，３２に転送される。
【００４１】
第４、第５、第６の記憶/遅延回路３０，３１，３２は、有利にはマスタ/スレーブフリップフロップとして構成されており、これらは以下に述べるように機能する。
【００４２】
第４、第５、第６の記憶/遅延回路３０，３１，３２は、第４の制御線路７６を介して読出し信号が供給された場合には、第１、第２、第３のデータ線路１１，１２，１５を介して供給されたデータを第１、第２、第３のデータパス回路４０，４１，４２に供給する。供給されたデータは同時に記憶される。さらなるクロック信号ＣＬＫを受取った後では、記憶されているデータが第２のデータ線路１２ないし第３のデータ線路１５を介して転送される。
【００４３】
第４、第５、第６の記憶/遅延回路３０，３１，３２の機能は、図２のタイムチャートに基づいて説明する。時点ｔ１では、制御回路９から送出された読出し信号が第４、第５、第６の記憶/遅延回路３０，３１，３２に供給される。同時にクロック発生回路８から送出されたクロック信号も第４、第５、第６の記憶/遅延回路３０，３１，３２に供給される。それに対してシフトレジスタ１は第１のデータＤ１を第１のデータ線路１１を介して送出する。
【００４４】
第４の記憶/遅延回路３０は、第１のデータＤ１を受取った後で第１のデータパス回路４０に転送しこの第１のデータＤ１を同時にバッファメモリに記憶する。第５及び第６の記憶/遅延回路３１，３２のデータ入力側には何もデータが供給されない。そのため第２、第３のデータパス回路４１，４２は何もデータを供給しない。
【００４５】
時点ｔ２ではクロック発生回路８がさらなるクロック信号ＣＬＫを送出する。この信号は第４、第５、第６の記憶/遅延回路３０，３１，３２に転送される。クロック信号ＣＬＫを受取った後では、シフトレジスタ１は第２のデータＤ２を第１のデータ線路１１を介して第４の記憶/遅延回路３０に接続供給する。この第４の記憶/遅延回路３０は第２のクロック信号の受取りの後で、中間記憶されている第１のデータＤ１を第２のデータ線路１２を介して第５の記憶/遅延回路３１に転送する。
【００４６】
第２のデータＤ２を受取った後では、第４の記憶/遅延回路３０は第２のデータＤ２を第１のデータパス回路４０に供給し、同時にこの第２のデータＤ２をバッファメモリに記憶する。
【００４７】
第５の記憶/遅延回路３１は、時点ｔ２において第１のデータＤ１を第２のデータパス回路４１に供給し、同時に第１のデータＤ１をバッファメモリに記憶する。
【００４８】
それにより時点ｔ２では第１のデータパス回路４０に第２のデータＤ２が供給され、第２のデータパス回路４１には第１のデータＤ１が供給される。
【００４９】
次のクロック信号ＣＬＫを受取った後では、シフトレジスタ１は第３のデータＤ３を第４の記憶/遅延回路３０に送出する。第４の記憶/遅延回路３０は、クロック信号の受取り後に、中間記憶されている第２のデータＤ２を第５の記憶/遅延回路３１に転送する。第４の記憶/遅延回路３０は、第３のデータＤ３の受取り後、この第３のデータＤ３を第１のデータパス回路４０に転送し、同時にこの第３のデータＤ３をバッファメモリに記憶する。
【００５０】
第３のクロック信号を受取った後では、第５の記憶/遅延回路３１が、中間記憶されている第１のデータＤ１を第３のデータ線路１５を介して第６の記憶/遅延回路３２に転送する。第２のデータＤ２を受取った後では第５の記憶/遅延回路３１が第２のデータＤ２を第２のデータパス回路４１に転送し、同時に第２のデータＤ２をバッファメモリに記憶する。
【００５１】
第６の記憶/遅延回路３２は、第１のデータＤ１を受取った後にこの第１のデータＤ１を第３のデータパス回路４２に転送し、同時に第１のデータＤ１をバッファメモリに記憶する。
【００５２】
引続き時点ｔ３において第１のデータパス回路４０に第３のデータＤ３が供給され、第２のデータパス回路４１には第２のデータＤ２が供給され、第３のデータパス回路４２には第１のデータＤ１が供給される。
【００５３】
第３の制御回路２０は、シフトレジスタ１のように制御回路９の読出し信号を受取り、それに対して第１、第２、第３の制御線路１００，１０１，１０２を介して第１、第２、第３のデータパス回路４０，４１，４２に信号が供給され、供給されているデータが第１、第２、第３の増幅回路５０，５１，５２を介して第１、第２、第３のデータ出力側２，４，１６に転送される。それによって、僅かな時間遅延を伴って第１、第２、第３のデータパス回路４０，４１，４２に供給されたデータも第１、第２、第３のデータ出力側２，４，１６に供給される。
【００５４】
図３による回路装置は、図２の第２の時間軸Ａ１の信号経過に応じて第１のデータ出力側２からデータが送出されるように構成されている。第２のデータ出力側４のデータは、図２の第３の時間軸に示されているような時間的な順序で送出される。第３のデータ出力側からはデータが図２の第４の時間軸Ａ３に相応するデータが送出される。
【００５５】
図１の回路装置に対する図３の回路装置の大きな利点は、データがシフトレジスタ１から直接データ出力側２，４，１６に送出されるのではなく、相応のデータパス回路４０，４１，４２を介して別個のデータ出力側２，４，１６に供給されることである。半導体構成ユニット内に既存のデータパス回路４０，４１，４２の適用によって得られる利点は、シフトレジスタ１からデータ出力側２，４，１６に別個のデータ線路が配設されるのではなく、データの読出しにメモリチップ上にあるデータパス回路４０，４１，４２が用いられることである。それによって、既存のデータ構造の有効利用が達成される。
【００５６】
図４には例えばメモリ構成ユニットの検査のためのテストジェネレータ内に配設されるようなデータ読出し装置のための回路装置が示されている。このデータ読出し装置は、読出し制御回路８２を有しており、この読出し制御回路はデータメモリ８３と入力装置８６に接続されている。読出し制御回路８２は、データ線路８４を介してデータ入/出力側８５に接続されている。それに対してクロックドライバ８７が設けられており、このクロックドライバも読出し制御回路８２に接続されている。クロックドライバ８７は、クロック出力側８８を有している。読出し制御回路８２は制御出力側９０を有している。
【００５７】
図１〜図３に相応する回路装置からのデータの読出しに対しては、図４のデータ読出し装置が次に述べるように接続される。すなわち制御出力側９０は、制御回路９の制御入力側１７に接続され、クロック出力側８８は、クロック発生回路８のクロック入力側８９に接続される。データ読出し装置の操作者は、入力装置８６を介して、検査すべきメモリ構成ユニットのタイプを入力する。データメモリ８３には１つのリストがファイルされており、このリストの中にはメモリ構成ユニットのタイプに依存してデータの読出しに利用可能なデータ出力側２，４，１６，７の数と、メモリ構成ユニットのクロック発生回路８のクロック周波数がファイルされている。
【００５８】
読出し制御回路８２は、使用可能なデータ出力側の総数が固有のデータ入/出力側８５の数よりも少ない場合にはそれを利用する。検査すべきメモリ構成ユニットが図１に相応するように４つのデータ出力側を有し、データ読出し装置が図４に相応するように３つのデータ入/出力側８５しか有していない場合には、データ読出し装置は、シフトレジスタ１に記憶されているデータの読出しのために３つのデータ入/出力側８５しか利用しない。この例では３つのデータ入/出力側８５が第１、第２、第３のデータ出力側２，４，１６に接続されている。それに対しては第１、第２、第３のデータ出力側に供給されるデータが３つのタイムクロック毎に読出される。それによりデータは時点ｔ３，ｔ６，ｔ９………で読出される。このようにして３つの出力側２，４，１６のそれぞれに異なるデータが供給され、シフトレジスタ１から読出されたデータはどれも失われない。
【００５９】
データ読出し装置がデータを読出す時間間隔は、２つのクロック信号間のタイムクロックの三倍に相応する。
【００６０】
メモリ構成ユニットが例えば１つのデータ出力側２だけを有している場合には、データ読出し装置は１つのデータ入/出力側８５だけをデータの読出しに利用すべくこれがデータ出力側２に接続される。このケースではデータがクロック発生回路８の各クロック信号毎にデータ出力側２から読出され、それによって全てのデータが１つのデータ出力側を介して逐次読出される。
【００６１】
別の実施形態では、データ読出し装置に使用されるデータ入/出力側８５が入力装置８６を介して選択される。このケースでは操作者が、問い合わせるべきデータ出力側２，４，１６，７の数を決定できる。同時にこの入力装置８６を介して、メモリ構成ユニットに用いられるクロック発生回路８のタイムクロックも入力可能である。データの読出しは、前述したような手法に相応して行われる。その際利用されるデータ出力側の数とデータの問合せのタイムクロックは相応に適合化される。
【００６２】
図４に相応するデータ読出し装置は、実質的に次のような利点を有している。すなわちデータを読出すデータ入/出力側８５の数が総数の中で可変に設定可能なことである。さらに有利には、読出し制御回路８２がデータ入/出力側８５を介してデータを読出すサンプリング時間が、使用されるデータ入/出力側８５の数に依存して設定可能であり、さらに有利には問合せすべき回路装置のタイムクロックに設定できることである。
【００６３】
マスタ/スレーブフリップフロップの形態の記憶/遅延回路は、例えば公知文献“Tietze,Schenk, Halbleiterschaltungstechnik, 9. Auflage, Springer Verlag, 1991(ISBN 3-540-19475-4) P235-240”からも公知である。
【図面の簡単な説明】
【図１】逐次読出し可能なデータメモリを備えた第１の回路装置を示した図である。
【図２】複数のデータ出力側から送出されるデータ信号の経過のタイムチャートを示した図である。
【図３】データパス回路を備えた第２の回路装置を示した図である。
【図４】回路装置からデータを読出すための装置を示した図である。
【符号の説明】
１      シフトレジスタ
２      第１のデータ出力側
３      第１の記憶/遅延回路
４      第２のデータ出力側
５      第２の記憶/遅延回路
６      第３の記憶/遅延回路
７      第４のデータ出力側
８      クロック発生回路
９      制御回路
１０    クロック信号線路
１１    第１のデータ線路
１２    第２のデータ線路
１３    第４のデータ線路
１４    第１の制御線路
１５    第３のデータ線路
１６    第３のデータ出力側
１７    制御入力側
【図１】
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【図２】
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【図３】
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【図４】
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