(57)【特許請求の範囲】
【請求項１】
ｎ個（但し、ｎは２よりも大きい整数）の画素列を形成するｎ個の画素をそれぞれ有する複数の画素行を有し、
前記各画素は、電気光学材料層と、互いに接続される複数の細長い第１の電極を有する第１電極群と、互いに接続され、該第１の電極のそれぞれと互いに組み合わされる複数の細長い第２の電極を有する第２電極群とを有して前記電極材料層の一方の側に配置された櫛形電極と、前記電気光学材料層の他方の側に配置された第３の電極とをそれぞれ有し、
前記各画素行におけるｉ番目（但し、ｉは１＜ｉ＜ｎを満たす整数）の画素の前記第１電極群は、（ｉ−１）番目の画素の前記第２電極群に接続され、ｉ番目の画素の前記第２電極群は、（ｉ＋１）番目の画素の前記第１電極群に接続され、
前記各画素列を構成する複数の画素は、前記第１の電極群同士が互いに接続されるとともに前記第２の電極群同士が互いに接続されている、空間光変調器。
【請求項２】
複数の前記画素行をそれぞれ有する複数のグループが構成されて、前記各グループの前記各画素列を構成する複数の画素は、前記第１電極群同士が互いに接続されるとともに前記第２電極群同士が互いに接続される、請求項１に記載の空間光変調器。
【請求項３】
前記各画素列の前記第１電極群および前記第２電極群は、それぞれディジタル信号発生器に接続される、請求項１に記載の空間光変調器。
【請求項４】
前記各画素の前記第１電極群に接続されるアクティブマトリクスアドレシング構成をさらに含む、請求項１に記載の空間光変調器。
【請求項５】
前記電気光学材料層は液晶を含む、請求項１に記載の空間光変調器。
【請求項６】
前記液晶は強誘電性液晶である、請求項５に記載の空間光変調器。
【請求項７】
異なる面積のｍ個の隣接する前記画素からなるグループによって１つの複合画素が構成され、ここで、ｍは１よりも大きい整数である、請求項１に記載の空間光変調器。
【請求項８】
請求項１に記載の空間光変調器と、該空間光変調器を照明するための光源と、該空間光変調器からの光を集めるための光学系とを含む、表示装置。
【請求項９】
前記光学系は、前記空間光変調器の前記画素によって回折された光を集めるように構成される、請求項８に記載の表示装置。
【請求項１０】
前記光学系は投影型光学系である、請求項８に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、空間光変調器および表示装置に関する。
【０００２】
【従来の技術】
ＧＢ２３１３９２０およびＥＰ０８１１８７２は、回折型空間光変調器および表示装置を開示している。高解像度を有する電極構造は、強誘電性液晶（ＦＬＣ）を、例えば高輝度投影型表示装置で用いられる光の回折に適切なファインピッチ領域に切り換えるために用いられる。ＦＬＣの交互のストリップが同じ光学状態あるいは異なる光学状態に切り換えられ得るように、各画素（ピクセル）には、互いに組み合わされた櫛形（interdigitated）電極構造が与えられる。すべてのストリップが同じ光学状態に切り換えられた場合、画素は光を回折せず、従って、この光は画素を通過して０次回折光になる。一般に、画素からの光を集めるための光学系は、このモードの光を集めないように構成されるため、その画素は暗く見える。
【０００３】
ＦＬＣの交互のストリップが異なる光学状態に切り換えられた場合、画素は回折格子として機能する。例えば、ＦＬＣの櫛形のストリップは、通過する光に、例えば１８０゜の異なる位相遅延を与え得る。画素は、光をゼロでない回折次数に回折させる回折格子として動作する。この場合、この光は、関連する光学系によって集められ、その画素は明るく見える。
【０００４】
図１は、１画素の電極構成（arrangement）を概略的に示し、図２は、画素の行および列を含む、小型ディスプレイパネルのこのタイプの電極構成を示す。この電極構成は、複数の第１の細長い電極１を含む。これらの第１の電極１は互いに接続され、第１の電極１の下のＦＬＣの光学状態を制御するための第１のデータ信号を受け取る。複数の第２の細長い電極２は、第１の電極１と組み合わされ、且つ、互いに接続され、第２の電極２の下のＦＬＣの光学状態を制御するための別のデータ信号を受け取る。図２に示されるように、第１および第２の電極は画素の列に沿って延び、各列の例えば画素３などの画素に共通である。第１の電極１および第２の電極２は、ＦＬＣ（図示せず）の一方側に配置され、第３の電極、即ち、行電極４は、ＦＬＣの他方側に配置される。行電極４は、行電極４に順次ストローブ信号を供給するためのストローブ信号発生器（図示せず）に接続される。この構成は、単純マトリクスアドレシング構成を形成する。
【０００５】
【発明が解決しようとする課題】
各画素の光学状態を制御するためには、第１、第２および第３の電極に３つの独立した接続が必要である。図２に示されるような画素アレイとして構成された場合、第３の電極、即ち、行電極４は、各行の画素に共通であり、第１の電極１および第２の電極２は、各列の画素に共通である。データ信号発生器（図示せず）は、各列の第１の電極１および第２の電極２にデータ信号を供給するため、画素が２つのモード、即ち、回折モードおよび非回折モードのいずれかで動作しているにも関わらず、各画素列に２つのデータ用接続が必要となる。従って、データ信号発生器は、画素の列ごとに２つのラインドライバを有していなければならず、各画素列には、データ信号発生器への接続のために２つの接続パッドを設けなければならない。
【０００６】
従って、上述のような表示装置においてラインドライバの数を減らし、接続の数を減らすことによって、表示装置のコストを削減し且つパネルの大きさを縮小するという課題があった。
【０００７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは製造コストが削減され、製造歩留まりに優れた表示装置、およびそのような表示装置に適切な空間光変調器を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の局面によれば、ｎ個（但し、ｎは２よりも大きい整数）の画素列を形成するように、それぞれがｎ個の画ｎ個（但し、ｎは２よりも大きい整数）の画素列を形成するｎ個の画素をそれぞれ有する複数の画素行を有し、前記各画素は、電気光学材料層と、互いに接続される複数の細長い第１の電極を有する第１電極群と、互いに接続され、該第１の電極のそれぞれと互いに組み合わされる複数の細長い第２の電極を有する第２電極群とを有して前記電極材料層の一方の側に配置された櫛形電極と、前記電気光学材料層の他方の側に配置された第３の電極とをそれぞれ有し、前記各画素行におけるｉ番目（但し、ｉは１＜ｉ＜ｎを満たす整数）の画素の前記第１電極群は、（ｉ−１）番目の画素の前記第２電極群に接続され、ｉ番目の画素の前記第２電極群は、（ｉ＋１）番目の画素の前記第１電極群に接続され、前記各画素列を構成する複数の画素は、前記第１の電極群同士が互いに接続されるとともに前記第２の電極群同士が互いに接続されている、空間光変調器が提供される。
【０００９】
これにより、互いに組み合わされた櫛形電極を画素間で共有して、既知の構成と比べて接続の数、従って、ラインドライバの数を減らすことができるようにする構成を提供することが可能である。従って、例えばディスプレイパネルとして使用するための空間光変調器のコストも削減することができる。アクティブアドレシング技術ではなく単純アドレシング技術を使用する意図は、コストを削減することである。なぜなら、単純アドレシング技術では、アクティブ型基板を使用せずにすみ、それに関連する製造コストがかからない上、低歩留まりも防ぐことができるからである。単純アドレシング技術を使用する際にかかる主なコストは、例えば画素の行および列をアドレス指定するためなどに用いられる独立したドライバの数である。本発明は、ドライバの数を、上で説明した既知の技術の約半分にすることを可能にし、これにより、同等のコスト削減が得られる。従って、アクティブアドレシング技術に対する単純アドレシング技術のコスト面での利点は維持される。
【００１０】
この構成の別の利点は、チップオンガラス技術あるいは同様の技術によって例えばシリコンベースのドライバなどへの接続を可能にするために必要とされる電極パッド（ピンアウト）の縮小である。そのようなピンアウトは面積をとり、パネル全体のサイズの観点からは不利になり得る。ピンアウトの数を減少させることにより、製造の際の歩留まりが向上するという利点も得られる。
【００１１】
この空間光変調器は、各行の多数の画素について、ピンアウトおよびドライバの数は、図１および図２に示される既知の構成のほぼ半分になる。具体的には、既知の構成ではピンアウトおよびデータ信号発生器ドライバが２ｎ個必要であるのに対し、本発明ではピンアウトおよびドライバはｎ＋１個だけでよい。
【００１２】
少なくとも１つの行は、ｎ個の画素に共通の第３の電極を含み得る。そのような構成により、単純マトリクスアドレシング技術を採用することが可能となる。
【００１３】
この空間光変調器は、複数の画素列を含み得る。この場合、各列の画素の第１の電極が互いに接続され、各列の画素の第２の電極が互いに接続される。これにより、空間光変調器全体を、１つのユニットとしてアドレス指定することが可能となる。あるいは、空間光変調器は、複数の画素行からなる複数のグループを含み得る。この場合、各グループが複数の画素列を含み、各グループの各列の画素の第１の電極が互いに接続され、各グループの各列の画素の第２の電極が互いに接続される。この構成では、空間光変調器は「水平方向」に幾つか（通常、２つ）の行グループに分割され、分割されたグループは同時にアドレス指定することができるようにされる。これにより、空間光変調器のフレームリフレッシュ時間が短くなる。
【００１４】
第１および第２の電極は、ディジタルデータ信号発生器に接続されていてもよい。
【００１５】
空間光変調器は、各画素の第１の電極に接続されるアクティブマトリクスアドレシング構成を含んでいてもよい。
【００１６】
空間光変調器は、例えば強誘電性液晶のような液晶などの電気光学材料からなる層を含んでいてもよく、また、その他の技術にも適用可能である。
【００１７】
画素は、異なる面積のｍ個の隣接する画素からなるグループとして構成されてもよい。ここで、ｍは１よりも大きい整数である。これにより、中間調（gray level）を与えるために空間技術を用いることが可能となり、画素が２つの安定状態の間で切換可能である場合に有利である。
【００１８】
本発明の第２の局面によれば、本発明の第１の局面による空間光変調器と、空間光変調器を照明するための光源と、空間光変調器からの光を集めるための光学系とを含む表示装置が提供される。
【００１９】
このタイプの表示装置により、高輝度の投影画像を達成することが可能となる。
【００２０】
この光学系は、空間光変調器の画素（画素）によって回折された光を集めるように構成され得る。従って、非回折状態の画素は暗く見え、回折状態の画素は明るく見える。このようにして、暗い画素による画像に混入してしまう可能性のある回折状態の画素からの光が低減され、表示コントラスト比が増加する。
【００２１】
光学系は、投影型光学系であってもよい。
【００２２】
【発明の実施の形態】
添付の図面を参照しながら、好適な実施形態についての以下の詳細な説明を考慮することにより、本発明がより良く理解される。図中、同じ部分には同じ参照番号を付す。
【００２３】
図３および図４は、本発明の１つの実施形態を構成する空間光変調器（ＳＬＭ）の１画素（画素）の構造を示す。ＳＬＭは、長方形あるいは実質的に長方形の画素３の長方形アレイを含む反射モード回折型ディスプレイパネルを構成する。このパネルは、上側ガラス基板５および下側ガラス基板６を含む。上側ガラス基板５は、インジウムスズ酸化物（ＩＴＯ）からなる透明導電層で被覆され、この透明導電層は、以下に説明するようなパターンを有する、互いに組み合わされた櫛形電極である細長い電極１および２を形成するようにエッチングされる。これらの電極１および２は、強誘電性液晶材料のための配向層７で被覆される。特に、配向層７は、例えばMerckから入手可能なＳＣＥ８として既知のタイプの強誘電性液晶材料においてＣ１状態を誘起するよう、基板５の法線に対して８４°の角度でシリコン酸化物を斜めに蒸着することによって形成される。配向層７は、約１０ナノメートルの厚さを有し得る。
【００２４】
また、第３の電極４はミラーを形成し、ガラス基板６上に、銀を約１００ナノメートルの厚さに堆積させることによって形成される。銀ミラーかつ電極４の上には、スタティック１／４波長板８が形成される。１／４波長板８は、光開始剤を含むトルエン／キシレン混合などの適切な溶媒中の反応性メソゲンジアクリレート（mesogen diacrylate）ＲＭ２５７の混合物をスピンコートすることによって与えられ得る。これは、窒素雰囲気中で紫外光の下で約１０分間硬化される。波長板８の厚さは、例えば材料の混合比およびスピン速度を変えることによって、波長板８が例えば５２０ナノメートルの波長付近にピークを有する可視光スペクトルの所定の帯域幅に対する１／４波長板として動作するように制御される。１／４波長板８の厚さｄは、ｄ＝λ／４Δｎで与えられ、ここで、λは帯域の中心の波長であり、Δｎは１／４波長板８の材料の常光屈折率と異常光屈折率との差である。１／４波長板８は、典型的には、８００ナノメートルのオーダの厚さを有する。
【００２５】
１／４波長板８の上には、例えば配向層７に関して既に説明したように、別の配向層９が形成される。その後、基板５および６は、例えば直径２マイクロメートルのスペーサボールなどによって間隔があけられ、その後、貼り合わされて、層１０を形成するための強誘電性液晶材料が充填されるセルが形成される。この空間は、半波長の遅延（retardation）を与える強誘電性液晶材料の層となる。そのため、液晶層１０は、その光学軸が切換可能な半波長リターダ（retarder）として動作する。強誘電性液晶層１０の厚さｄFLCは、ｄFLC＝λ／２ΔｎFLCで与えられ、ここで、ΔｎFLCは、強誘電性液晶材料の常光屈折率と異常光屈折率との差である。
【００２６】
ディスプレイの明るさを最適化するためには、好ましくは、例えば基板５に反射防止コーティングを塗布して、電極１および２を光学的に埋め込むことなどによって、各界面の反射率を低下させなければならない。
【００２７】
電極４と電極１および２との間に適切な波形を与えることによって、画素が回折状態と非回折状態との間で切換可能となるように層１０を制御することができる。非回折状態では、ＦＬＣ層１０は、画素３全体にわたって同じ光学状態にある。従って、画素３は、鏡面反射体として動作する。回折状態では、参照番号１１および１２で示されるようにＦＬＣ層１０のストリップは交互に異なる光学状態になり、ストリップ１１の各々を透過した光の位相は、ストリップ１２の各々を透過した光の位相に関して約１８０゜シフトされる。従って、画素３は、非０次に回折される不偏光の入射光に対して位相のみの回折格子として動作する。
【００２８】
図５は、図３および図４に示されるＳＬＭの第１、第２および第３の電極１、２および４の構成を示す。第１の画素３は、図２と同じ構成の第１の電極１および第２の電極２を含む。同様に、第２の画素３’は、第１の電極１’および第２の電極２’を含み、第３の画素３”は、第１の電極１”および第２の電極２”を含む。第１の画素３の第２の電極２は互いに接続され、且つ、第２の画素３’の第１の電極１’に接続される。第２の画素３’の第２の電極２’は互いに接続され、且つ、第３の画素３”の第１の電極１”に接続される。通常、各画素列の第１の電極は互いに接続され、且つ、左側に隣接する画素列の第２の電極に接続される。また、各画素列の第２の電極は互いに接続され、且つ、右側に隣接する画素列の第１の電極に接続される。最も左側の画素列の場合、第１の電極は他の列の電極には接続されないが、第２の電極は次の列の第１の電極に接続される。同様に、最も右側の画素列の場合、第２の電極は別の列の電極には接続されず、第１の電極は隣接する列の第２の電極に接続される。従って、ｎ列の画素列を含む画素アレイの場合、図１および図２に示される既知の電極構成では２ｎ個の列接続が必要であるのに対し、図５に示される電極構成では列接続はｎ＋１個だけでよい。従って、データ信号発生器ドライバおよび列への接続に必要とされるピンアウトの数は、ほぼ５０％実質的に少なくなる。
【００２９】
図６は、図３から図５に示されるタイプのＳＬＭ１４を用いた投影型表示装置を示す。ＳＬＭ１４は、光源１５によって照明される。投影レンズ１６および１７、ならびにミラー１８および１９は、ＳＬＭ１４によって表示される画像を、スクリーン２０上に投影する。
【００３０】
光源１５からの光は、ＳＬＭ１４に正常に（normally）入射する。反射モードの各画素は入射光を正常に反射するため、反射光は、光学素子１６〜１９によって投影されない。これにより、スクリーン２０上に「暗い」画素が結像される。回折モードの各画素は、入射光を、非０次回折光、主に、光線２１および２２で示されるように正および負の１次回折光へと偏向する。そのような画素の各々からの光は、スクリーン２０上の「明るい」画素に結像される。
【００３１】
図７は、パネル分割線２４で２つの実質的に同一のパネルに分割されるＳＬＭの電極構成およびアドレシング回路を示す。第１の電極１および第２の電極２は、上半分および下半分のパネルにおいてそれぞれ上側データ信号発生器２５および下側データ信号発生器２６に接続される。同様に、ストローブ電極４は、上側ストローブ信号発生器２７および下側データ信号発生器２８に接続される。データ信号発生器２５および２６ならびにストローブ信号発生器２７および２８は、互いに実質的に独立している上半分および下半分のパネルについてパネル全体のアドレシング回路を形成する。これにより、上半分および下半分のパネルは２つの別個のパネルとしてアドレス指定され、各パネルが同時に１行ずつアドレス指定される。従って、パネル全体のフレームリフレッシュ期間が半分にされ得る。即ち、許容ラインアドレス時間が２倍になり得る。
【００３２】
図７に示される第１の電極１および第２の電極２のレイアウトは、これらの電極を１つのパネル内に含むことができるようなレイアウトである。これにより、層間で必要な場所に相互接続を有する２つの層において電極パターンを作るために、二重層のリソグラフィーを行う必要がなくなる。しかし、各半分のパネルは、電気的に非対称である。例えば、導電体２９に接続される電極は短い導電経路でデータ信号発生器２５に接続されるが、導電体３０に接続される電極はより抵抗の高い経路を介してデータ信号発生器２５に接続される。
【００３３】
図８は、図７に示されるタイプのＳＬＭパネルをアドレス指定するために必要とされる技術を説明するための図である。ストローブパルスは、参照番号３１で示される「０」および「１」で表される。ここで、「１」は、画素の行をリフレッシュするためにストローブ電極に与えられるストローブパルスを表す。説明の簡略化のために、図８に示されるパネルでは、上半分および下半分のパネルはそれぞれ３行の画素を含み、各半分のパネルの真ん中の行がストローブされるものとする。
【００３４】
ストローブパルスと同期して第１および第２の電極に同時に与えられるデータ信号もまた、参照番号３２および３３で示されるように「０」および「１」で表される。ここで、「０」は、ＦＬＣのストリップを第１の光学状態に切り換えるための第１の電圧を表し、「１」は、ＦＬＣのストリップを第２の光学状態に切り換えるための第２の電圧を表す。画素の第１および第２の電極が同じ状態に切り換えられると、ストリップがどちらの光学状態にあるかに関わらず、この画素は非回折状態である。同様に、画素の第１および第２の電極が異なる電圧に接続されると、どちらの電圧が第１および第２の電極のどちらに印加されたかに関わらず、この画素は回折状態に切り換えられる。従って、隣接する電極が異なる電圧に接続される画素は、回折状態に切り換えられる。このような回折状態の画素は、例えば参照番号３４などの白い領域で示され、非回折状態の画素は、参照番号３５などの斜線領域で示される。
【００３５】
画素が回折あるいは非回折状態であるＳＬＭにおいてＦＬＣを使用することは、各画素において中間調表示を達成することが困難あるいは不可能であることを意味する。言い換えると、各画素は明るいか暗いかのいずかであって、その他の中間調を得ることはできない。
【００３６】
中間調表示能力を与えるためには、個々の画素をグループ分けして、「空間ディザー（spatial dither）」として既知であるものを与える方法で動作させることが可能である。第１および第２の電極のレイアウトを適切に選択することによって、複合画素を形成する各グループの個々の画素は、例えば最も小さい面積から最も大きい面積まで対数的に増加し、隣接する画素の面積比が２：１となるような、異なる面積を有し得る。これについては、図８に２ビット空間ディザーの場合を示しており、参照番号３６で示されるように、１つの複合画素が、面積比が２：１の２つの個々の画素あるいはサブ画素によって形成されている。これにより、「白」レベル３９および「黒」レベル４０の他に、参照番号３７および３８で示されるような２つの中間の中間調表示を達成することが可能となる。従って、中間調表示能力を与えるためには、空間解像度が犠牲にされ得る。
【００３７】
列電極パターンは、図８の参照番号４１で示される。参照番号４２のように実線で示される電極が１つの層を形成し、参照番号４３のように破線で示される電極が別の層を形成する。そのような構成により、電極間の電気的対称を達成することは可能となるが、例えばデータ信号発生器などに、層（level）間の相互接続を有する２層構成が必要となる。
【００３８】
実際のストローブ波形およびデータ波形は、強誘電性液晶表示装置をアドレシングするために従来用いられてきた波形であってもよい。そのような技術は、P.W.H. Surguyらによる「The JOERS/ALVEY Ferroelectric Multi-Plexing Scheme」、Ferroelectrics 122、pp.63-79（1991）、ならびにJ.R. HughesおよびE.P.Raynesによる「A New Set of High Speed Matrix Addressing Schemes for Ferroelectric Liquid Crystal Displays」、Liq. Cryst. 13、pp.597-601、1993に開示されている。JOERS/ALVEYタイプの図３から図８に示されるパネルおよび画素で用いるのに適切な波形を図９に示す。ストローブ信号の各々は、ブランキングパルス４５を含み、その後に、より大きい振幅でより短い持続時間の逆極性のストローブパルス４６を含む。データ波形は参照番号４７で示される。データ波形４７は、振幅は等しいが極性が逆である、連続するパルスを含む。各パルスは、ストローブパルス４６と同じ期間を有する。図９の右側は、画素を回折状態である「オン」に切り換えるため、あるいは、画素をブランク状態の非回折状態である「オフ」のままにするための、ストローブパルスおよびデータパルスの組合せを示す。
【００３９】
図１０（ａ）から（ｄ）は、典型的な画素３’の４つの可能な状態、および隣接する画素３および３”に与える影響を示す。非回折状態を図１０（ａ）および図１０（ｂ）に示し、回折状態を図１０（ｃ）および図１０（ｄ）に示す。
【００４０】
図１０（ａ）に示されるように、画素３’のストリップはすべて状態１１である。これらの電極と、隣接する画素との相互接続により、画素３および画素３”のストリップは交互に状態１１となる。しかし、画素３および画素３”のストリップ５０および５１などの残りのストリップは任意の状態であることが可能であり、画素３および３”は、図１０（ａ）に示される画素３’の特定の状態に関係なく回折あるいは非回折状態になるように制御され得る。
【００４１】
画素３’の他の非回折状態が図１０（ｂ）に示される。この場合、画素３’のストリップはすべて状態１２であり、同様に、隣接する画素３および３”のストリップも交互に状態１２となる。ここでも、画素３および３”のストリップ５０および５１などの残りのストリップは、どちらの状態であってもよく、画素３および３”は、画素３’の状態に関係なく必要に応じて回折あるいは非回折状態にされ得る。
【００４２】
図１０（ｃ）に示されるように、画素３’のストリップは、交互に異なる状態１１および１２にある。従って、画素３のストリップは交互に状態１１となり、画素３”のストリップは交互に状態１２となる。しかし、画素３および３”の残りのストリップ５０および５１はいずれの状態であってもよく、画素３および画素３”の状態は、画素３’の状態に関わらず独立して選択され得る。同様に、図１０（ｄ）に示されるように、画素３’の状態は、図１０（ｃ）に示される状態とは逆であるが、ここでも、隣接する画素３および３”は、画素３’の状態に関わらず必要に応じていずれの状態にも制御され得る。従って、「電極共有」構成により必要とされる接続の数を減らしても、すべての画素は独立して制御可能である。
【００４３】
上で説明した、図５および図７〜図９に示される構成は、単純マトリクスアドレシング型であるが、図３および図４に示されるタイプの共有電極構成を、アクティブマトリクスアドレシング型に用いてもよい。図１１（ａ）は、アクティブマトリクス型ＳＬＭのための組み合わされた櫛形電極構造を有するアクティブマトリクス型基板の上面図を示す。この場合、画素３の第２の電極２は、隣接する画素３’の第１の電極１’に接続される。同様に、画素３’の第２の電極２’は、隣接する画素３”の第１の電極１”に接続される。しかし、参照番号５５、５５’および５５”で示されるように、組み合わされた第１および第２の櫛形電極のために、各画素で、１つのビア接続しか必要とされない。従って、既知のタイプの非共有電極構成と比べて、接続の数が約５０％少なくなる。
【００４４】
図１１（ｂ）は、アクティブマトリクスアドレッシング基板を簡略化された形で示す。この基板は、薄膜トランジスタ（ＴＦＴ）バックプレーン５６を含み、このバックプレーン５６の上にはミラー層５７が形成される。ミラー層５７は、金属性であっても、誘電性であってもよい。参照番号５５などのビア接続は、ミラー層５７を介して、組み合わされた櫛形電極とバックプレーン５６との間の接続を提供する。ミラー層５７の上には、電極１および２などの電極が形成される。アクティブアドレシング構成を完成するために、対向基板（図示せず）は、変調器のすべての画素に共通の透明な連続する第３の電極を有する。
【００４５】
ＦＬＣの電気化学的劣化を防ぐために、各画素のＦＬＣのストリップに現れる波形は、ＤＣバランスが達成されていることが望ましい。正確なＤＣバランスは、第２のフレーム中に反転された極性を有するデータ波形およびストローブ波形が与えられるように、各データフレームを２回与えることによって提供され得る。しかし、そのような構成では、フレームリフレッシュ時間が２倍になる、即ち、許容ラインアドレス時間が半分になる。適切な結果は、例えば各データフレームの後に、ストローブ波形およびデータ波形の極性を周期的に反転させることによって達成され得る。この技術では、画像データがフレームごとに変わる場合には完全に適切なＤＣバランスは得られないが、バランスは、実質的な電気化学的劣化を防ぐのに概ね十分であり、フレームリフレッシュ時間あるいはラインアドレシング時間の犠牲を伴わない。
【００４６】
以上、本発明の好適な実施形態を強誘電性液晶について説明してきたが、ネマティック液晶、反強誘電性液晶（ＡＦＬＣ）、および例えばスーパーツイストネマティック（ＳＴＮ）材料などの特に大きくねじれた非線形材料構造を有する液晶など、その他の液晶材料を用いてもよい。また、これらの技術を、液晶以外の実施形態に適用してもよく、Apteらによる「Deformable Grating Light Valves for High-Resolution Displays」、SID、1993、pp.807-808に開示されるような格子光バルブ（ＧＬＶ）などの非電気光学的な実施形態にも適用することも可能である。また、単純アドレシング構成について主に説明してきたが、同じ技術を、組み合わされた櫛形電極が例えばＤＲＡＭタイプのアーキテクチャなどの標準アドレシング電極によって規定されアクティブに駆動されるアクティブアドレシング構成に適用してもよい。この場合、各画素は、アドレシングアーキテクチャの隣接ノード（即ち、薄膜トランジスタ）間で共有される電極を有する。
【００４７】
ＡＦＬＣを単純アドレス型変調器において用いることも可能である。この場合、ＡＦＬＣの電圧−透過率の関係は、より典型的なヒステリシスでなければならない（そのような電圧−透過率特性を有するＡＦＬＣを保持電圧とともに用いて単純マトリクス動作を与えることは、既知である）。ＡＦＬＣモードは、上で説明したＦＬＣモードと同様の光学特性を有し、ドメイン成長を通してアナログ動作あるいは中間調表示動作を達成することができる。
【００４８】
ＡＦＬＣモードを、アクティブマトリクスアドレシングに適用してもよい。この場合、理想的なＡＦＬＣモードでは、電圧−透過率の関係が典型的なヒステリシスループを示さないＡＦＬＣよりも低い閾値が必要である。このモードでは、二値（オン／オフ）動作あるいはアナログ（中間調）動作が与えられ得る。
【００４９】
上で説明したタイプの変調器は、アクティブマトリクスアドレシング構成において双安定ツイストネマティック（ＢＴＮ）液晶を用いて実施されてもよい。例えば、逆平行に整列されたセルのセルギャップの約２倍のピッチを有するコレステリックドープトネマティック液晶材料は、傾斜した（splayed）１８０゜のねじれ状態や、０および３６０゜のねじれを有する２つの傾斜した準安定状態を作り出す。これらの２つの準安定状態は、液晶に双安定動作モードを与える。液晶は、一時的なホメオトロピック状態を作り出すリセットパルスを与え、その後に選択パルスを与えて２つの準安定状態のうちの一方を選択することにより、これらの２つの準安定状態の間で切換可能である。これらの準安定状態は、迅速にアクセスされ得、双安定状態を示し得る。しかし、ＢＴＮモードは、中間調を与えるために、例えば単純マトリクスアドレシングおよびアナログモードなどの他の方法で動作することが可能である。また、その他のＢＴＮ構成を用いてもよい。
【００５０】
【発明の効果】
本発明によれば、互いに組み合わされた細長い電極構造を有する表示装置の各画素について、ピンアウトおよびドライバの数を従来よりも減少させることができる空間調変調器が提供される。これにより、表示装置の製造コストを削減することができる。また、表示パネルの大きさを縮小することができる。さらに、表示装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】回折画素の従来の電極構成を示す図である。
【図２】画素のアレイに適用された、図１の電極構成を示す図である。
【図３】本発明の実施形態を構成する空間光変調器（ＳＬＭ）の画素の拡大図である。
【図４】図３に示される画素の断面図である。
【図５】図３および図４に示される画素を有する空間光変調器（ＳＬＭ）の電極構成を示す図である。
【図６】図３から図５に示されるタイプの空間光変調器（ＳＬＭ）を組み込む投影型表示装置の概略図である。
【図７】本発明の別の実施形態を構成する空間光変調器（ＳＬＭ）の電極構成およびアドレシング構成を示す図である。
【図８】図７に示されるタイプの空間光変調器（ＳＬＭ）の電極構成およびアドレシングスキームを示す図である。
【図９】図３から図８に示される空間光変調器（ＳＬＭ）で用いられるアドレシング波形を示す図である。
【図１０】画素の状態を示す図である。（ａ）〜（ｄ）は、画素の４つの可能な状態のうちの１つを示す図である。
【図１１】アクティブマトリクスアドレシングのための空間光変調器（ＳＬＭ）の電極構成を示す図である。（ａ）はアクティブマトリクス型基板の上面図、（ｂ）は断面図である。
【符号の説明】
１  第１の電極
１’  第１の電極
１”  第１の電極
２  第２の電極
２’  第２の電極
２”  第２の電極
３  画素
３’  画素
３”  画素
４  第３の電極
５  ガラス基板
６  ガラス基板
７  配向層
８  スタティック１／４波長板
９  配向層
１０  強誘電性液晶（ＦＬＣ）層
１４  空間光変調器（ＳＬＭ）
１５  光源
１６  レンズ
１７  レンズ
１８  ミラー
１９  ミラー
２０  スクリーン
２１  光線
２２  光線
２４  パネル分割線
２５  データ信号発生器
２６  データ信号発生器
２７  ストローブ信号発生器
２８  ストローブ信号発生器
２９  導電体
３０  導電体
４１  列電極パターン
４２  電極
４３  電極
４５  ブランキングパルス
４６  ストローブパルス
４７  データ波形
５５  ビア接続
５５’  ビア接続
５５”  ビア接続
５６  ＴＦＴバックプレーン
５７  ミラー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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