(57)【特許請求の範囲】
【請求項１】
Ａ．アナログ出力リードを有するアナログ回路と、
Ｂ．入力リードと出力リードを有する出力増幅器と、
Ｃ．前記出力増幅器の出力リードに接続された出力端子と、
Ｄ．前記アナログ出力リードを前記出力増幅器の入力リードに選択的に接続する第１のスイッチと、
Ｅ．アナログ境界走査セルであって、
ｉ．直列データ入力リードと、
ｉｉ．直列データ出力リードと、
ｉｉｉ．前記出力増幅器の入力リードに接続された１つの入力リードと、第１の閾値電圧リードに接続されたもう１つの入力リードと、出力と、を有するデジタルレシーバと、
ｉｖ．前記デジタルレシーバの出力に接続された入力と、前記直列データ入力リードに接続された入力と、出力と、を有するマルチプレクサと、
ｖ．前記マルチプレクサの出力に接続された入力と、前記直列データ出力リードに接続された出力とを有するデータメモリと、を有する前記アナログ境界走査セルと、
Ｆ．前記データメモリの出力と、前記出力増幅器の入力と、第２の閾値電圧リードと、第３の閾値電圧リードと、に接続されたスイッチ回路であって、
ｉ．前記出力増幅器の入力リードに接続された第１のリードと、第２のリードと、更新制御入力と、を有する第２のスイッチと、
ｉｉ．前記第２のスイッチの第２のリードに接続された第１のリードと、前記第２の閾値電圧リードに接続された第２のリードと、前記データメモリの出力に接続された制御リードと、を有する第３のスイッチと、
ｉｉｉ．前記第２のスイッチの第２のリードに接続された第１のリードと、第３の閾値電圧リードに接続された第２のリードと、前記データメモリの出力に接続された制御リードと、を有する第４のスイッチと、
を有する前記スイッチ回路と、
を有する集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路（ＩＣ）に関し、特に、ＩＣの試験およびＩＣの相互接続配線を簡単化するための、ＩＣの入力および出力ピンにおいて構成される境界走査セルに関する。
【０００２】
【従来の技術】
境界走査試験は、本技術分野において公知であり、その具体化および動作モードを詳述したＩＥＥＥ標準規格（ＩＥＥＥ１１４９．１）によってサポートされる。図１Ａは、ＩＣ出力における境界走査試験に用いるための従来技術の境界走査セルの論理構造を示す。この境界走査セルは、入力マルチプレクサ（Ｍｕｘ１）と、フリップフロップまたは他のラッチ回路のような捕獲／シフトメモリ（Ｍｅｍ１）と、フリップフロップまたは他のラッチ回路のような出力メモリ（Ｍｅｍ２）と、出力マルチプレクサ（Ｍｕｘ２）と、を含む。選択信号（選択１）はＭｕｘ１を制御し、Ｍｅｍ１が、直列データ入力、またはＩＣのコア論理装置からのシステムデータ出力から、データをロードすることを可能ならしめる。Ｍｅｍ１は、制御信号（制御１）に応答してデータをロードする。Ｍｅｍ１の出力は、Ｍｅｍ２への入力であり、直列データとして出力される。Ｍｅｍ２は、制御信号（制御２）に応答してＭｅｍ１からのデータをロードする。選択入力（選択２）はＭｕｘ２を制御し、Ｍｕｘ２がＩＣの出力バッファへ、Ｍｅｍ２の出力またはＩＣのコア論理装置からのシステムデータを出力することを可能ならしめる。複数のこれらの境界走査セルは、直列入力および出力線により直列に接続され、境界走査レジスタを形成しうる。
【０００３】
図１Ａにおいて、出力境界走査セル論理装置は点線内に囲まれている。この境界走査セルは、ＩＣのコア論理装置からの出力を、ＩＣの出力バッファに接続する。該出力バッファは、それがＭｕｘ２から受ける論理レベルに応答して高（Ｖ＋）または低（Ｇ）電圧を出力する。前記境界走査セルは、前記コア論理装置と同じ領域、すなわちコア領域内に実現される。多くの場合、すなわちＩＥＥＥ１１４９．１標準規格に述べられている規則に従って具体化される時、前記境界走査セル論理装置は、試験専用のものとなり、システム論理機能と共用されない。このようにして、前記境界走査セルは、ＩＣの正規機能動作を妨害しない非介入性試験動作のためにアクセスされうる。
【０００４】
ＩＥＥＥ１１４９．１標準規格は、境界走査セルのための３タイプの試験動作、すなわちサンプル試験動作（サンプル）、外部試験（Ｅｘｔｅｓｔ）、および内部試験（Ｉｎｔｅｓｔ）を定めている。サンプルは、１１４９．１において必要な試験モードである。サンプル中においては、ＩＣは正規動作状態にあり（すなわち、ＩＣのコア論理装置はＭｕｘ２を経て前記出力バッファに接続されており）、かつＭｕｘ１およびＭｅｍ１は正規のＩＣ出力データを捕獲しシフトアウトするように動作せしめられる。外部試験は、１１４９．１におけるもう１つの必要な試験モードである。外部試験中においては、出力境界走査セルは、ＩＣ出力から試験データを相互接続配線上へ駆動するのに用いられ、入力境界走査セルは、ＩＣ入力において被駆動試験データを捕獲するのに用いられる。このようにして、外部試験は、回路板上のＩＣの入力および出力間の相互接続配線を試験するのに用いられうる。内部試験は、１１４９．１におけるオプションの試験モードである。内部試験中においては、入力境界走査セルは、試験データをＩＣのコア論理装置へ駆動するのに用いられ、出力境界走査セルは、該コア論理装置からの応答を捕獲するのに用いられる。このようにして、内部試験はＩＣコア論理装置を試験するのに用いられうる。
【０００５】
正規ＩＣ動作中においては、ＩＣのコア論理装置の出力は、Ｍｕｘ２を通過して出力バッファに至り、該出力バッファによってＩＣ外へ駆動される。従って、正規モード中においては、ＩＣ出力の機能は、Ｍｕｘ２により導入される遅延以外は、境界走査セルにより行われない。もし正規動作中において、サンプルが行われれば、境界走査セルは、選択１および制御１入力を受けてシステムデータを捕獲し、それを検査のために直列出力を経てシフトアウトする。
【０００６】
試験動作中においては、ＩＣのコア論理装置の出力は、境界走査セルによって受けられ捕獲およびシフトされるが、Ｍｕｘ２は選択２によって制御され、Ｍｅｍ２内に記憶されている試験データを出力バッファへ出力する。従って、試験モード中においては、ＩＣコア論理装置の出力機能は境界走査セルにより使用禁止にされる。もし試験動作中において、外部試験または内部試験が行われれば、境界走査セルは選択１および制御１入力を受けてシステムデータをＭｅｍ１内へ捕獲し、それを検査のために直列出力を経てシフトアウトする。Ｍｅｍ１がデータを捕獲しシフトしつつある間に、Ｍｅｍ２は安定した試験データを出力ピンへ出力する。Ｍｅｍ１が外部試験においてその捕獲およびシフト動作を完了した後には、それは、Ｍｅｍ２内へロードされるべき新しい試験データを含有する。Ｍｅｍ２は、制御２上の信号に応答してＭｅｍ１から該新しい試験データをロードする。Ｍｅｍ２が該新しい試験データを受けた後、該データは、Ｍｕｘ２および出力バッファを経てＩＣから出力される。Ｍｅｍ２の目的は、Ｍｅｍ１がデータを捕獲およびシフトしつつある間、ＩＣの出力を所望の試験論理状態にラッチすることである。Ｍｅｍ２がなければ、すなわち、もしＭｅｍ１の出力がＭｕｘ２に直接接続されていたとすれば、ＩＣの出力は、データがＭｅｍ１内に捕獲され、Ｍｅｍ１を経てシフトされている時、論理状態間で遷移（すなわちリプル）することになろう。
【０００７】
サンプル、外部試験、および内部試験動作を行う図１Ａの境界走査セルの例は、図１Ｂのタイミング図に示されている。図１Ｂのタイミング図および全ての以下のタイミング図において、制御１および制御２信号に関する「Ｃ」の表示は、低−高−低の信号シーケンスを示し、これは、図示されている回路例においては、Ｍｅｍ１およびＭｅｍ２のそれぞれにデータを記憶させるための制御を与える。選択１および選択２上の論理的０および１のレベルは、Ｍｕｘ１およびＭｕｘ２の動作の制御に用いられる論理レベルを示す。また、制御１の７つの「Ｃ」信号は、全ての例のタイミング図に用いられている。制御１の最初の「Ｃ」信号は、Ｍｅｍ１内へのデータの捕獲を示し、制御１の以下６つの「Ｃ」信号は、６つの直列に接続された境界走査セル回路を経てのデータのシフトを示す。
【０００８】
図２には、図１Ａの境界走査セルの公知の改良が示されている。この改良は、Ｍｕｘ２を、ＩＣの出力バッファのバッファ領域内に構成することにより行われる。ＩＣのバッファ領域内への試験論理装置の配置換えは、システム（非試験）論理機能用のＩＣのコア論理装置内の領域を解放する。ＩＣのコア領域内に必要とされる論理装置は、それぞれの必要とされる出力境界走査セル用のＭｕｘ２の大きさだけ減少せしめられる。これは、ＩＣのコア領域内のオーバヘッドとして、境界走査セルのＭｕｘ１、Ｍｅｍ１、およびＭｅｍ２のみを残す。ＩＣのコア領域内に配置され、かつ経路選択される必要のある境界走査セル論理装置の量は減少せしめられる。図２の境界走査セルは、図１Ａのそれと正確に同様に動作する。
【０００９】
図３Ａは、図１Ａの境界走査セルのもう１つの公知の改良を示す。この改良は、１９９０年にディー・ブハブサー（Ｄ．Ｂｈａｖｓａｒ）により、ＩＥＥＥソサイェティ・プレス・パブリケーション（ＩＥＥＥ  Ｓｏｃｉｅｔｙ  Ｐｒｅｓｓ  Ｐｕｂｌｉｃａｔｉｏｎ）第１８３−１８９頁の「相互接続の短絡試験を助けるセル設計（Ｃｅｌｌ  Ｄｅｓｉｇｎｓ  ｔｈａｔ  Ｈｅｌｐ  Ｔｅｓｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｓｈｏｒｔｓ）」に説明されている。この改良は、外部試験中に出力バッファからの論理出力がＭｅｍ１において捕獲され且つシフトアウトされることを可能ならしめる。この特徴は、ピン間の短絡を検出すること、または出力バッファ外へ駆動されるべく意図された論理レベルと矛盾する電圧または接地電位を供給すること、を可能ならしめる。例えば、外部試験中において、論理的１がＭｅｍ２から駆動されれば、出力バッファは論理的１を出力として駆動しようとする。しかし、もし出力バッファの出力が接地へ短絡されていれば、高電流（または低インピーダンス）経路が出力バッファ内にＶ＋から頂部トランジスタを経て接地まで存在し、それは出力バッファの損傷または破壊を起こしうる。同様にして、もしＭｅｍ２が論理的０を出力として駆動しつつあり、出力バッファの出力が供給電圧へ短絡されていれば、高電流（または低インピーダンス）経路が底部トランジスタを経て接地（Ｇ）まで存在し、やはり出力バッファの損傷または破壊を起こす。図３Ａの境界走査セルは、第３マルチプレクサ（Ｍｕｘ３）と、第３選択入力（選択３）と、入力バッファと、の追加により、これらの短絡条件の検出を可能ならしめる。入力バッファは、出力バッファの出力における論理状態を入力する。Ｍｕｘ３は、システムデータと、入力バッファを経ての出力バッファの論理状態と、を入力され、これらの信号の選択された１つをＭｕｘ１の１入力へ出力する。この例においては、Ｍｕｘ３は、もし選択３が低（内部試験）ならばシステム論理を選択し、もし選択３が高（外部試験）ならば出力バッファ状態を選択する。このようにして、Ｍｅｍ１は、サンプルおよび内部試験中にはＩＣのコア論理装置からのシステムデータを、また外部試験中には入力バッファからの試験データを、捕獲してシフトする。
【００１０】
サンプル、外部試験、および内部試験動作中の図３Ａの境界走査セルの例は、図３Ｂのタイミング図に示されている。図３Ａの境界走査セルはまた、出力が短絡されうる時間の短縮を可能ならしめる。図３Ｃのタイミング図においては、完全な外部試験動作の後に、外部試験１（すなわち、Ｍｅｍ１の捕獲およびシフトおよびＭｅｍ２の更新）と、短絡外部試験動作すなわち外部試験２（すなわち、Ｍｅｍ１の捕獲のみ（シフトなし）およびＭｅｍ２に捕獲されたデータの更新）と、が行われうることがわかる。外部試験２の動作は、出力からの試験データが、出力における電圧矛盾を修正するために更新されてＭｅｍ２内へ送られることを可能ならしめる。例えば、もし外部試験１の動作が、ＩＣ出力が接地へ短絡さている場合に、出力バッファに論理的１を出力することを意図したものであり、外部試験２の動作が（接地への前記短絡により）論理的０を捕獲して更新したとすれば、出力バッファが（Ｖ＋から頂部トランジスタを経てＧに至る）高電流状況にあった時間量は、外部試験１の更新ステップから外部試験２の更新ステップへ行くのに要するＴＣＫ周期数まで減少せしめられ、ＴＣＫは、例えば、ＩＥＥＥ１１４９．１の試験クロックである。次の完全な外部試験動作（外部試験３）は、論理的０を捕獲してシフトアウトし、短絡外部試験動作（外部試験２）によって起こされる、接地への短絡および結果として生じるＭｅｍ２の状態の変化を表示する。もし接地への短絡が存在していなかったならば、外部試験２の動作は、外部試験１の動作からの論理的１によりＭｅｍ２を再ロードしているはずであり、外部試験３の動作は、ＩＣ出力における論理的１を確認しているはずである。
【００１１】
このアプローチは、電圧矛盾がＩＣ出力に存在しうる時間量を減少させるが、修正外部試験走査動作を実行するのに要する時間、すなわち図３Ｃにおける外部試験１から外部試験２までの更新時間は、なお出力バッファを危険にさらしうる。また、ＩＣが最初に、その正規モードにおいて電源投入される時は、短絡による出力矛盾は、試験モードに、もし入ったとして、入る前に延長された時間量の間存在しうる。それゆえ、図３Ａの境界走査セルは、図１Ａの境界走査セルに比し短絡検出および修正の改善を与えるが、それは該修正を行うための時間を必要とし、ＩＣが直ちにその正規モード動作に入る場合は、電源投入における保護を与えない。また、図３Ａの境界走査セルは、短絡検出および修正の特徴を実現するために、追加のＭｕｘ３、選択３信号、および入力バッファを必要とする。
【００１２】
【発明が解決しようとする課題】
以上を考慮すると、より小さいＩＣコア領域を用いて、少なくとも従来技術の境界走査セルの機能性を実現することが望ましい。
【００１３】
【課題を解決するための手段】
この目的のために、本発明は、ＩＣコア領域内に従来技術の境界走査セルよりも少ない論理装置を必要とする境界走査セルを提供し；出力境界走査セルの一部としてのＩＣ出力バッファと、入力境界走査セルの一部としてのＩＣ入力バッファとを利用し；従来技術の境界走査セル内のＭｅｍ２の機能を行うラッチ可能な入力および出力バッファ回路を提供し；ＩＣコア領域における境界走査セル論理装置の削減を容易ならしめるためにＭｕｘ２およびＭｅｍ２の機能をＩＣ入力および出力両バッファ内に統合し；外部試験動作中において出力ピン上の短絡条件を直ちにかつ非同期的に検出し且つ修正しうる、境界走査セルと出力バッファとの組合せを提供し；ＩＣが最初正規モードにおいて電源投入される時に、出力ピン上の短絡条件を直ちにかつ非同期的に検出し且つ修正しうる、境界走査セルと出力バッファとの組合せを提供し；また、ＩＣ出力バッファが短絡により損傷され、または破壊されることを阻止する、ＩＣの電源投入の方法およびプロシージャを提供する。
【００１４】
【発明の実施の形態】
図４Ａおよび図６Ａは、図１Ａ、図２、および図３Ａの従来技術の出力境界走査セルの全ての特徴に、改善された短絡検出および修正方法を加えたものを含み、しかもＩＣのコア領域内に必要とする論理装置が顕著に少ない、本発明による代表的な出力境界走査セルを示す。図４Ａおよび図６Ａの境界走査セルは、従来技術の出力境界走査セルにまさる以下の改善点を提供する；（１）境界走査セルの機能性の増大；（２）境界走査セル論理装置のオーバヘッドの減少；（３）出力バッファの短絡保護の改善。図４Ａの境界走査セルは、必要とされる１１４９．１のサンプルおよび外部試験動作のみを行うように設計されているが、図６Ａの境界走査セルは、必要とされるサンプルおよび外部試験動作と、オプションの内部試験動作とを行うように設計されている。
【００１５】
図４Ａにおいては、境界走査セル論理装置は、Ｍｕｘ１と、Ｍｅｍ１と、２つの伝達ゲート（ＴＧ１およびＴＧ２）と、ラッチバッファと、を含む。図４Ａにおいては伝達ゲートが用いられているが、３安定バッファのような、他の信号転送またはスイッチング素子もまた用いられうる。図５には、ＴＧ１およびＴＧ２として働きうる伝達ゲート構造および３安定バッファの例が示されている。従来技術のＭｅｍ２機能は、ＩＣ出力バッファと、ラッチバッファと、ＴＧ２と、の組合せによって実現される。Ｍｅｍ２機能およびＩＣコア論理装置は、このようにしてＩＣ出力バッファを共用する。従来技術の例のＭｕｘ２機能は、ＴＧ１およびＴＧ２によって実現される。ＩＣ出力バッファの出力は、ラッチバッファの入力に接続されている。ラッチバッファの出力は、出力バッファの入力に接続されている。この構成においては、ラッチ可能出力バッファ４０は、ＴＧ１およびＴＧ２が使用禁止にされた時に得られる。ラッチ動作は、出力バッファの出力が該出力バッファの入力を駆動することを可能ならしめるラッチバッファ帰還によって実現される。
【００１６】
ＩＣの正規動作においては、ＴＧ１は使用可能にされてシステムデータを出力バッファの入力へ通過させ、ＴＧ２は使用禁止にされる。ＩＣの試験動作においては、ＴＧ２は使用可能にされてＭｅｍ１からの試験データを、（Ｍｅｍ２として働く）ラッチ可能出力バッファ４０の入力へ通過させ、ＴＧ１は使用禁止にされる。ラッチバッファは、ＴＧ１またはＴＧ２が使用可能にされた時にいずれもがラッチバッファの出力をオーバドライブ（ｏｖｅｒｄｒｉｖｅ）しうるよう、十分に弱い出力を有するように設計される。しかし、ＴＧ１およびＴＧ２が使用禁止にされた時、ラッチバッファからの出力は、出力バッファの入力にＩＣ出力から帰還された論理レベルを保持し、それによってＭｅｍ２の機能を行うラッチ機構を与えるのに十分である。もし所望ならば、ＴＧ１およびＴＧ２の一方または双方は、ＩＣのコア領域内の境界走査セル論理装置の量をさらに、Ｍｕｘ１およびＭｅｍ１ほどの小ささまで削減するために、ＩＣの出力バッファ領域内に実現されうる。Ｍｕｘ２およびＭｅｍ２機能の位置は、図４Ａにおいては、図１Ａ、図２、および図３Ａの従来技術の例と比較すると、逆にされており、すなわち、Ｍｅｍ２機能（ＴＧ２、ラッチバッファ、および出力バッファ）は、Ｍｕｘ２機能（ＴＧ１およびＴＧ２）の後に現れている。
【００１７】
サンプル動作中においてはＩＣは正規モードにあり、その場合、選択２はＴＧ１を使用可能にし、制御２はＴＧ２を使用禁止にする。制御２信号は正規動作中においては活動状態にはなく、低に留まってＴＧ２を使用禁止にする。制御２を非活動状態に保つ１つの方法は、正規動作中においてそれを選択２信号によりゲートオフすることである。正規動作モードにおいては、ＩＣのコア論理装置の出力（システムデータ）は、ＴＧ１を通過してラッチ可能出力バッファ４０へ入力され、ＩＣ外へ駆動される。従って、正規動作中においては、ＩＣ出力の機能は、ＴＧ１により導入される遅延を除外すれば、境界走査セルにより影響されない。サンプル中においては、境界走査セルは選択１および制御１入力を受けて、ＴＧ１からＭｕｘ１へのシステムデータ出力をまずＭｅｍ１内へ捕獲し、次に該捕獲データを検査のために直列出力を経てシフトアウトする。従来技術のセルは、サンプル中にＭｕｘ２へ入るシステムデータを捕獲するが、図４Ａの境界走査セルはＴＧ１から出るシステムデータを捕獲する。サンプル動作中の該境界走査セルの例は、図４Ｂのタイミング図に示されている。このタイミング図は、制御２が正規動作中（従ってサンプル中）低に留まってＴＧ２が使用可能にならないように保証していることを除外すれば、従来技術のセルに対するものと同じである。
【００１８】
外部試験動作中においては、選択２はＴＧ１を使用禁止にし、従ってＩＣコア論理装置を使用禁止にして、データをラッチ可能出力バッファ４０へ出力しないようにする。図４Ａの境界走査セルが、最初外部試験動作状態にされた時、ラッチ可能バッファ４０は、Ｍｅｍ１からの出力をロードされる必要がある。これを実現するために、プレロード信号が制御２上に出力されてＴＧ２を使用可能にし、Ｍｅｍ１からの論理値をラッチ可能出力バッファ４０へ駆動する。制御２上の前記プレロード信号がなくなった後、ＴＧ２は使用禁止にされ、ラッチバッファが前記論理値をＩＣ出力に保持するのに用いられる。ラッチ可能出力バッファのこのプレローディングは、セルが外部試験動作モードにされた最初の時に必要とされる。この最初のプレロード動作が行われた後、Ｍｅｍ１からラッチ可能出力バッファへの全ての他の論理転送は、従来技術の境界走査セルにおいて説明されたＭｅｍ１からＭｅｍ２への転送と同様に、すなわち制御２入力に応答して行われる。
【００１９】
外部試験動作モードにおいては、ラッチ可能出力バッファ４０が安定試験データを出力している間に、ラッチバッファの出力が捕獲およびシフトのためにＭｕｘ１へ入力される。Ｍｕｘ１の、ラッチバッファの出力への接続は、図３Ａの従来技術の境界走査セルにおけるように、ＩＣ出力の観察を可能ならしめる。外部試験動作中においては、境界走査セルは、選択１および制御１入力を受けて、ＩＣ出力ピンデータをＭｅｍ１内へ捕獲し、次にそれを検査のために直列出力を経てシフトアウトする。Ｍｅｍ１がデータを捕獲またシフトしつつある間、ＴＧ２は制御２によって使用禁止にされて、ラッチ可能出力バッファ４０が安定試験データを出力ピンに保持することを可能ならしめる。Ｍｅｍ１がその捕獲およびシフト動作を完了した後、それはラッチ可能出力バッファ４０内へロードされるべき新しい試験データを含有している。ラッチ可能出力バッファ４０は、その新しい試験データを、制御２の信号に応答してＭｅｍ１からＴＧ２を経てロードされる。ラッチ可能出力バッファ４０が新しい試験データを受けた時、該データは出力ピンへ直接出力される。従来技術のセルのＭｅｍ２は、新しい試験データを出力ピンへ、まず該データをＭｕｘ２を通過させることにより、すなわち直接出力バッファへ送らずに、出力する。外部試験動作中の境界走査セルの例は、図４Ｂのタイミング図に示されている。外部試験動作の開始時、最初に論理値をＭｅｍ１からラッチ可能出力バッファ４０へ転送するための、上述の制御２上のプレロード信号は、図４Ｂのタイミング図に示されていないが、図４Ｂの外部試験動作に入った時すでに発生し終わっていることに注意すべきである。また、図４Ａのセルは、短絡検出および修正機能を行うために図３Ａの従来技術の選択において必要とされた追加のＭｕｘ３および選択３信号を必要としない。
【００２０】
図６Ａにおいて、境界走査セル論理装置は、Ｍｕｘ１と、Ｍｅｍ１と、３つのトランジスタゲート（ＴＧ１、ＴＧ２、およびＴＧ３）と、ラッチバッファと、を含む。図４Ａおよび図６Ａの境界走査セルは、図６ＡがＴＧ１およびＴＧ２の出力と、ラッチ可能出力バッファ４０への入力と、の間にＴＧ３を含むことを除外すれば、同じである。ＴＧ１およびＴＧ２は、例えば図５に示されているような、任意のタイプの信号転送素子でありうるが、ＴＧ３は信号を双方向に伝送しえなければならない。それゆえ、ＴＧ３は、図５の伝達ゲートの例、または他のタイプの双方向性信号伝達素子のように動作する必要がある。ＴＧ３の双方向性動態の理由は後述される。ＴＧ１、ＴＧ２、およびＴＧ３の１つまたはそれ以上は、ＩＣの出力バッファ領域内にラッチ可能出力バッファ４０の一部として構成することができ、それによりＩＣコア領域内の試験論理装置の量は、Ｍｕｘ１およびＭｕｘ２ほどの小ささに削減される。
【００２１】
ＩＣの正規動作においては、ＴＧ１およびＴＧ３が使用可能にされてシステムデータを出力バッファの入力へ通過させ、ＴＧ２は使用禁止にされる。ＩＣの試験動作においては、ＴＧ２およびＴＧ３が使用可能にされて試験データをＭｅｍ１から出力バッファの入力へ通過させ、ＴＧ１は使用禁止にされる。ＴＧ３が使用可能にされた時は、それはラッチバッファの出力をオーバドライブして、システムまたは試験データを出力ピンへ通過させる。ＴＧ３が使用禁止にされた時は、ラッチバッファは、ＩＣ出力から出力バッファの入力への帰還を保持して、試験データを出力ピンにラッチし保持する。
【００２２】
サンプル動作中においてはＩＣは正規モードにあり、その場合、選択２はＴＧ１を使用可能にし、転送信号はＴＧ３を使用可能にし、また制御２はＴＧ２を使用禁止にする。正規動作モードにおいては、ＩＣのコア論理装置の出力は、ＴＧ１およびＴＧ３を通過してラッチ可能出力バッファ４０から出力される。サンプル中においては、境界走査セルは選択１および制御１入力を受けて、ＴＧ１からＭｕｘ１へのシステムデータ出力をまずＭｅｍ１内へ捕獲し、次に該捕獲データを検査のために直列出力を経てシフトアウトする。従って、このサンプル動作は、図４Ａのセルに対して説明されたものと同じである。サンプル動作中の図６Ａの境界走査セルの例は、図６Ｂのタイミング図に示されている。
【００２３】
外部試験動作中においては、選択２はＴＧ１を使用禁止にし、従ってＩＣコア論理装置を使用禁止にして、データをラッチ可能出力バッファ４０へ出力しないようにする。図６Ａの境界走査セルが、最初外部試験動作状態にされた時、ラッチ可能バッファ４０は、Ｍｅｍ１からの出力をロードされる必要がある。これを実現するために、プレロード信号が制御２および転送上に出力されてＴＧ２およびＴＧ３を使用可能にし、Ｍｅｍ１からの論理値をラッチ可能出力バッファ４０へ駆動する。プレローディングの後、ラッチ可能出力バッファ、ＴＧ２およびＴＧ３は使用禁止にされ、ラッチ可能出力バッファがプレロードされた論理値を出力ピンに保持することを可能ならしめる。
【００２４】
外部試験動作の捕獲ステップ中においては、ＴＧ２は制御２により使用禁止にされ、かつＴＧ３は転送信号により瞬間的に使用可能にされて、ラッチバッファの出力がＭｕｘ１を経てＭｅｍ１内へ捕獲されうるようにする。この捕獲ステップの後、ＴＧ３は使用禁止にされ、外部試験動作が行われる。ラッチ可能出力バッファ４０は、シフトステップ中ラッチバッファ帰還により安定状態に留まる。転送信号によるＴＧ３の瞬間的使用可能化は、ＩＣ出力が図３Ａの従来技術の境界走査セルにおけるように捕獲されることを可能ならしめるが、図３Ａのセルにおいて必要とされた追加のＭｕｘ３および選択３信号のオーバヘッドはない。Ｍｅｍ１がその捕獲およびシフト動作を完了した後、それはラッチ可能出力バッファ４０内へロードされるべき新しい試験データを含有している。ラッチ可能出力バッファは、その新しい試験データを、制御２および転送信号によるＴＧ２およびＴＧ３の瞬間的使用可能化に応答して、Ｍｅｍ１からロード（更新）する。ラッチ可能出力バッファ４０は、該データが転送された後にＴＧ２およびＴＧ３が使用禁止にされた時、該新しい試験データを出力ピンに保持する。
【００２５】
外部試験動作中の図６Ａの境界走査セルの例は、図６Ｂのタイミング図に示されている。ここでも、外部試験動作の開始時、最初に論理値をＭｅｍ１からラッチ可能出力バッファ４０へ転送するための、上述の制御２および転送上のプレロード信号は、図６Ｂのタイミング図に示されていないが、図６Ｂの外部試験動作に入った時すでに発生し終わっていることに注意すべきである。また、外部試験の捕獲および更新動作中におけるＴＧ３の双方向性動態にも注意すべきである。捕獲動作中、ＴＧ３は転送信号によって使用可能にされ、データを、ラッチ可能出力バッファ４０からＭｕｘ１を経てＭｅｍ１へ通過させるが、更新動作中は、ＴＧ３は転送信号によって使用可能にされ、データをＭｅｍ１からラッチ可能出力バッファ４０へ通過させる。
【００２６】
図６Ａにおける内部試験動作中においては、選択２はＴＧ１を使用禁止にし、従ってＩＣコア論理装置を使用禁止にして、データをラッチ可能出力バッファ４０へ出力しないようにする。図６Ａの境界走査セルが、最初内部試験動作状態にされた時、ラッチ可能バッファ４０は、外部試験動作において説明したように、Ｍｅｍ１からの試験データをプレロードされる。
【００２７】
内部試験動作の捕獲ステップ中においては、ＴＧ１は選択２により瞬間的に使用可能にされるが、ＴＧ２およびＴＧ３は使用禁止状態に留まる。ＴＧ１の瞬間的使用可能化は、ＩＣコア論理装置からのシステムデータが、Ｍｕｘ１を経てＭｅｍ１内へ捕獲されうるようにする。ＴＧ３は使用禁止にされているので、ラッチ可能出力バッファ４０の状態は、捕獲ステップ中保持される。捕獲ステップの後、捕獲されたデータがＭｅｍ１からシフトアウトされる時、ＴＧ１は、ＴＧ２およびＴＧ３と共に使用禁止にされる。選択２によるＴＧ１の瞬間的使用可能化は、図１Ａ、図２、および図３Ａの従来技術の内部試験動作において説明したように、ＩＣのシステムデータが捕獲され且つシフトされることを可能ならしめる。Ｍｅｍ１がその捕獲およびシフト動作を完了した後、それはラッチ可能出力バッファ４０内へロード（更新）されるべき新しい試験データを含有している。ラッチ可能出力バッファ４０は、その新しい試験データを、制御２および転送信号によるＴＧ２およびＴＧ３の瞬間的使用可能化に応答して、Ｍｅｍ１からロードする。ラッチ可能出力バッファ４０は、ＴＧ２およびＴＧ３が再び使用禁止にされた時、該新しい試験データを保持する。内部試験動作中の前記境界走査セルの例は、図６Ｂのタイミング図に示されている。ここでも、内部試験動作の開始時、最初に論理値をＭｅｍ１からラッチ可能出力バッファ４０へ転送するための、上述の制御２および転送上のプレロード信号は、図６Ｂのタイミング図に示されていないが、図６Ｂの内部試験動作に入った時すでに発生し終わっていることに注意すべきである。
【００２８】
外部試験および内部試験中に、Ｍｅｍ１のデータをラッチ可能出力バッファ４０内へロード（更新）する上述の方法は、（後述されるように）出力ピン短絡保護のために好ましいが、別のロード方法も可能である。該別の方法は、外部試験および内部試験に入った時直ちに、図４Ａのセルにおける制御２と、図６Ａのセルにおける制御２および転送信号と、が起動されて、図４ＡのＴＧ２と、図６ＡのＴＧ２およびＴＧ３と、のそれぞれを使用可能にすることを除外すれば、上述の方法と同様である。この条件は、データがＭｅｍ１において捕獲またシフトされつつある時を除外すれば、外部試験および内部試験中有効である。この別の方法を用いると、ＴＧ２（図４Ａ）またはＴＧ２およびＴＧ３（図６Ａ）が、Ｍｅｍ１が試験データを捕獲またシフトしつつある時以外の全ての時刻において、Ｍｅｍ１の試験データをラッチ可能出力バッファ４０へ出力する。捕獲およびシフト動作中においては、制御２または制御２および転送信号が（例えば、図４Ａおよび図６Ａに関して上述されたように）必要なように操作され、適切なデータ（外部試験における出力データまたは内部試験におけるＩＣデータ）をＭｅｍ１において捕獲させ、またシフトさせる。捕獲およびシフト動作が完了した後、制御２または制御２および転送信号が、再びＴＧ２またはＴＧ２およびＴＧ３を使用可能にして、試験データをラッチ可能出力バッファ４０へ転送する。Ｍｅｍ１のデータをラッチ可能出力バッファ４０へ通過させるための、制御２または制御２および転送信号の前述の瞬間的起動ではなく、この別の方法は、Ｍｅｍ１の捕獲およびシフト動作中を除外して、Ｍｅｍ１のデータをラッチ可能出力バッファへ連続的に転送するために、制御２または制御２および転送上の連続的レベルを用いる。この別の制御方法を用いた制御２または制御２および転送信号の操作は、図４Ｃおよび図６Ｃのタイミング図に示されている。
【００２９】
瞬間的な制御２または制御２および転送信号を用い、それらの信号を使用可能化レベルに保持しない１つの利点は、瞬間的起動が、ＴＧ２またはＴＧ２およびＴＧ３が短時間中に試験データをラッチ可能出力バッファ４０へ通過させることを可能ならしめ、次にラッチバッファが該試験データを出力ピンにラッチし保持することを可能ならしめることである。制御２または制御２および転送信号の使用可能化状態への保持は、ラッチバッファ帰還機能の短絡修正作用を無視し、強制的にＴＧ２またはＴＧ２およびＴＧ３をして試験データを連続的にラッチ可能出力バッファ４０へ駆動せしめる。
【００３０】
例えば、もしＩＣ出力ピンに接地への短絡が存在し、瞬間的制御方法が論理的１をＭｅｍ１からラッチ可能出力バッファ４０へ転送するために用いられたとすれば、該ラッチ可能出力バッファは、（制御２または制御２および転送信号の時間中に）一時的に出力を強制的に論理的１にする。しかし、瞬間的制御がなくなった後には、ラッチ可能出力バッファ４０は、ラッチバッファからの出力帰還により直ちに、論理的１の出力から論理的０の出力へスイッチし、従ってＩＣ出力ピンにおける電圧コンテンションを除去する。もし別の（連続的）制御方法が、論理的１をＭｅｍ１からラッチ可能出力バッファ４０へ連続的に転送するために用いられたとすれば、該ラッチ可能出力バッファは、制御２または制御２および転送信号が高にセットされている限り、短絡した出力を連続的に強制的に論理的１にしようとするはずである。この場合、瞬間的制御方法の連続的制御方法にまさる利点は、それが、短絡（または他の電圧コンテンション）条件が出力ピン上に存在しうる時間を減少させ、従って出力バッファが損傷または破壊される可能性を減少させることである。
【００３１】
図４Ａおよび図６Ａの境界走査セルは、従来技術の図３Ａにおいて用いられている方法にまさる改善された短絡保護を与える。図３Ａにおいては、接地または供給電圧（論理的０または１）への短絡は、連続した走査動作（外部試験１および外部試験２）を行うことによって修正される。図３Ａの方法は、短絡された出力が、外部試験１における試験データの更新から外部試験２における試験データの更新へ行くのに要するＴＣＫ周期数の間保持されることを可能ならしめる。ＩＥＥＥ１１４９．１の試験の標準タイミングを例として用いると、上述の外部試験１および外部試験２の更新ステップ間には、最小限４ＴＣＫ周期が存在しなければならない。図３Ａの従来技術の境界走査セルを用いると、短絡は出力ピンに少なくとも４ＴＣＫ周期の間存在する。ＴＣＫ周波数は、例えば１Ｈｚのシングルステップ速度から、例えば２０ＭＨｚのフリーランニング速度までに及びうる。低電流出力バッファは、完全な破壊なしに一定の持続時間の短絡を許容しうるが、高電流出力バッファはそうでない。たとえ出力バッファが、４ＴＣＫ周期の間短絡された後正常に動作しているように見えても、それは該短絡により、その推定使用寿命をかなり減少させ、早期の予期しない故障を起こすように劣化せしめられうる。また、多ピン短絡を生じて、更新ステップ間において複数の出力バッファにストレスを与え、ＩＣ内に熱を発生せしめうる。
【００３２】
図４Ａおよび図６Ａの本発明の境界走査セルを用いる場合、ラッチ可能出力バッファ４０は、制御２（図４Ａ）または制御２および転送信号（図６Ａ）の瞬間的制御方法と組合わせて用いられる時、出力バッファが強制的に短絡条件にされうる時間をかなり減少させる。例えば、制御２または制御２および転送信号は、更新中の１／２ＴＣＫ周期のみの間ＴＧ２またはＴＧ２およびＴＧ３を瞬間的に使用可能化するようにされうる。該瞬間的更新可能化がなくなった後、ラッチバッファは帰還を行って、出力短絡条件を直ちに修正する。短絡修正時間を、図３Ａの境界走査セル（４ＴＣＫ周期）と、図４Ａおよび図６Ａの境界走査セル（１／２ＴＣＫ周期）と、の間で比較すると、本発明のセルは、従来技術のセルが短絡を修正するのに要する時間の１２．５％で短絡を修正する。従って、本発明は、外部試験または内部試験動作中に出力バッファが劣化または破壊される可能性を減少させる。本発明により短絡保護のこの改善が与えられる理由は、ラッチ可能出力バッファ４０が直ちに且つ非同期的に、ラッチバッファを帰還機構として用いる出力バッファの入力と出力との間の論理差を修正することによる。
【００３３】
ＩＣ内に３状態（３Ｓ）出力バッファが用いられる時は、図１Ａの従来技術の境界走査セルは、図７に示されているように、データ入力に、また３状態出力バッファの３状態制御入力に、置かれる。これらの境界走査セルは、システムデータおよび３状態制御を、３状態バッファへ入力しうるようにする。
【００３４】
図８は、図４Ａと同様の境界走査セルがどのようにして３状態出力バッファを制御するのに用いられうるかの例を示す。正規動作中においては、図８の３状態（３Ｓ）バッファは、ＩＣのコア論理装置からの３Ｓ制御出力により使用可能または使用禁止にされる。試験動作においては、該３状態バッファは、図８の境界走査セル８０のラッチ可能出力バッファ８１内に記憶されている試験データにより使用可能または使用禁止にされる。図８の境界走査セル８０は、図４Ａおよび図６Ａに示されているＩＣ出力バッファを用いる代わりに、正規データバッファ８２を用いてラッチ可能出力を発生することに注意すべきである。図８のセル８０の動作は、図４Ａにおけると同様である。境界走査セル８０は、図４Ａおよび図６Ａに示されているＩＣ出力バッファを用いる代わりに、正規データバッファ８２を用いてＭｅｍ２の機能を作っているが、セル８０は、たとえ該セルの一部としての出力バッファを用いていなくても、必要とする論理装置は、図１Ａおよび図７の従来技術のセルよりも依然として少ない。
【００３５】
図９は、図１Ａの従来技術の境界走査セルが、どのようにＩＣ入力において用いられるかの例を示す。正規のＩＣ動作中においては、該セルは、入力バッファの出力からのデータを、Ｍｕｘ２を経てＩＣのコア論理装置へ通過させる。試験モード中においては、該セルは、Ｍｅｍ２からの試験データを、Ｍｕｘ２を経てＩＣのコア論理装置へ通過させる。いずれのモードにおいても、入力バッファからのシステムデータは、サンプル動作に関して前述したように、Ｍｅｍ１において捕獲されかつシフトアウトされうる。試験モード中においては、図９のタイプのセルは、ＩＣのコア論理装置への入力を、Ｍｅｍ２およびＭｕｘ２の使用により、更新動作間において安定状態に保持することを可能ならしめる。この安定した試験データの保持は、リセット、使用可能化、などのような非同期ＩＣ入力においては重要である。このアプローチに関する公知の問題は、Ｍｕｘ２の出力がコア論理装置を駆動するために、入力バッファの強い出力駆動能力の利用が妨げられることである。多くの場合、コア論理装置に対し必要な駆動を与えるために、Ｍｕｘ２の出力には（点線で示されている）大形データバッファ９０が必要とされる。この高駆動データバッファ９０は、論理装置のオーバヘッドを増大させ、また入力データ信号経路に追加の遅延を導入する。
【００３６】
図１０は、ＩＣ入力に構成された本発明による代表的境界走査セルを示す。この境界走査セルは、２部分をなすように示されている。第１部分１００は、Ｍｕｘ１と、Ｍｅｍ１と、ＴＧ２と、を含み、第２部分１０１は、ＴＧ１と、ＩＣ入力バッファおよびラッチバッファから構成されるラッチ可能入力バッファ１０３と、を含む。図１０の境界走査セルの回路素子は、ＩＣ内のどこにでも配置されうるが、図１０の例においては、第１部分１００は、ＩＣコア論理装置領域内に構成され、第２部分１０１は、ＩＣ入力バッファ領域内に構成される。図９の従来技術の境界走査セルのＭｅｍ２機能は、ＴＧ２と、ＩＣ入力バッファと、ラッチバッファと、の組合せにより、図１０の入力境界走査セル内に実現される。また、図９の従来技術のセルのＭｕｘ２機能は、図１０においてはＴＧ１およびＴＧ２によって実現される。
【００３７】
サンプル中においては、ＴＧ１が選択２により使用可能にされてデータを、入力バッファを経てＩＣコア論理装置へ入力し、ＴＧ２は制御２により使用禁止にされる。選択１および制御１入力は印加されると、ＴＧ１から出力されたデータが、Ｍｅｍ１において捕獲されかつシフトアウトされて、サンプル動作を実現することを可能にする。外部試験中においては、ＴＧ１が、選択２により使用可能にされて、Ｍｅｍ１が選択１および制御１信号に応答してＩＣへのデータ入力を捕獲しかつシフトアウトすることを可能にする。内部試験中においては、ＴＧ１は、選択２により使用禁止にされて、外部信号妨害を阻止し、一方Ｍｕｘ１、Ｍｅｍ１、およびＴＧ２は、図４Ａの前述のセルと同様に操作されて、（１）ラッチ可能入力バッファ１０３の出力からの試験データを捕獲し、（２）直列入力から直列出力までデータをシフトし、（３）ＩＣコア論理装置へ入力されるべき、ラッチ可能入力バッファ１０３の入力への新しい試験データを更新する。該ラッチ可能入力バッファは、図４Ａに関して前述したようにラッチ可能出力バッファ４０がプレロードされたのと同様に、内部試験の開始時にＭｅｍ１からの試験データをプレロードされる。図１０のセルは、入力バッファがコア論理装置を駆動することを可能にし、従って図９の追加の高駆動データバッファ９０の必要と、それが導入する信号遅延とを解消する。
【００３８】
図１１においては、ＩＣ入力に別の代表的境界走査セルが構成されている。図１１の境界走査セルは、第２部分１１１がラッチ可能入力バッファ１０３の入力にＴＧ３を含んでいること以外は、図１０のものと同様である。ＴＧ３は、図１１のセルが、外部試験中にＩＣコア論理装置へ安全な論理値を入力することを可能ならしめる。図９の従来技術の境界走査セルのＭｅｍ２機能は、ＴＧ２と、ＴＧ３と、ＩＣ入力バッファと、ラッチバッファと、の組合せにより、図１１の入力境界走査セル内に実現される。また、図９の従来技術のセルのＭｕｘ２機能は、図１１においては、ＴＧ１、ＴＧ２、およびＴＧ３によって実現される。
【００３９】
サンプル中においては、ＴＧ１およびＴＧ３が選択２および転送信号により使用可能にされて、データを入力バッファを経てＩＣコア論理装置へ入力し、ＴＧ２は制御２により使用禁止にされる。選択１および制御１入力は印加されると、ＴＧ１から出力されたデータが、Ｍｅｍ１において捕獲されかつシフトアウトされて、サンプル動作を実現することを可能にする。外部試験中においては、ＴＧ１が、選択２により使用可能にされて、Ｍｅｍ１が選択１および制御１信号に応答してＩＣへのデータ入力を捕獲しかつシフトアウトすることを可能にする。外部試験においては、ＴＧ３は、転送信号により使用禁止にされて、ラッチ可能入力バッファ１０３が、捕獲およびシフト動作中にＩＣコア論理装置への安定したデータを保持することを可能ならしめ、それは該コア論理装置が試験中に入力ピンへの論理入力を受けるのを阻止する。転送信号は、該コア論理装置への安全なデータを連続的に保持するように制御されることができ、または制御２およびＴＧ２と共に、それぞれの走査動作の終わりにＭｅｍ１からラッチ可能入力バッファ１０３への新しい試験データを更新するように制御されることができる。内部試験中においては、ＴＧ１は、選択２により使用禁止にされて、外部信号妨害を阻止し、一方Ｍｕｘ１、Ｍｅｍ１、およびＴＧ２は、図６Ａの前述のセルと同様に操作されて、（１）ラッチ可能入力バッファ１０３の出力からの試験データを捕獲し、（２）直列入力から直列出力までデータをシフトし、（３）ＩＣコア論理装置へ入力されるべき、ラッチ可能入力バッファ１０３への新しい試験データを更新する。内部試験または外部試験の開始時に、ＴＧ２およびＴＧ３は、図６Ａに関して前述したようにラッチ可能出力バッファ４０がプレロードされたのと同様に、Ｍｅｍ１からラッチ可能入力バッファ１０３へデータをプレロードするように操作される。図１１の入力境界走査セルの構成は、入力バッファがコア論理装置を駆動することを可能にし、従って図９の追加の高駆動データバッファ９０の必要と、それが導入する信号遅延とを解消する。
【００４０】
従って、上述の本発明が提供する諸利点には以下のものが含まれる：図４Ａにおいては、ＴＧ２と、ラッチバッファと、出力バッファと、の組合せが、従来技術の境界走査セルのＭｅｍ２の機能を実現し、従って試験論理のオーバヘッドをかなり減少させる；図６Ａにおいては、ＴＧ２およびＴＧ３と、ラッチバッファと、出力バッファと、の組合せが、従来技術の境界走査セルのＭｅｍ２の機能を実現し、従って試験論理のオーバヘッドをかなり減少させる；図４ＡのＴＧ１およびＴＧ２の一方または双方、および図６ＡのＴＧ１、ＴＧ２、およびＴＧ３の１つまたはそれ以上は、ＩＣの出力バッファ領域内へ統合されることにより、ＩＣのコア論理装置内に必要とされる境界走査論理装置を、Ｍｅｍ１およびＭｕｘ１ほどの小ささまで削減しうる；図４Ａにおいては、ＴＧ１およびＴＧ２が、従来技術の境界走査セルのＭｕｘ２の機能を実現し、従って試験論理のオーバヘッドをかなり減少させる；図６Ａにおいては、ＴＧ１、ＴＧ２、およびＴＧ３が、従来技術の境界走査セルのＭｕｘ２の機能を実現し、従って試験論理のオーバヘッドをかなり減少させる；図４Ａおよび図６Ａの境界走査セルは、図３Ａの従来技術の境界走査セルにおいて必要とされた第３マルチプレクサ、選択制御、および短絡外部試験動作の追加を要することなく、ラッチバッファ帰還経路を経て、ＩＣ出力ピンの論理状態を試験することを可能にする；図６ＡのＴＧ３は双方向性のものであり、出力ピンデータが外部試験の捕獲操作中にＭｅｍ１へ通過せしめられることを可能にし、またＭｅｍ１データが外部試験または内部試験の更新操作中に、出力ピンのラッチ可能出力バッファへ通過せしめられることを可能にする；該ラッチ可能出力バッファは、出力バッファのＩＣ出力における電圧レベルの矛盾の、即座の非同期的修正を準備する；図８からわかるように、正規データバッファは、ＩＣ出力バッファの代わりに用いられてＭｅｍ２の機能を実現することができる；図４Ａおよび図６Ａの出力境界走査セル構造は、図１０および図１１に示されているように、ＩＣ入力において用いられるようにされうる；従来技術の入力境界走査セルのＭｅｍ２の機能は、ＴＧ２および帰還ラッチバッファ（図１０）、またはＴＧ２および帰還ラッチバッファおよびＴＧ３（図１１）を、ＩＣ入力バッファと組合わせて用いることにより実現されうる；従来技術の入力境界走査セルのＭｕｘ２の機能は、ＴＧ１およびＴＧ２（図１０）、またはＴＧ１、ＴＧ２、およびＴＧ３（図１１）により実現されうる；図１０および図１１の入力境界走査セルは、ＩＣ入力バッファが、従来技術のセルのＭｕｘ２出力における高駆動データバッファの必要を解消して、前記コア論理装置を駆動することを可能にする。
【００４１】
多重ＩＣを含むプリント配線板および他のマルチチップモジュールは、通常は、ＩＣを正規動作モードにするよう構成された、ＩＣの試験論理装置により電源投入され、その場合例えば、ＩＣコア論理装置はＩＣ出力バッファに直接接続されて、ＩＣ外への駆動を行う。しかし、新たに組立てられたプリント配線板または他のマルチチップモジュールは、１つまたはそれ以上のＩＣ出力ピンを、接地、供給電圧、または他のＩＣピンへ短絡させる欠陥を含みうる。もしそのような欠陥が、新たに組立てられたマルチチップモジュールの電源投入時に存在すれば、短絡したＩＣピンを駆動する出力バッファであって、ＩＣのコア論理装置に直接接続された該出力バッファは、試験が行われうる前に該短絡により損傷を受けうる。従って、本発明は、短絡の試験が終わるまで、ＩＣがデータを出力バッファへ出力するのを阻止するように、図４Ａおよび図６Ａの境界走査セルを用いるための、構造、方法、およびプロシージャを提供する。
【００４２】
図１２は、ＴＧ１が、選択２信号の代わりにＡＮＤゲート１２０から出力される信号により制御されることを除外すれば、図４Ａの境界走査セルと同じ構造および動作の境界走査セルを示す。前記ＡＮＤゲートは、２つの入力、すなわち選択２および使用禁止を受ける。図４Ａに関連して前述された全ての信号は、図１２においても同様に働く。使用禁止信号およびＡＮＤゲートは、図４Ａと図１２との間の相違である。ＡＮＤゲートは、それぞれの境界走査セルの必要な部品ではなく、むしろＩＣ内の複数の出力境界走査セルへの入力となる出力を有する単一ゲートである。
【００４３】
ＩＣが電源投入される時、使用禁止信号は低にセットされる。使用禁止信号の信号源は、ＩＣ入力ピンでありうる。電源投入の際、使用禁止信号が低である時は、ラッチ可能出力バッファ４０はＩＣコア論理装置により駆動されず、ＩＣ出力はラッチバッファからの帰還に応答して安定状態になる。もしＩＣ出力に接地への短絡が存在していたとすれば、該安定状態は論理的０になるはずである。もし短絡が存在しなかったとすれば、該安定状態は、ラッチバッファにより入力された論理レベルになるはずである。ラッチバッファは、ＩＣ出力が接地または供給電圧へ短絡されていない時に、ラッチ可能出力バッファ４０の振動を避けるために、ヒステリシスをもつように設計されうる。
【００４４】
低使用禁止信号は、ＴＧ１によりコア論理装置を出力バッファから隔離するためにのみ役立つので、図４Ａに関連して上述したように、それは外部試験動作に影響を及ぼさない。従って、上述のようにＩＣが電源投入された後には、図４Ａに関連して前述したように、外部試験動作が行われうる。外部試験動作状態になると、境界走査セルは短絡した出力を試験するように操作される。境界走査セルの外部試験部分は、ＴＧ１のみに対する使用禁止信号によって使用禁止にされないことに注意することは重要である。もし短絡が検出されれば、それらは修理される。短絡の修理後、または無短絡の決定後、ＩＣは正規動作状態に置かれ、その機能を使用可能にする。すなわち、境界走査セルは正規モードにセットされ、使用禁止信号は非活動状態にされる。電源投入から、出力の使用禁止へ、外部試験動作へ、さらに（もし試験に合格したならば）正規動作へ、のこの順序付けは、ＩＣ出力を、従来技術の境界走査セルに用いられる従来の電源投入方法による損傷から保護する方法を与える。出力短絡が存在しないことを確認するため、または短絡を識別して修理するための、外部試験動作が行われ終わるまで、出力バッファはＩＣのコア論理装置により駆動されないので、このプロシージャは、ＩＣ出力が常に電圧矛盾にさらされることを阻止する。
【００４５】
前記使用禁止信号は、ＩＣを含む新たに組立てられた回路板の最初の電源投入に際して用いられることを必要とするのみである。回路板上のＩＣの出力短絡試験が終わった後は、将来の電源投入操作がＩＣを直ちに正規動作に入らせるように、使用禁止信号の信号源（例えばピン）は、非活動化されるか、または除去される。しかし、代わりに、使用禁止信号を、例えば、回路板が電源投入される毎に、または回路板が電源投入される時選択的に、所望のように用いることもできる。
【００４６】
図１３は、図６Ａの境界走査セルが前記安全な電源投入機能を含むよう、どのように設計されうるかを示す。図１２のセルと同様に、使用禁止信号は、図１３のセルが外部試験動作を行うことを阻止せず、それはＴＧ１のみを使用禁止にする。
【００４７】
上述の本発明が提供する諸利点には以下のものが含まれる：新たに組立てられた回路板またはマルチチップモジュールのための短絡試験プロシージャおよび保護方法；ＩＣ出力ピンが電源投入に際して矛盾のない状態になることを可能ならしめる使用禁止機能；ＩＣが正規動作に入ることを可能にする前の短絡試験施行；ＩＣ出力ピンに短絡がないことを保証するための、電源投入における諸ステップのシーケンス；ＩＣ出力バッファ内に設計された帰還、およびたとえ出力が短絡されていても安全なＩＣの電源投入を可能ならしめる、コア論理装置出力を使用禁止にする能力。
【００４８】
図１４は、図６ＡのＴＧ３の使用の必要なくサンプル、外部試験、および内部試験の動作を行い、従って、試験および正規双方のＩＣ動作中における信号の遅延を解消する、別の出力セルの設計を示す。図１４の出力セルは、図４Ａおよび図６Ａの２つの入力Ｍｕｘ１の代わりに、３入力マルチプレクサ（Ｍｕｘ１）と、追加の選択制御信号（選択入力）とを用いている。図１４のＭｕｘ１は、コア論理装置からの入力（システムデータ）と、ラッチ可能出力バッファ４０からの入力と、直列入力と、を受ける。コア論理装置からのシステムデータをＭｕｘ１へ直接入力することにより、内部試験中において図６ＡのＴＧ３により与えられる信号隔離能力の必要はなくなる。サンプル動作においては、図１４のＴＧ１は使用可能にされＴＧ２は使用禁止にされて、正規のシステムデータ流を可能ならしめる。サンプル動作中においては、前述のように、Ｍｕｘ１は、システムデータをＭｅｍ１へ入力して捕獲およびシフトアウトさせるように制御される。外部試験においては、前述のように、図１４のＴＧ１は使用禁止にされ、ＴＧ２はラッチ可能出力バッファ４０への試験データを更新するように操作される。外部試験動作中においては、前述のように、Ｍｕｘ１は、出力ピンデータをＭｅｍ１へ入力して捕獲およびシフトアウトさせるように制御される。内部試験においては、図１４のＴＧ１は使用禁止にされ、ＴＧ２は前述のようにラッチ可能出力バッファへの試験データを更新するように操作される。内部試験動作中においては、前述のように、Ｍｕｘ１は、システムデータをＭｅｍ１へ入力して捕獲およびシフトアウトさせるように制御される。
【００４９】
図１４の代表的セルにおいては、サンプルおよび内部試験中におけるシステムデータおよび試験データ信号の捕獲は、該信号がＴＧ１を通過することを必要ととしないが、図４Ａおよび図６Ａのセルは、サンプルおよび内部試験動作中にそれぞれＴＧ１を通過するシステムデータおよび試験データ信号を捕獲およびシフトアウトすることができ、それはＴＧ１信号経路を検査する。しかし、特殊なＴＧ１経路試験動作は、図１４のＭｕｘ１がＴＧ１の出力からのシステムデータまたは試験データを捕獲し且つシフトアウトできるように定められうる。
【００５０】
図１５は、図１１のＴＧ３の使用の必要なくサンプル、外部試験、および内部試験の動作を行い、従って、試験および正規双方のＩＣ動作中における信号の遅延を解消する、別の入力セルの設計を示す。図１５の入力セルは、図４Ａおよび図１０および図１１の２つの入力Ｍｕｘ１の代わりに、３入力マルチプレクサ（Ｍｕｘ１）と、追加の選択制御信号（選択入力）とを用いている。図１５のＭｕｘ１は、入力ピンからの入力と、ラッチ可能入力バッファ１０３の入力からの入力と、直列入力と、を受ける。入力ピンデータをＭｕｘ１へ直接入力することにより、外部試験中において図１１のＴＧ３により与えられる信号隔離能力の必要はなくなる。そのわけは、図１５のセル構成においては、ＴＧ１がその機能を行うからである。サンプル動作においては、図１５のＴＧ１は使用可能にされＴＧ２は使用禁止にされて、正規のシステムデータ流を可能ならしめる。サンプル動作中においては、前述のように、Ｍｕｘ１は、ラッチ可能入力バッファ１０３からのデータをＭｅｍ１へ入力して捕獲およびシフトアウトさせるように制御される。外部試験においては、図１１に関して前述したように、図１５のＴＧ１は使用禁止にされ、ＴＧ２はＭｅｍ１からの試験データを更新するように操作される。外部試験動作中においては、前述のように、Ｍｕｘ１は、入力ピンデータをＭｅｍ１へ入力して捕獲およびシフトアウトさせるように制御される。内部試験においては、前述のように、図１５のＴＧ１は使用禁止にされ、ＴＧ２はＭｅｍ１からラッチ可能入力バッファ１０３への試験データを更新するように操作される。内部試験動作中においては、図１１に関して前述したように、Ｍｕｘ１は、ラッチ可能入力バッファ１０３の出力からのシステムデータをＭｅｍ１へ入力して捕獲およびシフトアウトさせるように制御される。
【００５１】
図１６には、図１５のセルと同様のセルが示されており、該セルは、ＴＧ２の出力をラッチ可能入力バッファ１０３の入力に結合せしめるための、また該ラッチ可能入力バッファの出力をＭｕｘ１の入力に結合せしめるための、別個の接続を有する。このセルの動作は、図１５におけると同じである。相違は、Ｍｅｍ１から（ＴＧ２を経ての）ラッチ可能入力バッファへのデータ更新動作と、ラッチ可能入力バッファからＭｅｍ１へのデータ捕獲動作とが、図１５のセル内に示されている同じ接続（すなわち共用信号経路）を経てではなく、別個の接続（すなわち別個の異なる信号経路）を経て行われることのみである。図１５においては、ラッチ可能入力バッファ１０３からのデータ出力は、ラッチバッファを経由する帰還経路を経てＭｅｍ１内に捕獲されるが、図１６においては、ラッチ可能入力バッファ１０３からのデータ出力は、該ラッチ可能入力バッファの出力とＭｕｘ１との間の直接接続を経てＭｅｍ１内に捕獲される。ラッチ可能入力バッファへのデータを更新し、ラッチ可能入力バッファからのデータを捕獲する、別個の接続の代表的な利点は以下の通りである：（１）Ｍｕｘ１／Ｍｅｍ１／ＴＧ２試験回路に対する別個の接続を経て、入力が制御可能であり、出力が観測可能であることによる、入力バッファを試験する能力；入力ピンからＴＧ１を経てラッチ可能入力バッファ１０３に至る入力信号パフォーマンスを改善する、ＴＧ１により駆動される負荷の削減（Ｍｕｘ１の入力はこの負荷から除かれる）。
【００５２】
図１４、図１５、および図１６の入力および出力セルは、図４Ａ、図６Ａ、図１０、および図１１のセルに対して前述された利点と同じ利点を有する。図１４の出力セルはまた、図１２の出力セルに関して前述したように制御されて、電源投入短絡保護を行うこともできる。
【００５３】
これまでの議論は、ディジタル回路に用いるための新しい境界走査セルの説明に限定されていたが、本発明の概念はアナログ回路にも適用される。今日アナログ境界走査セルは、Ｐ１１４９．４と呼ばれるＩＥＥＥ標準規格により発展せしめられつつある。ＩＥＥＥ  Ｐ１１４９．４に提案されているアナログ試験のアプローチは、１９９３年の国際試験会議議事録（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｓｔ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ）」に発表されたパーカー（Ｐａｒｋｅｒ）による「アナログ試験可能性バスのための構造および測定学（Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｒｏｌｏｇｙ  ｆｏｒ  ａｎ  Ａｎａｌｏｇ  Ｔｅｓｔａｂｉｌｉｔｙ  Ｂｕｓ）」と題する論文に説明されている。パーカーの論文は、アナログ境界走査方法を提示していおり、該アナログ境界走査方法は、アナログ出力におけるアナログ境界走査セルが論理レベルを出力するようにセットされ、アナログ入力におけるアナログ境界走査セルがそれらの論理レベルを捕獲して、出力と入力との間の相互接続を検査する点では、ディジタル境界走査試験と同様である。
【００５４】
図１７は、アナログ回路の入力および出力におけるアナログ境界走査セルに対する、パーカー論文の基本構想を示す。ディジタル試験動作は、図１７においてコア切断（ＣＤ）と呼ばれているスイッチと、スイッチＶおよびＧと、ディジタルレシーバ（ＤＲ）と、に関係する。図１８の、パーカー論文のアナログ境界走査セルの詳細図は、スイッチＶおよびＧの開閉と、データの捕獲（Ｃ４）と、を制御する走査セルＣ３およびＣ４を含む。
【００５５】
図１８において：（１）走査セルＣ３およびＣ４はそれぞれ、データを捕獲およびシフトするための捕獲／シフトメモリ（Ｃ）と、該捕獲／シフトメモリからの更新されたデータを記憶するための更新メモリ（Ｕ）とを含む；（２）更新メモリの出力には、ＶおよびＧがつねに同時に閉じないようにするためにゲーティングが必要とされる。そのわけは、それらが同時に閉じると、ＶおよびＧの両端に接続された電圧間に高電流経路を与えるからである；（３）ＤＲ、Ｖ、およびＧは、ＣＤのアナログコアから見た反対側に接続される。すなわち、それらは信号がアナログコアから出ていく、またはアナログコアに到着する、線の相互接続点に接続される。その場所においてはアナログ境界走査セルの諸素子がすぐ近くにあって、静電気放電保護回路のような入力および出力回路に結合せしめられる；（４）試験中においては、セルが接続されている線は、ＣＤによってコアから隔離されているので、セルに関連するアナログ信号の入力または出力性は無関係である；（５）ＣＤがさまざまに構成されうることは公知である。すなわち、それは、線をアナログコアから切断するために開く直列スイッチとして構成でき、または切断効果はアナログコア内のアナログ出力増幅器の出力の使用禁止（３状態化）からも得られうる。
【００５６】
図１９Ａは、アナログ回路と、アナログまたは混合信号デバイス内のアナログ出力増幅器（ＯＡ）と、の間に配置された、本発明による代表的アナログ境界走査セル（ＡＢＳＣ）を示す。この、および全ての以下の、ＡＢＳＣの例においては、ＯＡは、アナログ回路が正規または試験動作状態にある時、出力端子１９１を駆動する回路である。ＯＡは、利得１の電圧ホロワのような完全な増幅器回路でありえ、またはそれは、増幅器回路の出力トランジスタ段でありえ、該増幅器回路の残余の諸部品はアナログ回路内に存在する。前記ＡＢＳＣは、Ｍｕｘ１およびＭｅｍ１と、スイッチング素子Ｓ１、Ｓ２、Ｓ３、およびＳ４（これらの例は図５に示されている）と、ＤＲと、電圧帰還素子（ＶＦＥ）と、ＯＡと、を含む。Ｍｕｘ１およびＭｅｍ１は、前述のように動作してデータを捕獲し、シフトする。ＤＲは、図１８の従来技術のセルのＤＲが行ったように、アナログ回路出力上の電圧を、電圧スレショルド（ＶＴ）と比較し、比較の結果をＭｕｘ１へ出力する。ＶＴは、前記デバイス内の固定内部電圧によって与えられうるが、該デバイスへの外部入力によりＶＴを与え、ＶＴレベルを変化させうるようにし、異なる出力電圧レベルと比較するＤＲの能力を改善することが好ましい。試験モード中においては、ＶＦＥおよびＯＡは、図４Ａの帰還ラッチバッファおよび出力バッファが、ラッチ可能出力バッファ（ＬＯＢ）４０を形成するのと同様に、調節可能出力増幅器（ＡＯＡ）を形成するように動作する。
【００５７】
正規動作中においては、Ｓ１が、図４Ａの選択２信号と同様の切断制御（ＤＣ）信号により閉じられ、ＯＡを経てのアナログ回路からの機能出力を可能ならしめる。正規動作においてはＶＦＥは使用禁止にされ、あるいはもし使用可能にされればＳ１により容易にオーバドライブされ、機能出力のパフォーマンスに衝撃を与えることはない。ＶＦＥは、ＯＡの出力からＯＡの入力へ帰還を行うので、もしＯＡが内部的にＳ１またはＳ２によって駆動されなければ、または外部出力端子１９１に接続された何かによって強く駆動されても、ＯＡからの出力電圧は保持される。これは、図４ＡのＬＯＢにおいて帰還ラッチバッファが論理状態を保持するのと同様である。ＯＡとＶＦＥとの組合せは、ＡＢＳＣが試験モードにある時、ＡＯＡ機能を有する。試験モードにおいては、ＡＯＡ機能は更新メモリ機能として役立つ。
【００５８】
図１９Ｂおよび図１９Ｃには、ＶＦＥ機能を与えるために用いられうる２つの回路例が示されている。他の回路構成もまた、ＶＦＥ機能を実現するために用いられうることを理解すべきである。図１９ＢのＶＦＥ回路の例は、試験モード中に（制御入力Ｃにより）閉成／使用可能化されて、ＯＡの入力と出力との間の帰還を与えることができ、また正規機能モード中に開放／使用禁止化されうる。図１９ＢのＶＦＥの例は、ＯＡの入力と出力との間の帰還を与えるのに用いられうる、弱い利得１の帰還増幅器である。
【００５９】
ＡＢＳＣを試験モードにする前に、試験データがＭｅｍ１内へシフトされる。試験データが入力されると、Ｓ１がＤＣによって開かれてＡＯＡをアナログ回路から隔離し、Ｓ２が更新制御信号ＵＣによって閉じられてＡＯＡを、Ｍｅｍ１内のデータにより選択された出力電圧レベル、すなわちＶ＋またはＶ−、まで予充電する。この動作は、図４Ａに関して前述された動作と同様である。Ｓ１によって与えられる隔離もまた、試験中に図１７および図１８のＣＤが行う隔離と同様である。従来技術の図１７および図１８の隔離技術と、図１９ＡのＡＢＳＣの隔離技術と、の間の１つの相違は、図１８の従来技術のセルがＣＤによって隔離を行う時、ＩＣ端子に接続されたままである機能性アナログ回路はないが、図１９Ａの出力端子にはＯＡが接続されたままであり、ＡＢＳＣの出力端子と残部との間に位置する。
【００６０】
図１９ＡのＡＢＳＣの出力部分は、スイッチＳ２、Ｓ３、およびＳ４と、ＡＯＡとを含む。Ｓ３およびＳ４は、試験中に高および低電圧出力レベルとして用いられる電圧Ｖ＋およびＶ−に接続されている。Ｓ３およびＳ４を操作する選択制御は、Ｍｅｍ１から行われる。Ｍｅｍ１は、一時に１つのスイッチを閉じるようにのみ制御する。この例においては、もしＭｅｍ１が低レベルを出力すれば、Ｓ４が閉じられ、Ｓ３が開かれて、もしＭｅｍ１が高レベルを出力すれば、Ｓ３が閉じられ、Ｓ４が開かれる。データがＭｅｍ１により捕獲され、かつシフトされる時、その出力は高と低との間で遷移（リプル）し、それがＳ３およびＳ４を繰返し開閉する。しかし、捕獲およびシフト中におけるＳ３およびＳ４の開閉の効果は、Ｓ２を開くことによりＡＯＡから隔離される。捕獲およびシフト動作が完了した後、（図４Ａに関して前述された制御２信号と同様の）更新制御（ＵＣ）がＳ２を瞬間的に閉じて、Ｍｅｍ１内のデータによって選択された電圧レベルがＡＯＡ内に記憶され、かつＡＯＡから出力されることを可能ならしめる。
【００６１】
図１９Ａにおいて、捕獲／シフト動作中には、Ｓ２の位置がＡＯＡをＳ３およびＳ４からの出力リプルから隔離する。Ｓ２のこの隔離効果は、単一メモリ（Ｍｅｍ１）が、更新動作中にＡＯＡから出力されるべき２つの電圧レベル（Ｖ＋またはＶ−）間の選択を行うために用いられうるようにする。すなわち、図１９ＡのＡＢＳＣは、単一の電圧選択メモリを必要とするのみである。これとは対照的に、図１８の従来技術のセルは、Ｖ＋レベルおよびＶ−レベルを選択するための４つのメモリ（Ｃ３およびＣ４のＣおよびＵ）と、これら２つの電圧レベルが同時に選択されるのを阻止するためのゲーティングと、を必要とする。図１９ＡにおけるＳ２とＡＯＡとの組合せは、図１８の従来技術のセルの２つの更新メモリ（Ｖ＋に対するＵ、およびＶ−に対するＵ）の代わりとなる。ＯＡが、従来技術および図１９Ａの双方における機能動作に必要であることを認識すると、図１９ＡのＡＢＳＣが、図１８の従来技術のセルの４つのメモリ（Ｃ３およびＣ４のＣおよびＵ）と、ゲーティングとを、１つのメモリ（Ｍｅｍ１）と、１つのスイッチＳ２と、ＶＦＥと、に代えていることがわかる。アナログ出力毎の試験論理オーバヘッドのこの節約は有利である。例えば、図１８の従来技術のセルのゲーティング領域が、図１９ＡのＡＢＳＣのＳ２およびＶＦＥ領域に等しいと仮定すると、図１９ＡのＡＢＳＣの、従来技術セルにまさる領域節約は、４メモリ対１メモリ、すなわち７５％である。
【００６２】
ＯＡが出力電流駆動を行うので、スイッチＳ２からＳ４までは大電流容量スイッチである必要はない。同様にして、試験電圧基準Ｖ＋およびＶ−は、大電流駆動能力を有する必要はない。これは、試験電圧と、スイッチＶおよびＧとが、ＩＣからの出力駆動用の十分大きい電流容量をもたなければならない図１８の従来技術のセルとは対照的である。従って、スイッチＳ３およびＳ４は、図１８におけるそれらの対応物であるＶおよびＧよりも小さい回路領域を必要とする。もしＶＦＥがスイッチ（図１９Ｂ）として実現され、Ｓ２が閉じる時開き、Ｓ２が開く時閉じるならば、Ｓ２はＶＦＥをオーバドライブするのに十分な電流容量さえ必要としない。
【００６３】
Ｓ２は、Ｓ３およびＳ４と、アナログ出力信号経路との間に配置されて、リプル隔離および更新機能を行うように図示されているが、Ｓ３およびＳ４が、もし該隔離および更新機能を行うように制御されるとすれば、Ｓ３およびＳ４は直接アナログ信号経路に接続されうるはずである。Ｓ２の使用の代表的利点は、それがアナログ信号経路上の負荷を単一スイッチ（Ｓ２）に制限し、かつ単一スイッチ（Ｓ２）は、隔離および更新動作を行うために２つのスイッチ（Ｓ３およびＳ４）よりも簡単に制御されることである。
【００６４】
図２３は、Ｓ３およびＳ４が直接アナログ信号経路に接続されている前述の構成の代表的実施例を示す。図２３においては、スイッチＳ３およびＳ４はＡＮＤゲートＡの出力により制御される。ＵＣが低である時に、Ｓ３およびＳ４は開かれる。ＵＣが高である時には、Ｍｅｍ１の出力が、Ｓ３（Ｍｅｍ１の出力＝１の時）またはＳ４（Ｍｅｍ１の出力＝０の時）を閉じる。図２３の１つの利点は、ＵＣが低である時Ｓ３およびＳ４が走査経路から隔離され、従って走査動作中にＳ３およびＳ４の不必要な電力消費動作が避けられることである。
【００６５】
図１９ＡのＡＢＳＣの入力部分（Ｍｕｘ１およびＭｅｍ１）は、ＤＲから出力されたデータを捕獲し、シフトアウトする。正規モードにおいては、ＤＲから捕獲されるデータは、図１９Ａに示されているように、ＶＴをアナログ回路から出力された電圧と比較した結果である。試験モードにおいては、ＡＢＳＣは、ＶＴを、従来技術の図１８におけるように出力線から直接受けた電圧とではなく、ＤＲがＡＯＡの帰還素子（ＶＦＥ）から受けた電圧と比較した結果として得られたデータを捕獲する。図１９Ａにおいては、試験モードの捕獲ステップ中において、Ｓ１およびＳ２が共に開かれ、ＶＦＥをＤＲへの入力の唯一のドライバとして残すことに注意すべきである。
【００６６】
捕獲中においてはＳ２が開かれているので、もしＶ＋およびＶ−ノードの一方が外部的にアクセス可能であり、（破線の接続によって示されているように）ＶＴに接続されていれば、所望の電圧基準がＶ＋またはＶ−ノードを経てＶＴに印加され、捕獲動作においてＤＲにより用いられうる。すなわち、ＶＴはＶ＋またはＶ−によって外部アクセス可能であり、そのような外部アクセスのための専用端子の必要はない。Ｖ＋およびＶ−ノードはまた、図１９Ａに示されているように、Ｓ２が開かれている間に、ＩＣ内における他の応用のために利用可能である。
【００６７】
試験モード中における図１９ＡのＡＢＳＣの独自の特徴は、ＡＯＡの以下の能力である：（１）正規の出力負荷が駆動されつつある限り、ＡＯＡ内に前に記憶された出力電圧レベルを保持し、または（２）もし予期しない出力負荷が駆動されつつあれば、ＡＯＡ内に前に記憶された出力電圧レベルを自動的に修正する。例えば、もしＡＯＡの出力がもう１つのデバイスを駆動し、そのデバイスが、電圧コンテンション、電圧クランピング、または高電流なしに、ＡＯＡからの更新されたＶ＋およびＶ−電圧レベルの双方を電気的に受け入れることができれば、ＡＯＡは、Ｓ２の更新動作間において所望電圧を保持する。これらの場合のそれぞれの例は、以下に与えられる。
【００６８】
以下は電圧コンテンションの例である。もしＳ２からの更新動作に続くＡＯＡからの電圧出力が１０ボルトであり、この出力が、例えば５ボルトのもっと強い電圧源とのコンテンションにあったとすれば、ＡＯＡはその出力電圧を、ＶＦＥによって与えられる帰還により、他の電圧源の５ボルトレベルに等しくなるように速やかに調節する。この調節は、該２つの電圧源間の電流を最小化する。図１８の従来技術のセルは、不利なことに電圧コンテンションおよび高電流出力の状況を継続する。
【００６９】
以下は電圧クランピングの例である。もしＳ２からの更新動作に続くＡＯＡからの電圧出力が１０ボルトであり、この出力が、５ボルトにクランプするツェナダイオードを駆動したとすれば、ＡＯＡはその出力電圧を、ＶＦＥによって与えられる帰還により、５ボルトのツェナに等しくなるように速やかに調節する。図１８の従来技術のセルは、不利なことに電圧矛盾および高電流出力の状況を継続する。
【００７０】
以下は高電流の例である。もしＳ２からの更新動作に続くＡＯＡからの電圧出力が−１０ボルトであり、この出力が、例えば、製造の欠陥により接地へ短絡されたとすれば、ＡＯＡはその出力電圧を、ＶＦＥによって与えられる帰還により、接地電位に等しくなるように速やかに調節する。この調節は、接地への短絡からＡＯＡへ流れ込む電流を最小化する。図１８の従来技術のセルは、不利なことに電圧矛盾および高電流入力の状況を継続する。
【００７１】
試験モード中において、図１９ＡのＡＢＳＣは更新制御（ＵＣ）を受け、Ｓ２の瞬間的閉成により選択された電圧レベル（Ｖ＋またはＶ−）によってＡＯＡを予充電する。この電圧レベルは、ＡＯＡから出力されて、接続されているデバイスの入力を駆動する。ＤＲへのＶＴはＶ＋とＶ−との間の電圧レベルにセットされ、ＤＲが、もしＡＯＡの出力電圧がＶＴより大きければ論理的１を出力し、あるいはもしＡＯＡの出力電圧がＶＴより小さければ論理的０を出力することを可能ならしめる。ＡＯＡの出力電圧は、ＡＯＡ内のＶＦＥを経てＤＲへ入力される。捕獲およびシフト動作中においては、図１９ＡのＡＢＳＣの入力部分（Ｍｕｘ１およびＭｅｍ１）と、駆動されるデバイスのアナログ入力セルの同様の入力部分（すなわち、ＤＲ、Ｍｕｘ１、およびＭｅｍ１）とは、ＤＲからの論理レベルをロードし、かつシフトアウトする。これは、以下のことを準備する；（１）駆動するＡＢＳＣの出力電圧レベルの試験、（２）受取るアナログ入力セルの入力電圧レベルの試験、（３）駆動するセルと、受取るセルとの間の相互接続の試験。
【００７２】
ＶＴを外部的に制御することの利点は、ＡＯＡから出力されるべく意図された電圧が実際に出力されているかどうかの診断試験を可能にすることである。例えば、もし１０ボルトが意図された出力電圧であれば、ＶＴは９．５ボルトにセットされうる。もしＡＯＡが満足な駆動を行い、出力に１０ボルトを保持すれば、ＤＲは、９．５ボルトのＶＴを、ＶＦＥからの帰還を経た１０ボルトのＡＯＡの電圧出力と比較する。１０ボルトの出力レベルを受けると、ＤＲは、ＡＢＳＣの入力部分へ論理的１を出力する。この論理的１は、捕獲され且つシフトアウトされて、ＡＯＡが、意図された１０ボルトの出力を出力し且つ保持しえたことを表示する。しかし、前述の電圧クランピングの例においては、意図されたＡＯＡの出力電圧は、調節されて５ボルトまで下げられる。ＤＲへ入力されたこの５ボルトは論理的０を生じ、それはＡＢＳＣの入力部分において捕獲され且つシフトアウトされて、ＡＯＡが、意図された１０ボルトの出力を出力し且つ保持しえなかったことを表示する。
【００７３】
繰返して；（１）外部的に制御可能なＶＴを調節し、（２）捕獲およびシフト動作を行い、かつ（３）捕獲されたデータを検査することにより、ＡＯＡがどのような電圧レベルに調節されたかを決定することができる。どのような電圧調節がアナログ出力においてなされたかを決定するこの能力は、該調節を生ぜしめているものについての洞察を与える。例えば、調節が接地または供給電圧へ行われたことの決定は、短絡が、アナログ出力と、接地または供給電圧との間に存在する可能性を示すはずである。ＡＯＡは、その出力電圧を矛盾する電圧レベルに等しいように調節しうるので、上述の診断試験を行うのに必要な時間の間それが接続されているアナログ出力または信号源／デバイスに対する、高電流が流れた結果としての損傷は発生しないことに注意することは重要である。
【００７４】
図２０Ａは、ＯＡの入力へ更新された電圧を保持するための電圧保持素子（ＶＭＥ）を用いており、その他の点では図１９ＡのＡＢＳＣと同様な、もう１つの代表的ＡＢＳＣを示す。試験モードにおけるＶＭＥの機能は、更新中にＳ２からの電圧を受け入れ、その電圧を次の更新時までＯＡの入力に保持することである。正規動作においては、ＶＭＥの機能は使用禁止にされ、あるいはもし使用可能にされれば、アナログ回路からの機能性出力により容易にオーバドライブされる。図２０Ｂには、前記ＶＭＥの機能を与えるために用いられうる回路の１例が、スイッチトキャパシタ回路であるように示されている。該スイッチトキャパシタ回路は、一端をアナログ信号経路に、他端をキャパシタに接続されたスイッチ２０１を含む。該キャパシタは、スイッチ２０１と接地との間に接続されている。アナログ回路の正規モード中においては、スイッチ２０１は制御入力Ｃによって開かれて、キャパシタ負荷を、アナログ出力信号に影響を及ぼさないように隔離する。試験モードに入った時は、スイッチ２０１は制御入力Ｃによって閉じられて、キャパシタをアナログ信号経路に接続する。また、試験モードに入った時は、Ｓ２が瞬間的に閉成／使用可能化されて、該キャパシタを、Ｍｅｍ１によって選択された電圧レベル、すなわちＶ＋またはＶ−、まで充電する。キャパシタに蓄えられた電圧レベルはＯＡの入力を駆動し、ＯＡは次にアナログ出力を駆動する。後の更新動作中においては、Ｓ２が瞬間的に閉成／使用可能化されて、新しい電圧レベルを該キャパシタに充電し、該キャパシタは次にＯＡを経てアナログ出力から駆動される。捕獲およびシフト動作中においては、Ｓ２が開放／使用禁止化され、キャパシタがＳ３およびＳ４からのリプル電圧を受けるのを阻止する。ＶＭＥの機能を実現するのに、他の回路も用いられうることを理解すべきである。
【００７５】
図２１には、３状態アナログ出力信号用の代表的ＡＢＳＣが示されている。３状態ＡＢＳＣ２１２は、アナログ出力信号経路上の図１９ＡのＡＢＳＣ２１１と、３状態制御経路上の図２０Ａに示されているものと同様のＡＢＳＣ２１０と、を含む。正規モードにおいては、両ＡＢＳＣ２１０および２１１は使用禁止にされ（Ｓ１は閉じられ、Ｓ２は開かれる）、アナログ回路は３状態アナログ出力の動作を調整する。試験モード中においては、制御経路ＡＢＳＣ２１０は、３状態出力増幅器（３ＳＯＡ）とＶＦＥとを含む３状態調節可能出力増幅器（３ＳＡＯＡ）が、使用可能にされるか、使用禁止にされるかを制御する。試験モード中においては、信号経路ＡＢＳＣ２１１が、３ＳＡＯＡからの電圧出力を制御し且つ観察する。制御経路ＡＢＳＣ２１０は、制御経路から電圧を受けるＤＲと、Ｖ＋とＶ−との間の例えば中間点にセットされたＶＴと、を有するように図示されている。制御経路ＡＢＳＣ２１０のＶ＋およびＶ−は、信号経路ＡＢＳＣ２１１のＶ＋およびＶ−と同じであっても、異なってもよいが、３ＳＡＯＡを使用可能／使用禁止にするのに十分なものでなければならない。制御経路ＡＢＳＣのＤＲ部分は主として、該制御経路ＡＢＳＣの出力部分が３ＳＡＯＡを使用可能または使用禁止状態にしていることを自己試験または監視するために備えられている。
【００７６】
３ＳＡＯＡが制御経路ＡＢＳＣ２１０によって使用可能にされている試験モード中においては、信号経路ＡＢＳＣ２１１は図１９ＡのＡＢＳＣと同様に動作する。３ＳＡＯＡが制御経路ＡＢＳＣ２１０によって使用禁止にされている試験モード中においては、信号経路ＡＢＳＣ２１１は出力電圧を観察する働きをするのみであり、すなわちそれは電圧出力を駆動しえない。図１９Ａおよび図２１の両ＡＢＳＣ間の代表的な相違は以下の通りである；（１）図２１の３状態ＡＢＳＣ２１２は、それぞれの捕獲およびシフト動作中にロードおよびアンロードするための２つのＭｅｍ１を有する、（２）図２１の３状態ＡＢＳＣ２１２は、出力を使用禁止にし、別のデバイスにより該出力に駆動される電圧を観察することのみをなしうる、（３）図２１の３状態ＡＢＳＣ２１２は、出力についてのより多くの情報を捕獲且つシフトアウトし、すなわちそれは、それが使用可能にされて電圧出力を駆動しつつあるかどうか、またはそれが使用禁止にされて外部電圧によって駆動されつつあるかどうか、を表示する。
【００７７】
図２２には、アナログ信号の入出力（Ｉ／Ｏ）用のＡＢＳＣが示されている。図２２のＩ／Ｏ  ＡＢＳＣは、図２１の３状態ＡＢＳＣに類似している。機能モード中における１つの相違は、アナログ信号が、Ｉ／Ｏ端子２２０とアナログ回路との間において両方向に通過することである。試験モード中における１つの相違は、出力信号経路上のＡＢＳＣ２２１が、図２１の３状態ＡＢＳＣ２１２におけるように出力信号経路上の出力電圧でなく、入力信号経路に入るＩ／Ｏ電圧を観察することである。この別の電圧観察接続点の１つの利点は、それが、Ｉ／Ｏピンから出力されるよう意図された電圧が入力信号経路上に存在することの試験を可能ならしめることである。
【００７８】
本発明の代表的な実施例を以上に説明したが、この説明は本発明の範囲を制限するものではなく、本発明はさまざまな実施例により実施されうる。
【００７９】
以上の説明に関して更に以下の項を開示する。
（１）アナログ信号を搬送する信号経路と、
試験電圧を発生する試験電圧ノードと、
該試験電圧ノードに接続された入力を有し、かつ前記信号経路に結合せしめられた出力を有し、かつ制御入力を有するスイッチであって、該スイッチが該制御入力に応答して前記入力を前記出力に接続する該スイッチと、
前記制御入力に接続された直列走査経路と、
を含む、集積回路。
【００８０】
（２）前記信号経路と、前記スイッチの前記出力との間に接続されたもう１つのスイッチを含む、第１項記載の回路。
（３）アナログ信号を搬送する信号経路と、
試験電圧を発生する試験電圧ノードと、
該試験電圧ノードと前記信号経路との間に結合せしめられた試験信号経路であって、前記試験電圧が前記信号経路に印加されることを可能ならしめる該試験信号経路と、
前記信号経路に接続された電圧保持回路であって、前記試験電圧ノードとは無関係に、前記試験電圧を前記信号経路上に保持する該電圧保持回路と、
を含む、集積回路。
【００８１】
（４）前記電圧保持回路がスイッチおよびキャパシタを含み、該スイッチが、前記信号経路に接続された入力を有し、かつ該キャパシタに接続された出力を有する、第３項記載の回路。
【００８２】
（５）前記電圧保持回路が増幅器を含み、該増幅器が、前記信号経路に接続された入力を有し、かつ前記集積回路の外部からアクセスされうる端子に結合せしめられた出力を有し、該増幅器が前記アナログ信号を該端子へ駆動するよう動作しうる、第３項記載の回路。
【００８３】
（６）前記信号経路に接続された１入力を有し、かつ前記試験電圧ノードに接続されたもう１つの入力を有する比較器を含み、前記試験電圧ノードが前記集積回路の外部からアクセスされうる、第３項記載の回路。
【００８４】
（７）集積回路であって、
該集積回路の外部からアクセスされうる端子であって、外部アクセスされるアナログ出力信号を発生する該端子と、
試験電圧レベルを発生する試験電圧ノードと、
該試験電圧ノードと前記端子との間に結合せしめられた試験信号経路であって、前記端子の端子電圧が前記試験電圧レベルにセットされることを可能ならしめる該試験信号経路と、
前記端子に結合せしめられた電圧調節回路であって、前記端子における電圧コンテンション条件に応答して、前記端子電圧を前記試験電圧レベルから該試験電圧レベル以外の電圧レベルへ調節する該電圧調節回路と、
を含む、集積回路。
【００８５】
（８）前記端子が２状態出力端子である、第７項記載の回路。
（９）前記端子が３状態出力端子である、第７項記載の回路。
（１０）前記端子が入出力端子である、第７項記載の回路。
【００８６】
（１１）集積回路であって、
該集積回路の外部からアクセスされうる端子であって、外部アクセスされるアナログ出力信号を発生する該端子と、
前記端子に結合せしめられた出力を有し、前記アナログ出力信号を前記端子へ駆動する出力増幅器と、
試験電圧を発生する試験電圧ノードと、
該試験電圧ノードと前記端子との間に結合せしめられ、前記試験電圧が前記端子に印加されることを可能ならしめる試験信号経路であって、該試験信号経路が前記出力増幅器を含む該試験信号経路と、
前記出力増幅器の前記出力から該出力増幅器の入力へ接続された帰還経路と、を含む、集積回路。
【００８７】
（１２）前記試験信号経路が、前記試験電圧ノードと、前記出力増幅器の前記入力との間に結合せしめられたスイッチを含む、第１１項記載の回路。
（１３）前記帰還経路がもう１つの増幅器を含み、該もう１つの増幅器が、前記出力増幅器の前記出力に接続された入力を有し、かつ前記出力増幅器の前記入力に接続された出力を有し、前記スイッチが前記もう１つの増幅器の前記出力をオーバドライブするよう動作しうる、第１２項記載の回路。
【００８８】
（１４）前記帰還経路がスイッチを含む、第１１項記載の回路。
（１５）前記帰還経路がもう１つの増幅器を含み、該もう１つの増幅器が、前記出力増幅器の前記出力に接続された入力を有し、かつ前記出力増幅器の前記入力に接続された出力を有する、第１１項記載の回路。
【００８９】
（１６）前記端子が２状態出力端子である、第１１項記載の回路。
（１７）前記端子が３状態出力端子である、第１１項記載の回路。
（１８）前記端子が入出力端子である、第１１項記載の回路。
【００９０】
（１９）アナログ信号を搬送する信号経路を含む集積回路において試験動作を行う方法であって、
試験電圧ノードに試験電圧を発生せしめるステップと、
該試験電圧ノードからの該試験電圧を前記信号経路に印加するステップと、
前記試験電圧ノードとは無関係に、前記試験電圧を前記信号経路上に保持するステップと、
を含む、アナログ信号を搬送する信号経路を含む集積回路において試験動作を行う方法。
【００９１】
（２０）アナログ出力信号を発生する外部アクセス可能端子を有する集積回路において試験動作を行う方法であって、
前記端子の端子電圧を試験電圧レベルにセットするステップと、
前記端子における電圧コンテンション条件に応答して、前記端子電圧を前記試験電圧レベルから該試験電圧レベル以外の電圧レベルへ調節するステップと、
を含む、アナログ出力信号を発生する外部アクセス可能端子を有する集積回路において試験動作を行う方法。
【００９２】
（２１）アナログ信号を搬送する信号経路を含む集積回路において試験動作を行う方法であって、
試験電圧ノードに試験電圧を発生せしめるステップと、
該試験電圧ノードからの該試験電圧を前記信号経路に印加するステップと、
前記試験電圧ノードとは無関係に、前記試験電圧を前記信号経路上に保持するステップと、
該保持ステップ中において、前記試験電圧ノードに前記試験電圧と異なるもう１つの電圧を発生せしめるステップと、
を含む、アナログ信号を搬送する信号経路を含む集積回路において試験動作を行う方法。
【００９３】
（２２）アナログ出力信号を発生する外部アクセス可能端子を有する集積回路において試験動作を行う方法であって、
前記端子の端子電圧を試験電圧レベルにセットするステップと、
基準電圧ノードに第１基準電圧を発生せしめるステップと、
該第１基準電圧を前記端子電圧と比較するステップと、
前記基準電圧ノードに第２基準電圧を発生せしめるステップと、
該第２基準電圧を前記端子電圧と比較するステップと、
を含む、アナログ出力信号を発生する外部アクセス可能端子を有する集積回路において試験動作を行う方法。
【００９４】
（２３）アナログ信号を搬送する信号経路と、
該信号経路上に第１時間量の間試験電圧を発生する試験回路と、を含み、
該試験回路が、前記試験電圧を発生する試験電圧ノードと、該試験電圧ノードと前記信号経路との間に接続されたスイッチと、を含み、該スイッチが制御信号に接続され且つそれに応答して前記第１時間量より小さい第２時間量の間のみ該スイッチを閉じる、
集積回路。
【００９５】
（２４）アナログ信号を搬送する信号経路を含む集積回路において試験動作を行う方法であって、
試験電圧ノードに試験電圧を発生せしめるステップと、
該試験電圧ノードと前記信号経路との間に接続されたスイッチを配設するステップと、
前記試験電圧を前記信号経路上に第１時間量の間発生せしめるステップであって、該ステップが該第１時間量より小さい第２時間量の間のみ該スイッチを閉じるステップを含む、前記試験電圧を前記信号経路上に前記第１時間量の間発生せしめる前記ステップと、
を含む、アナログ信号を搬送する信号経路を含む集積回路において試験動作を行う方法。
【００９６】
（２５）アナログ信号を搬送する信号経路を含む集積回路において、試験電圧ノード（Ｖ＋）からの試験電圧が該信号経路に印加され（Ｓ２、Ｓ３）、該試験電圧は、前記試験電圧ノードとは無関係に前記信号経路上に保持される（ＡＯＡ、ＶＭＥ）。
【図面の簡単な説明】
【図１】Ａは従来技術の出力境界走査セル構造を示し、ＢはＡの従来技術の出力境界走査セル構造によって行われる３つの異なる試験動作を示す３つのタイミング図を含む図。
【図２】従来技術の出力境界走査セル構造を示す図。
【図３】Ａは従来技術の出力境界走査セル構造を示し、ＢはＡの従来技術の出力境界走査セル構造によって行われる３つの異なる試験動作を示す３つのタイミング図を含み、ＣはＩＣ出力における短絡を検出し且つ修正するためにＡの従来技術の出力境界走査セル構造によって行われる試験動作のシーケンスを示す３つのタイミング図を含む図。
【図４】Ａは本発明による代表的な出力境界走査セル構造を示し、ＢはＡの出力境界走査セル構造によって行われる２つの異なる試験動作を示す２つのタイミング図を含み、ＣはＡの出力境界走査セル構造によって行われるもう１つの試験動作を示すタイミング図を含む図。
【図５】図４Ａの伝達ゲートを実現する代表的回路を示す図。
【図６】Ａは本発明によるもう１つの代表的な出力境界走査セル構造を示し、ＢはＡの出力境界走査セル構造によって行われる３つの異なる試験動作を示す３つのタイミング図を含み、ＣはＡの出力境界走査セル構造によって行われる２つの追加の試験動作を示す２つのタイミング図を含む図。
【図７】３状態出力用の従来技術の出力境界走査セル構造を示す図。
【図８】３状態出力用の本発明による代表的な出力境界走査セル構造を示す図。
【図９】従来技術の入力境界走査セル構造を示す図。
【図１０】本発明による代表的な入力境界走査セル構造を示す図。
【図１１】本発明によるもう１つの代表的入力境界走査セル構造を示す図。
【図１２】出力を短絡されたＩＣの安全な電源投入を可能ならしめるための、図４Ａの構造の改変を示す図。
【図１３】出力を短絡されたＩＣの安全な電源投入を可能ならしめるための、図６Ａの構造の改変を示す図。
【図１４】本発明によるもう１つの代表的出力境界走査セル構造を示す図。
【図１５】本発明によるもう１つの代表的出力境界走査セル構造を示す図。
【図１６】本発明によるもう１つの代表的出力境界走査セル構造を示す図。
【図１７】アナログ回路用の従来技術の境界走査セルを示す図。
【図１８】アナログ回路用の従来技術の境界走査セルを示す図。
【図１９】ＡからＣまでは、アナログ回路用の本発明による代表的な境界走査セルを示す図。
【図２０】ＡおよびＢは、アナログ回路用の本発明によるもう１つの代表的な境界走査セルを示す図。
【図２１】アナログ回路用の本発明によるもう１つの代表的な境界走査セルを示す図。
【図２２】アナログ回路用の本発明によるもう１つの代表的な境界走査セルを示す図。
【図２３】図１９Ａから図２２までにおけるスイッチＳ３およびＳ４の配置に代わる、代表的な別の配置を示す図。
【符号の説明】
１９１  外部出力端子
ＡＯＡ  調節可能出力増幅器
Ｓ１  スイッチング素子
Ｓ２  スイッチング素子
Ｓ３  スイッチング素子
Ｓ４  スイッチング素子
ＯＡ  アナログ出力増幅器
ＵＣ  更新制御信号
Ｖ＋  試験電圧基準
Ｖ−  試験電圧基準
ＶＭＥ  電圧保持素子
ＶＴ  電圧スレショルド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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