(57)【特許請求の範囲】
【請求項１】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第1の絶縁膜を形成する工程と、
強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、
前記キャパシタの上方に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に配線層を形成する工程と、
前記配線層を覆うシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上にオゾンとＴＥＯＳガスを用いる熱ＣＶＤ法により第1のシリコン酸化膜を形成する工程と、
プラズマアニールによって前記第1のシリコン酸化膜の窒化処理を施す工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記配線層を形成した後であって、前記シリコン窒化膜を形成する前に、さらに第２のシリコン酸化膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のシリコン酸化膜を形成した後であって、前記シリコン窒化膜を形成する前に、プラズマアニールによって前記第２のシリコン酸化膜の脱水処理を施すことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のシリコン酸化膜は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記プラズマアニールは、N2O、N2、NOのいずれかの単体もしくはこれらの混合ガス又はこれらのガスとO2の混合ガスをプラズマ化して行われることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ：
Ferroelectric Random Access Memory) 、又はキャパシタの誘電体膜に高誘電体材料を用いた揮発性半導体メモリ（ＤＲＡＭ：Dynamic Random Access Memory）、又はこれらのメモリ素子とロジック素子とを混載したシステムＬＳＩに代表される半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、低消費電力の不揮発性半導体メモリとしてキャパシタの誘電体膜に強誘電体材料を用いたＦｅＲＡＭが注目されている。また、半導体メモリの微細化及び高集積化が要求されており、その要求にこたえるべくキャパシタの誘電体膜に高誘電体材料を用いたＤＲＡＭが開発されている。
【０００３】
これらのＦｅＲＡＭの強誘電体材料、ＤＲＡＭの高誘電体材料として、それぞれ金属酸化物が通常使用されている。
【０００４】
そのような強誘電体材料、高誘電体材料は還元性雰囲気に弱く、特に強誘電体材料では分極特性が劣化しやすいという性質がある。
【０００５】
次に、従来のＦｅＲＡＭについて説明する。従来のＦｅＲＡＭは、絶縁膜上に例えばPt（白金）からなる下部電極、ＰＺＴからなる強誘電体膜、Ptからなる上部電極をこの順に積層した強誘電体キャパシタを備えている。この強誘電体キャパシタを覆うように、層間絶縁膜が形成され、アルミニウム配線が形成されている。そして、これらを保護するために、シリコン酸化膜とシリコン窒化膜とからなるパッシベーション膜が形成されている。
【０００６】
【発明が解決しようとする課題】
ところが、従来のパッシベーション膜では、ビット線として使用されるアルミニウム配線パターンの膜厚が厚いので、その上に形成されるパッシベーション膜の表面の凹凸の段差が大きくなる。
【０００７】
そして、このパッシベーション膜表面の凹凸が大きくなり、アルミニウム配線の配線間隔が狭くなると、配線間に空洞が形成されてしまう。特に、プラズマＣＶＤ法によりパッシベーション膜を形成する場合には、パッシベーション膜の表面の凹凸の段差が大きくなりやすい。
【０００８】
この空洞は、配線間隔が広がるところまで形成されており、その後のパッドを形成するために、レジストマスクを用いてコンタクトホールを形成する際に、この空洞の終点付近上において、空洞に溜まっていたガスが抜けることでレジストが破裂するといった問題が生じる。
【０００９】
本発明の目的は、強誘電体材料又は高誘電体材料を用いたキャパシタ上に形成されるパッシベーション膜について、その上に形成するレジストの破裂を防止するとともに、キャパシタの劣化を防止するための半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記した課題は、半導体基板にトランジスタを形成する工程と、前記半導体基板上に、前記トランジスタを覆う第１の絶縁膜を形成する工程と、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第1の絶縁膜の上に形成する工程と、前記キャパシタの上方に第2の絶縁膜を形成する工程と、前記第２の絶縁膜上に配線層を形成する工程と、前記配線層を覆うシリコン窒化膜を形成する工程と、前記シリコン窒化膜上にオゾンとＴＥＯＳガスを用いる熱ＣＶＤ法により第１のシリコン酸化膜を形成する工程と、プラズマアニールによって前記第1のシリコン酸化膜の窒化処理を施す工程とを含むことを特徴とする半導体装置の製造方法によって解決される。
【００１２】
特に、第１のシリコン酸化膜として、ＣＶＤ法でオゾン（Ｏ3 ）とＴＥＯＳとを用いて形成したシリコン酸化膜（ＴＥＯＳ−Ｏ3 膜）を含むパッシベーション膜を形成している。
【００１３】
このＴＥＯＳ−Ｏ3 膜は、カバレッジがよく、成長温度が３００℃という低温で成膜することができるので、下層の窒化膜から脱ガスが生じ、キャパシタ特性を劣化させることがない。一方、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成したシリコン酸化膜（Ｐ−ＴＥＯＳ膜）は、ＴＥＯＳ−Ｏ3 膜に比べてカバレッジが悪く、上記の空洞を完全に覆うことが難しい。また、Ｐ−ＴＥＯＳ膜は、４００℃程度の高温で成膜するため、下層の窒化膜から脱ガスが生じ、キャパシタ特性を劣化させてしまう。
【００１４】
ところが、ＴＥＯＳ−Ｏ3 膜は、Ｐ−ＴＥＯＳ膜に比べて、膜中の水分が多い。この水分を除去するために、本発明においては、例えばＮ2 Ｏガス又はＮＯガスのプラズマ雰囲気中でのアニールによってＴＥＯＳ−Ｏ3 膜の脱水処理を施している。
【００１５】
ところで、脱水のための熱処理として電気炉を用いる場合には、パッシベーション膜の下層に金属配線層があるため、電気炉内のアニールは例えばアルミニウムの耐熱温度４５０℃以下に限定される。このような単なる熱処理では脱水処理の効果が不十分である。これに対して、本発明のように、プラズマアニールを用いると、４５０℃以下の温度でより確実に絶縁膜から水分を除去することが可能であり、かつ、このような温度では金属配線層が酸化してしまうという問題も発生しない。
【００１６】
従って、そのようなプラズマアニールでは、単なる熱処理に比べてパッシベーション膜の中の水分をより確実に除去することができる。これにより、パッシベーション膜中の水分に起因する強誘電体膜又は高誘電体膜の還元やキャパシタの劣化が防止され、良好なＦｅＲＡＭ又はＤＲＡＭを製造することができる。
【００１７】
Ｎ2 Ｏガス又はＮＯガスのプラズマアニールによれば、ＴＥＯＳ−Ｏ3 膜には、少なくともその表面には窒素が含まれることになる。ＴＥＯＳ−Ｏ3 膜中に導入された窒素は、外からの水分の浸入に対してブロックすることが可能であり、耐湿性を向上させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１９】
図１〜図１６は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図である。なお、本実施形態の半導体装置としてＦｅＲＡＭを例に挙げて説明する。
【００２０】
まず、図１に示す断面構造を得るまでの工程を説明する。
【００２１】
図１に示すように、ｐ型シリコン（半導体）基板１０表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜１１を選択的に形成する。素子分離絶縁膜１１の形成はＬＯＣＯＳ法の他、ＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００２２】
そのような素子分離絶縁膜１１を形成した後に、シリコン基板１０のメモリセル領域１、周辺回路領域２における所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル１２ａ及びｎウェル１２ｂを形成する。なお、図１には示していないが、周辺回路領域２ではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００２３】
その後、シリコン基板１０の活性領域表面を熱酸化して、ゲート絶縁膜１０ａとしてシリコン酸化膜を形成する。
【００２４】
次に、シリコン基板１０の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極１３ａ〜１３ｃ及び配線１４を形成する。なお、ゲート電極１３ａ〜１３ｃを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２５】
メモリセル領域１では、１つのｐウェル１２ａ上には２つのゲート電極１３ａ，１３ｂがほぼ平行に配置され、それらのゲート電極１３ａ、１３ｂはワード線ＷＬの一部を構成する。
【００２６】
次に、メモリセル領域１において、ゲート電極１３ａ，１３ｂの両側のｐウェル１２ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域１５ａを形成する。これと同時に、周辺回路領域２のｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域２において、ゲート電極１３ｃの両側のｎウェル１２ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域１５ｂを形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００２７】
その後に、シリコン基板１０の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１３ａ〜１３ｃ及び配線１４の両側部分にのみ側壁絶縁膜１６として残す。その絶縁膜として、例えばＣＶＤ法によりシリコン酸化膜（SiO2膜）を形成する。
【００２８】
次に、プラズマＣＶＤ法によりシリコン基板１０の全面に、カバー膜３として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜３の上にSiO2膜を約１．０μｍの厚さに成長させ、これにより第１の層間絶縁膜１７を形成する。なお、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されるSiO2膜を、以下にＰ−ＴＥＯＳ膜ともいう。
【００２９】
続いて、第１の層間絶縁膜１７の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１７を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１７を化学的機械研磨（Chemical Mechanical Polishing ：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１７上面を平坦化する。
【００３０】
次に、図２に示す構造を形成するまでの工程を説明する。
【００３１】
まず、フォトリソグラフィ法により、不純物拡散領域１５ａ，１５ｂに到達する深さのコンタクトホール１７ａ〜１７ｄと、配線１４に到達する深さのビアホール１７ｅをそれぞれ第１の層間絶縁膜１７に形成する。その後、第１の層間絶縁膜１７上面とホール１７ａ〜１７ｅ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜厚５０ｎｍのTiN （チタンナイトライド）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をTiN 薄膜上に成長する。この結果、コンタクトホール１７ａ〜１７ｄ、ビアホール１７ｅ内にタングステン膜が埋め込まれる。
【００３２】
その後、第１の層間絶縁膜１７上面が露出するまでタングステン膜、TiN 薄膜及びTi薄膜をＣＭＰ法により研磨する。この研磨後にホール１７ａ〜１７ｅ内に残存するタングステン膜等は、不純物拡散領域１５ａ，１５ｂと配線１４に後述の配線を電気的接続するためのプラグ１８ａ〜１８ｅとして使用される。
【００３３】
メモリセル領域１の１つのｐウェル１２ａにおいて２つのゲート電極１３ａ，１３ｂに挟まれるｎ型不純物拡散領域１５ａ上の第１のプラグ１８ａは後述するビット線に接続され、さらに、残り２つの第２のプラグ１８ｂは後述するキャパシタに接続される。
【００３４】
なお、コンタクトホール１７ａ〜１７ｄ、ビアホール１７ｅを形成した後に、コンタクト補償のために不純物拡散領域１５ａ，１５ｂに不純物をイオン注入してもよい。
【００３５】
次に、図３に示すように、プラグ１８ａ〜１８ｅの酸化を防止するために、シラン（SiH4）を用いるプラズマＣＶＤ法により、第１の層間絶縁膜１７上とプラグ１８ａ〜１８ｅ上にSiON膜（絶縁膜）２１を１００ｎｍの厚さに形成し、さらに、反応ガスとしてＴＥＯＳと酸素を用いるプラズマＣＶＤ法によりSiO2膜２２を１３０ｎｍの厚さに形成する。なお、SiON膜２１は、第１の層間絶縁膜１７への水の侵入を防止するために形成される。
【００３６】
その後、SiON膜２１、SiO2膜２２の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度６５０℃で３０分間熱処理する。
【００３７】
なお、ＴＥＯＳガスを用いてプラズマＣＶＤ法により形成された第１の層間絶縁膜１７とSiO2膜２２はそれぞれ６５０〜７００℃の温度で加熱されるが、その下にはアルミニウムのような融点の低い金属膜が存在しないので、その程度の温度の加熱による悪影響は発生しない。
【００３８】
次に、図４に示すように、ＤＣ(Direct Current)スパッタ法によりSiO2膜２２上に、Ti及びPt（白金）を順次堆積させて二層構造の第１の導電膜２３ａを形成する。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の導電膜２３ａとして、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム(IrO2)、酸化ルテニウムストロンチウム（SrRuO3：ＳＲＯ）等の膜を形成してもよい。
【００３９】
続いて、ＲＦ(Radio Frequency) スパッタ法により、第１の導電膜２３ａの上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）を１００〜３００ｎｍの厚さに堆積させてＰＺＴ膜２４ａを形成する。例えば、ＰＺＴ膜２４ａの厚さを２００ｎｍとする。
【００４０】
そして、ＰＺＴ膜２４ａの結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７５０℃で６０秒間アニールする。
【００４１】
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ＜１）、Bi4Ti2O12 等がある。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００４２】
そのようなＰＺＴ膜２４ａを形成した後に、その上に第２の導電膜２５ａとしてPt膜をＤＣスパッタ法により１００〜３００ｎｍの厚さに形成する。例えば、第２の導電膜２５ａの厚さを２００ｎｍとする。なお、第２の導電膜２５ａとして、IrO2膜またはＳＲＯ膜をスパッタ法により形成してもよい。
【００４３】
次に、第２の導電膜２５ａ、ＰＺＴ膜２４ａ及び第１の導電膜２３ａをフォトリソグラフィ法により順次パターニングすることにより、それらの膜から図５に示すような所定形状のキャパシタを形成する。
【００４４】
ここで、第２の導電膜２５ａは上部電極２５となり、ＰＺＴ膜２４ａは誘電体膜２４となり、第１の導電膜２３ａは下部電極２３となる。そして、上部電極２５、誘電体膜２４及び下部電極２３によりキャパシタＱが構成される。キャパシタＱは、１つのｐウェル１２ａ内に形成されたＭＯＳトランジスタと同じ数だけｐウェル１２ａの周囲に形成される。
【００４５】
ところで、第２の導電膜２５ａをパターニングして上部電極２５を形成した後には、キャパシタＱのダメージ除去のために回復アニールを施す。具体的には、酸素雰囲気中にシリコン基板１０を置いて、キャパシタＱを５００〜７００℃の温度で３０〜１２０分間加熱する。例えば、温度６５０℃で６０分間加熱する回復アニールを実施するものとする。また、第１の導電体膜２３ａをパターニングして下部電極２３を形成した後にも同じ条件で回復アニールを実施する。
【００４６】
以上のような工程を経てキャパシタＱを形成した後、図６に示すように、全面にＰ−ＴＥＯＳ膜及びＳＯＧ(Spin-On-Glass) 膜からなる２層構造の第２の層間絶縁膜２６を形成し、この第２の層間絶縁膜２６によりキャパシタＱを覆う。
【００４７】
そのＰ−ＴＥＯＳ膜は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、成長温度が３９０℃、パワーが４００Ｗの条件でシリコン基板１０の上側全面に１００〜３００ｎｍの厚さで形成される。また、ＳＯＧ膜は、Ｐ−ＴＥＯＳ膜上にＳＯＧ溶液を８０〜２００ｎｍの厚さに塗布した後に、これを加熱することにより形成される。この例では、Ｐ−ＴＥＯＳ膜の厚さを２００ｎｍ、ＳＯＧ膜の厚さを１００ｎｍとする。ここで、ＳＯＧ膜は塗布性絶縁膜であるので、その表面の凹凸差は小さくなる。なお、ＳＯＧ膜はエッチバックで除去してもよい。この場合には、Ｐ−ＴＥＯＳ膜の膜厚を５００ｎｍ、ＳＯＧ膜の膜厚を１００ｎｍとする。
【００４８】
そして、フォトリソグラフィ法により第２の層間絶縁膜２６をパターニングして、キャパシタＱの上部電極２５の上にコンタクトホール２６ａを形成する。その後、誘電体膜２４に対して回復アニールを実施する。具体的には、酸素雰囲気中で５００〜６５０℃の温度で３０〜１２０分間加熱する。この例では、５５０℃の温度で６０分間加熱するものとする。
【００４９】
次に、第２の層間絶縁膜２６、SiON膜２１、SiO2膜２２をフォトリソグラフィ法によりパターニングして、メモリセル領域１の第２のプラグ１８ｂの上にコンタクトホール２６ｂを形成して第２のプラグ１８ｂを露出させる。そして、第２の層間絶縁膜２６上とコンタクトホール２６ａ，２６ｂ内に、膜厚１００ｎｍのTiN 膜をスパッタ法により形成する。
【００５０】
続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることにより、メモリセル領域１においてコンタクトホール２６ａ，２６ｂを通してｐウェル１２ａ上の第２のプラグ１８ｂとキャパシタ上部電極２５とを電気的接続するための局所配線（ローカル配線）２７を形成する。
【００５１】
次に、図７に示すような構造を形成するまでの工程を説明する。
【００５２】
まず、局所配線２７と第２の層間絶縁膜２６の上に、Ｐ−ＴＥＯＳ膜を２００〜４００ｎｍ、例えば３００ｎｍの厚さに形成する。このＰ−ＴＥＯＳ膜は第３の層間絶縁膜３１として使用される。なお、その上の第３の層間絶縁膜３１の上面の凹凸差は、その下の第２の層間絶縁膜２６の上面の凹凸差を反映し、研磨を必要とするほどの大きさではない。
【００５３】
続いて、メモリセル領域１における第３の層間絶縁膜３１からその下方のSiON膜２１までをフォトリソグラフィ法によりパターニングすることにより、ｐウェル１２ａの中央位置の第１のプラグ１８ａの上にコンタクトホール３１ａを形成するとともに、周辺回路領域２の各プラグ１８ｃ〜１８ｅ上にもコンタクトホール３１ｃ〜３１ｅを形成する。
【００５４】
さらに、第３の層間絶縁膜３１の上とコンタクトホール３１ｃ〜３１ｅの中に、例えば、厚さ２０ｎｍのTi膜、厚さ５０ｎｍのTiN 膜、厚さ６００ｎｍのAl（アルミニウム）膜、厚さ５ｎｍのTi膜及び厚さ１５０ｎｍのTiN 膜の５層を順次積層する。そして、これらの金属膜をパターニングすることにより、メモリセル領域１でビット線３２ａを形成するとともに、周辺回路領域２では配線３２ｃ〜３２ｅを形成する。これらのビット線３２ａ、配線３２ｃ〜３２ｅは、一層目のアルミニウム配線となる。
【００５５】
なお、メモリセル領域１のビット線３２ａは第１のプラグ１８ａに接続され、また、周辺回路領域２の配線３２ｃ〜３２ｅは各プラグ１８ｃ〜１８ｅに接続される。
【００５６】
次に、図８に示すように、ＴＥＯＳガスと酸素(O2)ガスを使用するプラズマＣＶＤ法により、厚さ２. ０μｍのSiO2からなる第４の層間絶縁膜３３を第３の層間絶縁膜３１、ビット線３２ａ及び配線３２ｃ〜３２ｅの上に形成する。
【００５７】
そのプラズマＣＶＤに使用する装置は、シリコン基板１０を載せる第１の電極とこれに対向する第２の電極が配置されるチャンバを有するとともに、第２の電極に高周波電力を印加し、第１の電極を定電圧とする単周波印加構造を有している。
【００５８】
このときの成膜条件は、成長温度を４００℃以下、例えば３９０℃とし、圧力を１．２Paとする。また、高周波電力の周波数を１３．５６MHz 、そのパワーを２００Ｗとする。なお、ＴＥＯＳガスに対する酸素の流量比を例えば１程度とする。これらの条件によれば、成膜中にキャパシタＱを構成する強誘電体材料は殆ど劣化しないし、ビット線３２ａ及び配線３２ｃ〜３２ｅに悪影響を与えることもない。
【００５９】
ところで、ＴＥＯＳガスと酸素ガスを使用するプラズマＣＶＤ法により形成された第４の層間絶縁膜３３は等方的に成長するために、第４の層間絶縁膜３３の上面形状はその下のビット線３２ａや配線３２ｃ〜３２ｅ等の一層目のアルミニウム配線の形状の影響を受け易くなる。従って、第４の層間絶縁膜３３であるＰ−ＴＥＯＳ膜の上に二層目のアルミニウム配線を形成しようとすると、二層目のアルミニウム配線のパターニング精度が低下したり、断線が発生し易くなる等の問題がある。
【００６０】
そこで、第４の層間絶縁膜３３であるＰ−ＴＥＯＳ膜の上面を平坦化するために、図９に示すように、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は、最上面から約１．０μｍの厚さ相当程度とする。
【００６１】
ところで、第４の層間絶縁膜３３をＣＭＰ法により研磨した後に、後述するように第４の層間絶縁膜３３を加熱すると、その加熱によりキャパシタＱの分極電荷量が小さくなることが実験により明らかになった。
【００６２】
これは、ＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分が、第４の層間絶縁膜３３であるＰ−ＴＥＯＳ膜の表面に付着したりその内部に吸収され、その下方のキャパシタＱまで達し、その水分が加熱によってキャパシタＱを劣化させるからである。
【００６３】
即ち、第４の層間絶縁膜３３の研磨後にキャパシタＱが高温で加熱されることにより、キャパシタ誘電体膜２４を構成する強誘電体材料が層間絶縁膜中の水分により還元されて強誘電性が失われ、或いは、強誘電体材料と電極の界面が水分により劣化されるためであると考えられる。特に、第４の層間絶縁膜３３が後述する金属膜に覆われた状態で第４の層間絶縁膜３３、第３の層間絶縁膜３１が加熱されると、第４の層間絶縁膜３３に吸収された水分は、外部に放出されにくくなって、ビット配線３２ａの間の隙間を通って第３の層間絶縁膜３１内に浸透してキャパシタＱの周囲に到達することになり、水分によるキャパシタＱの劣化が進むことになる。
【００６４】
そこで、研磨時に第４の層間絶縁膜３３内に入り込んだ水分やその表面に付着している水分を除去してキャパシタＱの劣化を防止するために、図１０に示すように第４の層間絶縁膜３３に対してプラズマアニールによる脱水処理を施す。
【００６５】
すなわち、第４の層間絶縁膜３３をＣＭＰ法により平坦化した後、シリコン基板１０をプラズマ発生装置（不図示）のチャンバ内に載置し、そのチャンバ内でＮ2 Ｏガスを７００sccm、Ｎ2 ガスを２００sccmの流量で供給し、これらのガスをプラズマ化して、基板温度を４５０℃以下、例えば３５０℃として３分間以上、好ましくは４分以上の時間で第４の層間絶縁膜３３をプラズマに曝す。これにより、第４の層間絶縁膜３３内の水分が外部に放出されるとともに、第４の層間絶縁膜３３の少なくとも表面には、窒素（Ｎ）原子が入り込んでSiONが形成され、その後に水分が入り難くい状態となる。
【００６６】
プラズマを使用しない熱処理を用いてＮ原子でプラズマＴＥＯＳ膜を窒化しようとすると、使用されるＮ2 分子が不活性なため、１０００℃以上の熱処理が必要である。また、より活性なアンモニア(NH3) 分子を用いる場合でも、７５０℃以上の熱処理が必要であり、下層のアルミニウム配線層が溶融してしまう問題が生じる。効果的にＰ−ＴＥＯＳ膜を窒化しようとすれば、プラズマアニールが最も有効である。
【００６７】
そのプラズマアニールは、４５０℃以下の温度で行っているので、その下方でアルミニウムから形成された一層目のアルミニウム配線３２ａ、３２ｃ〜３２ｅに悪影響を与えることはない。
【００６８】
ところで、特開平１０−８３９９０号公報（米国特許6017784)では、ＴＥＯＳガスを使用して酸化シリコン膜を形成した後にＮ2 又はＮ2 Ｏのプラズマ処理によって酸化シリコン膜中の水素を脱ガスすることが記載されている。このプラズマ処理は、研磨された酸化シリコン膜に対して行われるものではなく、しかも、強誘電体キャパシタを覆っている酸化シリコン膜に対して行われるものではない。
【００６９】
これに対して、本実施形態では、Ｐ−ＴＥＯＳを用いて形成されたSiO2からなる第４の層間絶縁膜３３の表面を研磨した後に、第４の層間絶縁膜３３をプラズマアニールしているのであり、その研磨処理工程で侵入した水分を除去するためにＮ2 Ｏプラズマアニールが有効であることについては、上記文献には記載がない。また、本実施形態では、上記した条件のプラズマアニールを経ても強誘電体又は高誘電体キャパシタＱの特性が良好に維持されることを明らかにしている。以上のようなプラズマアニール処理を終えた後、図１１に示すように、再堆積層間絶縁膜３４としてＴＥＯＳ膜を層間絶縁膜３３の上に１００ｎｍ以上の厚さ、例えば２００ｎｍの厚さに形成する。再堆積層間絶縁膜３４は、次に述べるように第４の層間絶縁膜３３の研磨面に現れる空洞を覆うために形成される。再堆積層間絶縁膜３４はキャップ層として作用し、層間絶縁膜３３の再吸湿を防止するという効果もある。再堆積層間絶縁膜３４の最適膜厚については後述する。なお、再堆積層間絶縁膜３４をＮ2 Ｏプラズマアニールしてもよい。
【００７０】
ところで上記したように、第４の層間絶縁膜３３の研磨面にはキーホールやスリットと呼ばれる空洞（ス、ボイドともいう）が現れることがあるが、これは次のような理由による。
【００７１】
プラズマＣＶＤ法によりＴＥＯＳ膜を形成すると、そのＰ−ＴＥＯＳ膜は等方的に成長してその膜厚が２．０μｍ程度の厚さになると、一層目のアルミニウム配線間、即ちメモリセル領域１のビット線３２ａ相互間や周辺回路領域２の一層目のアルミニウム配線３２ｃ〜３２ｅの相互間で空洞が発生し易くなる。
【００７２】
また、ビット線３２ａはキャパシタＱによって持ち上げられているので、ビット線３２ａ間に発生する空洞３３ｕは、他の領域で発生する空洞３３ｕよりも高い位置に形成されることになる。
【００７３】
従って、ＴＥＯＳ膜からなる第４の層間絶縁膜３３を研磨した後には、メモリセル領域１に存在する空洞３３ｕが研磨面から露出し易くなる。
【００７４】
そのように、メモリセル領域１において第４の層間絶縁膜３３上から露出する空洞３３ｕは、ビット線３２ａの間に沿って溝状に表出するので、その空洞３３ｕが露出した状態で第４の層間絶縁膜３３の上に直に配線形成用金属膜を形成すると、その金属膜が空洞３３ｕ内に埋め込まれることになり、金属膜をパターニングして配線を形成した後でも、空洞３３ｕ内の金属膜が除去されずに残ってしまう。その空洞３３ｕ内の金属膜は、これと同じ金属膜から形成された配線同士を短絡させる媒体になるので、空洞３３ｕ内に金属膜を予め形成しないようにする必要がある。
【００７５】
本実施形態では、図１１に示したように、第４の層間絶縁膜３３を研磨した後に、再堆積層間絶縁膜３４で第４の層間絶縁膜３３の研磨面を覆うようにしているので、第４の層間絶縁膜３４の研磨面から露出した空洞３３ｕ内には金属膜が形成されないことになる。
【００７６】
以上のような再堆積層間絶縁膜３４を形成した後に、図１２〜図１６に示すように、二層目のアルミニウム配線を形成する工程に移る。
【００７７】
まず、図１２に示すように、フォトリソグラフィ法により再堆積層間絶縁膜３４及び第４の層間絶縁膜３３をパターニングして、一層目のアルミニウム配線、例えば周辺回路領域２の配線３２ｄに到達するビアホール３３ａを形成する。その後に、ビアホール３３ａを通してその下の配線３２ｄの表面を所定量、例えば３５ｎｍの深さでエッチングする。
【００７８】
続いて、図１３に示すように、ビアホール３３ａの内面と再堆積層間絶縁膜３４の上面に、膜厚２０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ３５ａとする。
【００７９】
その後、六フッ化タングステン（WF6)ガスとシラン（SiH4) ガス、および水素(H2)ガスを使用してＣＶＤ法によりグルーレイヤ３５ａの上にタングステンシード（不図示）を形成する。さらに、WF6 ガスにH2ガスを加えて、成長温度を４３０℃としてグルーレイヤ３５ａ上にタングステン膜３５ｂを形成する。これにより、図１４に示すように、ビアホール３３ａ内には、グルーレイヤ３５ａとタングステン膜３５ｂが充填される。
【００８０】
その後、再堆積層間絶縁膜３４上面のタングステン膜３５ｂをＣＭＰ法又はエッチバックにより除去して、ビアホール３３ａ内にのみ残存させる。このとき、再堆積層間絶縁膜３４上のグルーレイヤ３５ａは除去しても、しなくてもよい。図１５ではグルーレイヤ３５ａを再堆積層間絶縁膜３４上面からＣＭＰ法により除去した場合を示している。
【００８１】
これにより、配線３２ｄと上層配線とを電気的に接続するためのビア（プラグ）３５がビアホール３３ａ内に形成される。
【００８２】
ところで、上記した第４の層間絶縁膜３３の研磨面から現れる空洞３３ｕの幅は、ＣＭＰ法による研磨のばらつきなどによって均一とはならない。空洞３３ｕの露出幅がばらつくと、次のような問題が発生する。
【００８３】
即ち、第４の層間絶縁膜３３上から露出した空洞３３ｕの上に薄い再堆積層間絶縁膜３４を形成すると、空洞３３ｕが再堆積層間絶縁膜３４によって完全に覆われずにその一部が露出することがある。そして、そのような状態で、上記したグルーレイヤ３５ａを形成すると、グルーレイヤ３５ａが空洞３３ｕの上で段切れを起こしてスリットが形成されるおそれがあり、そのスリットが存在すると、タングステン膜３５ｂを形成する際に使用する反応ガス中の水素が、そのスリットを通してその下の第４の層間絶縁膜３３に入ってしまう。第４の層間絶縁膜３３中に侵入した水素は、キャパシタＱを還元してキャパシタ特性を劣化させるので好ましくない。
【００８４】
そこで、第４の層間絶縁膜３３から露出した空洞３３ｕを確実に覆うためには再堆積層間絶縁膜３４が少なくとも３００ｎｍ以上の膜厚が必要である。
【００８５】
ところで、空洞３３ｕ内にグルーレイヤ３５ａやタングステン膜３５ｂが充填されることを防止するために、再堆積層間絶縁膜３４の膜厚がどの程度必要かを調査したところ、再堆積層間絶縁膜３４の膜厚が５０ｎｍでは配線間のリークの頻度が大きく、その膜厚を増やすに従って配線間リーク頻度が減少し、１００ｎｍでほぼ配線間ショートを防止できることがわかった。従って、空洞３３ｕの露出による配線間のリークを低減するためには再堆積層間絶縁膜３４の膜厚が少なくとも１００ｎｍあることが望ましい。
【００８６】
一方、再堆積層間絶縁膜３４の上にグルーレイヤ３５ａ、タングステン膜３５ｂを形成し、これをパターニングしてプラグ３５を形成し、その上に後述する二層目のアルミニウム配線を形成し、さらに、二層目のアルミニウム配線を絶縁膜で覆うといった一連の工程を終えた後に、再堆積層間絶縁膜３４の膜厚と加速試験によるキャパシタ分極電荷量の変化の関係を調査したところ、加速試験前の状態では、再堆積層間絶縁膜が厚い方が分極電荷量が僅かに大きくなっている。しかし、加熱後は、試料間の分極電荷量の差が顕著になる。特に、再堆積層間絶縁膜３４を形成しないときには、分極電荷量が加熱後に半分以下に減り、強誘電体キャパシタＱは著しく特性が劣化する。また、再堆積層間絶縁膜３４が３００ｎｍの時は、強誘電体キャパシタＱの劣化は軽度であり、加熱後の分極電荷量は２２．６μＣ/cm2となって、ＦｅＲＡＭを正常に動作させるためには十分な値となっている。
【００８７】
なお、再堆積層間絶縁膜３４の３００ｎｍという膜厚は、空洞３３ｕの露出する部分のばらつきを考慮して決定されるのである。
【００８８】
ところで、再堆積層間絶縁膜３４が厚すぎると、ビアホール３３ａのアスペクト比が増大してビアホール３３ａ内でグルーレイヤ３５ａやタングステン膜３５ｂのカバレッジが悪くなる。即ち、再堆積層間絶縁膜３４の膜厚の上限値は、ビアホール３３ａのアスペクト比から決定される。例えば、ビアホール３３ａのアスペクト比を２．３とする場合に、ビアホール３３ａの直径を０．６μｍ、第４の層間絶縁膜３３の厚さを１．０μｍとすれば、再堆積層間絶縁膜３４の膜厚は約０．４μｍ（４００ｎｍ）必要となる。
【００８９】
以上のような工程によって再堆積層間絶縁膜３４、ビア３５を形成する工程を終えた後に、再堆積層間絶縁膜３４の上に第１のTiN 膜を５０ｎｍ、Al膜を５００ｎｍ、第２のTiN 膜を５０ｎｍの厚さに順次形成し、これらの膜をパターニングすることにより、配線３６を形成する。なお、再堆積層間絶縁膜３４上面にグルーレイヤ３５ａを残す場合には、第１のTiN 膜の形成を省略してグルーレイヤ３５ａの上にAl膜と第２のTiN 膜を形成することになる。
【００９０】
次に、図１６に示すように、第１及び第２のTiN 膜とAl膜、又は、第２のTiN 膜とAl膜とグルーレイヤをフォトリソグラフィ法によりパターニングすることにより、二層目のアルミニウム配線３６を再堆積層間絶縁膜３４上に形成する。
【００９１】
その後、ＴＥＯＳを用いるプラズマＣＶＤ法により、二層目のアルミニウム配線３６と再堆積層間絶縁膜３４の上に、第１のパッシベーション絶縁膜３７としてSiO2膜を２００ｎｍの厚さに形成する。このとき、上記Ｎ2 Ｏプラズマアニールの条件と同様の条件で、Ｎ2 Ｏプラズマアニールを行う。
【００９２】
さらに、第１のパッシベーション絶縁膜３７の上に、プラズマＣＶＤ法によりSiN よりなる第２のパッシベーション絶縁膜３８を５００ｎｍの厚さに形成する。このとき、アニミニウム配線間には、空洞４０が形成される。
【００９３】
次に、図１７に示すように、第２のパッシベーション絶縁膜３８の上に、ＴＥＯＳガスとＯ3 を用いてSiO2よりなる第３のパッシベーション絶縁膜３９を４００ｎｍの厚さに形成する。この時の成長条件は、例えば、成長温度３００℃、ＴＥＯＳガス8.0 slm 、酸素ガス37.5slm 、オゾン120.0g/m3 とする。このＴＥＯＳ−Ｏ3 膜は、平坦性に優れており、第１，第２のパッシベーション膜表面に形成された凹凸を、平坦化することができる。これらの第１〜第３のパッシベーション膜３７〜３９により二層目の配線３６が被覆される。
【００９４】
次に、図１８に示すように、フォトリソグラフィ法により、第１〜第３のパッシベーション絶縁膜３７〜３９をパターニングすることにより、二層目のアルミニウム配線層３６上にコンタクトホール４０を形成する。
【００９５】
二層目のアルミニウム配線３６が形成された後のメモリセル領域１における各種導電パターンの平面的な位置関係は図１９のようになる。なお、図１９中で素子分離絶縁膜１１以外の絶縁膜及びコンタクトホール４０は省略されている。
【００９６】
以上のような工程により、キャパシタ誘電体膜２４として強誘電体を用いたＦｅＲＡＭの基本的な構造が完成する。
【００９７】
本実施の形態においては、パッシベーション膜を３層構造とし、下層のシリコン酸化膜及びシリコン窒化膜に形成された空洞を、上層のＴＥＯＳ−Ｏ3 膜を形成することで、完全にふたをしている。これにより、レジストの破裂を防止することができる。また、ポリイミドとの密着性も向上する。
【００９８】
ところで、本発明者は、パッシベーション膜の構造について、更なる開発を進めた結果、以下のことがわかってきた。
【００９９】
まず、ＦｅＲＡＭで用いる強誘電体材料は、水素により劣化する傾向がある。すなわち、強誘電体を水素が還元することにより、強誘電体キャパシタ特性が劣化してしまう。強誘電体キャパシタの劣化を調べる方法として、耐湿性試験が有効である。
【０１００】
シリコン基板上に、トランジスタおよび強誘電体キャパシタを、層間絶縁膜を介して形成し、上層の層間絶縁膜上に、下から膜厚２０ｎｍのTi、膜厚５０ｎｍのTiN 、膜厚６００ｎｍのAl-Cu （0.5 ％）、膜厚１０ｎｍのTi、膜厚１００ｎｍのTiN を積層して、パターニングすることにより、配線層を形成した。その配線層上に、ＴＥＯＳを用いたプラズマＣＶＤ法により形成した第１のパッシベーション膜となる厚さ２００ｎｍのシリコン酸化膜、プラズマＣＶＤ法により形成した第２のパッシベーション膜となる厚さ５００ｎｍのシリコン窒化膜、Ｏ3 とＴＥＯＳを用いたＣＶＤ法により形成した第３のパッシベーション膜となる厚さ４００ｎｍのシリコン酸化膜を順次積層した。その後、第１〜第３のパッシベーション膜にコンタクトホールを形成し、プラスチックパッケージに組み込んで実験を行った。
【０１０１】
条件は、圧力２気圧、温度１２１℃、湿度１００％、バイアス５.5Ｖで行った。この耐湿性試験の結果、１６８時間後に、不良が多発した。この不良の状態を図２０に示す。
【０１０２】
図２０は、パッシベーション膜構造の断面図を示している。図２０から、第２のパッシベーション膜であるシリコン窒化膜が欠損し、このため、耐湿性不良が起こったと考えられる。シリコン窒化膜が欠損する理由は、明確には分からないが、本発明者は次のように考えている。
【０１０３】
まず、この欠損が発生する場所であるが、アルミ配線の間隔が狭まっているところで発生している。0.6 μｍの間隔以下にアルミ配線の狭まっているところでは、シリコン窒化膜のカバレッジが悪く、膜質が悪いと考えられる。その膜質の悪いところにＴＥＯＳ−Ｏ3 が入り込み、温度，湿度、圧力が加わったことで、ＴＥＯＳ−Ｏ3 の膜中に存在するＨ2 Ｏが活性化し、膜質の悪いシリコン窒化膜から窒素を奪い、アルカリ性のＮＨ3 水溶液が発生する。圧力が高いほど平衡アンモニア濃度が高いので、その高濃度のＮＨ3 水溶液がシリコン窒化膜に接触すると、ケイ酸塩とＮＨ3 に分解され、その分解したＮＨ3 が、ＮＨ3 水溶液に代わり、さらに濃度を増やして侵食が進行すると考えられる。
【０１０４】
そこで、本発明者は、鋭意研究を重ねた結果、第３のパッシベーション膜であるＴＥＯＳ−Ｏ3 を用いて成膜したシリコン酸化膜に対して、Ｎ2 Ｏガスによるプラズマ処理を行うことで、耐湿性試験を行ってもシリコン窒化膜の欠損を防止し、十分な耐湿性を確保することができることを見出した。
【０１０５】
表１は、温度３５０℃、プラズマに印加するパワー３００Ｗ、Ｎ2 Ｏの流量７００sccm、Ｎ2 ガスの流量２００sccmでＮ2 Ｏプラズマアニールを２分間行った場合と、先に説明した行わなかった場合との比較を示す表である。
【０１０６】
【表１】
0004006929.tif 000002
なお、第３のパッシベーション膜に対して、Ｎ2 Ｏプラズマアニールを行うことにより、シリコン窒化膜の欠損を防止することができるのは、以下の理由によるものと考えられる。
【０１０７】
すなわち、Ｎ2 Ｏプラズマアニールにより、ＴＥＯＳ−Ｏ3 により成膜したシリコン酸化膜中のＨ2 Ｏ濃度を減少させることで、ＮＨ3 の発生が抑えられたと考えられる。また、Ｎ2 Ｏプラズマアニールにより、シリコン窒化膜の膜質の悪い部分を改質したと考えられる。さらに、ＴＥＯＳ−Ｏ3 により成膜したシリコン酸化膜に、窒素を導入したことで、第３のパッシベーション膜自身の耐湿性が向上したことが考えられる。
【０１０８】
なお、プラズマアニールの時間は、３０秒未満程度では効果が乏しく、５分より長いと、層間膜などから生じる脱ガスや窒化膜からの水素の拡散によるキャパシタの劣化が考えられるため、３０秒から５分が好ましい。
【０１０９】
図２１は、ＳＩＭＳ（Secondary Ion-Mass Spectrography）の結果を示したものである。詳細には、シリコン基板上に、ＴＥＯＳ−Ｏ3 により成膜した厚さ８００ｎｍのシリコン酸化膜を形成し、次いで、Ｎ2 Ｏ，Ｎ2 ，Ｏ2 ガスを用いたプラズマアニールを行い、酸素と窒素の深さ方向の含有量を比較したものである。図中、（ａ）はプラズマアニールなしの場合、（ｂ）はＯ2 ガスを用いた場合、（ｃ）はＮ2 ガスを用いた場合、（ｄ）はＮ2 Ｏガスを用いた場合を示しており、縦軸は物質の濃度、横軸は試料の深さを示している。
【０１１０】
この結果から、Ｎ2 Ｏ，Ｎ2 ガスを用いた場合には、シリコン酸化膜中に窒素が導入されており、特にＮ2 Ｏを用いた場合には、シリコン酸化膜の深さ方向に均一に窒素が導入されていることが分かる。
【０１１１】
次に、本発明者は、パッシベーション膜の違いによる強誘電体キャパシタのリテンション特性を調べた。図２２は、リテンション特性のパッシベーション膜依存性を示す図であり、強誘電体キャパシタを搭載したデバイスのリテンション加速試験の結果を示したものである。具体的には、キャパシタに予め「１」の情報を書き込み、その後、１５０℃のベークを行い、情報「１」が残っているかを確かめる試験である。
図中、縦軸はリテンション試験をした時の歩留まり、横軸はベーク時間を示している。
【０１１２】
この結果から、３層構造をリファレンスとして、それにＮ2 Ｏプラズマアニールを行ったパッシベーション構造が、他の２層構造や４層構造に比べて劣化していないことが分かる。
【０１１３】
また、本実施形態においては、Ｎ2 Ｏプラズマアニールを４５０℃以下で行っているので、アルミニウム配線を劣化させることもない。そのようなＮ2 Ｏプラズマアニール工程を入れてＦｅＲＡＭを形成した場合と、その工程を省略してＦｅＲＡＭを形成した場合のキャパシタＱの分極電荷量を調べたところ、Ｎ2 Ｏプラズマアニールがキャパシタの劣化を防止するために有効であることが確かめられた。
【０１１４】
また、本発明者は、パッシベーション膜の成膜順序の違いによる強誘電体キャパシタのリテンション特性を調べた。図２３は、リテンション特性のパッシベーション膜依存性を示す図であり、強誘電体キャパシタを搭載したデバイスのリテンション加速試験の結果を示したものである。具体的には、キャパシタに予め「１」の情報を書き込み、その後、１５０℃のベークを行い、情報「１」が残っているかを確かめる試験である。
図中、縦軸はリテンション試験をした時の歩留まり、横軸はベーク時間を示している。
【０１１５】
この結果から、Ｐ−ＳＩＮの上にＴＥＯＳ−Ｏ3 を形成すると、リテンション特性が良いが、Ｐ−ＳＩＮの下にＴＥＯＳ−Ｏ3 を形成すると、非常に劣化が起こっていることが分かる。
【０１１６】
なお、上記の実施の形態では、Ｎ２Ｏを用いたプラズマアニールにより第３のパッシベーション膜３９を脱水処理する場合について説明したが、脱水処理に用いるガスはＮ２Ｏに限定されるものではなく、例えばＮ２  ガス又はＮＯガスを用いたプラズマアニールでも同様の効果が得られる。また、プラズマアニールに使用するガスは、Ｎ２Ｏ＋Ｎ２、Ｎ２＋Ｏ２等の混合ガスでもよい。さらに、そのような単体ガス又は混合ガスに、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）の不活性ガスを混合してプラズマ化してもよい。
【０１１７】
さらに、本実施形態では、３層パッシベーション膜の構造として、下層から、Ｐ−ＴＥＯＳ膜、プラズマ窒化膜、ＴＥＯＳ−Ｏ3 により形成したシリコン酸化膜を用いて説明した。しかし、最下層のＰ−ＴＥＯＳ膜は、成膜しなくてもよく、プラズマ窒化膜とＴＥＯＳ−Ｏ3 により形成したシリコン酸化膜との２層構造でもよい。ただし、配線層に直接、ストレスの高いシリコン窒化膜を形成すると、配線層のストレスマイグレーションが悪くなると考えられるため、最下層には、シリコン酸化膜を形成することが好ましい。また、最下層のシリコン酸化膜については、上述したプラズマＣＶＤ法により形成したＴＥＯＳ膜（Ｐ−ＴＥＯＳ膜）に代えて、熱ＣＶＤ法でオゾン（O3）とＴＥＯＳとを用いて形成したシリコン酸化膜（ＴＥＯＳ−Ｏ3 膜）、プラズマＣＶＤ法により形成したSiO2（Ｐ−SiO2）膜、ノンバイアスのＨＤＰ(High Density Plasma) を用いたＣＶＤにより形成したSiO2膜などを使用してもよい。但し、ＴＥＯＳ−Ｏ3 膜は、水分含有量がＰ−ＴＥＯＳ膜に比べて多いので、本実施形態ではＰ−ＴＥＯＳ膜を用いている。
【０１１８】
また、上記した実施形態では、ＦｅＲＡＭ及びその形成工程について説明したが、高誘電体キャパシタを有する揮発性メモリ（ＤＲＡＭ）についても、パッシベーション膜の部分で破裂したり、水分と加熱によって高誘電体材料の絶縁性が劣化したり、高誘電体材料膜と電極との界面が劣化し易くなる。そこで、上記したと同様に、３層構造のパッシベーション膜を形成して、最上面を略平坦化した後に、その表面をＮ2 Ｏ、ＮＯ等のガスを用いてＴＥＯＳ−Ｏ3 膜の脱水処理をしてもよい。高誘電体材料として、(BaSr)TiO3などの高誘電体材料を使用すればよい。
【０１１９】
また、本発明は、強誘電体不揮発性半導体メモリ又は高誘電体半導体メモリとロジックデバイスとを混載したいわゆるシステムＬＳＩの製造に適用することもできる。
【０１２０】
（付記１）半導体基板に形成された第１の不純物領域及び第２の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタ上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された配線層と、
前記配線層を覆う窒化膜と、
前記窒化膜上に形成され、少なくとも表面に窒素を含む第１のシリコン酸化膜と
を有することを特徴とする半導体装置。（１）
（付記２）前記配線層と前記窒化膜の間には、さらに第２のシリコン酸化膜を有することを特徴とする付記１に記載の半導体装置。（２）
（付記３）前記第２のシリコン酸化膜は、少なくとも表面に窒素を含むことを特徴とする付記２に記載の半導体装置。（３）
（付記４）前記第１のシリコン酸化膜は、前記第２のシリコン酸化膜よりも平坦性がよいことを特徴とする付記２又は付記３に記載の半導体装置。（４）
（付記５）半導体基板に形成された第１の不純物領域及び第２の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタ上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された配線層と、
前記配線層を覆うパッシベーション膜とを備え、
前記パッシベーション膜は、第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第２のシリコン酸化膜からなることを有することを特徴とする半導体装置。
【０１２１】
（付記６）前記第２のシリコン酸化膜は、前記第１のシリコン酸化膜よりも平坦性がよいことを特徴とする付記５に記載の半導体装置。
【０１２２】
（付記７）半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第１の絶縁膜を形成する工程と、
強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第１の絶縁膜の上に形成する工程と、
前記キャパシタの上方に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に配線層を形成する工程と、
前記配線層を覆う窒化膜を形成する工程と、
前記窒化膜上に第１のシリコン酸化膜を形成する工程と、
プラズマアニールによって前記第１のシリコン酸化膜の脱水処理を施す工程とを含むことを特徴とする半導体装置の製造方法。（５）
（付記８）前記配線層を形成した後であって、前記窒化膜を形成する前に、さらに第２のシリコン酸化膜を形成する工程を含むことを特徴とする付記７に記載の半導体装置の製造方法。（６）
（付記９）前記第２のシリコン酸化膜を形成した後であって、前記窒化膜を形成する前に、プラズマアニールによって前記第２のシリコン酸化膜の脱水処理を施すことを特徴とする付記８に記載の半導体装置の製造方法。（７）
（付記１０）前記第２のシリコン酸化膜は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成されることを特徴とする付記８に記載の半導体装置の製造方法。（８）
（付記１１）前記第１のシリコン酸化膜は、オゾンとＴＥＯＳガスを用いる熱ＣＶＤ法により形成されることを特徴とする付記７乃至１０のいずれかに記載の半導体装置の製造方法。（９）
（付記１２）前記プラズマアニールは、Ｎ2 Ｏ、Ｎ2 、ＮＯ、Ｏ2 のいずれかの単体又はこれらの混合ガスをプラズマ化して行われることを特徴とする付記７乃至１０のいずれかに記載の半導体装置の製造方法。（１０）
（付記１３）半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第１の絶縁膜を形成する工程と、
強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第１の絶縁膜の上に形成する工程と、
前記キャパシタの上方に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に配線層を形成する工程と、
前記配線層を覆う第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に窒化膜を形成する工程と、
前記窒化膜上に第２のシリコン酸化膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１２３】
（付記１４）前記第２のシリコン酸化膜は、オゾンとＴＥＯＳガスを用いる熱ＣＶＤ法により形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１２４】
（付記１５）前記第１のシリコン酸化膜は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成されることを特徴とする付記１３又は付記１４に記載の半導体装置の製造方法。
【０１２５】
【発明の効果】
以上述べたように本発明によれば、キャパシタとその上を通る配線のさらに上に形成された絶縁膜を研磨して平坦化するようにしたので、その絶縁膜の平坦面の上に配線を精度良く形成することが容易になる。
【０１２６】
また、研磨された絶縁膜に対し対しＮ2 Ｏ又はＮＯを含むプラズマアニールによる脱水処理を施すようにしたので、その絶縁膜の表面に付着している水分、及び絶縁膜中に侵入している水分をより確実に除去することができて、キャパシタを構成する強誘電体材料又は高誘電体材料の還元や、キャパシタ劣化を防止できる。従って、強誘電体材料又は高誘電体材料の誘電特性の劣化を回避でき、良好な特性のＦｅＲＡＭ又はＤＲＡＭを製造することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その５）である。
【図６】図６は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その６）である。
【図７】図７は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その７）である。
【図８】図８は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その８）である。
【図９】図９は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その９）である。
【図１０】図１０は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１０）である。
【図１１】図１１は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１１）である。
【図１２】図１２は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１２）である。
【図１３】図１３は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１３）である。
【図１４】図１４は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１４）である。
【図１５】図１５は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１５）である。
【図１６】図１６は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１６）である。
【図１７】図１７は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１７）である。
【図１８】図１８は、本発明の実施の形態の半導体装置の製造方法を示す断面図（その１８）である。
【図１９】図１９は、本発明の実施の形態における半導体装置のメモリセル領域の導電パターンの配置を示す平面図である。
【図２０】図２０は、パッシベーション膜構造を示す断面図である。
【図２１】図２１は、ＳＩＭＳの分析結果を示す図である。
【図２２】図２２は、リテンション特性のパッシベーション膜依存性を示す図である。
【図２３】図２３は、リテンション特性のパッシベーション膜依存性を示す図である。
【符号の説明】
１０…半導体基板
１１…素子分離絶縁膜
１２ａ，１２ｂ…ウェル領域、
１３ａ，１３ｂ，１３ｃ…ゲート電極、
１５ａ，１５ｂ…不純物拡散領域、
１６…サイドウォール、
１７，２６，３１，３３…層間絶縁膜、
１８…プラグ、
２１…SiON膜、
２２…SiO2膜、
２３…下部電極、
２４…誘電体膜、
２５…上部電極、
２７…局所配線、
３２ａ…ビット線、
３２ｂ〜３２ｇ…配線、
３４…再堆積層間絶縁膜、
３５ａ…グルーレイヤ、
３５ｂ…タングステン膜、
３５…プラグ、
３６…アルミニウム配線、
３７…第１のパッシベーション膜、
３８…第２のパッシベーション膜、
３８ａ…空洞、
３９…第３のパッシベーション膜、
４０…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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