(57)【特許請求の範囲】
【請求項１】
該当する入力データをそれぞれバッファリングするための複数の入力バッファと、
パワーアップされてからモードレジスタセット信号がイネーブルされるまでは第１論理レベルに保持され、その後に第２論理レベルに保持される選択信号に応答して、前記選択信号が前記第１論理レベルである間は第１クロック信号及びデータストローブ信号のうち前記第１クロック信号を選択して第２クロック信号を発生し、前記選択信号が前記第２論理レベルである間は前記第１クロック信号及び前記データストローブ信号のうち前記データストローブ信号を選択して前記第２クロック信号を発生するクロック選択回路と、
前記第２クロック信号に応答してレジスタクロック信号を発生するキャリブレーション回路と、
前記レジスタクロック信号に応答して、バッファリングされた複数の入力データのうち該当する入力データを格納する複数のデータレジスタとを含むことを特徴とする半導体メモリ装置の入力回路。
【請求項２】
前記クロック選択回路は、
一端が１供給電圧に接続され、ゲートが前記選択信号に接続された第１ＰＭＯＳトランジスタと、
第１入力端子に前記データストローブ信号が印加され、第２入力端子に基準電圧が印加され、第３入力端子に前記第１ＰＭＯＳトランジスタの他端が接続された第１バッファと、
一端が前記第１バッファの出力端子に接続され、他端が接地に接続され、ゲートに前記選択信号が印加される第１ＮＭＯＳトランジスタと、
前記第１クロック信号が印加される第１入力端子と、それが反転されたクロック信号を受け入れる第２入力端子を備えた第２バッファと、
前記第１バッファの前記出力端子に接続された入力端子を備えたインバータと、
前記選択信号と前記第２バッファの出力信号とを入力として論理演算をする第１ロジック回路と、
前記第１ロジック回路の出力信号と前記インバータの出力信号とを入力として論理演算をする第２ロジック回路とを含むことを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項３】
半導体メモリ装置のための入力回路のクロック信号選択方法において、
パワーアップされてからモードレジスタセット信号がイネーブルされまで第１論理状態にある選択信号に応答して第１クロック信号を第２クロック信号として提供する段階と、
前記モードレジスタセット信号がイネーブルされ前記選択信号が第２論理状態になったことに応答してデータストローブ信号を前記第２クロック信号として提供する段階と、
前記第２クロック信号に応答してレジスタクロック信号を発生する段階と、
前記レジスタクロック信号に応答して前記入力データをレジスタリングする段階とを含むことを特徴とするクロック信号選択方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関連し、特に半導体メモリ装置の入力回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の動作周波数は、関連技術の発展に従って改善され続けている。その結果、データが入力される際のセットアップ／ホールドウインドが減少している。そのような問題を解決するために、ＤＤＲ（Ｄｏｕｂｌｅ  ＤａｔａＲａｔｅ）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においてデータストローブ信号を利用してトラッキングする方法などが考案された。
【０００３】
図１は半導体メモリ装置の入力回路１００のブロック図である。
【０００４】
図１を参照すれば、半導体メモリ装置の入力回路１００は、複数の入力バッファ１０１，…，１０７、キャリブレーション回路１０９及び複数のデータレジスタ１１１，…，１１５を備える。
【０００５】
半導体メモリ装置入力回路１００は、複数の入力データＤ０，Ｄ１，…，Ｄｉを所定時間内に該当するレジスタ１１１，…，１１５にそれぞれ格納する機能を有する。
【０００６】
キャリブレーション回路１０９は、相異なる遅延特性を同一にする信号伝達回路である。キャリブレーション回路１０９は、データストローブ信号ＤＱＳに応答して、データストローブ信号ＤＱＳを制御するための制御クロック信号を発生する。キャリブレーション回路１０９は、入力経路により相異なる遅延時間を有する入力データＤ０，Ｄ１，…，Ｄｉを同期させる。このようなキャリブレーション回路は、大韓民国出願番号第１０−２０００−００３５３３５号に詳細に説明されている。
【０００７】
半導体メモリ装置に入力される入力データＤ０，Ｄ１，…，Ｄｉは、回路及び各素子の配置特性のために相異なる遅延時間をもって該当レジスタに伝えられる。前記入力データを該当レジスタに格納する制御クロック信号は、キャリブレーション回路１０９においてデータストローブ信号ＤＱＳに応答して生成される。従って、入力データＤ０，Ｄ１，…，Ｄｉは、キャリブレーション回路１０９による信号出力に応答して該当レジスタ１１１，…，１１５に格納される。
【０００８】
データストローブ信号ＤＱＳは、活性化された書込み命令（図示せず）に応答してイネーブルされる。従って、データストローブ信号ＤＱＳは最初の書込み動作まで何らの変化も起きない。そして、所定時間内に該当レジスタ１１１，…，１１５に入力データを格納するための制御クロック信号は、電源がオンされた直後から最初の書込み動作までは、データストローブ信号ＤＱＳを利用してキャリブレーション回路１０９で生成されることはない。
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、半導体メモリ装置の短所を克服するところにある。
【００１０】
本発明が解決しようとする他の課題は、電源が最初にオンになった後からデータストローブ信号がイネーブルされるまでの入力回路の誤動作を防止するクロック選択部を備えた半導体メモリ装置を提供するところにある。
【００１１】
本発明が解決しようとする更に他の課題は、電源が最初にオンになった後、データストローブ信号がイネーブルされるまでの間における入力回路の誤動作を防止するために、半導体メモリ装置の入力回路に適用されるクロック信号の選択方法を提供するところにある。
【００１２】
【課題を解決するための手段】
前記課題を達成するための本発明によれば、前記半導体メモリ装置のための入力回路は、該当入力データをバッファリングする複数の入力バッファと、選択信号に応答して第１クロック信号とデータストローブ信号のうち一つを選択して第２クロック信号を発生するクロック選択回路とを備える。前記選択信号は、パワーアップ以後の所定時間、第１ロジックレベルを保持する。キャリブレーション回路は、第２クロック信号に応答してレジスタクロック信号を発生するために使われる。
【００１３】
前記クロック選択回路は、前記選択信号が第１ロジックレベルの場合には前記第２クロック信号として前記第１クロック信号を選択して出力し、前記選択信号が第２ロジックレベルの場合には前記第２クロック信号として前記データストローブ信号を出力する。
【００１４】
本発明の望ましい実施形態によれば、前記クロック選択回路は、一端が１供給電圧に接続され、ゲートが前記選択信号に接続された第１ＰＭＯＳトランジスタと、第１入力端子に前記データストローブ信号が印加され、第２入力端子に基準電圧が印加され、第３入力端子に前記第１ＰＭＯＳトランジスタの他端が接続される第１バッファとを備える。第１ＮＭＯＳトランジスタは、一端が前記第１バッファの出力端子に接続され、他端が接地に接続され、ゲートに前記選択信号が印加される。第２バッファは、第１クロック信号が印加される第１入力端子と、反転されたクロック信号を受け入れる第２入力端子とを備える。インバータは、前記第１バッファの前記出力端子に接続された入力端子を備える。第１ロジック回路は、前記選択信号と前記第２バッファの出力信号とを入力として論理演算を実行する。そして、第２ロジック回路は、前記第１ロジックゲートの出力信号と前記第１インバータの出力信号とを入力として論理演算を実行する。
【００１５】
本発明の望ましい実施形態において、前記所定時間区間は、例えば、パワーアップされてからモードレジスタセット信号がイネーブルされるまでの時間である。
【００１６】
或いは、前記所定時間区間は、例えば、パワーアップされてから前記データストローブ信号がイネーブルされるまでの時間であってもよい。
【００１７】
半導体メモリ装置のための入力回路のクロック信号選択方法がさらに提供される。前記方法は、第１論理状態にある選択信号に応答して第１クロック信号を第２クロック信号として提供する段階、第２論理状態にある前記選択信号に応答してデータストローブ信号を前記第２クロック信号として提供する段階、前記第２クロック信号に応答してレジスタクロック信号を発生する段階、及び、前記レジスタクロック信号に応答して前記入力データをレジスタリングする段階を含む。
【００１８】
前記方法は、前記選択信号をパワーアップした後に所定時間、前記第２ロジック状態にセッティングする段階をさらに含むことが望ましい。
【００１９】
前記方法は、モードセットレジスタ信号がイネーブルされた後に前記選択信号を前記第１論理状態にセッティングする段階、及び、前記データストローブ信号がイネーブルされた後に前記選択信号を前記第２論理状態にセッティングする段階をさらに含むことが望ましい。
【００２０】
前記方法は、モードセットレジスタ信号のイネーブル後に前記選択信号を前記第１論理状態にセッティングする段階、及び、前記データストローブ信号のイネーブル後に前記選択信号を前記第２論理状態にセッティングする段階をさらに含むことが望ましい。
【００２１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面について、同じ参照符号は同じ構成要素であることを表す。
【００２２】
図２は、本発明の一実施形態による半導体メモリ装置入力回路のブロック図である。
【００２３】
図２を参照すれば、半導体メモリ装置の入力回路２００は、複数の入力バッファ２０３，…，２０７、クロック選択回路２１０、キャリブレーション回路２０９及び複数のデータレジスタ２２１，…，２２５を備える。
【００２４】
入力バッファ２０３，…，２０７を介して入力される入力データは、キャリブレーション回路２０９の出力信号に応答して複数のデータレジスタ２２１，…，２２５のうち該当するデータレジスタにそれぞれ貯蔵される。
【００２５】
キャリブレーション回路２０９は、相異なる遅延特性を同一にするための信号伝達回路である。キャリブレーション回路２０９は、クロック選択回路２１０の出力信号ＳＣＬＫを受信し、入力されるパスにより相異なる遅延時間をもって入力される入力データＤ０，Ｄ１，…，Ｄｉを同期させるための制御クロック信号を出力する。
【００２６】
入力データＤ０，Ｄ１，…，Ｄｉは、回路及び各素子の配置特性のために相異なる遅延時間を有する。入力データＤ０，Ｄ１，…，Ｄｉは、該当レジスタ２２１〜２２５に伝えられる。制御クロック信号は、入力データを該当レジスタ内に格納するのに使われる。制御クロック信号は、第２クロック信号ＳＣＬＫに応答してキャリブレーション回路２０９により生成される。制御クロック信号は、データが所定時間内に該当レジスタに貯蔵されるように前記入力データに同期させられる。
【００２７】
複数のデータＤ０，Ｄ１，…，Ｄｉは、キャリブレーション回路２０９から出力される信号に応答して該当レジスタ２２１〜２２５に格納される。
【００２８】
クロック選択回路２１０は、第１ＰＭＯＳトランジスタ２１３、第１バッファ２１１、第１ＮＭＯＳトランジスタ２１４、第２バッファ２１２、第１インバータ２１５、第１ＮＡＮＤゲート２１６及び第２ＮＡＮＤゲート２１７を備える。
【００２９】
第１ＰＭＯＳトランジスタ２１３は、一端が電源供給電圧Ｖｄｄに接続され、ゲートが選択信号ＣＬ１に接続される。データストローブ信号ＤＱＳは、第１バッファ２１１の第１入力端子に印加され、基準電圧Ｖｒｅｆは第２入力端子に印加される。第１バッファ２１１の動作は、第１ＰＭＯＳトランジスタ２１３の他端から供給される電流により制御される。第１ＮＭＯＳトランジスタ２１４は、一端が第１バッファ２１１の出力端子に接続され、他端が接地電圧Ｖｓｓに接続される。選択信号ＣＬ１は、第１ＮＭＯＳトランジスタ２１４のゲートに印加される。
【００３０】
クロック信号ＣＬＫは第２バッファ２１２の第１入力端子に印加され、反転信号ＣＬＫＢはその第２入力端子に印加される。第１インバータ２１５の入力端子は、第１バッファ２１１の出力端子に接続される。第１ＮＡＮＤゲート２１６は、選択信号ＣＬ１及び第２バッファ２１２の出力信号に応答する。第２ＮＡＮＤゲート２１７は、第１インバータ２１５の出力信号及び第１ＮＡＮＤゲート２１６の出力信号に応答して第１クロック信号ＳＣＬＫを出力する。
【００３１】
図３は、図２に示された入力回路２００の動作を時間別に区分したタイミング図である。
【００３２】
図３を参照すれば、電源がオンされた後に所定時間（例えば、約２００μｓ）の非動作期間を経た後にプリチャージされ、信号ＣＬ１の値はＭＲＳ（ＭｏｄｅＲｅｇｉｓｔｅｒ  Ｓｅｔ）が所定の値にセッティングされるまでハイ状態Ｈを保持する。前記ＭＲＳが所定の値にセッティングされれば、信号ＣＬ１の値がロー状態Ｌに変化し、この時初めて命令信号ＣＯＭＭＡＮＤ及び書込み命令信号ＷＲが活性化される。
【００３３】
図２及び図３を参照して本発明の望ましい実施形態による半導体メモリ装置入力回路２００について説明する。
【００３４】
クロック選択回路２１０は、電源が最初に供給された時から一定の時間区間（例えば、約２００μｓ）の間、所定の第１ロジックレベル（ＣＬ１＝Ｈ）を保持し、前記時間区間後に第１ロジックレベル（ＣＬ１＝Ｈ）と反対の第２ロジックレベル（ＣＬ１＝Ｌ）を有する選択信号ＣＬ１を受信する。クロック選択回路２１０は、選択信号ＣＬ１が第１ロジックレベル（ＣＬ１＝Ｈ）である場合にはクロック信号ＣＬＫを選択して第１クロック信号ＳＣＬＫとして出力し、選択信号ＣＬ１が第２ロジックレベル（ＣＬ１＝Ｌ）である場合にはデータストローブ信号ＤＱＳを選択して第１クロック信号ＳＣＬＫとして出力する。
【００３５】
キャリブレーション回路２０９は、第１クロック信号ＳＣＬＫを受信し、入力データＤ０，Ｄ１，…，Ｄｉとその受信した第１クロック信号ＳＣＬＫとを同期させるキャリブレーションを行った後に制御クロック信号を出力する。キャリブレーション回路２０９の制御クロック信号により前記入力バッファを介して入力される入力データを該当するレジスタに格納すれば、高速化された半導体メモリ装置のセットアップ／ホールドウインドが小さい場合にもエラーなく前記入力データを格納できる。
【００３６】
図２に示された基準電圧Ｖｒｅｆ及びクロック信号ＣＬＫの反転信号ＣＬＫＢは、使われない場合もある。
【００３７】
【発明の効果】
前述の通り、本発明によるクロック選択回路を備える半導体メモリ入力回路及びクロック信号選択方法は、相異なる遅延時間をもって入力される入力データを、半導体メモリ装置が動作している時間区間に関係なく、正確にレジスタに格納することができるという利点がある。
【図面の簡単な説明】
【図１】半導体メモリ装置入力回路１００のブロック図である。
【図２】本発明の一実施形態による半導体メモリ装置の入力回路のブロック図である。
【図３】図２に示された入力回路の動作を時間別に区分したタイミング図である。
【符号の説明】
２００    半導体メモリ装置入力回路
２０３、２０５、２０７    入力バッファ
２０９    キャリブレーション回路
２１０    クロック選択回路
２１１    第１バッファ
２１２    第２バッファ
２１３    第１ＰＭＯＳトランジスタ
２１４    第１ＮＭＯＳトランジスタ
２１５    第１インバータ
２１６    第１ＮＡＮＤゲート
２１７    第２ＮＡＮＤゲート
２２１〜２２５    レジスタ
【図１】
0004027709.tif 000002
【図２】
0004027709.tif 000003
【図３】
0004027709.tif 000004