(57)【特許請求の範囲】
【請求項１】
データを保存する多数個のバンクで構成された上部メモリーバンク部と、データを保存する多数個のバンクで構成された下部メモリーバンク部と、前記上部メモリーバンク部と入／出力ブロック部との間に接続されて読み取りまたは書き込み命令により受信されたデータを直列または並列に変換させて出力する上部直／並列シフト部と、前記下部メモリーバンク部と入／出力ブロック部との間に接続されて読み取りまたは書き込み命令により受信されたデータを直列または並列に変換させて出力する下部直／並列シフト部を具備した同期式ＤＲＡＭにおいて、
外部から受信された読み取り命令により第１読み取りクロック信号（Ｒ１）と前記上部または下部メモリーバンク部を選択するための上部読み取り選択信号（Ｒ＿ｔｏｐ）または下部読み取り選択信号（Ｒ＿ｂｏｔ）を発生し、外部から受信された書き込み命令により第１書き込みクロック信号（Ｗ１）と前記上部または下部メモリーバンク部を選択するための上部書き込み選択信号（Ｗ＿ｔｏｐ）または下部書き込み選択信号（Ｗ＿ｂｏｔ）を発生するインターフェースロジック回路部と、前記第１書き込みクロック信号（Ｗ１）を受信して第２書き込みクロック信号（Ｗ２）を発生して前記第１読み取りクロック信号（Ｒ１）を受信して位相同期された第２読み取りクロック信号（Ｒ２）を発生するディレイラックループ（ＤＬＬ）部と、前記インターフェースロジック回路部から受信された前記上部読み取り選択信号（Ｒ＿ｔｏｐ）、前記下部読み取り選択信号（Ｒ＿ｂｏｔ）、前記上部書き込み選択信号（Ｗ＿ｔｏｐ）及び前記下部書き込み選択信号（Ｗ＿ｂｏｔ）により、前記ディレイラックループ部から受信された前記第２書き込みクロック信号（Ｗ２）または前記第２読み取りクロック信号（Ｒ２）をバッファリングして前記上部直／並列シフト部または前記下部直／並列シフト部の動作を選択的に制御する信号を発生する入／出力ブロック部を含み、
前記インターフェースロジック回路部は、読み取りまたはカレントコントロール命令が受信されるとそれと共に受信されたバンクアドレスにより前記上部読み取りクロック信号と前記下部読み取りクロック信号のうちいずれか一つをイネーブルさせるように制御するイネーブル制御部と、イネーブルされた前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）または前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）を一定時間後にディスエーブルさせるように制御する出力ドライバーイネーブルタイミング制御部を具備し、
前記イネーブル制御部は、読み取り命令信号（ＲＯ）とバンクアドレスの最大有効ビット（ＢＡ＜４＞）を受信して上部及び下部メモリーバンクを分離するための内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）を発生する第１上／下部の分離部と、カレントコマンド信号（ＣＣＵＤＳ）と最後に印加された読み取り命令がメモリー上部側を選択する信号である場合アクティブされる上部バンク選択信号（ＴＢＳ）を受信してカレントコマンド（ＣＣ）命令が遂行される時に以前の読み取り命令が使用した上部または下部直／並列シフト部を選択して使用するための内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）を発生する第２上／下部の分離部と、前記第１上／下部の分離部からの内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）、前記第２上／下部の分離部からの内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）、リセットバー信号（Ｒｅｓｅｔ＿ｂ）、読み取りアクティブ信号（Ｒ＿ａｃｔ）、カレントコマンドアクティブ信号（ＣＣ＿ａｃｔ）、制御信号（ＥＮ）及びクロック信号（ｒｃｌｋ）を受信して上部メモリーバンク部に対して読み取り又はカレントコマンド命令が印加された時に前記上部直／並列シフト部に上部読み取りクロック信号（Ｒ＿ｔｏｐ）を発生する第１イネーブル信号発生部と、前記第１上／下部の分離部から内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）、前記第２上／下部の分離部からの内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）、前記リセットバー信号（Ｒｅｓｅｔ＿ｂ）、前記クロック信号（ｒｃｌｋ）及び前記第１イネーブル信号発生部からの信号（Ｓ１）（Ｓ２）を受信して下部メモリーバンク部に対して読み取りまたはカレントコマンド命令が印加された時に前記下部直／並列シフト部に下部読み取りクロック信号（Ｒ＿ｂｏｔ）を発生する第２イネーブル信号発生部と、前記第１上／下部の分離部から内部読み取り命令信号（ＲＯ＿ｔｂ）、前記第２上／下部の分離部からの内部カレント命令信号（ＣＣ＿ｔｂ）、タイミング制御信号（ＴＣＳ）、前記上部バンク選択信号（ＴＢＳ）、前記クロック信号（ｒｃｌｋ）、クロック信号（ｒｄ５＿ｅｎ）、制御信号（ＯＰ＿ｔ）を受信して前記第１イネーブル信号発生部から出力された前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）を一定時間が過ぎた後にディスエーブルさせる第１及び第２タイミング制御信号（Ｃ）（Ｄ）を前記第１イネーブル信号発生部に発生する第１ディスエーブルタイミング制御部と、前記第１上／下部の分離部からの内部読み取り命令信号（ＲＯ＿ｂｂ）、前記第２上／下部の分離部からの内部カレント命令信号（ＣＣ＿ｂｂ）、前記タイミング制御信号（ＴＣＳ）、前記上部バンク選択信号（ＴＢＳ）、前記クロック信号（ｒｃｌｋ）、前記クロック信号（ｒｄ５＿ｅｎ）、制御信号（ＯＰ＿ｂ）を受信して前記第２イネーブル信号発生部から出力された前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）を一定時間が過ぎた後にディスエーブルさせる第１及び第２タイミング制御信号（Ｅ）（Ｆ）を前記第２イネーブル信号発生部に発生する第２ディスエーブルタイミング制御部と、前記第１イネーブル信号発生部から受信された上部読み取りクロック信号（Ｒ＿ｔｏｐ）または前記第２イネーブル信号発生部から受信された下部読み取りクロック信号（Ｒ＿ｂｏｔ）のうちいずれか一つでもイネーブルされると無条件に’ロジックハイ’を有するイネーブル信号（Ｒ１）を発生するＯＲゲート部を具備する、
ことを特徴とする低電力型同期式ＤＲＡＭ。
【請求項２】
前記読み取りアクティブ信号（Ｒ＿ａｃｔ）は、読み取り命令時に前記第１上／下部の分離部からの内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）と前記第２上／下部の分離部からの内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）がイネーブルされるタイミングより１サイクル早くイネーブルされることを特徴とする請求項１に記載の低電力型同期式ＤＲＡＭ。
【請求項３】
前記カレントコマンドアクティブ信号（ＣＣ＿ａｃｔ）は、カレントコマンド命令時に前記第１上／下部の分離部からの内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）と前記第２上／下部の分離部からの内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）がイネーブルされるタイミングより１サイクル早くイネーブルされることを特徴とする請求項１に記載の低電力型同期式ＤＲＡＭ。
【請求項４】
前記出力ドライバーイネーブルタイミング制御部は、前記第１イネーブル信号発生部から発生された前記上部読み取りクロック信号（Ｒ３＿ｔｏｐ）と出力信号（Ａ）、前記第２イネーブル信号発生部から発生された前記下部読み取りクロック信号（Ｒ３＿ｂｏｔ）と出力信号（Ｂ）を受信して前記上部読み取りクロック信号（Ｒ３＿ｔｏｐ）または前記下部読み取りクロック信号（Ｒ３＿ｂｏｔ）のうちいずれか一つでもイネーブルされると出力ドライバーをイネーブルさせた後、一定時間後に再び出力ドライバーをディスエーブルさせるための信号（ｄｉｓ＿Ｒ）を発生することを特徴とする請求項１に記載の低電力型同期式ＤＲＡＭ。
【請求項５】
データを保存する多数個のバンクで構成された上部メモリーバンク部と、データを保存する多数個のバンクで構成された下部メモリーバンク部と、前記上部メモリーバンク部と入／出力ブロック部との間に接続されて読み取りまたは書き込み命令により受信されたデータを直列または並列に変換させて出力する上部直／並列シフト部と、前記下部メモリーバンク部と入／出力ブロック部との間に接続されて読み取りまたは書き込み命令により受信されたデータを直列または並列に変換させて出力する下部直／並列シフト部を具備した同期式ＤＲＡＭにおいて、
外部から受信された読み取り命令により第１読み取りクロック信号（Ｒ１）と前記上部または下部メモリーバンク部を選択するための上部読み取り選択信号（Ｒ＿ｔｏｐ）または下部読み取り選択信号（Ｒ＿ｂｏｔ）を発生し、外部から受信された書き込み命令により第１書き込みクロック信号（Ｗ１）と前記上部または下部メモリーバンク部を選択するための上部書き込み選択信号（Ｗ＿ｔｏｐ）または下部書き込み選択信号（Ｗ＿ｂｏｔ）を発生するインターフェースロジック回路部と、前記第１書き込みクロック信号（Ｗ１）を受信して第２書き込みクロック信号（Ｗ２）を発生して前記第１読み取りクロック信号（Ｒ１）を受信して位相同期された第２読み取りクロック信号（Ｒ２）を発生するディレイラックループ（ＤＬＬ）部と、前記インターフェースロジック回路部から受信された前記上部読み取り選択信号（Ｒ＿ｔｏｐ）、前記下部読み取り選択信号（Ｒ＿ｂｏｔ）、前記上部書き込み選択信号（Ｗ＿ｔｏｐ）及び前記下部書き込み選択信号（Ｗ＿ｂｏｔ）により、前記ディレイラックループ部から受信された前記第２書き込みクロック信号（Ｗ２）または前記第２読み取りクロック信号（Ｒ２）をバッファリングして前記上部直／並列シフト部または前記下部直／並列シフト部の動作を選択的に制御する信号を発生する入／出力ブロック部を含み、
前記インターフェースロジック回路部は、書き込み命令が受信されるとそれと共に受信されたバンクアドレスにより前記上部書き込みクロック信号と前記下部書き込みクロック信号のうちいずれか一つをイネーブルさせるように制御するイネーブル制御部からなり、
前記イネーブル制御部は、書き込み命令信号（ＷＯ）とバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信して上部及び下部メモリーバンクを分離するための内部書き込み命令信号（ＷＯ＿ｔｂ）（ＷＯ＿ｂｂ）を発生する上／下部の分離部と、前記上／下部の分離部からの内部書き込み命令信号（ＷＯ＿ｔｂ）とクロック信号（ｒｃｌｋ）を受信して上部書き込みクロック信号（Ｗ＿ｔｏｐ）をディスエーブルさせるためのタイミング制御信号（ＤＷＯＥ＿ｔｂ）を発生して書き込みバッファーを制御するための制御信号（ＷＯＥ＿ｔｂ）を発生する第１ディスエーブルタイミング制御部と、前記上／下部の分離部からの内部書き込み命令信号（ＷＯ＿ｂｂ）とクロック信号（ｒｃｌｋ）を受信して下部書き込みクロック信号（Ｗ＿ｂｏｔ）をディスエーブルさせるためのタイミング制御信号（ＤＷＯＥ＿ｂｂ）を発生して書き込みバッファーを制御するための制御信号（ＷＯＥ＿ｂｂ）を発生する第２ディスエーブルタイミング制御部と、前記第１及び第２ディスエーブルタイミング制御部からの制御信号（ＷＯＥ＿ｔｂ）（ＷＯＥ＿ｂｂ）と前記クロック信号（ｒｃｌｋ）を受信して書き込みバッファーを制御するための４個の書き込みバッファー制御信号（ＷＢＣ＿１〜ＷＢＣ＿３）（Ａ）を発生して外部から印加される書き込みデータを入出力ピンを通じて受信するように制御する制御信号（ＷＣ１）（ＷＣ２）を発生する書き込みバッファーコントロール部と、前記書き込みバッファーコントロール部から制御信号（ＷＣ１）と前記クロック信号（ｒｃｌｋ）とテスト書き込み信号（ＴＷＤ０１２３）（ＴＷＤ４５６７）及び制御信号（ＤＡＭＯＤＥ）を受信して外部ピンを通じて書き込みデータを受信するための書き込みデータ０〜３（ＷＤ０１２３）の信号（ＷＤ０１２３＿ｔ＿Ｌ）（ＷＤ０１２３＿ｂ＿Ｌ）と書き込みデータ４〜７（ＷＤ４５６７）の信号（ＷＤ４５６７＿ｔ＿Ｌ）（ＷＤ４５６７＿ｂ＿Ｌ）を発生する第１書き込みデータ入力信号発生部と、前記書き込みバッファーコントロール部から制御信号（ＷＣ２）と前記クロック信号（ｒｃｌｋ）と前記テスト書き込み信号（ＴＷＤ０１２３）（ＴＷＤ４５６７）及び前記制御信号（ＤＡＭＯＤＥ）を受信して外部ピンを通じて書き込みデータを受信するための書き込みデータ０〜３（ＷＤ０１２３）の信号（ＷＤ０１２３＿ｔ＿Ｒ）（ＷＤ０１２３＿ｂ＿Ｒ）と書き込みデータ４〜７（ＷＤ４５６７）の信号（ＷＤ４５６７＿ｔ＿Ｒ）（ＷＤ４５６７＿ｂ＿Ｒ）を発生する第２書き込みデータ入力信号発生部と、前記第１ディスエーブルタイミング制御部からのタイミング制御信号（ＤＷＯＥ＿ｔｂ）と前記上／下部の分離部からの内部書き込み命令信号（ＷＯ＿ｔｂ）と前記クロック信号（ｒｃｌｋ）及び制御信号（ＣＳ）を受信して上部書き込みクロック信号（Ｗ＿ｔｏｐ）を発生し、発生された前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）のディスエーブルタイミングを制御する第１イネーブル信号発生部と、前記第２ディスエーブルタイミング制御部からのタイミング制御信号（ＤＷＯＥ＿ｂｂ）と前記上／下部の分離部からの内部書き込み命令信号（ＷＯ＿ｂｂ）と前記クロック信号（ｒｃｌｋ）及び前記制御信号（ＣＳ）を受信して下部書き込みクロック信号（Ｗ＿ｂｏｔ）を発生し、発生された前記下部書き込みクロック信号（Ｗ＿ｂｏｔ）のディスエーブルタイミングを制御する第２イネーブル信号発生部と、前記第１イネーブル信号発生部からの前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）と前記第２イネーブル信号発生部からの前記下部書き込みクロック信号（Ｗ＿ｂｏｔ）を受信して前記ＤＬＬ部に第１書き込みクロック信号（Ｗ１）を発生するＯＲゲート部と、前記ＯＲゲート部からの前記第１書き込みクロック信号（Ｗ１）を受信して反転された信号（Ｗ１ｂ）を出力するインバータを具備する
ことを特徴とする低電力型同期式ＤＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はラムバス（登録商標）ＤＲＡＭを含む同期式ＤＲＡＭに関するものであり、特に受信されたバンクアドレスによって上部及び下部直列／並列シフトブロックが各々独立的に動作するように制御することにより、電力消耗を減らした低電力型同期式ＤＲＡＭに関するものである。
【０００２】
【従来の技術】
一般的に、同期式ＤＲＡＭ内には二つのデータ貯蔵領域と入出力のための一つのＩ／Ｏブロックが存在するが、これら間のインターフェースのためにデータシフトブロックが各データ貯蔵領域にひとつずつ連結されている。
【０００３】
図１は従来技術による同期式ＤＲＡＭのブロック構成図であり、インターフェースロジック回路部１、ＤＬＬ部２、Ｉ／Ｏ部３、上部直／並列シフト部４、下部直／並列シフト部５、上部メモリーバンク部６及び下部メモリーバンク部７を具備している。
【０００４】
まず、外部から読み取り（ＲＥＡＤ）や書き込み（ＷＲＩＴＥ）命令が印加されるとインターフェースロジック回路部１は書き込み命令である場合はＷ１信号を発生し、読み取り命令である場合はＲ１信号を発生する。
【０００５】
クロックを発生するＤＬＬ部２では前記インターフェースロジック回路部１から受信された前記Ｗ１信号によってＷ２クロック信号を発生し、前記インターフェースロジック回路部１から受信された前記Ｒ１信号によってＲ２クロック信号を発生する。
【０００６】
前記ＤＬＬ部２から発生されたＷ２信号及びＲ２信号はＩ／Ｏ部３に印加されてＷ３信号及びＲ３信号にバッファリングされ、バッファリングされた前記Ｗ３信号及びＲ３信号は上部及び下部直／並列シフト部４、５で同時に印加される。
【０００７】
前記上部及び下部直／並列シフト部４、５は書き込み動作では前記Ｉ／Ｏ部３から受信されたＷ３信号により外部から受信されたデータを並列データに変換し、読み取り動作では前記Ｉ／Ｏ部３から受信されたＲ３信号により前記上部及び下部メモリーバンク部６、７から受信された並列データを直列データに変換させて出力する。
【０００８】
従来の同期式ＤＲＡＭは１６個のメモリーバンクで各々構成される上部及び下部メモリーバンク部６、７を具備しており、一回の読み取りまたは書き込み動作時に前記上部及び下部メモリーバンク部６、７のうちいずれか一つだけ動作するようになっている。
【０００９】
【発明が解決しようとする課題】
ところが、前記構成を有する従来の同期式ＤＲＡＭはＩ／Ｏ部３から発生されたＲ３信号とＷ３信号が同時に上部及び下部直／並列シフト部４，５に入力されるように構成されており、読み取りまたは書き込み動作時に、どちらか一つだけが動作すればよいにもかかわらず、両方の直／並列シフトブロックが動作するようになっている。これによって、読み取りまたは書き込み動作時毎に不必要に動作される残り一つのシフトブロックからクロックトグル（ｃｌｏｃｋ  ｔｏｇｇｌｉｎｇ）が発生されて不必要に電流消耗を誘発する問題点があった。
【００１０】
したがって、本発明は前記問題点を解決するためになされたものであり、本発明の目的は受信されたバンクアドレスによって上部及び下部直列／並列シフトブロックが各々独立的に動作するように制御することにより、電力消耗を減らした低電力型同期式ＤＲＡＭを提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の低電力型同期式ＤＲＡＭは、データを保存する多数個のバンクで構成された上部メモリーバンク部と、データを保存する多数個のバンクで構成された下部メモリーバンク部と、前記上部メモリーバンク部と入／出力ブロック部との間に接続されて読み取りまたは書き込み命令により受信されたデータを直列または並列に変換させて出力する上部直／並列シフト部と、前記下部メモリーバンク部と入／出力ブロック部との間に接続されて読み取りまたは書き込み命令により受信されたデータを直列または並列に変換させて出力する下部直／並列シフト部を具備した同期式ＤＲＡＭにおいて、外部から受信された読み取り命令により第１読み取りクロック信号（Ｒ１）と前記上部または下部メモリーバンク部を選択するための上部読み取り選択信号（Ｒ＿ｔｏｐ）または下部読み取り選択信号（Ｒ＿ｂｏｔ）を発生し、外部から受信された書き込み命令により第１書き込みクロック信号（Ｗ１）と前記上部または下部メモリーバンク部を選択するための上部書き込み選択信号（Ｗ＿ｔｏｐ）または下部書き込み選択信号（Ｗ＿ｂｏｔ）を発生するインターフェースロジック回路部と、前記第１書き込みクロック信号（Ｗ１）を受信して第２書き込みクロック信号（Ｗ２）を発生して前記第１読み取りクロック信号（Ｒ１）を受信して位相同期された第２読み取りクロック信号（Ｒ２）を発生するディレイラックループ（ＤＬＬ）部と、前記インターフェースロジック回路部から受信された前記上部読み取り選択信号（Ｒ＿ｔｏｐ）、前記下部読み取り選択信号（Ｒ＿ｂｏｔ）、前記上部書き込み選択信号（Ｗ＿ｔｏｐ）及び前記下部書き込み選択信号（Ｗ＿ｂｏｔ）により、前記ディレイラックループ部から受信された前記第２書き込みクロック信号（Ｗ２）または前記第２読み取りクロック信号（Ｒ２）をバッファリングして前記上部直／並列シフト部または前記下部直／並列シフト部の動作を選択的に制御する信号を発生する入／出力ブロック部を具備することを特徴とする。
【００１２】
したがって、受信されたバンクアドレスによって上部及び下部直列／並列シフトブロックが各々独立的に動作するように制御することにより、電力消耗を減らすことができる。
【００１３】
以上のような本発明の目的と別の特徴及び長所などは次に参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００１４】
【発明の実施の形態】
以下、本発明の望ましい実施例を添付図面を参照して詳細に説明する。図２は本発明による低電力型同期式ＤＲＡＭのブロック構成図であり、データを保存する１６個のバンクで各々構成された上部及び下部メモリーバンク部６０，７０と、外部から読み取り（ＲＥＡＤ）命令が受信されるとＲ１信号とＲ＿ｔｏｐ信号またはＲ＿ｂｏｔ信号を発生し、外部から書き込み（ＷＲＩＴＥ）命令が受信されるとＷ１信号とＷ＿ｔｏｐ信号またはＷ＿ｂｏｔ信号を発生するインターフェースロジック回路部１０と、前記インターフェースロジック回路部１０から前記Ｗ１信号が受信されるとＷ２クロック信号を発生して前記Ｒ１信号が受信されるとＲ２クロック信号を発生するＤＬＬ部２０と、前記インターフェースロジック回路部１０から前記Ｗ＿ｔｏｐ信号が受信されると前記ＤＬＬ部２０から受信された前記Ｗ２信号をバッファリングさせたＷ３＿ｔｏｐ信号を発生し、前記インターフェースロジック回路部１０から前記Ｗ＿ｂｏｔ信号が受信されると前記ＤＬＬ部２０から受信された前記Ｗ２信号をバッファリングさせたＷ３＿ｂｏｔ信号を発生し、前記インターフェースロジック回路部１０から前記Ｒ＿ｔｏｐ信号が受信されると前記ＤＬＬ部２０から受信された前記Ｒ２信号をバッファリングさせたＲ３＿ｔｏｐ信号を発生し、前記インターフェースロジック回路部１０から前記Ｒ＿ｂｏｔ信号が受信されると前記ＤＬＬ部２０から受信された前記Ｒ２信号をバッファリングさせたＲ３＿ｂｏｔ信号を発生するＩ／Ｏ部３０と、前記Ｉ／Ｏ部３０から受信されたＷ３＿ｔｏｐ信号により前記Ｉ／Ｏ部３０を通じて受信された直列データを並列データに変換して前記上部メモリーバンク部６０に転送し、前記Ｉ／Ｏ部３０から受信されたＲ３＿ｔｏｐ信号により前記上部メモリーバンク部６０から受信された並列データを直列データに変換して前記Ｉ／Ｏ部３０に転送する上部直／並列シフト部４０と、前記Ｉ／Ｏ部３０から受信されたＷ３＿ｂｏｔ信号により前記Ｉ／Ｏ部３０を通じて受信された直列データを並列データに変換して前記下部メモリーバンク部７０に転送し、前記Ｉ／Ｏ部３０から受信されたＲ３＿ｂｏｔ信号により前記下部メモリーバンク部７０から受信された並列データを直列データに変換して前記Ｉ／Ｏ部３０に転送する下部直／並列シフト部５０を具備する。
【００１５】
通例的に、読み取りまたは書き込み命令が外部から印加される時、上部メモリーバンク部６０と下部メモリーバンク部７０のうちいずれの方向に対する命令であるかを示すアドレスが共に印加される。この時、印加されるアドレスはＲＱピンを通じてバンクアドレス領域に印加され、仮にそのアドレスが０から１５までの値であれば下部メモリーバンク部６０を選択する命令になり、仮に１６から３１までの値であれば上部メモリーバンク部７０を選択する命令になる。
【００１６】
図２を参照すれば、前記インターフェースロジック回路部１０は印加されるバンクアドレスを参照して上部または下部メモリーバンク部６０，７０を選択的に駆動するためのイネーブル信号（Ｗ＿ｔｏｐ、Ｗ＿ｂｏｔ、Ｒ＿ｔｏｐ、Ｒ＿ｂｏｔ）を前記Ｉ／Ｏ部３０に向けて発生する。前記インターフェースロジック回路部１０は受信された命令が書き込み命令で受信されたバンクアドレス信号が１６から３１までの値であると上部直／並列シフト部４０に書き込みクロック信号（Ｗ３＿ｔｏｐ）を発生し、受信された命令が書き込み命令で受信されたバンクアドレス信号が０から１５までの値であると下部直／並列シフト部５０に書き込みクロック信号（Ｗ３＿ｂｏｔ）を発生する。また、前記インターフェースロジック回路部１０は受信された命令が読み取り命令で受信されたバンクアドレス信号が１６から３１までの値であると上部直／並列シフト部４０に読み取りクロック信号（Ｒ３＿ｔｏｐ）を発生し、受信された命令が読み取り命令で受信されたバンクアドレス信号が０から１５までの値であると下部直／並列シフト部５０に読み取りクロック信号（Ｒ３＿ｂｏｔ）を発生する。
【００１７】
仮に、上部メモリーバンク部６０に対する読み取り／書き込み命令が印加されると前記イネーブル信号（Ｒ＿ｔｏｐ）（Ｗ＿ｔｏｐ）のみが’ロジックハイ’になってトグル（ｔｏｇｇｌｉｎｇ）して前記イネーブル信号（Ｒ＿ｂｏｔ）（Ｗ＿ｂｏｔ）はトグルせずに’ハイ’で固定されるようになる。
【００１８】
前記Ｉ／Ｏ部３０は前記インターフェースロジック回路部１０から受信された前記読み取りクロック信号（Ｒ＿ｔｏｐ／Ｒ＿ｂｏｔ）、前記書き込みクロック信号（Ｗ＿ｔｏｐ／Ｗ＿ｂｏｔ）により、前記ＤＬＬ部１０から受信された前記第１書き込みクロック信号（Ｗ２）または前記第１読み取りクロック信号（Ｒ２）をバッファリングして前記上部直／並列シフト部４０または前記下部直／並列シフト部５０の動作を選択的に制御する信号を発生する。すなわち、前記Ｉ／Ｏ部３０は前記上部直／並列シフト部４０に読み取りクロック信号（Ｒ３＿ｔｏｐ）と書き込みクロック信号（Ｗ３＿ｔｏｐ）を発生し、前記下部直／並列シフト部５０に読み取りクロック信号（Ｒ３＿ｂｏｔ）と書き込みクロック信号（Ｗ３＿ｂｏｔ）を発生する。
【００１９】
前記上部直／並列シフト部４０は前記Ｉ／Ｏ部３０から受信された書き込みクロック信号（Ｗ３＿ｔｏｐ）により前記Ｉ／Ｏ部３０を通じて受信された直列データを並列データに変換して前記上部メモリーバンク部６０に転送し、前記Ｉ／Ｏ部３０から受信された読み取りクロック信号（Ｒ３＿ｔｏｐ）により前記上部メモリーバンク部６０から受信された並列データを直列データに変換して前記Ｉ／Ｏ部３０に転送する。
【００２０】
前記下部直／並列シフト部５０は前記Ｉ／Ｏ部３０から受信された書き込みクロック信号（Ｗ３＿ｂｏｔ）により前記Ｉ／Ｏ部３０を通じて受信された直列データを並列データに変換して前記下部メモリーバンク部７０に転送し、前記Ｉ／Ｏ部３０から受信された読み取りクロック信号（Ｒ３＿ｂｏｔ）により前記下部メモリーバンク部７０から受信された並列データを直列データに変換して前記Ｉ／Ｏ部３０に転送する。
【００２１】
したがって、本発明の低電力型同期式ＤＲＡＭは受信されたバンクアドレスによって上部または下部直列／並列シフトブロックを各々独立的に制御して一つの直／並列シフトメモリーバンクブロックのみを動作させることによって、電力消耗を減らすことができる。
【００２２】
図３は図２に図示されたインターフェースロジック回路部１０のブロック構成図であり、カレントコントロール（Ｃｕｒｒｅｎｔ  Ｃｏｎｔｒｏｌ：ＣＣ）命令と読み取り命令により動作される経路を図示したものである。
【００２３】
図３のインターフェースロジック回路部１０は読み取りまたはカレントコントロール命令が受信されるとそれと共に受信されたバンクアドレスにより上部読み取りクロック信号（Ｒ＿ｔｏｐ）と下部読み取りクロック信号（Ｒ＿ｂｏｔ）のうちいずれか一つをイネーブルさせるように制御するイネーブル制御部１００と、イネーブルされた前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）または前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）を一定時間後にディスエーブル（ｄｉｓａｂｌｅ）させるように制御する出力ドライバーイネーブルタイミング制御部１７０を具備する。
【００２４】
前記イネーブル制御部１００は第１及び第２上／下部の分離部１１０，１２０、第１及び第２イネーブル信号発生部１３０，１４０、第１及び第２ディスエーブルタイミング制御部１５０，１６０、ＯＲゲート部１８０を具備する。
【００２５】
ここで、前記第１上／下部の分離部１１０は読み取り命令信号（ＲＯ）とバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信して上部及び下部メモリーバンクを分離するための内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）を発生する。
【００２６】
第２上／下部の分離部１２０はカレントコマンド信号（Ｃｕｒｒｅｎｔ  Ｃｏｎｔｒｏｌ  Ｕｐ  ｄａｔａ  Ｓｅｌｅｃｔｏｒ  Ｓｉｇｎａｌ；ＣＣＵＤＳ）と最後に印加された読み取り命令がメモリー上部側を選択する信号である場合’ロジックハイ’になる上部バンク選択信号（Ｔｏｐ  Ｂａｎｋｓ  Ｓｅｌｅｃｔｏｒ  Ｓｉｇｎａｌ；ＴＢＳ）を受信してカレントコマンド（ＣＣ）命令が遂行される時に以前の読み取り命令が使用した上部または下部直／並列シフト部４０，５０を選択して使用するための内部カレントコントロール命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）を発生する。
【００２７】
前記第１イネーブル信号発生部１３０は前記第１上／下部の分離部１１０から内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）、前記第２上／下部の分離部１２０から内部カレントコントロール命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）、リセットバー信号（Ｒｅｓｅｔ＿ｂ）、読み取りアクティブ信号（Ｒ＿ａｃｔ）、カレントコマンドアクティブ信号（ＣＣ＿ａｃｔ）、制御信号（ＥＮ）及びクロック信号（ｒｃｌｋ）を受信して上部メモリーバンク部６０に対する読み取りまたはカレントコマンド命令が印加された時に前記上部直／並列シフト部４０に上部読み取りクロック信号（Ｒ＿ｔｏｐ）を発生する。
【００２８】
前記第２イネーブル信号発生部１４０は前記第１上／下部の分離部１１０から内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）、前記第２上／下部の分離部１２０から内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）、前記リセットバー信号（Ｒｅｓｅｔ＿ｂ）、前記クロック信号（ｒｃｌｋ）及び前記第１イネーブル信号発生部１３０から信号（Ｓ１）（Ｓ２）を受信して下部メモリーバンク部７０に対する読み取りまたはカレントコマンド命令が印加された時に前記下部直／並列シフト部５０に下部読み取りクロック信号（Ｒ＿ｂｏｔ）を発生する。
【００２９】
前記第１ディスエーブルタイミング制御部１５０は前記第１上／下部の分離部１１０から内部読み取り命令信号（ＲＯ＿ｔｂ）、前記第２上／下部の分離部１２０から内部カレントコントロール命令信号（ＣＣ＿ｔｂ）、タイミング制御信号（ＴＣＳ）、前記上部バンク選択信号（ＴＢＳ）、前記クロック信号（ｒｃｌｋ）、クロック信号（ｒｄ５＿ｅｎ）、制御信号（ＯＰ＿ｔ）を受信して前記第１イネーブル信号発生部１３０から出力された前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）を一定時間が過ぎた後にディスエーブルさせる第１及び第２タイミング制御信号（Ｃ）（Ｄ）を前記第１イネーブル信号発生部１３０に発生する。
【００３０】
前記第２ディスエーブルタイミング制御部１６０は前記第１上／下部の分離部１１０から内部読み取り命令信号（ＲＯ＿ｂｂ）、前記第２上／下部の分離部１２０から内部カレントコントロール命令信号（ＣＣ＿ｂｂ）、前記タイミング制御信号（ＴＣＳ）、前記上部バンク選択信号（ＴＢＳ）、前記クロック信号（ｒｃｌｋ）、前記クロック信号（ｒｄ５＿ｅｎ）、制御信号（ＯＰ＿ｂ）を受信して前記第２イネーブル信号発生部１４０から出力された前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）を一定時間が過ぎた後にディスエーブルさせる第１及び第２タイミング制御信号（Ｅ）（Ｆ）を前記第２イネーブル信号発生部１４０に発生する。
【００３１】
前記ＯＲゲート部１８０は前記第１イネーブル信号発生部１３０から受信された上部読み取りクロック信号（Ｒ＿ｔｏｐ）または前記２イネーブル信号発生部１４０から受信された下部読み取りクロック信号（Ｒ＿ｂｏｔ）のうちいずれか一つでもイネーブルされると無条件に’ロジックハイ’を有するイネーブル信号（Ｒ１）を発生する。
【００３２】
次に、図２及び図３を参照して各部分の動作を更に詳細に説明する。前記出力ドライバーイネーブルタイミング制御部１７０は前記第１イネーブル信号発生部１３０から発生された前記上部読み取りクロック信号（Ｒ３＿ｔｏｐ）と出力信号（Ａ）、前記第２イネーブル信号発生部１４０から発生された前記下部読み取りクロック信号（Ｒ３＿ｂｏｔ）と出力信号（Ｂ）を受信して前記上部読み取りクロック信号（Ｒ３＿ｔｏｐ）または前記下部読み取りクロック信号（Ｒ３＿ｂｏｔ）のうちいずれか一つでもイネーブルされると出力ドライバーをイネーブルさせた後、一定時間後に再び出力ドライバーをディスエーブルさせるための信号（ｄｉｓ＿Ｒ）を発生する。
【００３３】
前記第１上／下部の分離部１１０は外部から読み取り命令が印加された時に内部から発生する読み取り命令信号（ＲＯ）とバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を有して内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）を発生する。仮に、上位メモリーに対するアドレスが印加されたとすれば前記バンクアドレスの最大有効ビット信号（ＢＡ＜４＞）は’１’になるものであり、前記内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）のうち内部読み取り命令信号（ＲＯ＿ｔｂ）のみが’０’にアクティブするようになる。
【００３４】
前記第２上／下部の分離部１２０はカレントコントロール命令（ＣＣ）が印加された時に内部から発生するカレントコントロール命令信号（ＣＣＵＤＳ）と上位バンク選択信号（Ｔｏｐ  Ｂａｎｋｓ  ｓｅｌｅｃｔｏｒ  ｓｉｇｎａｌ；ＴＢＳ）を受信して内部カレントコントロール命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）を発生して上部と下部側のメモリーバンクに分離する。ここで、前記上位バンク選択信号（ＴＢＳ）は現時点から最後に印加された読み取り命令が上部メモリーバンク部６０に対する命令であった時のみに｛バンクアドレスの最大有効ビット（ＭＳＢ）であるバンクアドレスが’ハイ（ｈｉｇｈ）’である場合｝’ハイ’になる信号である。
【００３５】
カレントコントロール命令（ＣＣ）が遂行される時には二つの上部及び下部直列／並列シフト部４０，５０のうち以前の読み取り命令がどちらのメモリーをアクセスしたかによって以前の読み取り命令が使用した直列／並列シフトを使用するようになる。
【００３６】
前記第１イネーブル信号発生部１３０は読み取り命令に対する前記第１上／下部の分離部１１０からの内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）、カレントコントロール命令に対する前記第２上／下部の分離部１２０からの内部カレントコントロール命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）、リセットバー信号（Ｒｅｓｅｔ＿ｂ）、読み取りアクティブ信号（Ｒ＿ａｃｔ）、カレントコマンドアクティブ信号（ＣＣ＿ａｃｔ）、制御信号（ＥＮ）及びクロック信号（ｒｃｌｋ）を受信して上部メモリーバンク部６０に対する読み取りまたはカレントコマンド命令が印加された時に前記上部直／並列シフト部４０に上部読み取りクロック信号（Ｒ＿ｔｏｐ）を発生する。
【００３７】
すなわち、上部メモリーバンク部６０に対する読み取りまたはカレントコントロール命令（ＣＣ）が入力された時、前記上部メモリーバンク部６０のための前記第１イネーブル信号発生部１３０は前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）を’ハイ’にして前記上部直／並列シフト部４０に連結されたクロックのみを動作させるようになる。
【００３８】
前記第１イネーブル信号発生部１３０に前記第１上／下部の分離部１１０と前記第２上／下部の分離部１２０から作られた４個の信号らのうち上部メモリーバンク側に関係された信号である内部読み取り命令信号（ＲＯ＿ｔｂ）や内部カレントコントロール命令信号（ＣＣ＿ｔｂ）のみを出力せずに下部メモリーバンク側の信号も共に出力する理由は前記第１上／下部の分離部１１０と前記第２上／下部の分離部１２０で各命令に対する信号が上下の二つの信号に分離される以前にあらかじめ上部読み取りクロック信号（Ｒ＿ｔｏｐ）と下部読み取りクロック信号（Ｒ＿ｂｏｔ）が’ハイ’にならなければならない必要があるためである。これら４個の信号がイネーブルされるタイミングより１サイクル速くイネーブルされる読み取りアクティブ信号（Ｒ＿ａｃｔ）（読み取り命令である時出力される）とカレントコントロールアクティブ信号（ＣＣ＿ａｃｔ）（カレントコントロール命令である時に出力される）を利用して上部読み取りクロック信号（Ｒ＿ｔｏｐ）のタイミングを合せるようになる。
【００３９】
すなわち、読み取りアクティブ信号（Ｒ＿ａｃｔ）とカレントコントロールアクティブ信号（ＣＣ＿ａｃｔ）とのうちいずれか一つがアクティブされると無条件に上部読み取りクロック信号（Ｒ＿ｔｏｐ）と下部読み取りクロック信号（Ｒ＿ｂｏｔ）とをすべてイネーブルさせた後一つのサイクルが過ぎた後にディベロップ（ｄｅｖｅｌｏｐ）される前記第１上／下部の分離部１１０と前記第２上／下部の分離部１２０から出力される４個の信号によって実際に必要な一つの信号のみをそのまま’ハイ’において、残りの信号は再びディスエーブルさせるようになる。
【００４０】
前記第２イネーブル信号発生部１４０は前記第１上／下部の分離部１１０からの内部読み取り命令信号（ＲＯ＿ｔｂ）（ＲＯ＿ｂｂ）、前記第２上／下部の分離部１２０からの内部カレント命令信号（ＣＣ＿ｔｂ）（ＣＣ＿ｂｂ）、前記リセットバー信号（Ｒｅｓｅｔ＿ｂ）、前記クロック信号（ｒｃｌｋ）及び前記第１イネーブル信号発生部１３０からの信号（Ｓ１）（Ｓ２）を受信して下部メモリーバンク部７０に対する読み取りまたはカレントコマンド命令が印加された時に前記下部直／並列シフト部５０に上部読み取りクロック信号（Ｒ＿ｂｏｔ）を発生する。
【００４１】
前記第１ディスエーブルタイミング制御部１５０は前記第１イネーブル信号発生部１３０から発生された前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）を一定時間が過ぎた後に再びディスエーブルさせるためのタイミングを生成させる。
【００４２】
上部読み取りクロック信号（Ｒ＿ｔｏｐ）をディスエーブルさせるタイミングは同期式チャンネル上でＤＲＡＭがどこに位置するかによって異なるようになるが、このようなタイミングの制御のためにタイミング制御信号（ＴＣＳ）と上部バンク選択信号（ＴＢＳ）を使用する。ここで、前記タイミング制御信号（ＴＣＢ）は読み取りやカレントコントロール命令に対して前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）が引続き維持しなければならないタイミング情報を有している。前記上部バンク選択信号（ＴＢＳ）は現在印加された命令が上部メモリーバンク部６０の側であるか、下部メモリーバンク部７０の側であるかを区分する信号である。
【００４３】
前記第１ディスエーブルタイミング制御部１５０は前記タイミング制御信号（ＴＣＳ）と前記上部バンク選択信号（ＴＢＳ）を組合して前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）のディスエーブルタイミングを調節する。
【００４４】
前記第１ディスエーブルタイミング制御部１５０から出力された２個の信号（Ｃ）（Ｄ）は前記第１イネーブル信号発生部１３０にフィードバックされて前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）のディスエーブルタイミングを制御する。
【００４５】
前記第２ディスエーブルタイミング制御部１６０もやはり前記第１ディスエーブルタイミング制御部１５０と同様に、自分の出力信号（Ｅ）（Ｆ）を前記第２イネーブル信号発生部１４０にフィードバックさせて前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）のディスエーブルタイミングを制御するようになる。
【００４６】
読み取り命令やカレントコントロール命令が遂行されるようになると、出力ピンに内部データを出力させなければならないが、これのためには出力ドライバーを好適な時間にイネーブルさせるか、または再びディスエーブルさせる信号が必要である。このために具現されたものが出力ドライバーイネーブルタイミング制御部１７０である。
【００４７】
前記出力ドライバーイネーブルタイミング制御部１７０は前記第１イネーブル信号発生部１３０から発生された前記上部読み取りクロック信号（Ｒ３＿ｔｏｐ）と出力信号（Ａ）、そして前記第２イネーブル信号発生部１４０から発生された前記下部読み取りクロック信号（Ｒ３＿ｂｏｔ）と出力信号（Ｂ）を受信にする。この受信された信号により前記上部読み取りクロック信号（Ｒ３＿ｔｏｐ）または前記下部読み取りクロック信号（Ｒ３＿ｂｏｔ）のうちいずれか一つでもイネーブルされると無条件に出力信号（ｄｉｓ＿Ｒ）を’ハイ’にして出力ドライバーをイネーブルさせる。その後、前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）または前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）がディスエーブルされるべきタイミングになった時に前記第１イネーブル信号発生部１３０から発生された前記出力信号（Ａ）と前記第２イネーブル信号発生部１４０から発生された前記出力信号（Ｂ）を受信して出力信号（ｄｉｓ＿Ｒ）を’ロー’にして出力ドライバーをディスエーブルさせるようになる。
【００４８】
前記ＯＲゲート部１８０は前記上部読み取りクロック信号（Ｒ＿ｔｏｐ）と前記下部読み取りクロック信号（Ｒ＿ｂｏｔ）を受信してこれら信号のうちいずれか一つでも’ハイ’になると無條件に’ハイ’になる第１読み取りクロック信号（Ｒ１）を前記ＤＬＬ部２０に発生する。この時、前記第１読み取りクロック信号（Ｒ１）は上部及び下部メモリーバンクを選択するためのクロックソース（Ｒ２）に提供される。
【００４９】
図４ないし図９は図３に図示された回路の各部分に対する詳細回路図である。まず、図４に図示された前記第１上／下分離部１１０はバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信して反転された信号を出力するインバータ（Ｇ１）と、前記バンクアドレスの最大有効ビット信号（ＢＡ＜４＞）と読み取り命令信号（ＲＯ）を受信して内部読み取り命令信号（ＲＯ＿ｔｂ）を発生するＮＡＮＤゲート（Ｇ２）と、前記インバータ（Ｇ１）の出力信号と前記読み取り命令信号（ＲＯ）を受信して内部読み取り命令信号（ＲＯ＿ｂｂ）を発生するＮＡＮＤゲート（Ｇ３）で構成される。
【００５０】
図５は図３に図示された第２上／下分離部１２０の詳細回路図であり、最後に印加された読み取り命令がメモリー上部側を選択する信号である場合’ロジックハイ’になる上部バンク選択信号（ＴＢＳ）を受信して反転された信号を出力するインバータ（Ｇ４）と、前記上部バンク選択信号（ＴＢＳ）とカレントコマンド信号（ＣＣＵＤＳ）を受信して内部カレントコントロール命令信号（ＣＣ＿ｔｂ）を発生するＮＡＮＤゲート（Ｇ５）と、前記インバータ（Ｇ４）の出力信号と前記カレントコマンド信号（ＣＣＵＤＳ）を受信して内部カレントコントロール命令信号（ＣＣ＿ｂｂ）を発生するＮＡＮＤゲート（Ｇ６）で構成される。
【００５１】
図６は図３に図示された第１イネーブル信号発生部１３０、第２イネーブル信号発生部１４０及びＯＲゲート部１８０の詳細回路図である。図６を参照すれば、前記第１イネーブル信号発生部１３０は読み取りアクティブ信号（Ｒ＿ａｃｔ）の反転信号とコマンドカレント信号（ＣＣ＿ａｃｔ）の反転信号を受信してＯＲ演算された信号（Ｐ）を発生するＯＲゲート（Ｇ７）と、前記ＯＲゲート（Ｇ７）の出力信号（Ｐ）とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１）と、前記フリップフロップ（Ｆ１）の出力信号（ＱＢ）と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２）と、前記フリップフロップ（Ｆ２）の出力信号（Ｑ）と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ３）と、前記フリップフロップ（Ｆ３）の出力信号（Ｓ１）と前記第１上／下部の分離部１１０からの内部読み取り命令信号（ＲＯ＿ｂｂ）と前記第２上／下部の分離部１２０からの内部カレントコントロール命令信号（ＣＣ＿ｂｂ）及びリセットバー信号（Ｒｅｓｅｔ＿ｂ）を受信するＯＲゲート（Ｇ８）と、電源電圧（Ｖｃｃ）を受信して接地電圧（Ｖｓｓ）を出力するインバータ（Ｇ９）と、前記インバータ（Ｇ９）の出力信号（Ｖｓｓ）と前記ＯＲゲート（Ｇ７）の出力信号（Ｐ）及び前記ＯＲゲート（Ｇ８）の出力信号を受信するフリップフロップ（Ｆ４）と、前記第１ディスエーブルタイミング制御部１５０の出力信号（Ｃ）（Ｄ）と前記第１上／下部の分離部１１０の出力信号（ＲＯ＿ｔｂ）及び前記第２上／下部の分離部１２０の出力信号（ＣＣ＿ｔｂ）を受信するＮＡＮＤゲート（Ｇ１３）と、前記ＮＡＮＤゲート（Ｇ１３）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５）と、前記フリップフロップ（Ｆ５）の出力信号と信号（Ｇ）を受信するＮＡＮＤゲート（Ｇ１４）と、前記ＮＡＮＤゲート（Ｇ１４）の出力信号の反転信号と前記第１上／下部の分離部１１０の出力信号（ＲＯ＿ｔｂ）の反転信号及び前記第２上／下部の分離部１２０の出力信号（ＣＣ＿ｔｂ）の反転信号を受信するＯＲゲート（Ｇ１５）と、前記ＯＲゲート（Ｇ１５）の出力信号と前記クロック信号（ｒｃｌｋ）及びリセットバー信号（Ｒｅｓｅｔ＿ｂ）を受信して前記信号（Ｇ）を発生するフリップフロップ（Ｆ６）と、前記制御信号（ＥＮ）を受信して反転された信号を出力するインバータ（Ｇ１６）と、前記リセットバー信号（Ｒｅｓｅｔ＿ｂ）の反転信号と前記インバータ（Ｇ１６）の出力信号の反転信号を受信するＯＲゲート（Ｇ１７）と、前記フリップフロップ（Ｆ６）の出力信号（Ｇ）と前記ＯＲゲート（Ｇ１７）の出力信号を受信するＮＯＲゲート（Ｇ１８）と、前記読み取りアクティブ信号（Ｒ＿ａｃｔ）の反転信号とカレントコマンド命令信号（ＣＣＵＤＳ）の反転信号と前記フリップフロップ（Ｆ４）の出力信号の反転信号及び前記ＮＯＲゲート（Ｇ１８）の出力信号の反転信号を受信するＯＲゲート（Ｇ１０）と、前記ＯＲゲート（Ｇ１０）の出力端子と上部読み取りクロック信号（Ｒ＿ｔｏｐ）を出力する端子との間に直列で連結されたインバータ（Ｇ１１）（Ｇ１２）で構成される。
【００５２】
前記第２イネーブル信号発生部１４０は前記第１上／下部の分離部１１０からの内部読み取り命令信号（ＲＯ＿ｂｂ）と前記第２上／下部の分離部１２０からの内部カレント命令信号（ＣＣ＿ｂｂ）と前記第２ディスエーブルタイミング制御部１６０からの出力信号（Ｅ）（Ｆ）を受信するＮＡＮＤゲート（Ｇ１９）と、前記ＮＡＮＤゲート（Ｇ１９）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ７）と、前記フリップフロップ（Ｆ７）の出力信号と信号（Ｈ）を受信するＮＡＮＤゲート（Ｇ２０）と、前記ＮＡＮＤゲート（Ｇ２０）の出力信号の反転信号と前記第１上／下部の分離部１１０の出力信号（ＲＯ＿ｂｂ）の反転信号及び前記第２上／下部の分離部１２０の出力信号（ＣＣ＿ｂｂ）の反転信号を受信するＯＲゲート（Ｇ２１）と、前記ＯＲゲート（Ｇ２１）の出力信号と前記クロック信号（ｒｃｌｋ）及び前記リセットバー信号（Ｒｅｓｅｔ＿ｂ）を受信して前記信号（Ｈ）を出力するフリップフロップ（Ｆ９）と、前記フリップフロップ（Ｆ９）の出力信号（Ｈ）と前記ＯＲゲート（Ｇ１７）の出力信号（Ｍ）を受信するＮＯＲゲート（Ｇ２２）と、前記リセットバー信号（Ｒｅｓｅｔ＿ｂ）の反転信号と前記第１イネーブル信号発生部１３０の前記フリップフロップ（Ｆ３）の出力信号（Ｓ１）の反転信号と前記第１上／下部の分離部１１０の出力信号（ＲＯ＿ｔｂ）の反転信号及び前記第２上／下部の分離部１２０の出力信号（ＣＣ＿ｔｂ）の反転信号を受信するＯＲゲート（Ｇ２４）と、前記接地電圧（Ｖｓｓ）と前記第１イネーブル発生部１３０のＯＲゲート（Ｇ７）の出力信号（Ｐ）を受信するフリップフロップ（Ｆ８）と、前記フリップフロップ（Ｆ８）の出力信号の反転信号と前記読み取りアクティブ信号（Ｒ＿ａｃｔ）の反転信号と前記カレントコントロール命令信号（ＣＣＵＤＳ）の反転信号及び前記ＮＯＲゲート（Ｇ２２）の出力信号の反転信号を受信するＯＲゲート（Ｇ２３）と、前記ＯＲゲート（Ｇ２３）の出力端子と下部読み取りクロック信号（Ｒ＿ｂｏｔ）を出力する端子との間に直列で連結されたインバータ（Ｇ２７）（Ｇ２８）で構成される。
【００５３】
前記ＯＲゲート部１８０は前記ＯＲゲート（Ｇ１０）の出力信号の反転信号と前記ＯＲゲート（Ｇ２３）の出力信号の反転信号を受信して前記ＤＬＬ部２０に第１読み取りクロック信号（Ｒ１）を発生するＮＡＮＤゲート（Ｇ２５）で構成される。
【００５４】
図７は図３に図示された第１ディスエーブルタイミング制御部１５０の詳細回路図であり、前記タイミング制御信号（ＴＣＳ）と前記上部バンク選択信号（ＴＢＳ）を受信するＮＡＮＤゲート（Ｇ２９）と、前記ＮＡＮＤゲート（Ｇ２９）の出力信号の反転信号と前記第１上／下部の分離部１１０からの内部読み取り命令信号（ＲＯ＿ｔｂ）の反転信号及び前記第２上／下部の分離部１２０からの内部カレントコントロール命令信号（ＣＣ＿ｔｂ）の反転信号を受信するＯＲゲート（Ｇ３０）と、前記ＯＲゲート（Ｇ３０）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１０）と、制御信号（ＯＰ＿ｔ）とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１６）と、前記フリップフロップ（Ｆ１６）の出力バー信号（ＱＢ）を受信して緩衝された信号を出力するバッファー（Ｇ３７）と、前記バッファー（Ｇ３７）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１７）と、前記フリップフロップ（Ｆ１６）の出力バー信号（ＱＢ）と前記フリップフロップ（Ｆ１７）の出力信号（Ｑ）を受信するフリップフロップ（Ｆ１８）と、前記フリップフロップ（Ｆ１８）の出力信号（Ｑ）と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１９）と、前記フリップフロップ（Ｆ１０）の出力信号（Ｑ）と前記フリップフロップ（Ｆ１９）の出力信号を受信するＮＯＲゲート（Ｇ３８）と、前記ＮＯＲゲート（Ｇ３８）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２０）と、前記フリップフロップ（Ｆ２０）の出力信号（ＱＢ）と前記フリップフロップ（Ｆ１０）の出力信号（Ｑ）を受信するＮＯＲゲート（Ｇ３４）と、前記ＮＯＲゲート（Ｇ３４）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１３）と、前記フリップフロップ（Ｆ１３）の出力バー信号（ＱＢ）と前記フリップフロップ（Ｆ１０）の出力信号（Ｑ）を受信するＮＯＲゲート（Ｇ３５）と、前記ＮＯＲゲート（Ｇ３５）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１４）と、前記フリップフロップ（Ｆ１０）の出力信号（Ｑ）と前記フリップフロップ（Ｆ１４）の出力バー信号（ＱＢ）を受信するＮＯＲゲート（Ｇ３６）と、前記ＮＯＲゲート（Ｇ３６）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１５）と、前記フリップフロップ（Ｆ１０）の出力信号を受信して反転された信号（Ｃ）を出力するインバータ（Ｇ３１）と、前記フリップフロップ（Ｆ１０）の出力信号（Ｑ）と前記フリップフロップ（Ｆ１５）の出力バー信号（ＱＢ）を受信してＮＯＲゲート（Ｇ３２）と、前記ＮＯＲゲート（Ｇ３２）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ１１）と、前記フリップフロップ（Ｆ１０）の出力信号（Ｑ）と前記フリップフロップ（Ｆ１１）の出力バー信号（ＱＢ）を受信するＮＯＲゲート（Ｇ３３）と、前記ＮＯＲゲート（Ｇ３３）の出力信号と前記クロック信号（ｒｃｌｋ）を受信して信号（Ｄ）を発生するフリップフロップ（Ｆ１２）で構成される。
【００５５】
図８は図３に図示された第２ディスエーブルタイミング制御部１６０の詳細回路図であり、前記タイミング制御信号（ＴＣＳ）と前記上部バンク選択信号（ＴＢＳ）を受信するＮＡＮＤゲート（Ｇ３９）と、前記ＮＡＮＤゲート（Ｇ３９）の出力信号の反転信号と前記第１上／下部の分離部１１０からの内部読み取り命令信号（ＲＯ＿ｂｂ）の反転信号及び前記第２上／下部の分離部１２０からの内部カレントコントロール命令信号（ＣＣ＿ｂｂ）の反転信号を受信するＯＲゲート（Ｇ４０）と、前記ＯＲゲート（Ｇ４０）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２１）と、制御信号（ＯＰ＿ｔ）とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２４）と、前記フリップフロップ（Ｆ２４）の出力信号（ＱＢ）を受信して緩衝された信号を出力するバッファー（Ｇ４７）と、前記バッファー（Ｇ４７）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２５）と、前記フリップフロップ（Ｆ２４）の出力バー信号（ＱＢ）と前記フリップフロップ（Ｆ２５）の出力信号（Ｑ）を受信するフリップフロップ（Ｆ２６）と、前記フリップフロップ（Ｆ２６）の出力信号（Ｙ）と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２７）と、前記フリップフロップ（Ｆ２７）の出力信号（Ｑ）と前記フリップフロップ（Ｆ２１）の出力信号（Ｋ）を受信するＮＯＲゲート（Ｇ４８）と、前記ＮＯＲゲート（Ｇ４８）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２８）と、前記フリップフロップ（Ｆ２８）の出力信号（ＱＢ）と前記フリップフロップ（Ｆ２１）の出力信号（Ｋ）を受信するＮＯＲゲート（Ｇ４４）と、前記ＮＯＲゲート（Ｇ４４）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２９）と、前記フリップフロップ（Ｆ２９）の出力信号（ＱＢ）と前記フリップフロップ（Ｆ２１）の出力信号（Ｑ）を受信するＮＯＲゲート（Ｇ４５）と、前記ＮＯＲゲート（Ｇ４５）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ３０）と、前記フリップフロップ（Ｆ２１）の出力信号（Ｋ）と前記フリップフロップ（Ｆ３０）の出力信号（ＱＢ）を受信するＮＯＲゲート（Ｇ４６）と、前記ＮＯＲゲート（Ｇ４６）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ３１）と、前記フリップフロップ（Ｆ２１）の出力信号（Ｋ）を受信して反転された信号（Ｅ）を出力するインバータ（Ｇ４１）と、前記フリップフロップ（Ｆ２１）の出力信号（Ｋ）と前記フリップフロップ（Ｆ３１）の出力信号（ＱＢ）を受信してＮＯＲゲート（Ｇ４２）と、前記ＮＯＲゲート（Ｇ４２）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ２２）と、前記フリップフロップ（Ｆ２１）の出力信号（Ｋ）と前記フリップフロップ（Ｆ２２）の出力信号（ＱＢ）を受信するＮＯＲゲート（Ｇ４３）と、前記ＮＯＲゲート（Ｇ４３）の出力信号と前記クロック信号（ｒｃｌｋ）を受信して信号（Ｆ）を発生するフリップフロップ（Ｆ２３）で構成される。
【００５６】
図９は図３に図示された出力ドライバーイネーブルタイミング制御部１７０の詳細回路図であり、前記第１イネーブル信号発生部１３０の出力信号（Ｒ＿ｔｏｐ）（Ａ）を受信するＮＯＲゲート（Ｇ４９）と、前記第２イネーブル信号発生部１４０の出力信号（Ｒ＿ｂｏｔ）（Ｂ）を受信するＮＯＲゲート（Ｇ５０）と、前記ＮＯＲゲート（Ｇ４９）及び前記ＮＯＲゲート（Ｇ５０）の出力信号を受信するＮＯＲゲート（Ｇ５１）と、前記ＮＯＲゲート（Ｇ５１）の出力信号と前記クロック信号（ｒｃｌｋ）を受信して信号（ｄｉｓ＿Ｒ）を発生するフリップフロップ（Ｆ３２）で構成される。
【００５７】
図１０は図２に図示されたインターフェースロジック回路部１０のブロック図であり、書き込み命令により動作される経路を図示したブロック図である。図１０のインターフェースロジック回路部１０は上／下部の分離部２１０、第１及び第２ディスエーブルタイミング制御部２２０，２３０、書き込みバッファーコントロール部２４０、第１書き込みデータ入力信号発生部２５０、第１及び第２イネーブル信号発生部２６０，２７０、第２書き込みデータ入力信号発生部２８０、ＯＲゲート部２９０及びインバータ２９１を具備する。
インターフェースロジック回路部は、以上の各部から構成されるイネーブル制御部の他に、さらに出力ドライバーイネーブルタイミング制御部を備えるが、出力ドライバーイネーブルタイミング制御部の構成、動作は、読取りモードの場合と同様であるので説明を省略する。
【００５８】
前記上／下部の分離部２１０は書き込み命令信号（ＷＯ）とバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信して上部及び下部メモリーバンクを分離するための内部書き込み命令信号（ＷＯ＿ｔｂ）（ＷＯ＿ｂｂ）を発生する。
【００５９】
前記第１ディスエーブルタイミング制御部２２０は前記上／下部の分離部２１０から内部書き込み命令信号（ＷＯ＿ｔｂ）とクロック信号（ｒｃｌｋ）を受信して上部書き込みクロック信号（Ｗ＿ｔｏｐ）をディスエーブルさせるためのタイミング制御信号（ＤＷＯＥ＿ｔｂ）を発生して書き込みバッファーを制御するための制御信号（ＷＯＥ＿ｔｂ）を発生する。
【００６０】
前記第２ディスエーブルタイミング制御部２３０は前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｂｂ）とクロック信号（ｒｃｌｋ）を受信して下部書き込みクロック信号（Ｗ＿ｂｏｔ）をディスエーブルさせるためのタイミング制御信号（ＤＷＯＥ＿ｂｂ）を発生して書き込みバッファーを制御するための制御信号（ＷＯＥ＿ｂｂ）を発生する。
【００６１】
前記書き込みバッファーコントロール部２４０は前記第１及び第２ディスエーブルタイミング制御部２２０，２３０からの制御信号（ＷＯＥ＿ｔｂ）（ＷＯＥ＿ｂｂ）と前記クロック信号（ｒｃｌｋ）を受信して書き込みバッファーを制御するための４個の書き込みバッファー制御信号（ＷＢＣ＿１〜ＷＢＣ＿３）（Ａ）を発生して外部から印加される書き込みデータを入出力ピンを通じて受信するように制御する制御信号（ＷＣ１）（ＷＣ２）を発生する。
【００６２】
前記第１書き込みデータ入力信号発生部２５０は前記書き込みバッファーコントロール部２４０からの制御信号（ＷＣ１）と前記クロック信号（ｒｃｌｋ）とテスト書き込み信号（ＴＷＤ０１２３）（ＴＷＤ４５６７）及び制御信号（ＤＡＭＯＤＥ）を受信して外部ピンを通じて書き込みデータを受信するための書き込みデータ０〜３（ＷＤ０１２３）の信号（ＷＤ０１２３＿ｔ＿Ｌ）（ＷＤ０１２３＿ｂ＿Ｌ）と書き込みデータ４〜７（ＷＤ４５６７）の信号（ＷＤ４５６７＿ｔ＿Ｌ）（ＷＤ４５６７＿ｂ＿Ｌ）を発生する。
【００６３】
前記第２書き込みデータ入力信号発生部２８０は前記書き込みバッファーコントロール部２４０から制御信号（ＷＣ２）と前記クロック信号（ｒｃｌｋ）と前記テスト書き込み信号（ＴＷＤ０１２３）（ＴＷＤ４５６７）及び前記制御信号（ＤＡＭＯＤＥ）を受信して外部ピンを通じて書き込みデータを受信するための書き込みデータ０〜３（ＷＤ０１２３）の信号（ＷＤ０１２３＿ｔ＿Ｒ）（ＷＤ０１２３＿ｂ＿Ｒ）と書き込みデータ４〜７（ＷＤ４５６７）の信号（ＷＤ４５６７＿ｔ＿Ｒ）（ＷＤ４５６７＿ｂ＿Ｒ）を発生する。
【００６４】
前記第１イネーブル信号発生部（２６０）は前記第１ディスエーブルタイミング制御部２２０からのタイミング制御信号（ＤＷＯＥ＿ｔｂ）と前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｔｂ）と前記クロック信号（ｒｃｌｋ）及び制御信号（ＣＳ）を受信して上部書き込みクロック信号（Ｗ＿ｔｏｐ）を発生し、発生された前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）のディスエーブルタイミングを制御する。
【００６５】
前記第２イネーブル信号発生部２７０は前記第２ディスエーブルタイミング制御部２３０からのタイミング制御信号（ＤＷＯＥ＿ｂｂ）と前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｂｂ）と前記クロック信号（ｒｃｌｋ）及び前記制御信号（ＣＳ）を受信して下部書き込みクロック信号（Ｗ＿ｂｏｔ）を発生し、発生された前記下部書き込みクロック信号（Ｗ＿ｂｏｔ）のディスエーブルタイミングを制御する。
【００６６】
そして、前記ＯＲゲート部２９０は前記第１イネーブル信号発生部２６０からの前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）と前記第２イネーブル信号発生部２７０からの前記下部書き込みクロック信号（Ｗ＿ｂｏｔ）を受信して前記ＤＬＬ部２０に第１書き込みクロック信号（Ｗ１）を発生し、前記インバータ２９１は前記ＯＲゲート部２９０からの前記第１書き込みクロック信号（Ｗ１）を受信して反転された信号（Ｗ１ｂ）を出力する。
【００６７】
書き込み命令が外部で印加されると内部で書き込み命令信号（ＷＯ）が’ハイ’に発生される。
【００６８】
書き込み命令に対する前記上／下部の分離部２１０は前記書き込み命令信号（ＷＯ）と共に現在印加されたバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信し、上部メモリーバンク側と下部メモリーバンク側を分離するための内部書き込み命令信号（ＷＯ＿ｔｂ）（ＷＯ＿ｂｂ）を発生する。
【００６９】
仮に、受信されたバンクアドレス（ＢＡ＜４＞）が’ハイ’であると、前記内部書き込み命令信号（ＷＯ＿ｔｂ）は’ロー’にイネーブルされて前記内部書き込み命令信号（ＷＯ＿ｂｂ）は’ハイ’にディスエーブルされる。
【００７０】
前記第１ディスエーブルタイミング制御部２２０は前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｔｂ）を受信して前記第１イネーブル信号発生部２６０から発生する上部書き込みクロック信号（Ｗ＿ｔｏｐ）をディスエーブルさせるためのタイミング制御信号（ＤＷＯＥ＿ｔｂ）を前記第１イネーブル信号発生部２６０に発生する。
【００７１】
前記第２ディスエーブルタイミング制御部２３０は前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｂｂ）を受信して前記第２イネーブル信号発生部２７０から発生する下部書き込みクロック信号（Ｗ＿ｂｏｔ）をディスエーブルさせるためのタイミング制御信号（ＤＷＯＥ＿ｂｂ）を前記第２イネーブル信号発生部２７０に発生する。
【００７２】
前記書き込みバッファーコントロール部２４０は前記第１及び第２ディスエーブルタイミング制御部２２０，２３０からの制御信号（ＷＯＥ＿ｔｂ）（ＷＯＥ＿ｂｂ）を受信して内部の書き込みバッファーを制御するための４個の書き込みバッファー制御信号（ＷＢＣ＿１〜ＷＢＣ＿３）（Ａ）を発生する。また、前記書き込みバッファーコントロール部２４０は外部で印加される書き込みデータを入出力ピンを通じて受信するように制御する制御信号（ＷＣ１）（ＷＣ２）を発生する。
【００７３】
前記第１書き込みデータ入力信号発生部２５０と前記第２書き込みデータ入力信号発生部２８０は前記書き込みバッファーコントロール部２４０からの前記制御信号（ＷＣ１）（ＷＣ２）を受信して外部ピンで書き込みデータを受け入れるための書き込みデータ０〜３の信号（ＷＤ０１２３）と書き込みデータ４〜７の信号（ＷＤ４５６７）を発生する。ここで、前記第１書き込みデータ入力信号発生部２５０と前記第２書き込みデータ入力信号発生部２８０の差異点は二種類の外部データ（ＤＱＡ、ＤＱＢ）に対するデータを各々別に受け入れることができるようにするために分離したものである。
【００７４】
前記第１イネーブル信号発生部２６０は前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｔｂ）を受信して前記上部直／並列シフト部４０を駆動させるための上部書き込みクロック信号（Ｗ＿ｔｏｐ）を発生する。また、前記第１イネーブル信号発生部２６０は前記第１ディスエーブルタイミング制御部２２０からのタイミング制御信号（ＤＷＯＥ＿ｔｂ）を受信して前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）のディスエーブルタイミングを制御する。
【００７５】
前記第２イネーブル信号発生部２７０は前記上／下部の分離部２１０から内部書き込み命令信号（ＷＯ＿ｂｂ）を受信して前記下部直／並列シフト部５０を駆動させるための下部書き込みクロック信号（Ｗ＿ｂｏｔ）を発生する。また、前記第２イネーブル信号発生部２７０は前記第２ディスエーブルタイミング制御部２３０からのタイミング制御信号（ＤＷＯＥ＿ｂｂ）を受信して前記上部書き込みクロック信号（Ｗ＿ｂｏｔ）のディスエーブルタイミングを制御する。
【００７６】
前記ＯＲゲート部２９０は前記第１イネーブル信号発生部２６０からの前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）と前記第２イネーブル信号発生部２７０からの前記下部書き込みクロック信号（Ｗ＿ｂｏｔ）を受信して前記ＤＬＬ部２０に第１書き込みクロック信号（Ｗ１）を発生する。
【００７７】
図１１は図１０に図示された第１ディスエーブルタイミング制御部２２０の詳細回路図であり、前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｔｂ）とクロック信号（ｒｃｌｋ）を受信して制御信号（ＷＯＥ＿ｔｂ）を発生するフリップフロップ（Ｆ４１）と、前記フリップフロップ（Ｆ４１）からの前記制御信号（ＷＯＥ＿ｔｂ）と前記書き込みバッファーコントロール部２４０からの信号（Ａ）を受信するＮＡＮＤゲート（Ｇ５１）と、前記ＮＡＮＤゲート（Ｇ５１）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ４２）と、前記フリップフロップ（Ｆ４１）からの前記制御信号（ＷＯＥ＿ｔｂ）と前記フリップフロップ（Ｆ４２）の出力信号を受信するＮＡＮＤゲート（Ｇ５２）と、前記ＮＡＮＤゲート（Ｇ５２）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ４３）と、前記フリップフロップ（Ｆ４１）から前記制御信号（ＷＯＥ＿ｔｂ）と前記フリップフロップ（Ｆ４３）の出力信号を受信するＮＡＮＤゲート（Ｇ５３）と、前記ＮＡＮＤゲート（Ｇ５３）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ４４）と、前記フリップフロップ（Ｆ４１）から前記制御信号（ＷＯＥ＿ｔｂ）と前記フリップフロップ（Ｆ４４）の出力信号を受信するＮＡＮＤゲート（Ｇ５４）と、前記ＮＡＮＤゲート（Ｇ５４）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ４５）と、前記フリップフロップ（Ｆ４５）の出力信号と前記内部書き込み命令信号（ＷＯ＿ｔｂ）及び前記フリップフロップ（Ｆ４１）からの前記制御信号（ＷＯＥ＿ｔｂ）を受信するＮＡＮＤゲート（Ｇ５５）と、前記ＮＡＮＤゲート（Ｇ５５）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ４６）と、前記内部書き込み命令信号（ＷＯ＿ｔｂ）及び前記フリップフロップ（Ｆ４１）からの前記制御信号（ＷＯＥ＿ｔｂ）及び前記フリップフロップ（Ｆ４６）の出力信号を受信するＮＡＮＤゲート（Ｆ５６）と、前記ＮＡＮＤゲート（Ｆ５６）の出力信号と前記クロック信号（ｒｃｌｋ）を受信してタイミング制御信号（ＤＷＯＥ＿ｔｂ）を発生するフリップフロップ（Ｆ４７）で構成される。
【００７８】
図１２は図１０に図示された第２ディスエーブルタイミング制御部２３０の詳細回路図であり、前記上／下部の分離部２１０からの内部書き込み命令信号（ＷＯ＿ｂｂ）とクロック信号（ｒｃｌｋ）を受信して制御信号（ＷＯＥ＿ｂｂ）を発生するフリップフロップ（Ｆ４８）と、前記フリップフロップ（Ｆ４８）からの前記制御信号（ＷＯＥ＿ｂｂ）と前記書き込みバッファーコントロール部２４０から信号（Ａ）を受信するＮＡＮＤゲート（Ｇ５７）と、前記ＮＡＮＤゲート（Ｇ５７）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ４９）と、前記フリップフロップ（Ｆ４８）からの前記制御信号（ＷＯＥ＿ｔｂ）と前記フリップフロップ（Ｆ４９）の出力信号を受信するＮＡＮＤゲート（Ｇ５８）と、前記ＮＡＮＤゲート（Ｇ５８）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５０）と、前記フリップフロップ（Ｆ４８）からの前記制御信号（ＷＯＥ＿ｔｂ）と前記フリップフロップ（Ｆ５０）の出力信号を受信するＮＡＮＤゲート（Ｇ５９）と、前記ＮＡＮＤゲート（Ｇ５０）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５１）と、前記フリップフロップ（Ｆ４８）から前記制御信号（ＷＯＥ＿ｔｂ）と前記フリップフロップ（Ｆ５１）の出力信号を受信するＮＡＮＤゲート（Ｇ６０）と、前記ＮＡＮＤゲート（Ｇ６０）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５２）と、前記フリップフロップ（Ｆ５２）の出力信号と前記内部書き込み命令信号（ＷＯ＿ｂｂ）及び前記フリップフロップ（Ｆ４８）から前記制御信号（ＷＯＥ＿ｂｂ）を受信するＮＡＮＤゲート（Ｇ６１）と、前記ＮＡＮＤゲート（Ｇ６１）の出力信号とクロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５３）と、前記内部書き込み命令信号（ＷＯ＿ｂｂ）及び前記フリップフロップ（Ｆ４８）からの前記制御信号（ＷＯＥ＿ｂｂ）及び前記フリップフロップ（Ｆ５３）の出力信号を受信するＮＡＮＤゲート（Ｆ６２）と、前記ＮＡＮＤゲート（Ｆ６２）の出力信号と前記クロック信号（ｒｃｌｋ）を受信してタイミング制御信号（ＤＷＯＥ＿ｂｂ）を発生するフリップフロップ（Ｆ５４）で構成される。
【００７９】
図１３は図１０に図示された書き込みバッファーコントロール部２４０の詳細回路図であり、前記第１及び第２ディスエーブルタイミング制御部２２０，２３０からの制御信号（ＷＯＥ＿ｔｂ）（ＷＯＥ＿ｂｂ）を受信するＮＡＮＤゲート（Ｆ６３）と、前記ＮＡＮＤゲート（Ｆ６３）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５５）と、前記フリップフロップ（Ｆ５５）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５６）と、前記フリップフロップ（Ｆ５６）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５７）と、前記フリップフロップ（Ｆ５７）の出力信号を受信して反転させた書き込みバッファー制御信号（ＷＢＣ＿１）を発生するインバータ（Ｇ６５）と、前記フリップフロップ（Ｆ５５）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５８）と、前記フリップフロップ（Ｆ５５）の出力信号と前記フリップフロップ（Ｆ５８）の出力信号を受信して書き込みバッファー制御信号（ＷＢＣ＿２）を発生するＮＡＮＤゲート（Ｆ６４）と、前記フリップフロップ（Ｆ５７）の出力信号を受信して緩衝された信号を発生するバッファー（Ｆ６６）と、前記バッファー（Ｆ６６）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ５９）と、前記フリップフロップ（Ｆ５９）の出力信号を受信して反転させた書き込みバッファー制御信号（ＷＢＣ＿３）を発生するインバータ（Ｇ６７）と、前記フリップフロップ（Ｆ５９）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ６０）と、前記フリップフロップ（Ｆ６０）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ６１）と、前記フリップフロップ（Ｆ６１）の出力信号を受信して反転された信号を発生するインバータ（Ｇ６８）と、前記インバータ（Ｇ６８）の出力端子と制御信号（ＷＣ１）を出力する端子との間に直列で連結されたインバータ（Ｇ６９）（Ｇ７０）と、前記インバータ（Ｇ６８）の出力端子と制御信号（ＷＣ２）を出力する端子との間に直列で連結されたインバータ（Ｇ７１）（Ｇ７２）で構成される。
【００８０】
図１４は図１０に図示された上／下部の分離部２１０、第１書き込みデータ入力信号発生部２５０、第１イネーブル信号発生部２６０、第２イネーブル信号発生部２７０及びＯＲゲート部２９０の詳細回路図である。
【００８１】
図１４で前記上／下部の分離部２１０はバンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信して反転された信号を出力するインバータ（Ｇ８２）と、前記書き込み命令信号（ＷＯ）と前記バンクアドレスの最大有効ビット信号（ＢＡ＜４＞）を受信するＮＡＮＤゲート（Ｇ８７）と、前記書き込み命令信号（ＷＯ）と前記インバータ（Ｇ８２）の出力信号を受信するＮＡＮＤゲート（Ｇ９１）で構成される。
【００８２】
第１書き込みデータ入力信号発生部２５０はテスト書き込み信号（ＴＷＤ０１２３）を受信して反転された信号を出力するインバータ（Ｇ７３）と、制御信号（ＤＡＭＯＤＥ）を受信して反転された信号を出力するインバータ（Ｇ７４）と、前記インバータ（Ｇ７３）の出力信号と前記インバータ（Ｇ７４）の出力信号と前記書き込みバッファーコントロール部２４０からの制御信号（ＷＣ１）及びクロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ６２）と、前記フリップフロップ（Ｆ６２）の出力信号と前記クロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ６３）と、前記フリップフロップ（Ｆ６３）の出力信号を受信して緩衝された信号を出力するバッファー（Ｇ７６）と、テスト書き込み信号（ＴＷＤ４５６７）を受信して反転された信号を出力するインバータ（Ｇ７５）と、前記インバータ（Ｇ７５）の出力信号と前記バッファー（Ｇ７６）の出力信号及び前記クロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ６４）と、前記フリップフロップ（Ｆ６４）の出力信号を受信して反転された信号を出力するインバータ（Ｇ７７）と、前記インバータ（Ｇ７７）の出力信号と前記インバータ（Ｇ７４）の出力信号及び制御信号（ｒｄ＿ｄｌｙ＜２＞）を受信するＮＡＮＤゲート（Ｇ７８）と、前記ＮＡＮＤゲート（Ｇ７８）の出力信号と前記クロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ６５）と、前記フリップフロップ（Ｆ６４）の出力信号と前記フリップフロップ（Ｆ６５）の出力信号を受信するＮＡＮＤゲート（Ｇ７９）と、前記ＮＡＮＤゲート（Ｇ７９）の出力信号を受信して書き込みデータ入力信号（ＷＤ４５６７＿ｔ＿Ｌ）を発生するインバータ（Ｇ８０）と、前記ＮＡＮＤゲート（Ｇ７９）の出力信号を受信して書き込みデータ入力信号（ＷＤ４５６７＿ｂ＿Ｌ）を発生するインバータ（Ｇ８１）と、前記フリップフロップ（Ｆ６２）の出力信号を受信して書き込みデータ入力信号（ＷＤ０１２３＿ｔ＿Ｌ）を発生するインバータ（Ｇ８３）と、前記フリップフロップ（Ｆ６２）の出力信号を受信して書き込みデータ入力信号（ＷＤ０１２３＿ｂ＿Ｌ）を発生するインバータ（Ｇ８４）を構成する。
【００８３】
前記第１イネーブル信号発生部２６０は前記第１ディスエーブルタイミング制御部２２０からのタイミング制御信号（ＤＷＯＥ＿ｔｂ）とリセットバー信号（Ｒｅｓｅｔ＿ｂ）及び上部書き込みクロック信号（Ｗ＿ｔｏｐ）を受信するＮＡＮＤゲート（Ｇ８５）と、制御信号（ＣＳ）を受信して反転された信号を出力するインバータ（Ｇ８６）と、前記インバータ（Ｇ８６）の出力信号の反転信号と前記上／下分離部２１０の前記ＮＡＮＤゲート（Ｇ８７）からの内部書き込み命令信号（ＷＯ＿ｔｂ）の反転信号と前記ＮＡＮＤゲート（Ｇ８５）の出力信号の反転信号を受信するＯＲゲート（Ｇ８８）と、前記ＯＲゲート（Ｇ８８）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ６６）と、前記フリップフロップ（Ｆ６６）の出力信号を受信して反転させて前記上部書き込みクロック信号（Ｗ＿ｔｏｐ）を発生するインバータ（Ｇ８９）で構成される。
【００８４】
前記第２イネーブル信号発生部２７０は前記第２ディスエーブルタイミング制御部２３０からタイミング制御信号（ＤＷＯＥ＿ｂｂ）とリセットバー信号（Ｒｅｓｅｔ＿ｂ）及び下部書き込みクロック信号（Ｗ＿ｂｏｔ）を受信するＮＡＮＤゲート（Ｇ９０）と、前記ＮＡＮＤゲート（Ｇ９０）の出力信号の反転信号と前記インバータ（Ｇ８６）の出力信号の反転信号及び前記上／下分離部２１０の前記ＮＡＮＤゲート（Ｇ９１）からの内部書き込み命令信号（ＷＯ＿ｂｂ）の反転信号を受信するＯＲゲート（Ｇ９２）と、前記ＯＲゲート（Ｇ９２）の出力信号と前記クロック信号（ｒｃｌｋ）を受信するフリップフロップ（Ｆ６７）と、前記フリップフロップ（Ｆ６７）の出力信号を受信して反転させて前記下部書き込みクロック信号（Ｗ＿ｂｏｔ）を発生するインバータ（Ｇ９４）で構成される。
【００８５】
前記ＯＲゲート部２９０は図１０に図示したように、前記第１イネーブル信号発生部２６０からの上部書き込みクロック信号（Ｗ＿ｔｏｐ）と前記第２イネーブル信号発生部２７０からの下部書き込イネーブル信号（Ｗ＿ｂｏｔ）を受信して第１書き込みクロック信号（Ｗ１）を発生するＯＲゲート２９０で構成される。また、前記ＯＲゲート部２９０は図１４に図示したように、前記第１イネーブル信号発生部２６０のフリップフロップ（Ｆ６６）の出力信号（／（Ｗ＿ｔｏｐ））と前記第２イネーブル信号発生部２７０のフリップフロップ（Ｆ６７）の出力信号（／（Ｗ＿ｂｏｔ））を受信し、Ｗ＿ｔｏｐとＷ＿ｂｏｔのＯＲを出力するＮＡＮＤゲート（Ｇ９３）で構成できる。
【００８６】
図１５は図１０に図示された第２書き込みデータ入力信号発生部２８０の詳細回路図であり、テスト書き込み信号（ＴＷＤ０１２３）を受信して反転された信号を出力するインバータ（Ｇ９６）と、制御信号（ＤＡＭＯＤＥ）を受信して反転された信号を出力するインバータ（Ｇ９７）と、前記インバータ（Ｇ９６）の出力信号と前記インバータ（Ｇ９７）の出力信号と前記書き込みバッファーコントロール部２４０から制御信号（ＷＣ２）及びクロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ６８）と、前記フリップフロップ（Ｆ６８）の出力信号と前記クロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ６９）と、前記フリップフロップ（Ｆ６９）の出力信号を受信して緩衝された信号を出力するバッファー（Ｇ９９）と、テスト書き込み信号（ＴＷＤ４５６７）を受信して反転された信号を出力するインバータ（Ｇ９８）と、前記インバータ（Ｇ９８）の出力信号と前記バッファー（Ｇ９９）の出力信号及び前記クロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ７０）と、前記フリップフロップ（Ｆ７０）の出力信号を受信して反転された信号を出力するインバータ（Ｇ１００）と、前記インバータ（Ｇ１００）の出力信号と前記インバータ（Ｇ９７）の出力信号及び前記制御信号（ｒｄ＿ｄｌｙ＜２＞）を受信するＮＡＮＤゲート（Ｇ１０１）と、前記ＮＡＮＤゲート（Ｇ１０１）の出力信号と前記クロック信号（ｓｃｌｋ）を受信するフリップフロップ（Ｆ７１）と、前記フリップフロップ（Ｆ７０）の出力信号と前記フリップフロップ（Ｆ７１）の出力信号を受信するＮＡＮＤゲート（Ｇ１０２）と、前記ＮＡＮＤゲート（Ｇ１０２）の出力信号を受信して書き込みデータ入力信号（ＷＤ４５６７＿ｔ＿Ｒ）を発生するインバータ（Ｇ１０３）と、前記ＮＡＮＤゲート（Ｇ１０２）の出力信号を受信して書き込みデータ入力信号（ＷＤ４５６７＿ｂ＿Ｒ）を発生するインバータ（Ｇ１０４）と、前記フリップフロップ（Ｆ６８）の出力信号を受信して書き込みデータ入力信号（ＷＤ０１２３＿ｔ＿Ｒ）を発生するインバータ（Ｇ１０５）と、前記フリップフロップ（Ｆ６８）の出力信号を受信して書き込みデータ入力信号（ＷＤ０１２３＿ｂ＿Ｒ）を発生するインバータ（Ｇ１０６）を構成する。
【００８７】
以上により、本発明の望ましい実施例の回路ブロック構成及び各回路ブロックの機能を、読み取りモードと書き込みモードの場合に分けて、論理回路レベルでの動作にブレークダウンして詳細に説明した。
本願の回路は同期式であり、周知のように、各回路の入出力信号は‘ドミノ’式に動作し、回路全体が設計上の狙い通り正常に動作するためには、所定のパスに沿った信号の伝搬遅延時間が各々所定の範囲に収まるようにタイミング設計をする必要がある。
これらの伝搬遅延時間は、最終的にはチップ上でのレイアウト設計で決まる配線容量に依存するので、「ポスト−レイアウト・シミュレーション（ｐｏｓｔ−ｌａｙｏｕｔ  ｓｉｍｕｌａｔｉｏｎ）」を実行した。
図１６は本発明による同期式ＤＲＡＭのインターフェースロジック回路部分を含むポスト−レイアウトシミュレーションの結果を表した動作タイミング図である。
上記の伝播遅延時間が各々所定の設計範囲に収まっており、その結果、‘Ｒ３＿ｔｏｐ’以下の信号が設計上の狙いどおり選択的に発生できることが確認できた。
【００８８】
図１６に図示されたように、下部書き込みクロック信号（Ｗ＿ｂｏｔ）が’ハイ’になる時、第１書き込みクロック信号（Ｗ１）が’ハイ’になってＤＬＬ部２０でクロック信号（Ｗ２）を作るようになって、このクロック信号（Ｗ２）は前記Ｉ／Ｏ部３０でバッファリングされて下部書き込み選択信号（Ｗ３＿ｂｏｔ）のみをクロック信号として動作するようにし、上部書き込み選択信号（Ｗ３＿ｔｏｐ）は続いて’ハイ’にディスエーブルさせることをわかることができる。
【００８９】
そして、下部読み取りクロック信号（Ｒ＿ｂｏｔ）が’ハイ’にイネーブルされた場合にも直ちに第１読み取りクロック信号（Ｒ１）が’ハイ’になってＤＬＬ部２０でクロック信号（Ｒ２）を作るようになって、このクロック信号（Ｒ２）は前記Ｉ／Ｏ部３０でもバッファリングされて下部読み取り選択信号（Ｒ３＿ｂｏｔ）のみをクロック信号として動作するようにし、上部読み取り選択信号（Ｒ３＿ｔｏｐ）は続いて’ハイ’にディスエーブルさせることをわかることができる。
【００９０】
ここで、前記下部書き込み選択信号（Ｗ３＿ｂｏｔ）及び前記下部読み取り選択信号（Ｒ３＿ｂｏｔ）により下部直／並列シフト部５０が動作し、前記上部書き込み選択信号（Ｗ３＿ｔｏｐ）及び前記上部読み取り選択信号（Ｒ３＿ｔｏｐ）により上部直／並列シフト部５０が動作する。
これらの４種の選択信号（Ｗ３＿ｂｏｔ）、（Ｒ３＿ｂｏｔ）、（Ｗ３＿ｔｏｐ）、（Ｒ３＿ｔｏｐ）は選択されていない場合は‘ハイ’に固定され、対応する上下部の直／並列シフト部４０、５０は非選択状態となり、（ダイナミック）動作をしないので消費電力が抑えられる。
【００９１】
本発明の実施例は望ましい例示の目的のために開示されたものであり、当業者ならば本発明の技術的範囲内で多様な修正、変更、付加などが可能である。このような修正変更などは本発明の特許請求範囲に属するものである。
【００９２】
【発明の効果】
以上説明したように、本発明による低電力型同期式ＤＲＡＭは受信されたバンクアドレスによって上部及び下部直列／並列シフトブロックが各々独立的に動作するように制御することにより、約５０ｍＡ程度の電流を減らすことができることをシミュレーションを通じて検証したわけであり、これによる収率の向上にも大きい利点がある。
【００９３】
また、従来技術ではコラム命令のうちいかなる命令が印加されても常に３サイクルの間はクロック信号（ｔｃｌｋ）が動作するようになっていた方式を、本発明では必ずクロック信号（ｔｃｌｋ）を必要とする読み取り命令とカレントコントロール命令のみでクロック信号（ｔｃｌｋ）がイネーブルされるようにすることにより、付随的な電流の消耗も減らすことができる。
【図面の簡単な説明】
【００９４】
【図１】  従来技術による同期式ＤＲＡＭのブロック構成図である。
【図２】  本発明による同期式ＤＲＡＭのブロック構成図である。
【図３】  図２に図示されたインターフェースロジック回路部のブロック図であり、カレントコントロール命令と読み取り命令により動作される経路を図示したブロック図である。
【図４】  図３に図示された第１上／下分離部１１０の詳細回路図である。
【図５】  図３に図示された第２上／下分離部１２０の詳細回路図である。
【図６】  図３に図示された第１イネーブル信号発生部１３０、第２イネーブル信号発生部１４０及びＯＲゲート部１８０の詳細回路図である。
【図７】  図３に図示された第１ディスエーブルタイミング制御部１５０の詳細回路図である。
【図８】  図３に図示された第２ディスエーブルタイミング制御部１６０の詳細回路図である。
【図９】  図３に図示された出力ドライバーイネーブルタイミング制御部１７０の詳細回路図である。
【図１０】  図２に図示されたインターフェースロジック回路部のブロック図であり、書き込み命令により動作される経路を図示したブロック図である。
【図１１】  図１０に図示された第１ディスエーブルタイミング制御部２２０の詳細回路図である。
【図１２】  図１０に図示された第２ディスエーブルタイミング制御部２３０の詳細回路図である。
【図１３】  図１０に図示された書き込みバッファーコントロール部２４０の詳細回路図である。
【図１４】  図１０に図示された上／下部の分離部２１０、第１書き込みデータ入力信号発生部２５０、第１イネーブル信号発生部２６０及び第２イネーブル信号発生部２７０の詳細回路図である。
【図１５】  図１０に図示された第２書き込みデータ入力信号発生部２８０の詳細回路図である。
【図１６】  本発明による同期式ＤＲＡＭのインターフェースロジック回路によるポスト−レイアウトシミュレーション結果を表した動作タイミング図である。
【００９５】
【符号の説明】
１０  インターフェースロジック回路部
２０  ＤＬＬ部
３０  Ｉ／Ｏ部
４０  上部直／並列シフト部
５０  下部直／並列シフト部
６０  上部メモリーバンク部
７０  下部メモリーバンク部
１１０  第１上／下部の分離部
１２０  第２上／下部の分離部
１３０  第１イネーブル信号発生部
１４０  第２イネーブル信号発生部
１５０  第１ディスエーブルタイミング制御部
１６０  第２ディスエーブルタイミング制御部
１７０  出力ドライバーイネーブルタイミング制御部
２１０  上／下部の分離部
２２０  第１ディスエーブルタイミング制御部
２３０  第２ディスエーブルタイミング制御部
２４０  書き込みバッファーコントロール部
２５０  第１書き込みデータ入力信号発生部
２６０  第１イネーブル信号発生部
２７０  第２イネーブル信号発生部
２８０  第２書き込みデータ入力信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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