(57)【特許請求の範囲】
【請求項１】
シリコンである基板上にシリコン酸化膜であるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンである半導体層または前記半導体層と導体層の積層体を形成する工程と、
前記半導体層に不純物を拡散させる工程と、
前記半導体層または前記半導体層と導体層の積層体をエッチングにより加工して、所定のパターンのゲート電極を形成する工程と、
前記ゲート電極の上面と側面および前記基板を被覆し、前記ゲート電極からの前記不純物の外方拡散を前記ゲート電極が空乏化しない程度に抑制し、ＣＶＤ（化学気相成長）法により形成したシリコン窒化膜より応力が小さく、２分子層の膜厚のシリコン窒化膜、シリコン酸窒化膜、または、シリコン酸化膜とシリコン窒化膜の積層膜である第１の絶縁膜を、原子層レベルで膜厚が制御される堆積手法により形成する工程と、
前記第１の絶縁膜上にシリコン酸化膜である第２の絶縁膜を形成する工程と、
前記第１および第２の絶縁膜を介して前記基板に不純物を導入し、前記ゲート電極に自己整合的にソース／ドレイン拡散層を形成する工程と、
前記第２の絶縁膜上に、前記ゲート電極と前記基板との段差を解消する層間絶縁膜を形成する工程とを有する
半導体装置の製造方法。
【請求項２】
前記堆積手法としてＡＬＤ法（atomic layer deposition)を用いる
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜の形成後、前記ソース／ドレイン拡散層を形成する工程において、ソース／ドレイン拡散層のエクステンション部を形成し、
前記エクステンション部の形成後、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜のエッチバックを行い、前記ゲート電極の側面のみに前記第３の絶縁膜を残し、前記第３の絶縁膜からなるゲートサイドウォールスペーサーを形成する工程と、
前記第１および第２の絶縁膜を介して前記半導体基板に不純物を導入し、前記ゲートサイドウォールスペーサーに自己整合的にソース／ドレイン拡散層を形成する工程とをさらに有する
請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体層としてシリコン含有層を形成し、
前記ソース／ドレイン拡散層を形成後、前記ソース／ドレイン拡散層上および前記ゲート電極上の前記第１および第２の絶縁膜を除去する工程と、
前記ソース／ドレイン拡散層上および前記ゲート電極上に金属シリサイド層を形成する工程とを有する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記基板として、シリコン基板上にシリコン酸化膜を介してシリコン活性層が形成されたＳＯＩ（silicon on insulatorまたはsemiconductor on insulator）基板を用い、前記ソース／ドレイン拡散層を前記シリコン活性層に形成する
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、不純物が高濃度にドープされたゲート電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化により、スケーリング則に従って３年で２倍の集積度の向上がなされている。それに伴い、半導体装置の高速化・低消費電力化が達成され続けている。半導体素子の微細化は、トランジスタについては、ゲート電極サイズの微細化やゲート絶縁膜の薄膜化によって達成される。
【０００３】
あるいは、トランジスタのチャネル形成領域またはその近傍の不純物プロファイルを精度良く制御し、浅い接合を形成することによっても、トランジスタの微細化が達成される。トランジスタの微細化によって、トランジスタの駆動能力の向上や寄生容量の低減等が図られている。
【０００４】
従来、ゲート電極には不純物を高濃度にドープしたポリシリコンが多用されている。図５は、ドープトポリシリコンからなるゲート電極の断面図である。図５に示すように、シリコン基板２１が素子分離領域２２によって素子形成領域に分離されている。素子形成領域のシリコン基板２１上にゲート絶縁膜２３を介してゲート電極２４が形成されている。ゲート電極２４およびシリコン基板２１上に層間絶縁膜２５として、例えばシリコン酸化膜が形成されている。
【０００５】
図６は、図５のゲート電極２４部分の拡大図である。半導体素子の形成工程では、種々の熱処理が行われる。例えば、ホウ素（Ｂ）をドープしたｐ+ 型ポリシリコンをゲート電極２４として用いた場合、ゲート電極２４にホウ素をドープした後に行われる熱処理の条件によっては、ゲート電極２４中のホウ素が層間絶縁膜２５であるシリコン酸化膜等に析出し（ホウ素析出部分２６）、かつホウ素が比較的速くシリコン酸化膜中を拡散していく（ホウ素拡散径路２７）。
【０００６】
熱処理に応じてゲート電極２４から層間絶縁膜２５へ不純物が拡散すると、層間絶縁膜２５との界面近傍のゲート電極２４で空乏化が起こる。これにより、トランジスタの駆動能力が低下したり、仕事関数（トランジスタ閾値）が変動したりする。
【０００７】
ゲート電極の微細化に伴い、上記のようなドープトポリシリコンゲート電極における不純物の外方拡散の問題は、より顕著となる傾向がある。ゲート電極を微細化すると、ゲート電極のアスペクト比が増大する。これにより、ゲート電極中の不純物がゲート電極の側面から絶縁膜に拡散する量が大きくなる。その結果、デバイス性能の低下やばらつきを抑制するのが、より困難となる。
【０００８】
ゲ−ト電極の側面からの不純物の拡散は、単層のｐ+ 型ポリシリコンをゲート電極に用いる場合だけでなく、ｐ+ 型ポリシリコン上に高融点金属シリサイド層が形成されたポリサイド構造のゲート電極や、ｐ+ 型ポリシリコン上にバリアメタルを介して高融点金属等のメタル層が形成されたポリメタル構造のゲート電極でも観察される。
【０００９】
同じ組成（ＳｉＯ2 ）で表されるシリコン酸化膜であっても、ゲート酸化膜に比較して層間絶縁膜は緻密性が低く、一般に、ホウ素の拡散係数は層間絶縁膜中の方がゲート酸化膜中よりも大きい。したがって、ｐ+ 型ポリシリコンゲート電極中のホウ素の濃度は、特に層間絶縁膜のシリコン酸化膜との界面近傍で低下しやすい。
【００１０】
この場合、ゲート電極の表面あるいは側面近傍ではポリシリコンが空乏化したり、空乏化によりｐ+ 型ポリシリコンの仕事関数が局所的に変動したりする。これにより、ｐ+ 型ポリシリコンをゲート電極に用いたトランジスタにおいて、閾値Ｖthのばらつきを始めとして、各特性のばらつきが増大する。
【００１１】
一方、リン（Ｐ）をドープしたｎ+ 型ポリシリコンゲート電極の場合には、熱処理によってゲート電極中のリン原子がシリコン酸化膜との界面にパイルアップ（pile up)する。したがって、この場合にも、ポリシリコンとシリコン酸化膜の界面近傍でポリシリコン中の不純物濃度が減少する。
【００１２】
上記のうち、特にゲート電極側面からの不純物の抜け量は、各ゲート電極パターンのゲート長Ｌg やゲート幅Ｗg に依存して変化する。したがって、ＬＳＩ全体で一様に制御することができない。ゲート電極からの不純物の抜け量は、ゲート電極の微細化につれて相対的に大きくなる。特に、０．１μｍ以下の微細ゲート長では不純物の抜けによるゲート電極の空乏化が支配的となり、ゲート電極を微細化してもトランジスタの電流駆動能力が向上しなくなってしまう（村上他、信学技報  SDM 2001-48 PP. 25参照）。
【００１３】
特開平１０−３０３４１０号公報には、ゲート電極中の不純物の外方拡散を抑制する方法として、ゲート電極全体をキャッピング層により被覆する方法が提案されている。図７は、この公報に開示されているゲート電極構造を示す。
【００１４】
図７の構造は、図５に示すゲート電極２４にキャッピング層として、シリコン窒化膜２８（Ｓｉ3 Ｎ4 膜）およびシリコン窒化膜からなるサイドウォールスペーサー２９を設けたものである。シリコン窒化膜２８およびサイドウォールスペーサー２９は、低圧化学気相成長（ＬＰ−ＣＶＤ）等により形成される。この方法によれば、ゲート電極の上面および側面からの不純物の抜けを効果的に抑制できる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記の特開平１０−３０３４１０号公報に開示された構造および方法では、ゲート電極全体を比較的厚いシリコン窒化膜でキャッピングすることから、以下のような問題が起こり、次世代の微細デバイスすべてに適用するのは難しい。
【００１６】
比較的厚いシリコン窒化膜によりゲート電極をキャッピングした場合、ゲート電極の微細化に伴い、シリコン窒化膜の応力が相対的に大きくなる。この応力の影響で、場合によってはゲート電極の剥離や、ゲート絶縁膜の界面準位の増大等が生じる。
【００１７】
また、シリコン窒化膜でゲート電極をキャッピングするには、全面にシリコン窒化膜を形成した後、ゲート電極を被覆するシリコン窒化膜のみ残し、ドライエッチングによりシリコン窒化膜を除去する。このエッチングでは、下地のシリコン基板をストッパーとして異方性加工が行われる。
【００１８】
シリコンに対する窒化シリコンのエッチング選択比は原理的に大きくすることが難しいため、シリコン窒化膜のエッチング時に下地のシリコンのエッチングを完全に防止することはできない。近年、接合容量を大幅に低減できるトランジスタとして、ＳＯＩ構造のトランジスタが製造されている。
【００１９】
薄膜のシリコン活性層を有するＳＯＩ上に、上記の特開平１０−３０３４１０号公報記載のゲート電極を形成すると、シリコン窒化膜にドライエッチングを行ってキャッピング層を加工する工程で、下地の薄膜シリコン活性層が消失したり、許容できない程度にエッチングされたりする。したがって、上記の従来の方法は、ＳＯＩ構造のデバイスへの適用が困難である。
【００２０】
さらに、上記の特開平１０−３０３４１０号公報記載の構造および方法によれば、ゲート電極の側面をシリコン窒化膜により完全に被覆するために、ゲート電極と不純物拡散層の間の実効的な誘電率を増大させることになる。この結果、両者間のFringe容量に起因する寄生容量が増大する。
【００２１】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、ゲート電極を被覆する絶縁膜の応力を低減し、ゲート電極からの不純物の外方拡散を抑制し、かつ下地の半導体層の消失を防止して、デバイス性能を向上させることができる半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、
シリコンである基板上にシリコン酸化膜であるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンである半導体層または前記半導体層と導体層の積層体を形成する工程と、前記半導体層に不純物を拡散させる工程と、前記半導体層または前記半導体層と導体層の積層体をエッチングにより加工して、所定のパターンのゲート電極を形成する工程と、前記ゲート電極の上面と側面および前記基板を被覆し、前記ゲート電極からの前記不純物の外方拡散を前記ゲート電極が空乏化しない程度に抑制し、ＣＶＤ（化学気相成長）法により形成したシリコン窒化膜より応力が小さく、２分子層の膜厚のシリコン窒化膜、シリコン酸窒化膜、または、シリコン酸化膜とシリコン窒化膜の積層膜である第１の絶縁膜を、原子層レベルで膜厚が制御される堆積手法、好適にはＡＬＤ法により形成する工程と、前記第１の絶縁膜上にシリコン酸化膜である第２の絶縁膜を形成する工程と、前記第１および第２の絶縁膜を介して前記基板に不純物を導入し、前記ゲート電極に自己整合的にソース／ドレイン拡散層を形成する工程と、前記第２の絶縁膜上に、前記ゲート電極と前記基板との段差を解消する層間絶縁膜を形成する工程とを有することを特徴とする。
【００２３】
好適には、前記第２の絶縁膜の形成後、前記ソース／ドレイン拡散層を形成する工程において、ソース／ドレイン拡散層のエクステンション部を形成し、前記エクステンション部の形成後、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜のエッチバックを行い、前記ゲート電極の側面のみに前記第３の絶縁膜を残し、前記第３の絶縁膜からなるゲートサイドウォールスペーサーを形成する工程と、前記第１および第２の絶縁膜を介して前記基板に不純物を導入し、前記ゲートサイドウォールスペーサーに自己整合的にソース／ドレイン拡散層を形成する工程とをさらに有する。
【００２４】
好適には、前記半導体層としてシリコン含有層を形成し、前記ソース／ドレイン拡散層を形成後、前記ソース／ドレイン拡散層上および前記ゲート電極上の前記第１および第２の絶縁膜を除去する工程と、前記ソース／ドレイン拡散層上および前記ゲート電極上に金属シリサイド層を形成する工程とを有する。
好適には、前記基板として、シリコン基板上にシリコン酸化膜を介してシリコン活性層が形成されたＳＯＩ基板を用い、前記ソース／ドレイン拡散層を前記シリコン活性層に形成する。
【００２５】
これにより、絶縁膜の応力がゲート電極に与える影響を低減し、かつゲート電極から層間絶縁膜への不純物の外方拡散を抑制することが可能となる。ＡＬＤ法等によれば、原子層あるいは分子層レベルで膜厚を制御することが可能であり、例えば２分子層程度の極めて薄い絶縁膜を形成できる。したがって、ＡＬＤ法によりゲート電極の表面に例えばシリコン窒化膜を形成した場合、ＣＶＤ法等によりシリコン窒化膜を形成した場合に比較して、シリコン窒化膜の応力の影響を低減できる。
【００２６】
また、本発明においてゲートサイドウォールスペーサーを形成する場合、第３の絶縁膜にエッチングを行う際に第２の絶縁膜がエッチングストッパー層となる。第２の絶縁膜として、第３の絶縁膜に対するエッチング選択比が十分に小さいものを用いることにより、半導体基板等の下地の損傷が防止される。したがって本発明は、薄膜のシリコン活性層にソース／ドレイン拡散層が形成されるＳＯＩ構造のトランジスタに特に好適である。
【００２７】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。図１（ａ）〜図４（ｈ）は本実施形態の半導体装置の製造方法の製造工程を示す断面図である。本実施形態は、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）の製造工程を示す。
【００２８】
まず、図１（ａ）に示すように、ＳＯＩ基板１に素子分離領域２を形成する。ＳＯＩ基板１はシリコン基板３上に埋め込み酸化膜４を介してシリコン活性層５を有し、例えばＳＩＭＯＸ法（separation by implanted oxygen）等の公知の方法によって作製される。ＳＩＭＯＸ法によれば厚さ５０ｎｍ以下、例えば４２ｎｍ程度のシリコン活性層５を、厚さのばらつきを抑えて形成できる。
【００２９】
素子分離領域２は、例えばＳＴＩ法（shallow trench isolation）により形成する。ＳＴＩ法では、埋め込み酸化膜４に達する溝（トレンチ）をシリコン活性層５に形成し、溝内を含む全面にＣＶＤによりシリコン酸化膜を堆積する。その後、化学機械研磨（ＣＭＰ；chemical mechanical polishing)を行い、溝内のみシリコン酸化膜が残るように、シリコン活性層５上のシリコン酸化膜を除去する。あるいは、シリコン活性層５にＬＯＣＯＳ法（local oxidation of silicon）により素子分離領域２を形成することもできる。シリコン活性層５の表面に、例えば熱酸化等によりゲート酸化膜６を形成する。
【００３０】
次に、図１（ｂ）に示すように、ゲート酸化膜６上にゲート電極７を形成する。ゲート電極７を形成するには、まず、全面にＣＶＤによりポリシリコン膜を例えば厚さ１５０ｎｍで形成する。ポリシリコン膜にｎ型不純物としてリン（Ｐ）をイオン注入してから、リソグラフィ工程によりポリシリコン膜上にゲート電極パターンでレジストを形成する。
【００３１】
レジストをマスクとしてポリシリコン膜にドライエッチングを行うことにより、ゲート電極７が形成される。このドライエッチングは、例えばＥＣＲ（electron cyclotron resonance）型エッチング装置を用いて行う。エッチング条件は例えば、マイクロ波出力を４００Ｗ、高周波出力を２５Ｗ、ＨＢｒガス流量を９５ｓｃｃｍ、Ｃｌ2 ガス流量を１５ｓｃｃｍ、温度を２０℃、圧力を０．５Ｐａとする。
【００３２】
次に、図１（ｃ）に示すように、ＡＬＤ法によりシリコン窒化膜８を、例えば厚さ０．４ｎｍ（２分子層程度）堆積する。このＡＬＤでは、温度３７５℃でＳｉＣｌ4 を３０秒供給してから（exposure）、６０秒排気（evacuate）し、次に、温度５５０℃でＮＨ3 を３０秒供給してから、６０秒排気する。上記のＳｉＣｌ4 の供給および排気と、ＮＨ3 の供給および排気を合わせて１サイクルとし、これを５サイクル繰り返す。
【００３３】
さらに、シリコン窒化膜８上にチャネリング防止用の薄膜のシリコン酸化膜９を、例えば厚さ１０ｎｍ堆積する。シリコン酸化膜９は、従来のチャネリング防止用の酸化膜と同様に、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料に用いたＣＶＤにより形成できる。
【００３４】
次に、図２（ｄ）に示すように、ゲート電極７に対して自己整合的にｎ型不純物をイオン注入する。これにより、ソース／ドレインのエクステンション部１０が形成される。このイオン注入の条件は、例えばｎ型不純物のイオン種をＡｓ+、加速電圧を２．５ｋｅＶ、ドーズ量を１．８×１０15ａｔｏｍｓ／ｃｍ2 、注入角を０°とする。
【００３５】
次に、図２（ｅ）に示すように、ゲート電極７の側面にシリコン窒化膜８およびシリコン酸化膜９を介して、ゲートサイドウォールスペーサー１１を形成する。ゲートサイドウォールスペーサー１１は、全面にシリコン窒化膜を堆積してから、異方性加工のエッチバックを行って形成する。シリコン窒化膜のエッチバックにおいては、シリコン酸化膜９がエッチングストッパー層となり、エッチングによる下地の損傷が防止される。
【００３６】
シリコン窒化膜の堆積は、例えば縦型ＣＶＤ装置を用いて、温度７６０℃、圧力５３Ｐａ、ＳｉＨ2 Ｃｌ2 ガス流量９０ｓｃｃｍ、ＮＨ3 ガス流量６００ｓｃｃｍ、Ｎ2 ガス流量５００ｓｃｃｍの条件で行う。
シリコン窒化膜のエッチバックには、例えばマグネトロン型エッチング装置を用い、エッチングの条件は高周波出力を１０００Ｗ、ＣＨＦ3 ガス流量を４５ｓｃｃｍ、温度を２０℃、圧力を２．７Ｐａとする。
【００３７】
次に、図３（ｆ）に示すように、ゲートサイドウォールスペーサー１１に対して自己整合的に、ｎ型不純物として例えばリン（Ｐ）をイオン注入する。これにより、ソース／ドレイン拡散層１２が形成される。
続いて、ゲート電極７、エクステンション部１０およびソース／ドレイン拡散層１２に導入された不純物を拡散させ、これらの部分を活性化するための熱処理を行う。この熱処理は例えば１０００℃、１０秒のＮ2 ガス雰囲気中でのＲＴＡ（rapid thermal annealing)処理とする。
【００３８】
熱処理後、ゲート電極７上およびソース／ドレイン拡散層１２上のシリコン酸化膜９を、フッ酸を用いたウェットエッチングにより除去する。また、ゲート電極７上およびソース／ドレイン拡散層１２上のシリコン窒化膜８は、ＡＬＤ法により形成された非常に薄い膜であるため、フッ酸を用いたウェットエッチングで除去できる。シリコン酸化膜のエッチングを抑え、シリコン窒化膜８を選択的に除去する場合には、例えばリン酸を用いたウェットエッチングを行う。
【００３９】
次に、図３（ｇ）に示すように、ゲート電極７上およびソース／ドレイン拡散層１２上に自己整合的に、高融点金属シリサイド層として例えばコバルトシリサイド層（ＣｏＳｉ2 層）１３を形成する。コバルトシリサイド層１３は、全面に例えばスパッタリングによりコバルト層を形成してから、熱処理を行ってゲート電極のポリシリコンおよびソース／ドレイン拡散層１２のシリコンと反応させることにより形成される。その後、未反応のコバルト層を除去する。
【００４０】
次に、図４（ｈ）に示すように、全面に層間絶縁膜１４として例えばシリコン酸化膜を、ＣＶＤにより形成する。ソース／ドレイン拡散層１２上の層間絶縁膜１４にコンタクトホール１５を形成し、コンタクトホール１５内に例えばタングステン等のメタルからなるプラグ１６を形成する。その後、プラグ１６に接続するように、層間絶縁膜１４上に配線１７を形成する。以上の工程により、ｎＭＯＳが形成される。
【００４１】
上記の本発明の実施形態の半導体装置の製造方法によれば、ゲート電極を極めて薄いＡＬＤ膜（シリコン窒化膜８）で被覆してから、チャネリング防止用の薄膜のシリコン酸化膜９を形成する。これにより、ゲート電極からの不純物の外方拡散が抑制され、ゲート電極７と層間絶縁膜１４との界面近傍でゲート電極７の不純物濃度が局所的に低下するのが防止される。
【００４２】
また、ゲート電極のキャッピング層として比較的厚膜のシリコン窒化膜をＣＶＤにより形成する場合（従来の方法）に比較して、シリコン窒化膜の応力がゲート電極に与える影響を大幅に低減できる。したがって、ゲート電極を微細化しても、スケーリング則に従ってデバイス性能を向上させることができる。
【００４３】
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。上記の実施形態では、ＡＬＤ法によりシリコン窒化膜８を形成するが、シリコン窒化膜以外の絶縁膜、例えばシリコン酸化窒化膜（ＳｉＯＮ膜）をＡＬＤ法により形成してもよい。あるいは、ＡＬＤ法により多層構造の絶縁膜、例えばシリコン酸化膜とシリコン窒化膜の積層膜を形成してもよい。
【００４４】
また、コバルトシリサイド層１３はタングステンシリサイド層やチタンシリサイド層等、他の高融点金属シリサイド層に変更できる。上記の実施形態では、ポリシリコン膜上にコバルトシリサイド層１３を形成し、２層構造のポリサイドゲート電極を形成するが、例えばタングステンシリサイド層等のシリサイド単層のゲート電極を形成してもよい。
【００４５】
あるいは、タングステン等のメタル層がポリシリコン膜上にバリアメタルを介して形成された、ポリメタル構造のゲート電極を形成してもよい。これらの構造のゲート電極をＡＬＤ膜（シリコン窒化膜）により被覆した場合も、ゲート電極からの不純物の外方拡散が防止される。
【００４６】
また、上記の実施形態ではＳＯＩ基板にトランジスタを形成するが、バルクのシリコン基板に形成されるデバイスに本発明を適用することもできる。上記の実施形態ではｎＭＯＳの形成例を示したが、ｐＭＯＳに本発明を適用することもできる。
【００４７】
ゲート電極となるポリシリコン膜に不純物をイオン注入する工程において、レジストをマスクとしてｐＭＯＳ形成領域にｐ型不純物を、ｎＭＯＳ形成領域にｎ型不純物を、それぞれ打ち分けて導入すれば、本発明をＣＭＯＳの形成に適用することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】
本発明の半導体装置の製造方法によれば、ゲート電極を被覆する絶縁膜の応力を低減し、ゲート電極からの不純物の外方拡散を抑制し、かつ下地の半導体層の消失を防止して、デバイス性能を向上させることができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図２】図２（ｄ）および（ｅ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図１（ｃ）に続く工程を示す。
【図３】図３（ｆ）および（ｇ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図２（ｅ）に続く工程を示す。
【図４】図４（ｈ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図３（ｇ）に続く工程を示す。
【図５】図５は従来の半導体装置の断面図である。
【図６】図６は図５のゲート電極部分の拡大図であり、熱処理による不純物の外方拡散を示す。
【図７】図７は従来の半導体装置の断面図である。
【符号の説明】
１…ＳＯＩ基板、２…素子分離領域、３…シリコン基板、４…埋め込み酸化膜、５…シリコン活性層、６…ゲート酸化膜、７…ゲート電極、８…シリコン窒化膜、９…シリコン酸化膜、１０…エクステンション部、１１…ゲートサイドウォールスペーサー、１２…ソース／ドレイン拡散層、１３…コバルトシリサイド層、１４…層間絶縁膜、１５…コンタクトホール、１６…プラグ、１７…配線、２１…シリコン基板、２２…素子分離領域、２３…ゲート絶縁膜、２４…ゲート電極、２５…層間絶縁膜、２６…ホウ素析出部分、２７…ホウ素拡散径路、２８…シリコン窒化膜、２９…サイドウォールスペーサー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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