(57)【特許請求の範囲】
【請求項１】
半導体基板上に、Ｓｉ−Ｈ結合を含むシリケートグラスからなる層間絶縁膜を堆積する工程と、
前記層間絶縁膜の上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜を部分的にエッチングし、該レジストパターンの開口部分にビアホールを形成する工程と、
基板温度を５０℃以上１５０℃以下とし、前記レジストパターンを、該レジストパターンをアッシング可能なプラズマ中でアッシング処理する工程と、
前記ビアホール内に導電層を形成する工程と
を含む半導体装置の製造方法。
【請求項２】
前記レジストパターンをアッシング可能なプラズマが、酸素プラズマである請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜を堆積する工程において、比誘電率が３．５以下になるようにＳｉ−Ｈ結合を含有するシリケートグラスを堆積する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アッシング処理する工程において、前記基板表面上の空間に、基板表面の法線方向の成分を有する高周波電界を発生させて、プラズマ中で処理する請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜を堆積する工程において堆積されるシリケートグラスが、Ｓｉ−Ｈ結合の他にＳｉ−Ｆ結合を含む請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜を堆積する工程において、比誘電率が３．０以下になるようにＳｉ−Ｈ結合を含有するシリケートグラスを堆積する請求項５に記載の半導体装置の製造方法。
【請求項７】
表面の一部に導電性領域が表出した基板の該表面上に、Ｓｉ−Ｈ結合を含むシリケートグラスからなる層間絶縁膜を堆積する工程と、
前記層間絶縁膜の上に、前記導電性領域の一部と重なる位置に開口を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜を部分的にエッチングし、該レジストパターンの開口部分にビアホールを形成する工程と、
基板温度を５０℃以上１５０℃以下とし、前記レジストパターンを該レジストパターンをアッシング可能なプラズマ中でアッシング処理する工程と、
前記層間絶縁膜の上に、前記ビアホールを介して前記導電性領域に電気的に接続された配線を形成する工程と
を含む多層配線の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線の作製方法に関し、特に半導体集積回路装置に用いられる多層配線の作製方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の集積度の向上により、配線間隔がますます狭くなってきている。配線間隔が狭くなると、配線間の寄生容量の増加により、応答速度が低下し、消費電力が増加する。寄生容量の増加を抑制するためには、層間絶縁膜の比誘電率を低下させることが効果的である。
【０００３】
絶縁膜の比誘電率を下げる方法として、フッ素をドープしたシリケートグラス膜を使用する方法が提案されている。フッ素ドープシリケートグラス膜を用いることにより、層間絶縁膜の比誘電率を３．３〜３．６程度まで下げることができる。
【０００４】
また、被膜形成用の塗布液をスピン塗布して絶縁膜を形成する塗布法により、焼成後のシリケートグラス膜を多量のＳｉ−Ｈ結合を持つ組成とすることができる。多量のＳｉ−Ｈ結合を含有させることにより、比誘電率を２．８〜３．４程度まで下げることが可能になる。
【０００５】
【発明が解決しようとする課題】
層間絶縁膜の比誘電率を下げるために、シリケートグラス膜中にＳｉ−Ｈ結合を多量に含有させることが有効であるが、Ｓｉ−Ｈ結合は熱安定性や耐プラズマ性が低い。このため、Ｓｉ−Ｈ結合は、酸化されてＳｉ−ＯＨ結合に変化し易い。Ｓｉ−ＯＨ結合が表面に現れたシリケートグラス膜は水分を吸着し易い。シリケートグラス膜表面に水分が吸着されると、比誘電率を上げてしまうのみならず、層間絶縁膜に形成したビアホールの内壁に水分が吸着され、層間コンタクト抵抗の上昇の原因になる。
【０００６】
本発明の目的は、比誘電率の小さい層間絶縁膜を用い、かつ層間コンタクト抵抗の増加を防止することが可能な多層配線の作製方法を提供することである。
【０００７】
本発明の一観点によると、半導体基板上に、Ｓｉ−Ｈ結合を含むシリケートグラスからなる層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に、レジストパターンを形成する工程と、前記レジストパターンをマスクとして前記層間絶縁膜を部分的にエッチングし、該レジストパターンの開口部分にビアホールを形成する工程と、基板温度を５０℃以上１５０℃以下とし、前記レジストパターンを、該レジストパターンをアッシング可能なプラズマ中でアッシング処理する工程と、前記ビアホール内に導電層を形成する工程とを含む半導体装置の製造方法が提供される。
【０００８】
本発明の他の観点によると、表面の一部に導電性領域が表出した基板の該表面上に、Ｓｉ−Ｈ結合を含むシリケートグラスからなる層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に、前記導電性領域の一部と重なる位置に開口を有するレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記層間絶縁膜を部分的にエッチングし、該レジストパターンの開口部分にビアホールを形成する工程と、基板温度を５０℃以上１５０℃以下とし、前記レジストパターンを該レジストパターンをアッシング可能なプラズマ中でアッシング処理する工程と、前記層間絶縁膜の上に、前記ビアホールを介して前記導電性領域に電気的に接続された配線を形成する工程とを含む多層配線の作製方法が提供される。
【０００９】
レジストパターンのアッシング時の基板温度を１５０℃以下としているため、シリケートグラスからなる層間絶縁膜中のＳｉ−Ｈ結合部分の酸化を抑制することができる。アッシング後も多くのＳｉ−Ｈ結合が残るため、シリケートグラスの低誘電率を保ち、かつ表面の撥水性を維持することができる。ビアホール内に露出したシリケートグラス表面に水分が吸着されにくいため、安定して上下配線の接続を行うことが可能になる。
【００１０】
【発明の実施の形態】
図１Ａ〜１Ｃを参照して、本発明の実施例による多層配線の作製方法を説明する。
【００１１】
図１Ａに示すように、シリコン基板１の表面上に、例えば熱酸化等によりＳｉＯ2 膜２を形成する。ＳｉＯ2 膜２の表面上に、厚さ５０ｎｍのＴｉＮ膜３ａ、厚さ２００ｎｍのＡｌ膜３ｂ、厚さ５０ｎｍのＴｉＮ膜３ｃの３層構造の１層目配線３を形成する。ＴｉＮ膜３ａ及び３ｃの堆積は、例えばＴｉのターゲットをＡｒとＮ2 の混合雰囲気中で反応性スパッタリングすることにより行う。Ａｌ膜３ｂの堆積は、例えばＡｌのターゲットをＡｒ雰囲気中でスパッタリングすることにより行う。３層構造のパターニングは、所定のレジストパターンをマスクとし、Ｃｌ2 とＢＣｌ3 を用いた反応性イオンエッチング（ＲＩＥ）により行う。下層のＴｉＮ膜３ａは、１層目配線３とＳｉＯ2 膜２との密着性を高めるための層である。上層のＴｉＮ膜３ｃは、Ａｌ膜３ｂのエレクトロマイグレーション耐性を高めるための層であり、露光時の反射防止膜としても作用する。
【００１２】
配線３を覆うように、基板全面にＳｉ−Ｈ結合を含むシリケートグラス膜４を形成する。以下、シリケートグラス膜４の形成方法を説明する。
【００１３】
基板表面上に、ハイドロジェンシルセスキオキサン（ＨＳＱ）を、回転数約３０００ｒｐｍでスピン塗布する。この条件は、平坦面上に厚さ約３００ｎｍのシリケートグラス膜が形成される条件である。ＨＳＱは、ダウコーニング社から、ＦＯｘ−１５の商品名で市販されている。ＨＳＱのスピン塗布後、ホットプレートを用いて１回目の熱処理を行い、溶媒を蒸発させる。１回目の熱処理は、例えば温度１５０〜３５０℃で約１〜３分間行う。
【００１４】
その後、窒素雰囲気の加熱炉内で第２回目の熱処理を行う。第２回目の熱処理は、例えば温度３５０〜４５０℃で３０分〜２時間行う。このようにして形成されたシリケートグラス膜４は、配線３の上面上の領域で薄くなり、その他の領域上で厚くなる。
【００１５】
第１回目及び第２回目の熱処理温度、熱処理時間、熱処理雰囲気等の条件により、成膜されたシリケートグラス膜中のＳｉ−Ｈ結合の含有量が変化し、その変化に伴って比誘電率も変化する。第１回目及び第２回目のこれらの条件を、成膜後のシリケートグラス膜の比誘電率が３．５以下になるように制御することが好ましく、３．０以下となるように制御することがより好ましい。または、シリケートグラス膜中のＨ原子の含有量が１７〜２８原子％となるように制御することが好ましい。
【００１６】
シリケートグラス膜４の表面上に、ＳｉＨ4 とＯ2 を用いた化学気相堆積（ＣＶＤ）により、ＳｉＯ2 膜５を堆積する。化学機械研磨（ＣＭＰ）により、ＳｉＯ2 膜５の表面を平坦化する。配線３の形成されていない領域におけるシリケートグラス膜４とＳｉＯ2 膜５との合計の膜厚が７５０ｎｍとなるようにする。
【００１７】
ＳｉＯ2 膜５の表面上にレジスト膜６を塗布する。このレジスト膜６の配線３の一部と重なる位置に、直径０．３μｍの開口７を形成する。
【００１８】
図１Ｂに示すように、レジスト膜６の開口７を通してＳｉＯ2 膜５とシリケートグラス膜４をエッチングし、ビアホール８を形成する。ＳｉＯ2 膜５とシリケートグラス膜４のエッチングは、例えばＣＨ4 、ＣＨＦ3 、及びＡｒを用いたＲＩＥにより行う。
【００１９】
ビアホール８の形成後、レジスト膜６を酸素を含むプラズマを用いてアッシング処理し、除去する。以下、レジスト膜のアッシング方法について説明する。
【００２０】
図２は、平行平板型アッシング装置の概略断面図を示す。処理容器３０内に、直径約３２ｃｍの基板ホルダ３４が配置され、その上面に処理基板３７が載置される。基板ホルダ３４内には、加熱手段３８が設置されており、処理基板３７を所望の温度まで加熱することができる。基板ホルダ３４に対向する位置に、平板状の対向電極３１が配置されている。基板ホルダ３４には、発振周波数１３．５６ＭＨｚの高周波電源３６が接続されており、対向電極３１と基板ホルダ３４との間に高周波電圧を印加することができる。
【００２１】
処理容器３０の下部に設けられた排気管３２により、処理容器３０内が排気される。処理容器３０の側壁上部に配置されたガス導入管３３から処理ガスが導入される。処理容器３０内に導入された処理ガスは、基板ホルダ３４と対向電極３１との間に発生する高周波電界によりプラズマ化される。
【００２２】
基板ホルダ３４に印加される高周波電圧により、処理基板３７の表面に、その法線方向成分を有する高周波電界を発生させることができる。この高周波電界により、基板近傍のプラズマに基板法線方向に関して方向性が付与される。ガス導入管３３から酸素ガスを導入し、酸素プラズマを基板３７上に供給することにより、処理基板３７の表面上に形成されたレジスト膜をアッシングし除去することができる。
【００２３】
図１Ｂに示すように、ビアホール８を形成した後の基板を、図２に示すアッシング装置の基板ホルダ３４に載置する。基板温度を１５０℃、処理容器３０内の圧力を３００ｍＴｏｒｒ、高周波電力を３５０Ｗとし、酸素プラズマ中でレジスト膜６をアッシングする。
【００２４】
図１Ｃに示すように、ビアホール８内を導電性プラグ９で埋め込む。導電性プラグ９は、ビアホール８の内面上に堆積したＴｉＮ膜９ａとビアホール内部を埋め尽くすタングステン（Ｗ）領域９ｂにより構成される。導電性プラグ９は、例えばＴｉＮ膜とＷ膜とを基板全面に堆積した後、ＣＭＰを行って余分なＴｉＮ膜とＷ膜を除去することにより形成される。
【００２５】
ＳｉＯ2 膜５の表面上に、導電性プラグ９に接続された２層目の配線１０を形成する。２層目の配線１０は、１層目の配線３と同様に、ＴｉＮ膜１０ａ、Ａｌ膜１０ｂ、及びＴｉＮ膜１０ｃの３層構造を有し、１層目の配線３と同様の方法で形成される。
【００２６】
図３は、図１Ａ〜１Ｃの方法で形成した多層配線構造のビアコンタクト抵抗の累積度数を示すグラフである。横軸は図１Ｃに示す１層目の配線３と２層目の配線１０との間のビアコンタクト抵抗を単位Ωで表し、縦軸は累積度数を百分率で表す。全ての試料において、ビアコンタクト抵抗は４Ω以下であり、高い歩留りが得られている。
【００２７】
図４Ａ〜４Ｃは、上記実施例の図１Ｂの工程で、それぞれ基板温度を１８０℃、２００℃、及び２５０℃としてレジスト膜６のアッシングを行った場合の、ビアコンタクト抵抗の累積度数を示すグラフである。基板温度を１８０℃、２００℃、及び２５０℃とした場合の歩留りは、それぞれ約９０％、約７０％、及び約３０％である。この実験結果からわかるように、高い歩留りを維持するためには、レジストパターンのアッシング時の基板温度を１５０℃以下とすることが好ましい。
【００２８】
歩留り低下の原因は以下のように推察される。
図１Ｂに示すレジスト膜６のアッシング時に、ビアホール８の内周面下部において、シリケートグラス膜４が酸素プラズマにさらされる。レジスト膜のアッシング速度を高めるために基板温度を高くすると、シリケートグラス膜４の表面においてＳｉ−Ｈ結合部分が酸化されてＳｉ−ＯＨ結合となり、水分を吸着しやすくなる。レジスト膜６の除去後、基板を大気中に取り出した時に、シリケートグラス膜４の露出した表面に水分が吸着される。この水分が図１Ｃに示す導電性プラグ９の形成を阻害するため、歩留りが低下するものと推察される。
【００２９】
次に、アッシング時における基板温度とシリケートグラス膜の酸化の程度を評価するために行った評価実験の結果について説明する。
【００３０】
評価実験は、上記実施例の図１Ａに示すシリケートグラス膜４と同様の方法により、シリコン基板表面上に形成したシリケートグラス膜について行った。図２に示すアッシング装置を用いてこのシリケートグラス膜を酸素プラズマに晒し、プラズマに晒した後のシリケートグラス膜の赤外線吸光分析を行った。Ｓｉ−Ｈ結合に対応する吸収ピークの大きさの減少量から、Ｓｉ−Ｈ結合の減少量を評価した。
【００３１】
図５は、シリケートグラス膜の光透過率のスペクトルの一例を示す。横軸は波数を単位ｃｍ-1で表し、縦軸は透過率を任意目盛りで表す。波数２３５０ｃｍ-1近傍にＳｉ−Ｈ結合に対応する鋭い吸収ピークが現れている。
【００３２】
図６は、Ｓｉ−Ｈ結合に対応する吸収ピークの大きさを、酸素プラズマ処理時の基板温度の関数として示す。横軸は、酸素プラズマ処理時の基板温度を単位℃で表し、縦軸はＳｉ−Ｈ結合に対応する吸収ピークの大きさを、酸素プラズマ処理前の吸収ピークの大きさを１００とした相対値で表す。
【００３３】
基板温度を高くするに従って吸収ピークが小さくなっている。これは、酸素プラズマによりＳｉ−Ｈ結合がＳｉ−ＯＨ結合に変化したためである。シリケートグラス膜の比誘電率を低く保ち、かつシリケートグラス膜表面の十分な撥水性を保つために、酸素プラズマ処理時の基板温度を１５０℃以下とすることが好ましい。この条件を上記実施例に当てはめると、図１Ｂに示すレジスト膜６のアッシング時の基板温度を１５０℃以下とすることが好ましいことになる。
【００３４】
次に、図２に示す基板ホルダに高周波電圧を印加することの効果について説明する。レジスト膜のアッシング時の基板温度が低くなると、アッシング速度が低下する。このため、通常基板温度を２５０℃程度としてアッシングを行っていた。本実施例の場合には、基板温度を１５０℃としているため、アッシング速度の低下が予測される。下表に、基板温度及び高周波バイアス電圧印加の有無とアッシング速度との関係を示す。なお、バイアス無しの例は、マイクロ波ダウンフロー型のプラズマ装置を用いてアッシングを行った結果を示す。バイアス有りの例は、図２に示す平行平板型のプラズマ装置を用い、処理容器内の圧力を３００ｍＴｏｒｒ、高周波バイアスの供給電力を３５０Ｗとしてアッシングを行った結果を示す。
【００３５】
【表１】
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【００３６】
高周波バイアス電圧を印加しない場合には、基板温度を高くするに従って、アッシング速度が速くなっている。基板温度が１５０℃の場合、高周波バイアス電圧を印加することによって、アッシング速度が０．６μｍ／分から２．０μｍ／分まで上昇している。このように、アッシング時の基板温度を低くしたことによるアッシング速度の低下を、高周波バイアス電圧の印加により補うことができる。
【００３７】
上記実施例では、平行平板型のアッシング装置を用いてレジストパターンをアッシングした場合を説明したが、プラズマに方向性を付与できる誘導結合プラズマ（ＩＣＰ）装置、電子サイクロトロン共鳴（ＥＣＲ）プラズマ装置等を用いても、同様の効果が期待できるであろう。
【００３８】
次に、本発明の他の実施例について説明する。上記実施例では、シリケートグラス膜を形成するための原料液としてＨＳＱを用いたが、他の実施例では、ＨＳＱにフルオロトリクロロシラン（ＦＳｉＣｌ3 ）を２〜７重量％導入した原料液を用いる。その他の条件は、上記実施例と同様である。ＨＳＱにフルオロトリクロロシランを導入して合成したシリケートグラス膜原料液には、Ｓｉ−Ｆ結合が含まれる。この原料液を用いて形成したシリケートグラス膜中には、Ｓｉ−Ｈ結合とＳｉ−Ｆ結合が含まれる。
【００３９】
シリケートグラス膜中にＳｉ−Ｆ結合を含有させることにより、より比誘電率を小さくすることができる。この場合には、上記実施例の図１Ａに示すシリケートグラス膜４を形成するためのスピン塗布後の１回目の熱処理及び２回目の熱処理の条件を、シリケートグラス膜４の比誘電率が３．０以下となるように制御することが好ましく、２．５以下となるように制御することがより好ましい。
【００４０】
ＨＳＱにフルオロトリクロロシランを導入した原料液を用い、上記実施例の図６に示す評価実験と同様の実験を行った。
【００４１】
図７は、この評価実験の結果を示す。横軸は、酸素プラズマ処理時の基板温度を単位℃で表し、縦軸はＳｉ−Ｈ結合に対応する吸収ピークの大きさを、酸素プラズマ処理前の吸収ピークの大きさを１００とした相対値で表す。なお、Ｓｉ−Ｆ結合はＳｉ−Ｈ結合に比べて安定であり、酸素プラズマ処理により変化しにくいため、図６の場合と同様にＳｉ−Ｈ結合に対応する吸収ピークの大きさにより、シリケートグラス膜の評価を行った。
【００４２】
基板温度を高くするに従って吸収ピークが小さくなっている。シリケートグラス膜の比誘電率を低く保ち、かつシリケートグラス膜表面の十分な撥水性を保つために、上記実施例の場合と同様に、酸素プラズマ処理時の基板温度を１５０℃以下とすることが好ましい。
【００４３】
図８は、上記他の実施例により形成した２層配線構造の歩留りを示すグラフである。シリケートグラス膜の原料液が異なること以外は、図１Ａ〜１Ｃで説明した実施例の場合と同様の方法で２層配線構造を作製した。約９６％の試料において、ビアコンタクト抵抗が約３Ω以下となり、高い歩留りが得られている。
【００４４】
上記実施例ではシリケートグラス原料としてＨＳＱを用いた場合を説明したが、その他の原料を用いてもよい。例えば、トリエトキシシランを加水分解、縮重合させたシリケートグラス原料（例えば、東京応化製のＴｙｐｅ１２）等を用いてもよい。また、上記実施例ではレジスト膜のアッシングを酸素プラズマを用いて行う場合を説明したが、レジスト膜のアッシング可能な酸素プラズマ以外のプラズマを用いてもよい。例えば、ＣＦ4 、ＣＦ4 ＋Ｏ2 等のプラズマを用いてもよい。
【００４５】
また、上記実施例では、高周波バイアスの供給電力を３５０Ｗとしたが、１００〜４００Ｗとしてもよい。すなわち、約０．５〜２．３Ｗ／ｃｍ2 としてもよい。
【００４６】
図９は、上記実施例もしくは他の実施例による層間絶縁膜の形成方法を用いて作製した半導体装置の一例を示す。
【００４７】
シリコン基板５０の表面上にフィールド酸化膜５１が形成され、活性領域が画定されている。１つの活性領域内にＭＯＳトランジスタ５２が形成され、他の１つの活性領域内に不純物拡散領域５３が形成されている。図の中央のフィールド酸化膜５１の上にポリシリコン等からなる配線５４が形成されている。ＭＯＳトランジスタ５２のドレイン領域５２Ｄと配線５４とがＣｏＳｉ等からなる局所配線５５により接続されている。
【００４８】
ＭＯＳトランジスタ５２、不純物拡散領域５３、配線５４、及び局所配線５５を覆うようにＳｉＯ2 からなる層間絶縁膜６０が形成されている。層間絶縁膜６０に形成されたコンタクトホールを介して、複数の１層目の配線６１が、それぞれＭＯＳトランジスタ５２のソース領域５２Ｓ、及び不純物拡散領域５３に接続されている。
【００４９】
１層目の配線６１の上に、２層目の層間絶縁膜６５、２層目の配線７１、３層目の層間絶縁膜７０、３層目の配線７６、４層目の層間絶縁膜７５、４層目の配線８１、５層目の層間絶縁膜８０、５層目の配線８２、及びカバー膜８５がこの順番に積層されている。各配線は、図１Ａの配線３と同様に、ＴｉＮ／Ａｌ／ＴｉＮの３層構造とされている。
【００５０】
１層目の配線６１と２層目の配線７１とは、２層目の層間絶縁膜６５に形成されたビアホール内を埋め尽くす導電性プラグ６２を介して接続される。２層目と３層目の配線７１と７６、及び３層目と４層目の配線７６と８１との間も、同様にそれぞれ導電性プラグ７２及び７７を介して接続される。各導電性プラグは、図１Ｃの導電性プラグ９と同様に、ビアホールの内面上に形成されたＴｉＮ膜とビアホール内を埋め尽くすタングステン領域により構成される。４層目の配線８１と５層目の配線８２との間は、寸法のマージンが大きいため導電性プラグを介さず直接接続される。
【００５１】
３層目の層間絶縁膜７０は、下層のシリケートグラス膜７０ａと上層のＳｉＯ2 膜７０ｂとの２層により構成されている。４層目の層間絶縁膜７５も、同様にシリケートグラス膜７５ａとＳｉＯ2 膜７５ｂとの２層により構成されている。すなわち、これらの層間絶縁膜７０及び７５は、図１Ｃに示す層間絶縁膜４及び５の２層構造と同様の構成である。なお、その他の層間絶縁膜を、Ｓｉ−Ｈ結合を含むシリケートグラス膜とＣＶＤによるＳｉＯ2 膜の２層構造としてもよい。例えば、最下層の層間絶縁膜６０を、２層構造としてもよい。また、各層間絶縁膜を、Ｓｉ−Ｈ結合を含むシリケートグラス膜１層で構成してもよい。
【００５２】
各層の配線の形成、層間絶縁膜の堆積、ビアホールの形成、レジスト膜のアッシング、導電性プラグの形成は、上記実施例若しくは他の実施例の場合と同様の方法で行われる。２層目の配線７１のうち相互に隣接する配線の間は、比誘電率の小さなシリケートグラス膜７０ａで埋められている。３層目の配線７６に関しても同様である。このため、配線間の寄生容量が低減され、半導体装置の動作速度を向上させることができる。図９に示す多層配線構造を採用したリングオシレータを作製したところ、ＣＶＤによるＳｉＯ2 からなる層間絶縁膜のみを用いて作製した場合に比べて、発振周波数が約８７％高くなった。また、図３Ａ及び図８で示したように、上下配線間の接続を歩留り良く行うことが可能になる。
【００５３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、レジスト膜のアッシング時の基板温度を低くすることにより、アッシング中における層間絶縁膜内のＳｉ−Ｈ結合の酸化を抑制することができる。このため、層間絶縁膜表面への水分の吸着を防止し、ビアコンタクト不良の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施例による多層配線の作製方法を説明するための多層配線構造の断面図である。
【図２】実施例で用いたレジスト膜のアッシング装置の概略断面図である。
【図３】図３は、実施例による多層配線のビアコンタクト抵抗の累積度数を示すグラフである。
【図４】基板温度を、１８０℃、２００℃、２５０℃としてレジストパターンをアッシングした場合の多層配線のビアコンタクト抵抗の累積度数を示すグラフである。
【図５】シリケートグラス膜の赤外吸光スペクトルの一例を示すグラフである。
【図６】Ｓｉ−Ｈ結合を含有するシリケートグラス膜のＳｉ−Ｈ結合に対応する吸収ピークの高さを、酸素プラズマ処理時の基板温度の関数として示すグラフである。
【図７】Ｓｉ−Ｈ結合及びＳｉ−Ｆ結合を含有するシリケートグラス膜のＳｉ−Ｈ結合に対応する吸収ピークの高さを、酸素プラズマ処理時の基板温度の関数として示すグラフである。
【図８】他の実施例による多層配線のビアコンタクト抵抗の累積度数を示すグラフである。
【図９】実施例もしくは他の実施例による多層配線の作製方法を用いて作製した半導体装置の一例を示す断面図である。
【符号の説明】
１  シリコン基板
２  ＳｉＯ2 膜
３  配線
４  シリケートグラス膜
５  ＳｉＯ2 膜
６  レジスト膜
７  開口
８  ビアホール
９  導電性プラグ
１０  配線
３０  処理容器
３１  対向電極
３２  排気管
３３  ガス導入管
３４  基板ホルダ
３６  高周波電源
３７  処理基板
３８  加熱手段
５０  シリコン基板
５１  フィールド酸化膜
５２  ＭＯＳトランジスタ
５３  不純物拡散領域
５４  配線
５５  局所配線
６０、６５、７０、７５、８０  層間絶縁膜
６１、７１、７６、８１、８２  配線
６２、７２、７７  導電性プラグ
８５  カバー膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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