(57)【特許請求の範囲】
【請求項１】
電位が相違する２本の電源線と、前記２本の電源線の間に互いに並列に接続されインダクタンス値が等しい２個のインダクタを有し、前記２個のインダクタの総巻数が偶数である半導体集積回路において、前記２個のインダクタは層間絶縁膜上に形成された少なくとも２層の導電層を有し、前記インダクタを構成する導電層の全長に対する任意の層間絶縁膜上に形成された導電層の長さの割合は前記２個のインダクタ間で互いに等しいと共に、前記２個のインダクタの少なくとも一部が平面視において互いに重なり合っていることを特徴とする半導体集積回路。
【請求項２】
前記２個のインダクタは２層の導電層を有し、各インダクタを構成する導電層の全長に対する下層の導電層の長さの割合と上層の導電層の長さの割合とが等しいことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記２個のインダクタのうちの一方のインダクタは、同一の層間絶縁膜上に形成され互いに両端部が離間した２個の第１の上層導電層と、この第１の上層導電層よりも下層に設けられその端部が平面視で前記２個の第１の上層導電層の端部と重なり合う第１の下層導電層と、を有し、他方のインダクタは、前記第１の上層導電層と同一の層間絶縁膜上に形成され全長が前記第１の上層導電層と等しく互いに両端部が離間した２個の第２の上層導電層と、この第２の上層導電層よりも下層に設けられその端部が平面視で前記２個の第２の上層導電層の端部と重なり合う第２の下層導電層と、を有し、平面視で前記２個のインダクタが互いに交差していることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記２個のインダクタの平面形状は円であり、各円の中心が一致していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記２個のインダクタの平面形状は多角形であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項６】
前記少なくとも２層の導電層は、コンタクトを介して互いに接続されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記導電層の幅は、前記コンタクトが設けられた領域において他の部位よりも広いことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記２個のインダクタは電圧制御発振器の可変ダイオードに接続されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧制御発振器に好適な半導体集積回路に関し、特に、インダクタによる占有面積を縮小しながら安定した発振周波数を得ることができる半導体集積回路に関する。
【０００２】
【従来の技術】
従来、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）が半導体高周波デバイス等に内蔵されている。図８は従来の電圧制御発振器を示す回路図である。
【０００３】
従来の電圧制御発振器においては、定電流源Ｓ１にトランジスタＴｒ１及びＴｒ２のドレインが接続されている。また、電源電圧ＶＤＤが供給される電源線にインダクタＬ１及びＬ２が接続されている。インダクタＬ１及びＬ２のインダクタンスの値は互いに等しい。また、インダクタＬ１の他端には、可変容量ダイオードＤ１、トランジスタＴｒ１のソース及びトランジスタＴｒ２のゲートが接続され、インダクタＬ２の他端には、可変容量ダイオードＤ２、トランジスタＴｒ２のソース及びトランジスタＴｒ１のゲートが接続されている。可変容量ダイオードＤ１及びＤ２には、アナログの制御電圧が印加される。
【０００４】
このように構成された従来の電圧制御発振器においては、トランジスタＴｒ１のソースから発振信号を取り出すことができる。但し、整った正弦波形の発振信号を得るためには、インダクタＬ１及びＬ２の特性が一致していることが要求される。図９はインダクタＬ１及びＬ２の構造の一例を示す模式図である。
【０００５】
従来の電圧制御発振器におけるインダクタＬ１及びＬ２は、例えば層間絶縁膜上に形成された円状の導電層から構成される。このとき、両導電層の平面形状には、上述のように、互いの特性を一致させるため、その中間の直線を対称軸とした線対称であることが必要とされる。このような構造のインダクタは、例えば「A 1.8-Ghz Low-Phase-Noise CMOS VCO Using Optimized Hollow Spiral Inductors（IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 32, NO. 5, MAY 1997）」及び「Concepts and Methods in Optimization of Integrated LC VCOs（IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 36, NO. 6, JUNE 2001）」等に記載されている。
【０００６】
一方、数百ＭＨｚ乃至１０ＧＨｚ程度の発振周波数を得るためには、インダクタＬ１及びＬ２のインダクタンス値は０．１ｎＨ乃至数ｎＨ程度にする必要があり、この程度のインダクタンス値を得るためには、インダクタＬ１及びＬ２の直径は数十μｍ乃至数百μｍ程度とする必要がある。このような大きなインダクタを設けると、チップ面積が増大するだけでなく、外部からのノイズ等の影響を受けやすくなって両インダクタの特性にずれが発生しやすくなる。つまり、一方のインダクタの特性に影響を及ぼす周辺に形成された回路と他方のインダクタの特性に影響を及ぼす周辺に形成された回路とが一致しないため、特性が一致しにくくなる。特性にずれが発生すると、整った波形の正弦波を得ることが困難となる。
【０００７】
そこで、２重のループを形成し、内側及び外側のループの半分ずつを使用して２個のインダクタを構成したものが開示されている（「Low-Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS（IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 36, NO. 7, JULY 2001）」）。図１０は２重のループを採用した従来のインダクタ対を示すレイアウト図である。
【０００８】
上記文献には、図１０に示すように、半円部分で外側の経路をとり、残りの半円部分で内側の経路をとるようにすることにより、２個のインダクタを構成するレイアウトが記載されている。このようなレイアウトによれば、インダクタの占有面積が半減されるため、チップ面積の縮小及び外部からのノイズ等の影響の低減が可能となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１０に示すレイアウトに関し、上記文献には、インダクタ同士が交差する部分の３次元的な構造が記載されていない。一方のインダクタの一部を下層の配線層に設けることにより、図１０に示すレイアウトを実現することは可能であるが、このような構造では、２個のインダクタ間に特性のずれが必ず発生してしまう。
【００１０】
図１１に示すように、２個のインダクタの総巻数を奇数とした場合には、２個のインダクタ間の特性のずれは生じないが、総巻数が偶数の場合には、この特性のずれを回避することができない。なお、図１１に図示しないが、このレイアウトを採用した場合には、インダクタに電源電圧を供給するための電源ラインが必要である。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、インダクタによる占有面積を縮小しながら電圧制御発振器に適用したときに安定した発振周波数を得ることができる半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る半導体集積回路は、電位が相違する２本の電源線と、前記２本の電源線の間に互いに並列に接続されインダクタンス値が等しい２個のインダクタを有し、前記２個のインダクタの総巻数が偶数である半導体集積回路において、前記２個のインダクタは層間絶縁膜上に形成された少なくとも２層の導電層を有し、前記インダクタを構成する導電層の全長に対する任意の層間絶縁膜上に形成された導電層の長さの割合は前記２個のインダクタ間で互いに等しいと共に、前記２個のインダクタの少なくとも一部が平面視において互いに重なり合っていることを特徴とする。
【００１３】
本発明においては、インダクタを少なくとも２層の導電層で構成しているので、１層のみで構成する場合と比して占有面積が縮小される。また、各層における導電層の割合を２個のインダクタ間で等しくしているので、寄生容量等の外部からの影響は両インダクタに等しく及ぶので、特性にずれが生じにくく、安定した発振周波数が得られる。なお、インダクタは、必ずしも２本の電源線に直接接続されている必要はなく、インダクタと電源線との間にトランジスタ等が設けられていても良い。
【００１４】
なお、前記２個のインダクタを２層の導電層から構成し、各インダクタを構成する導電層の全長に対する下層の導電層の長さの割合と上層の導電層の長さの割合とを等しくすることにより、インダクタを１層のみで構成する場合と比して占有面積を約半分まで縮小することが可能である。
【００１５】
また、前記２個のインダクタのうちの一方のインダクタに、同一の層間絶縁膜上に形成され互いに両端部が離間した２個の第１の上層導電層と、この第１の上層導電層よりも下層に設けられその端部が平面視で前記２個の第１の上層導電層の端部と重なり合う第１の下層導電層と、を設け、他方のインダクタに、前記第１の上層導電層と同一の層間絶縁膜上に形成され全長が前記第１の上層導電層と等しく互いに両端部が離間した２個の第２の上層導電層と、この第２の上層導電層よりも下層に設けられその端部が平面視で前記２個の第２の上層導電層の端部と重なり合う第２の下層導電層と、を設け、平面視で前記２個のインダクタを互いに交差させることにより、各インダクタにおいて第１及び第２の上層導電層の割合を高くすることが可能となり、半導体基板から離間した導電層の割合の増加に伴って高いＱ値が得られる。
【００１６】
なお、前記２個のインダクタの少なくとも一部が平面視において互いに重なり合っているが、前記２個のインダクタの平面形状を円とし、各円の中心を一致させることがより一層好ましい。また、前記２個のインダクタの平面形状は多角形であってもよい。
【００１７】
更に、前記少なくとも２層の導電層は、コンタクトを介して互いに接続されていてもよく、この場合、前記導電層の幅を、前記コンタクトが設けられた領域において他の部位よりも広くすることにより、コンタクトを設けたことによる電気抵抗の上昇が抑制される。
【００１８】
更にまた、前記２個のインダクタは電圧制御発振器の可変ダイオードに接続されることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施例に係る半導体集積回路について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係る半導体集積回路を示す模式図である。図２は第１の実施例におけるインダクタの接続部を示す模式図である。図３は図２中のＡ−Ａ線に沿った断面図である。
【００２０】
第１の実施例においては、半導体基板１０上に層間絶縁膜１１が形成され、この層間絶縁膜１１上に半円状の導電層１ａ及び１ｂが形成されている。導電層１ａ及び１ｂは、例えば同一の円の一部を構成するように形成されている。即ち、導電層１ａを半弧とする円の中心と導電層１ｂを半弧とする円の中心とが一致し、これらの円の半径は等しい。導電層１ａ及び１ｂの幅は、例えば数ｎｍ乃至数十ｎｍ、これらを半弧とする円の半径は、例えば数十μｍ乃至２００μｍ程度であるが、いずれもこれらに限定されるものではない。
【００２１】
導電層１ａ及び１ｂを覆うようにして層間絶縁膜１２が層間絶縁膜１１上に形成されている。層間絶縁膜１２の厚さは、例えば０．５μｍ乃至１μｍ弱程度であるが、これに限定されるものではない。更に、層間絶縁膜１２上に、半円状の導電層２ａ及び２ｂが形成されている。導電層２ａは導電層１ｂと平面視で重なり合うようにして形成されており、導電層２ｂは導電層１ａと平面視で重なり合うようにして形成されている。従って、導電層２ａを半弧とする円の中心及び導電層２ｂを半弧とする円の中心は、平面視でいずれも導電層１ａを半弧とする円の中心及び導電層１ｂを半弧とする円の中心と一致する。また、これらの円の半径も全て等しい。導電層２ａ及び２ｂの幅は、例えば数ｎｍ乃至数十ｎｍ、これらを半弧とする円の半径は、例えば数十μｍ乃至２００μｍ程度であるが、いずれもこれらに限定されるものではない。各導電層は、例えばＡｌＣｕ等の導電材料から構成されている。
【００２２】
また、導電層１ａ及び１ｂの互いに向かい合う一方の端部１ｃ及び１ｄは、その幅が導電層１ａ及び１ｂの他の部分の幅の半分弱程度となっており、互いに入れ違うようにして配置されている。同様に、導電層２ａ及び２ｂの導電層１ａ及び１ｂの細くなった端部の上方に位置する端部２ｃ及び２ｄも、その幅が導電層２ａ及び２ｂの他の部分の幅の半分弱程度となっており、互いに入れ違うようにして配置されている。但し、図２及び図３に示すように、平面視で、導電層２ａの端部２ｃと導電層１ａの端部１ｃとが重なり合い、導電層２ｂの端部２ｄと導電層１ｂの端部１ｄとが重なり合うように配置されている。そして、導電層２ａの端部２ｃと導電層１ａの端部１ｃとの間及び導電層２ｂの端部２ｄと導電層１ｂの端部１ｄとの間において、層間絶縁膜１２に夫々コンタクトホールが形成され、その中にコンタクト１３（図１に図示せず）が埋め込まれている。コンタクト１３は、例えばＣｕ等の電気抵抗が低い導電材料から構成されている。
【００２３】
また、導電層２ａ及び２ｂの他端２ｅ及び２ｆは、例えば電源線に共通接続され、導電層１ａ及び１ｂの他端１ｅ及び１ｆは、例えば夫々可変容量ダイオードに接続され、また、トランジスタ等を介して接地線に接続される。
【００２４】
このように構成された第１の実施例においては、コンタクト１３を介して接続された導電層１ａ及び２ａにより１個のインダクタが構成され、コンタクト１３を介して接続された導電層１ｂ及び２ｂにより１個のインダクタが構成される。また、これらのインダクタは、例えば電源線と接地線との間に互いに並列に接続される。そして、これらの２個のインダクタを構成するループの面積は互いに等しいので、インダクタンス値も互いに等しい。更に、両インダクタの間で、ループの長さのうち層間絶縁膜１１上に形成されている部分（導電層１ａ及び１ｂ）の長さが互いに等しく、層間絶縁膜１２上に形成されている部分（導電層２ａ及び２ｂ）の長さも互いに等しいため、外部からの寄生容量等の影響は両インダクタに等しく作用する。このため、第１の実施例を電圧制御発振器に適用すれば、整った正弦波形の発振信号を安定して得ることが可能となる。
【００２５】
なお、上述の第１の実施例では、インダクタの内部にコンタクト１３が存在するため、全体的な抵抗が従来のものと比較すると大きくなるが、２層の導電層を接続する接続部において、各導電層の幅を他の部分の幅よりも広くし、その幅の中に複数のコンタクトを設けることにより、全体的な抵抗の上昇を低く抑えることが可能である。図４は第１の実施例の変形例における接続部を示す模式図であり、図５は図４中のＢ−Ｂ線に沿った断面図である。
【００２６】
この変形例では、接続部６における各導電層１ａ、１ｂ、２ａ及び２ｂの幅が各導電層の他の部位の幅の２倍程度となっている。そして、導電層１ａと導電層２ａとが２個のコンタクト１３を介して接続され、導電層１ｂと導電層２ｂとが２個のコンタクト１３を介して接続されている。
【００２７】
このような変形例によれば、図１乃至図３に示す第１の実施例と比較すると、接続部６における抵抗が低減される。
【００２８】
次に、本発明の第２の実施例について説明する。図６及び図７は、夫々本発明の第２の実施例に係る半導体集積回路を示す模式図及び平面図である。
【００２９】
第２の実施例においては、半導体基板（図示せず）上に第１及び第２の層間絶縁膜（図示せず）が順次積層され、その上に半円状の導電層３ａ及び３ｂが形成されている。導電層３ａ及び３ｂは、例えば同一の円の一部を構成するように形成されている。即ち、導電層３ａを半弧とする円の中心と導電層３ｂを半弧とする円の中心とが一致し、これらの円の半径は等しい。導電層３ａ及び３ｂの幅は、例えば数ｎｍ乃至数十ｎｍ、これらを半弧とする円の半径は、例えば数十μｍ乃至２００μｍ程度であるが、いずれもこれらに限定されるものではない。
【００３０】
また、導電層３ａ及び３ｂの外側に、半円状の導電層４ａ及び４ｂが形成されている。導電層４ａは導電層３ｂの外側に位置し、導電層４ｂは導電層３ａの外側に位置している。導電層４ａを半弧とする円の中心及び導電層４ｂを半弧とする円の中心は、平面視でいずれも導電層３ａを半弧とする円の中心及び導電層３ｂを半弧とする円の中心と一致する。導電層４ａ及び４ｂの幅は、例えば数ｎｍ乃至数十ｎｍであるが、これに限定されるものではない。また、導電層４ａ及び４ｂと導電層３ｂ及び３ａとの間隔は、できるだけ小さいことが好ましい。
【００３１】
本実施例においては、より詳細には、導電層３ｂ、４ａ及び４ｂの長さは半弧には足りない程度であり、更に導電層４ａの長さは導電層４ｂの長さよりも短い。一方、導電層３ａについては、その端部が導電層３ｂ及び４ｂの端部間をぬうようにして導電層４ａの端部との間の距離が導電層３ｂ及び４ｂの端部間の間隔と等しくなる位置まで延びている。
【００３２】
更に、本実施例においては、第１の層間絶縁膜上に、その両端が夫々導電層３ａ及び４ａの下方に位置するようにして導電層５ａが形成され、その両端が夫々導電層３ｂ及び４ｂの下方に位置するようにして導電層５ｂが形成されている。導電層５ａ及び５ｂの長さはほぼ等しい。そして、導電層３ａの端部３ｃと導電層５ａの端部５ｃとの間、導電層４ａの端部４ｃと導電層５ａの端部５ｄとの間、導電層３ｂの端部３ｄと導電層５ｂの端部５ｅとの間、及び導電層４ｂの端部４ｄと導電層５ｂの端部５ｆとの間において、第２の層間絶縁膜に夫々コンタクトホールが形成され、その中にコンタクト（図示せず）が埋め込まれている。
【００３３】
また、導電層４ａ及び４ｂの他端４ｅ及び４ｆは、例えば電源線に共通接続され、導電層３ａ及び３ｂの他端３ｅ及び３ｆは、例えば夫々可変容量ダイオード及びトランジスタ等に接続される。
【００３４】
このように構成された第２の実施例においては、コンタクトを介して接続された導電層３ａ及び４ａにより１個のインダクタが構成され、コンタクトを介して接続された導電層３ｂ及び４ｂにより１個のインダクタが構成される。そして、第１の実施例と同様に、これらの２個のインダクタを構成するループの面積は互いに等しいので、インダクタンス値も互いに等しい。更に、両インダクタの間で、ループの長さのうち第１の層間絶縁膜上に形成されている部分（導電層５ａ及び５ｂ）の長さが互いに等しく、第２の層間絶縁膜上に形成されている部分（導電層３ａ及び４ａ並びに導電層３ｂ及び４ｂ）の長さも互いに等しいため、外部からの寄生容量等の影響は両インダクタに等しく作用する。このため、第１の実施例と同様の効果が得られる。
【００３５】
なお、第１の実施例においては、２層にわたってインダクタが構成され、第２の実施例においては、単一の層内で２重のループを形成することによりインダクタが構成されているが、本発明はこれらに限定されるものではなく、３層以上にわたってインダクタが構成されていてもよく、また、３重以上のループを形成することによりインダクタが構成されていてもよく、これらが組み合わされていてもよい。同じインダクタンス値が得られる場合、層の数が多いほどインダクタの占有面積が縮小される。
【００３６】
また、第１の実施例においては、上層の導電層と下層の導電層とが平面視で一致しているが、２個のインダクタの間でその程度が等しくなっていれば、２層の間でずれが存在していてもよい。
【００３７】
更に、インダクタの平面形状は円状に限定されるものではなく、矩形状又は八角形状等であってもよい。これら場合、２個のインダクタの重心が互いに一致していることが好ましい。
【００３８】
【発明の効果】
以上詳述したように、本発明によれば、インダクタを少なくとも２層の導電層で構成しているので、１層のみで構成する場合と比して占有面積を縮小することができる。また、各層における導電層の割合を２個のインダクタ間で等しくしているので、寄生容量等の外部からの影響は両インダクタに等しく及び、特性にずれが生じにくくなる。この結果、安定した発振周波数を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体集積回路を示す模式図である。
【図２】第１の実施例におけるインダクタの接続部を示す模式図である。
【図３】図２中のＡ−Ａ線に沿った断面図である。
【図４】第１の実施例の変形例における接続部を示す模式図である。
【図５】図４中のＢ−Ｂ線に沿った断面図である。
【図６】本発明の第２の実施例に係る半導体集積回路を示す模式図である。
【図７】本発明の第２の実施例に係る半導体集積回路を示す平面図である。
【図８】従来の電圧制御発振器を示す回路図である。
【図９】インダクタＬ１及びＬ２の構造の一例を示す模式図である。
【図１０】２重のループを採用した従来のインダクタ対を示すレイアウト図である。
【図１１】総巻数が奇数のインダクタの従来例を示すレイアウト図である。
【符号の説明】
１ａ、１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、５ａ、５ｂ；導電層
１０；半導体基板
１１、１２；層間絶縁膜
１３；コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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