(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成されるゲート電極と、該ゲート電極の両側の前記半導体基板に形成される第１及び第２の不純物拡散層から構成されるトランジスタと、
前記半導体基板の第２の領域又はその上方に形成される導電パターンと、
前記半導体基板の上に形成されて前記トランジスタと前記導電パターンを覆う第１の絶縁膜と、
前記第１の領域において、前記トランジスタよりも上の位置で前記第１の絶縁膜に形成された第１の配線溝と、
前記第２の領域において、前記第１の絶縁膜に形成され、且つ前記第１の配線溝と実質的に同じ深さの底面を有する第２の配線溝と、
前記第１の配線溝の下の前記第１の絶縁膜内であって前記トランジスタの前記第１の不純物拡散層の上に形成される第１のホールと、
前記第１の配線溝の下部に埋め込まれ、且つ前記第１のホールを通して前記第１の不純物拡散層に電気的に接続される第１の配線と、
前記第１の配線溝の上部に埋め込まれ、且つ前記第１の絶縁膜と異なる材料から形成された第２の絶縁膜と、
前記第２の配線溝内で前記第１の配線と同じ導電材から構成され、且つ前記第１の配線よりも厚く形成され、前記導電パターンに電気的に接続される第２の配線と
を有することを特徴とする半導体装置。
【請求項２】
前記第１の領域はメモリセル領域であって前記第１の配線はビット線であり、前記第２の領域は周辺回路領域であり、前記導電パターンは第３の不純物拡散層又は下側配線であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の領域の前記第１の絶縁膜には、第３の配線溝が形成され、前記第３の配線溝の下部には前記第１の配線と同じ厚さの第３の配線が埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の第１の領域の上に第１のゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に第１及び第２の不純物拡散層を形成する工程と、
前記半導体基板の第２の領域に導電パターンを形成する工程と、
前記半導体基板の上に、前記トランジスタ及び前記導電パターンを覆う第１の絶縁膜を形成する工程と、
前記第１の領域において、前記第１の絶縁膜をパターニングすることにより、前記第１の不純物拡散層の上に第１のホールを形成する工程と、
前記第１の絶縁膜をパターニングすることにより、前記第１の領域では前記第１のホールを含む領域に複数の第１の配線溝を形成し、前記第２の領域では前記第１の配線溝と実質的に同じ深さを有する第２の配線溝を形成する工程と、
前記第１の配線溝と前記第２の配線溝の中と前記半導体基板の上に導電膜を形成する工程と、
前記導電膜を前記第１の絶縁膜の上から除去することにより、前記導電膜から構成されて第１のホールを通して前記第１の不純物拡散層に電気的に接続される第１の配線を前記第１の配線溝の中に形成するとともに、前記導電膜から構成されて前記導電パターンに接続される第２の配線を前記第２の配線溝の中に形成する工程と、
前記第１の配線を薄層化することにより前記第１の配線溝の上部に空間を形成する工程と、
前記第１の配線溝の中と前記第１の絶縁膜の上に、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を薄層化して少なくとも前記第１の配線溝の中の前記第１の配線の上に残す工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の配線溝は、前記複数の第１の配線溝のうちの一つに繋がって形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の配線を薄層化した後に、さらに前記第１の配線及び前記第２の配線を同時に薄層化することにより、前記第２の絶縁膜を薄層化した後に、前記第２の絶縁膜を前記第２の配線溝内の第２の配線の上にも残す工程をさらに有することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を前記第１の絶縁膜と前記第１及び第２の配線の上に形成し、さらに前記第３の絶縁膜をパターニングして前記第１の配線を露出した後に、前記第１の配線の薄層化と前記第２の絶縁膜の形成及び薄層化が行われることを特徴とする請求項４に半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜を形成する前に前記第２の不純物拡散層に電気的に接続する下側の導電性プラグが形成されており、
前記第２の絶縁膜を前記第１の配線溝内に埋め込んだ後に、前記第１の領域の第１の絶縁膜を選択的にパターニングすることにより、前記第１の配線の間であって前記下側の導電性プラグの上に第３のホールを形成する工程と、
前記第３のホール内に導電材を充填して上側の導電性プラグを形成し、前記下側の導電性プラグに電気的に接続する工程とをさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の配線溝の形成と同時に、前記第２の領域の前記第１の絶縁膜に底面が前記第１の配線溝と同じ深さの第３の配線溝を形成する工程と、
前記第３の配線溝内に、前記第１の配線と同じ厚さの第３の配線を形成する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、ＣＯＢ型のＤＲＡＭを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭでは、トランジスタに接続されるビット線の上に情報蓄積用キャパシタを配置するＣＯＢ(capacitor over bit-line) 型が採用され、さらに同一基板にロジック回路を形成した構造も使用されている。ＣＯＢ型のＤＲＡＭのメモリセル領域と周辺回路領域における配線の構成は、例えば図１の平面図のようになっている。
【０００３】
図１において、半導体基板100 にはメモリセル領域101 と周辺回路領域102 が配置されている。
半導体基板100 のメモリセル領域101 では、複数の活性領域103 が素子分離絶縁層104 に囲まれて区画されている。活性領域103 上には、ゲート電極を兼ねた複数のワード線105 がゲート絶縁膜（不図示）を介して形成されている。また、活性領域103 において、ワード線105 の両側にはソース／ドレインとなる不純物拡散層103a, 103bが形成されている。これにより、活性領域103 には複数のＭＯＳトランジスタが形成される。
【０００４】
ワード線105 の上には第１の層間絶縁膜（不図示）を介して複数のビット線106 が形成されていて、ビット線106 とワード線105 は互いにほぼ直交する方向に延在している。
ビット線106 は、第１の層間絶縁膜に形成されたコンタクトホール107 を通して活性領域103 に接続されている。ビット線106 が接続される位置は、２つのワード線105 に挟まれる不純物拡散層103aである。また、ビット線106 の上に第２の層間絶縁膜（不図示）を介して形成されるキャパシタ108 の蓄積電極（不図示）は、活性領域103 の両端寄りの不純物拡散層103bに接続されている。蓄積電極は、第１及び第２の層間絶縁膜に形成されたストレージコンタクトホール109 を通して不純物拡散層103bに接続される。
【０００５】
周辺回路領域102 では、活性領域110 が素子分離絶縁層104 に囲まれて区画されている。活性領域110 上には、ゲート電極111 がゲート絶縁膜（不図示）を介して形成されている。また、半導体基板100 の活性領域110 のうちのゲート電極111 の両側にはソース／ドレインとなる不純物拡散層112a, 112bが形成されている。これにより、活性領域110 にはＭＯＳトランジスタが形成される。
【０００６】
周辺回路領域102 では、メモリセル領域101 内のビット線106 と一体となる第１の配線106aが形成されている。第１の配線106aは、コンタクトホール128bを通して活性領域110 の一方の不純物拡散層112aに接続されている。また、他方の不純物拡散層112bには、第２の配線113 がコンタクトホール128cを通して接続されている。
【０００７】
なお、図１において、符号114 は、周辺回路領域102 内のゲート電極111 とほぼ同じ高さの下側配線を示し、この下側配線114 の上には、第２の配線113 と同層の第３の配線115 が接続されている。
図１に示すビット線106 と配線106a，113 ，115 には、種々の構造が知られており、それらの構造について以下に説明する。
【０００８】
図２は、ＤＲＡＭ、周辺回路を備えた半導体装置の断面図であり、図１と同じ符号は同じ要素を示している。図２は、図１のＩ−Ｉ線から見た線断と、II−II線から見た断面を示している。
図２において、半導体基板100 のメモリセル領域101 では、素子分離絶縁層104 に囲まれて複数の活性領域103 が区画され、それらの活性領域103 には複数のＭＯＳトランジスタが形成されている。
【０００９】
活性領域103 の上に、ゲート絶縁膜105aを介して形成された複数のワード線（ゲート電極）105 の上と側部は絶縁膜121,122 に覆われている。また、活性領域103 のうちワード線105 の両側方にはソース／ドレインとなる不純物拡散層103a, 103bが形成されている。
また、周辺回路領域102 においても、素子分離絶縁層104 に囲まれて活性領域110 が形成され、その活性領域110 にはＭＯＳトランジスタが形成されている。即ち、活性領域110 の半導体基板100 上にはゲート絶縁膜111aを介してゲート電極111 が形成され、ゲート電極111 の両側方にはソース／ドレインとなる不純物拡散層112a, 112bが形成されている。ゲート電極111 の上と側面には絶縁膜121,122 が形成されている。さらに、周辺回路領域102 の素子分離絶縁層104 の上には、下側配線114 が形成されている。
【００１０】
半導体基板100 上にはＭＯＳトランジスタを覆う第１の層間絶縁膜123 が形成されている。また、第１の層間絶縁膜123 のうち、メモリセル領域101 内の不純物拡散層103a, 103bの上にはそれぞれコンタクトホールが形成され、それらのコンタクトホールの中には第１及び第２のコンタクトプラグ125a, 125bが形成されている。第１のコンタクトプラグ125aは、ワード線105 に挟まれた不純物拡散層103aに接続され、第２のコンタクトプラグ125bは活性領域103 の両端寄りの不純物拡散層103bに接続されている。
【００１１】
第１の層間絶縁膜123 の上には第２の層間絶縁膜126 が形成され、第１及び第２の層間絶縁膜にはデュアルダマシン法によって複数の配線溝127a,127b,127cと複数のコンタクトホール128a,128b,128c,128d が形成されている。
第２の層間絶縁膜126 内に形成された配線溝127a,127b,127cは、メモリセル領域101 のビット線106 の形状と周辺回路領域102 の配線106a,113, 115 の形状とを有している。
【００１２】
メモリセル領域101 内のコンタクトホール128aは、配線溝127aの下から第１のコンタクトプラグ125aに達する深さに形成されている。また、周辺回路領域102 内のコンタクトホール128b,128c,128dは、それぞれ配線溝127a,127b, 127c の下から不純物拡散層112a, 112b、下側配線114 に達する深さに形成されている。
複数の配線溝127a,127b,127cと複数のコンタクトホール128a,128b,128c,128d 内には、バリアメタル層とタングステン層が順に埋め込まれる。第２の層間絶縁膜126 上に形成されたバリアメタル層及びタングステン層は、化学機械的研磨（ＣＭＰ）法によって除去される。
【００１３】
これにより、メモリセル領域101 では、第２の層間絶縁膜126 内にタングステン膜よりなるビット線106 が形成され、また、活性領域103 の上の第１のコンタクトプラグ125aにはコンタクトホール128aを通してビット線106 が接続されている。また、周辺回路領域102 では、第２の層間絶縁膜126 内にタングステン膜よりなる第１、第２及び第３の配線106a,113,115が形成される。それらの配線106a,113,115は、それぞれコンタクトホール128b,128c,128dを通して不純物活性層112a, 112bと下側配線114 に接続されている。
【００１４】
そのようなビット線106 、配線106a,113,115及び第２の層間絶縁膜126 の上には、第３の層間絶縁膜129 が形成されている。
メモリセル領域101 における第１、第２及び第３の層間絶縁膜123,126,129 には、第２のコンタクトプラグ125bの上面に達するストレージコンタクトホール109 が形成され、その中にはストレージコンタクトプラグ131 が形成されている。ストレージコンタクトホール109 は、複数のビット線106 の間を通って第２のコンタクトプラグ125bに到達するように形成される。
【００１５】
第３の層間絶縁膜129 の上には窒化シリコン膜132 が形成され、窒化シリコン膜132 のうちメモリセル領域101 にはキャパシタ蓄積電極の大きさの開口が形成され、その開口から上方には筒状の蓄積電極133 が形成されている。また、蓄積電極133 の表面には誘電体膜134 が形成され、その誘電体膜134 上には対向電極（セルプレート）135 が形成されている。そして、蓄積電極133 、誘電体膜134 、対向電極135 によってキャパシタ108 が構成される。そのようなキャパシタ108 を形成した後には、誘電体膜134 と対向電極135 はフォトリソグラフィー法によって周辺回路領域102 から除去される。
【００１６】
また、第３の層間絶縁膜129 の上には、キャパシタ108 を覆う第４の層間絶縁膜136 が形成されている。周辺回路領域102 の第４の層間絶縁膜136 には、第１、第２及び第３の配線106a,113,115のそれぞれに到達する複数のコンタクトホール137a, 137b, 137cが形成され、それらのコンタクトホール137a, 137b, 137c内にはバリアメタル膜とタングステン膜からなるプラグ138a, 138b, 138cが埋め込まれている。
【００１７】
さらに、第４の層間絶縁膜136 の上には、プラグ138a, 138b, 138cに接続されるアルミニウム配線139a, 139b, 139cが形成されている。
なお、第１、第２、第３及び第４の層間絶縁膜123,126,129,136 は、酸化シリコン又は不純物含有酸化シリコンから構成されている。
以上のような半導体装置においては、メモリセルの微細化に伴ってビット線106 のピッチが狭くなってくると、ビット線106 の間を通るストレージコンタクトホール109 の僅かなズレによってその中のストレージコンタクトプラグ131 がビット線106 と接触するおそれがある。即ち、その半導体装置は、ビット線106 に対してストレージコンタクトプラグ131 をセルフアラインで形成できない構造になっている。
【００１８】
これに対して、図３に示すように、ダマシン法により形成した配線溝127aの中において、ビット線106上に窒化シリコン膜140を形成することが、Symposium on VLSI Technology, pp.17-18, 1997に記載されている。図３に示すような構造によれば。酸化シリコン又は不純物含有酸化シリコンよりなる第１、第２及び第３の層間絶縁膜123, 125, 129にストレージコンタクトホール109を形成する際に、ビット線106上の窒化シリコン膜140がエッチング防止膜として機能する。従って、ストレージコンタクトホール109とビット線106の接触は窒化シリコン膜104によって阻止されるので、ストレージコンタクトホール109をセルフ荒いンで形成できることになる。
【００１９】
ところで、周辺回路領域102の配線106a, 113, 115の抵抗を下げるために配線106a, 113, 115を厚く形成すると、配線106a, 113, 115と同じ構造のビット線106も同様に厚くなるので、ビット線106の容量が増えるという問題がある。しかし、図３においてビット線106が厚くなるほどストレージコンタクトホール109が深くなってしまうので、ストレージコンタクトホール109内にストレージコンタクトプラグ131を埋め込み難くなる。即ち、ストレージコンタクトホール109のアスペクト比が大きくなると、その中に重点される導電材のカバレッジが悪くなる恐れがある。これに対して、メモリセル領域101のビット線106と周辺回路領域102の配線106a, 113, 115の形成位置を下げることも考えられるが、ワード線105及び下側配線114に対する配線106a, 113, 115の距離をある程度確保することが必要なことから、現実的ではない。
【００２０】
なお、図３において、図２と同じ符号は同じ要素を示している。
そのような問題を解決するために、周辺回路領域内の配線をビット線より厚くする構造が、特開平１０−２０００７５号公報（USP6,037,207）、特開平１０−２２３８５８号公報に記載されている。
図４〜図７は、それぞれ特開平１０−２００７５号公報に記載されたビット線及び配線の構造を示す断面図であり、図２と同じ符号は同じ要素を示している。
【００２１】
図４において、ビット線141 は、第１の層間絶縁膜123 の上に形成され、しかも第１のコンタクトプラグ125aを介してメモリセル領域101 の不純物拡散層103aに接続されている。そして、ビット線141 から周辺回路領域102 に延在される第１の配線141aは、コンタクトホール128bを通して活性領域110 内の一方の不純物拡散層112aに接続されている。また、周辺回路領域102 では、第１の層間絶縁膜123 の上に第２の配線142 が形成され、第２の配線142 はコンタクトホール128cを通して活性領域110 内の他方の不純物拡散層112cに接続されている。
【００２２】
ビット線141 と第１及び第２の配線141a,142は、同じ金属膜をパターニングして形成されたものであって、第１のレジストマスクを使用してメモリセル領域101 全体の金属膜と周辺領域102 の一部の金属膜をエッチングして膜厚を薄くした後に、第２のレジストマスクを使用してメモリセル領域101 と周辺回路領域102 の金属膜を同時にエッチングするといった工程を経て形成される。これにより形成されたメモリセル領域101 のビット線141 と周辺回路領域102 の第１の配線141aの膜厚は、周辺回路領域102 の他の配線142 の膜厚よりも薄くなる。
【００２３】
図５に示したメモリセル領域101 のビット線141 と周辺回路領域102 の第１の配線141aは、図４に示したと同様に周辺回路領域102 の第２の配線142 の膜厚よりも薄くなっている。しかし、ビット線141 、第１及び第２の配線141,142 の下の第１の層間絶縁膜123 の上面はメモリセル領域101 と周辺回路領域102 とでは高さが異なり、それらの領域101,102 の間には段差123aが存在する。この段差123aはレジストマスクを使用してエッチングにより形成され、第１の層間絶縁膜123 の上に形成される金属膜はＣＭＰ法によって研磨された後にビット線141 及び配線141a,142の形状にパターニングされる。従って、ビット線141 と第１の配線141aは、第２の配線142 よりも薄くなる一方で、ビット線141 と配線141a,142の上面は同じ高さになっている。
【００２４】
図６(a),(b) は、図５と同じように段差123aを有する第１の層間絶縁膜213 の上にビット線141 と配線141a,142を形成する工程を示している。即ち、図６(a) に示すように、第１の層間絶縁膜123 をパターニングして、メモリセル領域101 及び周辺回路領域102 のそれぞれの不純物拡散層103a,112a,112bの上にコンタクトホールを形成し、それらの中に多結晶シリコンよりなるプラグ125a,143a,143bを埋め込んだ後に、レジストマスクを使用して第１の層間絶縁膜123 に図５と同じような段差123aを形成する。この場合、周辺回路領域102 内の一部のプラグ143bも同時にエッチングされる。その後に、第１の層間絶縁膜123 の上に窒化シリコン膜144 と酸化シリコン膜145 を順に形成し、ついで、酸化シリコン膜145 をＣＭＰ法により平坦化する。この後に、図６(b) に示すように、酸化シリコン膜145 と窒化シリコン膜144 を順にパターニングしてメモリセル領域101 と周辺回路領域102 のそれぞれに第１及び第２の配線溝145a,145b を形成する。この場合、窒化シリコン膜144 はエッチングストップ膜として機能するので、第１の配線溝145aと第２の配線溝145bの深さが相違することになる。さらに、第１の配線溝145aと第２の配線溝145bに金属膜を埋め込むことにより、第１の配線溝145a内にはビット線141 と第１の配線141aが形成され、さらに、第２の配線溝145b内にはビット線141 よりも厚い第２の配線142 が形成されることになる。
【００２５】
なお、図６(a),(b) において、図２と同じ符号は同じ要素を示している。
ところで、特開平１０−２２３８５８号公報にも図６(a),(b) に類似の構造が記載されているが、その構造では窒化シリコン膜144 が残されるために、配線溝145a,145b を形成した後に窒化シリコン膜144 と第１の層間絶縁膜123 をパターニングしてコンタクトホールを形成する工程が採用されている。
【００２６】
図７に示すビット線141 と第１及び第２の金属膜146,147 は次のような方法によって形成される。即ち、第１の層間絶縁膜123 をエッチングして、メモリセル領域101 及び周辺回路領域102 のそれぞれの不純物拡散層103a,112a,112bの上にコンタクトホールを形成し、それらの中に多結晶シリコンよりなるプラグ125a,143a,143bを埋め込んだ後に、第１の層間絶縁膜123 の平坦な表面に第１の金属膜146 を形成する。ついで、メモリセル領域101 内の第１の金属膜146 の上に酸化シリコン膜148 を形成し、周辺回路領域102 内の第１の金属膜146 の上に第２の金属膜147 を形成した後に、レジストマスクを使用して第１及び第２の金属膜146,147 と酸化シリコン膜148 を連続的にパターニングしてビット線141 と配線141a,142を形成している。これによって、メモリセル領域101 では第１の金属膜146 よりなる薄いビット線141 が形成され、周辺回路領域102 では第１及び第２の金属膜146,147 よりなる厚い配線142 が形成されることになる。
【００２７】
なお、図７において、図２と同じ符号は同じ要素を示している。
【００２８】
【発明が解決しようとする課題】
ところで、図４に示すような構造によれば、金属膜のメモリセル領域101 を選択的にエッチングして薄くした後に、金属膜の全体をフォトリソグラフィー法により同時にパターニングするようにしているので、金属膜の全体のパターニングに使用されるフォトレジストを露光する際に金属膜の薄い領域又は厚い領域がデフォーカス状態になって微細化には好ましくない。しかも、金属膜の全体をパターニングする場合に金属膜の薄い領域と厚い領域は共に同じ時間でエッチングされるので、金属膜の薄い領域ではサイドエッチングが生じてメモリセル領域の金属パターン（ビット線）と周辺回路領域の金属パターン（配線）に変換差が生じ易くなる。
【００２９】
また、図５に示す構造によれば、ビット線141 と第１及び第２の配線141a,142を構成する金属膜には膜厚差を生じさせているが、その上面は平坦であるので金属膜の上に形成されるレジストの露光時のデファーカスといった問題は解消される。しかし、下側に段差を有する金属膜の全体をフォトリソグラフィー法によりパターニングすると、金属膜の薄い領域が過剰にエッチングされてサイドエッチングが発生する。
【００３０】
しかも、ビット線141 と第１及び第２の配線141a,142のそれぞれの上面は平坦になっているために、第２の配線142 を厚く形成するとビット線141 の上面位置が高くなってしまう。この結果、ビット線141 の上に図３に示したような窒化シリコン膜140 を形成すると、ビット線141 の間を通るストレージコンタクトホールが深くなってしまう。
【００３１】
なお、図４、図５によれば、上面側又は下面側に段差が形成された金属膜をパターニングしてビット線と配線を形成する方法によれば、ビット線のパターン精度の向上が図れないことがわかる。
さらに、図６(b) に示すような構造によれば、深さの異なる配線溝145a,145b を形成するために、エッチングストップのための窒化シリコン膜144 の形成の工程と、窒化シリコン膜144 のエッチングの工程が必要になり、配線形成のスループットが低下する。
【００３２】
図６(b) と類似の構造が記載された特開平１０−２２３８５８号公報においては、エッチングストップのための窒化シリコン膜144 は残されるが、その上のビット線141 と第１及び第２の配線141a,142を不純物拡散層103a,112a,112bに接続のためのコンタクトホールを形成する工程では、２種類のエッチャントを用いて窒化シリコン膜144 と第１の層間絶縁膜123 をエッチングする工程が必要になるのでスループットの低下は避けられない。
【００３３】
さらに、図７によれば、第１及び第２の金属膜146,147 と酸化シリコン膜148 のパターニングの際に使用されるレジストは、絶縁膜148 と第２の金属膜147 の同じ高さの面に形成されるので、レジスト露光時のデフォーカスといった問題は生じないが、その後に絶縁膜と金属膜という異なる材料を同時にエッチングするため、二種のエッチャントを使用しなければならい。即ち、初めに酸化シリコン膜148 をパターニングし、その後に、第１及び第２の金属膜146,147 を同時にパターニングすることになるので、ビット線となる第１の金属膜146 のオーバーエッチングは避けられない。しかも、第１の金属膜146 と第２の金属膜147 には接続界面が存在し、その界面でコンタクト抵抗が発生するので、周辺回路領域102 での配線142 の低抵抗化という面では不利である。
【００３４】
本発明の目的は、膜厚の異なるビット線と配線のパターン精度を高くし、セルフアラインでビット線間に形成されるスルーホールを浅くし、ビット線と配線を低抵抗化し、且つの低抵抗化とビット線と配線のループットを向上することができる半導体装置及びその製造方法を提供することにある。
【００３５】
【課題を解決するための手段】
上記した課題は、半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成されるゲート電極と、該ゲート電極の両側の前記半導体基板に形成される第１及び第２の不純物拡散層から構成されるトランジスタと、前記半導体基板の第２の領域又はその上方に形成される導電パターンと、前記半導体基板の上に形成されて前記トランジスタと前記導電パターンを覆う第１の絶縁膜と、前記第１の領域において、前記トランジスタよりも上の位置で前記第１の絶縁膜に形成された第１の配線溝と、前記第２の領域において、前記第１の絶縁膜に形成され、且つ前記第１の配線溝と実質的に同じ深さの底面を有する第２の配線溝と、前記第１の配線溝の下の前記第１の絶縁膜内であって前記トランジスタの前記第１の不純物拡散層の上に形成される第１のホールと、前記第１の配線溝の下部に埋め込まれ、且つ前記第１のホールを通して前記第１の不純物拡散層に電気的に接続される第１の配線と、前記第１の配線溝の上部に埋め込まれ、且つ前記第１の絶縁膜と異なる材料から形成された第２の絶縁膜と、前記第２の配線溝内で前記第１の配線と同じ導電材から構成され、且つ前記第１の配線よりも厚く形成され、前記導電パターンに電気的に接続される第２の配線とを有することを特徴とする半導体装置によって解決される。
【００３６】
または、半導体基板の第１の領域の上に第１のゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に第１及び第２の不純物拡散層を形成する工程と、前記半導体基板の第２の領域に導電パターンを形成する工程と、前記半導体基板の上に、前記トランジスタ及び前記導電パターンを覆う第１の絶縁膜を形成する工程と、前記第１の領域において、前記第１の絶縁膜をパターニングすることにより、前記第１の不純物拡散層の上に第１のホールを形成する工程と、前記第１の絶縁膜をパターニングすることにより、前記第１の領域では前記第１のホールを含む領域に複数の第１の配線溝を形成し、前記第２の領域では前記第１の配線溝と実質的に同じ深さを有する第２の配線溝を形成する工程と、前記第１の配線溝と前記第２の配線溝の中と前記半導体基板の上に導電膜を形成する工程と、前記導電膜を前記第１の絶縁膜の上から除去することにより、前記導電膜から構成されて第１のホールを通して前記第１の不純物拡散層に電気的に接続される第１の配線を前記第１の配線溝の中に形成するとともに、前記導電膜から構成されて前記導電パターンに接続される第２の配線を前記第２の配線溝の中に形成する工程と、前記第１の配線を薄層化することにより前記第１の配線溝の上部に空間を形成する工程と、前記第１の配線溝の中と前記第１の絶縁膜の上に、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を薄層化して少なくとも前記第１の配線溝の中の前記第１の配線の上に残す工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００３７】
次に、本発明の作用について説明する。
本発明によれば、半導体基板上に形成される第１の絶縁膜のうち、第１の領域（メモリセル領域）に形成される第１の配線溝と第２の領域（周辺回路領域）に形成される第２の配線溝の深さを実質的に同じにし、第１の配線溝内に埋め込まれる第１の配線の膜厚を第２の配線溝内に埋め込まれる第２の配線よりも薄くし、その薄くされた第１の配線の上に第２の絶縁膜を形成するようにしている。
【００３８】
これにより、複数の配線溝の深さを第１の領域と第２の領域とで相違させる必要が無くなり、配線溝の深さを変えるためのエッチングストップ層（窒化シリコン膜）を配線溝の下側に形成する工程と、エッチングストップ層を選択的にエッチングする工程とが不要となって、スループットの低下が防止される。
また、第１の配線溝内の第１の配線の膜厚と第２の配線溝内の第２の配線の膜厚は、第１の配線の薄層化によって調整されるので、第２の配線溝内で同じ導電膜を２回に分けて形成する必要はなく、同じ導電膜内にコンタクト界面が存在せず、高抵抗化することはない。
【００３９】
さらに、第１の領域において第１の配線を覆う第２の絶縁膜（例えば窒化シリコン膜）を第１の配線溝内の上部のみに埋め込むようにしたので、第２の絶縁膜の上面は第２の領域の第２の配線の上面とほぼ同じ高さになり、複数の第１の配線の間にセルフアラインで形成されるホールの上面の高さを第２の領域の第２の配線と同じにすることができるので、そのホールは第２の配線よりも高くならずに浅く形成され、そのホール内にプラグとして埋め込まれる導電膜のカバレッジを良好にすることができる。
【００４０】
また、第１の配線上に形成される第２の絶縁膜は、第１の配線及び第２の配線のパターン形成と膜厚調整を行った後に形成されるので、第２の絶縁膜のパターニングと第１及び第２の配線のパターニングとを連続的に行う必要はなくなり、第１の配線にはオーバーエッチングによる細りは生じない。これにより、第２の配線よりも薄く形成される第１の配線のパターン精度が向上する。
【００４１】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図８は、本発明の実施形態に係る半導体装置のメモリセル領域と周辺回路領域を示す平面図であり、層間絶縁膜は省略されている。
【００４２】
図８において、シリコン（半導体）基板１のメモリセル領域Ａでは、複数の活性領域２が素子分離絶縁層３に囲まれて区画されている。
素子分離絶縁層３及び活性領域２上には、ゲート電極を兼ねた複数のワード線４が形成されている。活性領域２では、後述するゲート絶縁膜がワード線４の下の半導体基板１表面に形成されている。また、活性領域２において、ワード線４の両側にはソース／ドレインとなる不純物拡散層５ａ，５ｂが形成されている。これにより、活性領域２にはワード線４、不純物拡散層５ａ，５ｂ等からなる複数のＭＯＳトランジスタが形成される。
【００４３】
ワード線４の上には層間絶縁膜を介して複数のビット線６が形成されていて、ビット線６とゲート電極４は互いにほぼ直交する方向に延在している。
ビット線６は、後述するコンタクトホールを通して活性領域２中央の不純物拡散層５ａに電気的に接続されている。また、ビット線６の上方に層間絶縁膜を介して形成されるキャパシタＱの蓄積電極は、後述するコンタクトホールを通して活性領域２の両端寄りの不純物拡散層５ｂに電気的に接続されている。
【００４４】
シリコン基板１の周辺回路領域Ｂでは、活性領域１０が素子分離絶縁層３に囲まれて区画されている。活性領域１０上には、後述するゲート絶縁膜を介してゲート電極１１が形成されている。また、シリコン基板１の活性領域１０のうちのゲート電極１１の両側にはソース／ドレインとなる不純物拡散層１２ａ，１２ｂが形成されている。これにより、活性領域１０にはゲート電極１１，不純物拡散層１２ａ，１２ｂ等からなるＭＯＳトランジスタが形成される。
【００４５】
また、周辺回路領域Ｂでは、上記したビット線６となる導電パターンがそのまま延在して構成される第１の配線６ａが形成されている。第１の配線６ａは、後述するコンタクトホールを通して活性領域１０内の一方の不純物拡散層１２ａに電気的に接続されている。また、他方の不純物拡散層１２ｂには第２の配線１３がコンタクトホールを通して電気的に接続されている。
【００４６】
さらに、周辺回路領域Ｂの素子分離絶縁層３上には、ゲート電極１１と同じ材料からなる下側配線１４が形成され、この下側配線１４には、その上方に形成される第３の配線１５が接続される。
なお、図８において符号４７ａ〜４７ｃは周辺回路領域Ｂの配線６ａ，１３，１５の上方に形成される二層目の配線を示している。
【００４７】
次に、本発明の第１実施形態に係る半導体装置の製造工程を図９〜図１７に基づいて説明する。それらの図は、図８のIII-III 線とIV-IV 線から見た断面を示している。
まず、図９(a) に示す構造を形成するまでの工程を説明する。
ｐ型のシリコン基板１のうちメモリセル領域Ａと周辺回路領域Ｂのそれぞれの活性領域２，１０の周囲には、シャロートレンチアイソレーション（ＳＴＩ）が素子分離絶縁層３として３００ｎｍの深さで形成されている。なお、ＳＴＩの代わりに、ＬＯＣＯＳ(local oxidation of silicon)法、その他の方法によって形成した絶縁層を用いてもよい。
【００４８】
そのような素子分離層絶縁層３を作成した後に、メモリセル領域Ａと周辺回路領域Ｂのそれぞれの活性領域２．１０内のシリコン基板１表面を熱酸化することにより、各活性領域２，１０に酸化シリコンよりなるゲート絶縁膜４ａ，１１ａを形成する。
さらに、多結晶シリコン膜２１とタングステンシリサイド膜２２と保護絶縁膜２３を順にシリコン基板１の全面に形成する。保護絶縁膜２３は、後の工程においてＳＡＣ（セルフアラインコンタクト）のために使用され、例えば１５０ｎｍのシリコン窒化膜から構成される。
【００４９】
その後に、レジストを用いるフォトリソグラフィー法によって、保護絶縁膜２３、タングステンシリサイド膜２２及び多結晶シリコン膜２１をパターニングすることにより、メモリセル領域Ａでは多結晶シリコン膜２１、タングステンシリサイド膜２２から構成されるワード線４をゲート電極を兼ねて複数形成し、また、周辺回路領域Ｂでは多結晶シリコン膜２１、タングステンシリサイド膜２２から構成される複数のゲート電極１１と下側配線１４を形成する。それらワード線４、ゲート電極１１の上には同じ形状の保護絶縁膜２３が残されているが、下側配線１４の少なくとも配線接続部分からは除去される。
【００５０】
なお、ワード線４，ゲート電極１１を構成する導電膜としては、上記したようなポリサイド構造に限られるものではなく、多結晶シリコン膜のみ、或いはポリメタルを用いてもよい。
さらに、メモリセル領域Ａと周辺回路領域Ｂのそれぞれの活性領域２，１０において、ワード線４、ゲート電極１１の両側に自己整合的にｎ型不純物をイオン注入することにより、活性領域２，１０のそれぞれにｎ型の不純物拡散層５ａ，５ｂ，１２ａ，１２ｂを形成する。これにより、メモリセル領域Ａではワード線（ゲート電極）４、不純物拡散層５ａ，５ｂ等によりＭＯＳトランジスタが形成される。
【００５１】
続いて、ワード線４、ゲート電極１１及び下側配線１４を覆う第１の窒化シリコン膜２４をシリコン基板１上に２０〜１００ｎｍ、例えば５０ｎｍの厚さに形成する。
その後に、メモリセル領域Ａの第１の窒化シリコン膜２４をレジスト（不図示）で覆った状態で、周辺回路領域Ａ内の第１の窒化シリコン膜２４を垂直方向に異方性エッチングする。これによって、周辺回路領域Ｂ内の第１の窒化シリコン膜２４はゲート電極１１及び下側配線１４の側壁にサイドウォールとして残されるが、ゲート電極１１の両側の不純物拡散層１２ａ，１２ｂ上からは除去されることになる。なお、メモリセル領域Ａ内では第１の窒化シリコン膜２４はそのままの状態で残される。
【００５２】
レジストを除去した後に、第１の窒化シリコン膜２４とゲート電極１１をマスクとして使用し、周辺回路領域Ｂにおけるゲート電極１１の両側の活性領域１１に再びｎ型不純物をイオン注入してその活性領域１１の不純物拡散層１２ａ，１２ｂをＬＤＤ構造にする。これにより、周辺回路領域Ｂでは、ＬＤＤ構造の不純物拡散層１２ａ，１２ｂ、ゲート電極１１等からなるＭＯＳトランジスタが形成される。
【００５３】
続いて、シリコン基板１の全面にコバルト膜を形成した後に、シリコン基板１を加熱して周辺回路領域Ｂの不純物拡散層１２ａ，１２ｂの表面にコバルトシリサイド層１２ｃを形成する。未反応のコバルト膜はウェットエッチングにより除去される。
次に、図９(b) に示す構造になるまでの工程を説明する。
【００５４】
まず、第１の窒化シリコン膜２４、不純物拡散層１２ａ、１２ｂ等を覆う第２の窒化シリコン膜２５をシリコン基板１上に２〜１００ｎｍ、例えば２５ｎｍの厚さに形成する。続いて、第２の窒化シリコン膜２５の上に、ＣＶＤ法により約８００ｎｍの厚さのＢＰＳＧ膜を第１の層間絶縁膜２６として形成する。さらにＣＭＰ法により第１の層間絶縁膜２６の表面を平坦化する。なお、第１の層間絶縁膜２６として酸化シリコンを形成してもよく、また、第１の層間絶縁膜２６の平坦化として加熱リフロー方を用いてもよい。
【００５５】
次に、図１０(a) に示す構造を形成するまでの工程を説明する。
まず、メモリセル領域Ａにおける活性領域２の不純物拡散層５ａ，５ｂの上に開口を有するレジストパターン（不図示）を第１の層間絶縁膜２６上に形成した後に、そのレジストパターンをマスクに使用して第１の層間絶縁膜２６、第１及び第２の窒化シリコン膜２４，２５を異方性エッチングすることによって、不純物拡散層５ａ，５ｂに到達する深さの第１及び第２のコンタクトホール２６ａ, ２６ｂを形成する。
【００５６】
ここで、第１の層間絶縁膜２６のエッチングガスとして例えばC4F8とCH2F2 を含む混合ガスを使用すると、第１及び第２の窒化シリコン膜２４，２５はエッチングストップ層として機能する。さらに、第１及び第２の窒化シリコン膜２４，２５のエッチンガスとしてCF3 を含むガスを使用する。この場合、少なくとも第１の窒化シリコン膜２４がワード線４の側部に残るようなエッチング条件とすることにより、コンタクトホール２６ａ, ２６ｂはワード線４の間にセルフアラインで形成されることになる。
【００５７】
なお、活性領域２の中央に形成された不純物拡散層５ａ上の第１のコンタクトホール２６ａはビット線コンタクトに使用され、活性領域２の両端寄りに形成された不純物拡散層５ｂ上の第２のコンタクトホール２６ｂはストレージコンタクトに使用される。
続いて、コンタクトホール２６ａ，２６ｂを通して不純物拡散層５ａ，５ｂにｎ型不純物をイオン注入して、次に形成されるランディングパッドと不純物拡散層５ａ，５ｂとのコンタクト抵抗を下げるようにする。
【００５８】
そして、レジストパターンを除去した後に、不純物がドープされた非晶質シリコン膜を第１の層間絶縁膜２６上とメモリセル領域Ａのコンタクトホール２６ａ，２６ｂ内にＣＶＤ法により形成する。その後に、第１の層間絶縁膜２６の上の非晶質シリコン膜をＣＭＰ法によって除去する。
これにより、第１のコンタクトホール２６ａ内に埋め込まれた非晶質シリコン膜をビット線用のランディングパッド２７ａとし、また、第２のコンタクトホール２６ｂ内に埋め込まれた非晶質シリコン膜をストレージコンタクト用のランディングパッド２７ｂとして使用する。
【００５９】
その後に、図１０(b) に示すように、第１の層間絶縁膜２６の上に、ランディングパッド２７ａ，２７ｂを覆う酸化シリコン膜を第２の層間絶縁膜２８として約４００ｎｍの厚さに形成する。
次に、第１及び第２の層間絶縁膜２６、２８にディアルダマシン法によりビット線、配線を形成する工程に移る。
【００６０】
まず、図１１に示すように、第２の層間絶縁膜２８の上にレジスト２９を塗布し、これを露光、現像することにより開口２９ａ，２９ｂ，２９ｃ，２９ｄを形成する。それらの開口２９ａ，２９ｂ，２９ｃ，２９ｄは、メモリセル領域Ａのビット線用のランディングパッド２７ａの上と周辺回路領域Ｂの不純物拡散層１１ａ，１１ｂ及び下側配線１４の上にそれぞれ形成される。
【００６１】
次に、レジスト２９をマスクに使用し、C4F8とCH2F2 を含む混合ガスを使用する反応性イオンエッチング（ＲＩＥ）法により第１及び第２の層間絶縁膜２６，２８をエッチングし、これによりメモリセル領域Ａ内のランディングパッド２７ａと、周辺回路領域Ｂ内の不純物拡散層１１ａ，１１ｂの上と下側配線１４の上に達する第１〜第４のコンタクトホール２８ａ〜２８ｄを形成する。この場合、第２の窒化シリコン膜２５はエッチストップ層として機能するので、第１〜第４のコンタクトホール２８ａ〜２８ｄの深さが異なっても素子分離絶縁層３がエッチングされることは防止される。なお、第１〜第４のコンタクトホール２８ａ〜２８ｄの下の第２の窒化シリコン膜２５は反応ガスを変えて選択的にエッチングされる。
【００６２】
次に、レジスト２９を除去した後に、周辺回路領域Ｂのコンタクトホール２８ｂ〜２８ｄのうち第１の層間絶縁膜２６の部分に有機材料３０を充填する。
さらに、図１２に示すように、第２の層間絶縁膜２８上に新たにレジスト３１を塗布し、これを露光、現像することにより、メモリセル領域Ａではビット線の形状であって周辺回路領域Ｂでは配線の形状の開口３１ａ〜３１ｃを形成する。そして、開口３１ａ〜３１ｃを通して第２の層間絶縁膜２８をエッチングし、コンタクトホール２８ａ〜２８ｄに一部が重なる複数の配線溝２８ｅ〜２８ｇを第２の層間絶縁膜２８に形成する。それらの配線溝２８ｅ〜２８ｇの深さはほぼ同じに形成される。
【００６３】
この後に、レジスト３１と有機材料３０を溶剤によって除去する。配線溝２８ｅ〜２８ｇの深さは、ビット線６の厚さとその上の後述する窒化シリコン膜の所望の厚さの合計か、或いは周辺回路領域Ｂ内にのみ配置される配線１３，１５の所望の厚さのうち、厚い方の膜厚と同じ大きさにする。その深さは、例えば２００〜３００ｎｍである。
【００６４】
なお、メモリセル領域Ａの配線溝２８ｅは周辺回路領域Ｂまで延在したパターン形状となっている。
次に、図１３(a) に示すように、配線溝２８ｅ〜２８ｇ内面とその下方に突出するコンタクトホール２８ａ〜２８ｄの内面と第２の層間絶縁膜２８の上面に、第３の窒化シリコン膜３２を１５ｎｍの厚さに形成する。続いて、第３の窒化シリコン膜３２を垂直方向にエッチバックすることにより、第３の窒化シリコン膜３２を配線溝２８ｅ〜２８ｇとコンタクトホール２８ａ〜２８ｄのそれぞれの底部から除去するとともに側壁にのみ残す。
【００６５】
次に、配線溝２８ｅ〜２８ｇ及びコンタクトホール２８ａ〜２８ｄの内部と第２の層間絶縁膜２８の上に、チタン(Ti)膜３３ａ、窒化チタン(TiN) 膜３３ｂ及びタングステン（Ｗ）膜３３ｃを順に形成する。これらの膜３３ａ〜３３ｃは、配線溝２８ｅ〜２８ｇを完全に埋め込む厚さ、例えば、Ti膜３３ａを２０ｎｍ、TiN 膜３３ｂを２０ｎｍ、Ｗ膜３３ｃを５００ｎｍの厚さとする。
【００６６】
次に、図１３(b) に示すように、Ti膜３３ａ、TiN 膜３３ｂ、Ｗ膜３３ｃをＣＭＰ法により第２の層間絶縁膜２８の表面から除去する。これによりメモリセル領域Ａから周辺回路領域Ｂに続く配線溝２８ｅ内に残されたTi膜３３ａ、TiN 膜３３ｂ及びＷ膜３３ｃをビット線６、第１の配線６ａとして使用し、周辺回路領域Ｂの各配線溝２８ｆ、２８ｇ内に残されたTi膜３３ａ、TiN 膜３３ｂ及びＷ膜３３ｃを第２，第３の配線１３，１５として使用する。また、メモリセル領域Ａにおいてビット線６はコンタクトホール２８ａを通してランディングパッド２７ａに接続され、さらに、周辺回路領域Ｂにおいて第１及び第２の配線６ａ，１３は、それぞれコンタクトホール２８ｂ，２８ｃを通して不純物拡散層１１ａ，１１ｂに接続され、第３の配線１５はコンタクトホール２８ｄを通して下側配線１４に接続される。
【００６７】
なお、周辺回路領域Ｂ内の第１の配線６ａは、メモリセル領域Ａに延在してビット線６に接続されている。
次に、図１４(a) に示すように、第２の層間絶縁膜２８、ビット線６、第１、第２及び第３の配線６ａ，１３，１５の上にレジスト３４を塗布し、これを露光、現像して、メモリセル領域Ａのビット線６を露出する開口３４ａを形成する。その開口３４ａは、図１４(a) においてはメモリセル領域Ａの周縁部のビット線６を覆う形状になっているが、メモリセル領域Ａと周辺回路領域Ｂの境界部分まで露出するような形状にしてもよい。
【００６８】
その後に、例えば六フッ化硫黄（SF6 ）と酸素（O2）を含む混合ガスを使用し、基板温度を７０℃以下に設定する条件下で、開口３４ａを通してビット線６を構成するＷ膜３３ｃをエッチバックすることによりメモリセル領域Ａの配線溝２８ｅ内にリセスを形成する。エッチバックの深さは、ビット線６が５０〜１００ｎｍの厚さになる程度とする。続いて、メモリセル領域Ａの配線溝２８ｅの側壁から露出したTiN 膜３３ｂ、Ti膜３３ａをウェットエッチング又はドライエッチングによって除去する。
【００６９】
レジスト３４を除去した後に、ビット線６、第２の層間絶縁膜２８等の上に第４の窒化シリコン膜３５を形成する。第４の窒化シリコン膜３５の厚さはリセス内に完全に埋め込む程度とする。続いて、図１４(b) に示すように、周辺回路領域Ｂの配線６ａ，１３，１５が露出するまで第４の窒化シリコン膜３５をＣＭＰ法により研磨するとともに、メモリセル領域Ａの配線溝２８ｅ内でビット線６上に第４の窒化シリコン膜３５を残す。これにより、ビット線６の上面と側壁が第３及び第４の窒化シリコン膜３２，３５により覆われた状態となる。
【００７０】
次に、第２の層間絶縁膜２８、ビット線６，配線６ａ，１３，１５の上にレジスト３６を塗布し、これを露光、現像することにより、図１５(a) に示すようにメモリセル領域Ａにおける活性領域２の両側寄りの不純物拡散層５ｂの上方に開口３６ａを形成する。その開口３６ａは、ビット線６間に位置するように形成される。
【００７１】
続いて、エッチングガスとして例えばC4F8とCH2F2 を含む混合ガスを使用し、開口３６ａを通して第２の層間絶縁膜２８をドライエッチングすることにより、ビット線６の間を通ってストレージコンタクト用のランディングパッド２７ｂに達する深さのストレージ用の上側コンタクトホール３７を形成する。即ち、上側コンタクトホール３７はセルフアラインコンタクト（ＳＡＣ）法によって形成される。これにより、上側コンタクトホール３７の形成位置にズレが生じたとしても、ビット線６を覆う第３及び第４の窒化シリコン膜３２，３５に対して第２の層間絶縁膜２８は選択的にエッチングされるので、ビット線６と上側コンタクトホール３７とが接触することは防止される。
【００７２】
さらに、ｎ型不純物がドープされた多結晶シリコンを上側コンタクトホール３７内と第２の層間絶縁膜２８上に形成した後に、第２の層間絶縁膜２８、配線６ａ，１３，１５等の上の多結晶シリコン膜をＣＭＰ法によって除去する。これにより、図１５(b) に示すように、上側のコンタクトホール３７に充填された多結晶シリコン膜をストレージコンタクトプラグ３８として使用する。
【００７３】
次に、図１６に示すような構造になるまでの工程を説明する。
まず、第２の層間絶縁膜２８、ストレージコンタクトプラグ３８、第４の窒化シリコン膜３５及び配線６ａ，１３，１５の上に、膜厚１００ｎｍのSiO2よりなる第３の層間絶縁膜３９、膜厚５０ｎｍの第５の窒化シリコン膜４０を順に形成した後に、第５の窒化シリコン膜４０の上にＢＰＳＧ膜（不図示）を約１．２μｍの厚さに形成する。
【００７４】
さらに、ＢＰＳＧ膜（不図示）、第５の窒化シリコン膜４０及び第３の層間絶縁膜３９をフォトリソグラフィー法によりパターニングしてメモリセル領域Ａのキャパシタ形成部分に凹部４１を形成する。そして、凹部４１の内面とＢＰＳＧ膜の上面に非晶質シリコン膜を形成する。さらに、非晶質シリコン膜をＣＭＰ法によりＢＰＳＧ膜の上面から除去する。つづいて、真空中で非晶質シリコン膜を加熱することにより、非晶質シリコン膜の内側にＨＳＧ(hemispherical grained silicon layer) と呼ばれる凹凸を形成する。その加熱によって非晶質シリコン膜は多結晶シリコン膜となり、この多結晶シリコン膜をキャパシタＱの蓄積電極４２として使用する。その後に、フッ酸によりＢＰＳＧ膜を除去する。
【００７５】
さらに、蓄積電極４２表面と第５の窒化シリコン膜４０の上に誘電体膜４３を形成し、さらに誘電体膜４３の上にドープトシリコンよりなる対向電極（セルプレート）４４を形成する。これにより、蓄積電極４２、誘電体膜４３及び対向電極４４からなるキャパシタＱが形成される。
なお、対向電極４２、誘電体膜４３及び第５の窒化シリコン膜４０をパターニングして周辺回路領域Ｂから選択的に除去する。
【００７６】
次に、図１７に示すような構図になるまでの工程を説明する。
まず、キャパシタＱを覆う第４の層間絶縁膜４５を第３の層間絶縁膜３９の上に形成した後に、第３及び第４の層間絶縁膜３９，４５をパターニングして周辺回路領域Ｂの第１、第２及び第３の配線６ａ，１３，１５のそれぞれの上に上側のコンタクトホール４５ａ〜４５ｃを形成する。さらに、コンタクトホール４５ａ〜４５ｃ内にチタン、窒化チタン、タングステンの３層構造膜を充填して、この３層構造膜をプラグ４６ａ〜４６ｃとして使用し、さらに、窒化チタン膜、アルミニウム膜及び窒化チタン膜を第４の層間絶縁膜４５の上に形成し、それらの膜をパターニングして周辺回路領域Ｂのプラグ４６ａ〜４６ｃの上を通る二層目の配線４７ａ〜４７ｃを形成する。
【００７７】
さらに、二層目の配線４７ａ〜４７ｃを覆う保護絶縁膜４８を第４の層間絶縁膜４５上に形成する。
上記した半導体装置において、第２の層間絶縁膜２８のうちメモリセル領域Ａ及び周辺回路領域Ｂのそれぞれに配線溝２８ｅ〜２８ｇを形成し、そしてメモリセル領域Ａの配線溝２８ｅ内にビット線６を形成し、周辺回路領域Ｂの配線溝２８ｅ〜２８ｇ内に配線６ａ，１３，１５を形成し、ついでビット線６を構成する導電膜を選択的にエッチングして薄層化した後に、配線溝２８ｅ内において薄いビット線６上に窒化シリコン膜３５を形成するようにしている。
【００７８】
この場合、メモリセル領域Ａのビット線６と周辺回路領域Ｂの配線６ａ，１３，１５が埋め込まれる複数の配線溝２８ｅ〜２８ｇの深さをほぼ同じに形成し、さらに、ビット線６の上に形成されるセルフアラインコンタクト用の窒化シリコン膜３５を薄層化されたビット線６の上であって配線溝２８ｅの中に選択的に形成するようにしている。
【００７９】
これにより、配線溝２８ｅの深さをメモリセル領域Ａと周辺回路領域Ｂとで相違させるためのエッチングストップ層（窒化シリコン膜）を第１の層間絶縁膜２６と第２の層間絶縁膜２８の間に形成する必要はなく、しかもそのエッチングストップ層を選択的にエッチングする工程も不要となって、スループットの低下が防止される。
【００８０】
また、周辺回路領域Ｂにおける配線６ａ，１３，１５は、同じ導電膜を２回に分けて形成する構造とはなっていないので、同じ導電膜にコンタクト界面が存在しないので、高抵抗化することはない。なお、ビット線６、配線６ａ，１３，１５を構成する導電膜のうち、チタン膜３３ａは密着層として機能し、窒化チタン膜３３ｂはチタン膜３３ａとタングステン膜３３ｃとのバリアメタルとして機能する。
【００８１】
さらに、メモリセル領域Ａにおいてビット線６を覆う窒化シリコン膜３５を配線溝２８ｅ内の上部のみに埋め込むようにしたので、その窒化シリコン膜３５の上面は周辺回路領域Ｂの配線６ａ，１３．１５の上面とほぼ同じ高さになり、複数のビット線６の間にセルフアラインコンタクトで形成されるストレージコンタクトホール３７の上面の高さを周辺回路領域Ｂの配線６ａ，１３．１５と同じ高さにすることができるので、ストレージコンタクトホール３７は配線６ａ，１３，１５よりも高くならず、ストレージコンタクトホール３７内にプラグ３８として埋め込まれる導電膜のカバレッジを良好にすることができる。
【００８２】
また、ビット線６上に形成される窒化シリコン膜３５をビット線６と同じ配線溝２８ｅの上部のみに埋め込むようにしたので、窒化シリコン膜３５とビット線６のパターン形状を揃えるために窒化シリコン膜３５のパターニングとビット線６及び配線６ａ，１３，１５のパターニングとを連続的に行う必要はなくなり、ビット線６にはオーバーエッチングによる細りは生じない。これにより、周辺回路領域Ｂの配線６ａ，１３，１５よりも薄く形成されるビット線６のパターン精度が向上する。
【００８３】
なお、メモリセル領域Ａ内のビット線６のビット線の配線抵抗はおよそ１．５〜５Ω程度であるが、膜厚が薄いのでビット線容量は大きくならない。これに対して、周辺回路領域Ｂ内の配線６ａ、１３，１５の配線抵抗はおよそ０．２〜０．５Ωであり配線として十分使用できる値である。
（第２の実施の形態）
第１の実施の形態では、図１５(b) 、図１６に示したように、周辺回路領域Ｂの配線６ａ，１３，１５を露出させた後に、第３の層間絶縁膜３９を配線６ａ，１３，１５、第２の層間絶縁膜２８等の上に形成している。
【００８４】
これに対して、本実施形態では、それらの配線６ａ，１３，１５を第４の窒化シリコン膜３５の研磨後に露出させない構造と製造方法を採用している。次に、その詳細を説明する。
まず、第１実施形態に係る図１４(a) に示したように、周辺回路領域Ｂをレジスト３４で覆った状態で、ビット線６を薄層化することにより、第１の配線６ａに対してリセスを形成する。
【００８５】
レジスト３４を除去した後に、図１８(a) に示すようにメモリセル領域Ａのビット線６と周辺回路領域Ｂの配線６ａ，１３，１５を構成するタングステン膜３３ｃを５０ｎｍ程度エッチバックする。そのエッチバックは、第１実施形態で示したリセス形成のためのエッチング条件とほぼ同じにする。ただし、ビット線６の膜厚が最終的に約１００ｎｍとなるように２回のエッチング時間を調整する。さらに、配線溝２８ｅ〜２８ｇの側壁で露出した窒化チタン膜３３ｂ及びチタン膜３３ａをウエットエッチング又はドライエッチングして除去する。
【００８６】
続いて、第２の層間絶縁膜２８、ビット線６及び配線６ａ，１３，１５の上に第４の窒化シリコン膜３５を形成する。さらに、図１８(b) に示すように、第４の窒化シリコン膜３５をＣＭＰ法により研磨して配線溝２８ｅ〜２８ｇ内にのみ残す。これにより、第４の窒化シリコン膜３５は、ビット線６のみならず配線６ａ，１３，１５の上にも残ることになるが、その膜厚は、ビット線６の上で最も厚くなっている。
【００８７】
次に、図１９(a) に示すように、メモリセル領域Ａのビット線６の間を通るストレージコンタクトホール３７を第２の層間絶縁膜２８に形成する、続いて、図１９(b) に示すように、ストレージコンタクトホール３７の中にプラグ３８を充填する。ストレージコンタクトホール３７とプラグ３８の形成については、第１実施形態の図１５(a),(b) に示したと同じ方法が採用され、ストレージコンタクトホール３７とビット線６との接触は第３及び第４の窒化シリコン膜３２，３５によって阻止される。
【００８８】
この後に、図２０に示すように、プラグ３８、第４の窒化シリコン膜３５を覆う第３の層間絶縁膜３９を第２の層間絶縁膜２８の上に形成する。さらに、第５の窒化シリコン膜４０を第３の層間絶縁膜３９上に形成した後に、第１実施形態と同様な方法によってキャパシタＱを形成する
その後に、図２１に示すように、第１実施形態と同様な方法によって、キャパシタＱを覆う第４の層間絶縁膜４５を形成し、周辺回路領域Ｂの第３及び第４の層間絶縁膜３９，４５に上側コンタクトホール４５ａ〜４５ｃを形成し、コンタクトホール４５ａ〜４５ｃ内にプラグ４６ａ〜４６ｃを形成し、第４の層間絶縁膜４５上に配線４７ａ〜４７ｃを形成し、さらに配線４７ａ〜４７ｃを覆う保護絶縁膜４８を形成する。
【００８９】
ただし、第３及び第４の層間絶縁膜３９，４５内に上側コンタクトホール４５ａ〜４５ｃを形成する場合には、周辺回路領域Ｂの配線６ａ，１３，１５上の窒化シリコン膜３５においてエッチングが実質的に進まなくなるので、エッチャントを変えて窒化シリコン膜３５をエッチングして配線６ａ，１３，１５を露出させる必要がある。
【００９０】
以上のような半導体装置によれば、第１実施形態と同じように従来技術の欠点が解消される。しかも、その半導体装置においては、第４の窒化シリコン膜３５をビット線６の上だけでなく周辺回路領域Ｂの配線６ａ，１３，１５の上にも薄く残すようにしたので、第４の窒化シリコン膜３５を研磨した後に、配線６ａ，１３，１５が露出しない構造が得られる。これにより、第４の窒化シリコン膜３５をＣＭＰする際に生じると予想されるタングステン膜３３ｃのエロージョンが防止され、配線６ａ，１３，１５の抵抗を均一化する効果がある。
【００９１】
なお、図１８〜図２１に示した構成のメモリセル領域Ａと周辺回路領Ｂは、図８と同じ平面構成を有している。
（第３の実施の形態）
第２の実施の形態では、配線溝２８ｅ〜２８ｇ内で第４の窒化シリコン膜３５を配線６ａ，１３，１５上に薄く残すことにより、第４の窒化シリコン膜３５の研磨の際の配線６ａ，１３，１５のエロージョンを防止している。
【００９２】
これに対して本実施形態では、第２実施形態とは異なる方法によって配線６ａ，１３，１５のエロージョンを防止する構造及び工程を採用している。その詳細を以下に説明する。
まず、第１実施形態の図１３(a) に示したように、配線溝２８ｅ〜２８ｇ内にビット線６、配線６ａ，１３，１５を形成する。
【００９３】
次に、図２２(a) に示すように、ビット線６、配線６ａ，１３，１５及び第２の層間絶縁膜２８上にSiO2膜４９をＣＶＤ法により５０ｎｍの厚さに形成する。続いて、SiO2膜４９の周辺回路領域Ｂを覆うレジスト５０を形成する。そして図２２(b) に示すように、レジスト５０をマスクに使用し、C4F8とCH2F2 を含む混合ガスを使用する反応性イオンエッチング法によりSiO2膜４９をエッチングしてメモリセル領域Ａのビット線６を露出させる。続いて、エッチングガスを変えてビット線６をエチングしてリセスを形成する。ビット線６のエッチング条件は、第１実施形態と同じように設定してビット線６を約１００ｎｍの厚さになるまで薄層化する。
【００９４】
次に、図２３に示す構造となるまでの工程を説明する。
まず、SiO2膜４９、第２の層間絶縁膜２８、ビット線６及び配線６ａ，１３，１５の上に第４の窒化シリコン膜３５をＣＶＤ法により形成する。さらに、図２３に示すように、第４の窒化シリコン膜３５をＣＭＰ法により研磨して周辺回路領域ＢのSiO2膜４９の上から選択的に除去する。この場合、SiO2膜４９は研磨停止膜となるので、第４の窒化シリコン膜３５は、メモリセル領域Ａの配線溝２８ｅ内と、メモリセル領域Ａの第２の層間絶縁膜２８上にも薄く残される。
【００９５】
続いて、SiO2膜４９、第４の窒化シリコン膜３５の上にレジスト５１を塗布し、これを露光、現像してストレージコンタクト用のランディングパッド２７ｂの上に開口５１ａを形成する。
さらに、開口５１ａを通して第２の層間絶縁膜２８及び第４の窒化シリコン膜３５をエッチングしてストレージコンタクトホール３７ａを形成する。この場合、第４の窒化シリコン膜３５と第２の層間絶縁膜２８はエッチング条件を変えてエッチングする。
【００９６】
レジスト５１を除去した後には図２４(a) に示すような断面が得られる。
次に、ストレージコンタクトホール３７ａ内に完全に充填される厚さに形成した後に、第４の窒化シリコン膜３５及びSiO2膜４９上に形成されたドープトポリシリコン膜をＣＭＰ法により研磨してストレージコンタクトホール３７ａ内にのみ残す。ストレージコンタクトホール３７ａ内に残ったドープトポリシリコン膜は、図２４(b) に示すように、ストレージコンタクトプラグ３８ａとして使用される。
【００９７】
ところで、ストレージコンタクトホール３７ａは、第１及び第２実施形態のストレージコンタクトホール３７よりもSiO2膜４９の膜厚分だけ深くなるが、その膜厚はその中に充填されるストレージコンタクトプラグ３８ａのカバレッジを劣化させるほどではない。
また、メモリセル領域Ａにおいて、ビット線６上に形成された第４の窒化シリコン膜３５は、配線溝２８ｅ内のみならず配線溝２８ｅの周辺の第２の層間絶縁膜２８の上にも形成されるために、ストレージコンタクトホール３７ａを形成するためのエッチングの際には、まず、第２の層間絶縁膜２８上に残された厚さ分だけ第４の窒化シリコン膜３５をコントロールエッチングし、その後に第２の層間絶縁膜２８をエッチングすることになる。そして、第２の層間絶縁膜２８を選択エッチングする際には、ビット線６の直上の第４の窒化シリコン膜３５のエッチングは阻止されるので、ストレージコンタクトホール３７ａが自己整合的に形成されることは第１実施形態と同様である。
【００９８】
この後に、図２５に示すような構造となるまでの工程を説明する。
まず、ストレージコンタクトプラグ３８ａ、第４の窒化シリコン膜３５及びSiO2膜４９の上に第３の層間絶縁膜３９を形成する。さらに、第５の窒化シリコン膜４０を第３の層間絶縁膜３９上に形成した後に、第１実施形態と同様な方法によってキャパシタＱを形成する
その後に、第１実施形態と同様な方法によって、キャパシタＱを覆う第４の層間絶縁膜４５を形成し、周辺回路領域Ｂの第３及び第４の層間絶縁膜３９，４５とSiO2膜４９に上側コンタクトホール４５ａ〜４５ｃを形成し、コンタクトホール４５ａ〜４５ｃ内にプラグ４６ａ〜４６ｃを形成し、第４の層間絶縁膜４５上に配線４７ａ〜４７ｃを形成し、さらに配線４７ａ〜４７ｃを覆う保護絶縁膜４８を形成する。
【００９９】
以上のような半導体装置によれば、第１実施形態と同じように従来技術の欠点が解消される。しかも、その半導体装置においては、周辺回路領域Ｂの配線６ａ，１３，１５等をSiO2膜４９で覆った状態で第４の窒化シリコン膜３５を全面に形成し、ついで第４の窒化シリコン膜３５を選択研磨するようにしたので、第４の窒化シリコン膜３５を研磨した後に配線６ａ，１３，１５が露出しない構造が得られる。これにより、第４の窒化シリコン膜３５の研磨の際に生じると予想されるタングステン膜３３ｃのエロージョンが防止され、配線６ａ，１３，１５の抵抗を均一化する効果がある。
【０１００】
なお、図２２〜図２５に示した構成のメモリセル領域Ａと周辺回路領Ｂは、図８と同じ平面構成を有している。
（第４の実施の形態）
第１、第２及び第３の実施の形態に係る半導体装置においては、ビット線、配線をディユアルダマシン法により形成したが、本実施形態ではシングルダマシン法によって形成する工程について説明する。
【０１０１】
まず、第１実施形態の図１０(a) に示したように、メモリセル領域Ａ内の第１の層間絶縁膜２６のコンタクトホール２６ａ，２６ｂ内にランディングパッド２７ａ，２７ｂを形成する。
次に、図２６(a) に示す構造になるまでの工程について説明する。
まず、ランディングパッド２７ａ，２７ｂと第１の層間絶縁膜２６の上に、SiO2膜５２をＣＶＤ法により１００ｎｍの厚さに形成する。
【０１０２】
続いて、フォトリソグラフィー法により第１の層間絶縁膜２６とSiO2膜５２をパターニングし、これによりメモリセル領域Ａ内のランディングパッド２７ａと、周辺回路領域Ｂ内の不純物拡散層１１ａ，１１ｂの上と下側配線１４の上とに達する第１〜第４のコンタクトホール５２ａ〜５２ｄを形成する。この場合、第２の窒化シリコン膜２５はエッチストップ層として機能するので、第１〜第４のコンタクトホール５２ａ〜５２ｄの深さが異なっても素子分離絶縁層３がエッチングされることは防止される。なお、第１〜第４のコンタクトホール５２ａ〜５２ｄの下の第２の窒化シリコン膜２５は反応ガスを変えて選択的にエッチングされる。
【０１０３】
次に、図２６(b) に示す構造になるまでの工程について説明する。
まず、第１〜第４のコンタクトホール５２ａ〜５２ｄの内部と第１の層間絶縁膜２６の上に、膜厚２０ｎｍのTi膜５３ａと膜厚２０ｎｍのTiN 膜５３ｂとＷ膜５３ｃを順に形成する。タングステン膜５３ｃは、周辺回路領域Ｂの第２〜第３のコンタクトホール５２ｂ〜５２ｄを完全に埋め込む厚さとする。
【０１０４】
続いて、第１の層間絶縁膜２６上のTi膜５３ａ、TiN 膜５３ｂ及びＷ膜５３ｃをＣＭＰ法によって除去する。
これにより、メモリセル領域Ａのビット線用のランディングパッド２７ａの上には、Ti膜５３ａ、TiN 膜５３ｂ及びＷ膜５３ｃよりなるビット線用のコンタクトパッド５４ａが形成され、また、周辺回路領域Ｂの不純物拡散層１２ａ，１２ｂと下側配線１４の上には、それぞれTi膜５３ａ、TiN 膜５３ｂ及びＷ膜５３ｃよりなる一層目のコンタクトプラグ５４ｂ〜５４ｄが形成される。
【０１０５】
次に、図２７(a) に示す構造になるまでの工程について説明する。
まず、SiO2膜５２とコンタクトプラグ５４ａ〜５４ｄの上に、膜厚２００〜３００ｎｍのSiO2よりなる第２の層間絶縁膜２８を形成する。さらに、フォトリソグラフィー法により第２の層間絶縁膜２８をパターニングすることにより、メモリセル領域Ａではビット線形状であって周辺回路領域Ｂでは配線形状の配線溝２８ｅ〜２８ｇを形成する。それらの配線溝２８ｅ〜２８ｇはコンタクトプラグ５４ａ〜５４ｄに達する深さに形成される。
【０１０６】
なお、メモリセル領域Ａの配線溝２８ｅは周辺回路領域Ｂまで延在したパターン形状となっている。
続いて、配線溝２８ｅ〜２８ｇ内面に第３の窒化シリコン膜３２を形成した後に、第３の窒化シリコン膜３２を垂直方向にエッチングすることにより、第３の窒化シリコン膜３２を配線溝２８ｅ〜２８ｇの側壁にのみ残す。
【０１０７】
次に、図２７(b) に示す構造になるまでの工程について説明する。
まず、配線溝２８ｅ〜２８ｇ内部と第２の層間絶縁膜２８上にTi膜５５ａ、TiN 膜５５ｂ及びＷ膜５５ｃを順に形成する。例えば、Ti膜５５ａの膜厚を２０ｎｍ、TiN 膜５５ｂの膜厚を２０ｎｍとし、Ｗ膜３３ｃの膜厚を配線溝２８ｅ〜２８ｇを完全に埋め込む厚さとする。
【０１０８】
続いて、Ti膜５５ａ、TiN 膜５５ｂ、Ｗ膜５５ｃをＣＭＰ法により第２の層間絶縁膜２８の表面から除去する。これによりメモリセル領域Ａから周辺回路領域Ｂに続く配線溝２８ｅ内に残されたTi膜５５ａ、TiN 膜５５ｂ及びＷ膜５５ｃをビット線６、第１の配線６ａとして使用し、周辺回路領域Ｂの各配線溝２８ｆ、２８ｇ内に残されたTi膜５５ａ、TiN 膜５５ｂ及びＷ膜５５ｃを第２，第３の配線１３，１５として使用する。
【０１０９】
これにより、メモリセル領域Ａではビット線６はビット線用のコンタクトプラグ５４を介してランディングパッド２７ａに接続される。また、周辺回路領域Ｂにおいて、第１及び第２の配線６ａ，１３はそれぞれ一層目のコンタクトプラグ５４ｂ，５４ｃを介して不純物拡散層１１ａ，１１ｂに接続され、さらに、第３の配線１５は一層目のコンタクトプラグ５４ｄを介して下側配線１４に接続される。なお、周辺回路領域Ｂ内の第１の配線６ａは、メモリセル領域Ａに延在してビット線６に接続されている。
【０１１０】
次に、図２８(a) に示すように、周辺回路領域Ｂの第１、第２及び第３の配線６ａ，１３，１５をレジスト５６で覆った状態で、ビット線６を構成するＷ膜３３ｃをエッチバックすることによりメモリセル領域Ａの配線溝２８ｅ内にリセスを形成する。エッチバックの深さは、ビット線６が５０〜１００ｎｍの厚さになる程度とする。続いて、メモリセル領域Ａの配線溝２８ｅの側壁から露出したTiN 膜３３ｂ、Ti膜３３ａをウェットエッチング又はドライエッチングによって除去する。
【０１１１】
なお、図２８(a) においては、ビット線６のうちメモリセル領域Ａの外周縁よりも内側にリセスが形成される構造となっているが、メモリセル領域Ａと周辺回路領域Ｂの境界に至る領域までリセスを形成してもよい。
次に、ビット線６、第２の層間絶縁膜２８等の上に第４の窒化シリコン膜３５を形成する。続いて、図２８(b) に示すように、周辺回路領域Ｂの配線６ａ，１３，１５が露出するまで第４の窒化シリコン膜３５をＣＭＰ法により研磨するとともに、メモリセル領域Ａの配線溝２８ｅ内においてビット線６上に第４の窒化シリコン膜３５を残す。これにより、ビット線６の上面と側壁が第３及び第４の窒化シリコン膜３２，３５により覆われた状態となる。
【０１１２】
次に、第２の層間絶縁膜２８、ビット線６及び配線６ａ，１３，１５の上にレジスト５６を塗布し、これを露光、現像することにより、図２９(a) に示すようにメモリセル領域Ａのストレージコンタクト用のランディングパッド２７ｂの上方に開口５６ａを形成する。その開口５６ａは、ビット線６間に位置するように形成される。
【０１１３】
続いて、レジスト５６をマスクに使用して第２の層間絶縁膜２８をドライエッチングすることにより、ビット線６の間を通ってストレージコンタクト用のランディングパッド２７ｂに達する深さのストレージ用の上側コンタクトホール３７を形成する。この場合、上側コンタクトホール３７の形成位置にズレが生じたとしても、第３及び第４の窒化シリコン膜３２，３５に対して第２の層間絶縁膜２８は選択的にエッチングされるので、ビット線６と上側コンタクトホール３７とが接触することは防止される。
【０１１４】
さらに、レジスト５６を除去した後に、ｎ型不純物がドープされた多結晶シリコンを上側コンタクトホール３７内と第２の層間絶縁膜２８上に形成する。続いて、第２の層間絶縁膜２８上の多結晶シリコン膜をＣＭＰ法によって除去する。これにより、図２９(b) に示すように、上側のコンタクトホール３７内に残された多結晶シリコン膜をストレージコンタクトプラグ３８として使用する。
【０１１５】
この後に、図３０に示すような構造となるまでの工程を説明する。
まず、ストレージコンタクトプラグ３８ａ、第４の窒化シリコン膜３５及びSiO2膜４９の上に第３の層間絶縁膜３９を形成する。さらに、第５の窒化シリコン膜４０を第３の層間絶縁膜３９上に形成した後に、第１実施形態と同様な方法によってキャパシタＱを形成する
その後に、第１実施形態と同様な方法によって、キャパシタＱを覆う第４の層間絶縁膜４５を形成し、周辺回路領域Ｂの第３及び第４の層間絶縁膜３９，４５とSiO2膜４９に上側コンタクトホール４５ａ〜４５ｃを形成し、コンタクトホール４５ａ〜４５ｃ内にプラグ４６ａ〜４６ｃを形成し、第４の層間絶縁膜４５上に配線４７ａ〜４７ｃを形成し、さらに配線４７ａ〜４７ｃを覆う保護絶縁膜４８を形成する。
【０１１６】
上記した半導体装置において、第２の層間絶縁膜２８にほぼ同じ深さに形成された複数の配線溝２８ｅ〜２８ｇ内にビット線６、配線６ａ，１３，１５を形成した後に、ビット線６の上部を選択的にエッチングして薄層化し、その薄層化された部分に窒化シリコン膜３５を形成するようにしている。
これにより、複数の配線溝２８ｅ〜２８ｇの深さをメモリセル領域Ａと周辺回路領域Ｂとで相違させるためのエッチングストップ層（窒化シリコン膜）を第１の層間絶縁膜２６と第２の層間絶縁膜２８の間に形成する必要はなく、しかもそのエッチングストップ層を選択的にエッチングする工程も不要となって、スループットの低下が防止される。
【０１１７】
また、周辺回路領域Ｂにおける配線６ａ，１３，１５には、同じ導電膜を２回に分けて形成する構造とはなっていないので、３層構造以外のコンタクト界面が存在せず、高抵抗化することはない。
さらに、メモリセル領域Ａにおいてビット線６を覆う窒化シリコン膜３５を配線溝２８ｅ内の上部のみに埋め込むようにしたので、その窒化シリコン膜３５の上面は周辺回路領域Ｂの配線６ａ，１３．１５の上面とほぼ同じ高さになり、ビット線６の間にセルフアラインコンタクトで形成されるストレージコンタクトホール３７の上面の高さを周辺回路領域Ｂの配線６ａ，１３．１５上面と同じ高さにすることができるので、ストレージコンタクトホール３７は配線６ａ，１３，１５よりも高くならず、ストレージコンタクトホール３７内にプラグ３８として埋め込まれる導電膜のカバレッジを良好にすることができる。
【０１１８】
また、ビット線６上に形成される窒化シリコン膜３５は、ビット線６及び配線６ａ，１３，１５のパターン形成と膜厚調整を行った後に形成されるので、窒化シリコン膜３５のパターニングとビット線６及び配線６ａ，１３，１５のパターニングとを連続的に行う必要はなくなり、ビット線６にはオーバーエッチングによる細りは生じない。これにより、周辺回路領域Ｂの配線６ａ，１３，１５よりも薄く形成されるビット線６のパターン精度が向上する。
【０１１９】
なお、本実施形態においても、第２、第３の実施形態に示したように、ビット線６が形成された配線溝２８ｅに埋め込まれる第３の窒化シリコン膜３５をＣＭＰする際に、周辺回路領域Ｂの第１〜第３の配線６ａ，１３，１５を絶縁膜に覆う構造を採用してもよい。
（第５の実施の形態）
上記した実施の形態においては、メモリセル領域Ａのビット線６の膜厚を周辺回路領域Ｂの配線６ａ，１３，１５よりも薄く形成している。そして、図３１に示すように、ビット線６を薄くするほどビット線容量は小さくなる。
【０１２０】
周辺回路領域Ｂにおいても、部分的に素子間の配線を薄くして配線間のカップリング容量を低減したい部分がある。例えば、ブートストラップ回路や電源ジェネレータでは、配線の寄生容量を低減することにより電源の発生効率を高くすることができる。また、オシレータの高速動作部分では、主に抵抗がオシレータ遅延時間を律速するが、ロウパワー部分では配線の寄生容量を低減することにより消費電力の削減が可能である。
【０１２１】
図３２は、図８に示した周辺回路領域Ｂをさらに広く示した平面図であり、図８と同じ符号は同じ要素を示している。また、図３３は、図３２のＶ−Ｖ線とVI−VI線から見た断面図であり、図１６と同じ符号は同じ要素を示している。
図３２，図３３において、メモリセル領域Ａは第１実施形態と同じ構造を有している。また、それらの図において、周辺回路領域Ｂでは、第１実施形態で示した活性領域１０の他に第２、第３の活性領域６１，６２が素子分離絶縁層３によって囲まれている。
【０１２２】
第２及び第３の活性領域６１，６２上にはそれぞれ２つのゲート電極６３ａ，６３ｂ，６４ａ，６４ｂがゲート絶縁膜（不図示）を介して形成されている。また、第２及び第３の活性領域６１，６２のそれぞれにおいて、ゲート電極６３ａ，６３ｂ，６４ａ，６４ｂの両側にはＬＤＤ構造の不純物拡散層６６ａ〜６６ｃ，６７ａ〜６７ｃが形成されている。これらにより、第２及び第３の活性領域６１，６２には、それぞれＭＯＳトランジスタが２つづ形成されている。
【０１２３】
それらのＭＯＳトランジスタは、第１実施形態で示した第１の層間絶縁膜２６によって覆われている。
また、周辺回路領域Ｂの第１及び第２の層間絶縁膜２６，２８において、各不拡散層６６ａ〜６６ｃ，６７ａ〜６７ｃのそれぞれの上にはコンタクトホール６８ａ〜６８ｆが形成されている。さらに、コンタクトホール６８ａ〜６８ｆの上を通る配線溝６９ａ〜６９ｈが第２の層間絶縁膜２８の上部に形成されている。それらの配線溝６９ａ〜６９ｈは、第１実施形態で示した配線溝２８ｅ〜２８ｇと同じ工程で同じ深さに形成され、全ての配線溝２８ｅ〜２８ｇ，６９ａ〜６９ｈの底面はシリコン基板１の上面からほぼ同じ高さとなっている。
【０１２４】
また、周辺回路領域Ｂの新たに示した配線溝６９ａ〜６９ｈには、第１実施形態で示した第１〜第３の配線６ａ，１３，１５と同じ構造の配線７０ａ〜７０ｇが形成されている。それらの配線７０ａ〜７０ｇのうち、ブートストラップ回路、電源ジェネレータ、オシレータを構成するものの一部は、ビット線６と同じように薄層化され、その上には第１実施形態で示した第４の窒化シリコン膜３５が形成されている。
【０１２５】
なお、図３３において、符号７１ａ〜７１ｃは、第４の層間絶縁膜４５に形成されて周辺回路領域Ｂの不純物拡散層６６ｃ、６７ａ，６７ｃに電気的に接続されるプラグを示し、符号７２ａ，７２ｂは、周辺回路領域Ｂにおいて第４の層間絶縁膜の上に形成され且つプラグに接続される二層目の配線を示している。
上記した周辺回路領域Ｂにおいて第２の層間絶縁膜２８に形成された配線溝６９ａ〜６９ｈ内の配線７０ａ〜７０ｇのうちの一部が薄層化されているので、配線間の寄生容量の低減が図れる。
【０１２６】
なお、周辺回路領域Ｂにおいて、薄層化される配線７０ａ、７０ｂ、７０ｃ、７０ｄ，７０ｆの部分は、第４の層間絶縁膜４５に形成されるプラグ７１ａ〜７１ｃが接続されない部分であることが好ましい。これは、プラグ７１ａ〜７１ｃが埋め込まれるコンタクトホールを、エッチャントを変えずに容易に形成するためである。
（その他の実施の形態）
上記した実施形態の半導体装置において、ビット線及び配線を構成する材料として主としてタングステンを適用したが、銅、アルミニウム、シリサイド／ポリシリコンの二層構造、その他の導電材料を使用してもよい。
【０１２７】
また、上記した実施形態の半導体装置において、ビット線の上に形成される窒化シリコンの代わりに、窒化酸化シリコンのような酸化シリコンに対して選択的にエッチングできる絶縁材料を用いてもよい。
さらに、上記した半導体装置において、メモリセル領域Ａのストレージコンタクトプラグ３８，３８ａに接続されるキャパシタＱの蓄積電極４２を金属から構成してもよい。例えば、蓄積電極４２をプラチナ、ルテニウム、酸化ルテニウム、ルテニウム酸ストロンチウムから形成してもよい。酸化ルテニウムを蓄積電極として使用する場合には、誘電体膜４３として例えばチタン酸ストロンチウムバリウム（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）、酸化タンタル、ＰＺＴ等の酸化物を使用してもよい。また、対向電極４４として蓄積電極４２と同じ材料を使用してもよい。
【０１２８】
さらに、上記した実施形態では、ビット線６、配線６ａ，１３，１５を構成する導電膜を第２の層間絶縁膜２８から除去するためにＣＭＰ法を用いているが、エッチバックを用いてもよい。
（付記１）半導体基板の第１の領域の上にゲート絶縁膜を介して形成されるゲート電極と、該ゲート電極の両側の前記半導体基板に形成される第１及び第２の不純物拡散層から構成されるトランジスタと、
前記半導体基板の第２の領域の上に形成される導電パターンと、
前記半導体基板の上に形成されて前記トランジスタと前記導電パターンを覆う第１の絶縁膜と、
前記第１の領域において、前記トランジスタよりも上の位置で前記第１の絶縁膜に形成された第１の配線溝と、
前記第２の領域において、前記第１の絶縁膜に形成され、且つ前記第１の配線溝と実質的に同じ深さを有する第２の配線溝と、
前記第１の配線溝の下の前記第１の絶縁膜内であって前記トランジスタの前記第１の不純物拡散層の上に形成される第１のホールと、
前記第１の配線溝の下部に埋め込まれ且つ前記第１のホールを通して前記第１の不純物拡散層に電気的に接続される第１の配線と、
前記第１の配線溝の上部に埋め込まれ、且つ前記第１の絶縁膜と異なる材料から形成された第２の絶縁膜と、
前記第２の配線溝内で前記第１の配線と同じ導電材から構成され、且つ前記第１の配線よりも厚く形成され、前記導電パターンに電気的に接続される第２の配線と
を有することを特徴とする半導体装置。
（付記２）前記第１の領域はメモリセル領域であって前記第１の配線はビット線であり、前記第２の領域は周辺回路領域であり、前記導電パターンは第３の不純物拡散層又は下側配線であることを特徴とする付記１に記載の半導体装置。
（付記３）前記第２の配線溝は、前記第１の配線溝に繋がっていることを特徴とする付記１に記載の半導体装置。
（付記４）前記第２の領域の前記第１の絶縁膜には、第３の配線溝が形成され、前記第３の配線溝の下部には前記第１の配線と同じ厚さの第３の配線が埋め込まれていることを特徴とする付記１に記載の半導体装置。
（付記５）前記第１の絶縁膜は、酸化シリコン又は不純物含有酸化シリコンからなり、前記第２の絶縁膜は窒化シリコン又は窒化酸化シリコンから形成されていることを特徴とする付記１又は付記４に記載の半導体装置。
（付記６）前記第２の配線溝において、前記第２の配線の上にも前記第２の絶縁膜が形成されていることを特徴とする付記１又は付記５に記載の半導体装置。
（付記７）前記第２の領域において、前記第１の絶縁膜の上には前記第２の配線を覆い且つ前記第２の絶縁膜とは異なる材料からなる第３の絶縁膜が形成され、前記第１の領域において、前記第２の絶縁膜は前記第１の配線溝内のみならず前記第１の絶縁膜の上に前記第３の絶縁膜と同じ厚さに形成されていることを特徴とする付記１又は付記５に記載の半導体装置。
（付記８）前記第１の領域において前記第１の配線溝は複数形成され、前記第１の配線溝の間であって前記トランジスタの第２の不純物拡散層の上の前記第１の層間絶縁膜には第２のホールが形成され、該第２のホール内には導電性プラグが埋め込まれていることを特徴とする付記１に記載の半導体装置。
（付記９）前記第１の絶縁膜の上には、前記第２のホール内の前記導電性プラグに接続される下部電極を有するキャパシタが形成されていることを特徴とする付記８に記載の半導体装置。
（付記１０）前記第２のホールの下には導電材が埋め込まれる第３のホールが形成されていることを特徴とする付記８に記載の半導体装置。
（付記１１）前記第１のホールと前記第１の不純物拡散層の間には、導電材が埋め込まれる第４のホールが形成されていることを特徴とする付記１に記載の半導体装置。
（付記１２）半導体基板の第１の領域の上に第１のゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に第１及び第２の不純物拡散層を形成する工程と、
前記半導体基板の第２の領域に導電パターンを形成する工程と、
前記半導体基板の上に、前記トランジスタ及び前記導電パターンを覆う第１の絶縁膜を形成する工程と、
前記第１の領域において、前記第１の絶縁膜をパターニングすることにより、前記第１の不純物拡散層の上に第１のホールを形成する工程と、
前記第１の絶縁膜をパターニングすることにより、前記第１の領域では前記第１のホールを含む領域に複数の第１の配線溝を形成し、前記第２の領域では前記第１の配線溝と実質的に同じ深さを有する第２の配線溝を形成する工程と、
前記第１の配線溝と前記第２の配線溝の中と前記半導体基板の上に導電膜を形成する工程と、
前記導電膜を前記第１の絶縁膜の上から除去することにより、前記導電膜から構成されて第１のホールを通して前記第１の不純物拡散層に電気的に接続される第１の配線を前記第１の配線溝の中に形成するとともに、前記導電膜から構成されて前記導電パターンに接続される第２の配線を前記第２の配線溝の中に形成する工程と、
前記第１の配線を薄層化することにより前記第１の配線溝の上部に空間を形成する工程と、
前記第１の配線溝の中と前記第１の絶縁膜の上に、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を薄層化して少なくとも前記第１の配線溝の中の前記第１の配線の上に残す工程と
を有することを特徴とする半導体装置の製造方法。
（付記１３）前記第２の配線溝は、前記第１の配線溝に繋がって形成されることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記第１及び第２の配線溝は、前記第１のホール内に導電材を充填した後に形成されることを特徴とする付記１２に記載の半導体装置の製造方法。（付記１５）前記第１のホールを形成する前に、前記第１のホールと前記第１の不純物拡散層の間に導電性プラグを形成する工程をさらに有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１６）前記第２の絶縁膜は、化学機械研磨法又はエッチバックによって前記第１の絶縁膜の表面から除去されることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１７）前記第１の配線を薄層化した後に、さらに前記第１の配線及び前記第２の配線を同時に薄層化することにより、前記第２の絶縁膜を薄層化した後に、前記第２の絶縁膜を前記前記第２の配線溝内の前記第２の配線の上にも残す工程をさらに有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１８）前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を前記第１の絶縁膜と前記第１及び第２の配線の上に形成し、さらに前記第３の絶縁膜をパターニングして前記第１の配線を露出した後に、前記第１の配線の薄層化と前記第２の絶縁膜の薄層化が行われることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１９）第２の絶縁膜を前記第１の配線溝内に埋め込んだ後に、前記第１の領域の前記第１の絶縁膜を選択的にパターニングすることにより、前記第１の配線の間であって前記第２の不純物拡散層の上に第３のホールを形成する工程と、前記第３のホール内に導電材を充填して上側の導電性プラグを形成して前記第２の不純物拡散層に電気的に接続する工程を
さらに有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記２０）前記第１の絶縁膜の上において、前記上側の導電性プラグを介して前記第２の不純物拡散層に電気的に接続されるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の表面に誘電体膜を形成する工程と、
前記誘電体膜の上にキャパシタ上部電極を形成する工程と
をさらに有することを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１）前記第１及び第２の配線溝の形成と同時に、前記第２の領域の前記第１の絶縁膜に底面が前記第１の配線溝と同じ深さの第３の配線溝を形成する工程と、
前記第３の配線溝内に、前記第１の配線と同じ厚さの第３の配線を形成する工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１２９】
【発明の効果】
以上述べたように本発明によれば、半導体基板上に形成される第１の絶縁膜のうち、第１の領域に形成される第１の配線溝と第２の領域に形成される第２の配線溝の深さを同じにし、第１の配線溝内に埋め込まれる第１の配線の膜厚を第２の配線溝内に埋め込まれる第２の配線よりも薄くし、その薄くされた第１の配線の上に第２の絶縁膜を形成するようにしている。
【０１３０】
これにより、複数の配線溝の深さを第１の領域と第２の領域とで相違させる必要が無くなり、配線溝の深さを変えるためのエッチングストップ層の形成とエッチングが不要となって、スループットの低下を防止できる。
また、第１の配線溝内に形成された第１の配線と第２の配線溝内に形成された第２の配線の膜厚は、第１の配線の薄層化によって調整されるので、第２の配線溝内で同じ導電膜を２回に分けて形成する必要はなくなり、コンタクト界面の発生を抑制して高抵抗化を防止できる。
【０１３１】
さらに、第１の領域において第１の配線を覆う第２の絶縁膜を第１の配線溝内の上部のみに埋め込むようにしたので、第２の絶縁膜の上面は第２の領域の第２の配線の上面とほぼ同じ高さとなり、複数の第１の配線間にセルフアラインで形成されるホールの上面を第２の領域の第２の配線と同じ高さにすることができるので、そのホールを浅く形成して、そのホール内にプラグとして埋め込まれる導電膜のカバレッジを良好にすることができる。
【０１３２】
また、第１の配線上に形成される第２の絶縁膜は、第１の配線及び第２の配線のパターン形成と膜厚調整を行った後に形成されるので、第２の絶縁膜のパターニングと第１及び第２の配線のパターニングとを連続的に行う必要はなくなり、第１の配線にはオーバーエッチングによる細りは生じない。これにより、薄く形成される第１の配線のパターン精度を向上することができる。
【図面の簡単な説明】
【図１】図１は、従来の半導体装置の一例を示す平面図である。
【図２】図２は、従来の第１の半導体装置の断面図である。
【図３】図３は、従来の第２の半導体装置の断面図である。
【図４】図４は、従来の第３の半導体装置の断面図である。
【図５】図５は、従来の第４の半導体装置の断面図である。
【図６】図６(a),(b) は、従来の第５の半導体装置の配線の形成工程を示す断面図である。
【図７】図５は、従来の第６の半導体装置の断面図である。
【図８】図８は、本発明の実施形態に係る半導体装置の平面図である。
【図９】図９(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１４】図１４(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１５】図１５(a),(b) は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１６】図１６は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１７】図１７は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１８】図１８(a),(b) は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１９】図１９(a),(b) は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２０】図２０は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２２】図２２(a),(b) は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２３】図２３は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２４】図２４(a),(b) は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２５】図２５は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２６】図２６(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２７】図２７(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２８】図２８(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２９】図２９(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図３０】図３０(a),(b) は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図３１】図３１は、本発明の実施形態に使用されるビット線の膜厚とビット線容量との関係を示す図である。
【図３２】図３２は、本発明の第５実施形態に係る半導体装置の平面図である。
【図３３】図３３は、本発明の第５実施形態に係る半導体装置の断面図である。
【符号の説明】
Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑキャパシタ、１…シリコン（半導体）基板、２…活性領域、３…素子分離絶縁層、４…ワード線（ゲート電極）、５ａ，５ｂ…不純物拡散層、６…ビット線、６ａ…配線、１０活性領域、１１…ゲート電極、１２ａ，１２ｂ…不純物拡散層、１３…配線、１４…下側配線、１５…配線、２３…保護絶縁膜、２４，２５…窒化シリコン膜、２６…層間絶縁膜、２７ａ，２７ｂ…ランディングパッド、２８…層間絶縁膜、２８ａ〜２８ｄ…コンタクトホール、２８ｅ〜２８ｇ…配線溝、３２，３５…窒化シリコン膜、３７，３７ａ…ストレージコンタクトホール、３８，３８ａ…ストレージコンタクトプラグ、４９…SiO2膜、５２ａ〜５２ｄ…コンタクトホール、５４ａ〜５４ｄ…プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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