(57)【特許請求の範囲】
【請求項１】
入力される映像信号に含まれるフリッカ成分を除去するフリッカ除去装置において、
入力映像信号より動き検出を行う動き検出手段と、
入力映像信号の垂直高域成分と垂直低域成分とを分離する第１の周波数分離手段と、
前記第１の周波数分離手段より出力される垂直高域成分に含まれる第１の振幅値以上の成分を抑圧する第１のフリッカ抑圧手段と、
前記第１の周波数分離手段より出力される垂直高域成分に含まれる前記第１の振幅値よりも大きい第２の振幅値以上の成分を前記第１のフリッカ抑圧手段の抑圧度よりも小さい抑圧度で抑圧する第２のフリッカ抑圧手段と、
前記第１のフリッカ抑圧手段の出力と前記第２のフリッカ抑圧手段の出力とを切替える切替え手段と、
前記第１の周波数分離手段より出力される垂直低域成分と前記切替え手段の出力とを加算する加算手段を備え、
前記動き検出手段で動きが検出された際は、前記第２のフリッカ抑圧手段の出力を選択するよう前記切替え手段を制御するように構成したことを特徴とするフリッカ除去装置。
【請求項２】
入力された映像信号を１フレーム分記憶するための記憶手段と、
入力された映像信号のフレーム差分をとるフレーム差分手段を有し、
前記フレーム差分手段の出力を所定値と比較し該フレーム差分値の絶対値が前記所定値以上の場合に前記動き成分を検出するよう前記動き検出手段を構成することを特徴とする請求項１に記載のフリッカ除去装置。
【請求項３】
入力される映像信号に含まれるフリッカ成分を除去するフリッカ除去方法において、
入力映像信号より動き検出を行う動き検出ステップと、
入力映像信号の垂直高域成分と垂直低域成分とを分離する第１の周波数分離ステップと、
前記第１の周波数分離ステップで出力される垂直高域成分に含まれる第１の振幅値以上の成分を抑圧する第１のフリッカ抑圧ステップと、
前記第１の周波数分離ステップで出力される垂直高域成分に含まれる前記第１の振幅値よりも大きい第２の振幅値以上の成分を前記第１のフリッカ抑圧ステップの抑圧度よりも小さい抑圧度で抑圧する第２のフリッカ抑圧ステップと、
前記第１のフリッカ抑圧ステップの出力と前記第２のフリッカ抑圧ステップの出力とを切替える切替えステップと、
前記第１の周波数分離ステップで出力される垂直低域成分と前記切替えステップの出力とを加算する加算ステップを含み、
前記切替えステップにおいて、前記動き検出ステップで動きが検出された場合には、前記第２のフリッカ抑圧ステップの出力を選択することを特徴とするフリッカ除去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲーム機やパーソナルコンピュータ（以下、パソコンと記す。）等より出力される映像信号に含まれるフリッカ成分の除去を行いテレビジョン（以下、テレビ、あるいはＴＶと記す。）等の表示装置に表示する際のフリッカ除去装置に関するものである。
【０００２】
【従来の技術】
パソコンの出力（表示画像）を従来の家庭用テレビ画面上に表示する場合、パソコンの表示が順次走査（以下、ノンインターレース走査と記す。）であるのに対して、テレビの表示はインターレース走査である。そのためノンインターレース走査で送られてきた画像データ（以下、ノンインターレース画像と記す。）をインターレース走査の画像（以下、インターレース画像と記す。）に変換する必要があるが、テレビ画面上にフリッカが発生して非常に見苦しい画像になる。以下、パソコンおよびテレビの画面表示方法、フリッカの発生要因、および従来のフリッカ除去装置について説明する。
【０００３】
まず始め、パソコンの画面表示方法（画面表示モード）について簡単に説明する。パソコンの画面表示モードに関しては複数のモードが存在する。その中で、よく用いられているＶＧＡ規格について簡単に説明する。ＶＧＡ規格では、１ラインの有効画素数を６４０画素とし、１フレームの有効走査線数を４８０ラインと規定している。また、ディスプレイ上には上記画像をノンインターレースで表示する。なお、フレーム周波数に関しては明確な規定がない。（およそ６０Ｈｚのフレーム周波数で出力される場合が多い。）次に、テレビの画面表示方法（画面表示モード）について説明する。ＩＴＵ−Ｒ勧告ＢＴ．６０１（システム５２５）によるとテレビ画面の水平方向の有効画素数は７２０画素（１３．５ＭＨｚサンプリング時）、１フレームの有効走査線数は４８６ラインとなっている。また、テレビはフィールド周波数が５９．９４Ｈｚのインターレース画像としてディスプレイ上に表示される。従って、パソコンより出力されるＶＧＡ出力を単純にインターレース画像に変換しテレビ画面に表示するとフリッカが発生し非常に見苦しい画像になる。
【０００４】
次に、図１４〜図１６を用いてノンインターレース画像をインターレース画像に変換する際に発生するフリッカの発生プロセスについて簡単に説明する。図１４はノンインターレース画像の空間周波数の特性を示す図であり、走査線数５２５ライン、フレーム周波数６０Ｈｚの場合を示している。図において、横軸は時間軸方向の空間周波数を示し、縦軸は垂直方向の空間周波数を示している。ノンインターレース画像の場合は時間軸方向には６０Ｈｚの間隔で、また垂直方向には５２５ラインの間隔で上記ノンインターレース画像の空間周波数上の特性（以下、周波数スペクトラムと記す。）が繰り返し現れる。（図１４参照）
【０００５】
図１５はインターレース画像の空間周波数特性を示す図であり、詳しくは、図１４に示す周波数スペクトラム有するノンインターレース画像をインターレース画像に変換した際の空間周波数上の特性（周波数スペクトラム）を示している。（フィールド周波数６０Ｈｚ、走査線数５２５本のインターレース画像）なお、図中、横軸は時間軸方向の空間周波数を示し、縦軸は垂直方向の空間周波数を示す。ノンインターレース画像をインターレース画像に変換した際に発生するフリッカは、垂直方向の高域成分が時間軸方向からみた場合垂直方向の低域成分に折り返してくるため発生する。図中斜線を施した部分が時間軸方向からみた際の、垂直方向の高域成分折り返し部分（フリッカ成分）に相当する。
【０００６】
図１６はインターレース画像の２次元周波数特性を示す図である。図中、横軸は水平方向の空間周波数を示し、縦軸は垂直方向の空間周波数を示す。なお、図中斜線を施した部分が、２次元周波数上での上記垂直方向の折り返し成分（フリッカ成分）となる。従って、垂直方向の高域成分を抑圧することによりフリッカを除去することができる。
【０００７】
図１７は従来のフリッカ除去装置のブロック構成図である。なお、この従来例ではＶＧＡ規格に基づく信号をＮＴＳＣ標準画像に変換する場合について説明する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信号の同期信号の入力端子、４ａ〜４ｃは入力されたアナログ映像信号をディジタル映像信号に変換するアナログ／ディジタル変換回路（以下、Ａ／Ｄ変換回路、あるいはＡ／Ｄと記す。）、５は入力端子２より入力されるＶＧＡ信号の同期信号より垂直同期信号、および水平同期信号を検出する第１の同期検出回路、６は第１の同期検出回路５より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、２００ａ〜２００ｃは入力されたディジタル映像信号の垂直方向の低域成分を抽出する第１の垂直低域通過フィルタ（以下、第１のＶＬＰＦと記す。）、８ａ〜８ｃは第１のＶＬＰＦ２００ａ〜２００ｃより出力されるディジタル映像信号を記憶するフレームメモリである。
【０００８】
２０１は上記第１のＶＬＰＦ２００ａ〜２００ｃ中のラインメモリ５２、５３、および上記フレームメモリ８ａ〜８ｃへのディジタル映像信号の書き込み、および読み出し制御信号を発生する第１のメモリ制御回路、１３ａ〜１３ｃはフレームメモリ８ａ〜８ｃより出力されるディジタル映像信号をアナログ映像信号に変換するディジタル／アナログ変換回路（以下、Ｄ／Ａ変換回路、あるいはＤ／Ａと記す。）、３は入力されたＲ、Ｇ、Ｂ信号を輝度信号（以下、Ｙ信号と記す。）、および２つの色差信号（以下、Ｒ−Ｙ信号、およびＢ−Ｙ信号と記す。）に変換するマトリクス回路である。
【０００９】
１４はマトリクス回路３より出力されるＹ信号に垂直同期信号、および水平同期信号を付加する同期付加回路、１５はマトリクス回路３より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（以下、Ｃ信号と記す。）に変換するクロマエンコーダ回路、１６はＴＶ側の同期信号の入力端子、１７は入力端子１６より入力されるＴＶ信号の同期信号より垂直同期信号、および水平同期信号を検出する第２の同期検出回路、１８は第２の同期検出回路１７より出力される同期信号を基準にしてクロックを発生する第２のＰＬＬ回路、１９ａおよび１９ｂはＹ信号およびＣ信号の出力端子である。
【００１０】
図１８は例えば特開平７−９５４９０号公報に示された従来の第１のＶＬＰＦ２００のブロック構成図である。図において、５１はディジタル映像信号の入力端子、５４は第１のメモリ制御回路２０１より出力されるメモリ制御信号の入力端子、５８はディジタル映像信号の出力端子、５２、５３は入力されたディジタル映像信号を１ライン遅延するラインメモリ、５５ａ、５５ｃは入力されたディジタル映像信号に０．２５を乗算する乗算回路、５５ｂは入力されたディジタル映像信号に０．５を乗算する乗算回路、５６は加算回路である。図１９は図１８に示す第１のＶＬＰＦ２００の周波数特性を示す図である。図において、横軸は垂直方向の空間周波数を、縦軸には振幅特性を示す。
【００１１】
以下、図１７〜図１９を用いて従来のフリッカ除去装置の動作を説明する。なお、本従来例ではＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号はＡ／Ｄ変換回路４ａ〜４ｃでディジタル映像信号に変換される。一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は第１の同期検出回路５で垂直同期信号、および水平同期信号が分離される。第１の同期検出回路５で分離された水平同期信号は第１のＰＬＬ回路６に入力される。第１のＰＬＬ回路６では上記入力された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路６で発生した上記クロックはＡ／Ｄ変換回路４ａ〜４ｃ、および第１のメモリ制御回路２０１へ入力される。なお、第１の同期検出回路５で検出された垂直同期信号、および水平同期信号は第１のメモリ制御回路２０１へも入力される。
【００１２】
第１のメモリ制御回路２０１では第１の同期検出回路５より出力されるＶＧＡ信号の水平同期信号を用いて第１のＶＬＰＦ２００中のラインメモリ５２、５３へのディジタル映像信号の書き込みおよび読み出し制御信号を発生する。例えば、上記ラインメモリ５２、５３にＦＩＦＯ（ファーストインファーストアウト）メモリを使用した場合は、第１のメモリ制御回路２０１からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込みおよび読み出し可能信号（ＥＮＡＢＬ信号）、ならびに書き込みおよび読み出しクロック信号が出力される。また、第１のメモリ制御回路２０１では第１の同期検出回路５より出力される垂直同期信号、および水平同期信号を用いてフレームメモリ８ａ〜８ｃへのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ８ａ〜８ｃの具体的な制御方式に関しては後述する。また、本従来例では第１のＶＬＰＦ２００中のラインメモリ５２、５３に上記ＦＩＦＯメモリを用いるものとする。
【００１３】
Ａ／Ｄ変換回路４ａ〜４ｃでディジタル映像信号に変換されたＲ、Ｇ、およびＢ信号は第１のＶＬＰＦ２００ａ〜２００ｃへ入力される。以下、図１８を用いて第１のＶＬＰＦ２００の動作を説明する。入力端子５１を介して入力されたディジタル映像信号は乗算回路５５ａ、およびラインメモリ５２に入力される。ラインメモリ５２では入力されたディジタル映像信号を１ライン遅延し出力する。ラインメモリ５２より出力されたディジタル映像信号は乗算回路５５ｂ、およびラインメモリ５３に入力される。ラインメモリ５３では、ラインメモリ５２と同様に入力されたディジタル映像信号を１ライン遅延して出力する。ラインメモリ５３の出力は乗算回路５５ｃに入力される。
【００１４】
乗算回路５５ａ、５５ｃに入力されたディジタル映像信号は０．２５が乗算され出力される。（具体的には、データが２ビットシフトされ出力される。）また、乗算回路５５ｂへ入力されたディジタル映像信号は０．５が乗算され出力される。（具体的には、データが１ビットシフトされ出力される。）乗算回路５５ａ〜５５ｃの出力は加算回路５６で加算され、垂直方向の高域成分が除去され出力端子５８を介してフレームメモリ８へ出力される。なお、図１９に上記第１のＶＬＰＦ２００の周波数特性を示した。また、ラインメモリ５２、５３は、入力端子５１を介して第１のメモリ制御回路２０１より出力される上記データ書き込み制御信号、およびデータ読み出し制御信号に基づき上記ディジタル映像信号のメモリ内への書き込み、および読み出し制御を行う。
【００１５】
第１のＶＬＰＦ２００ａ〜２００ｃで垂直高域成分が除去されたディジタル映像信号はフレームメモリ８ａ〜８ｃへ入力される。以下、フレームメモリ８への上記ディジタル映像信号の書き込み動作について説明する。第１のメモリ制御回路２０１では６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ８へ出力する。具体的には、フレームメモリ８への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【００１６】
以下、第１のメモリ制御回路２０１より出力されるフレームメモリ８へのデータ書き込み制御信号の発生方法について説明する。まず始め、第１の同期検出回路５より垂直同期信号が入力されると第１のメモリ制御回路２０１では次にフレームメモリ８に書き込むディジタル映像信号のフィールドを設定する。そして、前記フィールド設定結果が第１フィールドの場合は奇数ラインのみをフレームメモリ８へ書き込むための制御信号を発生し、第２フィールドの場合は偶数ラインのみをフレームメモリ８へ書き込むための制御信号を発生する。なお、上記制御は第１の同期検出回路５より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し行う。なお、その際、本従来例ではフレームメモリ８へはＶＧＡ信号の有効映像信号部分のみが書き込まれるように制御する。
【００１７】
フレームメモリ８ａ〜８ｃに入力されたノンインターレースのディジタル映像信号は第１のメモリ制御回路２０１より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号（インターレース構造のディジタル映像信号）に変換されフレームメモリ８ａ〜８ｃ内へ記憶される。なお、本従来例ではフレームメモリ８は第１フィールド用、および第２フィールド用の２枚のフィールドメモリで構成されているものとする。よって、上記ノンインターレース構造のディジタル映像信号をフレームメモリ８へ書き込む際は１フィールドごとに使用する上記フィールドメモリを切替える。その際に、フィールドメモリの切替え制御信号も上記フィールド判別結果に基づき上記第１のメモリ制御回路２０１より出力される。
【００１８】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は第２の同期検出回路１７で垂直同期信号、および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１７で行われる。第２のＰＬＬ回路１８では、第２の同期検出回路１８で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。第２のＰＬＬ回路１８で発生した上記クロックはＤ／Ａ変換回路１３ａ〜１３ｃ、および第１のメモリ制御回路２０１へ入力される。なお、第２の同期検出回路１７で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は第１のメモリ制御回路２０１へも入力される。
【００１９】
第１のメモリ制御回路２０１では、テレビ側の上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ８内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ８ａ〜８ｃでは第１のメモリ制御回路２０１より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号を出力する。
【００２０】
フレームメモリ８ａ〜８ｃより読み出されたインターレース構造のディジタル映像信号はＤ／Ａ変換回路１３ａ〜１３ｃに入力される。Ｄ／Ａ変換回路１３ａ〜１３ｃでは入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。Ｄ／Ａ変換回路１３ａ〜１３ｃより出力されるＲ、Ｇ、およびＢ信号は、マトリクス回路３でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路３より出力されるＹ信号は同期付加回路１４で垂直同期信号、および水平同期信号が付加された後に出力端子１９ａを介して出力される。なお、同期付加回路１４は第２の同期検出回路１７より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しＹ信号に付加する。
【００２１】
また、２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はクロマエンコーダ回路１５で変調色信号（Ｃ信号）に変換され出力端子１９ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には第２の同期検出回路１４より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１９ｂを介して出力される。
【００２２】
【発明が解決しようとする課題】
従来のフリッカ除去装置は以上のように構成されており、フリッカの目立ちにくい動画に対しても静止画同様に垂直方向の帯域を制限しているため、動画像の解像度低下を招く。また２つのインターレース画像からノンインターレース画像を構成してこれに対して従来のフリッカ除去を行った場合、動画像においては垂直方向の信号帯域を制限する際に時間軸方向の帯域も制限されため、時間軸方向のぼけが目立ってしまうという問題点がある。
【００２３】
本発明は上記のような問題点を解決するためになされたもので、静止画像と動画像に応じてフリッカの抑制度を制御することで、動画像においてぼけやぶれの少ない最適なフリッカ抑圧のできるフリッカ除去装置を得ることを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係る入力される映像信号に含まれるフリッカ成分を除去するフリッカ除去装置においては、入力映像信号より動き検出を行う動き検出手段と、入力映像信号の垂直高域成分と垂直低域成分とを分離する第１の周波数分離手段と、前記第１の周波数分離手段より出力される垂直高域成分に含まれる第１の振幅値以上の成分を抑圧する第１のフリッカ抑圧手段と、前記第１の周波数分離手段より出力される垂直高域成分に含まれる前記第１の振幅値よりも大きい第２の振幅値以上の成分を前記第１のフリッカ抑圧手段の抑圧度よりも小さい抑圧度で抑圧する第２のフリッカ抑圧手段と、前記第１のフリッカ抑圧手段の出力と前記第２のフリッカ抑圧手段の出力とを切替える切替え手段と、前記第１の周波数分離手段より出力される垂直低域成分と前記切替え手段の出力とを加算する加算手段を備え、前記動き検出手段で動きが検出された際は、前記第２のフリッカ抑圧手段の出力を選択するよう前記切替え手段を制御するように構成するものである。
【００３０】
【発明の実施の形態】
本発明の実施の形態であるフリッカ除去装置においては、フリッカ成分を除去する際、まず第１の周波数分離手段により、入力された映像信号の垂直高域成分と垂直低域成分を分離する。一方、入力された映像信号から動き検出手段により動きを検出する。上記動き検出情報に基づき、上記動き検出手段で動きが検出されない場合には第１のフリッカ抑圧手段の出力を、動きが検出された場合は第２のフリッカ抑圧手段の出力を上記切替え手段により切替える。そして、第１の周波数分離手段で分離された上記垂直低域成分と上記切替え手段の出力を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【００３１】
また、フリッカ成分を除去する際、まず第１の周波数分離手段により、入力された映像信号の垂直高域成分と垂直低域成分を分離する。一方、入力された映像信号から動き検出手段により動きを検出する。上記動き検出情報に基づき、第１の振幅制限手段で上記垂直高域成分に施す振幅制限特性を切替える。その際、前記動き検出手段で動きが検出された際は、フリッカ抑圧度の小さい振幅制限を、動きが検出されない場合はフリッカ抑圧度の大きい振幅制限を行うように制御する。そして、第１の周波数分離手段で分離された上記垂直低域成分と上記第１の振幅制限手段の出力を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【００３２】
また、フリッカ成分を除去する際、まず制限帯域の異なる第２と第３の周波数分離手段により、入力された映像信号の垂直高域成分と垂直低域成分を分離する。一方、入力された映像信号から動き検出手段により動きを検出する。上記動き検出情報に基づき、第１の切替え手段により第２の周波数分離手段から出力される垂直高域成分と第３の周波数分離手段から出力される垂直高域成分を切替える。また、上記動き検出情報に基づき、第２の切替え手段により前記第２の周波数分離手段から出力される垂直低域成分と前記第３の周波数分離手段から出力される垂直低域成分を切替える。その際、前記動き検出手段で動きが検出された場合は、垂直高域成分の抽出度の小さい第３の周波数分離手段の出力を選択し、動きが検出されない場合は垂直高域成分の抽出度の大きい第２の周波数分離手段の出力を選択するよう上記第１および第２の切替え手段を制御する。また、上記動き検出情報に基づき、第１の振幅制限手段で上記第１の切替え手段の出力に施す振幅制限特性を切替える。その際、前記動き検出手段で動きが検出された際は、フリッカ抑圧度の小さい振幅制限を、動きが検出されない場合はフリッカ抑圧度の大きい振幅制限を行うように制御する。そして、上記第１の振幅制限手段から出力される垂直高域成分と上記第２の切替え手段から出力される垂直低域成分を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【００３３】
また、上記入力された映像信号の動き成分を検出する際、記憶手段により上記入力映像信号を１フレーム分記憶し、フレーム差分手段によりフレーム差分をとる。そして、前記フレーム差分値をあらかじめ決めた所定値と比較する。上記動き検出手段では、上記フレーム差分値が所定値以上の場合に上記動き成分が検出されたと判断する。
【００３４】
また、上記第２および第３の周波数分離手段の出力を切替える第１および第２の切替え手段において、上記第２および第３の周波数分離手段をディジタルフィルタで構成し、タップ係数を切替えることで異なった帯域をもつ垂直低域成分を出力するように構成する。
【００３５】
また、１フィールド単位で入力されるインターレース画像のフリッカ成分を除去する際、まず記憶手段によりインターレースの画像をノンインターレースの画像に構成して記憶する。一方、入力された映像信号から動き検出手段により動きを検出する。入力されたフィールド映像信号と上記記憶手段から読み出された１フィールド前のフィールド映像信号とを用いて、上記第４の周波数分離手段により垂直高域成分と垂直低域成分を分離し、第２の振幅制限手段により前記垂直高域成分の振幅制限を行う。上記動き検出手段により動きが検出されない場合は、上記第２の振幅制限手段により垂直高域成分の振幅を制限し、上記動き検出手段で動きが検出された場合には、上記垂直高域成分の振幅は無変換で出力する。そして、第４の周波数分離手段で分離された上記垂直低域成分と上記第２の振幅制限手段の出力を加算する。加算されフリッカ成分の除去された映像信号をインターレース画像として出力する。
【００３６】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１は本発明の実施の形態１であるフリッカ除去装置のブロック構成図である。なお、本実施の形態１でも、従来例と同様にＶＧＡ規格に基づく信号をＮＴＳＣ標準画像に変換する場合について説明する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づくＲ、Ｇ、およびＢ信号）の入力端子、２はＶＧＡ信号の同期信号の入力端子、３はＲＧＢ信号を輝度信号（Ｙ信号）、色差信号（Ｒ−Ｙ信号、Ｂ−Ｙ信号）に変換するマトリクス回路、４ａ〜４ｃはマトリクス回路３で輝度信号、および２つの色差信号に変換されたアナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路、５は入力端子２より入力されるＶＧＡ信号の同期信号より垂直同期信号、および水平同期信号を検出する第１の同期検出回路、６は第１の同期検出回路５より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、７はＡ／Ｄ変換３より出力される輝度信号（Ｙ信号）を記憶するフレームメモリ、８ｂ、８ｃはＡ／Ｄ変換回路４ｂ、４ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を記憶するフレームメモリ、９はフレームメモリ７、８ｂ、８ｃ、１２へのディジタル映像信号書き込み、および読み出し制御信号を出力する第２のメモリ制御回路である。
【００３７】
１０は減算回路、１１は入力されたＹ信号中のフリッカ成分を除去する第１のフリッカ除去回路、１２は第１のフリッカ除去回路１１から出力されるＹ信号を記憶するフレームメモリ、１３ａはフレームメモリ１２から出力されるディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、１３ｂ、１３ｃはフレームメモリ８ｂ、８ｃから出力されるディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、１４はＤ／Ａ変換回路１３ａから出力されるＹ信号に垂直同期信号および水平同期信号を付加する同期付加回路、１５はＤ／Ａ変換回路１３ｂと１３ｃから出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（Ｃ信号）に変換するクロマエンコーダ回路である。
【００３８】
１６はＴＶ側の同期信号の入力端子、１７は入力端子１６より入力されるＴＶ側の同期信号より垂直同期信号、水平同期信号等を検出する第２の同期検出回路、１８は第２の同期検出回路１７より出力されるＴＶ側の同期信号を基準にしてクロックを発生する第２のＰＬＬ回路、１９ａおよび１９ｂはＹ信号、およびＣ信号の出力端子、３０ａ、３０ｂはマトリクス回路３より出力されるＲ−Ｙ信号、およびＢ−Ｙ信号の水平方向の信号帯域を制限する帯域制限フィルタ（以下、ＬＰＦと記す。）である。
【００３９】
図２は図１における第１のフリッカ除去回路１１のブロック構成図である。図において、２０はディジタル映像信号（Ｙ信号）の垂直低域成分を抽出する第１の垂直帯域分離フィルタ、２１はＡ／Ｄ変換回路４ａから出力されたＹ信号の入力端子、２２は第２のメモリ制御回路９より出力されるメモリ制御信号の入力端子、２３は減算回路１０の出力信号の入力端子、２４は入力されたフレーム差分結果より動きを検出する動き検出回路、２５はリミッタ、２６は加算回路、２７はＹ信号の出力端子である。
【００４０】
図３は図２における第１の垂直帯域分離フィルタのブロック構成である。図において、５１はＹ信号の入力端子、５２、５３は入力されたＹ信号を１ライン遅延するラインメモリ、５４はラインメモリ５２、５３へのディジタル映像信号の書き込み制御信号、および読み出し制御信号の入力端子、５５ａ〜５５ｃは乗算回路、５６は５５ａ〜５５ｃの乗算回路の出力を加算する加算回路、５７は減算回路、５８は垂直低域成分の出力端子、５９は垂直高域成分の出力端子である。
【００４１】
以下、図１〜図３を用いて本実施の形態１のフリッカ除去装置の動作を説明する。なお、本実施例の形態１においても、従来例と同様にＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、Ｂ信号は、マトリクス回路３でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路３より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、ＬＰＦ３０ａ、３０ｂで水平方向の帯域が半分に制限される。なお、色差信号は輝度信号（Ｙ信号）に比べ視覚的に目立たないので信号帯域を半分に制限しても画質はほとんど劣化しない。マトリクス回路３より出力されるＹ信号、およびＬＰＦ３０ａ、３０ｂより出力されるＲ−Ｙ、およびＢ−Ｙ信号はＡ／Ｄ変換回路４ａ〜４ｃでディジタル映像信号（ディジタル信号）に変換される。その際、上記２つの色差信号の信号帯域は上述のようにＬＰＦ３０ａ、３０ｂでＹ信号の半分に制限されるので、Ａ／Ｄ変換時のサンプリングクロックをＹ信号のサンプリングクロックの半分に設定してディジタル映像信号に変換するものとする。
【００４２】
一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は第１の同期検出回路５で垂直同期信号、および水平同期信号が検出される。第１の同期検出回路５で検出された水平同期信号は第１のＰＬＬ回路６に入力される。第１のＰＬＬ回路６では上記入力された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路６で発生した上記クロックはＡ／Ｄ変換回路４ａ〜４ｃ、第２のメモリ制御回路９へ入力される。その際、上述のように２つの色差信号を処理する際に用いられるクロックはＹ信号を処理する際に用いられるクロックの半分の周波数に分周され出力される。また、第１の同期検出回路５で検出された垂直同期信号、および水平同期信号は第２のメモリ制御回路９へも入力される。
【００４３】
第２のメモリ制御回路９では第１の同期検出回路５より出力されるＶＧＡ信号の水平同期信号を用いて第１のフリッカ除去回路１１中のラインメモリ５２、およびラインメモリ５３へのディジタル映像信号の書き込み制御信号、および読み出し制御信号を発生する。例えば、上記ラインメモリ５２、およびラインメモリ５３を従来例と同様にＦＩＦＯメモリを用いて構成した場合は、第２のメモリ制御回路９からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込みおよび読み出し可能信号（ＥＮＡＢＬ信号）、ならびに書き込みおよび読み出しクロック信号が出力される。また、第２のメモリ制御回路９では第１の同期検出回路５より出力される垂直同期信号、および水平同期信号を用いてフレームメモリ７、８ｂ、８ｃ、１２へのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ８ｂ、８ｃ、１２の具体的な制御方式に関しては後述する。
【００４４】
Ａ／Ｄ変換回路４ａでディジタル映像信号に変換されたＹ信号は第１のフリッカ除去回路１１、減算回路１０、およびフレームメモリ７へ入力される。フレームメモリ７では入力されたＹ信号を１フレーム遅延して出力する。減算回路１０では、フレームメモリ７から出力されたＹ信号とＡ／Ｄ変換回路４ａの出力との差分をとり、その結果を第１のフリッカ除去回路に入力する。なお、フレームメモリ７の制御は第２のメモリ制御回路９より出力される上記データ書き込み、および読み出し制御信号と上記ＶＧＡ側基準クロックを用いて行うものとする。
【００４５】
以下、図２を用いて第１のフリッカ除去回路１１の動作を説明する。入力端子２１を介して入力されたＹ信号は第１の垂直帯域分離フィルタ２０に入力される。図３を用いて垂直帯域フィルタ２０の動作を説明する。入力端子５１を介して入力されたＹ信号は乗算回路５５ａおよびラインメモリ５２へ入力される。ラインメモリ５２では入力されたＹ信号を１ライン遅延し出力する。ラインメモリ５２より出力されたＹ信号は乗算回路５５ｂ、およびラインメモリ５３へ入力される。ラインメモリ５３では、ラインメモリ５２と同様に入力されたＹ信号を１ライン遅延して出力する。ラインメモリ５３の出力は乗算回路５５ｃに入力される。なお、ラインメモリ５２、５３の制御は入力端子５４を介して第２のメモリ制御回路９より出力される上記データ書き込み、および読み出し制御信号を用いて行うものとする。
【００４６】
乗算回路５５ａ、５５ｃに入力されたＹ信号は０．２５が乗算され出力される。また、乗算回路５５ｂに入力されたＹ信号は０．５が乗算され出力される。乗算回路５５ａ〜５５ｃの出力は加算回路５６で加算され、垂直高域成分が除去され出力端子５８を介して第１の垂直帯域分離フィルタ２０より出力される（図中、ＶＬと記す）。一方、ラインメモリ５２に入力されたＹ信号は１ライン遅延され出力される。なお、ラインメモリ５２の制御は入力端子５４を介して第２のメモリ制御回路９より出力される上記データ書き込み、および読み出し制御信号を用いて行うものとする。減算回路５７ではラインメモリ５２より出力される１ライン遅延されたＹ信号より加算回路５６から出力されるＹ信号の垂直低域成分を減算することによりＹ信号の垂直高域成分を分離する（図中、ＶＨと記す）。なお、ラインメモリ５２では入力されたＹ信号と加算回路５６より出力される垂直低域成分との位相（群遅延）をあわせるためにＹ信号を１ライン遅延する。減算回路５７の結果は出力端子５９より出力される。
【００４７】
入力端子２３から減算回路１０の減算結果が入力され、Ｙ信号の動きを検出する。以下、簡単に本実施例１に示す動き検出回路２４の動作について説明する。動き検出回路２４ではまず始めに、入力されたＹ信号のフレーム差分値をあらかじめ定められた値と比較することにより動きの検出を行う。具体的には、上記入力されたＹ信号のフレーム差分値をＹＤとしたとき、例えば、ＹＤ＞ａ、またはＹＤ＜−ａの場合動きを検出したと判断する。（ａは正の実数）
【００４８】
第１の垂直帯域分離フィルタ２０から出力された上記垂直高域成分は、リミッタ２５に入力され振幅制限を行い出力される。図４および図５は本発明の実施の形態１におけるリミッタ２５の入出力特性を示す図である。図４および図５に示すように、リミッタ２５では動き検出回路２４より出力される動き検出情報をもとにリミッタ形状（特性）を切替える。動きが検出されなかった場合には、本実施例１では図５に示すような特性をもつリミッタでＹ信号の垂直高域成分の振幅値を制限して出力する。リミッタ２５の出力は加算回路２４に入力される。加算回路２４ではリミッタ２５の出力と第１の垂直帯域分離フィルタ２０から出力される垂直低域成分を加算する。垂直高域成分の小振幅成分に関してはフリッカが発生しても視覚上あまり気にならないのに対して、大振幅成分に関しては視覚上非常に気になる。そこで、本実施の形態１では、Ｙ信号の垂直高域成分のうち大振幅のものについて振幅を抑えるようなリミッタをかけている。その際、入力されるＹ信号の動き成分に応じてリミッタ２５の形状（特性）を切替えることにより動画、静止画に適応した抑圧を行う。
【００４９】
動き検出回路２４により動きが検出された場合、図４に示すようなリミッタで振幅制限を行う。動画像の場合にはフリッカは視覚的に目立ちにくく、無理にフリッカ抑圧を行うと画像がぼけたりぶれが強調されるなど逆効果である。そこで動きが検出された場合には垂直高域成分の振幅制限でリニア特性を保たせる。一方動きが検出されない静止画の場合は、図５に示すようなリミッタで振幅制限を行い、振幅の制限を強くして視覚的に目立つ垂直高域の大振幅成分をカットしてフリッカの抑圧を図る。
【００５０】
第１のフリッカ除去回路１１でフリッカ成分を除去されたＹ信号、およびＡ／Ｄ変換回路４ｂ、４ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモリ８ｂ、８ｃ、１２へ入力される。以下、フレームメモリ８ｂ、８ｃ、１２への上記ディジタル映像信号の書き込み動作について説明する。第２のメモリ制御回路９では６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ８ｂ、８ｃ、１２へ出力する。具体的には、フレームメモリ８ｂ、８ｃ、１２への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【００５１】
以下、第２のメモリ制御回路９より出力されるフレームメモリ８ｂ、８ｃ、１２へのデータ書き込み制御信号の発生方法について説明する。まず始め、第１の同期検出回路５より垂直同期信号が入力されると第２のメモリ制御回路９では次にフレームメモリ８ｂ、８ｃ、１２に書き込むフィールドを設定する。そして、上記フィールド設定結果が第１フィールドの場合は奇数ラインをフレームメモリ８ｂ、８ｃ、１２へ書き込むための制御信号を発生し、第２フィールドの場合は偶数ラインをフレームメモリ８ｂ、８ｃ、１２へ書き込むための制御信号を発生する。なお、上記制御は第１の同期検出回路５より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し上記制御信号発生する。その際、本実施の形態１では従来例の場合と同様にフレームメモリ８ｂ、８ｃ、１２へはＶＧＡ信号の有効映像信号部分のみが書き込まれるように制御する。
【００５２】
フレームメモリ８ｂ、８ｃ、１２に入力されたノンインターレースのディジタル映像信号は第２のメモリ制御回路９より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号（インターレース構造のディジタル映像信号）に変換されフレームメモリ８ｂ、８ｃ、１２内へ記憶される。なお、本実施の形態１では従来例と同様にフレームメモリ８ｂ、８ｃ、１２は第１フィールド用、および第２フィールド用の２枚のフィールドメモリで構成されているものとする。よって、上記第２のメモリ制御回路９では、インターレース構造に変換されたディジタル映像信号をフレームメモリ８ｂ、８ｃ、１２へ書き込むために上記２つのフィールドメモリの切替え制御信号を上記フィールド判別結果に基づき発生する。具体的には奇数ラインのデータを第１フィールド用のフィールドメモリに書き込み、偶数ラインのデータを第２フィールドのフィールドメモリに書き込む。また、第２のメモリ制御回路９ではフレームメモリ８ｂ、８ｃ、１２へのデータの書き込み制御信号（データの書き込みアドレス、フィールドメモリの切替え信号、書き込み制御信号など）を第１の同期検出回路５で検出された垂直同期信号、および水平同期信号をもとに発生する。
【００５３】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は第２の同期検出回路１７で垂直同期信号、および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路９で行われる。第２のＰＬＬ回路１８では、第２の同期検出回路９で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。その際、色差信号のサンプリングクロックの周波数はＹ信号のサンプリングクロックの周波数の半分に分周される。第２のＰＬＬ回路１８で発生した上記クロックはＤ／Ａ変換回路１３ａ〜１３ｃ、および第２のメモリ制御回路９へ入力される。なお、第２の同期検出回路１７で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は第２のメモリ制御回路９へも入力される。
【００５４】
第２のメモリ制御回路９では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ８ｂ、８ｃ、１２内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切替え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ８ｂ、８ｃ、１２では第２のメモリ制御回路９より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号を出力する。
【００５５】
フレームメモリ８ｂ、８ｃ、１２より読み出されたインターレース構造のディジタル映像信号はＤ／Ａ変換回路１３ａ〜１３ｃに入力される。Ｄ／Ａ変換回路１３ａ〜１３ｃでは入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。Ｄ／Ａ変換回路１３ａより出力されるＹ信号は同期付加回路１４で垂直同期信号、および水平同期信号が付加された後に出力端子１９ａを介して出力される。なお、同期付加回路１４は第２の同期検出回路１７より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しＹ信号に付加する。
【００５６】
また、Ｄ／Ａ変換回路１３ｂ、１３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はクロマエンコーダ回路１５で変調色信号（Ｃ信号）に変換され出力端子１９ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には第２の同期検出回路１７より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。
【００５７】
本実施の形態１のフリッカ除去装置は、以上のようにフリッカ成分を含む垂直高域成分について動き検出情報をもとにリミッタ形状（特性）を切替えたリミッタで抑圧してフィードバックするように構成されているため、静止画、動画に適応して視覚上気になるフリッカを抑えられる。よって、静止画で表などに発生するフリッカを低減できるとともに、動画像の解像度の低下を回避することもできる効果がある。
【００５８】
また、本実施の形態１に示す第１のフリッカ除去回路１１は従来の垂直方向のローパスフィルタに簡単な回路を追加するだけで実現することができ回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【００５９】
実施の形態２．
次に、本発明の実施の形態２を説明する。実施の形態２におけるフリッカ除去装置は図１に示す第１のフリッカ除去回路１１の構成、および動作のみが実施の形態１と異なる。よって、第１のフリッカ除去回路１１の詳細な構成、および動作のみ説明し、実施の形態１と同一部分の説明は省略する。
【００６０】
図６は本発明の実施の形態２における第１のフリッカ除去回路１１のブロック構成図である。なお、図中、実施の形態１と同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、７０は第２の垂直帯域分離フィルタである。また、図７は本発明の実施の形態２における第２の垂直帯域分離フィルタ７０のブロック構成図である。図６同様、実施の形態１と同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、８０ａ〜８０ｃは乗算係数を切替えるセレクタ、８１は動き検出回路２４の出力結果を入力する入力端子である。
【００６１】
以下、実施の形態２の第１のフリッカ除去回路１１の動作を図１、図６、図７を用いて説明する。Ａ／Ｄ変換回路４ａでディジタル映像信号に変換されたＹ信号は第１のフリッカ除去回路１１へ入力される。入力端子２１を介して入力されたＹ信号は第２の垂直帯域分離フィルタ７０に入力される。一方減算回路１０からフレーム差分値が入力端子２３から入力され、動き検出回路２４で動きを検出した後、その結果を第２の垂直帯域分離フィルタ７０に入力する。図７を用いて第２の垂直帯域分離フィルタ７０の動作を説明する。動き検出回路２４からの動き検出情報は、８０ａ〜８０ｃのセレクタに入力される。ここで、動きが検出された場合、乗算回路５５ａでは入力端子５１から入力されたＹ信号に乗算係数０．１２５を乗算し、乗算回路５５ｂではラインメモリ５２から出力されたＹ信号に乗算係数０．７５を乗算し、乗算回路５５ｃではラインメモリ５３から出力されたＹ信号に乗算係数０．１２５を乗算するようにセレクタを制御する。一方、動きが検出されない場合は、乗算回路５５ａでは入力端子５１から入力されたＹ信号に乗算係数０．２５を乗算し、乗算回路５５ｂではラインメモリ５２から出力されたＹ信号に乗算係数０．５を乗算し、乗算回路５５ｃではラインメモリ５３から出力されたＹ信号に乗算係数０．２５を乗算するようにセレクタを制御する。乗算回路５５ａ〜５５ｃの出力は加算回路５６ですべて加算され、出力端子５８より垂直低域成分として出力される。また、ラインメモリ５２から出力されるＹ信号より加算回路５６から出力された垂直低域成分を減算回路５７で減算することで垂直高域成分を得て、出力端子５９から出力する。リミッタ２５では、第２の垂直帯域分離フィルタから出力された垂直高域成分に振幅制御をかける。リミッタ２５の動作については実施の形態１と同様であるので説明を省く。加算回路２６では、第２の垂直帯域分離フィルタから出力された垂直低域成分とリミッタ２５からの出力を加算して出力する。第１のフリッカ除去回路１１でフリッカ成分を除去されたＹ信号、およびＡ／Ｄ変換回路４ａ〜４ｃより出力される２つの色差信号（Ｒ−Ｙ、およびＢ−Ｙ信号）はフレームメモリ８ｂ、８ｃ、１２ｃでノンインターレース構造からインターレース構造に変換され出力される。
【００６２】
本実施の形態２に示すフリッカ除去回路１１は従来の垂直方向のローパスフィルタにリミッタ２５とセレクタなどを追加するだけで実現することができ、回路規模を極端に増加すること無しに良好な出力画像を得ることができる。
【００６３】
実施の形態３．
実施の形態３におけるフリッカ除去装置は図１に示す第１のフリッカ除去回路１１の構成、および動作のみが実施の形態１と異なる。よって、第１のフリッカ除去回路１１の詳細な構成、および動作のみ説明し、実施の形態１と同一部分の説明は省略する。
【００６４】
図８は本発明の実施の形態３における第１のフリッカ除去回路１１のブロック構成図である。なお、図中、実施の形態１の同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、９０は第３の垂直帯域分離フィルタである。また、図９は本発明の実施の形態３における第３の垂直帯域分離フィルタ９０のブロック構成図である。図８と同様に実施の形態１と同一記号を記したものは構成、および動作が同一であるので詳細な説明は省略する。図において、９１ａ〜９１ｃは乗算係数を記憶するＲＯＭ、９２は減算回路１０から出力されるフレーム差分値を入力する入力端子である。
【００６５】
以下、実施の形態３の第１のフリッカ除去回路１１の動作を図１、図８、図９を用いて説明する。Ａ／Ｄ変換回路４ａでディジタル映像信号に変換されたＹ信号は第１のフリッカ除去回路１１へ入力される。入力端子２１を介して入力されたＹ信号は第３の垂直帯域分離フィルタ９０に入力される。一方加算回路１０からフレーム差分値が入力端子２３から入力され、動き検出回路２４で動きを検出する。図９を用いて第３の垂直帯域分離フィルタ９０の動作を説明する。入力端子９２を介してフレーム差分値がＲＯＭ９１ａ〜９１ｃに入力される。これにより乗算係数がＲＯＭ９１ａ〜９１ｃから読み出される。入力端子５１を介して入力されたＹ信号とＲＯＭ９１ａから読み出された乗算係数を乗算回路５５ａで乗算し、ラインメモリ５２から出力されたＹ信号とＲＯＭ９１ｂから読み出された乗算係数を乗算回路５５ｂで乗算し、ラインメモリ５３から出力されたＹ信号とＲＯＭ９１ｃから読み出された乗算係数を乗算回路５５ｃで乗算する。乗算回路５５ａ〜５５ｃの出力は加算回路５６ですべて加算され、出力端子５８より垂直低域成分として出力される。また、ラインメモリ５２から出力されるＹ信号より加算回路５６から出力された垂直低域成分を減算回路５７で減算することで垂直高域成分を得て、出力端子５９から出力する。リミッタ２５では、第２の垂直帯域分離フィルタから出力された垂直高域成分に振幅制御をかける。リミッタ２５の動作については実施の形態１と同様であるので説明を省く。加算回路２６では、第３の垂直帯域分離フィルタから出力された垂直低域成分とリミッタ２５からの出力を加算して出力する。第１のフリッカ除去回路１１でフリッカ成分を除去されたＹ信号、およびＡ／Ｄ変換回路４ｂ、４ｃより出力される２つの色差信号（Ｒ−Ｙ、およびＢ−Ｙ信号）はフレームメモリ８ｂ、８ｃ、１２でノンインターレース構造からインターレース構造に変換され出力される。
【００６６】
本実施の形態３に示すフリッカ除去回路１１は従来の垂直方向のローパスフィルタにリミッタ２５とＲＯＭなどを追加するだけで実現することができ、回路規模を極端に増加すること無しに良好な出力画像を得ることができる。なお、本実施の形態３では、乗算係数をＲＯＭ９１を用いて発生したがこれに限るものではなく、ロジック回路等を組み合わせて構成しても同様の効果が得られることは言うまでもない。
【００６７】
実施の形態４．
図１０は本発明の実施の形態４であるフリッカ除去装置のブロック構成図である。本実施の形態においては、従来例とは異なり、フリッカ成分を有するインターレース画像（以下入力画像信号と記す）が入力されこれよりフリッカ成分を除去した後に再びＮＴＳＣ標準画像として出力する場合について説明する。図において、１ａ〜１ｃは入力画像信号（Ｒ、Ｇ、およびＢ信号）の入力端子、２は入力画像信号の同期信号の入力端子、３はマトリクス回路、４ａ〜４ｃはマトリクス回路３で輝度信号（Ｙ信号）、および２つの色差信号に変換されたアナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路、５は入力端子２より入力される入力画像信号より垂直同期信号、および水平同期信号を検出する第１の同期検出回路、６は第１の同期検出回路５より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、７はＡ／Ｄ変換４より出力される輝度信号（Ｙ信号）を記憶するフレームメモリ、１０２ａ、１０２ｂはマトリクス回路３より出力されるＲ−Ｙ信号、およびＢ−Ｙ信号を記憶して、フリッカ除去を行ったＹ信号との出力タイミング合わせるためのラインメモリである。
【００６８】
１０は減算回路、１３ａは第１のフリッカ除去回路から出力されるディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、１３ｂ、１３ｃはラインメモリ１０２ａ、１０２ｂから出力されるディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、１４はＤ／Ａ変換回路１３ａから出力されるＹ信号に垂直同期信号および水平同期信号を付加する同期付加回路、１５はＤ／Ａ変換回路１３ｂと１３ｃから出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（Ｃ信号）に変換するクロマエンコーダ回路である。
【００６９】
１９ａおよび１９ｂはＹ信号、およびＣ信号の出力端子、３０ａ、３０ｂはマトリクス回路３より出力されるＲ−Ｙ信号、およびＢ−Ｙ信号の水平方向の信号帯域を制限する帯域制限フィルタ（以下、ＬＰＦと記す。）、１００はフレームメモリ７、ラインメモリ１０２ａ、１０２ｂおよび第２のフリッカ除去回路中のラインメモリ５３へのディジタル映像信号書き込み、および読み出し制御信号を出力する第３のメモリ制御回路、１０１は入力されたＹ信号中のフリッカ成分を除去する第２のフリッカ除去回路である。
【００７０】
図１１は図１０における第２のフリッカ除去回路１０１のブロック構成図である。図において、２１はＡ／Ｄ変換回路４ａから出力されたＹ信号の入力端子、２２は第３のメモリ制御回路１００より出力されるメモリ制御信号の入力端子、２３は減算回路１０の出力信号の入力端子、２４は入力されたフレーム差分結果より動きを検出する動き検出回路、２５はリミッタ、２６は加算回路、２７はＹ信号の出力端子、１１０はディジタル映像信号（Ｙ信号）の垂直低域成分を抽出する第４の垂直帯域分離フィルタ、１１１はフレームメモリ７からのＹ信号を入力する入力端子である。
【００７１】
図１２は図１１における第４の垂直帯域分離フィルタのブロック構成である。図において、５１はＹ信号の入力端子、５３は入力されたＹ信号を１ライン遅延するラインメモリ、５４はラインメモリ５３へのディジタル映像信号の書き込み制御信号、および読み出し制御信号の入力端子、５５ａ〜５５ｃは乗算回路、５６は５５ａ〜５５ｃの乗算回路の出力を加算する加算回路、５７は減算回路、５８は垂直低域成分の出力端子、５９は垂直高域成分の出力端子、１２０はフレームメモリから出力されるＹ信号の入力端子である。
【００７２】
以下、図１０〜図１２を用いて本実施の形態４のフリッカ除去装置の動作を説明する。なお、本実施の形態４においては、従来例と異なり、インターレース画像をフリッカ除去して再びインターレース画像として出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、Ｂ信号は、マトリクス回路３でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路３より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、ＬＰＦ３０ａ、３０ｂで水平方向の帯域が半分に制限される。なお、色差信号は輝度信号（Ｙ信号）に比べ視覚的に目立たないので信号帯域を半分に制限しても画質はほとんど劣化しない。マトリクス回路３より出力されるＹ信号、およびＬＰＦ３０ａ、３０ｂより出力されるＲ−Ｙ、およびＢ−Ｙ信号はＡ／Ｄ変換回路４ａ〜４ｃでディジタル映像信号（ディジタル信号）に変換される。その際、上記２つの色差信号の信号帯域は上述のようにＬＰＦ３０ａ、３０ｂでＹ信号の半分に制限されるので、Ａ／Ｄ変換時のサンプリングクロックをＹ信号のサンプリングクロックの半分に設定してディジタル映像信号に変換するものとする。
【００７３】
一方、入力端子２を介して入力された同期信号は第１の同期検出回路５で垂直同期信号、および水平同期信号および入力信号のフィールドが検出される。第１の同期検出回路５で検出された水平同期信号は第１のＰＬＬ回路６に入力される。第１のＰＬＬ回路６では上記入力された水平同期信号を基準にして基準クロックを発生する。第１のＰＬＬ回路６で発生した上記クロックはＡ／Ｄ変換回路４ａ〜４ｃ、第２のメモリ制御回路９およびＤ／Ａ変換回路１３ａ〜１３ｃへ入力される。その際、上述のように２つの色差信号を処理する際に用いられるクロックはＹ信号を処理する際に用いられるクロックの半分の周波数に分周され出力される。また、第１の同期検出回路５で検出された垂直同期信号、水平同期信号およびフィールド判別結果は第３のメモリ制御回路１００へも入力される。
【００７４】
第３のメモリ制御回路１００では第１の同期検出回路５より出力される水平同期信号を用いて、第２のフリッカ除去回路１０１中のラインメモリ５３へのディジタル映像信号の書き込み制御信号、および読み出し制御信号を発生する。また、第３のメモリ制御回路１００では第１の同期検出回路５より出力される垂直同期信号、水平同期信号およびフィールド判別結果を用いてフレームメモリ７、ラインメモリ１０２ａ、１０２ｂへのディジタル映像信号の書き込み制御信号も発生する。
【００７５】
Ａ／Ｄ変換回路４ａでディジタル映像信号に変換されたＹ信号は第２のフリッカ除去回路１０１、減算回路１０、およびフレームメモリ７へ入力される。以下、フレームメモリ７への上記ディジタル映像信号の書き込み動作について説明する。第３のメモリ制御回路１００では６０Ｈｚのフィールド周波数で入力されるインターレースのディジタル映像信号からフレーム画像を生成するための制御信号および動き検出を行うための制御信号をフレームメモリ７へ出力する。
【００７６】
以下、第３のメモリ制御回路１００より出力されるフレームメモリ７へのデータ書き込み制御信号の発生方法について説明する。まず始め、第１の同期検出回路５より出力されるフィールド判別結果および垂直同期信号が入力されると第３のメモリ制御回路１００では次にフレームメモリ７に書き込むフィールドを設定する。なお、本実施の形態４ではフレームメモリ７は第１フィールド用、および第２フィールド用の２枚のフィールドメモリで構成されているものとする。上記フィールド判別結果が第１フィールドの場合はフレームメモリ７の第１フィールド用メモリへ書き込むための制御信号を発生し、第２フィールドの場合はフレームメモリ７の第２フィールド用メモリへ書き込むための制御信号を発生する。その際、本実施の形態４ではフレームメモリ７へは入力映像信号の有効映像信号成分のみが書き込まれるように制御する。
【００７７】
フレームメモリ７に入力されたインターレースのディジタル映像信号は第３のメモリ制御回路１００より出力される上記書き込み制御信号に基づきフレームメモリ７内へ記憶される。よって、上記第３のメモリ制御回路１００では、ディジタル映像信号をフレームメモリ７へ書き込むために上記２つのフィールドメモリの切替え制御信号を上記フィールド判別結果に基づき発生する。また、第３のメモリ制御回路１００ではフレームメモリ７へのデータの書き込み制御信号（データの書き込みアドレス、フィールドメモリの切替え信号、書き込み制御信号など）を第１の同期検出回路５で検出された垂直同期信号、水平同期信号およびフィールド判別結果をもとに発生する。
【００７８】
減算回路１０では、フレームメモリ７から出力される１フレーム遅延されたＹ信号とＡ／Ｄ変換回路４ａの出力との差分をとり、その結果を第１のフリッカ除去回路に入力する。その際、第３のメモリ制御回路１００では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切替え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。すなわち、第３のメモリ制御回路１００では上記フィールド判別結果をもとに、Ａ／Ｄ変換回路４ａから第１フィールドの映像信号が入力された場合、まずはじめ第２フィールドのデータを読み出し、第２のフリッカ除去回路１０１へ出力する。同時にフレームメモリ７により１フレーム遅延されたデータを減算回路１０へ出力する。また、Ａ／Ｄ変換回路４ａから第２フィールドの映像信号が入力された場合、フレームメモリ７から第１フィールドのデータを読み出し、第２のフリッカ除去回路１０１へ出力する。同時にフレームメモリ７により１フレーム遅延されたデータを減算回路１０へ出力する。
【００７９】
以下、図１１を用いて第２のフリッカ除去回路１０１の動作を説明する。入力端子２１を介して入力されたＹ信号と入力端子１１１を介して入力されたＹ信号は第４の垂直帯域分離フィルタ１１０に入力される。図１２を用いて第４の垂直帯域フィルタ１１０の動作を説明する。入力端子５１を介してＡ／Ｄ変換回路４より出力されたＹ信号は乗算回路５５ｂおよび減算回路５７へ入力される。また、入力端子１２０を介してフレームメモリ７から入力された１フィールド遅延のＹ信号は乗算回路５５ａおよびラインメモリ５３へ入力される。ラインメモリ５３では、入力された１フィールド遅延されたＹ信号を１ライン遅延して出力する。ラインメモリ５３より出力された１フィールド遅延されたＹ信号は乗算回路５５ｃへ入力される。なお、ラインメモリ５３の制御は入力端子５４を介して第３のメモリ制御回路１００より出力される上記データ書き込み、および読み出し制御信号を用いて行うものとする。本実施の形態４では、入力されたＹ信号と上記Ｙ信号に隣接する１フィールド前のＹ信号を用いることによりインターレース画像をノンインターレース画像に変換し垂直方向の高域成分を抽出し、入力信号よりフリッカ成分を除去する。上記フレームメモリ７では、上記動き検出回路による動き成分の検出の際に用いるフレームメモリとして機能しているだけでなく、フリッカ成分の除去のためのフィールドメモリとして機能しており、これにより回路のメモリ使用量を削減することができ、消費電力も小さく抑えることができる。
【００８０】
乗算回路５５ａ、５５ｃに入力されたＹ信号は０．２５が乗算され出力される。また、乗算回路５５ｂに入力されたＹ信号は０．５が乗算され出力される。乗算回路５５ａ〜５５ｃの出力は加算回路５６で加算され、垂直高域成分が除去され出力端子５８を介して第４の垂直帯域分離フィルタ１１０より出力される。減算回路５７では入力端子５１を介して入力されるＹ信号より加算回路５６から出力されるＹ信号の垂直低域成分を減算することによりＹ信号の垂直高域成分を分離する。減算回路５７の結果は出力端子５９より出力される。
【００８１】
本実施の形態４では第１フィールドの映像信号に対してフリッカ除去する際に１フィールド前の第２フィールドの映像信号を用いて行っている。これはまず第１に、動きがない静止画の場合には、フリッカ除去に用いるペアの第２フィールドの映像信号が１フィールド前の第２フィールドと同じであることによる。また第２に、動きがある場合にはインターレースで入力された動画に対してフレーム画像を構成してフリッカ除去を行うと、高速に移動している部位で発生するぶれ（時間軸方向のぼけ）が視覚的に目立つようになる。そのために動きがある場合にはフリッカ除去を行わないようにしているので上記のような処理を行っている。
【００８２】
本実施の形態４では動きが検出された場合のリミッタ２５の特性を完全なリニア特性として、フリッカ除去を行わないことと等価としている。以下に、リミッタ２５の動作の説明を行う。入力端子２３から減算回路１０の減算結果が入力され、Ｙ信号の動きを検出する。検出方法は上記実施の形態１と同様であるため説明を省略する。第４の垂直帯域分離フィルタ１１０から出力された上記垂直高域成分は、リミッタ２５に入力され振幅制限を行い出力される。図１３に動きが検出された場合のリミッタ２５の入出力特性の１実施例を示す。動きが検出されなかった場合には、本実施の形態１同様図５に示すような特性をもつリミッタでＹ信号の垂直高域成分の振幅値を制限して出力する。リミッタ２５では動き検出回路２４より出力される動き検出情報をもとに図５もしくは図１３のリミッタ形状（特性）を切替える。リミッタ２５の出力は加算回路２６に入力される。加算回路２６ではリミッタ２５の出力と第４の垂直帯域分離フィルタ１１０から出力される垂直低域成分を加算する。動画像の場合にはフリッカは視覚的に目立ちにくく、無理にフリッカ抑圧を行うと画像がぼけたりぶれが強調されるなど逆効果であることは既に述べた。そこで動き検出回路２４で動きが検出された場合は、図１３に示すようなリミッタで振幅制限を行う。このリミッタでは入力した信号はそのまま何も変換されずに出力されるものである。従って第４の垂直帯域分離フィルタ１１０で１度帯域分離されたＹ信号も再び加算回路２６で加算されるのでフリッカ除去を行わないことと同等である。
【００８３】
Ａ／Ｄ変換回路４ｂ、４ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はラインメモリ１０２ａ、１０２ｂへ入力される。第３のメモリ制御回路１００では６０Ｈｚのフィールド周波数で入力されるインターレースのディジタル映像信号をラインメモリ１０２ａ、１０２ｂへ書き込む。このとき書き込むのは有効映像信号成分のみである。また、第２のフリッカ除去回路１０１から出力されるＹ信号のタイミングに対してラインメモリ１０２ａ、１０２ｂの読み出しタイミングを合わせるように第３のメモリ制御回路１００から読み出し制御信号を送出する。第２のフリッカ除去回路１０１から出力されたＹ信号はＤ／Ａ変換回路１３ａに入力され、ラインメモリ１０２ａ、１０２ｂから出力された２つの色差信号（Ｒ−Ｙ、およびＢ−Ｙ信号）はＤ／Ａ変換回路１３ｂ、１３ｃに入力される。Ｄ／Ａ変換回路１３ａでアナログ映像信号に変換されたＹ信号は同期付加回路１４により同期信号が付加されて出力端子１９ａから出力される。また、Ｄ／Ａ変換回路１３ｂ、１３ｃでアナログ映像信号に変換された色差信号はクロマエンコーダ回路１５を介して変調色信号（Ｃ信号）に変換され出力端子１９ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には第１の同期検出回路５より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。
【００８４】
本実施の形態４のフリッカ除去装置は、インターレースの映像信号に対してフリッカ成分を含む垂直高域成分について動き情報を検出し、これをもとに動きがある動画の場合はフリッカ除去をせず、動きがない静止画の場合はリミッタで抑圧してフィードバックするように構成している。そのため、同じ回路系で静止画に対してのみ視覚上気になるフリッカを抑えられる。よって、静止画で表などに発生するフリッカを低減できるとともに、動画像においてぶれ（時間軸方向のぼけ）を目立たせることや解像度が低下することを回避できる効果がある。
【００８５】
また、本実施の形態４に示す第２のフリッカ除去回路１０１は従来のローパスフィルタに簡単な回路を追加するだけで実現することができ回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【００８６】
また、実施の形態１〜実施の形態４では、動き検出を行ってその結果をもとに動画像と静止画像に応じてフリッカ成分の抑圧度を制御したがこれに限るものではなく、動画像に対しては抑圧度が小さく静止画像に対しては抑圧度が大きくなるようにフリッカ除去の特性を切替えるように構成すれば同様の効果を得られる。
【００８７】
また、実施の形態１〜実施の形態４ではＲ、Ｇ、およびＢ信号をマトリクス回路３でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後にＹ信号のみに対してフリッカ抑圧度をがこれに限るものではなく、Ｒ、Ｇ、およびＢ信号に含まれるフリッカ成分を上記フリッカ除去回路３１または１０１で除去して出力してもよい。また、Ｒ−Ｙ信号、およびＢ−Ｙ信号よりフリッカ成分を上記フリッカ除去回路３１または１０１で除去してもよい。また、色差信号中のフリッカ成分を除去する際は輝度信号中のフリッカ成分を除去する場合とフリッカ除去回路３１または１０１の特性、あるいは構成を変えてもよい。また、各色差信号で上記フリッカ除去回路３１または１０１の特性、あるいは構成を変えてもよいことはいうまでもない。
【００８８】
また、実施の形態１〜実施の形態４ではマトリクス回路３で輝度信号（Ｙ信号）と２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換したがこれに限るものではなく、例えば、輝度信号（Ｙ信号）と２つの色信号（Ｕ、およびＶ信号）、あるいは輝度信号（Ｙ信号）、および他の色信号に変換してた後にＹ信号からフリッカ成分を除去し、インターレース画像に変換しても同様の効果を奏することはいうまでもない。また、２つの色差信号を変調色信号に変換した後にフリッカ除去を行ってもよい。
【００８９】
また、実施の形態１〜実施の形態４では垂直方向の低域通過フィルタをそれぞれ図３、図７、図９、図１２に示すように構成したがフィルタの構成（タップ数、フィルタも形状、および種類（ＦＩＲフィルタ、ＩＩＲフィルタなど））、および周波数特性などはこれに限るものではない。また、実施の形態１〜実施の形態４では、垂直方向の高域通過フィルタを入力信号より垂直低域通過フィルタの出力を減算することにより構成したがこれに限るものではない。例えば、垂直高域通過フィルタ、および垂直低域通過フィルタを別々に構成する、あるいは、垂直高域通過フィルタを用いて垂直高域成分を分離した後、入力信号より上記垂直高域成分を減算することにより垂直低域通過フィルタを構成してもよい。
【００９０】
また、実施の形態１〜実施の形態４では動き検出の方法として、１フレーム前の映像信号とフレーム差分をとり、所定の値と比較することで動きの判定を行っているがこれに限るものではなく、例えば１フィールド前の隣接する周辺との差分をとった時の平均値を所定の値と比較することで動きの判定をでもよい。また、計算機の中に内蔵されるような場合はＣＰＵから動画像／静止画像の情報を受け取り、この情報をもとにフリッカの除去特性を切替えてもよい。
【００９１】
また、実施の形態１〜実施の形態４ではフリッカ除去回路として垂直低域通過フィルタを用いて垂直高域成分を抽出し、この垂直高域成分の振幅値を制限するような回路の構成としたがこれに限るものではない。
【００９２】
また、実施の形態１〜実施の形態３ではノンインターレース画像の１例としてパソコンのＶＧＡ信号を用いてフリッカ除去装置の動作を説明したがこれに限るものではなく、ノンインターレースで入力される画像（例えば、現在欧州で規格審議が進んでいるＤＶＢ、米国で規格化が進んでいるＡＴＶ、あるいは日本で規格化が進んでいるＩＳＤＢのようなディジタル放送で送られてくるノンインターレース画像、あるいはパソコンの他の表示モード時の画像など。）をインターレース画像に変換する場合なら上記フリッカ除去装置を用いてフリッカ成分を除去して出力すれば同様の効果を奏する。
【００９３】
また、実施の形態１〜実施の形態３では動き検出を行い、動きが検出された場合にはフリッカ除去の抑圧度を小さくし、動きが検出された場合にはフリッカ抑圧度を大きくするような制御を行ったが、動きが検出されない場合のみフリッカ除去を行い、動きが検出された場合にフリッカの抑圧を行わないというような制御をしても同様の効果を奏する。
【００９４】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００９５】
入力映像信号より動き検出を行う動き検出手段と、入力映像信号の垂直高域成分と垂直低域成分とを分離する第１の周波数分離手段と、前記第１の周波数分離手段より出力される垂直高域成分に含まれる第１の振幅値以上の成分を抑圧する第１のフリッカ抑圧手段と、前記第１の周波数分離手段より出力される垂直高域成分に含まれる前記第１の振幅値よりも大きい第２の振幅値以上の成分を前記第１のフリッカ抑圧手段の抑圧度よりも小さい抑圧度で抑圧する第２のフリッカ抑圧手段と、前記第１のフリッカ抑圧手段の出力と前記第２のフリッカ抑圧手段の出力とを切替える切替え手段と、前記第１の周波数分離手段より出力される垂直低域成分と前記切替え手段の出力とを加算する加算手段を備え、前記動き検出手段で動きが検出された際は、前記第２のフリッカ抑圧手段の出力を選択するよう前記切替え手段を制御するように構成したので、動画像と静止画像に対し最適なフリッカ抑圧が行え、動画像に関して極端な解像度の低下を回避することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１であるフリッカ除去装置のブロック構成図である。
【図２】  図１における第１のフリッカ除去回路のブロック構成図である。
【図３】  図２における第１の垂直帯域分離フィルタである。
【図４】  本発明の実施の形態１におけるリミッタの入出力特性を示す図である。
【図５】  本発明の実施の形態１におけるリミッタの入出力特性を示す図である。
【図６】  本発明の実施の形態２における第１のフリッカ除去回路のブロック構成図である。
【図７】  図６における第２の垂直帯域分離フィルタである。
【図８】  本発明の実施の形態３における第１のフリッカ除去回路のブロック構成図である。
【図９】  図８における第３の垂直帯域分離フィルタである。
【図１０】  本発明の実施の形態４であるフリッカ除去装置のブロック構成図である。
【図１１】  図１０における第２のフリッカ除去回路のブロック構成図である。
【図１２】  図１１における第４の垂直帯域分離フィルタの構成図である。
【図１３】  本発明の実施の形態４におけるリミッタの入出力特性を示す図である。
【図１４】  ノンインターレース画像の空間周波数特性を示す図である。
【図１５】  インターレース画像の空間周波数特性を示す図である。
【図１６】  インターレース画像の２次元周波数特性を示す図である。
【図１７】  従来のフリッカ除去装置のブロック構成図である。
【図１８】  従来のフリッカ除去装置における第１のＶＬＰＦのブロック構成図である。
【図１９】  図１８に示す第１のＶＬＰＦの周波数特性を示す図である。
【符号の説明】
３  マトリクス回路、４  Ａ／Ｄ変換回路、５  第１の同期検出回路、６  第１のＰＬＬ回路、７  フレームメモリ、８  フレームメモリ、  ９  第２のメモリ制御回路、１０  減算回路、１１  第１のフリッカ除去回路、１２  フレームメモリ、１３  Ｄ／Ａ変換回路、１４  同期付加回路、１５  クロマエンコーダ回路、  １７  第２の同期検出回路、  １８  第２のＰＬＬ回路、２０  第１の垂直帯域分離フィルタ、２４  動き検出回路、２５  リミッタ、２６  加算回路、３０  ＬＰＦ、５２  ラインメモリ、５３  ラインメモリ、５５  乗算回路、５６  加算回路、５７  減算回路  ７０  第２の垂直帯域分離フィルタ、８０  セレクタ、９０  第３の垂直帯域フィルタ、９１  ＲＯＭ、  １００  第３のメモリ制御回路、１０１  第２のフリッカ除去回路、１０２  ラインメモリ、１１０  第４の垂直帯域分離フィルタ、２００  第１のＶＬＰＦ、２０１  第１のメモリ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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