(57)【特許請求の範囲】
【請求項１】
センスアンプに接続された一対の第一及び第二のビット線を、プリチャージ信号に基づいて同一電位とするプリチャージ動作と、
ワード線の選択に基づいて記憶セルから前記第一のビット線に読み出されたセル情報を、センスアンプ活性化信号に基づいて前記センスアンプで増幅して該第一及び第二のビット線に高電位側及び低電位側電源レベルの相補の読み出しデータとして出力する読み出し動作と
を行う半導体記憶装置であって、
前記第一のビット線は、記憶セルに接続される一次側第一のビット線と、前記センスアンプに接続される二次側第一のビット線とを、前記プリチャージ動作中においても導通し前記センスアンプの活性化から一定時間に限り不導通となる第一のスイッチ回路を介して接続して構成し、
前記第二のビット線は、センスアンプに接続される二次側第二のビット線を有し、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか一方となっている該二次側第二のビット線のみを、前記プリチャージ信号に基づいて導通する第二のスイッチ回路を介して前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか他方となっている前記第一のビット線に接続して構成したことを特徴とする半導体記憶装置。
【請求項２】
前記第二のビット線は、前記第二のスイッチ回路を介して前記第一のビット線の二次側ビット線に接続したことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第二のビット線は、前記第二のスイッチ回路を介して前記第一のビット線の一次側ビット線に接続したことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第一及び第二のビット線のいずれか一方を、コラムゲートを介してデータバスに接続したことを特徴とする請求項２乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第二のビット線の二次側ビット線は、記憶セルが接続された一次側ビット線に転送ゲートを介して接続し、前記転送ゲートは、前記第一のスイッチ回路が導通する読み出しサイクルでは不導通としてプリチャージ動作時に二次側第二のビット線のみと第一のビット線とを導通し、前記第一のスイッチ回路は、前記転送ゲートが導通する読み出しサイクルでは不導通としてプリチャージ動作時に二次側第一のビット線のみと第二のビット線とを導通したことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記センスアンプは、前記プリチャージ動作時にその出力信号をハイインピーダンスとする活性化電源制御回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源を反転させて、前記センスアンプの出力信号をハイインピーダンスとすることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源の供給を遮断して、前記センスアンプの出力信号をハイインピーダンスとすることを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源の反転に先立って、センスアンプの活性化電源入力端子を短絡することを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記第一のビット線の二次側ビット線には、該二次側ビット線のプリチャージレベルが高電位側電源に近いレベルであるとき、該二次側ビット線に読み出されたセル情報に基づく電位を、前記センスアンプの増幅動作に先立って容量結合動作により引き上げ、該二次側ビット線のプリチャージレベルが低電位側電源に近いレベルであるとき、該二次側ビット線に読み出されたセル情報に基づく電位を、前記センスアンプの増幅動作に先立って容量結合動作により引き下げるセル情報増強回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記セル情報増強回路は、前記第一のビット線の二次側ビット線にＰＭＯＳ容量とＮＭＯＳ容量のゲートを接続し、前記ＮＭＯＳ容量のドレインには前記センスアンプの増幅動作に先立って立ち上がる制御信号を入力し、前記ＰＭＯＳ容量のソースには前記センスアンプの増幅動作に先立って立ち下がる制御信号を入力したことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
同一の前記一次側ビット線に接続される記憶セルにおいて、セルフリフレッシュ動作時に連続してセルフリフレッシュ動作を行う少なくとも２つの記憶セルに対し、電源の投入時に同一のセル情報を書き込む自動書き込み回路を備えたことを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１３】
同一の前記一次側ビット線に接続される記憶セルにおいて、セル情報のリフレッシュ動作時に連続してリフレッシュ動作を行う少なくとも２つの記憶セルに対し、電源の投入時に同一のセル情報を書き込む自動書き込み回路を備えたことを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１４】
同一の前記一次側ビット線に接続される記憶セルにおいて、セルフリフレッシュ動作時に連続してセルフリフレッシュ動作を行う少なくとも２つの記憶セルに対し、外部から入力される制御信号に基づいて同一のセル情報を書き込む自動書き込み回路を備えたことを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１５】
セル情報の読み出し動作時には、第一のビット線の一次側ビット線に読み出されたセル情報をセンスアンプに接続された二次側ビット線に伝達し、
セル情報の増幅動作時には、前記一次側ビット線と二次側ビット線との接続を遮断し、記憶セルに接続されない二次側ビット線のみで構成される第二のビット線と前記第一のビット線の二次側ビット線との電位差を該センスアンプで増幅して高電位側及び低電位側電源レベルの相補の読み出しデータを生成し、次いで前記第一のビット線の一次側ビット線と二次側ビット線とを接続して、セル情報を読み出した記憶セルに読み出しデータの再書き込みを行い、
ビット線のプリチャージ動作時には、センスアンプの出力信号をハイインピーダンスとして、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか一方となっており前記一次側及び二次側ビット線が接続状態にある前記第一のビット線と、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか他方となっている第二のビット線とを短絡して、充電容量の大きい第一のビット線と充電容量の小さい第二のビット線とに蓄えられた充電電荷を均等に再配分することによりプリチャージ動作を行うことを特徴とする半導体記憶装置のデータ読み出し方法。
【請求項１６】
前記プリチャージ動作は、読み出しサイクルの開始に基づいて入力されるプリチャージ信号に基づいて行うことを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
【請求項１７】
前記センスアンプは、現サイクルにおけるセンスアンプの不活性化まで前サイクルで読み出したセル情報を保持しているものであって、
前サイクルに入力されたアドレス信号を記憶する記憶手段と、
前記記憶手段で記憶した前サイクルのアドレス信号と、現サイクルのアドレス信号との一致を検出し、両アドレスが一致したとき、一致検出信号を出力する一致検出手段と
を備え、
前記一致検出手段からの一致検出信号に基づいて、現サイクルのアドレス信号に基づくワード線の選択動作を行わず、前サイクルで読み出したセル情報を、現サイクルにおける読み出しデータとして出力するようにしたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１８】
前記センスアンプには、多数の前記第一のビット線が接続されるものであり、各ビット線には多数のワード線にそれぞれ接続される多数の記憶セルが接続されるものであり、各ワード線は、リフレッシュ動作時にリフレッシュカウンタからのアドレス信号に基づいて選択されるものであって、
前記リフレッシュカウンタは、各ビット線を順次選択すべく各ビット線に接続された記憶セルを選択するように、その記憶セルに接続されたワード線を選択する順序のアドレス信号を出力するようにしたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１９】
前記センスアンプには、多数の前記第一のビット線が接続されるものであり、各ビット線には多数のワード線にそれぞれ接続される多数の記憶セルが接続されるものであり、各ワード線は、リフレッシュ動作時にリフレッシュカウンタからのアドレス信号に基づいて選択されるものであって、
前記リフレッシュカウンタの後段にはスクランブラ回路が接続され、スクランブラ回路は、リフレッシュカウンタからのアドレス信号を、各ビット線を順次選択すべく各ビット線に接続された記憶セルを選択するように、その記憶セルに接続されたワード線を選択する順序に変換するようにしたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項２０】
前記センスアンプには、多数の第一のビット線が接続されるものであり、
前記各ビット線には、そのビット線の電位を前記センスアンプに供給される電源レベルの範囲内でクランプするクランプ回路を設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項２１】
前記クランプ回路は第一及び第二のダイオードからなり、前記第一のダイオードのアノードを各ビット線に接続するとともに、そのカソードに前記センスアンプに供給される高電位側電源より該ダイオードのしきい値だけ低いレベルの電源を供給し、
前記第二のダイオードのカソードを各ビット線に接続するとともに、そのアノードに前記センスアンプに供給される低電位側電源より該ダイオードのしきい値だけ高いレベルの電源を供給するようにしたことを特徴とする請求項２０に記載の半導体記憶装置。
【請求項２２】
前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源を反転させるべく、高電位側電源を供給するプルアップ側トランジスタと、低電位側電源を供給するプルダウン側トランジスタとを備え、
前記活性化電源を高電位側電源レベルから低電位側電源レベルに切り替えるときには、先にプルアップ側トランジスタをオフさせ、そのトランジスタがオフした後に、プルダウン側トランジスタをオンさせ、前記活性化電源を低電位側電源レベルから高電位側電源レベルに切り替えるときには、先にプルダウン側トランジスタをオフさせ、そのトランジスタがオフした後に、プルアップ側トランジスタをオンさせるように制御することを特徴とする請求項７に記載の半導体記憶装置。
【請求項２３】
前記プリチャージ動作は、現サイクルの読み出し命令で開始されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項２４】
請求項１乃至１１のいずれかに記載の半導体記憶装置と、前記記憶装置を使用していたプログラムが終了した時に、そのプログラムが使用していた領域の少なくとも２つの記憶セルに同一データを自動的に書き込んでセルアレイ内のデータをリセットするセルデータリセット回路と
を備えたことを特徴とするデータ記憶装置。
【請求項２５】
請求項１乃至１１のいずれかに記載の半導体記憶装置と、電源投入時に前記記憶装置のセルアレイ内の少なくとも２つの記憶セルに同一データを自動的に書き込んでセルアレイ内のデータをリセットするセルデータリセット回路と
を備えたことを特徴とするデータ記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置のデータ読み出し回路に関するものである。
近年の半導体記憶装置は、記憶容量の大規模化とともに、動作速度の高速化及び低消費電力化がますます要請されている。このため、データ読み出し回路においても、動作速度の高速化及び低消費電力化を図ることが必要となっている。
【０００２】
【従来の技術】
ＤＲＡＭにおける従来のデータ読み出し回路を図３１に示す。セルアレイを構成する多数の記憶セルＣは、多数のワード線ＷＬの中のいずれか一本のワード線にそれぞれ接続されるとともに、多数対のビット線ＢＬ，バーＢＬのいずれか一本に接続される。
【０００３】
前記各ビット線ＢＬ，バーＢＬは、転送ゲート１を介してセンスアンプ部のビット線ＢＬＳＡ，バーＢＬＳＡに接続され、そのビット線ＢＬＳＡ，バーＢＬＳＡがセンスアンプ２に接続される。前記転送ゲート１はＮチャネルＭＯＳトランジスタで構成され、そのトランジスタのゲートにはビット線選択信号φＢＴが入力される。従って、ビット線選択信号φＢＴがＨレベルとなると、転送ゲート１が導通する。
【０００４】
前記センスアンプ２は、その活性化時にビット線ＢＬＳＡ，バーＢＬＳＡの電位差を増幅する。すなわち、センスアンプ２はＰチャネルＭＯＳトランジスタＴr1とＮチャネルＭＯＳトランジスタＴr2から構成されるインバータ回路と、ＰチャネルＭＯＳトランジスタＴr3とＮチャネルＭＯＳトランジスタＴr4から構成されるインバータ回路とがビット線ＢＬＳＡ，バーＢＬＳＡ間で逆方向に接続されて構成され、各インバータ回路のトランジスタＴr1，Ｔr3のソースには活性化電源ＶSAH が供給され、トランジスタＴr2，Ｔr4のソースには活性化電源ＶSAL が供給される。
【０００５】
従って、前記活性化電源ＶSAH として電源Ｖccが供給され、前記活性化電源ＶSAL として電源Ｖssが供給されると、センスアンプ２が活性化される。また、前記活性化電源ＶSAH ，ＶSAL が同一レベルとなると、センスアンプ２が不活性化される。
【０００６】
前記ビット線ＢＬＳＡ，バーＢＬＳＡには、転送ゲート３を介してデータバスＤＢ，バーＤＢがそれぞれ接続される。前記転送ゲート３は、ＮチャネルＭＯＳトランジスタで構成され、そのトランジスタのゲートにはコラム選択信号ＹSEL が入力される。従って、コラム選択信号ＹSEL がＨレベルとなると、転送ゲート３が導通する。
【０００７】
前記ビット線ＢＬＳＡ，バーＢＬＳＡにはプリチャージ回路４が接続される。このプリチャージ回路４は、ビット線ＢＬＳＡ，バーＢＬＳＡとプリチャージ電源Ｖcc／２との間にそれぞれ接続されるＮチャネルＭＯＳトランジスタで構成され、各トランジスタのゲートにはプリチャージ信号φＢＲが入力される。
【０００８】
従って、プリチャージ信号φＢＲがＨレベルとなると、プリチャージ回路４が活性化されて、ビット線ＢＬＳＡ，バーＢＬＳＡにＶcc／２レベルのプリチャージ電源が供給され、ビット線ＢＬ，バーＢＬがともにＶcc／２レベルにプリチャージされる。
【０００９】
上記のようなデータ読み出し回路の動作を図３２に従って説明する。ビット線選択信号φＢＴがＨレベルに維持され、前サイクルで例えばワード線ＷＬ１が選択されると、そのワード線ＷＬ１で選択された記憶セルＣから読み出されたセル情報がセンスアンプ２で増幅されてビット線ＢＬＳＡ，バーＢＬＳＡに読み出しデータとして出力されている。
【００１０】
なお、選択されたワード線には、記憶セルＣに対するセル情報の書き込み効率及び読み出し効率を向上させるために電源Ｖccレベルを昇圧した昇圧電圧が供給され、転送ゲート１の転送効率を向上させるために、電源Ｖccレベルを昇圧した昇圧電圧がＨレベルのビット線選択信号φＢＴとして供給される。
【００１１】
この状態からワード線ＷＬ１がＬレベルに立ち下がり、次いでセンスアンプ２の活性化電源ＶSAH , ＶSAL がともにＶcc／２となってセンスアンプ２が不活性化される。また、プリチャージ信号φＢＲがＨレベルに立ち上がり、ビット線ＢＬＳＡ，バーＢＬＳＡがＶcc／２レベルにプリチャージされる。
【００１２】
現サイクルでは、プリチャージ信号φＢＲがＬレベルとなってプリチャージ回路４が不活性化された後、例えばワード線ＷＬ２が選択されてＨレベルに立ち上がると、選択された記憶セルＣからビット線・バーＢＬＳＡにセル情報が読み出され、そのセル情報に基づいてビット線ＢＬＳＡ，バーＢＬＳＡに僅かな電位差が生じる。
【００１３】
この状態で、センスアンプ２に電源Ｖccレベルの活性化電源ＶSAH と、電源Ｖssレベルの活性化電源ＶSAL が供給されて同センスアンプ２が活性化される。すると、センスアンプ２の動作によりビット線ＢＬＳＡ，バーＢＬＳＡの電位差が拡大される。この時、セル情報が読み出された記憶セルＣに対し、セル情報の書き戻しが行われる。
【００１４】
次いで、コラム選択信号ＹSEL がＨレベルとなって転送ゲート３が導通し、センスアンプ２で増幅された読み出しデータがデータバスＤＢ，バーＤＢに出力される。そして、ワード線ＷＬ２の選択が終了した後、センスアンプ２が不活性化されるとともに、プリチャージ回路４が活性化されて、ビット線ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡがＶcc／２レベルにプリチャージされる。
【００１５】
このような動作により１サイクルの読み出し動作が終了し、この１サイクルの読み出し動作は制御信号ＲＡＳバーの１サイクルに同期して行われる。
【００１６】
【発明が解決しようとする課題】
上記のように構成されたＤＲＡＭのデータ読み出し回路では、センスアンプ２が活性化されるとき、ビット線ＢＬＳＡ，バーＢＬＳＡはＶcc／２レベルにプリチャージされた状態からセル情報が読み出されて、一方のビット線がＶcc／２レベルから僅かに上昇したレベル、あるいは僅かに低下したレベルとなる。
【００１７】
すると、センスアンプ２の活性化電源ＶSAH として電源Ｖccが供給され、活性化電源ＶSAL として電源Ｖssが供給されても、センスアンプ２を構成する各トランジスタＴr1〜Ｔr4のゲート電位及びドレイン電位は、Ｖcc／２付近となる。
【００１８】
すると、各トランジスタＴr1〜Ｔr4のソース・ドレイン間電圧がＶcc／２±α（αはセル情報の読み出しにともなうビット線の電位変化分）、若しくはＶcc／２となり、各トランジスタＴr1〜Ｔr4のゲート・ソース間電圧もＶcc／２±α、若しくはＶcc／２となる。
【００１９】
この結果、電源Ｖcc，Ｖssの電位差に対し、各トランジスタＴr1〜Ｔr4のソース・ドレイン間電圧及びゲート・ソース間電圧を十分に確保することができないため、各トランジスタＴr1〜Ｔr4の電流駆動能力を最大限に発揮させることができない。このことは、電源Ｖccが低電圧化されるほど顕著となる。この結果、電源Ｖccが低電圧化されるほどセンスアンプ２の動作速度が低下するという問題点がある。
【００２０】
また、各読み出しサイクル毎に各ビット線ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡのＶcc／２レベルへのプリチャージ動作と、センスアンプ２の動作によるビット線ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡの電位差の増幅動作とがそれぞれ行われる。
【００２１】
このため、プリチャージ動作及びセンスアンプ２の増幅動作により、ビット線ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡと、プリチャージ回路４及びセンスアンプ２との間で充放電電流が流れ、ＤＲＡＭ全体の消費電流に対し、この充放電電流により消費される電流の占める割合が大きくなっている。
【００２２】
従って、プリチャージ動作及びセンスアンプによる増幅動作に基づく消費電流を低減しない限り、このＤＲＡＭの消費電力を効果的に低減することができないという問題点がある。
【００２３】
また、記憶容量の大規模化にともなって、各ビット線に接続される記憶セルの数が増大するとともに、ビット線の長さも長くなっているため、プリチャージ回路に対する容量負荷及び抵抗負荷が増大している。
【００２４】
従って、ビット線のプリチャージ動作及びセンスアンプによるビット線電位の増幅動作に要する時間が長くなり、データ読み出し速度の高速化を図る上で障害となるという問題点がある。
【００２５】
この発明の目的は、データ読み出し速度の高速化及び消費電力の低減を図り得る半導体記憶装置のデータ読み出し回路を提供することにある。
【００２６】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。すなわち、プリチャージ動作は、センスアンプ１３に接続された一対の第一及び第二のビット線ＢＬＳＡ，バーＢＬＳＡを、プリチャージ信号φＢＲに基づいて同一電位とする。読み出し動作は、ワード線ＷＬの選択に基づいて記憶セルＣから前記第一のビット線ＢＬＳＡに読み出されたセル情報を、センスアンプ活性化信号ＶSAH ，ＶSAL に基づいて前記センスアンプ１３で増幅して該第一及び第二のビット線ＢＬＳＡに高電位側及び低電位側電源レベルの相補の読み出しデータとして出力する。前記第一のビット線は、記憶セルＣに接続される一次側第一のビット線ＢＬと、前記センスアンプ１３に接続される二次側第一のビット線ＢＬＳＡとが、前記プリチャージ動作中においても導通し前記センスアンプ１３の活性化から一定時間に限り不導通となる第一のスイッチ回路１１を介して接続される。前記第二のビット線は、センスアンプ１３に接続される二次側第二のビット線・バーＢＬＳＡを有し、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか一方となっている該二次側第二のビット線・バーＢＬＳＡのみが、前記プリチャージ信号φＢＲに基づいて導通する第二のスイッチ回路１２を介して前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか他方となっている前記第一のビット線ＢＬＳＡに接続される。
【００２７】
請求項２では、前記第二のビット線は、前記第二のスイッチ回路を介して前記第一のビット線の二次側ビット線に接続される。
請求項３では、前記第二のビット線は、前記第二のスイッチ回路を介して前記第一のビット線の一次側ビット線に接続される。
【００２８】
請求項４では、前記第一及び第二のビット線のいずれか一方が、コラムゲートを介してデータバスに接続される。
請求項５では、前記第二のビット線の二次側ビット線は、記憶セルが接続された一次側ビット線に転送ゲートを介して接続され、前記転送ゲートは、前記第一のスイッチ回路が導通する読み出しサイクルでは不導通となってプリチャージ動作時に二次側第二のビット線のみと第一のビット線とが導通となり、前記第一のスイッチ回路は、前記転送ゲートが導通する読み出しサイクルでは不導通となってプリチャージ動作時に二次側第一のビット線のみと第二のビット線とが導通となる。
【００２９】
請求項６では、前記センスアンプには、前記プリチャージ動作時にその出力信号をハイインピーダンスとする活性化電源制御回路が備えられる。
請求項７では、前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源を反転させて、前記センスアンプの出力信号をハイインピーダンスとする。
【００３０】
請求項８では、前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源の供給を遮断して、前記センスアンプの出力信号をハイインピーダンスとする。
【００３１】
請求項９では、前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源の反転に先立って、センスアンプの活性化電源入力端子を短絡する。
請求項１０では、前記第一のビット線の二次側ビット線には、該二次側ビット線のプリチャージレベルが高電位側電源に近いレベルであるとき、該二次側ビット線に読み出されたセル情報に基づく電位を、前記センスアンプの増幅動作に先立って容量結合動作により引き上げ、該二次側ビット線のプリチャージレベルが低電位側電源に近いレベルであるとき、該二次側ビット線に読み出されたセル情報に基づく電位を、前記センスアンプの増幅動作に先立って容量結合動作により引き下げるセル情報増強回路を備えた。
【００３２】
請求項１１では、前記セル情報増強回路は、前記第一のビット線の二次側ビット線にＰＭＯＳ容量とＮＭＯＳ容量のゲートが接続され、前記ＮＭＯＳ容量のドレインには前記センスアンプの増幅動作に先立って立ち上がる制御信号が入力され、前記ＰＭＯＳ容量のソースには前記センスアンプの増幅動作に先立って立ち下がる制御信号が入力される。
【００３３】
請求項１２では、同一の前記一次側ビット線に接続される記憶セルにおいて、セルフリフレッシュ動作時に連続してセルフリフレッシュ動作を行う記憶セルに対し、電源の投入時に同一のセル情報を書き込む自動書き込み回路を備えた。
【００３４】
請求項１３では、同一の前記一次側ビット線に接続される記憶セルにおいて、セル情報のリフレッシュ動作時に連続してリフレッシュ動作を行う少なくとも２つの記憶セルに対し、電源の投入時に同一のセル情報を書き込む自動書き込み回路を備えた。
【００３５】
請求項１４では、同一の前記一次側ビット線に接続される記憶セルにおいて、セルフリフレッシュ動作時に連続してセルフリフレッシュ動作を行う少なくとも２つの記憶セルに対し、外部から入力される制御信号に基づいて同一のセル情報を書き込む自動書き込み回路を備えた。
【００３６】
請求項１５では、セル情報の読み出し動作時には、第一のビット線の一次側ビット線に読み出されたセル情報がセンスアンプに接続された二次側ビット線に伝達され、セル情報の増幅動作時には、前記一次側ビット線と二次側ビット線との接続を遮断し、記憶セルに接続されない二次側ビット線のみで構成される第二のビット線と前記第一のビット線の二次側ビット線との電位差を該センスアンプで増幅して高電位側及び低電位側電源レベルの相補の読み出しデータが生成され、次いで前記第一のビット線の一次側ビット線と二次側ビット線とが接続されて、セル情報を読み出した記憶セルに読み出しデータの再書き込みが行われ、ビット線のプリチャージ動作時には、センスアンプの出力信号をハイインピーダンスとして、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか一方となっており前記一次側及び二次側ビット線が接続状態にある前記第一のビット線と、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか他方となっている第二のビット線とを短絡して、充電容量の大きい第一のビット線と充電容量の小さい第二のビット線とに蓄えられた充電電荷を均等に再配分することによりプリチャージ動作が行われる。
【００３７】
請求項１６では、前記プリチャージ動作は、読み出しサイクルの開始に基づいて入力されるプリチャージ信号に基づいて行う。
請求項１７では、前記センスアンプは、現サイクルにおけるセンスアンプの不活性化まで前サイクルで読み出したセル情報を保持しているものであって、前サイクルに入力されたアドレス信号を記憶する記憶手段と、前記記憶手段で記憶した前サイクルのアドレス信号と、現サイクルのアドレス信号との一致を検出し、両アドレスが一致したとき、一致検出信号を出力する一致検出手段とを備え、前記一致検出手段からの一致検出信号に基づいて、現サイクルのアドレス信号に基づくワード線の選択動作を行わず、前サイクルで読み出したセル情報を、現サイクルにおける読み出しデータとして出力するようにした。
【００３８】
請求項１８では、前記センスアンプには、多数の前記第一のビット線が接続されるものであり、各ビット線には多数のワード線にそれぞれ接続される多数の記憶セルが接続されるものであり、各ワード線は、リフレッシュ動作時にリフレッシュカウンタからのアドレス信号に基づいて選択されるものであって、前記リフレッシュカウンタは、各ビット線を順次選択すべく各ビット線に接続された記憶セルを選択するように、その記憶セルに接続されたワード線を選択する順序のアドレス信号を出力するようにした。
【００３９】
請求項１９では、前記センスアンプには、多数の前記第一のビット線が接続されるものであり、各ビット線には多数のワード線にそれぞれ接続される多数の記憶セルが接続されるものであり、各ワード線は、リフレッシュ動作時にリフレッシュカウンタからのアドレス信号に基づいて選択されるものであって、前記リフレッシュカウンタの後段にはスクランブラ回路が接続され、スクランブラ回路は、リフレッシュカウンタからのアドレス信号を、各ビット線を順次選択すべく各ビット線に接続された記憶セルを選択するように、その記憶セルに接続されたワード線を選択する順序に変換するようにした。
【００４０】
請求項２０では、前記センスアンプには、多数の第一のビット線が接続されるものであり、前記各ビット線には、そのビット線の電位を前記センスアンプに供給される電源レベルの範囲内でクランプするクランプ回路を設けた。
【００４１】
請求項２１では、前記クランプ回路は第一及び第二のダイオードからなり、前記第一のダイオードのアノードを各ビット線に接続するとともに、そのカソードに前記センスアンプに供給される高電位側電源より該ダイオードのしきい値だけ低いレベルの電源を供給し、前記第二のダイオードのカソードを各ビット線に接続するとともに、そのアノードに前記センスアンプに供給される低電位側電源より該ダイオードのしきい値だけ高いレベルの電源を供給するようにした。
【００４２】
請求項２２では、前記活性化電源制御回路は、前記プリチャージ動作時に活性化電源を反転させるべく、高電位側電源を供給するプルアップ側トランジスタと、低電位側電源を供給するプルダウン側トランジスタとを備え、前記活性化電源を高電位側電源レベルから低電位側電源レベルに切り替えるときには、先にプルアップ側トランジスタをオフさせ、そのトランジスタがオフした後に、プルダウン側トランジスタをオンさせ、前記活性化電源を低電位側電源レベルから高電位側電源レベルに切り替えるときには、先にプルダウン側トランジスタをオフさせ、そのトランジスタがオフした後に、プルアップ側トランジスタをオンさせるように制御する。
【００４３】
請求項２３では、前記プリチャージ動作は、現サイクルの読み出し命令で開始される。
請求項２４では、請求項１乃至１１のいずれかに記載の半導体記憶装置と、前記記憶装置を使用していたプログラムが終了した時に、そのプログラムが使用していた領域の少なくとも２つの記憶セルに同一データを自動的に書き込んでセルアレイ内のデータをリセットするセルデータリセット回路とを備えた。
【００４４】
請求項２５では、請求項１乃至１１のいずれかに記載の半導体記憶装置と、電源投入時に前記記憶装置のセルアレイ内の少なくとも２つの記憶セルに同一データを自動的に書き込んでセルアレイ内のデータをリセットするセルデータリセット回路とを備えた。
【００４５】
（作用）
請求項１，１５では、センスアンプ１３によるセル情報の増幅動作時には、第一のビット線の一次側ビット線ＢＬと二次側ビット線ＢＬＳＡとが切り離され、プリチャージ動作時には、一次側と二次側とが接続状態とされ前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか一方となっている第一のビット線ＢＬ，ＢＬＳＡと、前回読み出されたセル情報に基づき高電位側及び低電位側電源レベルのいずれか他方となっている第二のビット線・バーＢＬＳＡのみとに蓄えられた充電電荷の再配分が行われる。
【００４６】
請求項２では、プリチャージ動作時には、第二のビット線は前記第二のスイッチ回路を介して前記第一のビット線の二次側ビット線に接続されて、第一のビット線と第二のビット線とに蓄えられた充電電荷の再配分が行われる。
【００４７】
請求項３では、プリチャージ動作時には、第二のビット線は前記第二のスイッチ回路を介して前記第一のビット線の一次側ビット線に接続されて、第一のビット線と第二のビット線とに蓄えられた充電電荷の再配分が行われる。
【００４８】
請求項４では、前記第一及び第二のビット線のいずれか一方が、コラムゲートを介してデータバスに接続される。
請求項５では、第一のビット線からセル情報が読み出されたときは、第一のビット線と二次側第二のビット線のみとに基づいてプリチャージ動作が行われ、第二のビット線からセル情報が読み出されたときは、第二のビット線と二次側第一のビット線のみとに基づいてプリチャージ動作が行われる。
【００４９】
請求項６では、プリチャージ動作時には、活性化電源制御回路によりセンスアンプの出力信号がハイインピーダンスとなる。
請求項７では、活性化電源制御回路により、プリチャージ動作時に活性化電源が反転されて、前記センスアンプの出力信号がハイインピーダンスとなる。
【００５０】
請求項８では、活性化電源制御回路により、プリチャージ動作時に活性化電源の供給が遮断されて、センスアンプの出力信号がハイインピーダンスとなる。
請求項９では、活性化電源制御回路により、プリチャージ動作時に活性化電源の反転に先立って、センスアンプの活性化電源入力端子の電位が均等化され、その後に活性化電源が反転されて、前記センスアンプの出力信号がハイインピーダンスとなる。
【００５１】
請求項１０では、二次側ビット線のプリチャージレベルが高電位側電源に近いレベルであるとき、二次側ビット線に読み出されたセル情報に基づく電位が、前記センスアンプの増幅動作に先立って容量結合動作により引き上げられ、二次側ビット線のプリチャージレベルが低電位側電源に近いレベルであるとき、該二次側ビット線に読み出されたセル情報に基づく電位が、前記センスアンプの増幅動作に先立って容量結合動作により引き下げられる。
【００５２】
請求項１１では、二次側ビット線のプリチャージレベルが高電位側電源に近いレベルであるとき、ＮＭＯＳ容量が動作して、二次側ビット線に読み出されたセル情報に基づく電位が、前記センスアンプの増幅動作に先立って容量結合動作により引き上げられ、二次側ビット線のプリチャージレベルが低電位側電源に近いレベルであるとき、ＰＭＯＳ容量が動作して、二次側ビット線に読み出されたセル情報に基づく電位が、前記センスアンプの増幅動作に先立って容量結合動作により引き下げられる。
【００５３】
請求項１２では、自動書き込み回路により、電源投入時に連続してセルフリフレッシュ動作を行う記憶セルの読み出しデータとプリチャージレベルとの電位差が小さくなる。
【００５４】
請求項１３では、自動書き込み回路により、電源投入時に連続してリフレッシュ動作を行う記憶セルの読み出しデータとプリチャージレベルとの電位差が小さくなる。
【００５５】
請求項１４では、自動書き込み回路により、外部から入力される制御信号に基づいて連続してセルフリフレッシュ動作を行う記憶セルの読み出しデータとプリチャージレベルとの電位差が小さくなる。
【００５６】
請求項１６では、前記プリチャージ動作は、読み出しサイクルの開始時に基づいて行われる。
請求項１７では、前アドレスと現アドレスが一致した場合、現サイクルのアドレス信号に基づくワード線の選択動作が行われず、前サイクルで読み出したセル情報が、現サイクルにおける読み出しデータとして出力される。
【００５７】
請求項１８では、リフレッシュ動作時に、リフレッシュカウンタは、各第一のビット線を順次選択すべく各ビット線に接続された記憶セルを選択するように、その記憶セルに接続されたワード線を選択する順序のアドレス信号を出力するので、各ビット線のフローティング時間が短くなる。
【００５８】
請求項１９では、スクランブラ回路は、リフレッシュカウンタからのアドレス信号を、各第一のビット線を順次選択すべく各ビット線に接続された記憶セルを選択するように、その記憶セルに接続されたワード線を選択する順序に変換するので、各ビット線のフローティング時間が短くなる。
【００５９】
請求項２０，２１では、クランプ回路により、センスアンプに接続される多数の第一のビット線が該アンプに供給される電源レベルの範囲内でクランプされる。
【００６０】
請求項２２では、活性化電源を高電位側電源レベルから低電位側電源レベルに切り替えるときには、先にプルアップ側トランジスタがオフされ、そのトランジスタがオフした後に、プルダウン側トランジスタがオンされる。また、活性化電源を低電位側電源レベルから高電位側電源レベルに切り替えるときには、先にプルダウン側トランジスタがオフされ、そのトランジスタがオフした後に、プルアップ側トランジスタがオンされる。そのため、両トランジスタを流れる貫通電流が防止される。
【００６１】
請求項２３では、センスアンプによるセル情報の増幅動作時には、第一のビット線の一次側ビット線と二次側ビット線とが切り離され、プリチャージ動作時には、第一のビット線と第二のビット線とに蓄えられた充電電荷の再配分が行われる。このようなプリチャージ動作は、現サイクルの読み出し命令に基づいて開始される。
【００６２】
請求項２４では、セルデータリセット回路により、半導体記憶装置を使用していたプログラムの終了後において、連続してリフレッシュ動作を行う記憶セルの読み出しデータとプリチャージレベルとの電位差が小さくなる。
【００６３】
請求項２５では、セルデータリセット回路により、電源投入後において、連続してリフレッシュ動作を行う半導体記憶装置の記憶セルの読み出しデータとプリチャージレベルとの電位差が小さくなる。
【００６４】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態を示す。セルアレイを構成する多数本のビット線ＢＬにはそれぞれ多数の記憶セルＣが接続される。前記ビット線ＢＬはＮチャネルＭＯＳトランジスタで構成される転送ゲート１１を介してセンスアンプ部のビット線ＢＬＳＡに接続される。
【００６５】
前記転送ゲート１１にはビット線選択信号φＢＴが入力され、そのビット線選択信号φＢＴがＨレベルとなると、転送ゲート１１が導通する。
前記ビット線ＢＬＳＡは、ＮチャネルＭＯＳトランジスタで構成される短絡用トランジスタ１２を介してビット線・バーＢＬＳＡに接続される。前記短絡用トランジスタ１２のゲートには、プリチャージ信号φＢＲが入力される。従って、プリチャージ信号φＢＲがＨレベルとなると、短絡用トランジスタ１２が導通してビット線ＢＬＳＡ，バーＢＬＳＡが短絡状態となり、プリチャージ信号φＢＲがＬレベルとなると、短絡用トランジスタ１２が不導通となる。
【００６６】
前記ビット線ＢＬＳＡ，バーＢＬＳＡ間には、センスアンプ１３が接続される。このセンスアンプ１３はＰチャネルＭＯＳトランジスタＴr11 ，Ｔr13 及びＮチャネルＭＯＳトランジスタＴr12 ，Ｔr14 から前記従来例のセンスアンプと同様に構成される。
【００６７】
前記センスアンプ１３に供給される活性化電源ＶSAH ，ＶSAL は、電源制御回路１４から供給される。前記電源制御回路１４は、インバータ回路１５ａ，１５ｂで構成され、インバータ回路１５ａにセンスアンプ活性化信号φＳＡが入力される。
【００６８】
前記インバータ回路１５ａの出力信号は、活性化電源ＶSAL として出力されるとともに、インバータ回路１５ｂに入力される。インバータ回路１５ｂの出力信号は活性化電源ＶSAH として出力される。前記インバータ回路１５ａ，１５ｂには、電源Ｖcc及び電源Ｖssが供給される。
【００６９】
従って、電源制御回路１４はセンスアンプ活性化信号φＳＡがＨレベルとなると、センスアンプ１３に活性化電源ＶSAH として電源Ｖccを供給するとともに、活性化電源ＶSAL として電源Ｖssを供給する。また、電源制御回路１４はセンスアンプ活性化信号φＳＡがＬレベルとなると、センスアンプ１３に活性化電源ＶSAH として電源Ｖssを供給するとともに、活性化電源ＶSAL として電源Ｖccを供給する。
【００７０】
前記ビット線ＢＬＳＡ，バーＢＬＳＡは、それぞれＮチャネルＭＯＳトランジスタで構成される転送ゲート１６を介してデータバスＤＢ，バーＤＢに接続される。前記転送ゲート１６にはコラム選択信号ＹSEL が入力され、コラムアドレス信号に基づいてそのコラム選択信号ＹSEL がＨレベルとなると、転送ゲート１６が導通する。
前記ビット線選択信号φＢＴ、プリチャージ信号φＢＲ及びセンスアンプ活性化信号φＳＡは、外部からこのＤＲＡＭに供給される制御信号に基づいて、このＤＲＡＭに搭載される内部信号生成回路により生成される。
【００７１】
次に、上記のようなデータ読み出し回路の動作を図３〜図６に従って説明する。
図３に示すように、前サイクルでワード線ＷＬ１が選択されて、センスアンプ１３の動作によりビット線ＢＬＳＡ，バーＢＬＳＡに読み出しデータが出力されている状態から、その読み出しサイクルが終了すると、ワード線ＷＬ１がＬレベルに立ち下がる。そして、現サイクルの読み出し命令に応じて、センスアンプ活性化信号φＳＡがＬレベルとなって、センスアンプ１３の活性化電源ＶSAH が電源Ｖssレベルとなるとともに、活性化電源ＶSAL が電源Ｖccレベルとなり、センスアンプ１３が不活性化される。
【００７２】
次いで、プリチャージ信号φＢＲがＨレベルに立ち上がって、短絡用トランジスタ１２が導通すると、ビット線ＢＬＳＡ，バーＢＬＳＡが短絡され、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位が均等化されることにより、プリチャージ動作が行われる。このようなプリチャージ動作では、ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡの全容量が従来のビット線に比して約半分となるため、その動作が高速に行われる。
【００７３】
このとき、前サイクルにおいてビット線ＢＬＳＡに読み出されたデータがＨレベルで、ビット線・バーＢＬＳＡに読み出されたデータがＬレベルであれば、ビット線ＢＬ，ＢＬＳＡの容量は、ビット線・バーＢＬＳＡの容量に比して大きいため、ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡの電位は、読み出しデータのＨレベル、すなわち電源Ｖccレベルから僅かに低下したレベルで均等化される。
【００７４】
次いで、プリチャージ信号φＢＲがＬレベルに立ち下がってプリチャージ動作が終了した後、現サイクルの読み出し動作が開始されて、例えばワード線ＷＬ２が選択されてＨレベルに立ち上がる。
【００７５】
すると、ワード線ＷＬ２で選択された記憶セルＣからビット線ＢＬを介してビット線ＢＬＳＡにセル情報が読み出され、図３に示すように、ビット線ＢＬＳＡにＨレベルのセル情報が読み出されると、ビット線ＢＬＳＡの電位が僅かに上昇して、ビット線・バーＢＬＳＡとの間に電位差βが発生する。
【００７６】
次いで、ビット線選択信号φＢＴがＬレベルに立ち下がって転送ゲート１１が不導通となり、センスアンプ活性化信号φＳＡがＨレベルとなって、活性化電源ＶSAH が電源Ｖccレベルとなるとともに、活性化電源ＶSAL が電源Ｖssレベルとなる。
【００７７】
すると、センスアンプ１３が活性化されてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖssレベルとなる。
【００７８】
このとき、センスアンプ１３ではトランジスタＴr12 ，Ｔr14 のゲート・ソース間電圧及びドレイン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値となるため、トランジスタＴr12 ，Ｔr14 の電流駆動能力が十分に発揮される。そして、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差βに基づいて、トランジスタＴr14 のドレイン電流がトランジスタＴr12 のドレイン電流より大きくなり、その電流差に基づいてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が拡大され、その電位差の拡大に基づいてトランジスタＴr11 のドレイン電流がトランジスタＴr13 のドレイン電流より大きくなり、ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖssレベルに収束する。
【００７９】
次いで、ビット線選択信号φＢＴがＨレベルに立ち上がって、転送ゲート１１が導通し、ビット線ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬを介して、選択されている記憶セルＣに再書き込みされる。
【００８０】
そして、コラム選択信号ＹSEL がＨレベルとなり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み出しデータがデータバスＤＢ，バーＤＢに出力されて、この読み出しサイクルが終了する。
【００８１】
図４は、前サイクルでＨレベルの読み出しデータがビット線ＢＬＳＡに出力され、現サイクルでＬレベルのセル情報がビット線ＢＬＳＡに読み出された場合を示す。
【００８２】
この場合は、図３に示す場合と同様に、プリチャージ信号φＢＲの立ち上がりに基づいて、ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡは電源Ｖccレベルより僅かに低いレベルにプリチャージされる。
【００８３】
プリチャージ動作の終了後、現サイクルでワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡにＬレベルのセル情報が読み出されると、ビット線ＢＬＳＡの電位はプリチャージレベルより低下して、ビット線・バーＢＬＳＡとの間に僅かな電位差γが生じる。
【００８４】
次いで、ビット線選択信号φＢＴがＬレベルとなった後、センスアンプ１３が活性化されると、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電源Ｖccレベルとなる。
【００８５】
このとき、センスアンプ１３ではトランジスタＴr12 ，Ｔr14 のゲート・ソース間電圧及びドレイン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値となるため、トランジスタＴr12 ，Ｔr14 の電流駆動能力が十分に発揮される。そして、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差γに基づいて、トランジスタＴr12 のドレイン電流がトランジスタＴr14 のドレイン電流より大きくなり、その電流差に基づいてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が拡大され、その電位差の拡大に基づいてトランジスタＴr13 のドレイン電流がトランジスタＴr11 のドレイン電流より大きくなり、ビット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電源Ｖccレベルに収束する。
【００８６】
次いで、ビット線選択信号φＢＴがＨレベルに立ち上がって、転送ゲート１１が導通し、ビット線ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬを介して、選択されている記憶セルＣに再書き込みされる。
【００８７】
そして、コラム選択信号ＹSEL がＨレベルとなり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み出しデータがデータバスＤＢ，バーＤＢに出力されて、この読み出しサイクルが終了する。
【００８８】
図５は、前サイクルでＬレベルの読み出しデータがビット線ＢＬＳＡに出力され、現サイクルでＨレベルのセル情報がビット線ＢＬＳＡに読み出された場合を示す。
【００８９】
ビット線ＢＬ，ＢＬＳＡの容量は、ビット線・バーＢＬＳＡの容量に比して大きいことから、プリチャージ信号φＢＲの立ち上がりに基づいて、ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡの電位は、読み出しデータのＬレベル、すなわち電源Ｖssレベルから僅かに上昇したレベルで同一レベルとなる。
【００９０】
プリチャージ動作の終了後、現サイクルでワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡにＨレベルのセル情報が読み出されると、ビット線ＢＬＳＡの電位はプリチャージレベルより上昇して、ビット線・バーＢＬＳＡとの間に僅かな電位差γが生じる。
【００９１】
次いで、ビット線選択信号φＢＴがＬレベルとなった後、センスアンプ１３が活性化されると、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖssレベルとなる。
【００９２】
このとき、センスアンプ１３ではトランジスタＴr11 ，Ｔr13 のゲート・ソース間電圧及びドレイン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値となるため、トランジスタＴr11 ，Ｔr13 の電流駆動能力が十分に発揮される。そして、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差γに基づいて、トランジスタＴr11 のドレイン電流がトランジスタＴr13 のドレイン電流より大きくなり、その電流差に基づいてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が拡大され、その電位差の拡大に基づいてトランジスタＴr14 のドレイン電流がトランジスタＴr12 のドレイン電流より大きくなり、ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖssレベルに収束する。
【００９３】
次いで、ビット線選択信号φＢＴがＨレベルに立ち上がって、転送ゲート１１が導通し、ビット線ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬを介して、選択されている記憶セルＣに再書き込みされる。
【００９４】
そして、コラム選択信号ＹSEL がＨレベルとなり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み出しデータがデータバスＤＢ，バーＤＢに出力されて、この読み出しサイクルが終了する。
【００９５】
図６は、前サイクルでＬレベルの読み出しデータがビット線ＢＬＳＡに出力され、現サイクルでＬレベルのセル情報がビット線ＢＬＳＡに読み出された場合を示す。
【００９６】
この場合は、図５に示す場合と同様に、プリチャージ信号φＢＲの立ち上がりに基づいて、ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡは電源Ｖssレベルより僅かに高いレベルにプリチャージされる。
【００９７】
プリチャージ動作の終了後、現サイクルでワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡにＬレベルのセル情報が読み出されると、ビット線ＢＬＳＡの電位はプリチャージレベルより低下して、ビット線・バーＢＬＳＡとの間に僅かな電位差βが生じる。
【００９８】
次いで、ビット線選択信号φＢＴがＬレベルとなった後、センスアンプ１３が活性化されると、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電源Ｖccレベルとなる。
【００９９】
このとき、センスアンプ１３ではトランジスタＴr11 ，Ｔr13 のゲート・ソース間電圧及びドレイン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値となるため、トランジスタＴr11 ，Ｔr13 の電流駆動能力が十分に発揮される。そして、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差βに基づいて、トランジスタＴr13 のドレイン電流がトランジスタＴr11 のドレイン電流より大きくなり、その電流差に基づいてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が拡大され、その電位差の拡大に基づいてトランジスタＴr12 のドレイン電流がトランジスタＴr14 のドレイン電流より大きくなり、ビット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電源Ｖccレベルに収束する。
【０１００】
次いで、ビット線選択信号φＢＴがＨレベルに立ち上がって、転送ゲート１１が導通し、ビット線ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬを介して、選択されている記憶セルＣに再書き込みされる。
【０１０１】
そして、コラム選択信号ＹSEL がＨレベルとなり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み出しデータがデータバスＤＢ，バーＤＢに出力されて、この読み出しサイクルが終了する。
【０１０２】
上記のように構成されたデータ読み出し回路では、次に示す作用効果を得ることができる。
（１）ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡのプリチャージは、プリチャージ信号φＢＲにより短絡用トランジスタ１２を導通させて、ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡの電位を均等化することにより行われる。従って、プリチャージ回路を別途設ける必要がないので、回路面積を縮小することができる。
【０１０３】
（２）プリチャージ動作は、前サイクルで出力された読み出しデータに基づいてビット線ＢＬ，ＢＬＳＡと、ビット線・バーＢＬＳＡに蓄えられた電荷を各ビット線に均等に再配分することにより行われる。従って、プリチャージ動作時にビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡに対し充放電電流を供給する必要がないので、プリチャージ動作時の消費電流を低減することができる。
【０１０４】
（３）ビット線ＢＬ，ＢＬＳＡと、ビット線・バーＢＬＳＡとでは、その長さの相違により充電容量が大きく異なるため、プリチャージ電圧は電源Ｖccレベルから僅かに低下したレベル、または電源Ｖssレベルから僅かに上昇したレベルとなる。従って、センスアンプ１３の活性化時に、センスアンプ１３を構成するＰチャネルＭＯＳトランジスタ若しくはＮチャネルＭＯＳトランジスタの電流駆動能力を十分に発揮させることができるので、センスアンプ１３の動作速度を向上させることができる。
【０１０５】
（４）センスアンプ１３による増幅動作開始時には、転送ゲート１１が不導通となって、ビット線ＢＬとビット線ＢＬＳＡとの接続が遮断される。従って、センスアンプ１３の両出力端子に接続されるビット線の負荷容量を一致させ、かつ減少させて、動作の安定化及び高速化を図ることができる。
【０１０６】
（５）前サイクルと現サイクルとでビット線ＢＬＳＡに出力される読み出しデータが一致する場合には、現サイクルの読み出しデータの電圧レベルと、プリチャージ電圧との差が小さいので、センスアンプの増幅動作にともなう充電電流あるいは放電電流が小さくなる。従って、読み出しデータの出力動作時の消費電流を大幅に低減することができる。
【０１０７】
（６）前サイクルと現サイクルとでビット線ＢＬＳＡに出力される読み出しデータが異なる場合には、現サイクルにおけるセンスアンプ１３での増幅動作時に、主にビット線ＢＬ，ＢＬＳＡに対する充電動作あるいは放電動作が行われる。すると、ビット線ＢＬ，ＢＬＳＡの電位を大幅に変えるための充電動作あるいは放電動作は、２サイクルにつき１回でよい。各サイクルのプリチャージ動作時及び読み出しデータ出力時にそれぞれ充放電動作が必要である前記従来例に比して、消費電力を低減することができる。
【０１０８】
（７）ビット線・バーＢＬＳＡは、従来例に比してその長さが十分に短いため、プリチャージ動作を高速に行うことができる。
（第二の実施の形態）
図７は、第二の実施の形態のデータ読み出し回路を示す。この実施の形態は、ビット線・バーＢＬＳＡを短絡用トランジスタ１２を介してビット線ＢＬに接続した点においてのみ、前記第一の実施の形態と相違する。
【０１０９】
このようなデータ読み出し回路では、前記実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図８は、第三の実施の形態のデータ読み出し回路を示す。この実施の形態は、前記第一の実施の形態から、データバス・バーＤＢ及びそのデータバス・バーＤＢとビット線・バーＢＬＳＡとの間に介在される転送ゲート１６を省略して、ビット線・バーＢＬＳＡをセンスアンプ１３の出力端子と短絡用トランジスタ１２との間のみとして、その長さを短縮したものである。
【０１１０】
このような構成のデータ読み出し回路では、第一の実施の形態の作用効果に加えて、１本のデータバスＤＢで読み出しデータを出力することができるとともに、ビット線・バーＢＬＳＡの負荷容量をさらに低減することができる。
【０１１１】
（第四の実施の形態）
図９は、第四の実施の形態のデータ読み出し回路を示す。この実施の形態は、前記第二の実施の形態から、データバス・バーＤＢ及びそのデータバス・バーＤＢとビット線・バーＢＬＳＡとの間に介在される転送ゲート１６を省略して、ビット線・バーＢＬＳＡをセンスアンプ１３の出力端子と短絡用トランジスタ１２との間のみとして、その長さを短縮したものである。
【０１１２】
このような構成のデータ読み出し回路では、第二の実施の形態の作用効果に加えて、１本のデータバスＤＢで読み出しデータを出力することができるとともに、ビット線・バーＢＬＳＡの負荷容量をさらに低減することができる。
【０１１３】
（第五の実施の形態）
図１０は、第五の実施の形態のデータ読み出し回路を示す。この実施の形態は、前記第一の実施の形態のビット線ＢＬＳＡに転送ゲート１１ａを介してビット線ＢＬ１を接続し、ビット線・バーＢＬＳＡに転送ゲート１１ｂを介してビット線ＢＬ２を接続したものである。
【０１１４】
このような読み出し回路では、ビット線ＢＬ１をビット線ＢＬＳＡに接続する読み出しサイクルでは、転送ゲート１１ｂを不導通状態に維持し、ビット線ＢＬ２をビット線・バーＢＬＳＡに接続する読み出しサイクルでは、転送ゲート１１ａを不導通状態に維持することにより、前記第一の実施の形態と同様に動作する。
【０１１５】
この実施の形態では、前記第一の実施の形態の作用効果に加えて、２本のビット線につき１つのセンスアンプ１３を設ける構成とすることができるので、センスアンプの数を削減して回路面積を縮小することができる。
【０１１６】
（第六の実施の形態）
図１１は、前記センスアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電源制御回路の別の実施の形態を示す。
【０１１７】
電源制御回路１４ａは、センスアンプ活性化信号φＳＡが３段のインバータ回路１７ａを介してインバータ回路１７ｂに入力される。前記インバータ回路１７ｂを構成するＰチャネルＭＯＳトランジスタのソースは、ＰチャネルＭＯＳトランジスタＴr15 を介して電源Ｖccに接続される。そして、前記インバータ回路１７ｂから活性化電源ＶSAH が出力される。
【０１１８】
また、前記インバータ回路１７ａの出力信号は、インバータ回路１７ｆで反転されてインバータ回路１７ｄに入力される。前記インバータ回路１７ｄを構成するＮチャネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳトランジスタＴr16 を介して電源Ｖssに接続される。そして、前記インバータ回路１７ｄから活性化電源ＶSAL が出力される。
【０１１９】
前記センスアンプ活性化信号φＳＡは、ＮＯＲ回路１８に入力されるとともに、３段のインバータ回路１７ｃを介してＮＯＲ回路１８に入力され、ＮＯＲ回路１８からリセット信号φＳＡＲが出力される。
【０１２０】
従って、リセット信号φＳＡＲは、図１２に示すように、活性化信号φＳＡの立ち下がりに基づいて、インバータ回路１７ｃの動作遅延時間に相当する時間幅でＨレベルとなり、それ以外の場合はＬレベルに維持される。
【０１２１】
前記リセット信号φＳＡＲは、前記トランジスタＴr15 のゲートに入力されるとともに、インバータ回路１７ｅを介して前記トランジスタＴr16 のゲートに入力される。
【０１２２】
従って、リセット信号φＳＡＲがＨレベルとなると、トランジスタＴr15 ，Ｔr16 がオフされて、インバータ回路１７ｂ，１７ｄが不活性化され、リセット信号φＳＡＲがＬレベルとなると、トランジスタＴr15 ，Ｔr16 がオンされて、インバータ回路１７ｂ，１７ｄが活性化される。
【０１２３】
前記インバータ回路１７ｂ，１７ｄの出力端子間には、ＮチャネルＭＯＳトランジスタＴr17 が接続され、同トランジスタＴr17 のゲートには前記リセット信号φＳＡＲが入力される。
【０１２４】
従って、リセット信号φＳＡＲがＨレベルとなると、トランジスタＴr17 がオンされて、インバータ回路１７ｂ，１７ｄの出力端子が短絡状態となる。
このような電源制御回路１４ａでは、セル情報の読み出し動作時に、センスアンプ活性化信号φＳＡがＨレベルとなれば、リセット信号φＳＡＲがＬレベルとなり、トランジスタＴr15 ，Ｔr16 がオンされて、インバータ回路１７ｂ，１７ｄが活性化される。
【０１２５】
そして、インバータ回路１７ｂから電源Ｖccレベルの活性化電源ＶSAH が出力され、インバータ回路１７ｄから電源Ｖssレベルの活性化電源ＶSAL が出力されて、センスアンプ１３が活性化される。
【０１２６】
１サイクルの読み出し動作が終了して、センスアンプ活性化信号φＳＡがＨレベルからＬレベルに立ち下がって、センスアンプ１３が不活性化されるとき、センスアンプ活性化信号φＳＡの立ち下がりに基づいて、まずリセット信号φＳＡＲが所定時間Ｈレベルとなる。
【０１２７】
リセット信号φＳＡＲがＨレベルとなると、トランジスタＴr15 ，Ｔr16 がオフされて、インバータ回路１７ｂ，１７ｄが不活性化されるとともに、トランジスタＴr17 がオンされて、インバータ回路１７ｂ，１７ｄの出力端子が短絡される。
【０１２８】
すると、インバータ回路１７ｂ，１７ｄの出力端子とセンスアンプ１３との間の配線に蓄えられている電荷が均等に配分されて、活性化電源ＶSAH ，ＶSAL がＶcc／２レベルとなり、センスアンプ１３が不活性化されて、その出力信号はハイインピーダンスとなる。
【０１２９】
次いで、リセット信号φＳＡＲがＬレベルとなると、トランジスタＴr17 がオフされ、ほぼ同時にインバータ回路１７ｂの入力信号がＨレベルとなり、インバータ回路１７ｄの入力信号がＬレベルとなる。
【０１３０】
すると、活性化電源ＶSAH は電源Ｖssレベルとなり、活性化電源ＶSAL は電源Ｖccレベルとなり、センスアンプ１３の出力信号はハイインピーダンスに維持される。
【０１３１】
このように構成された電源制御回路１４ａでは、センスアンプ活性化信号φＳＡに基づいて活性化されているセンスアンプ１３を不活性化するとき、活性化電源ＶSAH ，ＶSAL として電源Ｖccレベル及び電源Ｖssレベルの電圧が供給されていた各配線に蓄えられている電荷を利用して、各配線をまずＶcc／２レベルとする。
【０１３２】
従って、活性化電源ＶSAH として電源Ｖssを供給し、活性化電源ＶSAL として電源Ｖccを供給して、センスアンプ１３を完全に不活性化するためには、電源供給配線をＶcc／２レベルからＶccレベルに引き上げるための充電動作と、Ｖcc／２レベルからＶssレベルに引き下げるための放電動作を行えばよいので、充電電荷量及び放電電荷量を低減して、消費電流を低減することができる。
【０１３３】
（第七の実施の形態）
図１３は、前記センスアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電源制御回路の別の実施の形態を示す。
【０１３４】
電源制御回路１４ｂは、ＰチャネルＭＯＳトランジスタＴr18 と、ＮチャネルＭＯＳトランジスタＴr19 とから構成される。前記トランジスタＴr18 のソースには電源Ｖccレベルの活性化電源ＶSAH が常時供給され、ドレインはセンスアンプ１３を構成するＰチャネルＭＯＳトランジスタのソースに接続される。
【０１３５】
前記トランジスタＴr19 のソースには電源Ｖssレベルの活性化電源ＶSAL が常時供給され、ドレインはセンスアンプ１３を構成するＮチャネルＭＯＳトランジスタのソースに接続される。
【０１３６】
前記トランジスタＴr19 のゲートには、活性化信号φＳＡが入力され、前記トランジスタＴr18 のゲートには、活性化信号φＳＡの反転信号であるφＳＡバーが入力される。
【０１３７】
このように構成された電源制御回路１４ｂでは、図１４に示すように、センスアンプ活性化信号φＳＡがＨレベルとなると、トランジスタＴr18 ，Ｔr19 がオンされて、活性化電源ＶSAH ，ＶSAL がセンスアンプ１３に供給され、同センスアンプ１３が活性化される。
【０１３８】
また、センスアンプ活性化信号φＳＡがＬレベルとなると、トランジスタＴr18 ，Ｔr19 がオフされて、活性化電源ＶSAH ，ＶSAL の供給が停止され、センスアンプ１３が不活性化される。
【０１３９】
このように、センスアンプ１３の活性化及び不活性化の切り替えは、トランジスタＴr18 ，Ｔr19 を導通及び不導通を制御すればよいので、充電電流及び放電電流をほとんど必要としない。従って、電源制御回路１４ｂの消費電流を低減することができる。
【０１４０】
（第八の実施の形態）
図１５は、第八の実施の形態を示す。この実施の形態は、前記第一の実施の形態の構成に加えて、ビット線ＢＬＳＡに読み出されたセル情報を増強して、読み出し速度を向上させる増強回路を備えたものである。
【０１４１】
この増強回路は、ＮチャネルＭＯＳトランジスタで構成される容量１９ａと、ＰチャネルＭＯＳトランジスタで構成される容量１９ｂと、各容量１９ａ，１９ｂを制御するインバータ回路２０ａ，２０ｂとから構成される。
【０１４２】
前記インバータ回路２０ａには、制御信号φPCL が入力され、同インバータ回路２０ａの出力信号・バーＶPCL は、インバータ回路２０ｂに入力されるとともに、前記容量１９ｂのソースに出力される。
【０１４３】
前記インバータ回路２０ｂの出力信号ＶPCL は、前記容量１９ａのドレインに接続される。前記容量１９ａ，１９ｂのゲートは、ビット線ＢＬＳＡに接続される。
【０１４４】
前記制御信号φPCL は、前記センスアンプ活性化信号φＳＡの立ち上がりに同期してＨレベルに立ち上がる信号として、前記内部信号生成部で生成される。
前記容量１９ａ，１９ｂは、図１６に示すように、ＮチャネルＭＯＳトランジスタのソース及びＰチャネルＭＯＳトランジスタのドレインを、他の配線あるいは素子等に接続することなく開放することにより構成される。
【０１４５】
このように構成された増強回路の動作を、図１７及び図１８に従って説明する。
図１７に示すように、前サイクルでビット線ＢＬＳＡにＨレベルのデータが読み出され、現サイクルでもビット線ＢＬＳＡにＨレベルのセル情報が読み出される場合、ビット線ＢＬＳＡは電源Ｖccより僅かに低下したレベルにプリチャージされ、そのプリチャージレベルに対しＨレベルのセル情報が読み出される。
【０１４６】
このとき、記憶セルＣに格納されているセル情報とビット線ＢＬＳＡのプリチャージレベルとの電位差が小さいため、セル情報が読み出されたビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差βが小さくなる。
【０１４７】
この状態で、制御信号φPCL に基づいてインバータ回路２０ａの出力信号・バーＶPCL がＬレベルに立ち下がり、インバータ回路２０ｂの出力信号ＶPCL がＨレベルに立ち上がると、容量１９ｂはオフされ、容量１９ａはオンされて、ドレイン・ゲート間の容量結合により、容量１９ａのゲート電位すなわちビット線ＢＬＳＡの電位が引き上げられる。この結果、ビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差βが拡大される。
【０１４８】
すると、センスアンプ１３の活性化に基づいてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が高速に拡大され、読み出しデータとして出力される。
また、図４に示すように、前サイクルでビット線ＢＬＳＡにＨレベルのデータが読み出され、現サイクルでビット線ＢＬＳＡにＬレベルのセル情報が読み出される場合にも、制御信号φPCL に基づいてビット線ＢＬＳＡの電位が引き上げられる。
【０１４９】
しかし、この場合には記憶セルＣに格納されているセル情報とビット線ＢＬＳＡのプリチャージレベルとの電位差が大きいため、セル情報が読み出されたビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差γが比較的大きくなり、この状態からビット線ＢＬＳＡの電位が若干引き上げられても、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差は十分に確保され、センスアンプ１３は高速に動作する。
【０１５０】
図１８に示すように、前サイクルでビット線ＢＬＳＡにＬレベルのデータが読み出され、現サイクルでもビット線ＢＬＳＡにＬレベルのセル情報が読み出される場合、ビット線ＢＬＳＡは電源Ｖssより僅かに上昇したレベルにプリチャージされ、そのプリチャージレベルに対しＬレベルのセル情報が読み出される。
【０１５１】
このとき、記憶セルＣに格納されているセル情報とビット線ＢＬＳＡのプリチャージレベルとの電位差が小さいため、セル情報が読み出されたビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差βが小さくなる。
【０１５２】
この状態で、制御信号φPCL に基づいてインバータ回路２０ａの出力信号・バーＶPCL がＬレベルに立ち下がり、インバータ回路２０ｂの出力信号ＶPCL がＨレベルに立ち上がると、容量１９ｂはオンされ、容量１９ａはオフされて、ドレイン・ゲート間の容量結合により、容量１９ｂのゲート電位すなわちビット線ＢＬＳＡの電位が引き下げられる。この結果、ビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差βが拡大される。
【０１５３】
すると、センスアンプ１３の活性化に基づいてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が高速に拡大され、読み出しデータとして出力される。
また、図５に示すように、前サイクルでビット線ＢＬＳＡにＬレベルのデータが読み出され、現サイクルでビット線ＢＬＳＡにＨレベルのセル情報が読み出される場合にも、制御信号φPCL に基づいてビット線ＢＬＳＡの電位が引き下げられる。
【０１５４】
しかし、この場合には記憶セルＣに格納されているセル情報とビット線ＢＬＳＡのプリチャージレベルとの電位差が大きいため、セル情報が読み出されたビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差γが比較的大きくなり、この状態からビット線ＢＬＳＡの電位が若干引き下げられても、ビット線ＢＬＳＡ，バーＢＬＳＡの電位差は十分に確保され、センスアンプ１３は高速に動作する。
【０１５５】
上記のような読み出し回路では、ビット線ＢＬＳＡのプリチャージレベルと記憶セルＣに格納されているセル情報との電位差が小さくなって、セル情報が読み出されたビット線ＢＬＳＡ，バーＢＬＳＡの電位差が小さくなる場合には、増強回路の動作によりビット線ＢＬＳＡ，バーＢＬＳＡの電位差が拡大される。
【０１５６】
従って、センスアンプ１３の動作速度を高速化して、セル情報の読み出し速度を高速化することができる。
（第九の実施の形態）
上記各実施の形態の読み出し回路を備えたＤＲＡＭでは、セル情報の読み出し動作時あるいはセルフリフレッシュ動作時に、ビット線ＢＬＳＡに読み出されるセル情報が、連続する読み出しサイクルで同一となるとき、センスアンプ１３からビット線ＢＬＳＡに出力される読み出しデータと、ビット線ＢＬＳＡのプリチャージレベルとの電位差が小さくなって、消費電力の低減効果が大きい。
【０１５７】
この実施の形態は、電源投入時にセルアレイ内の各記憶セルに同一データを自動的に書き込むことにより、セルアレイ内の未使用領域の記憶セルのセルフリフレッシュ動作による消費電力を低減する自動書き込み回路を備えたものである。
【０１５８】
図１９に示すスタータ回路２１は、電源Ｖccの投入に基づいてスタータ信号φＳＴをリフレッシュ信号発生回路２２に出力する。前記スタータ信号φSTは、図２０に示すように、電源Ｖccが所定レベルに達したとき、Ｌレベルに立ち下がる信号である。
【０１５９】
前記リフレッシュ信号発生回路２２は、前記スタータ信号φＳＴに基づいてセルフリフレッシュ信号φSTREF をセルフリフレッシュ回路２３及びセルフライト回路２４に出力する。
【０１６０】
前記セルフリフレッシュ回路２３は、前記セルフリフレッシュ信号φSTREF に基づいて活性化され、ロウアドレスカウンタ２５にカウント信号φSTRAを出力するとともに、センスアンプ活性化回路２６に活性化信号φSTSAを出力する。
【０１６１】
前記カウント信号φSTRA及び活性化信号φSTSAは、図２０に示すように、一定周期でＨレベルとなるパルス信号である。
前記ロウアドレスカウンタ２５は、前記カウント信号φSTRAをカウントし、そのカウント値に基づくロウアドレス信号RADDをロウデコーダ２７に出力する。また、前記センスアンプ活性化回路２６は、活性化信号φSTSAに基づいてセンスアンプ群２８に活性化電源を供給する。
【０１６２】
前記セルフライト回路２４は、前記セルフリフレッシュ信号φSTREF に基づいて活性化され、ライトアンプ活性化信号φSTW 及び書き込みデータφSTD をライトアンプ２９に出力する。
【０１６３】
前記ライトアンプ活性化信号φSTW は、前記活性化信号φSTSAに同期するパルス信号であり、書き込みデータφSTD はＨレベル若しくはＬレベルのいずれかの一定値である。
【０１６４】
また、前記セルフライト回路２４はライトアンプ活性化信号φSTW に同期するコラム選択信号φSTY をコラムデコーダ３０に出力する。そして、セルアレイ３１内の記憶セルがロウデコーダ２７及びコラムデコーダ３０で選択される。
【０１６５】
前記セルフリフレッシュ回路２３は、セルフリフレッシュ信号φSTREF の入力から所定時間後に前記リフレッシュ信号発生回路２２に終了信号φREFFを出力する。リフレッシュ信号発生回路２２は、図２０に示すように、終了信号φREFFに基づいてセルフリフレッシュ信号φSTREF をＬレベルに立ち下げ、自動書き込み動作を終了する。
【０１６６】
このように構成された自動書き込み回路を備えたＤＲＡＭでは、電源の投入に基づいて、ロウアドレスカウンタ２５からロウアドレス信号RADDが順次出力され、そのロウアドレス信号RADDに基づいてセルアレイ３１内のワード線が順次選択される。
【０１６７】
また、ワード線の選択に同期して、コラムゲートが選択されるとともに、センスアンプ群２８及びライトアンプ２９が活性化される。
そして、選択されたワード線に接続された記憶セルに同一データが順次書き込まれる。
【０１６８】
このような動作により、電源投入後にセルアレイ３１内の記憶セルにあらかじめ同一のセル情報が書き込まれると、その後のセルフリフレッシュ動作時には、セルアレイ内の未使用領域では、連続する読み出しサイクルで各ビット線ＢＬＳＡに読み出されるセル情報が同一となるため、センスアンプからビット線ＢＬＳＡに出力される読み出しデータと、ビット線ＢＬＳＡのプリチャージレベルとの電位差が小さくなって、消費電力を大きく低減することができる。
【０１６９】
また、ＤＲＡＭの書き込み動作及び読み出し動作を制御する外部コントローラから出力される制御信号に基づいて、セルアレイ内であらかじめ同一セル情報を書き込む領域を設定するようにしてもよい。
【０１７０】
また、セルフリフレッシュ動作に限らず、通常のリフレッシュ動作、外部から入力されるアドレス信号に基づくリフレッシュ動作に先立って、同一ビット線に接続された記憶セルにおいて、連続してリフレッシュ動作が行われる記憶セルに対し同一のセル情報を書き込むようにしてもよい。
【０１７１】
また、前記各実施の形態では、ビット線のプリチャージ動作は、ワード線の選択終了後に直ちにＨレベルに立ち上がるプリチャージ信号に基づいて行う構成としたが、次サイクルの読み出し動作の開始に基づいてプリチャージ信号をＨレベルに立ち上げて、プリチャージ動作を行うようにしてもよい。このような構成により、現サイクルから次サイクルまでの時間が長い場合に、プリチャージ動作を必要に応じて行うことができるので、無用なプリチャージ動作の実行を防止して、消費電力を低減することができる。
【０１７２】
また、上記のようにセンスアンプ群２８を同時に活性化して自動書き込み動作を行うとき、電源ノイズが発生して、誤動作が生じ易くなる場合には、セルアレイ３１を複数のブロックに分割し、各ブロックのセンスアンプ群を所定の時間差を隔てて活性化したり、センスアンプ活性化信号φSTSAの立ち上がり時には、活性化電源の電流供給能力を制限することにより、電源ノイズの低減を図るようにしてもよい。
【０１７３】
（第十の実施の形態）
一般的なＤＲＡＭでは、前サイクルに入力されたアドレスに基づいて読み出されたセル情報がセンスアンプで保持されているにもかかわらず、現サイクルで同一のアドレスが入力されると、前サイクルと同様の読み出し動作を再度行って、同一のセル情報を読み出すように構成されているので、同一の読み出しデータを出力するにもかかわらず、アドレスが入力されてからセル情報の読み出しまでに時間がかかる。
【０１７４】
上記各実施の形態の読み出し回路を備えたＤＲＡＭは、本実施の形態において、前サイクルに入力されたアドレスをレジスタに記憶しておき、次いで、現サイクルで同一のアドレスが入力されたとき、センスアンプで保持された前サイクルのセル情報を、そのまま現サイクルのセル情報として読み出す回路を備えている。
【０１７５】
図２１は、本実施の形態の回路図を示す。外部から入力されるアドレス信号ＡＤはアドレスラッチ回路４１に入力され、そのアドレス信号ＡＤはデコーダ４１に入力される。
【０１７６】
前記デコーダ４１は、前記アドレス信号ＡＤに基づいてワード線選択信号を生成してワード線活性化回路４２に出力し、ワード線活性化回路４２はワード線選択信号に基づいてセルアレイ内の所定のワード線ＷＬを選択する。また、前記アドレス信号ＡＤの入力に基づいて、センスアンプ活性化回路４３は前サイクルの読み出しデータを保持していたセンスアンプをリセットし、ワード線ＷＬが選択されてから所定時間後にセンスアンプを活性化する。
【０１７７】
センスアンプが活性化されると、そのセンスアンプにおいて現サイクルのアドレス信号ＡＤに基づいた読み出しデータが保持される。センスアンプが活性化されてから所定時間が経過すると、コラム制御回路４４はコラム選択信号を出力して所定のビット線を選択し、センスアンプにて保持された読み出しデータがデータバス上に出力される。
【０１７８】
一方、前記アドレスラッチ回路４１に入力されたアドレス信号ＡＤは、レジスタ４５にて次サイクルまで一時的に記憶される。そして、レジスタ４５は、現サイクルのアドレス信号ＡＤが入力されると、記憶されている前サイクルのアドレス信号ＡＤをＥＯＲ回路４６に出力する。
【０１７９】
前記ＥＯＲ回路４６は、アドレスラッチ回路４１からの現サイクルのアドレス信号ＡＤと、レジスタ４５からの前サイクルのアドレス信号ＡＤとが一致しているか否かを検出する。そして、ＥＯＲ回路４６は、両アドレスの一致を検出すると一致検出信号φＡを外部に出力するとともに、前記ワード線活性化回路４２、センスアンプ活性化回路４３、及びコラム制御回路４４に出力する。
【０１８０】
そして、現サイクルのアドレス信号ＡＤと、前サイクルのアドレス信号ＡＤとが一致、即ち一致検出信号φＡが各回路４２〜４４に入力されると、ワード線活性化回路４２は非活性化される。また、センスアンプ活性化回路４３は前サイクルの読み出しデータを保持していたセンスアンプのリセット動作を行わず、コラム制御回路４４はコラム選択信号の出力タイミングを早めてビット線の選択を行い、センスアンプにて保持された前サイクルの読み出しデータを現サイクルの読み出しデータとしてデータバス上に出力する。
この実施の形態では、現サイクルのアドレス信号ＡＤと、前サイクルのアドレス信号ＡＤとが一致したとき、センスアンプ活性化回路４３はセンスアンプのリセット動作を行わないため、前サイクルの読み出しデータがそのまま現サイクルの読み出しデータとしてデータバス上に出力される。従って、このように前サイクル及び現サイクルのアドレス信号ＡＤが一致する場合、該信号ＡＤが入力されてからセル情報の読み出すまでの時間を短縮することができる。
【０１８１】
（第十一の実施の形態）
上記各実施の形態の読み出し回路を備えたＤＲＡＭにおいて、本実施の形態では、図２２に示すように前記センスアンプ１３に二本のビット線ＢＬ１，ＢＬ２がそれぞれ転送ゲート１１ａ，１１ｂを介して接続される。多数の記憶セルＣは、これらビット線ＢＬ１，ＢＬ２のいずれか一本のビット線にそれぞれ接続されるとともに、四本のワード線ＷＬ１〜ＷＬ４の中のいずれか一本にそれぞれ接続される。
【０１８２】
図２３（ａ）に示すように、前記各ワード線ＷＬ１〜ＷＬ４は図２１と同様にワード線活性化回路４２に接続される。ワード線活性化回路４２は、アドレスラッチ回路４０からのアドレス信号ＡＤに基づいてデコーダ４１にて生成されたワード線選択信号により、前記各ワード線ＷＬ１〜ＷＬ４の中のいずれか一本を選択する。
【０１８３】
また、前記デコーダ４１には、リフレッシュカウンタ４７からのアドレス信号ＡＤＤが入力される。即ち、リフレッシュ動作（再書き込み動作）時において、デコーダ４１は、リフレッシュカウンタ４７からのアドレス信号ＡＤＤに基づいたワード線選択信号を生成する。ワード線活性化回路４２は、そのワード線選択信号に基づいて各ワード線ＷＬ１〜ＷＬ４の中のいずれか一本を選択する。そして、所定の記憶セルＣが接続されたビット線ＢＬ１，ＢＬ２のいずれか一本のビット線がビット線選択信号φＢＴ１，φＢＴ２に基づいてセンスアンプ１３と接続状態とされ、そのセンスアンプ１３にて選択された記憶セルＣのリフレッシュ（再書き込み）が行われる。
【０１８４】
ここで、ビット線ＢＬ１，ＢＬ２のいずれか一本のビット線が選択されているとき、他方のビット線はフローティング状態になる。このフローティング状態が長くなると、記憶セルＣで記憶されているデータがリークし、異なるデータに変化するおそれがある。
【０１８５】
そのため、本実施の形態のＤＲＡＭは、個々のビット線ＢＬ１，ＢＬ２のフローティング時間を短くするために、リフレッシュ動作時において、各ビット線ＢＬ１，ＢＬ２を交互に選択するように構成されている。
【０１８６】
即ち、前記リフレッシュカウンタ４７は、各ビット線ＢＬ１，ＢＬ２が交互に選択されるように、例えばワード線がＷＬ１→ＷＬ２→ＷＬ３→ＷＬ４の順に選択されるようなアドレス信号ＡＤＤを生成するように構成されている。
【０１８７】
また、図２３（ｂ）に示すように、リフレッシュカウンタ４７にて生成されたアドレス信号ＡＤＤが、スクランブラ回路４８を介してデコーダ４１に入力されるように構成する。このスクランブラ回路４８は、上記と同様に、各ビット線ＢＬ１，ＢＬ２が交互に選択されるように、例えばワード線がＷＬ１→ＷＬ２→ＷＬ３→ＷＬ４の順に選択されるようなアドレス信号ＡＤＤに順序を変換し、そのアドレス信号ＡＤＤをデコーダ４１に出力する。
【０１８８】
この実施の形態では、各ビット線ＢＬ１，ＢＬ２が交互に選択されるため、個々のビット線ＢＬ１，ＢＬ２のフローティング時間を短くすることができる。そのため、記憶セルＣで記憶されているデータのリークを低減することができるので、記憶セルＣのデータを確実に保持することができる。
【０１８９】
（第十二の実施の形態）
上記各実施の形態の読み出し回路を備えたＤＲＡＭにおいて、本実施の形態では、図２４に示すように前記センスアンプ１３に二本のビット線ＢＬ１，ＢＬ２がそれぞれ転送ゲート１１ａ，１１ｂを介して接続される。各ビット線ＢＬ１，ＢＬ２には、フローティング状態のときに各ビット線ＢＬ１，ＢＬ２のレベルを前記センスアンプ１３に供給されている電源Ｖcc，Ｖss間にクランプするクランプ回路４９ａ，４９ｂがそれぞれ設けられている。
【０１９０】
詳述すると、前記各クランプ回路４９ａ，４９ｂは、二つのダイオードＤ１，Ｄ２から構成されている。そして、ダイオードＤ１のアノードが各ビット線ＢＬ１，ＢＬ２に接続され、そのカソードが電源ＶccよりダイオードＤ１のしきい値Ｖthだけ低いレベルの電源ＶPNに接続される。また、ダイオードＤ２のカソードが各ビット線ＢＬ１，ＢＬ２に接続され、そのアノードが電源ＶssよりダイオードＤ２のしきい値Ｖthだけ高いレベルの電源ＶNPに接続される。従って、各ビット線ＢＬ１，ＢＬ２がフローティング状態のとき、各ダイオードＤ１，Ｄ２を介してそれぞれ電源ＶPN，ＶNPが供給されるので、各ビット線ＢＬ１，ＢＬ２のレベルが電源Ｖcc，Ｖss間にクランプされる。
【０１９１】
この実施の形態では、各ビット線ＢＬ１，ＢＬ２がフローティング状態のとき、そのレベルが電源Ｖcc，Ｖss間にクランプされるので、記憶セルＣに記憶されているデータのリークを防止することができる。
【０１９２】
（第十三の実施の形態）
図２５は、前記センスアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電源制御回路の別の実施の形態を示す。ここで、図２で示した前記電源制御回路１４は二つのインバータ回路１５ａ，１５ｂで構成されており、センスアンプ活性化信号φＳＡの遷移時に、各インバータ回路１５ａ，１５ｂで貫通電流が発生する。
【０１９３】
この実施の形態の電源制御回路１４ｃでは、前記インバータ回路１５ａを構成するＰチャネル及びＮチャネルＭＯＳトランジスタＴr21 ，Ｔr22 のゲートにそれぞれセンスアンプ活性化信号φＳＡ１，φＳＡ２が入力される。また、前記インバータ回路１５ｂを構成するＰチャネル及びＮチャネルＭＯＳトランジスタＴr23 ，Ｔr24 のゲートにそれぞれセンスアンプ活性化信号φＳＡ３，φＳＡ４が入力される。
【０１９４】
前記センスアンプ活性化信号φＳＡ１〜φＳＡ４は、図２６に示すように遷移する。即ち、センスアンプ１３を非活性化すべく活性化電源ＶSAH をＬレベル、活性化電源ＶSAL をＨレベルとするとき、先にセンスアンプ活性化信号φＳＡ１を立ち上げ、センスアンプ活性化信号φＳＡ４を立ち下げる。すると、トランジスタＴr21 ，Ｔr24 がオフされる。次いで、トランジスタＴr21 ，Ｔr24 がオフされると同時に、センスアンプ活性化信号φＳＡ２を立ち上げ、センスアンプ活性化信号φＳＡ３を立ち下げる。すると、トランジスタＴr22 ，Ｔr23 がオンされる。
【０１９５】
一方、センスアンプ１３を活性化すべく活性化電源ＶSAH をＨレベル、活性化電源ＶSAL をＬレベルとするとき、先にセンスアンプ活性化信号φＳＡ２を立ち下げ、センスアンプ活性化信号φＳＡ３を立ち上げる。すると、トランジスタＴr22 ，Ｔr23 がオフされる。次いで、トランジスタＴr22 ，Ｔr23 がオフされると同時に、センスアンプ活性化信号φＳＡ１を立ち下げ、センスアンプ活性化信号φＳＡ４を立ち上げる。すると、トランジスタＴr21 ，Ｔr24 がオンされる。
【０１９６】
従って、この実施の形態の電源制御回路１４ｃでは、センスアンプ１３の活性又は非活性化すべくセンスアンプ活性化信号φＳＡ１〜φＳＡ４が遷移しても、インバータ回路１５ａ，１５ｂで貫通電流が発生することはない。そのため、電源制御回路１４ｃの消費電力を低減することができる。
【０１９７】
（第十四の実施の形態）
図２９は、上記したデータ読み出し回路が、従来のタイミングで動作した場合の波形図を示す。なお、以下の説明には、図２に示す第一の実施の形態の回路図を参照しながら説明する。
【０１９８】
前サイクルの読み出し命令ＡＣＴ１に応じて、例えばワード線ＷＬ１が選択され、Ｈレベルの読み出しデータがビット線ＢＬＳＡに出力されている。このとき、センスアンプ１３の活性化電源ＶSAH が電源Ｖccであり、活性化電源ＶSAL が電源Ｖssであって、センスアンプ１３は活性状態にある。そして、ビット線ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬを介して選択されている記憶セルＣに再書き込みされ、その後、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み出しデータが、データバスＤＢ，バーＤＢに出力される。
【０１９９】
次いで、プリチャージ命令ＰＲＥに応じて、ワード線ＷＬ１がＬレベルに立ち下がる。また、センスアンプ１３の活性化電源ＶSAH が電源Ｖssとなるとともに、活性化電源ＶSAL が電源Ｖccとなり、センスアンプ１３が不活性化される。さらに、プリチャージ信号φＢＲに基づいて前記短絡用トランジスタ１２が導通され、ビット線ＢＬＳＡ，バーＢＬＳＡが短絡される。すると、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位が均等化される。
【０２００】
次いで、現サイクルの読み出し命令ＡＣＴ２に応じて、例えばワード線ＷＬ２が選択されてＨレベルに立ち上がる。すると、ワード線ＷＬ２で選択された記憶セルＣからビット線ＢＬを介してビット線ＢＬＳＡにセル情報が読み出され、この場合、ビット線ＢＬＳＡにＨレベルのセル情報が読み出される。
【０２０１】
次いで、前記転送ゲート１１が不導通となり、センスアンプ１３の活性化電源ＶSAH が電源Ｖccとなるとともに、活性化電源ＶSAL が電源Ｖssとなる。すると、センスアンプ１３が活性化されてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖssレベルとなる。そして、ビット線ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬを介して選択されている記憶セルＣに再書き込みされ、その後、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み出しデータが、データバスＤＢ，バーＤＢに出力されて、この読み出しサイクルが終了する。
【０２０２】
このように従来のタイミングで動作した場合、上記したようにビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡの全容量が従来のビット線と比して約半分であるため、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位の均等化が短時間で行うことが可能でありながら、その均等化を行うために用意される時間が必要以上に長い。つまり、プリチャージ命令ＰＲＥに応じて、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位の均等化させることが問題となっている。
【０２０３】
図２７は、上記問題を解消するタイミングで動作した場合の波形図を示す。即ち、プリチャージ命令ＰＲＥが省略され、現サイクルの読み出し命令ＡＣＴ２に応じて、前サイクルにおけるワード線ＷＬ１の立ち下げ、センスアンプ１３の不活性化、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位の均等化がそれぞれ行われる。
【０２０４】
このようにすれば、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位を均等化する時間が短くなるが、その時間内でビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位の均等化が十分に行うことができる。
【０２０５】
そして、均等化にかかる時間が短縮された分、ワード線ＷＬ１の立ち下げや、センスアンプ１３の不活性化を遅らせれば、前サイクルにおける記憶セルＣへの再書き込みを十分に行うことができる。また、その分だけ現サイクルの読み出し動作を早めれば、データ読み出し速度を高速化することができる。
【０２０６】
また、図２８に示すように、前サイクルの読み出し命令ＡＣＴ１に応じて選択されたワード線ＷＬ１を、同読み出し命令ＡＣＴ１から所定時間、即ち記憶セルＣへの再書き込みを十分行う時間が経過した後に立ち下げるようにしても、上記と同様の作用効果がある。また、選択されたワード線ＷＬ１を、前記プリチャージ命令ＰＲＥに応じて立ち下げるようにしてもよい。
【０２０７】
（第十五の実施の形態）
図３０は、データ記憶装置５０を示す。データ記憶装置５０は、上記各実施の形態の読み出し回路を備えたＤＲＡＭ５１と、そのＤＲＡＭ５１のセルデータをリセットするセルデータリセット回路５２とを備えている。
【０２０８】
前記セルデータリセット回路５２は、ＤＲＡＭ５１を使用していたプログラムが終了した時に、そのプログラムが使用していた領域の各記憶セルに同一データを自動的に書き込んでセルアレイ内のデータをリセットする。また、セルデータリセット回路５２は、電源投入時にセルアレイ内の各記憶セルに同一データを自動的に書き込んでセルアレイ内のデータをリセットする。
【０２０９】
このようにすれば、ＤＲＡＭ５１を使用していたプログラムの終了後や、電源投入後にセルアレイ内の記憶セルにあらかじめ同一のセル情報が書き込まれると、その後のリフレッシュ動作時において、ＤＲＡＭ５１では連続する読み出しサイクルで各ビット線に読み出されるセル情報が同一となる。そのため、センスアンプからビット線に出力される読み出しデータと、ビット線のプリチャージレベルとの電位差が小さくなって、消費電力を大きく低減することができる。
【０２１０】
【発明の効果】
以上詳述したように、この発明はデータ読み出し速度の高速化及び消費電力の低減を図り得る半導体記憶装置のデータ読み出し回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  第一の実施の形態の動作を示す波形図である。
【図４】  第一の実施の形態の動作を示す波形図である。
【図５】  第一の実施の形態の動作を示す波形図である。
【図６】  第一の実施の形態の動作を示す波形図である。
【図７】  第二の実施の形態を示す回路図である。
【図８】  第三の実施の形態を示す回路図である。
【図９】  第四の実施の形態を示す回路図である。
【図１０】第五の実施の形態を示す回路図である。
【図１１】第六の実施の形態を示す回路図である。
【図１２】第六の実施の形態の動作を示す波形図である。
【図１３】第七の実施の形態を示す回路図である。
【図１４】第七の実施の形態の動作を示す波形図である。
【図１５】第八の実施の形態を示す回路図である。
【図１６】第八の実施の形態を示す回路図である。
【図１７】第八の実施の形態の動作を示す波形図である。
【図１８】第八の実施の形態の動作を示す波形図である。
【図１９】第九の実施の形態を示すブロック図である。
【図２０】第九の実施の形態の動作を示す波形図である。
【図２１】第十の実施の形態を示すブロック図である。
【図２２】第十一の実施の形態を示す回路図である。
【図２３】第十一の実施の形態を示すブロック図である。
【図２４】第十二の実施の形態を示す回路図である。
【図２５】第十三の実施の形態を示す回路図である。
【図２６】第十三の実施の形態の動作を示す波形図である。
【図２７】第十四の実施の形態の動作示す波形図である。
【図２８】第十四の実施の形態の動作示す波形図である。
【図２９】従来のタイミングで各実施の形態のデータ読み出し回路を動作させた場合の波形図である。
【図３０】第十五の実施の形態を示すブロック図である。
【図３１】従来例を示す回路図である。
【図３２】従来例の動作を示す波形図である。
【符号の説明】
１１      第一のスイッチ回路
１２      第二のスイッチ回路
１３      センスアンプ
ＢＬ      一次側ビット線（第一のビット線）
ＢＬＳＡ  二次側ビット線
バーＢＬＳＡ    二次側ビット線（第二のビット線）
ＷＬ      ワード線
Ｃ        記憶セル
φＢＲ    プリチャージ信号
ＶSAH ，ＶSAL     センスアンプ活性化信号
【図１】
0003971032.tif 000002
【図２】
0003971032.tif 000003
【図３】
0003971032.tif 000004
【図４】
0003971032.tif 000005
【図５】
0003971032.tif 000006
【図６】
0003971032.tif 000007
【図７】
0003971032.tif 000008
【図８】
0003971032.tif 000009
【図９】
0003971032.tif 000010
【図１０】
0003971032.tif 000011
【図１１】
0003971032.tif 000012
【図１２】
0003971032.tif 000013
【図１３】
0003971032.tif 000014
【図１４】
0003971032.tif 000015
【図１５】
0003971032.tif 000016
【図１６】
0003971032.tif 000017
【図１７】
0003971032.tif 000018
【図１８】
0003971032.tif 000019
【図１９】
0003971032.tif 000020
【図２０】
0003971032.tif 000021
【図２１】
0003971032.tif 000022
【図２２】
0003971032.tif 000023
【図２３】
0003971032.tif 000024
【図２４】
0003971032.tif 000025
【図２５】
0003971032.tif 000026
【図２６】
0003971032.tif 000027
【図２７】
0003971032.tif 000028
【図２８】
0003971032.tif 000029
【図２９】
0003971032.tif 000030
【図３０】
0003971032.tif 000031
【図３１】
0003971032.tif 000032
【図３２】
0003971032.tif 000033