(57)【特許請求の範囲】
【請求項１】
ブリッジ接続されたダイオードからなるスイッチング回路と、該スイッチング回路の第１の制御入力端である共通アノード側に接続した第１のパルス制御電流源と、前記スイッチング回路の第２の制御入力端である共通カソード側に接続した第２のパルス制御電流源と、前記スイッチング回路の第１の制御入力端に第１の基準電流源を介して接続した第１の基準電圧源と、前記スイッチング回路の第２の制御入力端に第２の基準電流源を介して接続した第２の基準電圧源と、前記スイッチング回路の第１の制御入力端に第１のレベルシフト回路を介してエミッタを接続し、コレクタを前記第１の基準電圧源に接続し、ベースを出力端子に接続した第１のトランジスタと、前記スイッチング回路の第２の制御入力端に第２のレベルシフト回路を介してエミッタを接続し、コレクタを前記第２の基準電圧源に接続し、ベースを出力端子に接続した第２のトランジスタと、前記スイッチング回路の出力端に接続した電圧保持用コンデンサと、前記スイッチング回路の出力端と出力端子の間に接続した高入力インピーダンスバッファアンプとを備え、前記スイッチング回路の入力端を入力信号の入力端子としたことを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、サンプリング周波数が高い、例えばビデオ帯域信号の標本化に用いられる高速高精度動作が可能なサンプルホールド回路に関する。
【０００２】
【従来の技術】
従来、高速高精度動作が可能なサンプルホールド回路としては、ダイオードブリッジアナログスイッチを使用した図４に示される回路が知られている（横井与次郎著「リニアＩＣ実用回路マニュアル」、昭和６０年11月15日ラジオ技術社発行、第138 頁参照）。図４において、101 は入力信号で、この入力信号101 は、スイッチング回路102 の入力端Ａに入力されるようになっている。スイッチング回路102 は、ダイオードＤ１〜Ｄ４よりなるブリッジ回路で構成されており、このスイッチング回路102 の一方の制御入力端Ｂは、第１の基準電流源103 を介して第１の基準電圧源104 に接続され、スイッチング回路102 の他方の制御入力端Ｃは、第２の基準電流源105 を介して第２の基準電圧源106 に接続されている。また、上記制御入力端Ｂは、ダイオードＤ５を介して第１のパルス制御電圧源107 に接続され、上記制御入力端Ｃは、ダイオードＤ６を介して第２のパルス制御電圧源108 に接続されている。ここで第１のパルス制御電圧源107 の出力と第２のパルス制御電圧源108 の出力は、反転電圧出力の関係にある。そして、前記スイッチング回路102 の出力端Ｄには電圧保持用（ホールド）コンデンサＣ１と高入力インピーダンスバッファアンプ109 が接続されており、該高入力インピーダンスバッファアンプ109 の出力端は出力端子110 に接続されている。
【０００３】
このように構成されているサンプルホールド回路は、上記第１及び第２のパルス制御電圧源107 ，108 の出力電圧により上記ダイオードＤ５及びＤ６をスイッチングし、これらのパルス制御電圧に対応して、上記ダイオードブリッジからなるスイッチング回路102 をＯＮ（導通状態）ＯＦＦ（非導通状態）にして、入力信号101 をサンプル・ホールドするものである。すなわち、このサンプルホールド回路は、上記スイッチング回路102 が導通状態のとき、上記入力信号101 に対応して、上記スイッチング回路102 の出力端Ｄに接続されているホールドコンデンサＣ１を充放電して、入力信号電圧の変化に追従させ、また上記スイッチング回路102 が非導通状態のとき、ホールドコンデンサＣ１の充電電圧を保持して、出力するものである。
【０００４】
このように構成されているサンプルホールド回路では、各ダイオード及び各電流源の相対精度が良好な場合、サンプル状態での入出力電圧の直線性が良く、またホールド状態においても、ホールド期間中入力信号101 が変化しても、上記ダイオードＤ５，Ｄ６によってスイッチング回路102 の制御入力端Ｂ，Ｃが基準電圧（パルス制御電圧）で固定されるため、ダイオードのジャンクション容量による入力信号が出力に漏れる影響も少ない。
【０００５】
【発明が解決しようとする課題】
ところで、図４に示されている従来のサンプルホールド回路では、上述のように上記ダイオードＤ５，Ｄ６によって、スイッチング回路102 の制御入力端Ｂ及びＣが基準電圧（パルス制御電圧）で固定されるため、入力信号が出力に漏れる影響が少ない。しかし、上記ホールドコンデンサＣ１の充電電圧（出力電圧）のレベルにより、上記ダイオードＤ５とＤ６の導通、非導通の時間差が生じ、すなわち制御タイミングがずれるため、ダイオードブリッジからなるスイッチング回路102 を構成するダイオードＤ３とＤ４の導通、非導通のタイミングがずれることになる。
【０００６】
次に、この態様を図５のタイミング図に基づいて更に詳細に説明する。まず、ホールド状態におけるダイオードＤ３，Ｄ４の両端に生じる電圧をＶＤ３，ＶＤ４とすると、次式（１），（２）で表される。
ＶＤ３＝ＶＤ５−ＶＯＵＴ＋ＶＡ  ・・・・・・・・・・（１）
ＶＤ４＝ＶＤ６−ＶＢ＋ＶＯＵＴ  ・・・・・・・・・・（２）
ここで、ＶＡは第１のパルス制御電圧源107 の制御電圧、ＶＢは第２のパルス制御電圧源108 の制御電圧、ＶＤ５，ＶＤ６はダイオードＤ５，Ｄ６の両端電圧である。
【０００７】
各ダイオードの導通及び非導通電圧（スイッチング電圧）レベルが一定とすると、ダイオードＤ３とＤ５が同じタイミングでスイッチングし、またダイオードＤ４とＤ６が同じタイミングでスイッチングすることが分かる。各ダイオードのスイッチングタイミングは、各制御電圧ＶＡ，ＶＢのレベルが次式（３），（４）が成立する時にスイッチングすることになる。
ＶＡ＝ＶＯＵＴ  ・・・・・・・・・・（３）
ＶＢ＝ＶＯＵＴ  ・・・・・・・・・・（４）
これを図５に対応させて説明すると、ダイオードＤ３とＤ４のスイッチングタイミングは、出力電圧ＶＯＵＴがＶＡとＶＢの中点電圧からずれると、ΔＴの時間差（スイッチング位相誤差）が生じることが分かる。
【０００８】
その結果、出力電圧レベルがパルス制御電圧源107 ，108 の制御電圧レベルの中点以外において、サンプリング状態となる場合では、ダイオードＤ３とＤ４の導通、非導通の状態により、入力信号101 の変化に対するホールドコンデンサＣ１への追従性が過渡的に悪化し、またホールド状態ではダイオードＤ３とＤ４の導通、非導通状態のずれにより、オフセット電流がホールドコンデンサＣ１へ流れ込み、入出力電圧レベルにオフセット電圧が発生することになる。
【０００９】
本発明は、従来のサンプルホールド回路における上記問題点を解消するためになされたもので、出力電圧によるスイッチングタイミングの位相誤差をなくして、サンプル・ホールド時の入出力特性が良好なサンプルホールド回路を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、ブリッジ接続されたダイオードからなるスイッチング回路と、該スイッチング回路の第１の制御入力端である共通アノード側に接続した第１のパルス制御電流源と、前記スイッチング回路の第２の制御入力端である共通カソード側に接続した第２のパルス制御電流源と、前記スイッチング回路の第１の制御入力端に第１の基準電流源を介して接続した第１の基準電圧源と、前記スイッチング回路の第２の制御入力端に第２の基準電流源を介して接続した第２の基準電圧源と、前記スイッチング回路の第１の制御入力端に第１のレベルシフト回路を介してエミッタを接続し、コレクタを前記第１の基準電圧源に接続し、ベースを出力端子に接続した第１のトランジスタと、前記スイッチング回路の第２の制御入力端に第２のレベルシフト回路を介してエミッタを接続し、コレクタを前記第２の基準電圧源に接続し、ベースを出力端子に接続した第２のトランジスタと、前記スイッチング回路の出力端に接続した電圧保持用コンデンサと、前記スイッチング回路の出力端と出力端子の間に接続した高入力インピーダンスバッファアンプとを備え、前記スイッチング回路の入力端を入力信号の入力端子として、サンプルホールド回路を構成するものである。
【００１１】
このように構成したサンプルホールド回路においては、ホールド状態において前記第１，第２のトランジスタにより、前記スイッチング回路の第１，第２の制御入力端をホールド出力電圧で固定することによりスイッチングのタイミング位相誤差をなくし、サンプルホールドスイッチング時の出力オフセットを改善することができる。
【００１２】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明に係るサンプルホールド回路の第１の実施の形態を示す回路構成図である。図１において、１は入力信号で、この入力信号１は、スイッチング回路２の入力端Ａに入力される。このスイッチング回路２は、ダイオードＤ１〜Ｄ４よりなるブリッジ回路で構成され、該スイッチング回路２の一方の制御入力端Ｂは、第１の基準電流源３を介して第１の基準電圧源４に接続され、スイッチング回路２の他方の制御入力端Ｃは、第２の基準電流源５を介して第２の基準電圧源６に接続される。また上記制御入力端Ｂは、第１のレベルシフト回路７を介して第１のトランジスタＱ１のエミッタに接続され、上記制御入力端Ｃは、第２のレベルシフト回路８を介して第２のトランジスタＱ２のエミッタに接続され、前記第１のトランジスタＱ１のベースと前記第２のトランジスタＱ２のベースは、前記スイッチング回路２の出力端Ｄに接続されるホールドコンデンサＣ１の出力電圧を出力する高入力インピーダンスバッファアンプ９の出力端に接続されており、該高入力インピーダンスバッファアンプ９の出力端は出力端子10に接続されている。また前記第１のトランジスタＱ１のコレクタは前記第１の基準電圧源４に接続され、前記第２のトランジスタＱ２のコレクタは前記第２の基準電圧源６に接続されている。また、第１のパルス制御電流源11は、前記制御入力端Ｂに接続され、第２のパルス制御電流源12は、前記制御入力端Ｃに接続されている。
【００１３】
このように構成されたサンプルホールド回路は、前記第１，第２のパルス制御電流源11，12からの電流ＩＡ，ＩＢにより、前記第１及び第２のトランジスタＱ１，Ｑ２を導通（ホールド状態）、非導通状態（サンプル状態）にして、上記スイッチング回路２を構成するダイオードＤ３，Ｄ４をスイッチングするようになっている。ここでホールド状態における、ダイオードＤ３とＤ４の両端の電圧ＶＤ３，ＶＤ４は、次式（５），（６）で表される。
ＶＤ３＝ＶＢＥＱ１＋Ｚ１×Ｉ  ・・・・・・・・・・・（５）
ＶＤ４＝ＶＢＥＱ２＋Ｚ２×Ｉ  ・・・・・・・・・・・（６）
なお、ＶＢＥＱ１，ＶＢＥＱ２はトランジスタＱ１，Ｑ２のベース・エミッタ間電圧であり、Ｚ１，Ｚ２はレベルシフト回路のインピーダンスである。
【００１４】
ここで、第１及び第２のパルス制御電流源11，12のパルス制御電流をそれぞれＩＡ，ＩＢ、第１及び第２の基準電流源３，５の基準電流をＩＲＥＦとし、ＶＢＥＱ１＝ＶＢＥＱ２，Ｚ１＝Ｚ２，Ｉ＝ＩＡ−ＩＲＥＦ＝ＩＢ−ＩＲＥＦ，ＩＡ＝ＩＢ＞ＩＲＥＦとすると、サンプルホールド状態において、ダイオードＤ３，Ｄ４の両端の電圧ＶＤ３，ＶＤ４は等しくなり、スイッチングダイオードＤ３，Ｄ４及びトランジスタＱ１，Ｑ２の導通、非導通のタイミングは、出力電圧（ＶＯＵＴ）のレベルに影響せず同時となるため、すなわちスイッチング位相誤差がなくなるため、サンプルホールド制御時のオフセットが発生しない。また、ホールド状態において、ホールド期間中入力信号１が変化しても、上記トランジスタＱ１，Ｑ２によってスイッチング回路２の制御入力端Ｂ，Ｃが出力電圧で固定されるため、ダイオードのジャンクション容量による入力信号が出力漏れる影響もなくなる。なお、レベルシフト回路７，８を設けている理由は、パルス制御電流ＩＡ，ＩＢによる電圧降下をレベルシフト回路７，８で発生させることにより、入力電圧レベルが大きく変化した場合に、スイッチング回路２のダイオードＤ１，Ｄ２がホールド状態で導通しないようにするためである。
【００１５】
図２は、本発明に係るサンプルホールド回路の第２の実施の形態を示す回路構成図である。この実施の形態は、第１の実施の形態における第１及び第２のレベルシフト回路を、それぞれ抵抗Ｒ１，Ｒ２で構成し、またパルス制御電流をトランジスタＱ３，Ｑ４，抵抗Ｒ３及びパルス制御電圧源13からなる電圧電流変換回路14により生成し、第１及び第２のカレントミラー回路15，16を介してスイッチング回路２の制御端子Ｂ，Ｃへ供給するように構成したものである。
【００１６】
このように構成したサンプルホールド回路において、第１及び第２のカレントミラー回路15，16を介して供給されるパルス制御電流ＩＡ，ＩＢは、次式（７）で表される。
ＩＡ＝ＩＢ＝（ＶＡ−２ＶＢＥ）／Ｒ３＞ＩＲＥＦ  ・・・・・（７）
ここで、ＶＡはパルス制御電圧源13のパルス制御電圧、ＶＢＥはトランジスタＱ３，Ｑ４のベース・エミッタ間電圧である。この実施の形態においても、第１の実施の形態と同様な作用効果が得られる。
【００１７】
図３は、本発明に係るサンプルホールド回路の第３の実施の形態を示す回路構成図である。この実施の形態は、第２の実施の形態における第１及び第２のレベルシフト回路を構成する抵抗Ｒ１，Ｒ２を、ダイオードＤ５，Ｄ６に置き換え、また第２の実施の形態におけるパルス制御電流を生成する電圧電流変換回路を、抵抗Ｒ４，Ｒ５，Ｒ６，Ｒ７と、コンデンサＣ２，Ｃ３と、第１及び第２のパルス制御電圧源17，18とで構成し、第１及び第２のカレントミラー回路をそれぞれ具体的にトランジスタＱ５，Ｑ６及びトランジスタＱ７，Ｑ８で構成したものである。このように構成したサンプルホールド回路においても、第１の実施の形態と同様な作用効果が得られる。
【００１８】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、出力電圧によるスイッチングタイミングの位相誤差をなくして、サンプル・ホールド時の入出力特性が良好なサンプルホールド回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の第１の実施の形態を示す回路構成図である。
【図２】本発明の第２の実施の形態を示す回路構成図である。
【図３】本発明の第３の実施の形態を示す回路構成図である。
【図４】従来のサンプルホールド回路の構成例を示す回路構成図である。
【図５】図４に示した従来例の動作を説明するための動作説明図である。
【符号の説明】
１  入力信号
２  スイッチング回路
３  第１の基準電流源
４  第１の基準電圧源
５  第２の基準電流源
６  第２の基準電圧源
７  第１のレベルシフト回路
８  第２のレベルシフト回路
９  高入力インピーダンスバッファアンプ
10  出力端子
11  第１のパルス制御電流源
12  第２のパルス制御電流源
13  パルス制御電圧源
14  電圧電流変換回路
15  第１のカレントミラー回路
16  第２のカレントミラー回路
17  第１のパルス制御電圧源
18  第２のパルス制御電圧源
【図１】
0003869541.tif 000002
【図２】
0003869541.tif 000003
【図３】
0003869541.tif 000004
【図４】
0003869541.tif 000005
【図５】
0003869541.tif 000006