(57)【特許請求の範囲】
【請求項１】
半導体チップの主面に形成された複数のメモリセルと、
前記半導体チップの主面に形成された複数のヒューズと、
前記複数のメモリセルよりも上層に形成された一層以上の複数の第１配線と、
前記複数の第１配線のうちの最上層の配線と同層の配線によって構成された複数の内部接続端子と、
前記複数の第１配線および前記複数のヒューズを覆うように形成され、前記複数の内部接続端子を選択的に露出するパッシベーション膜と、
前記パッシベーション膜上に形成され、一端が前記内部接続端子に電気的に接続された複数の第２配線と、
前記複数の第２配線を覆うように形成され、前記複数の第２配線の他端部を選択的に露出する最上層保護膜と、
前記複数の第２配線の他端部上に形成された複数の外部接続端子とを有し、
前記複数の第２配線の少なくとも一部は、前記複数のヒューズの少なくとも一部の上に配置されていることを特徴とする半導体集積回路装置。
【請求項２】
前記パッシベーション膜は、無機パッシベーション膜とその上部に形成された有機パッシベーション膜とからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記有機パッシベーション膜および前記最上層保護膜は、ポリイミド樹脂を主成分とする絶縁膜からなることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記ポリイミド樹脂は、感光性ポリイミド樹脂であることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記無機パッシベーション膜は、窒化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層膜からなることを特徴とする請求項２記載の半導体集積回路装置。
【請求項６】
前記有機パッシベーション膜および前記最上層保護膜の膜厚は、前記無機パッシベーション膜の膜厚より大きいことを特徴とする請求項２記載の半導体集積回路装置。
【請求項７】
前記有機パッシベーション膜上にエラストマー層が形成され、前記エラストマー層上に前記複数の第２配線が形成されていることを特徴とする請求項２記載の半導体集積回路装置。
【請求項８】
前記ヒューズは、前記第１配線の一部によって構成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項９】
前記ヒューズは、前記メモリセルを構成する導電膜の一部によって構成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１０】
前記第１配線は、アルミニウムまたは銅を主成分とする導電膜からなり、前記第２配線は、銅を主成分とする導電膜からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１１】
前記外部接続端子は、バンプ電極からなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
前記複数のメモリセルは、ＤＲＡＭを含んでいることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１３】
半導体チップの主面に形成された複数のメモリセルを含む複数のメモリアレイと、
前記半導体チップの主面に形成され、少なくとも一部が前記複数のメモリアレイ間に配置された複数のヒューズと、
前記複数のメモリセルよりも上層に形成された一層以上の複数の第１配線と、
前記複数の第１配線のうちの最上層の配線と同層の配線によって構成された複数の内部接続端子と、
前記複数の第１配線および前記複数のヒューズを覆うように形成され、前記複数の内部接続端子を選択的に露出するパッシベーション膜と、
前記パッシベーション膜上に形成され、一端が前記内部接続端子に電気的に接続された複数の第２配線と、
前記複数の第２配線を覆うように形成され、前記複数の第２配線の他端部を選択的に露出する最上層保護膜と、
前記複数の第２配線の他端部上に形成された複数の外部接続端子とを有し、
前記複数の第２配線の少なくとも一部は、前記複数のヒューズの少なくとも一部の真上に配置されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、ウエハプロセスを応用して形成したＣＳＰ(chip size package)、すなわちウエハ状態でパッケージング工程を完了する方式である、いわゆるウエハレベルＣＳＰ(ＷＬ−ＣＳＰ)あるいはウエハプロセスパッケージ（Wafer Process Package）に適用して有効な技術に関する。
【０００２】
【従来の技術】
パッケージプロセス（後工程）をウエハプロセス（前工程）と一体化し、ウエハ状態でパッケージング工程を完了する方式、いわゆるウエハレベル(Wafer Level)ＣＳＰと呼ばれる技術は、ウエハプロセスを応用してパッケージプロセスまでを処理するため、ウエハから切断したチップ毎にパッケージプロセス（後工程）を処理する従来方法に比べて工程数を大幅に低減することができるという利点がある。ウエハレベルＣＳＰは、ウエハプロセス・パッケージ（Wafer Process Package;ＷＰＰ）とも呼ばれる。
【０００３】
また、上記ウエハレベルＣＳＰは、ボンディングパッドのピッチを半田バンプのピッチに変換するインターポーザと呼ばれるＣＳＰ内部の配線層を、ウエハ上に形成した再配線層によって代用できるため、上記した工程数の低減と相俟って、ＣＳＰの製造コストを低減することができるものと期待されている。
【０００４】
ウエハレベルＣＳＰについては、例えば株式会社 技術調査会発行（２０００年５月２８日発行）の「エレクトロニクス実装技術：２０００臨時増刊号」８１頁〜１１３頁、特許国際公開ＷＯ／２３６９６号公報、特開２０００−９１３３９号公報、特開２０００−１３８２４５号公報、特開２０００−２１６２５３号公報などに記載がある。
【０００５】
【発明が解決しようとする課題】
ウエハから切断したチップ毎にパッケージプロセス（後工程）を行う従来方法において、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリＬＳＩは、ウエハ製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。
【０００６】
これは、回路の一部にあらかじめスペアの行や列（冗長回路）を用意しておき、メモリアレイ内の欠陥セル（不良ビット）にアドレス信号が入ったときにスペアの行や列を選択することによって、回路の一部に不良箇所が発生してもチップ全体としては不良とならないようにする不良救済機能である。
【０００７】
不良箇所とスペア箇所との切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。ヒューズの切断には、電流溶断方式やレーザ溶断方式などが採用されているが、置換プログラムの自由度が高く、面積効率上も有利なレーザ溶断方式が主に採用されている。
【０００８】
欠陥救済用のヒューズは、メタルや多結晶シリコンなどの電極配線材料で構成され、ウエハの主面に半導体素子あるいは配線を形成する工程（ウエハプロセス）で同時に形成される。そして、ウエハプロセスの最終工程で行なわれるプローブ検査によって欠陥セルが見出された場合は、上記ヒューズをレーザなどで切断することによって、欠陥セルに対応するアドレスを冗長セルに割り付けする。
【０００９】
通常、ウエハの表面は、最上層のメタル配線の上部にパッシベーション膜と称される表面保護膜が形成され、さらにその上部にポリイミドなどの樹脂層が形成される。パッシベーション膜は、ウエハの表面から水分などが回路に浸入するのを防止するための保護膜で、例えばプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化シリコン膜などの緻密な無機絶縁膜によって構成される。また、樹脂層は、α線によるソフトエラーの防止、チップを封止する樹脂（モールド樹脂）中のシリコンフィラーによるチップ表面の損傷防止、パッシベーション膜とモールド樹脂との界面の応力緩和などを目的として形成される。
【００１０】
上記したパッシベーション膜および樹脂層は、マイクロメータ（μｍ）オーダの厚い膜厚で形成されるので、ヒューズを切断して欠陥救済を行うには、ヒューズの上部のパッシベーション膜および樹脂層をプローブ検査に先立って除去しておかなければならない。また、ヒューズを比較的下層の導電層で形成した場合には、パッシベーション膜より下層の層間絶縁膜もエッチングしてその膜厚を薄くしなければならない。
【００１１】
ヒューズの上部の絶縁膜の除去は、一例として次のようなプロセスで行われる。まず、ウエハの主面に半導体素子を形成し、続いてその上部に複数層のメタル配線を形成する。そして、この半導体素子の形成から最上層のメタル配線の形成までの一連の工程のいずれかの工程でヒューズを形成する。
【００１２】
次に、ヒューズの上部の絶縁膜の膜厚を１μm程度に調節するために、フォトレジスト膜をマスクにしたドライエッチングでヒューズの上部の絶縁膜に開孔部を形成した後、この開孔部の底部を含む最上層のメタル配線の上部にパッシベーション膜を形成し、続いてパッシベーション膜の上部にポリイミド樹脂層を形成する。パッシベーション膜は、窒化シリコン膜や酸化シリコン膜を４００℃〜５００℃のプラズマＣＶＤ法で堆積することによって形成する。ポリイミド樹脂層は、スピン塗布法で形成し、その後、３５０℃程度のベーク処理を行って膜を硬化させる。
【００１３】
次に、ポリイミド樹脂層の上部にフォトレジスト膜を形成し、このフォトレジスト膜をマスクにしたウェットエッチングでヒューズの上部の樹脂層を除去することによりパッシベーション膜を露出させる。またこのとき同時に、チップの外部接続端子となるボンディングパッドを形成する領域のポリイミド樹脂層を除去することによってパッシベーション膜を露出させる。
【００１４】
次に、上記フォトレジスト膜を除去した後、ポリイミド樹脂層をマスクにしたドライエッチングでヒューズの上部（絶縁膜に開孔部が形成された領域）のパッシベーション膜を除去する。またこのとき同時に、ボンディングパッドを形成する領域のパッシベーション膜を除去することによってボンディングパッドを形成する。
【００１５】
そして、ウエハプロセスの最終工程で行なわれるプローブ検査によって欠陥セルが見出された場合は、ヒューズの上部の絶縁膜に形成された上記開孔部を通じて所定のヒューズにレーザを照射し、このヒューズを切断することによって欠陥救済を行う。
【００１６】
ところが、上記のような欠陥救済プロセスを従来のウエハレベルＣＳＰの製造工程に適用した場合、次のような問題が生じることを本発明者は明らかにした。
【００１７】
すなわち、ウエハレベルＣＳＰの場合は、プローブ検査および欠陥救済を行った後、ウエハの表面を覆うポリイミド樹脂層の上部に再配線を形成し、再配線の一端に外部接続端子であるバンプ電極を接続することになるため、ポリイミド樹脂層の上部に再配線用のメタル膜を形成する工程でヒューズの上部の開孔部内にメタル膜が入り込む。従って、レーザで切断されたヒューズがメタル膜を介して短絡するのを防ぐために、開孔部内のメタル膜をエッチング液で除去する工程が必要となるが、開孔部内にこのエッチング液が残留するとヒューズの腐食を引き起こす。
【００１８】
また、欠陥救済プロセスを伴うウエハレベルＣＳＰの製造工程では、ヒューズの上部のポリイミド樹脂層にレーザ照射用の開孔が残留する。そのため、ポリイミド樹脂層の上部に再配線を形成する際、この開孔部を避けて再配線を配置しなければならないので、再配線のレイアウトの自由度が低下するという問題もある。
【００１９】
また、従来のウエハレベルＣＳＰの製造工程では、プローブ検査および欠陥救済を行った後、ポリイミド樹脂層の上部に再配線を形成し、さらに再配線の上部にポリイミド樹脂膜などからなる最上層保護膜を形成するという工程が加わる。そのため、これらの工程で高温の熱処理が行われると、メモリセルの特性が変動し、メモリセル毎にリフレッシュ時間がばらつくなどの不具合が生じる結果、プローブ検査で良品とされたチップが不良になってしまう虞れがある。
【００２０】
本発明の目的は、ヒューズの切断によって欠陥救済を行うウエハレベルＣＳＰにおいて、再配線のレイアウトの自由度を向上させる技術を提供することにある。
【００２１】
本発明の他の目的は、ヒューズの切断によって欠陥救済を行うウエハレベルＣＳＰにおいて、ヒューズの腐食を有効に防止する技術を提供することにある。
【００２２】
本発明の他の目的は、ヒューズの切断によって欠陥救済を行うウエハレベルＣＳＰの信頼性を向上させる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。
【００２５】
本発明のウエハレベルＣＳＰは、半導体チップの主面に形成された複数のメモリセルと、前記半導体チップの主面に形成された複数のヒューズと、前記複数のメモリセルよりも上層に形成された一層以上の複数の第１配線と、前記複数の第１配線のうちの最上層の配線と同層の配線によって構成された複数の内部接続端子と、前記複数の第１配線および前記複数のヒューズを覆うように形成され、前記複数の内部接続端子を選択的に露出するパッシベーション膜と、前記パッシベーション膜上に形成され、一端が前記内部接続端子に電気的に接続された複数の第２配線と、前記複数の第２配線を覆うように形成され、前記複数の第２配線の他端部を選択的に露出する最上層保護膜と、前記複数の第２配線の他端部上に形成された複数の外部接続端子とを有し、前記複数の第２配線の少なくとも一部は、前記複数のヒューズの少なくとも一部の上に配置されているものである。
【００２６】
本発明のウエハレベルＣＳＰの製造方法は、
（ａ）半導体ウエハの主面の複数のチップ領域に、複数のメモリセルを形成し、前記複数のメモリセルの上層に、一層以上の複数の第１配線を形成し、前記複数のメモリセルを形成する工程または前記複数の第１配線を形成する工程のいずれかの工程において、前記複数のチップ領域に複数のヒューズを形成する工程、
（ｂ）前記複数の第１配線および前記複数のヒューズの上部にパッシベーション膜を形成した後、前記パッシベーション膜のそれぞれの一部を除去し、前記複数の第１配線のうちの最上層の配線と同層の配線を露出させることによって、複数の内部接続端子を形成する工程、
（ｃ）前記パッシベーション膜の他の一部を除去することによって、前記複数のヒューズのそれぞれの上部にヒューズ開孔部を形成する工程、
（ｄ）前記（ｂ）工程の後、欠陥セルの有無を検出するためのプローブ検査を行い、前記プローブ検査によって欠陥セルが見出された場合は、前記複数のヒューズ開孔部のうちの所定のヒューズ開孔部を通じてその下部の前記ヒューズにレーザを照射して溶断する工程、
（ｅ）前記（ｄ）工程の後、前記複数のヒューズ開孔部の内部を含む前記パッシベーション膜上にエラストマー層を形成する工程、
（ｆ）前記エラストマー層を熱処理することによって、前記エラストマー層を硬化させる工程、
（ｇ）前記エラストマー層の上部に、一端が前記内部接続端子に電気的に接続された複数の第２配線を形成した後、前記複数の第２配線の上部に最上層保護膜を形成し、前記最上層保護膜の一部を除去することによって、前記複数の第２配線の他端部を選択的に露出する工程、
（ｈ）前記最上層保護膜を熱処理することによって、前記最上層保護膜を硬化させる工程、
（ｉ）前記複数の第２配線の他端部に複数の外部接続端子を形成した後、前記半導体ウエハを前記チップ領域単位で切断することによって、複数の半導体チップを得る工程、
を含み、前記（ｆ）工程の熱処理温度および前記（ｈ）工程の熱処理温度を、前記複数のメモリセルの所定の特性が変動しない温度とするものである。
【００２７】
本発明のウエハレベルＣＳＰの製造方法は、
（ａ）半導体ウエハの主面の複数のチップ領域に、複数のメモリセルを形成し、前記複数のメモリセルの上層に、一層以上の複数の第１配線を形成し、前記複数のメモリセルを形成する工程または前記複数の第１配線を形成する工程のいずれかの工程において、前記複数のチップ領域に複数のヒューズを形成する工程、
（ｂ）前記複数の第１配線および前記複数のヒューズの上部にパッシベーション膜を形成した後、前記パッシベーション膜のそれぞれの一部を除去し、前記複数の第１配線のうちの最上層の配線と同層の配線を露出させることによって、複数の内部接続端子を形成する工程、
（ｃ）前記パッシベーション膜の他の一部を除去することによって、前記複数のヒューズのそれぞれの上部にヒューズ開孔部を形成する工程、
（ｄ）前記（ｂ）工程の後、欠陥セルの有無を検出するためのプローブ検査を行い、前記プローブ検査によって欠陥セルが見出された場合は、前記複数のヒューズ開孔部のうちの所定のヒューズ開孔部を通じてその下部の前記ヒューズにレーザを照射して溶断する工程、
（ｅ）前記パッシベーション膜の上部に、一端が前記内部接続端子に電気的に接続された複数の第２配線を形成した後、前記複数の第２配線の上部に最上層保護膜を形成し、前記最上層保護膜の一部を除去することによって、前記複数の第２配線の他端部を選択的に露出する工程、
（ｆ）前記最上層保護膜を熱処理することによって、前記最上層保護膜を硬化させる工程、
（ｇ）前記複数の第２配線の他端部に複数の外部接続端子を形成した後、前記半導体ウエハを前記チップ領域単位で切断することによって、複数の半導体チップを得る工程、
を含み、前記（ｆ）工程の熱処理温度を、前記複数のメモリセルの所定の特性が変動しない温度とするものである。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は原則として省略する。
【００２９】
また、以下の実施の形態において、ボンディングパッドとは、請求項の内部接続端子を意味するものとする。
【００３０】
また、以下の実施の形態において、再配線とは、請求項の有機パッシベーション膜上またはエラストマー層上に形成される第２配線を意味するものとする。
【００３１】
また、以下の実施の形態において、半田バンプとは、請求項の外部接続端子を意味するものとする。
【００３２】
（実施の形態１）
図１は、本実施の形態１の半導体集積回路装置であるウエハプロセスを応用して形成したＣＳＰ、すなわちウエハ状態でパッケージング工程を完了する方式である、いわゆるウエハレベルＣＳＰ(以下、ＷＬ−ＣＳＰという)の完成状態を示す斜視図、図２は、ＷＬ−ＣＳＰの再配線（再配線層）およびボンディングパッドを示す斜視図、図３は、ＷＬ−ＣＳＰの要部拡大平面図、図４は、ＷＬ−ＣＳＰの要部拡大断面図である。
【００３３】
図１〜図４に示す本実施の形態１のＷＬ−ＣＳＰは、例えば長辺＝８．７ｍｍ、短辺＝５．７ｍｍ、厚さ７２５μｍ程度の外形寸法を有する単結晶シリコンからなる半導体チップ（以下、チップという）１Ｂの主面上に、複数の半田バンプ１４が形成された構造を有している。このチップ１Ｂの主面には、後述するＤＲＡＭ（Dynamic Random Access Memory）が形成されている。
【００３４】
チップ１Ｂの主面の中央部には、最上層配線４の一部によって構成された複数のボンディングパッドＢＰがチップ１Ｂの長辺方向に沿って４列に配置されている。最上層配線４の上部は、ボンディングパッドＢＰの上部を除き、表面保護（無機パッシベーション）膜３で覆われている。表面保護膜３の上部には、感光性ポリイミド樹脂膜（有機パッシベーション）５とその上部に形成されたエラストマー層１０とを介して再配線２が形成されている。再配線２の上部は、その一端部であるバンプランド２Ａの上部を除き、最上層保護膜１２で覆われている。バンプランド２Ａの上部には、ＷＬ−ＣＳＰの外部接続端子を構成する半田バンプ１４が形成されている。図４に示すように、再配線２の他端部は、感光性ポリイミド樹脂膜５に形成された開孔６Ａを通じてボンディングパッドＢＰに電気的に接続されている。
【００３５】
図２〜図４の符号１１は、ヒューズ開孔部を示している。ヒューズ開孔部１１の下層には、これらの図には示さないヒューズＦが形成されている。後述するように、ウエハプロセスの最終工程で行なわれるプローブ検査によって欠陥セルが見出された場合は、このヒューズ開孔部１１を通じてヒューズＦにレーザを照射し、ヒューズＦを溶断することによって、欠陥セルに対応するアドレスを冗長セルに割り付ける欠陥救済が行われる。ヒューズ開孔部１１は、チップ１Ｂの主面の複数箇所に配置されており、それらの一部は、再配線２の下層やバンプランド２Ａの下層に配置されている。
【００３６】
図５は、チップ１Ｂの要部を示す断面図であり、左側部分はメモリセルが形成された領域（メモリアレイ）、右側部分はヒューズが形成された領域（ヒューズ領域）を示している。なお、感光性ポリイミド樹脂膜５よりも上層の部分（エラストマー層１０、再配線２、バンプランド２Ａ、最上層保護膜１２など）の図示は省略してある。
【００３７】
チップ１Ｂの主面には、素子分離溝６２およびｐ型ウエル６３が形成されている。メモリアレイのｐ型ウエル６３には、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)Ｑｔと、その上部に形成された情報蓄積用容量素子Ｃとからなる複数のメモリセルが形成されている。
【００３８】
メモリセル選択用ＭＩＳＦＥＴＱｔは、主としてゲート絶縁膜６４、ゲート電極６５（ワード線ＷＬ）および一対のｎ型半導体領域（ソース、ドレイン）６６、６６によって構成されている。ゲート電極６５（ワード線ＷＬ）は、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜の上部にＷＮX（窒化タングステン）膜とＷ膜とが積層された、いわゆるポリメタル(Polymetal)構造の導電膜からなる。メモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインを構成する一対のｎ型半導体領域６６、６６の上部には、コンタクトホール６７、６８が形成されている。これらのコンタクトホール６７、６８の内部には、例えばＰ（リン）がドープされたｎ型の多結晶シリコン膜からなるプラグ６９が埋め込まれている。
【００３９】
メモリセル選択用ＭＩＳＦＥＴＱｔの上部には、メモリセルのデータを読み出すビット線ＢＬが形成されている。ビット線ＢＬは、その下部のプラグ６９を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインの一方（ｎ型半導体領域６６）に電気的に接続されている。ビット線ＢＬは、例えばＷＮX膜の上部にＷ膜を積層した導電膜からなる。
【００４０】
ビット線ＢＬの上部には、情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、ビット線ＢＬの上部の厚い酸化シリコン膜７０に形成された溝７１の内部に形成され、例えばＰ（リン）がドープされたｎ型の多結晶シリコン膜からなる下部電極７２、Ｔａ2Ｏ5（酸化タンタル）膜からなる高誘電体膜７３、ＴｉＮ（窒化チタン）膜からなる上部電極７４によって構成されている。情報蓄積用容量素子Ｃの下部電極７２は、その下層の酸化シリコン膜７５、７６に形成されたスルーホール７７内のプラグ７８およびさらにその下層のプラグ６９を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインの他方（ｎ型半導体領域６６）に電気的に接続されている。
【００４１】
ヒューズ領域の酸化シリコン膜７６上には、ヒューズＦが形成されている。ヒューズＦは、例えばＰ（リン）がドープされたｎ型の多結晶シリコン膜からなる。なお、図に示すヒューズＦは、レーザで溶断された状態を示している。
【００４２】
情報蓄積用容量素子Ｃの上部には酸化シリコン膜７９が形成され、さらにその上部には第１Ａｌ配線８０〜８２が形成されている。ヒューズ領域の第１Ａｌ配線８１、８２は、それらの下層のスルーホール８３内に埋め込まれたプラグ８４を介してヒューズＦに電気的に接続されている。
【００４３】
第１Ａｌ配線８０〜８２の上部には酸化シリコン膜８５が形成され、さらにその上部には最上層配線４（４Ａ〜４Ｃ）が形成されている。最上層配線４Ａ〜４Ｃは、下層の第１Ａｌ配線８０〜８２と同じく、Ａｌ合金によって構成されている。最上層配線４の上部には、表面保護膜３が形成されている。表面保護膜３は、例えばプラズマＣＶＤ(Chemical Vapor Deposition)法で堆積した窒化シリコン膜からなる。表面保護膜３の上部には、感光性ポリイミド樹脂膜５が形成されている。ヒューズ領域の表面保護膜３、酸化シリコン膜８５、７９、７０には、ヒューズ開孔部１１が形成されている。
【００４４】
前記図４に示したように、感光性ポリイミド樹脂膜５の上部には、エラストマー層１０が形成されている。また、エラストマー層１０の上部には、再配線２およびバンプランド２Ａが形成されている。さらに、再配線２の上部には最上層保護膜１２が形成され、バンプランド２Ａの上部には、半田バンプ１４が接続されている。
【００４５】
次に、上記のように構成されたＷＬ−ＣＳＰの製造方法を図６〜図３２を用いて工程順に説明する。図６は、この製造方法のフロー図である。
【００４６】
図７は、ウエハプロセスの途中にある半導体ウエハ（以下、ウエハという）１の平面図である。図示のように、ウエハ１の主面は、複数のチップ領域１Ａに区画されている。図８に示すように、チップ領域１Ａのそれぞれは、複数のメモリアレイ（ＭＡＲＹ）とそれらの間に配置された周辺回路部ＰＣとで構成されている。
【００４７】
図９は、上記チップ領域１Ａの要部（メモリアレイおよびヒューズ領域）を示す断面図である。チップ領域１Ａのメモリアレイには、前記図５に示したメモリセル選択用ＭＩＳＦＥＴＱｔと情報蓄積用容量素子Ｃとからなる複数のメモリセルが形成されている。情報蓄積用容量素子Ｃの上部には、第１Ａｌ配線８０が形成され、さらにその上部には第２Ａｌ配線である最上層配線４Ａが形成されている。
【００４８】
一方、ヒューズ領域には、ヒューズＦが形成されている。このヒューズＦは、例えばメモリアレイのスルーホール７８に埋め込まれたプラグ７８と同層の多結晶シリコン膜からなる。ヒューズＦは、例えばビット線ＢＬと同層のメタル膜、ゲート電極６５と同層のポリメタル膜などを使って形成することもできる。すなわち、ヒューズＦは、ウエハ１上にメモリセルと配線とを形成する一連の工程のうち、いずれかの工程で形成される。ヒューズＦの上部には、第１Ａｌ配線８１、８２および最上層配線４Ｂ、４Ｃが形成されている。
【００４９】
次に、図１０に示すように、プラズマＣＶＤ法を用いて最上層配線４Ａ〜４Ｃの上部に窒化シリコン膜からなる表面保護膜（無機パッシベーション膜）３を堆積する。表面保護膜３を構成する窒化シリコン膜の膜厚は、例えば１．３μｍ〜１．６μｍ、成膜温度は、例えば４００℃〜５００℃である。表面保護膜３は、プラズマＣＶＤ法で堆積した膜厚０．３μｍ程度の酸化シリコン膜と、同じくプラズマＣＶＤ法で堆積した膜厚１．３μｍ程度の窒化シリコン膜とからなる２層の無機絶縁膜で構成してもよい。
【００５０】
次に、図１１および図１２に示すように、フォトレジスト膜８６をマスクにして表面保護膜３をドライエッチングし、最上層配線４の一部を露出させることによって、ボンディングパッドＢＰを形成する。またこのとき、ヒューズ領域の表面保護膜３、酸化シリコン膜８５、７９、７０をドライエッチングし、ヒューズＦの上部にヒューズ開孔部１１を形成する。ヒューズ開孔部１１は、ヒューズＦの上部を覆っている絶縁膜の膜厚を１μｍ程度まで薄くするために形成する。図１３に示すように、ボンディングパッドＢＰおよびヒューズ開孔部１１は、各チップ領域１Ａの中央部に配置され、長辺方向に沿って４列に配列される。
【００５１】
次に、フォトレジスト膜８６を除去した後、ボンディングパッドＢＰにプローブ（図示せず）を当てて各チップ領域１Ａの良、不良を判別する試験（ウエハ検査およびプローブ検査）を行う。そして、このプローブ検査によって欠陥のあるメモリセルが見出された場合には、欠陥セルに対応するアドレスを冗長セルに割り付ける欠陥救済を行う。図１４に示すように、この欠陥救済は、ヒューズ開孔部１１を通じて所定のヒューズＦにレーザビームＬＢを照射し、ヒューズＦを溶断することによって行う。
【００５２】
上記欠陥救済が行われたウエハ１は、その後の工程で長時間、高温の雰囲気に曝されると、メモリセルの特性が変動し、メモリセル毎にリフレッシュ時間がばらつくなどの不具合が生じるために、上記試験で良品とされたチップ領域１Ａが不良になってしまう場合がある。従って、欠陥救済を行った以後の工程では、ウエハ１の処理温度に上限を設け、この上限温度を超える高温での熱処理を行わないようにする。この上限温度は、メモリセルの構造やデザインルールなどによって異なるので一概には規定できないが、本実施の形態１のＤＲＡＭの場合は、例えば２６０℃である。
【００５３】
次に、図１５および図１６に示すように、表面保護膜３の上部に回転塗布法で膜厚３５μｍ程度の感光性ポリイミド樹脂膜５を形成し、例えば９２℃、３００秒のプリベークを行う。表面保護膜３の上部に感光性ポリイミド樹脂膜５を形成することにより、ヒューズ開孔部１１の内部に感光性ポリイミド樹脂膜５が充填される。
【００５４】
次に、ボンディングパッドＢＰの上部以外の領域の感光性ポリイミド樹脂膜５を露光、およびベーク（例えば１１２℃で６０秒程度）して半硬化させた後、図１７に示すように、感光性ポリイミド樹脂膜５の非露光（未硬化）部分を現像処理によって除去することにより、ボンディングパッドＢＰの上部に開孔６Ａを形成する。
【００５５】
次に、例えば２５０℃で２〜３時間程度のベーク処理を行ない、半硬化の感光性ポリイミド樹脂膜５を完全硬化させることによって、その膜厚を１５μｍ程度とした後、図１８および図１９に示すように、感光性ポリイミド樹脂膜５の上部に低弾性ポリアミドイミド樹脂からなるエラストマー層１０を堆積する。図示したように、エラストマー層１０は、チップ領域１Ａの中央部、すなわちボンディングパッドＢＰが配置された領域を除いた領域に堆積する。
【００５６】
上記エラストマー層１０は印刷法を用いて塗布し、その後、例えば２５０℃のベーク処理を行って膜厚を７５μｍ程度にする。前述したように、欠陥救済を行った以後の工程では、メモリセルのリフレッシュ時間のばらつきを防ぐため、２６０℃を超える高温の熱処理は避ける必要がある。従って、感光性ポリイミド樹脂膜５を硬化させるためのベーク処理およびエラストマー層１０を硬化させるためのベーク処理は、いずれも２６０℃を超えない温度で行う。
【００５７】
次に、図２０に示すように、ボンディングパッドＢＰの表面を含むエラストマー層１０の上部にメッキシード層７を形成する。メッキシード層７は、例えばスパッタリング法で堆積した膜厚５０ｎｍ〜１５０ｎｍ程度のＣｒ（クロム）膜および膜厚０．１μｍ〜０．７μｍ程度のＣｕ（銅）膜で構成する。
【００５８】
次に、図２１に示すように、再配線形成領域を除く領域のメッキシード層７をフォトレジスト膜８７で覆った後、電解メッキ法を用いてメッキシード層７の表面にメタル膜９を成長させる。メタル膜９は、例えば膜厚３μｍ〜１５μｍ程度のＣｕ膜と膜厚２μｍ〜５μｍ程度のＮｉ（ニッケル）膜とで構成する。
【００５９】
次に、フォトレジスト膜８７を除去した後、このフォトレジスト膜８７で覆われていた領域のメッキシード層７をウェットエッチングで除去することにより、図２２、図２３および図２４に示すように、メタル膜９によって構成される再配線２とバンプランド２Ａとを形成する。なお、メッキシード層７をウェットエッチングで除去する際には、メタル膜９の表面も同時にエッチングされるが、メタル膜９の膜厚はメッキシード層７の膜厚に比べて遙かに厚いので支障はない。再配線２とバンプランド２Ａは、エラストマー層１０の上部にスパッタリング法で堆積したメタル膜をパターニングして形成することもできるが、本実施の形態１のように、電解メッキ法を用いた場合には、スパッタリング法を用いる場合よりも再配線２の厚膜化、微細化が容易になる。
【００６０】
このように、本実施の形態では、ヒューズＦにレーザビームＬＢを照射して欠陥救済を行った後、ヒューズ開孔部１１の内部に感光性ポリイミド樹脂膜５を充填し、その後、エラストマー層１０の上部に再配線２とバンプランド２Ａとを形成する。従って、このプロセスによれば、ヒューズ開孔部１１の上部にも再配線２やバンプランド２Ａを配置することが可能となる。
【００６１】
次に、図２５に示すように、再配線２の上部に感光性ポリイミド樹脂膜からなる最上層保護膜１２を堆積する。感光性ポリイミド樹脂膜は、完全硬化後の膜厚が５μｍ〜２５μｍ程度となるような膜厚で回転塗布した後、例えば９２℃で３００秒のプリベークを行う。最上層保護膜１２は、感光性ポリイミド樹脂の外、ソルダレジストなどで構成することもできる。
【００６２】
次に、図２６および図２７に示すように、バンプランド２Ａの上部を覆う最上層保護膜１２を除去することによって、バンプランド２Ａの表面を露出させる。バンプランド２Ａの上部の最上層保護膜１２を除去するには、バンプランド２Ａの上部以外の領域の最上層保護膜１２を露光し、例えば１１２℃で６０秒程度のベーク処理を行って膜を半硬化させた後、未露光部（バンプランド２Ａの上部）の最上層保護膜１２を現像する。
【００６３】
次に、例えば２５０℃で２〜３時間程度のベーク処理を行って最上層保護膜１２を完全硬化させる。前述したように、欠陥救済を行った以後の工程では、メモリセルのリフレッシュ時間のばらつきを防ぐため、２６０℃を超える高温の熱処理は避ける必要がある。従って、最上層保護膜１２を完全硬化させるためのベーク処理は、２６０℃を超えない温度で行う。
【００６４】
次に、図２８に示すように、バンプランド２Ａの表面に無電解メッキ法を用いて膜厚２０ｎｍ〜１００ｎｍ程度のＡｕメッキ層１３を形成した後、図２９に示すように、バンプランド２Ａ上に半田バンプ１４を接続する。なお、バンプランド２Ａ上に半田バンプ１４を形成する工程に先立ってウエハ１の裏面を研削し、ウエハ１の厚さを薄くしてもよい。
【００６５】
バンプランド２Ａ上に半田バンプ１４を形成するには、例えば図３０に示すように、バンプランド２Ａの配置に対応する開孔３０が形成された半田印刷マスク３１をウエハ１上に位置合わせして重ね、スキージ３２によってバンプランド２Ａの表面に半田ペースト１４Ａを印刷する。
【００６６】
印刷直後の半田ペースト１４Ａは、図３１に示すように、バンプランド２Ａよりも広い領域にほぼ平坦に印刷される。なお、ヒューズ開孔部１１の内部にはエラストマー層１０が充填されているので、半田ペースト１４Ａがヒューズ開孔部１１の上部に印刷された場合でも、ヒューズ開孔部１１の内部に侵入してヒューズＦを短絡させる虞れはない。
【００６７】
次に、ウエハ１を２４０℃程度の温度で加熱し、半田ペースト１４Ａをリフローさせることにより、バンプランド２Ａ上に前記図３１に示すような球状の半田バンプ１４が形成される。半田バンプ１４は、例えば９８．５％のＳｎ（錫）、１％のＡｇ（銀）および０．５％のＣｕからなるＰｂ（鉛）フリー半田（溶融温度＝２２０℃〜２３０℃）で構成され、その直径は、１２５μｍ〜４５０μｍ程度である。半田バンプ１４は、上記した印刷法に代えてメッキ法で形成することもできる。また、あらかじめ球状に成形した半田ボールをバンプランド２Ａ上に供給し、その後、ウエハ１を加熱して半田ボールをリフローすることによって形成することもできる。
【００６８】
その後、ウエハ１をバーンイン検査に付して各チップ領域１Ａの最終検査を行った後、図３２に示すように、ダイシングブレード４０を使ってウエハ１の各チップ領域１Ａを個片のチップ１Ｂに切断、分離することにより、前記図１〜図４に示したＷＬ−ＣＳＰが完成する。このようにして得られたＷＬ−ＣＳＰは、さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。
【００６９】
図３３は、ＤＲＡＭが形成された本実施形態１のＷＬ−ＣＳＰと、例えばマイコンが形成された他のチップ（ＷＬ−ＣＳＰ２）とをパッケージ基板１５の主面上にフェイスダウン・ボンディングしたＢＧＡ(Ball Grid Array)である。２個のチップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）は、それらの主面に形成された複数個の半田バンプ１４のそれぞれを、パッケージ基板１５の主面の対応する電極パッド１６に接続するフリップチップ方式によって実装されている。チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）の裏面（上面）には、金属製の保護プレート１９が接着剤２３によって貼り付けられている。パッケージ基板１５は、ガラスエポキシ樹脂、ＢＴ(Bis-maleimide Triazine)樹脂などからなる基板にＣｕ配線を形成した汎用のプリント配線基板で構成されており、その裏面（下面）の電極パッド１６には、ＢＧＡの外部接続端子を構成する複数個の半田バンプ１７が接続されている。半田バンプ１７は、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）の主面に接続された半田バンプ１４よりも溶融温度が低い半田材料、例えばＳｎ−Ｐｂ共晶合金（溶融温度＝１８３℃）で構成されている。
【００７０】
本実施の形態１のＷＬ−ＣＳＰは、最上層配線４と再配線２との間に低弾性樹脂からなるエラストマー層１０が形成されているので、ＷＬ−ＣＳＰをパッケージ基板１５に実装する時の熱応力や、実装後の実使用時に発生する熱応力をエラストマー層１０によって有効に緩和することができる。これにより、ＷＬ−ＣＳＰとパッケージ基板１５との接続部（半田バンプ１４）に加わる応力が緩和され、半田バンプ１４の接続寿命が向上する。
【００７１】
また、上記エラストマー層１０のような応力緩和層を持たないＷＬ−ＣＳＰの場合は、ＷＬ−ＣＳＰとパッケージ基板１５との間に応力緩和用の封止樹脂（アンダーフィル樹脂）を充填する工程が必要となるが、本実施の形態１のＷＬ−ＣＳＰは、この封止樹脂の充填工程を省略することができる。これにより、ＷＬ−ＣＳＰをパッケージ基板１５に実装する工程が簡略化されると共に、パッケージ基板１５に実装されたＷＬ−ＣＳＰのリペアも容易に行える。
【００７２】
本実施の形態１のＷＬ−ＣＳＰによれば、ヒューズ開孔部１１の上部にも再配線２を配置することが可能となるので、再配線２をレイアウトする際の自由度が向上する。
【００７３】
また、欠陥救済を行った以後の工程で２６０℃を超える高温の熱処理を行わないことにより、メモリセルのリフレッシュ時間のばらつきを防ぐことができるので、信頼性の高いＷＬ−ＣＳＰを実現することができる。
【００７４】
また、欠陥救済を行った以後の工程でヒューズ開孔部１１の内部に感光性ポリイミド樹脂膜５を充填するので、ヒューズ開孔部１１を通じてチップ１Ｂの内部に水分などが侵入することがない。これにより、配線の腐食を防止することができるので、信頼性の高いＷＬ−ＣＳＰを実現することができる。
【００７５】
（実施の形態２）
本実施の形態２のＷＬ−ＣＳＰの製造方法を図３４〜図４３を用いて工程順に説明する。図３４は、この製造方法のフロー図である。
【００７６】
まず、図３５に示すように、ウエハ１の各チップ領域１Ａにメモリセル、ヒューズＦ、第１Ａｌ配線８０および最上層配線４Ａ、４Ｂ、４Ｃを形成する。前記実施の形態１では、多結晶シリコン膜でヒューズＦを構成したが、本実施の形態では、Ａｌ合金膜で構成し、第１Ａｌ配線８０を形成する工程で同時に形成する。その他の構成は、前記実施の形態１と同じである。
【００７７】
次に、図３６および図３７に示すように、プラズマＣＶＤ法を用いて最上層配線４、４Ａ〜４Ｃの上部に窒化シリコン膜からなる表面保護膜（無機パッシベーション膜）３を堆積した後、フォトレジスト膜８８をマスクにして最上層配線４の上部の表面保護膜３をドライエッチングすることによって、ボンディングパッドＢＰを形成する。またこのとき、ヒューズＦの上部の表面保護膜３をドライエッチングすることによって、ヒューズ開孔部１１を形成する。
【００７８】
次に、フォトレジスト膜８８を除去した後、ボンディングパッドＢＰにプローブ（図示せず）を当てて各チップ領域１Ａの良、不良を判別する試験（ウエハ検査およびプローブ検査）を行う。そして、このプローブ検査によって欠陥のあるメモリセルが見出された場合には、図３８に示すように、ヒューズ開孔部１１を通じて所定のヒューズＦにレーザビームＬＢを照射し、ヒューズＦを溶断することによって欠陥救済を行う。
【００７９】
次に、図３９に示すように、前記実施の形態と同様の方法で表面保護膜３の上部に感光性ポリイミド樹脂膜５を形成し、次いでボンディングパッドＢＰの上部に開孔６Ａを形成した後、２５０℃で２〜３時間程度のベーク処理を行って感光性ポリイミド樹脂膜５を完全硬化させる。前記実施の形態１と同様、欠陥救済を行った以後の工程では、メモリセルのリフレッシュ時間のばらつきを防ぐため、感光性ポリイミド樹脂膜５を完全硬化させるためのベーク処理は、２６０℃を超えない温度で行う。
【００８０】
次に、図４０に示すように、開孔６Ａの底部に露出したボンディングパッドＢＰの表面を含む感光性ポリイミド樹脂膜５の上部にメッキシード層７を形成した後、図４１に示すように、メッキシード層７の表面にメタル膜９を成長させ、続いて不要なメッキシード層７をウェットエッチングで除去することにより、メタル膜９によって構成される再配線２とバンプランド２Ａとを形成する。メッキシード層７およびメタル膜９は、前記実施の形態１と同じ方法で形成する。
【００８１】
次に、図４２に示すように、再配線２の上部に感光性ポリイミド樹脂膜からなる最上層保護膜１２を堆積した後、バンプランド２Ａの上部を覆う最上層保護膜１２を除去することによって、バンプランド２Ａの表面を露出させる。最上層保護膜１２の除去は、前記実施の形態１と同じ方法で行う。次に、例えば２５０℃で２〜３時間程度のベーク処理を行って最上層保護膜１２を完全硬化させる。前述したように、このベーク処理は、２６０℃を超えない温度で行う。
【００８２】
次に、図４３に示すように、バンプランド２Ａの表面にＡｕメッキ層１３を形成した後、バンプランド２Ａ上に半田バンプ１４を接続する。Ａｕメッキ層１３および半田バンプ１４は、前記実施の形態１と同じ方法で形成する。その後、ウエハ１をバーンイン検査に付して各チップ領域１Ａの最終検査を行い、さらにウエハ１の各チップ領域１Ａを個片のチップ１Ｂに切断、分離することにより、ＷＬ−ＣＳＰが完成する。このようにして得られたＷＬ−ＣＳＰは、さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。
【００８３】
図４４は、ＤＲＡＭが形成された本実施の形態２のＷＬ−ＣＳＰと、例えばマイコンが形成された他のチップ（ＷＬ−ＣＳＰ２）とをパッケージ基板１５の主面上にフェイスダウン・ボンディングしたＢＧＡである。前記実施の形態１のＢＧＡ（図３３参照）との相違は、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）とパッケージ基板１５との隙間にアンダーフィル樹脂１８を充填したことにある。アンダーフィル樹脂１８は、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）とパッケージ基板１５との熱膨張係数差に起因して、両者の接続部である半田バンプ１４に加わる応力を緩和する機能と、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）の主面に水分などが浸入するのを防ぐ機能とを兼ねている。アンダーフィル樹脂１８は、例えばシリコンフィラーを添加したエポキシ樹脂からなる。
【００８４】
本実施の形態２のＷＬ−ＣＳＰによれば、ヒューズ開孔部１１の上部にも再配線２を配置することが可能となるので、再配線２をレイアウトする際の自由度が向上する。
【００８５】
また、欠陥救済を行った以後の工程で２６０℃を超える高温の熱処理を行わないことにより、メモリセルのリフレッシュ時間のばらつきを防ぐことができるので、信頼性の高いＷＬ−ＣＳＰを実現することができる。
【００８６】
また、欠陥救済を行った以後の工程でヒューズ開孔部１１の内部に感光性ポリイミド樹脂膜５を充填するので、ヒューズ開孔部１１を通じてチップ１Ｂの内部に水分などが侵入することがない。これにより、配線の腐食を防止することができるので、信頼性の高いＷＬ−ＣＳＰを実現することができる。
【００８７】
（実施の形態３）
図４５は、本実施の形態３のＷＬ−ＣＳＰに形成されたボンディングパッドＢＰおよびヒューズ開孔部１１のレイアウトを示している。図４６は、このＷＬ−ＣＳＰ（チップ１Ｂ）の要部拡大平面図、図４７は、要部断面図である。
【００８８】
チップ１Ｂの主面の中央部には、複数のボンディングパッドＢＰがチップ１Ｂの長辺方向に沿って２列に配置されている。ヒューズ開孔部１１は、それらの一部がボンディングパッドＢＰと平行して２列に配置され、他の一部がメモリアレイ（ＭＡＲＹ）間の周辺回路部ＰＣに配置されている。図示はしないが、ヒューズＦは、ヒューズ開孔部１１の下層に配置され、例えば前記実施の形態２と同じくＡｌ合金膜で構成され、第１Ａｌ配線８０を形成する工程で同時に形成される。
【００８９】
本実施の形態３のＷＬ−ＣＳＰによれば、ヒューズ開孔部１１の上部にも再配線２やバンプランド２Ａを配置することが可能となるので、再配線２やバンプランド２Ａをレイアウトする際の自由度が向上する。
【００９０】
（実施の形態４）
本実施の形態４のＷＬ−ＣＳＰの製造方法を図４８〜図５６を用いて工程順に説明する。図４８は、この製造方法のフロー図である。
【００９１】
まず、図４９に示すように、プラズマＣＶＤ法を用いて最上層配線４Ａ〜４Ｃの上部に窒化シリコン膜からなる表面保護膜（無機パッシベーション膜）３を堆積し、その後、前記表面保護膜３およびその下層の酸化シリコン膜８５、７９に開孔１１Ａを形成する。
【００９２】
次に、図５０および図５１に示すように、表面保護膜３の上部に回転塗布法で感光性ポリイミド樹脂膜５を堆積し、例えば９２℃、３００秒のプリベークを行った後、感光性ポリイミド樹脂膜５を露光、およびベーク（例えば１１２℃で６０秒程度）して半硬化させ、さらに非露光（未硬化）部分を現像処理で除去することによって、ボンディングパッド形成領域に開孔６Ｂを形成し、ヒューズ領域に開孔１１Ｂを形成する。この開孔１１Ｂは、先に形成した開孔１１Ａの上部に、開孔１１Ａと連続するように形成する。これにより、ヒューズＦの上部にヒューズ開孔部１１が形成される。
【００９３】
次に、例えば３５０℃で１時間程度のベーク処理を行なうことによって、半硬化の感光性ポリイミド樹脂膜５を完全硬化させる。このベーク処理は、欠陥救済前に行うので、ベーク温度を高温（３５０℃）に設定することができ、従って、短時間で膜を完全硬化させることができる。
【００９４】
次に、ボンディングパッドＢＰにプローブ（図示せず）を当てて各チップ領域１Ａの良、不良を判別する試験（ウエハ検査およびプローブ検査）を行う。そして、このプローブ検査によって欠陥のあるメモリセルが見出された場合には、図５２に示すように、ヒューズ開孔部１１を通じて所定のヒューズＦにレーザビームＬＢを照射し、ヒューズＦを溶断することによって欠陥救済を行う。
【００９５】
次に、図５３に示すように、印刷法を用いて感光性ポリイミド樹脂膜５の上部に低弾性ポリアミドイミド樹脂からなるエラストマー層１０を塗布した後、２６０℃を超えない温度でベーク処理を行って膜を硬化させる。感光性ポリイミド樹脂膜５の上部にエラストマー層１０を形成することにより、ヒューズ開孔部１１の内部にエラストマー層１０が充填される。
【００９６】
次に、図５４に示すように、エラストマー層１０の上部に前記実施の形態１と同様の方法でメッキシード層７、再配線２およびバンプランド２Ａとを形成する。再配線２およびバンプランド２Ａは、エラストマー層１０の上部にＣｕ膜とＮｉ膜とを堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成してもよい。
【００９７】
次に、図５５に示すように、再配線２の上部に前記実施の形態１と同様の方法で感光性ポリイミド樹脂膜からなる最上層保護膜１２を堆積し、続いてバンプランド２Ａの上部を覆う最上層保護膜１２を除去することによって、バンプランド２Ａの表面を露出させる。
【００９８】
次に、例えば２５０℃で２〜３時間程度のベーク処理を行って最上層保護膜１２を完全硬化させる。前述したように、最上層保護膜１２を完全硬化させるためのベーク処理は、２６０℃を超えない温度で行う。
【００９９】
次に、図５６に示すように、バンプランド２Ａの表面にＡｕメッキ層１３を形成した後、バンプランド２Ａ上に半田バンプ１４を接続する。その後、ウエハ１をバーンイン検査に付して各チップ領域１Ａの最終検査を行った後、各チップ領域１Ａを個片のチップ１Ｂに切断、分離することにより、本実施の形態４のＷＬ−ＣＳＰが完成する。
【０１００】
本実施の形態４のＷＬ−ＣＳＰは、欠陥救済前に感光性ポリイミド樹脂膜５を完全硬化させるので、ベーク温度を高温（３５０℃）に設定することができ、従って、短時間で膜を完全硬化させることができる。また、欠陥救済後のベーク処理工程が少なくなるので、メモリセルのリフレッシュ時間のばらつきをより確実に防ぐことができ、信頼性の高いＷＬ−ＣＳＰを実現することができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
例えば、再配線は、メッキ法以外にも、スパッタリング法やＣＶＤ法などで形成することができる。再配線材料は、Ｃｕ、Ｎｉ以外の金属で構成することもできる。
【０１０３】
また、ＤＲＡＭ以外にも、ＳＲＡＭやフラッシュメモリなどを混載したＷＬ−ＣＳＰに広く適用することができる。例えば、フラッシュメモリの製造工程では、リテンション不良と呼ばれる書き込みデータの消失を検出するために、メモリセルにデータを書き込んだ後、２００℃以上の高温雰囲気中に数時間放置し、その後、データを読み出す試験（リテンションベーク）が行われる。従って、ＤＲＡＭ（またはＳＲＡＭ）とフラッシュメモリとを混載したＷＬ−ＣＳＰの場合、欠陥救済を行った以後の工程で感光性ポリイミド樹脂膜を２５０℃でベーク処理する際、フラッシュメモリのリテンションベークを同時に行うことにより、工程を短縮することが可能となる。
【０１０４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０５】
欠陥救済を行った以後の工程でヒューズ開孔部の内部に絶縁膜を充填することにより、ヒューズ開孔部の上部にも再配線やバンプランドを配置することが可能となり、再配線やバンプランドのレイアウトの自由度が高いＷＬ−ＣＳＰを実現することができる。また、ヒューズ開孔部内に再配線用のメタル膜が入り込まないので、エッチング液によるヒューズの腐食を確実に防止することができる。
【０１０６】
また、欠陥救済を行った以後の工程で高温の熱処理を行わないことにより、メモリセルのリフレッシュ時間のばらつきを防ぐことができるので、信頼性の高いＷＬ−ＣＳＰを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の外観を示す斜視図である。
【図２】本発明の一実施の形態である半導体集積回路装置の再配線およびボンディングパッドのレイアウトを示す斜視図である。
【図３】図１の要部拡大平面図である。
【図４】図１の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示すフロー図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示すウエハの平面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図２０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図２８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図３０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す斜視図である。
【図３１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す斜視図である。
【図３３】本発明の一実施の形態である半導体集積回路装置を用いたＢＧＡの断面図である。
【図３４】本発明の他の実施の形態である半導体集積回路装置の製造工程を示すフロー図である。
【図３５】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図３６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図３７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図３８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図３９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図４０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図４１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図４２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図４３】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図４４】本発明の他の実施の形態である半導体集積回路装置を用いたＢＧＡの断面図である。
【図４５】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図４６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部平面図である。
【図４７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図４８】本発明の他の実施の形態である半導体集積回路装置の製造工程を示すフロー図である。
【図４９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５３】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５４】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５５】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図５６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【符号の説明】
１  半導体ウエハ
１Ａ  チップ領域
１Ｂ  半導体チップ
２  再配線
２Ａ  バンプランド
３  表面保護膜（無機パッシベーション膜）
４、４Ａ〜４Ｃ  最上層配線
５  感光性ポリイミド樹脂膜（有機パッシベーション膜）
６Ａ、６Ｂ  感光性ポリイミド樹脂膜の開孔
７  メッキシード層
８  フォトレジスト膜
９  メタル膜
１０  エラストマー層
１１  ヒューズ開孔部
１１Ｂ  開孔
１２  最上層保護膜
１３  Ａｕメッキ層
１４  半田バンプ
１４Ａ  半田ペースト
１５  パッケージ基板
１６  電極パッド
１７  半田バンプ
１８  アンダーフィル樹脂
１９  保護プレート
２３  接着剤
３０  開孔
３１  半田印刷マスク
３２  スキージ
４０  ダイシングブレード
６２  素子分離溝
６３  ｐ型ウエル
６４  ゲート絶縁膜
６５  ゲート電極
６６  ｎ型半導体領域（ソース、ドレイン）
６７、６８  コンタクトホール
６９  プラグ
７０  酸化シリコン膜
７１  溝
７２  下部電極
７３  高誘電体膜
７４  上部電極
７５、７６  酸化シリコン膜
７７  スルーホール
７８  プラグ
７９  酸化シリコン膜
８０〜８２  第１Ａｌ配線
８３  スルーホール
８４  プラグ
８５  酸化シリコン膜
８６〜８９  フォトレジスト膜
ＢＬ  ビット線
ＢＰ  ボンディングパッド
Ｃ  情報蓄積用容量素子
Ｆ  ヒューズ
ＭＡＲＹ  メモリアレイ
ＰＣ  周辺回路部
Ｑｔ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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