(57)【特許請求の範囲】
【請求項１】
裏面にドレイン電極が導電接合されたｐ型又はｎ型である第１導電型の半導体基体と，該半導体基体の表面にゲート絶縁膜を介して配設された主ゲート電極と，上記ゲート絶縁膜を介して上記主ゲート電極の少なくとも一部と対峙するように上記半導体基体の上記表面に形成され，上記第１導電型とは異なる導電型である第２導電型のチャネル領域と，該チャネル領域の中に形成された上記第１導電型のソース領域と，該ソース領域に導電接合された主ソース電極とを備え，上記主ゲート電極に印加する電圧に応じて，上記主ソース電極と上記ドレイン電極との間の電流を制御するＭＯＳ型電界効果トランジスタセルよりなる主単位セルと，
該主単位セルとドレイン電極を共通とし，上記主ゲート電極と接触しない位置であって上記半導体基体の表面にゲート絶縁膜を介して配設された検出用ゲート電極と，上記ゲート絶縁膜を介して上記検出用ゲート電極の少なくとも一部と対峙するように上記半導体基体の上記表面に形成された上記第２導電型のチャネル領域と，該チャネル領域の中に形成された上記第１導電型のソース領域と，該ソース領域に導電接合された検出用ソース電極とを備え，該検出用ソース電極と上記ドレイン電極との間の電流値を検出するためのＭＯＳ型電界効果トランジスタセルよりなる検出用単位セルとを有しており，
上記主ゲート電極と上記検出用ゲート電極とは共通のゲート端子に接続されており，
上記半導体基体の上記表面近傍であって，上記主単位セルと上記検出用単位セルとの間には，上記第２導電型のバリア層が形成されており，かつ，該バリア層は上記検出用ソース電極と導電接続されていることを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項２】
請求項１において，上記バリア層は，上記ゲート絶縁膜を介して，上記検出用ゲート電極の少なくとも一部と対峙していることを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項３】
請求項１又は２において，上記検出用ソース電極は，上記半導体基体上に形成してあると共に外部配線を接続するためのセンスパッド部を有しており，該センスパッド部に対峙する領域の少なくとも一部を含むように，上記バリア層が形成されていることを特徴とするＭＯＳ型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は，電流検出機能を備えたＭＯＳ型電界効果トランジスタに関する。
【０００２】
【従来技術】
一般に，大電力スイッチングや大電力増幅などに用いられるようなパワートランジスタにおいて，定格値以上の過電流が流れると，接続されている負荷やトランジスタ自体が破壊する危険性がある。そこで，このような事態を未然に防止するため，上記パワートランジスタに電流検出機能を付加する場合がある。単一ゲート・マルチソース構造の電流検出機能付ＭＯＳ型電界効果トランジスタ（以下，単にＭＯＳ型ＦＥＴという）等が知られている。
【０００３】
図９に示すごとく，電流検出機能付ＭＯＳ型ＦＥＴ９１には，ＭＯＳ型トランジスタセルとして，負荷電流にほぼ等しい主電流Ｉoを流す１個以上の主単位セル９１０と，電流検出用の１個以上の検出用単位セル９２０とが配置されている。そして，各主単位セル９１０及び各検出用単位セル９２０は，単一のゲート端子９１３及びドレイン端子９１２にそれぞれ電気的に接続されている。
【０００４】
ここで，上記主単位セル９１０及び上記検出用セル９２０は，同様の電気的特性を有するように形成するのが一般的である。
また，ソースについては，主単位セル９１０と検出用単位セル９２０とで，その接続が異なる。各主単位セル９１０のソースは，主ソース端子９１１に並列に接続されており，各検出用単位セル９２０のソースは，検出用ソース端子９２１に並列に接続されている。
【０００５】
ここで，上記ＭＯＳ型ＦＥＴ９１による電流検出方法について，簡単に説明する。上記主単位セル９１０と上記検出用単位セル９２０とのセル数の比がｍ／ｎであるとすると，主ソース端子９１１を流れる主電流Ｉoと，検出用ソース端子９２１を流れる検出電流Ｉeとの比は，理論的には，上記セル数比ｍ／ｎに一致することとなる。
【０００６】
したがって，検出用ソース端子９２１を流れる検出電流Ｉeを測定することにより，主電流Ｉoが検出できることとなる。
具体的には，検出用ソース端子９２１と主ソース端子９１１とを，抵抗値Ｒeである検出抵抗９３０により接続する。そして，該検出抵抗９３０の両端に生じる電位差Ｖeから導出される電流Ｉeに基づいて，主電流Ｉoが検出される。
【０００７】
しかしながら，実際には，半導体基体内部において，主単位セル９１０のソースと，検出用単位セル９２０のソースとの間で電流リークを生じるため，電流Ｉeを精度良く計測することができないという問題がある。このような問題に対して，主単位セルと検出用単位セルとの間には，上記半導体基体の導電型とは異なる導電型のストッパ層を形成してなるＭＯＳ型電界効果トランジスタ（特許第２８７６６９４号公報）が提案されている。
【０００８】
上記ＭＯＳ型電界効果トランジスタにおいては，上記のごとく，ストッパ層を配設することにより，主単位セルのソースと，検出用単位セルのソースとの間の内部抵抗が大きく設定される。そうすると，半導体基体内部での電流のリークが抑制されて，検出用単位セルのソースを流れる電流のうち，ほとんど全てが検出抵抗９３０に流れることとなる。そのため，該検出抵抗９３０を流れる検出電流Ｉeに基づいて，主電流Ｉoは，精度良く検出されることとなる。
【０００９】
【解決しようとする課題】
しかしながら，提案された上記ＭＯＳ型電界効果トランジスタにおいては，次のような問題が残されている。すなわち，検出用単位セルは，ＭＯＳ型電界効果トランジスタの電気的効率の低下を招くので，主単位セルに比べて少数に設定してあるのが一般的である。そのため，検出用ソース端子につながるトランジスタ容量は小さくなる傾向にある。
【００１０】
回路基板等に実装される前の上記ＭＯＳ型電界効果トランジスタにおいて，主ソース端子と検出用ソース端子との間に検出抵抗が接続されてないとき，上記トランジスタ容量が小さいことが，特に問題となる。この場合には，検出用ソース端子等に発生した静電気等により，上記検出用単位セルが破壊する危険性がある。
検出用単位セルのセル面積を拡大したり，セル数を増やせば，上記トランジスタ容量を大きくすることができるが，ＭＯＳ型電界効果トランジスタの大型化を誘発する。また，サイズを維持しながら，検出用単位セルのセル数を増やしていくと，主単位セル等他の領域を圧迫することとなり，ＭＯＳ型電界効果トランジスタの電気的効率の低下を招来するおそれがある。
【００１１】
本発明は，かかる従来の問題点に鑑みてなされたもので，大型化及び電気的効率の低下等を回避しながら，検出用単位セルのトランジスタ容量が大きく，サージ耐量が高い電流検出機能付きＭＯＳ型電界効果トランジスタを提供しようとするものである。
【００１２】
【課題の解決手段】
第１の発明は，裏面にドレイン電極が導電接合されたｐ型又はｎ型である第１導電型の半導体基体と，該半導体基体の表面にゲート絶縁膜を介して配設された主ゲート電極と，上記ゲート絶縁膜を介して上記主ゲート電極の少なくとも一部と対峙するように上記半導体基体の上記表面に形成され，上記第１導電型とは異なる導電型である第２導電型のチャネル領域と，該チャネル領域の中に形成された上記第１導電型のソース領域と，該ソース領域に導電接合された主ソース電極とを備え，上記主ゲート電極に印加する電圧に応じて，上記主ソース電極と上記ドレイン電極との間の電流を制御するＭＯＳ型電界効果トランジスタセルよりなる主単位セルと，
該主単位セルとドレイン電極を共通とし，上記主ゲート電極と接触しない位置であって上記半導体基体の表面にゲート絶縁膜を介して配設された検出用ゲート電極と，上記ゲート絶縁膜を介して上記検出用ゲート電極の少なくとも一部と対峙するように上記半導体基体の上記表面に形成された上記第２導電型のチャネル領域と，該チャネル領域の中に形成された上記第１導電型のソース領域と，該ソース領域に導電接合された検出用ソース電極とを備え，該検出用ソース電極と上記ドレイン電極との間の電流値を検出するためのＭＯＳ型電界効果トランジスタセルよりなる検出用単位セルとを有しており，
上記主ゲート電極と上記検出用ゲート電極とは共通のゲート端子に接続されており，
上記半導体基体の上記表面近傍であって，上記主単位セルと上記検出用単位セルとの間には，上記第２導電型のバリア層が形成されており，かつ，該バリア層は上記検出用ソース電極と導電接続されていることを特徴とするＭＯＳ型電界効果トランジスタにある（請求項１）。
【００１３】
上記本発明におけるＭＯＳ型電界効果トランジスタは，上記主単位セルと上記検出用単位セルとの間に，上記半導体基体の導電型とは異なる導電型のバリア層を有している。そして，該バリア層は，上記検出用ソース電極と電気的に接続してある。
そのため，上記バリア層と上記半導体基体との接触により，上記検出用単位セルのソース−ドレイン間に，寄生ＰＮ接合ダイオードが形成されることとなる。該寄生ＰＮ接合ダイオードは，そのＰＮ接合部の空乏層容量を有するコンデンサーとして機能し得るものである。そして，該寄生ＰＮ接合ダイオードが，コンデンサーとして作用することにより，上記検出用単位セルのトランジスタ容量が大きくなる。
【００１４】
このように，上記本発明によれば，検出用単位セルのセル面積の拡大や，セル数の増加等することなく，検出用単位セルのトランジスタ容量を大きくすることができる。それ故，ＭＯＳ型電界効果トランジスタの大型化や，電気的効率の低下等を回避しながら，検出用単位セルのサージ耐量を高めて，壊れにくいＭＯＳ型電界効果トランジスタを実現することができる。
【００１５】
【発明の実施の形態】
上記本発明における好ましい形態について説明する。
上記バリア層は，上記ゲート絶縁膜を介して，上記検出用ゲート電極の少なくとも一部と対峙していることが好ましい（請求項２）。
この場合には，上記検出用ソース電極と上記検出用ゲート電極とを，その隙間にある上記ゲート絶縁膜を介して対峙させることにより，上記検出用単位セルのゲート−ソース間に，寄生コンデンサを形成することができる。そして，該寄生コンデンサの容量により，上記検出用単位セルのトランジスタ容量が，さらに大きなものとなる。
【００１６】
また，上記検出用ソース電極は，上記半導体基体上に形成してあると共に外部配線を接続するためのセンスパッド部を有しており，該センスパッド部に対峙する領域の少なくとも一部を含むように，上記バリア層が形成されていることが好ましい（請求項３）。
【００１７】
この場合には，上記センスパッドを配置するエリアを有効に活用して，無駄なく，上記バリア層の面積を拡大することができる。そのため，上記ＭＯＳ型電界効果トランジスタの大型化や，電気的効率の低下等を回避しながら，上記検出用単位セルのトランジスタ容量を，さらに大きくすることができる。
【００１８】
また，上記センスパッドには，通常，配線用ワイヤがボンディングされる。そのため，その大きさは，上記検出用単位セルのセルサイズと比べて，非常に大きいものである。それ故，上記センスパッド下には，上記検出用単位セルのセルサイズと比べて十分に大きいバリア層を配設することができる。したがって，上記検出用単位セルのトランジスタ容量を，さらに大きくすることができる。
【００１９】
【実施例】
（実施例１）
本発明の実施例にかかる電流検出機能付きのＮチャネルＭＯＳ型電界効果トランジスタ（以下，単にＭＯＳ型ＦＥＴという）について，図１〜図８を用いて説明する。
本例のＭＯＳ型ＦＥＴ１は，図４に示すごとく，主単位セル１０と検出用単位セル２０とを有するものである。
【００２０】
上記主単位セル１０は，半導体基体１００表面にゲート絶縁膜１２１を介して配設されたゲート電極１２０に印加する電圧に応じて，主ソース電極１１０とドレイン電極１０３との間の電流を制御するＭＯＳ型電界効果トランジスタセルよりなるものである。
そして，上記検出用単位セル２０は，半導体基体１００表面にゲート絶縁膜１２１を介して配設されたゲート電極１２０に印加する電圧に応じて，検出用ソース電極２１０とドレイン電極１０３との間の電流値を検出するためのＭＯＳ型電界効果トランジスタセルよりなるものである。
【００２１】
ここで，上記主単位セル１０と上記検出用単位セル２０との間には，上記半導体基体１００の導電型とは異なる導電型からなるバリア層１５０が形成されており，かつ，該バリア層１５０は上記検出用ソース電極２１０と導電接続されている。以下，この内容について，詳しく説明する。
【００２２】
本例のＭＯＳ型ＦＥＴ１は，図１に示すごく，回路構成を有するものである。上記ＭＯＳ型ＦＥＴ１は，主電流Ｉoを流す１００００個の主単位セル１０と，検出電流Ｉeが流れる１０個の検出用単位セル２０とを有している。そして，主単位セル１０と検出用単位セル２０とは，ゲート及びドレインが単一化されている。そして，全てのＭＯＳ型トランジスタセルのゲート及びドレインは，それぞれゲート端子１３及びドレイン端子１２に，並列に接続されている。
【００２３】
一方，検出用単位セル２０のソースについては，主単位セル１０のソースから独立したものとしてある。そして，各主単位セル１０のソースは，主ソース端子１１に電気的に接続され，各検出用単位セル２０のソースは，検出用ソース端子２１に電気的に接続されている。
【００２４】
また，上記ＭＯＳ型ＦＥＴ１は，図２に示すごとく，半導体基体１００上に，主単位セル１０と検出用単位セル２０とを有していると共に，配線用ワイヤ等を接続するためワイヤボンディング用のパッドを有している。ソースパッド２は，図１に示すごとく，上記主ソース端子１１として機能するパッドである。センスパッド３は，上記検出用ソース端子２１として機能するパッドである。そして，ゲートパッド４及び図示しないドレインパッドは，それぞれ，ゲート端子１３及びドレイン端子１２として機能するパッドである。
なお，上記センスパッド３は，ワイヤを接続するスペースを確保するため，およそ５００μｍ角程度の大きなものとしてある。およそ１０μｍ角程度である各ＭＯＳ型トランジスタセルと比べて，非常に大きい。
【００２５】
上記ＭＯＳ型ＦＥＴ１においては，センスパッド３の周辺，すなわち図２の点線Ａで指示する部分に，検出用単位セル２０を配置してある。この点線Ａで囲まれた部分は，図３のごとく，拡大して表される。なお，図３においては，半導体基体１００の表面におけるバリア層１５０，検出用単位セル２０及び主単位セル１０の配置を実線で示すと共に，センスパッド３が配置される位置を破線で示してある。
【００２６】
センスパッド３の近傍に検出用単位セル２０を配置すると共に，該検出用単位セルを取り囲むように，バリア層１５０が配置されている。このようにして，主単位セル１０のソースと検出用単位セル２０のソースとの間における，半導体基体１００の内部抵抗値を，十分に大きなものとしてある。
そして，上記バリア層１５０は，センスパッド３領域を含む大きなエリアを占有し，検出用単位セルのセル面積と比較して，面積が大きいものである。
【００２７】
次に，図４に示すごとく，Ｂ−Ｂ断面の断面構造を示しながら，本例のＮチャネルＭＯＳ型ＦＥＴ１を説明する。
該ＭＯＳ型ＦＥＴ１を構成するＭＯＳ型トランジスタセルは，ｎ＋基板１０１上に，エピタキシャル成長によるｎ−エピタキシャル層１０２を積層して作製した半導体基体１００上に形成したものである。ここでは，ｎ＋型基板１０１を，主単位セル１０及び検出用単位セル２０に共通のドレインとしている。そして，ｎ＋型基板１０１の表面であって，上記ｎ−エピタキシャル層１０２が積層されていない側には，ドレイン電極１０３が導電接合されている。そして，該ドレイン電極１０３は，ドレイン端子１２として機能する。
【００２８】
上記，ｎ−エピタキシャル層１０２の表面には，イオン注入した硼素を拡散させて形成したＰ型チャネル領域１４０及びバリア層１５０が形成されている。ここで，Ｐ型チャネル領域１４０は，主単位セル１０及び検出用単位セル２０を構成するものである。このＰ型チャネル領域１４０は，図４に示すごとく，２重拡散により，深いＰ型層１４１と浅いＰ型層１４２とを組み合わせて形成したものである。
【００２９】
また，バリア層１５０は，Ｐ型からなる層であって，主単位セル１０と検出用単位セル２０との間に形成されている。該バリア層１５０は，図３，図４に示すごとく，上記センスパッド３に対峙する領域を含むように形成してある。このように，センスパッド３に覆われた領域を活用すれば，ＭＯＳ型ＦＥＴ１を構成するＭＯＳ型トランジスタセルを圧迫することなく，バリア層１５０の面積を広くすることができる。
【００３０】
そして，各Ｐ型チャネル領域１４０には，ｎ＋型ソース領域１６０を形成してある。該ｎ＋型ソース領域１６０は，フォトリソグラフィーによるシリコン酸化膜のマスクを利用して，半導体基体１００上の所定の位置にヒ素をイオン注入して形成したものである。該ｎ＋型ソース領域１６０が，主単位セル１０又は検出用単位セル２０のソースとして作用する。
【００３１】
さらに，半導体基体１００の表面，かつ，Ｐ型チャネル領域１４０の外縁付近であって，ｎ＋型ソース領域１６０とｎ−エピタキシャル層１０２とにより挟まれた領域は，ゲート酸化膜１２１を介して，ゲート電極１２０と対峙している。
該ゲート電極１２０は，ＣＶＤ法により堆積させた多結晶シリコンに，ヒ素をイオン注入して導電性を与えたものである。そして，ゲート酸化膜１２１及びゲート電極１２０は，さらにＰＳＧ（Phospho Silicate Glass）からなる絶縁膜１２２により被覆してある。
そして，すべてのゲート電極１２０は，図示しないコンタクトホールを介して，Ａｌ−Ｓｉからなる配線により，図２に示すごとく，ゲート端子１３として機能するゲートパッド４に並列に接続されている。
【００３２】
そしてさらに，図４に示すごとく，半導体基体１００の表面であって，ゲート電極１２０を被覆する絶縁膜１２２を配置していない部分に，最終的に主ソース電極１１０及び検出用ソース電極２１０となるＡｌ−Ｓｉを蒸着して，Ｐ型チャネル領域１４０内に形成したｎ＋型ソース領域１６０に電気的に接続されると共に，ゲート電極１２０とは絶縁された電極を形成する。その後，フォトリソグラフィーによりパターンニングして，主単位セル１０のｎ＋型ソース領域１６０と電気的に接続された主ソース電極１１０と，検出用単位セル２０のｎ＋型ソース領域１６０と電気的に接続された検出用ソース電極２１０とに分割する。
【００３３】
ここで，本例のＭＯＳ型ＦＥＴ１においては，上記バリア層１５０の一部が，上記ゲート電極１２０を被覆する絶縁膜１２２から露出するようにしてある。そのため，バリア層１５０の表面にも検出用ソース電極２１０となるＡｌ−Ｓｉが蒸着され，バリア層１５０は検出用ソース電極２１０と電気的に接続されることとなる。
【００３４】
このように，上記主ソース電極１１０と上記検出用ソース電極２１０とが電気的に導通した構造を得ることにより，図５に示す検出用単位セル２０のソース−ドレイン間の寄生ＰＮ接合ダイオード２１５を大きく形成することができる。また，上記センスパッド３に対峙する領域を含むように形成してあるバリア層１５０の面積は，検出用単位セル２０の面積に比べて，非常に大きいものである。
【００３５】
それ故，上記寄生ＰＮ接合ダイオード２１５のＰＮ接合部の空乏層容量は，非常に大きなものとなる。そして，該寄生ＰＮ接合ダイオード２１５が，大きな空乏層容量を有するコンデンサとして作用する。
【００３６】
また，上記主ソース電極１１０及び上記検出用ソース電極２１０は，さらに，ソース絶縁層１１９によって被覆してある。そして，主ソース電極１１０及び検出用ソース電極２１０の表面のうち，ソース絶縁層１１９に被覆されずに外部に露出する露出面が，図２に示すごとく，上記ソースパッド２及び上記センスパッド３をなしている。
【００３７】
上記ＭＯＳ型ＦＥＴ１を用いて，主電流Ｉoを検出するに当たっては，図２，図６に示すごとく，ソースパッド２とセンスパッド３とを，抵抗値Ｒeの検出抵抗３０により電気的に接続する。そして，検出抵抗３０の両端に生じる電位差Ｖeを用いて，全ての検出用単位セル２０を流れる電流の総和である電流Ｉeが，Ｖe／Ｒeとして検出されることとなる。
【００３８】
また，図４に示すごとく，検出用単位セル２０のｎ＋型ソース領域１６０と，主単位セル１０のｎ＋型ソース領域１６０との間には，バリア層１５０が配置されている。そのため，その間の半導体基体１００の内部抵抗は，検出抵抗３０の抵抗値Ｒeと比べて，非常に大きいものとなっている。
【００３９】
そのため，検出用単位セル２０のｎ＋型ソース領域１６０と，主単位セル１０のｎ＋型ソース領域１６０との間における電流リークが有効に抑制されることとなる。したがって，本例のＭＯＳ型ＦＥＴ１によれば，上記電流Ｉeを，精度良く測定することができる。
また，上記寄生ＰＮ接合ダイオード２１５には，逆バイアスが印加されることとなる。そのため，検出用ソース端子を流れる電流Ｉeが，影響を受けるおそれは少ない。
【００４０】
一方，主単位セル１０と検出用単位セル２０とは，その電気的特性が略同一であり，そのセル数比は，本例では１０００である。そこで，主単位セル１０の主ソース端子１１を流れる主電流Ｉoとして，電流Ｉeのおよそ１，０００倍に当たる電流値が検出されることとなる。
【００４１】
以上のごとく，本例によるＭＯＳ型ＦＥＴ１によれば，主単位セル１０と検出用単位セル２０との間に，Ｐ型からなるバリア層１５０を有している。そのため，半導体基体１００内部における電流リーク等が抑制され，精度良く主電流Ｉoを検出することができる。
【００４２】
さらに，上記バリア層１５０は，検出用単位セル２０の検出用ソース電極１６０と導電接続してあると共に，上記センスパッド３に対峙する領域を含む大面積のものである。したがって，検出用単位セル２０のソース−ドレイン間には，大容量の寄生ＰＮ接合ダイオード２１５が形成されることとなる。そのため，検出用単位セル２０のトランジスタ容量を，格段に大きくすることができる。それ故，本例のＭＯＳ型ＦＥＴ１は，静電気等のサージ電圧等により破壊するおそれが少ないものとなる。
【００４３】
また，本例のＭＯＳ型ＦＥＴ１においては，上記バリア層１５０を，センスパッド３に覆われた領域に配置してある。そのため，半導体基体１００上の限られたスペースを何ら犠牲にすることなく，大容量の寄生ＰＮ接合ダイオード２１５を形成することができる。その結果，大型化，電気的効率の低下等を招くことなく，ＭＯＳ型ＦＥＴ１のサージ耐量を高めることができる。
【００４４】
（実施例２）
本例は，図７に示すごとく，実施例１における検出用単位セル２０において，ソース−ドレイン間に寄生ＰＮ接合ダイオード２１５を形成したことに加えて，ソース−ゲート間に寄生コンデンサを形成させた例である。
具体的には，本例においては，実施例１におけるＭＯＳ型ＦＥＴ１を基にして，ゲート電極１２０を，半導体基体１００表面と平行な面内において，上記バリア層１５０の方向に延長してある。そして，図７に示すごとく，ゲート電極１２０の一部が，上記バリア層１５０と対峙するように配置した例である。
【００４５】
本例のＭＯＳ型ＦＥＴ１においては，ソース−ゲート間が，薄いゲート酸化膜１２１を介して絶縁されることとなる。このような状態は，図８に示すごとく，回路図によって等価的に表現することができる。すなわち，検出用単位セル２０のソース−ゲート間に，寄生コンデンサ２１６が形成されることとなる。
そして，該寄生コンデンサ２１６により，検出用単位セル２０のトランジスター容量を，さらに大きくして，サージ耐量を高めることができる。
【００４６】
このように，本例によれば，バリア層１５０とゲート電極１２０の一部とが，ゲート酸化膜１２１を介して，対峙するように配置することにより，検出用単位セル２０のトランジスタ容量をさらに大きくすることができる。したがって，ＭＯＳ型ＦＥＴの電気的な特性の低下や，大型化等を招来することなく，サージ耐量を，さらに高めることができる。
【００４７】
なお，その他の構成及び作用効果は，実施例１と同様である。
また，バリア層１５０と対峙するゲート電極１２０を，独立して配設することも考えられる。この場合には，該ゲート電極と半導体基体１００との間のすきまを大きくする等により，上記寄生コンデンサ２１６の容量を，さらに大きくすることができる可能性がある。
【図面の簡単な説明】
【図１】実施例１における，ＭＯＳ型電界効果トランジスタ内部の回路構成を示す回路図。
【図２】実施例１における，ＭＯＳ型電界効果トランジスタの集積基板を示す上面図。
【図３】実施例１における，ＭＯＳ型電界効果トランジスタを説明する図２において，点線で囲まれたＡ領域を拡大した模式図。
【図４】実施例１における，ＭＯＳ型電界効果トランジスタを説明する図３において，Ｂ−Ｂ断面の断面構造を示す断面図。
【図５】実施例１における，ＭＯＳ型電界効果トランジスタ内部の回路構成を示す回路図。
【図６】実施例１における，ＭＯＳ型電界効果トランジスタの主電流Ｉoを検出するための回路構成を示す回路図。
【図７】実施例２における，ＭＯＳ型電界効果トランジスタの断面構造を示す断面図。
【図８】実施例２における，ＭＯＳ型電界効果トランジスタ内部の回路構成を示す回路図。
【図９】従来例における，ＭＯＳ型電界効果トランジスタの主電流Ｉoを検出するための回路構成を示す回路図。
【符号の説明】
１．．．ＭＯＳ型電界効果トランジスタ，
１０．．．主単位セル，
１１．．．主ソース端子，
１００．．．半導体基体，
１２．．．ドレイン端子，
１２０．．．ゲート電極，
１２１．．．ゲート酸化膜，
１２２．．．絶縁膜，
１３．．．ゲート端子，
１４０．．．Ｐ型チャネル領域，
１５０．．．バリア層，
１６０．．．ｎ＋型ソース領域，
２０．．．検出用単位セル，
２１．．．検出用ソース端子，
【図１】
0003922038.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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