(57)【特許請求の範囲】
【請求項１】
各チャネル対応に設けられて受信信号から干渉レプリカを生成する複数の干渉キャンセル部と、
シリアル接続された複数の干渉レプリカ合成部であってその各々に少なくとも１以上の干渉キャンセル部からの干渉レプリカが入力されているものと、
該シリアル接続における最下流の干渉レプリカ合成部からの合成干渉レプリカを該受信信号から差し引く干渉除去部と
を備え、
該各干渉レプリカ合成部は、上流側の干渉レプリカ合成部からの合成干渉レプリカと該入力されている１以上の干渉キャンセラ部からの干渉レプリカとを加算合成して下流側の干渉レプリカ合成部に出力するように構成され、
該各干渉キャンセル部は、仮判定値、チャネル推定値を出力する出力部を備え、
該仮判定値と該チャネル推定値を乗じてシンボルレプリカを生成し、該シンボルレプリカと前記干渉除去部の出力を用いて復調を行う各チャネル対応に設けられた復調部に、前記仮判定値と前記チャネル推定値を出力するとともに、前記干渉レプリカの生成、前記仮判定値生成に際して行う復調により得られたパイロットシンボルに代えて既知のパイロットシンボルを挿入する挿入部を備え、該既知のパイロットシンボルが挿入された信号に基づいて前記加算合成の対象とされる前記干渉レプリカ及び前記仮判定値を生成することを特徴とする
ＣＤＭＡ方式受信機のパラレル型干渉キャンセラ。
【請求項２】
該複数の干渉レプリカ合成部は基盤毎もしくはＬＳＩ毎に設けられていて、各干渉レプリカ合成部にはその基盤もしくはＬＳＩ内に搭載された干渉キャンセラ部からの干渉レプリカが入力されるように構成されている請求項１記載のＣＤＭＡ方式受信機のパラレル型干渉キャンセラ。
【請求項３】
該干渉レプリカ合成部の干渉レプリカ入力側または該干渉キャンセラ部の受信信号入力側に、干渉レプリカ伝送における処理遅延補正を行う遅延調整部を設けた請求項１〜２のいずれかに記載のＣＤＭＡ方式受信機のパラレル型干渉キャンセラ
【請求項４】
干渉レプリカを出力する複数の干渉キャンセル部と、
出力された干渉レプリカを合成して、受信信号から合成後の干渉レプリカを除去する干渉除去部と、
該干渉除去部からの出力及びシンボルレプリカを用いて復調を行う複数の復調部を備えた受信装置において、
該干渉キャンセル部は、前記干渉レプリカの生成に際して行う復調により得られたパイロットシンボルに代えて既知のパイロットシンボルを挿入する挿入部を備え、該既知のパイロットシンボルが挿入された信号に基づいて前記合成の対象とされる前記干渉レプリカ及び仮判定値を出力するとともに、チャネル推定値を出力する出力部を備え、
該復調部は、該仮判定値と該チャネル推定値を乗じてシンボルレプリカを生成するシンボルレプリカ生成部を備え、
該シンボルレプリカ生成部で生成されたシンボルレプリカを用いて前記復調を行う、
ことを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ方式受信機のパラレル型干渉キャンセラに関するものである。
【０００２】
ワイヤレスマルチメディア通信を実現する次世代移動通信システムとして、ＤＳ−ＣＤＭＡ（直接拡散−符号分割多元接続）技術を用いたディジタルセルラ無線通信システムの開発が進められている。ＣＤＭＡ方式は、符号によりチャネルを割り当てて、複数のチャネルの通信を同時に行う方式であるが、受信波の復号にあたっては同時に通話を行っている他チャネルからの信号が干渉波となるため、結果として同時通話可能なチャネル数（チャネル容量）が制限される。このため、干渉キャンセラや適応アレーアンテナ等の干渉抑圧技術の適用が容量増加に有効である。
【０００３】
本発明は、かかる干渉キャンセラの一つであるパラレル型干渉キャンセラに関するものであり、かかるパラレル型干渉キャンセラを実現する際には、干渉レプリカの伝送に伴う配線数を削減することが必要とされている。
【０００４】
【従来の技術】
ＤＳ−ＣＤＭＡの干渉抑圧技術として、シリアル型、パラレル型干渉キャンセラが数多く発表されている。シリアル型は、遅延が大きいという問題があり、パラレル型には、干渉レプリカの伝送に数多くの配線数が必要になるという問題がある。
【０００５】
図９には、かかるパラレル型干渉キャンセラを搭載したＤＳ−ＣＤＭＡ方式の基地局受信装置の構成例が示される。この受信装置はＱＰＳＫ変調方式を用いている。アンテナ２０で受信されたＣＤＭＡ受信波は受信機２１によりベースバンド帯信号に復調され、Ａ／Ｄ変換器２２でディジタル信号化されてパスサーチ回路２３を経た後に、干渉キャンセラ２４に入力される。この干渉キャンセラ２４は内部で干渉レプリカを生成して受信信号から差し引くことで、移動局間の非同期により生じる拡散コード間の干渉（すなわち他チャネルからの干渉）を除去する。干渉除去された受信信号（残差信号）は各ユーザ（各チャネル１〜ｋ）の復調部７（１）〜７（ｋ）にそれぞれ入力されて復調データが生成される。
【０００６】
図１０にはパラレル型干渉キャンセラの基本的な構成が示される。このパラレル型干渉キャンセラ１０では、受信信号は各ユーザ（各チャネルあるいは各コード）対応の干渉キャンセル部（Interference Canceller Unit ：ＩＣＵ、あるいは干渉レプリカ生成部ともいう）１（１）〜１（ｋ）にそれぞれ入力されるとともに、遅延部２を経て干渉除去部（減算器）５に入力される。各干渉キャンセル部１（１）〜１（ｋ）では、受信信号中のパイロットシンボルを用いて各チャネルのパス（伝搬路）のチャネル推定（伝送路における位相回転と振幅変動の推定）を行い、推定されたチャネル推定値（位相と振幅を表す複素値）の複素共役値を、受信信号を逆拡散した逆拡散信号に乗じることで、受信信号から伝送路の影響を取り除き、その除去後の受信信号についてデータシンボルの復調（仮判定）を行い、得られた仮判定値（仮判定シンボル）に上記のチャネル推定値を再び乗じてシンボルレプリカを生成するとともに、このシンボルレプリカを再び再拡散することで干渉レプリカを生成するものである。
【０００７】
全ての干渉キャンセル部１（１）〜１（ｋ）はパラレルに接続されており、それぞれの干渉キャンセル部１（１）〜１（ｋ）で生成された干渉レプリカは合成部（加算器）３にそれぞれ導かれて一つに加算合成され、高周波成分除去用のＦＩＲフィルタ４で帯域制限を加えた後に、干渉除去部５に入力され、その加算合成出力が遅延部２を経た元の受信信号から差し引かれて干渉除去が行われる。この従来例の干渉キャンセラのステージ数は１ステージであり、最小の処理遅延で干渉除去が行われている。干渉除去された受信信号（残差信号）は復調部７（１）〜７（ｋ）に入力される。
【０００８】
各干渉キャンセル部１（１）〜１（ｋ）からは、干渉レプリカと同時に、各パス（各ユーザ）毎にシンボルレートの復調信号（シンボルレプリカ）が出力され、それぞれ各ユーザに対応する復調部７（１）〜７（ｋ）に伝送される。各復調部７（１）〜７（ｋ）はこれらのシンボルレプリカと干渉除去された受信信号とに基づいて自チャネルのデータシンボルの復調データを生成する。
【０００９】
図１１は上記の干渉キャンセル部１の構成例を示すものである。この干渉キャンセル部は３フィンガ／１ブランチで受信信号のＲＡＫＥ（レイク）合成を行うものであり、生成したチャネル推定値を用いて受信信号の逆拡散信号から伝送路の影響を除去する各フィンガ毎のユニット部１０1 〜１０3 、伝送路の影響を除去した逆拡散信号をＩ／Ｑチャネル毎にレイク合成するレイク合成部１１I ，１１Q 、レイク合成後の逆拡散信号をＩ／Ｑチャネル毎に復調（仮判定）する判定部１２I ，１２Q 、この仮判定値（仮判定シンボル）とチャネル推定値を用いてシンボルレプリカと干渉レプリカを生成する各フィンガ毎のユニット部１３1 〜１３3 、得られた各フィンガ毎の干渉レプリカをレイク合成する合成部１５などからなる。なお、１４はＱチャネル側の判定データについて、復調したパイロットシンボルに代えて既知のパイロットシンボルを挿入するためのセレクタである。
【００１０】
ここで、ユニット部１０は、受信信号をデータシンボルが乗せられているＩチャネルとパイロットシンボル等（ＴＰＣ、ＴＦＣＩビットを含む）が乗せられているＱチャネルに分け、それぞれの受信信号を逆拡散し、Ｑチャネル側については受信信号中のパイロットシンボル情報をチャネル推定部に導いてこのパイロットシンボルに基づいて伝送路での位相回転量と振幅変動量をチャネル推定し、そのチャネル推定値の複素共役信号をＩ／Ｑチャネルの逆拡散信号にそれぞれ乗じて伝送路で加えられた影響（位相回転と振幅変動）を除去する。この処理を各フィンガ毎に行い、得られた逆拡散信号を合成部１１でレイク合成した後に、判定部１２でシンボルを復調（仮判定）して、その仮判定データを後段のユニット部１３にそれぞれ伝送する。なお、Ｑチャネルについては復調したパイロットシンボルに代えて既知のパイロットシンボルをセレクタ１４で挿入することで確度を高めている。各フィンガのユニット部１３1 〜１３3 では各チャネルの逆拡散信号にチャネル推定値を乗じることで、伝送路で生じた影響を再び受信信号に加えてシンボルレプリカを生成し、さらにこのシンボルレプリカを再拡散することで干渉レプリカを生成する。得られた各フィンガ毎の干渉レプリカが合成部１５でレイク合成されて出力される。
【００１１】
図１２には復調部７の構成例が示される。この構成例は３フィンガ／１ブランチ型のものである。この復調部７には、干渉除去部５からの干渉除去された受信信号と対応する干渉キャンセル部１からのシンボルレプリカが入力される。ユニット部７０は入力された受信信号を逆拡散したＩ／Ｑチャネル毎の逆拡散信号にシンボルレプリカを加えて確度を高め、Ｑチャネル側ではチャネル推定部でパイロットシンボルに基づいてチャネル推定値を得て、その複素共役値を元の逆拡散信号にＩ／Ｑチャネル毎に乗じて伝搬路での影響を除去し、この影響除去後の各フィンガの逆拡散信号をＩ／Ｑチャネル毎に合成部７１でレイク合成し、その合成後の逆拡散信号をＩチャネル側ではデータ復号部７２にて復号してデータシンボルを生成し、Ｑチャネル側では判定部７３で判定してＴＰＣビットとＴＦＣＩビットを生成する。
【００１２】
このように、上述のパラレル型干渉キャンセラでは、他チャネルからの干渉を除去することができる。
【００１３】
【発明が解決しようとする課題】
ＤＳ−ＣＤＭＡ方式の基地局では、通常、数十〜数百チャネルというチャネル数を収容するために、そのチャネル数分の各干渉キャンセル部からの干渉レプリカを一つに纏める干渉除去部側合成部に対して干渉レプリカの信号線が集中してしまい、配線が困難になるという問題が起きている。
また、各干渉キャンセル部を周波数やセクタ分割に依らない構成にした場合には、干渉レプリカ合成部としてその分の数（使用周波数の数×セクタ数）が必要になるために、各干渉キャンセル部からの干渉レプリカ信号線の接続は、全ての干渉レプリカ信号線を上記全ての干渉除去部側合成部にそれぞれ接続しなければならず、接続信号線の数が極度に増大するという問題がある。
また、基盤内での干渉レプリカを合成し、干渉除去部側合成部に伝送する場合にも、チャネル数が多い場合には同様のことが起きる。
【００１４】
本発明はかかる問題点に鑑みてなされたものであり、干渉キャンセル部が例えば複数の周波数及びセクタからの信号から干渉レプリカを生成した場合にも、特性を劣化させることなく干渉除去部側合成部への信号線数を削減することを目的とする。
【００１５】
【課題を解決するための手段および作用】
図１は本発明にかかる原理説明図である。
上述の課題を解決するために、本発明にかかるＣＤＭＡ方式受信機のパラレル型干渉キャンセラは、各チャネル対応に設けられて受信信号から干渉レプリカを生成する複数の干渉キャンセル部〔１（１）〜１（ｋ）〕と、シリアル接続された複数の干渉レプリカ合成部であってその各々に少なくとも１以上の干渉キャンセル部からの干渉レプリカが入力されているもの〔６（１）〜６（ｋ）〕と、該シリアル接続における最下流の干渉レプリカ合成部からの合成干渉レプリカを該受信信号から差し引く干渉除去部（５）とを備える。
該各干渉レプリカ合成部は、上流側の干渉レプリカ合成部からの合成干渉レプリカと該入力されている１以上の干渉キャンセラ部からの干渉レプリカとを加算合成して下流側の干渉レプリカ合成部に出力するように構成する。
この干渉レプリカ合成部は、図２に示すような加算器により構成することができ、処理しているチャネルの干渉レプリカと前段からの合成された合成干渉レプリカを加算合成することができる。
かかる干渉レプリカ合成部からの合成干渉レプリカ信号をシリアルに接続して最終的に干渉除去部に導くことで、多チャネル処理時における干渉除去部への信号線の集中を防ぐことができる。
【００１６】
ここで、図１に示すように、該複数の干渉レプリカ合成部は各チャネル対応に設けられていて、各干渉レプリカ合成部には対応するチャネルの干渉キャンセラ部からの干渉レプリカが一つ入力されるように構成できる。
【００１７】
また、該複数の干渉レプリカ合成部は基盤毎もしくはＬＳＩ毎に設けられていて、各干渉レプリカ合成部にはその基盤もしくはＬＳＩ内に搭載された干渉キャンセラ部からの干渉レプリカが入力されるように構成できる。
【００１８】
また、該干渉レプリカ合成部の干渉レプリカ入力側または該干渉キャンセラ部の受信信号入力側に、干渉レプリカ伝送における処理遅延補正を行う遅延調整部を設けることができる。
この遅延調整部により、処理しているチャネルの干渉レプリカと前段からの合成干渉レプリカとの信号タイミングの同期を取ることができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２０】
〔実施例１〕
図３には本発明の実施例１としてのＣＤＭＡ方式受信機のパラレル型干渉キャンセラが示される。このパラレル型干渉キャンセラは前述の図９に示した干渉キャンセラ２４の位置に配置される。このパラレル型干渉キャンセラ内には、干渉キャンセル部搭載用の基盤（またはＬＳＩ）がｍ個組み込まれており、各基盤８にはそれぞれ１個の干渉レプリカ（ＩＲ）合成部６とｋチャネル分の干渉キャンセル部１とが搭載されており、各基盤８内では、その基盤に搭載されている干渉キャンセル部１の干渉レプリカが同じ基盤内の干渉レプリカ合成部６に入力される。各基盤８の干渉レプリカ合成部６間はシリアルに接続されており、各干渉レプリカ合成部６は、図４に示すような加算器構成からなり、自基盤内の複数の干渉キャンセル部１からの干渉レプリカと上流側の干渉レプリカ合成部６からの合成干渉レプリカとを加算し、その合成結果を合成干渉レプリカとしてさらに下流側の干渉レプリカ合成部６に出力する。最下流の干渉レプリカ合成部６（ｍ）はその合成干渉レプリカを干渉除去部５側のフィルタ４に伝送する。なお、最上流の干渉レプリカ合成部６には合成干渉レプリカとして“００００”の信号が入力される。
【００２１】
なお、この図３の構成では、各チャネル対応（すなわちｋｍ個）の復調部７（１）〜７（ｋｍ）が図示を省略されている。この復調部７（１）〜７（ｋｍ）には、干渉キャンセル部１（１）〜１（ｋｍ）から、従来例のシンボルレプリカに代えて、仮判定値とチャネル推定値とがそれぞれ入力される。
【００２２】
本実施例では、基盤（もしくはＬＳＩ）毎にその基盤内の干渉レプリカ合成部によって合成された干渉レプリカを合成干渉レプリカとして次の基盤へと送り、その次基盤内の干渉レプリカ合成部によって該次基盤内の干渉キャンセル部からの干渉レプリカとさらに合成することを繰り返すことにより、干渉除去部に対しての信号線の集中をなくしている。但し、最初の基盤のみ、干渉レプリカ合成部での干渉レプリカの合成は、その基盤内の干渉キャンセル部の干渉レプリカだけの合成となる。そのため、最初の基盤の他基盤からの合成干渉レプリカの入力には、”００００”が入力されている。
【００２３】
図５にはこの実施例における干渉キャンセル部１の構成例が示される。この干渉キャンセル部１は３フィンガ／１ブランチで受信信号のＲＡＫＥ（レイク）合成を行うものであり、生成したチャネル推定値を用いて受信信号の逆拡散信号から伝送路の影響を除去する各フィンガ毎のユニット部１０1 〜１０3 、伝送路の影響を除去した逆拡散信号をＩ／Ｑチャネル毎にレイク合成するレイク合成部１１I ，１１Q 、レイク合成後の逆拡散信号をＩ／Ｑチャネル毎に復調（仮判定）する判定部１２I ，１２Q 、この仮判定値（仮判定シンボル）に減衰係数αを乗じて仮判定値としてその分岐出力を復調部７側にも出力する乗算部１６I ，１６Q 、この仮判定値にさらに減衰係数βを乗じて出力する乗算部１７I ，１７Q 、この減衰係数α，βを乗じた仮判定値にチャネル推定値を乗じることで元の伝搬路の位相・振幅特性を再び付加したシンボルレプリカを生成してそれをさらに再拡散することで干渉レプリカを生成する各フィンガ毎のユニット部１３1 〜１３3 、得られた各フィンガ毎の干渉レプリカをレイク合成する合成部１５などからなる。なお、１４はＱチャネル側の判定データについて、復調したパイロットシンボルに代えて既知のパイロットシンボルを挿入するためのセレクタである。
【００２４】
ユニット部１０は、受信信号をデータシンボルが乗せられているＩチャネルとパイロットシンボル等（ＴＰＣ、ＴＦＣＩビットを含む）が乗せられているＱチャネルに分け、それぞれの受信信号を逆拡散し、Ｑチャネル側については受信信号中のパイロットシンボル情報をチャネル推定部に導いてこのパイロットシンボルに基づいて伝送路での位相回転量と振幅変動量をチャネル推定し、そのチャネル推定値の複素共役信号をＩ／Ｑチャネルの逆拡散信号にそれぞれ乗じて伝送路で加えられた影響（位相回転と振幅変動）を除去する。この処理を各フィンガ毎に行い、得られたＩ／Ｑチャネルの逆拡散信号を合成部１１I ，１１Q でそれぞれレイク合成した後に、判定部１２I ，１２Q でそれぞれシンボルを復調（仮判定）して、その仮判定データに減衰係数α，βを乗じて後段のユニット部１３にそれぞれ伝送する。なお、Ｑチャネルについては復調したパイロットシンボルに換えて既知のパイロットシンボルをセレクタ１４で挿入することで確度を高めている。各フィンガのユニット部１３1 〜１３3 ではＩ／Ｑチャネルの逆拡散信号にそれぞれチャネル推定値を乗じることで、伝送路で生じた影響を再び加えてシンボルレプリカを生成し、さらにこのシンボルレプリカを再拡散することで干渉レプリカを生成する。得られた各フィンガ毎の干渉レプリカは合成部１５でレイク合成されて出力される。
【００２５】
図６には復調部７の構成例が示される。この構成例は３フィンガ／１ブランチ型のものである。この復調部７には、干渉除去部５からの干渉除去された受信信号と、対応する干渉キャンセル部１からのチャネル推定値と仮判定値が入力される。ユニット部７０は、入力されるチャネル推定値と仮判定値を互いに乗じることで内部でシンボルレプリカを生成しており、入力された受信信号を逆拡散したＩ／Ｑチャネル毎の逆拡散信号に上記シンボルレプリカを加算して確度を高め、Ｑチャネル側ではチャネル推定部でパイロットシンボルに基づいてチャネル推定値を得て、その複素共役値を元の逆拡散信号にＩ／Ｑチャネル毎に乗じて伝搬路での影響を除去し、この影響除去後の各フィンガの逆拡散信号をＩ／Ｑチャネル毎に合成部７１I ，７１Q でレイク合成し、その合成後の逆拡散信号をＩチャネル側ではデータ復号部７２にて復号してデータシンボルを生成し、Ｑチャネル側では判定部７３で判定してＴＰＣビットとＴＦＣＩビットを生成する。
【００２６】
なお、この実施例のように、干渉キャンセル部１から復調部７に渡す情報を従来のシンボルレプリカに代えて仮判定値とチャネル推定値にして、復調部７側でこの仮判定値とチャネル推定値とを乗じてシンボルレプリカを生成するように構成すると、その干渉キャンセル部１と復調部７間の信号線の信号速度を大幅に低くすることができ、干渉キャンセル部１と復調部７間に高速バス配線等を使わなくともよいようになる。
【００２７】
〔実施例２〕
図７には本発明の実施例２としてのＣＤＭＡ方式受信機のパラレル型干渉キャンセラが示される。この実施例２は、各基盤８内において、その基盤内の複数の干渉キャンセル部からの干渉レプリカを遅延調整部９を経てから干渉レプリカ合成部６に入力している点が、前述の実施例１と相違している。これは、干渉レプリカ合成部６からの出力が、基盤（もしくはＬＳＩ）間で同期のためのフリップフロップ等でのデータのタイミング打ち直し処理を行うことによる処理遅延を持つ場合に、各基盤の干渉レプリカ合成部６の入力側で自基盤内の干渉レプリカに対して、前段（上流側）干渉レプリカ合成部６でのフリップフロップの遅延分だけ処理遅延を加えることで、自基盤内の干渉レプリカと前段基盤からの合成干渉レプリカの同期を取る構成としているものである。
【００２８】
〔実施例３〕
図８は本発明の実施例３としてのＣＤＭＡ方式受信機のパラレル型干渉キャンセラが示される。この実施例３は上述の実施例２と同じ目的、すなわち自基盤内の干渉レプリカと前段基盤からの合成干渉レプリカの同期を取る構成としているものであるが、相違点として、遅延調整部９を干渉レプリカ合成部６の入力側に挿入するのに代えて、干渉キャンセル部１の入力側に設けている点であり、その動作原理は上述した実施例２と同じである。
【００２９】
本発明の実施にあたっては種々の変形形態が可能である。例えば上述の実施例では、シリアル接続された干渉レプリカ合成部からの合成干渉レプリカは最終的には１本だけに纏められて干渉除去部側に伝送されるが、本発明はこれに限られるものではなく、例えば全チャネルに対応する全部の干渉キャンセル部１を複数のグループ（例えば２グループ）に分割し、各グループ内において上述の各実施例１〜３の技術を適用し、各グループで纏めた合成干渉レプリカをそれぞれ別々の信号線で最終的に干渉除去部側に伝送するものであってもよく、これによっても干渉レプリカ伝送用の信号線の数を従来に比べて大幅に削減することができる。
【００３０】
【発明の効果】
本発明では、干渉レプリカ合成部を例えば各干渉キャンセル部もしくは基盤及びＬＳＩ毎に持ち、シリアル接続することにより、従来問題となっていた干渉除去部に対する干渉レプリカ信号線の集中を防ぎ、パラレル型干渉キャンセラの多チャンネル化を可能としている。
【図面の簡単な説明】
【図１】本発明に係る原理説明（全体構成）のための図である。
【図２】本発明に係る原理説明（干渉レプリカ合成部の構成例）のための図である。
【図３】本発明の実施例１としてのＣＤＭＡ方式受信機のパラレル型干渉キャンセラを示す図である。
【図４】実施例１における干渉レプリカ合成部の構成例を示す図である。
【図５】実施例１における干渉キャンセル部の構成例を示す図である。
【図６】実施例１における復調部７の構成例を示す図である。
【図７】本発明の実施例２としてのＣＤＭＡ方式受信機のパラレル型干渉キャンセラを示す図である。
【図８】本発明の実施例３としてのＣＤＭＡ方式受信機のパラレル型干渉キャンセラを示す図である。
【図９】干渉キャンセラを搭載した基地局受信装置の構成例を示す図である。
【図１０】従来のパラレル型干渉キャンセラの構成例を示す図である。
【図１１】従来のパラレル型干渉キャンセラにおける干渉キャンセル部１の構成例を示す図である。
【図１２】従来のパラレル型干渉キャンセラにおける復調部７の構成例を示す図である。
【符号の説明】
１  干渉キャンセル部
２  遅延部
３  合成部
４  フィルタ
５  干渉除去部
６  干渉レプリカ合成部
７  復調部
８  基盤（またはＬＳＩ）
９  遅延調整部
１０1 〜１０3 、１３1 〜１３3 、７０1 〜７０3   各フィンガ毎のユニット部
１１I ，１１Q 、１５  レイク合成部
１２I ，１２Q 、７１I ，７１Q 、７３  判定部
１４  セレクタ
１６I ，１６Q 、１７I ，１７Q   減衰係数の乗算部
７２  データ復号部
２０  アンテナ
２１  受信部
２２  Ａ／Ｄ変換器
２３  パスサーチ回路
２４  干渉キャンセラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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