(57)【特許請求の範囲】
【請求項１】
複数の色成分で表現される画像データを受け取るに際し、
少なくとも１つの色成分のデータを２つに分割し、
その分割した一方の分割色成分データと分割していない所定の色成分データとを一緒にした１回分のデータと、
前記分割した他方の分割色成分データと分割していない残りの色成分データとを一緒にした１回分のデータとの、計２回分に分けて受け取る手段と、
その受け取った各色成分に基づいて処理中の画像データに存在する特定画像を認識する手段とを備えたことを特徴とする画像認識装置。
【請求項２】
前記受け取る手段は、
前記受け取る手段は、
画像データ専用の信号線と、他の機能の入力用と兼用の信号線とを用いて、画像データを複数種類の信号線に分けて受け取ることを特徴とする請求項１に記載の画像認識装置。
【請求項３】
一度に受け取る色成分のビット数を切り替えることが可能であることを特徴とする請求項１または２に記載の画像認識装置。
【請求項４】
前記ビット数の切替は、認識装置の端子を使って行うことを特徴とする請求項３に記載の画像認識装置。
【請求項５】
前記のビット数の切替は、認識装置内部のコントロール回路によって行うことを特徴とする請求項３に記載の画像認識装置。
【請求項６】
画像入力，画像変換，画像形成等の画像処理を行う画像処理装置において、
請求項１〜５のいずれか１項に記載の画像認識装置を実装し、前記画像処理装置で処理対象の画像データに特定画像を含むか否かの認識を行うようにしたことを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像認識装置及びそれを用いた画像処理装置に関するもので、より具体的には、画像認識装置へ画像データ（色成分）を送る際のインタフェース部分，データ入力方式の改良に関する。
【０００２】
【発明の背景】
従来の紙幣・有価証券などの偽造に対応するための画像処理システムは、カラー複写機のような画像入力から画像形成までを閉じたシステム内において実施する装置に対して各種のものが提案され、実施されてきた。この場合、閉じたシステムにおいては、画像入力部での本物の原稿（紙幣等の複写禁止物）を読み取ったデータを用いて認識を行い、その結果を用いて画像形成装置において出力を阻止するようにしている。
【０００３】
一方、プリンタとイメージスキャナを組み合わせたＭＦＰ（マルチファンクションプリンタ）と呼ばれるような画像処理システムも利用されている。すなわち、イメージスキャナを用いて本物の原稿を読み込み、その読み込んだ画像データを直接または間接的にプリンタ（カラープリンタ）に与え、そこにおいて画像形成し、プリントアウトする。係るシステムの場合、カラー複写機よりは低速度であるが、安価な機器で構成することができ、しかも、近年のイメージスキャナやプリンタなどの高性能化に伴い、係るシステムでの偽造が新たな社会問題化してきている。
【０００４】
従って、係るプリンタなどの機器に対しても、画像認識装置を組み込み、偽造を防止する必要が有る。しかし、プリンタやスキャナは、カラー複写機に比較して安価であるので、組み込む画像認識装置・防止機能は、複写機よりも低価格なものが要求される。
【０００５】
本発明は、上記した背景に鑑みてなされたもので、その目的とするところは、上記した問題を解決し、より安価で汎用的な画像認識装置及びそれを用いた画像処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記した目的を達成するために、本発明に係る画像認識装置では、複数の色成分で表現される画像データを受け取るに際し、少なくとも１つの色成分のデータを２つに分割し、その分割した一方の分割色成分データと分割していない所定の色成分データとを一緒にした１回分のデータと、前記分割した他方の分割色成分データと分割していない残りの色成分データとを一緒にした１回分のデータとの、計２回分に分けて受け取る手段と、その受け取った各色成分に基づいて処理中の画像データに存在する特定画像を認識する手段とを備えて構成した（請求項１）。
【０００９】
一般的にカラー画像データはＲＧＢ、Ｌ＊ａ＊ｂ＊、ＸＹＺ、ＹＭＣなどのカラー情報（複数の色成分）で構成される。このように、３つの色成分で表現されることが多いので、各色成分がｎｂｉｔｓ（通常は８ｂｉｔｓ）で表現されるとすると、３つの色成分を同時に送ると「３×ｎｂｉｔｓ」分の信号線が必要となる。これに対し、本発明では、通常の全カラー情報（色成分データ）を同時に送る場合に比べると、２分割することによりデータ入力転送に必要な信号線の数を減らすことができる。このとき、最初に送る色成分データのデータ数と、残りの色成分データのデータ数を等しくすると、効率よく転送できる。
【００１０】
さらに、前記受け取る手段は、画像データ専用の信号線と、他の機能の入力用とを有する兼用の信号線（実施の形態では、「アドレスバス」に相当）とを用いて、画像データを複数種類の信号線に分けて受け取るようにするとよい（請求項２）。このようにすると、画像データ専用の信号線の数を増やすことなく、しかも、同時に転送する色成分データのビット数を増加できる。よって、すべてを画像データの専用の信号線を用いる場合に比べて小型化・コスト安となる。また、同一の専用の信号線を用いているものに比べると、転送時間を短縮できる。
【００１３】
さらに、上記した各構成において、一度に受け取る色成分のビット数を切り替えることが可能に構成すると好ましい（請求項３）。このようにすると、認識装置の汎用性が増し、異なるタイプの画像処理装置に対応できる。
【００１４】
そして、例えば、前記ビット数の切替の具体的な機構としては、認識装置の端子を使って行うことができる（請求項４）。このようにすると、簡単な構成で切替できる。
【００１５】
また、前記ビット数の切替の別の構成しては、認識装置内部のコントロール回路によって行うことである（請求項５）。このように構成すると、簡単にビット数の切替ができるので、切替操作が容易で、さらに、同一の画像処理装置に実装した場合でも、処理の途中で切り替えることができるなど、多種多様な認識処理に対応でき汎用性が増す。
【００１６】
そして、本発明に係る画像処理装置では、画像入力，画像変換，画像形成等の画像処理を行う画像処理装置において、請求項１〜５のいずれか１項に記載の画像認識装置を実装し、前記画像処理装置で処理対象の画像データに特定画像を含むか否かの認識を行うように構成した（請求項６）。
【００１７】
【発明の実施の形態】
まず、本実施の形態を説明する前に、処理対象となる画像データのフォーマットを説明する。図１に示すように、処理対象の画像１がラスタ方式で送られてくる。符号２は、１画素を示しており、この例では、各画素は、Ｒ・Ｇ・Ｂの各色成分データがそれぞれ８ｂｉｔｓで表現され、全体で２４ｂｉｔｓデータである。そして、各画素の２４ｂｉｔｓデータは、クロック信号ＣＫに同期して順次出力される。
【００１８】
また、主走査方向のイネーブル信号ＨＥＮが有効な時（この場合は”Ｈ”）の画素が有効画素である。これを有効ラインと呼ぶ。また、副走査方向のイネーブル信号ＶＥＮが有効な時（この場合は”Ｈ”）のラインが有効ラインである。これをページと呼ぶ。つまり、主走査方向のイネーブル信号ＨＥＮと副走査方向のイネーブル信号ＶＥＮがともに有効（Ｈ）な画素の色データが、クロック信号ＣＫに同期して出力（認識装置からみると入力）されることになる。
【００１９】
そして、一般的な画像処理における実際の各信号のタイミング仕様の一例を示すと図２のようになる。同図に示すように、各画素の各色成分であるＲ信号（ＶＤＲ），Ｇ信号（ＶＤＧ），Ｂ信号（ＶＤＢ）は、クロック信号ＣＫに同期して、同一タイミングで送られる。つまり、１画素を構成する２４ｂｉｔｓ分の色信号が、一斉に送られてくる。そして、係る処理が両イネーブル信号ＶＥＮ，ＨＥＮがともにＨのときに、ラスタ方式にしたがって順次１画素分ずつ送られることになる。このように通常の複写機などにおいては、各画素を構成する３つの色成分を同時に送るようになっている。
【００２０】
さらに、各イネーブル信号ＶＥＮ，ＨＥＮの発生タイミングとしては、まず副走査方向イネーブル信号ＶＥＮがＨになり有効なページが開始されてから、一定期間ｔ４経過後、主走査方向イネーブル信号ＨＥＮがＨとなり、有効なラインになる。このように、期間ｔ４を設けるのは、有効なページが開始されたことを認知する時間分の猶予を設けるためである。そして、主走査方向のイネーブル信号がＨになったときはすでに副走査方向のイネーブル信号ＶＥＮはＨであるので、主走査方向のイネーブル信号ＨＥＮの有効期間（ｔｌ）中の画像データが有効画素となる。なお、期間ｔ８，ｔ９は、同期を取るためのセットアップ、ホールド時間の規定である。また、ｔ２は、ライン間の規定である。つまり、１つラインを読み出した後、次のラインを読み出すまでの猶予期間である。
【００２１】
さらに、両イネーブル信号ＨＥＮとＶＥＮの関係を示すと、図３に示すようになる。すなわち、図１に示すように、複数のラインで１つのページが構成されているので、１つのＶＥＮの中に複数のＨＥＮが存在する。なお、図では、副走査方向イネーブル信号ＶＥＮの有効期間は、４回記載されているが、これは、複写機等で、４回の原稿の読取りを行いながら、プロセスカラーであるＹＭＣＫを作成するようなケースに対応したもので、実際には、１つの副走査方向イネーブル信号ＶＥＮのみで問題はない。
【００２２】
上記のようにＲＧＢの各色成分が同時に送られてくる場合に対応する画像認識装置としては、図４に示すように構成することにより対応できる。すなわち、図４は、これらの信号を入力して特定画像を認識する画像処理装置の１例としての認識チップ５を示すもので、上記した各イネーブル信号ＨＥＮ，ＶＥＮとクロック信号ＣＫ並びに色成分データであるＲ信号（ＶＤＲ），Ｇ信号（ＶＤＧ），Ｂ信号（ＶＤＢ）を受ける入力端子（インタフェース）が有る。ＶＤＲ，ＶＤＧ，ＶＤＢについては、それぞれ８ｂｉｔｓであり、合計２４ｂｉｔｓパラレルとしている。
【００２３】
ＲＥＳＥＴは、チップ全体をリセットするリセット信号である。また、ＡＤＲＳは、本体（複写機や、スキャナ、プリンタ又は、制御装置など）と、認識チップとの通信を行うためのアドレスバスである。通常、こういったシステム中では、もっと多くのアドレス空間を有しているが、本形態では、アドレスの上位の区別は、ＣＳ（チップセレクト）で行い、下位のアドレスをこのアドレスバスで区別する構成としている。これにより、アドレスは、８ｂｉｔｓのデータとして入力される。また、ＷＲとＲＤは、アドレスバスで指定したアドレスへの制御データの書き込み、読み出しをするための信号であり、ＤＡＴＡ（データバス）を介して通信する。データバスも通常のシステム中では、１６ｂｉｔｓや３２ｂｉｔｓで構成されることが多いが、本形態では、必要最小限に抑えるために８ｂｉｔｓとしている。
【００２４】
上記の構成では、アドレスＡＤＲＳ［７：０］，データバスＤＡＴＡ［７：０］を８ｂｉｔｓにし、通常のシステムのものよりは小さく設定したが、色成分データを２４ｂｉｔｓパラレルで与えたため、画像データの信号線の数が２４本となり、その部分でのインタフェースの小型化を阻害している。
【００２５】
そこで本発明では、まず図５に示すように、１度に送る画像データＶＤ［７：０］を８ｂｉｔｓとし、認識装置５に入力するための画像データの信号線を８ｂｉｔｓに減じている。このように、画像データの信号線を８ｂｉｔｓにしたことに伴い、各画素の色データを送るに際し、８ｂｉｔｓのＲＧＢの各色成分ごとにデータを送るようにした。すなわち、Ｒ→Ｇ→Ｂと順番に入力することで、８ｂｉｔｓパラレル入力とした。
【００２６】
具体的には、例えば処理対象の画像が図６に示すような座標で表現され、ある座標「ｎｍ」におけるＲ，Ｇ，Ｂの色成分がそれぞれ「Ｒｎｍ」，「Ｇｎｍ」，「Ｂｎｍ」となっているとすると、「Ｒ００→Ｇ００→Ｂ００→Ｒ０１→Ｇ０１→Ｂ０１→Ｒ０２→Ｇ０２→Ｂ０２→……→Ｒ０ｉ→Ｇ０ｉ→Ｂ０ｉ→Ｒ１０→Ｇ１０→Ｂ１０→……→Ｒｎｍ→Ｇｎｍ→Ｂｎｍ→……→Ｒｉｉ→Ｇｉｉ→Ｂｉｉ」のような順番で各色成分がＶＤとして画像データの信号線を介して認識チップ５に与えられる。
【００２７】
そして、各色成分のデータＶＤと、各制御信号（イネーブル信号，クロック信号）との相関は、図７に示すようになる。すなわち、両イネーブル信号ＶＥＮ，ＨＥＮがともにＨとなっている期間中において、一定の周期で発生するクロック信号ＶＣＬＫに同期して、まず１番目の画素のＲ信号（Ｒ０）を与え、次いで１番目の画素のＧ信号（Ｇ０）、１番目の画素のＢ信号（Ｂ０）、２番目の画素のＲ信号（Ｒ１）、２番目の画素のＧ信号（Ｇ１）、２番目の画素のＢ信号（Ｂ１）……というように、ラスタ方式にしたがい、１画素分の色情報を、１つの色成分ごとに３回に分けて送るようになる。
【００２８】
また、図７の例では、クロック信号ＶＣＬＫは、同一タイミングで連続して発生していたため、各画素の各色成分データが順次一定のタイミングで送られることになるが、本発明はこれに限ることはなく、例えば図８に示すようにクロック信号を一定のタイミングで一時停止することにより、色成分データを不連続で送るようにしてもよい。図示の例では、クロック信号ＶＣＬＫを３回連続してパルスを発生したならば一定期間停止することにより、各画素単位でＲＧＢ色成分データを送るようになり、３つの色成分データを送った後、次の画素の色成分データを送るまでの間に一定期間あけるようになる。
【００２９】
なお、図６，図７において、クロック信号として「ＶＣＬＫ」という記号を使用したが、これは、画像同期クロックであり、画像データを転送する際に使用する同期信号であって、システム全体の同期を取るシステムクロックＳＣＬＫと２系統に分けたものである。もちろん、このように２種類のクロック信号を使用する必要はなく、図５に示したように１種類のクロック信号（ＣＫ）でももちろんよい。但し、システムクロックの場合には、停止することなく一定の周期で繰り返しパルスを発生する必要があるので、図８に示すように、色成分データの転送を一定期間停止するような処理をする場合には、本形態のように画像同期クロックＶＣＬＫを用いることになる。
【００３０】
そして、この実施の形態の認識装置５を実際に装置に組み込む場合には、例えば図９に示すようになる。すなわち、実装する本体システム７は、例えば、スキャナ等の画像入力装置や、プリンタ等の画像形成装置等はもちろんのこと、簡易複写機、さらには複写機等でもよい。要は、認識対象の画像データを扱う画像処理装置であれば、あらゆるものに適用できる。
【００３１】
この本体システム７のＣＰＵ８は、内部の他の処理部との間でデータの送受を行うデータバス（通常は３２ｂｉｔｓ）や、処理対象のデータが格納されるアドレスを指定するためのアドレスバスを有するので、それら各バスに認識装置５を接続し、ＤＡＴＡ［７：０］を介して制御データの送受を行う。つまり、ＡＤＲＳ［７：０］を介して指示された下位アドレスと、チップセレクト（＿ＣＳ）を介して設定される上位アドレスにより特定されるアドレスに格納したり、当該アドレスに格納されたデータを読み出したりする。
【００３２】
また、ＣＰＵ８からは、上記信号以外に、本体システム７のＣＰＵ８と認識装置５との間で通信を行うための認識装置に対するライトイネーブル信号（＿ＷＥ）や、リードイネーブル信号（＿ＲＥ）がある。いずれも、「Ｌｏｗ」がアクティブである。
【００３３】
また、上記した主走査方向イネーブル信号ＨＥＮ，副走査方向イネーブル信号ＶＥＮや、実際の画像データ（各画素の色成分ごと：ＲＧＢ点順次データ）ＶＤ［７：０］や、画像データを転送するタイミングを設定する画素同期クロックＶＣＬＫや、システム全体の同期をとるシステムクロックＳＣＬＫが、本体システム７の所定の処理部から送られる。システムクロックＳＣＬＫは、休むことなく一定の周期で発生しているが、画像同期クロックＶＣＬＫは、少なくとも画像データを転送するときに駆動していればよい。
【００３４】
また、認識装置５は、与えられた画像データにしたがって画像認識処理をし、必要に応じて認識結果を本体システム７のＣＰＵ８に送るようになる。このとき行う認識アルゴリズムは、従来から有る各種のものを用いることができる。そして、その認識結果は、ポート（Ｐ［１：０］）を用いてＣＰＵ８に通知することになる。このポートは、認識装置５からＣＰＵ８に対してステータス等を知らせるためのもので、上記の認識対象物の検知（ヒット）を知らせるものの他に、例えば認識中であることを知らせるなどがある。
【００３５】
そして、ＣＰＵ８は、その認識結果に応じて所定の処理をする。すなわち、紙幣等の複写等禁止物の場合には、本体システムが複写機とすると、塗り潰しや、所定のマークや文字を合成してプリントアウトなどし、正常な複写処理を行わない。また、スキャナの場合には、データ読み込み自体を停止したり、解像度を落とした状態で記憶したり、複写等禁止物であることを示す情報を付加して記憶することができる。さらにプリンタの場合には、複写機と同様に正常な画像形成を行わず、適宜加工してプリントアウトすることなどができる。
【００３６】
図１０は本発明の別の実施の形態を示している。上記した図５，図９に示す実施の形態の場合、ＲＧＢの３つの色成分データを点順次で転送したため、１度に送るものに比べて転送速度が１／３となる。例えば、ＭＦＰ（マルチファンクションプリンタ）と呼ばれるような画像処理システムや、比較的安価なプリンタ・スキャナの場合には、その画像処理装置自体における処理速度（１枚の画像データを処理する速度）が遅いので、本形態のように点順次で転送し、転送速度が遅くなっても十分対応できる。
【００３７】
しかし、いずれにしても転送速度は速い方が好ましい。特に、プリンタがインクジェット方式のように印字ヘッドが用紙に対して相対的にラスタ方向に移動しながら順次印刷していくような場合には、できるだけ速く認識対象画像であることを検出する必要がある。
【００３８】
そこで、本形態では、ある画素の色成分データを送るに際し、８ｂｉｔｓで表現される１つの色成分データを、上位の４ｂｉｔｓと下位の４ｂｉｔｓに分割し、分割したそれぞれのデータを他の色成分データと一緒に転送することにより、１つ画素の色情報を２回に分けて（１２ｂｉｔｓ／１回）転送するようにした。これにより、１度に３つの色成分データを転送するものに比し、転送速度は１／２となり、図５，図９に示す実施の形態のものよりは速くなる。
【００３９】
具体的には、最初にＲデータ（８ｂｉｔｓ）とＧデータの上位（４ｂｉｔｓ）を転送し、次にＧデータの下位（４ｂｉｔｓ）とＢデータ（８ｂｉｔｓ）を送るようにする。つまり、１２ｂｉｔｓパラレルで転送することになる。
【００４０】
そして、上記のように色成分データを１２ｂｉｔｓパラレルで転送するための装置構成としては、例えば図１０に示すように構成できる。すなわち、１２ｂｉｔｓパラレルで画像データを送る場合には、それに対応して画像データバスも１２ｂｉｔｓにすれば図５，図９等に示したものと基本的に同様の構成（画像データバスの信号線の本数が増加することを除く）とすることができる。しかし、それでは、信号線が増加する分コスト高となり、また大型化する。
【００４１】
そこで、本形態では、図５等に示すものと同様に画像データバスは８ｂｉｔｓのままとした状態で、１２ｂｉｔｓパラレルで画像データを転送できるようにした。すなわち、不足する４ｂｉｔｓ分の画像データをアドレスバス（信号線）の一部を利用して転送する構成としている。換言すると、アドレスバスの一部をアドレスデータと画像データの転送に兼用している。
【００４２】
具体的には、図１０に示すように、８ｂｉｔｓ分の画像データＶＤ［７：０］は、そのまま認識装置５に与える。そして残りの４ｂｉｔｓ分の画像データＶＤ［８：１１］は、マルチプレクサ１０の一方の入力端子に与える。また、アドレスバスには、４ｂｉｔｓ分のアドレスＡＤＲＳ［３：０］を介して直接認識装置５に与える。そして残りの４ｂｉｔｓ分のアドレスＡＤＲＳ［７：４］を、マルチプレクサ１０の他方の入力端子に与える。そして、マルチプレクサ１０の出力を認識装置５に与えるようにする。
【００４３】
これにより、マルチプレクサ１０により択一的に選択された一方の入力端子に与えられたデータが認識装置５に与えられる。つまり、画像データを転送する場合には、マルチプレクサ１０が画像データ側を選択するようにすることにより、画像データバスＶＤ［７：０］と４ｂｔｉｓ分のアドレスバスＡＤＲＳ［７：４］を介して１２ｂｉｔｓ分のデータが一斉に与えられる。また、ＣＰＵ８からアドレス情報を送る場合には、マルチプレクサ１０がアドレスバス側を選択し、認識装置５に直接接続されたアドレスバスと、マルチプレクサ１０を経由するラインを併せて８ｂｉｔｓ分のアドレスデータが認識装置５に与えられる。
【００４４】
そして、具体的な各信号と画像データの転送タイミングの関係を示すと、図１１に示すようになる。すなわち、副走査方向イネーブル信号ＶＥＮは、有効ライン範囲を規定し、その立ち上がりと立ち下がりは、ともに主走査方向イネーブル信号ＨＥＮと重ならないようになっている。そして、その副走査方向イネーブル信号ＶＥＮがＨ（Ｈｉｇｈ：アクティブ）であり、さらに主走査方向の有効画素範囲を示す主走査方向イネーブル信号ＨＥＮがＨ（アクティブ）の時の画像データＶＤ（１２ｂｉｔｓ）が、有効画素として認識装置５に転送される。なお、図示するようにＶＥＮがＬｏｗのときにＨＥＮがＨｉｇｈとなるパルスＰがあっても問題はない。また、画像同期クロックＶＣＬＫは、有効画素範囲で必須であるが、符号Ｖで示すように有効画素範囲外で入力されていてもよい。このことは、特に図示して説明しなかったが、上記した図５，図９の実施の形態でも同様である。
【００４５】
そして、図１１に示すように、ＶＥＮ，ＨＥＮがＨの期間において、ＶＣＬＫが発生しているときに１２ｂｉｔｓ分の画像データＶＤが有効画素として転送される。さらに、この転送する画像データの色成分との関係を示すと、図１２に示すように１番目の画像同期クロックＶＣＬＫに同期して１画素目のＲデータ（８ｂｉｔｓ分）とＧデータ（上位４ｂｉｔｓ分）のデータＲＧ０が転送される。次いで、２番目の画像同期クロックＶＣＬＫに同期して１画素目のＧデータ（下位４ｂｉｔｓ分）とＢデータ（８ｂｉｔｓ分）のデータＧＢ０が転送される。
【００４６】
さらに、３番目の画像同期クロックＶＣＬＫに同期して２画素目のＲデータ（８ｂｉｔｓ分）とＧデータ（上位４ｂｉｔｓ分）のデータＲＧ１が転送される。次いで、４番目の画像同期クロックＶＣＬＫに同期して２画素目のＧデータ（下位４ｂｉｔｓ分）とＢデータ（８ｂｉｔｓ分）のデータＧＢ０が転送される。以下順次各画素について１２ｂｉｔｓ分ずつパラレルで転送される。そして、この１２ｂｉｔｓ分のデータのうち、８ｂｉｔｓ分は画像データバスを用い、４ｂｉｔｓ分はアドレスバスを利用して認識装置５に与えられる。
【００４７】
なお、後述するが、インタフェース部分では画像データバスは８ｂｉｔｓであるが、認識装置５の内部構造においては、画像データバスは１２ｂｉｔｓにしている。そして、アドレスバスからのデータは、認識装置５内においては、その４ｂｉｔｓ分がアドレスバスと画像データバスに並列的に接続され、実際のデータが転送される際には、いずれか一方のみが有効に機能するようにする。なお、実際にデータが認識装置５内のアドレスバスと画像データバスの両者に与えられるようなことがあっても、一方が無効・実質的に問題がないようになっていればよい。
【００４８】
もちろん、この実施の形態においても、図１３に示すように、画像同期クロックＶＣＬＫを一時停止することにより、色成分データの転送を一時停止して間欠的に転送するようにしてもよい。なお、その他の構成並びに作用効果は、図９に示した実施の形態と同様であるので、その詳細な説明を省略する。
【００４９】
図１４は、本発明のさらに別の実施の形態を示している。本実施の形態では、上記各実施の形態と同様に８ｂｉｔｓの画像データバスを用いつつ、１つの画素の色情報を表現する３つの色成分データ（２４ｂｉｔｓ分）を同時にパラレル転送するようにしている。
【００５０】
すなわち、図１０と比較すると明らかなように、アドレスバスＡＤＲＳ［７：０］と、データバスＤＡＴＡ［７：０］のそれぞれ８ｂｉｔｓの信号線も画像データを転送する際の信号線に使用するようにした。これにより、本来の画像データバスＶＤ［７：０］の８ｂｉｔｓ分を加え、合計２４ｂｉｔｓ分の信号線が確保でき、２４ｂｉｔｓのＲＧＢ色成分データをパラレル転送できる。
【００５１】
そして、このように各バスを兼用することから、本体システム側のアドレスバスと認識装置に入力されるアドレスバスＡＤＲＳ［７：０］の間に第１マルチプレクサ１１を介在させ、その第１マルチプレクサ１１の一方の入力端子にアドレスデータを与え、他方の入力端子に８ｂｉｔｓ分の画像データ（ＶＤ［１５：８］）を与えるようにする。また、本体システム側のデータバスと認識装置に入力されるデータバスＤＡＴＡ［７：０］の間に第２マルチプレクサ１２を介在させ、その第２マルチプレクサ１２の一方の入力端子に制御データを与え、他方の入力端子に８ｂｉｔｓ分の画像データ（ＶＤ［２３：１６］）を与えるようにする。また、制御データは、双方向であるが、認識装置５の場合にはＣＰＵ８に向けて制御データを送ることがないので、入力専用にする必要がある。
【００５２】
係る構成をとると、第１，第２マルチプレクサ１１，１２を切り替えることにより、２４ｂｉｔｓ分の画像データをパラレル入力することができる。もちろん、第１，第２マルチプレクサ１１，１２の有効な入力端子を切り替えることにより、アドレスデータや制御データを送ることができ、通常の制御も行える。なお、その他の構成並びに作用効果は、上記した各実施の形態と同様であるので、その詳細な説明を省略する。
【００５３】
ところで、上記した各実施の形態では、アドレスバスやデータバスなどを画像データを転送するラインとして兼用することにより、認識装置５側のポートは、画像データバスが８ｂｉｔｓで一定にすることができた。そこで、認識装置５の内部構造を、それら複数種のインタフェース（８ｂｉｔｓＩ／Ｆ，１２ｂｉｔｓＩ／Ｆ，２４ｂｉｔｓＩ／Ｆのうちの複数種）に対応できるようにし、実装する本体システムの構造に併せて適宜内部構造を切り替えることにより、単一の認識装置５により複数のインタフェース（入力される画像データのビット数）に対応できるようになる。
【００５４】
そして、このＩ／Ｆの認識装置側での切替え機構としては、例えば図１５に示すように、モード設定用の端子を設け、その端子を用いて切り替えることができる。すなわち、図示するようにｍｏｄｅ０とｍｏｄｅ１の２つの端子を追加している。この例では、上記した３つのＩ／Ｆのいずれにも対応できるようにしている。
【００５５】
そして、ｍｏｄｅ０＝ｍｏｄｅ１（＝０ｏｒ１）で通常の８ｂｉｔｓＩ／Ｆ状態であり、ｍｏｄｅ０＝１、ｍｏｄｅ１＝０で１２ｂｉｔｓＩ／Ｆ、ｍｏｄｅ０＝０、ｍｏｄｅ１＝１で２４ｂｉｔｓＩ／Ｆであるとする。もちろん、いずれか２つのインタフェースに対応するだけでよい場合には、係る端子は１つでよく、１／０により使用するインタフェースを切り替えるようにすればよい。
【００５６】
一方、上記のように３つのインタフェースに対応するための認識装置５の内部構造としては、図１６に示すようになる。図示するように、アドレスデータＡＤＲＳ［７：０］や制御データ［７：０］は、レジスタ１３の所定エリアに書き込まれる。また、アドレスバスで指定したアドレスへの制御データの書き込みＷＤ、読み出しＲＤをするための信号や、チップセレクタ信号ＣＳもレジスタ部１３に書き込まれる。なお、このレジスタ部１３に書き込まれる情報の具体例は後述する。
【００５７】
そして、１２ｂｉｔｓＩ／Ｆの場合には、アドレスバスの上位４ｂｉｔｓ分の信号ＡＤＲＳ［７：４］は、画像データとしても使用されるとともに、レジスタ部１３への入力としても使用されている。従って、図１６に示すように、ＡＤＲＳ［７：４］は分岐して、レジスタ部１３と画像データバスＶＤ［１１：０］が与えられる。
【００５８】
そこで、画像データとして使用されているときには、レジスタ部１３へのアクセスは行わないようにする。つまり、仮にレジスタ部１３の所定エリアに画像データが書き込まれていたとしても、レジスタにアクセスしなければ、係る格納されたデータは他に影響を与えないので、実質的にアドレスバス側にはデータが送られてこなかったことと等価となる。
【００５９】
しかし、何らかの原因により誤ってレジスタ部１３にアクセスしてしまうことを考慮して、例えば図１７に示すような論理回路を、画像データバスと兼用の上位のアドレスＡＤＲＳ［７：４］の信号線とレジスタ部１３の間に介在させることにより、アドレスバスの上位を固定し、たとえレジスタ部１３にアクセスしたとしても影響が出ないようにするとよい。
【００６０】
すなわち、各アドレスデータは、アンド素子１４を介してレジスタ部１３に供給される。また、各アンド素子１４の他方の入力端子には、制御信号発生回路１５から出力される制御信号が与えられる。そして、この制御信号発生回路１５は、ｍｏｄｅ０＝１、ｍｏｄｅ１＝０の１２ｂｉｔｓＩ／Ｆを特定する信号が与えられた時にその出力が０となる。よって、１２ｂｉｔｓＩ／Ｆが選択された場合には、制御信号発生回路１５の出力は０、つまりＬとなるので、アドレスＡＤＲＳ［７：４］からの信号の状態（Ｈ／Ｌ）に関係なくアンド素子１４の出力はＬとなる。従って、１２ｂｉｔｓＩ／Ｆモードの場合には、アドレスバスの上位が固定される。また、このように論理回路を用いなくても、本形態の場合、ＣＳ信号（チップセレクト信号）をアドレスの一部に利用しているので、そのＣＳ信号をネゲートして全くアクセスできないようにする方法もとれる。
【００６１】
なお、具体的な回路構成は省略するが、２４ｂｉｔｓＩ／Ｆの場合にも、上記した１２ｂｉｔｓＩ／Ｆと同様にすればよい。つまり、アドレスバスＡＤＲＳ［７：０］や制御データバス［７：０］と、レジスタ部１３の間に、上記したような論理回路などを介在させればよい。但し、２４ｂｉｔｓＩ／Ｆの場合には、データバスも使用する。この信号線は、双方向端子であるため、認識装置５にとって入力専用となるように、入出力端子の制御をしておく必要がある。この方法は、一般的なものであるのでここでは説明を省略する。
【００６２】
一方、認識装置５は、与えられた画像中に存在する特定画像を認識することを主たる役目としている。従って、当然その結果を本体システム７側に知らせる必要がある。標準の８ｂｉｔｓＩ／Ｆの場合には、認識結果レジスタをポーリングしていれば、認識結果を得ることができる。ここで、認識結果とは、特定画像の有無であったり、特定画像らしさを示す数値（適合度，類似度等）であったりする。
【００６３】
このように、８ｂｉｔｓＩ／Ｆの場合であれば、レジスタ部を通じて、結果を読み出し可能であるが、１２ｂｉｔｓＩ／Ｆの場合は、上記したように画像データを転送中はレジスタ部１３をアクセスできないので、結果を知ることができない。
【００６４】
そこで、結果を知らせるために別途ポートＰ［１：０］を用意しており、随時ポートを通じて結果を伝達することが可能なようにしている。また、８ｂｉｔｓＩ／Ｆの場合においても認識結果レジスタのポーリングよりもリアルタイムで結果を知らせるためにポートＰを用いることができる。さらに、随時ポートを通じて結果を伝達し、その後、結果レジスタをリードして「らしさ」の数値を読み出すという方法も可能である。
【００６５】
また、１２ｂｉｔｓＩ／Ｆでも、下位４ｂｉｔｓのアドレスは有効である。従って、重要なレジスタ、例えばコントロールレジスタ、結果レジスタを下位４ｂｉｔｓで表されるアドレスにマッピングしておけば、アドレスの上位を画像データとして使用している場合でも、コントロールや結果の読み出しが可能となる。このようなアドレスマッピング例としては、例えば図１８に示すようにすることにより実現できる。そして、各レジスタの意味は図１９〜図２３に示す。そして、この認識装置５に設けたレジスタ部１３に対し、本体システム７のＣＰＵ８が読み出し、書き込みをすることにより、通信を実施できる。なお、アドレスの番地中、図示していないものはその他の設定や空番地である。
【００６６】
また、図１６に示した例では、画像フォーマットの切替（８ｂｉｔｓＩ／Ｆ，１２ｂｉｔｓＩ／Ｆ，２４ｂｉｔｓＩ／Ｆの切替）は、２つの端子（ｍｏｄｏ０，ｍｏｄｏ１）に与える信号で切り替えることとしていた。このように、端子で切り替える方法としては、基板上に実装された部品、例えばジャンパの実装／非実装によって切り替えたり、或いは、本体システムのポート等を用いて切り替える等が考えられるが、システムの汎用性を考えると、フレキシブルに切り替えることができる方が好ましい。
【００６７】
そこで、図１８に示すようにレジスタの一部として、画像フォーマット切替え機能を有している。具体的には、図２３に示すように、この切替えのためのレジスタを下位のアドレスで指定できる０〜Ｆ番地にマッピングしたことで、１２ｂｉｔｓＩ／Ｆとなった後でも切り替えることが可能となった。
【００６８】
さらに、画像Ｉ／Ｆ信号と連携することで、２４ｂｉｔｓＩ／Ｆであっても切替えが可能となる。すなわち、２４ｂｉｔｓＩ／Ｆでは、すべてのアドレスバス、データバスを画像入力用として使用するため、全く、レジスタへのアクセスは不可能となる。しかし、画像データが必要であるのは、画像有効期間中、すなわち、広域では、副走査方向イネーブル信号ＶＥＮの有効期間中、さらに絞れば、ＶＥＮ有効期間中の主走査方向イネーブル信号ＨＥＮの有効期間中ということになる。
【００６９】
そこで、この有効期間中には、アドレスバス、データバスを画像信号用として占有し、非有効期間中には開放して、レジスタをアクセスできるようにする。これにより、一旦、２４ｂｉｔｓＩ／Ｆとなっていても、ＶＥＮの非有効期間中であれば、他の画像Ｉ／Ｆへの切替えや、０〜Ｆ番地以外への番地へのアクセスが可能となる。係る構成は、１２ｂｉｓＩ／Ｆ時でも実行可能であるのはもちろんである。
【００７０】
なお、認識装置５における認識装置は、例えば本体からの認識開始コマンドを受けてから認識終了コマンドを受けるまでを認識実行期間として定義することも可能であり、この認識実行期間中に、兼用バスを画像に占有し、その他では、開放するということもできる。この場合、本体システムのＣＰＵの一連の制御シーケンスの中で管理できるのでさらに、有効な手段とも言える。
【００７１】
【発明の効果】
以上のように、本発明に係る画像認識装置及びそれを用いた画像処理装置では、受け取る手段となる画像インタフェースの信号線を減じ、認識装置（ｃｈｉｐ）の端子数を減じてパッケージコストを低下させることができる。
【００７２】
特に請求項２のように構成すると、全カラー情報を同時に送るものに比べて転送速度の低下を抑えつつ受け取る手段の信号線の数を減らし、安価に構成できる。また、請求項３のように構成すると、さらに信号線の数を減らすことができる。さらにまた、請求項４のように構成すると、請求項３に比べてさらに処理速度を向上させることができる。
【００７３】
請求項５〜７のように構成すると、画像の転送方式の異なる種類の機器にも柔軟に対応可能なインタフェースとすることができ、汎用性が高く、量産効果も発揮させることができる。特に、請求項６のように構成すると、例えばボード上の実装部品で切替え可能とすることができるので、簡単な構成で切り替え可能となる。また、請求項７のように構成すると、認識装置内のコントロール回路によって制御可能となるので、装置に実装後でも切り替えを簡単に行える。
【図面の簡単な説明】
【図１】画像データと主走査・副走査方向イネーブル信号の関係を示す図である。
【図２】各イネーブル信号と画像データの転送タイミングを説明する図である。
【図３】主走査方向イネーブル信号と副走査方向イネーブル信号の関係を示す図である。
【図４】３つの色成分データを同時に転送する認識装置の一例を示す図である。
【図５】本発明に係る特定認識装置の一実施の形態を示す図である。
【図６】作用を説明する図である。
【図７】イネーブル信号と、クロック信号並びに色成分データの転送タイミングを示す図である。
【図８】イネーブル信号と、クロック信号並びに色成分データの転送タイミングを示す図である。
【図９】図５に示す認識装置の実施の形態を画像処理装置に組み込んだ例を示す図である。
【図１０】本発明に係る認識装置の別の実施の形態及びそれを画像処理装置に組み込んだ例を示す図である。
【図１１】図１０に示す装置におけるイネーブル信号と、クロック信号並びに色成分データの転送タイミングを示す図である。
【図１２】図１０に示す装置におけるイネーブル信号と、クロック信号並びに色成分データの転送タイミングを示す図である。
【図１３】図１０に示す装置におけるイネーブル信号と、クロック信号並びに色成分データの転送タイミングを示す図である。
【図１４】本発明に係る認識装置のさらに別の実施の形態及びそれを画像処理装置に組み込んだ例を示す図である。
【図１５】複数の画像フォーマットに対応した認識装置の一実施の形態を示す図である。
【図１６】その内部構造を示す図である。
【図１７】アドレスバス（上位）のデータをレジスタ部に記憶する構成を示す図である。
【図１８】レジスタ部の内部構造・アドレスマッピングの一例を示す図である。
【図１９】コントロールレジスタのデータ構造の一例を示す図である。
【図２０】コントロールレジスタ（ステータスレジスタ）のデータ構造の一例を示す図である。
【図２１】適合度のデータ構造の一例を示す図である。
【図２２】ポート設定レジスタのデータ構造の一例を示す図である。
【図２３】画像フォーマットの切替のためのレジスタのデータ構造の一例を示す図である。
【符号の説明】
５  認識装置
７  本体システム
８  ＣＰＵ
１０  マルチプレクサ
１１  第１マルチプレクサ
１２  第２マルチプレクサ
１３  レジスタ部
１４  アンド素子
１５  制御信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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