(57)【特許請求の範囲】
【請求項１】
メモリセル（ＦＳＰＺ）と接続されたビット線（ＢＬ）と、
第１の差動増幅器入力側（ＤＥ１）および第２の差動増幅器入力側（ＤＥ２）ならびに差動増幅器出力側（ＤＡ）を有する差動増幅器（Ｄ）と、
第１のドライバ入力側（ＴＲＥ１）および第１のドライバ出力側（ＴＲＡ１）を備えた第１のドライバ回路（ＴＲ１）が設けられており、
前記差動増幅器入力側（ＤＥ１）は反転入力側であり、前記第２の差動増幅器入力側（ＤＥ２）は非反転入力側であり、
前記第１の差動増幅器入力側（ＤＥ１）はビット線（ＢＬ）と接続されており、前記第２の差動増幅器（ＤＥ２）には基準信号（ＶＢＳＯＬＬ）が供給され、
前記差動増幅器出力側（ＤＡ）は前記第１のドライバ入力側（ＴＲＥ１）と、前記第１のドライバ出力側（ＴＲＡ１）は前記ビット線（ＢＬ）と接続されている形式の、
強誘電体キャパシタを備えたメモリセルを読み出すための回路において、
前記第１のドライバ回路（ＴＲ１）は、強誘電キャパシタを備えたメモリセル（ＦＳＰＺ）の読み出し中、前記差動増幅器出力側（ＤＡ）における信号に依存して電荷量を発生して前記ビット線（ＢＬ）へ供給することにより、該ビット線（ＢＬ）の電位が前記メモリセル（ＦＳＰＺ）の読み出し中に前記差動増幅器（Ｄ）により前記基準信号（ＶＢＳＯＬＬ）の電位に合わせて制御されることを特徴とする、
強誘電体キャパシタを備えたメモリセルを読み出すための回路。
【請求項２】
第２のドライバ入力側（ＴＲＥ２）および第２のドライバ出力側（ＴＲＡ２）を備えた第２のドライバ回路（ＴＲ２）が設けられており、前記差動増幅器出力側（ＤＡ）が第２のドライバ入力側（ＴＲＥ２）と接続されている、請求項１記載の回路。
【請求項３】
評価入力側（ＢＥ）および評価出力側（ＢＡ）を備えた評価回路（Ｂ）が設けられており、前記評価入力側（ＢＥ）は第２のドライバ出力側（ＴＲＡ２）と接続されている、請求項１または２記載の回路。
【請求項４】
差動増幅器（Ｄ）および第１のドライバ回路（ＴＲ１）によりビット線（ＢＬ）が基準信号（ＶＢＬＳＯＬＬ）の電圧に合わせて制御される、請求項１から３のいずれか１項記載の回路。
【請求項５】
強誘電体メモリセル（ＦＳＰＺ）は、強誘電体キャパシタ（ＣＦ）とゲート端子（ＷＬ）を備えた選択トランジスタ（Ｔ）とを有しており、前記強誘電体キャパシタ（ＣＦ）の第１の端子は電圧源（ＶＰＬ）と、前記強誘電体キャパシタ（ＣＦ）の第２の端子は選択トランジスタ（Ｔ）のソース領域と、前記ビット線（ＢＬ）は選択トランジスタ（Ｔ）のドレイン領域と接続されている、請求項１から４のいずれか１項記載の回路。
【請求項６】
前記評価回路（Ｂ）は、第１の比較器入力側（ＣＯＭＰＥ１）および第２の比較器入力側（ＣＯＭＰＥ２）を備えた比較器（ＣＯＭＰ）を有しており、前記第１の比較器入力側（ＣＯＭＰＥ１）には基準電圧（ＶＢＲＥＦＦ）が加えられ、前記第２の比較器入力側（ＣＯＭＰＥ２）は測定キャパシタ（ＣＭＥＳＳ）ならびに第２のドライバ出力側（ＴＲＡ２）と接続されている、請求項１から５のいずれか１項記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えたメモリセルを読み出すための回路に関する。この回路には、メモリセルと接続されたビット線と、第１の差動増幅器入力側および第２の差動増幅器入力側ならびに差動増幅器出力側を有する差動増幅器と、第１のドライバ入力側および第１のドライバ出力側を備えた第１のドライバ回路が設けられており、前記差動増幅器入力側は反転入力側であり、前記第２の差動増幅器入力側は非反転入力側であり、前記第１の差動増幅器入力側はビット線と接続されており、前記第２の差動増幅器には基準信号が供給され、前記差動増幅器出力側は前記第１のドライバ入力側と、前記第１のドライバ出力側は前記ビット線と接続されている。
【０００２】
【従来の技術】
強誘電体キャパシタを備えたメモリセルは、たとえば特許明細書 US 5, 986, 919、US 5, 969,980、US 5,991, 188 および US 6, 002, 634 から公知である。この場合、強誘電体メモリセルは強誘電体キャパシタと選択トランジスタを有しており、これらはＤＲＡＭ（Dynamic Random Access Memory）メモリセルにおける慣用のキャパシタならびに選択トランジスタと同じように配置されている。US 5, 999, 439 は、強誘電体メモリセルのための読み出し増幅器（センスアンプ）に特に係わる特許明細書である。そこでは読み出し増幅器として２つの入力側をもつフリップフロップが、隣り合う２つのビット線に接続されている。
【０００３】
一般に強誘電体メモリセルは、強誘電体キャパシタの一方の電極が電圧源と接続され、他方の電極が選択トランジスタと接続されるように構成されている。選択トランジスタのゲートはワード線と接続されており、強誘電体キャパシタとは反対側にあるソース・ドレイン領域はビット線と接続されている。
【０００４】
強誘電体メモリにおける情報の記憶は、強誘電体材料の分極動作で実行される。その際、強誘電体キャパシタの「残留分極」が格納されている情報を表す。
【０００５】
強誘電体メモリセルを読み出すために、選択トランジスタが適切なゲート電圧で導通され、その結果、強誘電体キャパシタが低抵抗でビット線と接続されるようになる。ついで、強誘電体キャパシタに加わる電圧源の電圧が変えられて、読み出し信号がビット線上に発生する。ビット線は強誘電体メモリにおけるその幾何学的配置ゆえにビット線容量を有しており、これは強誘電体キャパシタとともに容量分圧器を成すので、利用可能な電圧はビット線において降下する電圧と強誘電体キャパシタにおいて降下する電圧とに分割される。
【０００６】
ビット線容量において降下する電圧はできるかぎり大きくなければならない。それというのも、そのようにすれば後置接続されたセンスアンプは大きな入力信号を受け取ることができ、強誘電体メモリセルの状態を確実に求めることができるからである。
【０００７】
とはいうものの、ビット線容量において降下する電圧が大きくなればなるほど、強誘電体キャパシタにおいて降下する電圧が小さくなる、ということがいえる。これが問題になるのは、強誘電体キャパシタにおいて降下する電圧が抗電圧にもはや到達しないときである。この場合、強誘電体における上方のヒステリシスカーブと下方のヒステリシスカーブの一義的な区別がもはや不可能になる。なぜならば、強誘電体キャパシタにおける反転充電電荷量もしくは「再分極」にはもはや完全には到達せず、したがって後置接続されたセンスアンプの測定閾値よりも小さくなってしまうからである。
【０００８】
強誘電体キャパシタの容量とビット線の容量の両方に関する相反する仕様条件ゆえに、強誘電体メモリならびにメモリフィールドの仕様の自由度や実現の可能性が非常に狭められてしまう。
【０００９】
また、相反する２つの条件ゆえに、強誘電体キャパシタの容量とは異なりビット線容量は最適な値をもつ結果となる。強誘電体キャパシタの所定の容量について非常に大きいビット線容量を得るのであれば、ビット線は非常に長く形成され、そのことでビット線の時定数が大きくなる。これにより強誘電体メモリセルならびに強誘電体メモリは、読み出し速度に関して非常に長くなる。また、強誘電体キャパシタの所定容量ゆえに非常に小さいビット線容量を使用すべきときには、ビット線の長さをきわめて短く選定しなければならず、そのことで著しく多くのビット線とセンスアンプをもつセルフィールドアーキテクチャが必要になる。そしてこれにより強誘電体メモリの所要スペースが大きくなってしまう。
【００１０】
したがって強誘電体メモリセルフィールドにおける最適な面積利用を実現するためには、ビット線容量と強誘電体キャパシタの容量との最適な比から逸脱させなければならない。これにより上述の理由から、ビット線における読み出し信号が低減する。
【００１１】
【発明が解決しようとする課題】
本発明の課題は、強誘電体キャパシタを備えたメモリセルを読み出すための回路において、ビット線容量と強誘電体キャパシタの容量との比をいっそう広い範囲にわたり選択できるように構成することである。
【００１２】
【課題を解決するための手段】
本発明によればこの課題は、第１のドライバ回路は、強誘電キャパシタを備えたメモリセルの読み出し中、前記差動増幅器出力側における信号に依存して電荷量を発生して前記ビット線へ供給することにより、該ビット線の電位が前記メモリセルの読み出し中に前記差動増幅器により前記基準信号の電位に合わせて制御されることにより解決される。
【００１３】
【発明の実施の形態】
本発明による課題を解決するための手段は、強誘電体メモリのための新規な評価原理を採用している。その際の着想とは、強誘電体メモリセルを読み出すときにビット線の電圧を制御回路により基準信号の値に合わせて制御することである。つまり強誘電体メモリセルを読み出す場合、制御偏差を除いてビット線の電圧が一定に保持される。強誘電体キャパシタに接続された電圧源の電圧が変えられる。これにより強誘電体キャパシタを介して降下する電圧は実質的に電圧源の電圧によって定まり、ビット線容量と強誘電体キャパシタの容量との比には依存しない。第１のドライバ回路の役割は、制御回路を接続し差動増幅器出力側から第１の差動増幅器入力側へのフィードバックを実現するために用いられる。強誘電体メモリおよび強誘電体キャパシタの場合、強誘電体キャパシタを再分極させるのに必要とされる電荷量が測定すべき量を成しているので、第１のドライバ回路は有利には次のように構成されている。すなわち第１のドライバ回路は、第１のドライバ入力側における入力信号に依存して強誘電体キャパシタに相応の電荷量を第１のドライバ出力側から供給し、これによってビット線の電圧を十分一定に保持するように構成されているとよい。
【００１４】
また、第２のドライバ入力側と第２のドライバ出力側を備えた第２のドライバ回路が配置され、差動増幅器出力側が第２のドライバ入力側と接続されるように構成することができる。第２のドライバ回路はたとえば、第１のドライバ回路と同等にはたらく。しかし第２のドライバ回路は、それに後置接続された回路に電荷を供給するために用いられる。この第２のドライバ回路により有利には、強誘電体キャパシタと等しいまたは比例したあるいは等価の電荷量を供給することができる。
【００１５】
本発明の別の実施形態によれば評価回路には評価回路入力側と評価回路出力側とが設けられており、評価回路入力側は第２のドライバ出力側と接続されている。第２のドライバ回路に後置接続された評価回路の役割は、第２のドライバ回路から供給された電荷信号を評価し、後続の回路部分のために適切な形態に変換し、たとえばＣＭＯＳ互換の電圧レベルをもつ形態に変換する。
【００１６】
本発明の別の実施形態によれば、ビット線は差動増幅器と第１のドライバ回路により基準信号の電圧に合わせて制御される。ビット線が基準信号の値に合わせて制御されることにより、ビット線上の電圧がほぼ一定に保持される。これにより有利にはビット線を別の電圧値に充電しなおす必要はなく、このことで強誘電体メモリアレイの高速な読み出しが可能となる。さらに、強誘電体キャパシタのところで降下する電圧が実質的に電圧源により定められると有利である。これにより、強誘電体キャパシタのところで降下する電圧はビット線容量にも依存しないし、強誘電体キャパシタにおける強誘電体の分極にも依存しなくなる。
【００１７】
本発明の１つの実施形態によれば、強誘電体メモリセルは強誘電体キャパシタと、ゲート端子を備えた選択トランジスタを有しており、この場合、強誘電体キャパシタの第１の端子は電圧源と接続されており、強誘電体キャパシタの第２の端子は選択トランジスタのソース領域と、また、ビット線は選択トランジスタのドレイン領域と接続されている。既述の強誘電体メモリセルは、本発明による回路を用いて読み出すために格別良好に適している。また、既述の強誘電体メモリセルはコンパクトであり、ただ２つの構成素子から成る。
【００１８】
さらに本発明による装置構成によれば、評価回路は第１の比較器入力側と第２の第２の比較器入力側を備えた比較器を有しており、この場合、第１の比較器入力側には基準信号が供給され、第２の比較器入力側は測定キャパシタおよび第２のドライバ出力側と接続されている。測定キャパシタの役割は、第２のドライバ回路から供給された電荷量を加算し、強誘電体メモリセルの分極と等価であるそれ相応の電圧レベルまで充電される。測定キャパシタの大きさにより、第２のドライバ回路から供給される電荷量によって形成される電圧変位量を生じさせることができる。
【００１９】
後置接続された比較器は測定キャパシタに加わる電圧を基準電圧と比較し、その出力側から論理値「１」または論理値「０」に対応する電圧を発生する。基準電圧は、測定キャパシタに加わる電圧が、強誘電体キャパシタが再分極されない場合とされる場合とで、一方は基準電圧よりも低く一方は基準電圧よりも高くなるよう選定される。
【００２０】
強誘電体メモリセルを読み出すための本発明による回路によれば、セル情報を読み出すステップとセル情報を評価するステップとが分離される。このことでこれら２つの役割を互いに依存せずに最適化することができる。
【００２１】
従属請求項には本発明の有利な実施形態が示されている。次に、図面を参照しながら実施例に基づき本発明について詳しく説明する。
【００２２】
【実施例】
図１には、強誘電体キャパシタCFを備えた強誘電体メモリセルFSPZが図示されている。強誘電体キャパシタCFは一方で電圧源VPLに接続され、他方では選択トランジスタTに接続されている。この選択トランジスタTはゲート端子WLを介して制御され、ゲート端子自体はビット線BLに接続されている。ビット線BLの幾何学的形状ゆえにビット線BLは寄生ビット線容量CBLを有する。トランジスタTがオンのとき、電圧が電圧源VPLにより強誘電体メモリセルFSPZに印加されると、強誘電体キャパシタCFを介して電圧VFが降下し、またビット線容量CBLを介して電圧VPLが降下する。強誘電体キャパシタCF及びビット線容量CBLからなる装置構成は容量分圧器として機能する。強誘電体メモリセルFSPZの読み出しのために、通常の場合選択トランジスタTはゲート端子WLに適切な電圧が加わるとオンになり、それによって強誘電体キャパシタCFは低抵抗でビット線BLに接続される。通常の場合続いて電圧源VPLの電圧が変えられ、読み出し信号がビット線BLに形成される。
【００２３】
図２には、強誘電体メモリセルの読み出しのための本発明による回路装置が図示されている。回路装置はその際、第１差動増幅器入力側DE１及び第２差動増幅器入力側DE２を有する差動増幅器Dを含む。第１差動増幅器入力側DE１は例えば反転入力側であり、第２差動増幅器入力側DE２は例えば非反転入力側である。第２差動増幅器入力側DE２には基準信号VBLSOLLが供給され、第１差動増幅器入力側DE１はビット線BLに接続される。通常の場合差動増幅器は正及び負の入力側を有する。この実施例においては、第２差動増幅器入力側DE２は正の入力側であり、第１差動増幅器入力側DE１は負の入力側である。
【００２４】
さらに第１ドライバ出力側TRA１及び第１ドライバ入力側TRE１を備えたドライバ回路TRが配置されていて、この場合、差動増幅器出力側DAは第１ドライバ入力側TRE１に接続され、第１ドライバ出力側TRA１はビット線BLに接続されている。既述の装置はそれゆえフィードバックされた差動増幅器に適している。フィードバック回路は破線で囲まれており、これを制御回路Rと称する。第１ドライバ回路TR１はこの実施例において、ビット線BLに、差動増幅器出力側DAの信号によって決定される電荷量を供給するために利用される。この電荷は、ビット線電圧VBLを基準信号VBLSOLLの基準値に合わせて制御するのに利用される。
【００２５】
さらに第２ドライバ入力側TRE２及び第２ドライバ出力側TRA２を備えた第２ドライバ装置TR２が配置されていて、この場合、差動増幅器出力側DAは第２ドライバ入力側TRE２に接続されている。
【００２６】
評価回路入力側BE及び評価回路出力側BAを有する評価回路Bが配置されていて、この場合、第２ドライバ出力側TRA２は評価回路入力側BEに接続されている。第２ドライバ回路TR２はこの際、第１ドライバ回路TR１を介してビット線BLに供給された電荷量と同等の電荷量を評価回路Bに供給する、という役割を担う。この回路装置によって、ビット線BLを介して、強誘電体メモリセルFSPZの強誘電体キャパシタCFを読み出すのに利用された電荷量と、等しい、または比例した、または等価の電荷量を評価回路Bに供給することが出来るようになる。評価回路出力側BAはその際、本発明の回路装置のデータ出力側DOUTとして利用される。
【００２７】
図３には、本発明による評価回路の別の実施形態が図示されている。評価回路は第１比較器入力側COMPE１、第２比較器入力側COMPE２及び比較器出力側COMPAを備えた比較器COMPを含む。第１比較器入力側COMPE１には基準電圧VBREFが供給される。第２比較器入力側COMPE２は評価回路入力側BE及び測定キャパシタCMESSに接続されている。測定キャパシタの第２比較器入力側COMPE２とは反対側の電極は基準電位におかれている。比較器出力側COMPAは評価回路出力側BAと接続されており、つまりはデータ出力側DOUTと接続されている。測定キャパシタCMESSは、評価回路入力側BEを介して評価回路Bに供給される電荷量を合計するために利用される。その際、測定キャパシタCMESSは相応の電圧レベルまで充電される。測定キャパシタCMESSに印加される電圧レベルは比較器COMPを用いて基準電圧VBREFと比較され、相応の出力信号が形成される。評価回路Bを評価の開始にあたり規定された状態にするために、トランジスタが利用される。このトランジスタは評価回路入力側BE及び初期化電圧源VINITと接続されており、初期化信号INITによって制御される。
【図面の簡単な説明】
【図１】強誘電体メモリセルを示す図である。
【図２】強誘電体キャパシタを備えたメモリセルを読み出すための本発明による回路を示す図である。
【図３】本発明による評価回路の構成を示す図である。
【符号の説明】
ＢＬ  ビット線
Ｒ  フィードバック回路
ＴＲ１，ＴＲ２  ドライバ回路
Ｄ  差動増幅器
Ｂ  評価回路
【図１】
0003896257.tif 000002
【図２】
0003896257.tif 000003
【図３】
0003896257.tif 000004