(57)【特許請求の範囲】
【請求項１】
単位メモリセルと第１ビットライン分離信号により、前記メモリセル内の第１ビットラインとセンスアンプ領域内のビットライン接続及び遮断の役割を担当するための第１ライン連結手段と、第２ビットライン分離信号により、第２ビットラインとセンスアンプ領域内のビットラインの接続及び遮断の役割を担当するための第２ライン連結手段と、第２プリチャージ制御信号により制御され、センスアンプ領域内のビットラインをイコライゼーション及びプリチャージする第２プリチャージ手段と、
センスアンプ領域内のビットラインの間に接続され、センスアンプ制御信号（RTO、/S）により駆動されてビットラインセンシング動作を担当するビットラインセンスアンプと、カラム選択信号（YI）により動作し、前記センスアンプ領域内のビットラインと、データバスラインの接続及び遮断の役割を担当するデータバスライン連結部で構成された半導体メモリ装置において、
第１プリチャージ制御信号により制御され、前記単位メモリセル領域内の第１ビットラインをイコライゼーション及びプリチャージする第１プリチャージ手段をさらに含み、
前記第１、第２ビットライン分離信号は、バンク選択信号及びセンシング発生信号によりビットライン分離信号発生手段から発生し、
前記第１プリチャージ制御信号は、バンク選択信号及び前記第１、第２ビットライン分離信号により第１プリチャージ制御手段から発生し、
前記第１プリチャージ制御手段は、前記バンク選択信号を反転させる第１インバータと；
前記ビットライン分離信号と、前記第１インバータの出力信号とを否定論理合せするノアゲートと；
前記ビットライン分離信号、及び前記第１インバータの出力信号を否定論理乗算するナンドゲートと；
クロック入力端子に前記ナンドゲートの出力信号が印加され、データ入力端子に前記ノアゲートの出力信号が印加され一定時間ラッチさせて伝えるディーフリップフロップと；
前記バンク選択信号、及び前記ビットライン分離信号それぞれの反転信号を入力されて論理合せするネガティブアンドゲートと；
前記ネガティブアンドゲートの出力信号によりセッティングされ、前記ディーフリップフロップの出力信号に従いトグリングし、前記第１プリチャージ制御信号を発生させるティーフリップフロップとを備えており、
前記第２プリチャージ制御信号は、バンク選択信号及びカスバー信号により第２プリチャージ制御手段から発生することを特徴とする半導体メモリ装置。
【請求項２】
前記ビットライン分離信号発生手段は、ラスバー信号から発生する前記バンク選択信号を入力されビットライン分離信号をイネーブルさせるイネーブル部と；
前記センスアンプ制御信号を発生させるセンシング発生信号を入力され所定時間ディレイさせるディレイ部と；
前記ディレイ部により遅延された信号により、前記ビットライン分離信号をディスエーブルさせるディスエーブル部を備えてなることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記ディレイ部でなる所定のディレイ時間は、メモリセルにデータをリライトする動作が完了してビットラインを分離することができるのに要する時間であることを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
前記第２プリチャージ制御手段は、前記カスバー信号及びバンク選択信号をそれぞれ利用してそれぞれのパルス制御信号を発生させる第１及び第２パルス発生手段と；
前記第１及び第２パルス発生手段から発生したそれぞれのパルス制御信号によりスイッチングされ、出力端電位を調節する出力駆動手段と；
前記出力端電位をラッチさせるラッチ手段と；
前記ラッチ手段の出力電位をバッファリングするバッファとを備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
前記第１パルス発生手段は、前記カスバー信号を反転ディレイさせるため直列連結された奇数個のインバータと；
前記最終インバータ出力信号及び前記カスバー信号を組み合せるナンドゲートとを備えることを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記第２パルス発生手段は、前記バンク選択信号を反転ディレイさせるため直列連結された奇数個のインバータと；
前記最終インバータ出力信号及び前記バンク選択信号を組み合せるナンドゲートと；
前記ナンドゲートの出力信号を反転させるインバータとを備えることを特徴とする請求項４記載の半導体メモリ装置。
【請求項７】
前記出力駆動手段は、電源電圧と接地電圧の間に直列連結され、前記第１及び第２パルス発生手段から発生したそれぞれのパルス制御信号が、それぞれのゲートに印加されて制御されるＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを備えることを特徴とする請求項４記載の半導体メモリ装置。
【請求項８】
前記ラッチ手段は、前記出力端電位を反転させるインバータと；
電源電圧印加端と前記出力端の間に連結され、前記インバータの出力信号がゲート端にフィードバックされるＰ型ＭＯＳトランジスタとを備えることを特徴とする請求項４記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、より詳しくは、ビットライン構造を変化させ連続的なリード動作時のロー及びカラム動作を改善し、これに伴いデータアクセス時間を減少させて高速化を実現するようにした半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、DRAM等のメモリ素子のリード動作は次のような経路を経て実施されることになる。
【０００３】
先ず、動作制御信号のラスバー（/RAS）がアクティブ状態に変化しながらアドレスバッファに入力されるアドレス信号を素子内部に受け入れ、このとき受け入れたアドレス信号等をデコーディングし、セルアレイブロックのワードライン中の一つを選択するローデコーディング動作を実施することになる。
【０００４】
その後、前記選択されたワードラインに連結されているセル等のデータは、選択されたブロックのデータをビットライン分離回路を経てセンスアンプ領域内のビットライン（SL、/SL）に伝送されるが、このとき、ビットラインセンスアンプ（５）が駆動して前記センスアンプ領域内のビットライン（SL、/SL）にローディングされた微細な電位差を有する信号を、それぞれ電源電圧（VCC）及び接地電圧（VSS）水準に増幅することになる。
【０００５】
一方、ビットラインセンスアンプ（５）により増幅されたビットラインのデータをデータバスライン（DB、/DB）に伝えるパストランジスタが、カラムデコーダ出力信号（YI）によりスイッチング制御され一つのカラムを選択することになる。
【０００６】
尚、選択されたカラムデータは選択的にスイッチングされたパストランジスタを経て前記データバスライン（DB、/DB）にローディングされることになり、これをデータバスラインセンスアンプで感知、増幅した後、データ出力バッファ等を介して素子外部に出力されながらリード動作は終了する。
【０００７】
ところが、前記経路を経てリード動作が実施される従来のDRAM素子は、一つのリード動作が終了した後、次のリード動作が実施されるために最初のリード命令に対するカラム動作が終了してから、二番目のリード命令に対するロー動作の実施が可能であった。
【０００８】
図１は、一般的なDRAMの構造を示す回路図であり、ここに示されたように、第１側ビットライン（BL１）とセルフレート電圧端子（VCP）の間に連結され、データを貯蔵する第１Ｎモス型トランジスタ（NM１）及びセルキャパシタ（C１）でなる単位メモリセル（１）と、ビットライン分離信号（BISH）により第１ビットライン（BL１、/BL１）とセンスアンプライン（SL、/SL）の接続及び遮断の役割を担当するため第２、第３Ｎモス型トランジスタ（NM２、NM３）でなる第１ライン連結部（２）と、ビットライン分離信号（BISL）により第２ビットライン（BL２、/BL２）と、センスアンプライン（SL、/SL）の接続及び遮断役割を担当するため第４、第５Ｎモス型トランジスタ（NM４、NM５）でなる第２ライン連結部（３）と、ビットラインイコライゼーション／プリチャージ制御信号（BLP）により制御され、センスアンプライン（SL、/SL）をイコライゼーション及びプリチャージするプリチャージ部（４）と、センスアンプライン（SL、/SL）の間に接続し、センスアンプ制御信号（RTO、/S）により駆動されてビットラインセンシング動作を担当するビットラインセンスアンプ（５）と、カラム選択信号（YI）により動作して前記センスアンプライン（SL、/SL）とデータバスライン（DB、/DB）の接続、及び遮断役割を担当する第６、第７Ｎモス型トランジスタ（NM６、NM７）でなるデータバスライン連結部（６）で構成されている。
【０００９】
図２は、図１のDRAMのビットライン駆動を示す動作タイミング図であり、図２（ｃ）及び図２（ｄ）にそれぞれ示すようにカラム動作の完了時までビットライン分離信号（BISH、BISL）、及びワードライン電位（WL）が引続きロジックハイレベルの状態であるため、連続的なリード動作の実施のためこれ等二つの信号（BISH、WL）が全てオフされ、図２（ｅ）に示す第１ビットライン対（BL１．/BL１）が一定電位（例えば、Half VDD）でプリチャージされたあと図２（ａ）に示すように、ラスバー信号（/RAS）が再びロジックローレベルのイネーブル状態に印加されると、新規のワードラインを選択してデータをリードしようとするとき、ラスバー信号（/RAS）とカスバー信号（/CAS）の間の遅延時間（tRCD）とラスバー信号（RAS）によるプリチャージ時間（tRP）で示された時間の間の間隔（tA）が長くなりながら、データアクセス時間を延長することになり高速動作を制限することになる問題点が発生する。
【００１０】
前記の問題点は図２（ｃ）に示すように、プリチャージのとき二つのビットライン分離信号（BISH、BISL）が電源電位（VDD）レベルを保持することになり、メモリセル領域内のビットライン（BL１、/BL１）及びセンスアンプ領域内のセンスアンプライン（SL、/SL）が、同一の単一ノードで動作することになりながら発生する問題点である。
【００１１】
即ち、従来用いられたDRAMではメモリセル領域内のビットラインとビットラインセンスアンプ領域内のビットラインが完全に分離されないため、連続的なリード動作の実施に際しデータアクセス時間を増加させて高速化を制限することになる問題点が発生する。
【００１２】
【発明が解決しようとする課題】
したがって、本発明は前記の問題点を解決するためなされたものであり、本発明の目的は、ビットラインをメモリセル領域とビットラインセンスアンプ領域に対し分離して別途に制御することにより、連続リード動作時のロー及びカラム動作を高速化してデータアクセス時間を減少させた高速動作用ディラムを提供することにある。
【００１３】
【課題を解決するための手段】
前記目的の達成のため本発明による半導体メモリ装置は、単位メモリセルと第１ビットライン分離信号により前記メモリセル内の第１ビットラインとセンスアンプ領域内のビットラインの接続、及び遮断の役割を担当するための第１ライン連結手段と、第２ビットライン分離信号により第２ビットラインとセンスアンプ領域内のビットラインの接続、及び遮断の役割を担当するための第２ライン連結手段と、第２プリチャージ制御信号により制御され、センスアンプ領域内のビットラインをイコライゼーション及びプリチャージする第２プリチャージ手段と、センスアンプ領域内のビットラインの間に接続され、センスアンプ制御信号（RTO、/S）により駆動されてビットラインセンシング動作を担当するビットラインセンスアンプと、カラム選択信号（YI）により動作し、前記センスアンプ領域内のビットラインとデータバスラインの接続、及び遮断の役割を担当するデータバスライン連結部でなる半導体メモリ装置において、第１プリチャージ制御信号により制御され、前記単位メモリセル領域内の第１ビットラインをイコライゼーション、及びプリチャージする第１プリチャージ手段をさらに含み、前記第１、第２ビットライン分離信号はバンク選択信号、及びセンシング発生信号によりビットライン分離信号手段で発生し、前記第１プリチャージ制御信号はバンク選択信号、及び前記第１、第２ビットライン分離信号により第１プリチャージ制御手段で発生し、前記第２プリチャージ制御信号はバンク選択信号、及びカスバー信号により第２プリチャージ制御手段で発生することを特徴とする。
【００１４】
前述の目的及びその他の目的と本発明の特徴及び利点は、添付の図面と係る次の詳細な説明を介してより明らかになるはずである。以下、添付の図を参照して本発明の実施例を詳しく説明すれば次の通りである。
【００１５】
【発明の実施の形態】
図３は本発明に係るディラムの構造を示す回路図であり、ここに示すように、第１側ビットライン（BL１）とセルフレート電圧端子（VCP）の間に連結されてデータを貯蔵する第１Ｎモス型トランジスタ（NM１）及びセルキャパシタ（Ｃ１）でなる単位メモリセル（１）と、ビットライン分離信号（BISH）により第１ビットライン（BL１、/BL１）とセンスアンプライン（SL、/SL）の接続及び遮断の役割を担当するため第２、第３Ｎモス型トランジスタ（NM２、NM３）でなる第１ライン連結部（２）と、ビットライン分離信号（BISL）により第２ビットライン（BL２、/BL２）とセンスアンプライン（SL、/SL）の接続及び遮断の役割を担当するため第４、第５Ｎモス型トランジスタ（NM４、NM５）でなる第２ライン連結部（３）と、第１、第２ビットラインプリチャージ制御信号（BLP１、BLP２）によりそれぞれ制御され、それぞれ第１ビットライン（BL１、/BL１）及びセンスアンプライン（SL、/SL）をイコライゼーション及びプリチャージする第１、第２プリチャージ部（１１、１２）と、センスアンプライン（SL、/SL）の間に接続され、センスアンプ制御信号（RTO、/S）により駆動されてビットラインセンシング動作を担当するビットラインセンスアンプ（５）と、カラム選択信号（YI）により動作し、前記センスアンプライン（SL、/SL）とデータバスライン（DB、/DB）の接続及び遮断の役割を担当する第６、第７Ｎモス型トランジスタ（NM６、NM７）でなるデータバスライン連結部（６）で構成されている。
【００１６】
前記第１、第２ビットライン分離信号（BLSH、BLSL）は、バンク選択信号（BKSEL）及びセンシング発生信号（SG）（sensing generation signal）によりビットライン分離信号発生部（１３）で発生する。
【００１７】
前記第１ビットラインイコライゼーション／プリチャージ制御信号（BLP１）は、バンク選択信号（BKSEL）及び前記第１、第２ビットライン分離信号（BISH、BISL）により第１プリチャージ制御部（１４）で発生する。
【００１８】
前記第２ビットラインイコライゼーション／プリチャージ制御信号（BLP２）は、バンク選択信号（BKSEL）及びカスバー信号（/CAS）により第２プリチャージ制御部（１５）で発生する。
【００１９】
ここで、前記従来技術のディラムと同一の構成要素に対しては同一の図面符号を与えた。
【００２０】
図４は、前記図３に示したビットライン分離信号発生部（１３）を示すブロック構成図であり、ここに示すように、ラスバー信号（/RAS）から発生する前記バンク選択信号（BKSEL）を入力され、ビットライン分離信号（BISH、BISL）をイネーブルさせるイネーブル部（１３１）と；前記センスアンプ制御信号（RTO、/S）を発生させるセンシング発生信号（SG）を所定時間遅延する遅延部（１３２）と；前記遅延部（１３２）により遅延されたセンシング発生信号（SG）を用いて前記ビットライン分離信号（BISH、BISL）をディスエーブルさせるディスエーブル部（１３３）を備えて構成される。
【００２１】
このとき、前記遅延部（１３２）の所定遅延時間はメモリセルにデータがリライト（rewrite）するほどに十分ビットライン（BL１、/BL１）が分離するまで要求される最少時間になるよう、インバータの個数を変化させ直列連結することにより調節することになる。
【００２２】
さらに、前記ビットライン分離信号（BISH、BISL）の電位水準を接地電位（VSS）水準から高電圧（VPP）水準までフルスイングさせることにより、セル領域の第１ビットライン（BL１、/BL１）とセンスアンプ領域内のセンスアンプライン（SL、/SL）を完全分離させ得るよう制御することになる。
【００２３】
図５は、前記図３に示された第１プリチャージ制御手段（１４）の実施例を示す回路図であり、バンク選択信号（BKSEL）の入力を受けて反転させる第１インバータ（INV１）と；前記ビットライン分離信号（BISH、BISL）及び前記インバータ（INV１）の出力信号を否定論理合せするノアゲート（NOR１）と；前記ビットライン分離信号（BISH、BISL）及び前記インバータ（INV１）の出力信号を否定論理乗算するナンドゲート（ND１）と；クロック入力（CP）で前記ナンドゲート（ND１）の出力信号を入力し、データ入力（D）で前記ノアゲート（NOR１）の出力信号を入力され一定時間ラッチさせて伝えるディーフリップフロップ（１４１）と；前記バンク選択信号（BKSEL）、及び前記ビットライン分離信号（BISH、BISL）それぞれの反転信号を入力され論理乗算するネガティブアンドゲート（NEAD１）と；前記ネガティブアンドゲート（NEAD１）の出力信号によりセッティングされ、前記ディーフリップフロップの出力信号（Q）に従いトグリングして前記第１プリチャージ制御信号（BLP１）を発生させるティーフリップフロップ（１４２）を備えて構成される。
【００２４】
前記構成を有する第１プリチャージ制御部（１４）は、バンク選択信号（BKSEL）によりメモリセル領域内の第１プリチャージ部（１１）をディスエーブルさせ、前記ビットライン分離信号（BISH、BISL）がディスエーブルされるときイネーブルされるよう第１プリチャージ制御信号（BLP１）を発生させることになる。
【００２５】
前記第１プリチャージ制御手段（１４）の動作を図面を参照して詳しく説明すれば次の通りである。
【００２６】
先ず、前記バンク選択信号（BKSEL）とビットライン分離信号（BISH、BISL）が全てロジックローレベルの場合、ティーフリップフロップ（１４２）のセッティングにより出力される制御信号（BLP１）はロジックハイレベルに初期化される。このとき、ディーフリップフロップ（１４１）の出力がロジックハイレベルとなれば、前記ティーフリップフロップ（１４２）はトグリングして前記出力制御信号（BLP1）をロジックローレベルに低下させることになる。
【００２７】
この状態で、前記ビットライン分離信号（BISH、BISL）がロジックハイにイネーブルされても、前記ティーフリップフロップ（１４２）の入力端子がローレベルに保持されているため、出力制御信号（BLP１）の電位レベルには変化がない。
【００２８】
その後、再び前記ビットライン分離信号がロジックローに低下することになれば、前記ディーフリップフロップ（１４１）の出力信号がロジックハイレベルに遷移されながら最終出力する制御信号（BLP１）は、再びロジックハイレベルに上昇することになる。
【００２９】
図５は、図３に示す第２プリチャージ制御部（１５）の実施例を示した回路図であり、カスバー信号（/CAS）及びバンク選択信号（BKSEL）をそれぞれ利用し、それぞれのパルス信号を発生させる第１及び第２パルス発生部（１５１、１５２）と；前記第１及び第２パルス発生部（１５１、１５２）から発生したそれぞれのパルス制御信号によりスイッチングされ出力端（N１）電位を調節する出力駆動部（１５３）と；前記出力端（N１）電位をラッチさせるラッチ部（１５４）と；前記ラッチ部（１５４）の出力電位をバッファリングするバッファリング部（１５５）を備えて構成される。
【００３０】
前記第１パルス発生部（１５１）は、前記カスバー信号（/CAS）を反転ディレイさせるため直列連結された奇数個のインバータ（INV１１、INV１２、INV１N）と、ここでは三つのインバータを用いる場合を例に挙げて説明する。前記最終インバータ（INV１３）出力信号と、前記カスバー信号（/CAS）を否定論理乗算するナンドゲート（ND１１）で構成される。
【００３１】
そして、前記第２パルス発生部（１５２）は、前記バンク選択信号（BKSEL）を反転ディレイさせるため直列連結された奇数個のインバータ（INV２１、INV２２、INV２３）と、ここでは三つのインバータを用いる場合を例に挙げて説明する。
【００３２】
前記最終インバータ（INV２３）出力信号と、前記バンク選択信号（BKSEL）を否定論理乗算するナンドゲート（ND２１）と；前記ナンドゲート（ND２１）の出力信号を反転させるインバータ（INV２４）を備えて構成される。
【００３３】
さらに、前記出力駆動部（１５３）は、前記第１及び第２パルス発生部（１５１、１５２）から発生するパルス信号がそれぞれのゲートに印加され、電源電圧（VCC）と接地電圧（VSS）の間に直列接続されたＰモス型トランジスタ（PM１１）とＮモス型トランジスタ（NM１１）で構成される。
【００３４】
なお、前記ラッチ部（１５４）は前記出力端（N１）電位を反転させるインバータ（INV３１）と；電源電圧（VCC）と前記出力端（N１）の間に連結され、前記インバータ（INV３１）の出力信号がゲート端にフィードバックされるＰモス型トランジスタ（PM１２）を備えて構成され、前記バッファリング部（１５５）は多数個の直列連結されたインバータ（INV４１）で構成される。ここでは、一つのインバータを用いる場合を例に挙げて説明する。
【００３５】
前記構成を有する第２プリチャージ制御部（１５）は、ラスバー信号（/RAS）により発生するバンク選択信号（BKSEL）により最終出力される制御信号（BLP２）をロジックローディスエーブルさせることになり、前記カスバー信号（/CAS）がロジックローレベルからロジックハイレベルに遷移されるディスエーブル時に、再び前記出力制御信号（BLP２）はロジックハイレベルにディスエーブルされることになる。
【００３６】
図７は、本発明に係るディラムの動作タイミング図を示すものであり、以下、前記構成を有する本発明の動作を同図面を参照して詳しく検討して見ることにする。
【００３７】
先ず、ビットライン分離信号発生手段（１３）で図７（ａ）に示すラスバー信号（/RAS）により発生するバンク選択信号（BKSEL）を入力され、図７（ｃ）に示すようにビットライン分離信号（BISH、BISL）をイネーブルさせることになり、図７（ｉ）に示すセンスアンプ動作制御信号（RTO、/S）を発生させるセンシング発生信号（SG）を、後端のディレイ部（１４２）を経て所定の時間（メモリセルにデータがリライト（rewrite）されるほどに十分ビットラインが離隔するのに要求される最少時間）ディレイさせた後入力され、ビットライン分離信号をディスエーブルさせることになる。
【００３８】
さらに、前記ビットライン分離信号（BISH、BISL）を接地電位（VSS）から高電圧（VPP）水準までフルスイングさせることにより、セル領域内第１ビットライン（BL１、/BL１）とセンスアンプ領域内センスアンプライン（SL、/SL）の完全分離を可能となるようにする。
【００３９】
このとき、前記のように一定時間差を持ってイネーブルの可否が制御されるビットライン分離信号（BISH、BISL）がディスエーブル状態に出力され、前記スイッチング手段（２）がターンオフされながらメモリセル領域内の第１ビットライン（BL１、/BL１）と、センスアンプ領域内のセンスアンプライン（SL、/SL）が完全に分離されることになり、これに伴い、前記センスアンプ領域内センスアンプライン（SL、/SL）部分が図７（ｈ）に示すように活性化されカラム動作を行う間、前記メモリセル領域内の第１ビットライン（BL１、/BL１）を図７（ｆ）に示すように、一定電位（VDD/２）にプリチャージさせてワードライン（WL）を図７（ｄ）に示すようにディスエーブルさせることにより、メモリセル領域で新しいワードライン（WL）をイネーブルさせ得る用意をすることが可能になる。
【００４０】
これにより、ラス信号発生後再びラス信号が発生されるまでの時間（RAS to RAS）を減少させ得るようになり、さらに、二回目のラス信号発生後カス信号が発生するまでの時間（tRCD）（RAS to CAS delay）が経過しカス信号を再び現わすことができるため、カス信号発生後再びカス信号が発生されるまでの時間（CAS to CAS）もまた減少させることができるようになる。その結果、データアクセス時間を大幅に減少させながら高速化を実現することができるようになる。
【００４１】
図７に示す動作タイミング図は、図２に示す従来の技術の動作タイミング図のような時間の大きさを持って作成されたものであり、データアクセス時間が従来に比べ大幅に減少されたことを知ることができる。
【００４２】
【発明の効果】
以上で説明したように、本発明に係るディラムによれば、メモリセル領域とセンスアンプ領域内のビットラインを分離して備えることにより、ロー及びカラム動作タイミングを減少させることが可能になり、それに伴い、連続的なリード動作時のデータアクセス時間を大幅に減少させ高速化を実現できる非常に優れた効果を有する。
【００４３】
併せて、本発明の好ましい実施例等は例示の目的のため開示されたものであり、当業者であれば本発明の思想と範囲内で多様な修正、変更、付加等が可能なはずであり、このような修正・変更等は、特許請求の範囲に属するものと見なすべきである。
【図面の簡単な説明】
【図１】従来の技術に係るディラムのビットライン分離構造を示す回路図である。
【図２】図１の従来のディラムの動作タイミング図である。
【図３】本発明に係るディラムのビットライン分離構造を示す回路図である。
【図４】図３に示されたビットライン分離信号発生部の構成を示すブロック図である。
【図５】図３に示された第１プリチャージ制御部の実施例を示す回路図である。
【図６】図３に示された第２プリチャージ制御部の実施例を示す回路図である。
【図７】本発明に係るディラムの動作タイミング図である。
【符号の説明】
１  単位セル部
２  第１ライン連結部
３  第２ライン連結部
５  センスアンプ
６  データバスライン連結部
１１  第１プリチャージ部
１２  第２プリチャージ部
１３  ビットライン分離信号発生部
１４  第１プリチャージ制御部
１５  第２プリチャージ制御部
１３１  イネーブル部
１３２  遅延部
１３３  ディスエーブル部
１４１  ディーフリップフロップ
１４２  ティーフリップフロップ
１５１、１５２  第１、第２パルス発生部
１５３  出力駆動部
１５４  ラッチ部
１５５  バッファリング部
BL１、BL２  第１、第２ビットライン
SL  センスアンプ領域のビットライン（センスアンプライン）
WL  ワードライン
NM１、NM７、NM１１  Ｎモス型トランジスタ
PM１１、PM１２  Ｐモス型トランジスタ
INV１、INV１１−INV１３、INV２１−INV２４、INV３１、INV４１  インバータ
NOR１  ノアゲート
ND１、ND１１、ND２１  ナンドゲート
NEAD  ネガティブアンドゲート
【図１】
0003903674.tif 000002
【図２】
0003903674.tif 000003
【図３】
0003903674.tif 000004
【図４】
0003903674.tif 000005
【図５】
0003903674.tif 000006
【図６】
0003903674.tif 000007
【図７】
0003903674.tif 000008