(57)【特許請求の範囲】
【請求項１】
互いに積層された、第１，第２，および第３の回路基板と、
前記第１の回路基板に搭載された、外部入出力ピンに接続されたテスト容易化回路と、
前記第２の回路基板に搭載され、前記テスト容易化回路にのみ接続されるロジック回路と、
前記第３の回路基板に搭載され、前記テスト容易化回路にのみ接続されるメモリ素子と
を具備し、
第１のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路に供給された後に前記メモリ素子に供給され、
第２のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路または前記メモリ素子のいずれか一方に供給される
ことを特徴とする半導体装置。
【請求項２】
前記テスト容易化回路は複数のフリップフロップ回路を有し、前記複数のフリップフロップ回路は相互に接続されてスキャン回路を構成し、
前記スキャン回路は、所定のスキャン動作を実行することによって、前記テスト容易化回路の検証を行うことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、回路素子がそれぞれに搭載された複数の回路基板を積層してなる半導体装置に関するもので、特に、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ａ  Ｐａｃｋａｇｅ）としての、ロジック回路および各種のメモリ素子やアナログ素子などの異品種の半導体部品を１パッケージング化してなる、異品種混載型半導体パッケージ（Ｓｙｓｔｅｍ  Ｂｌｏｃｋ  Ｍｏｄｕｌｅ）に関する。
【０００２】
【従来の技術】
近年、異品種の半導体部品を同一パッケージ内に積層させてなる異品種混載型半導体パッケージ（以下、ＳＢＭと略記する）が開発されている。このＳＢＭは、複数のチップを２次元的に配置してなる既存のＭＣＰ（マルチ・チップ・モジュール）に比して、小パッケージサイズ化が可能であるとして注目されている。
【０００３】
図６は、従来のＳＢＭの構成例を示すものである。ここでは、メモリコントローラ回路とメモリ素子とを組み合わせた場合を例に、該ＳＢＭを２次元的に示している。
【０００４】
図に示すように、このＳＢＭは、メモリコントローラ回路を搭載した１層目の回路基板層１と、メモリ素子を搭載した２層目の回路基板層２とを３次元的に配置し、その周囲をパッケージ３によって封止してなる構成とされている。
【０００５】
このＳＢＭの場合、完成品であるメモリコントローラ回路やメモリ素子などの個々の半導体部品を、そのままの状態で各回路基板ごと上下方向に積層させた構造となっている。そのため、先にも述べたように、小パッケージサイズ化が可能であるとともに、一般的なメモリ混載型のパッケージと比べても、開発期間が短く、コスト的にも有利なものとなっている。すなわち、既存のメモリ混載型のパッケージの場合、開発しようとする製品に応じて、その都度、ロジック回路などを設計しなければならないため、製品化するまでに非常に多大な時間と資金とを必要とする。
【０００６】
ところで、上記した構成のＳＢＭにおいては、システム全体の総合的なテストは容易に行うことができる。しかしながら、メモリコントローラ回路を介さずに、直接、メモリ素子をテストしようとした場合には、メモリコントローラ回路とメモリ素子との入出力信号が複雑に絡み合い、メモリ素子だけを単独でテストすることは困難であった。
【０００７】
メモリ素子の単独でのテストを可能とする方法としては、別途、メモリ素子につながる専用の入力ピンを設けることによって容易に実現できる。しかし、メモリ素子のテストのための専用の入力ピンを設けるようにした場合、ＳＢＭの入出力ピン数が増大する。そのため、パッケージサイズの肥大化を招くという問題があった。
【０００８】
【発明が解決しようとする課題】
上記したように、従来のＳＢＭにおいては、システム全体の総合的なテストを行うことはできるものの、異品種の半導体部品の単独でのテストは困難であり、半導体部品ごとに専用の入力ピンを設けることによって単独でもテストできるようにした場合には、入出力ピン数の増大によりパッケージサイズが肥大化し、小パッケージサイズという利点を損う結果となるなどの不具合があった。
【０００９】
そこで、この発明は、実装面積に影響を与えることなく、回路素子の単独でのテストや解析を容易に行うことが可能な半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本願発明の一態様によれば、互いに積層された、第１，第２，および第３の回路基板と、前記第１の回路基板に搭載された、外部入出力ピンに接続されたテスト容易化回路と、前記第２の回路基板に搭載され、前記テスト容易化回路にのみ接続されるロジック回路と、前記第３の回路基板に搭載され、前記テスト容易化回路にのみ接続されるメモリ素子とを具備し、第１のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路に供給された後に前記メモリ素子に供給され、第２のモード時には、前記外部入出力ピンを介して入力される外部信号が、前記テスト容易化回路を介して、前記ロジック回路または前記メモリ素子のいずれか一方に供給されることを特徴とする半導体装置が提供される。
【００１３】
上記の構成によれば、各回路素子に対して、外部からのテスト信号を直に入力できるようになる。これにより、回路素子ごとに専用の入力ピンや個別テストのための専用のテスト回路を設けることなしに、個々の回路素子を独立にテストすることが容易に可能となるものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかるＳＢＭの概略構成を示すものである。ここでは、メモリコントローラ回路とメモリ素子とを組み合わせた場合を例に説明する。なお、同図（ａ）はＳＢＭの断面構造を示すものであり、同図（ｂ）はＳＢＭにおける各層の配置を２次元的に示すものである。
【００１６】
図に示すように、このＳＢＭは、メモリコントローラ回路（第１の回路素子）１１を搭載した１層目の回路基板層（第１の回路基板）１２と、入力切り替え回路２１を搭載した容易化層としての２層目の回路基板層（第３の回路基板）２２と、メモリ素子（第２の回路素子）３１を搭載した３層目の回路基板層（第２の回路基板）３２とを３次元的に配置（積層）し、その周囲をパッケージ４１によって封止してなる構成とされている。
【００１７】
上記メモリコントローラ回路１１および上記メモリ素子３１は異品種の半導体部品であり、それぞれ、完成品が用いられる。
【００１８】
また、上記パッケージ４１の最下層には、多数の入出力ピン４２が配設された入出力端子層４３が設けられている。この入出力端子層４３上の各入出力ピン４２を介して、外部との間での外部入出力信号の入出力が行われる。
【００１９】
そして、各層１２，２２，３２，４３の相互は、適宜、配線４４やヴィアなどのコンタクト４５によって電気的に接続されている。
【００２０】
上記２層目の回路基板層２２は、たとえば、ＰＴＰ（Ｐａｐｅｒ  Ｔｈｉｎ  Ｐａｃｋａｇｅ）によって構成されている。上記回路基板層２２上の上記入力切り替え回路２１は、外部より入力される入力切り替え回路制御信号にもとづいて、上記メモリ素子３１への入力を切り替える。たとえば、通常モード時には、上記メモリ素子３１に対し、上記メモリコントローラ回路１１の出力信号を供給する。また、テストモード時には、上記メモリ素子３１に対し、外部のＬＳＩテスタ（テスト回路）からのテスト信号（入力信号）を供給するようになっている。
【００２１】
すなわち、上記入出力ピン４２に供給される入力信号は、通常モード時には、上記メモリコントローラ回路１１へと入力される。一方、上記入出力ピン４２に供給される入力信号がＬＳＩテスタからのテスト信号の場合（テストモード時）には、その入力信号は、上記メモリ素子３１へと直に入力される。
【００２２】
図２は、上記したＳＢＭで用いられる入力切り替え回路２１の構成例を示すものである。
【００２３】
この例の場合、入力切り替え回路２１は、２つのトランスファゲート２１ａ，２１ｂと１つのインバータ回路２１ｃとを有して構成されている。
【００２４】
たとえば、入力切り替え回路制御信号が“Ｌ”レベルのとき、トランスファゲート２１ａがオン状態、トランスファゲート２１ｂがオフ状態となって、上記入出力ピン４２に供給される入力信号は、上記メモリコントローラ回路１１へと入力される（通常モード時）。
【００２５】
一方、入力切り替え回路制御信号が“Ｈ”レベルのとき、トランスファゲート２１ａがオフ状態、トランスファゲート２１ｂがオン状態となって、上記入出力ピン４２に供給される入力信号は、上記メモリ素子３１へと直接入力される（テストモード時）。
【００２６】
このような構成によれば、入出力ピン４２のピン数を大幅に増やしたり、内部に専用のテスト回路を設けたりすることなしに、メモリ素子３１を単独でテスト（または、解析）できるようになる。
【００２７】
すなわち、異品種の半導体部品であるメモリコントローラ回路１１とメモリ素子３１とにテストのための細工を施したりすることなしに、完成品のまま積層して１パッケージ化した後において、外部からのテスト信号を入出力ピン４２より直接メモリ素子３１に入力してテストすることが容易に可能となる。したがって、ＳＢＭの開発期間（ＴＡＴ）を短くできるとともに、半導体部品の欠陥などの発見を極めて容易なものすることができる。
【００２８】
しかも、メモリ素子３１のインターフェイスに設けられる入力切り替え回路２１は、ＰＴＰにより層として追加するため、積層数は２層から３層に増えるものの、入出力ピン数の増加を最小限に抑えることが可能となる結果、パッケージサイズの肥大化を招き、ひいては、実装面積を増大させるなどの影響もほとんどない。
【００２９】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかるＳＢＭの概略構成を、従来のＳＢＭと比較して示すものである。ここでは、１つのロジック（ＬＯＧＩＣ）回路と２つのメモリ素子とを組み合わせた場合を例に説明する。なお、同図（ａ）は本実施形態にかかるＳＢＭでの各層の配置を２次元的に示すものであり、同図（ｂ）は従来のＳＢＭでの各層の配置を２次元的に示すものである。
【００３０】
同図（ａ）に示すように、このＳＢＭは、テスト容易化回路（切り替え回路）１０１を搭載した容易化層としての１層目の回路基板層（第４の回路基板）１０２と、ロジック回路（第１の回路素子）２０１を搭載した２層目の回路基板層（第１の回路基板）２０２と、第１のメモリ素子（第２の回路素子）３０１を搭載した３層目の回路基板層（第２の回路基板）３０２と、第２のメモリ素子（第３の回路素子）４０１を搭載した４層目の回路基板層（第３の回路基板）４０２とを３次元的に配置（積層）し、その周囲をパッケージ５０１によって封止してなる構成とされている。
【００３１】
上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１は異品種の半導体部品であり、それぞれ、完成品が用いられる。
【００３２】
また、上記パッケージ５０１の最下層には、多数の入出力ピンが配設された入出力端子層（図示していない）が設けられている。この入出力端子層上の各入出力ピンを介して、外部との間での外部入出力信号の入出力が行われる。
【００３３】
そして、各層の相互は、適宜、配線やヴィアなどのコンタクトによって電気的に接続されている。
【００３４】
すなわち、本実施形態にかかるＳＢＭの場合、ロジック回路２０１を搭載した回路基板層２０２と、第１のメモリ素子３０１を搭載した回路基板層３０２と、第２のメモリ素子４０１を搭載した回路基板層４０２とを３次元的に配置（積層）し、その周囲をパッケージ５０１によって封止してなる従来のＳＢＭ（同図（ｂ）参照）の、その最下層（１層目）側に、各半導体部品（この場合、ロジック回路２０１、第１，第２のメモリ素子３０１，４０１）の相互を接続するように、上記テスト容易化回路１０１を搭載した回路基板層１０２を配置するとともに、そのテスト容易化回路１０１を介して、外部と上記各半導体部品との間での外部入出力信号のやり取りを行う構成となっている。
【００３５】
容易化層としての上記回路基板層１０２は、たとえば、ＰＴＰによって構成されている。上記回路基板層１０２上の上記テスト容易化回路１０１は、入力切り替え回路１０１Ａと、この入力切り替え回路１０１Ａの検証を行うスキャン（ＳＣＡＮ）回路１０１Ｂとを有して構成されている。
【００３６】
図４は、上記したＳＢＭで用いられるテスト容易化回路１０１の構成を模式的に示すものである。なお、ここでは、ロジック回路２０１を単体（単独）でテストする、単体テストモードの場合を例に示している。
【００３７】
上記入力切り替え回路１０１Ａは、外部より入力されるテストセレクト信号（制御信号）にもとづいて、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１の各入出力を切り替えるためのもので、たとえば図５に示すように、複数のフリップフロップ回路（以下、Ｆ／Ｆ回路と略記する）１０１ａによりそれぞれ構成されている。
【００３８】
上記スキャン回路１０１Ｂは、上記各入力切り替え回路１０１Ａを成す複数のＦ／Ｆ回路１０１ａを直列に接続することによって構成され、ＳＣＡＮ入力信号の入力に対する、ＳＣＡＮ出力信号の出力にもとづいて、上記入力切り替え回路１０１Ａの検証が行われる。なお、このスキャン動作の際は、外部と各半導体部品との間での外部入出力信号の入出力が停止される。
【００３９】
ここで、各テストモードでの外部入出力信号の流れについて説明する。
【００４０】
たとえば、通常動作テストモード時には、テスト容易化回路１０１を介して、各半導体部品、つまり、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１の相互が電気的に接続される。そして、外部入出力信号（この場合、外部のＬＳＩテスタ（テスト回路）からのテスト入力信号およびテスト出力信号）の入出力は、全て上記テスト容易化回路１０１を経由して、外部と各層２０２，３０２，４０２の半導体部品との間で行われる（１０１→２０１、３０１、４０１→１０１）。
【００４１】
また、ロジック回路２０１を単体でテストする単体テストモード時には、図４および図５に示したように、テスト容易化回路１０１に対して、上記ロジック回路２０１のみが電気的に接続される（上記第１，第２のメモリ素子３０１，４０１は非接続）。そして、テスト入力信号およびテスト出力信号（外部入出力信号）の入出力は、上記テスト容易化回路１０１を経由して、外部と回路基板層２０２上のロジック回路２０１との間のみで行われる（１０１→２０１→１０１）。
【００４２】
また、第１のメモリ素子３０１を単体でテストする単体テストモード時には、テスト容易化回路１０１に対して、上記第１のメモリ素子３０１のみが電気的に接続される（上記ロジック回路２０１および上記第２のメモリ素子４０１は非接続）。そして、テスト入力信号およびテスト出力信号の入出力は、上記テスト容易化回路１０１を経由して、外部と回路基板層３０２上の第１のメモリ素子３０１との間でのみ行われる（１０１→３０１→１０１）。
【００４３】
また、第２のメモリ素子４０１を単体でテストする単体テストモード時には、テスト容易化回路１０１に対して、上記第２のメモリ素子４０１のみが電気的に接続される（上記ロジック回路２０１および上記第１のメモリ素子３０１は非接続）。そして、テスト入力信号およびテスト出力信号の入出力は、上記テスト容易化回路１０１を経由して、外部と回路基板層４０２上の第２のメモリ素子４０１との間でのみ行われる（１０１→４０１→１０１）。
【００４４】
なお、この例の場合、テスト容易化回路１０１としては、外部入出力信号の信号線数の分だけ入力切り替え回路１０１Ａを設けるように構成した。これ以外に、たとえばテスト容易化回路１０１に接続される半導体部品の個数に応じて、入力切り替え回路１０１Ａを設けるように構成することも可能である。
【００４５】
次に、図５を参照して、上記した構成のＳＢＭの動作について説明する。ここでは、通常動作モード、通常動作テストモード、単体テストモード、および、スキャン動作モードについて説明する。
【００４６】
通常動作モード時には、たとえば、外部からのテストセレクト信号の非入力により、テスト容易化回路１０１が通常動作モードに設定される。すると、通常のＳＢＭとして動作するように、入力切り替え回路１０１Ａの各Ｆ／Ｆ回路１０１ａが設定される。この場合、テスト容易化回路１０１に対して、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１がそれぞれ電気的に接続される。これにより、外部入出力信号のやり取りが、テスト容易化回路１０１を介して、外部と上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１との間で行われる。
【００４７】
一方、通常動作テストモード時には、たとえば、外部からの通常動作テストのためのテストセレクト信号の入力により、テスト容易化回路１０１が通常動作テストモードに設定される。すると、システム全体の総合的なテストを行うべく、入力切り替え回路１０１Ａの各Ｆ／Ｆ回路１０１ａが設定される。この場合、各Ｆ／Ｆ回路１０１ａは、上記通常動作モード時と同じ接続状態となるように結線される。つまり、テスト容易化回路１０１に対して、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１がそれぞれ電気的に接続される。これにより、テスト容易化回路１０１を介して、外部から入力されるテスト入力信号に応じて、上記ロジック回路２０１と上記第１，第２のメモリ素子３０１，４０１との間で、システム全体の総合的なテストが行われる。このテスト結果であるテスト出力信号は、テスト容易化回路１０１を介して、外部へと出力される。
【００４８】
また、単位テストモード時には、たとえば、外部からの単独テストのためのテストセレクト信号の入力により、テスト容易化回路１０１が単位テストモードに設定される。この場合、上述したように、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１のいずれの単独テストを行うかに応じて、入力切り替え回路１０１Ａの各Ｆ／Ｆ回路１０１ａが設定される。
【００４９】
たとえば、ロジック回路２０１を単体でテストする場合には、図４および図５に示したように、テスト容易化回路１０１に対して、上記ロジック回路２０１のみが接続されるように、各Ｆ／Ｆ回路１０１ａが結線される。
【００５０】
また、第１のメモリ素子３０１を単体でテストする場合には、テスト容易化回路１０１に対して、上記第１のメモリ素子３０１のみが接続されるように、各Ｆ／Ｆ回路１０１ａが結線される。
【００５１】
また、第２のメモリ素子４０１を単体でテストする場合には、テスト容易化回路１０１に対して、上記第２のメモリ素子４０１のみが接続されるように、各Ｆ／Ｆ回路１０１ａが結線される。
【００５２】
こうして、テスト容易化回路１０１に対して、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１のいずれかが電気的に接続されることにより、その半導体部品に対する、外部からのテスト入力信号の入力に応じたテストが行われる。このテスト結果であるテスト出力信号は、それぞれ、テスト容易化回路１０１を介して、外部へと出力される。
【００５３】
さらに、スキャン動作モード時には、たとえば、外部からのスキャン動作のためのテストセレクト信号の入力により、テスト容易化回路１０１がスキャン動作モードに設定される。すると、入力切り替え回路１０１Ａの検証を行うべく、各Ｆ／Ｆ回路１０１ａがスキャン回路１０１Ｂを構成するように結線される。つまり、各Ｆ／Ｆ回路１０１ａは、数珠繋ぎ状態となるように結線される。また、テスト容易化回路１０１に対し、上記ロジック回路２０１および上記第１，第２のメモリ素子３０１，４０１が非接続とされるとともに、外部との間での外部入出力信号の入出力が停止される。こうして、外部からのスキャン回路１０１Ｂに対する、ＳＣＡＮ入力信号の入力に対応して出力されるＳＣＡＮ出力信号をもとに、上記入力切り替え回路１０１Ａの動作の確認（検証）が行われる。
【００５４】
このような構成によれば、入出力ピンのピン数を大幅に増やしたり、内部に専用のテスト回路を設けたりすることなしに、ロジック回路２０１および第１，第２のメモリ素子３０１，４０１をそれぞれ単独でテスト（または、解析）できるようになる。
【００５５】
すなわち、異品種の半導体部品であるロジック回路２０１および第１，第２のメモリ素子３０１，４０１にテストのための細工を施したりすることなしに、それぞれ完成品のまま積層して１パッケージ化した後において、外部からのテスト入力信号を、テスト容易化回路１０１を介して、各半導体部品にそれぞれ入力してテストすることが容易に可能となる。したがって、異品種を搭載した半導体装置の開発期間（ＴＡＴ）を短くできるとともに、半導体部品の欠陥などの発見を極めて容易なものすることができる。
【００５６】
しかも、テスト容易化回路１０１は、ＰＴＰにより層として追加するため、積層数は３層から４層に増えるものの、入出力ピン数の増加を最小限に抑えることが可能となる結果、パッケージサイズの肥大化を招き、ひいては、実装面積を増大させるなどの影響もほとんどない。
【００５７】
上記したように、各半導体部品に対して、外部からのテスト信号を直に入力できるようにしている。これにより、半導体部品ごとに専用の入力ピンや個別テストのための専用のテスト回路を設けることなしに、個々の半導体部品を独立にテストすることが容易に可能となる。よって、実装面積に影響を与えることなく、半導体部品の単独でのテストや解析を容易に行えるようになるものである。
【００５８】
なお、上記した第１，第２の実施形態においては、いずれの場合も、各層の回路基板上に１つの半導体部品（回路素子）を搭載した場合について説明したが、この限りでないことは勿論である。
【００５９】
また、上記した第１の実施形態においては、入力切り替え回路２１を搭載した容易化層としての回路基板層２２を２層目に、上記した第２の実施形態においては、テスト容易化回路１０１を搭載した容易化層としての回路基板層１０２を１層目に、それぞれ配置した場合を例に説明したが、これに限定されるものではない。
【００６０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００６１】
【発明の効果】
以上、詳述したようにこの発明によれば、実装面積に影響を与えることなく、回路素子の単独でのテストや解析を容易に行うことが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＳＢＭの一例を示す構成図。
【図２】同じく、図１に示したＳＢＭで用いられる入力切り替え回路の構成例を示す回路図。
【図３】本発明の第２の実施形態にかかるＳＢＭの構成例を、従来のＳＢＭと比較して２次元的に示すブロック図。
【図４】同じく、図３に示したＳＢＭで用いられるテスト容易化回路の一例を模式的に示す構成図。
【図５】同じく、図３（ａ）に示したＳＢＭの構成をより具体化して示すブロック図。
【図６】従来技術とその問題点を説明するために２次元的に示すＳＢＭのブロック図。
【符号の説明】
１１…メモリコントローラ回路
１２…１層目の回路基板層
２１…入力切り替え回路
２１ａ，２１ｂ…トランスファゲート
２１ｃ…インバータ回路
２２…２層目の回路基板層
３１…メモリ素子
３２…３層目の回路基板層
４１…パッケージ
４２…入出力ピン
４３…入出力端子層
４４…配線
４５…コンタクト
１０１…テスト容易化回路
１０１Ａ…入力切り替え回路
１０１ａ…フリップフロップ回路
１０１Ｂ…スキャン回路
１０２…１層目の回路基板層
２０１…ロジック回路
２０２…２層目の回路基板層
３０１…第１のメモリ素子
３０２…３層目の回路基板層
４０１…第２のメモリ素子
４０２…４層目の回路基板層
５０１…パッケージ
【図１】
0004005813.tif 000002
【図２】
0004005813.tif 000003
【図３】
0004005813.tif 000004
【図４】
0004005813.tif 000005
【図５】
0004005813.tif 000006
【図６】
0004005813.tif 000007