(57)【特許請求の範囲】
【請求項１】
スイッチング素子と電荷貯蔵素子とから成る半導体記憶素子において、
前記スイッチング素子は、
半導体基板上に形成された第１導電形のウェルと、
前記ウェル上に形成され、前記スイッチング素子の活性領域を限定する第１及び第２フィールド酸化膜と、
前記ウェル内に、前記第１フィールド酸化膜と接触するように、高濃度の第２導電形の不純物がドーピングされて形成されたノード接合部と、
前記第２フィールド酸化膜と前記ノード接合部との間の前記ウェルの上に、前記ノード接合部及び前記第２フィールド酸化膜のそれぞれの一部領域と重畳するようにゲート酸化膜を介して形成されたゲート電極と、
前記ゲート電極全体を覆うように形成され、前記ノード接合部の一部の表面が露出される接触口を有する層間絶縁層と、を備え、
前記電荷貯蔵素子は、
前記接触口を介して前記ノード接合部と接触されるように形成されたストレージ電極と、
前記ストレージ電極上に形成された誘電層と、
前記誘電層上に形成されたプレート電極と、を備えることを特徴とする半導体記憶素子。
【請求項２】
前記半導体基板が第１導電形のときには、前記ウェルの周辺部に第２導電形の不純物がドーピングされた領域をさらに含む請求項１に記載の半導体記憶素子。
【請求項３】
前記ウェルはビット・ラインとして使用される請求項１又は請求項２に記載の半導体記憶素子。
【請求項４】
スイッチング素子と電荷貯蔵素子とから成る半導体記憶素子において、
前記スイッチング素子は、
第１導電形の半導体基板上に形成された埋立絶縁層と、
前記埋立絶縁層上に形成された第１導電形の半導体層と、
前記半導体層を囲むように前記埋立絶縁層上に形成され、前記スイッチング素子の活性領域を限定する第１及び第２フィールド酸化膜と、
前記半導体層内に、前記第１フィールド酸化膜と接触するように、高濃度の第２導電形の不純物がドーピングされて形成されたノード接合部と、
前記第２フィールド酸化膜と前記ノード接合部との間の前記半導体層の上に、前記ノード接合部及び前記第２フィールド酸化膜のそれぞれの一部領域と重畳するようにゲート酸化膜を介して形成されたゲート電極と、
前記ゲート電極全体を覆うように形成され、前記ノード接合部の一部の表面が露出される接触口を有する層間絶縁層と、を備え、
前記電荷貯蔵素子は、
前記接触口を介して前記ノード接合部と接触されるように形成されたストレージ電極と、
前記ストレージ電極上に形成された誘電層と、
前記誘電層上に形成されたプレート電極と、を備えることを特徴する半導体記憶素子。
【請求項５】
請求項１〜３の何れか１項に記載の半導体記憶素子の動作方法であって、
前記ノード接合部の前記ゲート電極と重畳する部分に超空乏領域(deep depletion layer)が形成されて、多数キャリア及び少数キャリアが発生するように前記ゲート電極にターン・オン電圧を印加することを特徴する半導体記憶素子の動作方法。
【請求項６】
前記少数キャリアが前記ウェル側に移動し、前記多数キャリアが前記ノード接合部側に移動するように、前記ウェルと前記ノード接合部との接合部がターン・オン動作しない大きさの順方向バイアス電圧を印加し、
又は、
前記多数キャリアが前記ウェル側に移動し、前記少数キャリアが前記ノード接合部側に移動するように、前記ウェルと前記ノード接合部との接合部がターン・オン動作しない大きさの逆方向バイアス電圧を印加することを特徴する請求項５に記載の半導体記憶素子の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１個のスイッチング素子及び１個の電荷貯蔵素子から成る半導体記憶素子に関するもので、特に、スイッチング素子をダイオード構造に形成した半導体記憶素子に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置の集積度を高めるために、半導体記憶素子（単位メモリセル）のサイズを小さくする方法を用いている。半導体記憶素子のサイズの縮小は、製造設備及び製造技術の発達によって進められており、現在は、ハーフ・ミクロン(half micron) 以下の線の幅を持つ半導体記憶素子が製造されている。
【０００３】
図４は、従来の技術による半導体記憶素子の断面図である。従来の半導体記憶素子は、スイッチング素子として使われるトランジスタと、電荷貯蔵素子として使われるキャパシタとを有する。トランジスタは、半導体基板１１上に不純物がドーピングされたウェル１２と、スイッチング素子の活性領域を限定する第１及び第２フィールド酸化膜１３ａ，１３ｂと、ビットライン接合部１９と、ノード接合部２０と、ゲート酸化膜１５を介して形成されるゲート電極１７とにより形成される。
【０００４】
フィールド酸化膜１３ａ，１３ｂは、ＬＯＣＯＳ(Local Oxidation of Silicon)又はＳＴＩ(Shallow Trench Isolation)などの方法で形成される。ウェル１２内の第１及び第２フィールド酸化膜１３ａ，１３ｂに限定されるスイッチング素子の活性領域には、高濃度のＰ形の不純物がドーピングされることにより、ソース領域及びドレイン領域として利用されるビット・ライン接合部１９及びノード接合部２０が形成される。ビット・ライン接合部１９はビット・ライン（図示されてない）と、ノード接合部２０は後述するキャパシタと、電気的に各々接続される。尚、ビット・ライン接合部１９とノード接合部２０との間は、チャンネル領域２２となる。
【０００５】
そして、ウェル１２上のビット・ライン接合部１９とノード接合部２０との間には、ゲート酸化膜１５を介して、ワード・ラインとして使用されるゲート電極１７が形成される。ゲート酸化膜１５は、熱酸化による酸化シリコンにより形成され、ゲート電極１７は、不純物がドーピングされた多結晶シリコンやポリサイドで形成される。そして、上述した構造のトランジスタのウェル１２上には、ゲート酸化膜１５及びゲート電極１７を覆い、パターニングされることにより形成された、ノード接合部２０の表面が露出される接触口２３を有する層間絶縁層２１が形成される。
【０００６】
キャパシタは、接触口２３を介してドレイン領域２０と接触するように形成されたストレージ電極２５と、このストレージ電極２５上に形成された誘電層２７と、この誘電層２７上に形成されたプレート電極２９とで形成される。
ストレージ電極２５は、接触口２３を埋め、ノード接合部２０と接触するように形成される。ストレージ電極２５及びプレート電極２９は、不純物がドーピングされた多結晶シリコン又は金属で形成される。誘電層２７は、酸化シリコン又は酸化膜／窒化膜／酸化膜(Oxide/Nitride/Oxide) 構造などの誘電物質、ＰＺＴ(Pb (Zr Ti) 03) 、ＢＳＴ(Ba (Sn Ti) O3) 、もしくは酸化タンタル(Ta2O5) などの高誘電物質で薄く形成される。
【０００７】
上述した構造の半導体記憶素子では、ゲート電極１７にマイナス（−）のターン・オン(Turn on) 電圧を印加すると、この電荷が、ビット・ライン接合部１９、チャネル領域２２及びノード接合部２０を介してキャパシタの誘電層２７に蓄積される。誘電層２７に蓄積された電荷は、ゲート電極１７のターン・オン電圧が遮断された状態のとき、一定時間蓄積されるようになる。
【０００８】
また、キャパシタの誘電層２７に電荷が蓄積された状態で、ゲート電極１７にマイナス（−）のターン・オン電圧を印加し、ビット・ラインにマイナス（−）の電圧を印加すると、キャパシタの誘電層２７に蓄積された電荷が、ノード接合部２０、チャネル領域２２及びビット・ライン接合部１９を介してビット・ラインに流れるようになる。
【０００９】
【発明が解決しようとする課題】
しかし、上述した従来の半導体記憶素子では、スイッチング素子として使われるトランジスタは、ゲート電極１７の両側にノード接合部２０及びビット・ライン接合部１９が形成されなければならないので、電荷貯蔵素子の大きさを減少させるには限界があるという問題点があった。
【００１０】
また、半導体記憶装置の集積度を向上させるためには、ゲート電極１７の長さを短く形成しなければならないので、ゲート電極の形成工程が難しくなるという問題点がある。
そこで、本発明はこのような従来の課題に鑑みてなされたもので、半導体記憶装置の集積度を向上できて、ゲート電極の形成工程が容易である半導体記憶素子を提供することにある。
【００１１】
【課題を解決するための手段】
このため、請求項１の発明に係る半導体記憶素子は、スイッチング素子と電荷貯蔵素子とから成る半導体記憶素子において、前記スイッチング素子は、半導体基板上に形成された第１導電形のウェルと、前記ウェル上に形成され、前記スイッチング素子の活性領域を限定する第１及び第２フィールド酸化膜と、前記ウェル内に、前記第１フィールド酸化膜と接触するように、高濃度の第２導電形の不純物がドーピングされて形成されたノード接合部と、前記第２フィールド酸化膜と前記ノード接合部との間の前記ウェルの上に、前記ノード接合部及び前記第２フィールド酸化膜のそれぞれの一部領域と重畳するようにゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極全体を覆うように形成され、前記ノード接合部の一部の表面が露出される接触口を有する層間絶縁層と、を備え、前記電荷貯蔵素子は、前記接触口を介して前記ノード接合部と接触されるように形成されたストレージ電極と、前記ストレージ電極上に形成された誘電層と、前記誘電層上に形成されたプレート電極と、を備える構成とする。
【００１２】
請求項２に係る半導体記憶素子では、前記半導体基板が第１導電形のときには、前記ウェルの周辺部に第２導電形の不純物がドーピングされた領域をさらに含むこととする。
請求項３に係る半導体記憶素子では、前記ウェルはビット・ラインとして使用されることとする。
【００１３】
請求項４の発明に係る半導体記憶素子は、スイッチング素子と電荷貯蔵素子とから成る半導体記憶素子において、前記スイッチング素子は、第１導電形の半導体基板上に形成された埋立絶縁層と、前記埋立絶縁層上に形成された第１導電形の半導体層と、前記半導体層を囲むように前記埋立絶縁層上に形成され、前記スイッチング素子の活性領域を限定する第１及び第２フィールド酸化膜と、前記半導体層内に、前記第１フィールド酸化膜と接触するように、高濃度の第２導電形の不純物がドーピングされて形成されたノード接合部と、前記第２フィールド酸化膜と前記ノード接合部との間の前記半導体層の上に、前記ノード接合部及び前記第２フィールド酸化膜のそれぞれの一部領域と重畳するようにゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極全体を覆うように形成され、前記ノード接合部の一部の表面が露出される接触口を有する層間絶縁層と、を備え、前記電荷貯蔵素子は、前記接触口を介して前記ノード接合部と接触されるように形成されたストレージ電極と、前記ストレージ電極上に形成された誘電層と、前記誘電層上に形成されたプレート電極と、を備える構成とする。
【００１４】
請求項５の発明に係る半導体記憶素子の動作方法は、請求項１〜３の何れか１項に記載の半導体記憶素子の動作方法であって、前記ノード接合部の前記ゲート電極と重畳する部分に超空乏領域(deep depletion layer)が形成されて、多数キャリア及び少数キャリアが発生するように前記ゲート電極にターン・オン電圧を印加することを特徴する。
【００１５】
請求項６に係る半導体記憶素子の動作方法では、前記少数キャリアが前記ウェル側に移動し、前記多数キャリアが前記ノード接合部側に移動するように、前記ウェルと前記ノード接合部との接合部がターン・オン動作しない大きさの順方向バイアス電圧を印加し、又は、前記多数キャリアが前記ウェル側に移動し、前記少数キャリアが前記ノード接合部側に移動するように、前記ウェルと前記ノード接合部との接合部がターン・オン動作しない大きさの逆方向バイアス電圧を印加することを特徴とする。
【００１６】
【発明の実施形態】
以下、本発明の実施形態を添付図面を参照して説明する。
図１は、本発明に係る半導体記憶素子の第１実施形態の概略的構成の断面図である。
本第１実施形態の半導体記憶素子は、スイッチング素子として使用される、ｐｎ接合部にゲート電極が重畳されるように形成され、ゲート電極によって接合電流が制御されるゲーティド・ダイオード(gated diode) と、電荷貯蔵素子として使用されるキャパシタとを有する。
【００１７】
ゲーティド・ダイオードは、ウェル３２と、第１及び第２フィールド酸化膜３３ａ，３３ｂと、ノード接合部３９と、ゲート電極３７と、層間絶縁層４１と、を備える。
ウェル３２は、半導体基板３１に、第１導電形であるＮ形の不純物がドーピングされて形成される。半導体基板３１には、Ｐ形及びＮ形のどちらを使用してもかまわない。半導体基板３１にＮ形を使用する場合には、半導体基板３１とウェル３２とを電気的に分離させるために、ウェル３２を覆うようにＰ形の不純物がドーピングされた領域を形成する。形成されたウェル３２は、ビット・ラインとして使用される。ビット・ラインの抵抗を減らすためには、ウェル３２の不純物の濃度を増加させる。
【００１８】
第１及び第２フィールド酸化膜３３ａ，３３ｂは、ＬＯＣＯＳ又はＳＴＩなどの方法で、ウェル３２上に形成され、ゲーティド・ダイオードの活性領域を限定するように形成される。
また、ウェル３２内の一側に形成された第１フィールド酸化膜３３ａと接触されるように、高濃度の第２導電形であるＰ形不純物をドーピングしてノード接合部３９を形成する。ノード接合部３９はキャパシタと接触されて、電気的に各々接続される。
【００１９】
そして、第２フィールド酸化膜３３ｂとノード接合部３９との間のウェル３２の上部に、ゲート酸化膜３５を介して、ワード・ラインとして使用されるゲート電極３７が、第２フィールド酸化膜３３ｂ及びノード接合部３９と重畳されるように形成される。ゲート酸化膜３５は、熱酸化された酸化シリコンで形成され、ゲート電極３７は、Ｎ形不純物がドーピングされた多結晶シリコンやポリサイドで形成される。
【００２０】
さらに、ゲート電極３７全体を覆うように形成され、前記ノード接合部３９の表面が露出される接触口４３を有する層間絶縁層４１が形成される。
このように、スイッチング素子として使用されるゲーティド・ダイオードは、ゲート電極３７下部の一側にノード接合部３９が形成され、他側にフィールド酸化膜３３ｂが重畳されて形成されており、従来のダイオードよりも小さい面積で形成できるので、半導体記憶素子（メモリセル）の大きさを減少できる。
【００２１】
また、ゲート電極３７はフィールド酸化膜３３ｂと重畳されるように形成するので、ゲート電極３７の長さを増加できる。
一方、キャパシタは、層間絶縁層４１がパターニングされて形成された接触口４３を介してノード接合部３９と接触するように形成されたストレージ電極４５と、ストレージ電極４５上に形成された誘電層４７と、誘電層４７の表面に形成されたプレート電極４９とで形成される。
【００２２】
ストレージ電極４５及びプレート電極４９は、不純物がドーピングされた多結晶シリコン又は金属で形成される。
誘電層４７は、酸化シリコン又は酸化膜／窒化膜／酸化膜(Oxide/Nitride/Oxide) 構造などの誘電物質、もしくはＰＺＴ(Pb (Zr Ti) O3) 、ＢＳＴ(Ba (Sn Ti) O3) 、酸化タンタル(Ta2O5) などの高誘電物質で薄く形成されて、電荷を蓄積する  。
【００２３】
図２（Ａ），（Ｂ）は、図１に示された半導体記憶素子の動作状態を示した図である。
まず、図２（Ａ）では、ゲート電極３７に、プラス（＋）のターン・オン(turn on) 電圧、例えば５Ｖのゲート電圧(Vg)を印加すると、ノード接合部３９とゲート電極３７とが重畳される部分に超空乏領域(deep depletion layer)５１が形成され、少数キャリア(minority carrier)である電子ｅと、多数キャリア(majority carrier)である正孔ｈとが発生する。
【００２４】
超空乏領域５１で発生した電子ｅと正孔ｈとは、ビット・ラインとして利用されるウェル３２とノード接合部３９との間のバイアスによって、それぞれノード接合部３９側に移動することにより、ＧＩＤＬ(Gate-Induced Drain Leakge) 電流が発生される。
超空乏領域５１において電子ｅと正孔ｈが発生された状態で、ウェル３２とノード接合部３９との間の接合部がターン・オン動作されない程度の順方向バイアス(forward bias)電圧を印加する。この順方向バイアス電圧としては、例えば、ウェル３２に０．５Ｖのウェル電圧(Vw)、ノード接合部３９に０Ｖのノード電圧(Vn)を各々印加する。
【００２５】
このとき、ウェル３２とノード接合部３９の接合部に空乏領域５３が形成され、超空乏領域５１より発生された少数キャリアである電子ｅはウェル３２側に、多数キャリアである正孔ｈはノード接合部３９側に移動するようになる。
これにより、電流がウェル３２からノード接合部３９の方向に流れ、図１に示されたキャパシタのストレージ電極４５を介して誘電層４７に正孔ｈが蓄積される。即ち、半導体記憶素子にデータがプログラミングされることとなる。
【００２６】
そして、ゲート電極３７のターン・オン電圧を遮断すると、チャネル領域がターン・オフ動作され、キャパシタの誘電層４７に蓄積された正孔ｈは、一定期間の間、維持される。
また、図２（Ｂ）に示すように、ゲート電極３７に、プラス（＋）のターン・オン電圧、例えば、５Ｖのゲート電圧(Vg)が印加されて、ノード接合部３９のゲート電極３７と重畳する部分に形成される超空乏領域５１に電子ｅと正孔ｈが発生される。超空乏領域５１から電子ｅと正孔ｈが発生された状態で、ウェル３２とノード接合部３９の間に、ウェル３２とノード接合部３９の接合部がターン・オン動作されない程度の逆方向バイアス(renerse baias) 電圧を印加する。この逆方向バイアス電圧としては、例えば、ウェル３２に０Ｖのウェル電圧(Vw)を、ノード接合部３９に０．５Ｖのノード電圧(Vn)を各々印加する。
【００２７】
このとき、ウェル３２とノード接合部３９の接合部に空乏領域５３が形成され、超空乏領域５１より発生された少数キャリアである電子ｅはノード接合部３９側に、多数キャリアである正孔ｈはウェル３２側に移動するようになる。
これにより、電流がノード接合部３９からウェル３２の方向に流れるので、図１に示されたキャパシタの誘電層４７に蓄積された正孔ｈが、ストレージ電極４５、ノード接合部３９及びウェル３２を介して移動するようなる。即ち、半導体記憶素子にプログラミングされているデータが読み出されることとなる。
【００２８】
上述のように、本第１実施形態の半導体記憶素子は、ゲーティド・ダイオードのウェル３２をビット・ラインとして使用することにより、図４に示す従来の半導体記憶素子のビット・ライン接合部１９を形成する必要がないので、半導体記憶素子のサイズを縮小できる。従って、複数の半導体記憶素子から構成される半導体記憶装置の集積度を高めることができる。
【００２９】
また、ゲート電極３７の長さを増加できるため、ゲート電極３７の形成時のパターニングが容易である。
図３は、本発明に係る半導体記憶素子の第２実施形態の概略的構成の断面図である。
本第２実施形態による半導体記憶素子は、スイッチング素子と電荷貯蔵素子とを、半導体基板の代わりにＳＯＩ(Silicon On Insulator)基板を用いて形成している。このＳＯＩ基板以外は、図１に示す実施形態と同じ構成である。即ち、第２実施形態による半導体記憶素子では、半導体基板３１上に埋立絶縁層６１が形成されている。そして、埋立絶縁層６１上に、ビット・ラインとして使用されるＮ形の不純物がドーピングされた、半導体層としての単結晶シリコン層６３が形成される。埋立絶縁層６１及び単結晶シリコン層６３がＳＯＩ構造を成すものであり、ＳＩＭＯＸ(Seperation by Implanted Oxygen)方法又はＢＥ(Bonded and Etchback) 方法などで形成される。
【００３０】
埋立絶縁層６１及び単結晶シリコン層６３がＳＩＭＯＸ法で形成される場合には、半導体基板３１には単結晶シリコン層６３と同一のＰ形が使用され、ＢＥ法で形成される場合には、単結晶シリコン層６３にかかわらず、半導体基板３１にはＰ形又はＮ形が使用可能である。
本第２実施形態の半導体記憶素子では、第１及び第２フィールド酸化膜３３ａ，３３ｂが埋立絶縁層６１に接触されるように、埋立絶縁層６１上に形成されて、ゲーティド・ダイオードの活性領域を限定することにより、ビット・ラインとして使用される単結晶シリコン層６３を半導体記憶素子（単位メモリセル）毎に完全に絶縁させることができる。
【００３１】
【発明の効果】
以上説明したように、本発明に係る半導体記憶素子は、スイッチング素子が、ゲート電極の一側にはノード接合部が形成され、他側にはフィールド酸化膜が重畳されるゲーティド・ダイオードで形成されるので、半導体記憶素子のサイズを縮小できる。従って、半導体記憶装置の集積度を向上させることができる。
【００３２】
また、ゲート電極がフィールド酸化膜と重畳するように形成されるので、ゲート電極の長さを増加することが可能になり、ゲート電極のパターニングが容易になる。
また、フィールド酸化膜は埋立絶縁層上に形成されるので、ダイオードの活性領域を、隣接する活性領域と完全に隔離させることができる。従って、ビット・ラインとして使用される単結晶シリコン層を、半導体記憶素子（単位メモリセル）毎に完全絶縁させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶素子の第１実施形態の概略的構成の断面図
【図２】（Ａ）は、順方向バイアスを印加した場合の動作状態を示す図、（Ｂ）は、逆方向バイアスを印加した場合の動作状態を示す図
【図３】本発明に係る半導体記憶素子の第２実施形態の概略的構成を示す図
【図４】従来の半導体記憶素子の概略的構成の断面図
【符号の説明】
３１  半導体基板
３２  ウェル
３３ａ，３３ｂ  フィールド酸化膜
３５  ゲート酸化膜
３７  ゲート電極
３９  ノード接合部
４１  層間絶縁体
４３  接触口
４５  ストレージ電極
４７  誘電層
４９  プレート電極
５１  超空乏領域
５３  空乏領域
６１  埋立絶縁層
６３  単結晶シリコン層
【図１】
0003896561.tif 000002
【図２】
0003896561.tif 000003
【図３】
0003896561.tif 000004
【図４】
0003896561.tif 000005