(57)【特許請求の範囲】
【請求項１】
フラッシュメモリセルアレイと、前記フラッシュメモリセルアレイのビットラインを選択するためのマルチプレクサと、グロバルワードライン信号、制御信号、ローカルワードライン信号及びプリデコーダ信号に応じて前記フラッシュメモリセルアレイのワードラインを選択するためのデコーダと、所定の内部電圧を発生させるための内部電圧発生部と、前記グロバルワードライン信号、セクタプログラム信号、セクタコーディング信号及び読出信号に応じて、選択されていないフラッシュメモリセルのソースに前記内部電圧発生部からの内部電圧を印加するためのソース制御部とを含んでなることを特徴とするフラッシュメモリ装置。
【請求項２】
前記デコーダは、前記グロバルワードライン信号に応じて駆動される複数のデコードブロックから構成され、前記デコードブロックは前記ローカルワードライン信号に応じて駆動される複数のデコード回路部から構成されることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項３】
前記デコードブロックは、前記グロバルワードライン信号及び制御信号に応じて第１ノードの電位を調節するための第１及び第２スイッチング手段と、前記制御信号を反転させるためのインバート手段と、前記第１ノードの電位に応じて、前記ローカルワードライン信号及び前記プリデコーダ信号によって選択されたフラッシュメモリセルアレイのワードラインを選択するための複数のデコード回路とを含んでなることを特徴とする請求項２記載のフラッシュメモリ装置。
【請求項４】
前記デコードブロックの第１スイッチング手段は前記グロバルワードライン信号に応じて駆動されるＰＭＯＳトランジスタであることを特徴とする請求項３記載のフラッシュメモリ装置。
【請求項５】
前記デコードブロックの第２スイッチング手段は、前記第１ノードと接地端子との間に接続され、前記制御信号に応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項３記載のフラッシュメモリ装置。
【請求項６】
前記デコード回路は、前記第１ノードの電位に応じて前記ローカルワードライン信号をワードラインに供給するための第１スイッチング手段と、前記インバート手段の出力信号に応じて前記ワードラインの電位を調節するための第２スイッチング手段と、前記プリデコーダ信号に応じて前記ワードラインの電位を調節するための第３スイッチング手段とを含んでなることを特徴とする請求項３記載のフラッシュメモリ装置。
【請求項７】
前記デコード回路の第１スイッチング手段は、前記ローカルワードライン信号入力端子と前記ワードラインとの間に接続され、前記第１ノードの電位に応じて駆動されるＰＭＯＳトランジスタであることを特徴とする請求項６記載のフラッシュメモリ装置。
【請求項８】
前記デコード回路の第２スイッチング手段は、前記ワードラインとネガティブ高電圧入力端子との間に接続され、前記インバート手段の出力信号に応じて駆動されるトリプルＮＭＯＳトランジスタであることを特徴とする請求項６記載のフラッシュメモリ装置。
【請求項９】
前記デコード回路の第３スイッチング手段は、前記ワードラインと前記ネガティブ高電圧入力端子との間に接続され、前記プリデコーダ信号に応じて駆動されるトリプルＮＭＯＳトランジスタであることを特徴とする請求項６記載のフラッシュメモリ装置。
【請求項１０】
前記ソース制御部は、前記セクタコーディング信号に応じて複数のソース制御手段から構成されることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項１１】
前記ソース制御手段は、前記セクタプログラム信号及びセクタコーディング信号を論理演算するための第１論理手段と、前記第１論理手段の出力信号及び読出信号を論理演算するための第２論理手段と、前記第２論理手段の出力信号に応じて前記内部電圧発生部からの内部電圧を前記フラッシュメモリセルのソース端子に供給するための第１スイッチング手段と、前記グロバルワードライン信号に応じて前記ソース端子の電位を調節するための第２スイッチング手段と、前記読出信号に応じて前記ソース端子の電位を調節するための第３スイッチング手段とを含んでなることを特徴とする請求項１０記載のフラッシュメモリ装置。
【請求項１２】
前記第１論理手段はＮＡＮＤゲートであることを特徴とする請求項１１記載のフラッシュメモリ装置。
【請求項１３】
前記第２論理手段はＮＯＲゲートであることを特徴とする請求項１１記載のフラッシュメモリ装置。
【請求項１４】
前記ソース制御手段の第１スイッチング手段は、前記内部電圧発生手段と前記フラッシュメモリセルのソース端子との間に接続されたＮＭＯＳトランジスタであることを特徴とする請求項１１記載のフラッシュメモリ装置。
【請求項１５】
前記ソース制御手段の第２スイッチング手段は、前記フラッシュメモリセルのソース端子と接地端子との間に接続され、前記グロバルワードライン信号に応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項１１記載のフラッシュメモリ装置。
【請求項１６】
前記ソース制御手段の第３スイッチング手段は、前記フラッシュメモリセルのソース端子と接地端子との間に接続され、前記読出信号に応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項１１記載のフラッシュメモリ装置。
【請求項１７】
フラッシュメモリセルアレイと、
前記フラッシュメモリセルアレイのビットラインを選択するためのマルチプレクサと、
グロバルワードライン信号、制御信号、ローカルワードライン信号及びプリデコーダ信号に応じて前記フラッシュメモリセルアレイのワードラインを選択するためのデコーダと、
前記フラッシュメモリセルアレイの共通ソースラインに印加するための所定の内部電圧を発生させるための内部電圧発生部と、
セクタプログラム信号に応じて当該セクタに含まれた共通ソースラインに前記内部電圧を印加するが、前記ワードラインの電位によって選択されていないフラッシュメモリセルの共通ソースラインのみに前記内部電圧を印加し、選択されたフラッシュメモリセルの共通ソースラインを接地端子と連結させるためのソース制御部とを含んでなることを特徴とするフラッシュメモリ装置。
【請求項１８】
前記デコーダは前記グロバルワードライン信号に応じて駆動される複数のデコードブロックから構成され、前記デコードブロックは前記ローカルワードライン信号に応じて駆動される複数のデコード回路部から構成されることを特徴とする請求項１７記載のフラッシュメモリ装置。
【請求項１９】
前記デコードブロックは、前記グロバルワードライン信号及び制御信号に応じて第１ノードの電位を調節するための第１及び第２スイッチング手段と、前記制御信号を反転させるためのインバート手段と、前記第１ノードの電位に応じて、前記ローカルワードライン信号及び前記プリデコーダ信号によって選択されたフラッシュメモリセルアレイのワードラインを選択するための複数のデコード回路とを含んでなることを特徴とする請求項１８記載のフラッシュメモリ装置。
【請求項２０】
前記デコードブロックの第１スイッチング手段は前記グロバルワードライン信号に応じて駆動されるＰＭＯＳトランジスタであることを特徴とする請求項１９記載のフラッシュメモリ装置。
【請求項２１】
前記デコードブロックの第２スイッチング手段は、前記第１ノードと接地端子との間に接続され、前記制御信号に応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項１９記載のフラッシュメモリ装置。
【請求項２２】
前記デコード回路は、前記第１ノードの電位に応じて、前記ローカルワードライン信号をワードラインに供給するための第１スイッチング手段と、前記インバート手段の出力信号に応じて前記ワードラインの電位を調節するための第２スイッチング手段と、前記プリデコーダの信号に応じて前記ワードラインの電位を調節するための第３スイッチング手段とを含んでなることを特徴とする請求項１９記載のフラッシュメモリ装置。
【請求項２３】
前記デコード回路の第１スイッチング手段は、前記ローカルワードライン信号の入力端子と前記ワードラインとの間に接続され、前記第１ノードの電位に応じて駆動されるＰＭＯＳトランジスタであることを特徴とする請求項２２記載のフラッシュメモリ装置。
【請求項２４】
前記デコード回路の第２スイッチング手段は、前記ワードラインとネガティブ高電圧入力端子との間に接続され、前記インバート手段の出力信号に応じて駆動されるトリプルＮＭＯＳトランジスタであることを特徴とする請求項２２記載のフラッシュメモリ装置。
【請求項２５】
前記デコード回路の第３スイッチング手段は、前記ワードラインと前記ネガティブ高電圧入力端子との間に接続され、前記プリデコーダ信号に応じて駆動されるトリプルＮＭＯＳトランジスタであることを特徴とする請求項２２記載のフラッシュメモリ装置。
【請求項２６】
前記ソース制御部は前記ワードラインに応じて複数のソース制御手段から構成されることを特徴とする請求項１７記載のフラッシュメモリ装置。
【請求項２７】
前記ソース制御手段は、前記セクタプログラム信号に応じて前記内部電圧発生部からの内部電圧をフラッシュメモリセルのソース端子に供給するための第１スイッチング手段と、前記ワードラインの電位に応じて前記フラッシュメモリセルのソース端子の電位を調節するための第２スイッチング手段と、前記フラッシュメモリセルのソース端子の電位に応じて前記ワードラインの電位を調節するための第３スイッチング手段とを含んでなることを特徴とする請求項２６記載のフラッシュメモリ装置。
【請求項２８】
前記ソース制御手段の第１スイッチング手段は、前記内部電圧発生部と前記フラッシュメモリセルのソース端子との間に接続され、前記セクタプログラム信号に応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項２７記載のフラッシュメモリ装置。
【請求項２９】
前記ソース制御手段の第２スイッチング手段は、前記フラッシュメモリセルのソース端子と接地端子との間に接続され、前記ワードラインの電位に応じて駆動されるＮＭ０Ｓトランジスタであることを特徴とする請求項２７記載のフラッシュメモリ装置。
【請求項３０】
前記ソース制御手段の第３スイッチング手段は、前記ワードラインと前記接地端子との間に接続され、前記フラッシュメモリセルのソース端子の電位に応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項２７記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置に係り、特に選択されたセルがプログラムされる間、選択されていないセルのソースに所定の電圧が印加されるようにして、選択されていないセルのしきい値電圧は増加し、選択されたセルのビットラインに供給されるドレイン電圧に応じるドレインカップリングによる非選択セルのしきい値電圧の減少に対する補償を行うようにすることにより、チップサイズを減少させることができると共に、選択されたセルのプログラム速度を向上させることができるフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
従来のフラッシュメモリ装置は、図１に示すように、ＮＯＲ型フラッシュメモリセルアレイ１と、セルのワードラインを制御するためのデコーダ部２と、セルのビットライン及びソースラインを制御するためのマルチプレクサ３とからなる。
【０００３】
デコーダ部２は、多数のデコードブロック（２０〜２ｎ）から成り、さらにそれぞれのデコードブロックは入力されるプリデコーダ信号（ＸＰＲＥＡ及びＸＰＲＥＢ）に応じて駆動する多数の単位回路部（デコーダ回路部）（２１〜２ｍ）から構成されるが、これを図２に示した。各単位回路部にはポジティブ高電圧としての第１電源電圧（ＶＰＰＸ）、リセット信号（ＸＲＳＴ）及びネガティブ高電圧としての第２電源電圧（ＶＥＥＸ）が印加される。ここでは、便宜上、第１プリデコーダ信号（ＸＰＲＥＡ１）を入力とする回路構成でデコーダ部の構成を代表する。
【０００４】
第３電源端子（Ｖｃｃ）と第１ノード（Ｑ１１）との間に、リセット信号（ＸＲＳＴ）に応じて駆動される第１ＰＭＯＳトランジスタ（Ｐ１１）が接続される。第１ノード（Ｑ１１）と接地端子（Ｖｓｓ）との間に、第１プリデコーダ信号（ＸＰＲＥＡ０）に応じて駆動される第１ＮＭＯＳトランジスタ（Ｎ１１）、第２プリデコーダ信号（ＸＰＲＥＢ０）に応じて駆動される第４ＮＭＯＳトランジスタ（Ｎ１４）及びセクタ信号（ＳＥＣＴＯＲ）に応じて駆動される第５ＮＭＯＳトランジスタ（Ｎ１５）が直列に接続される。第１電源端子（ＶＰＰＸ）と第２ノード（Ｑ１２）との間に、第２ワードライン（ＷＬ１）の電位に応じて駆動される第２ＰＭＯＳトランジスタ（Ｐ１２）が接続され、第１電源端子（ＶＰＰＸ）と第２ワードライン（ＷＬ１）との間に、第２ノード（Ｑ１２）の電位に応じて駆動される第３ＰＭＯＳトランジスタ（Ｐ１３）が接続される。第１ノード（Ｑ１１）と第２ノード（Ｑ１２）との間に、第３電源端子（Ｖｃｃ）の電位に応じて駆動される第２ＮＭＯＳトランジスタ（Ｎ１２）が接続される。第２ワードライン（ＷＬ１）と第２電源端子（ＶＥＥＸ）との間に、第１ノード（Ｑ１１）の電位に応じて駆動されるトリプルＮＭＯＳトランジスタとしての第３ＮＭＯＳトランジスタ（Ｎ１３）が接続される。
【０００５】
一方、マルチプレクサ３はビットラインを制御する部分と、各セルのソースラインを制御する部分に分けられる。ソースラインを制御するマルチプレクサは、ソースラインと接地端子Ｖｓｓとの間に接続されたＮＭＯＳトランジスタから構成されるが、各ＮＭＯＳトランジスタはソース制御信号（ＳＯＣＴＲＬ）によって駆動される。
【０００６】
以下、上述したように構成される従来のフラッシュメモリ装置のプログラム方法を図３の動作タイミング図に基づいて説明する。
【０００７】
プログラム命令、プログラムアドレス及びプログラムデータが入力されると、リセット信号（ＸＲＳＴ）はロー状態からハイ状態で遷移し、プログラムアドレスによって選択された第１プリデコーダ信号（ＸＰＲＥＡ１）、第２プリデコーダ信号（ＸＰＲＥＢ０）及びセクタ信号（ＳＥＣＴＯＲ）がロー状態からハイ状態で遷移する。従って、ハイ状態のリセット信号（ＸＲＳＴ）によって第１ＰＭＯＳトランジスタ（Ｐ１１）がターンオフする。そして、ハイ状態の第２プリデコーダ信号（ＸＰＲＥＢ０）及びセクタ信号（ＳＥＣＴＯＲ）によって第４及び第５ＮＭＯＳトランジスタ（Ｎ１４及びＮ１５）がターンオンする。これにより、第１ノード（Ｑ１１）の電位はロー状態を保つ。ロー状態を維持する第１ノード（Ｑ１１）の電位によって第３ＮＭＯＳトランジスタ（Ｎ１３）はターンオフする。一方、第２ノード（Ｑ１２）は第２ＮＭＯＳトランジスタ（Ｎ１２）を介して第１ノード（Ｑ１１）と連結されるので、ロー状態になる。ロー状態を維持する第２ノード（Ｑ１２）の電位によって第３ＰＭＯＳトランジスタ（Ｐ１３）がターンオンする。従って、第１電源電圧（ＶＰＰＸ）が第２ワードライン（ＷＬ１）に供給される。第２ワードライン（ＷＬ１）の電位が高電圧を保つために、第２ＰＭＯＳトランジスタ（Ｐ１２）はターンオフする。ゲートポンプによって第２ワードライン（ＷＬ１）に供給された第１電源電圧（ＶＰＰＸ）は、プログラム電圧（約９Ｖ）まで上昇する。これと同時に、プログラムアドレスによって選択されたビットラインがロー状態からドレインポンプによってプログラム電圧まで上昇し、選択されたセル（Ａ）に対するプログラム動作が行われる。この際、全てのセルのソースラインはハイ状態を保つソース制御信号（ＳＯＣＴＲＬ）によって第６及び第７ＮＭＯＳトランジスタ（Ｎ１６及びＮ１７）がターンオンし、接地電位（Ｖｓｓ）を維持する。
【０００８】
ところが、このようにプログラム動作を行う従来のフラッシュメモリ装置は、セルのドレイン電圧がプログラム電圧の５Ｖまで増加しながら、カップリングによって、選択されていないセルに対してしきい値電圧を低め、これにより選択されていないセルの漏洩電流を増加させる。よって、選択されたセルに対するプログラム電流がセルの純粋プログラム電流の約２倍程度必要になって、セルのビットラインに電流を供給するドレインポンプのサイズをきわめて増加させる。また、選択されたセルのビットライン電流が増加することにより、実際選択されたセルのドレイン電圧が多く降下してセルのプログラム速度が低下するという問題点が生ずる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、フラッシュメモリセルのソース電圧を調整してプログラム動作の際にセルの電流を減らすことができ、プログラム速度を向上させることのできるフラッシュメモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明の第１実施例に係るフラッシュメモリ装置は、フラッシュメモリセルアレイと、前記フラッシュメモリセルアレイのビットラインを選択するためのマルチプレクサと、グロバルワードライン信号、制御信号、ローカルワードライン信号及びプリデコーダ信号に応じて前記フラッシュメモリセルアレイのワードラインを選択するためのデコーダと、所定の内部電圧を発生させるための内部電圧発生部と、前記グロバルワードライン信号、セクタプログラム信号、セクタコーディング信号及び読出信号に応じて、選択されていないフラッシュメモリセルのソースに前記内部電圧発生部からの内部電圧を印加するためのソース制御部とを含んでなることを特徴とする。
【００１１】
上記目的を達成するための本発明の第２実施例に係るフラッシュメモリ装置は、フラッシュメモリセルアレイと、前記フラッシュメモリセルアレイのビットラインを選択するためのマルチプレクサと、グロバルワードライン信号、制御信号、ローカルワードライン信号及びプリデコーダ信号に応じて前記フラッシュメモリセルアレイのワードラインを選択するためのデコーダと、所定の内部電圧を発生させるための内部電圧発生部と、セクタプログラム信号、前記ワードラインの電位に応じて、選択されていないフラッシュメモリセルのソースに前記内部電圧発生部からの内部電圧を印加するためのソース制御部とを含んでなることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１３】
図４は本発明の第１実施例に係るフラッシュメモリ装置の構成図である。同図において、前記フラッシュメモリ装置は、ＮＯＲ型フラッシュメモリセルアレイ１０、メモリセルのワードラインを制御するためのデコーダ２０、メモリセルのソースラインを制御するためのソース制御部３０、所定の内部電圧を発生させるための内部電圧発生部４０、及びセルのビットラインを制御するためのマルチプレクサ５０から構成される。
【００１４】
前記デコーダ部２０は、多数のグロバルワードライン信号（ＧＷＬ０〜ＧＷＬｎ）に応じて駆動される多数のデコードブロック（２００〜２０ｎ）から構成される。また、一つのデコードブロックは、ローカルワードライン信号（ＬＷＬ０〜ＬＷＬｍ）に応じて駆動される多数のデコード回路部（２１０〜２１ｍ）から構成されるが、第１グロバルワードライン信号（ＧＷＬ０）及び第２ローカルワードライン信号（ＬＷＬ１）に応じて駆動される第２デコーダ回路部２１１の構成を例として説明すると、次の通りである。第１グロバルワードライン信号（ＧＷＬ０）に応じて駆動される第１ＰＭＯＳトランジスタ（Ｐ２１）は、第１ノード（Ｑ２１）に接続され、ブースト電圧に応じてソース端子とウェルの電圧が上昇するように構成される。第１ノード（Ｑ２１）と接地端子（Ｖｓｓ）との間に接続された第１ＮＭＯＳトランジスタ（Ｎ２１）は、第１制御信号（ＮＧＷ０）に応じて駆動される。第１インバータ（Ｉ２１）は第１制御信号（ＮＧＷ０）を反転させる。第２ローカルワードライン信号（ＬＷＬ１）の入力端子と第２ワードライン（ＷＬ１）との間に接続された第２ＰＭＯＳトランジスタ（Ｐ２２）は第１ノード（Ｑ２１）の電位に応じて駆動される。第２ワードライン（ＷＬ１）と第２電源端子（ＶＥＥＸ）との間に接続された第２ＮＭＯＳトランジスタ（Ｎ２２）は、第１インバータ（Ｉ２１）の出力信号に応じて駆動される。第２ワードライン（ＷＬ１）と第２電源端子（ＶＥＥＸ）との間に接続された第３ＮＭＯＳトランジスタ（Ｎ２３）は、第２プリデコーダバー信号（ＸＰＲＥ１ｂ）に応じて駆動される。ここで、第２及び第３ＮＭＯＳトランジスタ（Ｎ２２及びＮ２３）はそれぞれトリプルウェルＮＭＯＳトランジスタである。
【００１５】
一方、フラッシュメモリセルアレイ１０を構成する各メモリセルのウェルにはウェルバイアス（ＳＰＷＥＬＬ）が印加される。
【００１６】
ソース制御部３０は、内部電圧発生部４０から発生した約１Ｖの内部電圧を、選択されていないセルのソースに印加するためのもので、多数のソース制御信号発生回路（３００〜３０Ｋ）から構成される。ソース制御信号発生回路（３００〜３０Ｋ）は、フラッシュメモリセルアレイ１０の共通ソースラインの数に応じて多数から構成されるが、第１ソース制御信号発生回路３００の構成を例として説明すると、次の通りである。ＮＡＮＤゲート３１はセクタプログラム信号（ＳＰＧＭ）と第１セクタコーディングバー信号（ＸＰＢ０ｂ）とを論理演算し、ＮＯＲゲート３２はＮＡＮＤゲート３１の出力信号と読出信号（ＲＥＡＤ）とを論理演算する。このようなＮＯＲゲート３２の出力信号が第１ソース制御信号（ＳＣＲＬ０）になる。そして、第４ＮＭＯＳトランジスタ（Ｎ２４）は、内部電圧発生部４０と第１共通ソースライン（ＳＯ０）との間に接続され、第１ソース制御信号発生回路３００からの第１ソース制御信号（ＳＣＲＬ０）に応じて内部電圧発生部４０からの内部電圧をフラッシュメモリセルアレイ１０の第１共通ソースライン（ＳＯ０）へ供給する。第１共通ソースライン（ＳＯ０）と接地端子（Ｖｓｓ）との間に、第１グロバルワードライン信号（ＧＷＬ０）に応じて駆動される第５ＮＭＯＳトランジスタ（Ｎ２５）と、読出信号（ＲＥＡＤ）に応じて駆動される第６ＮＭＯＳトランジスタ（Ｎ２６）とが並列接続され、第１共通ソースライン（ＳＯＵＲＣＥ０）の電位を調節する。
【００１７】
次に、上述したように構成される本発明の第１実施例に係るフラッシュメモリ装置のプログラム方法を図５のタイミング図に基づいて説明する。
【００１８】
図５は第２デコード回路部２１１を介して第２ワードライン（ＷＬ１）が選択されてプログラムされる場合のタイミング図である。
【００１９】
第２デコード回路部２１１を介して第２ワードライン（ＷＬ１）が選択され、それによるセルがプログラムされるようにするために、プログラムアドレス信号に応じて第１グロバルワードライン信号（ＧＷＬ０）及び第２ローカルワードライン信号（ＬＷＬ１）が選択され、選択されたセクタに対するセクタプログラム信号（ＳＰＧＭ）が選択される。そして、選択された第２ローカルワードライン信号（ＬＷＬ１）に対する第２プリデコーダバー信号（ＸＰＲＥｂ）が選択される。即ち、第２デコードブロック（２１１）を介して第２ワードライン（ＷＬ１）が選択され、それによるセルがプログラムされるようにするために、第１グロバルワードライン信号（ＧＷＬ０）及び第２ローカルワードライン信号（ＬＷＬ１）が９Ｖ程度の高電圧で入力され、第１制御信号（ＮＧＷ０）及びセクタプログラム信号（ＳＰＧＭ）がハイ状態で入力される。
【００２０】
ハイ状態で入力される第１グロバルワードライン（ＧＷＬ０）によって第１ＰＭＯＳトランジスタ（Ｐ２１）がターンオフし、ハイ状態で入力される第１制御信号（ＮＧＷ０）によって第１ＮＭＯＳトランジスタ（Ｎ２１）がターンオンし、第１ノード（Ｑ２１）はロー状態を保持する。一方、ハイ状態で入力される第１制御信号（ＮＧＷ０）は第１インバータＩ２１によってロー状態に反転される。ロー状態を保持する第１ノード（Ｑ２１）の電位によって第２ＰＭＯＳトランジスタ（Ｐ２２）はターンオンする。そして、ロー状態の第１インバータ（Ｉ２１）の出力信号によって第２ＮＭＯＳトランジスタ（Ｎ２２）がターンオフし、ロー状態の第２プリデコーダバー信号（ＸＰＲＥｂ）によって第３ＮＭＯＳトランジスタ（Ｎ２３）もターンオフする。従って、第２ローカルワードライン信号（ＬＷＬ１）の高電圧が第２ワードライン（ＷＬ１）に供給される。一方、マルチプレクサ５０からの信号によってメモリセルが選択されて（Ｂ）プログラムされる。そして、第１ＮＡＮＤゲート３１はハイ状態のセクタプログラム信号（ＳＰＧＭ）とロー状態の第１セクタコーディングバー信号（ＸＰＢ０ｂ）を入力して論理演算し、ハイ状態の信号を出力する。第１ＮＯＲゲート３２はハイ状態の第１ＮＡＮＤゲート３１の出力信号とロー状態の読出信号（ＲＥＡＤ）を入力して論理演算し、ロー状態の第１ソース制御信号（ＳＣＲＬ０）を出力する。ロー状態の第１ソース制御信号（ＳＣＲＬ０）によって第４ＮＭＯＳトランジスタ（Ｎ２４）がターンオフする。従って、内部電圧発生部４０から発生した約１Ｖの内部電圧が第１ソースライン（ＳＯ０）に入力されないため、プログラムされるメモリセルのソースに内部電圧を印加できない。また、ハイ状態の第１グロバルワードライン信号（ＧＷＬ０）によって第５ＮＭＯＳトランジスタ（Ｎ２５）がターンオンし、ロー状態の読出信号（ＲＥＡＤ）によって第６ＮＭＯＳトランジスタ（Ｎ２６）がターンオフする。これにより、第１ソースライン（ＳＯ０）の電位はターンオンした第５ＮＭＯＳトランジスタ（Ｎ２５）を介して接地電位（Ｖｓｓ）を保持する。
【００２１】
一方、第１ソースライン（ＳＯ０）以外のソースラインには内部電圧発生部４０から発生した約１Ｖの内部電圧が入力されるが、第Ｋソースライン（ＳＯＫ）を例として説明すると、次の通りである。ハイ状態のセクタプログラム信号（ＳＰＧＭ）とハイ状態の第１セクタコーディングバー信号（ＸＰＭ１ｂ）が第１ＮＡＮＤゲート（図示せず）に入力され、第１ＮＡＮＤゲート（図示せず）はこれらを論理演算してロー状態の信号を出力する。ロー状態の第１ＮＡＮＤゲート（図示せず）の出力信号とロー状態の読出信号（ＲＥＡＤ）が第１ＮＯＲゲート（図示せず）に入力され、第１ＮＯＲゲート（図示せず）はこれらを論理演算してハイ状態の第Ｋソース制御信号（ＳＣＲＬＫ）を出力する。ハイ状態の第Ｋソース制御信号（ＳＣＲＬＫ）によって第７ＮＭＯＳトランジスタ（Ｎ２７）がターンオンして第１ソースライン（ＳＯ１）に内部電圧発生部４０からの約１Ｖの内部電圧が印加される。一方、第１ｎグロバルワードライン信号（ＧＷＬｎ）がロー状態で印加され、読出信号（ＲＥＡＤ）がロー状態で印加されるため、第８及び第９ＮＭＯＳトランジスタ（Ｎ２８及びＮ２９）はターンオフする。
【００２２】
このように選択されていないメモリセルのソースラインにはソース端子にストレスを加えない約１Ｖの内部電圧を印加することにより、セルのしきい値電圧を約０.５Ｖに増加させ、選択されたセルのビットラインに供給されるドレイン電圧に基づくドレインカップリングによる選択されていないセルのしきい値電圧の減少に対する補償を行う。
【００２３】
図６は本発明の第２実施例に係るフラッシュメモリ装置の構成図である。同図において、前記フラッシュメモリ装置は、ＮＯＲ型フラッシュメモリセルアレイ６０、メモリセルのワードラインを制御するためのデコーダ部７０、メモリセルのソースラインを制御するためのソース制御部８０、所定の内部電圧を発生させるための内部電圧発生部９０及びセルのビットラインを制御するためのマルチプレクサ１００からなる。
【００２４】
デコーダ部７０は、多数のグロバルワードライン信号（ＧＷＬ０〜ＧＷＬｎ）に応じて駆動される多数のデコードブロック（７００〜７０ｎ）から構成される。また、一つのデコードブロックはローカルワードライン信号（ＬＷＬ０〜ＬＷＬｍ）に応じて駆動される多数のデコード回路部（７１０〜７１ｍ）から構成されるが、第１グロバルワードライン信号（ＧＷＬ０）及び第２ローカルワードライン信号（ＬＷＬ１）に応じて駆動される第２デコーダ回路部７１１の構成を例として説明すると、次の通りである。第１グロバルワードライン信号（ＧＷＬ０）に応じて駆動される第１ＰＭＯＳトランジスタ（Ｐ３１）は、第１ノード（Ｑ３１）と接続され、ブースト電圧に応じてソース端子とウェルの電圧が上昇するように構成される。第１ノード（Ｑ３１）と接地端子（Ｖｓｓ）との間に接続された第１ＮＭＯＳトランジスタ（Ｎ３１）は、第１制御信号（ＮＧＷ０）に応じて駆動される。第１インバータ（Ｉ３１）は第１制御信号（ＮＧＷ０）を反転させる。第２ローカルワードライン信号（ＬＷＬ１）の入力端子と第２ワードライン（ＷＬ１）との間に接続された第２ＰＭＯＳトランジスタ（Ｐ３２）は第１ノード（Ｑ３１）の電位に応じて駆動される。第２ワードライン（ＷＬ１）と第２電源端子（ＶＥＥＸ）との間に接続された第２ＮＭＯＳトランジスタ（Ｎ３２）は、第１インバータ（Ｉ３１）の出力信号に応じて駆動される。第２ワードライン（ＷＬ１）と第２電源端子（ＶＥＥＸ）との間に接続された第３ＮＭＯＳトランジスタ（Ｎ３３）は、第２プリデコーダバー信号（ＸＰＲＥ１ｂ）に応じて駆動される。ここで、第２及び第３ＮＭＯＳトランジスタ（Ｎ３２及びＮ３３）はそれぞれトリプルＮＭＯＳトランジスタである。
【００２５】
一方、フラッシュメモリセルアレイ（６０）を構成する各メモリセルのウェルにはウェルバイアス（ＳＰＷＥＬＬ）が印加される。
【００２６】
そして、ソース制御部８０は、セクタプログラム信号（ＳＰＧＭ）に応じて多数の共通ソースライン（ＳＯ０〜ＳＯｍ）それぞれに内部電圧発生部９０からの約１Ｖの電圧を印加するための多数のＮＭＯＳトランジスタ（Ｎ３４、Ｎ３７及びＮ４０）、それぞれの共通ソースライン（ＳＯ０〜ＳＯｍ）の電位に応じてそれぞれのワードライン（ＷＬ０〜ＷＬｍ）の電位を調節するための多数のＮＭＯＳトランジスタ（Ｎ３５、Ｎ３８及びＮ４１）、そしてそれぞれのワードライン（ＷＬ０〜ＷＬｍ）の電位に応じてそれぞれの共通ソースライン（ＳＯ０〜ＳＯｍ）の電位を調節するための多数のＮＭＯＳトランジスタ（Ｎ３６、Ｎ３９及びＮＺ４２）から構成される。
【００２７】
以下、上述したように構成される本発明の第２実施例に係るフラッシュメモリ装置のプログラム方法を図７のタイミング図に基づいて説明する。
【００２８】
図７は第２デコード回路部７１１を介して第２ワードライン（ＷＬ１）が選択されてプログラムされる場合のタイミング図である。
【００２９】
第２デコード回路部７１１を介して第２ワードライン（ＷＬ１）が選択され、それによるセルがプログラムされるようにするために、プログラムアドレス信号に応じて第１グロバルワードライン信号（ＧＷＬ０）及び第２ローカルワードライン信号（ＬＷＬ１）が選択され、選択されたセクタに対するセクタプログラム信号（ＳＰＧＭ）が選択される。そして、選択された第２ローカルワードライン信号（ＬＷＬ１）に対する第２プリデコーダバー信号（ＸＰＲＥｂ）が選択される。即ち、第２デコードブロック７１１を介して第２ワードライン（ＷＬ１）が選択され、それによるセルがプログラムされるようにするために、第１グロバルワードライン信号（ＧＷＬ０）及び第２ローカルワードライン信号（ＬＷＬ１）が９Ｖ程度の高電圧で入力され、第１制御信号（ＮＧＷ０）及びセクタプログラム信号（ＳＰＧＭ）がハイ状態で入力される。
【００３０】
ハイ状態で入力される第１グロバルワードライン（ＧＷＬ０）によって第１ＰＭＯＳトランジスタ（Ｐ３１）がターンオフし、ハイ状態で入力される第１制御信号（ＮＧＷ０）によって第１ＮＭＯＳトランジスタ（Ｎ３１）がターンオンし、第１ノード（Ｑ３１）はロー状態を維持する。一方、ハイ状態で入力される第１制御信号（ＮＧＷ０）は第１インバータ（Ｉ３１）によってロー状態に反転される。ロー状態を維持する第１ノード（Ｑ３１）の電位によって第２ＰＭＯＳトランジスタ（Ｐ３２）はターンオンする。そして、ロー状態の第１インバータ（Ｉ３１）の出力信号によって第２ＮＭＯＳトランジスタ（Ｎ３２）がターンオフし、ロー状態の第２プリデコーダバー信号（ＸＰＲＥｂ）によって第３ＮＭＯＳトランジスタ（Ｎ３３）もターンオフする。従って、第２ローカルワードライン信号（ＬＷＬ１）の高電圧が第２ワードライン（ＷＬ１）に供給される。一方、マルチプレクサ１００からの信号によってメモリセルが選択されて（Ｃ）プログラムされる。
【００３１】
そして、ハイ状態のセクタプログラム信号（ＳＰＧＭ）によって第４、第７及び第１０ＮＭＯＳトランジスタ（Ｎ３４、Ｎ３７及びＮ４０）がターンオンして内部電圧発生部９０からの内部電圧が各共通ソースライン（ＳＯ０〜ＳＯｍ）に供給される。ところが、ハイ状態の第２ワードライン（ＷＬ１）によって第９ＮＭＯＳトランジスタ（Ｎ３９）がターンオンする。これにより、第２共通ソースライン（ＳＯ１）に供給される内部電圧が接地端子（Ｖｓｓ）にパスされて、第２共通ソースライン（ＳＯ１）はロー状態を維持する。そして、ロー状態を維持する第２共通ソースライン（ＳＯ１）の電位に応じて第８ＮＭＯＳトランジスタ（Ｎ３８）がターンオフする。従って、選択されたメモリセル（Ｃ）が含まれたメモリセルブロックのソースには内部電圧が印加されない。これに対し、第２ワードライン（ＷＬ１）以外のワードラインはロー状態を維持するが、図示した第１及び第ｍワードライン（ＷＬ１）を例とすると、これらはロー状態を維持し、第６及び第１２ＮＭＯＳトランジスタ（Ｎ３６及びＮ４２）がターンオフする。これにより、第１及び第ｍ共通ソースライン（ＳＯ０及びＳＯｍ）に内部電圧が供給される。そして、ハイ状態を維持する第１及び第ｍ共通ソースライン（ＳＯ０及びＳＯｍ）の電位に応じて第５及び第１１ＮＭＯＳトランジスタ（Ｎ３５及びＮ４１）がターンオンし、第１及び第ｍワードライン（ＷＬ０及びＷＬｍ）の電位を接地電位（Ｖｓｓ）に降下させる。従って、選択されたメモリセル（Ｃ）を含んだメモリセルブロック以外のメモリセルブロックのソースには内部電圧が印加される。
【００３２】
【発明の効果】
上述したように、本発明によれば、選択されたセルがプログラムされる間、選択されていないセルのソースに１Ｖ程度の電圧が印加されるようにすることにより、選択されていないセルのしきい値電圧は増加させ、選択されたセルのビットラインに供給されるドレイン電圧に応じるドレインカップリングによる非選択セルのしきい値電圧の減少に対する補償を行う。したがって、選択されたセルのビットライン電流は、選択されたセルのプログラム電流の値とほぼ同一になり、ドレインポンプのサイズが従来のポンプサイズよりさらに小さくなってチップサイズの減少効果をもつことができる。さらに、選択されたセルのビットライン電流が減少することにより、選択されたセルのビットラインの電圧降下が減少し、選択されたセルのプログラム速度を向上させることができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ装置の構成図である。
【図２】従来のフラッシュメモリ装置のデコーダ回路部の構成図である。
【図３】図１の動作タイミング図である。
【図４】本発明の第１実施例に係るフラッシュメモリ装置の構成図である。
【図５】図３の動作タイミング図である。
【図６】本発明の第２実施例に係るフラッシュメモリ装置の構成図である。
【図７】図５の動作タイミング図である。
【符号の説明】
１０及び６０  メモリセルアレイ
２０及び７０  デコーダ部
５０及び１００  マルチプレクサ
３０及び８０  ソース制御部
４０及び９０  内部電圧発生部
２００〜２０ｎ  第１〜第ｎデコードブロック
７００〜７０ｎ  第１〜第ｎデコードブロック
２１０〜２１ｍ  第１〜第ｍデコード回路部
７１０〜７１ｍ  第１〜第ｍデコード回路部
３００〜３０Ｋ  第１〜第Ｋソース制御信号発生回路
【図１】
0003869264.tif 000002
【図２】
0003869264.tif 000003
【図３】
0003869264.tif 000004
【図４】
0003869264.tif 000005
【図５】
0003869264.tif 000006
【図６】
0003869264.tif 000007
【図７】
0003869264.tif 000008