(57)【特許請求の範囲】
【請求項１】
それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込んだ後、対応するメモリセルから分極データの読み出しを行う前に、分極データ書き込み時と同じ電界の向きに電圧を加えることなく、前記強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに前記第１の電位差よりも小さな第２の電位差を加えるテストモードを有することを特徴とする強誘電体メモリ。
【請求項２】
前記第１の電位差が、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧の絶対値よりも大きいことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記第２の電位差は、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも小さな絶対値を有することを特徴とする請求項１または２記載の強誘電体メモリ。
【請求項４】
前記強誘電体キャパシタの両電極間に前記第２の電位差を複数回連続して加えることを特徴とする請求項１ないし３のいずれか１項記載の強誘電体メモリ。
【請求項５】
前記メモリセルから分極データの読み出しを行う際に、前記強誘電体キャパシタの両電極間に、前記第２の電位差よりも大きな絶対値を有する第３の電位差を加えることを特徴とする請求項１ないし４のいずれか１項記載の強誘電体メモリ。
【請求項６】
前記第１の電位差と第３の電位差とが等しいことを特徴とする請求項５記載の強誘電体メモリ。
【請求項７】
前記第２の電位差を生成する回路が、前記複数のメモリセルと共に半導体チップ上に形成されていることを特徴とする請求項１ないし６のいずれか１項記載の強誘電体メモリ。
【請求項８】
前記複数の各メモリセルの前記強誘電体キャパシタの一方の電極には前記スイッチトランジスタの一方の電流端が接続され、前記強誘電体キャパシタの他方の電極にはプレート線が接続され、前記スイッチトランジスタの他方の電流端にはビット線が接続され、前記スイッチトランジスタのゲート端子にはワード線が接続されていることを特徴とする請求項１ないし７のいずれか１項記載の強誘電体メモリ。
【請求項９】
前記複数のメモリセル内の強誘電体キャパシタは直列接続され、前記複数のメモリセル内の前記各スイッチトランジスタの一方及び他方の電極が対応するメモリセル内の前記強誘電体キャパシタに対して並列に接続されることで前記複数のメモリセルが直列接続され、直列接続された複数のメモリセルの一端にはプレート線が接続され、直列接続された複数のメモリセルの他端にはビット線が接続され、前記各スイッチトランジスタのゲート端子にはワード線が接続されていることを特徴とする請求項１ないし７のいずれか１項記載の強誘電体メモリ。
【請求項１０】
前記テストモードは、
前記複数のメモリセルに初期データパターンが書き込まれ、かつ前記複数のメモリセルに対し前記初期データパターンとは逆のパターンを有する逆データパターンが書き込まれた後に、この逆データパターンを読み出す前に行われる動作モードであることを特徴とする請求項１記載の強誘電体メモリ。
【請求項１１】
それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えて各強誘電体メモリセルに分極データを書き込んだ後、対応する強誘電体メモリセルから分極データの読み出しを行う前に、分極データ書き込み時と同じ電界の向きに電圧を加えることなく、前記強誘電体キャパシタの両電極間に分極を弱める向きに第２の電位差を加えるテストモードを有することを特徴とする強誘電体メモリ。
【請求項１２】
前記第２の電位差は、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも小さな絶対値を有することを特徴とする請求項１１記載の強誘電体メモリ。
【請求項１３】
それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備えた強誘電体メモリのテスト方法であって、
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込み、
この後、分極データ書き込み時と同じ電界の向きに電圧を加えることなく、対応するメモリセルの強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに前記第１の電位差よりも小さな第２の電位差を加えて強誘電体キャパシタの分極を弱め、
この後、分極データの読み出しを行うことを特徴とする強誘電体メモリのテスト方法。
【請求項１４】
前記第２の電位差は、前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも小さな絶対値を有することを特徴とする請求項１３記載の強誘電体メモリのテスト方法。
【請求項１５】
前記強誘電体キャパシタの両電極間に前記第２の電位差を複数回連続して加えることを特徴とする請求項１３記載の強誘電体メモリのテスト方法。
【請求項１６】
前記メモリセルから分極データの読み出しを行う際に、前記強誘電体キャパシタの両電極間に、前記第２の電位差よりも大きな第３の電位差を加えて読み出しを行うことを特徴とする請求項１３ないし１５のいずれか１項記載の強誘電体メモリのテスト方法。
【請求項１７】
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込む際に、第１の電位差として前記強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧よりも絶対値が大きな電位差を加えることを特徴とする請求項１３ないし１６のいずれか１項記載の強誘電体メモリのテスト方法。
【請求項１８】
前記第１の電位差と第３の電位差とが等しいことを特徴とする請求項１６記載の強誘電体メモリのテスト方法。
【請求項１９】
前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えて分極データを前記メモリセルに書き込むに際し、
予め前記複数のメモリセルには初期データパターンが書き込まれており、前記複数のメモリセルに対し前記初期データパターンとは逆のパターンを有する逆データパターンを書き込むことを特徴とする請求項１３記載の強誘電体メモリのテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリセルを有する強誘電体メモリに係り、特にデータ書き込み後の強誘電体メモリセルにおける分極量を評価する機能を備えた強誘電体メモリ及びそのテスト方法に関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタが有するヒステリシス特性を利用して“0”、“1”の論理値データを分極量として記憶する不揮発性半導体メモリとして知られている。強誘電体キャパシタのヒステリシス特性を評価するために、強誘電体メモリの製造後に、所定のデータパターンが書き込まれ、その後、読み出され、書き込みデータと比較されることで、強誘電体メモリセルにおける分極量が評価される。
【０００３】
従来、強誘電体メモリセルの分極量の評価に関しては、例えば特許文献１ないし４に記載されているような方法が提案されている。
【０００４】
これらに記載された方法では、データが書き込まれた後に直ちにデータの読み出しが行われるか、またはデータが書き込まれた後に十分な時間待った後、読み出しを行うようにはされていない。このため、デポラリゼーションによる分極量の減衰が十分に起こっていないうちにデータが読み出される可能性がある。また、抗電圧（coercive voltage）の小さなヒステリシス特性を有する強誘電体メモリセルをスクリーニングすることもできない。
【０００５】
図４５は、強誘電体の１種であるPZT(PbZrTiO3)膜のデポラリゼーションによる経時変化特性の一例を示している。なお、この特性については例えば非特許文献１に記載されている。図４５において、縦軸は規格化された残留分極量を示し、横軸はデータが書き込まれてから読み出されるまでの間の経過時間（秒）を示している。
【０００６】
図４５から分かるように、強誘電体メモリセルにデータが書き込まれてから後、分極量の減衰が止まるためには、10-3〜100 （秒）程度の時間は待たなければいけない。つまり、デポラリゼーションが十分に起こった状態で強誘電体メモリセルからデータを読み出すためには、書き込み後から十分な時間待つ必要がある。従って、データが書き込まれてから読み出すというテストを行うに当たり、デポラリゼーションが十分に起こった後のデータを読み出そうとすると、テストに要するコストが高騰するという問題がある。
【０００７】
このような事情を従来のテスト方法及び強誘電体メモリセルのヒステリシス特性を用いて説明する。
【０００８】
図４６は、特許文献１に記載されているテスト方法のフローチャートを示している。このテスト方法は以下のようなシーケンスで行われる。
【０００９】
(1) 初期のデータパターン（Data Pattern）の書き込みが行われる。
【００１０】
(2)   (2)ベーク（Bake）、つまり一定時間高温放置される。
【００１１】
(3)初期データパターンが読み出され、不良セル（ＳＳ不良）が検出される。
【００１２】
(4)(1)とは逆パターンの逆データパターンの書き込みが行われる。
【００１３】
(5)逆データパターンが読み出され、不良セル（ＯＳ不良）が検出される。
【００１４】
(6)次のデータパターンの書き込みが行われる。
【００１５】
(7)以上の(2)〜(6)のステップが書き込むデータパターンを換えて多くの回数繰り返し行われる。
【００１６】
ここで、ＳＳ不良におけるＳＳとはsame stateの略であり、書いたデータをそのまま読み出すという意味で、また、ＯＳ不良におけるＯＳとはopposite stateの略であり、メモリセルに予め書き込まれているデータとは逆のデータを書き込み、それを読み出すという意味でそれぞれ使用されている。
【００１７】
ここで(4)から(5)のステップに移行する際に十分な時間が確保されていないと、十分にデポラリゼーションしていない状態で分極量が読み出されることになる。
【００１８】
さらに、上記の事情を図４７及び図４８を用いて示す。
【００１９】
図４７は、図４６に示すテストシーケンスにおいて、(4)のステップで逆データパターンが書き込まれた直後、つまりデポラリゼーションが起こる前の状態の強誘電体メモリセル（強誘電体キャパシタ）のヒステリシス特性曲線を示す。なお、図４７において、VPL−VBLはプレート線とビット線間の電位差を示し、Ｐは分極量を示す。
【００２０】
ここで、図４６中の(6)のステップで、逆データパターンを読み出すテストを行うことを考える。書き込みが行われたメモリセルがデポラリゼーションするのに長時間を要する強誘電体メモリセルの場合、図４７に示すように逆データパターンの読み出し時点では残留分極量は未だ減衰しておらず、必然的にビット線には高い読み出し電位が出てくる。
【００２１】
一方、十分にデポラリゼーションしている強誘電体メモリセルでは、図４８に示すように、ビット線には低い読み出し電位が出てくる。なお、図４７、図４８中のＱSWは、“0”／“1”の書き込みデータの残留分極量の差を示している。
【００２２】
すなわち、デポラリゼーション後の強誘電体メモリセルの分極量の評価を行い、デポラリゼーションして信号量が減少しても十分なセンスマージンがあるか確認するためには、データの書き込み後に十分な時間を待たなければならないという問題がある。先にも述べたように、これはテストに要するコストが上昇することを意味する。
【００２３】
【特許文献１】
米国特許明細書第５，６６１，７３０号
【００２４】
【特許文献２】
米国特許明細書第５，９９１，１８９号
【００２５】
【特許文献３】
米国特許明細書第５，８２２，２３７号
【００２６】
【特許文献４】
特開２０００−２６８５９９号公報
【００２７】
【非特許文献１】
J.Appl.Phys. 75(1),1 January 1994
【００２８】
【発明が解決しようとする課題】
この発明は上記のような事情を考慮してなされたものであり、その目的は、データ書き込み後に短時間で強誘電体メモリセルの分極量を評価することができる強誘電体メモリ及びそのテスト方法を提供することである。
【００２９】
【課題を解決するための手段】
この発明の強誘電体メモリは、それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えてメモリセルに分極データを書き込んだ後、対応するメモリセルから分極データの読み出しを行う前に、分極データ書き込み時と同じ電界の向きに電圧を加えることなく、前記強誘電体キャパシタの両電極間に、分極データ書き込み時とは反対の電界の向きに前記第１の電位差よりも小さな第２の電位差を加えるテストモードを有することを特徴とする。
【００３０】
この発明の強誘電体メモリは、それぞれ強誘電体キャパシタ及びスイッチトランジスタからなる複数のメモリセルを備え、前記複数のメモリセルの各強誘電体キャパシタの両電極間に第１の電位差を加えて各強誘電体メモリセルに分極データを書き込んだ後、対応する強誘電体メモリセルから分極データの読み出しを行う前に、分極データ書き込み時と同じ電界の向きに電圧を加えることなく、前記強誘電体キャパシタの両電極間に分極を弱める向きに第２の電位差を加えるテストモードを有することを特徴とする。
【００３１】
【発明の実施の形態】
まず、この発明の強誘電体メモリ及びそのテスト方法の実施の形態の説明の前に、その原理を、図１のフローチャート及び図２の履歴曲線図（ヒステリシス特性曲線図）を用いて説明する。
【００３２】
後述する種々の実施の形態に係る強誘電体メモリは、通常のデータ書き込み及び読み出しが行われるノーマルモードと、データ書き込み後にデータを読み出して強誘電体メモリセルの分極量の評価を行うテストモードとを有する。そして、テストモードの１つとして、図１のフローチャートに示すように、以下のシーケンスで強誘電体メモリセルの分極量を評価するテストも行われる。
【００３３】
(1)初期のデータパターン（Data Pattern）の書き込みが行われる。
【００３４】
(2)ベーク（Bake）、つまり一定時間高温放置される。
【００３５】
(3)初期のデータパターンが読み出され、不良セル（ＳＳ不良）が検出される。
【００３６】
(4)(1)とは逆のパターンの逆データパターンの書き込みが行われる。
【００３７】
(5)強誘電体キャパシタに対し、分極を弱める向きに抗電圧（coercive voltage）以下の電位差が印加される。
【００３８】
(6)逆データパターンが読み出され、不良セル（ＯＳ不良）が検出される。
【００３９】
(7)次のデータパターンの書き込みが行われる。
【００４０】
(8)以上の(2)〜(7)のステップが書き込むデータパターンを換えて多くの回数繰り返し行われる。
【００４１】
つまり、図１に示すテストシーケンスが図４５に示した従来のシーケンスと異なる点は、逆データパターンの書き込みのステップと、この逆データパターンの読み出しのステップとの間に、抗電圧の絶対値よりも小さな電位差が強誘電体キャパシタに印加される(5)のステップが追加されていることである。
【００４２】
上記(5)のステップが新たに追加されたことにより、短い時間で強誘電体キャパシタがデポラリゼーションした場合と等価な分極量を強誘電体キャパシタに持たせることができ、実効的にデポラリゼーションした状態の分極データに対する(6)のステップのテストを行うことができる。
【００４３】
この事情を図２を用いて説明する。
【００４４】
図２（ａ）は、図１に示すテストシーケンスにおいて、(4)のステップで逆データパターンが書き込まれた直後の強誘電体メモリセル（強誘電体キャパシタ）のヒステリシス特性曲線を示す。なお、(4)のステップでデータの書き込みを行う際に、メモリセル内の強誘電体キャパシタの両電極間には、強誘電体キャパシタの持つ分極履歴特性曲線における抗電圧（coercive voltage）の絶対値よりも大きな電位差が印加される。この抗電圧は図２（ａ）中のVc0またはVc1で示されている。
【００４５】
ここで、例えば、データ書き込み後の分極量が図２（ａ）に示すようにPaの位置にあるとする。次に、(6)の逆データパターンを読み出すテストを行う前に、(5)のステップで強誘電体メモリセル（強誘電体キャパシタ）に対し、図２（ａ）に示すように、分極を弱める向きに抗電圧（Vc1）の絶対値よりも小さい電位差（＋ΔＶ）を一旦印加して0Vに戻す。すると、この電位差の印加後は、図２（ａ）に示す様に分極量がPbの位置に移動する。すなわち、上記電位差（＋ΔＶ）を一旦印加したことにより、デポラリゼーションするのに長時間を要する強誘電体メモリセルの場合でも残留分極量が減衰し、実効的に短時間でデポラリゼーションしたことになる。
【００４６】
従って、この後の(6)のステップで逆データパターンを読み出す際に、ビット線にはデポラリゼーションした後の分極量に相当する低い読み出し電位が出てくる。
【００４７】
なお、データ書き込み後に、短い時間でデポラリゼーションしてしまうような強誘電体メモリセルについては、図２（ｂ）に示すように、分極を弱める向きに抗電圧（Vc1）の絶対値よりも小さな電位差（＋ΔＶ）を印加しても、更なる分極量の減少はほとんど起こらないことが経験的に知られている。
【００４８】
従って、デポラリゼーションに要する時間が長い強誘電体メモリセルと短い強誘電体メモリセルとが混在していても、(5)のステップを実行することによって、同一チップ内に形成されている全ての強誘電体メモリセルから、短時間にデポラリゼーション後の残留分極量に相当するビット線電位を読み出すことができる。
【００４９】
なお、図２（ｃ）に示すように、元々抗電圧の小さい強誘電体メモリセルについては、(5)のステップの際に、電位差（＋ΔＶ）が印加されることで分極反転する可能性があり、分極反転すると、不良と判定される。しかし、このような場合では、不良の強誘電体メモリセルをスクリーニング（screening）できるという点でも意味がある。
【００５０】
ところで、先の特許文献４に記載されたものにおいても、強誘電体キャパシタに分極を弱める方向のディスターブをかけるテストモードを有する。しかし、特許文献４に記載されたものは、本願発明におけるテストモードとは以下の点において異なる。
【００５１】
(1)特許文献４に記載されたものは、寄生容量とのカップリングにより、極めて微小な電位差が繰り返し加わったことによる分極量の減衰を調べるものであり、デポラリゼーションが起こった場合と等しい分極量の減衰を短時間に得ようとしたものではない。
【００５２】
(2)特許文献４に記載されたものにおいて、寄生容量とのカップリングによって間接的に加わるディスターブは極めて小さい量であり、経験的に、繰り返し加わっても分極量を減衰させる量は非常に小さく、累積的効果も小さいことが知られている。これに対し、本願発明によるディスターブはセルキャパシタに直接的に加えられるものであり、有為な量の減衰を加えることができる。
【００５３】
さらに、本発明におけるテストモードは、図３に示すように、インプリント（Imprint）によってヒステリシス特性曲線上の傾きが大きなところに残留分極が位置してしまった場合に特に効果がある。インプリントが進行し、ヒステリシス特性曲線上で傾きが大きなところに残留分極が位置すると、経験的にデポラリゼーションの量も大きなものとなるため、なおさら本テストモードの必要性が高まることになる。
【００５４】
図１に示す本発明のテストシーケンスにおいて、(1)のステップで初期データとして正の値の分極Ｐが書き込まれ、(2)のステップでベークが行われると、インプリントによって図３に示したようなステリシス特性となることが知られている。この状態において、(4)のステップで逆データパターンの書き込みが行われると、図３に示すような分極量を呈することになる。
【００５５】
上述したように、デポラリゼーションによる分極量の減衰が大きいため、本発明のテストモードを実行することによって、図１中のＯＳ不良検出に要するテスト時間の短縮に特に有効である。
【００５６】
次に、この発明の各実施の形態に係る強誘電体メモリの概略的な回路構成について説明する。
【００５７】
図４、図５及び図６は強誘電体メモリにおける読み出し回路の一部とセルアレイの一部の回路構成を示しており、例えば図４に示す読み出し回路と図５に示すセルアレイとが組み合わされて使用され、あるいは、図４に示す読み出し回路と図６に示すセルアレイとが組み合わされて使用される。
【００５８】
図４に示す読み出し回路は、一対のビット線BL<0>、BL<1>、一対のデータ線DQ、/DQ、カラム選択線CSL<0>、ビット線イコライズ／プリチャージ回路11、テストモード時にビット線の電位をテスト用の電位VTestBLに設定するビット線電位設定回路12、ビット線センスアンプ（S/A）13、一対のカラム選択トランジスタ14、DQセンスアンプ（DQ-S/A）15、外部の電位ExtVBL<0>、ExtVBL<1>を一対のビット線に転送する一対のトランスファゲート16とから構成されている。
【００５９】
ビット線イコライズ／プリチャージ回路11は、ソース・ドレイン間が一対のビット線BL<0>、BL<1>相互間に挿入され、ゲート電極にイコライズ制御線EQLが接続されたNMOSトランジスタ17と、ソース・ドレイン間が一方のビット線BL<0>とイコライズ電位VEQの供給ノードとの間に挿入され、ゲート電極に上記イコライズ制御線EQLが接続されたNMOSトランジスタ18と、ソース・ドレイン間が他方のビット線BL<1>とイコライズ電位VEQのノードとの間に挿入され、ゲート電極に上記イコライズ制御線EQLが接続されたNMOSトランジスタ19とからなる。
【００６０】
ビット線電位設定回路12は、テストモード時にテスト用のビット線電位VTestBLが供給されるノードと一方のビット線BL<0>との間にソース・ドレイン間が挿入され、テストモード時に活性化されるテスト用ワード線TestWL<0>にゲート電極が接続されたNMOSトランジスタ20と、上記電位VTestBLのノードと他方のビット線BL<1>との間にソース・ドレイン間が挿入され、テストモード時に活性化されるテスト用ワード線TestWL<1>にゲート電極が接続されたNMOSトランジスタ21とからなる。
【００６１】
ビット線センスアンプ13は、一対のビット線BL<0>、BL<1>相互間に接続されており、一対のビット線BL<0>、BL<1>相互間の電位差を電位VSAまたはVSSに増幅する。
【００６２】
一対のカラム選択トランジスタ14は、ソース・ドレイン間が一対のビット線BL<0>、BL<1>と一対のデータ線DQ、/DQとの間に挿入され、各ゲート電極がカラム選択線CSL<0>に共通に接続されたNMOSトランジスタで構成されている。
【００６３】
DQセンスアンプ15は一対のデータ線DQ、/DQ相互間に接続されており、データ線DQ、/DQ相互間の電位差を増幅してデータを出力する。そして、DQセンスアンプ15から出力されるデータはデータ入出力回路を介してメモリの外部に出力される。
【００６４】
一対のトランスファゲート16は、外部から供給されるビット線電位ExtVBL<0>、ExtVBL<1>のノードと一対のビット線BL<0>、BL<1>との間に接続されており、それぞれソース・ドレイン間が並列に接続されたPMOS及びNMOSトランジスタで構成されている。上記一対のトランスファゲート16は、制御信号ExtON<0>、/ExtON<0>及びExtON<1>、/ExtON<1>で導通制御される。
【００６５】
図５に示すセルアレイ内には複数のメモリセルMCが設けられている。各メモリセルMCはそれぞれ、MOSトランジスタからなりスイッチとして動作するセルトランジスタ31と、一方の電極がセルトランジスタ31の一方の電流端に接続されたPZT(PbZrTiO3)等の強誘電体を誘電膜とするセルキャパシタ32とからなる。各セルキャパシタ32の他方の電極にはプレート線PL<0>またはPL<1>が接続され、各セルトランジスタ31の他方の電流端にはビット線BL<0>またはBL<1>が接続されている。そして、各セルトランジスタ31のゲート電極はワード線WL<0>またはWL<1>に接続されている。
【００６６】
また、図５の回路には、外部から供給されるプレート線電位EXTPL<0>、EXTPL<1>をプレート線PL<0>、PL<1>に転送する一対のトランスファゲート33が設けられている。上記一対のトランスファゲート33は、それぞれソース・ドレイン間が並列に接続されたPMOS及びNMOSトランジスタで構成され、制御信号EXTPLON<0>、/EXTPLON<0>及びEXTPLON<1>、/EXTPLON<1>で導通制御される。
【００６７】
すなわち、図５のセルアレイ内に設けられている各メモリセルMCは、１個のMOSトランジスタと１個のキャパシタとからなるいわゆる１T-１C型の場合である。
【００６８】
図６に示すセルアレイ内には、複数のユニットセル（メモリセル）が設けられている。各ユニットセルは、図５の場合と同様にセルトランジスタ31とセルキャパシタ32とからなる。複数のユニットセルのセルキャパシタ32が直列に接続され、ユニットセルのセルトランジスタ31の一方及び他方の電極が対応するセルキャパシタ32に対して並列接続されることで複数のユニットセルが直列接続されてメモリブロックが構成される。そして、各メモリブロックの一端にはプレート線PL<0>またはPL<1>が接続され、他端にはブロック選択用のNMOSトランジスタ34それぞれを介して、ビット線BL<0>またはBL<1>が接続されている。各セルトランジスタ31のゲート電極は、複数のワード線WL<0>〜WL<7>のうち対応するものに接続されている。
【００６９】
ブロック選択用のNMOSトランジスタ34のゲート電極はブロック選択線BS<0>またはBS<1>に接続されている。
【００７０】
また、図５の回路と同様に、外部から供給されるプレート線電位EXTPL<0>、EXTPL<1>をプレート線PL<0>、PL<1>に転送する一対のトランスファゲート33が設けられている。
【００７１】
すなわち、図６のようなセルアレイを有する強誘電体メモリは、セルトランジスタ(T)のソース・ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリの場合である。
【００７２】
以下、この発明の種々の実施の形態について詳細に説明する。
【００７３】
（第１の実施の形態）
図７は、図５に示すような１T-１C型の強誘電体メモリのセルアレイの一部の回路構成を示している。図７にはそれぞれ複数本のビット線、プレート線及びワード線が設けられており、そのうち４本のビット線BL<0>〜BL<3>とそれぞれ７本のプレート線PL<0>〜PL<6>及びワード線WL<0>〜WL<6>が例示されている。セルアレイの各行には、それぞれ１本おきにメモリセルがビット線に接続されており、かつ偶数番目の行のワード線WL<a>（a=0,2,4,6,…）に各ゲート電極が接続されたメモリセルは奇数番目の列のビット線BL<b>（b=1,3,…）に接続され、奇数番目の行のワード線WL<c>（c=1,3,5,…）に各ゲート電極が接続されたメモリセルは偶数番目の列のビット線BL<d>（d=0,2,…）に接続されている。
【００７４】
本テストモードにおいて、図１に示すテストシーケンス中の(5)のステップの際に、セルキャパシタに対して抗電圧の絶対値よりも小さな電位差を印加することは、メモリセルが接続されているプレート線とビット線間に所定の電位差を加え、かつメモリセル内のセルトランジスタを導通させることで実現できる。
【００７５】
例えば、図７中、プレート線PL<2>とビット線BL<1>とに接続されている１個のメモリセルMC1には予め“1”のデータが書き込まれており、このメモリセルMC1に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加する際の動作を、図８のタイミングチャートを参照して説明する。
【００７６】
まず、イコライズ制御線EQLは“H”のままにされ、イコライズ電位VEQとして0Vが供給される。これにより、図４に示すビット線イコライズ／プリチャージ回路11内のNMOSトランジスタ17、18、19が導通し、ビット線BL<0>、BL<1>を含む全てのビット線が0V（GND）にイコライズされている。
【００７７】
次に、メモリセルMC1が接続されているワード線WL<2>に対応したロウアドレスRow Add.<2>が選択されてワード線WL<2>がVPP電位に昇圧される。これにより、メモリセルMC1内のセルトランジスタが導通し、メモリセルMC1内のセルキャパシタのセルトランジスタ側の電極に0V（GND）の電位が印加される。
【００７８】
一方、制御信号PLENBLが0Vから“H”に上昇し、プレート線を駆動する準備がなされる。これを受けて、制御信号PLONが一旦は“H”に上昇し、ノーマルモードとしての動作の準備に入る。続いて、制御信号PLONが“L”に下降し、かつ制御信号/TestPLが“L”に下降することにより、本テストモードとしての動作に入り、プレート線PL<2>に正極性の電位VTestPLが出力される。
【００７９】
制御信号/TestPLが“L”に下降してから所定の時間の後に、制御信号/TestPLが“H”に上昇し、これに伴ってプレート線PL<2>の電位が0V（GND）に低下する。また、制御信号/TestPLが“H”に上昇した後に、ワード線WL<2>の電位が0V（GND）に低下してメモリセルMC1の選択動作が終了する。続いて制御信号PLONが“H”に上昇し、ノーマルモード動作の準備に入る。その後、図１に示すテストシーケンス中の(6)以降のステップが実行される。
【００８０】
ところで、ビット線が0V（GND）の電位に、かつプレート線PL<2>が正極性の電位VTestPLにそれぞれ設定されているときにメモリセルMC1が選択されると、メモリセルMC1内のセルキャパシタには、図７中に示すように、プレート線PL<2>側の電極が（＋）、セルトランジスタ側の電極が（−）となるような電位差VTestPLが印加される。この電位差VTestPLは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差＋△Ｖに相当する。この電位差がセルキャパシタ32に印加され、プレート線PL<2>の電位が再び0Vに戻ることで、メモリセルMC1の分極量は、図２（ａ）に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルMC1からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【００８１】
メモリセルMC1からデータを読み出す際は、メモリセルMC1内の強誘電体キャパシタ32には上記電位差VTestPLよりも大きな電位差が印加される。
【００８２】
なお、この第１の実施の形態では、制御信号/TestPLが“H”に上昇した後に、ワード線WL<2>の電位が0V（GND）に低下して、メモリセルMC1の選択動作が一旦終了する場合を説明した。しかし、図８中に破線で示すように、制御信号/TestPLが“H”に上昇した後もワード線WL<2>の電位をVPP電位に保ったまま、制御信号PLONを再度“H”に上昇させて、ノーマルモードとして引き続きメモリセルMC1からデータの読み出しを行うようにしてもよい。
【００８３】
また、プレート線PL<2>に正極性の電位VTestPLを印加する際に、電位VTestPLを定常的に印加する場合を説明したが、これは電位VTestPLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタ32の両電極間には、電位差VTestPLが複数回連続して印加されることになる。
【００８４】
（第２の実施の形態）
ところで、図７に示すような構成のセルアレイを有する強誘電体メモリにおいて、選択されたメモリセルMC1に対して上記電位差VTestPLを印加する際に、同じ行に存在している他のメモリセル、例えばビット線BL<3>に接続されているメモリセルMC2に対しても上記電位差VTestPLが印加され、ディスターブ（Disturb）がかかる。
【００８５】
そこで、この第２の実施の形態では、選択されるメモリセル以外のメモリセルには上記電位差VTestPLが印加されないようにして、ディスターブがかからないように配慮したものである。
【００８６】
以下、図９のタイミングチャートを参照して動作を説明する。
【００８７】
イコライズ制御線EQLが“H”から“L”に低下して、ビット線が0V（GND）にイコライズされた状態から解除され、次にメモリセルMC1の選択動作が開始され、プレート線PL<2>に正極性の電位VTestPLが出力された後、プレート線PL<2>の電位が0V（GND）に低下する。
【００８８】
この実施の形態では、プレート線PL<2>に正極性の電位VTestPLが出力される動作に同期して、選択されるメモリセルMC1が接続されているビット線とメモリセルが接続されていない偶数番目の列のビット線BL<m>（m=0,1,2,4,6,…）以外の複数のビット線BL<n>（n=3,5,7,…）に、並列的に正極性の電位VTestBL（=VTestPL）が出力され、プレート線PL<2>への電位VTestPLの出力が終了される動作に同期して、複数のビット線BL<n>への電位VTestBLの出力動作が終了する。
【００８９】
この結果、ビット線BL<1>以外のビット線、例えばBL<3>に接続されているメモリセルMC2を始めとする非選択のメモリセルに対しては実質的に上記電位差VTestPLが印加されないようになり、メモリセルMC2にはディスターブがかからなくなる。
【００９０】
なお、この第２の実施の形態においても、第１の実施の形態と同様に、図９中に破線で示すように、ワード線WL<2>の電位をVPP電位に保ったまま、制御信号PLONを再度“H”に上昇させて、ノーマルモードとして引き続きメモリセルMC1からデータの読み出しを行うようにしてもよい。さらに、プレート線及びビット線にそれぞれ正極性の電位VTestPL、VTestBLを印加する際に電位VTestPL、VTestBLを定常的に印加する場合を説明したが、これはそれぞれ互いに同期させて電位VTestPL、VTestBLをパルス状に複数回連続して印加するようにしてもよい。この場合、選択されたメモリセル内のセルキャパシタの両電極間には、電位差VTestPLが複数回連続して印加されることになる。
【００９１】
（第３の実施の形態）
図１０は第３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図７に示した第１の実施の形態のものと同様に構成されている。
【００９２】
第１、第２の各実施の形態では、予め“1”のデータが書き込まれたメモリセルからデータを読み出す前に、分極を弱めるようにプレート線からビット線に向いた電界の方向で抗電圧の絶対値よりも小さな電位差をメモリセルに対して印加する場合について説明した。これに対して、第３の実施の形態では、予め“0”のデータが書き込まれたメモリセルに対し、分極を弱めるようにビット線からプレート線に向いた電界の方向で抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【００９３】
例えば、図１０中のワード線WL<2>、プレート線PL<2>及びビット線BL<1>に接続されている偶数番目の行のメモリセルMC1に予め“0”のデータが書き込まれており、このメモリセルMC1に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加する際の動作を図１１のタイミングチャートを参照して説明する。
【００９４】
予め、全てのプレート線は0V（GND）にイコライズされている。次に、メモリセルMC1が接続されているワード線WL<2>に対応したロウアドレスRow Add.<2>が選択されてワード線WL<2>がVPP電位に昇圧され、メモリセルMC1の選択動作が開始される。
【００９５】
一方、制御信号線EQLが“L”に下降し、この後、制御信号TestBLが“H”に上昇する。この場合、ビット線BL<1>に対応したカラムアドレスCol Add.<1>が選択されることにより、ビット線BL<1>に正極性の電位VTestBLが出力される。なお、制御信号線EQL、制御信号TestBL及び電位VTestBL等については後に説明する。
【００９６】
制御信号TestBLが“H”に上昇してから所定の時間の後に、制御信号TestBLが“L”に下がり、ビット線BL<1>の電位が0V（GND）に低下する。また、制御信号TestBLが“L”に下がった後に、ワード線WL<2>の電位が0V（GND）に低下してメモリセルMC1の選択動作が終了する。その後、図１に示すテストシーケンス中の(6)以降のステップが実行される。
【００９７】
この場合、メモリセルMC1が接続されているビット線BL<1>の電位は0V（GND）から正極性の電位VTestBLに上昇する。全てのプレート線は0V（GND）にされているので、選択されたメモリセルMC1内のセルキャパシタには、図１０中に示すように、プレート線PL<2>側の電極が（−）、セルトランジスタ側の電極が（＋）となるような電位差VTestBLが印加される。このような電位差がセルキャパシタに印加されることで、メモリセルMC1の分極量は、短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルMC1からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【００９８】
なお、この第３の実施の形態では、制御信号TestBLが“L”に低下した後に、ワード線WL<2>の電位が0V（GND）に低下し、メモリセルMC1の選択動作が終了する場合を説明した。しかし、図１１中に破線で示すように、制御信号TestBLが“L”に低下した後もワード線WL<2>の電位をVPPに保ったまま、引き続きメモリセルMC1からデータの読み出しを行うようにしてもよい。
【００９９】
また、ビット線BL<1>に正極性の電位VTestBLを印加する際に、電位VTestBLを定常的に印加する場合を説明したが、これは電位VTestBLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestBLが複数回連続して印加されることになる。
【０１００】
（第４の実施の形態）
図１２は第４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図７に示した第１の実施の形態のものと同様に構成されている。
【０１０１】
第１ないし第３の各実施の形態では、予め“1”もしくは“0”のデータが書き込まれた特定の１個のメモリセルからデータを読み出す前に、抗電圧の絶対値よりも小さな電位差をメモリセルに対して印加する場合を説明した。これに対して、第４の実施の形態では、セルアレイ内の全てのメモリセルに対して予め“1”のデータが書き込まれており、これらのメモリセルに対して、分極を弱めるようにプレート線からビット線に向いた電界の方向で抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１０２】
次に、図１３のタイミングチャートを参照して動作を説明する。
【０１０３】
制御信号PLENABLEが“L”から“H”（VDD）に上昇し、プレート線を駆動する準備が行われる。制御信号PLENABLEが“H”に上昇した後、プレート線を駆動すべく制御信号PLONが一旦、“H”に上昇する。また、イコライズ制御線EQLは“H”（VDD）にされているため、図４に示すビット線イコライズ／プリチャージ回路11内のNMOSトランジスタ17、18、19が導通し、全てのビット線は0V（GND）にイコライズされている。
【０１０４】
次に、制御信号PLONが“L”に下降し、制御信号/TestPLが“L”に下降する。また、ロウアドレスを切り替えることにより、複数のワード線がワード線WL<0>から順次選択され、選択されたワード線がVPP電位に昇圧される。ロウアドレス<0>が選択され、制御信号/TestPLが“L”に下降することによりプレート線PL<0>に正極性の電位VTestPLが出力される。
【０１０５】
制御信号/TestPLが“L”に下降してから所定の時間の後に、制御信号/TestPLが“H”に上昇し、これに伴ってプレート線PL<0>の電位が0V（GND）に下降する。また、制御信号/TestPLが“H”に上昇した後にワード線WL<0>の電位が0V（GND）に低下し、さらに制御信号PLONが“H”に上昇する。このようにして始めのロウ<0>の選択動作が行われる。ワード線WL<0>が選択されている際に、対応する行のプレート線PL<0>の電位が0V→VTestPL→0Vと変化するので、ワード線WL<0>とプレート線PL<0>とに接続されている全てのメモリセルに対し、図１２中に示すように、プレート線PL<0>側が（＋）、セルトランジスタ側が（−）となるような電位差VTestPLが並列的に印加される。この電位差VTestPLは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差△Ｖに相当する。この電位差が１行分のメモリセルのセルキャパシタに印加され、プレート線の電位が0Vに戻ることで、これら各メモリセルの分極量はそれぞれ、図２（ａ）に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１０６】
以下、同様に、異なる行のワード線が選択されている際に、対応する行のプレート線の電位が0V→VTestPL→0Vと変化し、対応する行内の全てのメモリセルに対し、図１２中に示すように、プレート線PL<0>側が（＋）、セルトランジスタ側が（−）となるような電位差VTestPLが並列的に印加される。
【０１０７】
従って、上記電位差VTestPLが印加された後に、各メモリセルからデータの読み出しを行う際に、それぞれの分極量を短時間で評価することができる。
【０１０８】
なお、この実施の形態の場合にも、第１ないし第３の各実施の形態の場合と同様に、各プレート線に正極性の電位VTestPLを印加する際に、電位VTestPLをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差VTestPLを複数回連続して印加するようにしてもよい。
【０１０９】
（第５の実施の形態）
上記第４の実施の形態では、セルアレイ内の全てのメモリセルを選択し、各プレート線に電位VTestPLを印加する場合に、ロウアドレスを切り替えて複数のワード線及びプレート線を順次選択するようにした。
【０１１０】
これに対して、第５の実施の形態では複数のワード線及びプレート線を同時に選択するようにしたものである。
【０１１１】
以下、図１４のタイミングチャートを参照して動作を説明する。この場合、制御信号EQLは“H”（VDD）に固定されているため、全てのビット線は0V（GND）にイコライズされている。制御信号PLENABLEが“L”から“H”（VDD）に上昇し、プレート線を駆動する準備がなされる。引き続き制御信号PLENBLEが“H”に上昇し、ノーマルモードとしてのプレート線駆動の準備が一旦は行われる。
【０１１２】
次に、制御信号PLONが“L”に下降し、この後、制御信号/TestPLが“L”に下降することにより、テストモードとしてのプレート線の駆動が行われ、全ロウアドレスが選択されることにより全てのプレート線PL<n>に対し一斉に正極性の電位VTestPLが出力される。また、全てのワード線WL<n>（n=0,1,2,3…）がVPP電位に昇圧される。
【０１１３】
次に、制御信号/TestPLが“L”に下降してから所定の時間の後に、制御信号/TestPLが“H”に上昇し、これに伴って全てのプレート線PL<n>の電位が一斉に0V（GND）に低下する。また、制御信号/TestPLが“H”に上昇した後に、全てのロウアドレスの選択が解除されて、全てのワード線WL<n>の電位が0V（GND）に低下し、その後、制御信号PLONが“H”に上昇する。
【０１１４】
このようにして全てのワード線が同時に選択され、全てのプレート線の電位が0V→VTestPL→0Vと変化する。この結果、全てのメモリセルに対し、図１２中に示すように、プレート線側が（＋）、セルトランジスタ側が（−）となるような電位差VTestPLが印加される。この電位差が各メモリセルのセルキャパシタに印加されることで、これら各メモリセルの分極量はそれぞれ、図２（ａ）に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１１５】
この第５の実施の形態では、複数のワード線及びプレート線が同時に選択されるので、テスト時間の一層の短縮化を図ることができる。
【０１１６】
なお、この実施の形態の場合にも、第１ないし第４の各実施の形態の場合と同様に、各プレート線に正極性の電位VTestPLを印加する際に、電位VTestPLをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差VTestPLを複数回連続して印加するようにしてもよい。
【０１１７】
（第６の実施の形態）
図１５は第６の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図１１に示した第１の実施の形態のものと同様に構成されている。
【０１１８】
第４及び第５の各実施の形態では、全てのメモリセルに対して予め“1”のデータが書き込まれており、これらのメモリセルに対し、プレート線からビット線に向いた電界でかつ抗電圧の絶対値よりも小さな電位差を印加するようにしていた。
【０１１９】
これに対し、第６の実施の形態では、全てのメモリセルに対して予め“0”のデータが書き込まれており、これらのメモリセルに対し、ビット線からプレート線に向いた電界でかつ抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１２０】
次に、図１６のタイミングチャートを参照して動作を説明する。
【０１２１】
この場合、予め全てのプレート線は0V（GND）にイコライズされている。
【０１２２】
また、カラムアドレスを切り替えることにより、複数のビット線が選択され、選択されたビット線に対して、0V→VTestBL→0Vと変化するように電位が印加される。
【０１２３】
奇数番目の列のビット線BL<n>が選択される際には偶数番目の行のワード線WL<l>が選択されてその電位がVPPに昇圧され、偶数番目の列のビット線BL<n+1>が選択される際には奇数番目の行のワード線WL<l+1>が選択されてその電位がVPPに昇圧される。
【０１２４】
例えば、奇数番目の列のビット線BL<l>が選択される際に偶数番目の行のワード線WL<0>、WL<2>、WL<4>、WL<6>が全て選択され、図１５に示すようにそれぞれの交点に配置された各メモリセルMC2、MC3、MC4それぞれに対し、プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差VTestBLが印加される。
【０１２５】
各メモリセルに電位差VTestBLが印加されることで、これら各メモリセルの分極量はそれぞれ、短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、上記電位差VTestBLが印加された後に、各メモリセルからデータの読み出しを行う際に、それぞれの分極量を短時間で評価することができる。
【０１２６】
なお、この実施の形態の場合にも、第１ないし第５の各実施の形態の場合と同様に、各ビット線に正極性の電位VTestBLを印加する際に、電位VTestBLをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差VTestBLを複数回連続して印加するようにしてもよい。
【０１２７】
（第７の実施の形態）
上記第６の実施の形態では、セルアレイ内の全てのメモリセルを選択し、各ビット線に電位VTestBLを印加する場合に、ロウアドレス及びカラムアドレスを切り替えて複数のワード線及びビット線を順次選択するようにしていた。
【０１２８】
これに対して、第７の実施の形態では全てのワード線及びビット線を同時に選択するようにしたものである。
【０１２９】
以下、図１７のタイミングチャートを参照して動作を説明する。
【０１３０】
第６の実施の形態と同様に、予め全てのプレート線は0V（GND）にイコライズされている。また、ロウアドレスは全てが選択状態にされる。これにより、全てのワード線WL<x>がVPP電位に昇圧される。
【０１３１】
一方、制御信号線EQLが“L”に下降し、この後、制御信号TestBLが“H”に上昇することにより、全てのビット線BL<x>に一斉に正極性の電位VTestBLが出力される。
【０１３２】
制御信号TestBLが“H”に上昇してから所定の時間の後に、制御信号TestBLが“L”に下降し、これに伴って全てのビット線BL<x>の電位が一斉に0V（GND）に低下する。また、制御信号TestBLが“L”に下降した後に全てのワード線WL<x>の電位が0V（GND）に低下し、さらに制御信号線EQLが“H”に上昇する。
【０１３３】
このようにして全てのワード線WL<x>が同時に選択され、全てのワード線WL<x>が選択されている際に、全てのビット線BL<x>の電位が0V→VTestBL→0Vと変化する。この結果、例えばビット線BL<1>に接続されているメモリセルMC1〜MC4を含む全てのメモリセルに対し、図１５中に示すように、プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差VTestBLが印加される。この電位差が各メモリセルのセルキャパシタに印加されることで、これら各メモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１３４】
この第７の実施の形態では、全てのワード線及びビット線が同時に選択されるので、テスト時間の一層の短縮化を図ることができる。
【０１３５】
なお、この実施の形態の場合にも、第１ないし第６の各実施の形態の場合と同様に、各ビット線に電位VTestBLを印加する際に、電位VTestBLをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差VTestBLを複数回連続して印加するようにしてもよい。
【０１３６】
（第８の実施の形態）
ところで、強誘電体メモリのテストを行う場合、“1”、“0”のデータが市松状に配置されたいわゆるチェッカーパターン（Checker Pattern）がメモリセルに書き込まれることがある。第８の実施の形態は、このようなチェッカーパターンが書き込まれた強誘電体メモリにおいて、“１”のデータが書き込まれたメモリセルに対して抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１３７】
例えば、図１８に示すように、ワード線WL<3>に接続された複数のメモリセルのうち、ビット線BL<0>、BL<4>に接続されているメモリセルMC1、MC2には“1”のデータが、ビット線BL<2>に接続されているメモリセルMC3には“0”のデータがそれぞれ書き込まれており、図１９に示すように、ワード線WL<4>に接続された複数のメモリセルのうち、ビット線BL<3>に接続されているメモリセルMC4には“1”のデータが、ビット線BL<1>に接続されているメモリセルMC5には“0”のデータがそれぞれ書き込まれているとする。
【０１３８】
以下、図２０のタイミングチャートを参照してその動作を説明する。
【０１３９】
図２０に示すように、予め全てのビット線及びプレート線はそれぞれ0V（GND）にイコライズされている。そして、ロウアドレスが順次選択される。例えばロウアドレスRow.Add.<3>が選択されて、対応するワード線WL<3>の電位がVPP電位に昇圧されているときに、制御信号/TestPLに同期してプレート線PL<3>が0V→VTestPL→0Vと変化する。これにより、図１８中に示されているそれぞれ“1”のデータが書き込まれているメモリセルMC1、MC2に対し、プレート線PL<3>側が（＋）、セルトランジスタ側が（−）となるような電位差VTestPLが並列的に印加される。この電位差VTestPLは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差に相当する。この電位差がメモリセルMC1、MC2の各セルキャパシタに印加されることで、これらメモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４０】
一方、ワード線WL<3>が選択されているとき、このワード線WL<3>に接続されており、“0”のデータが書き込まれているメモリセルMC3には、先に述べたようなディスターブがかかる。そこで、このようなディスターブを防ぐために、図２０に示すように、プレート線PL<3>の電位を0V→VTestPL→0Vと変化させるのに同期して、ビット線BL<2>の電位を0V→VTestBL（=VTestPL）→0Vと変化させる。これにより、メモリセルMC3が接続されているプレート線PL<3>とビット線BL<2>との間には実質的に電位差が印加されなくなり、メモリセルMC3にディスターブがかからなくなる。
【０１４１】
次に、例えばロウアドレスRow.Add.<4>が選択されて、対応するワード線WL<4>の電位がVPPに昇圧されているときに、制御信号/TestPLに同期してプレート線PL<4>が0V→VTestPL→0Vと変化する。これにより、図１９中に示されている“1”のデータが書き込まれているメモリセルMC4に対し、プレート線PL<4>側が（＋）、セルトランジスタ側が（−）となるような電位差VTestPLが印加される。この電位差VTestPLは図２（ａ）で説明した抗電圧の絶対値よりも小さな電位差に相当する。この電位差がメモリセルMC4のセルキャパシタに印加されることで、メモリセルMC4の分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４２】
一方、ワード線WL<4>が選択されているとき、このワード線WL<4>に接続されて、“0”のデータが書き込まれているメモリセルMC5については、図２０に示すように、プレート線PL<4>の電位を0V→VTestPL（=VTestPL）→0Vと変化させるのに同期してビット線BL<1>の電位を0V→VTestBL→0Vと変化させる。これにより、上記の場合と同様にメモリセルMC5にディスターブがかからなくなる。
【０１４３】
なお、この実施の形態の場合にも、第１ないし第７の各実施の形態の場合と同様に、各プレート線に電位VTestPLを印加する際に、電位VTestPLをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差VTestPLを複数回連続して印加するようにしてもよい。
【０１４４】
（第９の実施の形態）
第９の実施の形態は、上記チェッカーパターンが書き込まれた強誘電体メモリにおいて、“0”のデータが書き込まれたメモリセルに対して抗電圧以下の電位差を印加するようにしたものである。
【０１４５】
例えば、図２１及び図２２に示すように、ビット線BL<1>に接続された複数のメモリセルのうちワード線WL<0>、WL<4>に接続されているメモリセルMC1、MC2、及びビット線BL<2>に接続された複数のメモリセルのうちワード線WL<3>に接続されているメモリセルMC3にそれぞれ“0”のデータが書き込まれているとする。
【０１４６】
以下、図２３のタイミングチャートを参照してその動作を説明する。
【０１４７】
図２３に示すように、予め全てのプレート線は0V（GND）にイコライズされている。そして、カラムアドレスが順次選択される。例えばカラムアドレスCol.Add.<1>が選択されて、対応するビット線BL<1>の電位が0V→VTestBL→0Vと変化する。また、カラムアドレスCol.Add.<1>が選択されるときは、ロウアドレスRow.Add.<0>、<4>、<8>、…が選択されて、対応するワード線WL<0>、WL<4>、WL<8>…の電位がVPPに昇圧される。これにより、図２１中に示されているそれぞれ“0”のデータが書き込まれているメモリセルMC1、MC2に対し、プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差VTestBLが並列的に印加される。この電位差VTestBLは図２で説明した抗電圧の絶対値よりも小さな電位差に相当する。この電位差が各メモリセルMC1、MC2のセルキャパシタに印加されることで、これら各メモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４８】
次に、例えばカラムアドレスCol.Add.<2>が選択されて、対応するビット線BL<2>の電位が0V→VTestBL→0Vと変化する。また、カラムアドレスCol.Add.<2>が選択されるときは、ロウアドレスRow.Add.<3>、<7>、<11>、…が選択されて、対応するワード線WL<3>、WL<7>、WL<11>…の電位がVPP電位に昇圧される。これにより、図２２中に示されている“0”のデータが書き込まれているメモリセルMC3に対し、各プレート線側が（−）、セルトランジスタ側が（＋）となるような電位差VTestBLが印加される。この電位差が各メモリセルMC3のセルキャパシタに印加されることで、メモリセルの分極量はそれぞれ短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１４９】
なお、この実施の形態の場合にも、第１ないし第８の各実施の形態の場合と同様に、各ビット線に電位VTestBLを印加する際に、電位VTestBLをパルス状に複数回連続して印加することで、各セルキャパシタの両電極間に電位差VTestBLを複数回連続して印加するようにしてもよい。
【０１５０】
（第１０の実施の形態）
図２４は、図６に示すＴＣ並列ユニット直列接続型強誘電体メモリのセルアレイの一部の構成を示している。図２４にはそれぞれ複数本のビット線、プレート線、ワード線及びブロック選択線が設けられており、そのうち４本のビット線BL<0>〜BL<3>、２本のプレート線PL<0>、PL<1>、４本のワード線WL<0>〜WL<3>及び２本のブロック選択線BS<0>、BS<1>が例示されている。
【０１５１】
ここで、図１に示すテストシーケンス中の(5)のステップにおいて、強誘電体キャパシタに対して抗電圧の絶対値よりも小さな電位差を印加することは、各メモリブロックにおいて、選択されるユニットセル（メモリセル）のセルトランジスタを非導通とし、かつ非選択のユニットセルのセルトランジスタを全て導通させ、メモリブロックに接続されているプレート線とビット線とにそれぞれ所定の電位を加えることで実現できる。
【０１５２】
例えば、図２４中、プレート線PL<0>とビット線BL<2>とに接続されたメモリブロック内に設けられ、かつワード線WL<1>に接続されているメモリセルMC1には予め“1”のデータが書き込まれており、このメモリセルMC1に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加するテストモード時の動作を図２５のタイミングチャートを参照して説明する。
【０１５３】
予めプレート線PL<0>、PL<1>は0V（GND）にイコライズされている。
【０１５４】
制御信号PLONが“L”に下がり、ロウアドレスRow.Add.<1>が選択されることで、予めVPP電位に昇圧されていたワード線WL<1>の電位が0V（GND）に低下する。なお、これよりも前では全てのワード線の電位はVPP電位に昇圧されている。
【０１５５】
次に、ブロック選択線BS<0>が選択されて、ビット線BL<0>、BL<1>に接続されているブロック選択用のNMOSトランジスタ34が導通する。ブロック選択線BS<0>が“H”（VPP）に上昇した後に、制御信号/TestPLが“L”に下降するのに伴ってプレート線PL<0>に正極性の電位VTestPLが出力され、その後、制御信号/TestPLが“H”に上昇するのに伴ってプレート線PL<0>の電位は元の0Vに低下する。このとき、ビット線BL<0>を除くビット線BL<1>〜BL<3>は全て0V（GND）にイコライズされている。
【０１５６】
プレート線PL<0>の電位が0Vに低下してから、ブロック選択線BS<0>が“L”に低下し、これに伴ってワード線WL<1>の電位がVPPに上昇する。また、ワード線WL<1>がVPPに上昇した後に制御信号PLONが“H”に上昇し、メモリセルMC1の選択動作が終了する。その後、図１に示すテストシーケンス中の(6)以降のステップが実行される。
【０１５７】
ところで、ワード線WL<1>が選択されているとき、メモリセルMC1内のセルトランジスタは非導通となり、メモリセルMC1を含むメモリブロック内の他のメモリセルの全てのセルトランジスタは導通状態になっている。また、ワード線WL<1>が選択されているとき、プレート線PL<0>の電位が0V→VTestPL→0Vに変化すると、ビット線BL<2>は0V（GND）にされているので、プレート線PL<0>とビット線BL<2>との間に接続されているメモリブロック内のメモリセルMC１のセルキャパシタには、図２４中に示すように、プレート線PL<0>側の電極が（＋）、ビット線BL<2>側の電極が（−）となるような電位差VTestPLが印加される。この電位差VTestPLは図２（ａ）で説明した電位差＋△Ｖに相当する。この電位差がセルキャパシタに印加されることで、メモリセルMC1の分極量は、図２に示したように短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルMC1からデータの読み出しを行う際に、分極量を短時間で評価することができる。なお、メモリセルMC1からデータを読み出す際に、メモリセルMC1内のセルキャパシタには上記電位差VTestPLよりも大きな抗電圧以上の電位差が印加される。この電位差は図１中のシーケンスのステップ(4)における逆データパターンの書き込み時と同じ電位差でよい。
【０１５８】
ところで、メモリセルMC1に対して上記電位差VTestPLが印加される際に、上記メモリセルMC1と同じワード線WL<1>に接続されており、プレート線PL<0>とビット線BL<0>との間に接続されているメモリブロック内のメモリセルMC2に対しても同様の向きで電位差VTestPLが印加される。すなわち、非選択のメモリセルメモリセルMC2にディスターブがかかる。
【０１５９】
そこで、この実施の形態では、図２５に示すように、プレート線PL<0>の電位を0V→VTestPL→0Vと変化させるのに同期して、ビット線BL<0>の電位を0V→VTestBL（=VTestPL）→0Vと変化させる。これにより、メモリセルMC2のセルキャパシタには電位差VTestPLが実質的に印加されなくなり、メモリセルMC2にディスターブがかからなくなる。
【０１６０】
なお、この第１０の実施の形態では、ブロック選択線BS<0>が“L”に低下した後に、ワード線WL<1>の電位がVPPに上昇して、メモリセルMC1の選択動作が終了する場合を説明した。しかし、図２５中に破線で示すように、ブロック選択線BS<0>を“H”に保ち、ワード線WL<1>の電位をGNDに保ったまま、引き続きメモリセルMC1からデータの読み出しを行うようにしてもよい。
【０１６１】
また、プレート線PL<0>に正極性の電位VTestPLを印加する際に、電位VTestPLを定常的に印加する場合を説明したが、これは電位VTestPLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestPLが複数回連続して印加されることになる。
【０１６２】
（第１１の実施の形態）
図２６は第１１の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図２４に示した第１０の実施の形態のものと同様に構成されている。
【０１６３】
第１０の実施の形態では、予め“1”のデータが書き込まれたメモリセルからデータを読み出す前に、抗電圧の絶対値よりも小さな電位差をこのメモリセルに対して印加する場合について説明した。これに対し、第１１の実施の形態では、予め“0”のデータが書き込まれたメモリセルに対して抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１６４】
次に、例えば、図２６中のプレート線PL<0>とビット線BL<2>との間に接続されたメモリブロック内に設けられており、かつワード線WL<1>に接続されているメモリセルMC1に予め“0”のデータが書き込まれており、このメモリセルMC1に書き込まれているデータを読み出す前に、抗電圧の絶対値よりも小さな電位差を印加する際の動作を図２７のタイミングチャートを参照して説明する。
【０１６５】
予めプレート線PL<0>は0V（GND）にイコライズされている。まず、制御信号線EQLが“L”に下降する。この後、ワード線WL<1>に対応したロウアドレスRow Add.<1>が選択されることにより、予めVPP電位に昇圧されていたワード線WL<1>の電位が0V（GND）に低下する。
【０１６６】
次に、ブロック選択線BS<0>が選択されて、ビット線BL<0>、BL<2>に接続されているブロック選択用のNMOSトランジスタ34が導通する。ブロック選択線BS<0>が“H”に上昇した後に、制御信号TestBLが“H”に上昇するのに伴いビット線BL<2>に正極性の電位VTestBLが出力され、制御信号TestBLが“L”に低下した後に、ビット線BL<2>の電位は元の0Vに低下する。このとき、ビット線BL<2>を除く他のビット線は全て0V（GND）にイコライズされている。
【０１６７】
制御信号TestBLが“L”に低下するのに伴いビット線BL<2>の電位が0Vに低下してから、ブロック選択線BS<0>が“L”に低下し、これに伴ってワード線WL<1>の電位が元のVPPに戻る。さらに、制御信号線EQLが“H”に上昇し、メモリセルMC1の選択動作が終了する。その後、図１に示すテストシーケンス中の(6)以降のステップが実行される。
【０１６８】
ところで、ワード線WL<1>が選択されているとき、メモリセルMC1のセルトランジスタは非導通となり、メモリセルMC1を含むメモリブロック内の他の全てのメモリセルの各セルトランジスタは導通状態になっている。また、ワード線WL<1>が選択されているとき、ビット線BL<2>の電位が0V→VTestBL→0Vに変化すると、プレートPL<0>は0V（GND）にされているので、プレート線PL<0>とビット線BL<2>との間に接続されているメモリブロック内のメモリセルMC１のセルキャパシタには、図２６中に示すように、プレート線PL<0>側の電極が（−）、ビット線BL<2>側の電極が（＋）となるような電位差VTestBLが印加される。この電位差VTestBLは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルMC1の分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップでメモリセルMC1からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１６９】
なお、この第１１の実施の形態では、ブロック選択線BS<0>が“L”に低下した後に、ワード線WL<1>の電位がVPPに上昇して、メモリセルMC1の選択動作が終了する場合を説明した。しかし、図２７中に破線で示すように、ブロック選択線BS<0>を“H”に保ちながらワード線WL<1>の電位をGNDに保ち、引き続きメモリセルMC1からデータの読み出しを行うようにしてもよい。
【０１７０】
また、ビット線BL<2>に正極性の電位VTestBLを印加する際に、電位VTestBLを定常的に印加する場合を説明したが、これは電位VTestBLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestBLが複数回連続して印加されることになる。
【０１７１】
（第１２の実施の形態）
図２８は第１２の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図２４に示した第１０の実施の形態のものと同様に構成されている。
【０１７２】
第１０及び第１１の各実施の形態では、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、予め“1”もしくは“0”のデータが書き込まれた特定の１個のメモリセルからデータを読み出す前に、抗電圧の絶対値よりも小さな電位差をメモリセルに対して印加する場合を説明した。これに対して、第１２の実施の形態では、セルアレイ内の全てのメモリセルに対して予め“1”のデータが書き込まれており、これらのメモリセルに対し、分極を弱める向きの電界でかつ抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１７３】
次に、図２９のタイミングチャートを参照して動作を説明する。
【０１７４】
予め全てのビット線は0V（GND）にイコライズされている。また、予め全てのワード線はVPP電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線WL<0>から順次VPPから0Vに低下する。そして、各ワード線の電位が0Vになっているワード線の選択期間に、ブロック選択線BS<0,1>（ただし、BS<0,1>はBS<0>とBS<1>を表す）が共に“H”となり、各ビット線に接続されているブロック選択用のNMOSトランジスタ34が全て導通する。さらに、各ワード線の選択期間に、全てのプレート線PL<0,1>（ただし、PS<0,1>はPS<0>とPS<1>を表す）の電位が0V→VTestPL→0Vに変化する。
【０１７５】
例えば、ワード線WL<1>の選択期間では、図２８に示すように、各メモリブロックにおいてゲート電極がワード線WL<1>に接続されている全てのメモリセルMC１、MC2、MC3、MC4内のスイッチ31が非導通状態となる。このとき、他のメモリセル内のセルトランジスタは導通状態となり、メモリセルMC１、MC2、MC3、MC4の各セルキャパシタには、図２８中に示すように、プレート線PL<0,1>側の電極が（＋）、ビット線側の電極が（−）となるような電位差VTestPLが印加される。この電位差VTestPLは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルMC1、MC2、MC3、MC4の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルMC1、MC2、MC3、MC4からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１７６】
なお、この第１２の実施の形態では、プレート線PL<0,1>に正極性の電位VTestPLを印加する際に、電位VTestPLを定常的に印加する場合を説明したが、これは電位VTestPLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestPLが複数回連続して印加されることになる。
【０１７７】
（第１３の実施の形態）
図３０は第１３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示している。このセルアレイは、図２６に示した第１１の実施の形態のものと同様に構成されている。
【０１７８】
第１２の実施の形態では、全てのメモリセルに対して予め“1”のデータが書き込まれており、これらのメモリセルに対し、プレート線からビット線方向の電界を有し、抗電圧の絶対値よりも小さな電位差を印加するようにしていた。
【０１７９】
これに対し、第１３の実施の形態では、全てのメモリセルに対して予め“0”のデータが書き込まれており、これらのメモリセルに対し、ビット線からプレート線方向の電界を有し、抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１８０】
次に、図３１のタイミングチャートを参照して動作を説明する。
【０１８１】
予め全てのプレート線PL<0,1>は0V（GND）にイコライズされている。また、予め全てのワード線はVPP電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線WL<0>から順次、VPPから0Vに低下する。そして、各ワード線の電位が0Vになっているワード線の選択期間に、ブロック選択線BS<0,1>が“H”となり、各ビット線に接続されているブロック選択用のNMOSトランジスタ34が全て導通する。さらに、各ワード線の選択期間に、全てのカラムアドレスが選択され、全てのビット線BL<0,1,2,3>の電位が0V→VTestBL→0Vに変化する。
【０１８２】
例えば、ワード線WL<1>の選択期間では、図３０に示すように、各メモリブロックにおいてゲート電極がワード線WL<1>に接続されている全てのメモリセルMC１、MC2、MC3、MC4内のセルトランジスタが非導通状態となる。このとき、他のメモリセル内のセルトランジスタは導通状態となり、メモリセルMC１、MC2、MC3、MC4の各セルキャパシタには、図３０中に示すように、プレート線PL<0,1>側の電極が（−）、ビット線側の電極が（＋）となるような電位差VTestBLが印加される。この電位差VTestBLは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルMC1、MC2、MC3、MC4の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルMC1、MC2、MC3、MC4からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１８３】
なお、この第１３の実施の形態では、ビット線BL<0,1>に正極性の電位VTestBLを印加する際に、電位VTestBLを定常的に印加する場合を説明したが、これは電位VTestBLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestBLが複数回連続して印加されることになる。
【０１８４】
（第１４の実施の形態）
第１４の実施の形態は、図２６に示した第１１の実施の形態のものと同様の構成のセルアレイを有するＴＣ並列ユニット直列接続型強誘電体メモリにおいて、“1”、“0”のデータが市松状に配置されたいわゆるチェッカーパターンが書き込まれた強誘電体メモリにおいて、“1”のデータが書き込まれたメモリセルに対し、プレート線からビット線向きの電界で、抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１８５】
例えば、図３２に示すように、ワード線WL<1>に接続された複数のメモリセルのうち、ビット線BL<0>、BL<2>に接続されているメモリブロック内のメモリセルMC1、MC2には“1”のデータが、ビット線BL<1>、BL<3>に接続されているメモリブロック内のメモリセルには“0”のデータがそれぞれ書き込まれており、図３３に示すように、ワード線WL<2>に接続された複数のメモリセルのうち、ビット線BL<1>、BL<3>に接続されているメモリブロック内のメモリセルMC3、MC4には”1”のデータが、ビット線BL<0>、BL<2>に接続されているメモリブロック内のメモリセルには“0”のデータがそれぞれ書き込まれているとする。
【０１８６】
以下、図３４のタイミングチャートを参照してその動作を説明する。
【０１８７】
予め全てのビット線及びプレート線はそれぞれ0V（GND）にイコライズされている。また、予め全てのワード線はVPP電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線WL<0>から順次VPPから0Vに低下する。そして、例えば、ワード線WL<1>の電位が0Vになっているワード線WL<1>の選択期間に、ブロック選択線BS<0>が所定の期間“H”となり、ビット線BL<0>、BL<2>に接続されているブロック選択用のNMOSトランジスタ34が導通する。さらに、ワード線WL<1>の選択期間に、プレート線PL<0>の電位が0V→VTestPL→0Vに変化する。
【０１８８】
ワード線WL<1>の選択期間では、ゲート電極がワード線WL<1>に接続されているメモリセルMC１、MC2内のセルトランジスタが非導通状態となる。また、この両メモリセルMC１、MC2を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、ブロック選択線BS<1>は“L”であり、ビット線BL<1>、BL<3>に接続されているブロック選択用のNMOSトランジスタ34は非導通状態になるので、メモリセルMC１、MC2の各セルキャパシタには、図３２中に示すように、プレート線PL<0>側の電極が（＋）、ビット線側の電極が（−）となるような電位差VTestPLが印加される。この電位差VTestPLは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルMC1、MC2の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルMC1、MC2からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１８９】
さらに、ワード線WL<2>の電位が0Vになっているワード線WL<2>の選択期間に、ブロック選択線BS<1>が所定の期間“H”となり、ビット線BL<1>、BL<3>に接続されているブロック選択用のNMOSトランジスタ34が導通する。また、ワード線WL<2>の選択期間には、プレート線PL<1>の電位が0V→VTestPL→0Vに変化する。ワード線WL<2>の選択期間では、ゲート電極がワード線WL<2>に接続されているメモリセルMC3、MC4内のセルトランジスタが非導通状態となる。また、この両メモリセルMC3、MC4を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、ブロック選択線BS<0>は“L”であり、ビット線BL<0>、BL<2>に接続されているブロック選択用のNMOSトランジスタ34は非導通状態になる。
【０１９０】
以上の動作により、メモリセルMC3、MC4の各セルキャパシタには、図３３中に示すように、プレート線PL<1>側の電極が（＋）、ビット線側の電極が（−）となるような電位差VTestPLが印加され、先の場合と同様にメモリセルMC3、MC4の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１９１】
なお、この第１４の実施の形態では、プレート線PL<0>、PL<1>それぞれに正極性の電位VTestPLを印加する際に、電位VTestPLを定常的に印加する場合を説明したが、これは電位VTestPLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestPLが複数回連続して印加されることになる。
【０１９２】
（第１５の実施の形態）
第１５の実施の形態は、図２６に示した第１１の実施の形態のものと同様の構成のセルアレイを有するＴＣ並列ユニット直列接続型強誘電体メモリにおいて、上記チェッカーパターンの“0”のデータが書き込まれたメモリセルに対し、ビット線からプレート線に向かう電界で、抗電圧の絶対値よりも小さな電位差を印加するようにしたものである。
【０１９３】
なお、図３５に示すように、例えばワード線WL<1>に接続された複数のメモリセルのうち、ビット線BL<1>、BL<3>に接続されているメモリブロック内のメモリセルMC1、MC2には“0”のデータが、ビット線BL<0>、BL<2>に接続されているメモリセルブロック内のメモリセルには“1”のデータがそれぞれ書き込まれており、図３６に示すように、ワード線WL<2>に接続された複数のメモリセルのうち、ビット線BL<0>、BL<2>に接続されているメモリセルブロック内のメモリセルMC3、MC4には“0”のデータが、ビット線BL<1>、BL<3>に接続されているメモリセルブロック内のメモリセルには“1”のデータがそれぞれ書き込まれているとする。
【０１９４】
以下、図３７のタイミングチャートを参照してその動作を説明する。
【０１９５】
予め全てのプレート線及びビット線はそれぞれ0V（GND）にイコライズされている。また、予め全てのワード線はVPP電位に昇圧されている。この状態でロウアドレスが順次選択され、複数のワード線の電位が、ワード線WL<0>から順次VPPから0Vに低下する。そして、例えば、ワード線WL<1>の電位が0Vになっているワード線WL<1>の選択期間に、ブロック選択線BS<1>が所定の期間“H”となり、ビット線BL<1>、BL<3>に接続されているブロック選択用のNMOSトランジスタ34が導通する。さらに、ワード線WL<1>の選択期間に、ビット線BL<1,3>の電位が0V→VTestBL→0Vに変化する。
【０１９６】
ワード線WL<1>の選択期間では、ゲート電極がワード線WL<1>に接続されているメモリセルMC１、MC2内のセルトランジスタが非導通状態となる。また、この両メモリセルMC１、MC2を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、メモリセルMC１、MC2の各セルキャパシタには、図３５中に示すように、ビット線BL<1,3>側の電極が（＋）、プレート線PL<1>側の電極が（−）となるような電位差VTestBLが印加される。この電位差VTestBLは図２（ａ）で説明した抗電圧の絶対値よりも小さい。この電位差がセルキャパシタに印加されることで、メモリセルMC1、MC2の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。従って、この後のステップで各メモリセルMC1、MC2からデータの読み出しを行う際に、分極量を短時間で評価することができる。
【０１９７】
なお、ワード線WL<1>の選択期間では、ブロック選択線BS<0>は“L”であり、ビット線BL<0>、BL<2>に接続されているブロック選択用のNMOSトランジスタ34は非導通状態になるので、上記メモリセルMC１、MC2を含むメモリブロック以外のメモリブロックには、上記電位差VTestBLは印加されない。
【０１９８】
さらに、ワード線WL<2>の電位が0Vになっているワード線WL<2>の選択期間に、ブロック選択線BS<0>が所定の期間“H”となり、ビット線BL<0>、BL<2>に接続されているブロック選択用のNMOSトランジスタ34が導通する。また、ワード線WL<2>の選択期間には、ビット線BL<0,2>の電位が0V→VTestBL→0Vに変化する。ワード線WL<2>の選択期間では、ゲート電極がワード線WL<2>に接続されているメモリセルMC3、MC4内のセルトランジスタが非導通状態となる。また、この両メモリセルMC3、MC4を含むメモリブロック内の他のメモリセルのセルトランジスタは全て導通する。このとき、メモリセルMC3、MC4の各セルキャパシタには、図３６中に示すように、ビット線BL<0,2>側の電極が（＋）、プレート線PL<0>側の電極が（−）となるような電位差VTestBLが印加される。そして、この電位差がセルキャパシタ32に印加されることで、メモリセルMC3、MC4の各分極量は短時間でデポラリゼーションが起こった後と等しい分極量となる。
【０１９９】
なお、ワード線WL<2>の選択期間では、ブロック選択線BS<1>は“L”であり、ビット線BL<1>、BL<3>に接続されているブロック選択用のNMOSトランジスタ34は非導通状態になるので、上記メモリセルMC3、MC4を含むメモリブロック以外のメモリブロックには、上記電位差VTestBLは印加されない。
【０２００】
なお、この第１５の実施の形態では、ビット線BL<0,1,2,3>に正極性の電位VTestBLを印加する際に、電位VTestBLを定常的に印加する場合を説明したが、これは電位VTestBLをパルス状に複数回連続して印加するようにしてもよい。この場合、セルキャパシタの両電極間には、電位差VTestBLが複数回連続して印加されることになる。
【０２０１】
図３８は、上記各実施の形態の強誘電体メモリにおけるプレート線に対し、通常の動作時に供給されるプレート線電位VPLを生成する電位生成回路50の一例を示している。この電位生成回路50は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２０２】
電位生成回路50は、よく知られているバンドギャップ型基準電圧生成回路で生成される温度変化の少ない基準電圧VBGRに基づいて、昇圧電圧VPPよりも低い一定電圧を出力する定電圧出力回路51と、ソースが電圧VPPのノードに接続され、ゲート電極にスタンバイ制御信号/STANDBYが入力されるPMOSトランジスタ52と、上記PMOSトランジスタ52のドレインとプレート線電位VPLのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記定電圧出力回路51の出力が入力されるNMOSトランジスタ53と、ソースが電圧VPPのノードに接続され、ゲート電極に上記活性化制御信号/ACTIVEが入力されるPMOSトランジスタ54と、上記PMOSトランジスタ54のドレインとプレート線電位VPLのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記定電圧出力回路51の出力が入力されるNMOSトランジスタ55とを備えている。
【０２０３】
NMOSトランジスタ53の素子サイズは比較的小さくされ、NMOSトランジスタ55の素子サイズは比較的大きくされ、NMOSトランジスタ55にはNMOSトランジスタ53よりも大きな電流が流れるようにされている。これに応じて、PMOSトランジスタ52の素子サイズは比較的小さくされ、PMOSトランジスタ54の素子サイズは比較的大きくされている。
【０２０４】
ここで、上記各実施の形態の強誘電体メモリがスタンバイ状態のとき、すなわちメモリセルでデータの書き込みまたは読み出しが行われず、低消費電流の状態にさせるときは、スタンバイ制御信号/STANDBYが“L”となる。このとき、PMOSトランジスタ52が導通し、NMOSトランジスタ53を介して比較的小さな電流が流れることで、プレート線電位VPLが生成される。
【０２０５】
一方、強誘電体メモリが活性状態のとき、すなわちメモリセルでデータの書き込みまたは読み出しが行われるときは、活性化制御信号/ACTIVEが“L”となる。このとき、PMOSトランジスタ54が導通し、NMOSトランジスタ55を介して比較的大きな電流が流れることで、プレート線電位VPLが生成される。このとき、スタンバイ制御信号/STANDBYは“L”のままで、PMOSトランジスタ52は導通状態のままとなり電流が流れ続ける。ただし、このPMOSトランジスタ52とNMOSトランジスタ53とを直列に介して流れる電流の電流量は、PMOSトランジスタ54とNMOSトランジスタ55とを直列に介して流れる電流の電流量に比べれば無視できる程小さい。
【０２０６】
図３９は、上記各実施の形態の強誘電体メモリにおけるプレート線に対し、テストモード時に供給されるテスト用のプレート線電位VTestPLを生成する電位生成回路60の一例を示している。この電位生成回路60は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２０７】
電位生成回路60は、図３８中の基準電圧VBGRを用いて生成されるVBGRよりも低い基準電圧VTestREFに基づいて、昇圧電圧VPPよりも低い一定電圧を出力する定電圧出力回路61と、ソースが電圧VPPのノードに接続され、テストモード時に“L”となる制御信号/TestPLがゲート電極に入力されるPMOSトランジスタ62と、上記PMOSトランジスタ62のドレインとプレート線電位VTestPLのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記定電圧出力回路61の出力が入力されるNMOSトランジスタ63とを備えている。
【０２０８】
図３９の電位生成回路60において、制御信号/TestPLが“L”のときにPMOSトランジス62が導通し、NMOSトランジスタ63を介して電流が流れ、テスト時のプレート線電位VTestPLが生成される。
【０２０９】
図４０は、上記各実施の形態の強誘電体メモリにおけるビット線センスアンプ13を活性化する際に使用される電位VSAを生成する電位生成回路70の一例を示している。この電位生成回路70は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２１０】
電位生成回路70の基本的な構成は、図３８に示す電位生成回路50と同様なので、図３８と対応する箇所には同じ符号を付してその説明は省略する。また、この電位生成回路70の基本的な動作も図３８に示す電位生成回路50と同様である。
【０２１１】
図４１は、上記各実施の形態の強誘電体メモリにおけるビット線に対し、テスト時に供給されるビット線電位VTestBLを生成する電位生成回路80の一例を示している。この電位生成回路80は、図４ないし図６に示す回路等と共に半導体チップ上に形成されている。
【０２１２】
電位生成回路80の基本的な構成は、図３９に示す電位生成回路60と同様なので、図３９と対応する箇所には同じ符号を付してその説明は省略する。また、この電位生成回路80の基本的な動作も図３９に示す電位生成回路60と同様である。
【０２１３】
図４２は、第１ないし第９の各実施の形態の強誘電体メモリにおけるプレート線PL<x>に電位を出力する電位出力回路100の一例を示している。
【０２１４】
また、図４３は、第１０ないし第１５の各実施の形態の強誘電体メモリにおけるプレート線PL<x>に電位を出力する電位出力回路100の一例を示している。
【０２１５】
図４２は、図５に示すような１T-１C型のメモリセルを使用した場合の電位出力回路100の一例を示している。この電位出力回路100はプレート線PL<x>の本数に対応した数だけ設けられ、図４に示す回路等と共に半導体チップ上に形成されている。
【０２１６】
電位出力回路100は、ロウアドレスRow Add.<x>、制御信号PLENABLE及び制御信号PLONが入力されるNANDゲート回路101と、このNANDゲート回路101の出力を順次反転するように直列接続された２個の反転回路102及び103と、図３８の電位生成回路50で生成されるプレート線電位VPLのノードとプレート線PL<x>との間にソース・ドレイン間が挿入され、ゲート電極に上記反転回路103の出力が入力されるPMOSトランジスタ104と、ロウアドレスRow Add.<x>、制御信号TestPL及び制御信号PLENBLEが入力されるNANDゲート回路105と、このNANDゲート回路105の出力を反転する反転回路106と、プレート線PL<x>と図３９の電位生成回路60で生成されるプレート線電位VTestPLのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記反転回路106の出力が入力されるNMOSトランジスタ107と、制御信号TestPL及び制御信号PLONが入力されるNORゲート回路108と、このNORゲート回路108の出力を反転する反転回路109と、この反転回路109の出力、制御信号PLENBLE及びロウアドレスRow Add.<x>が入力されるNANDゲート回路110と、プレート線PL<x>と接地電位GNDのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記NANDゲート回路110の出力が入力されるNMOSトランジスタ111とを備えている。
【０２１７】
図４２の電位出力回路100において、ノーマルモード時には制御信号PLENABLE及び制御信号PLONが共に“H”となり、ロウアドレスRow Add.<x>が選択されることで、NANDゲート回路101の出力が“L”、反転回路102の出力が“H”、反転回路103の出力が“L”となり、PMOSトランジスタ104が導通し、図３８の電位生成回路50で生成されるプレート線電位VPLがプレート線PL<x>に出力される。すなわち、NANDゲート回路101、反転回路102、103及びPMOSトランジスタ104からなる回路は、ノーマルモード時に、プレート線PL<x>にロウアドレスRow Add.<x>に応じて通常のプレート線電位VPLを出力する。
【０２１８】
テストモード時に制御信号TestPLが“H”となり、ロウアドレスRow Add.<x>が選択されることで、NANDゲート回路105の出力が“L”、反転回路106の出力が“H”となり、NMOSトランジスタ107が導通し、図３９の電位生成回路60で生成されるプレート線電位VTestPLがプレート線PL<x>に出力される。すなわち、NANDゲート回路105、反転回路106及びNMOSトランジスタ107からなる回路は、テストモード時に、プレート線PL<x>にロウアドレスRow Add.<x>に応じてテスト用のプレート線電位VTestPLを出力する。
【０２１９】
さらに、NORゲート回路108、反転回路109、NANDゲート回路110及びNMOSトランジスタ111からなる回路は、ノーマルモード時及びテストモード時に、ロウアドレスRow Add.<x>が非選択とされた後にプレート線PL<x>の電位を0Vにする。
【０２２０】
図４３は、図６に示すようなＴＣ並列ユニット直列接続型強誘電体メモリで使用される電位出力回路100の一例を示している。この電位出力回路100はプレート線PL<x>の本数に対応した数だけ設けられ、図４に示す回路等と共に半導体チップ上に形成されている。
【０２２１】
図４３に示す電位出力回路100の回路構成は図４２のものと同じであり、図４２中のロウアドレスRow Add.<x>がブロック選択線BS<x>の信号に置き換わった点のみが異なる。
【０２２２】
図４４は、上記各実施の形態の強誘電体メモリにおけるビット線BL<x>に電位を出力する電位出力回路120の一例を示している。この電位出力回路120はビット線BL<x>の本数に対応した数だけ設けられ、図４及び図５又は図６に示す回路等と共に半導体チップ上に形成されている。
【０２２３】
電位出力回路120は、カラムアドレスCol Add.<x>、制御信号線/EQLの信号及び制御信号TestBLが入力されるNANDゲート回路121と、このNANDゲート回路121の出力を反転する反転回路122と、図４１の電位生成回路80で生成されるテスト用のビット線電位VTestBLのノードとビット線BL<x>との間にソース・ドレイン間が挿入され、ゲート電極に上記反転回路122の出力が入力されるNMOSトランジスタ123と、制御信号線EQLの信号及び制御信号/TestBLが入力されるNORゲート回路124と、このNORゲート回路124の出力及びカラムアドレスCol Add.<x>が入力されるNANDゲート回路125と、ビット線BL<x>と接地電位GNDのノードとの間にソース・ドレイン間が挿入され、ゲート電極に上記NANDゲート回路125の出力が入力されるNMOSトランジスタ126とを備えている。
【０２２４】
図４４の電位出力回路120において、テストモード時に制御信号線/EQL及び制御信号TestBLが共に“H”となり、カラムアドレスCol Add.<x>が選択されることで、NANDゲート回路121の出力が“L”、反転回路122の出力が“H”となり、NMOSトランジスタ123が導通し、図４１の電位生成回路80で生成されるテスト用のビット線線電位VTestBLがビット線BL<x>に出力される。すなわち、NANDゲート回路1211、反転回路122及びNMOSトランジスタ123からなる回路は、テストモード時に、ビット線BL<x>にカラムアドレスCol Add.<x>に応じてテスト用のビット線電位VTestBLを出力する。
【０２２５】
ノーマルモード時に、制御信号/TestBLは“L”であり、ビット線イコライズ／プリチャージ回路11におけるイコライズ／プリチャージ動作が完了して制御信号EQLが“L”になると、NORゲート回路124の出力が“H”になる。そして、カラムアドレスCol Add.<x>が選択されることで、NANDゲート回路125の出力は“L”となり、NMOSトランジスタ126は非導通となり、ビット線BL<x>はプリチャージされた電位を維持する。この後、カラムアドレスCol Add.<x>が非選択になると、NANDゲート回路125の出力は“H”となり、NMOSトランジスタ126が導通し、ビット線BL<x>がGNDに放電される。
【０２２６】
なお、この発明は上記した実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば図３８ないし図４４に示した回路はあくまでも一例であり、同様の機能を有するものであればどのように構成されていてもよい。その他、この発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０２２７】
【発明の効果】
以上説明したようにこの発明によれば、データ書き込み後に短時間で強誘電体メモリセルの分極量を評価することができる強誘電体メモリ及びそのテスト方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の強誘電体メモリにおけるテスト方法を説明するためのフローチャート。
【図２】  本発明の強誘電体メモリのヒステリシス特性曲線を示す特性図。
【図３】  抗電圧の小さい強誘電体メモリセルのヒステリシス特性曲線を示す特性図。
【図４】  この発明に係る強誘電体メモリにおける読み出し回路の一部の構成を示す回路図。
【図５】  この発明に係る強誘電体メモリにおけるセルアレイの一部の構成を示す回路図。
【図６】  この発明に係る強誘電体メモリにおける図５とは異なるセルアレイの一部の構成を示す回路図。
【図７】  この発明の第１の実施の形態に係る強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図８】  図７に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図９】  この発明の第２の実施の形態に係る強誘電体メモリの動作の一例を示すタイミングチャート。
【図１０】  この発明の第３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１１】  図１０に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図１２】  この発明の第４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１３】  図１２に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図１４】  この発明の第５の実施の形態に係る強誘電体メモリの動作の一例を示すタイミングチャート。
【図１５】  この発明の第６の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１６】  図１５に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図１７】  この発明の第７の実施の形態に係る強誘電体メモリの動作の一例を示すタイミングチャート。
【図１８】  この発明の第８の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図１９】  この発明の第８の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２０】  図１８及び図１９に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２１】  この発明の第９の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２２】  この発明の第９の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２３】  図２１及び図２２に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２４】  この発明の第１０の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２５】  図２４に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２６】  この発明の第１１の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２７】  図２６に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図２８】  この発明の第１２の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図２９】  図２８に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３０】  この発明の第１３の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３１】  図３０に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３２】  この発明の第１４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３３】  この発明の第１４の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３４】  図３２及び図３３に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３５】  この発明の第１５の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３６】  この発明の第１５の実施の形態による強誘電体メモリのセルアレイの一部の構成を示す回路図。
【図３７】  図３５及び図３６に示す強誘電体メモリの動作の一例を示すタイミングチャート。
【図３８】  上記各実施の形態の強誘電体メモリで用いられるプレート線電位を生成する電位生成回路の一例を示す回路図。
【図３９】  上記各実施の形態の強誘電体メモリで用いられるテスト用のプレート線電位を生成する電位生成回路の一例を示す回路図。
【図４０】  上記各実施の形態の強誘電体メモリで用いられるビット線センスアンプ活性化用の電位を生成する電位生成回路の一例を示す回路図。
【図４１】  上記各実施の形態の強誘電体メモリで用いられるテスト用のビット線電位を生成する電位生成回路の一例を示す回路図。
【図４２】  第１ないし第９の各実施の形態の強誘電体メモリで用いられるプレート線電位を出力する電位出力回路の一例を示す回路図。
【図４３】  第１０ないし第１５の各実施の形態の強誘電体メモリで用いられるプレート線電位を出力する電位出力回路の一例を示す回路図。
【図４４】  上記各実施の形態の強誘電体メモリで用いられるビット線電位を出力する電位出力回路の一例を示す回路図。
【図４５】  強誘電体膜のデポラリゼーションによる経時変化特性の一例を示す特性図。
【図４６】  従来の強誘電体メモリのテスト方法のフローチャート。
【図４７】  デポラリゼーションが起こる前の状態の強誘電体メモリセルのヒステリシス特性曲線を示す図。
【図４８】  デポラリゼーションが起こった後の状態の強誘電体メモリセルのヒステリシス特性曲線を示す図。
【符号の説明】
BL<0>、BL<1>…ビット線BL<0>、BL<1>、DQ、/DQ…データ線、CSL<0>…カラム選択線、11…ビット線イコライズ／プリチャージ回路、12…ビット線電位設定回路、13…ビット線センスアンプ（S/A）、14…カラム選択トランジスタ、15…DQセンスアンプ（DQ-S/A）、MC…メモリセル、31…セルトランジスタ、32…セルキャパシタ、34…ブロック選択用のNMOSトランジスタ、50、60、70、80…電位生成回路、100、120…電位出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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