(57)【特許請求の範囲】
【請求項１】
シリアルインタフェースを介してプロセッサ（ＣＰＵ）からのデータ伝送およびプロセッサ（ＣＰＵ）へのデータ伝送を行うインタフェース回路において、
複数のバス語長またはプロセッサ語長に対する唯一のメモリがシリアルインタフェースとプロセッサ（ＣＰＵ）との間に配置されており、
データをシリアルでビットごとに受信し、メモリ（ＦｉＦｏ）へ読み込んでそこでプロセッサ（ＣＰＵ）によってバイトごとに再び読み出すか、またはプロセッサ（ＣＰＵ）によってバイトごとにメモリ（ＦｉＦｏ）へ書き込んでそこからビットごとに送信し、
前記メモリ（ＦｉＦｏ）には比較器が組み込まれており、
前記比較器は簡単な論理回路（５０）を有しており、該論理回路により自動的に受信された各ビット（２）と前記メモリ（ＦｉＦｏ）のメモリセル（１）の内容とが比較され、受信されたビット（２）が書き込まれ、
バイトの全てのビットを比較した後、全てのビットが等しい場合に当該のバイトに割り当てられているビット（４）を０にセットし、それ以外の場合には１にセットし、
プロセッサ（ＣＰＵ）は電流節約モード（スリープモード）により最小の電流消費で使用され、データ伝送中電流節約モード（スリープモード）に切り換えられる
ことを特徴とするインタフェース回路。
【請求項２】
前記メモリ（ＦｉＦｏ）は書き込みポインタおよび読み出しポインタを有しており、該ポインタにより各ビットまたは各語（例えばバイト）は個々にアドレスされる、請求項１記載の回路。
【請求項３】
前記メモリ（ＦｉＦｏ）はＣＰＵモジュール（３４）に集積されている、請求項１または２記載の回路。
【請求項４】
前記メモリ（ＦｉＦｏ）は受信器モジュール（４０）に集積されている、請求項１または２記載の回路。
【請求項５】
前記メモリ（ＦｉＦｏ）は通常のＲＡＭから成るＲＡＭセルによってプロセッサ（ＣＰＵ）のアドレス領域で実現されている、請求項１または２記載の回路。
【請求項６】
前記メモリ（ＦｉＦｏ）に加えてチェックサムモジュールが設けられている、請求項１から５までのいずれか１項記載の回路。
【請求項７】
前記チェックサムモジュールに加えて、受信されたデータのチェックサムと予め計算で予測されたチェックサムとを比較する比較器が設けられている、請求項６記載の回路。
【請求項８】
前記メモリ（ＦｉＦｏ）はリング構造の形で実現されている、請求項１から７までのいずれか１項記載の回路。
【請求項９】
前記メモリ（ＦｉＦｏ）にはオーバフロー検出装置が設けられており、該オーバフロー検出装置は前記メモリ（ＦｉＦｏ）にオーバフローの危険がある場合プロセッサ（ＣＰＵ）を活性化または作動させる、請求項１から８までのいずれか１項記載の回路。
【請求項１０】
データをシリアルでビットごとに受信し、メモリ（ＦｉＦｏ）へ読み込んでそこでプロセッサ（ＣＰＵ）によってバイトごとに再び読み出すか、またはプロセッサ（ＣＰＵ）によってバイトごとにメモリ（ＦｉＦｏ）へ書き込んでそこからビットごとに送信し、
自動的にデータ比較を行い、その際に予測されるデータを前記メモリ（ＦｉＦｏ）の相応の位置に記憶しなければならず、簡単な論理回路（５０）を用いて受信された各ビット（２）と前記メモリ（ＦｉＦｏ）のメモリセル（５１）の内容とを比較し、データを書き込み、
バイトの全てのビットを比較した後、全てのビットが等しい場合に当該のバイトに割り当てられているビット（４）を０にセットし、それ以外の場合には１にセットし、
データ伝送中プロセッサを電流節約モード（スリープモード）に切り換える
ことを特徴とするシリアルインタフェースとプロセッサとの間でデータを伝送する方法。
【請求項１１】
前記メモリ（ＦｉＦｏ）の書き込みポインタおよび読み出しポインタを自動的にプロセッサに負荷することなくセットすることにより、前記メモリ（ＦｉＦｏ）に対してプロセッサ（ＣＰＵ）によってシーケンシャルな読み出しおよび書き込みのみを行う、請求項１０記載の方法。
【請求項１２】
前記プロセッサ（ＣＰＵ）は前記メモリ（ＦｉＦｏ）の書き込みポインタおよび読み出しポインタを自由にセットする、請求項１０記載の方法。
【請求項１３】
プロセッサ（ＣＰＵ）は前記メモリ（ＦｉＦｏ）の個々のメモリセルを固有のアドレス領域の構成部分として処理し、ランダムに読み出しおよび書き込みを行う、請求項１０または１２記載の方法。
【請求項１４】
前記メモリ（ＦｉＦｏ）の書き込みポインタ（５３）が比較のために予測されたビットをアドレシングし、さらにその時点でメモリに書き込むべき受信されたビット（２）をアドレシングする、請求項１０から１３までのいずれか１項記載の方法。
【請求項１５】
比較から得られて割り当てられたビットへプロセッサ（ＣＰＵ）がバイトごとにアクセスする、請求項１０から１４までのいずれか１項記載の方法。
【請求項１６】
メモリ（ＦｉＦｏ）にオーバフローの危険がある場合プロセッサ（ＣＰＵ）を活性化ないし作動させる、請求項１０から１５までのいずれか１項記載の方法。
【請求項１７】
自動的にデータ比較を行い、その際に自動的に受信されたデータのチェックサムと予測データの予め計算されたチェックサムとを比較する、請求項１０から１３までのいずれか１項記載の方法。
【請求項１８】
プロセッサ（ＣＰＵ）が電流節約モードを中断することなく、メモリ（ＦｉＦｏ）からのデータ送信がタイミング制御により開始される、請求項１０から１７までのいずれか１項記載の方法。
【請求項１９】
プロセッサ（ＣＰＵ）が電流節約モードを中断することなく、データ送信後に自動的に受信動作への切り換えが行われる、請求項１０から１８までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、インタフェース回路、およびシリアルインタフェースとプロセッサとの間でデータを伝送する方法とに関する。
【０００２】
本発明は、例えばチップカード上に配置されたプロセッサに対する無線のシリアルデータ伝送に利用される。本発明が特に適しているのはカードリーダとプロセッサを備えた無接触式のチップカードとの間での無線データ伝送である。
【０００３】
こうした適用事例ではプロセッサの負荷を軽減して、緩慢なクロックのプロセッサを使用することができるようにする。これにより電流消費は低下する（今日の通常のプロセッサでは電流消費はクロック周波数に比例する）。さらにプロセッサはできる限り頻繁に長時間いわゆるスリープモードまたはスタンバイモードへ切り換えられるほうがよい。スリープモードではプロセッサが動作せず、これにより著しく僅かな電流しか消費されないからである。
【０００４】
今日の従来技術によれば、シリアルインタフェースとプロセッサとの間のデータ伝送はいわゆるユニバーサル非同期型レシーバトランスミッタＵＡＲＴ（Universal Asynchronus Receiver Transmitter）を介したパラレルシリアル変換ないしシリアルパラレル変換により行われる。このＵＡＲＴは通常の場合、例えば無線伝送のトランシーバに接続された一方側にシフトレジスタが実現されている。このシフトレジスタは受信時にはビットごとに書き込まれ、送信時にはビットごとに読み出される。プロセッサはＵＡＲＴの他方側で使用されているデータ伝送プロトコルに対して並列的かつ時間同期的にＵＡＲＴにこれを取得させるか、使用可能にさせなければならない（図１、図２を参照）。これはプロセッサのリアルタイム処理能力に対してきわめて高い要求を課す。プロセッサのリアルタイム処理能力へのこのように高い要求は、プロセッサができる限り小さな電流しか消費せず、できる限り安価であるべきであるという要求と対立する。無接触式のチップカードではまさにできる限り簡単で緩慢にクロック制御されるプロセッサが使用されることがあり、したがって電流消費がきわめて小さく、きわめて安価である。このようなプロセッサでは上述のリアルタイム処理要求を満足できない。
【０００５】
したがって今日の従来技術では、無接触式のチップカードにおいて、シリアル情報をビットごとにプロセッサがシリアルインタフェースの端子から取得し、またシリアルインタフェースの端子へ書き込む方法を採用している。ただしこれにはプロセッサの大きな計算時間がかかり、迅速なプロセッサを使用する必要が生じるという問題がある。
【０００６】
本発明の課題は、シリアルインタフェースを介してプロセッサとの間でデータを伝送するインタフェース回路を提供し、データ伝送がプロセッサに負荷をかけることなく実行されるようにすることである。本発明の課題はまた、シリアルインタフェースとプロセッサとの間でデータを伝送する適切な方法を提供することである。
【０００７】
本発明によればこの課題は、複数のバス語長またはプロセッサ語長に対する唯一のメモリがシリアルインタフェースとプロセッサとの間に配置されており、データをシリアルでビットごとに受信し、メモリへ読み込んでそこでプロセッサによってバイトごとに再び読み出すか、またはプロセッサによってバイトごとにメモリへ書き込んでそこからビットごとに送信し、メモリには比較器が組み込まれており、比較器は簡単な論理回路を有しており、論理回路により自動的に受信された各ビットとメモリのメモリセルの内容とが比較され、受信されたビットが書き込まれ、バイトの全てのビットを比較した後、全てのビットが等しい場合に当該のバイトに割り当てられているビットを０にセットし、それ以外の場合には１にセットし、プロセッサは電流節約モード（スリープモード）により最小の電流消費で使用され、データ伝送中電流節約モード（スリープモード）に切り換えられるインタフェース回路により解決される。
【０００８】
この課題は同様に、データをシリアルでビットごとに受信し、メモリへ読み込んでそこでプロセッサによってバイトごとに再び読み出すか、またはプロセッサによってバイトごとにメモリへ書き込んでそこからビットごとに送信し、自動的にデータ比較を行い、その際に予測されるデータをメモリの相応の位置に記憶しなければならず、簡単な論理回路を用いて受信された各ビットとメモリのメモリセルの内容とを比較し、データを書き込み、バイトの全てのビットを比較した後、全てのビットが等しい場合に当該のバイトに割り当てられているビットを０にセットし、それ以外の場合には１にセットし、データ伝送中プロセッサを電流節約モード（スリープモード）に切り換える方法により解決される。
【０００９】
本発明では、メモリは語ごとまたはビットごとに書き込みおよび読み出し可能である。メモリには比較器が組み込まれている。これによりプロセッサの負荷が軽減される。比較器は簡単な論理回路を有しており、この論理回路により自動的に受信された各ビットとメモリのメモリセルの内容とが比較され、受信されたビットが書き込まれる。
【００１０】
このため特に有利には、メモリは書き込みポインタおよび読み出しポインタを有しており、このポインタは各ビットまたは各語（例えばバイト）を個々にアドレシング可能である。
【００１１】
さらに電流を節約するために、有利にはプロセッサは電流節約モード（スリープモードまたはスタンバイモード）により最小の電流消費で使用される。
【００１２】
回路をさらに簡単化するために、メモリはＣＰＵモジュールまたは受信器モジュールに集積することができる。回路のさらなる簡単化はまた、メモリが通常のＲＡＭから成るＲＡＭセルによってプロセッサのアドレス領域に実現されていることにより実現される。
【００１３】
プロセッサのさらなる負荷軽減のために、メモリに加えてチェックサムモジュールが設けられている。このチェックサムモジュールに加えてさらに、受信されたデータのチェックサムと予め計算で予測されたチェックサムとを比較する比較器を設けてもよい。このようにしてプロセッサの負荷をさらに軽減することができる。
【００１４】
有利には、メモリはリング構造の形で実現されているか、および／またはメモリにオーバフロー検出装置が設けられている。このオーバフロー検出装置はメモリにオーバフローの危険がある場合プロセッサが活性化ないし作動させる。これによりメモリのオーバフローによるデータ損失を回避することができる。
【００１５】
本発明の方法ではプロセッサの負荷を軽減するために、有利にはメモリの書き込みポインタおよび読み出しポインタを自動的にセットでき、その際にプロセッサは動作しなくてよい。
【００１６】
著しく大きなプログラミングの柔軟性を提供するために、プロセッサはメモリの書き込みポインタおよび読み出しポインタを自由にセットできる。
【００１７】
さらに大きなプログラミングの柔軟性を提供するために、プロセッサはメモリの個々のメモリセルを固有のアドレス領域の構成部分として処理し、ランダムに読み出しおよび書き込みを行うことができる。
【００１８】
プロセッサのさらなる負荷軽減は、自動的なデータ比較を行い、その際に予測されるデータをメモリの相応の位置に記憶し、簡単な論理回路を用いて受信された各ビットとメモリのメモリセルの内容とを比較し、データを書き込むことにより達成される。
【００１９】
この場合有利にはメモリの書き込みポインタが予測され比較されるビットとその時点でメモリへ書き込むべき受信ビットとをアドレシングする。このようにしてプログラミングおよび回路構造の簡単化を達成できる。
【００２０】
ここで有利には１つのバイトの全てのビットを比較した後、全てのビットが等しい場合に当該のバイトに割り当てられているビットを０にセットし、それ以外の場合には１にセットする。その際には、プロセッサＣＰＵからバイトごとに割り当てられたビットへアクセスすると特に有利である。比較情報をマスキング除去することにより迅速かつ簡単に新たに受信されたビットシーケンスを評価することができる。
【００２１】
有利にはプロセッサをデータ伝送中電流節約モード（スリープモードまたはスタンバイモード）に切り換えることができる。その場合、メモリにオーバフローの危険があるときにはプロセッサを活性化ないし作動させると有利である。
【００２２】
比較的煩雑な個々のビットの比較に代えて自動的なデータ比較を行い、その際に自動的に受信されたデータのチェックサムと予め計算された予測データのチェックサムとを比較してもよい。
【００２３】
このように例えば無接触式のチップカードのシリアルナンバの比較を自動化し、データ受信中はプロセッサによるサポートを行わないことにより、プロセッサの負荷をさらに軽減することができる。
【００２４】
本発明によれば１つのバイトのうち一部の伝送（例えば３Ｂｉｔのみの伝送）を可能にするプロトコルを処理することもできる。
【００２５】
複数語のメモリをチップカードのシリアルインタフェースに使用する点、およびＣＰＵと組み合わされた自動的な比較回路および比較方法を使用する点はこれまで知られていない。
【００２６】
以下に本発明を添付図に示した実施例に則して詳細に説明する。図１には従来技術による受信器モジュールとプロセッサモジュールとの間のシリアル伝送が示されている。図２には従来技術による受信器モジュールとＣＰＵバスとの接続が示されている。図３には受信器モジュールとプロセッサモジュールとの間のシリアル伝送が示されている。図４には受信器モジュールとプロセッサバスとの接続が示されている。図５には予測データの正当性を検査するための比較回路を備えた本発明のＦｉＦｏメモリが示されている。図６にはＦｉＦｏメモリの基本図が示されている。図７には本発明のチェックサムの形成によるデータ比較が示されている。図８にはチェックサムの形成とＦｉＦｏメモリへのデータのローディングとが並列に行われることが示されている。
【００２７】
図１、図２には従来技術の問題点が示されている。受信器１０はシリアル線路１２を介してプロセッサモジュール１４に接続されており、ここではＵＡＲＴ回路（Universal Asynchronuous Receiver Transmitter）が設けられている。従来技術の他の手段ではそれ自体でＵＡＲＴ回路を支承する受信器モジュール２０が設けられており、その場合プロセッサ２４のデータバス２２を介してＵＡＲＴ回路に接続されている。
【００２８】
図３、図４にはこれに対する手段が示されている。図３では同様にシリアルインタフェースを備えた受信機モジュール３０が使用されている。シリアル線路３２を介して受信器モジュール３０はプロセッサモジュール３４と接続されている。ただしＵＡＲＴ回路に代えてプロセッサモジュール３４には先入れ先出しメモリが設けられている。つまりＵＡＲＴ回路に代えて例えば３２バイトの先入れ先出し構造が使用される。この場合データを受信する際にはデータはビットごとに先入れ先出しメモリに書き込まれる。１つのバイトがいっぱいになると自動的に先入れ先出しメモリの次のバイトが充填され、これはデータブロックが終了するまで行われる。送信は受信と同様に行われる。すなわちデータは先入れ先出しメモリからビットごとにバイトからバイトへ読み出される。受信過程も送信過程もプロセッサＣＰＵから独立して実行可能である。有利にはプロセッサはその際にスリープモードまたはスタンバイモード（無視できる程度の電流消費しかない電流節約モード）にある。プロセッサは先入れ先出しメモリの内容をバイトごとにシーケンシャルに読み出すか、またはバイトごとにシーケンシャルにデータをそこへ書き込む。書き込みポインタおよび読み出しポインタを用いて、先入れ先出しメモリの各ビットに個々にアドレシング可能である。これにより不完全なバイト、例えば３Ｂｉｔのみを送受信することもできる。同時にプロセッサのリアルタイム能力への要求はＵＡＲＴ回路を用いる従来技術の手段よりも格段に小さくなる。
【００２９】
先入れ先出しメモリに代えて後入れ先出しメモリＬｉＦｏを使用することもできる。この場合単に送受信されるデータの順序が逆になるだけである。このことはプログラミング時に考慮されるか、または所望される。以下に説明する実施例はもちろん後入れ先出しメモリに対しても同様に適用可能である。
【００３０】
先入れ先出しメモリは図３の実施例ではＣＰＵモジュールに集積されている。先入れ先出しメモリはまた通常のＲＡＭ動作メモリから成るＲＡＭセルによってプロセッサのアドレス領域に（例えば内部ＲＡＭとして）実現することができる。これにより付加的なメモリ回路は必要ない。
【００３１】
図４には別の手段が示されている。ここでは先入れ先出しメモリは受信器モジュール４０内に集積されている。その場合このモジュールはプロセッサデータバス４２を介してプロセッサモジュール４４に接続されている。
【００３２】
図３の例でも図４の例でも先入れ先出しメモリはシーケンシャルにしかプロセッサによって書き込みおよび読み出しできないように設けられている。プロセッサの先入れ先出しメモリに対するランダムアクセスは排除されている。これはアプリケーションが操作されて他のアプリケーションのデータを変更しようとする試みの回避に寄与する。
【００３３】
著しく柔軟なプログラミングは先入れ先出しメモリの書き込みポインタおよび読み出しポインタを自由にセットできることにより達成される。これによりプロセッサがパラレルに読み出しおよび書き込みを行う位置（ビット上）でも無線インタフェースがシリアルに書き込みおよび読み出しを行う位置（ビット上）でも制御可能である。
【００３４】
アクセスの柔軟性を更に高めるために、プロセッサは先入れ先出しメモリの個々のビットを論理アドレス領域の構成部分として考慮するか、またはランダムに書き込みポインタおよび読み出しポインタから独立して書き込みおよび読み出しを行うことができる。この手段は特にプロセッサの通常の動作メモリから成る物理的なＲＡＭセルを用いた先入れ先出しメモリの実施例と関連して適している。
【００３５】
先入れ先出しメモリの実施例では、付加的に比較回路が先入れ先出しメモリまたは自動的なチェックサム検査回路内に設けられる。
【００３６】
先入れ先出しメモリに加えて従来技術によるＵＡＲＴ回路を設けてもよい。これにより例えば長いプロトコル（３２バイト先入れ先出しメモリに対して例えば４０バイトのプロトコル）を従来のように処理することができる。
【００３７】
特に有利には、先入れ先出しメモリはリング構造の形で編成される。その際に先入れ先出しメモリのオーバフローの危険がある場合にはプロセッサを活性化ないし作動させて、先入れ先出しメモリからのデータを処理させることができる。
【００３８】
特別な場合には先入れ先出しメモリは従来技術の“古典的な”ＵＡＲＴ回路と同様に駆動することができる。
【００３９】
プロセッサのさらなる負荷軽減のために自動的な比較器がインタフェース回路に実現される。これによりプロセッサは受信データと予測データ（例えば認証データ）との比較のタスクを除去される。本発明によればこれらのタスクは比較器の組み込まれた先入れ先出しメモリにより処理され、このことは図５に示されている。これによりプロセッサに対する出力要求すなわち電流消費への要求は低減される。同様に場合によっては低コストのプロセッサを使用することができる。
【００４０】
図５に示された比較回路は予測データ、例えば先入れ先出しメモリのシリアルナンバまたはパスワードを必要とする。簡単な論理回路５０は自動的に受信された各ビット（新たなビット２）と先入れ先出しメモリ５２のメモリセル５１の内容とを比較し、これを書き込む。したがって書き込みポインタ５３は比較すべき予測ビット１のアドレシングにも、次に先入れ先出しメモリに書き込むべき（→３）受信ビット２の書き込み位置のアドレシングにも利用される。新たなビットはその際に、送受信ユニット（無線周波数インタフェース）ＲＦＩから送出される。
【００４１】
１つのバイトのうちの全てのビットが比較されて先入れ先出しメモリ５２に書き込まれた後、全てのビットが等しい場合には当該のバイトに割り当てられたビットは専用の比較レジスタ５２内で０にセットされ、そうでない場合にはこのビットは１にセットされる。この場合の動作は次のようになる。すなわちレジスタ５４は比較演算の開始時に０にセットされ、論理回路５０は旧いビットと新たなビットとが不等となるととただちにレジスタ５４の相応のメモリセルを１にセットする。続いて後続のバイトがビットごとに連続的に到来し、これはデータブロックの処理が終わるまで行われる。レジスタ５４の内容すなわち比較情報に対してビットごとにプロセッサがアクセスすることもできる。比較情報をマスキング除去することにより迅速かつ簡単に新たに受信されたビットシーケンスを評価することができる。
【００４２】
この比較回路は通常の場合は従来技術のＵＡＲＴ回路に接続されて使用される。このように自動的な比較を先入れ先出しメモリなしで実現することもできる。
【００４３】
先入れ先出しメモリの基本動作を図６に示してある。先入れ先出しメモリは一列のメモリセルから成っており、これらのメモリセルは巡回的に読み出しポインタおよび書き込みポインタによってアドレシングされる。先入れ先出しメモリへの書き込み時には書き込むべき値が書き込みポインタの指示する位置へ書き込まれ、書き込みポインタは１つの位置だけインクリメントされる。読み出し時には書き込みポインタと読み出しポインタとが不等であることが検査される。不等である場合には読み出しポインタが指示しているメモリセルの値が読み出され、読み出しポインタがインクリメントされる。書き込みポインタと読み出しポインタとが等しい場合には先入れ先出しメモリは空である。このことは相応の差分回路６２によって検出される。メモリが空である場合、値０または読み出しが不可能であるという報告が返送される。差分回路６２はつねに先入れ先出しメモリ内のビット数を示しているので、この回路を先入れ先出しメモリのオーバフロー前にトリガして、プロセッサを活性化し、再び先入れ先出しメモリに代わるデータ処理を行わせることもできる。
【００４４】
データ処理に対する本発明の別の手段は、例えばＣＲＣプロセスにしたがった受信データのチェックサムの自動形成であり、これと予め（例えばイニシャライズ中に）計算された予測データのチェックサムとが比較される。ただしこのプロセスは図５に示された先入れ先出しメモリ内の比較器ほどには効率的ではない。なぜなら受信データのチェックサムと予測データのチェックサムとをプロセッサによって比較しなければならないからである。このことはプロセッサに負荷をかける。さらに確実に識別するには多くともデータブロック当たり１個のビットエラーしか許されない。また論理回路はデータと命令とを区別しなければならない。そうでないと受信データのチェックサムが場合によっては予測データのチェックサムとは異なる命令を介して形成されてしまうからである。このことは詳細には図７、図８に示されている。
【００４５】
予測データからはＣＲＣチェックサムが計算される。このチェックサムは２バイトから成る。この場合受信データから同様にＣＲＣプロセスにしたがってチェックサムが形成される。ここでは単に２バイト長のＣＲＣチェックサムのみが比較され、データ全体は比較されない。２バイトの短いＣＲＣチェックサムの比較はデータ全体を比較するよりもはるかに迅速に行える。予測データのチェックサムは前もって計算できる。図８に示されているように、受信データは同時に先入れ先出しメモリおよびチェックサム論理回路へエントリできる。これによりリアルタイムでチェックサムが形成され、プロセッサはリアルタイムでは僅かな計算時間しか必要とならないチェックサムの比較を行うだけでよくなる。
【００４６】
このようにして先入れ先出しメモリおよび場合により比較器または自動的にチェックサムを受信データを介して形成するチェックサムジェネレータを加えることにより、従来のＵＡＲＴ回路に比べてプロセッサの負荷を著しく軽減することができる。これにより周波数ひいてはプロセッサの電流消費を低くすることができる。低い電流消費は無接触式のチップカードでは特に大きな到達範囲を実現できることを意味する。
【００４７】
特に有利には送受信中またはタスクを担当していない期間中にもプロセッサを電流節約モードへ移行させることができる。プロセッサは例えば送受信の前処理が完了すると、送受信が終了するまで電流節約モードへ切り換えられる。それ以外の場合にはプロセッサに必要なエネルギを節約できるし、こうしたエネルギを送受信用のハードウェアに使用できる。さらに送受信動作中はプロセッサから無線で伝送される信号に対する給電スパイクは発生しない。チップカード上での僅かな電流消費および低いエネルギ分布、および有利な信号特性により大きな到達範囲が得られる。
【００４８】
さらに送信機能はタイミング制御によってトリガすることができ、その間プロセッサは電流節約モードにある。同様に“オートレシーブ機能”すなわち自動的に受信を行う機能を実現してもよい。その際にはプロセッサの電流節約モード中は送信後に自動的に受信動作に切り換えが行われ、その際にもプロセッサを活性化する必要はない。
【図面の簡単な説明】
【図１】  従来技術による受信器モジュールとプロセッサモジュールとの間のシリアル伝送を示す図である。
【図２】  従来技術による受信器モジュールとＣＰＵバスとの接続を示す図である。
【図３】  受信器モジュールとプロセッサモジュールとの間のシリアル伝送を示す図である。
【図４】  受信器モジュールとプロセッサバスとの接続を示す図である。
【図５】  比較回路を備えた本発明のＦｉＦｏメモリを示す図である。
【図６】  ＦｉＦｏメモリの基本図である。
【図７】  本発明の手段による受信器モジュールとプロセッサバスとの接続を示す図である。
【図８】  チェックサムの形成とＦｉＦｏメモリへのデータのローディングとが並列に行われる様子を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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