(57)【特許請求の範囲】
【請求項１】
層平面においてリング形状の横断面と、層平面に対して垂直方向に上下にスタックされている層エレメントを有している少なくとも１つの磁気抵抗素子（１１）を備え、
少なくとも１つの第１の線路（１２）と少なくとも１つの第２の線路（１３）とを備え、
第１の線路（１２）は第２の線路（１３）と交差しかつ磁気抵抗素子（１１）は第１の線路と第２の線路との間の交差領域に配置されており、
第１の線路（１２）および第２の線路（１３）は、交差領域においてそれぞれ、層平面に対して平行に配向されている電流成分が優勢である少なくとも１つの第１部分（１２１，１３１）と、層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つの第２部分（１２２，１３２）とを有しており、
交差領域において第１の線路（１２）の前記第１部分および第２部分（１２１および１２２）は磁気抵抗素子（１１）の下側に配置されておりかつ第２の線路（１３）の前記第１部分および第２部分（１３１および１３２）は磁気抵抗素子（１１）の上側に配置されている
ことを特徴とするメモリセル装置。
【請求項２】
第１の線路および第２の線路の第１部分（１３１，１２１）はそれぞれ、層平面に対して平行に延在しており、
第１の線路および第２の線路の第２部分（１２２，１３２）はそれぞれ、第１の線路と第２の線路との間の交差領域において層平面に対して平行な平面と交差している
請求項１記載のメモリセル装置。
【請求項３】
第２部分（１２２，１３２）はそれぞれ層平面に対して垂直に延在している
請求項１または２記載のメモリセル装置。
【請求項４】
磁気抵抗素子（１１）は第１の線路（１２）と第２の線路（１３）との間に介挿されている
請求項１から３までのいずれか１項記載のメモリセル装置。
【請求項５】
磁気抵抗素子（１１）はそれぞれ少なくとも１つの、第１の強磁性層エレメント（６１６）と、非磁性層エレメント（６１７）と、第２の強磁性層エレメント（６１８）とを有しており、ここで非磁性の層エレメント（６１７）は第１の強磁性層エレメント（６１６）と第２の強磁性層エレメント（６１８）との間に配置されている
請求項１から４までのいずれか１項記載のメモリセル装置。
【請求項６】
第１の強磁性層エレメント（６１６）および第２の強磁性層エレメント（６１８）はＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｂｉ，ＧｄまたはＤｙを含んでおり、
第１の強磁性層エレメント（６１６）および第２の強磁性層エレメント（６１８）は層平面に対して垂直方向に２ｎｍから２０ｎｍの間の厚さを有しており、
非磁性層エレメント（６１７）は、Ａｌ２Ｏ３，ＮｉＯ，ＨｆＯ２，ＴｉＯ２，ＮｂＯ，ＳｉＯ２，Ｃｕ，Ａｕ，ＡｇまたはＡｌを含んでおりかつ層平面に対して垂直方向に１ｎｍから５ｎｍの間の厚さを有しており、
第１の強磁性層エレメント（６１６）、第２の強磁性層エレメント（６１８）および非磁性の層エレメント（６１７）は層平面に対して平行に５０ｎｍから１０００ｎｍの間の寸法を有している
請求項５記載のメモリセル装置。
【請求項７】
多数個の、層平面においてリング形状の横断面と、層平面に対して垂直方向に上下にスタックされている層エレメントを有している磁気抵抗素子（３３，４１）が設けられており、該素子はマトリクス形状に配置されており、
多数個の同形式の第１の線路（３１，４２）および同形式の第２の線路（３２，４３）が設けられており、
第１の線路（３１，４２）および第２の線路（３２，４３）は交差しており、
第１の線路の１つと第２の線路の１つとの間の交差領域にそれぞれ、磁気抵抗素子（３３，４１）の１つが配置されており、
第１の線路および第２の線路において、層平面に対して平行に配向されている電流成分が優勢である第１部分と、層平面に対して垂直方向に配向されている電流成分が優勢である第２部分が交互に現れる
請求項１から６までのいずれか１項記載のメモリセル装置。
【請求項８】
第１の線路の１つおよび第２の線路の１つの第１部分および第２部分は、当該の線路が層平面に対して平行である平面においてストライプ形状の横断面を有しているように配置されている
請求項７記載のメモリセル装置。
【請求項９】
磁気抵抗素子（４１）は行および列に配置されており、ここで行の方向および列の方向が層平面を形成しており、
第１の線路の１つの第１部分の、層平面に対する投影はそれぞれ、行の１つの隣接する磁気抵抗素子間に配置されており、ここで投影は隣接する磁気抵抗素子（４１）の中心点を結ぶラインに関してずれて配置されており、
第２の線路の１つの第１部分の、層平面に対する投影はそれぞれ、列の１つの隣接する磁気抵抗素子（４１）間に配置されており、ここで投影は隣接する磁気抵抗素子の中心点を結ぶラインに関して側方にずれて配置されており、
線路の１つに沿って隣接している第１部分の、層平面に対する投影は隣接する磁気抵抗素子の中心点を結ぶそれぞれの接続ラインに関して反対の側に向かってずれて配置されている
請求項７記載のメモリセル装置。
【請求項１０】
基板（６１）の主表面に第１の線路を生成し、
第１の強磁性層（６１６）、非磁性層（６１７）および第２の強磁性層（６１８）の成膜および異方性エッチングによって、層平面においてリング形状の横断面を有している磁気抵抗素子を形成し、
磁気抵抗素子が交差領域に配置されているように第１の線路と交差する第２の線路を生成し、
第１および第２の線路が、層平面に対して平行に配向されている電流成分が優勢である少なくとも１つの第１部分および層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つの第２部分を有しているように第１および第２の線路をオーバラップ領域において生成して、交差領域において第１の線路（１２）の前記第１部分および第２部分（１２１および１２２）が磁気抵抗素子（１１）の下側に配置されておりかつ第２の線路（１３）の前記第１部分および第２部分（１３１および１３２）が磁気抵抗素子（１１）の上側に配置されているようにする
ことを特徴とするメモリセル装置の製造方法。
【請求項１１】
第１の強磁性層（６１６）、非磁性層（６１７）および第２の強磁性層（６１８）の異方性エッチングのためにマスクを使用する
請求項１０記載の方法。
【請求項１２】
第１の線路を形成するために、
第１の導電層（６７）を成膜しかつ該層の構造を形成し、こうして形成された導電層から、第１の線路の下側の領域と、メモリセル装置の周囲において第１の金属化面（６８）が形成され、
第２の導電層（６１３）を成膜しかつ該層の構造を形成し、こうして形成された導電層から、第１の線路の上側の領域と、周囲において第１のコンタクト（６１４）が形成され、
第２の線路を形成するために、
第３の導電層を成膜しかつ該層の構造を形成し、こうして形成された導電層から、第２の線路の下側の領域（６２９）と、周囲において第２の金属化面（６３０）が形成され、
第４の導電層を成膜しかつ該層の構造を形成し、こうして形成された導電層から、第２の線路の上側の領域（６３７）と、周囲において第２のコンタクトが形成される
請求項１０または１１記載の方法。
【請求項１３】
第１の導電層の成膜の前に、第１の絶縁層（６４）を成膜しかつ続いて製造すべき第１の金属化面および第１の線路の下側の領域において該第１の絶縁層が除去されるようにホトリソグラフィープロセスステップを用いて該第１の絶縁層の構造を形成し、
第１の導電層の構造を平坦化するエッチング法によって形成し、
第２の導電層の成膜の前に、第２の絶縁層（６１０）を成膜しかつ続いて製造すべき第１のコンタクト（６１４）および第１の線路の上側の領域において該第２の絶縁層が除去されるようにホトリソグラフィープロセスステップを用いて該第２の絶縁層の構造を形成し、
第２の導電層の構造を平坦化するエッチング法によって形成し、
第３の導電層の成膜の前に、第３の絶縁層（６２５）を成膜しかつ続いて製造すべき第２の金属化面および第２の線路の下側の領域において該第３の絶縁層が除去されるようにホトリソグラフィープロセスステップを用いて該第３の絶縁層の構造を形成し、
第３の導電層の構造を平坦化するエッチング法によって形成し、
第４の導電層の成膜の前に、第４の絶縁層（６３２）を成膜しかつ続いて製造すべき第２のコンタクト（６３６）および第２の線路の上側の領域において該第４の絶縁層が除去されるようにホトリソグラフィープロセスステップを用いて該第４の絶縁層の構造を形成し、
第４の導電層の構造をエッチング法によって形成する
請求項１２記載の方法。
【請求項１４】
第２の線路の完成および第５の導電層の成膜および該第５の導電層の構造の形成の後、周囲に第３の金属化面を形成する
請求項１２または１３記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、少なくとも１つの磁気抵抗素子を備えたメモリセル装置並びにその製造方法に関する。
【０００２】
磁気抵抗効果素子とも称される磁気抵抗素子として、専門分野では、少なくとも２つの強磁性層とその間に配置されている非磁性層とを有している構造体が考えられる。その際層構造の構成に応じて、ＧＭＲ素子と、ＴＭＲ素子と、ＣＭＲ素子が区別される（Mengel, Technologieanalyse Magnetismus, Band 2, XMR-Technologien, Herausgeber VDI Technologiezentrum Physikalische Technologien, August 1997 参照）。
【０００３】
ＧＭＲ素子という概念は、少なくとも２つの強磁性層とその間に配置されている非磁性の、導電層とを有しておりかついわゆるＧＭＲ（giant magnetoresistance）効果を呈する層構造体に対して使用される。ＧＭＲ効果とは、ＧＭＲ素子の電気的な抵抗が、２つの強磁性層における磁化が平行に配向されているかまたは逆平行に配向されているかに依存している事実のことである。ＧＭＲ効果は所謂ＡＭＲ（anisotropic magnetoresistance）効果に比べると大きい。ＡＭＲ効果とは、磁化されている導体における抵抗が磁化方向に対して平行と磁化方向に対して垂直とでは相異しているという事実と考えられる。ＡＭＲ効果は、強磁性の単層に生じるボリューム効果である。
【０００４】
概念ＴＭＲ素子は専門分野では、少なくとも２つの強磁性層とその間に配置されている絶縁性の、非磁性の１つの層とを有している、トンネリング磁気抵抗層構造体（Tunneling Magnetoresistance-Schichtstrukturen）に対して使用される。その際絶縁層は、２つの強磁性層の間にトンネル電流が生じる程度に薄い。これら層構造も、２つの強磁性層の間に配置されている絶縁性の、非磁性層によるスピン分極によって引き起こされる磁気抵抗効果を示すものである。この場合もＴＭＲ素子の電気的な抵抗は、２つの強磁性層における磁化が平行であるかまたは逆平行であるかに依存している。その際抵抗変化率は室温において約６ないし４０％である。
【０００５】
大きさのために（室温で１００ないし４００％の抵抗変化率）ＣＭＲ（colossal magnetoresistance）効果と称される別の磁気抵抗効果では、高い保持力のために磁化状態を切り換えるために高い磁界が必要である。
【０００６】
ＧＭＲ素子をメモリ素子としてメモリセル装置に使用することは提案されている（例えば D. D. Tang et al, IEDM 95, Seiten 997 bis 999（第９９７ないし９９９頁）, J. M. Daughton, Thin Solid Films, Bd. 216 （1992）, Seiten 162 bis 168, Z. Wang et al, Journal of Magnetism and Magnetic Materials, Bd. 155 （1996）, Seiten 161 bis 163）。メモリ素子は読み出し線路を介して直列に相互接続される。読み出し線路を横断する方向に、ワード線路が延在している。ワード線路は読み出し線路に対してもメモリ素子に対してもアイソレーションされている。ワード線路に印加される信号はそれぞれのワード線路を流れる電流によって磁界を引き起こす。この磁界は、強度が十分であれば、その下方に存在しているメモリ素子に影響を及ぼす。情報を書き込むために、ｘ／ｙ線路が使用される。これらは書き込むべきメモリセルにおいて交差している。書き込むべきメモリセルには信号が加えられる。これら信号は交差点において、反転磁化のために十分な磁界を引き起こす。その際２つの強磁性層の一方における磁化方向が切り換えられる。これに対して、２つの強磁性層の他方での磁化方向は変わらない。後者の強磁性層における磁化方向の保持は、磁化方向を保持する隣接の反強磁性層によって行われるか、またはこの強磁性層に対する切換しきい値が別の材料または別の設計事項、例えば層厚によって前者の強磁性層と比べて高められていることによって生じるものである。
【０００７】
ＵＳ５５４１８６８号およびＵＳ５４７７４８２号において、ＧＭＲ効果に基づいているリング形状のメモリ素子が提案されている。メモリ素子は、少なくとも２つのリング形状の強磁性層エレメントと、その間に配置されている非磁性の導電性の層エレメントとを有しておりかつ２本の線路の間に介挿されているスタック体を有している。強磁性の層エレメントは材料組成が相異している。強磁性の層エレメントの一方は硬磁性で、他方は軟磁性である。情報を書き込むために、比較的軟磁性の層エレメントにおける磁化方向は切り換えられ、一方比較的硬磁性の層エレメントにおける磁化方向は維持される。
【０００８】
ＧＭＲ効果に基づいているリング形状のメモリ素子を有する別のメモリセル装置はＷＯ９６／２５７４０号に提案された。それは２つの磁性材料から成る層エレメントを有している。これら材料のうち一方は高い保持力を有しておりかつ他方は低い保持力を有している。磁気抵抗素子の制御のために、２つのドライバ線路が設けられている。これらの線路はリング形状のＧＭＲ素子の中央を通って延在している。磁化方向の切り換えは、２本のドライバ線路における電流によって引き起こされる磁界を用いて行われる。
【０００９】
磁化方向の切り換えのために、ＧＭＲ素子が介挿されている２本の線路の間に電流が流れ、それがメモリ素子を介しても流れる。この電流によって引き起こされる磁界は磁化方向の変化のために使用される。
【００１０】
２本のドライバ線路はリング形状のＧＭＲ素子の中央を通って延在しておりかつ相互にアイソレーションされていなければならないので、この配置構成において実現可能な実装密度は制限されている。
【００１１】
本発明の課題は、外部の妨害磁界の影響を受けにくく、ＴＭＲ効果を有する磁気抵抗素子に対してもＧＭＲ効果を有する磁気抵抗素子にも機能可能でありかつ従来技術に比べて実装密度を高めておいて製造可能である、少なくとも１つの磁気抵抗素子を備えたメモリセル装置を提供することである。更に、この形式のメモリセル装置を製造するための方法を提供したい。
【００１２】
この課題は、請求項１に記載のメモリセル装置並びに請求項１１に記載のその製造方法によって解決される。本発明の別の実施形態はその他の請求項から明らかである。
【００１３】
メモリセル装置は少なくとも１つの磁気抵抗素子を有している。この素子は層平面においてリング形状の横断面を有している。磁気抵抗素子は、層平面に対して垂直方向に上下にスタックされている層エレメントを有している。リング形状の横断面を有する磁気抵抗素子の使用によって、外部の妨害磁界に対する感度を一層高めることができるようになる。というのは、リング形状の素子の拡がりに及ぶ外部の妨害磁界は非常に均一で、ひいては殆ど作用しないからである。例えばμメタルを使用した付加的な遮蔽手段は省略することができる。
【００１４】
リング形状の強磁性層エレメントに閉じられた磁束が存在しているので、高々、磁化反転プロセスの期間に外方向に漂遊磁界が発生する程度である。従って１つまたは隣接する磁気抵抗素子の層エレメントはほぼ完全に減結合されている。それ故に多数の同じ形式の磁気抵抗素子を高い実装密度でメモリセル装置において設けることができる。
【００１５】
リング形状の強磁性層エレメントに閉じられた磁束が存在しているので、高々、磁化反転プロセスの期間に外方向に漂遊磁界が発生する程度である。従って１つまたは隣接する磁気抵抗素子の層エレメントはほぼ完全に減結合されている。それ故に多数の同じ形式の磁気抵抗素子を高い実装密度でメモリセル装置において設けることができる。
【００１６】
リング形状の層エレメントには２つの安定した磁化状態が存在している、すなわち磁束は時計回りまたは反時計回りに閉じられている。両方の状態は非常に安定しておりかつ一方の状態から他方の状態への移行は欠陥や幾何学的な不規則性の影響を受けにくい。それ故に不可逆性の磁化プロセスによる情報損失の確率は、従来の、単純に繋がっている素子構造の場合よりも僅かである。
【００１７】
更にメモリセル装置は、交差している第１の線路と第２の線路とを有している。第１の線路と第２の線路との間の交差領域に磁気抵抗素子が配置されている。その際第１の線路および第２の線路は交差領域において、層平面に関して磁気抵抗素子の異なった側に配置されている。第１の線路および第２の線路は少なくとも１つの第１部分と少なくとも１つの第２部分とを有している。第１部分は、層平面に平行に配向されている電流成分が優勢であるように配向されており、一方第２部分では第１の線路および第２の線路の間の交差領域において層平面に対して垂直に配向されている電流成分が優勢である。殊に第１部分は層平面に対して平行に延在しており、第２部分は第１の線路および第２の線路の間の交差領域において層平面に対して平行である平面に交差している。殊に、第１の線路および第２の線路は層平面に対して垂直方向にクランク状に曲げ出されている。
【００１８】
このように構成されている線路を流れる電流は、リング形状の磁気抵抗素子があるところに磁界を生成する。この磁界は書き込み過程の際の磁気抵抗素子の反転磁化のために適している。その際層平面においてアジマスな（円の）、垂直電流成分の磁界も、ラテラルな、すなわち層平面において線路の長手方向に対して垂直に配向されている、平行な電流成分の磁界成分も、反転磁界が形成されるように作用する。層平面に対して平行な電流成分は反転磁化が行われるようにする。その理由は、第１の線路の第１部分も第２の線路の第１部分もリング形状の磁気抵抗素子に対して異なった距離を有しており、それ故にそこでは補償が行われないからである。
【００１９】
このような形式に構成されている線路によって、従来の解決法に比べて一層簡単かつ一層大きな実装密度によって製造することがでいるメモリセル装置が可能である。メモリ素子のあるところで交差している第１の線路および第２の線路は書き込みおよび読み出しのために十分である。別の線路、例えばリング形状のメモリ素子を通る線路は、ＷＯ９６／２５７４０号から公知の解決法とは異なって必要でない。これにより、メモリセル当たりの所要面積は一層僅かになる。
【００２０】
更に、メモリセル装置は、ＧＭＲ効果に基づいている磁気抵抗素子によってもＴＭＲ効果に基づいている磁気抵抗素子によっても実現することができる。というのは、ＵＳ５４７７４９８２号および５５４１８６８号から公知の、磁気的な切換磁界を生成するための解決法とは異なって、磁気抵抗素子を介して電流を流す必要がないからである。
【００２１】
本発明によれば、第１の線路も第２の線路も、層平面に対して平行に配向されている電流成分が優勢である少なくとも１つの第１部分と、層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つの第２部分とを有している。第１の線路および第２の線路が、第１の線路の第２部分を流れる電流および第２の線路の第２部分を流れる電流が同じ方向に流れるように接続されると、これら電流のアジマス磁界は構造的に重畳されかつ磁気抵抗素子のあるところで増強される。このようにしてメモリセルフィールドへの選択的な書き込みが可能である。
【００２２】
磁気抵抗素子が第１の線路と第２の線路との間に介挿されると、記憶された情報は第１の線路および第２の線路を介して読み出すことができる。このために磁気抵抗素子の抵抗が評価される。このことは、磁気抵抗素子の絶対抵抗の測定によって、磁気抵抗素子の切り換えの際の抵抗変化の測定によってまたは磁化状態が分かっている隣接する磁気抵抗素子との抵抗比較によって行うことができる。記憶された情報を読み出すために、磁気抵抗素子の抵抗値評価のためのすべての方法が適している。
【００２３】
磁気抵抗素子は有利にはそれぞれ、少なくとも１つの、第１の強磁性層エレメントと、非磁性層エレメントと、第２の強磁性層エレメントとを有しており、ここで非磁性の層エレメントは第１の強磁性層エレメントと第２の強磁性層エレメントとの間に配置されている。磁気抵抗素子はＧＭＲ効果に基づくものであってもＴＭＲ効果に基づくものであってもよい。ＧＭＲ素子に比べて比較的大きい抵抗、これにより一層僅かになる電力消費および大抵の場合は一層大きい磁気抵抗効果のためにＴＭＲ効果に基づく磁気抵抗素子を使用した方が有利である。更に、装置が必要な磁気的な切換磁界を生成することができる場合には、磁気抵抗素子はＣＭＲ効果に基づくものであってもよい。
【００２４】
第１の強磁性層エレメントおよび第２の強磁性層エレメントは有利には次の元素Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｂｉ，Ｇｄ，Ｄｙの少なくとも１つを含んでいる。第１の強磁性層エレメントおよび第２の強磁性層エレメントは有利には、磁気硬度および層厚両方またはそのどちらかに関して異なっている。
【００２５】
層平面に対して垂直方向に第１の強磁性層エレメントおよび第２の強磁性層エレメントは２ｎｍから２０ｎｍの間の厚さを有している。非磁性層エレメントは、ＴＭＲ効果の場合、有利には材料Ａｌ２Ｏ３，ＮｉＯ，ＨｆＯ２，ＴｉＯ２，ＮｂＯ，ＳｉＯ２の少なくとも１つを含んでおり、層平面に対して垂直方向に１ｎｍと４ｎｍとの間の厚さを有している。ＧＭＲ素子の場合、非磁性層エレメントは有利には物質Ｃｕ，Ａｕ，ＡｇおよびＡｌの少なくとも１つを含んでおりかつ層平面に対して垂直方向に２ｎｍと５ｎｍとの間の厚さを有している。第１の強磁性層エレメント、第２の強磁性層エレメントおよび非磁性の層エレメントは層平面に対して平行に５０ｎｍと４００ｎｍとの間の寸法を有している。
【００２６】
大きなデータ量を記憶するためにメモリセル装置は多数個の同形式の磁気抵抗素子を有しており、これらの素子はマトリクス形状に配置されている。更に、多数個の同形式の第１の線路および同形式の第２の線路が設けられている。第１の線路および第２の線路は交差している。第１の線路の１つと第２の線路の１つとの間の交差領域にそれぞれ、磁気抵抗素子の１つが配置されている。第１の線路および第２の線路においてそれぞれ、層平面に対して平行に配向付けられている電流成分が優勢である第１部分と、層平面に対して垂直方向に配向付けられている電流成分が優勢である第２部分とが交互に現れる。その際リング形状の磁気抵抗素子は磁気的に近似的に減結合されているので、高い実装密度を実現することができる。
【００２７】
第１の線路も第２の線路もそれぞれ第１部分および第２部分を有しているので、個々のメモリセルへの選択的な書き込みが可能である。
【００２８】
本発明の実施の形態によれば、第１の線路の１つおよび第２の線路の１つの第１部分および第２部分は、当該の線路が層平面に対して平行にストライプ形状の横断面を有しているように配置されている。この形態において、セル当たり４Ｆ２の所要面積のメモリを実現することができ、ここでＦは、層平面に対して平行である線路の幅も隣接する線路間の距離もＦである場合に、それぞれの技術において最小に製造可能な構造サイズである。この配置構成において、それぞれリング形状のメモリ素子のあるところの層平面において垂直方向の電流成分の構造的な重畳によって第１および第２の線路にアジマス磁界が生じる。主にこの磁界のために、リング形状の磁気抵抗素子の反転磁化が行われるのである。層平面に対して平行である電流成分に基づいて生じる磁界分のために、切換合成磁界は非対称になり、これにより、切換磁界しきい値を低下させるという観点で肯定的に作用する。
【００２９】
メモリセル装置の別の形態において、磁気抵抗素子は第１の線路および第２の線路の間に行および列において配置されており、ここで層平面は磁気抵抗素子の中心平面によって形成される。その際行の方向および列の方向は、層平面に平行に延在しており、ここで行の方向は列の方向に交差している。第１の線路の１つの第１部分の、層平面に対する投影はそれぞれ、この行の隣接する磁気抵抗素子間に、該投影がこのセルの磁気抵抗素子の中心点を結ぶラインに関して側方に交番的にずれて配置されているように配置されている。第２の線路の１つの第１部分の、層平面に対する投影はそれぞれ、列の１つの隣接する磁気抵抗素子間に配置されており、ここで投影は隣接する磁気抵抗素子の中心点を結ぶラインに関して側方にずれて配置されている。線路の１つに沿って隣接している第１部分の、層平面に対する投影はそれぞれの接続ラインに関して反対の側に向かってずれて配置されている。従って、第１の線路および第２の線路の、層平面への投影は、長く延びた矩形ではなく、波形状である。この形態において、磁気抵抗素子の場所に、２個づつ対称的な局所的なアジマス磁界が引き起こされる。メモリセル当たりの所要スペースは、９Ｆ２である。
【００３０】
メモリセル装置のこの形態において、層平面において比較的高い、すなわち２つの対称的な切換磁界がリング形状の素子の場所に生成される。この形態は有利には次の特徴を有している：
○  第１および第２の線路の、層平面に対する投影は帯状体であり、その中心線および縁部が、波形状の、相互に平行な多角形である。
【００３１】
○  波形状の帯状体における構造は周期的に繰り返され、ここで波形状の帯状体は真ん中の長手方向を中心に振動している。
【００３２】
○  第１および第２の線路の隣接する投影帯状体は長手方向において１／２周期づつ相互にずらされている。
【００３３】
○  第１の線路の投影帯状体は第２の線路の投影帯状体と波形帯状体の「零点」において交差しており、その際真ん中の長手方向は直角を成しているが、しかし帯状体は部分的に相互に平行に延在している。その際零点とは、投影帯状体の、それぞれの真ん中の長手方向との交差点のことである。
【００３４】
○  リング形状の磁気抵抗素子は層平面において第１の線路および第２の線路の間の交差個所に行および列において配置されている。
【００３５】
○  第１および第２の線路は交差個所で層平面に対して垂直にクランク状に曲げ出されているので、これらの個所に、垂直方向の電流成分を有する第２の線路部分が存在している。
【００３６】
第１および第２の線路の垂直方向の電流成分によって生成される磁界が構造的に重畳されかつ電流強度が十分な場合には、この装置によって２つの対称形の切換磁界がリング形状の磁気抵抗素子の場所に生成される。
【００３７】
この形態では、セル当たり９Ｆ２の所要スペースを有するメモリが実現される。このために、メモリセル装置は付加的に次の特徴を有している：
○  波形式の帯状体の周期は６Ｆ、その振幅はＦ／２である。
【００３８】
○  帯状体はその長手方向に垂直に、最小幅および最小距離Ｆを有している。
【００３９】
第１の線路および第２の線路の投影帯状体は長さＦのセグメントにおいて相互に平行に延在している。
【００４０】
○  リング形状のメモリ素子は層平面において第１および第２の線路間の交差個所で３Ｆの距離をおいて行および列において配置されている。
【００４１】
メモリセル装置を製造するために、基板の主表面に第１の線路が生成される。第１の強磁性層、非磁性層および第２の強磁性層の成膜および異方性エッチングによって、層平面においてリング形状の横断面を有している磁気抵抗素子が形成される。磁気抵抗素子が交差領域に配置されているように第１の線路と交差する第２の線路が生成される。第１の線路および第２の線路が、層平面に対して平行に配向されている電流成分が優勢である少なくとも１つの第１部分および層平面に対して垂直に配向されている電流成分が優勢である少なくとも１つの第２部分を有しているように第１の線路および第２の線路が生成されて、交差領域において第１の線路の第１部分および第２部分が磁気抵抗素子の下側に配置されておりかつ第２の線路の第１部分および第２部分が磁気抵抗素子の上側に配置されているようにされる。
【００４２】
第１の強磁性層、非磁性層および第２の強磁性層の異方性エッチングは有利には同一のマスクによって行われる。
【００４３】
リング形状の磁気抵抗素子を構造化するために、セルフアライメントプロセスを使用すると有利である。この目的のために、基板の主表面に配置されている層に開口が生成され、この開口の側面を介して同一の層が成膜される。この同一の層の異方性エッチバックによって、側面に、リング形状のスペーサが生じる。このスペーサは異方性の構造形成に対するマスクとして使用される。Ｆの寸法を有する開口が生成されると、このようにして外径ＦおよびＦより小さな内径を有する磁気抵抗素子が製造される。
【００４４】
有利には、第１の線路および第２の線路はそれぞれ２つのステップにおいて製造される。その際まず、第１の線路ないし第２の線路の下側のセグメントが形成されかつそれから第１の線路ないし第２の線路の上側のセグメントが形成される。基板の主表面に対するそれぞれの線路の下側のセグメントの投影および上側のセグメントの投影は部分的に重畳されているので、繋がっておりかつクランク状に曲げ出されている第１の線路および第２の線路が生じる。層平面に対して垂直方向である電流成分が発生する第２部分は、それぞれの線路の下側のセグメントおよび上側のセグメントのオーバラップ領域において生じる。その間に配置されている、下側のセグメントおよび上側のセグメントの部分は、層平面に対して平行に延在しているそれぞれの線路の第１部分である。
【００４５】
第１の線路ないし第２の線路の下側のセグメントを製造する際に、同時にメモリセル装置の周囲において、業界ではメタル１と称される第１の金属化面、ないし業界ではメタル２と称される第２の金属化面が形成される。第１の線路ないし第２の線路の上側のセグメントを製造する際に、同時に、周囲に、業界ではビア１と称される第１のコンタクト、ないし業界では大抵ビア２と称される第２のコンタクトが形成される。
【００４６】
有利にはセルフィールドの第１の線路は周囲の第１の金属化面を介してコンタクト形成されかつセルフィールドの第２の線路は第２の金属化面を介してコンタクト形成される。
【００４７】
第１の線路および第２の線路の製造は有利には、ダマシン技術を用いて行われる。このために第１の絶縁層が成膜されかつその構造が引き続いて製造されるべき、周囲の第１の金属化層およびセルフィールドの第１の線路の下側のセグメントの領域においては除去されるようにホトリソグラフィープロセスステップおよび異方性プラズマステップ（ＲＩＥ）を用いて形成される。第１の導電層または第１の導電層系が成膜されかつ該導電層の構造が平坦化エッチング法、例えばＣＭＰを用いて形成される。これにより、第１の線路の下側のセグメントおよび周囲の第１の金属化面が形成される。次いで、第２の導電層が成膜されかつその構造がホトリソグラフィープロセスステップおよび異方性エッチングステップにより形成されて、周囲の、次に製造すべき第１のコンタクトの領域および第１の線路の上側のセグメントの領域においては除去される。第１のコンタクトおよび第１の線路の上側のセグメントは第２の導電層または第２の導電層系の成膜およびその構造化が平坦化するエッチング方法、例えばＣＭＰによって形成される。
【００４８】
相応に、第２の線路の下側のセグメントおよび周囲の第２の金属化面が第３の絶縁層および第３の導電層または第３の導電性の層系の成膜およびその構造がホトリソグラフィープロセスステップおよび異方性エッチングステップにより形成されかつ第２の線路の上側のセグメントおよび周囲の第２のコンタクトが第４の絶縁層および第４の導電層の成膜およびこれらの構造がホトリソグラフィープロセスステップおよび異方性エッチングステップにより形成される。
【００４９】
第１の線路および第２の線路をそれぞれ２つのステップにおいて製造することによって、メモリセル装置の製造を簡単にマルチレイヤ固定配線プロセスに統合することができる。第１ないし第２の線路の下側および上側のセグメントを形成するために、成膜ステップおよびこれらセグメントの構造形成ステップが使用される。これらステップは周囲の金属化面並びにその間に必要な、ビアとも称されるコンタクトを形成するために必要である。セルフィールドの第１の線路の下側ないし上側のセグメントの形成は、周囲の第１の金属化面（Ｍｅｔａｌｌ１）ないし第１のコンタクト面（Ｖｉａ１）の形成と同一の工程において行われる。同じように、第２の線路の下側ないし上側のセグメントは、第２の金属化面（Ｍｅｔａｌｌ２）ないし第２のコンタクト面（Ｖｉａ２）と同時に形成される。
【００５０】
この手法によって更に、周囲の上下に配置されている金属化面の間に、セルフィールドの第１の線路および第２の線路の間に存在しているよりも著しく大きな垂直方向の距離が存在しているという技術的な問題が解決される。セルフィールドにおける第１の線路および第２の線路の間の垂直方向の距離は磁気抵抗素子の寸法によって規定される。これは典型的には２０ないし４０ｎｍである。周囲の隣接する金属化面間の距離は寄生容量を低減するために著しく大きくなければならない。０．３５μｍテクノロジーではそれは典型的には３５０ないし４００ｎｍである。既述の過程によって、付加的な金属化面、大きなアスペクト比を有する付加的なトポグラフィーまたはビアが生じることなくこの問題は解決される。
【００５１】
次に本発明を、図示の実施例に基づいて詳細に説明する。
【００５２】
図１は、リング形状の磁気抵抗素子と第１の線路および第２の線路とを備えているメモリセル装置の断面図であり、これら線路はそれぞれ、層平面に対して平行に延在している第１の線路路成分および層平面に対して垂直に延在している第２の線路路成分（以下にそれぞれの線路の第１部分および第２部分と簡単に言う）を有している。
【００５３】
図２は、図１のII−IIで切断してみた断面図である。
【００５４】
図３は、磁気抵抗性のリング形状の素子と第１の線路および第２の線路を備えたメモリセル装置の平面図であり、これら線路の、層平面へ投影されるものはストライプ形状の帯状体である。
【００５５】
図４は、磁気抵抗性のリング形状の素子と第１の線路および第２の線路を備えたメモリセル装置の平面図であり、これら線路の、層平面へ投影されるものは波形状の、多角形状の帯状体である。
【００５６】
図５は、１つの磁気抵抗素子と所属の第１の線路および所属の第２の線路の隣接する領域を図４のＶ−Ｖで切断した見た断面図である。
【００５７】
図６は、第１のＳｉＯ２層と、第１のＳｉ３Ｎ４層と、第２のＳｉＯ２層と備えた基板の断面図である。
【００５８】
図７は、セルフィールドの第１の線路の下側のセグメントおよび周辺の第１の金属化面が形成された後の基板の断面図である。
【００５９】
図８は、第２のＳｉ３Ｎ４層および第３のＳｉＯ２層が成膜されかつ図示のように構造が形成された後の基板を示す。
【００６０】
図９は、周囲の第１のコンタクトとセルフィールドにおける第１の線路の上側のセグメントとが形成された後の基板を示す。
【００６１】
図１０は、第１の導電バリヤ層、第１の強磁性層、非磁性層、第２の強磁性層および第２の導電バリヤ層が成膜された後の基板を示す。
【００６２】
図１１は、スペーサ形成に基づいている、セルフアライメント形の方法を使用して、その前に成膜された層の図示の構造形成によって磁気抵抗素子が形成された後の基板を示し、セルフアライメント形の方法については図２０〜２２に基づいて説明する。
【００６３】
図１２は、平坦化する絶縁層が形成された後の基板を示す。
【００６４】
図１３は、第３のＳｉ３Ｎ４層および第４のＳｉＯ２層が成膜されかつ図示のように構造形成された後の基板を示す。
【００６５】
図１４は、第４のＳｉＯ２層および平坦化する絶縁層が図示のように構造形成された後の基板を示す。
【００６６】
図１５は、セルフィールドにおける第２の線路の下側のセグメントと周囲における第２の金属化面とが形成された後の基板を示す。
【００６７】
図１６は、第４のＳｉ３Ｎ４層および第５のＳｉＯ２層が成膜されかつ図示のように構造形成された後の基板を示す。
【００６８】
図１７は、セルフィールドにおける第２の線路の上側のセグメントと周囲の第２のコンタクトとが形成された後の基板を示す。
【００６９】
図１８は、第５のＳｉ３Ｎ４層および第６のＳｉＯ２層が成膜されかつ図示のように構造形成された後の基板を示す。
【００７０】
図１９は、第３の金属化面の形成後の基板を示す。
【００７１】
図２０は、第１の強磁性層、非磁性層および第２の強磁性層の成膜後、補助層の成膜および図示のような構造形成後および同一の層の成膜後の第１の線路の上側のセグメントを有する基板の断面図を示す。
【００７２】
図２１は、同一の層の異方性エッチング後の基板の断面を示し、これによりスペーサ形状のマスクが形成される。
【００７３】
図２２は、図示の構造化された補助層が除去されかつ第１の強磁性層、非磁性層および第２の強磁性層の図示のような構造化により磁気抵抗素子が形成された後の基板を示す。
【００７４】
図２３は、リング形状の層エレメントを有する磁気抵抗素子を示す。
【００７５】
メモリセル装置において、リング形状の磁気抵抗素子１１がそれぞれ第１の線路１２と第２の線路１３との間に配置されている（図１および図２参照）。磁気抵抗素子は層平面に対して垂直に延在している層平面１４においてリング形状の横断面を有している。第１の線路１２は第１部分１２１および第２部分１２２を有している。第１部分１２１は層平面１４に対して平行に延在しており、これに対して第２部分１２２は層平面１４に対して垂直に延在している。相応に、第２の線路１３は第１部分１３１および第２部分１３２を有している。第１部分１３１は層平面１４に対して平行に延在しており、これに対して第２部分１３２は層平面１４に対して垂直に延在している。第１の線路ないし第２の線路１３を電流が流れると、第１部分１２１ないし１３１においては層平面１４に平行に配向されている電流成分の方が優勢になる。これに対して第２部分１２２ないし１３２においては層平面１４に対して垂直に配向されている電流成分の方が優勢になる。
【００７６】
第１の線路１２に電流が流れると、第２部分１２２を流れる、垂直方句の電流成分により磁気抵抗素子１１のところにアジマス磁界が生じる。相応に、第２の線路１３においては第２部分１３２を流れる垂直方向の電流成分によって磁気抵抗素子１１のところにアジマス磁界が生じる。第１の線路および第２の線路１３が、第１の線路１２の１つと第２の線路１３の１つとの間の交差領域に配置されている磁気抵抗素子１１のところにおいてそれぞれの第２部分１２２，１３２における垂直方向の電流成分が同じ方向において流れるように極性付けられると、これらアジマス磁界は構造上重畳されることになりかつこの交差領域に配置されている磁気抵抗素子１１の磁化を切り換えることができる。
【００７７】
第１部分１２１，１３１および第２部分１２２，１３２が設けられていることで、第１の線路１２ないし第２の線路１３が層平面１４に対して垂直である平面において階段形状の横断面を有していることになる。
【００７８】
メモリセル装置は、相互に平行に延在している第１の線路３１と、同じく相互に平行に延在しておりかつ第１の線路３１に交差している第２の線路３２とを有している（図３参照）。平面図において第１の線路３１および第２の線路３２はそれぞれストライプ形状の横断面を有している。これらは０．３５μｍの幅、０．３５μｍの相互距離およびセルフィールドサイズに依存している、約７０ないし７００μｍの長さを有している。
【００７９】
第１の線路３１の１つと第２の線路３２の１つとの間の交差領域にそれぞれ、リング形状の横断面を有している磁気抵抗素子３３が配置されている。図３の平面図において素子は第２の線路３２によってそれぞれ覆い隠されているので、図３において磁気抵抗素子３３の輪郭はそれぞれ鎖線で示されている。
【００８０】
第１の線路３１並びに第２の線路３２は層平面に対して垂直でありかつストライプ形状の経過に対して平行である断面において次のような階段形状の横断面を有している。すなわち、層平面に対して平行に延在している第１部分と、層平面に対して垂直方向に延在している第２部分とを有している。これは図１および図２に基づいて説明したとおりである。第１の線路３１ないし第２の線路３２を電流が流れると、第１部分ではそれぞれ、リング形状の横断面に対して平行に配向されている電流成分が優勢である。これに対して第２部分ではそれぞれ、リング形状の横断面に対して垂直方向に配向されている電流成分が優勢である。磁気抵抗素子３３のそれぞれの上方および下方には、所属の第１の線路３１および所属の第２の線路３２の第２部分が配置されている。この第２部分では磁気抵抗素子３３のリング形状の横断面に対して垂直方向に電流が流れることができる。
【００８１】
メモリセル装置においてリング形状の磁気抵抗素子４１が、層平面と称される平面においてラスタ形状に行および列において配置されている（図４参照）。
【００８２】
磁気抵抗素子４１のそれぞれは第１の線路４２と第２の線路４３との間に配置されている。第１の線路４２および第２の線路４３を、層平面に投影するとそれぞれ波形状で、多角形形状の帯状体になる。これら帯状体がそれぞれの行ないし列に対して平行である成分を含んでいる。これらの平行な成分は、隣接する磁気抵抗素子４１の中心を通る直線に関して交番的に平行にずらされて配置されている。
【００８３】
層平面に対して垂直方向に、第１の線路４２および第２の線路４３は階段形状の横断面を有している（図４の線Ｖ−Ｖに沿って切断されて図示されている図５参照）。第１の線路４２は第１部分４２１および第２部分４２２を有している。第１部分４２１は層平面に対して平行に延在しており、第２部分４２２は層平面に対して垂直に延在している。
【００８４】
第２の線路４３は、層平面に対して平行に延在している第１部分４３１を有している。第２の線路４３は更に、層平面に対して垂直に延在している第２部分４３２を有している。
【００８５】
第１の線路４２および第２の線路４３のそれぞれに沿って、交番的に第１部分４２１，４３１および第２部分４２２，４３２が配置されている。
【００８６】
ＭＯＳトランジスタおよび類似のもののような素子を含んでいる単結晶シリコンから成る基板６１に、第１のＳｉＯ２層６２が５０〜１００ｎｍの厚さに、第１のＳｉ３Ｎ４層６３が３０〜５０ｎｍの厚さにそれから第２のＳｉＯ２層６４が４００〜８００ｎｍの厚さに被着される（図６参照）。ホトリソグラフィーにより生成されたラッカマスクおよび異方性エッチングを使用して、第２のＳｉＯ２層６４は、第２のＳｉＯ２層６４にトレンチ６４′が開口されるように構造化される、すなわちＳｉＯ２層６４の構造がホトリソグラフィーにより生成されたラッカマスクおよび異方性エッチングによりトレンチ６４′が開口されるように形成される。
【００８７】
続いて、ＴａＮ／Ｔａから成る第１の導電拡散バリヤ層６５が５０ｎｍの厚さにそれから銅から成る第１の導電層が成膜される。銅から成る第１の導電層は、それがトレンチ６４′を完全に充填するような厚さにおいて成膜される。第１の導電拡散バリヤ層６５および第１の導電層が化学機械式研磨によって構造化される、すなわち第１の導電拡散バリヤ層６５および第１の導電層の構造が表面の余分な導電層が除去されるように形成される。その際第２のＳｉＯ２層６４の表面は露出されかつトレンチ６４′に埋め込まれる、第１の線路の下側のセグメント６７がセルフィールドＺの領域に生成されかつ第１の金属化面６８の線路が周辺Ｐの領域に生成される（図７参照）。
【００８８】
次いで、第２のＳｉ３Ｎ４層６９が３０〜５０ｎｍの厚さでかつ第３のＳｉＯ２層６１０が４００〜８００ｎｍの厚さで成膜されかつホトリソグラフィーにより生成されたラッカマスクおよび異方性エッチングを用いてその構造が形成される（図８参照）。その際トレンチ６１０′が形成される。
【００８９】
引き続いて、全面に、第２の導電バリヤ層６１１および第２の導電層６１２が成膜される。第２の導電バリヤ層６１１は５０ｎｍの層厚においてＴａＮ／Ｔａから形成される。第２の導電層は銅から成っており、それがトレンチ６１０′を充填するような層厚に成膜される。ＣＭＰによって第２の導電層および第２の導電バリヤ層６１１が平坦化されるので、第３のＳｉＯ２層６１０の表面が露出されかつトレンチ６１０′に埋め込まれた、第１の線路の上側のセグメント４１３および第１のコンタクト６１４が生成される（図９参照）。第１の線路の上側のセグメント６１３および第１の線路の下側のセグメント６７は部分的にオーバラップしている。
【００９０】
引き続いて、全面に、第１のバリヤ層６１５，第１の強磁性層６１６，非磁性層６１７，第２の強磁性層６１８および第２の拡散バリヤ層６１９が成膜される（図１０参照）。第１の拡散バリヤ層６１５および第２の拡散バリヤ層６１９は１０〜３０ｎｍの層厚においてＴａから形成される。第１の強磁性層６１６は３〜１０ｎｍの層厚においてＣｏから形成される。非磁性層６１７は１〜３ｎｍの厚さにおいてＡｌ２Ｏ３から形成される。第２の強磁性層６１８は３〜１０ｎｍの厚さにおいてＮｉＦｅから形成される。図１０において、分かり易くするために、第１の強磁性層６１６，非磁性層６１７および第２の強磁性層６１８は三重層６１６，６１７，６１８として図示されている。
成される。これについては後で図２０〜２２に基づいて説明する。
【００９１】
マスク６２０を使用して、第１の拡散バリヤ層６１５，第１の強磁性層６１６，非磁性層６１７，第２の強磁性層６１８および第２の拡散バリヤ層６１９を異方性エッチングすることによって、磁気抵抗素子６２１が形成される。この素子は基板６１の表面に対して平行にリング形状の横断面を有している（図１１参照）。マスク６２０はセルフアライメントプロセスによって生成される。これについては後で図２０ないし２２に基づいて説明する。
【００９２】
第４のＳｉＯ２層６２２の成膜およびＣＭＰによる平坦化よって磁気抵抗素子６２１は絶縁材料によって取り囲まれる（図１２参照）。
【００９３】
次いで、第３のＳｉ３Ｎ４層６２３が成膜されかつホトラッカマスク６２４を用いて、磁気抵抗素子６２１が第３のＳｉ３Ｎ４層６２３によって被覆された状態にとどまり、一方この層の構造が周囲の領域においては除去されるように形成される（図１３参照）。
【００９４】
ホトラッカマスク６２４の除去後、全面に、第５のＳｉＯ２層６２５が４００〜８００ｎｍの厚さにおいて成膜され、その表面にホトリソグラフィーステップによってホトラッカマスク６２６が形成される。
【００９５】
エッチングマスクとしてホトラッカマスク６２６が使用されて、第５のＳｉＯ２層６２５および第４のＳｉＯ２層６２２の構造が形成される。その際トレンチ６２５′が生成される（図１４参照）。磁気抵抗素子６２１の上方には第３のＳｉ３Ｎ４層６２３が依然として残っている。
【００９６】
マスク６２６の除去後、第３の導電バリヤ層６２７および第３の導電層が成膜される。これらはトレンチ６２５′を充填する（図１５参照）。第３の導電バリヤ層６２７は３０〜５０ｎｍの層厚においてＴａ／ＴａＮから形成される。第３の導電層は銅から形成される。化学機械式研磨によって第３の導電バリヤ層６２７および第３の導電層が平坦化される。その際第５のＳｉＯ２層６２５の表面が露出される。その際セルフィールドＺにおいて第２の線路の下側のセグメント６２９が生成されかつ周囲Ｐにおいて第２の金属化面６３０が形成される（図１５参照）。全面的に、第４のＳｉ３Ｎ４層６３１が３０〜５０ｎｍの層厚において、それから第６のＳｉＯ２層６３２が４００〜８００ｎｍの層厚において成膜される。その上にホトラッカマスク６３３がホトリソグラフィープロセスステップを用いて製造される。異方性エッチングによって、第６のＳｉＯ２層６３２および第４のＳｉ３Ｎ４層６３１の構造が形成され、ここでトレンチ６３２′が形成される（図１６参照）。
【００９７】
マスク６３３を除去した後、トレンチ６３２′の側面に第４の導電バリヤ層６３４および第４の導電層が成膜される。これらがトレンチ６３２′を充填する。第４の導電バリヤ層６３４はＴａＮ／Ｔａから成り５０ｎｍの層厚において形成される。トレンチの底部はスパッタおよびＲＩＥプロセスの両方またはそのいずれかによって露出される。第４の導電層が銅から、トレンチ６３２が充填される程度の層厚において形成される。第４の導電バリヤ層６３４および第４の導電層はＣＭＰによって平坦化され、その際第６のＳｉＯ２層６３２の表面が露出される。同時に、第４の導電層から、第２のコンタクト６３６が周囲Ｐにおいてかつ第２の線路の上側のセグメント６３７がセルフィールドＺにおいて形成される（図１７参照）。
【００９８】
厚さ３０〜５０ｎｍにおける第５のＳｉ３Ｎ４層６３８および４００〜８００ｎｍの厚さにおける第７のＳｉＯ２層６３９の成膜およびこれら層の構造形成が続く。図示されていないホトラッカマスクおよび異方性エッチングを用いた構造形成の際、トレンチ６３９が開口される。これは第２のコンタクト６３６に達する（図１８参照）。
【００９９】
３０〜５０ｎｍの層厚における、ＴａＮ／Ｔａから成る第５の導電バリヤ層６４０および銅から成る第５の導電層の成膜および平坦化によって、トレンチ６３９′が第３の金属化面６４２によって充填される（図１９参照）。
【０１００】
表面の領域において拡散バリヤ層を有している基板７１に、Ｃｏから第１の強磁性層７２が３ないし１０ｎｍの層厚で、Ａｌ２Ｏ３から非磁性層７３が１ないし３ｎｍの層厚でそれからＮｉＦｅから第２の強磁性層７４が３ないし１０ｎｍの層厚で被着される（図２０参照）。
【０１０１】
第２の強磁性層７４上に、Ｓｉ３Ｎ４から補助層７５が５０〜１００ｎｍの厚さで被着されかつホトラックマスクを用いて（図示されていない）その構造が形成される。その際補助層７５に開口が生成され、ここで第２の強磁性層７４の表面が露出されるようになっている。
【０１０２】
次いで、ＳｉＯ２またはＴａから同形の層７６が８０ないし１２０ｎｍの層厚において形成される。
【０１０３】
ＦまたはＣｌを含有している反応ガスを用いた異方性エッチング（ＲＩＥ）によって、同形の層７６からスペーサ７７が形成される。これは製造に規定されてリング形状である（図２１参照）。スペーサ７７は構造形成された補助層７５の除去後エッチングマスクとして使用されて、第２の強磁性層７４，非磁性層７３および第１の強磁性層７２（場合によっては図示されていない拡散バリヤ層を含む）の構造が形成される。その際リング形状の、磁気抵抗素子７８が形成される。スペーサ７７が、拡散バリヤ作用を有しているＴａから形成されたとき、それをメモリセル装置における拡散バリヤとして使用することができる。
【０１０４】
リング形状の横断面を有している磁気抵抗素子８１は、少なくとも１つの、第１の強磁性層エレメント８２と、非磁性の層エレメント８３と、第２の強磁性層エレメント８４とを含んでおり、これらはスタックされて上下に配置されている。第１の強磁性層エレメント８２は３ないし１０ｎｍの層厚、３５０ｎｍの外径および１００ないし１９０ｎｍの内径を有しておりかつＣｏを含んでいる。非磁性層８３は１ないし３ｎｍの厚さを有しておりかつＡｌ２Ｏ３を含んでいる。第２の強磁性層エレメント８４は３および１０ｎｍの間の厚さを有しておりかつＮｉＦｅを含んでいる。非磁性の層エレメント８３および第２の強磁性層エレメント８４は、第１の強磁性層エレメントと同じ横断面を有している。
【０１０５】
第１の強磁性層エレメント８２および第２の強磁性層エレメント８４はそれぞれ、時計回りまたは反時計回りの磁化を有していることができる。第１の強磁性層エレメント８２の磁化が第２の強磁性層エレメント８４の磁化と方向が一致すれば、第１の強磁性層エレメント８２および第２の強磁性層エレメント８４の磁化が反対方向に配向されるときよりも、僅かな抵抗を有している。
【０１０６】
第１および第２の線路における書き込み電流の垂直方向成分およびこれにより生成される、メモリ素子の場所でのアジマス磁界を強化するために、ホトリソグラフィーによる構造が形成された平面を縮小するためにかつ磁気抵抗素子の一層確実なラテラル方向でのアイソレーションのために、図６〜図１９に基づいて説明したプロセスシーケンスのプロセス変形を次のように実施することができる：
第２のＳｉＯ２層６４を一層大きな厚さで（例えば２倍の厚さで）成膜する。これにより、一層深いトレンチ６２′およびＣＭＰステップの後に第１の線路の相応に厚くなっている下側のセグメント６７が生じる。銅の湿式化学式エッチバックによって（例えばペルオキソ二硫酸アンモニウム（ＮＨ４）２Ｓ２Ｏ６によって）、このセグメントの表面が第２のＳｉＯ２層６４の表面の下方に沈むので、トレンチ６４′は部分的にしか（例えば半分まで）充填されていない。引き続いて第２のＳｉ３Ｎ４層６９および第３のＳｉＯ２層６１０を成膜する。引き続くプロセスステップは、第１の線路の上側のセグメント６１３が完成するまで実質的に変わることなく行われる。
【０１０７】
これら素子のリング構造がセルフアライメントスペーサを用いて生成された、磁気抵抗素子６２１の構造化の後、第４のＳｉＯ２層６２２が異方性ＲＩＥプロセスによって（例えばＣおよびＦを含有しているエッチングガスを使用して）、磁気抵抗素子６２１がＳｉＯ２スペーサによってラテラル方向にアイソレーションされるようにエッチバックされる。引き続き、第３のＳｉ３Ｎ４層６２３ができるだけ同形にデポジットされる。この層を構造化することなく、第２の線路の下側のセグメントのための第５のＳｉＯ２層６２５が成膜されかつ短いＣＭＰステップによって平坦化される。それから第５のＳｉＯ２層６２５の構造が第３のＳｉ３Ｎ４層６２３に対して選択的に形成されかつ第４のＳｉＯ２層６２２のＳｉＯ２スペーサに対して選択的に形成される。
【０１０８】
その他のプロセスステップはすべて既に説明したように実施され、その際第２の線路における書き込み電流の垂直方向成分は第１の線路の場合と類似して増強される。
【図面の簡単な説明】
【図１】  リング形状の磁気抵抗素子と第１の線路および第２の線路とを備えているメモリセル装置の断面図である。
【図２】  図１のII−IIで切断してみた断面図である。
【図３】  磁気抵抗性のリング形状の素子と第１の線路および第２の線路を備えたメモリセル装置の平面図である。
【図４】  リング形状の磁気抵抗性の素子と第１の線路および第２の線路を備えたメモリセル装置の平面図である。
【図５】  １つの磁気抵抗素子と所属の第１の線路および所属の第２の線路の隣接する領域を図４のＶ−Ｖで切断した見た断面図である。
【図６】  第１のＳｉＯ２層と、第１のＳｉ３Ｎ４層と、第２のＳｉＯ２層と備えた基板の断面図である。
【図７】  セルフィールドの第１の線路の下側のセグメントおよび周辺の第１の金属化面が形成された後の基板の断面図である。
【図８】  第２のＳｉ３Ｎ４層および第３のＳｉＯ２層が成膜されかつこれらの層の構造が形成された後の基板の断面図である。
【図９】  周囲の第１のコンタクトとセルフィールドにおける第１の線路の上側のセグメントとの形成後の基板の断面図である。
【図１０】  第１の導電バリヤ層、第１の強磁性層、非磁性層、第２の強磁性層および第２の導電バリヤ層の成膜後の基板の断面図である。
【図１１】  スペーサ形成に基づいている、セルフアライメントプロセスを使用したその前に成膜された層の構造の形成によって磁気抵抗素子を形成した後の基板の断面図である。
【図１２】  平坦化する絶縁層の形成後の基板の断面図である。
【図１３】  第３のＳｉ３Ｎ４層および第４のＳｉＯ２層が成膜されかつこれらの層の構造が形成された後の基板の断面図である。
【図１４】  第４のＳｉ３Ｎ４層および平坦化する絶縁層の構造の形成後の基板の断面図である。
【図１５】  セルフィールドにおける第２の線路の下側のセグメントと周囲における第２の金属化面との形成後の基板の断面図である。。
【図１６】  第４のＳｉ３Ｎ４層および第５のＳｉＯ２層が成膜されかつこれら層の構造が形成された後の基板の断面図である。
【図１７】  セルフィールドにおける第２の線路の上側のセグメントと周囲の第２のコンタクトとの形成後の基板の断面図である。
【図１８】  第５のＳｉ３Ｎ４層および第６のＳｉＯ２層が成膜されかつこれら層の構造が形成された後の基板の断面図である。
【図１９】  第３の金属化面の形成後の基板の断面図である。
【図２０】  第１の強磁性層、非磁性層および第２の強磁性層の成膜後、補助層の成膜およびこの層の構造形成後および同一の層の成膜後の第１の線路の上側のセグメントを有する基板の断面図である。
【図２１】  同一の層の異方性エッチング後の基板の断面図である。
【図２２】  構造が形成された補助層が除去されかつ第１の強磁性層、非磁性層および第２の強磁性層の構造の形成により磁気抵抗素子が形成された後の基板の断面図である。
【図２３】  リング形状の層エレメントを有する磁気抵抗素子の概略図である。
【図１】
0004027040.tif 000002
【図２】
0004027040.tif 000003
【図３】
0004027040.tif 000004
【図４】
0004027040.tif 000005
【図５】
0004027040.tif 000006
【図６】
0004027040.tif 000007
【図７】
0004027040.tif 000008
【図８】
0004027040.tif 000009
【図９】
0004027040.tif 000010
【図１０】
0004027040.tif 000011
【図１１】
0004027040.tif 000012
【図１２】
0004027040.tif 000013
【図１３】
0004027040.tif 000014
【図１４】
0004027040.tif 000015
【図１５】
0004027040.tif 000016
【図１６】
0004027040.tif 000017
【図１７】
0004027040.tif 000018
【図１８】
0004027040.tif 000019
【図１９】
0004027040.tif 000020
【図２０】
0004027040.tif 000021
【図２１】
0004027040.tif 000022
【図２２】
0004027040.tif 000023
【図２３】
0004027040.tif 000024