(57)【特許請求の範囲】
【請求項１】
（ａ）半導体層の上に、ゲート絶縁層として機能する、第１の絶縁層を形成する工程と、
（ｂ）前記第１の絶縁層の上に第１導電層を形成し、該第１導電層の上に開口部を有する層を形成し、前記開口部における前記第１導電層の露出部分を選択的に酸化することによって第２の絶縁層を形成する工程と、
（ｃ）前記第２の絶縁層をマスクとして前記第１の導電層をパターニングすることによってフローティングゲートを形成するとともに、前記第２の絶縁層をマスクとして前記第１の絶縁層を除去する工程と、
（ｄ）前記第２の絶縁層の上面、前記フローティングゲートの側面および前記半導体層の表面を覆うように、全面にトンネル絶縁層として機能する第３の絶縁層を形成する工程と、
（ｅ）全面に第２の導電層を形成し、その後該第２の導電層をパターニングすることによって、前記半導体層の上面の一部、前記フローティングゲートの一方の側面および前記第２の絶縁層の一部と重なるように、前記第３の絶縁層の上にコントロールゲートを形成する工程と、
（ｆ）前記半導体層内に、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程と、
（ｇ）全面に第４の絶縁層を形成し、その後、該第４の絶縁層をエッチングして、少なくとも、前記フローティングゲートの他方の側面に第１のサイドウオール絶縁層を形成すると共に、前記コントロールゲートの一方の側面であって前記フローティングゲートの上方に位置する側面に第２のサイドウオール絶縁層を形成し、前記コントロールゲートの他方の側面に第３のサイドウォール絶縁層を形成する工程とを、この順序で含み、
前記工程（ｇ）では、前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層との間において、前記フローティングゲートが露出しないように、前記第３の絶縁層と前記第４の絶縁層とが残存するように前記エッチングを行う、不揮発性メモリトランジスタを有する半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層とは、残存した前記第３および第４の絶縁層を介して連続している、不揮発性メモリトランジスタを有する
半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｇ）において、前記第１ないし第３のサイドウォール絶縁層を形成する工程と同一工程で、さらにＭＩＳ型トランジスタのゲート電極の側面にサイドウオール絶縁層を形成する工程を有する、不揮発性メモリトランジスタを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）に適用されるデバイスのひとつとして、スプリットゲート構造を有するトランジスタが知られている。図７は、不揮発性メモリトランジスタを含む半導体装置の従来の一例を模式的に示す断面図である。
【０００３】
半導体装置は、スプリットゲート構造を有する不揮発性メモリトランジスタ（以下「メモリトランジスタ」という）３００を含む。
【０００４】
メモリトランジスタ３００は、ｎ型トランジスタを例にとると、図７に示すように、Ｐ型のシリコン基板１０内に形成されたｎ+型不純物拡散層からなるソース領域１４およびドレイン領域１６と、シリコン基板１０の表面に形成されたゲート絶縁層としての第１の絶縁層７０とを有する。この第１の絶縁層７０上には、フローティングゲート７２と、第４の絶縁層７６と、コントロールゲート７８とが順次形成されている。
【０００５】
フローティングゲート７２の上には、第２の絶縁層７４が形成されている。この第２の絶縁層７４は、フローティングゲート７２となるポリシリコン層の一部を選択酸化することによって形成された絶縁層から構成される。つまり、第２の絶縁層７４は、図７に示すように、中央から両端部へ向けてその膜厚が薄くなる構造を有する。その結果、フローティングゲート７２の両端の上縁部７２０は鋭角に形成され、これらの上縁部７２０で電界集中が起きやすいようになっている。
【０００６】
このスプリットゲート構造のメモリトランジスタ３００を動作させる場合には、たとえば、データの書き込み時には、ソース領域１４とドレイン領域１６間にチャネル電流を流し、矢印Ａ１０で示すように、電荷（ホットエレクトロン）をフローティングゲート７２に注入する。また、データの消去時には、所定の高電圧をコントロールゲート７８に印加し、ファウラー・ノルドハイムトンネル伝導（ＦＮ伝導）によって、フローティングゲート７２に蓄積された電荷を、矢印Ｂ１０で示すように、第２の絶縁層７６を介してコントロールゲート７８に移動させる。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、書換え可能回数特性が向上された、不揮発性メモリトランジスタを有する半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（半導体装置の製造方法）
（Ａ）本発明の不揮発性メモリトランジスタを有する半導体装置の製造方法は、
（ａ）半導体層の上に、ゲート絶縁層として機能する、第１の絶縁層を形成する工程と、
（ｂ）前記第１の絶縁層の上に第１導電層を形成し、該第１導電層の上に開口部を有する層を形成し、前記開口部における前記第１導電層の露出部分を選択的に酸化することによって第２の絶縁層を形成する工程と、
（ｃ）前記第２の絶縁層をマスクとして前記第１の導電層をパターニングすることによってフローティングゲートを形成する工程と、
（ｄ）前記第２の絶縁層の上面、前記フローティングゲートの側面および前記半導体層の表面を覆うように、全面にトンネル絶縁層として機能する第３の絶縁層を形成する工程、
（ｅ）全面に第２の導電層を形成し、その後該第２の導電層をパターニングすることによって、前記半導体層の上面の一部、前記フローティングゲートの一方の側面および前記第２の絶縁層の一部と重なるように、前記第３の絶縁層の上にコントロールゲートを形成する工程と、
（ｆ）前記半導体層内に、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程と、
（ｇ）全面に第４の絶縁層を形成し、その後、該第４の絶縁層をエッチングして、少なくとも、前記フローティングゲートの他方の側面に第１のサイドウオール絶縁層を形成すると共に、前記コントロールゲートの一方の側面であって前記フローティングゲートの上方に位置する側面に第２のサイドウオール絶縁層を形成し、前記コントロールゲートの他方の側面に第３のサイドウォール絶縁層を形成する工程とを、この順序で含み、
前記工程（ｇ）では、前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層との間において、前記フローティングゲートが露出しないように、前記第３の絶縁層と前記第４の絶縁層とが残存するように前記エッチングを行う、不揮発性メモリトランジスタを有する。
【０００９】
本発明においては、工程（ｇ）は、前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層との間であって、フローティングゲートの上方において、絶縁層を残存させて、フローティングゲートが露出しないように行われる。その結果、工程（ｇ）において、絶縁層のエッチングの際に生じるプロセス・インデュースト・チャージ（Process Induced Charge）がフローティングゲートに注入されるのを抑えることができる。したがって、第３の絶縁層にそのチャージがトラップされるのを抑えることができ、書換え可能回数特性の向上を図ることができる。
【００１０】
前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層とは、残存した絶縁層を介して連続していることが好ましい。
【００１１】
前記工程（ｇ）において、前記フローティングゲートの側縁部の上部における前記第４の絶縁層の厚さは、前記第３の絶縁層の厚さ以上であることができる。
【００１２】
前記工程（ｇ）における絶縁層のエッチングとしては、ドライエッチングにより行われる態様、または、ドライエッチングおよびウエットエッチングを併用して行われる態様を挙げることができる。
【００１３】
前記工程（ｇ）において、前記第１ないし第３のサイドウォール絶縁層を形成する工程と同一工程で、さらにＭＩＳ型トランジスタのゲート電極の側面にサイドウオール絶縁層を形成する工程を有することができる。
【００１４】
前記工程（ｇ）において、前記エッチング工程は、少なくとも前記フローティングゲートの上方に形成された前記第１の絶縁層が露出しないように行われることができる。
【００１５】
前記工程（ｄ）は、前記第１の絶縁層を形成する工程と同一工程で、前記ＭＩＳ型トランジスタのゲート絶縁層を形成する工程であることができる。
【００１６】
前記工程（ｅ）は、前記コントロールゲートを形成する工程と同一工程で、前記ＭＩＳ型トランジスタのゲート電極を形成する工程であることができる。
【００１７】
（半導体装置）
本発明の第１の半導体装置の製造方法により得られた不揮発性メモリトランジスタを有する半導体装置は、たとえば次の構成を有する。
【００１８】
本発明の不揮発性メモリトランジスタを有する半導体装置は、
半導体層と、
前記半導体層上に、ゲート絶縁層としての第１の絶縁層を介在させて配置されたフローティングゲートと、
前記フローティングゲートの少なくとも一部と接触し、トンネル絶縁層として機能しうる第３の絶縁層と、
前記第３の絶縁層の上に形成されたコントロールゲートと、
前記半導体層内に形成された、ソース領域またはドレイン領域を構成する不純物拡散層と、を含み、
前記フローティングゲートの側方に、第１のサイドウオール絶縁層が形成され、
前記フローティングゲートの上方におけるコントロールゲートの側方において、第２のサイドウオール絶縁層が形成され、
前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層との間であって、前記フローティングゲートの上方において、第３および第４の絶縁層が形成され、
前記第４の絶縁層は、前記第１のサイドウオール絶縁層と前記第２のサイドウオール絶縁層とに連続している。
【００１９】
前記第１のサイドウオール絶縁層と、前記第２のサイドウオール絶縁層と、前記第４の絶縁層とは、同一の材質からなることができる。
【００２０】
前記フローティングゲートの側縁部の上部における前記第４の絶縁層の厚さは、前記第２の絶縁層の厚さ以上であることができる。
【００２１】
本発明の半導体装置は、さらに、他の回路領域が混載されていることができる。前記回路領域は、少なくともロジック回路を含むことができる。
【００２２】
上記において「半導体層」には、半導体基板、および、基板の上に形成された半導体層が含まれる。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００２４】
［半導体装置の製造方法］
（製造プロセス）
実施の形態に係る半導体装置の製造方法を説明する。図２〜図４は、実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【００２５】
（Ａ）まず、図２（ａ）に示すように、シリコン基板１０の表面に、熱酸化法により、酸化シリコン層（第１の絶縁層）２０を形成する。酸化シリコン層２０の厚さは、特に限定されないが、ゲート耐圧、データ保持特性などを考慮して好ましくは７〜９ｎｍである。
【００２６】
次に、酸化シリコン層２０の表面に、ポリシリコン層（導電層）２２ａを形成し、これにリンやひ素を拡散してｎ型のポリシリコン層２２ａを形成する。ポリシリコン層２２ａの形成方法は、特に限定されず、たとえば、ＣＶＤ法である。ポリシリコン層２２ａの厚さは、たとえば５０〜３００ｎｍであり、好ましくは１００〜２００ｎｍである。
【００２７】
ポリシリコン層２２ａをｎ型にする他の方法としては、ポリシリコン層２２ａを形成した後、リンやひ素をイオン注入する方法、ポリシリコン層２２ａを形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキャリアガスを導入する方法、あるいはポリシリコン層２２ａを形成する時に、ホスフィン（ＰＨ3）を含んだキャリアガスを導入する方法、などがある。
【００２８】
次に、ポリシリコン層２２ａの表面に、例えばＣＶＤ法で窒化シリコン層５０を形成する。次いで、リソグラフィ技術を利用して、窒化シリコン層５０の所定領域を選択的にエッチングして除去する。窒化シリコン層５０の除去される領域２４Ｈは、メモリトランジスタ１００の第２の絶縁層２４が形成される領域である。
【００２９】
（Ｂ）次いで、図２（ｂ）に示すように、ポリシリコン層２２ａの露出部分を選択的に酸化することにより、ポリシリコン層２２ａの所定領域の表面に第２の絶縁層２４を形成する。選択酸化によって形成された第２の絶縁層２４は、中央部の膜厚が最も大きく、端部では徐々に膜厚が小さくなる断面形状を有する。その後、窒化シリコン層５０を除去する。
【００３０】
（Ｃ）次に、図３（ａ）に示すように、第２の絶縁層２４をマスクとしてエッチングを行ない、ポリシリコン層２２ａをパターニングし、フローティングゲート２２を形成する。さらに、シリコン基板１０上の酸化シリコン層２０を除去する。
【００３１】
（Ｄ）次に、図３（ｂ）に示すように、シリコン基板１０の上に、酸化シリコン層（第３の絶縁層）２６を堆積する。酸化シリコン層２６の厚さは、シリコン基板１０の上面を基準として、たとえば２０〜２５ｎｍである。酸化シリコン層２６の形成方法は、特に限定されず、たとえば熱酸化法，ＣＶＤ法をあげることができる。好ましいＣＶＤ法は、高温熱ＣＶＤ法（たとえばシランベースの高温熱ＣＶＤ法）である。高温熱ＣＶＤ法により酸化シリコン層２６を形成すると、酸化シリコン層２６の膜質が緻密になるという利点がある。
【００３２】
また、酸化シリコン層２６は、複数の層が積層されて構成されていてもよい。具体的には、酸化シリコン層２６は、熱酸化法により得られた第１の酸化シリコン層と、ＣＶＤ法により得られた第２の酸化シリコン層との積層構造を有していてもよい。さらに、熱酸化膜、ＣＶＤ膜、熱酸化膜の３層積層構造であってもよい。
【００３３】
次に、酸化シリコン層２６の表面に、ポリシリコン層２８ａを形成する。ポリシリコン層２８ａの形成方法は、特に限定されず、たとえば、ＣＶＤ法である。ポリシリコン層２８ａは、上述したポリシリコン層２２ａと同様の方法により、ｎ型にすることができる。ポリシリコン層２８ａの膜厚は、たとえば５０〜３００ｎｍである。
【００３４】
次に、必要に応じて、ポリシリコン層２８ａの上に、シリサイド層（図示せず）を形成する。シリサイド層は、たとえば、スパッタ法，ＣＶＤ法により形成されることができる。
【００３５】
次いで、コントロールゲート２８上に所定のパターンを有するレジスト層（図示せず）を形成する。その後、図４（ａ）に示すように、エッチングによってポリシリコン層２８ａのパターニングを行い、コントロールゲート２８を形成する。
【００３６】
（Ｅ）次いで、公知の方法により、ｎ型不純物をシリコン基板１０にドープすることにより、ソース領域１４およびドレイン領域１６を形成する。以上の工程によって、メモリトランジスタ１００が形成される。
【００３７】
（Ｆ）次に、図４（ｂ）に示すように、全面に、絶縁層（第４の絶縁層）４０を堆積する。絶縁層４０の材質としては、酸化シリコン、窒化シリコンを挙げることができる。絶縁層４０は、たとえばＣＶＤ法により形成することができる。
【００３８】
次に、絶縁層４０をドライエッチングすることにより、図１に示すように、フローティングゲート２２の側壁において第１のサイドウオール絶縁層４２を形成し、フローティングゲート２２の上方におけるコントロールゲート２８の側壁において第２のサイドウオール絶縁層４４を形成し、ドレイン領域１６の端部におけるコントロールゲート２８の側壁において第３のサイドウオール絶縁層４６を形成する。なお、この第１〜第３のサイドウオール絶縁層４２，４４，４６の形成と同一の工程で、ＭＩＳトランジスタ２００のサイドウオール絶縁層２５０が形成される。
【００３９】
なお、絶縁層４０のエッチングは、フローティングゲート２２が露出しないようにして行われる。具体的には、絶縁層４０のエッチング工程は、第１のサイドウオール絶縁層４２と第２のサイドウオール絶縁層４４との間におけるフローティングゲート２２の上方（コントロールゲート２８によって覆われていない第２の絶縁層２４の上）において、絶縁層４０を残存させて、第４の絶縁層４８が形成されるように行われる。絶縁層４０のエッチングは、フローティングゲート２２が露出しないようにして行われるため、そのエッチングの際に生じるプロセス・インデュースト・チャージ（Process Induced Charge）がフローティングゲート２２中に注入されるのを抑えることができる。フローティングゲート２２の側縁部の上部２２ｃにおける第４の絶縁層４８の厚さＷ１０は、たとえば第３の絶縁層２６の厚さ以上であることができ、より具体的には、１〜１０ｎｍ、好ましくは１〜５ｎｍである。
【００４０】
また、絶縁層４０のエッチングは、ドライエッチングとウエットエッチングとを併用して行うことができる。ウエットエッチングを併用することで、その分だけ、エッチングの際においてプロセス・インデュースト・チャージ（Process Induced Charge）の発生を抑えることができる。また、第４の絶縁層４８の膜厚の制御は、絶縁層４０のエッチング時間を制御することにより、行うことができる。ドライエッチングは異方性リアクティブイオンエッチングが好ましい。好ましいウエットエッチングは、希釈フッ酸または希釈フッ化アンモニウムをエッチャントとするウエットエッチングである。
【００４１】
（作用効果）
以下、本実施の形態に係る半導体装置の製造方法の作用効果を説明する。
【００４２】
図５に示すように、サイドウオール絶縁層３４２，３４４，３４６を形成する際、第１のサイドウオール絶縁層３４２と第２のサイドウオール絶縁層３４４との間の絶縁層３２４の上に、絶縁層を残さないように形成することが考えられる。しかし、その絶縁層３２４の上に絶縁層を残さないと、図５に示すように、フローティングゲート３２２の側縁部の上部３２２ｃが露出する場合がある。フローティングゲート３２２の側縁部の上部３２２ｃが露出した状態で、エッチングを行うと、書換え可能回数特性（endurance特性）が低下する。この理由は、次のとおりと考えられる。絶縁層のエッチングの際、プロセス・インデュースト・チャージ（Process Induced Charge）が発生する。フローティングゲート３２２の側縁部の上部３２２ｃが露出した状態で絶縁層のエッチングを続けると、そのチャージがその露出したフローティングゲート３２２の部分からフローティングゲート３２２中に注入される。チャージがフローティングゲート３２２に注入されると、そのチャージの一部がさらに絶縁層３２６に向かい、絶縁層３２６にトラップされることとなる。その結果、書換え可能回数（endurance特性）が低下する。
【００４３】
しかし、本実施の形態においては、サイドウオール絶縁層４２，４４，４６を形成するための絶縁層４０のエッチングの際において、コントロールゲート２８によって覆われていない第２の絶縁層２４の上において、絶縁層４０を残存させ第４の絶縁層４８を形成している。第４の絶縁層４８は、第１のサイドウオール絶縁層４２と第２のサイドウオール絶縁層４４とに連続している。これにより、フローティングゲート２２の側縁部の上部２２ｃが露出しない。このため、絶縁層４０のエッチングの際に生じるプロセス・インデュースト・チャージ（Process Induced Charge）がフローティングゲート２２内に注入されるのを抑えることができる。その結果、第３の絶縁層２６にそのチャージがトラップされるのを抑えることができ、書換え可能回数特性（endurance特性）の向上を図ることができる。
【００４４】
［半導体装置］
（デバイスの構造）
実施の形態に係る半導体装置について説明する。図１は、実施の形態に係る半導体装置の断面を模式的に示す断面図である。
【００４５】
半導体装置１０００は、不揮発性メモリトランジスタ（以下「メモリトランジスタ」という）１００と、ＭＩＳトランジスタ２００とを有する。メモリトランジスタ１００は、ソース領域１４と、ドレイン領域１６と、ゲート絶縁層として機能する第１の絶縁層２０とを有する。ソース領域１４およびドレイン領域１６は、ｎ型トランジスタを例にとると、Ｐ型のシリコン基板１０内に形成されたｎ+ 型不純物拡散層からなる。第１の絶縁層２０は、シリコン基板１０の表面に形成されている。
【００４６】
第１の絶縁層２０の上には、フローティングゲート２２と、第２の絶縁層２４とが順次形成されている。第２の絶縁層２４は、中央部から側端部へ向けてその膜厚が薄くなる構造を有する。このため、フローティングゲート２２の側縁部の上部２２ｂは、鋭角に形成されている。その結果、フローティングゲート２２の側縁部の上部２２ｂで電界集中が起きやすいようになっている。
【００４７】
第３の絶縁層２６は、第２の絶縁層２４の上面、フローティングゲート２２の側面およびシリコン基板１０の表面を覆うように形成されている。この第３の絶縁層２６は、いわゆるトンネル絶縁層として機能する。
【００４８】
この第３の絶縁層２６の上面上には、コントロールゲート２８が形成されている。コントロールゲート２８の上には、必要に応じて、シリサイド層（図示せず）を形成してもよい。シリサイド層の材質としては、たとえば、タングステンシリサイド，モリブデンシリサイド，チタンシリサイド，コバルトシリサイドを挙げることができる。
【００４９】
フローティングゲート２２の側壁には、第１のサイドウオール絶縁層４２が形成されている。フローティングゲート２２の上方におけるコントロールゲート２８の側壁には、第２のサイドウオール絶縁層４４が形成されている。第１のサイドウオール絶縁層４２と第２のサイドウオール絶縁層４４との間（コントロールゲート２８によって覆われていない第２の絶縁層２４の上）において、第４の絶縁層４８が形成されている。第４の絶縁層４８は、第１のサイドウオール絶縁層４２と第２のサイドウオール絶縁層４４とに連続している。つまり、第１のサイドウオール絶縁層４２と第２のサイドウオール絶縁層４４とは、第４の絶縁層４８を介して連続している。
【００５０】
また、ドレイン領域１６端におけるコントロールゲート２８の側壁には、第３のサイドウオール絶縁層４６が形成されている。
【００５１】
ＭＩＳトランジスタ２００は、ゲート絶縁層２１０と、ゲート電極２２０と、ソース領域２３０と、ドレイン領域２４０とを有する。ゲート電極２２０の側壁において、サイドウオール絶縁層２５０が形成されている。
【００５２】
そして、ＭＩＳトランジスタ２００の製造工程の一部は、メモリトランジスタ１００の製造工程と共用することができる。図１において、メモリトランジスタ１００の第３の絶縁層２６を形成する工程と同一工程で、ＭＩＳトランジスタ２００のゲート絶縁層２１０を形成することができる。例えば、図示しないが、メモリトランジスタ１００の第３の絶縁層２６が、熱酸化膜、高温酸化膜（ＨＴＯ膜）、熱酸化膜の３層構造で構成されている場合、上層の熱酸化膜とＭＩＳトランジスタ２００のゲート絶縁層２１０とは、同一工程で形成されることができる。また、メモリトランジスタ１００のコントロールゲート２８と、ＭＩＳトランジスタ２００のゲート電極２２０とは、同一工程で形成されることができる。
【００５３】
（メモリセルの動作方法）
次に、本発明の半導体装置を構成するメモリトランジスタ１００の動作方法の一例について、図１を参照して説明する。
【００５４】
図１において、Ｖｃはコントロールゲート２８に印加される電圧を示し、Ｖｓはソース領域１４に印加される電圧を示し、Ｖｄはドレイン領域１６に印加される電圧を示し、ＶｓｕｂはＰ型のシリコン基板１０に印加される電圧を示す。
【００５５】
このメモリトランジスタ１００を動作させる場合には、データの書き込み時には、ソース領域１４とドレイン領域１６間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート２２に注入する。データの消去時には、所定の高電圧をコントロールゲート２８に印加し、ＦＮ伝導によってフローティングゲート２２に蓄積された電荷をコントロールゲート２８に移動させる。以下に、各動作の一例について述べる。
【００５６】
まず、書き込み動作について具体的に述べる。なお、矢印Ａ１は、書き込み時の電子の流れを示す。
【００５７】
データの書き込み動作においては、ドレイン領域１６に対してソース領域１４を高電位にし、必要に応じてコントロールゲート２８に所定電位を印加する。これにより、ドレイン領域１６付近で発生するホットエレクトロンは、フローティングゲート２２に向かって加速され、第１の絶縁層２０を介してフローティングゲート２２に注入され、データの書き込みがなされる。
【００５８】
この書き込み動作では、例えば、コントロールゲート２８の電位（Ｖｃ）を２Ｖ、ソース領域１４の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖとする。
【００５９】
次に、消去動作について具体的に説明する。なお、矢印Ｂ１は、消去時の電子の流れを示す。
【００６０】
消去動作においては、ソース領域１４およびドレイン領域１６の電位に対してコントロールゲート２８の電位を高くする。これにより、フローティングゲート２２内に蓄積された電荷は、フローティングゲート２２の側縁部の上部２２ｂからＦＮ伝導によって第３の絶縁層２６を突き抜けてコントロールゲート２８に放出されて、データが消去される。
【００６１】
この消去動作では、例えば、コントロールゲート２８の電位（Ｖｃ）を１１．５Ｖとし、ソース領域１４およびドレイン領域１６の電位ＶｓおよびＶｄを０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖとする。
【００６２】
次に読み出し動作について具体的に説明する。なお、矢印Ｃ１は、読み出し時の電子の流れを示す。
【００６３】
読み出し動作においては、ソース領域１４に対してドレイン領域１６を高電位とし、コントロールゲート２８に所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート２２に電荷が注入されていると、フローティングゲート２２の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート２２に電荷が注入されていないと、フローティングゲート２２の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン領域１６から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ１００のデータを読み出すことができる。
【００６４】
読み出し動作においては、例えば、コントロールゲート２８の電位（Ｖｃ）は３．０Ｖとし、ソース領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓｕｂ）を０Ｖとする。
【００６５】
［エンベデット半導体装置への適用例］
半導体装置は、他の回路領域を含んでいてもよい。他の回路領域としては、ロジック回路、インターフェイス回路、ゲートアレイ回路、メモリ回路（たとえばＲＡＭ，ＲＯＭ）、プロセッサ（たとえばＲＩＳＣ）または各種ＩＰ（Intellectual Property）マクロなどの回路、あるいはその他のディジタル回路、アナログ回路などを挙げることができる。
【００６６】
具体的には、次のエンベデット半導体装置が可能である。図６は、上記実施の形態の半導体装置が適用された、エンベデット半導体装置のレイアウトを示す模式図である。この例では、エンベデット半導体装置２０００は、フラッシュメモリ９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路９６と、インターフェイス回路９８とがＳＯＧ（Sea  of  Gate）に混載されている。メモリトランジスタ１００は、フラッシュメモリ９０の構成要素である。ＭＩＳトランジスタ２００は、フラッシュメモリ９０の周辺回路の構成要素とすることができる。また、ＭＩＳトランジスタ２００は、上記の他の回路領域における構成要素とすることもできる。
【００６７】
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】  実施の形態に係る半導体装置の断面を模式的に示す断面図である。
【図２】  実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図３】  実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図４】  実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図５】  実施の形態の半導体装置の製造方法における作用効果を説明するための比較例に係る半導体装置を模式的に示す断面図である。
【図６】  上記実施の形態の半導体装置が適用された、エンベデット半導体装置のレイアウトを示す模式図である。
【図７】  不揮発性メモリトランジスタを含む半導体装置の従来の一例を模式的に示す断面図である。
【符号の説明】
１０    シリコン基板
１２    素子分離領域
１４    ソース領域
１６    ドレイン領域
２０    第１の絶縁層（酸化シリコン層）
２２    フローティングゲート
２２ａ  ポリシリコン層
２２ｂ，２２ｃ  フローティングゲートの周縁部の上部
２４    第２の絶縁層
２６    第３の絶縁層（酸化シリコン層）
２８    コントロールゲート
２８ａ  ポリシリコン層
３０    第３の絶縁層
４０    絶縁層
４２    第１のサイドウオール絶縁層
４４    第２のサイドウオール絶縁層
４６    第３のサイドウオール絶縁層
４８    第４の絶縁層
１００  メモリトランジスタ
２００  ＭＩＳトランジスタ
２１０  ゲート絶縁層
２２０  ゲート電極
２３０  ソース領域
２４０  ドレイン領域
２５０  サイドウオール絶縁層
１０００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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