(57)【特許請求の範囲】
【請求項１】
各画素のデータが１ワードで構成される入力映像信号を一旦記録した後に再生して出力映像信号として出力するメモリ制御装置において、
ライン単位で入力された入力映像信号をｎワード（ｎ≧２）幅で書き込むことが可能な複数のフレームメモリと、
前記フレームメモリを選択して、前記ライン単位で入力された前記入力映像信号のうち設定された、１ワード単位の書き込み開始位置以降のデータを少なくともその一部として含むｎワード単位のデータを選択されたフレームメモリに書き込むように制御する書き込み制御手段と、
前記フレームメモリに書き込まれたｎワード単位のデータを読み出すための読み出し制御手段と、
前記書き込み制御手段に前記書き込み開始位置を設定するための設定値を発生する設定値発生手段とを備え、
前記書き込み制御手段は、前記設定値発生手段により前記書き込み開始位置の設定値が変更されたときは、次のフレームの先頭から前記書き込み開始位置を変更し、
さらに、前記設定値に基づいて前記フレームメモリに書き込まれたｎワード単位のデータの前記書込み開始位置の判別結果を示す判別信号を生成する判別手段と、
前記判別信号を、前記書き込み開始位置が変更されてから、該変更後に書き込まれたフレームの先頭が読み出されるまでの時間だけ遅延させて遅延判別信号を出力する遅延手段と、
前記遅延判別信号に基づいて前記フレームメモリから読み出されるｎワード単位のデータのうち、前記書き込み開始位置より前のデータを制限する手段と
を備えたことを特徴とするメモリ制御装置。
【請求項２】
さらに、前記フレームメモリから読み出されたｎワード単位のデータを１ワード単位のデータに変換する第１の変換手段を備え、
前記制限手段は、前記第１の変換手段から出力される１ワード単位のデータについて、前記書き込み開始位置よりも前のデータを制限するようにしたことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
さらに、ライン単位で入力される１ワード幅の入力映像信号をｎワード単位のデータに変換する第２の変換手段を備え、
前記第２の変換手段の出力が前記フレームメモリに書き込まれることを特徴とする請求項１又は請求項２に記載のメモリ制御装置。
【請求項４】
前記読み出し制御手段は、前記フレームメモリからライン単位でｎワード単位のデータを読み出すように構成されていることを特徴とする請求項１乃至請求項３のいずれかに記載のメモリ制御装置。
【請求項５】
前記読み出し制御手段は、前記フレームメモリからブロック単位でｎワード単位のデータを読み出すように構成されていることを特徴とする請求項１乃至請求項３のいずれかに記載のメモリ制御装置。
【請求項６】
前記ｎワード単位のデータは２ワード単位のデータであり、前記判別信号は、前記書き込み開始位置が、前記入力映像信号中の各ラインの奇数番目の画素のデータか、偶数番目の画素のデータかを示すものであることを特徴とする請求項１乃至請求項５のいずれかに記載のメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力ディジタル信号の転送速度を変換して出力するメモリ制御装置に関する。
【０００２】
【従来の技術】
例えば、映像信号の記録密度を高めるために転送速度を変換するメモリ制御装置では、ディジタル映像信号をフレームメモリに書き込む入力タイミングとは異なるタイミングで、一連のディジタル映像信号を読み出すようにしている。
【０００３】
図７は、従来のメモリ制御装置の構成を示すブロック回路図である。
【０００４】
図において、１〜３はいずれも入力映像信号を１６ビットのディジタルデータとして記憶するフレームメモリ、４は１画素８ビット（１ワード）構成の入力ディジタルデータＤinを１６ビットデータに変換する第１のビット幅変換器、５は上記フレームメモリ１〜３でのデータのリード（ＲＥＡＤ）、ライト（ＷＲＩＴＥ）状態を切り換えるデータ切換え器であり、上記第１のビット幅変換器４がその入力端子Ａと接続され、入力映像信号の垂直同期信号Ｗ−ＶＳＹＮＣパルス（以下、Ｗ―ＶＳＹＮＣという）、及び出力映像信号の垂直同期信号Ｒ−ＶＳＹＮＣパルス（以下、Ｒ―ＶＳＹＮＣという）が供給されている。６は１６ビットのディジタルデータを８ビットのディジタルデータに変換する第２のビット幅変換器であり、データ切換え器５の出力端子Ｂと接続されている。
【０００５】
７は上記フレームメモリ１〜３の書き込み制御を行う書き込み制御回路であり、同期信号として上記Ｗ―ＶＳＹＮＣ、及び入力映像信号の水平同期信号Ｗ−ＨＳＹＮＣパルス（以下、Ｗ−ＨＳＹＮＣという）が供給されている。８は上記フレームメモリ１〜３の読み出し制御を行う読み出し制御回路であり、同期信号として上記Ｒ―ＶＳＹＮＣ、及び出力映像信号の水平同期信号Ｒ−ＨＳＹＮＣパルス（以下、Ｒ−ＨＳＹＮＣという）が供給されている。また、９は上記書き込み制御回路７に書き込み開始位置を設定するマイコンであって、このマイコン９からは、フレームメモリ１〜３の水平方向でのデータ書き込み開始位置を設定する書き込み開始位置信号ＷＨＳＴＡＲＴを書き込み制御回路７に出力している。
【０００６】
１０は上記マイコン９から出力された信号ＷＨＳＴＡＲＴが示すアドレス値（有効データ設定値、即ち書き込み開始位置設定値）が奇数か偶数かを判別するＬＳＢ判別回路であり、ここから上記信号ＷＨＳＴＡＲＴのＬＳＢ（least  significant  bit）に基づいて判別信号Ｓｄが出力される。１１は上記第２のビット幅変換器６に接続されたマスク回路であり、このマスク回路１１では、上記判別信号Ｓｄに基づいて、フレームメモリ１〜３から出力される出力映像信号の有効データの範囲（書き込み開始位置）が決定され、各ラインの先頭１画素データがマスクされる。
【０００７】
つぎに、上記従来のメモリ制御装置の動作の概略について説明する。
【０００８】
図８は、フレームメモリへの書き込み、読み出し動作を説明する概念図である。ここでは、同図（ａ）に示すように、ディジタルデータに変換された入力映像信号の転送速度を変換するために、まず１画素８ビットで入力されるディジタルデータＤinは、第１のビット幅変換器４によって、１６ビットのディジタルデータに変換される。これは、非常に高速で伝送されるディジタルデータをフレームメモリに記憶させるとき、一般的に行われている手法である。１６ビットのディジタルデータはデータ切換え器５に入力された後、入力映像信号の垂直同期信号Ｗ―ＶＳＹＮＣと水平同期信号Ｗ−ＨＳＹＮＣを基準にして、１ライン単位で順次に１フレーム分の映像を構成するＮラインの映像信号が、フレームメモリ１〜３のいずれかに書き込まれる（同図（ｂ））。その後、同図（ｃ）に示すように、出力映像信号のＲ―ＶＳＹＮＣとＲ−ＨＳＹＮＣを基準にして、１６ビットのディジタルデータを１ライン分が８ビット×Ｍ画素からなる出力映像信号として、フレームメモリ１〜３のいずれかから読み出すことによって、転送速度の変換が行われる。
【０００９】
図９は、信号ＷＨＳＴＡＲＴによる書き込み開始位置を説明するタイミング図である。
【００１０】
ここで、フレームメモリ１〜３に対するリード・ライト状態の切り替えは、それぞれＷ−ＶＳＹＮＣ及びＲ−ＶＳＹＮＣに同期して行われるが、図９（ａ）に示すように１画素８ビットのディジタルデータＤinは、第１のビット幅変換器４により１６ビットのディジタルデータに変換され、フレームメモリ１〜３に入力される。書き込み制御回路７は、これらフレームメモリ１〜３に対するＷ−ＨＳＹＮＣを基準としたライン単位での映像信号の書き込み制御を行う。このときマイコン９からの信号ＷＨＳＴＡＲＴが、Ｗ−ＨＳＹＮＣを基準として、入力映像信号のうちの何番目の画素からフレームメモリ１〜３にデータとして書き込むかを、すなわちフレームメモリ１〜３への書き込み開始位置を書き込み制御回路７に対して指定している。
【００１１】
例えば、４番目の画素データから書き込みを開始するには、有効データ設定値として“４”のアドレス値が、５番目の画素データから書き込みを開始する場合は、同様に“５”のアドレス値が信号ＷＨＳＴＡＲＴとして、マイコン９から書き込み制御回路７に送られる。そして、書き込み制御回路７はそれぞれ有効データ設定値に基づき、１６ビットに変換されたディジタルデータを１ライン単位で書き込み制御を行うのである。
【００１２】
上記書き込み制御回路７では、フレームメモリ１〜３に対して予め８ビットのディジタルデータを１６ビットデータに変換したうえで書き込む構成になっている。そのため、図９（ｃ）に示すように、ＷＨＳＴＡＲＴのアドレス値がたとえ“５”であっても、実際には４番目の８ビットデータも書き込まれることになる。フレームメモリ１〜３に書き込まれた１６ビットのディジタルデータは、Ｒ−ＨＳＹＮＣを基準にして、読み出し制御回路８から出力される制御信号によってライン単位で読み出される。読み出された１６ビットのディジタルデータは、第２のビット幅変換器６によって８ビットのディジタルデータに変換される。
【００１３】
図１０は、マスク回路による読み出し開始位置を説明するタイミング図である。
【００１４】
同図（ａ）には、フレームメモリ１〜３から出力された１６ビットのディジタルデータを、第２のビット幅変換器６によって８ビットデータに変換する様子を示している。ＬＳＢ判別回路１０では、信号ＷＨＳＴＡＲＴに基づいて、読み出し開始位置が奇数画素か、あるいは偶数画素のいずれかを判別している。偶数画素と判別した場合は、判別信号Ｓdを“Ｌ”に、奇数画素と判別した場合には、判別信号Ｓdを“Ｈ”にしてマスク回路１１に出力する。マスク回路１１では、ＬＳＢ判別回路１０からの判別信号Ｓdが“Ｌ”であれば、第２のビット幅変換器６から８ビットデータとして出力された出力映像信号Ｄoutをマスクせずに後段の処理回路へ出力する。しかし、判別信号Ｓdが“Ｈ”であれば、１ラインの先頭１画素分の８ビットデータをマスクしたディジタルデータが出力映像信号Ｄoutとなる。
【００１５】
例えば、図１０（ｂ）に示すように、ＷＨＳＴＡＲＴが“４”の場合では、入力映像信号は４番目の画素データからフレームメモリ１〜３に書き込まれているため、マスク回路１１には不要となるデータは入力されない。しかし、ＷＨＳＴＡＲＴが“５”の場合は、図１０（ｃ）に示すように、上述した１６ビット単位でフレームメモリ１〜３に書き込まれている４番目の８ビットデータが、マスク回路１１に不要なデータとして入力される。したがって、その場合には、各ラインの先頭画素としてフレームメモリ１〜３から読み出された４番目の画素データは、第２のビット幅変換器６によって８ビットのディジタルデータに変換された後、有効データの範囲外のデータ（書き込み開始位置よりも前のデータ）としてマスク回路１１によってマスクする必要が生じる。
【００１６】
そこで、マスク回路１１では、ＷＨＳＴＡＲＴが偶数であればマスクを行わずに第２のビット幅変換器６の出力をそのまま後段の処理回路へ出力するが、奇数の場合には、各ラインの先頭１画素のデータをマスクした映像信号を後段の処理回路へ出力するようにしている。
【００１７】
次に、データ切換え器５の動作について説明する。
【００１８】
図１１は、フレームメモリの状態遷移の一例を示す状態遷移図である。データ切換え器５には、この状態遷移図に基づくデータ切換え動作がプログラムされており、フレームメモリ１〜３に書き込まれる１６ビットのディジタル映像信号と読み出される１６ビットのディジタル映像信号とが、状態Ｓ０〜Ｓ１１の１２通りに切り換えられる。すなわち、このメモリ制御装置に非同期に入力されるＷ−ＶＳＹＮＣとＲ−ＶＳＹＮＣとの入力タイミングによって、フレームメモリ１〜３が接続されている入出力端子Ｍ１〜Ｍ３とディジタルデータの入力端子Ａおよびディジタルデータの出力端子Ｂとのスイッチング状態が切り換えられる。
【００１９】
例えば、フレームメモリ１〜３がＳ０の状態にあったとする。すなわち、フレームメモリ１はリード状態（Ｒ）、フレームメモリ２はライト状態（Ｗ）、フレームメモリ３はリード待機状態（Ｆ：FULL）が現在の状態である。このとき、Ｗ−ＶＳＹＮＣが入力すると、フレームメモリ１〜３はＳ２の状態に遷移し、スイッチング状態としては、端子Ｍ１が端子Ｂと接続され、端子Ａが端子Ｍ３と接続される（以下では、Ｍ１→Ｂ、Ａ→Ｍ３のように記す。）。さらに、次にＲ−ＶＳＹＮＣが入力したとすると、Ｓ２からＳ１１の状態に遷移し、スイッチング状態はＡ→Ｍ２、Ｍ３→Ｂとなる。このとき、フレームメモリ１はライト待機状態（Ｅ：EMPTY）となる。
【００２０】
しかし、フレームメモリ１〜３が最初にＳ０の状態のとき、Ｗ−ＶＳＹＮＣに先立ってＲ−ＶＳＹＮＣが入力した場合には、フレームメモリ１〜３はＳ１１の状態に遷移する。なお、Ｒ−ＶＳＹＮＣとＷ−ＶＳＹＮＣが同時に入力した場合には、状態Ｓ５に遷移する。
【００２１】
次に、上記メモリ制御装置の全体の動作について更に詳しく説明する。
【００２２】
図１２は、フレームメモリ１〜３の状態遷移を示すタイミング図である。このタイミング図では、フレームメモリ１がライト状態（Ｗ）、フレームメモリ２がリード状態（Ｒ）、フレームメモリ３はリード待機状態（Ｆ）から動作がスタートする場合を示している。すなわち、図１１の状態遷移図に示すＳ４の状態から動作がスタートする。
【００２３】
この状態Ｓ４のメモリ制御装置に対して、まず最初に例えばＲ−ＶＳＹＮＣが入力すると（タイミングｔ１）、図１１の状態遷移図に基づき、Ｓ４からＳ７に状態が遷移して、（Ａ→Ｍ１、Ｍ２→Ｂ）から（Ａ→Ｍ１、Ｍ３→Ｂ）のスイッチング状態になる。すると、リード状態（Ｒ）にあったフレームメモリ２からは１フレーム分のデータ、すなわちフレームデータ＃（−１）の読み出しが終了して、ライト待機状態（Ｅ）になる。すなわち、読み出し制御回路８からフレームメモリ２に出力されていた読み出し制御信号及び読み出しアドレスの供給が停止され、その代わりに、それまでリード待機状態（Ｆ）であったフレームメモリ３に読み出し制御信号及び読み出しアドレスが供給されて、フレームメモリ３にすでに書き込まれていたフレームデータ＃（０）が読み出される。一方、ライト状態（Ｗ）にあるフレームメモリ１には、書き込み制御回路７から書き込み制御信号及び書き込みアドレスが引き続き供給され、フレームデータ＃（１）が書き込まれる。
【００２４】
次に、メモリ制御装置にＷ−ＶＳＹＮＣが入力されると（タイミングｔ２）、図１１の状態遷移図に基づきＳ７からＳ１０に状態が遷移して、（Ａ→Ｍ２、Ｍ３→Ｂ）のスイッチング状態になる。この時点で、ライト状態（Ｗ）にあるフレームメモリ１はフレームデータ＃（１）が既に書き込まれたことになって、書き込み制御回路７からの書き込み制御信号および書き込みアドレスの供給が停止され、フレームメモリ１がリード待機状態（Ｆ）になる。その代わりに、ライト待機状態（Ｅ）のフレームメモリ２がライト状態（Ｗ）となり、書き込み制御回路７から書き込み制御信号及び書き込みアドレスが供給されて、フレームメモリ２にフレームデータ＃（２）が書き込まれる。リード状態（Ｒ）にあるフレームメモリ３には、読み出し制御回路８から読み出し制御信号及び読み出しアドレスが引き続き供給され、フレームデータ＃（０）が読み出される。
【００２５】
以後、このようなサイクルで一連の動作が繰り返し行われ、ディジタル映像信号としてフレームメモリ１〜３にフレームデータ＃（−１），＃（０），＃（１），…が書き込まれ、所定のタイミングだけ遅れてそれらのフレームデータの読み出しが行われることによって、ディジタル映像信号の転送速度の変換が可能になる。
【００２６】
【発明が解決しようとする課題】
従来のメモリ制御装置は、上記のように構成されており、フレームメモリ１〜３への書き込み系基準信号としてＷ−ＶＳＹＮＣやＷ−ＨＳＹＮＣが、読み出し系基準信号としてＲ−ＶＳＹＮＣやＲ−ＨＳＹＮＣが使用されている。
【００２７】
しかし、従来のメモリ制御装置では、これらの基準信号の何れにも同期せずにフレームメモリへの書き込み開始位置信号ＷＨＳＴＡＲＴのアドレス値（有効データ設定値）が変更されるために、以下の様な不都合があった。
【００２８】
図１３は、有効データ設定値の変更を説明するタイミング図である。書き込み系の制御値であるＷＨＳＴＡＲＴのアドレス値は、図１３（ａ）に示すようにＷ−ＶＳＹＮＣも、Ｒ−ＶＳＹＮＣにも非同期の、任意のタイミングでマイコン９により設定変更されていた。そのため、図１３が示すタイミングｔ０で信号ＷＨＳＴＡＲＴが切り換えられた場合には、その後、タイミングｔ２で書き込まれるフレームデータ＃（２）からこの設定アドレス値が有効となるように、書き込み制御回路７で書き込み制御が行なわれる。
【００２９】
そのような場合に、信号ＷＨＳＴＡＲＴで指定される画素位置が、偶数番目から偶数番目に変更されるのであれば、マスク回路１１では、変更前も変更後も各ラインの先頭１画素のマスクは行われない。ところが、図１３に示すように画素位置の指定が偶数番目から奇数番目に変更されたときには、同図（ｂ）に示すように判別信号Ｓdが“Ｌ”から“Ｈ”になって、フレームメモリ２から読み出されているフレームデータ＃（−１）に対して、マスク回路１１がフレーム中間位置以降のラインの先頭１画素が削除されることになる。しかし、このフレームデータ＃（−１）は設定変更が行われる前のフレームデータであるから、その先頭１画素のデータは有効なデータとして書き込まれたものである。
【００３０】
例えば、このＷＨＳＴＡＲＴの設定値が“４”から“５”に変更されたとすると、フレームデータ＃（２）以降のデータについて、書き込み開始位置が５番目のデータに変更となり、先頭１画素に対するマスクもこのデータから行われなければならない。しかし、ＬＳＢ判別回路１０では、この変更のあったタイミングｔ０の時点で判別信号Ｓdが“Ｈ”になり、フレームデータ＃（−１）の途中のラインから、その先頭１画素をマスクしてしまう。同様に、ＷＨＳＴＡＲＴの設定値が奇数から偶数に変更された場合も、本来、マスクしなければならないフレームの画素データがマスクされないで後段の処理回路に出力されてしまう。
【００３１】
したがって、マイコン９によって設定値の変更が行われた直後には、実際に読み出されなければならない各ラインの１画素分が欠けていたり、或いは余分な画素まで読み出されてしまうなど読み出されるフレームデータに不具合が生じる。このため、転送速度を変更して出力される画面には、しばしば乱れが生じるという問題点があった。
【００３２】
この発明は、上記のような問題点を解消するためになされたもので、書き込み系の基準信号にも読み出し系の基準信号にも同期しないで、書き込み系の制御値が変更されたとしても、ごく小規模のハードウェアの追加だけで読み出されるｎワードデータの有効データの範囲外のデータ（書き込み開始位置よりも前のデータ）を確実に制限できるメモリ制御装置を提供することを目的にしている。
【００３３】
【課題を解決するための手段】
本発明に係るメモリ制御装置は、
各画素のデータが１ワードで構成される入力映像信号を一旦記録した後に再生して出力映像信号として出力するメモリ制御装置において、
ライン単位で入力された入力映像信号をｎワード（ｎ≧２）幅で書き込むことが可能な複数のフレームメモリと、
前記フレームメモリを選択して、前記ライン単位で入力された前記入力映像信号のうち設定された、１ワード単位の書き込み開始位置以降のデータを少なくともその一部として含むｎワード単位のデータを選択されたフレームメモリに書き込むように制御する書き込み制御手段と、
前記フレームメモリに書き込まれたｎワード単位のデータを読み出すための読み出し制御手段と、
前記書き込み制御手段に前記書き込み開始位置を設定するための設定値を発生する設定値発生手段とを備え、
前記書き込み制御手段は、前記設定値発生手段により前記書き込み開始位置の設定値が変更されたときは、次のフレームの先頭から前記書き込み開始位置を変更し、
さらに、前記設定値に基づいて前記フレームメモリに書き込まれたｎワード単位のデータの前記書込み開始位置の判別結果を示す判別信号を生成する判別手段と、
前記判別信号を前記書き込み開始位置が変更されてから、該変更後に書き込まれたフレームの先頭が読み出されるまでの時間だけ遅延させて遅延判別信号を出力する遅延手段と、
前記遅延判別信号に基づいて前記フレームメモリから読み出されるｎワード単位のデータのうち、前記書き込み開始位置より前のデータを制限する手段とを備えたものである。
【００３４】
メモリ制御装置がさらに、フレームメモリから読み出されたｎワード単位のデータを１ワード単位のデータに変換する第１の変換手段を備え、
制限手段が、前記第１の変換手段から出力される１ワードデータについて、書き込み開始位置よりも前のデータを制限するようにしたものであっても良い。
【００３５】
メモリ制御装置がさらに、ライン単位で入力される１ワード幅の入力映像信号をｎワード単位のデータに変換する第２の変換手段を備え、第２の変換手段の出力が前記フレームメモリに書き込まれるものであっても良い。
【００３６】
読み出し制御手段がフレームメモリからライン単位でｎワード単位のデータを読み出すように構成されたものであっても良い。
【００３７】
読み出し制御手段がフレームメモリからブロック単位でｎワード単位のデータを読み出すように構成されたものであっても良い。
【００３８】
ｎワード単位のデータが２ワード単位のデータであり、書き込み開始位置が、入力映像信号中の各ラインの奇数番目の画素のデータか、偶数番目の画素のデータかを示す判別信号を判別手段が生成するように構成されていても良い。
【００４０】
【発明の実施の形態】
以下、添付した図面を参照して、この発明の実施の形態を説明する。
【００４１】
実施の形態１．
図１は実施の形態１のメモリ制御装置を示すブロック回路図である
図１において、１〜３はフレームメモリ、４は第１のビット幅変換器、５はデータ切換え器、６は第２のビット幅変換器である。また、７は書き込み制御回路、８は読み出し制御回路、９はマイコン、１０はＬＳＢ判別回路、１１はマスク回路である。
【００４２】
これら符号１〜１１で示す各ブロックは、図７に示す従来例のものと同様であって、それらの詳細な説明は省略する。１００は、上記ＬＳＢ判別回路１０からの判別信号Ｓdを所定時間だけ遅延させた新たな判別信号ＳDを出力する遅延回路である。この遅延回路１００には、判別信号Ｓd のほかに、Ｗ―ＶＳＹＮＣ及びＲ―ＶＳＹＮＣが供給されている。
【００４３】
この実施の形態１におけるメモリ制御装置では、従来例のものと同様に、８ビット（１ワード）の入力ディジタルデータＤinは、第１のビット幅変換器４に入力され、１６ビット（２ワード）のディジタルデータに変換される。この１６ビットのディジタルデータは、データ切換え器５の端子Ａに入力され、図１１に示すような状態遷移図に規定されるスイッチング状態に応じて端子Ｍ１〜Ｍ３から出力され、フレームメモリ１〜３の何れかに格納される。書き込み制御回路７は、マイコン９から入力される信号ＷＨＳＴＡＲＴの書き込み位置の設定値にしたがって、フレームメモリ１〜３の何れかに対して書き込み制御信号及び書き込みアドレス等を出力している。これによりフレームメモリ１〜３に対するフレームデータの書き込み動作が制御される。
【００４４】
フレームメモリ１〜３の何れかに書き込まれたフレームデータは、データ切換え器５のスイッチング状態が遷移して、それぞれのフレームメモリ１〜３がリード状態になった時点で、読み出し制御回路８から出力される読み出し制御信号及び読み出しアドレスにしたがって、１６ビットのディジタルデータとしてデータ切換え器５に読み出される。これらの１６ビットのディジタルデータはデータ切換え器５に一旦入力された後、端子Ｂから第２のビット幅変換器６に出力され、８ビットのディジタルデータに変換される。そしてマスク回路１１を介して１フレーム分の映像信号が１ライン単位で読み出される。なお、データ切換え器５による１６ビットのディジタルデータの切り換え動作については、従来例のものと同様であり、ここでは説明を省略する。
【００４５】
次に、この実施の形態１のメモリ制御装置の動作について説明する。
【００４６】
図２は、このメモリ制御装置の動作を説明するためのタイミング図である。この図２（ｉ）に示すようなタイミングでマイコン９から信号ＷＨＳＴＡＲＴによる設定変更が指令されると、従来例のものと同様にフレームデータ＃（２）から、各ラインの書き込み開始位置の変更が行われる（図２（ｈ））。それと同時に、ＬＳＢ判別回路１０にもこの信号ＷＨＳＴＡＲＴが入力される（図２（ｄ））。ここで、信号ＷＨＳＴＡＲＴに示されている設定画素値のＬＳＢを判別して、判別信号Ｓd （図２（ｊ））が形成され、それが遅延回路１００に入力される。ここでは、従来例のものと同様、信号ＷＨＳＴＡＲＴの設定画素値が偶数である場合は判別信号Ｓd は“Ｌ”となり、奇数であれば“Ｈ”として出力される。
【００４７】
上記判別信号Ｓd が遅延回路１００に入力されると、まず、Ｗ−ＶＳＹＮＣを基準にして２フレーム分遅延される（図２（ｋ）、（ｌ））。次に、Ｒ−ＶＳＹＮＣを基準にして１フレーム分遅延される（図２（ｍ））。こうして遅延された判別信号ＳD は、フレームメモリ２からフレームデータ＃（２）が読み出されるＲ−ＶＳＹＮＣのタイミングと一致している。そして、先述したようにフレームデータ＃（２）は、書き込み時にＷＨＳＴＡＲＴによる書き込み開始位置の変更が行われたデータである。すなわち、判別信号ＳD は書き込み開始位置の変更が行われる以前のフレームデータには全く影響を与えることはなく、変更が行われたフレームデータのタイミングと完全に一致するものとなる。
【００４８】
いま、マイコン９からＷＨＳＴＡＲＴの設定値が“４”から“５”に変更されたとする。フレームデータ＃（１）の書き込み動作はＷＨＳＴＡＲＴ＝“４”の状態で行われる。そして、フレームデータ＃（２）の書き込み動作はＷＨＳＴＡＲＴ＝“５”の状態で行われる。ここでＷＨＳＴＡＲＴは、書き込み制御回路７に入力されると同時に、ＬＳＢ判別回路１０に入力されている。このＬＳＢ判別回路１０では、ＷＨＳＴＡＲＴから設定された画素位置が奇数か偶数かを判別し、その判別信号Ｓd を遅延回路１００に出力する。したがって、ＷＨＳＴＡＲＴが“４”から“５”に変化すると、ＷＨＳＴＡＲＴが奇数から偶数に変化したことになり、判別信号Ｓdが“Ｌ”から“Ｈ”に変化する。
【００４９】
この判別信号Ｓd は遅延回路１００に入力されると、先述したように遅延された判別信号ＳD となり、フレームデータ＃（２）を読み出すタイミングで出力される。即ち、このフレームデータ＃（２）はＷＨＳＴＡＲＴ＝“５”の状態に設定されてから書き込まれたものであるから、従来例において、既に説明したように（図９及び図１０参照）、各ラインの先頭１画素の余分なデータを削除する必要がある。したがって、フレームデータ＃（２）を読み出すタイミングで判別信号ＳD が“Ｈ”であれば、フレームデータ＃（２）以降の各フレームでは、マスク回路１１において各ラインの先頭１画素のデータがマスクされることになる。
【００５０】
また、フレームデータ＃（１）以前の各フレームデータは、ＷＨＳＴＡＲＴが“４”に設定された状態で書き込まれたものであるから、各ラインの先頭１画素を削除する必要はない。この実施の形態１のメモリ制御装置では、読み出されたフレームデータ＃（１）以前では判別信号ＳD が“Ｌ”であるので、マスク回路１１でマスクされることはない。
【００５１】
上述した動作説明は、ＷＨＳＴＡＲＴが偶数から奇数に変化した場合であった。図３は、反対にＷＨＳＴＡＲＴが奇数から偶数に変化した場合の、メモリ制御装置の動作を説明するためのタイミング図である。
【００５２】
例えばマイコン９からのＷＨＳＴＡＲＴが“５”から“４”に変化した場合、判別信号ＳD はフレームデータ＃（２）を読み出すタイミングで出力されるので、フレームデータ＃（１）以前の各フレームデータについては、ＷＨＳＴＡＲＴ＝“５”、すなわち奇数画素と設定され、各ラインの先頭１画素をマスクしている。しかし、フレームデータ＃（２）以降のデータについては、ＷＨＳＴＡＲＴ＝“４”、すなわち偶数画素に変更されるため、各ラインの先頭１画素のデータはマスクされない。
【００５３】
以上のように、この実施の形態１におけるメモリ制御装置によれば、ＷＨＳＴＡＲＴが、Ｗ−ＶＳＹＮＣ及びＲ−ＶＳＹＮＣと全く非同期に設定された場合であっても、書き込み時と読み出し時のフレーム間の遅延量を考慮した遅延判別信号ＳD を形成するようにしたので、フレームメモリ１〜３への書き込み開始位置を変更しても、読み出されるフレームデータが画面に出力された時、乱れる等の問題が生じない。したがって、メモリの書き込み開始位置が変更された出力信号は一瞬たりとも乱れることなしに正常な出力画面を構成することができる。
【００５４】
また、この実施の形態１におけるメモリ制御装置では、画面の有効エリア等を変更する場合は、書き込み時の取り出し位置（書込み開始位置）を制御するだけで、読み出し側の制御を常に一定にすることができる。しかも、書き込み時と読み出し時のフレーム間の遅延量の設定も、例えば１つのＤフリップフロップのみによって構成される簡単な遅延回路で、書き込みアドレスのＬＳＢのみを遅らせることによって実現でき、ハードウェアも小規模になる。
【００５５】
また、フレームメモリからデータを読み出している途中で、読み出し側の制御値が変更されることはない。したがって、書き込み開始位置の変更によって、フレームメモリからの出力画面が乱れることはない。同様に、モニタの焼き付け防止のために、例えば、画素単位で表示位置を移動させる場合でも、フレームメモリの制御値を変更しても出力画面は乱れない。
【００５６】
さらに、上記実施の形態１では、８ビット（１ワード）幅で入力される画像データを１６ビット幅に変換してフレームメモリに記憶するような処理を行っているが、アナログ信号のサンプリング時点で２ワード単位で画像データを出力するＡ／Ｄコンバータを使用した場合などでは、８ビット−１６ビットのビット幅変換を行う必要はない。
【００５７】
実施の形態２．
図４は、この発明の実施の形態２におけるメモリ制御装置の構成を示すブロック回路図である。
【００５８】
図４において、符号１〜３、５、７〜１０、１００で示す各ブロックについては、実施の形態１で説明したものと同様であり、それらの詳細な説明は省略する。２００は、上記遅延回路１００からの判別信号ＳD に基づいて制御信号を発生する制御信号発生回路である。この制御信号発生回路２００には、判別信号Ｓd のほかに、Ｗ―ＶＳＹＮＣ及びＲ―ＶＳＹＮＣが供給され、フレームメモリ１〜３から読み出された１６ビットのディジタルデータのうち、上位８ビットデータ及び下位８ビットデータがそれぞれ有効であるか否かを表す制御信号ＨＡＣＴ及びＬＡＣＴを生成している。以下では、上位データが有効である場合には、ＨＡＣＴ＝“Ｈ”が出力され、下位データが有効である場合には、ＬＡＣＴ＝“Ｈ”が出力されるものとする。
【００５９】
図５は、このメモリ制御装置の動作を説明するためのタイミング図である。図５（ａ）に示すように、データ切換え器５に入力されるデータは、画像データが２画素（１６ビット幅）単位でＡ／Ｄ変換されており、フレームメモリ１〜３には入力される画像データを２ワード（２画素）単位で書き込まれる。したがって、各ラインの書き込み開始位置（従来例および実施の形態１と同様に、信号ＷＨＳＴＡＲＴによって指定されるものとする）が奇数画素の場合は、フレームメモリ１〜３には先頭１画素分の余分なデータが書き込まれることになる。このため、フレームメモリ１〜３から２ワード単位で読み出されるディジタルデータとともに、図５（ｂ）（ｃ）に示すように２画素単位の１６ビットデータのそれぞれ上位データと下位データに対して画像データが有効であるか否かを表す制御信号を後段の処理回路へ出力している。
【００６０】
以下に、実施の形態１と同様、図２に示すタイミング図をも参照して、このメモリ制御装置の動作を説明する。図２（ｉ）に示すタイミングでマイコン９からＷＨＳＴＡＲＴの設定の変更がなされると、実施の形態１と同様に、フレームデータ＃（２）から、各ラインのＷＨＳＴＡＲＴの変更が行われる。同時にＷＨＳＴＡＲＴはＬＳＢ判別回路１０に入力され、ＷＨＳＴＡＲＴのＬＳＢが判別され、その判別信号Ｓdが遅延回路１００に入力される。すなわち、実施の形態１と同様に、ＷＨＳＴＡＲＴの設定値が偶数の場合には判別信号Ｓdが“Ｌ”となり、奇数の場合は“Ｈ”となる。
【００６１】
遅延回路１００に入力された判別信号Ｓdは、まず、Ｗ−ＶＳＹＮＣを基準にして２フレーム分だけ遅延される。次に、Ｒ−ＶＳＹＮＣを基準にして１フレーム分遅延される。このようにＲ−ＶＳＹＮＣに同期して遅延された判別信号ＳD は、図２（ｍ）のタイミング図に示すようにフレームデータ＃（２）が読み出されるタイミングと一致している。このフレームデータ＃（２）は、書き込み時にＷＨＳＴＡＲＴによる書き込み開始位置の変更が行われたフレームである。したがって、判別信号ＳD は変更が行われる以前のデータに影響を与えることはなく、変更が行われたデータとタイミングが完全に一致することになる。
【００６２】
遅延回路１００から出力される判別信号ＳD は、制御信号発生回路２００に入力される。この制御信号発生回路２００では、図５（ｂ）（ｃ）に示すように、判別信号ＳD の極性にしたがってＨＡＣＴおよびＬＡＣＴを出力する。即ち、ＷＨＳＴＡＲＴ＝１の場合には、２ワード単位で読み出された１６ビットデータの上位８ビットデータが先頭１画素分の余分なデータとして認識される。
【００６３】
このように、この実施の形態２におけるメモリ制御装置によれば、フレームメモリ１〜３に供給されるＷＨＳＴＡＲＴを、Ｗ−ＶＳＹＮＣやＲ−ＶＳＹＮＣとはまったく非同期に変更しても書き込み時と読み出し時のフレーム間の遅延量が考慮されているので、出力信号が乱れることなく、正常な出力画面を得ることができる。
【００６４】
さらに、画面の有効エリア等を変更する場合は、書き込み時の取り出し位置（書込み開始位置）を制御するだけでよく、読み出し側の制御値は常に一定にしておけばよい。また、書き込み時と読み出し時のフレーム間の遅延は、例えば１つのＤフリップフロップのみによって構成される遅延回路により、書き込みアドレスのＬＳＢのみを遅らせることで実現され、ハードウェアも小規模になる。
【００６５】
また、フレームメモリからデータを読み出している途中で、読み出し側の制御値が変更することはなく、したがって、書き込み開始位置の変更によって、フレームメモリからの出力画面が乱れることはない。同様に、モニタの焼き付け防止のために、例えば画素単位で表示位置を移動させる場合でも、フレームメモリの制御値を変更しても出力画面は乱れない。
【００６６】
なお、上記実施の形態１、２では、画素位置を指定する信号（ＷＨＳＴＡＲＴ）の設定値を変更する場合について述べたが、このＷＨＳＴＡＲＴに関する場合だけでなく、書き込み制御に関する他の設定値、例えば垂直書き込みスタート値など、他の設定値を変更する場合に際して適用して同様の効果を得ることができる。
【００６７】
また、上記実施の形態１、２では、３フレーム分のフレームメモリ１〜３を用いて転送速度を変換する場合について説明した。しかし、フレームメモリの容量は必ずしも３フレーム分必要ではなく、少なくとも２フレーム分の容量を備えたフレームメモリ制御装置であれば同様の効果を得ることができる。
【００６８】
また、上記実施の形態１、２におけるデータ切換え器５には、図１１に示す状態遷移図のものを一例として用いているが、必ずしもこのような状態遷移である必要はなく、他のスイッチング状態のデータ切換え動作がプログラムされていても同様の効果を得ることができる。
【００６９】
また、上記実施の形態１、２のメモリ制御装置では、必ずしも映像信号を構成するディジタルデータを入力する必要はなく、他のいかなるディジタルデータが入力されるメモリ制御装置であっても同様の効果を得ることができる。
【００７０】
また、上記実施の形態１、２では、フレームメモリ１〜３でのデータの書き込み、読み出しを２ワード幅（１６ビット）で行っていたが、必ずしも２ワード単位である必要はない。ｎワード（ｎ≧２）単位でフレームメモリへの書き込み、読み出しを行う場合にも、ｎワード（ｎ≧２）幅でフレームメモリに書き込まれた開始位置と、本来の有効データとして読み出されるべき開始位置との差を判別できる。そして、この判別結果を示す判別信号を、有効データがフレームメモリから読み出されて、その後に１ワードデータ（１ワード単位のデータ）に変換されるタイミングまで遅延させ、実際にフレームメモリから読み出される有効データと同一のタイミングでマスク回路に供給することにより、上記実施の形態１、２と同等の効果を得ることができる。
【００７１】
さらに、上記実施の形態１、２では、フレームメモリ１〜３内の映像データを読み出す場合に、ライン単位で読み出すとともに、有効データがフレームメモリ１〜３からライン単位で読み出されるタイミングまで判別信号Ｓd を遅延させ、実際にフレームメモリ１〜３から読み出される有効データと同一のタイミングでマスク回路１１に供給していた。しかし、この発明のメモリ制御装置では、映像データの読み出しを必ずしもライン毎に行う場合に限定されない。
【００７２】
図６は、１フレーム分の映像信号を複数のブロックに区分した様子を示す図である。
【００７３】
図６に示すように、例えば水平方向８画素、垂直方向８ラインからなるブロック単位で映像データを読み出す場合には、ｎワード（ｎ≧２）幅でフレームメモリに書き込まれた開始位置と、本来の有効データとして読み出されるべき開始位置との差を判別する。そして、この判別結果を示す判別信号を有効データがフレームメモリからブロック単位で読み出されるタイミングまで遅延させ、実際にフレームメモリから読み出される有効データと同一のタイミングでマスク回路に供給すれば、実際にフレームメモリから読み出される出力画面が乱れることはない。
【００７４】
【発明の効果】
本発明に係るメモリ制御装置では、
フレームメモリに書き込まれたｎワードデータの書込み開始位置の判別結果を示す判別信号を、書き込み開始位置が変更されてから、該変更後に書き込まれたフレームの先頭が読み出されるまでの時間だけ遅延させるように構成されているので、ｎワード単位で画像データをフレームメモリに書き込んだ後、読み出されるｎワードデータのうち、前記書き込み開始位置より前のデータを確実に制限することができる。
【００８０】
また、水平書き込み開始位置を変更した際に、書き込み時の開始アドレスだけを変更し、読み出し時の制御操作は変更せずに、ごく小規模のハードウェアの追加だけで、出力画面の乱れを防止できる。
【図面の簡単な説明】
【図１】  実施の形態１のメモリ制御装置を示すブロック回路図である。
【図２】  実施の形態１の動作を説明するためのタイミング図である。
【図３】  実施の形態１の動作を説明するためのタイミング図である。
【図４】  実施の形態２のメモリ制御装置を示すブロック回路図である。
【図５】  実施の形態２の動作を説明するためのタイミング図である。
【図６】  １フレーム分の映像信号を複数のブロックに区分した様子を示す図である。
【図７】  従来例のメモリ制御装置を示すブロック回路図である。
【図８】  メモリへの書き込みの動作を説明する概念図である。
【図９】  従来装置の動作を説明するためのタイミング図である。
【図１０】  従来装置の動作を説明するためのタイミング図である。
【図１１】  フレームメモリの状態遷移の一例を示す図である。
【図１２】  従来装置の動作を説明するためのタイミング図である。
【図１３】  従来装置の動作を説明するためのタイミング図である。
【符号の説明】
１〜３  フレームメモリ、  ４  第１のビット幅変換器、  ５  データ切換え器、  ６  第２のビット幅変換器、  ７  書き込み制御回路、  ８  読み出し制御回路、  ９  マイコン、  １０  ＬＳＢ判別回路、  １１  マスク回路、  １００  遅延回路、  ２００  制御信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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