(57)【特許請求の範囲】
【請求項１】
第１の入力信号により動作する１または複数の第１の論理回路と、前記第１の入力信号が入力される入力容量等化回路と、１または複数の第２の入力信号および前記入力容量等化回路から出力された出力信号が入力される１または複数の第２の論理回路と、を備え、 前記入力容量等化回路は、前記第２の入力信号の状態に依存することなく前記第１の入力信号の入力容量を等価にする入力容量無依存化回路を備えると共に、
前記第１の論理回路は、前記第１の入力信号に基づいて所定の論理動作を行なうために一定の入力容量を有するゲートブロックを備え、前記第２の論理回路は、前記複数の第２の入力信号および前記入力容量無依存化回路の出力が供給される複数の論理ゲートブロックを備えることを特徴する半導体集積回路装置。
【請求項２】
前記入力容量無依存化回路は、インバータであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１および第２の論理回路は、所定の論理動作を行なうために同一の回路構成を有する２入力１出力の論理動作素子を備え、前記論理動作素子の一方の入力には選択回路から選択信号が供給され、前記論理動作素子の他方の入力には前記入力容量無依存化回路から出力されたクロック信号が供給されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記入力容量無依存化回路は、前記第１および第２の論理回路としての機能を果たす論理動作素子に対してクロック信号を供給するクロックバッファを備えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
クロック信号と制御信号とが入力される多入力論理回路を含む半導体集積回路装置において、
前記多入力論理回路の１つの入力としての前記クロック信号は、前記多入力論理回路の電源電位に直接接続される第１のＭＯＳトランジスタと、接地電位に直接接続される第２のＭＯＳトランジスタと、の双方のゲート端子に供給されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係り、特にクロックツリーを構成する論理ゲートの構成の仕方に改良を加えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
集積回路を伝搬する信号の遅延時間は、負荷となる論理ゲートの入力容量により決められるが、多入力ゲートを負荷として有する回路における入力容量すなわち遅延時間は多入力ゲートの他方の入力信号の状態の影響を受けることになる。図２１は２入力ＮＡＮＤゲートを負荷として有する回路を示しており、図２１において、入力端子ｉｎからみた入力容量は（Ｃ１＋Ｃ２）であるが、ＮＡＮＤゲートの入力容量Ｃ１はもう一方の入力Ａの状態により影響を受ける。
【０００３】
すなわち、入力Ａがハイであるかローであるかによって、見かけ上の容量Ｃ１が異なることになる。その結果として、入力端子ｉｎから出力端子ｏｕｔに伝わる信号の遅延時間が変わってしまうことになる。従来、このような場合には、入力端子ｉｎから出力端子ｏｕｔに伝わる信号の遅延時間を最大にする入力Ａの状態を想定してタイミング設計を行なっていた。この場合、遅延時間を余分に見積もることによりマージンが大きめになるという問題がある。また、遅延時間が最小となる入力Ａの状態を想定してタイミングチェックを別途行なう必要が生じる可能性もあった。
【０００４】
特に、ＬＳＩ（Large Scale Integrated-circuit―大規模集積回路―）全体にクロック信号を分配するクロックツリーにおいては、タイミング設計を正確に行なう必要がある。また、近年、ＬＳＩの消費電力の低減のため、特開平１０−３０８４５０号公報に開示されている技術のように、必要に応じて部分的にクロック信号の供給を停止するゲーティッドクロック手法が用いられるようになってきている。図２２は、上記公報の図５において従来技術とされているゲーティッドクロック回路の構成例を示している。この回路において、クロック信号はルートバッファ５１により、多入力ゲートとしてのＮＯＲ回路５２ａおよび５２ｂに信号５８ａおよび５８ｂとして入力されている。セレクタ回路５７より出力される信号５６ａまたは５６ｂがローのとき、クロック信号は次段のバッファ回路５３に伝達されるが、信号５６ａまたは５６ｂがハイの時には出力は常にローとなりクロック信号は伝達されない。このように、セレクタ回路５７からの出力によりクロックバッファの余分な遷移を停止させることにより、消費電力の低減を図っている。
【０００５】
ここで、論理ブロック６０Ａ，６０Ｂの動作の間には一般に相関はなく、セレクタ回路５７からの出力信号５６ａと５６ｂの状態の組合せはどのようにも設定することができる。ルートバッファ５１から見ると、ＮＯＲ回路５２ａの入力容量とＮＯＲ回路５２ｂの入力容量は、それぞれ信号５６ａ，５６ｂの状態に依存している。例えば、ＮＯＲ回路５２ａの出力信号に注目すると、信号５６ｂがハイである場合とローである場合とではタイミングが異なることになる。したがって、フリップフロップ回路５５ａに入力されるクロック信号もタイミングが異なることになる。
【０００６】
ＬＳＩでは、フリップフロップ回路５５ａ，５５ｂの全てのクロック信号がずれることなく動作するように設計することが一般的である。クロック信号のずれはクロックスキューと呼ばれており、可及的に小さくする必要がある。図２２に示したゲーティッドクロック回路においては、セレクタ回路５７から出力される信号の状態によってＮＯＲ回路５２ａ，５２ｂの２入力論理和ゲートのクロック信号の入力容量が異なることになり、セレクタ回路５７の特定の１つの信号の状態を仮定してクロックスキューを小さくするように設計すると、他の状態ではクロックスキューが大きくなってしまうことになる。
【０００７】
【発明が解決しようとする課題】
このように、全ての状態でクロックスキューを小さくできるタイミング設計を行なうことは不可能である。上述の特開平１０−３０８４５０号公報において実施形態として挙げられている図１および図３に開示されている技術内容から見ても明らかなように、このタイミング設計の問題は解決されていない。
【０００８】
本発明は、多入力論理ゲートの入力ピン容量を他の入力信号の状態に関係なく一定のものとすることにより、集積回路中を伝搬する信号の遅延時間を正確に見積もることができるように論理回路を設計できる半導体集積回路装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するための、本発明の第１の基本構成に係る半導体集積回路装置は、第１の入力信号により動作する１または複数の第１の論理回路と、前記第１の入力信号が入力される入力容量等化回路と、１または複数の第２の入力信号および前記入力容量等化回路から出力された出力信号が入力される１または複数の第２の論理回路と、を備え、前記入力容量等化回路は、前記第２の入力信号の状態に依存することなく前記第１の入力信号の入力容量を等価にする入力容量無依存化回路を備えると共に、前記第１の論理回路は、前記第１の入力信号に基づいて所定の論理動作を行なうために一定の入力容量を有するゲートブロックを備え、前記第２の論理回路は、前記複数の第２の入力信号および前記入力容量無依存化回路の出力が供給される複数の論理ゲートブロックを備えることを特徴としている。
【００１０】
上記第１の基本構成に係る半導体集積回路装置において、  前記入力容量無依存化回路は、インバータであることを特徴としても良い。
【００１１】
上記第１の基本構成に係る半導体集積回路装置において、前記第１および第２の論理回路は、所定の論理動作を行なうために同一の回路構成を有する２入力１出力の論理動作素子を備え、前記論理動作素子の一方の入力には選択回路から選択信号が供給され、前記論理動作素子の他方の入力には前記入力容量無依存化回路から出力されたクロック信号が供給されていることを特徴としても良い。
【００１２】
上記段落に記載の半導体集積回路装置において、前記入力容量無依存化回路は、前記第１および第２の論理回路としての機能を果たす論理動作素子に対してクロック信号を供給するクロックバッファを備えることを特徴としても良い。
【００１６】
本発明の第２の基本構成に係る半導体集積回路装置は、クロック信号と制御信号とが入力される多入力論理回路を含む半導体集積回路装置において、前記多入力論理回路の１つの入力としての前記クロック信号は、前記多入力論理回路の電源電位に直接接続される第１のＭＯＳトランジスタと、接地電位に直接接続される第２のＭＯＳトランジスタと、の双方のゲート端子に供給されることを特徴としている。
【００１７】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の好適な実施形態について、添付図面を参照しながら詳細に説明する。図１ないし図２０を用いて第１ないし第２０実施形態に係る半導体集積回路装置について説明する。この発明の第１の要旨は、論理回路が複数の入力を有すると共にこれら複数の入力の信号状態がそれぞれ異なることにより、それぞれの入力ピンの容量に違いが発生する論理回路よりなるものにおいて、前記複数の入力を有する前記論理回路の入力の１つもしくは複数に設けられ、前記複数の入力の状態の如何に拘わらず、この入力が有する入力容量を一定に保つ入力容量等化回路を備えることを特徴としている。したがって、多段論理素子による論理回路の具体的な回路としては、クロックツリー回路であっても、論理ゲートまたは論理ブロックであっても何れのものでも包含され得るものである。以下、各実施形態について詳述する。
【００１８】
（第１実施形態）
本発明の第１実施形態に係る半導体集積回路装置を図１に従って説明する。２入力の論理ゲートまたは論理ゲートによって構成されるブロックＧ１に入力ＩＮ１，ＩＮ２があるとき、入力信号Ｙの状態に依存することなく、入力信号Ｘが入力されるブロックＧ１のＩＮ１端子と、入力容量等化回路のＩＮ３端子の入力容量の和（Ｃ１＋Ｃ２）を常に一定にするような入力等化回路２を構成する。
【００１９】
この結果、入力信号Ｘから見た入力容量を一定にすることができる。入力容量等化回路２の入力は、入力Ｘのみでなく、図示のように他の入力３が入力端子ＩＮ４に供給されている場合もある。本発明の第１実施形態に係る半導体集積回路装置を用いることにより、２入力ゲートに入力する一方の入力の入力容量が他方の入力信号の状態の影響を受けないようにすることができる。
【００２０】
（第２実施形態）
次に、図２を用いて、本発明の第２実施形態に係る半導体集積回路装置について説明する。この第２実施形態は、図１に示されている第１実施形態の入力容量等化回路２を、ブロックＧ１と等価な２入力の論理ゲートまたは論理ゲートにより構成されるブロックＧ１’により構成したものである。
【００２１】
ブロックＧ１は信号Ｘが入力される入力端子ＩＮ１と、信号Ｙが入力される入力端子ＩＮ２と、信号Ｚが出力される出力端子ＯＵＴとを有し、ブロックＧ１’は信号Ｘが入力される入力端子ＩＮ３と、信号Ｙの反転信号＊Ｙが入力される入力端子ＩＮ４を有している。符号Ｃ１およびＣ２は、ブロックＧ１のＩＮ１およびブロックＧ１’のＩＮ３への入力容量である。この等化回路としてのブロックＧ１’の回路パラメータはブロックＧ１の回路パラメータと等しくしておいた方が効果的である。なお、この明細書において、「＊」は反転符号として用いられている。
【００２２】
本発明の第２実施形態に係る半導体集積回路装置を用いることにより、２入力ゲートに入力する一方の入力の入力容量が他方の入力信号の状態の影響を受けないようにすることができる。
【００２３】
（第３実施形態）
次に、図３を用いて、本発明の第３実施形態に係る半導体集積回路装置について説明する。信号Ｘ１〜Ｘｍと信号Ｙ１〜Ｙｎの（ｍ＋ｎ）個の信号がそれぞれ入力される（ｍ＋ｎ）本の入力端子ＩＮ１〜ＩＮｍ＋ｎを有する論理ゲートによって構成される論理ブロックＧ１において、入力端子ＩＮ１〜ＩＮｍの入力容量を入力信号Ｙ１〜Ｙｎの状態によらずに一定とするような入力容量等化回路４を構成する。ｍ＝１かつｎ＝１の場合が第１実施形態に相当している。
【００２４】
この第３実施形態において、ブロックＧ１の出力信号はＺ１〜Ｚｋのように複数であっても良い。また、入力等化回路４の入力はＸ１ないしＸｍのみでなくとも良い。
【００２５】
本発明の第３実施形態に係る半導体集積回路装置を用いることにより多入力ゲートに入力する少なくとも１つの入力の入力容量が他の入力信号のうちのいくつかの入力信号の状態の影響を受けないようにすることができる。
【００２６】
（第４実施形態）
次に図４を用いて、本発明の第４実施形態に係る半導体集積回路装置について説明する。この第４実施形態の回路装置は、第３実施形態の回路装置における入力等化回路を論理ゲートＧ１と等価な論理ゲートあるいは論理ゲートによって構成される等価なブロックＧ２ないしＧ２ｎによって構成したものである。この場合、２のｎ乗個の論理ゲートまたはブロックが必要になる。
【００２７】
本発明の第４実施形態に係る半導体集積回路装置を用いることにより、多入力ゲートに入力する少なくとも１つの入力の入力容量が多の入力信号のうちのいくつかの入力信号の状態を受けないようにすることができる。
【００２８】
（第５実施形態）
次に図５を用いて、本発明の第５実施形態に係る半導体集積回路装置について説明する。この第５実施形態の回路装置は、第４実施形態の回路装置において、入力Ｘ１〜Ｘｍが存在しない場合の構成例である。このとき、入力信号はＹ１〜Ｙｎのｎ本となり、論理ゲートあるいは論理ブロックＧ１はｎ入力となる。
【００２９】
入力容量等化回路は、第４実施形態と同様に、論理ゲートＧ１と等価な論理ゲート、あるいは論理ゲートによって構成される等価なブロックＧ２〜Ｇ２ｎによって構成される。
【００３０】
このとき、Ｙ１〜Ｙｎのｎ個の入力信号から見た入力容量は、他の全ての入力信号の状態によらず一定となる。なお、このとき、Ｙ１〜Ｙｎの反転信号のみが入力されるＧ２ｎは省略することもできる。
【００３１】
本発明の第５実施形態に係る半導体集積回路装置を用いることにより、多入力ゲートに入力する全ての入力信号から見た入力容量が他の全ての入力信号の状態の影響を受けないようにすることができる。
【００３２】
（第６実施形態）
次に図６を用いて、本発明の第６実施形態に係る半導体回路装置について説明する。この第６実施形態は、２入力ＮＯＲ回路の一方の入力ピン容量を他方の入力信号の状態に依存することなく一定にするためのものである。信号Ａと信号Ｂが入力される第１の２入力ＮＯＲ回路ＮＲ１と、信号Ａの反転信号＊Ａと信号Ｂが入力される第２の２入力ＮＯＲ回路ＮＲ２とから構成されている。信号＊Ａはインバータ回路などを用いて適宜生成する。ここで、第１のＮＯＲ回路ＮＲ１の他方の入力と第２のＮＯＲ回路ＮＲ２の他方の入力信号は相補的であり、言い換えると、信号Ａの電位がハイ状態であるときには信号＊Ａの電位はロー状態であり、信号Ａの電位がロー状態であるときには信号＊Ａの電位はハイ状態となる。つまり、信号Ｂから見ると、信号Ａの状態に拘わらず、他方の入力がハイの２入力ＮＯＲ回路と他方の入力がローの２入力ＮＯＲ回路が１つずつ存在するので、入力容量は信号Ａの状態に拘わらず一定となる。
【００３３】
第１および第２のＮＯＲ回路ＮＲ１とＮＲ２の回路パラメータは同一に近ければ近いほど効果的である。また、第２のＮＯＲ回路ＮＲ２の出力に対する負荷は第１のＮＯＲ回路ＮＲ１の出力負荷に大きさが近ければ近いほど効果的である。また、本第６実施形態においては、２入力ＮＯＲ回路を用いて説明したが、本発明は他の２入力論理回路についても応用可能である。
【００３４】
このように構成された第２実施形態に係る半導体集積回路装置によれば、２入力論理回路の一方の入力ピンの入力容量を他方の入力信号の状態の影響を受けないようにすることができる。
【００３５】
（第７実施形態）
次に図７を用いて、本発明の第７実施形態に係る半導体集積回路装置について説明する。この第７実施形態は、２入力ＮＯＲ回路の２つの入力ピンの入力ピン容量を他方の入力ピンの入力信号の状態に依らずに一定とするものである。この第７実施形態に係る半導体集積回路装置は、第１ないし第４の２入力ＮＯＲ回路ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４から構成されている。第１のＮＯＲ回路ＮＲ１には信号Ａと信号Ｂが入力され、第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊Ａと信号Ｂが入力され、第３のＮＯＲ回路ＮＲ３には信号Ａと信号Ｂの反転信号＊Ｂが入力され、第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号＊Ａと信号Ｂの反転信号＊Ｂが入力されている。反転信号＊Ａ、＊Ｂは必要に応じてインバータなどを用いて生成することができる。
【００３６】
ここで、入力Ａから見ると、負荷は第１および第３のＮＯＲ回路ＮＲ１、ＮＲ３である。第１および第３のＮＯＲ回路ＮＲ１、ＮＲ３の他方の入力は、それぞれ信号Ｂおよび信号＊Ｂであり、信号Ｂの状態に拘わらず、入力Ａのピン容量は一定である。これとは別に、信号＊Ａを生成するインバータがある場合にはその容量が加えられる。次に、入力Ｂから見ると、負荷は第１および第２のＮＯＲ回路ＮＲ１、ＮＲ２である。第１および第２のＮＯＲ回路ＮＲ１、ＮＲ２の他方の入力は、信号Ａおよび信号＊Ａであり、信号Ａの状態に拘わらず、入力Ｂの入力ピン容量は一定である。これとは別に、信号＊Ｂを生成するインバータがある場合にはその容量が加えられる。
【００３７】
いま、元々は２入力ＮＯＲ回路の出力が必要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段の回路に接続される。ここで、第２ないし第４のＮＯＲ回路ＮＲ２，ＮＲ３，ＮＲ４の出力負荷は、第１のＮＯＲ回路ＮＲ１と同様とするのがより効果的である。また、第１ないし第４のＮＯＲ回路ＮＲ１〜ＮＲ４の回路パラメータはできるだけ等しくすることが効果的である。第４のＮＯＲ回路ＮＲ４については省略することも可能である。本第７実施形態においては、２入力ＮＯＲ回路を用いて説明したが、本発明は他の２入力論理回路についても応用可能である。
【００３８】
第７実施形態に係る半導体集積回路装置を用いることにより、２入力論理回路の任意の一方の入力ピンの入力容量を他方の入力信号の状態の影響を受けないようにすることが可能である。
【００３９】
（第８実施形態）
次に図８を用いて、本発明の第８実施形態に係る半導体集積回路装置について説明する。この第８実施形態は、第７実施形態の回路装置を３入力の論理回路に応用した例である。第８実施形態に係る半導体集積回路装置は、第１ないし第４の３入力ＮＯＲ回路ＮＲ１〜ＮＲ４から構成されている。第１のＮＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力される。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路ＮＲ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されている。信号Ｃから見ると、信号Ａおよび信号Ｂの状態に拘わらず、第１の入力がハイで第２の入力がハイの３入力ＮＯＲ回路、第１の入力ハイで第２の入力がローの３入力ＮＯＲ回路、第１の入力がローで第２の入力がハイの３入力ＮＯＲ回路、第１の入力がローで第２の入力がローの３入力ＮＯＲ回路が負荷となる。結果として、入力Ｃの入力ピン容量は常に一定に保たれる。
【００４０】
いま、元々は３入力ＮＯＲ回路の出力が必要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段の回路に接続される。ここで、第２ないし第４のＮＯＲ回路ＮＲ２，ＮＲ３，ＮＲ４の出力負荷は、第１のＮＯＲ回路ＮＲ１と同様とするのがより効果的である。また、第１ないし第４のＮＯＲ回路ＮＲ１〜ＮＲ４の回路パラメータはできるだけ等しくすることが効果的である。本第８実施形態においては、３入力ＮＯＲ回路を用いて説明したが、本発明は他の３入力論理回路についても応用可能である。
【００４１】
第８実施形態に係る半導体集積回路装置を用いることにより、３入力論理回路の任意の一方の入力ピンの入力容量を他方の入力信号の状態の影響を受けないようにすることが可能である。
【００４２】
（第９実施形態）
次に図９を用いて、本発明の第９実施形態に係る半導体集積回路装置について説明する。第９実施形態の回路装置は、第７実施形態の回路装置を３入力の論理回路に応用した例である。第９実施形態は、第１ないし第８の３入力ＮＯＲ回路ＮＲ１〜ＮＲ８からなる。第１のＮＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力される。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路ＮＲ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されている。
【００４３】
第５のＮＯＲ回路ＮＲ５には信号Ａ，信号Ｂ，信号Ｃの反転信号＊Ｃが入力される。第６のＮＯＲ回路ＮＲ６には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃの反転信号＊Ｃが入力される。第７のＮＯＲ回路ＮＲ７には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃの反転信号＊Ｃが入力される。第８のＮＯＲ回路ＮＲ８には信号Ａの反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃの反転信号＊Ｃが入力されている。
【００４４】
信号Ｃから見ると、信号Ａおよび信号Ｂの状態に拘わらず、第１の入力がハイで第２の入力がハイの３入力ＮＯＲ回路、第１の入力ハイで第２の入力がローの３入力ＮＯＲ回路、第１の入力がローで第２の入力がハイの３入力ＮＯＲ回路、第１の入力がローで第２の入力がローの３入力ＮＯＲ回路が負荷となる。信号Ｃの反転信号＊Ｃをインバータで生成した場合には、これらにインバータ容量が加えられる。結果として、入力Ｃの入力ピン容量は常に一定に保たれる。入力Ａおよび入力Ｂについても同様である。
【００４５】
いま、元々は３入力ＮＯＲ回路の出力が必要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段の回路に接続される。ここで、第２ないし第８のＮＯＲ回路ＮＲ２〜ＮＲ８の出力負荷は、第１のＮＯＲ回路ＮＲ１と同様とするのがより効果的である。また、第１ないし第８のＮＯＲ回路ＮＲ１〜ＮＲ８の回路パラメータはできるだけ等しくすることが効果的である。本第９実施形態においては、３入力ＮＯＲ回路を用いて説明したが、本発明は他の３入力論理回路についても応用可能である。また、第８のＮＯＲ回路ＮＲ８については省略することも可能である。
【００４６】
本発明の第９実施形態に係る半導体集積回路装置を用いることにより、３入力論理回路の全ての入力ピンの入力容量を他の入力信号の状態の影響を受けないようにすることが可能である。
【００４７】
（第１０実施形態）
次に図１０を用いて、本発明の第１０実施形態に係る半導体集積回路装置について説明する。第１０実施形態の回路装置は、３つの入力信号のうち２つの入力信号について、入力ピン容量を等化する例である。第１０実施形態は、第１ないし第６の３入力ＮＯＲ回路ＮＲ１〜ＮＲ６からなる。第１のＮＯＲ回路ＮＲ１には信号Ａ，信号Ｂ，信号Ｃが入力される。第２のＮＯＲ回路ＮＲ２には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃが入力される。第３のＮＯＲ回路ＮＲ３には信号Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力される。第４のＮＯＲ回路ＮＲ４には信号Ａの反転信号＊Ａ，信号Ｂの反転信号＊Ｂ，信号Ｃが入力されている。第５のＮＯＲ回路ＮＲ５には信号Ａ，信号Ｂ，信号Ｃの反転信号＊Ｃが入力される。第６のＮＯＲ回路ＮＲ６には信号Ａの反転信号＊Ａ，信号Ｂ，信号Ｃの反転信号＊Ｃが入力される。
【００４８】
信号Ｃから見ると、信号Ａおよび信号Ｂの状態に拘わらず、第１の入力がハイで第２の入力がハイの３入力ＮＯＲ回路、第１の入力がハイで第２の入力がローの３入力ＮＯＲ回路、第１の入力がローで第２の入力がハイの３入力ＮＯＲ回路、第１の入力がローで第２の入力がローの３入力ＮＯＲ回路が負荷となる。信号Ｃの反転信号＊Ｃをインバータで生成した場合には、これらにインバータ容量が加えられる。結果として、入力Ｃの入力ピン容量は常に一定に保たれる。入力Ｂについても同様である。しかしながら、信号Ａについては、３つのＮＯＲ回路が接続されるだけなので、信号Ｂおよび信号Ｃの状態により、信号Ａから見た入力容量は変化する。
【００４９】
いま、元々は３入力ＮＯＲ回路の出力が必要であったので、第１のＮＯＲ回路ＮＲ１の出力が次段の回路に接続される。ここで、第２ないし第６のＮＯＲ回路ＮＲ２〜ＮＲ６の出力負荷は、第１のＮＯＲ回路ＮＲ１と同様とするのがより効果的である。また、第１ないし第６のＮＯＲ回路ＮＲ１〜ＮＲ６の回路パラメータはできるだけ等しくすることが効果的である。本第１０実施形態においては、３入力ＮＯＲ回路を用いて説明したが、本発明は他の３入力論理回路についても応用可能である。
【００５０】
本発明の第１０実施形態に係る半導体集積回路装置を用いることにより、３入力論理回路の全ての入力ピンの入力容量を他の入力信号の状態の影響を受けないようにすることが可能である。
【００５１】
（第１１実施形態）
図１１は、本発明の第１１実施形態に係る半導体集積回路装置の構成を示す回路図である。図１１に示す第１１実施形態の半導体集積回路装置は、クロックバッファ１から出力されたクロック信号ＳCを入力する第１ないし第４の２入力ＮＯＲ回路ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４を備えている。クロック制御信号Ｓ１が第１のＮＯＲ回路ＮＲ１に入力され、クロック制御信号Ｓ１の反転信号＊Ｓ１が第２のＮＯＲ回路ＮＲ２に入力され、クロック制御信号Ｓ２が第３のＮＯＲ回路ＮＲ３に入力され、クロック制御信号Ｓ２の反転信号＊Ｓ２第４のＮＯＲ回路ＮＲ４に入力されている。ここで、第１のＮＯＲ回路ＮＲ１と第３のＮＯＲ回路ＮＲ３のクロック信号として用いるとすると、それぞれはクロック制御信号Ｓ１およびＳ２に応じてクロックを伝達するかしないかが制御される。
【００５２】
ここで、クロックバッファ１から見ると、第１のＮＯＲ回路ＮＲ１の他方の入力信号Ｓ１と第２のＮＯＲ回路ＮＲ２の他方の入力信号＊Ｓ１は相補的であるので、クロック制御信号Ｓ１の状態に拘わらず一定の負荷を有することになる。これは第３のＮＯＲ回路ＮＲ３と第４のＮＯＲ回路ＮＲ４についても同様である。その結果として、クロックバッファ１の負荷は制御信号Ｓ１およびＳ２の状態に拘わらず一定にすることができる。
【００５３】
なお、より効果的な構成とするためには、第１および第２のＮＯＲ回路ＮＲ１およびＮＲ２の回路パラメータを同一とし、第３および第４のＮＯＲ回路ＮＲ３およびＮＲ４の回路パラメータを同一にすることが望ましい。また、第２のＮＯＲ回路ＮＲ２の出力負荷を第１のＮＯＲ回路ＮＲ１の出力負荷と等しくし、第４のＮＯＲ回路ＮＲ４の出力負荷を第３のＮＯＲ回路ＮＲ３の出力負荷と等しくすることも効果的である。
【００５４】
本第１１実施形態においては、２入力ＮＯＲ回路を用いているが、本発明は他の２入力論理回路においても応用可能である。制御信号Ｓ１と制御信号Ｓ２が入力される論理回路の種類が異なる場合についても応用可能である。
【００５５】
また、本第１１実施形態ではクロック制御信号Ｓ１およびＳ２のそれぞれの反転信号＊Ｓ１および＊Ｓ２をインバータにより生成しても良く、また、全体の回路構成における何れかの箇所で既に反転信号が生成されている場合には、その信号をそのまま用いるようにすれば、新たに生成する必要はない。
【００５６】
この第１１実施形態に係る半導体集積回路装置によれば、ゲーティッドクロック信号が他のブロックに供給されるゲーティッドクロック信号を制御する信号の状態により影響を受けないようにすることができる。
【００５７】
（第１２実施形態）
次に、図１２を参照しながらこの発明の第１２実施形態に係る半導体集積回路装置について説明する。第１２実施形態は本発明をクロックツリーに適用したものである。信号Ｃｌｏｃｋはクロック信号である。Ｙ0は、クロックツリー中の信号、Ｘ１，Ｘ２，…は制御信号であり、論理ゲートＧ１，Ｇ２，…によって制御されたクロック信号Ｙ１，Ｙ２，…を作成する。このとき、図１２に示すように、論理ゲートＧ１，Ｇ１’，Ｇ２，Ｇ２’，…はそれぞれＸ１，＊Ｘ１，Ｘ２，＊Ｘ２…とクロックツリー中のＹ０を入力として有するような構成とすることにより、Ｙ０からの入力容量Ｃ１，Ｃ２，…は、信号Ｘ１，Ｘ２，…の状態によらずに一定とすることができる。また、必要に応じてＹ１’，Ｙ２’を用いることもできる。
【００５８】
このように、本発明の第１２実施形態に係る半導体集積回路装置を用いることにより、制御信号と論理ゲートにより制御されたクロック信号の遅延時間のばらつき（スキュー、ジッタ）を抑制することができる。
【００５９】
（第１３実施形態）
次に、図１３を用いて本発明の第１３実施形態に係る半導体集積回路装置について説明する。この第１３実施形態においては、多入力の論理ゲートまたはそれによって構成されるブロックＧ１への入力に入力容量無依存化装置８を挿入することによって、ブロックＧ１への入力容量Ｃ１が入力Ａ１〜Ａｍの状態に依存しない構成とすることができる。論理ゲートまたはブロックＧ１からは出力Ｂ１〜Ｂｎが出力されている。なお、論理ゲートまたはブロックＧ２は入力容量Ｃ２が一定であるような論理ゲートあるいはブロックである。このとき、入力容量（Ｃ１＋Ｃ２）が一定となり、入力ｉｎから出力ｏｕｔへの遅延時間を入力Ａ１〜Ａｍの状態に依らず一定にすることができる。
【００６０】
本発明の第１３実施形態に係る半導体集積回路装置を用いることにより、入力容量無依存化装置８に供給される入力について、入力容量無依存化装置を介して入力する１つの論理ゲートやブロックの他の全ての入力の状態に依らず入力容量が一定となる。
【００６１】
（第１４実施形態）
次に、図１４を用いて、本発明の第１４の実施形態に係る半導体集積回路装置について説明する。図１４に示すように、この第１４実施形態は、第１３実施形態における入力容量無依存化装置８をインバータ８０によって構成したものである。その他の構成は、図１３と同一なので重複説明を省略する。
【００６２】
本発明の第１４実施形態に係る半導体集積回路装置を用いることにより、入力容量無依存化装置につなげた入力について、入力容量無依存化装置を介して入力する論理ゲートやブロックの他の全ての入力の状態に依らず入力容量が一定となる。
【００６３】
（第１５実施形態）
次に、図１５を用いて、本発明の第１５実施形態に係る半導体集積回路装置について説明する。
【００６４】
図１５において、入力ｉｎが全ての入力容量無依存化装置８または入力容量の一定な論理ゲートあるいはブロックに入力していれば、入力ｉｎの入力容量（Ｃｉ）をＧ１〜ＧＮまでのゲートの入力ｉｎ以外の全ての入力の状態に依存することなく一定とすることができる。このとき、入力ｉｎから入力容量無依存化装置８の出力までの遅延と、入力ｉｎから入力容量の一定なゲート、ブロックの出力（ｏｕｔ １〜ｏｕｔ ｋ）までの遅延が他の論理ゲートあるいはブロックの入力信号の状態を受けることが無くなる。入力容量の一定な論理ゲートあるいはブロックがない場合もある。
【００６５】
本発明の第１５実施形態に係る半導体集積回路装置を用いることにより、入力容量無依存化装置につなげた入力について、入力容量無依存化装置を介して入力する全ての論理ゲートやブロックの他の全ての入力の状態に依らず入力容量が一定となる。
【００６６】
（第１６実施形態）
次に、図１６を参照しながら、本発明の第１６実施形態に係る半導体集積回路装置について説明する。
【００６７】
第１６実施形態は、図１６に示すように、第１５実施形態の入力容量無依存化装置８をインバータ８０により実現したものである。このように構成しても、入力ｉｎの入力容量を一定とすることができる。その他の構成については、図１５と同一なので重複説明を省略する。
【００６８】
本発明の第１６実施形態に係る半導体集積回路装置を用いることにより、入力容量無依存化装置に接続された入力について、入力容量無依存化装置を介して入力する全ての論理ゲートやブロックの他の全ての入力の状態に依らず入力容量が一定となる。
【００６９】
（第１７実施形態）
従来のゲーティッドクロック回路では、図２２に示すようにクロックバッファ５１の出力を直接に２入力ＮＯＲ回路に入力していたが、本第１７実施形態においては、クロック信号が入力されるすべての多入力論理回路について、クロック信号の入力ピンに、バッファ回路６ａ，６ｂを入れることとする。このように構成すると、例えば図２２の回路は、図１７に示されるような回路となる。
【００７０】
ルートバッファ５１からは２つのバッファ回路６ａ，６ｂの容量が見えるだけなので、セレクタ回路５７の出力５６ａおよび５６ｂの状態には無関係になる。その結果として、フリップフロップ５５ａへのクロック入力のタイミングは出力５６ｂの影響を受けなくなり、フリップフロップ５５ｂへのクロック入力のタイミングは出力５６ａの影響を受けなくなる。挿入されたバッファ回路６ａ，６ｂによりクロック信号が反転する場合にはＮＯＲ回路５２ａおよび５２ｂ以降において可能である。本実施形態ではバッファ回路５４の後段において、もう１つバッファ回路７をそれぞれ挿入することによってその調節を行なっている。
【００７１】
本発明の第１７実施形態に係る半導体集積回路装置を用いることにより、あるブロックに属するフリップフロップ５５ａまたは５５ｂに入力されるクロック信号のタイミングが、他のブロックへ供給されるクロック信号を制御する信号の状態の影響を受けなくなる。
【００７２】
（第１８実施形態）
次に、図１８を参照しながら、本発明の第１８実施形態に係る半導体集積回路装置について説明する。
【００７３】
この第１８実施形態に係る半導体集積回路装置は、図１１のＮＯＲ回路ＮＲ１の詳細な構成を示すものである。図１８において、クロックバッファ１から出力されたクロック信号ＳCは２入力ＮＯＲ回路（ＮＲ１）に入力されている。クロック制御信号Ｓ1がＮＯＲ回路ＮＲ１に入力されている。ここで、ＮＯＲ回路ＮＲ１の出力信号はクロック信号として用いられており、クロック制御信号Ｓ1に応じて、クロックを伝達するか、しないかが制御される。
【００７４】
クロック信号ＳCは電源ＶＤＤに直接接続されたｐＭＯＳ１とｎＭＯＳ１に入力される。クロック制御信号Ｓ1はｐＭＯＳ２とｎＭＯＳ２に入力される。このように接続することにより、クロックバッファ１から見たＮＯＲ回路ＮＲ１の入力ピン容量は、クロック制御信号Ｓ1がハイであるかローであるかの影響を受け難くなる。図１１に示した第２ないし第４のＮＯＲ回路ＮＲ２〜ＮＲ４についても図１８と同一の回路構成が適用可能である。ただし、第４のＮＯＲ回路ＮＲ４は省略することもできる。
【００７５】
本発明の第１８実施形態に係る半導体集積回路装置を用いることにより、２入力ＮＯＲ回路のクロック信号入力ピンの入力ピン容量が、制御入力の信号の状態の影響を受け難くすることができる。
【００７６】
（第１９実施形態）
次に、図１９を参照しながら本発明の第１９実施形態に係る半導体集積回路装置について詳細に説明する。
【００７７】
クロックバッファ１から出力されたクロック信号ＳCは、２入力ＮＡＮＤ回路ＮＤ１に入力され、クロック制御信号Ｓ1もＮＡＮＤ回路ＮＤ１に入力されている。ここで、ＮＡＮＤ回路ＮＤ１の出力信号はクロック信号として用いられ、クロック制御信号Ｓ1に応じて、クロックを伝達するか、しないかが制御される。クロック信号ＳCはｐＭＯＳ１と接地ＧＮＤに直接接続されたｎＭＯＳ１に入力される。クロック制御信号Ｓ1はｐＭＯＳ２とｎＭＯＳ２に入力される。
【００７８】
このように接続することにより、クロックバッファ１から見たＮＡＮＤ回路ＮＤ１の入力ピン容量は、クロック制御信号ＳCがハイであるかローであるかの影響を受け難くなる。
【００７９】
本発明の第１９実施形態に係る半導体集積回路装置を用いることにより、２入力ＮＡＮＤ回路のクロック信号入力ピンの入力ピン容量が、制御入力の信号の状態の影響を受け難くすることができる。
【００８０】
（第２０実施形態）
次に、図２０を参照しながら本発明の第２０実施形態に係る半導体集積回路装置について説明する。第２０実施形態は、第１８実施形態および第１９実施形態を一般的な多入力論理回路５に応用した例である。ゲーティッドクロック用のクロックツリーを構成することにより、多入力論理回路５を用いてクロックの制御を行なう場合、その多入力論理回路５における必要な論理を形成するために、クロック信号を入力するｐＭＯＳおよびｎＭＯＳが、図２０に破線で示すように、ｐＭＯＳは直接ＶＤＤ電源に接続され、ｎＭＯＳは直接ＧＮＤ電位に接続されるように構成する。
【００８１】
本発明の第２０実施形態に係る半導体集積回路装置を用いることにより、多入力論理回路のクロック信号入力ピンの入力ピン容量が、制御入力の信号の状態の影響を受け難くすることができる。
【００８２】
【発明の効果】
以上、詳細に説明したように、本発明に係る半導体集積回路装置によれば、論理回路が複数の入力を有すると共にこれら複数の入力の信号状態がそれぞれ異なることにより、それぞれの入力ピンの容量に違いが発生する論理回路よりなるものにおいて、前記複数の入力を有する前記論理回路の入力の１つもしくは複数に設けられ、前記複数の入力の状態の如何に拘わらず、この入力が有する入力容量を一定に保つ入力容量等化回路を備えるようにしたので、多入力論理ゲートの入力ピン容量を他の入力信号の状態に関係なく一定にし、集積回路中を伝搬する信号の遅延時間を正確に見積もることができ、複数段または複数並列に設けられた論理素子間の遅延時間を全て一致させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図２】本発明の第２実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図３】本発明の第３実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図４】本発明の第４実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図５】本発明の第５実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図６】本発明の第６実施形態に係る半導体集積回路装置の構成を示す回路図。
【図７】本発明の第７実施形態に係る半導体集積回路装置の構成を示す回路図。
【図８】本発明の第８実施形態に係る半導体集積回路装置の構成を示す回路図。
【図９】本発明の第９実施形態に係る半導体集積回路装置の構成を示す回路図。
【図１０】本発明の第１０実施形態に係る半導体集積回路装置の構成を示す回路図。
【図１１】本発明の第１１実施形態に係る半導体集積回路装置の構成を示す回路図。
【図１２】本発明の第１２実施形態に係る半導体集積回路装置の構成を示す回路図。
【図１３】本発明の第１３実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図１４】本発明の第１４実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図１５】本発明の第１５実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図１６】本発明の第１６実施形態に係る半導体集積回路装置の構成を示すブロック図。
【図１７】本発明の第１７実施形態に係る半導体集積回路装置の構成を示す回路図。
【図１８】本発明の第１８実施形態に係る半導体集積回路装置の構成を示す回路図。
【図１９】本発明の第１９実施形態に係る半導体集積回路装置の構成を示す回路図。
【図２０】本発明の第２０実施形態に係る半導体集積回路装置の構成を示す回路図。
【図２１】従来の半導体集積回路装置の構成を示す論理ブロック図。
【図２２】従来の半導体集積回路装置の構成を示す回路図。
【符号の説明】
１  クロックバッファ
２，４  入力容量等化装置
６ａ，６Ｂ，７  バッファ回路
５  多入力論理回路
８  入力容量無依存装置
８０  インバータ
ＮＲ１〜ＮＲ８  第１ないし第８のＮＯＲ回路
Ｇ１〜Ｇ２ｎ  論理ゲート／ブロック
【図１】
0003901906.tif 000002
【図２】
0003901906.tif 000003
【図３】
0003901906.tif 000004
【図４】
0003901906.tif 000005
【図５】
0003901906.tif 000006
【図６】
0003901906.tif 000007
【図７】
0003901906.tif 000008
【図８】
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【図９】
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【図１０】
0003901906.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0003901906.tif 000021
【図２１】
0003901906.tif 000022
【図２２】
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