(57)【特許請求の範囲】
【請求項１】
入力信号のピーク振幅を検出するピーク検出器において、
現在検出したピーク振幅を表わす値をコンデンサの端子間電圧として記憶する記憶手段と、
前記入力信号の振幅が、前記記憶している値を超えているか否かを検出する手段と、
前記入力信号の振幅が前記記憶している値を所定値以上超えている場合に、前記コンデンサの充電時定数を第１の値に自動的に変更して、前記記憶している値を第１速度で更新する手段と、
前記入力信号の振幅が前記記憶している値を所定値より少なく超えている場合に、前記コンデンサの充電時定数を、前記第１の値より大きい第２の値に自動的に変更して、前記記憶している値を前記第１速度より低い第２速度で更新する手段と
を具えていることを特徴とするピーク検出器。
【請求項２】
入力信号が公称ピーク値を有して、前記所定値が、前記入力信号の前記公称ピーク値の10％〜30％の値であることを特徴とする請求項１に記載のピーク検出器。
【請求項３】
差動トランジスタ対と、
コンデンサと、
前記入力信号を前記差動トランジスタ対の第１トランジスタの制御電極に供給する手段と、
前記コンデンサを、前記差動トランジスタ対の第２トランジスタの制御電極と第１レール電圧源との間に接続する手段と、
前記コンデンサを、前記第２トランジスタの主電流径路が導通させる電流によって決まる速度で充電する手段と、
前記入力信号の電圧が、前記コンデンサの端子間電圧を所定値以上超えている際に、前記コンデンサにさらなる充電電流を供給するさらなる充電手段と
を具えていることを特徴とする請求項１又は２に記載のピーク検出器。
【請求項４】
前記さらなる充電手段が、第２レール電源と前記コンデンサとの間に接続されたさらなるトランジスタを具えて、前記入力信号の電圧が前記コンデンサの端子間電圧を所定値以上超えている際に、前記さらなるトランジスタが、前記コンデンサに充電電流を供給するように制御されることを特徴とする請求項３に記載のピーク検出器。
【請求項５】
前記第１トランジスタが定電流源負荷を有し、前記さらなるトランジスタの制御電極にさらに接続されて、前記第１トランジスタが、前記定電流源によって生成される電流よりも大きい電流を導通させようとする際に、前記さらなるトランジスタが導通状態になることを特徴とする請求項４に記載のピーク検出器。
【請求項６】
前記記憶手段がアキュムレータを具えて、
前記記憶している値を第１速度で更新する手段が、第１の数Ｎを前記アキュムレータに加算する手段を具えて、
前記記憶している値を第２速度で更新する手段が、第２の数Ｍを前記アキュムレータに加算する手段を具えて、
ここにＮ＞Ｍであることを特徴とする請求項１または２に記載のピーク検出器。
【請求項７】
Ｍ＝１であることを特徴とする請求項６に記載のピーク検出器。
【請求項８】
第１比較器および第２比較器と、
前記第１比較器および前記第２比較器の第１入力に前記入力信号を供給する手段と、
前記アキュムレータの出力を前記第２比較器の第２入力に供給する手段と、
前記アキュムレータの出力に所定値を加算して、その結果を前記第２比較器の前記第２入力に供給する手段と、
前記入力信号が、前記第１比較器の前記第２入力の信号よりも大きい際に、前記アキュムレータに前記数Ｎを加算する手段と、
前記入力信号が、前記第２比較器の前記第２入力の信号よりも大きく、かつ前記第１比較器の前記第２入力の信号よりも小さい際に、前記アキュムレータに前記数Ｍを加算する手段と
を具えていることを特徴とする請求項６または７に記載のピーク検出器。
【請求項９】
前記アキュムレータの出力を、ディジタル−アナログ変換器経由で、前記第１比較器及び前記第２比較器に供給することを特徴とする請求項６〜８のいずれかに記載のピーク検出器。
【請求項１０】
第１ディジタル−アナログ変換器及び第２ディジタル−アナログ変換器と、
前記アキュムレータの出力に所定値を加算して、その結果を前記第２ディジタル−アナログ変換器に供給する手段と、
前記第２ディジタル−アナログ変換器の出力を、前記第１比較器の前記第２入力に供給する手段と
を具えて
前記アキュムレータの出力を、前記第１ディジタル−アナログ変換器によって変換して、前記第２比較器の前記第２入力に供給することを特徴とする請求項６〜９のいずれかに記載のピーク検出器。
【請求項１１】
第１入力及び第２入力と、第１出力及び第２出力とを有する比較器を具えて、
前記第１出力及び前記第２出力が、前記２つの入力間の種々の入力電圧差に応じた別個のスイチング点を有して、
前記第１出力が前記アキュムレータに前記数Ｎを加算して、前記第２出力が前記アキュムレータに前記数Ｍを加算することを特徴とする請求項６または７に記載のピーク検出器。
【請求項１２】
前記比較器が、
第１電流出力及び第２電流出力を有するトランスコンダクタンス段と、
各々がインバータを具えた第１トランスインピーダンス段及び第２トランスインピーダンス段と、
前記トランスコンダクタンス段の前記第２電流出力からの固定電流をシンクさせる電流シンクを具えたオフセット発生器と
を具えていることを特徴とする請求項１１に記載のピーク検出器。
【請求項１３】
請求項１〜１２のいずれかに記載のピーク検出器を具えていることを特徴とするデータ・スライサ。
【請求項１４】
入力信号を、正のピーク値を検出する第１ピーク検出器及び負のピーク値を検出する第２ピーク検出器に供給する手段と、
前記正のピーク値と前記負のピーク値の中間のスライス・レベルを発生する手段と、
前記入力信号を前記スライス・レベルと比較して、この比較結果からデータ信号を発生する手段とを具えて、
前記第１ピーク検出器及び第２ピーク検出器を、請求項１〜１３のいずれかに記載のピーク検出器で構成したことを特徴とするデータ・スライサ。
【請求項１５】
請求項１〜１２のいずれかに記載のピーク検出器、及び／または、請求項１３または１４に記載のデータ・スライサを具えていることを特徴とするテレテキスト復号器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は検出器入力に供給された信号のピーク値を検出するためのピーク検出器に関するものである。
【０００２】
【従来の技術】
多くのデータ通信システムにおいて、信号バーストの初期にそのスライス・レベルを決定するために、高速で振幅の推定ができることが望ましいが、一方では、非常に敏感で高速の検出器は、雑音帯域幅が大きく信号の振幅を過大評価し勝ちになる。従って、両方の要求には基本的に相容れないものがある。すなわち、信号の最大値を監視するためのピークへの高速の追従は望ましいが、検出したピーク値に過度の影響を与える雑音スパイクの発生を防ぐために低速の応答が要求される。そのようなピーク検出器の一つの応用例はデータ・スライサで特にテレテキスト用である。本応用では、データ・スライスのレベルを決定するために信号の振幅を高速推定することが要求される。この推定は、通常、限られた持続時間を有するクロック・ランイン（クロック導入部）信号から導出し、従って、ピーク検出器は比較的速やかにピークを検出できる必要がある。しかし、この信号に雑音スパイクが存在すると、ピーク検出器がそれらに速過ぎた反応をすれば、この雑音スパイクが不正確なデータ・スライスのレベルを発生する可能性がある。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、入力信号のピーク値を速やかに捕捉するが、この信号上の適度な量の雑音には高速には反応しないピーク検出器を供給できるようにすることである。
【０００４】
【課題を解決するための手段】
本発明は入力信号のピーク値を検出するピーク検出器を提供するもので、検出した現在のピーク値を示す値を記憶するための記憶手段、入力信号の振幅が記憶値を超えているか否かを検出する手段、入力信号の振幅が記憶値を一定値以上超えていれば第１速度（高速）で記憶値を更新する手段、および、入力信号の振幅が前記記憶値を一定値未満だけ超えていれば第２速度（低速）で記憶値を更新する手段を具えている。
【０００５】
これらの手段により、ピーク検出器は、入力信号がそのピーク値近くに達するまでは、入力信号の速いエッジに追従する、というのは、こうした環境下では、入力信号と記憶値の差が相対的に大きいからである。この入力信号がそのピーク値に近づくと入力信号と記憶値との差は減少し、一定値に達すると記憶値の更新が遅い速度で実行される。従って、真のピーク・レベルにおよそ達するまでは、ピーク値の高速かつ粗い推定が実行され、このピーク値に到達した後には、ピーク検出器はそれ以上の雑音入力にはより低速に反応し、この信号上の適度の雑音に速やかに反応することがない。
【０００６】
多くの応用では、入力信号は公称ピーク値を持ち、そのような場合、前記一定値は入力信号の10ないし30％の間にある。この一定値の正確な値は個々の応用により異なる。この一定値に公称ピーク値のより大きな割合の値を与えると、このピークへの実際の追随は低速となるが、雑音マージン（雑音に対する余裕度）は増加する。従って、高速でのピークへの到達か、雑音への最大耐力かの選択である。
【０００７】
前記ピーク検出器は、差動対のトランジスタ、コンデンサ、第１トランジスタの制御電極へ入力信号を加える手段、第２トランジスタの制御電極と第１レール電圧源との間にコンデンサを接続する手段、第２トランジスタの主電流路により導かれた電流により決定される速度でコンデンサを充電する手段および入力信号電圧がコンデンサ端子間電圧を一定値以上に越えた時に、このコンデンサに追加充電電流を供給する追加充電手段を所有する。
【０００８】
前記追加充電手段は第２レール電圧源と前記コンデンサの間に接続された追加トランジスタを含み、このトランジスタは入力信号電圧がコンデンサ端子間電圧を一定値以上に超過したときに、このコンデンサに充電電流を供給するように制御される。
【０００９】
第１トランジスタは定電流源負荷を持ち、追加トランジスタの制御電極にさらに接続することができ、前記定電流源が発生する電流よりも大きい電流を前記第１トランジスタが導通させようとした時に、前記追加トランジスタが導通する。
【００１０】
前記３つの段落に説明したピーク検出器は、本発明によるピーク検出器をアナログで実現したものである。しかし、入力信号は大部分の場合明らかにアナログ値ではあるが、本発明は決してアナログの実施例に限定されない。
【００１１】
本発明によるピーク検出器を部分的にディジタルで実現したものにおいては、前記記憶手段がアキュムレータ（累算器）を具えて、前記第１速度で記憶値を更新する手段が、第１の数Ｎを前記アキュムレータに加算する手段を有し、前記第２速度で記憶値を更新する手段が、第２の数Ｍを前記アキュムレータに加算する手段を有することができ、ここにＮはＭより大きい。Ｍは１とすることができる。
【００１２】
こうしたピーク検出器は、第１および第２比較器、前記第１および第２比較器の第１入力に入力信号を供給する手段、前記アキュムレータの出力を前記第２比較器の第２入力に供給する手段、前記アキュムレータの出力に一定数を加算し、その結果を前記第２比較器の第２入力に供給する手段、及び前記入力信号が前記第１比較器の第２入力の信号より大きく前記第１比較器の第２入力の信号より小さい際に、前記アキュムレータにＮを加算する手段を具えている。
【００１３】
前記アキュムレータの出力は、ディジタル−アナログ変換器を経て前記第１および第２比較器に供給される。
【００１４】
前記ピーク検出器のさらなる実現は、第１及び第２のディジタル−アナログ変換器を具えて、前記アキュムレータの出力が前記第１ディジタル−アナログ変換器によって変換されて前記第２比較器の第２入力に供給され、前記ピーク検出器はさらに、前記アキュムレータの出力に一定値を加算して、その合計値を前記第２ディジタル−アナログ変換器に供給する手段、および前記第２ディジタル−アナログ変換器の出力を前記第１比較器の第２入力に供給する手段を具えている。
【００１５】
この装置では、前記第１比較器と前記第２比較器の第２入力どうしの間のオフセットは、２個のディジタル−アナログ変換器を有して、ディジタル・オフセットをこれらのディジタル−アナログ変換器の一方に加える前に、このディジタル・オフセットを前記アキュムレータの出力に供給することによって達成される。このことは、前記第１比較器と前記第２比較器の第２入力どうしの間にアナログ・オフセットを生成する必要がないという利点を有する。
【００１６】
前記ピーク検出器は、第１および第２入力と第１および第２出力とを有する比較器を具えることができ、前記第１および第２出力は、２個の入力間の種々の入力電圧差に応じたスイッチング点を別個に有し、前記第１出力は前記アキュムレータに数Ｎを加算して、前記第２出力は前記アキュムレータに数Ｍを加算する。
【００１７】
前記比較器は、第１および第２電流出力を有するトランスコンダクタンス段、各々がインバータ及びオフセット発生器を具えた第１および第２トランスインピーダンス段を具えることができ、前記オフセット発生器は、前記トランスコンダクタンス段の第２出力からの固定電流をシンクさせる電流シンクを具えている。
【００１８】
この装置は、単一の比較器の使用を可能にし、そして集積回路上で非常に小さい面積しか占めない簡単な方法でオフセットを発生することを可能にする。
さらに本発明は、本発明によるピーク検出器を具えたデータ・スライサを提供する。このデータ・スライサは、第１の正ピーク検出器及び第２の負ピーク検出器に入力信号を供給する手段、正と負のピーク値の中間にスライス・レベルを発生する手段、および前記入力信号を前記スライス・レベルと比較して、この比較結果からデータ信号を発生する手段を具えている。
【００１９】
さらに、本発明は、こうしたデータ・スライサを具えたテレテキスト・デコーダ（復号器）を提供する。
【００２０】
本発明の上記および他の特徴及び利点は、以下に図面を参照して説明する本発明の実施例より明らかになる。
【００２１】
【発明の実施の形態】
図１は、本発明によるピーク検出器の動作概念を示す図である。図１に示すピーク検出器は、回路の入力１に供給される信号の正および負のピークを共に検出可能である。入力１は、２個の理想ダイオードD1とD2の接続点に接続され、ダイオードD2は抵抗R2と直列に接続され、ダイオードD1はオフセット電圧発生器V1と直列に接続されている。オフセット電圧発生器V1と抵抗R2の接続点はコンデンサＣPの一端に接続され、このコンデンサの他端は、負のレール電圧源ＶSSに接続されている。スイッチS1はコンデンサＣPの両端に接続され、コンデンサＣPの両端にはブリーダ電流径路Ｉb1も接続されている。オフセット電圧発生器V1と抵抗R2の接続点は出力２に接続され、出力２から、入力１に供給される信号の正のピーク値の示度が得られる。入力１は２個のダイオードD3とD4の接続点にも接続されて、ダイオードD3は抵抗R3と直列に接続され、ダイオードD4はオフセット電圧発生器D4に直列に接続されている。抵抗R3とオフセット電圧発生器V4の接続点は、コンデンサＣnの一端に接続され、コンデンサＣnの他端は、負のレール電圧源ＶSSに接続されている。スイッチS2は、正のレール電圧源Ｖddと、抵抗R3とオフセット電圧発生器V4の接続点との間に接続され、電流ブリーダ回路Ｉb2も同じ箇所に接続されている。抵抗R3とオフセット電圧発生器V4の接続点は、出力３に接続されて、出力３から、前記信号の負のピーク値が得られる。
【００２２】
図１の回路では、高速応答部分を、直列抵抗値を無視できる理想ダイオード、及びこれに直列接続したオフセット電圧発生器でモデル化している。このオフセット電圧は想定される信号値の例えば20％の値を有する。このため、コンデンサＣPは、その両端子間の電圧が入力信号マイナス20％になるまで、入力信号によってダイオードD1を通して急速に充電される。一度この段階に達すると、ダイオードD1はもはや導通せず、それ以降のコンデンサＣPの充電はダイオードD2と抵抗R2を通して行われる。この抵抗は、前記検出器の帯域幅が入力信号の最終値近くに落ち着きつつある際に、前記検出器の帯域幅を設定する。ブリーダ電流径路Ｉb1はコンデンサＣP上の電荷の減少を低速で行わせて、これにより、入力信号の連続的なピークに追随することができる。スイッチS1はリセット機能をなし、スイッチS1を閉じればコンデンサＣPが完全に放電される。従って、前記ピーク検出器がゼロ信号レベルから動作する。ダイオードD3とD4、抵抗R3およびオフセット電圧発生器V4は同様にコンデンサＣnを充電して、入力信号の負のピーク値を与える。
【００２３】
図３ａは、テレテキスト信号を含む、ビデオ信号と帰線消去信号とを組合わせた信号の垂直帰線消去期間の線の１つを示す。この線は同期パルスと帰線消去期間で構成される第１部分ａ、クロック信号の複数サイクルを含むクロック・ランイン信号で構成される第２部分、及びテレテキスト・データから構成される第３部分ｃから構成される。
【００２４】
図３ｂと図３ｃは、図３ａに示す信号に対して作用する際の、図２に示す正・負ピーク検出器における波形を示す。
【００２５】
図２は、このビデオ信号と帰線消去信号とを組み合わせた信号用のピーク検出器の概念図である。図２の形態は基本的に図１と同様である。図２の改良点は２個のスイッチS3とS4にある。部分ａ内の期間ｔ1は同期パルスに相当し、この期間中には、スイッチS1とS2を閉じてピーク検出器をリセットする。同期信号の終わりからクロック・ランインの開始までにわたる部分ａ中の期間ｔ2には、正ピーク検出器には電圧Ｖrefｐが印加され、負ピーク検出器には電圧Ｖrefｎが印加されるように、スイッチS3とS4を切り換える。これにより、コンデンサＣPとＣnにそれぞれＶrefｐとＶrefｎのレベルまでの事前充電が行われる。これはもちろん必要不可欠なものではないが、ピークの検出速度を早めるのに役立つ。図3bからも明らかなように、部分ａの期間ｔ1中には、正ピーク電圧検出器は電圧ＶSSにリセットされていたのが、部分ａの期間ｔ2中にはＶrefｐに事前充電されて、次に、想定されるピーク値の約80％まで、クロック・ランイン信号の第１ピークに速やかに追随する。このことは、コンデンサＣPが、クロック信号のピーク電圧からオフセット電圧発生器V1による電圧を差し引いた値に達するまで、理想ダイオードD1を通して充電されることによって生じる。それ以降のコンデンサＣPの充電は、D2と抵抗R2の直列回路によって行われる。一旦、前記検出器の帯域幅が最終値近くに落ち着くと、この抵抗値が前記検出器の帯域幅を設定する。負ピーク電圧検出器内でも本質的に同様のプロセスが行われ、前記検出器は部分ａの期間ｔ1中には値Ｖddにリセットされ、部分ａの期間ｔ2中にはＶrefｎの値に事前充電される。その後は、ピーク値からオフセット電圧発生器V4の発生電圧を差し引いた点まで達するまで、クロック信号の負に向かう動きに迅速に追従する。コンデンサＣnは、コンデンサＣPがD2と抵抗R2によって充電されたのと同様の方法で、ダイオードD3と抵抗R3によって充電される。
【００２６】
クロック・ランイン信号の最初のサイクルへの応答は、クロック・ランイン信号のピーク値付近までは急速であり、その後に最終値に達するまでは低速で追随していることが見られる。このようにして、入力振幅値の大部分では高速の追随が得られるが、ピーク値付近の固定帯域内では応答が低速なので、雑音感度を低減することができる。この特定実施例では、最終帯域はピーク値の約20％であるが、これは例示的な値であり、正確な値は特定用途と環境に応じて選ばれる。
【００２７】
図４は、図１と２に示す回路の原理に従って動作する正ピーク検出器の実際回路の回路図である。図４に示すように、入力40はスイッチS40経由でｎチャンネル電界効果トランジスタM1のゲート電極に接続されている。入力40は基準電圧Ｖrefｐを受ける。第２の入力41はCBVS信号を受け、スイッチS40の第２接点に接続されている。スイッチS40は、少なくとも部分ａの期間ｔ2中には入力40をトランジスタM1のゲート電極に接続し、線の部分ｂとｃ（図３ａ）については入力41をトランジスタM1のゲート電極に接続するように制御される。トランジスタM1のソース電極は電流源42経由でレール電源ＶSSに接続されている。別のｎチャネル電界効果トランジスタM2のソース電極も電流源42経由でレール電源ＶSSに接続されている。トランジスタM1のドレイン電極は電流源43経由でレール電源Ｖddに接続されている。トランジスタM1のドレイン電極は更に、ｐチャンネル電界効果トランジスタM4のゲート電極に接続され、トランジスタM4のソース電極はレール電源Ｖddに接続されている。トランジスタM4のドレイン電極は、トランジスタM2のゲート電極に接続され、そして正ピーク値を取得可能にした出力44にも接続されている。電流源45は、レール電源Ｖddと出力端子44との間で、ｐチャネル電界効果トランジスタM3のソース−ドレイン径路と直列に接続されている。さらに別のｐチャネル電界効果トランジスタM5のソース電極はレール電源Ｖddに接続され、トランジスタM5のゲートおよびドレイン電極は、電流源45とトランジスタM3のソース電極との接続点に接続されている。トランジスタM2のドレイン電極は、トランジスタM3のソース電極にも接続されている。トランジスタM3のゲート電極は、端子46経由でバイアス電位に接続されている。コンデンサC1は、トランジスタM2のゲート電極とレール電源ＶSSの間に接続され、電流シンク47は、トランジスタM2のゲート電極とレール電圧ＶSSの間に接続されている。電流源43および45はi/2の電流を生成し、電流シンク42は電流ｉを導通させる。さらに別の電流源48が、レール電源ＶddとトランジスタM4のゲート電極の間に接続されている。電流源48は電流i/Nを生成する。
【００２８】
トランジスタM1、M2とM3は、コンデンサC1と共に、不平衡折り返しカスコード増幅器にもとづく正ピーク検出器を形成する。トランジスタM1とM2のゲート電極が等電位であれば、トランジスタM2を流れる電流値はi/2であり、従ってトランジスタM3には電流が流れない。その結果、コンデンサC1には電流が流入しない。トランジスタM1のゲート電極の電圧がトランジスタM2のゲート電極の電圧より低ければ、トランジスタM2を通る電流はi/2より大きくなりやすく、その結果、電流源45からの全電流がトランジスタM2を通って流れるので、コンデンサC1には電流が流入しない。トランジスタM5はクランプとして用いられ、このクランプは、トランジスタM2を通る差電流を生み出して、これにより、トランジスタM2が電流源45から取得可能である以上の電流を流そうとした際に生じる内部電圧の挙動を制限する。もちろん、トランジスタM1のゲート電極の電位が、トランジスタM2のゲート電極の電位以下であれば、入力電圧はコンデンサC1の端子間電圧より低い値であるものと認められる。すなわち、コンデンサC1に記憶された電圧は入力信号が過去に上昇したピーク値である。しかし、トランジスタM1のゲート電極の電圧がトランジスタM2のゲート電極の電圧より高ければ、入力信号はコンデンサC1に記憶された電圧よりも大きい。これにより、トランジスタM2内の電流がi/2未満になって、差電流がトランジスタM3経由でコンデンサC1に流入する。このピーク検出器回路は、アクティブ（活性）状態の線形トランスコンダクタンスとして作用し、従って、コンデンサC1の値と共に、所定の帯域幅を設定する。電流源48は、コンデンサC1に記憶された値と入力値、即ち入力信号の値との誤差を検出するために使用する。従って、トランジスタM1のゲート電極に記憶値を越える正の信号を受けると、ドレイン電流がi/2＋i/Nに達するまで、トランジスタM1のドレインはＶdd付近に留まる。この点以降は、トランジスタM1のドレイン電極の電圧は急速に低下して、トランジスタM4をオン状態にする。これにより、トランジスタM2のゲートが十分に昇圧してトランジスタM1から電流を取り戻すようになるまでは、コンデンサC1に電流が導入される。この状態では、トランジスタM4がオフ状態になって、前記検出器が線形動作モードに戻る。
【００２９】
従って、総括すれば、入力電圧がコンデンサC1の端子間電圧より高ければ、コンデンサC1に電流が流入して、コンデンサC1の電位が、入力信号の電位に達するまで上昇する。入力信号がコンデンサC1の電位よりもずっと高ければ、トランジスタM1はi/2＋i/Nより大きい電流を流そうとする。これにより、トランジスタM4がオン状態に切り換わって、コンデンサC1に大電流を導入する。この電流値はトランジスタM4の"オン抵抗"のみに依存する。しかし、入力電圧がコンデンサC1の電圧より少し大きいだけであれば、トランジスタM1が流そうとする電流はi/2＋i/N以下になり、トランジスタM4は導通しない。従って、コンデンサC1に供給される電流は1/2-IM2となり、ここにIM2はトランジスタM2が導通させる電流であり、この電流は差動対のｇmによって設定される。電流源48の値、即ちNの値は、トランジスタM4を通したコンデンサC1の高速充電と、トランジスタM3を通したコンデンサC1のより低速の充電との間のしきい値を設定するのに使用することができる。このことは、図１に示すダイオード回路の２個の分岐に直接的に類似している。
【００３０】
入力40への入力信号は通常、同期分離回路から送られる電圧Ｖrefｐとすることができ、端子41への入力はビデオ信号と帰線消去信号との組み合わせ信号とすることができる。スイッチS40はオプションであって、ピーク検出器を使用してテレテキスト信号のクロック・ランイン信号を検出する際に、信号ピークをより迅速に捕捉できるようにするだけのものである。他の用途では、こうしたスイッチやコンデンサC1の事前充電は不必要であることがあり、例えば要求される性能次第でテレテキストのピーク検出を行う際にも、コンデンサC1の事前充電を省略できることがある。
【００３１】
図４は、正のピークを検出するピーク検出器を示す。負のピークの検出にも同様の回路が使用可能であることは当業者にとって明らかである。この場合には、トランジスタM1とM2が、テールがレール電源Ｖddに接続された１対のｐチャネル電界効果トランジスタに置き換えられて、トランジスタM3とM4は、ソース電極がレール電源Ｖssに接続されたｎチャネル電界効果トランジスタに置き換えられる。
【００３２】
図５は、正・負ピーク検出器を使用して、テレテキスト信号用のデータ・スライス回路を作成する方法を示す。図５に示すように、入力50はコンデンサC50経由で同期信号分離器51の入力、負ピーク検出器52の第１入力、正ピーク検出器53の第１入力および比較器54の第１入力に接続されている。同期信号分離器51の第１出力は配線55経由で負ピーク検出器52の第２入力に接続され、同期信号分離器51の第２出力は配線56経由で正ピーク検出器53の第２入力に接続されている。負ピーク検出器52および正ピーク検出器53の出力は、それぞれバッファ増幅器57と58を経由して、抵抗R50とR51で形成される分圧器のいずれかの端に供給される。抵抗R50とR51の中央タップは比較器54の第２入力に接続されている。比較器54の出力はデータ・スライサの出力59に供給され、データ出力を発生する。
【００３３】
動作中には、CVBS信号が入力50に供給され、同期信号分離器50がライン信号とフィールド同期信号を分離して、電圧ＶrefｎとＶrefｐも発生して、これらの電圧はそれぞれ、配線55と56経由で、負および正のピーク検出器それぞれ52と53に供給される。同期信号発生器51は、配線60上に第３の出力を発生して、この出力はタイミング信号発生器61に供給されて、タイミング信号発生器61はとりわけ、負ピーク検出器52と正ピーク検出器53のスイッチを動作させるタイミング信号を発生する。タイミング信号発生器61からの信号は配線62を通ってピーク検出器52と53の第３入力に供給される。
【００３４】
クロック・ランイン信号およびデータ信号の正と負のピークを検出することによって、両ピークの中間のデータ・スライシング・レベルを見つけ出すことが可能である。このデータ・スライシング・レベルは、R50およびR51から成る分圧器の中央タップから比較器54の入力に供給される。このようにして、CBVS入力信号はデータ・スライシング・レベルと比較され、比較器54の出力から適切なデータ出力が得られる。
【００３５】
図１から図４に示すピーク検出器のアナログでの実現に代わるものとして、信号のピーク付近までは高速で収束して、その後は低速で収束するという同じ原理を用いたディジタルでの実現も構成することができる。
【００３６】
図６は、本発明によるピーク検出器のこうしたディジタル版の第１の実施例を示す。図６に示すように、前記ピーク検出器は入力65と出力66を有する。入力65は第１比較器67の第１入力と第２比較器68の第１入力に接続されている。第１比較器67の出力は、加算器アキュムレータ70の第１入力69に供給される。第１比較器67の出力は、インバータ71を通ってANDゲート72の第１入力に供給される。第２比較器68の出力は、ANDゲート72の第２入力に供給されて、ANDゲート72の出力は、加算器アキュムレータ70の第２入力73に供給される。比較器68の出力はさらに、加算器アキュムレータ70の第３入力74に供給される。加算器アキュムレータ70は更に、クロック信号が供給される第４入力75と、リセット入力が供給される第５入力76を有する。加算器アキュムレータ70の出力は、出力66及びディジタル−アナログ変換器77に供給される。ディジタル−アナログ変換器77の出力は、比較器68の第２入力に供給され、そして電圧発生器79経由で比較器67の第２入力に供給される。
【００３７】
動作中には、加算器アキュムレータの状態が、CpVS信号の部分ａの期間中に入力76に供給される信号によってリセットされる。加算器アキュムレータ70は、ゼロか、あるいは入力76の信号による事前設定数のいずれかにリセットされる。この事前設定数は、アナログ版における事前充電入力と同じ機能を果たすことができる。加算器アキュムレータがリセットされると、ディジタル−アナログ変換器77は比較器67と68の第２入力に電圧を供給して、比較器67の入力は、オフセット電圧発生器79が発生するオフセット電圧を加算した値を有する。入力65への入力が、ディジタル−アナログ変換器77の出力に、オフセット電圧発生器79によって発生したオフセットを加算したものより大きい値であれば、比較器67の出力が高くなり、１より大きい数Ｎを加算器アキュムレータ70内の合計に加算することになり、即ち、加算器アキュムレータ70の入力69における大きい値によって、アキュムレータ内の数に１より大きい数が加算される。同時に、第２の比較器68の出力も高く、加算器アキュムレータ70の入力74にイネーブル信号を供給して、これにより、入力75に供給されるクロック信号の制御下で実行される加算を可能にする。これにより、アキュムレータの出力が増加して、この出力がディジタル−アナログ変換器77によって再び変換されて、結果的に、比較器67と68の第２入力には、より高いアナログ電圧が生じる。比較器67の第２入力の信号の振幅が入力信号の振幅に達すると、入力信号がまだ、ディジタル−アナログ変換器77の出力に発生する信号の大きさを上回るものと仮定すれば、比較器67の出力は低下して、比較器68の出力は高いままである。このような環境下では、ANDゲート72の第１入力は、インバータ71の作用によって高くなり、従って、ANDゲート72の出力が高くなり、この出力が、加算アキュムレータ70の入力73に供給される。これにより、アキュムレータ内の合計に数字（ディジット）の１が累算されて、第２比較器68の第２入力における入力の大きさが入力信号の大きさに到達するまで、各クロック・サイクルに数字の１が加算される。この段階で、第２の比較器の出力が低下して、入力74の信号も低下して、これにより、アキュムレータの合計へのさらなる加算が不可能になり、このため、アキュムレータは入力信号のピーク値を記憶する。
【００３８】
図７は、第１比較器67用のオフセットを発生するための代案の構成を示す。図７では、図６のものと同じの形態及び機能を有するものは、対応する符号で示す。図７の変更点は、第２のディジタル−アナログ変換器80、及び加算器81を具えたディジタル領域のオフセット発生器を設けたことであり、加算器81は、アキュムレータの出力をディジタル−アナログ変換器80に供給する前に、この出力に固定値Ｎを加算する。
【００３９】
図８は、図６に示す構成の変形であり、２個の出力を有する単一の比較器の使用を可能にする。この構成では、第１および第２比較器の67と68を、比較器90で置き換えている。比較器90は、加算アキュムレータ70の入力69に接続された第１出力91と、ANDゲート72の第２入力及び加算アキュムレータ70の入力74に接続された第２出力を有する。動作中には、比較器90が第１及び第２出力を発生し、これらの出力は、これらの出力のスイッチング点間に固定のオフセットを有し、このことは、オフセット発生器を別個に設ける必要はあるが、単一の比較器を用いることができるという利点を有し、従って、入力信号65を比較器90の第１入力93に接続し、ディジタル−アナログ変換器77からの出力を比較器の第２入力94に接続する。
【００４０】
図９は、比較器90が取り得る形態を示す。図９に示すように、入力93と94はトランスコンダクタンス段96に接続されている。トランスコンダクタンス段96の第１出力97はインバータ98の入力に接続され、トランスコンダクタンス段96の第２出力99は第２のインバータ100に接続されている。第１インバータ98は、ｐチャネル電界効果トランジスタT1およびｎチャネル電界効果トランジスタT2を具えて、これらはレール電源ＶssとＶddの間に直列に接続されている。トランジスタT1とT2のドレイン電極は共通であり、インバータ90の出力91に接続され、トランジスタT1とT2のゲート電極は共通であり、トランスコンダクタンス段96の出力97に接続されている。同様に、インバータ100は、ｐチャネル電界効果トランジスタT3およびｎチャネル電界効果トランジスタT4を具えて、これらはレール電源ＶssとＶddの間に直列に接続されている。トランジスタT3とT4のドレイン電極は比較器90の出力92に接続されて、トランジスタT3とT4のゲート電極はトランスコンダクタンス段96の出力99に接続されている。電流源101は、トタンジスタT1とT4のゲート電極とレール電源Ｖssとの間に接続されている。トランジスタT2のゲート電極とレール電源Ｖssの間、およびトランジスタT4のゲート電極とレール電源Ｖssの間には、それぞれ寄生容量C10及びC11が存在する。
【００４１】
動作中には、比較器96の出力99はIOUT/ｎに、出力97の出力は(n-1)IOUT/ｎに成るように構成する。電流シンク101が導通させる電流がIoffsetであれば、出力92にはｎ×ＩOFFSET/gmに等しいオフセットが存在し、ここにgmは段96のトランスコンダクタンスである。
【００４２】
このように、図８と図９に示す構成を使用することによって、それぞれの比較器の入力に供給する電圧源に明らかな差を持たせた２つの独立した比較器を使用するところを、２つの入力を有する１つの比較器に減らすことができ、この比較器は２つのスイッチング点間のオフセット電圧が固定である。この構成では、トランスコンダクタンスの出力の所に固定電流源を用いて、インバータの有効なスイッチング点を変更することによって、チップ面積を節約できる。
【００４３】
本明細書の開示を読めば、他の変更および変形は当業者にとって明らかである。こうした変更および変形は、同業者には既知であり、本明細書に既に開示した特徴の代わりに、あるいはこれらの特徴に加えて使用可能な、等価な特徴及び他の特徴を含むことができる。なお、本願では、特徴の特定の組合せに対して請求項を作成しているが、本願の開示の範囲は、明示的にせよ暗示的にせよ本明細書に開示したあらゆる新規の特徴、あるいは特徴の新規の組合せ、及びこれらの特徴を一般化したものを含むことは明らかであり、請求項に記載したのと同じ発明に関するものであるか否か、及び本発明が軽減しでいるのと同じ技術的問題のいずれか、あるいはすべてを軽減しているか否かにはよらない。出願人はここに、本願または本願から派生した他の出願の手続き遂行中に、こうした特徴及び／または特徴の組合せに対して新たな請求項を作成し得ることを申し添える。
【図面の簡単な説明】
【図１】  本発明によるピーク検出器の動作概念を示す図である。
【図２】  図１の変形を示す図であり、この図ではピークを検出すべき信号を加える前に記憶コンデンサを事前充電する。
【図３】  図３ａはテレテキストの一連の信号を示す図であり、図３ｂ及び図３ｃは、テレテキスト信号の供給に対する、本発明によるピーク検出器の反応を示す図である。
【図４】  本発明による実際のピーク検出器回路の第１実施例の回路図である。
【図５】  図４に示すピーク検出器回路を用いたデータ・スライサを示す図である。
【図６】  本発明によるピーク検出器回路の第２実施例を示す図である。
【図７】  本発明によるピーク検出器回路の第３実施例を示す図である。
【図８】  本発明によるピーク検出器回路の第４実施例を示す図である。
【図９】  図８のピーク検出器回路に使用する比較回路を示す図である。
【図１】
0003935950.tif 000002
【図２】
0003935950.tif 000003
【図３】
0003935950.tif 000004
【図４】
0003935950.tif 000005
【図５】
0003935950.tif 000006
【図６】
0003935950.tif 000007
【図７】
0003935950.tif 000008
【図８】
0003935950.tif 000009
【図９】
0003935950.tif 000010