(57)【特許請求の範囲】
【請求項１】
表面および裏面を有する配線基板と、
前記配線基板の裏面に配置された複数のコネクタ端子と、
前記配線基板の表面に配置された、フラッシュメモリ評価用の複数の評価用端子と、
前記複数の評価用端子のうちモールドゲート兼用配線構造端子を露出し、且つ、それ以外の評価用端子を覆うように、前記配線基板の表面に形成されたソルダーレジストと、
前記ソルダーレジスト上に接着剤で固定されたフラッシュメモリチップおよび前記フラッシュメモリチップ用のコントローラチップと、
前記フラッシュメモリチップおよび前記コントローラチップを覆い、且つ、
前記複数の評価用端子のうちモールドゲート兼用配線構造端子を覆い、それ以外の評価用端子を露出するように、前記配線基板の表面上に形成されたレジンと、
を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置は更に、前記配線基板の表面に配置されたボンディング用リードを有し、
前記コントローラチップおよび前記フラッシュメモリチップは前記ボンディング用リードとボンディングワイヤによって接続しており、
前記複数の評価用端子は、前記配線基板に形成された配線パターンによって、前記ボンディング用リードと接続していることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記複数の評価用端子は、導電体にメッキを施されて形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記導電体は、アルミニウムまたは銅から形成されており、前記メッキは金またはニッケルから形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、前記半導体装置はマルチメディアカードであることを特徴とする半導体装置。
【請求項６】
（ａ）表面および裏面を有する配線基板を複数個搭載するための基板フレームを用意する工程と、
（ｂ）前記配線基板の裏面に複数のコネクタ端子を形成する工程と、
（ｃ）前記配線基板の表面にフラッシュメモリ評価用の複数の評価用端子を形成する工程と、
（ｄ）前記複数の評価用端子のうちモールドゲート兼用配線構造端子はソルダーレジストで覆われず、それ以外の評価用端子をソルダーレジストで覆うように、前記配線基板の表面にソルダーレジストを形成する工程と、
（ｅ）前記ソルダーレジスト上に、接着剤によって、フラッシュメモリチップおよび前記フラッシュメモリチップ用のコントローラチップを配置する工程と、
（ｆ）前記ソルダーレジストから露出した前記モールドゲート兼用配線構造端子の領域を注入口として、前記フラッシュメモリチップおよび前記コントローラチップを覆い、且つ、前記複数の評価用端子のうち前記モールドゲート兼用配線構造端子を覆い、それ以外の評価用端子を露出するように、前記配線基板の表面上にレジンを注入する工程と、
（ｇ）前記基板フレームを切断して、前記複数個の配線基板を個片化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、前記複数の評価用端子は、導電体にメッキを施して形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、前記導電体は、アルミニウムまたは銅から形成し、前記メッキは金またはニッケルから形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のいずれか一項に記載の半導体装置の製造方法において、前記半導体装置はマルチメディアカードであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、配線基板、半導体装置及びその製造方法に関し、特に、ＩＣカード、マルチメディアカード（ＭＭＣ）等に実装される半導体集積回路チップの静電破壊（ＥＳＤ）を抑制する技術、例えば、マルチメディアカード（ＭＭＣ）などのメモリカードに用いる配線基板、半導体装置及びその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、マルチメディアデータ格納用として小型軽量化を実現した種々のメモリカードが提供されている。例えば、メモリとメモリコントローラをカード基板に搭載し、少ない数の信号でホスト装置とインタフェースを可能にするマルチメディアカードが提供されている。
【０００３】
前記マルチメディアカードは、例えば、外部インタフェース端子として７個〜９個の接続端子（コネクタ端子）を有し、シリアルインタフェースが用いられ、ＰＣカードやハードディスクが用いられるＴＡインタフェースに比べてホストシステムの負荷を軽減でき、より簡易なシステムでも使用できるようになっている。また、マルチメディアカードの上位互換メモリカードとしてＳＤカードが提案されている（例えば、ＣＱ出版社発行のインタフェース（１９９９年３月号）参照）。
【０００４】
【発明が解決しようとする課題】
本発明者らは、マルチメディアカード（ＭＭＣ）等のストレージ系のＩＣカードについて検討した。その結果、ストレージ系のＩＣカードは、ＰＣＭＣＩＡ（Personal Computer Memory Card International Association）準拠のＰＣカードをはじめ前記マルチメディアカードも、ストレージカードとしての機能を有するに留まっており、現状では、まだ目立った機能拡張はなされていない。
【０００５】
前記ストレージ系のＩＣカードに用いる半導体集積回路チップを配線基板上に接着固定し、前記半導体チップの回路素子形成面上に形成された電極パッドと前記配線基板上の回路配線とを金属ワイヤで接続し、前記半導体チップ、金属ワイヤ、配線基板上の回路配線及びそれぞれの接続部を封止体で封止する。
【０００６】
また、前記配線基板は、基板に回路配線を形成し、前記配線基板の半導体チップ搭載面の一周辺部に回路配線の実装用端子を形成し、前記配線基板の半導体チップ搭載面の他の一周辺部に複数個の評価（テスト）用端子を形成し、前記評価用端子の所定の電極配線がモールドゲートと兼用される構造に形成し、前記回路配線の上面をソルダーレジストで被覆して保護している。
【０００７】
前記回路配線の上面がソルダーレジストで被覆されてなるトランスファーモールド型には、装置製品の評価用端子群の一部にモールドゲート部が設けられている。このモールドゲート部には、その全面に金（Ａｕ）メッキが付けられている（特願２０００−７７７９１号  参照）。
【０００８】
図９に示すＭＭＣカード基板フレーム１００上の配線基板を整形切断してモールドゲート部の評価用端子６Ａ上のレジン（モールド部）１２を剥がす際（モールドゲートブレイク時）に、図１０に示すように、配線１３が浮き上がり、不良品を生じるという問題があった。
【０００９】
この原因は、配線１３上のソルダーレジスト８がレジン（モールド部）１２と密着性がよく、レジン１２を剥がす際に、ソルダーレジスト８もいっしょに剥がれてしまう。
【００１０】
また、図１１に示すように、前記金（Ａｕ）メッキされたモールドゲート部１０２の下に銅（Ｃｕ）配線１３がある場合、銅（Ｃｕ）配線１３もいっしょに剥がされてしまい、前記ＭＭＣカード基板フレーム１００を整形切断する際にその切断片が導電性異物となり、他の端子とショートするという問題があった。
【００１１】
本発明の目的は、半導体装置の評価用端子をモールドゲート部と兼用することが可能な技術を提供することにある。
【００１２】
本発明の目的は、信頼性の高い小型軽量の半導体装置もしくは半導体モジュールを得ることが可能な技術を提供することにある。
【００１３】
本発明の他の目的は、半導体装置の製造において、不良品を低減することが可能な技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的及び新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１６】
（１）平板基板上に回路配線が設けられ、前記回路配線の実装用端子が前記平板基板上の一周辺部に設けられた配線基板において、前記配線基板の半導体チップ搭載面の他の一周辺部に前記回路配線に接続されている複数個の評価用端子が設けられ、前記評価用端子中の所定の端子がモールドゲート部と兼用されたモールドゲート兼用配線構造端子であり、前記回路配線上がソルダーレジストで覆われてなる。
【００１７】
（２）前記（１）の配線基板において、前記モールドゲート兼用配線構造端子の配線上のみソルダーレジストが被覆されていない。
【００１８】
（３）前記（２）の配線基板において、前記モールドゲート部は、複数の前記モールドゲート兼用配線構造端子からなる。
【００１９】
（４）配線基板上に半導体チップの回路素子形成面（表面）と対向する面（裏面）が接着固定され、前記半導体チップの回路素子形成面上に設けられた電極パッドと前記配線基板上の回路配線とが電気的に接続され、前記半導体チップ、配線基板上の回路配線及びそれぞれの接続部が封止体で封止された半導体装置であって、前記配線基板は、平板基板に回路配線が設けられ、前記配線基板の半導体チップ搭載面の一周辺部に回路配線の実装用端子が設けられ、前記配線基板の半導体チップ搭載面の他の一周辺部に前記回路配線に接続されている複数個の評価用端子が設けられ、前記評価用端子中の所定の端子がモールドゲート部と兼用されたモールドゲート兼用配線構造端子であり、前記回路配線上がソルダーレジストで覆われてなる。
【００２０】
（５）前記（４）の半導体装置において、前記モールドゲート兼用配線構造端子の配線のみ前記ソルダーレジストが被覆されていない。
【００２１】
（６）前記（５）の半導体装置において、前記モールドゲート部は、複数のモールドゲート兼用配線構造端子からなる。
【００２２】
（７）配線基板上に、半導体チップの回路素子形成面（表面）と対向する面（裏面）を接着固定し、前記半導体チップの回路素子形成面上に形成された電極パッドと前記配線基板上の回路配線とを電気的に接続し、前記半導体チップ、配線基板上の回路配線及びそれぞれの接続部を封止体で封止する半導体装置の製造方法であって、前記配線基板は、平板基板に回路配線を形成し、前記配線基板の半導体チップ搭載面の一周辺部に回路配線の実装用端子を形成し、前記配線基板の半導体チップ搭載面の他の一周辺部に複数個の評価用端子を形成し、前記評価用端子中の所定の端子をモールドゲート部と兼用するモールドゲート兼用配線構造に形成し、前記回路配線の上面をソルダーレジストで被覆する。
【００２３】
（８）前記（７）の半導体装置の製造方法において、前記モールドゲート兼用配線構造端子の線上のみ前記ソルダーレジストを被覆しない。
【００２４】
（９）前記（８）の半導体装置の製造方法において、前記モールドゲート部を複数の前記モールドゲート兼用配線構造端子で形成する。
【００２５】
すなわち、本発明のポイントは、前記評価用端子（テスト用端子）をモールドゲート部と兼用するモールドゲート兼用配線構造端子を設けることである。
【００２６】
また、本発明は、前記モールドゲート部にＡｕメッキもしくはニッケルメッキが全面に付けていないため、前記モールドゲート兼用配線構造端子部による密着性を低減する。しかし、前記評価用端子からの配線上には、ソルダーレジストが塗布されているため、レジンとの密着性は良くなっている。
【００２７】
そこで、モールドゲート部の配線上のみソルダーレジストを削除し、その部分の密着性劣化を行う構造とした。また、モールドゲートブレイクでの引き出し線、もしくは配線に対しても配線幅と同じくらいにして、レジンとの密着性を弱め、よりモールドゲートブレイクがしやすいようにした。
【００２８】
このように、前記手段によれば、前記評価用端子（テスト用端子）とモールドゲート部を兼用するモールドゲート兼用配線構造端子部を設け、そのモールドゲート兼用配線構造端子部の配線上にはソルダーレジストを被覆しない構造（密着性劣化）にすることにより、整形切断（モールドゲートブレイク）時の配線の剥離及び異物の侵入の低減ができるので、不良品を低減することができる。
【００２９】
また、前記評価用端子から延在する配線上には、ソルダーレジストが塗布されているため、これとレジンとの密着性は良いので、さらに配線の剥離が低減でき、不良品を低減することができる。
【００３０】
また、モールドゲートブレイクでの引き出し線、もしくは配線に対しても配線幅と同じくらいにして、レジンとの密着性を弱め、よりモールドゲートブレイクがしやすくすることができる。これらにより、例えば、信頼性の高い小型軽量のＭＭＣカード等の半導体装置もしくは半導体モジュールを得ることができる。
【００３１】
【発明の実施の形態】
以下、本発明について、その実施形態（実施例）とともに図面を参照して詳細に説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３２】
図１は、本発明による一実施形態のＭＭＣカードのチップ実装面を示す模式図、図２は、図１のＡ−Ａ’線で切った断面図、図３は、図１のＢ−Ｂ’線で切った断面図である。図１乃至図３において、１は配線基板、２はフラッシュメモリチップ、３はコントローラチップ、４Ａ，４Ｂはボンディング用リード、５Ａはコントローラ用端子（コネクタ端子）、５ＢはＭＭＣ用端子（コネクタ端子）、６Ａはフラッシュメモリチップの評価（テスト）用端子（コネクタ端子）、６Ｂはコントローラチップの評価（テスト）用端子（コネクタ端子）、７はモールドゲート兼用配線構造端子部、８はソルダーレジスト、９はボンディングワイヤである。
【００３３】
本実形態のＭＭＣカードは、図１乃至図３に示すように、配線基板１の上にフラッシュメモリチップ２及びコントローラチップ３のそれぞれ回路素子形成面（表面）と対向する面（裏面）が接着固定され、前記フラッシュメモリチップ２に設けられた電極パッド（図を簡単にするため図示しない）とボンディング用リード４Ａがボンデイングワイヤ９で電気的に接続され、前記コントローラチップ３に設けられた電極パッドと前記ボンディング用リード４Ａがボンディングワイヤ９で電気的に接続され、前記コントローラチップ３に設けられた別の電極パッドと別のボンディング用リード４Ｂがボンディングワイヤ９で電気的に接続される。前記ボンディング用リード４Ｂと前記図１に示す前記配線基板１上の省略している配線パターンと前記配線基板１の表裏を導通されるスルーホールとによって行われる。
【００３４】
前記配線基板１は、例えば、ガラスエポキシ樹脂等の樹脂基板からなり、その一主面（表面）に回路配線（図を簡単にするため配線パターンは図示しない）が設けられ、図２及び図３に示すように、前記配線基板１の半導体チップ搭載面の一周辺部（例えば上周辺部）にコントローラ用端子５Ａ（実装用端子）及びコントローラチップの評価用端子６Ａが設けられ、前記配線基板１の半導体チップ搭載面の裏面にＭＭＣ用端子５Ｂが設けられている。前記配線基板１の半導体チップ搭載面の他の一周辺部（例えば、下周辺部）に複数個のフラッシュメモリチップの評価用端子６Ａが設けられ、前記フラッシュメモリチップの評価用端子６Ａ中の所定の端子がモールドゲートと兼用されたモールドゲート兼用配線構造端子部７が設けられている。
【００３５】
前記モールドゲート兼用配線構造端子部７以外の前記配線基板１のフラッシュメモリチップの評価用端子６Ａおよび配線４Ｃの上面がソルダーレジスト８で被覆されている。すなわち、前記モールドゲート兼用配線構造端子部７の配線上はソルダーレジスト８が被覆されていない。
【００３６】
前記モールドゲート兼用配線構造端子部７の配線は、複数（例えば、４個）のモールドゲート兼用配線構造端子からなっている。
【００３７】
前記フラッシュメモリチップの評価用端子６Ａ、コントローラチップの評価用端子６Ｂ、モールドゲート兼用配線構造端子部７の各配線端子、フラッシュメモリチップ２、及びコントローラチップ３のそれぞれの接続は、図４（半導体チップ実装平面図）及び図５（図４のＣ−Ｃ'線で切った断面図）に示すように、前記配線基板１上の図示される配線パターン１０によって行われる。また、コントローラ用端子５Ａ及びコントローラチップの評価用端子６Ｂとの接続は、前記図１に示す前記配線基板１上の省略している配線パターン１０によって行われる。
【００３８】
このようにして形成された配線基板１の上のコントローラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッシュメモリチップの評価用端子６Ａ、およびコントローラチップの評価用端子６Ｂの領域以外は、レジン等の封止体で封止されている。
【００３９】
前記コントローラ用端子５Ａ、フラッシュメモリチップの評価用端子６Ａ、コントローラチップの評価用端子６Ｂ、及びモールドゲート兼用配線構造端子部７は、例えば、アルミニウム、銅等の導電パターンからなる。これらのアルミニウム、銅等の導電パターンに金メッキやニッケルメッキ等が施されている。
【００４０】
前記配線基板１の大きさは、特に、その寸法に制限されないが、マルチメディアカード（ＭＭＣ）に応じた寸法である。例えば、平面寸法は２０ｍｍ×３０ｍｍで、厚さは０.３３ｍｍである。モールドの厚さは０.６５ｍｍである。
【００４１】
前記図１におけるフラッシュメモリチップの評価用端子６Ａ及びモールドゲート兼用配線構造端子部７の部分の拡大図を図６に示し、前記モールドゲート兼用配線構造端子部７の変形例を図７に示す。
【００４２】
前記図７に示すモールドゲート兼用配線構造端子部７の端子幅は、例えば、０.２ｍｍであり、配線幅は０.０５ｍｍである。また、図８に示すように、配線幅をモールドゲート兼用配線構造端子部７の端子幅と同じ幅にしてもよい。図７及び図８において、１０２は金（Ａｕ）メッキされたモールドゲート部である。
【００４３】
以下に、本実施形態のＩＣカードの製造方法を説明する。
【００４４】
図１乃至図７に示すように、前記配線基板１の半導体チップ搭載面の一周辺部（例えば上周辺部）にコントローラ用端子５Ａ及びコントローラチップの評価用端子６Ｂを形成し、前記半導体チップ搭載面の裏面にＭＭＣ用端子５Ｂを形成する。前記配線基板１の半導体チップ搭載面の他の一周辺部（例えば、下周辺部）に複数個のフラッシュメモリチップの評価用端子６Ａを形成し、前記フラッシュメモリチップの評価用端子６Ａ中の所定の端子をモールドゲートと兼用されたモールドゲート兼用配線構造端子部７に形成する。前記コントローラ用端子５Ａ、コントローラチップ評価用端子６Ａ及びモールドゲート兼用配線構造端子部７は、例えば、アルミニウム、銅等の導電体で形成し、このアルミニウム、銅等の導電パターンに金メッキやニッケルメッキ等を行う。
【００４５】
前記モールドゲート兼用配線構造端子部７以外の前記配線基板１のフラッシュメモリチップの評価用端子６Ａおよび配線４Ｃの上面をソルダーレジスト８で被覆する。すなわち、前記モールドゲート兼用配線構造端子部７の配線上はソルダーレジスト８を被覆しない。前記モールドゲート兼用配線構造端子部７は、複数本（例えば、４本）の配線端子からなっている。
【００４６】
図８に示すように、前述した配線基板１の複数（５個）を搭載するための、例えば５個搭載用ＭＭＣカード基板フレーム１００をＭＭＣカードを組み立てる前にあらかじめ作製し用意しておく。
【００４７】
次に、図１乃至図３に示すように、配線基板１の上にフラッシュメモリチップ２及びコントローラチップ３のそれぞれ回路素子形成面（表面）と対向する面（裏面）を接着剤１１で固定し、前記フラッシュメモリチップ２に形成された電極パッドとボンディング用リード４Ａとをボンディングワイヤ９で電気的に接続し、前記コントローラチップ３に形成された電極パッドと前記ボンディング用リード４Ａとをボンディングワイヤ９で電気的に接続し、前記コントローラチップ３に形成された電極パッドと別のボンディング用リード４Ｂとをボンディングワイヤ９で電気的に接続する。前記コントローラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッシュメモリチップの評価用端子６Ａ、コントローラチップの評価用端子６Ｂ、モールドゲート兼用配線構造端子部７の各配線端子、フラッシュメモリチップ２、及びコントローラチップ３のそれぞれを、図４及び図５に示すように、前記配線基板１上の図示される配線パターン１０によって電気的に接続する。また、コントローラ用端子５Ａ及びコントローラチップの評価用端子６Ｂとを、前記図１に示す前記配線基板１上の省略している配線パターン１０とによって電気的に接続する。
【００４８】
このようにして形成された配線基板１の上のコントローラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッシュメモリチップの評価用端子６Ａ、及びコントローラチップの評価用端子６Ｂの領域以外は、前記モールドゲート兼用配線構造端子部７及びモールドゲート部１０２をゲートとしてトランスファモールド法によってレジン等の封止体で封止される。
【００４９】
その後、ＭＭＣカード基板フレーム１００を整形切断（モールドゲートブレイク）してＭＭＣカードを得る。
【００５０】
以上説明したように、本実施形態によれば、前記評価用端子（テスト用端子）とモールドゲート部を兼用するモールドゲート兼用配線構造端子部７を設け、そのモールドゲート兼用配線構造端子部７の配線上にはソルダーレジスト８を被覆しない構造（密着性劣化）にすることにより、整形切断（モールドゲートブレイク）時の配線の剥離及び異物の侵入の低減ができるので、不良品を低減することができる。
【００５１】
また、前記評価用端子６Ａから延在する配線上には、ソルダーレジストが塗布されているため、これとレジンとの密着性は良いので、さらに配線の剥離が低減でき、不良品を低減することができる。
【００５２】
また、モールドゲートブレイクでの引き出し線、配線に対しても配線幅と同じくらいにして、レジンとの密着性を弱め、よりモールドゲートブレイクがしやすくすることができる。これらにより、例えば、信頼性の高い小型軽量のＭＭＣカードを得ることができる。
【００５３】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５５】
本発明によれば、評価用端子（テスト用端子）とモールドゲート部を兼用するモールドゲート兼用配線構造端子部を設け、そのモールドゲート兼用配線構造端子部の配線上にはソルダーレジストを被覆しない構造（密着性劣化）にすることにより、整形切断（モールドゲートブレイク）時の配線の剥離及び異物の侵入の低減ができるので、不良品を低減することができる。
【００５６】
また、評価用端子から延在する配線上には、ソルダーレジストが塗布されているため、これと封止体（例えばレジン）との密着性は良いので、さらに配線の剥離が低減でき、不良品を低減することができる。
【００５７】
また、モールドゲートブレイクでの引き出し線、配線に対しも配線幅と同じくらいにして、レジンとの密着性を弱め、より整形切断（モールドゲートブレイク）をしやすくすることができる。これらにより、例えば、信頼性の高い小型軽量のＭＭＣカード等の半導体装置及び半導体モジュールを得ることができる。
【図面の簡単な説明】
【図１】本発明による一実施形態のＭＭＣカードのチップ実装面を示す模式図である。
【図２】図１のＡ−Ａ’線で切った断面図である。
【図３】図１のＢ−Ｂ’線で切った断面図である。
【図４】本実施形態のフラッシュメモリチップの評価用端子、コントローラチップの評価用端子、モールドゲート兼用配線構造端子部、フラッシュメモリチップ、及びコントローラチップのそれぞれの接続を示す半導体チップ実装面の平面図である。
【図５】図４のＣ−Ｃ’線で切った断面図である。
【図６】本実施形態のフラッシュメモリチップの評価用端子及びモールドゲート兼用配線構造端子部の要部拡大図である。
【図７】本実施形態のフラッシュメモリチップの評価用端子及び変形例のモールドゲート兼用配線構造端子部の要部拡大図である。
【図８】本実施形態の配線基板を用いＭＭＣカードを組み立てるための５個搭載用リードフレームを示す平面図である。
【図９】従来技術の問題点を説明するためのモールドゲート部の拡大図である。
【図１０】従来技術の問題点を説明するためのモールド後のゲートブレーク時の拡大図である。
【図１１】従来技術の問題点を説明するための切断後の拡大図である。
【符号の説明】
１…配線基板、２…フラッシュメモリチップ、３…コントローラチップ、４Ａ，４Ｂ…ボンディング用リード、４Ｃ…配線、５Ａ…コントローラ用端子、５Ｂ…ＭＭＣ用端子、６Ａ…フラッシュメモリチップの評価用端子、６Ｂ…コントローラチップの評価用端子、７…モールドゲート兼用配線構造端子部、８…ソルダーレジスト、９…ボンディングワイヤ、１０…配線パターン、１１…接着剤、１２…モールド部（レジン）、１３…剥がれた配線、１００…ＭＭＣカード基板フレーム、１０１…間隙、１０２…モールドゲート部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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