(57)【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップの入力側又は出力側に電気的に接続された回路基板とを備え、
前記回路基板は、前記半導体チップとそれぞれ電気的に接続され、互いに積層された第１の層と第２の層とを有し、前記第２の層の誘電率は前記第１の層の誘電率よりも低く、前記第１の層には基本波整合回路が設けられ、前記第２の層には高調波処理回路が設けられていることを特徴とする半導体装置。
【請求項２】
前記第２の層にはオープンスタブが設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記回路基板は、前記半導体チップと電気的に接続され、前記第１，第２の層と積層された第３の層を更に有し、前記第３の層の誘電率は前記第２の層の誘電率よりも低く、前記第３の層には高調波処理回路が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記高調波処理回路は２倍波処理回路又は３倍波処理回路であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１及び第２の層が異なる誘電率の基板からそれぞれ構成され、前記回路基板はこれらの基板が積層されたものであることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記第１、第２及び第３の層が異なる誘電率の基板からそれぞれ構成され、前記回路基板はこれらの基板が積層されたものであることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、更に詳しくはマイクロ波帯で使用される内部整合型トランジスタに関するものである。
【０００２】
【従来の技術】
図４は、高調波処理用の回路を備えた従来の内部整合型トランジスタを示す模式図である。ここで、図４（ａ）は、内部整合型トランジスタの平面図であり、図４（ｂ）は、図４（ａ）中の一点鎖線Ｉ−Ｉ’に沿った断面を示す断面図である。この内部整合型トランジスタでは、金属製ベース１１５に、ゲート電極端子１１３、ドレイン電極端子１１４が接続されてパッケージが構成されている。そして、このパッケージに、半田付けによりダイボンドした多セル合成の半導体素子１１６、金メタライズ・パターン１１７を有する入力側整合回路基板１１８、出力側整合回路基板１１９が配置されている。そして、半導体素子１１６と、入力側整合回路基板１１８又は出力側整合回路基板１１９とは金ワイヤ１２０によって電気的に接続されている。
【０００３】
この内部整合型トランジスタでは、入力側整合回路基板１１８ではオープンスタブ（先端開放分布定数線路）１２１によって高調波処理回路が構成されている。また、出力側整合回路基板１１９においてはオープンスタブ１２２によって高調波処理回路が構成されている。そして、入力側整合回路基板１１８、出力側整合回路基板１１９によって半導体素子１１６のインピーダンス整合が行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の高調波処理用の回路を備えた内部整合型トランジスタでは、基本波のインピーダンス整合回路基板である入力側整合回路基板１１８、出力側整合回路基板１１９にて高調波処理が行われる。このため、高調波処理による短波長のマイクロ波に対応させてオープンスタブ１２１，１２２の形状を高精度に形成する必要がある。特に、入力側整合回路基板１１８、出力側整合回路基板１１９は基本波に対応した比較的誘電率の高い基板からなるため、２倍波、３倍波などのより短波長の高調波に対しては、オープンスタブ１２１，１２２の大きさがデバイス特性に与える影響を無視することができなくなる。このため、オープンスタブ１２１，１２２の位置、長さなどの形状のパラメータに非常に高い精度が要求されるという問題が生じていた。
【０００５】
このため、オープンスタブ１２１，１２２を微調整することで、高調波処理の効果を得ることが非常に困難となっており、それ故、調整不足による特性低下により歩留りが低下するという問題が生じていた。また、オープンスタブ１２１，１２２を高精度に形成するためには、コストの上昇を避けることができなかった。
【０００６】
この発明は上述のような問題を解決するために成されたもので、高調波処理回路を備えた半導体装置において、特性の劣化を抑止して信頼性を向上させるとともに、製造コストを低減させることを目的とする。
【０００７】
【課題を解決するための手段】
この発明の半導体装置は、半導体チップと、半導体チップの入力側又は出力側に電気的に接続された回路基板とを備え、回路基板は、半導体チップとそれぞれ電気的に接続され、互いに積層された第１の層と第２の層とを有し、第２の層の誘電率は第１の層の誘電率よりも低く、第１の層には基本波整合回路が設けられ、第２の層には高調波処理回路が設けられている。
【０００８】
また、第２の層にはオープンスタブが設けられている。
【０００９】
また、回路基板は、半導体チップと電気的に接続され、第１，第２の層と積層された第３の層を更に有し、第３の層の誘電率は第２の層の誘電率よりも低く、第３の層には高調波処理回路が設けられている。
【００１０】
また、前記高調波処理回路は２倍波処理回路又は３倍波処理回路である。
【００１１】
また、前記第１及び第２の層が異なる誘電率の基板からそれぞれ構成され、前記回路基板はこれらの基板が積層されたものである。
【００１２】
また、前記第１、第２及び第３の層が異なる誘電率の基板からそれぞれ構成され、前記回路基板はこれらの基板が積層されたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、マイクロ波送受信装置の基本的な構成を示すブロック図である。図１に示すように、マイクロ波送受信装置は、アンテナ１、送受信切替スイッチ２、低雑音増幅器３、フィルタ４、高変換利得ミクサ５、広帯域ＩＦ増幅器６、低位相雑音局部発信器７、信号処理回路８、変調器９、ドライバ増幅器１０、位相器１１、高出力増幅器１２を有して構成されている。
【００１４】
図２は、この発明の実施の形態１にかかる高調波処理用の回路を備えた内部整合型トランジスタを示す概略断面図である。この内部整合型トランジスタは、例えば図１に示すようなマイクロ波送受信装置の送信部の増幅器として、ドライバ増幅器１０、高出力増幅器１２に使用されるものである。
【００１５】
図２に示すように、この内部整合型トランジスタでは、金属製ベース１５に、ゲート電極端子１３、ドレイン電極端子１４が接続されてパッケージが構成されている。そして、このパッケージに、半田付けによりダイボンドした多セル合成の半導体素子１６、金メタライズ・パターン１７を有する入力側整合回路基板１８、出力側整合回路基板１９が配置されている。半導体素子１６と入力側整合回路基板１８、出力側整合回路基板１９とは金ワイヤ２０によって電気的に接続されている。
【００１６】
図２において、入力側整合回路基板１８は２層構造の基板からなり、上層部が誘電率８９の高誘電率基板１８ａ、下層部が誘電率３８の低誘電率基板１８ｂから構成されている。出力側整合回路基板１９も同様の構成であり、上層部の誘電率８９の高誘電率基板１９ａと下層部の誘電率３８の低誘電率基板１９ｂから構成されている。入力側整合回路基板１８、出力側整合回路基板１９は、高誘電率基板１８ａ，１９ａと低誘電率基板１８ｂ，１９ｂの張り合わせにより形成することができる。
【００１７】
基板を伝わる波長（周波数）は誘電率に応じた波長短縮率によって異なるため、入力側整合回路基板１８、出力側整合回路基板１９を誘電率の異なる２層の基板から構成することによって、上層部の高誘電率基板１８ａ，１９ａにて基本波整合の処理を、下層部の低誘電率基板１８ｂ，１９ｂにて２倍、３倍の高調波処理を実現することができる。
【００１８】
そして、高調波処理を行う低誘電率基板１８ｂ，１９ｂに高調波処理用のオープンスタブを設けることで、オープンスタブの物理長を大きくできる。従って、高調波処理におけるオープンスタブ長の影響を小さくでき、オープンスタブの微調整が可能となる。
【００１９】
これにより、高調波処理を高精度に行うことが可能となる。例えば、マイクロ波の周波数ｆ＝４ＧＨｚの場合、誘電率８９の高誘電率基板１８ａ，１９ａ上で設けた高調波処理用のオープンスタブの物理長で得られる高調波処理効果を、同様に誘電率３８の低誘電率基板１８ｂ，１９ｂ上で実現するためには、１．５倍程度のスタブ長のオープンスタブを設ければよい。この場合、低誘電率基板１８ｂ，１９ｂにおけるスタブ長は低誘電率基板１８ｂ，１９ｂにおける波長短縮率から定まり、波長短縮率は誘電率の比、パターン形状などのパラメータから定まる。
【００２０】
そして、低誘電率基板１８ｂ，１９ｂにおけるオープンスタブ長を高誘電率基板１８ａ，１９ａ比べて１．５倍程度長くすることができるため、スタブ長が０．２ｍｍ変化した場合の高調波処理への影響は、低誘電率基板１８ｂ，１９ｂの方が小さくなる。従って、低誘電率基板１８ｂ，１９ｂで高調波処理を行うことにより、オープンスタブの調整による特性の合わせ込みが容易となる。従って、高調波処理の特性劣化を最小限に抑えることができ、マイクロ波デバイスの信頼性を向上させることができる。また、スタブ長の要求精度を低下させることができるため、歩留まりを向上させてコストを低減させることが可能となる。
【００２１】
以上説明したように実施の形態１によれば、入力側整合回路基板１８、出力側整合回路基板１９を誘電率の異なる２層の基板から構成したため、上層部の高誘電率基板１８ａ，１９ａにて基本波整合の処理を、下層部の低誘電率基板１８ｂ，１９ｂにて２倍、３倍の高調波処理を実現できる。そして、低誘電率基板１８ｂ，１９ｂに高調波処理用スタブを設けることでオープンスタブの微調整が可能となり、内部整合型トランジスタの特性を向上させることができる。
【００２２】
実施の形態２．
図３は、この発明の実施の形態２にかかる内部整合型トランジスタを示す概略断面図である。実施の形態２の内部整合型トランジスタは、基本波整合用の高誘電率基板と、２倍波用の低誘電率基板と、３倍波用の更なる低誘電率基板を多層化して内部整合用回路基板を構成したものである。
【００２３】
図３において、入力側整合回路基板２５、出力側整合回路基板２６は上層部から下層部に向かって誘電率が低くなるように基板が多層化されている。入力側整合回路基板２５は高誘電率基板２５ａ、２倍波用の低誘電率基板２５ｂ、低誘電率基板２５ｂよりも誘電率の低い３倍波用の低誘電率基板２５ｃから構成されている。また、出力側整合回路基板２６は高誘電率基板２６ａ、２倍波用の低誘電率基板２６ｂ、低誘電率基板２６ｂよりも誘電率の低い３倍波用の低誘電率基板２６ｃから構成されている。
【００２４】
実施の形態２によれば、複数の波長の高調波に対応させて誘電率の異なる基板を用いることで、上層部の高誘電率の高誘電率基板２５ａ，２６ａにて基本波整合の処理を、中層部の低誘電率基板２５ｂ，２６ｂにて２倍の高調波処理を、最下層の低誘電率基板２５ｃ，２６ｃにて３倍の高調波処理を実現できる。そして、低誘電率基板２５ｂ，２６ｂ，２５ｃ，２６ｃに高調波処理用スタブを設けることでオープンスタブの微調整が可能となり、特性の合わせ込みが容易となる。
【００２５】
従って、高調波処理の特性劣化を最小限に抑えることができ、マイクロ波デバイスの信頼性を向上させることができる。また、スタブ長の要求精度を低下させることができるため、歩留まりを向上させてコストを低減させることが可能となる。
【００２６】
なお、上述した各実施の形態では、内部整合用回路基板の誘電率が上層から下層に向かって低くなるよう構成した例を示したが、この発明はこれに限定されるものではない。例えば下層から上層に向かって誘電率を低くしても良いし、中層部の誘電率が最も低くなるようにしてもよい。
【００２７】
また、内部整合用基板を誘電率の異なる複数の基板から構成した例を示したが、この発明はこれに限定されるものではない。例えば、誘電率の異なる材料を焼結することによって内部整合用基板を形成しても同様の効果を得ることができる。
【００２８】
また、誘電率の異なる領域を内部整合用基板の厚さ方向に分離して設けたが、誘電率の異なる領域を内部整合用基板の水平方向に分離して設けてもよい。
【００２９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００３０】
内部整合用回路基板が誘電率の異なる複数の領域を備えるように構成したため、誘電率の高い層で基本波整合の処理を、誘電率の低い層で２倍、３倍の高調波処理を実現することができる。
【００３１】
誘電率の低い第２の層に高調波処理回路を設けたため、高調波処理回路のオープンスタブの調整による特性の合わせ込みが容易となる。従って、高調波処理の特性劣化を最小限に抑えることができ、マイクロ波デバイスの信頼性を向上させることができる。また、スタブ長の要求精度を低下させることができるため、歩留まりを向上させてコストを低減させることが可能となる。
【００３２】
第２の層よりも低い誘電率の第３の層を更に積層したことにより、第２の層にて２倍の高調波処理を、第３の層にて３倍の高調波処理を行うなど、複数の波長の適合させた高調波処理を実現できる。
【００３３】
第１、第２及び第３の層を異なる誘電率の基板からそれぞれ構成したため、これらの基板の張り合わせにより容易に内部整合用回路基板を構成することができる。
【図面の簡単な説明】
【図１】  マイクロ波送受信装置の基本的な構成を示すブロック図である。
【図２】  この発明の実施の形態１にかかる高調波処理回路を有する内部整合型トランジスタを示す概略断面図である。
【図３】  この発明の実施の形態２にかかる内部整合型トランジスタを示す概略断面図である。
【図４】  従来の内部整合型トランジスタを示す模式図である。
【符号の説明】
１３  ゲート電極端子、  １４  ドレイン電極端子、  １５  金属製ベース、１６  半導体素子、  １７  金メタライズ・パターン、  １８  入力側整合回路基板、  １９  出力側整合回路基板、  １８ａ，１９ａ，２５ａ，２６ａ  高誘電率基板、  １８ｂ，１９ｂ，２５ｂ，２６ｂ，２５ｃ，２６ｃ  低誘電率基板、  ２０  金ワイヤ、２５  入力側整合回路基板、  ２６  出力側整合回路基板。
【図１】
0003922961.tif 000002
【図２】
0003922961.tif 000003
【図３】
0003922961.tif 000004
【図４】
0003922961.tif 000005