(57)【特許請求の範囲】
【請求項１】
半導体基板上にビアスタッド又は／及び配線を有する絶縁層を備え、前記ビアスタッド又は／及び配線はビアホール又は／及びトレンチの内表面に形成されたチタン、タンタル、タングステン、コバルト或いはその窒化物又は合金のうちいずれか一種類を含む導電体からなるバリヤー層を介して全体が同一金属による無電解めっき後電気めっきによって形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上にビアスタッド又は／及び配線を有する絶縁層を備え、前記ビアスタッド又は／及び配線はビアホール又は／及びトレンチの内表面に形成されたチタン、タンタル、タングステン、コバルト或いはその窒化物又は合金のうちいずれか一種類を含む導電体からなるバリヤー層を介して全体が無電解めっきによって形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板上にビアスタッドを有する絶縁層と配線を有する絶縁層とが交互に形成された半導体装置において、前記ビアスタッド及び配線はビアホール及びトレンチの内表面に形成されたチタン、タンタル、タングステン、コバルト或いはその窒化物又は合金のうちいずれか一種類を含む導電体からなるバリヤー層を介して同一金属による無電解めっき後電気めっきによって形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板上にビアスタッドを有する絶縁層と配線を有する絶縁層とが交互に形成された半導体装置において、前記ビアスタッド及び配線はビアホール及びトレンチの内表面に形成されたチタン、タンタル、タングステン、コバルト或いはその窒化物又は合金のうちいずれか一種類を含む導電体からなるバリヤー層を介して直接無電解めっきによって形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置がエポキシ樹脂，球形石英粉及びシリコーン重合体を含む組成物により封止されたことを特徴とする樹脂封止型半導体装置。
【請求項６】
前記球形石英粉が前記組成物全体の８０重量％以上であることを特徴とする請求項５に記載の樹脂封止型半導体装置。
【請求項７】
表面に配線層を有する絶縁層が複数積層された多層薄膜配線基板と該配線基板に搭載された半導体装置を有するモジュールにおいて、前記半導体装置が請求項１〜６のいずれかに記載の半導体装置からなることを特徴とするモジュール。
【請求項８】
半導体基板上にビアホール又は／及びトレンチを有する絶縁層の前記ビアホール又は／及びトレンチに導電体をめっきによって充填する半導体装置の製造方法において、前記ビアホール又は／及びトレンチ内表面にチタン、タンタル、タングステン、コバルト或いはその窒化物又は合金のうちいずれか一種類を含む導電体からなるバリヤー層を形成した後、
エチレンジアミン四酢酸を含む処理液により処理し、次いで前記基板を無電解めっき液に浸漬させるとともに前記無電解めっきによって形成される金属と同じ金属からなる部材を前記無電解めっき液に接触させ、前記バリヤー層に電気的に接続して無電解めっきによって前記充填することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にビアホールを有する絶縁層の前記ビアホールに導電体をめっきによって充填する半導体装置の製造方法において、前記ビアホール内表面にチタン、タンタル、タングステン、コバルト或いはその窒化物又は合金のうちいずれか一種類を含む導電体からなるバリヤー層を形成した後、エチレンジアミン四酢酸を含む処理液により処理し、次いで前記基板を無電解めっき液に浸漬させるとともに前記無電解めっきによって形成される金属と同じ金属からなる部材を前記無電解めっき液に接触させ、前記バリヤー層に電気的に接続して無電解めっきによってめっき層を形成後電気めっきによって前記充填することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、新規なめっき方法に係わり、特にＬＳＩ等の半導体装置内の基板上の配線形成に用いられるめっき方法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置内の配線となる金属膜の堆積には、アルミニウムのスパッタ法や、タングステンのＣＶＤ法等が用いられてきた。しかし、ＬＳＩの高集積化に伴い今後更に配線の微細化が進むと予想され、アルミニウムやタングステン等の配線材料では抵抗値の高さによる信号伝達速度の遅れや、マイグレーション耐性の低さによる信頼性の低下が問題になってくる。それに対して、銅は低抵抗，高エレクトロマイグレーション耐性を実現できるため従来材料に代わる配線材料として期待されているが、解決すべき課題も多い。
【０００３】
一般に配線材料として銅を用いる場合には、配線形成手法として、アルミニウムの場合と同様なドライエッチング法を用いることは困難である。そこで、予め絶縁層を形成し、その後配線または層間接続導体に相当する箇所の絶縁層を凹状に加工し、その凹部を銅で充填する方法がとられる。
【０００４】
充填する方法には、凹部のみを選択的に充填する方法もあるが、凹部を含めた基板全面をメタライズし、その後、化学機械研磨（ＣＭＰ研磨）する方法が一般的である。この凹部充填のメタライズ法には、スパッタ法や化学的気層成長法  （ＣＶＤ法）等のドライメタライズ法と、無電解めっきや電気めっきのようなウェットメタライズ法がある。
【０００５】
高密度配線のための微細凹部への埋め込み性では、ウェットメタライズ法の方が有利であるため、ウェットメタライズ法とＣＭＰ研磨を組み合わせたプロセスが近年、注目されている。特開平8−83796号公報では、銀，銅，金，ニッケル，コバルト，パラジウムの無電解めっきにより配線用の溝を埋め込む方法が記載されている。
【０００６】
アルミニウム配線よりも低抵抗にすることが目的であるとすると、これらの中で使える金属は、銀，銅，金程度であると考えられるが、これらは何れも、パラジウムのシード層をコリメータスパッタで形成し、その上に各種無電解めっきを形成している。この様な手法では、パラジウムのシード層をコリメータスパッタで形成する工程がネックとなり、配線の微細化が十分に達成できない。また、パラジウムはこれら無電解めっき金属と反応し易く、容易に配線金属内に入り込むが、これは抵抗の増大をもたらし、アルミニウムに代わる低抵抗金属の導入には矛盾する結果を招く。
【０００７】
また、特開平6−29246号公報では、ウェット処理により溝，穴内部に無電解めっき反応の触媒となる物質を付与し、無電解めっきにより穴内を金属充填する方法が開示されている。この場合の触媒にはパラジウムが用いられているが、アルミニウムからの低抵抗化を目的とした場合、無電解銅めっきが最有力となるが、パラジウムと銅は反応し易く抵抗の増大をもたらし、本来の目的であった低抵抗化を達成できない。
【０００８】
また、微細な凹部を形成した酸化ケイ素膜（絶縁膜）に酸化亜鉛層をスプレーパイロリシスにより形成し、酸化亜鉛層を溶解させながらパラジウム等を置換めっきし、そのパラジウムをシード層として電気めっき或いは無電解めっきにより銅，金等を形成する方法が知られている。しかし、この手法では、前述と同様パラジウムを用いるため、配線金属の抵抗増大をもたらし、問題である。また、亜鉛の混入により素子特性を劣化させる危険性も考えられる。
【０００９】
また、特開平7−283219号，同7−122556号及び同8−83796号公報では、凹部を形成した絶縁層表面にチタン，窒化チタン，タンタルを順次スパッタで形成し、その上に銅の電気めっきを施し配線を形成する方法等が開示されている。この場合、上述の方法とは異なり、パラジウム等異種元素による銅配線の抵抗増大はないと思われるが、チタン，窒化チタン，タンタルの多層薄膜の電気抵抗が大きいため、これらをカソードとした電気めっきでは凹部の埋め込み性が悪いという欠点を有する。
【００１０】
電気めっきでは電界が均一にかかることが均一な析出には必要であるが、上述のような抵抗の高いカソードでは凹部の底部付近にまでは電界がかかり難くなるため、特に凹部が微細で深くなる（アスペクト比が高くなる）ほど穴埋め性は低下することが予想される。これは微細配線形成では致命的な欠点である。
【００１１】
【発明が解決しようとする課題】
上述したように、微細な凹部を埋め込み性で有利なウェットメタライズ法で埋め込む方法は種々検討されているが、それぞれ問題点を有する。アルミニウム配線よりも低抵抗化することが目的であるので、その代替となる金属材料は銅，銀，金程度に限定される。
【００１２】
しかし、これら金属は、絶縁層やＳｉと反応することが懸念されるため、導電体であるバリヤー層で四面を保護する必要がある。これら金属のバリヤー層としてその機能を発揮する材料としては、窒化チタン，窒化タングステン，窒化タンタル等の窒化金属，タンタル，タングステン等の高融点金属とその合金である。しかし、これら窒化物金属及び高融点金属とその合金は、無電解めっき反応に対し不活性であるため、これら窒化物金属及び高融点金属とその合金上に直接無電解めっきを施すことはできなかった。
【００１３】
また、これら窒化物金属及び高融点金属とその合金は電気抵抗が大きいため、これら窒化物金属及び高融点金属とその合金上に直接電気めっきすることは困難であった。
【００１４】
そこで、めっきによる微小凹部への充填を可能にするため、銅やパラジウム等の無電解めっきによる触媒となるシード層を形成する必要がある。ドライメタライズ法で形成するシード層は、微細な溝底部や側壁への均一析出性が悪く、微細化の妨げとなっていた。
【００１５】
従って、シード層の形成方法に対しては、ドライメタライズに代わる、均一析出性に優れた形成方法の発明が切望されていた。シード層の形成にパラジウムの置換めっき法を検討した例もあるが、前述のように、パラジウムは、配線抵抗の増大をもたらし、より微細な配線の形成には問題がある。
【００１６】
また、銅の置換めっき法について検討した例もあるが、密着性が悪く問題である。更に、これら置換めっき法では、めっき金属の析出に伴い、バリヤー層の溶出が起こるため、十分な信頼性が確保できないという致命的な問題も発生する。本発明の目的は、ドライメタライズ法による高抵抗となるシード層を形成させることなく半導体基板上のビアホール又は溝の微小凹部に金属を直接充填した半導体装置とそれを用いたモジュール及び大型計算機を提供することにある。
【００１７】
また、本発明の目的は、半導体基板上のビアホール又は溝の微小凹部に対して均一析出性に優れ、かつめっき反応の進行に伴うバリヤー層の溶出を伴わずにビアホール又は溝内へ金属を充填する半導体装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明は、ＬＳＩ半導体基板上の誘電体層の表面を覆う無機化合物又は高融点金属からなるバリヤー層である導電体表面を、錯形成剤を含む処理液により処理した後、導電体と、無電解めっき反応が進行している物質或いは無電解めっき反応が進行する物質とを電気的に接続し、導電体表面に無電解めっきを施してめっき金属を形成するもので、絶縁層に形成されたビアホール又は溝内に銅めっきによって全体を埋めるものである。
【００１９】
本発明は、好ましくはＬＳＩ半導体基板上にビアスタッド又は／及び配線となる孔又は／及び溝を有する絶縁層を備え、前記孔又は／及び溝は孔又は／及び溝の内表面に形成された無機化合物層又は高融点金属層からなるバリヤー層を介して同一金属によって形成されていることを特徴とする半導体装置にある。
【００２０】
更に、本発明は、好ましくはＬＳＩ半導体基板上にビアスタッドを有する絶縁層と配線を有する絶縁層とを交互に形成された半導体装置にある。そして、本発明のビアスタッドは全体が無電解めっき後電気めっきによる同一金属又は無電解めっきによって形成されていることを特徴とするものである。
【００２１】
本発明は、前述に記載の半導体装置がエポキシ樹脂，球形石英粉及びシリコーン重合体を含む又はシリコーン重合体を含まない組成物により封止されたことを特徴とする面付実装型又は非面実装型樹脂封止半導体装置にある。球形石英粉は組成物全体の７０重量％以上、より好ましくは８０〜９５重量％である。特に、本発明は、ロジック又はメモリ半導体装置として、厚さ１.５mm 以下の薄形に対して石英粉が８２〜９０重量％を有し、シリコーン重合体を含まず、石英粉の９０％以上が溶融球形石英粉からなり、３〜１０％が非球形（角形）の石英粉が用いられる。
【００２２】
また、本発明は、ロジック又はメモリ半導体装置として、厚さ１.５mm 以上のロジックにおいては普通の面実装型のＱＦＰ，非面実装型のＤＩＬＰ，メモリにおいてはＳＯＪ，ＴＳＯＰの面実装型，非面実装型のＤＩＬＰに対して充填剤、好ましくは石英粉が７５〜８１％及びシリコーンを有するエポキシ樹脂組成物によって封止されるものである。充填剤のうち粒径５μｍ〜１００μｍのものの６０〜８０％が溶融球形石英粉が用いられ、残りが粒径５μｍ未満、好ましくは３μｍ以下の角形石英粉（粉砕石英粉）を用いるのが好ましい。球形石英粉は６５〜７５％とするのが好ましい。
【００２３】
本発明は、表面に配線層を有する絶縁層が複数積層された多層薄膜配線基板と該配線基板に搭載された半導体装置を有するモジュールにおいて、前記半導体装置が前述に記載の半導体装置からなることを特徴とするモジュールにある。
【００２４】
本発明は、プリント配線基板上に接続ピンを介して接続されたモジュール基板が搭載され、該モジュール基板上に配線層を有する絶縁層が複数積層された多層薄膜配線基板が搭載され、該配線基板上に前述に記載の半導体装置が搭載されていることを特徴とする大型計算機にある。
【００２５】
本発明は、半導体基板上にビアスタッドを有する絶縁層を備え、前記ビアスタッドはその外表面に形成された無機化合物又は高融点金属からなるバリヤー層を介して形成され、その直径が０.３μｍ 以下であることを特徴とする半導体装置にある。
【００２６】
本発明は、半導体基板上に形成され溝またはビアホールを有する誘電体からなる絶縁層層と、前記溝またはビアホールの側面及び底面を含め前記絶縁層の表面を覆う無機化合物又は高融点金属からなるバリヤー層である導電体とを有する半導体基板の前記導電体表面に無電解めっき液によりめっき金属を形成する半導体基板のめっき方法において、前記導電体表面を、前記無電解めっき液中の錯形成剤を含む処理液により処理した後、前記導電体と、無電解めっき反応が進行している物質或いは前記無電解めっき反応が進行する物質とを電気的に接続し、前記導電体表面に前記無電解めっきによって前記溝又はビアホールを金属によって埋めるとともにその上に更に金属を堆積させることを特徴とする。
【００２７】
また、本発明は、前記導電体表面に前記無電解めっきを施した後、電気めっきによって前述と同様に前記ビアホール又は溝に金属を埋め込むとともにその上に金属を堆積させるものである。
【００２８】
前記無電解めっきは、好ましくは銅めっきであり、その厚みは１〜１００ｎｍが好ましい。
【００２９】
前記電気めっきは、電気銅めっきが好ましい。
【００３０】
前記無機化合物又は高融点金属は、導電体からなり、特に後者は融点が1490℃以上のチタン，タンタル，タングステン，コバルト、或いはその窒化物、或いはチタン，タンタル，タングステン，コバルトの合金のうち、何れか一種類を含む導電体が好ましい。
【００３１】
前記錯形成剤は好ましくはエチレンジアミン四酢酸であり、前記無電解めっきが無電解銅めっきであり、前記無電解銅めっきを施す前の前記処理液が少なくとも前記エチレンジアミン四酢酸０.００１〜１mol／ｌ，過酸化水素０〜１mol／ｌを含む水溶液が好ましい。
【００３２】
導電体に対して電気的に接続する物質は、無電解めっきによってめっき金属が推積する金属からなり、銅，白金，パラジウムが好ましい。
【００３３】
即ち、本発明は、前記導電層は前述のように前記無電解めっきによってめっき金属が形成されない物質であるが、前記基体を錯形成剤を含む処理液により処理するとともに、前記無電解めっき液に無電解めっきによってめっき金属が形成する金属部材を浸漬し、前記金属部材と前記導電層とを電気的に接続することにより前記めっき金属を形成することができるものである。
【００３４】
前述したように、本発明を適用することが可能なバリヤー層と無電解めっきとの組み合わせは種々あるが、ここでは、バリヤー層として窒化チタンを用い、シード層形成のめっきとして無電解銅めっきを用いた場合について、説明する。
【００３５】
シリコン基板上に誘電体層である絶縁層を形成し、その絶縁層に溝を形成した後、導電体である窒化チタンのバリヤー層を形成する。バリヤー層の形成は、スパッタ法あるいはＣＶＤ法が用いられる。溝内への均一析出性を考慮するとCVD法の方が有利であるが、バリヤー層は、シード層とは異なり、表面と溝内で均一である必要はなく、最低限バリヤー性を発現できる厚みが確保できれば良い。従って、スパッタ法も十分適用可能である。
【００３６】
その後、バリヤー層表面にシード層を形成するが、シード層は、表面及び溝内で均一な膜厚を有することが望ましい。これは、表面と溝内で均一なシード層が形成されていない場合、溝を充填する電気めっきの際、表面と溝内でシード層の抵抗が異なり、シード層の薄い溝内の抵抗が、シード層の厚い表面の抵抗よりも高くなり、溝内へ電界がかかり難く、めっきによる充填が不可能となるためである。
【００３７】
この表面及び溝内を均一なシード層で形成することは、従来のスパッタ法では不可能である。本発明を適用しない現状の方法では、スパッタ膜を厚くし表面と溝内の抵抗との差を見かけ上小さくしているが、スパッタ膜を厚くしすぎると、溝や穴の開口部が塞がり、ボイドとなってしまう。
【００３８】
本発明は、複雑な形態でも均一に成膜することが可能な無電解銅めっきにより、シード層を形成する画期的な方法である。無電解銅めっき反応は以下のような反応式（化１）で表すことができる。
【００３９】
Ｃｕ2+(Ｌ)＋２ＨＣＨＯ＋４ＯＨ- → Ｃｕ＋２ＨＣＯＯ-＋２Ｈ2Ｏ＋Ｈ2＋Ｌ…（化１）
ここで、Ｌは銅と錯体を形成する錯形成剤で、エチレンジアミン四酢酸(EDTA)が用いられる場合が多い。
【００４０】
この反応は銅やパラジウム等の金属上で選択的に進行するが、それはそれらの金属がホルムアルデヒドの酸化反応に対し触媒活性を示すためである。ホルムアルデヒドは、酸化される際、電子を放出しその電子を銅イオンが受け取り、金属銅に還元され析出する。
【００４１】
ところが、バリヤー層の窒化チタンは無電解銅めっき反応に対し不活性であり、表面に窒化チタンを形成したシリコン基板を無電解銅めっき液中に浸漬しても、めっき反応は進行せず、銅は析出しない。
【００４２】
ところが、我々は、窒化チタン表面をＥＤＴＡを含む表面処理液で処理し、その後、銅板と電気的に接続し無電解銅めっき液中に銅板と一緒に浸漬することで、窒化チタン表面に直接無電解銅めっきが可能であることを見いだした。
【００４３】
この際、ＥＤＴＡ水溶液での表面処理後、水洗工程を経ず、直接無電解銅めっき液中に浸漬することが望ましい。また、電気的に結線する銅板は、被めっき基板であるウエファーよりも大きな表面積を有していることが望ましく、１.５ 倍以上であれば更に良い。
【００４４】
以上のように、無電解めっきの下地となるバリヤー層表面を、次工程の無電解めっき液でめっき金属と錯体を形成している錯形成剤を含む表面処理液で処理し、その後、被めっき基板のバリヤー層とめっき反応の進行している物質を電気的に接続させ、無電解めっき液中に浸漬することで、バリヤー層表面に直接無電解めっきによるシード層を形成することが可能になる。無電解めっきにより形成されたシード層は、表面部及び溝内部においても、その膜厚分布は±５％程度以内であり、膜厚の均一性に対しては、非常に良好である。
【００４５】
半導体基板の配線形成用シード層の形成には、上述の無電解銅めっきの他に、無電解ニッケルめっき，無電解金めっき，無電解コバルトめっき等も適用可能である。
【００４６】
本発明に係る絶縁層としては、例えば熱ＣＶＤ法等により形成されるＳｉＯ2,ＢＰＳＧ，ＰＳＧ，ＢＳＧ，ＡｓＳＧ，ＮＳＧ,ＳＯＧ,ＬＴＯ,ＳｉＮ,ＳｉＯＮ，ＳｉＯＦ等のＳｉ含有化合物膜，アモルファスTeflon(poly-tetra-fluoro-   ethylene)，ＢＣＢ（benzo-cyclo-butent)、Parylene，Flare(fluorinated-    arylene-ether)等有機系低誘電率材料膜、あるいはそれらの積層膜を用いることができる。
【００４７】
以下具体的に絶縁層の形成方法の例を示す。
【００４８】
（１）「熱ＣＶＤ−ＳｉＯ2 成膜条件」
・ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００sccm
・圧力：１３.３Ｐａ基板加熱温度  ４２０℃
（２）「プラズマＣＶＤ  ＳｉＮ成膜条件」
・ガス：ＳｉＨ4／Ｎ2Ｏ＝５０／１０sccm
・圧力：３３０Ｐａ
・ＲＦ：Power  １９０Ｗ
・基板加熱温度  ４００℃
（３）「プラズマＣＶＤ  ＴＥＯＳ−ＳｉＯ2 成膜条件」
・ガス：ＴＥＯＳ＝５０sccm
・圧力：３３３Ｐａ
・ＲＦ：Power  １９０Ｗ
・基板加熱温度  ４００℃
（４）「ＥＣＲプラズマＣＶＤ  ＳｉＯＮ成膜条件」
・ガス：ＳｉＨ4／Ｎ2Ｏ＝５０／２５sccm
・圧力：３３０Ｐａ
・ＲＦ：Power  ８００Ｗ
・基板加熱温度  ３６０℃
（５）「マグネトロンスパッタＳｉＯ2 成膜条件」
・ガス：Ａｒ＝１００sccm
・圧力：０.４Ｐａ
・ＲＦ：Power  ５ｋＷ
・基板加熱温度  １５０℃
コンタクトホールとなるビアホール形成技術としては、リソグラフィー技術具とエッチング技術とを利用し、好ましくは以下の条件で絶縁層にホール径０.３ μｍ以下、好ましくは０.１５〜０.２５μｍのコンタクトホールを開孔することができる。
【００４９】
・ガス：Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１００／２００sccm
・圧力：６Ｐａ
・ＲＦ：Power  １６００Ｗ
・基板温度  ２０℃
また、銅化学機械研磨（ＣＭＰ）条件は好ましくは以下のとおりである。
【００５０】
「Ｃｕ(＋ＴｉＮ／Ｔｉ)ＣＭＰ条件」
・研磨圧力：１００ｇ／cm2
・回転数：定盤  ３０rpm
・研磨head：３０rpm
・研磨パッド：ＩＣ−１０００（商品名）
・スラリー：Ｈ2Ｏ2ベース（アルミナ含有）
・流量：１００cc／min
・温度：２５〜３０℃
〔発明の実施の形態〕
〔実施例１〕
図１は、本発明に係わるＬＳＩシリコン基板のめっき方法を示す図である。先ず、図１(ａ）に示すように、ＬＳＩシリコン基板１上に熱ＣＶＤによるＳｉＯ2による絶縁膜２を０.９μｍ 堆積し、この絶縁膜２にシリコン基板１に至るビアホール３を形成した。この時のビアホール３はφ０.３μｍ であった。その後、バリヤー層として、窒化チタン４を堆積し、ビアホール３から表面まで全面を覆った。通常のやり方では、窒化チタン表面には無電解めっきによって直接めっき金属は形成されないものである。
【００５１】
次いで、基板をＥＤＴＡ０.１mol／ｌ，過酸化水素０.０８mol／ｌを含む水溶液中に６５℃の条件で２分間浸漬し、表面処理を施した。
【００５２】
その後、図１（ｂ）に示すように、水洗をせず、以下に示す無電解銅めっき液５中に浸漬した。この時、シリコン基板表面の窒化チタン４と銅板７とを銅線８で結線した。銅板７の表面には無電解めっきによってめっき金属が形成される。この時のシリコン基板表面の窒化チタン４の表面積は約３０cm2 で、結線した銅板７の表面積は表裏で約５０cm2 であった。約２分間の無電解銅めっきにより窒化チタン４表面には、図１（ｃ）に示すように、シード層として、ビアホール３内及び表面共に約７０ｎｍの銅薄膜９が均一に形成された。
【００５３】
・［無電解銅めっき液］
硫酸銅・・・０.０４mol／ｌ
エチレンジアミン四酢酸二ナトリウム・・・０.１mol／ｌ
ホルムアルデヒド・・・０.０３mol／ｌ
水酸化ナトリウム・・・０.１mol／ｌ
２，２′−ビピリジル・・・０.０００２mol／ｌ
ポリエチレングリコール（平均分子量６００）・・・０.０３mol／ｌ
ｐＨ＝１２.８
液温  ７０℃
次に、銅薄膜９が形成された基板を無電解銅めっき液５中より取り出し、純水にて水洗した。その後、１０％希硫酸水溶液にて２分間処理し、電気めっき液に浸漬し電気めっきを施した。図１（ｄ）は、以下に示す液を用い、電気めっきにより銅の導体１０をビアホール３に埋め込むとともに絶縁膜２の上にも銅の薄膜を形成した断面図である。
【００５４】
・［電気銅めっき液］
硫酸銅・・・０.３mol／ｌ
硫酸・・・１.９mol／ｌ
液温  ２５℃
次いで、導体１０を分離するため、化学機械（ＣＭＰ）研磨を行った。図１  （ｅ）は、ＣＭＰ研磨によりビアスタッド１２を独立させた後の断面図である。
以上のように、本実施例のめっき方法を用いることで、スパッタ法のようなドライ法を用いることなくシード層の形成が可能であり、電気めっきによる銅の微小穴への充填が容易に行えることがわかり、本発明の効果が確認できた。
【００５５】
〔実施例２〕
図２は、層間接続用のホールと配線形成用の溝を充填するめっきに適用した例を示す図である。
【００５６】
先ず、図２（ａ）に示すように、ＬＳＩシリコン基板１上にＳｉＯ2 の絶縁膜２を堆積し、この絶縁膜２にＬＳＩシリコン基板１に至るビアホール３と、配線形成用の溝１１を形成した。
【００５７】
その後、バリヤー層として、窒化チタン４を堆積し、ビアホール３から配線形成用溝１１及び表面まで全面を覆った。
【００５８】
次いで、基板をＥＤＴＡ０.１mol／ｌ，過酸化水素０.０８mol／ｌを含む水溶液中に６５℃の条件で２分間浸漬し、表面処理を施した。
【００５９】
その後、図２（ｂ）に示すように、水洗をせず、実施例１と同様の無電解銅めっき液５中に浸漬した。この時、シリコン基板表面の窒化チタン４と銅板７とを銅線８で結線した。この時のシリコン基板表面の窒化チタン４の表面積は約３０cm2で、結線した銅板７の表面積は表裏で約５０cm2であった。
【００６０】
約２分間の無電解銅めっきにより窒化チタン４表面には、図２（ｃ）に示すように、シード層として、ビアホール３内及び配線形成用溝１１の表面共に約７０ｎｍの銅薄膜９が均一に形成された。
【００６１】
次に、銅薄膜９が形成された基板を無電解銅めっき液５中より取り出し、純水にて水洗した。その後、１０％希硫酸水溶液にて２分間処理し、電気めっき液に浸漬し電気めっきを施した。図２（ｄ）は、実施例１と同じ液を用い電気めっきにより導体１０をビアホール３に埋め込んだ後の断面図である。
【００６２】
次いで、図２（ｅ）に示す様にＣＭＰ研磨によりビアスタッド１２を形成させた後の断面図である。
【００６３】
以上のように、本実施例のめっき法を用いることで、スパッタ法のようなドライ法を用いることなくシード層の形成が可能であり、電気めっきによる銅の微小穴や微小溝への充填が容易に行えることがわかり、本発明の効果が確認できた。〔実施例３〕
バリヤー層が窒化チタン４の代わりにタンタル，窒化タンタル，タングステン，窒化タングステンを各々を用いた以外は、全て実施例１と同様な方法で実施した。その結果、実施例１と同様な断面構造を有する基板が得られ、本実施例のめっき法を用いることで、スパッタ法のようなドライ法を用いることなくシード層の形成が可能であり、電気めっきによる銅の微小穴への充填が容易に行えることがわかり、本発明の効果が確認できた。
【００６４】
〔実施例４〕
本実施例の概略を図３に示す。図３（ａ）に示すように、実施例１と同様、
ＬＳＩシリコン基板１上にＳｉＯ2 の絶縁膜２を形成し、この絶縁膜２にビアホール３を形成した。その後、バリヤー層として窒化チタン４を堆積し、ビアホール３から表面まで全面を覆った。
【００６５】
次いで、基板をＥＤＴＡ０.１mol／ｌに対して、過酸化水素０.０８mol／ｌを含む水溶液中と含まない水溶液とに６５℃の条件で前者が２分間及び後者が３０分間浸漬し、表面処理を施した。
【００６６】
その後、図３（ｂ）に示すように、水洗をせず、実施例１と同じ無電解銅めっき液５中に浸漬した。この時、シリコン基板表面の窒化チタン４と銅板７とを銅線８で結線した。この時のシリコン基板表面の窒化チタン４の表面積は約３０  cm2で、結線した銅板７の表面積は表裏で約５０cm2であった。約３０分のめっきで、厚み約１μｍの無電解銅めっきを施した。
【００６７】
その結果、図３（ｃ）に示すように、ビアホール３は全て、銅の導体１０で完全に充填された。
【００６８】
次いで、図３（ｄ）に示すように、ＣＭＰ研磨を行いビアスタッド１２を形成させた。
【００６９】
以上のように、いずれの処理に対しても本実施例のめっき法を用いることで、スパッタ法のようなドライ法を用いることなく、無電解めっきによる銅の微小穴への充填が容易に行えることがわかり、本発明の効果が確認できた。
【００７０】
〔比較例１〕
比較のため、本発明を実施しない場合の例を示す。
【００７１】
実施例１と同様にビアホールを形成し、窒化チタンによるバリヤー層を形成した。その後、基板を無電解めっき液中に浸漬した。この時、めっき前にＥＤＴＡ系処理液による基板の表面処理を行わなかった。その結果、窒化チタン表面で無電解銅めっき反応が起こらず、無電解銅めっき膜の形成が行えなかった。従って、次工程での電気銅めっきによってもビアホール内部にはほとんど銅が析出せず、ビアホールを金属充填することはできなかった。
【００７２】
また、実施例１と同様にＥＤＴＡ系水溶液によるめっき前処理までを行い、その後、基板を無電解めっき液中に浸漬した。この時、窒化チタンと銅板とを導線で結線せず、シリコン基板を単独で無電解銅めっき液中に浸漬した。その結果、窒化チタン表面で無電解銅めっき反応が起こらず、無電解銅めっき膜の形成が行えなかった。従って、次工程での電気銅めっきによってもビアホール内部にはほとんど銅が析出せず、ビアホールを金属充填することはできなかった。
【００７３】
以上より本発明を実施しない場合においては、いずれも本発明の目的は達成できないことがわかった。このことより、本発明の有効性が実証された。
【００７４】
〔実施例５〕
図４は、ＬＳＩシリコン基板１に対して実施例１〜４のビアスタッド１２の形成，配線層１３及び絶縁膜２の交互の繰り返しによる製造によって多層配線層を形成した半導体装置の断面図である。図に示す様にＬＳＩシリコン基板１にはＷベア３４が絶縁層２の中に形成され、その上に絶縁層２と配線層１３が形成され、ビアスタッド１２と配線層１３とが交互に形成されている。最も上に形成された配線層１３の上にはスパッタリングによって形成された窒化チタン４とその上に形成されたＡｌ−Ｓｉ合金層３６が形成される。最上のＳｉＯ2 の絶縁膜２の表面はポリイミド樹脂からなる保護膜３７が形成される。Ｗベア３４はＣＶＤによって形成される。本実施例では配線層１３を５層としたものである。
【００７５】
〔実施例６〕
図５は、実施例５で得られたＬＳＩシリコン基板上に多層配線を形成した半導体装置２０をエポキシ樹脂によって樹脂封止した面実装型樹脂封止半導体装置の斜視図である。エポキシ樹脂１９は以下に説明する充填材を有する樹脂を用いたものである。１５はＡｕ線、１６はそのダイボンディング、１７はアウターリード、１８はサポートバーである。リードフレームには銅又は４２合金が用いられる。
【００７６】
表１に示す各種充填剤及びエポキシ樹脂組成物を８０℃に加熱した二軸ロールで１０分間混練した。
【００７７】
得られた球状充填材を用いた組成物は、角状の充填材を用いた組成物とゲル化時間はほとんど同じでも、溶融粘度が極めて低く、また、流動性も大きい。さらにＲＲＳ粒度線図で表示した勾配ｎが小さな値の充填材を配合した組成物ほど溶融粘度が低く流動性が大きいものである。ｎ値が０.６ 以下では、溶融粘度    （１８０℃）がやや上昇するので好ましくない。
【００７８】
【表１】
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【００７９】
また、充填材として球状充填材（球−１）を用い、その添加量として７０，７５，８０及び８５重量％の樹脂組成物をそれぞれ作成した。
【００８０】
これらの樹脂組成物を用いてトランスファ成形し、１８０℃／６時間の後硬化を行って室温の線膨張係数，曲げ弾性率，熱応力を測定した。
【００８１】
さらにまた、表面にアルミニウムのジグザグ配線を形成した半導体素子をトランスファプレス封止し、−５５℃／３０分⇔＋１５０分／３０分の２０００サイクルの冷熱サイクル試験を行い、封止樹脂層の耐クラック性，リード・金ワイヤボンディング・アルミニウム配線の接続信頼性（抵抗値が５０％以上変化した場合を不良と判定）を評価した。これらの結果を表２に示す。
【００８２】
表２より、シリコーン重合体を含み充填剤が８０重量％以上の組成物は、線膨張係数が１.３×１０-5／℃ 以下と小さく、弾性率の増加も少ない。従ってインサートに生じる熱応力も小さいことが分かる。
【００８３】
本実施例のような樹脂組成物を用いた樹脂封止型半導体装置は、冷熱サイクル試験のような熱衝撃が加えられて耐クラック性や配線の接続信頼性が極めて優れている。
【００８４】
本実施例においては、シロキサンを含まない樹脂組成物に対して粒径１００μｍ以下の球形石英粉を充填剤の９５％とし、残りを粒径１０μｍ以下の角形石英粉を用い、全体で８５重量％とした。また、シロキサンを含む樹脂組成物に対して粒径１００μｍ以下の球形石英粉を充填剤の７０％とし、残りを粒径５μｍ以下の角形石英粉を用い、全体で８０.５ 重量％とした。いずれの樹脂封止型半導体装置でも前述の実施例と同様の特性を有していた。
【００８５】
【表２】
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【００８６】
ＲＲＳ粒度線図とは、Rosin−Rammlerの式に従う粒度分布をを表わす粒度線図（日本粉体工業協会頒布：粉体工学ハンドブック５１〜５３頁）のことである。
Ｒ(Ｄｐ)＝１００exp(−ｂ・Ｄｐn)                            …（１）
〔但し、Ｒ(Ｄｐ)：最大粒径から粒径Ｄｐまでの累積重量％，Ｄｐ：粒径，ｂおよびｎ：定数〕
ＲＲＳ粒径線図における勾配とは、ＲＲＳ粒度線図の最大粒径からの累積重量％が、２５％と７５％の二点を結んだ直線で代表されるRosin−Rammlerの式ｎの値のことを云う。
【００８７】
充填材の原石を微粉砕した場合の粒度分布は、Rosin−Rammlerの式と一致し、この式に基づく粒度分布を表わすＲＲＳ粒度線図では、ほぼ直線を示すとされている。
【００８８】
本発明者らは、各種充填材の粒度分布を測定したところ、特別のふるい分けをしない限り、いずれの充填材もその９０重量％以上がＲＲＳ粒度線図で、ほぼ、直線性を示し、上式によく適合することを確認している。
【００８９】
本発明で用いる球状の溶融石英粉は、予め所定の粒度分布を粉砕した溶融石英粉を、プロパン，ブタン，アセチレン，水素などの可燃性ガスを燃料とする溶射装置から発生させた高温火炎中に一定量ずつ供給して溶融後冷却した球形のものが最も好ましい。上記の溶融石英はそれ自身の線膨張係数が比較的小さく、イオン性不純物も極めて少ないので、半導体素子封止用樹脂組成物材料として適している。
【００９０】
充填材の９０重量％以上が粒径０.５〜１００μｍ の範囲とするのが好ましい。０.５μｍ 未満の微粒子が多くなると、樹脂組成物のチクソトロビック性が大きくなり、粒度上昇や流動性が低下する。また、１００μｍを超える粒子が多くなると封止する際に、半導体素子のＡｕ線を変形，切断したり、粗い粒子が金型中で目詰りを起こして、樹脂の充填不良等が発生し易くなるためである。
【００９１】
次に、ＲＲＳ粒度線図で示す勾配ｎを０.６〜０.９５とするのが最も好ましく、ｎが０.９５ より大きくなると充填材の嵩張り、樹脂組成物の粘度上昇や流動性の低下が起こる。そこで、ｎはできるだけ小さい値が望ましいが、本発明において充填材の９０％以上が０.５ 〜１００μｍの粒径範囲にあることが望ましく、ｎ値０.６ と云うのは、この条件内でとり得る最小の値である。
【００９２】
本発明で用いるシリコーン重合体は、アミノ基，カルボキシル基，エポキシ基，水酸基，ピリミジン基等の官能基を末端あるいは側鎖に持つポリジメチルシロキサンである。
【００９３】
常温で固体のエポキシ樹脂は、半導体封止用材料としてクレゾールノボラック型エポキシ樹脂，フェノールノボラック型エポキシ樹脂，ビスフェノールＡ型エポキシ樹脂等を指し、硬化剤としてフェノールノボラックやクレゾールノボラック等のノボラック樹脂，無水ピロメリット酸や無水ベンゾフェノン等の酸無水物等を用い、さらに硬化促進剤，可撓化剤，カップリング剤，着色剤，難燃化剤，離型剤等を必要に応じて配合することができる。
【００９４】
このエポキシ樹脂組成物は、各素材を７０〜１００℃に加熱した二軸ロールや押出機で混練し、トランスファプレスで金型温度１６０〜１９０℃，成形圧力３０〜１００kg／cm2 ，硬化時間１〜３分で成形することができる。
【００９５】
硬化物の線膨張係数は前述の如く１.３×１０-5／℃ 以下と小さくすることにより弾性率も小さくできる。従って、封止時の半導体素子のＡｕボンディングワイヤの変形，断線が少なく、線膨張係数の差に基づく熱応力が小さいために、耐温度サイクル性，耐熱性，耐湿性等が良好である。
【００９６】
充填材として石英粉を溶融し球形化することにより、かさばりが小さくなり高充填化し易い。さらに、半導体素子の封止の際、充填材の角部が素子を損傷して素子特性に悪影響を及ぼすのを防ぐことができる。さらに、シリコーン重合体を配合したことにより弾性率を小さくすることができ、線膨張係数の違いによって生じる熱応力をより小さくすることができる。
【００９７】
〔実施例７〕
図６は、銅／ポリイミド薄膜多層配線基板の本発明の製造工程の一例を示す各工程における基板の模式断面図によるフロー図である。
【００９８】
工程(ａ)：厚さ６mmのガラスセラミックの基板２１上に第１の金属配線層となるＣｒ／Ｃｕ／Ｃｒ（Ｃｒ：５００Å厚さ，Ｃｕ：５μｍ厚さ）からなる導体膜をＡｒ中スパッタリングにより形成した。２５は接続用スルーホールである。
【００９９】
工程(ｂ)：上記のＣｒ／Ｃｕ／Ｃｒ導体膜上にレジストパターン（ポジ型レジスト）を形成し、ウェットエッチング法により第１の金属配線層２９を形成した。
【０１００】
工程(ｃ)：第１の金属配線層２９上に絶縁膜２２として厚さ２０μｍの半硬化状態のポリイミド系接着シートを２５０℃，１５kg／cm2 で加圧接着し、硬化処理した。
【０１０１】
工程(ｄ)：次に、ドライエッチング用マスクとして、厚さ２０００ÅのＡｌ膜３２を真空蒸着法により形成した。
【０１０２】
工程(ｅ)：フォトエッチング法によりビアホール形成用のドライエッチング用マスク２８を形成し、次いで、ガス圧３Ｐａ，ＲＦ出力５００Ｗの酸素ガスプラズマによる平行平板型ドライエッチング装置（図示せず）によりビアホール２７を形成した。
【０１０３】
工程(ｆ)：次いで、基板全面に窒化チタンのバリヤー層４を形成した。この時、ポリイミド表面とビアホールの内壁面のすべてが窒化チタンで覆われた。その後、前処理として、実施例１と同様にＥＤＴＡを有する水溶液中で処理した後、図３（ｂ）に示したのと同様な方法で、無電解銅めっきを施した。その結果、ビアホールは全て銅で充填された。
【０１０４】
工程(ｇ)：次いで、実施例１と同様にＣＭＰ研磨を施しビアスタッド２３を形成した。
【０１０５】
なお、直径３０μｍφ×高さ２５μｍのＣｕビアスタッド形成に要する無電解化学銅めっき時間は約５時間であった。
【０１０６】
工程(ｈ)：上記絶縁層２２上に、前記工程（ａ）及び工程（ｂ）と同様にしてＣｒ／Ｃｕ／Ｃｒ（Ｃｒ：５００Å厚さ，Ｃｕ：５μｍ厚さ）からなる導体膜を形成しスパッタリング法により第２の金属配線層３０を形成した。
【０１０７】
このようにして上記を繰り返すことによって３層以上の薄膜多層配線基板を製造することができる。
【０１０８】
〔実施例８〕
図７は本実施例で得た薄膜多層配線基板４４に、実施例５で表面に多層配線を形成させたＬＳＩ２０を搭載した実装基板の模式断面図である。セラミックス基板３５上にポリイミド／銅からなる薄膜配線層を形成し、ビアスタッド２３接続した薄膜多層配線基板４４に、はんだバンプ２６により多層配線を形成した    ＬＳＩ２０を搭載，接続した。配線層２４，ビアスタッド２３，絶縁層２２は実施例７と同様に製造したものである。
【０１０９】
〔実施例９〕
図８は前述のＬＳＩを搭載した薄膜多層配線基板を大型計算機用基板に用いた実装例を示す模式断面図で、大型プリント配線基板４１上にピン挿入型のモジュール基板４２を搭載した一例である。
【０１１０】
モジュール基板４２は、ガラスセラミックスと銅層との多層焼結体からなり、下面に接続ピン４３が設けられている。このモジュール基板４２上に本発明になる薄膜多層配線基板４４を形成して、はんだバンプ２６によりＬＳＩ２０が接続搭載されている。
【０１１１】
本実施例の実装基板によれば、配線総数も約１／４に減らすことができ、配線密度を上げることができた。また、信号伝送速度を従来のものに比べて約１.５倍速くすることができる。
【０１１２】
本実施例による薄膜多層配線基板は、実装の高密度化と配線長の短縮による信号伝送の高速化を図ることができる。また、シート状の絶縁層（例えば、前記ポリイミド系複合シート）を採用することにより製造工程を大幅に短縮することができる。
【０１１３】
〔実施例１０〕
図９は、図４で形成した多層配線層を有する半導体装置の多層配線層上にはんだボール３８を形成した半導体装置の断面図である。はんだボール３８はＡｕである。
【０１１４】
図１０は、図９の半導体装置を大型プリント配線基板４１に前述のはんだボール３８によって接合したフリップチップ実装の断面図である。図に示す様にはんだボール３８によって接合した後、エポキシ樹脂からなるアンダーフィル材によって充填されている。本実施例においても、図９に示す様に実施例１〜４に記載の直径０.３μｍ のビアスタッド１２及び配線層１３とを交互に形成されるものである。
【０１１５】
〔実施例１１〕
図１１はボールグリットアレイ型半導体装置の断面図である。本実施例においても、実施例５によって得た多層配線層を有する半導体装置２０を用いた。セラミックス等からなる。基体４７に樹脂等の接着剤４５で前述の半導体装置２０を接合し、インナーリード４６にＡｕ線１５によってボンディングしたものである。電極４８はＣｕ配線上に窒化チタン及びＡｌ−Ｓｉ合金層が順次スパッタリングによって形成され、半導体素子上ではポールボンディングされ、インナーリード４６に対してはウェッジボンディングされる。また、電極４０はＣｕ配線上にＳｎめっきを形成したものである。
【０１１６】
【発明の効果】
本発明によれば、従来のスパッタ法等ドライメタライズ法によるシード層形成を行わず、無電解めっきで基板上の微小凹部を直接充填できるので、高密度配線が可能となる。
【０１１７】
また、無電解めっきにより、基板上の微小凹部に対して均一析出性に優れ、かつめっき反応の進行に伴うバリヤー層の溶出を伴わないシード層を形成し、次に、電気めっきによりシード層が形成された基板上の微小凹部を充填することにより、品質の安定した微細配線を形成することができる。
【０１１８】
これにより、基板上に品質の安定した高密度配線を形成することが可能となり、しいては信頼性の高い半導体装置とモジュール及び大型計算機を得ることができる。
【０１１９】
本発明による薄膜多層配線基板は、大型電子計算機用基板，ワークステーション用実装基板，ビデオカメラ等の小型電子機器用実装基板として優れている。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係わる基板のめっき方法の断面模式図である。
【図２】本発明の実施例に係わる基板のめっき方法の断面模式図である。
【図３】本発明の実施例に係わる基板のめっき方法の断面模式図である。
【図４】本発明に係る多層配線層を形成した半導体装置の断面図である。
【図５】本発明に係る面付実装型樹脂封止半導体装置の斜視図である。
【図６】実施例１の薄膜多層配線基板の製造工程図である。
【図７】本発明の薄膜多層配線基板を用いた実装構造体の模式断面図である。
【図８】本発明による大型電子計算機用基板の実装例を示す模式断面図である。
【図９】本発明に係る多層配線層を形成した半導体装置の断面図である。
【図１０】本発明に係るフリップチップ実装の断面図である。
【図１１】本発明に係るボールグリットアレイ型半導体装置の断面図である。
【符号の説明】
１…ＬＳＩシリコン基板、２…絶縁膜、３，２７…ビアホール、４…窒化チタン、５…無電解銅めっき液、６…めっき槽、７…銅板、８…銅線、９…銅薄膜、１０…導体、１１…溝、１２，２３…ビアスタッド、１３…配線層、１５…Ａｕ線、１６…ダイボンディング、１７…アウターリード、１８…サポートバー、１９…エポキシ樹脂、２０…半導体装置、２１…基板、２２…絶縁層、２４…金属配線層、２５…接続用スルーホール、２６…はんだバンプ、２８…エッチングマスク、２９…第１の金属配線層、３０…第２の金属配線層、３１…レジスト、３２…Ａｌ膜、３３…ランド、３４…Ｗベア、３５…セラミックス基板、３６…Ａｌ−Ｓｉ合金膜、３７…保護膜、３８…はんだボール、３９…アンダーフィル材、４０…電極、４１…大型プリント配線基板、４２…モジュール基板、４３…接続ピン、４４…薄膜多層配線基板、４５…接着剤、４６…インナーリード、４７…基体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003878358.tif 000012
【図１０】
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【図１１】
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