(57)【特許請求の範囲】
【請求項１】
セルフリフレッシュを行う半導体メモリ装置において、
セルフリフレッシュ周期の調整のための電気的ヒューズを持つ電気的ヒューズボックスと、
入力される発振信号を１／２倍速の信号にして出力するカウンタと、
縦列接続された前記カウンタの各カウンタ出力と前記電気的ヒューズボックスの出力とにより前記セルフリフレッシュ周期を選択する周期選択回路と、を備え、
前記周期選択回路は、前記電気的ヒューズボックスの前記電気的ヒューズの切断された個数に応じて前記セルフリフレッシュ周期が変わると共に、前記電気的ヒューズの異なる切断個数で同一の前記セルフリフレッシュ周期を選択出来るように構成されたことを特徴とする半導体メモリ装置。
【請求項２】
前記電気的ヒューズの切断を制御する信号を発生する電気的ヒューズ制御クロック発生回路と、
前記電気的ヒューズ制御クロック発生回路に接続されてマスタクロックを発生する電気的ヒューズマスタクロック発生回路とをさらに備える請求項１記載の半導体メモリ装置。
【請求項３】
前記電気的ヒューズマスタクロック発生回路が電気的ヒューズを持ち、前記電気的ヒューズマスタクロック発生回路の電気的ヒューズが切断されると、前記電気的ヒューズボックスの前記電気的ヒューズがそれ以上切断されない請求項２記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のセルフリフレッシュ動作に関するものである。
【０００２】
【従来の技術】
システムの小型化及び携帯化が進み、低消費電力型のメモリ装置を要求するシステムが増加している。特にバッテリを使用するシステムにおいては、ＤＲＡＭ（Dynamic Random Access Memory）セルを使用するメモリ装置のセルフリフレッシュ電流（Self Refresh Current）がバッテリ寿命に大きくに影響するために、消費電流の最小化が要求される。消費電力Ｐは、電圧Ｖと電流Ｉとの積になるので、メモリ装置は低電圧化、低電流化の傾向にある。ＤＲＡＭセルでリーク電荷がデータ誤りを発生させない範囲の最大周期でリフレッシュを行うと、セルフリフレッシュの回数が減って発生する電流を減少させることができる。セルフリフレッシュ周期を多様な間隔で行うことが可能である。
【０００３】
図１は、セルフリフレッシュ動作に必要な回路のブロック図である。この回路は、ＣＢＲモード（CAS Before RAS Mode）入力３と、時間周期を調整するタイマ５と、タイマ５及びＣＢＲモード入力３の出力信号をカウントするカウンタ７と、カウンタ７の出力に応じて周期を調節及び選択するための周期調節用ヒューズ９及び周期選択信号発生回路１１で構成された周期調節回路１００と、周期調節回路１００の出力を遅延するための第２遅延回路２５０と、セルフリフレッシュイネーブル信号を発生するセルフリフレッシュイネーブル信号発生回路１５０と、セルフリフレッシュイネーブル信号を遅延する第１遅延回路２００と、第１遅延回路２００及び第２遅延回路２５０の出力から信号ＰＲＤを発生するＰＲＤ発生回路３００と、第１遅延回路２００及びＰＲＤ発生回路３００の出力からリフレッシュカウンタイネーブル信号を発生するリフレッシュカウンタイネーブル信号発生回路４００と、リフレッシュカウンタイネーブル信号によりリフレッシュ動作を制御してカウントするリフレッシュカウンタ５００と、リフレッシュカウンタ５００の出力信号及びローアドレス（Row Address） ＲＡｉに応じてこのローアドレスＲＡｉをバッファリングするローアドレスバッファ回路６００とで構成される。
【０００４】
その動作は、まずＣＢＲモード入力３によりタイマ５を動作させるマスタクロック信号ＰＲＦＨＢがイネーブルされる。マスタクロック信号ＰＲＦＨＢは、一定周期の発振制御信号ＰＯＳＣをイネーブルして発振動作をさせる。この発振制御信号ＰＯＳＣ（ここで、周期は８μｓとする）は、カウンタ７に入力されてカウンタ出力Ｑ０、Ｑ１、Ｑ２、…、Ｑ５を発生させる。これらのカウンタ出力Ｑ０、Ｑ１、Ｑ２、…、Ｑ５は、それぞれ１６μｓ、３２μｓ、６４μｓ、…、５１２μｓの発振周期を持つ。容量が１６メガビットのＤＲＡＭの場合、２キロサイクル／６４ｍｓのリフレッシュを行うと、発振周期３２μｓのカウンタ出力を必要とする。セルフリフレッシュ周期を６４ｍｓから１２８ｍｓに変更すると、セルフリフレッシュ電流が半分に減少する。バッテリを使用するシステムでは、バッテリ使用時間が短いので、電流消費の最小化は重要である。
【０００５】
図２は、従来のセルフリフレッシュのタイムチャートである。同図は、カウンタ出力Ｑ１（周期が３２μｓである）の場合のタイムチャートで、図１に示したメイン信号に対するタイムチャートを示す。従って、セルフリフレッシュ周期を決定するカウンタ出力Ｑ１が選択されるのは、図１を参照すると明らかなことなので、その説明は省略する。
【０００６】
図３は、図１の遅延回路２００の詳細回路図である。この回路は、内部電源電圧ＶＣＣＨ及びセルフリフレッシュイネーブル信号ＰＳＥＬＦをインバータチェーン２１により遅延した出力をＮＡＮＤ演算するＮＡＮＤゲート２３と、ＮＡＮＤゲート２３の出力信号を反転するインバータ２５と、インバータ２５の出力及びセルフリフレッシュイネーブル信号ＰＳＥＬＦをＮＯＲ演算するＮＯＲゲート２７と、ＮＯＲゲート２７の出力信号を反転して信号ＰＳＲＡＳを出力するインバータ２９とから構成されている。この回路により、低電力に対応するレーザヒューズを用いるリフレッシュ周期調整が可能になった。
【０００７】
図４は、図１の周期調節回路１００の詳細回路図である。この回路は、ヒューズ３０１のみが切断されると、カウンタ出力Ｑｉが入力されるＮＡＮＤゲート５７、５９、６７、６９、７９の中で、カウンタ出力Ｑ４を受けるＮＡＮＤゲート６９を除く全てのＮＡＮＤゲートに論理“ロウ”が入力され、周期選択信号ＳＲＦＨＰＢはカウンタ出力Ｑ４の周期を選択して出力する。ヒューズ３０２のみが切断されると、周期選択信号ＳＲＦＨＰＢはカウンタ出力Ｑ３の周期を選択し、ヒューズ３０３のみが切断されると、カウンタ出力Ｑ１の周期を選択する。また、ヒューズ３０１、３０２を切断すると、カウンタ出力Ｑ２の周期が選択され、ヒューズが切断されないと、カウンタ出力Ｑ０の周期を選択する。ここで、カウンタ出力Ｑ０は１６μｓ、Ｑ１は１２μｓ、Ｑ２は６４μｓ、Ｑ３は１２８μｓ、Ｑ４は２５６μＳの周期を持つ。
【０００８】
カウンタ出力Ｑ５は、初期状態で論理“ロウ”にセットされ、セルフリフレッシュイネーブル信号ＰＳＥＬＦがイネーブルされる時点（周期選択信号ＳＲＦＨＰＢはカウンタ出力Ｑ５が論理“ハイ”にイネーブルされなければカウンタ出力Ｑ０の周期に従わない）で周期選択信号ＳＲＦＰＨＢがカウンタ出力Ｑ０の周期に従うので、ＣＢＲモードで一定時間（２５６μｓ）の経過後にセルフリフレッシュモードに入るようにする役割を果たす。
【０００９】
図５は、セルフリフレッシュイネーブル信号発生回路１５０の詳細回路図である。この回路は、周期選択信号ＳＲＦＨＰＢを反転するインバータ６と、インバータ６の出力の伝送をスイッチングする伝送ゲート１６と、伝送ゲート１６のＮＭＯＳ端子に接続されたインバータ２６と、インバータ２６の出力をゲート入力として伝送ゲート１６の出力信号をドレイン入力とするＮＭＯＳトランジスタ１７と、伝送ゲート１６の出力を反転するインバータ３６と、信号ＰＴＭＯＮをゲート入力として外部電源電圧Ｖｃｃにソースが接続されたＰＭＯＳトランジスタ４６と、ＰＭＯＳトランジスタ４６のドレインとドレインが接続されてゲートに信号ＰＴＭＯＮが入力されるＮＭＯＳトランジスタ５６と、インバータ３６にゲートが接続されてＮＭＯＳトランジスタ５６のソースにドレインが接続されて接地電圧Ｖｓｓにソースが接続されるＮＭＯＳトランジスタ７６と、インバータ３６にゲートが接続されて外部電源電圧Ｖｃｃにソースが接続されてＰＭＯＳトランジスタ４６と共通ドレインのＰＭＯＳトランジスタ６６と、ＰＭＯＳトランジスタ６６のドレインが接続されるノードｎ１に接続されたキャパシタ７１と、ノードｎ１の信号を遅延するインバータ８６、９６と、インバータ９６の出力を反転してセルフリフレッシュイネーブル信号ＰＳＥＬＦを出力するインバータ１０６とから構成される。
【００１０】
従来はヒューズを選択的に切断して、所望する周期のカウンタ出力を得ている。そのために、一度セットされた同期に対して周期を増加あるいは減少できないという問題点がある。図４で示したヒューズ３０１、３０２、３０３に対する切断有無に従って選択される周期を整理すると、次の通りである。
【表１】
0004003843.tif 000002
【００１１】
表１から分かるように、カウンタ出力をＱ０→Ｑ４→Ｑ２→Ｑ１の順で選択する場合は、まず、カウンタ出力Ｑ０にセットされた状態でヒューズ３０１だけを切断してカウンタ出力Ｑ４の周期にセットし、さらにヒューズ３０３を切断してカウンタ出力Ｑ２にセットし、最後にヒューズ３０２を切断してカウンタ出力Ｑ１の周期にセットできる。しかしカウンタ出力Ｑ３の周期にセットすることは不可能であり、一度切断された製品は他の周期にリセットできない。また、レーザヒューズを使用するので、パッケージ状態では流れに従うテストを行えない。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、最適の周期にセルフリフレッシュ周期を増減して、セルフリフレッシュを保障しながら低電力を実現するセルフリフレッシュ周期を調整できる半導体メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】
以上の課題を解決する本発明の実施例における半導体メモリ装置は、セルフリフレッシュを行う半導体メモリ装置において、セルフリフレッシュ周期調整のための電気的ヒューズを持つ電気的ヒューズボックスと、入力される発振信号を１／２倍速の信号にして出力するカウンタと、縦列接続された前記カウンタの各カウンタ出力と前記電気的ヒューズボックスの出力とによりセルフリフレッシュ周期を選択する周期選択回路と、を備え、前記周期選択回路は、前記電気的ヒューズボックスの電気的ヒューズの切断された個数に応じて前記リフレッシュ周期が変わると共に、前記電気的ヒューズの異なる切断個数で同一の前記リフレッシュ周期を選択出来るように構成される。
【００１４】
【発明の実施の形態】
図６は、本発明によるセルフリフレッシュに必要な回路のブロック図である。この回路は、セルフリフレッシュモード入力により発生するセルフリフレッシュイネーブル信号ＰＳＥＬＦを遅延する遅延回路１１０と、遅延回路１１０の出力から信号ＰＲＤを発生するＰＲＤ発生回路２６０と、セルフリフレッシュイネーブル信号ＰＳＥＬＦを入力としてタイミングを調節して発振制御信号ＰＯＳＣを出力するタイマ１２０と、タイマ１２０の出力からカウンタ出力Ｑ１〜Ｑｎを発生するカウンタ１３０と、ヒューズ切断モード入力回路１６０の出力から電気的ヒューズ制御クロックＥＦＣＮＴＬを発生する電気的ヒューズ制御クロック発生回路１７０と、電気的ヒューズ制御クロックＥＦＣＮＴＬから電気的ヒューズマスタクロックＥＦＭＳＲＢを出力する電気的ヒューズマスタクロック発生回路１８０と、アドレスＡ０、Ａ１、Ａ２及び電気的ヒューズ制御クロックＥＦＣＮＴＬにより電気的ヒューズの切断を行い、電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂ、ＥＦ３Ｂをそれぞれ出力する第１、第２、第３電気的ヒューズボックス１９０、２１０、２２０と、カウンタ１３０の出力及び第１、第２、第３電気的ヒューズボックス１９０、２１０、２２０の出力から周期選択信号ＳＲＳＰＢを発生してＰＲＤ発生回路２６０を制御してカウンタ出力Ｑｉの周期を調節する周期選択回路１４０と、周期選択信号ＳＲＳＰＢからリフレッシュカウンタイネーブルクロックＣＮＴＰを発生するリフレッシュカウンタイネーブルクロック発生回路２７０と、リフレッシュカウンタイネーブルクロックＣＮＴＰによりリフレッシュカウントを行うリフレッシュカウンタ２８０と、リフレッシュカウンタ２８０の出力信号ｃｎｔ０〜ｃｎｔｎ及び信号ＰＲＤにより制御されてリフレッシュカウンタイネーブルクロック発生回路２７０の出力信号ＰＲＦＨに応じて所定のローアドレスをバッファリングしてローアドレスＲＡｉを出力するローアドレスバッファ回路６００とから構成される。
【００１５】
図７は、本発明によるセルフリフレッシュのタイムチャートである。本発明は、セルフリフレッシュ周期を決定するカウンタ出力を電気的ヒューズボックス１９０、２１０、２２０を通じて選択して、パッケージ状態でも周期調整ができるようにするものなので、セルフリフレッシュ自体については概略的説明にする。
【００１６】
セルフリフレッシュモードに入ると、セルフリフレッシュイネーブル信号ＰＳＥＬＦがイネーブルされる。図６においてセルフリフレッシュイネーブル信号ＰＳＥＬＦがタイマ１２０に入力され、一定の周期で動作する発振制御信号ＰＯＳＣをタイマ１２０から発生させる。
【００１７】
図８は、本発明によるタイマ１２０の詳細回路図である。外部電源電圧Ｖｃｃ及び接地電圧Ｖｓｓの間に外部電源電圧Ｖｃｃ側からＰＭＯＳトランジスタ１０５、２０５、ＮＭＯＳトランジスタ３０５、４０５、５０５が直列接続される。ここで、ＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ３０５の接続ノードをノードｎ２とする。ＰＭＯＳトランジスタ１０５、２０５間にソースが接続されたＰＭＯＳトランジスタ７０５と、これに直列接続されたＰＭＯＳトランジスタ８０５、９０５と、ＮＭＯＳトランジスタ３０５、４０５間にソースが接続され外部電源電圧Ｖｃｃにドレインが接続されてノードｎ２にゲートが接続されるＮＭＯＳトランジスタ６０５と、ノードｎ２の信号を遅延及び反転する直列接続のインバータ６０７〜６０９と、インバータ６０９の出力をそれぞれのゲート入力とするＰＭＯＳトランジスタ２５及びＮＭＯＳトランジスタ３５と、インバータ６０９の出力を遅延して発振制御信号ＰＯＳＣを出力するインバータ２９、３９と、ＰＭＯＳトランジスタ２５のソースにドレインが接続され外部電源電圧Ｖｃｃにソースが接続されてセルフリフレッシュイネーブル信号ＰＳＥＬＦの反転信号をゲート入力とするＰＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ２５及びＮＭＯＳトランジスタ３５の出力及びＰＭＯＳトランジスタ１０５、２０５、３０５、ＮＭＯＳトランジスタ４０５、５０５のゲートにドレインが接続されソースが接地電圧Ｖｓｓに接続されるＮＭＯＳトランジスタ４５と、セルフリフレッシュイネーブル信号ＰＳＥＬＦを反転するインバータ４９とから構成されている。
【００１８】
図９は、カウンタ１３０の１個分の詳細回路図である。カウンタ１３０は、この回路が図１０に示すように直列接続されている。図９の回路は、カウンタ出力Ｑ１を反転するインバータ１１１と、インバータ１１１の出力及びカウンタ出力Ｑ１を入力とする伝送ゲート１１３、１１５、１２３、１２５と、伝送ゲート１１３の出力と信号ＰＣＮＴＲＳＴとをＮＡＮＤ演算するＮＡＮＤゲート１１９と、ＮＡＮＤゲート１１９の出力を反転して伝送ゲート１１５に入力するインバータ１１７と、ＮＡＮＤゲート１１９の出力を反転して伝送ゲート１２３に入力するインバータ１２１と、伝送ゲート１２３の出力と信号ＰＣＮＴＲＳＴとをＮＡＮＤ演算するＮＡＮＤゲート１２７と、ＮＡＮＤゲート１２７の出力を反転してカウンタ出力Ｑｊを出力するインバータ１３１と、ＮＡＮＤゲート１２７の出力を反転して伝送ゲート１２５に入力するインバータ１２９とから構成されている。
【００１９】
図１０の回路は、発振制御信号ＰＯＳＣ及び信号ＰＣＮＴＲＳＴを入力としてカウンタ８０１、８１１、８２１、８３１、８４１、８５１が直列接続されており、カウンタ８０１、８１１、８２１、８３１、８４１、８５１はそれぞれカウンタ出力Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５を出力する。
【００２０】
ここで、発振周期を８μｓとすると、一定の周期で発振する発振制御信号ＰＯＳＣは、カウンタ８０１に入力されて２倍の周期を有するカウンタ出力Ｑ０を発生させ、一番目のカウンタ８０１の出力が２番目のカウンタ８１１に入力されてカウンタ出力Ｑ０の周期の２倍となるカウンタ出力Ｑ１を発生させる。このような方法で、カウンタ出力Ｑ２、Ｑ３、Ｑ４、Ｑ５が順次発生する。ここで、カウンタ出力Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の周期は１６μｓ、３２μｓ、６４μｓ、１２８μｓ、２５６μｓ、５１２μｓになる。
【００２１】
次に、図１５について先に説明する。
【００２２】
図１５は、セルフリフレッシュ用の周期選択回路１４０の詳細回路図である。この回路は、電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂ、ＥＦ３Ｂによりカウンタ出力Ｑ１、Ｑ３、Ｑ４のうちの一つが選択され、出力ＳＲＦＨＰが選択されたカウンタ出力Ｑｉと同じ周期で発振する。電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂ、ＥＦ３Ｂが全て論理“ロウ”であれば、カウンタ出力Ｑ１が選択される。従って、信号ＳＲＦＨＰは３２μｓの周期で動作する。
【００２３】
図１１は、周期選択回路１４０に一定のパルスを供給するためのパルス発生回路の詳細回路図である。この回路は、信号ＳＲＦＨＰとインバータチェーン５０８を通過した信号ＳＲＦＨＰとをＮＯＲ演算するＮＯＲゲート５０９と、ＮＯＲゲート５０９の出力を遅延及び反転を行って周期選択信号ＳＲＳＰＢを出力するインバータ５１１、５１３、５１５とから構成されている。信号ＳＲＦＨＰは一定の遅延時間を経て周期選択信号ＳＲＳＰＢを発生し、周期選択信号ＳＲＳＰＢはリフレッシュカウンタ２８０を動作させるリフレッシュカウンタイネーブルクロックＣＮＴＰと、ローアドレスバッファ回路６００にリフレッシュカウンタ２８０の出力を伝達する転送トランジスタをオンさせる信号ＰＲＦＨを発生し、外部ローアドレスがローアドレスバッファ回路６００に伝達されないように経路（path）を遮断する信号ＰＲＤを発生する。以上のような動作は図７のタイムチャートに示されている。
【００２４】
本発明では、セルフリフレッシュ周期を決定するカウンタ出力Ｑｉを電気的ヒューズで選択できるようにして、パッケージ状態でも周期選択を行える方法を実現している。図６から分かるように、セルフリフレッシュ周期選択モードに入るためには、同期ＤＲＡＭでモードレジスタセットを使用するときに使用しないモードレジスタセットを選択してセルフリフレッシュ周期選択モードを割り当てればよい。
【００２５】
図１２は、電気的ヒューズ制御クロック発生回路１７０の詳細回路図である。この回路は、セルフリフレッシュ周期選択モード時に出力クロックＥＦＣＮＴＬがイネーブルされてヒューズボックスのヒューズを切断可能にする。
【００２６】
図１３は、電気的ヒューズボックス１９０、２１０、２２０の詳細回路図である。各ヒューズボックスは、クロックＥＦＣＮＴＬがイネーブルされてアドレスピンのアドレス、例えばＡｉに高電圧が印加されると、電気的ヒューズ３００が切断される。
【００２７】
図１４は、電気的ヒューズマスタクロック発生回路１８０の詳細回路図である。この回路は、ＮＡＮＤゲート５１と、インバータ５３、６１と、インバータ６１にゲートが接続されたＮＭＯＳトランジスタ６５と、インバータ５３にゲートが接続されたＮＭＯＳトランジスタ６３と、外部電源電圧Ｖｃｃにソースが接続され接地電圧Ｖｓｓにゲートが接続されたＮＭＯＳトランジスタ５５と、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ６３のドレイン間に接続されるヒューズ４００と、ＮＭＯＳトランジスタ６３のドレインであるノード５６と接地電圧Ｖｓｓ間に接続されたキャパシタ６７、抵抗６９、及びＮＭＯＳトランジスタ７１と、ノード５６の信号を反転するインバータ７３と、インバータ７３の出力を反転して出力信号ＥＦＭＳＲＢを発生するインバータ７５とから構成される。
【００２８】
出力信号ＥＦＭＳＲＢは、電気的ヒューズ３００が最適の周期を選択するようにクロックＥＦＣＮＴＬと同じくイネーブルされる。電気的ヒューズ４００は、電気的ヒューズボックス１９０、２１０、２２０の電気的ヒューズが切断された後、最後に切断されなければならない。電気的ヒューズが切断されると電気的ヒューズボックス１９０、２１０、２２０の電気的ヒューズ出力信号ＥＦｉＢは論理“ロウ”になり、電気的ヒューズが切断されないと電気的ヒューズ出力信号ＥＦｉＢは論理“ハイ”になり、周期選択回路１４０で電気的ヒューズ出力信号ＥＦｉＢの組合せにより出力Ｑ１、Ｑ３、Ｑ４のうちの一つを選択する。
【００２９】
次に、３個の電気的ヒューズボックス１９０、２１０、２２０を有する場合を例として、周期選択方法を説明する。
【００３０】
３個の電気的ヒューズボックス１９０、２１０、２２０の出力を電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂ、ＥＦ３Ｂとすると、いずれの電気的ヒューズも切断されない場合には電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂ、ＥＦ３Ｂが全て論理“ハイ”になってカウンタ出力Ｑ１が選択される。カウンタ出力Ｑ１は３２μｓの周期を有するもので、２キロ（２Ｋ）サイクル動作時に６４ｍｓのセルフリフレッシュ周期を有する。第１電気的ヒューズボックス１９０の電気的ヒューズだけが切断されると、電気的ヒューズ出力信号ＥＦ１Ｂは論理“ロウ”になり、電気的ヒューズ出力信号ＥＦ２Ｂ、ＥＦ３Ｂは論理“ハイ”になってカウンタ出力Ｑ４が選択される。カウンタ出力Ｑ４は２５６μｓの周期を有する信号なので、２Ｋ動作時に５１２ｍｓのセルフリフレッシュ周期を有する。第１、第２電気的ヒューズボックス１９０、２１０が切断されると、電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂが論理“ロウ”になり、電気的ヒューズ出力信号ＥＦ３Ｂのみが論理“ハイ”になって、カウンタ出力Ｑ３が選択されて２Ｋ動作時に２５６ｍｓのセルフリフレッシュ周期を有する。第１、第２および第３電気的ヒューズボックス１９０、２１０、２２０が全て切断されると、電気的ヒューズ出力信号ＥＦ１Ｂ、ＥＦ２Ｂ、ＥＦ３Ｂが全て論理“ロウ”になって再びカウンタ出力Ｑ１が選択され、欠陥値の周期に還元される。このように、電気的ヒューズボックスの電気的ヒューズの切断個数を増加しながら、カウンタ出力をＱ１→Ｑ４→Ｑ３→Ｑ１の順序で選択することによりセルフリフレッシュ周期テストが行える。
【００３１】
【発明の効果】
本発明のセルフリフレッシュ周期を調整できる半導体メモリ装置により、最も長い周期から順次周期テストが可能なために最適の周期への増加または減少ができるので、セルフリフレッシュを保障しながら低電力化を行える。特に、セルフリフレッシュが欠陥仕様であるデバイスの場合、低電力を効果的に確保できる。また、電気的ヒューズを使用することにより、パッケージ後にも適用が可能である。
【図面の簡単な説明】
【図１】従来のセルフリフレッシュに必要な回路のブロック図。
【図２】従来のセルフリフレッシュのタイムチャート。
【図３】図１の遅延回路の詳細回路図。
【図４】図１の周期選択回路の詳細回路図。
【図５】図１のセルフリフレッシュイネーブル信号発生回路の詳細回路図。
【図６】本発明によるセルフリフレッシュに必要な回路のブロック図。
【図７】本発明のセルフリフレッシュのタイムチャート。
【図８】図６のタイマの詳細回路図。
【図９】図６のカウンタの詳細回路図。
【図１０】図６のカウンタの直列接続を示すブロック図。
【図１１】周期選択回路にパルス信号を供給するパルス発生回路の詳細回路図。
【図１２】図６の電気的ヒューズ制御クロック発生回路の詳細回路図。
【図１３】図６の電気的ヒューズボックスの詳細回路図。
【図１４】図６の電気的ヒューズマスタクロック発生回路の詳細回路図。
【図１５】図６のセルフリフレッシュ周期選択回路の詳細回路図。
【符号の説明】
１００  周期調節回路
１１０  遅延回路
１２０  タイマ
１３０  カウンタ
１４０  周期選択回路
１６０  ヒューズ切断モード入力回路
１７０  電気的ヒューズ制御クロック発生回路
１８０  電気的ヒューズマスタクロック発生回路
１９０、２１０、２２０  ヒューズボックス
２６０  ＰＲＤ発生回路
２７０  リフレッシュカウンタイネーブルクロック発生回路
２８０  リフレッシュカウンタ
６００  ローアドレスバッファ回路
【図１】
0004003843.tif 000003
【図２】
0004003843.tif 000004
【図３】
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【図４】
0004003843.tif 000006
【図５】
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【図６】
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【図７】
0004003843.tif 000009
【図８】
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【図９】
0004003843.tif 000011
【図１０】
0004003843.tif 000012
【図１１】
0004003843.tif 000013
【図１２】
0004003843.tif 000014
【図１３】
0004003843.tif 000015
【図１４】
0004003843.tif 000016
【図１５】
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