(57)【特許請求の範囲】
【請求項１】
行方向に延びる複数のワード線と、
列方向に延びる複数のグローバルビット線と、
該グローバルビット線に従属し、該列方向で複数に分割され、一本のグローバルビット線に対して該行方向に複数本づつ配置されたローカルビット線と、
前記ワード線とローカルビット線の交差部に設けられた複数のメモリセルと、
該列方向の両側に配置される一対のグローバルビット線の信号レベルを比較する複数のセンスアンプと、
前記グローバルビット線とセンスアンプとの間に設けられ、センスアンプが駆動する時に前記グローバルビット線をセンスアンプから分離するビット線トランスファー回路と、
前記グローバルビット線毎に設けられ、前記グローバルビット線をリセットレベルに駆動するグローバルビット線リセット回路と、
前記ローカルビット線毎に設けられ、前記ローカルビット線をリセットレベルに維持するローカルビット線リセット回路と、
選択されたワード線のメモリセルに接続されるローカルビット線を前記グローバルビット線に接続するローカルビット線選択回路とを有し、
アクティブ状態から移行されるスタンバイ期間において、前記グローバルビット線リセット回路は、パルス状の信号により短期間で前記グローバルビット線をリセットレベルに駆動すると共に前記選択されたワード線のメモリセルに接続されるローカルビット線を前記ローカルビット線選択回路を介してリセットレベルに駆動し、前記ローカルビット線リセット回路は、前記短期間より長い期間前記ローカルビット線を前記リセットレベルに維持することを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記センスアンプに対して、前記選択されたワード線のメモリセルに接続されるローカルビット線及びそれに接続されたグローバルビット線からの信号と、前記センスアンプの反対側のグローバルビット線からのレファレンス信号とが供給されることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記センスアンプは、入力信号を増幅した後に、前記選択されたワード線のメモリセルに接続されるローカルビット線及びそれに接続されたグローバルビット線側を駆動し、反対側のグローバルビット線をレファレンスレベルに維持することを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記ローカルビット線リセット回路が、リセット電位とローカルビット線間に設けられたリセットトランジスタを有し、該リセットトランジスタは、前記メモリセルのトランジスタとほぼ等しいまたはより小さいサイズであることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
更に、選択されたワード線のメモリセルに接続されるローカルビット線を前記グローバルビット線に接続するローカルビット線選択回路を有し、前記センスアンプから最も遠い位置にある前記ローカルビット線選択回路近傍で、前記グローバルビット線が切断されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
前記切断されたグローバルビット線と同じ延長配線パターンを前記列方向に配置し、当該延長配線パターンを前記レファレンス電位にし、当該グローバルビット線と延長配線パターンとの間に、前記グローバルビット線リセット回路を設けたことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記センスアンプは、前記グローバルビット線の信号が入力に供給され、該入力信号を増幅する読み出し用アンプと、該読み出し用アンプの出力信号が入力に供給され、出力が前記グローバルビット線を駆動する再書き込み用アンプとを有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に階層化ビット線構造のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の新規な構成に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、ＣＰＵのキャッシュメモリとして大容量で高速アクセスのメモリとして広く普及している。益々の大容量化を進める為に、メモリセルのサイズをより小さくする必要がある。それに伴い、１本のビット線に接続されるメモリセルの個数も増大し、ビット線の容量も大きくなる。ところが、１，０のデータを電荷の有無で記憶する現在のＤＲＡＭにおいて、メモリセルのサイズを小さくし、ビット線容量を大きくすることにより、ビット線に読み出される微小電圧が益々小さくなり、センスアンプによるセンスが困難になる。更に、ビット線の負荷容量の増大は、その駆動に伴う消費電力の増大を招く。
【０００３】
かかる問題を解決する方法として、ビット線をグローバルビット線とそれに接続可能な複数のローカルビット線からなる階層化ビット線構成が提案されている。この構成では、メモリセルはワード線とローカルビット線との交差部に配置され、選択されたワード線に対応するローカルビット線をグローバルビット線に接続し、センスアンプに接続されるビット線全体の容量を少なくする。更に、グローバルビット線に複数のローカルビット線を並列に設けることで、グローバルビット線のピッチに余裕をもたせることができ、また、それに接続されるセンスアンプ回路のスペースに余裕を与えることができ、高集積化を可能にする。
【０００４】
一方、従来からセンスアンプに接続されるビット線対を平行に配置する折り返しビット線方式の半導体記憶装置がある。この折り返しビット線方式は、読み出し時のビット線のノイズに強いことが知られている。この折り返しビット線方式において、上記の階層化ビット線構成を取り入れることにより、ノイズに強くしかも大容量化ができることが予想される。
【０００５】
しかしながら、折り返しビット線方式において、階層化ビット線構成を取り入れると、ワード線に沿って、１本のグローバルビット線に並列に設けられる複数のローカルビット線の２組に対して１個のメモリセルしか配置することができない。折り返しビット線方式では、ワード線に沿って、１対のグローバルビット線に対していずれか一方のビット線にメモリセルが配置されることが必要だからである。従って、折り返しビット線方式に上記階層化ビット線構成を取り入れることは、メモリセルのレイアウト効率の観点から、好ましい選択とは言えない。
【０００６】
従って、オープンビット線方式に上記階層化ビット線構成を取り入れる選択肢がメモリセルのレイアウト効率向上の観点から好ましい。本出願人も、平成８年３月４日付けの特許出願、特願平８−４５７１２で同様のメモリを提案した。更に、関連する先行技術としては、米国特許第５４９５４４０号（１９９６年２月２７日発行、対応日本特許出願（特願平５−２６１０７８号））、米国特許第５５６１６２６号（１９９６年１０月１日発行、対応日本特許出願（特願平６−２９３０５０号））、米国特許第５７１５１８９号（１９９８年２月３日発行、対応日本特許出願（特願平５−８５８５０号））、米国特許第５６８２３４３号（１９９７年１０月２８日発行、対応日本特許出願（特願平５−２０６１３３号、特願平５−３２３８０５号））がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、オープンビット線方式は、読み出し時におけるセンスアンプによる増幅動作中に発生するビット線のノイズの問題を有する。センスアンプの片側に配置されたビット線の大部分が、例えば「０」を読み出し、ごく一部が「１」を読み出す場合、センスアンプの増幅動作に伴い、大部分のビット線の電位が一斉にＬレベルに駆動され、その影響でごく一部の「１」を読み出し中のビット線もＬレベルのノイズを受けてしまう。
【０００８】
かかるノイズの問題は、大容量化に伴いセンスアンプのマージンを大きくするために階層化ビット線構成を採用したメモリにとって、避けなければならない問題である。この様に、大容量化の為のメモリセルの面積効率を高く保ちつつ、読み出し時のビット線のノイズに強いメモリを実現することは困難である。
【０００９】
そこで、本発明の目的は、消費電力が少なく大容量化に適し、しかも読み出し時の動作マージンを大きくすることができる半導体記憶装置を提供することにある。
【００１０】
更に、本発明の別の目的は、階層化ビット線構成であって、読み出し時の動作マージンを大きくすることができる半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、グローバルビット線に複数のローカルビット線が並列に設けられ、更に、列方向の複数のローカルビット線の一部がグローバルビット線に接続される階層化ビット線構成であって、センスアンプの両側にグローバルビット線が設けられるオープンビット線構成で、更に、グローバルビット線とセンスアンプとの間に、センスアンプが活性化する時にグローバルビット線とセンスアンプとを分離するビット線トランスファー回路を有する。
【００１２】
オープンビット線構成の階層化ビット線構成にすることで、メモリセルの配列効率を高くし、ビット線トランスファー回路を設けることで、オープンビット線構成に固有のビット線のノイズによる誤り読み出しの問題を解決する。
【００１３】
本発明は、更に、グローバルビット線に駆動能力の高いグローバルビット線リセット回路を設け、ローカルビット線に駆動能力の低いローカルビット線リセット回路を設ける。そして、グローバルビット線リセット回路により、接続されたグローバルビット線とローカルビット線とをリセットレベルに駆動し、ローカルビット線リセット回路により、ローカルビット線をリセットレベルに維持する。かかる構成にすることで、選択されたワード線のメモリセルに接続されたローカルビット線のみをグローバルビット線に接続し、センスアンプ増幅後に駆動することで、無駄なビット線駆動電流を抑えることができる。非選択のローカルビット線は、ローカルビット線リセット回路によりリセットレベルに維持される。
【００１４】
上記目的を達成する為に、本発明は、行方向に延びる複数のワード線と、列方向に延びる複数のグローバルビット線と、該グローバルビット線に従属し、該列方向で複数に分割され、一本のグローバルビット線に対して該行方向に複数本づつ配置されたローカルビット線と、前記ワード線とローカルビット線の交差部に設けられた複数のメモリセルと、該列方向の両側に配置される一対のグローバルビット線の信号レベルを比較する複数のセンスアンプと、前記グローバルビット線とセンスアンプとの間に設けられ、センスアンプが駆動する時に前記グローバルビット線をセンスアンプから分離するビット線トランスファー回路と、前記グローバルビット線毎に設けられ、前記グローバルビット線をリセットレベルに駆動するグローバルビット線リセット回路と、前記ローカルビット線毎に設けられ、前記ローカルビット線をリセットレベルに維持するローカルビット線リセット回路とを有し、選択されたワード線のメモリセルに接続されるローカルビット線を前記グローバルビット線リセット回路によりリセットレベルに駆動することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１６】
［概略的構成］
図１は、本発明の実施の形態例の概略的構成図である。メモリが形成されるチップ１０は、複数のメモリブロックＭＢ０〜ＭＢ３１からなる。そして、その各メモリブロック内に、ワード線とビット線及びその交差部のメモリセル、そしてセンスアンプ回路等がそれぞれ形成される。図１では、ふたつのメモリブロックＭＢ１，ＭＢ２が拡大して示されている。簡単の為にワード線とメモリセルは省略されている。
【００１７】
左下端のブロックＭＢ０を例にして説明すると、ビット線は、グローバルビット線（主ビット線）ＧＢＬＺｘ，ＧＢＬＸｘと、それに従属する複数のローカルビット線（副ビット線）ＬＢＬＺｘｘ，ＬＢＬＸｘｘの階層構造になっている。そして、左右のセルアレイＣＡＬｘ，ＣＡＲｘに延びるグローバルビット線ＧＢＬＺｘ，ＧＢＬＸｘがそれぞれ共通のセンスアンプS/A00 〜S/A03 に接続される。センスアンプ回路S/A00 〜S/A03 は、コラム方向に２列に形成されている。従って、センスアンプ回路は２本のグローバルビット線のピッチに整合したサイズになっている。その結果、グローバルビット線対ＧＢＬＺ０，ＧＢＬＸ０はセンスアンプ回路S/A00 側に接続される。また、その隣のグローバルビット線対ＧＢＬＺ１，ＧＢＬＸ１はセンスアンプ回路S/A01 側に接続される。
【００１８】
このように、センスアンプ回路S/A00 〜S/A03 は、所謂リラックスセンスアンプ方式のレイアウトとなっている。即ち、グローバルビット線２本分の幅とセンスアンプ回路の幅が整合するようになっている。そして、センスアンプ回路を２列にレイアウトしている。従って、ローカルビット線４本分の幅とセンスアンプ回路の幅が整合するようになる。また、１本のグローバルビット線に対して、２本のローカルビット線ＬＢＬＺｘｘ、ＬＢＲＺｘｘが並列に配置される。従って、後述するとおり、ワード線に沿って、２本のローカルビット線に対して１個のメモリセルを配置することができる。かかるメモセルの配置は、レイアウト効率を高くすることができる。従って、メモリセルのレイアウト効率を高く保ってより大容量化に対応することができる。
【００１９】
更に、図１に示された構成では、グローバルビット線ＧＢＬＺｘ、ＧＢＬＸｘとセンスアンプＳ／Ａとの間に、ビット線トランスファーゲートＢＬＴｘＬ，ＢＬＴｘＲとがそれぞれ設けられる。このビット線トランスファーゲートは、読み出しの時に、センスアンプＳ／Ａからグローバルビット線を分離し、センスアンプの増幅動作時のビット線へのノイズを防止する。或いは、書き込みの時にも、センスアンプＳ／Ａからグローバルビット線を分離し、書き込みアンプによるセンスアンプ反転の負荷を軽くする。この様な、センスアンプからグローバルビット線を分離する方式は、オープンビット線構成の場合に、上記従来のビット線へのノイズの問題を解決することができるので、メモリセルのレイアウト効率を高くして大容量化を図るとともに読み出し時のノイズの問題をなくすことができ、階層化ビット線方式に最も適した構成といえる。
【００２０】
また、図１に示された構成では、グローバルビット線ＧＢＬＺｘ、ＧＢＬＸｘをリセットレベルにするリセット回路ＧＢＬＲが、セルアレイの中間の位置に配置される。グローバルビット線に複数本のローカルビット線を配置したことで、グローバルビット線のピッチに余裕ができ、セルアレイの中間位置にリセット回路を配置するスペース的な余裕が生まれた。また、この構成では、ローカルビット線それぞれに対しても、リセット回路ＬＢＬＲが設けられる。このローカルビット線のリセット回路ＬＢＬＲは、後述する通り、微小電流を流す程度のサイズが小さいトランスファートランジスタを使用し、ローカルビット線の短絡欠陥等による無駄な電流消費を招くことが防止される。
【００２１】
そして、グローバルビット線とローカルビット線それぞれにリセット回路を設けたことにより、非選択のローカルビット線をリセットレベルのままにして、選択されたローカルビット線とグローバルビット線とをセンスアンプにより駆動することができる。従って、活性化に伴うビット線駆動電流を少なくすることができる。また、スタンバイ時に、ローカルビット線をグローバルビット線に接続するローカルビット線選択回路を、非活性状態にしたままで、それぞれのローカルビット線をリセットすることができる。従って、ローカルビット線選択回路の駆動電流を抑えることができる。
【００２２】
更に、図１の構成では、グローバルビット線は、センスアンプから最も遠いローカルビット線とグローバルビット線との接続点で、切断されている。これにより、グローバルビット線の容量が軽減される。また、センスアンプに接続されるビット線を、上記の通りグローバルビット線と選択されたメモリセルが属するローカルビット線のみにすることができ、上記切断と相まって、センスアンプに接続されるトータルのビット線容量は大幅に軽減される。
【００２３】
図２は、一般的なＤＲＡＭのメモリセルの回路図である。メモリセルＭＣは、ビット線とワード線との交差部に設けられ、セルトランスファートランジスタＴＮＣｎとセルキャパシタＣｎとを有し、セルノードＮｎにデータが蓄積される。また、キャパシタＣｎの反対側は、セル対向電極（セルプレート）Ｖｐｃに接続される。
【００２４】
図３，４，５はビット線の階層構造について概略的に示したそれぞれ断面図、平面図、及び断面図である。図３では、半導体基板１０２上のメモリセルＭＣ、センスアンプＳＡ、ワード線ＷＬ、ローカルビット線ＬＢＬＺ１０、グローバルビット線ＧＢＬＺ０，ＧＢＬＸ０の階層構造を概略的に示している。各メモリセルＭＣは、上記した通りワード線がゲートになるトランジスタＴＮＣｎとセルキャパシタＣcellから構成される。各メモリセルＭＣは、先ず下層のローカルビット線ＬＢＬＺ１０に接続され、そのローカルビット線は図示されない選択トランジスタを介して上層のグローバルビット線ＧＢＬＺ０と接続される。従って、センスアンプ回路ＳＡ００，ＳＡ０１の領域は、グローバルビット線の下に位置することになり、構成上なんら支障はない。即ち、階層ビット線構造はリラックスセンスアンプ方式のレイアウトに適している。また、センスアンプＳＡ００，ＳＡ０１とグローバルビット線との間には、セルプレートＶｐｃなどを構成する材質を備え付け両者をシールドしている。
【００２５】
図４は、グローバルビット線とローカルビット線の関係を示す平面図であり、図５はその断面図である。両図から明らかな通り、半導体基板１０２上に形成される階層化ビット線は、例えばタングステンやアルミニウム等の低抵抗の金属材料によって上層側に形成されるグローバルビット線ＧＢＬと、ポリシリコンやポリサイド材料等のように比較的高抵抗ではあるが微細加工が可能な下層側の配線層により形成されるローカルビット線ＬＢＬから構成される。そして、本発明によれば、１本のグローバルビット線ＧＢＬの下層に、２本のローカルビット線ＬＢＬを配置するようにしている。そして、センスアンプ回路の領域の幅Ｌは、グローバルビット線の幅Ｌｇの約２倍に相当し、その幅Ｌｇはローカルビット線の幅Ｌｌの約２倍に相当する。こうすることにより、大容量化の要求から決まるメモリセルの密度に従ってローカルビット線を配置することができる。そして、グローバルビット線は緻密に配置された２本のローカルビット線に対して１本の割合で配置される。また、前述の通りセンスアンプ回路は、２本のグローバルビット線に対して１個の割合で配置される。
【００２６】
［第１の実施の形態例］
図６は、第１の実施の形態例のメモリ回路を示す図である。図６は、図１のメモリブロックＭＢ０の部分を詳細に示し、更に、その左側のセルアレイＣＡＬ０とセンスアンプ部ＳＡの部分が詳細に示される。尚、図中の実線は、上記した金属配線により構成され、破線は、ポリシリコンやポリサイド配線等により構成されることをそれぞれ示す。
【００２７】
図中、４コラム分が示され、４本のグローバルビット線ＧＢＬＺ０〜ＧＢＬＺ３が左側のセルアレイＣＡＬ０に、また、グローバルビット線ＧＢＬＸ０〜ＧＢＬＸ３が右側のセルアレイＣＡＲ０に配置される。両セルアレイの間に、センスアンプ部ＳＡが配置される。グローバルビット線対ＧＢＬＺ０，ＧＢＬＸ０に対してセンスアンプＳＡ００が、設けられる。同様に、グローバルビット線対ＧＢＬＺ１〜３，ＧＢＬＸ１〜３に対してセンスアンプＳＡ０１〜ＳＡ０３が、設けられる。
【００２８】
更に、センスアンプＳＡｘｘとグローバルビット線ＧＢＬＺｘ、ＧＢＬＸｘとの間に、ビット線トランスファートランジスタＢＬＴが設けられる。そして、そのトランスファートランジスタＢＬＴは、ビット線トランスファー信号ΦＢＬＴ０Ｌ、ΦＢＬＴ０Ｒにより制御される。このビット線トランスファー信号により、センスアンプＳＡの活性化前にグローバルビット線をセンスアンプから分離することができる。また、書き込み時に同様に分離することができる。
【００２９】
センスアンプは、例えばグローバルビット線ＧＢＬＺ０，ＧＢＬＸ０に対するセンスアンプＳＡ００に示される通り、トランジスタＰ１，Ｎ１，Ｐ２，Ｎ２からなるＣＭＯＳ差動アンプで構成され、センスアンプドライブ信号ＰＳＡ，ＮＳＡにより活性化される。また、コラム選択信号ＣＬｘｘにより、コラムゲートＣＧＺ０，ＣＧＸ０とが導通し、センスアンプはデータバス線ＤＢＺ０，ＤＢＸ０に接続される。
【００３０】
グローバルビット線ＧＢＬＺ０を例にして説明すると、グローバルビット線ＧＢＬＺ０は、複数のローカルビット線ＬＢＬＺ００、ＬＢＬＺ１０と共に階層化される。図６の例は、２対のローカルビット線と１本のグローバルビット線との階層構造である。また、グローバルビット線に対して、１対のローカルビット線が並列して設けられる。
【００３１】
そして、ローカルビット線は、ローカルビット線選択トランジスタＴＧを介してグローバルビット線ＧＢＬＺ０に接続される。ローカルビット線選択信号ΦＳＬ０，ΦＳＬ１により、それぞれの選択トランジスタＴＧが独立に制御される。即ち、選択されたワード線のメモリセルに接続されるローカルビット線のみが選択トランジスタＴＧの導通によりグローバルビット線に接続される。従って、センスアンプに接続されるビット線は、グローバルビット線と選択された一部のローカルビット線のみとなり、その時定数は小さくなる。図６の例では、グローバルビット線ＧＢＬＺ０に対して、上下一対のローカルビット線ＬＢＬＺ００またはＬＢＬＺ１０が接続される。
【００３２】
グローバルビット線ＧＢＬＺ０は、センスアンプＳＡから最も遠い位置にあるローカルビット線との選択トランジスタＴＧから先は、切断されている。従って、その分、グローバルビット線の容量が小さくなっている。
【００３３】
グローバルビット線のリセット回路は、左右のグローバルビット線ＧＢＬＺ０，ＧＢＬＸ０とをショートするイコライズトランジスタＧＢＬＥｘと、グローバルビット線をプリチャージレベルＶＲにプリチャージするプリチャージトランジスタＧＢＬＲｘとを有する。特に、プリチャージトランジスタＧＢＬＲｘは、ビット線の階層化によりグローバルビット線のピッチに余裕があるため、そのサイズが大きくてもグローバルビット線の任意の位置に配置することができる。そして、サイズを大きくすることで、プリチャージの為のグローバルビット線リセット信号ΦＢＰＬｘ／ＢＰＲｘは、ワンショットパルスでも十分にグローバルビット線をプリチャージレベルＶＲにリセットできる。
【００３４】
ローカルビット線のリセット回路は、各ローカルビット線に設けられ、プリチャージレベルＶＲに維持するためのプリチャージトランジスタＬＢＬＲｘを有する。但し、本図では、ローカルビット線ＬＢＬＺ１０に対するリセット回路は省略されている。各ローカルビット線にリセットトランジスタを設ける構成は、選択されたローカルビット線についてのみ、その後のスタンバイ時にプリチャージレベルへのリセット動作を行うことを可能にし、消費電力節約に寄与する。
【００３５】
また、プリチャージトランジスタＬＢＬＲｘは、スタンバイ状態が長い場合のリーク補償として設けられていて、トランジスタの幅は、ローカルビット線と他の電位が短絡してもスタンバイ電流に影響を与えない程度に小さく設定されている。例えば、セルトランジスタよりも小さいサイズで構成することにより、数μＡオーダーの電流しか流せない。従って、ローカルビット線のリセットと、ローカルビット線の短絡不良検出とを可能にする。ローカルビット線が短絡不良を有する場合は、プリチャージトランジスタのサイズが小さいことにより、スタンバイ時のローカルビット線のレベルが十分リセットレベルにならず、必ず誤動作を招き、容易に検出することができる。しかも、短絡不良によるプリチャージレベルＶＲ自体のレベル低下は、トランジスタのサイズが小さいことにより生じない。
【００３６】
図７は、図６のメモリの「１」読み出しと「０」書き込みの動作波形図である。この動作波形図に従って、動作を説明する。以下、簡単の為に、グローバルビット線を主ビット線と、ローカルビット線を副ビット線とそれぞれ称する。
【００３７】
最初に、ロー・アドレス・ストローブ信号／ＲＡＳがＨレベルのスタンバイ状態では、副ビット線リセット信号ΦＢＬｘｘ／ＲｘｘはＨレベルにあり、全ての副ビット線リセットトランジスタＬＢＬＲｘは導通し、リセット電位ＶＲに充電している。尚、ここでＨレベルとは、図示されるとおり、外部電源Ｖｃｃ又は内部電源Ｖｉｉのいずれでもよく、また、Ｖｃｃ＋α、Ｖｉｉ＋αでも良い。尚、主ビット線リセット信号ΦＢＰＬｘ、ΦＢＰｘは、スタンバイ開始時のワンショットパルスによりリセットを完了している。
【００３８】
更に、全ての副ビット線は、主ビット線から分離されている。また、ビット線トランスファートランジスタＢＬＴは全て導通し、主ビット線はセンスアンプに接続されている。また、センスアンプドライブ信号ＰＳＡ，ＮＳＡは共にＶＲレベルにあり、センスアンプは非活性状態である。
【００３９】
そこで、ロー・アドレス・ストローブ信号／ＲＡＳが、ＨレベルからＬレベルになると、アクティブ状態になる。アクティブ状態になると、選択されたブロックの副ビット線リセットトランジスタＬＢＬＲｘは、カットオフされる。あるいは、選択されるワード線ＷＬｘにメモリセルが接続される副ビット線のリセットトランジスタのみカットオフされる様にしても良い。なぜなら、その方が動作時の電流を低減出来るからである。これと同時に、選択されるワード線のメモリセルに接続される副ビット線を主ビット線に接続する為に、１本の副ビット線選択信号（ここではΦＳＬ０、ΦＳＲ０）が”Ｈｉｇｈ”ないし”Ｓｕｐｅｒ  Ｈｉｇｈ”となる。
【００４０】
ロウアドレスによって選択されたワード線（ここではＷＬ０）が”Ｈｉｇｈ”ないし”Ｓｕｐｅｒ  Ｈｉｇｈ”となると、セル部のトランスファＴｒであるＴＮＣｎが活性化され、キャパシタＣｎに蓄積された電荷（ここでは”１”）が、ＴＮＣｎと副ビット線選択トランジスタＴＧを介して主ビット線（ここではＧＢＬＺ０）に流れだし、センスアンプＳＡ００を介した反対の主ビット線ＧＢＬＸ０との間に差電圧が発生する。
【００４１】
センスアンプＳ／Ａ００が動作する前に、ビット線トランスファー信号ΦＢＬＴ０Ｌ及びΦＢＬＴ０Ｒは、ＬレベルすなわちＶssとなり、ビット線トランスファトランスファーＢＬＴはカットオフし、センスアンプと主／副ビット線は分離される。
【００４２】
この状態において、センスアンプ・ドライブ信号ＮＳＡ，ＰＳＡは、ＶＲ電位からそれぞれＬレベル（Ｖss）と、Ｈレベル（ＶccないしはＶiiレベル）へと変化し、センスアンプノードＮＬ０とＮＲ０を増幅する。同様に、ＮＬ１，ＮＲ１... も増幅されるがでここでは記述していない。ビット線トランスファトランジスタＢＬＴがカットオフされている為、この増幅によって生じるノイズはビット線には伝わらない。従って、主／副ビット線やセルプレートを介して、隣接するセンスアンプの増幅に悪影響を及ぼすことはない。また、図３〜５で示した様に、主ビット線材料で形成された配線（ここではノードＮＬ０，ＮＲ０，ＮＬ１，ＮＲ１で示される部分）は、セルプレート等の固定電位にされたシールド層（図３中Ｖｃｐ）によって、隣接したセンスアンプとは容量的に分離されている為、主ビット線材料で出来た通過配線によるカップリングノイズを受けることもなく安定した増幅動作を行う事が出来る。
【００４３】
また、他のノードとショートしている様な、いわゆる欠陥ビット線においては、上述の様に弱いリセットしか受けていない為、欠陥ビット線のレベルはショートノードの電位に近づいており比較すべきビット線とは等電位ではなくなり、容易に誤読み出しを起こす。これにより、従来において冗長ないしはリジェクトする事が困難であった欠陥ビット線を、容易に検出する事が出来る様になり、将来のショート部分の抵抗低下によって生じる危険性のあった、動作不良ないしスタンバイ電流の増加を防止し、デバイスの信頼性を向上させる事が出来る。
【００４４】
センスアンプによる増幅が終了ないしはある程度進行した後に、コラム・アドレス・ストローブ信号／ＣＡＳの立ち下がりを受けて、コラム選択信号（ここではＣＬ００）が活性化される。コラム選択信号ＣＬ００の活性化により、コラムゲートＣＧＸ０，ＣＧＺ０がオンし、センスアンプの情報はデータバス線ＤＢＺ０，ＤＢＸ０に出力される。
【００４５】
ロー・アドレス・ストローブ信号／ＲＡＳの立ち下がりから、コラムゲートを介してのセンスアンプへのアクセスまでは、従来方式に比べ高速である。なぜなら、上下階層化ビット線方式を用いることにより、ビット線の時定数は、列方向のセルがすべて接続されているビット線の時定数よりも小さく、センスアンプへのセル情報の伝達が早まるからである。また、センスアンプと主ビット線の分離は、読み出し時のセンスアンプ増幅動作の高速化にも寄与し、かつ逆書き込み時にも、主／副ビット線の負荷が見えない為、書き込み動作も高速化する。
【００４６】
読み出しが終了した後の書き込み時には、図示しない書き込みアンプからデータバス線ＤＢＺ０，ＤＢＸ０を介して、センスアンプの状態を反転する。この時、主ビット線はセンスアンプから切り離されているので、図７に示される通り、センスアンプのノードＮＬ０，ＮＲ０のみが反転し、主ビット線ＧＢＬＺ０，ＧＢＬＸ０のレベルは、反転されない。
【００４７】
読み出し・書き込み動作が完了しロー・アドレス・ストローブ信号／ＲＡＳが立ち上がると、ワード線がリセットされる。本実施の形態例では、センスアンプと主ビット線が分離されている為、ワード線リセットの前にセルへの再書き込みを行う必要がある。この為、ビット線トランスファトランジスタＢＬＴを、再びオンする必要がある。その結果、主ビット線ＧＢＬＺ０，ＧＢＬＸ０は初めて、ＨレベルとＬレベルに増幅される。
【００４８】
セルへの再書き込みが終了した時点で、ワード線ＷＬ０がＬレベルにリセットされる。そして、ビット線イコライズ信号ΦBP0 をパルス状に入力し、センスアンプノードであるＮＬ０，ＮＲ０を等電位にする。その後、このイコライズ信号ΦBP0 と同様なパルス波形のビット線リセット信号ΦBPL0, ΦBPR0を入力し、主／副ビット線をビット線リセット電位ＶＲにする。更に、副ビット線リセット信号ΦＢＬ００がＨレベルになり、その後のスタンバイ期間中、副ビット線のリセット電位ＶＲを補償する。
【００４９】
更に、副ビット線選択信号ΦＳＬ０は立ち下げられ、選択トランジスタＴＧは閉じられる。また、センスアンプのドライブ信号ＰＳＡ，ＮＳＡもリセット電位ＶＲに戻される。
【００５０】
図６のメモリにおいて、読み出し若しくは書き込み終了後に、センスアンプの両側のビット線トランスファートランジスタＢＬＴｘＬ、ＢＬＴｘＲの両方を導通させて、主ビット線ＧＢＬＺ０，ＧＢＬＸ０を両方駆動した。しかしながら、選択されたワード線に対応する側のビット線トランスファートランジスタＢＬＴｘＬのみを導通させるだけでも良い。
【００５１】
図８は、かかる片側ビット線駆動の動作を示す信号波形図である。図７の動作と異なる点は、ワード線ＷＬ０を立ち下げる前に、ワード線ＷＬ０側のビット線トランスファートランジスタＢＬＴ０Ｌのみを導通することである。そして、選択ワード線がない方のビット線トランスファートランジスタＢＬＴ０Ｒ側は、それから遅れてスタンバイ期間になってから導通する。従って、主ビット線ＧＢＬＺ０がＬレベルに駆動され、反対側の主ビット線ＧＢＬＸ０はリセットレベルに維持される。
【００５２】
上記の通り、本発明では選択されたワード線のある方のビット線トランスファトランジスタＢＬＴのみオンさせても良い。なぜなら、センスアンプノードであるＮＬ０，ＮＲ０は、十分に増幅され、かつ主／副ビット線のトータル容量が従来方式に比べて低減されているので、再書き込みを安定して行うことができるからである。
【００５３】
これは、読み出し時に選択されたワード線のない方の副ビット線選択信号にも当てはまり、ワード線選択のされない主ビット線の副ビット線選択信号ΦＳＲｘ／ＳＬｘは、アクティブ期間中、非活性状態で良い。これにより、ワード線選択のない側の主ビット線には、副ビット線は接続されず、消費電力は更に低減される。
【００５４】
そして、スタンバイ時のビット線リセット信号に関し、片側のビット線ＧＢＬＺ０のみが増幅されていて、他方のビット線ＧＢＬＸ０はリセット電位ＶＲのままであるので、他方のビット線リセット信号ΦBPR0は、出力する必要はない。そして、カットオフされていた副ビット線リセット信号ΦBL00,01,ΦBR00,01 を活性化し、次のアクティブ動作に備えて、微小リークの補償動作を行う。もちろん、アクティブ時にワード線が選択されない副ビット線リセット信号、ここではΦBL01及びΦBR00,01 が、アクティブ時にＬレベルに駆動されていないので、改めてＨレベルに駆動する必要はない。
【００５５】
一般に、消費電力を低減しようと考えるならば、出来る限り動作する信号は減らすべきである。例えば、オープンビット線方式で、センスアンプの両側の主ビット線を増幅する方法をとっても、ワード線が選択されない副ビット線のリセット信号及び副ビット線選択信号は、非活性化及び活性化しないほうが消費電流は低減出来る。
【００５６】
また、上記実施の形態例では、従来方式に比べ主ビット線リセットトランジスタＧＢＬＲｘが増えているが、これらは２本の副ビット線のピッチで設置すれば良い為、従来のビット線リセット回路よりも約２倍の余裕をもってレイアウト出来る。これは副ビット線選択回路においても同様であり、副ビット線リセットトランジスタＬＢＬＲｘは、同一のドレイン、ゲートを有するトランジスタであるので、一緒にすればセル部トランスファトランジスタの２倍のピッチでレイアウト出来、副ビット線選択トランジスタのオン抵抗を減らすことが出来る。
【００５７】
［第２の実施の形態例］
図９は、第２の実施の形態例のメモリ回路図である。図９では、メモリセルＭＣ、ワード線ＷＬｘなどが省略され、メモリブロック内のセンスアンプ部とその両側の主ビット線、副ビット線及びそれらのリセット回路、選択回路が示される。
【００５８】
第２の実施の形態例は、センスアンプＳＡによって増幅されるセンスアンプ内のノードＮＬｘ，ＮＲｘを入力とし、それを増幅して対応する主ビット線を駆動するＣＭＯＳインバータ（再書き込みアンプ）が追加されている点で、第１の実施の形態例と異なる。このトランジスタＰ４，Ｎ４で構成されるインバータは、ノードＮＬ０を入力とし、主ビット線ＧＢＬＸ０を反転駆動する。また、トランジスＰ３，Ｎ３で構成されるインバータは、ノードＮＲ０を入力とし、主ビット線ＧＢＬＺ０を反転駆動する。従って、センスアンプＳＡにより増幅された後、ビット線トランスファートランジスタＢＬＴを再度導通させる必要はない。そして、センスアンプにより駆動されるノードＮＬ０，ＮＲ０を入力として、インバータにより主ビット線が反転駆動されるので、ビット線へのノイズによる誤り読み出しは解決される。また、書き込み時におけるセンスアンプの負荷を軽くすることができる。但し、図８で示した様な、片側のビット線のみを駆動して再書き込みを行う動作は不可能であり、常に、１対のインバータにより両側のビット線を駆動する。
【００５９】
図１０は、図９のメモリの動作を示す信号波形図である。図７の動作と異なる点は、センスアンプドライブ信号ＰＳＡ，ＮＳＡが活性化レベルになって、センスアンプが増幅動作を始めると、ノードＮＬ０，ＮＲ０の増幅に伴い、両側の主ビット線ＧＢＬＺ０、ＧＢＬＸ０も破線の如くインバータにより増幅される。また、「０」書き込みにおいて、コラム選択信号ＣＬ００が立ち上がると、センスアンプが反転されてノードＮＬ０，ＮＲ０が反転されると共に、主ビット線も反転される。その間、ビット線トランスファートランジスタＢＬＴは全て非導通状態のままである。従って、センスアンプの負荷は軽減され、ビット線に重畳するノイズの影響も受けない。そして、ビット線の駆動が早期に行われるので、メモリセル内のセルノードＮｎの変化も、図７に比較すると早くなる。
【００６０】
図１１は、上記第２の実施の形態例の変形例のメモリ回路を示す図である。この変形例では、上記の再書き込みアンプであるインバータを、左右選択的に動作可能にし、図８で示した様に、再書き込み時に片側のビット線のみを駆動可能にする。その為に、センスアンプドライブ信号ＰＳＡ，ＮＳＡとは別に、インバータドライブ信号ＰＳＡＬ／ＲとＮＳＡＬ／Ｒとを生成する。
【００６１】
図１２は、図１１のメモリの動作を示す信号波形図である。仮に、左側のセルアレイのワード線が選択されたとすると、再書き込みの為のビット線駆動は、左側の主ビット線ＧＢＬＺ０に対してしか行われない。従って、図１２に示される通り、センスアンプドライブ信号ＰＳＡ，ＮＳＡの活性化と同時に若しくはそれに遅れて、左側の主ビット線ＧＢＬＺ０を駆動するインバータのドライブ信号ＰＳＡＬ，ＮＳＡＬが活性化される。従って、それに伴い、左側の主ビット線ＧＢＬＺ０は、トランジスタＰ３，Ｎ３のインバータによりＨレベルに駆動され、右側の主ビット線ＧＢＬＸ０は、リセット電位ＶＲのままに維持される。また、書き込み時においても、左側の主ビット線ＧＢＬＺ０だけがＬレベルに駆動される。
【００６２】
上記変形例では、片側のビット線だけが駆動されるので、消費電力を抑えることができる。選択ワード線ではない方のビット線は、リセット電位ＶＲに維持されるので、スタンバイ時におけるリセットレベルへのリセット動作は不要である。
【００６３】
［第３の実施の形態例］
図１３は、第３の実施の形態例のメモリ回路を示す図である。本実施例では、副ビット線ＬＢＬＺ００〜０３を主ビット線ＧＢＬＺ０に対し上下に２本，左右に２本の計４本個別に選択出来る様になっている。副ビット線選択回路ＴＧ０〜３及び主ビット線リセット回路ＧＢＬＲは、セルアレイＣＡＬ０の中央部に設置し、主ビット線ＧＢＬＺ０は主ビット線リセット回路部分でリセット回路ＧＢＬＲで切断されている。従って、主ビット線ＧＢＬＺ０の容量は切断しない場合の約半分になっている。ここで、図中の両端から主ビット線リセット回路ＧＢＬＲに延びている主ビット線と同一の材料で出来ている配線ＧＶＲは、主ビット線ＧＢＬＺ０のレイアウト・パターンの連続性を保つために設置されている。この配線ＧＶＲは、フローティングでも構わないが、図の様に、リセット電位ＶＲ等の固定電位に設定しても良い。この場合、リセットトランジスタＧＢＬＲ０に接続すると、図６の例でワード線方向に配線されている主ビット線リセット電位ＶＲの配線が不必要になり、ビット線方向のレイアウトのロスが無くなるという利点が生まれる。
【００６４】
上記以外の回路構成は、図６と同等であり、また、図９，図１０に示したセンスアンプの構造も、本例に適用できる。そして、４本の副ビット線を個別に選択できる様にすることで、メモリセルに接続されるビット線全体の容量を抑えることができ、読み出し感度を向上させることができる。
【００６５】
図１４は、図１３の主ビット線の容量が抑えられたメモリの動作を示す信号波形図である。この動作で特徴的な点は、ビット線トランスファートランジスタの制御を、センスアンプによる増幅動作時には、トランスファートランジスタを閉じることでビット線上へのノイズの問題を回避し、一旦センスアンプが増幅したあとは、選択ワード線側のビット線トランスファートランジスタを開いてビット線を駆動することにある。主ビット線を中央付近で切断し、更に、必要最小限の副ビット線のみを主ビット線に接続することで、ビット線全体の容量を抑え、センスアンプによる駆動を可能にする。一方、レファレンス側のビット線は、ビット線トランスファートランジスタを閉じたままにして、センスアンプから分離したままとする。その結果、レファレンス側のビット線へのリセット動作は不要になる。
【００６６】
図１４に示される通り、ビット線トランスファートランジスタＢＬ０Ｌ、ＢＬＴ０Ｒが閉じて、センスアンプドライブ信号ＰＳＡ，ＮＳＡが活性化レベルに開くことで、センスアンプがノードＮＬ、ＮＲの電位差をセンスし増幅する。ノードＮＬ０，ＮＲ０が十分増幅された後に、選択ワード線がある左側のビット線トランスファートランジスタＢＬＴ０Ｌが導通される。その結果、左側のビット線ＧＢＬＺ０のみがセンスアンプにより駆動される。右側のビット線ＧＢＬＸ０の電位は、リセットレベルＶＲに維持される。
【００６７】
また、書き込み時には、望ましくは、図示しない書き込みアンプからデータバス線ＤＢＺ０，ＤＢＸ０を介して駆動する時に、書き込みイネーブル信号ＷＥと選択されたコラム選択信号ＣＬ００により、データバス線ＤＢＺ０，ＤＢＸ０に接続されるセンスアンプを不活性化し、選択された方のビット線を駆動する。その後、センスアンプを活性化する。ビット線の容量が抑えられているので、書き込みアンプから直接ビット線を高速に駆動することが可能になる。
【００６８】
上記の様に、本発明の主ビット線に対する上下の１対の副ビット線を用いれば、様々なバリエーションを持つことが可能である。副ビット線選択回路数と副ビット線リセット回路数を増やせば、副ビット線を個別に主ビット線に接続したり、個別にリセット電圧に接続することが可能になり、主ビット線に５１２個のセルを配置できる構造や、主ビット線に１０２４個のセルを配置できる構造も実現可能である。また、本発明は、主ビット線の途中に、複数の主ビット線リセット回路を設置出来るので、上記の様な多数のセルをビット線に配置しても、ビット線のリセット期間の短縮に効果を発揮する。
【００６９】
本発明は、ＤＲＡＭセルを有するＳＤＲＡＭ（シンクロナスＤＲＡＭ），ＲＤＲＡＭ（ラムバスＤＲＡＭ）等のＤＲＡＭファミリー品種の他に、ＳＲＡＭ等の別のセル構造を有する半導体記憶装置にも適用出来る。また、本発明例では、セル選択トランジスタ，主／副ビット線リセット回路，主ビット線トランスファトランジスタ等を  Ｎチャネルトランジスタで構成しているが、これらを、Ｐチャネルトランジスタに置き換えても、本発明を適用出来ることはいうまでもない。加えて、副ビット線はセルの上部に形成しても良いし、セルの下部ないし基板中に形成してもかまわない。主ビット線は、基本的にはセルの上部に形成するのが一般的であるが、これも基板中等に形成してもかまわない。また、本発明において、さまざまなセンスアンプ内外のレイアウトにも対応可能である。
【００７０】
【発明の効果】
以上説明した通り、本発明によれば、大容量の半導体記憶装置を製造の困難性を増加させることなく、チップサイズの減少，動作の高速化，消費電力とりわけスタンバイ時の消費電力を低減化することができる。従って、半導体記憶装置の性能向上とコストの低減が出来、更に信頼性の向上に寄与するところが大きい。
【００７１】
本発明によれば、メモリセルの配置効率を高くした階層化ビット線構成であって、ビット線トランスファートランジスタでセンスアンプからビット線を切り離すので、読み出し時のノイズに強い特性を有する半導体記憶装置を提供することができる。また、ビット線トランスファートランジスタを利用して、選択されたワード線側のビット線のみをセンスアンプに接続して駆動することで、レファレンス側のビット線のレベルをリセット電位に維持することができ、その分消費電力を抑えることができる。
【００７２】
また、主ビット線と副ビット線にそれぞれリセット回路を設けることで、選択されたメモリセルが接続される副ビット線のみを接続し、その後リセットすることが可能になり、駆動されるビット線の容量を抑えて、低消費電力化に寄与するところが大である。
【００７３】
更に、主ビット線のリセット回路から、ドライブされた主ビット線と副ビット線のみをリセット電位にし、その分、副ビット線のリセット回路をサイズ小のトランジスタを使用して、ビット線の不良によるリーク電流を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例の概略的構成図である。
【図２】一般的なＤＲＡＭのメモリセルの回路図である。
【図３】ビット線の階層構造について概略的に示した断面図である。
【図４】ビット線の階層構造について概略的に示した平面図である。
【図５】ビット線の階層構造について概略的に示した断面図である。
【図６】第１の実施の形態例のメモリ回路を示す図である。
【図７】図６のメモリの「１」読み出しと「０」書き込みの動作波形図である。
【図８】図６の片側ビット線駆動の動作を示す信号波形図である。
【図９】第２の実施の形態例のメモリ回路を示す図である。
【図１０】図９のメモリの動作を示す信号波形図である。
【図１１】第２の実施の形態例の変形例のメモリ回路を示す図である。
【図１２】図１１のメモリの動作を示す信号波形図である。
【図１３】第３の実施の形態例のメモリ回路を示す図である。
【図１４】図１３のメモリの動作を示す信号波形図である。
【符号の説明】
ＧＢＬＺｘ、ＧＢＬＸｘ    グローバルビット線（主ビット線）
ＬＢＬＺｘ、ＬＢＬＸｘ    ローカルビット線（副ビット線）
ＳＡ                      センスアンプ
ＢＬＴｘＬ、ＢＬＴｘＲ    ビット線トランスファートランジスタ
ＧＢＬＲ                  グローバルビット線リセット回路
ＬＢＬＲ                  ローカルビット線リセット回路
【図１】
0003983858.tif 000002
【図２】
0003983858.tif 000003
【図３】
0003983858.tif 000004
【図４】
0003983858.tif 000005
【図５】
0003983858.tif 000006
【図６】
0003983858.tif 000007
【図７】
0003983858.tif 000008
【図８】
0003983858.tif 000009
【図９】
0003983858.tif 000010
【図１０】
0003983858.tif 000011
【図１１】
0003983858.tif 000012
【図１２】
0003983858.tif 000013
【図１３】
0003983858.tif 000014
【図１４】
0003983858.tif 000015