(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリアレイと、複数のリファレンスセルを含むリファレンスアレイと、アドレス情報に基づいて所定のメモリセルとリファレンスセルを選択制御するデコード手段と、該デコード手段で選択したメモリセルからの読出電圧レベルと該デコード手段で選択したリファレンスセルからの読出電圧レベルを比較してデータ出力する比較出力手段とを備えた半導体記憶装置において、該デコード手段は該メモリセルおよびリファレンスセルの各ワード線への各選択信号を同時に出力し、
該メモリアレイは、通常ワード線毎にそれぞれ接続される一または複数のメモリセルおよび、冗長ワード線毎にそれぞれ接続される一または複数のメモリセルを含み、該リファレンスアレイは、該通常ワード線に接続されるメモリセルと比較される第１リファレンスセルおよび、該冗長ワード線に接続されるメモリセルと比較される第２リファレンスセルを含む半導体記憶装置。
【請求項２】
前記リファレンスセルのワード線は、少なくとも２本設けられており、前記通常ワード線が選択された場合に活性化され、前記第１リファレンスセルに接続される第１ワード線と、前記冗長ワード線が選択された場合に活性化され、前記第２リファレンスセルに接続される第２ワード線とを有している請求項１記載の半導体記憶装置。
【請求項３】
前記デコード手段は、前記通常ワード線が選択される場合には、前記第１ワード線を該通常ワード線と同時に選択制御し、前記冗長ワード線が選択される場合には、前記第２ワード線を該冗長ワード線と同時に選択制御する請求項２記載の半導体記憶装置。
【請求項４】
前記デコード手段は、アドレス情報に基づいて前記通常ワード線および前記冗長ワード線の何れを選択すべきかを判定する選択判定手段と、該通常ワード線の選択判定時に該アドレス情報に応じた通常ワード線を選択する通常ワード線制御手段と、該冗長ワード線の選択判定時にアドレス情報に応じた冗長ワード線を選択する冗長ワード線制御手段と、該通常ワード線選択判定時に前記第１ワード線を選択する第１リファレンスワード線制御手段と、該冗長ワード線選択判定時に前記第２ワード線を選択する第２リファレンスワード線制御手段とを有した請求項３記載の半導体記憶装置。
【請求項５】
前記第１リファレンスワード線制御手段は、前記通常ワード線の選択判定時に該通常ワード線の選択信号またはこれを示す信号が入力され、該通常ワード線の選択信号またはこれを示す信号をトリガとして前記第１ワード線を選択し、前記第２リファレンスワード線制御手段は、前記冗長ワード線の選択判定時に該冗長ワード線の選択信号またはこれを示す信号が入力され、該冗長ワード線の選択信号またはこれを示す信号をトリガとして前記第２ワード線を選択する請求項４記載の半導体記憶装置。
【請求項６】
前記第１リファレンスワード線制御手段は第１テスト信号が入力可能であり、該第１テスト信号によって前記第１リファレンスセルを強制選択し、前記第２リファレンスワード線制御手段は第２テスト信号が入力可能であり、該第２テスト信号によって前記第２リファレンスセルを強制選択する請求項４記載の半導体記憶装置。
【請求項７】
前記第１リファレンスワード線制御手段および第２リファレンスワード線制御手段の何れにも、アドレス情報の変化を検知して出力されたアドレス遷移検知信号を入力可能とし、該アドレス遷移検知信号の入力時にリファレンスワード線制御を可能とする請求項４記載の半導体記憶装置。
【請求項８】
前記第１リファレンスセルと第２リファレンスセルは同一の閾値に設定されている請求項２または３記載の半導体記憶装置。
【請求項９】
前記第１リファレンスセルと第２リファレンスセルは同一のビット線に共通接続されている請求項２または３記載の半導体記憶装置。
【請求項１０】
前記第１リファレンスセルに接続される第１ワード線および、前記第２リファレンスセルに接続される第２ワード線の各負荷容量はそれぞれ、前記通常ワード線および冗長ワード線の各負荷容量とそれぞれ同一である請求項２または３記載の半導体記憶装置。
【請求項１１】
請求項１〜１０の何れかに記載の半導体記憶装置を用いてデータ読出動作を行う情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータを書き換え可能な不揮発性メモリ、例えばフラッシュＥＥＰＲＯＭなどの半導体記憶装置およびこれを用いた携帯電話装置などの情報機器に関する。
【０００２】
【従来の技術】
従来、電気的にデータを書き換え可能な不揮発性半導体記憶装置（不揮発性メモリ）、例えばフラッシュＥＥＰＲＯＭのデータ読出動作は、図８に示すように、リファレンスセルと呼ばれる所定閾値に設定されたメモリセルＲＣ０と、データの読出動作を行うメモリアレイのメモリセルＭＣ０とに、同じドレイン電圧を印加すると共に、リファレンスワード線デコーダと通常ワード線デコーダにより同じゲート電圧を印加して各々のメモリセルＲＣ０，ＭＣ０にそれぞれ流れる電流値の差をセンスアンプＳ／Ａで増幅し、その結果を記憶データとして読み出すものである。
【０００３】
これまでのリファレンスセルＲＣ０へのゲート電圧印加方式として、デバイスに電源電圧が投入されている間常時、リファレンスセルＲＣ０にゲート電圧が印加される方式（図９〜図１１）や、データ読出時に動作するＡＴＤ信号に従ってリファレンスセルＲＣ０にゲート電圧を印加する方式（図１２〜図１４）などが採用されている。以下、これらの各方式についてそれぞれ具体的に説明する。
【０００４】
図９は、従来の不揮発性半導体記憶装置の要部構成例を示すブロック図である。図９では、電源電圧を投入した状態において、常時、リファレンスセルＲＣ０，ＲＣ１とリファレンスセルＲＣ２の各ワード線に電圧を印加す方式を示している。
【０００５】
図９において、不揮発性半導体記憶装置１０は、複数のリファレンスセルＲＣ０〜ＲＣ２で構成されたメモリセルアレイＲＡ（以下リファレンスアレイＲＡという）と、リファレンスセル用ワード線制御回路を構成するレベルシフタＬＳ０，ＬＳ１と、データ記憶領域であるメモリセルアレイＭＡ（以下メモリアレイＭＡという）と、通常ワード線プリデコーダＸＰＤＥＣと、通常ワード線デコーダＸＤＥＣと、冗長ワード線プリデコーダＸＰＲＤＥＣと、冗長ワード線デコーダＸＲＤＥＣとを備えている。
【０００６】
リファレンスアレイＲＡには、データ読出動作時に使用するリファレンスセルＲＣ０と、消去ベリファイ時に使用するリファレンスセルＲＣ１と、データ書込動作時のベリファイ時に使用するリファレンスセルＲＣ２とがそれぞれ配置されている。リファレンスセルＲＣ０，ＲＣ１のゲートにはリファレンスセル用ワード線ＲＷＬ０が接続され、リファレンスセルＲＣ２のゲートにはリファレンスセル用ワード線ＲＷＬ１が接続されている。また、リファレンスセルＲＣ０のドレインにはビット線ＲＢＬ０が接続され、リファレンスセルＲＣ１のドレインにはビット線ＲＢＬ１が接続され、リファレンスセルＲＣ２のドレインにはビット線ＲＢＬ２が接続され、さらに、リファレンスセルＲＣ０〜ＲＣ２の各ソースは全て共通ソース線ＲＨＳに接続されている。
【０００７】
レベルシフタＬＳ０，ＬＳ１はそれぞれワード線用ノード電圧ＨＷＬによって電源供給されている。レベルシフタＬＳ０はリファレンスセル選択信号ＳＥＬ０を入力とし、リファレンスセル用ワード線ＲＷＬ０に電圧出力してワード線ＲＷＬを選択する。また、レベルシフタＬＳ１はリファレンスセル選択信号ＳＥＬ１を入力とし、リファレンスセル用ワード線ＲＷＬ１に電圧出力してワード線ＲＷＬ１を選択する。これらのリファレンスセル選択信号ＳＥＬ０，ＳＥＬ１は排他的に動作し、何れか一方がオン（電源電圧ＶＣＣ時など）し、他方がオフする。例えばリファレンスセル選択信号ＳＥＬ０がオンした場合にはリファレンスセル用ワード線ＲＷＬ０の電位が立ち上がってリファレンスセル用ワード線ＲＷＬ０が選択され、また、リファレンスセル選択信号ＳＥＬ１がオンした場合にはリファレンスセル用ワード線ＲＷＬ１の電位が立ち上がってリファレンスセル用ワード線ＲＷＬ１が選択される。
【０００８】
メモリアレイＭＡには、行方向および列方向にマトリクス状に複数のメモリセルが記憶素子として配置されているが、ここでは説明を簡略化するために、メモリセルＭＣ０，ＭＣ１を一例に説明する。メモリセルＭＣ０のゲートにはメモリアレイ通常ワード線ＭＷＬが接続され、メモリセルＭＣ１のゲートにはメモリアレイ冗長ワード線ＲｅＷＬが接続されている。メモリセルＭＣ０，ＭＣ１の各ドレインにはビット線ＭＢＬが共通接続され、メモリセルＭＣ０，ＭＣ１の各ソースにはソース線ＭＨＳが接続されている。これらのソース線ＲＨＳ，ＭＨＳはそれぞれ通常接地レベルに保たれるが、テストモード時など特別なモード時において、例えば消去モードとする場合にはソース線ＲＨＳ，ＭＨＳは高電圧に制御される。
【０００９】
通常ワード線プリデコーダＸＰＤＥＣには、アドレス信号ＡＤＤおよびワード線イネーブルＡＴＤ信号ＳＰＷが入力されると共に、冗長判定信号ＭＤが入力され、これらの信号に応じて通常ワード線選択信号ＳＸを通常ワード線デコーダＸＤＥＣに出力する。
【００１０】
通常ワード線デコーダＸＤＥＣは、ワード線用ノード電圧ＨＷＬによって電源供給されている。また、通常ワード線デコーダＸＤＥＣは、通常ワード線プリデコーダＸＰＤＥＣからの出力である通常ワード線選択信号ＳＸが入力され、通常ワード線選択信号ＳＸに応じて所定のメモリアレイ通常ワード線ＭＷＬに電圧出力して所定のメモリアレイ通常ワード線ＭＷＬを選択する。
【００１１】
冗長ワード線プリデコーダＸＰＲＤＥＣには、アドレス信号ＡＤＤ、ワード線イネーブルＡＴＤ信号ＳＰＷおよび冗長ワード線アドレス信号ＢＡＤＤが入力され、これらの信号に応じて、冗長判定信号ＭＤを通常ワード線プリデコーダＸＰＤＥＣに出力すると共に、冗長ワード線選択信号ＲＸを冗長ワード線デコーダＸＲＤＥＣに出力する。
【００１２】
冗長ワード線デコーダＸＲＤＥＣは、ワード線用ノード電圧ＨＷＬによって電源供給されている。また、冗長ワード線デコーダＸＲＤＥＣは、冗長ワード線プリデコーダＸＰＲＤＥＣの出力である冗長ワード線選択信号ＲＸが入力され、冗長ワード線選択信号ＲＸに応じて所定のメモリアレイ冗長ワード線ＲｅＷＬに電圧出力して所定のメモリアレイ冗長ワード線ＲｅＷＬを選択する。
【００１３】
ここで、冗長でないメモリアレイ通常ワード線を選択した場合のリファレンスセル用ワード線制御回路とメモリアレイ用通常ワード線制御回路およびメモリアレイ用冗長ワード線制御回路とによる各ワード線の選択動作について、以下、図１０のタイミングチャートに従って説明する。
【００１４】
図１０では、上から順番に、電源電圧ＶＣＣ、ワード線用ノード電圧ＨＷＬ、デバイスを活性化する制御信号であるチップイネーブル信号ＣＥ＃、データ出力を許可する制御信号である出力イネーブル信号ＯＥ＃、アドレス遷移検出回路（図示せず）からの出力信号であるワード線イネーブルＡＴＤ信号ＳＰＷ、リファレンスセル用ワード線ＲＷＬ０の電位、通常ワード線選択信号ＳＸ、メモリアレイ通常ワード線ＭＷＬの電位、メモリアレイ冗長ワード線ＲｅＷＬの電位を示している。これらのチップイネーブル信号ＣＥ＃および出力イネーブル信号ＯＥ＃は、両信号とも接地レベルにすることでデータ読出動作が可能になる。なお、これらのチップイネーブル信号ＣＥ＃および出力イネーブル信号ＯＥ＃は半導体メモリの一般的な制御信号であるから、図９のブロック図では省いている。
【００１５】
電気的にデータを書き換え可能なメモリ、例えばフラッシュＥＥＰＲＯＭのような不揮発性半導体記憶装置１０は、電源電圧投入直後においてデータの書込コマンドや消去コマンドを発行しない限り、データ読出状態であるのが一般的である。つまり、半導体チップを活性化させるチップイネーブル信号ＣＥ＃と、出力パッドからの出力を許可する出力イネーブル信号ＯＥ＃とを接地レベルにすることにより、メモリセルＭＣ０の記憶情報を読み出すことができる。
【００１６】
図１０に示すように、まず、時刻ｔ０にデバイスに対して電源を投入すると、電源電圧ＶＣＣは立ち上がり始める。その後の時刻ｔ１からデータの読み出しに用いるワード線用ノード電圧ＨＷＬが立ち上がり始める。
【００１７】
このとき、リファレンスセルＲＣ０のリファレンスセル選択信号ＳＥＬ０はオンであり、リファレンスセル選択信号ＳＥＬ１はオフ（接地レベル）になっているので、レベルシフタＬＳ０を介してリファレンスセルＲＣ０のワード線ＲＷＬ０はワード線用ノード電圧ＨＷＬ（ＤＣ５Ｖ程度）にチャージされる。また、ビット線ＲＢＬ０が選択され、リファレンスセルＲＣ０の共通ソース線ＲＨＳは接地レベルに制御されている。この電圧制御状態は、読み出しコマンドが発行された場合も同様である。
【００１８】
さらに、デバイスは電源電圧ＶＣＣを投入した直後の時刻ｔ２で、データ読出可能状態であるからチップイネーブル信号ＣＥ＃および出力イネーブル信号ＯＥ＃を接地レベルに下げることでデータの読み出しが行われる。
【００１９】
さらに、時刻ｔ３において、チップイネーブルＣＥ＃の接地レベルに反応してワード線イネーブルＡＴＤ信号ＳＰＷが立ち上がり、次の時刻ｔ４で通常ワード線選択信号ＳＸが立ち上がって電源電圧レベルになる。
【００２０】
さらに、時刻ｔ５で、通常ワード線選択信号ＳＸの立上りによって所定のメモリアレイ通常ワード線ＭＷＬの電位が立ち上がる。なお、ここでは、メモリアレイ冗長ワード線ＲｅＷＬを選択しない場合であるから、メモリアレイ冗長ワード線ＲｅＷＬの電位は接地レベルのままである。
【００２１】
しばらくして、データの読み出しが終了すると、時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷが接地レベルに降下する。これに従って、時刻ｔ７でメモリアレイ通常ワード線ＭＷＬの電位も接地レベルに降下する。このときにも、リファレンスセルＲＣ０のリファレンスセル用ワード線ＲＷＬ０は終始立ち上がったままである。
【００２２】
次に、冗長ワード線が選択される場合のリファレンスセル用ワード線制御回路とメモリアレイ用通常ワード線制御回路およびメモリアレイ用冗長ワード線制御回路とによる各ワード線選択動作について、以下、図１１のタイミングチャートに従って説明する。図１１では、前述した各種信号に、冗長判断信号ＭＤおよび冗長ワード線選択信号ＲＸを加えると共に、メモリアレイ通常ワード線ＭＷＬが冗長ワード線と置き換えるべきワード線であると仮定する。時刻ｔ０〜時刻ｔ３までは図１０の場合と全く同じであるので、ここではその説明を省略し、時刻ｔ４からそのワード線選択動作を説明する。
【００２３】
図１１に示すように、ワード線イネーブルＡＴＤ信号ＳＰＷが立ち上がってしばらくすると、時刻ｔ４で通常ワード線選択信号ＳＸが立ち上がって電源電圧レベルになり、メモリアレイ通常ワード線ＭＷＬの電位が立ち上がりかける。ところが、すぐに冗長判断信号ＭＤが発行されるので、冗長判断信号ＭＤを通常ワード線プリデコーダＸＰＤＥＣが受けて通常ワード線選択信号ＳＸを接地レベルに戻し、通常ワード線選択信号ＳＸを通常ワード線デコーダＸＤＥＣが受けてメモリアレイ通常ワード線ＭＷＬの電位を接地レベルに戻す。
【００２４】
これとほぼ同時（時刻ｔ５）に、冗長ワード線プリデコーダＸＰＲＤＥＣからの冗長ワード線選択信号ＲＸが電源電圧レベルになり、メモリアレイ通常ワード線ＭＷＬの代わりに、置き換わったメモリアレイ冗長ワード線ＲｅＷＬの電位が立ち上がる。
【００２５】
ここで、メモリアレイ通常ワード線ＭＷＬの電位が立ち上がりかけてから、メモリアレイ冗長ワード線ＲｅＷＬに切り替わるのは、冗長ワード線プリデコーダＸＰＲＤＥＣで置き換えるかどうかを判断している間に、通常ワード線プリデコーダＸＰＤＥＣが通常ワード線選択信号ＳＸを発行してしまい、冗長判断信号ＭＤが通常ワード線選択信号ＳＸをキャンセルするのに多少の時間を要してしまうからである。
【００２６】
さらに、データの読み出しが終了すると、時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷはローレベル（ＧＮＤレベル）となる。これによって時刻ｔ７で冗長ワード線選択信号ＲＸが立ち下がることによりメモリアレイ冗長ワード線ＲｅＷＬの電位は接地レベルに降下する。
【００２７】
ここで、図９では、消去ベリファイ時に使用するリファレンスセルＲＣ１、データ書込時のベリファイ時に使用するリファレンスセルＲＣ２も配置している。これらについても簡単にその動作を説明する。
【００２８】
即ち、メモリアレイＭＡヘのデータの書込動作が行われる場合、データの書込が正常であるかどうかを判定するため、ベリファイ動作が働くが、このとき、リファレンスセル選択信号ＳＥＬ１がオン（ハイレベル）となり、リファレンスセル選択信号ＳＥＬ０はオフ（ローレベル）となる。また、このとき、ビット線ＲＢＬ２が選択され、データ読出用のリファレンスセルＲＣ０のビット線ＲＢＬ０は非選択になる。これによって、リファレンスセルＲＣ２にアクセスすることができる。一方、共通ソース線ＲＨＳは接地レベルであり、ワード線用ノード電圧ＨＷＬを例えば６Ｖ程度に昇圧してベリファイ動作を行う。
【００２９】
また、メモリアレイＭＡに対して消去動作を行う場合にも、消去処理が正常に行われたかどうかを判定するベリファイ動作が行われる。この場合、リファレンスセル選択信号ＳＥＬ０がオン（ハイレベル）となり、リファレンスセル選択信号ＳＥＬ１はオフ（ローレベル）になる。この場合には、ビット線ＲＢＬ１が選択され、消去ベリファイ用のリファレンスセルＲＣ１にアクセスすることができる。一方、共通ソース線ＲＨＳは書き込みベリファイ時と同様に接地レベルであり、ワード線用ノード電圧ＨＷＬを例えば５Ｖ程度に昇圧してベリファイ動作を行う。
【００３０】
図１２は、従来の不揮発性半導体記憶装置の別の要部構成例を示すブロック図である。図１２では、データ読出時に動作するワード線イネーブルＡＴＤ信号ＳＰＷに従ってリファレンスセルＲＣのリファレンスワード線ＲＷＬに電圧を印加する方式を示している。
【００３１】
図１２において、不揮発性半導体記憶装置１１は、リファレンスセルＲＣを有するメモリセルアレイＲＡ（以下リファレンスアレイＲＡという）と、リファレンスワード線制御回路ＣＵと、データ記憶領域であるメモリセルアレイＭＡ（以下メモリアレイＭＡという）と、通常ワード線プリデコーダＸＰＤＥＣと、通常ワード線デコーダＸＤＥＣと、冗長ワード線プリデコーダＸＰＲＤＥＣと、冗長ワード線デコーダＸＲＤＥＣとを備えている。なお、メモリアレイ通常ワード線ＭＷＬ、メモリアレイ冗長ワード線ＲｅＷＬを選択制御する回路系、メモリアレイＭＡの回路構成については、図９の場合と動作が全く同じであるからここではその説明を省略する。
【００３２】
リファレンスアレイＲＡには、データ読出用のリファレンスセルＲＣが配置されている。リファレンスセルＲＣのゲートにはリファレンスワード線ＲＷＬが接続され、リファレンスセルＲＣのドレインにはビット線ＲＢＬが接続され、リファレンスセルＲＣのソースにはソース線ＲＨＳが接続されている。このソース線ＲＨＳは通常、接地レベルに保たれるが、テストモードなど特別なモード時において、例えば消去する場合にはソース線ＲＨＳは高電圧に制御される。なお、ここで、図１２ではデータ読出用のリファレンスセルＲＣだけを配置しているが、データ書込や消去のベリファイ処理で使用する各リファレンスセルは別に設けた他のリファレンスアレイに配置してもよいし、図１２中のリファレンスアレイＲＡ内に別のリファレンスワード線などと共に追加して配置してもよい。ここでは、データ読出用のリファレンスセルＲＣに着目して説明するため、データ書込みや消去のベリファイ処理で使用する各リファレンスセルおよび、これらリファレンスセルを制御する配線およびその制御回路についてはその説明を省略するものとする。
【００３３】
リファレンスワード線制御回路ＣＵはワード線用ノード電圧ＨＷＬによって電源供給されている。リファレンスワード線制御回路ＣＵはリファレンスワード線ＲＷＬの電位を制御する回路であり、データ読出時に発行されるワード線イネーブルＡＴＤ信号ＳＰＷ、テストモ−ド時などに強制的にリファレンスワード線ＲＷＬを選択制御するテスト時ワード線選択信号ＳＤが入力され、これらの信号に応じて、所定のリファレンスワード線ＲＷＬに電圧出力して所定のリファレンスセル用ワード線ＲＷＬを選択する。
【００３４】
ここで、冗長でない通常ワード線が選択された場合のリファレンスワード線制御回路とメモリアレイ通常ワード線制御回路およびメモリアレイ冗長ワード線制御回路とによる各ワード線の選択動作について、以下、図１３のタイミングチャートに従って説明する。
【００３５】
図１３においても、図１０の場合と同様に、上から順番に、電源電圧ＶＣＣ、ワード線用ノード電圧ＨＷＬ、デバイスに対して読出動作や書込動作を可能にする入力制御信号であるチップイネーブル信号ＣＥ＃（接地レベルでデバイスが動作可能となる。）、出力イネーブル信号ＯＥ＃（接地レベルでデータ読出が可能となる。）、ワード線イネーブルＡＴＤ信号ＳＰＷ、リファレンスセル用ワード線ＲＷＬの電位、通常ワード線選択信号ＳＸ，メモリアレイ通常ワード線ＭＷＬの電位、メモリアレイ冗長ワード線ＲｅＷＬの電位である。
【００３６】
図１３に示すように、まず、時刻ｔ０でデバイスに電源を投入し、電源電圧ＶＣＣが立ち上がり始める。さらに、時刻ｔ１からデータ読出用のワード線用ノード電圧ＨＷＬが立ち上がり始める。
【００３７】
さらに、時刻ｔ２において、フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置１１では、電源を投入した直後、読み出し可能状態であるからチップイネーブル信号ＣＥ＃を接地レベルに立ち下げることでデータ読出動作が行われる。
【００３８】
さらに、チップイネーブルＣＥ＃の立下りに反応して、時刻ｔ３でワード線イネーブルＡＴＤ信号ＳＰＷが立ち上がる。これを受けて、リファレンスセル用ワード線ＲＷＬがワード線用ノード電圧ＨＷＬにチャージされるのと同時（時刻ｔ４）に、通常ワード線プリデコーダＸＰＤＥＣが通常ワード線選択信号ＳＸを発行する。
【００３９】
さらに、時刻ｔ５で、通常ワード線選択信号ＳＸの出力によって通常ワード線デコーダＸＰＤＥＣがメモリアレイ通常ワード線ＭＷＬの電位を立ち上げる。メモリアレイ通常ワード線ＭＷＬの電位はデコード動作を伴っているために、リファレンスセル用ワード線ＲＷＬの電位よりも若干遅れて立ち上がっている。
【００４０】
しばらくして、データ読出が終了すると、時刻ｔ６においてワード線イネーブルＡＴＤ信号ＳＰＷが接地レベルに降下する。これに従って、時刻ｔ７でリファレンスセル用ワード線ＲＷＬおよびメモリアレイ通常ワード線ＭＷＬも接地レベルに降下する。
【００４１】
次に、冗長ワード線が選択される場合のリファレンスセル用ワード線制御回路とメモリアレイ通常ワード線制御回路およびメモリアレイ冗長ワード線制御回路とによる各ワード線の選択動作について、以下、図１４のタイミングチャートに従って説明する。図１４では、前述した各種信号に、冗長判断信号ＭＤ、冗長ワード線選択信号ＲＸを加えると共に、メモリアレイ通常ワード線ＭＷＬが冗長ワード線と置き換えるべきワード線であると仮定する。時刻ｔ０〜時刻ｔ３までは図１３の場合と動作が全く同じであるので、ここではその説明を省略し、時刻ｔ４からそのワード線選択動作について説明する。
【００４２】
図１３に示すように、ワード線イネーブルＡＴＤ信号ＳＰＷが立ち上がってしばらくすると、時刻ｔ４で通常ワード線選択信号ＳＸが電源電圧レベルになり、メモリアレイ通常ワード線ＭＷＬの電位が立ち上がりかける。ところが、すぐに冗長判断信号ＭＤが発行されるので、これを受けて、時刻ｔ５において、通常ワード線選択信号ＳＸが接地レベルに戻り、これを受けてメモリアレイ通常ワード線ＭＷＬの電位も接地レベルに戻る。
【００４３】
これとほぼ同時（時刻ｔ５）に、冗長ワード線選択信号ＲＸが立ち上がって電源電圧レベルになり、メモリアレイ通常ワード線ＭＷＬに代わって、置き換わったメモリアレイ冗長ワード線ＲｅＷＬの電位が立ち上がる。ここで、メモリアレイ通常ワード線ＭＷＬの電位が立ち上がりかけるのは図１１の場合と同様である。
【００４４】
さらに、データ読出が終了すると、時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷがローレベルになる。これに伴って、時刻ｔ７において、冗長ワード線選択信号ＲＸと共にリファレンスワード線ＲＷＬの電位が接地電圧レベルに立ち下がってメモリアレイ冗長ワード線ＲｅＷＬの電位も接地電圧レベルに降下する。
【００４５】
【発明が解決しようとする課題】
近年、半導体記憶装置に印加する電源電圧レベルは下がる傾向にあるにも関わらず、メモリセルの記憶情報の読み出しには更なる高速化が要求されている。メモリセルからの記憶情報の読み出しは、例えば図１２ではリファレンスセルＲＣと、データを読み出すべきメモリセルＭＣ０のゲート電極に同じ電圧を印加して、両者に流れる電流の差を、差動増幅器で構成されるセンスアンプＳ／Ａなどでセンスすることによりデータの読出しを行っている。
【００４６】
即ち、リファレンスアレイのワード線とメモリアレイのワード線とが完全に所定の電圧に立ち上がるのを待ってから、センスを開始するのが誤読み出しの危険がなく安全である。ところが、リファレンスアレイおよびメモリアレイの各ワード線が所望の電圧レベルに達するのを待っていては、読出アクセスタイムの高速化を達成できないことが多い。したがって、両ワード線の電位が完全に立ち上がる前からセンスアンプＳ／Ａを動作させてセンスを行い、アクセスの高速化を実現しているケースが殆どである。
【００４７】
しかしながら、図９および図１２の従来技術においては、メモリアレイ通常ワード線ＭＷＬの電位の立ち上がりよりもリファレンスセル用ワード線ＲＷＬの電位が先に立ち上がっている。これが原因で起こる問題を、図１５〜図１７（ａ）および図１７（ｂ）を用いて、以下に詳細に説明する。
【００４８】
図１５は、フラッシュメモリのような不揮発性メモリのリファレンスセルＲＣを左側に、メモリセルＭＣを右側に示したものである。図１５に示すように、スリファレンスセルＲＣに印加されるゲート電圧をＶｇｓＲとすると、このゲート電圧ＶｇｓＲは、図９のリファレンスセル用ワード線ＲＷＬ０に出力される出力電圧に相当し、また、図１２のリファレンスセル用ワード線ＲＷＬに出力される出力電圧にも相当する。リファレンスセルＲＣのドレイン−ソース間には電流ＩｄｓＲが流れる。一方、メモリセルＭＣに印加されるゲート電圧をＶｇｓＭとすると、このゲート電圧ＶｇｓＭは図９および図１２のメモリアレイ通常ワード線ＭＷＬやメモリアレイ冗長ワード線ＲｅＷＬに出力される各出力電圧に相当する。メモリセルＭＣのドレイン−ソース間には電流ＩｄｓＭが流れる。
【００４９】
図１６は横軸を時間ｔ、縦軸を電圧レベルＶとした場合の各メモリセルＲＣ，ＭＣからのデータ読出中の各ワード線電圧レベルＶｇｓＲ，ＶｇｓＭを示している。ここでは、センス開始時刻をｔ（ａ）、リファレンスセルＲＣのリファレンスセル用ワード線ＲＷＬとメモリセルＭＣのメモリアレイ通常ワード線ＭＷＬ（またはメモリアレイ冗長ワード線ＲｅＷＬ）の各電圧レベルが共に所定電圧レベルに一致する時刻をｔ（ｂ）としている。このセンス開始時刻ｔ（ａ）では、リファレンスセルＲＣのワード線電圧レベルＶｇｓＲは、図９および図１２の何れの場合でも常に所定電圧レベルに達しているものとする。
【００５０】
図１７（ａ）は、図１６に設定したメモリアレイ通常ワード線ＭＷＬの電位またはメモリアレイ冗長ワード線ＲｅＷＬの電位が完全に所定電圧に立ち上がる以前のセンス開始時刻ｔ（ａ）において、リファレンスセルＲＣおよびメモリセルＭＣの各ゲート電極に印加する各ゲート電圧をＶｇｓとして横軸に示すと共に、それぞれの各セルのドレイン−ソース間に流れる電流Ｉｄｓを縦軸に示した場合の特性を示している。
【００５１】
図１７（ｂ）は、図１６に設定したメモリアレイ通常ワード線ＭＷＬの電位またはメモリアレイ冗長ワード線ＲｅＷＬの電位が完全に所定電圧に立ち上がった後の時刻ｔ（ｂ）において、図１７（ａ）の場合と同様に、ゲート電圧Ｖｇｓ（横軸）に対するリファレンスセルＲＣとメモリセルＭＣに流れる電流Ｉｄｓ（縦軸）を示している。
【００５２】
ここで、リファレンスセルＲＣよりも、データを読み出すメモリセルＭＣの方が電流を流す（閾値が低い）場合の読み出しに悪影響を及ぼすので、このケースに着目して説明する。
【００５３】
即ち、図１６に示したセンス開始時刻ｔ（ａ）の直後には、リファレンスセルＲＣに印加されるリファレンスセル用ワード線ＲＷＬの電圧ＶｇｓＲは略所定電圧であるが、データを読み出すべきメモリセルＭＣのゲートに印加されるメモリアレイ通常ワード線ＭＷＬ（またはメモリアレイ冗長ワード線ＲｅＷＬ）の電圧ＶｇｓＭは、リファレンスセルＲＣに印加されるワード線電圧ＶｇｓＲよりも低い（ｔ（ａ）；ＶｇｓＲ＞ＶｇｓＭ）。このとき、リファレンスセルＲＣに流れる電流ＩｄｓＲとメモリセルＭＣに流れる電流ＩｄｓＭとの差△Ｉｄｓ（ａ）は、図１７（ａ）に示すように限りなく小さくなるため、センスアンプＳ／Ａにて正確にセンスできずに誤動作して、間違ったデータを出力する虞がある。
【００５４】
これに対して、図１６に示した時刻ｔ（ｂ）では、リファレンスセルＲＣのゲートと、データを読み出すべきメモリセルＭＣのゲートとに印加される各ワード線電圧ＶｇｓＲ，ＶｇｓＭは同じ所定電圧に収束する（ｔ（ｂ）；ＶｇｓＲ＝ＶｇｓＭ）。このとき、リファレンスセルＲＣに流れる電流値ＩｄｓＲとメモリセルＭＣに流れる電流値ＩｄｓＭとの差△ｉｄｓ（ｂ）は拡がり、センスアンプＳ／Ａにて正確にセンスできるようになる。このため、誤動作なく正しいデータを出力することができる。
【００５５】
ところが、センス開始直後（時刻ｔ（ａ））に間違ったデータを一旦出力してしまうと、正しいデータを出力するのに余分な時間を要することが多い。このことは、特に冗長ワード線を選択する場合に顕著に表れる。これは前述した通りであり、通常ワード線から置き換えられるべき冗長ワード線に切り替わるのに、ある程度の時間がかかるためである。
【００５６】
本発明は、上記事情に鑑みて為されたもので、誤動作することなくリードアクセス時間を短縮できる半導体記憶装置およびこれを用いた情報機器を提供することを目的とする。
【００５７】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルを含むメモリアレイと、複数のリファレンスセルを含むリファレンスアレイと、アドレス情報に基づいて所定のメモリセルとリファレンスセルを選択制御するデコード手段と、該デコード手段で選択したメモリセルからの読出電圧レベルと該デコード手段で選択したリファレンスセルからの読出電圧レベルを比較してデータ出力する比較出力手段とを備えた半導体記憶装置において、該デコード手段は該メモリセルおよびリファレンスセルの各ワード線への各選択信号を同時に出力し、該メモリアレイは、通常ワード線毎にそれぞれ接続される一または複数のメモリセルおよび、冗長ワード線毎にそれぞれ接続される一または複数のメモリセルを含み、該リファレンスアレイは、該通常ワード線に接続されるメモリセルと比較される第１リファレンスセルおよび、該冗長ワード線に接続されるメモリセルと比較される第２リファレンスセルを含むものであり、そのことにより上記目的が達成される。
【００５８】
また、好ましくは、本発明の半導体記憶装置におけるリファレンスセルのワード線は、少なくとも２本設けられており、前記通常ワード線が選択された場合に活性化され、前記第１リファレンスセルに接続される第１ワード線と、前記冗長ワード線が選択された場合に活性化され、前記第２リファレンスセルに接続される第２ワード線とを有している。
【００５９】
さらに、好ましくは、本発明の半導体記憶装置におけるデコード手段は、前記通常ワード線が選択される場合には、第１ワード線を該通常ワード線と同時に選択制御し、前記冗長ワード線が選択される場合には、第２ワード線を該冗長ワード線と同時に選択制御する。
【００６０】
さらに、好ましくは、本発明の半導体記憶装置におけるデコード手段は、アドレス情報に基づいて通常ワード線および冗長ワード線の何れを選択すべきかを判定する選択判定手段と、通常ワード線の選択判定時にアドレス情報に応じた通常ワード線を選択する通常ワード線制御手段と、冗長ワード線の選択判定時にアドレス情報に応じた冗長ワード線を選択する冗長ワード線制御手段と、通常ワード線選択判定時に第１ワード線を選択する第１リファレンスワード線制御手段と、冗長ワード線選択判定時に第２ワード線を選択する第２リファレンスワード線制御手段とを有する。
【００６１】
さらに、好ましくは、本発明の半導体記憶装置における第１リファレンスワード線制御手段は、通常ワード線の選択判定時に通常ワード線の選択信号またはこれを示す信号が入力され、この通常ワード線の選択信号またはこれを示す信号をトリガとして第１ワード線を選択し、第２リファレンスワード線制御手段は、冗長ワード線の選択判定時に冗長ワード線の選択信号またはこれを示す信号が入力され、この冗長ワード線の選択信号またはこれを示す信号をトリガとして第２ワード線を選択する。
【００６２】
さらに、好ましくは、本発明の半導体記憶装置における第１リファレンスワード線制御手段は第１テスト信号が入力可能であり、この第１テスト信号によって第１リファレンスセルを強制選択し、第２リファレンスワード線制御手段は第２テスト信号が入力可能であり、この第２テスト信号によって第２リファレンスセルを強制選択する。
【００６３】
さらに、好ましくは、本発明の半導体記憶装置における第１リファレンスワード線制御手段および第２リファレンスワード線制御手段の何れにも、アドレス情報の変化を検知して出力されたアドレス遷移検知信号を入力可能とし、このアドレス遷移検知信号の入力時にリファレンスワード線制御を可能とする。
【００６４】
さらに、好ましくは、本発明の半導体記憶装置における第１リファレンスセルと第２リファレンスセルは同一の閾値に設定されている。
【００６５】
さらに、好ましくは、本発明の半導体記憶装置における第１リファレンスセルと第２リファレンスセルは同一のビット線に共通接続されている。
【００６６】
さらに、好ましくは、本発明の半導体記憶装置における第１リファレンスセルに接続される第１ワード線および、第２リファレンスセルに接続される第２ワード線の各負荷容量はそれぞれ、通常ワード線および冗長ワード線の各負荷容量とそれぞれ同一である。また、これらの第１ワード線、第２ワード線、通常ワード線および冗長ワード線の各負荷容量が全て同一であってもよい。
【００６７】
本発明の情報機器は、請求項１〜１０の何れかに記載の半導体記憶装置を用いてデータ読出動作を行うものであり、そのことにより上記目的が達成される。
【００６８】
上記構成により、以下、その動作を説明する。
【００６９】
所望のメモリセルに対するデータの読み出しにおいて、冗長ワード線ではない通常ワード線を選択した場合には、リファレンスアレイでは、冗長ワード線ではない通常ワード線が選択された場合のワード線の電位が、メモリアレイの通常ワード線を選択する選択信号と同期して同時に立ち上がる。また、冗長に置き換えられるべきワード線を選択した場合には、リファレンスアレイでは冗長ワード線が選択された場合のワード線の電位が、上記と同様に、メモリアレイの冗長ワード線を選択する選択信号と同期して同時に立ち上がる。
【００７０】
このようにして、リファレンスセルのワード線の電位と、データを読み出すべきメモリセルのワード線の電位とは同期して同時に立ち上がる。したがって、メモリセルのデータ読出し時において、両ワード線の電位が共に完全に立ち上がるのを待たなくてもよくなり、誤動作することなくリードアクセス時間を更に短縮化することが可能となる。このようなデータ読出速度の高速化によって、センスマージンを大幅に確保することも可能となる。
【００７１】
また、リファレンスアレイの第１ワード線または第２ワード線と、メモリアレイの通常ワード線または冗長ワード線とは、両負荷容量が同じであるので、両ワード線の立ち上がり時間も更に同一になって、より誤動作なくリードアクセス時間の更なる短縮を図ることが可能になる。
【００７２】
さらに、本発明の半導体記憶装置を容易に情報機器に用いることが可能となり、データ読出動作に際して本発明の高速読出効果を奏することが可能となる。
【００７３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施形態を、例えば情報機器に用いる不揮発性半導体記憶装置に適用させた場合ついて図面を参照しながら説明する。
【００７４】
図１は、本発明の不揮発性半導体記憶装置の一実施形態における基本構成例を示すブロック図である。
【００７５】
図１において、不揮発性半導体記憶装置２０は、複数のリファレンスセルＲＣ０，ＲＣ１を有するメモリセルアレイＲＡ（以下リファレンスアレイＲＡという）と、データ記憶領域であるメインアレイとしてのメモリセルアレイＭＡ（以下メモリアレイＭＡという）と、差動増幅器で構成されたセンスアンプＳ／Ａなどの比較出力手段２１と、入力アドレス信号ＡＤＤに基づいて所定のメモリセルとリファレンスセルを選択するデコード手段２２とを備えている。
【００７６】
リファレンスアレイＲＡでは、メモリアレイＭＡからのデータ読出時に使用するリファレンスセル用ワード線を例えばリファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１のように少なくとも２本用意する。各リファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１にはそれぞれ、ビット線ＲＢＬを共有した同じ閾値のリファレンスセルＲＣ０，ＲＣ１がそれぞれ接続されている。これらの２本のリファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１は、メモリアレイＭＡの冗長でない後述のメモリアレイ通常ワード線ＭＷＬが選択された場合に活性化させるリファレンスセル用ワード線ＲＷＬ０と、メモリアレイＭＡ内の後述するメモリアレイ冗長ワード線ＲｅＷＬが選択された場合に活性化させるリファレンスセル用ワード線ＲＷＬ１とに分けることができる。
【００７７】
メモリアレイＭＡは情報記憶領域を構成しており、行方向および列方向にマトリクス状に複数のメモリセルＭＣ０が記憶素子として配置されているが、ここでは説明を簡略化するために、データ記憶用のメモリセルＭＣ０と、これを置き換える冗長のメモリセルＭＣ１とを示して説明する。また、メモリセルＭＣ０のゲートにはメモリアレイ通常ワード線ＭＷＬが接続され、冗長のメモリセルＭＣ１のゲートにはメモリアレイ冗長ワード線ＲｅＷＬが接続されている。これらのメモリセルＭＣ０，ＭＣ１の各ドレインにはビット線ＭＢＬが共通接続されている。
【００７８】
比較出力手段２１は、デコード手段２２で選択したメモリセルＭＣ０（またはＭＣ１）の読出電圧（または電流）レベルとデコード手段２２で選択したリファレンスセルＲＣ０（またはＲＣ１）の読出電圧（または電流）レベルとを比較してデータ出力する。具体的に説明すると、例えばセンスアンプＳ／Ａは、デコード手段２２で選択したメモリセルＭＣ０（またはＭＣ１）およびリファレンスセルＲＣ０（またはＲＣ１）の両ゲートに対して同じゲート電圧をそれぞれ印加して各メモリセルＭＣ０（またはＭＣ１）およびリファレンスセルＲＣ０（またはＲＣ１）にそれぞれ流れる電流値の差を増幅し、その結果をデータ出力する。
【００７９】
デコード手段２２は、メモリアレイ通常ワード線ＭＷＬを選択する場合には、リファレンスセルＲＣ０に接続されるリファレンスセル用ワード線ＲＷＬ０（第１ワード線）をメモリアレイ通常ワード線ＭＷＬと同時に選択制御し、メモリアレイ冗長ワード線ＲＷＬ１を選択する場合には、リファレンスセルＲＣ１に接続されるリファレンスセル用ワード線ＲＷＬ１（第２ワード線）をメモリアレイ冗長ワード線ＲＷＬ１と同時に選択制御する。即ち、デコード手段２２は、メモリセルＭＣ０（またはＭＣ１）およびリファレンスセルＲＣ０（またはＲＣ１）からの各データ読出タイミングを同時に同期させるように、メモリセルＭＣ０（またはＭＣ１）およびリファレンスセルＲＣ０（またはＲＣ１）の両ワード線ＭＷＬ，ＲＷＬ０（またはＲｅＷＬ，ＲＷＬ１）に各選択信号（ワード線電位を立ち上げる）を同時に同期させて出力する。
【００８０】
このように、メモリセルＭＣ０（またはＭＣ１）およびリファレンスセルＲＣ０（またはＲＣ１）の両データ読出タイミングを同期させるため、メモリセルＭＣ０（またはＭＣ１）のデータ読出時において、従来のように両ワード線ＭＷＬ，ＲＷＬ０（またはＲｅＷＬ，ＲＷＬ１）への電位が共に完全に立ち上がるのを待たなくてもよく、両ワード線電位の立ち上がり途中であっても誤動作なくデータ読出動作を実行できて、リードアクセス時間を短縮することができる。
【００８１】
ここで、本発明の不揮発性半導体記憶装置２０の具体例について、以下に図２〜図７を参照しつつ更に詳細に説明する。
【００８２】
図２は、図１の不揮発性半導体記憶装置２０の具体的構成例を示すブロック図である。
【００８３】
図２において、不揮発性半導体記憶装置２０の具体的構成例である不揮発性半導体記憶装置３０は、リファレンスアレイＲＡと、メモリアレイＭＡと、アドレス遷移検出回路ＡＴＤと、通常ワード線プリデコーダＸＰＤＥＣと、通常ワード線制御手段としての通常ワード線デコーダＸＤＥＣと、通常ワード線選択信号遷移検出回路ＸＲＥＧＳと、冗長ワード線プリデコーダＸＰＲＤＥＣと、冗長ワード線制御手段としての冗長ワード線デコーダＸＲＤＥＣと、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳと、ビット線デコーダＹＤＥＣと、スイッチング手段ＹＳＭ，ＹＳＲ（以下、ビット線選択トランジスタＹＳＭ，ＹＳＲという）と、比較出力手段２１としてのセンスアンプＳ／Ａと、第１リファレンスワード線制御手段としての通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵと、第２リファレンスワード線制御手段としての冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵとを備えている。これらの通常ワード線プリデコーダＸＰＤＥＣと、通常ワード線デコーダＸＤＥＣと、通常ワード線選択信号遷移検出回路ＸＲＥＧＳと、冗長ワード線プリデコーダＸＰＲＤＥＣと、冗長ワード線デコーダＸＲＤＥＣと、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳと、ビット線デコーダＹＤＥＣと、ビット線選択トランジスタＹＳＭ，ＹＳＲと、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵと、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵとにより図１のデコード手段２２が構成されている。
【００８４】
リファレンスアレイＲＡにおいては、第１リファレンスセルであるリファレンスセルＲＣ０のゲートには第１ワード線としてのリファレンスセル用ワード線ＲＷＬ０が接続され、第２リファレンスセルであるリファレンスセルＲＣ１のゲートには第２ワード線としてのリファレンスセル用ワード線ＲＷＬ１が接続されている。また、リファレンスセルＲＣ０のドレインおよびリファレンスセルＲＣ１のドレインにはビット線ＲＢＬが共通接続され、リファレンスセルＲＣ０，ＲＣ１の各ソースはそれぞれソース線ＲＨＳにそれぞれ接続されている。
【００８５】
メモリアレイＭＡにおいては、メモリセルＭＣ０のゲートにメモリアレイ通常ワード線ＭＷＬが接続され、メモリセルＭＣ１のゲートにメモリアレイ冗長ワード線ＲｅＷＬが接続されている。また、メモリセルＭＣ０，ＭＣ１の各ドレインにはビット線ＭＢＬが共通接続され、メモリセルＭＣ０，ＭＣ１の各ソースにはそれぞれソース線ＭＨＳがそれぞれ接続されている。なお、これらのソース線ＲＨＳ，ＭＨＳはそれぞれ通常は接地レベルに保たれるが、テストモード時など特別なモード時において、例えば消去モードとする場合にはソース線ＲＨＳ，ＭＨＳは高電圧に制御される。
【００８６】
以上のリファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１および、メモリアレイ通常ワード線ＭＷＬおよびメモリアレイ冗長ワード線ＲｅＷＬの各負荷容量は全て同一（または略同一）になるように設定している。これは、各ワード線電位の立ち上がり時間を同一にするためである。
【００８７】
アドレス遷移検出回路ＡＴＤは、アドレス信号ＡＤＤおよびチップイネーブル信号ＣＥ♯が入力され、複数本あるアドレス信号線のうち少なくとも１本でも遷移（アドレス信号ＡＤＤが入力されたとき）するかまたは、チップイネーブル信号ＣＥ♯が接地レベルに降下した場合に、必要なパルス信号、例えばアドレス遷移検知信号であるワード線イネーブルＡＴＤ信号ＳＰＷを、通常ワード線プリデコーダＸＰＤＥＣ、冗長ワード線プリデコーダＸＰＲＤＥＣ、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵおよび冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵに出力する。また、アドレス遷移検出回路ＡＴＤは、必要なパルス信号として他に、センスアンプイネーブル信号ＳＡＥＮをセンスアンプＳ／Ａに出力する。
【００８８】
通常ワード線プリデコーダＸＰＤＥＣには、アドレス信号ＡＤＤおよびワード線イネーブルＡＴＤ信号ＳＰＷが入力されると共に、冗長判定信号ＭＤが入力可能とされ、ワード線イネーブルＡＴＤ信号ＳＰＷが入力され、かつ冗長判定信号ＭＤが入力されない場合に、アドレス信号ＡＤＤに応じた通常ワード線選択信号ＳＸを通常ワード線デコーダＸＤＥＣおよび通常ワード線選択信号遷移検出回路ＸＲＥＧＳに出力する。
【００８９】
通常ワード線デコーダＸＤＥＣは、ワード線用ノード電圧ＨＷＬによって電源供給されている。通常ワード線デコーダＸＤＥＣには、通常ワード線プリデコーダＸＰＤＥＣから通常ワード線選択信号ＳＸが入力され、通常ワード線選択信号ＳＸに応じて所定のメモリアレイ通常ワード線ＭＷＬに電圧出力（ワード線電位を立ち上げる）して所定のメモリアレイ通常ワード線ＭＷＬを選択する。
【００９０】
冗長ワード線プリデコーダＸＰＲＤＥＣには、アドレス信号ＡＤＤ、ワード線イネーブルＡＴＤ信号ＳＰＷおよび冗長ワード線アドレス信号ＢＡＤＤが入力され、この場合に入力アドレス信号ＡＤＤに応じて冗長判定を行い、その冗長判定時に、冗長判定信号ＭＤを通常ワード線プリデコーダＸＰＤＥＣに出力すると共に、冗長ワード線アドレス信号ＢＡＤＤに応じた冗長ワード線選択信号ＲＸを冗長ワード線デコーダＸＲＤＥＣおよび冗長ワード線選択信号遷移検出回路ＸＲＥＤＳに出力する。
【００９１】
この冗長ワード線プリデコーダＸＰＲＤＥＣと通常ワード線プリデコーダＸＰＤＥＣとにより選択判定手段が構成され、アドレス情報ＡＤＤに基づいてメモリアレイ通常ワード線ＭＷＬおよびメモリアレイ冗長ワード線ＲｅＷＬの何れを選択すべきかを判定している。例えば本実施形態では、アドレス信号ＡＤＤに応じて通常ワード線プリデコーダＸＰＤＥＣからの通常ワード線選択信号ＳＸで選択するメモリアレイ通常ワード線ＭＷＬを、所定のメモリアレイ冗長ワード線ＲｅＷＬに置き換える必要がある場合のみ、これをアドレス信号ＡＤＤから冗長ワード線プリデコーダＸＰＲＤＥＣが検出して通常ワード線プリデコーダＸＰＤＥＣに冗長判定信号ＭＤを発行する。通常ワード線プリデコーダＸＰＤＥＣでは冗長判定信号ＭＤを受けると、通常ワード線選択信号ＳＸの出力をキャンセルする。一方、冗長ワード線プリデコーダＸＰＲＤＥＣからは、メモリアレイ冗長ワード線ＲｅＷＬを選択するために冗長ワード線選択信号ＲＸを出力する。
【００９２】
冗長ワード線デコーダＸＲＤＥＣは、ワード線用ノード電圧ＨＷＬによって電源供給されている。冗長ワード線デコーダＸＲＤＥＣには、冗長ワード線プリデコーダＸＰＲＤＥＣから冗長ワード線選択信号ＲＸが入力され、冗長ワード線選択信号ＲＸに応じて所定のメモリアレイ冗長ワード線ＲｅＷＬに電圧出力（ワード線電位を立ち上げる）して所定のメモリアレイ冗長ワード線ＲｅＷＬを選択する。
【００９３】
ビット線デコーダＹＤＥＣは、その一方出力端に、ビット線選択トランジスタＹＳＲのゲート電極に接続されるリファレンスアレイ用ビット線選択ゲート線ＲＹＳＥＬが接続され、その他方出力端に、ビット線選択トランジスタＹＳＭのゲート電極に接続されるメモリアレイ用ビット線選択ゲート線ＭＹＳＥＬが接続されており、入力アドレス信号ＡＤＤに基づいて任意のリファレンスアレイ用ビット線ＲＢＬとメモリアレイ用ビット線ＭＢＬとをそれぞれ選択するデコード動作を行う。
【００９４】
ビット線選択トランジスタＹＳＲ，ＹＳＭは、ビット線デコーダＹＤＥＣからの選択信号によってリファレンスアレイＲＡ内の複数ビット線ＲＢＬのうち何れかを選択し、かつメモリアレイＭＡ内の複数のビット線ＭＢＬの何れかを選択することによりセンスアンプＳ／Ａの両入力端に接続するものである。即ち、ビット線選択トランジスタＹＳＲは、リファレンスアレイＲＡの任意のビット線ＲＢＬの一端と、センスアンプＳ／Ａの一方入力端とを接続制御し、ビット線選択トランジスタＹＳＭは、メモリアレイＭＡの任意のビット線ＭＢＬの一端と、センスアンプＳ／Ａの他方入力端とを接続制御する。
【００９５】
センスアンプＳ／Ａは、アドレス遷移検出回路ＡＴＤからのセンスアンプイネーブル信号ＳＡＥＮを受けて駆動可能となり、そのセンス結果をＳＡＯＵＴ線にのせてデータ出力する。即ち、センスアンプＳ／Ａは、選択されたメモリセルＭＣ０（またはＭＣ１）およびリファレンスセルＲＣ０（またはＲＣ１）にそれぞれ流れる電流値の差を増幅し、その結果をデータ出力するものである。
【００９６】
通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵは、ワード線用ノード電圧ＨＷＬ、ワード線イネーブルＡＴＤ信号ＳＰＷ、テスト制御信号ＳＴＥＮ、メモリアレイＭＡのメモリアレイ通常ワード線ＭＷＬの通常ワード線選択制御信号ＳＤＭ、テストで使用する強制選択信号であるテスト時ワード線選択信号ＳＤ０を入力としている。通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵは、詳細には図３および図４にて後述するが、メモリアレイＭＡの冗長でないメモリアレイ通常ワード線ＭＷＬの選択時に入力される通常ワード線選択制御信号ＳＤＭによってリファレンスセル用ワード線ＲＷＬ０の電位を立ち上げてリファレンスセル用ワード線ＲＷＬ０を選択する。
【００９７】
冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵは、ワード線用ノード電圧ＨＷＬ、ワード線イネーブルＡＴＤ信号ＳＰＷ、テスト制御信号ＳＴＥＮ、メモリアレイＭＡのメモリアレイ冗長ワード線ＲｅＷＬの冗長ワード線選択制御信号ＳＤＲ、テストで使用する強制選択信号であるテスト時ワード線選択信号ＳＤ１を入力としている。冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵは、詳細には図３および図４にて後述するが、メモリアレイＭＡのメモリアレイ冗長ワード線ＲｅＷＬの選択時に入力される冗長ワード線選択制御信号ＳＤＲによってリファレンスセル用ワード線ＲＷＬ１の電位を立ち上げてリファレンスセル用ワード線ＲＷＬ１を選択する。
【００９８】
ここで、以下に、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵおよび冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵの具体的回路構成について説明すると共に、データ読出およびテスト時における本発明のリファレンスワード線の選択方法について説明する。
【００９９】
図３は、図２の通常ワード線選択時用リファレンスワード線制御回路ＲＥＧＵおよび冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵの一具体例（インバータ型ワード線ドライバ）を示す回路図である。
【０１００】
図３において、上部点線枠内に通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ１を示し、下部点線枠内に冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ１を示している。
【０１０１】
通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ１は、インバータＣ０、ＡＮＤ論理回路Ｃ１、Ｐ型トランジスタＰ０、Ｎ型トランジスタＮ０〜Ｎ３およびワード線ドライブインバータＤＲＶ０で構成されている。
【０１０２】
冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ１は、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ１と同様に、インバータＣ０’、ＡＮＤ論理回路Ｃ１’、Ｐ型トランジスタＰ０’、Ｎ型トランジスタＮ０’〜Ｎ３’およびワード線ドライブインバータＤＲＶ１で構成されている。
【０１０３】
Ｐ型トランジスタＰ０（またはＰ０’）は非常に抵抗値が高く設定されており、このドレイン側に直列接続されるＮ型トランジスタＮ０〜Ｎ２（またはＮ０'〜Ｎ２'）が全てオン状態になるかまたは、Ｎ型トランジスタＮ３（またはＮ３'）だけがオン状態になれば、ワード線ドライブインバータＤＲＶ０（またはＤＲＶ１）の入力ノードＳＸ０（またはＳＸ１）が接地レベルになって、リファレンスセル用ワード線ＲＷＬ０（またはＲＷＬ１）の電位が立ち上がるようになっている。なお、括弧（  ）内は冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ１が駆動する場合である。
【０１０４】
これらの通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ１および冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ１にはそれぞれ、ワード線用ノード電圧ＨＷＬ、テスト制御信号ＳＴＥＮおよびワード線イネーブルＡＴＤ信号ＳＰＷが入力されている。また、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵにはテスト時リファレンスワード線選択信号ＳＤ０（第１テスト信号）および通常ワード線選択制御信号ＳＤＭが入力され、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ１にはテスト時リファレンスワード線選択信号ＳＤ１（第２テスト信号）および冗長ワード線選択制御信号ＳＤＲが入力されている。
【０１０５】
上記構成により、メモリセル読出時（データ読出時）は、テスト制御信号ＳＴＥＮ＝０（ローレベル）である。このため、ＡＮＤ論理回路Ｃ１（またはＣ１'）を介するので、テスト時リファレンスワード線選択信号ＳＤ０（またはＳＤ１）が如何なる出力状態であってもＮ型トランジスタＮ３（またはＮ３'）はオフ状態となる。一方、Ｎ型トランジスタＮ０，Ｎ０'は共にインバータＣ０，Ｃ０'の動作によってオン状態になっている。また、メモリセル読出時には、ワード線イネーブルＡＴＤ信号ＳＰＷがハイレベル（電源電圧レベル）になっているので、Ｎ型トランジスタＮ１，Ｎ１'は共にオン状態になっている。さらに、メモリアレイ通常ワード線ＭＷＬが選択された場合には、通常ワード線選択制御信号ＳＤＭがハイレベルになっているから、Ｎ型トランジスタＮ２がオン状態になっている。このように、Ｎ型トランジスタＮ０〜Ｎ２が全てオン状態であればノードＳＸ０が接地レベルとなってワード線ドライブインバータＤＲＶ０からリファレンスワード線ＲＷＬ０に選択信号が出力されて、リファレンスワード線ＲＷＬ０の電位が立ち上がる。また、メモリアレイ冗長ワード線ＲｅＷＬが選択された場合には、冗長ワード線選択制御信号ＳＤＲがハイレベルになっているからＮ型トランジスタＮ２'がオン状態になっている。Ｎ型トランジスタＮ０'〜Ｎ２'が全てオン状態であればノードＳＸ１が接地レベルとなって、ワード線ドライブインバータＤＲＶ１からリファレンスワード線ＲＷＬ１に選択信号が出力されて、リファレンスワード線ＲＷＬ１の電位が立ち上がる。
【０１０６】
テストモード時、つまりリファレンスセルを手動で強制的にアクセスする場合には、テスト制御信号ＳＴＥＮ＝１（ハイレベル）である。このため、インバータＣ０，Ｃ０'の動作でＮ型トランジスタＮ０，Ｎ０'はオフ状態になる。したがって、ワード線イネーブルＡＴＤ信号ＳＰＷと通常ワード線選択制御信号ＳＤＭや冗長ワード線選択制御信号ＳＤＲに係わらず、データ読出時の制御は利かなくなる。テストモード時にはテスト時リファレンスワード線選択信号ＳＤ０，ＳＤ１は、入力アドレス信号に応じて動作するようになっており、テスト時リファレンスワード線選択信号ＳＤ０＝１の場合、Ｎ型トランジスタＮ３がオンしてノードＳＸ０が接地レベルになり、ワード線ドライブインバータＤＲＶ０からリファレンスワード線ＲＷＬ０に選択信号が出力されて、リファレンスワード線ＲＷＬ０の電位が立ち上がる。また、テスト時リファレンスワード線選択信号ＳＤ１＝１では、Ｎ型トランジスタＮ３'がオンしてノードＳＸ１が接地レベルとなり、ワード線ドライブインバータＤＲＶ１からリファレンスワード線ＲＷＬ１に選択信号が出力されて、リファレンスワード線ＲＷＬ１の電位が立ち上がる。
【０１０７】
以上の図３に示した回路例では、ワード線ドライバとして、Ｐ型トランジスタＰ０，Ｐ０’を高抵抗素子として使用したインバータタイプとしたが、これに限らず、異なるタイプのワード線ドライバであってもよい。図３のインバータ型ワード線ドライバとは異なる一例として、図４にラッチ型ワード線ドライバを示している。次に、ラッチ型ワード線ドライバを用いたリファレンスワード線のデコード制御について図４を参照して説明する。
【０１０８】
図４は、図２の通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵおよび冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵの他の具体例（ラッチ型ワード線ドライバ）を示す回路図である。
【０１０９】
図４において、上部点線枠内に通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ２を示し、下部点線枠内に冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ２を示している。
【０１１０】
通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ２は、インバータＣ０、ＡＮＤ論理回路Ｃ１、ＮＯＲ回路Ｃ２、Ｐ型トランジスタＰ０，Ｐ１、Ｎ型トランジスタＮ０〜Ｎ４およびワード線ドライブインバータＤＲＶ０で構成されている。
【０１１１】
冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ２は、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ２と同様に、インバータＣ０’、ＡＮＤ論理回路Ｃ１’、ＮＯＲ回路Ｃ２’、Ｐ型トランジスタＰ０’，Ｐ１’、Ｎ型トランジスタＮ０’〜Ｎ４’およびワード線ドライブインバータＤＲＶ１で構成されている。
【０１１２】
Ｎ型トランジスタＮ１〜Ｎ３（またはＮ１'〜Ｎ３'）が全てオン状態でかつ、Ｎ型トランジスタＮ０（またはＮ０’）がオフ状態になるかまたは、Ｎ型トランジスタＮ４（またはＮ４'）だけがオン状態でかつ、Ｎ型トランジスタＮ０（またはＮ０’）がオフ状態になれば、ワード線ドライブインバータＤＲＶ０（またはＤＲＶ１）の入力ノードＳＸ０（またはＳＸ１）が接地レベルで、ノードＳＹ０（またはＳＹ１）がワード線用高電圧ＨＷＬレベルになって、リファレンスセル用ワード線ＲＷＬ０（またはＲＷＬ１）の電位が立ち上がるようになっている。なお、括弧（  ）内は冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ２が駆動する場合である。
【０１１３】
これらの通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ２および冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ２にはそれぞれ、ワード線用ノード電圧ＨＷＬ、テスト制御信号ＳＴＥＮ、ワード線イネーブルＡＴＤ信号ＳＰＷが入力されている。また、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ２にはテスト時リファレンスワード線選択信号ＳＤ０および通常ワード線選択制御信号ＳＤＭが入力され、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ２にはテスト時リファレンスワード線選択信号ＳＤ１および冗長ワード線選択制御信号ＳＤＲが入力されている。
【０１１４】
上記構成により、メモリセル読出時（データ読出時）は、テスト制御信号ＳＴＥＮ＝０（ローレベル）である。このため、ＡＮＤ論理回路Ｃ１（またはＣ１'）を介するので、テスト時リファレンスワード線選択信号ＳＤ０（またはＳＤ１）が如何なる出力状態であってもＮ型トランジスタＮ４（またはＮ４'）はオフ状態となる。一方、Ｎ型トランジスタＮ１，Ｎ１'は共にインバータＣ０，Ｃ０'の動作によってオン状態になっている。また、メモリセル読出時には、ワード線イネーブルＡＴＤ信号ＳＰＷがハイレベル（電源電圧レベル）になっているので、Ｎ型トランジスタＮ２，Ｎ２'は共にオン状態となっている。さらに、メモリアレイ通常ワード線ＭＷＬが選択された場合には、通常ワード線選択制御信号ＳＤＭがハイレベルになっているから、Ｎ型トランジスタＮ３がオン状態となっている。これによって、ノードＳＸ０が接地レベルとなり、Ｐ型トランジスタＰ０がオンすることでノードＳＹ０がワード線用高電圧ＨＷＬレベルになってＰ型トランジスタＰ１はオフする。このとき、通常ワード線選択制御信号ＳＤＭがハイレベルであるから、ＮＯＲ論理回路Ｃ２の動作によりＮ型トランジスタＮ０がオフ状態となっており、ノードＳＹ０は接地レベルに引かれることはなく、貫通電流の発生はない。同時に、ノードＳＸ０は接地レベルに引かれていることから、ワード線ドライブインバータＤＲＶ０からリファレンスセル用ワード線ＲＷＬ０に選択信号が出力されて、リファレンスセル用ワード線ＲＷＬ０の電位が立ち上がることになる。また、メモリアレイ冗長ワード線ＲｅＷＬが選択された場合は、冗長ワード線選択制御信号ＳＤＲがハイレベルになり、上記と同様の動作にてノードＳＸ１が接地レベルとなって、ワード線ドライブインバータＤＲＶ１からリファレンスセル用ワード線ＲＷＬ１に選択信号が出力されて、リファレンスセル用ワード線ＲＷＬ１の電位が立ち上がる。
【０１１５】
テストモード時、つまりリファレンスセルＲＣ０（またはＲＣ１）を手動で強制的にアクセスする場合には、テスト制御信号ＳＴＥＮ＝１（ハイレベル）である。このため、インバータＣ０，Ｃ０'の動作でＮ型トランジスタＮ１，Ｎ１'はオフ状態になる。したがって、ワード線イネーブルＡＴＤ信号ＳＰＷと通常ワード線選択制御信号ＳＤＭや冗長ワード線選択信号ＳＤＲの出力状態に係わらず、データ読出時の制御は利かなくなる。テストモード時にはテスト時リファレンスワード線選択信号ＳＤ０，ＳＤ１は、入力アドレス信号に応じて動作するようになっており、テスト時リファレンスワード線選択信号ＳＤ０＝１の場合、Ｎ型トランジスタＮ４がオンしてノードＳＸ０が接地レベルになることで、前述した場合と同様に、Ｐ型トランジスタＰ０がオンすることでＰ型トランジスタＰ１はオフする。このとき、テスト時リファレンスワード線選択信号ＳＤ０＝１（ハイレベル）であるから、アンド論理回路Ｃ１およびＮＯＲ論理回路Ｃ２の動作によりＮ型トランジスタＮ０がオフ状態となる。これらの一連の動作で、リファレンスセル用ワード線ＲＷＬ０の電位が立ち上がる。また、テスト時リファレンスワード線選択信号ＳＤ１＝１（ハイレベル）では、Ｎ型トランジスタＮ４'がオンで、Ｎ型トランジスタＮ０’がオフし、Ｐ型トランジスタＰ０’がオンでＰ型トランジスタＰ１’はオフしてノードＳＸ１が接地レベルとなり、リファレンスワード線ＲＷＬ１の電位が立ち上がる。
【０１１６】
ここで、注意しなければならないことは、図４に示したラッチ型ワード線ドライバを使用したタイプでは、テスト制御時（テスト制御信号ＳＴＥＮ＝１）において、通常ワード線選択制御信号ＳＤＭおよび冗長ワード線選択制御信号ＳＤＲを接地レベルにするように制御する必要がある。さもないと、リファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１の両方が選択されるなど、テスト時リファレンスワード線選択信号ＳＤ０，ＳＤ１で正常に制御できなくなる虞がある。勿論、テスト制御信号ＳＴＥＮ＝１のときに、通常ワード線選択制御信号ＳＤＭおよび冗長ワード線選択制御信号ＳＤＲが共にローレベルになるように回路構成しておけば、このような制御を設ける必要はない。
【０１１７】
このように、ワード線ドライバのタイプに依存することなく、簡単な回路構成でリファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１を２本にした場合の制御を実現することができる。また、リファレンスセル用ワード線の本数が３本以上であっても前述した回路構成を拡張することにより、制御回路を構成することは可能である。前述した図３および図４に示した回路構成はその一例であって、これまで説明してきた各種機能を満たす回路構成であればどのような回路構成のものでもよい。
【０１１８】
次に、図２の通常ワード線選択信号遷移検出回路ＸＲＥＧＳおよび冗長ワード線選択信号遷移検出回路ＸＲＥＤＳについて、図５を参照しながら、メモリセル読出時におけるメモリアレイ通常ワード線（またはメモリアレイ冗長ワード線）とリファレンスセル用ワード線との選択制御方法と共に詳細に説明する。
【０１１９】
図５は、図２の不揮発性半導体記憶装置におけるメモリアレイおよびリファレンスアレイワード線制御回路の主要構成部分を示すブロック図である。
【０１２０】
通常ワード線選択信号遷移検出回路ＸＲＥＧＳについて説明する前に、メインメモリ通常ワード線ＭＷＬの選択動作についてさらに詳細に説明する。図５に示すように、メモリアレイ通常ワード線ＭＷＬを選択するアドレス信号線がｎ本（ｎは自然数）の信号線で構成されているものとする。このアドレス信号ＡＤＤが通常ワード線プリデコーダＸＰＤＥＣに入力されると、その出力である通常ワード線選択信号ＳＸは２のｎ乗本の信号線群を介して通常ワード線プリデコーダＸＰＤＥＣから通常ワード線デコーダＸＤＥＣに伝達される。通常ワード線デコーダＸＤＥＣでは、この信号線群を介して伝達された通常ワード線選択信号ＳＸに基づいて、所望のメインメモリ通常ワード線ＭＷＬの電位を立ち上げるようになっている。
【０１２１】
通常ワード線選択信号遷移検出回路ＸＲＥＧＳは、通常ワード線選択信号ＳＸが伝達される２のｎ乗本の通常ワード線選択信号線のうち何れか１本でもハイレベル電圧に遷移すれば、これを検出して通常ワード線選択制御信号ＳＤＭを通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵに出力する。この通常ワード線選択制御信号ＳＤＭはメモリアレイ通常ワード線ＭＷＬの何れかが選択されたことを意味し、この信号ＳＤＭをトリガとして通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵが、リファレンスセル用ワード線ＲＷＬ０の電位を立ち上げる仕組みになっている。通常ワード線選択制御信号ＳＤＭが伝達される信号線群は、２のｎ乗本の通常ワード線選択信号ＳＸの信号線群よりも少ないｉ本（ｉは自然数）の信号線群にて構成することができる。
【０１２２】
なお、本実施形態では、メモリアレイ通常ワード線ＭＷＬの選択を意味する通常ワード線選択制御信号ＳＤＭを出力する通常ワード線選択信号遷移検出回路ＸＲＥＧＳを介して、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵからリフレンスセル用ワード線ＲＷＬ０の電位を立ち上げるようにしたが、これに限らず、通常ワード線選択信号遷移検出回路ＸＲＥＧＳを設けずに、ｎの２乗本の多数の信号線群を介して通常ワード線選択信号ＳＸを直接に通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵに入力することにより、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵからリフレンスセル用ワード線ＲＷＬ０の電位を立ち上げるようにしてもよい。また、通常ワード線選択信号遷移検出回路ＸＲＥＧＳを介してリファレンスセル用ワード線ＲＷＬ０を選択制御する場合、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵの構成やそのレイアウト面積を考慮して、メモリアレイ通常ワード線ＭＷＬの選択を意味する通常ワード線選択信号ＳＸを伝達する信号線を１本の信号線で構成しても複数本の信号線群で構成してもよい。何れにせよ、通常ワード線選択信号遷移検出回路ＸＲＥＧＳを設けた方が、これを設けずに、２のｎ乗本の多数の信号線群を介して通常ワード線選択信号ＳＸを直接に通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵに入力する場合に比べて、信号線の本数を極端に少なくすることができる。
【０１２３】
次に、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳについて説明する前に、メインメモリ冗長ワード線ＲｅＷＬの選択動作についてさらに詳細に説明する。図５に示すように、ワード線選択用のアドレス信号ＡＤＤは冗長ワード線プリデコーダＸＰＲＤＥＣにも入力されており、ここでは、冗長ワード線選択信号ＲＸを冗長ワード線デコーダＸＲＤＥＣに出力する他に、冗長に置き換えるか否かを判定する冗長判定信号ＭＤを通常ワード線プリデコーダＸＰＲＤＥＣに出力する。冗長ワード線選択信号ＲＸはｍ（ｍは自然数）本の信号線群で構成されているものとする。ここで、ｍは冗長ワード線の本数に等しい。この信号群は冗長ワード線デコーダＸＲＤＥＣに接続されており、冗長ワード線デコーダＸＲＤＥＣは、この信号線群を介して伝達された冗長ワード線選択信号ＲＸに基づいて所望のメモリアレイ冗長ワード線ＲｅＷＬの電位を立ち上げるようになっている。
【０１２４】
冗長ワード線選択信号遷移検出回路ＸＲＥＤＳは、ｍ本の信号線群のうち何れか１本でもハイレベル電圧に遷移したら、これを検出して冗長ワード線選択信号ＲＸを冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵに出力する。この冗長ワード線選択制御信号ＳＤＲは、メモリアレイ冗長ワード線ＲｅＷＬの何れかが選択されたことを意味し、この信号ＳＤＲをトリガとして冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵがリファレンスセル用ワード線ＲＷＬ１の電位を立ち上げる仕組みになっている。冗長ワード線選択制御信号ＳＤＲは、ｍ本よりも少ないｊ本（ｊは自然数）の信号線群で構成されている。
【０１２５】
なお、本実施形態では、メモリアレイ冗長ワード線ＲｅＷＬの選択を意味する冗長ワード線選択制御信号ＳＤＲを出力する冗長ワード線選択信号遷移検出回路ＸＲＥＤＳを介して、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵからリフレンスセル用ワード線ＲＷＬ１の電位を立ち上げるようにしたが、これに限らず、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳを設けずに、ｍ本の信号線群を介して冗長ワード線選択信号ＲＸを直接に冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵに入力することにより、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵからリフレンスセル用ワード線ＲＷＬ１の電位を立ち上げるようにしてもよい。また、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳを介してリファレンスセル用ワード線ＲＷＬ１を選択制御する場合、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵの構成やそのレイアウト面積を考慮して、メモリアレイ冗長ワード線ＲｅＷＬの選択を意味する冗長ワード線選択信号ＲＸを伝達する信号線を１本の信号線で構成しても複数本の信号線群で構成してもよい。何れにせよ、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳを設けた方が、これを設けずに、ｍ本の信号線群を介して冗長ワード線選択制御信号ＲＸを直接に冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵに入力する場合に比べて、信号線の本数を極端に少なくすることができる。
【０１２６】
また、通常ワード線選択信号ＳＸの遷移を検出して通常ワード線選択制御信号ＳＤＭを通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵに出力する通常ワード線選択信号遷移検出回路ＸＲＥＧＳを設けた場合、通常ワード線選択制御信号ＳＤＭは通常ワード線選択信号ＳＸよりも出力タイミングが遅延し、リファレンスセル用ワード線ＲＷＬ０の電位とメモリアレイ通常ワード線ＭＷＬの電位との立ち上がりに時間差を生じることが懸念されるが、実際には、通常ワード線には多数のメモリセルＭＣ０が接続されているため、これらの配線容量（ゲート容量）は殆ど通常ワード線の電位の立ち上がり遷移を支配している。したがって、通常ワード線選択信号遷移検出回路ＸＲＥＧＳによる選択信号の遅延がリファレンスセル用ワード線ＲＷＬ０とメモリアレイ通常ワード線ＭＷＬの電位の立ち上がりに差を発生することは殆どない。
【０１２７】
これと同様に、冗長ワード線選択信号ＲＸの遷移を検出して冗長ワード線選択制御信号ＳＤＲを冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵに出力する冗長ワード線選択信号遷移検出回路ＸＲＥＤＳを設けた場合にも、冗長ワード線選択制御信号ＳＤＲは冗長ワード線選択信号ＲＸよりも出力タイミングが多少遅延するが、この場合にも、冗長ワード線およびメモリセルＭＣ１に配線容量を有するために、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳによる冗長ワード線選択制御信号ＳＤＲの遅延がリファレンスセル用ワード線ＲＷＬ１とメモリアレイ冗長ワード線ＲｅＷＬの電位の立ち上がりに時間差を発生することは殆どない。
【０１２８】
以上の構成により、以下、その動作を説明する。冗長でない通常ワード線ＭＷＬを選択する場合のデータ読出動作について、図６のタイミングチャートに従って説明する。
【０１２９】
図６では、タイミングチャートは横軸に時間ｔ０〜ｔ６、縦軸に各信号の電圧レベルを示している。上から順番に、電源電圧ＶＣＣ、ワード線用ノード電圧ＨＷＬ、デバイスを活性化する制御信号であるチップイネーブル信号ＣＥ＃、データ出力を許可する制御信号である出力イネーブル信号ＯＥ＃、アドレス遷移検出回路ＡＴＤからの出力信号であるワード線イネーブルＡＴＤ信号ＳＰＷ、通常ワード線選択制御信号ＳＤＭ、冗長ワード線選択制御信号ＳＤＲ、リファレンスセル用ワード線ＲＷＬ０，ＲＷＬ１の電位、通常ワード線選択信号ＳＸ、メモリアレイ通常ワード線ＭＷＬの電位、メモリアレイ冗長ワード線ＲｅＷＬの電位を示している。これらのチップイネーブル信号ＣＥ＃および出力イネーブル信号ＯＥ＃は、両信号とも接地レベルにすることでデータ読出動作が可能になる。
【０１３０】
図６に示すように、まず、時刻ｔ０でデバイスに電源を投入した後、時刻ｔｌからデータ読出に用いるワード線用ノード電圧ＨＷＬが立ち上がり始める。
【０１３１】
時刻ｔ２において、フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置３０では、電源投入直後、データ読出可能状態であるからチップイネーブル信号ＣＥ＃を接地レベルにすることでデータの読み出しが行われる。
【０１３２】
時刻ｔ３で、チップイネーブル信号ＣＥ＃の電位の立ち下がりに反応してワード線イネーブルＡＴＤ信号ＳＰＷの電位が立ち上がり、これを受けて、通常ワード線プリデコーダＸＰＤＥＣは通常ワード線選択信号ＳＸを立ち上げて通常ワード線デコーダＸＤＥＣと通常ワード線選択信号遷移検出回路ＸＲＥＧＳとに出力する。
【０１３３】
時刻ｔ４で、通常ワード線デコーダＸＤＥＣは、通常ワード線選択信号ＳＸの電位の立ち上がりを受けて所定のメモリアレイ通常ワード線ＭＷＬの電位を立ち上げ始める。
【０１３４】
一方、通常ワード線選択信号遷移検出回路ＸＲＥＧＳは、通常ワード線選択信号ＳＸの遷移を検出（ハイレベル電圧を検出）して通常ワード線選択制御信号ＳＤＭを通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵに出力する。さらに、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵは、通常ワード線選択制御信号ＳＤＭが電源電圧レベルになるのを検出して、所定のリファレンスセル用ワード線ＲＷＬ０の電位を立ち上げ始める。前述したように、通常ワード線選択信号遷移検出回路ＸＲＥＧＳによる動作時間がワード線配線容量によってある程度吸収されるので、所定リファレンスセル用ワード線ＲＷＬ０の電位の立ち上がり時期と、所定のメモリアレイ通常ワード線ＭＷＬの電位の立ち上がり時期とは、殆ど同時期に立ち上げることができる。
【０１３５】
しばらくして、データの読み出しが終了すると、時刻ｔ５にてワード線イネーブルＡＴＤ信号ＳＰＷはローレベルに立ち下がる。これにしたがって、時刻ｔ６でリファレンスセル用ワード線ＲＷＬ０およびメモリアレイ通常ワード線ＭＷＬは共に接地レベルに降下する。
【０１３６】
このようにして、リファレンスセル用ワード線ＲＷＬ０の電位を、メモリアレイ通常ワード線ＭＷＬ０を選択する通常ワード線選択信号ＳＸまたはこれを意味する通常ワード線選択制御信号ＳＤＭをトリガとして立ち上げてやれば、リファレンスセル用ワード線ＲＷＬ０とメモリアレイ通常ワード線ＭＷＬ０の負荷容量を互いに等しくしている効果も合わせて、両ワード線の立ち上がり遷移は限りなく一致する。したがって、センスアンプＳ／Ａはデータの読み出し開始時であっても誤読み出しする可能性が極端に低くなる。また、誤読み出しする危険度が大幅に下がれば、データの読み出し開始のタイミングを更に速くすることができ、これによって、データの誤読み出しなくデータ読出スピードのいっそうの高速化を図ることができる。
【０１３７】
次に、冗長ワード線を選択する場合のデータ読出動作について、図７のタイミングチャートに従って説明する。図７では、前述した各種信号に、冗長判断信号ＭＤおよび冗長ワード線選択信号ＲＸを加えると共に、メモリアレイ通常ワード線ＭＷＬが冗長ワード線と置き換えるべきワード線であると仮定する。時刻ｔ０〜時刻ｔ３までは図６の場合と全く同じであるので、ここではその説明を省略し、時刻ｔ４からそのワード線選択動作を説明する。
【０１３８】
ワード線イネーブルＡＴＤ信号ＳＰＷが立ち上がってしばらくすると、時刻ｔ４で通常ワード線選択信号ＳＸが電源電圧レベルになる。通常ワード線選択信号遷移検出回路ＸＲＥＧＳは、通常ワード線選択信号ＳＸの遷移を検出（ハイレベル電圧を検出）して通常ワード線選択制御信号ＳＤＭを立ち上げる。これらの動作を受けることで、リファレンスセル用ワード線ＲＷＬ０およびメモリアレイ通常ワード線ＭＷＬの両電位が共に立ち上がりかける。
【０１３９】
ところがすぐに、時刻ｔ４で冗長ワード線プリデコーダＸＰＲＤＥＣから通常ワード線プリデコーダＸＰＤＥＣに冗長判断信号ＭＤが出力される。通常ワード線選択信号ＳＸと通常ワード線の選択を意味する通常ワード線選択制御信号ＳＤＭとが共にローレベルに降下する。このため、リファレンスセル用ワード線ＲＷＬ０とメモリアレイ通常ワード線ＭＷＬとは接地レベルに移行する。
【０１４０】
このように、冗長判断信号ＭＤが発行されると、冗長ワード線プリデコーダＸＰＲＤＥＣは、冗長ワード線選択信号ＲＸを冗長ワード線デコーダＸＲＤＥＣと冗長ワード線選択信号遷移検出回路ＸＲＥＤＳとに出力する。
【０１４１】
すると、冗長ワード線選択信号遷移検出回路ＸＲＥＤＳは、冗長ワード線選択信号ＲＸの遷移を検出（ハイレベル電圧を検出）して冗長ワード線選択制御信号ＳＤＲを冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵに出力する。
【０１４２】
時刻ｔ５で、冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵは冗長ワード線選択制御信号ＳＤＲの電位の立ち上がりを受けてリファレンスセル用ワード線ＲＷＬ１の電位を立ち上げ始める。これと同時に、冗長ワード線デコーダＸＲＤＥＣも冗長ワード線選択信号ＲＸの電位の立ち上がりを受けて所定のメモリアレイ冗長ワード線ＲｅＷＬの電位を立ち上げ始める。
【０１４３】
なお、ここでは、メモリアレイ通常ワード線ＭＷＬの電位が立ち上がりかけてから、それをキャンセルして対応メモリアレイ冗長ワード線ＲｅＷＬに切り替えられている。これは、前述したように、冗長ワード線プリデコーダＸＰＲＤＥＣにおいて、アドレス信号ＡＤＤに応じて所定のメモリアレイ通常ワード線ＭＷＬを所定のメモリアレイ冗長ワード線ＲｅＷＬに置き換えるかどうかを判断している間に通常ワード線プリデコーダＸＰＤＥＣが通常ワード線選択信号ＳＸを先に発行してしまい、冗長判断信号ＭＤが、立ち上がりかけた通常ワード線選択信号ＳＸをキャンセル処理するのに多少の時間を要してしまうからである。
【０１４４】
しばらくして、データの読み出しが終了すると、時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷがローレベルに立ち下がり、これに伴って、時刻ｔ７でリファレンスセル用ワード線ＲＷＬ１およびメモリアレイ冗長ワード線ＲｅＷＬ共に接地レベルに降下する。
【０１４５】
以上のように、入力アドレス信号に基づいて選択した所定のメモリアレイ通常ワード線ＭＷＬが所定のメモリアレイ冗長ワード線ＲｅＷＬに置き換える必要がある場合に、通常、冗長判定処理が行われてから通常ワード線選択信号ＳＸのキャンセル処理を実行し、その後に、冗長ワード線の選択制御処理を経るため、メモリアレイ冗長ワード線ＲｅＷＬの電位の立ち上がり時期が、どうしてもメモリアレイ通常ワード線ＭＷＬの電位の立ち上がり時期よりも遅延してしまう。このため、従来のリファレンスワード線制御方式であれば、リファレンスセル用ワード線ＲＷＬの電位の立ち上がり時期とメモリアレイ冗長ワード線ＲｅＷＬの電位の立ち上がり時期とに、かなりの時間差が発生してしまう。
【０１４６】
ところが、本発明では、置き換えるべきメモリアレイ通常ワード線ＭＷＬからメモリアレイ冗長ワード線ＲｅＷＬへの置き換えで発生した遅延期間を、リファレンスセル用ワード線ＲＷＬを複数本（ここではＲＷＬ０，ＲＷＬ１の２本）用意し、メモリアレイＭＡでのメモリアレイ通常ワード線ＭＷＬの置き換えを同様にリファレンスセル用ワード線ＲＷＬでも行うようにしており、これによって遅延時間を吸収している。即ち、通常ワード線プリデコーダＸＰＤＥＣおよび冗長ワード線プリデコーダＸＰＲＤＥＣにより選択判定手段が構成されており、選択判定手段はアドレス情報に基づいてメモリアレイ通常ワード線ＭＷＬおよびメモリアレイ冗長ワード線ＲｅＷＬの何れを選択すべきかを判定するようにしている。その判定後に、通常ワード線デコーダＸＤＥＣ（または冗長ワード線デコーダＸＲＤＥＣ）によりメモリアレイ通常ワード線ＭＷＬ（またはメモリアレイ冗長ワード線ＲｅＷＬ）を選択すると共に、通常ワード線選択時用リファレンスワード線制御回路ＲＲＥＧＵ（または冗長ワード線選択時用リファレンスワード線制御回路ＲＲＥＤＵ）によりリフレンスセル用ワード線ＲＷＬ０（またはリフレンスセル用ワード線ＲＷＬ１）を選択するようにしている。したがって、メモリアレイ冗長ワード線ＲｅＷＬを選択した場であっても、センスアンプＳ／Ａのセンス感度を損なうことなくデータ読出時間の短縮化を図ることができる。
【０１４７】
以上により、本実施形態によれば、リファレンスセル用ワード線ＲＷＬ０（またはＲＷＬ１）の電位と読み出すメモリアレイ通常ワード線ＭＷＬ（メモリアレイ冗長ワード線ＲｅＷＬ）の電位とを同期して立ち上げるようにしているので、センスアンプＳ／Ａによるセンス時期をその立ち上がり時点側により早く、アドレス遷移検出回路ＡＴＤにて設定しても誤動作などの問題がなく高速なデータ読出を行うことができる。また、これによって、確実なデータの読み出しのために、センスマージンを大幅に確保することも可能となる。
【０１４８】
なお、上記実施形態では、特に説明しなかったが、本実施形態の半導体記憶装置を携帯電話装置やＰＤＡ（携帯情報端末装置）に代表される情報機器に容易に組み込むことができて、本発明の高速読出効果を得ることができる。例えば携帯電話装置では音声情報を送受信するだけではなく、メールなどの文字情報や画像情報も送受信することができる。これらの情報はフラッシュメモリなどの不揮発性半導体記憶装置に記憶され、その情報は大容量化する傾向にある。したがって、これらの情報処理には更なる高速化が要求されている。具体的に例を挙げると、送信するデータの圧縮および伸張する場合のデータ読み出し時間の短縮や、これらのデータ圧縮および伸張を制御するプログラムなどの制御コードの読み出し、その実行速度の短縮などがある。このように、本発明の半導体記憶装置は、情報および制御コード記憶手段に容易に組み込むことができて、上記したように情報処理の高速化の要求に応えることができる。
【０１４９】
例えば図１８に示すように、携帯電話装置などの情報機器４０が、情報および制御コード記憶手段と、操作キーなどの操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、情報を送受信する送受信手段と、操作入力手段からの入力操作指令を受けて、所定の情報処理プログラムやそのデータに基づいて、例えば情報の送受信時などに情報および制御コード記憶手段に対して情報の読出／書込処理（メモリ動作）などを行いつつ各種情報処理を行うＣＰＵ（中央処理演算装置）とを有する場合にも、本発明の半導体記憶装置を、上記情報および制御コード記憶手段に容易に用いることができて、本発明の高速読出効果を奏するものである。
【０１５０】
【発明の効果】
以上のように、本発明によれば、リファレンスセルのワード線電位と読み出すメモリアレイのメモリセルのワード線電位とは同期させて立ち上げるので、従来のように何れかのワード線が完全に立ち上がるのを待たずにデータの読み出しを開始しても誤動作がなくデータ読出速度の高速化を図ることができる。また、これによって、確実なデータの読み出しのために、センスマージンを大幅に確保することもできる。
【０１５１】
また、リファレンスアレイの第１ワード線（または第２ワード線）と、メモリアレイの通常ワード線（または冗長ワード線）とは、両負荷容量が同じであるので、両ワード線の立ち上がり時間も更に同一になって、より誤動作がなくリードアクセス時間の更なる短縮を図ることができる。
【０１５２】
さらに、本発明の半導体記憶装置を容易に情報機器に用いることができて、データ読出動作に際して本発明の高速読出効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施形態における基本構成例を示すブロック図である。
【図２】図１の不揮発性半導体記憶装置の具体的構成例を示すブロック図である。
【図３】図２の通常ワード線選択時用リファレンスワード線制御回路および冗長ワード線選択時用リファレンスワード線制御回路の一具体例を示す回路図である。
【図４】図２の通常ワード線選択時用リファレンスワード線制御回路および冗長ワード線選択時用リファレンスワード線制御回路の他の具体例を示す回路図である。
【図５】図２の不揮発性半導体記憶装置におけるメモリアレイワード線制御回路およびリファレンスセル用ワード線制御回路の主要構成部分を示すブロック図である。
【図６】図２の不揮発性半導体記憶装置において通常ワード線を選択する場合のワード線選択動作を示すタイミングチャートである。
【図７】図２の不揮発性半導体記憶装置において冗長ワード線を選択する場合のワード線選択動作を示すタイミングチャートである。
【図８】従来の不揮発性半導体記憶装置の基本構成例を示すブロック図である。
【図９】従来の不揮発性半導体記憶装置の具体的構成例を示すブロック図である。
【図１０】図９の不揮発性半導体記憶装置において、冗長でないメモリアレイ通常ワード線を選択する場合のワード線選択動作を示すタイミングチャートである。
【図１１】図９の不揮発性半導体記憶装置において、冗長ワード線を選択する場合のワード線選択動作を示すタイミングチャートである。
【図１２】従来の不揮発性半導体記憶装置の別の具体的構成例を示すブロック図である。
【図１３】図１２の不揮発性半導体記憶装置において、冗長でないメモリアレイ通常ワード線を選択する場合のワード線選択動作を示すタイミングチャートである。
【図１４】図１２の不揮発性半導体記憶装置において、冗長ワード線を選択する場合のワード線選択動作を示すタイミングチャートである。
【図１５】リファレンスセルとメモリセルからの両データ読出中の制御電圧および駆動電流を示した図である。
【図１６】リファレンスセル用ワード線の電位とメモリアレイ通常ワード線（またはメモリアレイ冗長ワード線）の電位との立ち上がりに対するセンスタイミングを示す図である。
【図１７】（ａ）は、図１６に示した時刻ｔ（ａ）におけるメモリセル及びリファレンスセルに流れる電流を示した図、（ｂ）は、図１６に示した時刻ｔ（ｂ）におけるメモリセル及びリファレンスセルに流れる電流を示した図である。
【図１８】本発明の半導体記憶装置を情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【符号の説明】
２０，３０    不揮発性半導体記憶装置
２１    比較出力手段
２２    デコード手段
４０    情報機器
ＲＡ    リファレンスアレイ
ＲＷＬ，ＲＷＬ０，ＲＷＬ１    リファレンスセル用ワード線
ＲＣ，ＲＣ０，ＲＣ１    リファレンスセル
ＭＡ    メモリアレイ
ＭＷＬ    メモリアレイ通常ワード線
ＭＣ，ＭＣ０，ＭＣ１    メモリセル
ＲｅＷＬ    メモリアレイ冗長ワード線
ＸＰＤＥＣ    通常ワード線プリデコーダ
ＸＤＥＣ    通常ワード線デコーダ
ＸＲＥＧＳ    通常ワード線選択信号遷移検出回路
ＲＲＥＧＵ    通常ワード線選択時用リファレンスワード線制御回路
ＸＰＲＤＥＣ    冗長ワード線プリデコーダ
ＸＲＤＥＣ    冗長ワード線デコーダ
ＸＲＥＤＳ    冗長ワード線選択信号遷移検出回路
ＲＲＥＤＵ    冗長ワード線選択時用リファレンスワード線制御回路
ＹＤＥＣ    ビット線デコーダ
ＹＳＭ，ＹＳＲ    ビット線選択トランジスタ
ＭＢＬ    メモリセル用ビット線
Ｓ／Ａ    センスアンプ
ＳＰＷ    ワード線イネーブルＡＴＤ信号
ＡＤＤ    アドレス信号
ＢＡＤＤ    冗長ワード線アドレス信号
ＳＸ    通常ワード線選択信号
ＳＤＭ    通常ワード線選択制御信号
ＭＤ    冗長判定信号
ＲＸ    冗長ワード線選択信号
ＳＤＲ    冗長ワード線選択制御信号
ＳＴＥＮ    テスト制御信号
ＳＤ，ＳＤ０，ＳＤ１  テスト時ワード線用選択信号（テスト時用選択信号）
ＨＷＬ    ワード線用電圧ノード
ＭＹＳＥＬ    メインアレイ用ビット線選択ゲート
ＲＹＳＥＬ    リファレンスセルアレイ用ビット線選択ゲート
ＡＴＤ    アドレス遷移検出回路
ＳＡＥＮ    センスアンプイネーブルＡＴＤ信号
ＲＢＬ，ＲＢＬ０，ＲＢＬ１，ＲＢＬ２    リファレンスセル用ビット線
ＲＨＳ    リファレンスセル用ソース線
ＭＨＳ    メモリセル用ソース線
ＳＡＯＵＴ    センスアンプ出力
Ｃ０，Ｃ０’    インバータ
Ｃ１，Ｃ１’    ＡＮＤ論理回路
Ｃ２，Ｃ２’    ＮＯＲ論理回路
Ｐ０，Ｐ０’，Ｐ１，Ｐ１’    Ｐ型トランジスタ
Ｎ０，Ｎ０’，Ｎ１，Ｎ１’，Ｎ２，Ｎ２’，Ｎ３，Ｎ３’，Ｎ４，Ｎ４’
Ｎ型トランジスタ
ＳＸ０，ＳＸ１    リファレンスワード線ドライバ入力
ＳＹ０，ＳＹ１    ラッチ型ワード線ドライバ内部ノード
ＤＲＶ０，ＤＲＶ１    リファレンスワード線ドライブインバータ
ｔ０〜ｔ７，ｔ（ａ），ｔ（ｂ）    時刻
ＣＥ♯    チップイネーブル信号
ＯＥ♯    出力イネーブル信号
ＶＣＣ    電源電圧
ＳＥＬ０，ＳＥＬ１    リファレンスセル選択信号
ＬＳ０，ＬＳ１    レベルシフタ
ＣＵ    リファレンスワード線制御回路
ＶｇｓＲ    リファレンスセルワード線ノード
ＶｇｓＭ    メモリセルワード線ノード
Ｖｇｓ    ワード線ノード
ＩｄｅＲ    リファレンスセルのドレイン−ソース間電流
ＩｄｓＭ    メモリセルのドレイン−ソース間電流
ΔＩｄｓ（ａ），ΔＩｄｓ（ｂ）    リファレンスセルとメモリセルのドレイン−ソース間電流の差
Ｉｄｓ    ドレイン−ソース間電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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