(57)【特許請求の範囲】
【請求項１】
下地上の所定領域に、第１マスク層を形成する工程と、
前記下地上に、前記第１マスク層よりも広い幅を有する第２マスク層を形成する工程と、
前記第１マスク層および第２マスク層をマスクとして、前記下地上から前記第１及び第２マスク層上に至るまで半導体層を選択横方向成長させる工程と、
を備え、
前記半導体層を選択横方向成長させる工程において、前記第１マスク層上では前記半導体層を合体させて連続膜とすると共に、前記第２マスク上では前記半導体層がつながらずに開口部が形成されるように当該半導体層を成長させることを特徴とする半導体層の形成方法。
【請求項２】
前記第２マスク層の最短部の幅は、前記半導体層の厚みの２倍以上である、請求項１に記載の半導体層の形成方法。
【請求項３】
前記第２マスク層は、半導体素子が形成されない領域に形成される、請求項１または２に記載の半導体層の製造方法。
【請求項４】
前記第２マスク層は、前記下地上に、少なくとも２つ形成されている、請求項１〜３のいずれか１項に記載の半導体層の形成方法。
【請求項５】
前記開口部内に露出された前記第２マスク層を位置基準として、前記半導体層上に、半導体素子を形成する工程をさらに備える、請求項１〜４のいずれか１項に記載の半導体層の形成方法。
【請求項６】
前記半導体素子を形成する工程は、
前記開口部内に露出された前記第２マスク層を位置基準として、半導体レーザ素子のリッジ部を形成する工程を含む、請求項５に記載の半導体層の形成方法。
【請求項７】
前記半導体素子を形成する工程は、前記開口部内に露出された前記第２マスク層を位置基準として、前記半導体層上に形成される電界効果トランジスタのゲート電極をパターニングする工程を含む、請求項５に記載の半導体層の形成方法。
【請求項８】
前記半導体層は、前記下地よりも結晶欠陥密度が低い、請求項１〜７のいずれか１項に記載の半導体層の形成方法。
【請求項９】
前記半導体層の格子定数は、前記下地の格子定数と異なる、請求項１〜８のいずれか１項に記載の半導体層の形成方法。
【請求項１０】
前記半導体層は、窒化物系半導体層を含む、請求項１〜９のいずれか１項に記載の半導体層の形成方法。
【請求項１１】
前記第１および第２マスク層は、酸化シリコン、窒化物および高融点金属からなるグループより選択される１つを含む、請求項１〜１０のいずれか１項に記載の半導体層の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体層の形成方法に関し、特に、下地基板または基板上に形成された下地層などの下地上にマスク層を用いて半導体層を横方向成長させる半導体層の形成方法に関する。
【０００２】
【従来の技術】
従来、下地基板または基板上に形成された下地層などの下地上に半導体層を成長させる技術が知られている。そして、成長される半導体層とは格子定数が異なる下地や転位欠陥の多い下地を用いて、トランジスタやレーザダイオードなどの半導体素子の能動層となる半導体層を形成する技術が開発されている。このような半導体層を形成する場合、素子動作に寄与する半導体層（能動層）の結晶欠陥を減らすことによって、結晶品質を向上させることが半導体素子の特性上極めて重要である。
【０００３】
半導体層の結晶欠陥を低減する手法としては、従来、２段階に成長を行う方法が知られている。この手法は、たとえば、Ｈ．Ａｍａｎｏ他：Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．４８，３５３（１９８６）などに開示されている。この手法では、下地上に低温で厚みの薄いバッファ層を成長させた後、そのバッファ層上に素子に使用する半導体層を高温で成長させる。
【０００４】
しかしながら、上記２段階成長を行う方法では、下地とその下地上に形成する半導体層との格子定数の差が大きい場合には、半導体層の結晶欠陥を十分に低減するのが困難である場合が多い。
【０００５】
そこで、従来、選択成長と横方向成長とを組み合わせたマイクロチャネルエピタキシ（ＭＣＥ）法を用いて半導体層の結晶欠陥を低減する手法が開発されている。このマイクロチャネルエピタキシ法は、たとえば、Ｔ．Ｎｉｓｈｉｎａｇａ他，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２７，１９６４（１９８８）などに開示されている。
【０００６】
図１９〜図２１は、上記した従来のマイクロチャネルエピタキシ法を用いて半導体層を成長させるプロセスを説明するための断面図である。次に、図１９〜図２１を参照して、従来のマイクロチャネルエピタキシ法を用いた半導体層の形成方法について説明する。
【０００７】
まず、図１９に示すように、下地基板または基板上に形成された下地層からなる下地１０１の表面上に、下地１０１の表面の一部が露出されるように、選択成長用のマスク層１０２を形成する。
【０００８】
次に、図２０に示すように、下地１０１の露出された表面部分から半導体層１０３を成長させる。この場合、露出された下地１０１の上面上において、半導体層１０３は、まず、上方向に成長する。これにより、露出された下地１０１の上面上に、断面が三角形状のファセット構造を有する半導体層１０３が成長される。  さらに、下地１０１の上面上における半導体層１０３の成長が進むと、半導体層１０３は、横方向にも成長する。この半導体層１０３の横方向成長によって、マスク層１０２上にも半導体層１０３が形成される。
【０００９】
さらに、半導体層１０３を横方向成長させると、図２１に示すように、ファセット構造の各半導体層１０３が合体して連続膜となる。これにより、平坦な上面を有する半導体層１０３が形成される。
【００１０】
上記のようなマイクロチャネルエピタキシ法を用いた半導体層１０３の形成方法では、下地１０１の欠陥（転位欠陥など）が一部しか上層の半導体層１０３に伝播しないため、良質な半導体層１０３を得ることができる。
【００１１】
【発明が解決しようとする課題】
上記した従来のＭＣＥ法によって形成した半導体層１０３では、平均的な結晶品質は向上する。しかし、従来のＭＣＥ法によって形成した半導体層１０３では、選択成長用のマスク層１０２との位置関係によってその特性に分布が生じる。したがって、選択成長用のマスク層１０２との位置関係を規定してその半導体層１０３を用いて半導体素子を形成するのが好ましい。
【００１２】
しかしながら、上記した選択成長用のマスク層１０２は、比較的厚い半導体層１０３によって埋め込まれるため、このマスク層１０２のパターンに合わせて半導体層１０３の表面に素子を作製するのが困難であった。そのため、従来では、素子特性のバラツキが大きくなるという不都合があった。その結果、従来では、十分均一な特性を有する半導体素子を形成するのが困難であるという問題点があった。
【００１３】
この発明は上記のような課題を解決するためになされたものであり、
この発明の一つの目的は、良好な特性を有する素子を均一性よく形成することが可能な半導体層の形成方法を提供することである。
【００１４】
この発明のもう一つの目的は、選択成長用のマスク層と半導体素子との位置関係を正確に設定することが可能な半導体層の形成方法を提供することである。
【００１５】
【課題を解決するための手段】
この発明の一の局面による半導体層の形成方法は、下地上の所定領域に、第１マスク層を形成する工程と、下地上に、第１マスク層よりも広い幅を有する第２マスク層を形成する工程と、第１マスク層および第２マスク層をマスクとして、下地上から第１及び第２マスク層上に至るまで半導体層を選択横方向成長させる工程と、を備え、半導体層を選択横方向成長させる工程において、第１マスク層上では半導体層を合体させて連続膜とすると共に、第２マスク上では半導体層がつながらずに開口部が形成されるように半導体層を成長させることを特徴とする。なお、本発明の下地は、下地となる基板自体や基板表面上に形成された下地層を含む広い概念である。
【００１６】
この一の局面による半導体層の形成方法では、上記のように構成することによって、第２マスク層上に半導体層を成長させた場合に、第２マスク層が開口部によって露出される。これにより、半導体層上に半導体素子を形成する場合に、第２マスク層を基準として、パターンニングを行うことができる。その結果、第２マスク層と半導体素子との位置関係を正確に設定することができる。これにより、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【００１７】
上記一の局面による半導体層の形成方法において、好ましくは、第２マスク層の最短部の幅は、半導体層の厚みの２倍以上である。このように構成すれば、半導体層を成長させた場合に、容易に、第２マスク層上に開口部を形成することができる。また、好ましくは、第２マスク層は、半導体素子が形成されない領域に形成される。このように構成すれば、半導体素子を形成する際に、第２マスク層を容易に位置基準として用いることができる。
【００１８】
上記の場合、第２マスク層は、下地上に、少なくとも２つ形成されている。このように構成すれば、第２マスク層を位置基準として、半導体層上に半導体素子を形成する際に、左右方向および回転方向における第２マスク層と半導体素子との位置関係を正確に特定することができる。
【００１９】
また、上記の場合、開口部内に露出された第２マスク層を位置基準として、半導体層上に、半導体素子を形成する工程をさらに備えるようにしてもよい。このように構成すれば、第２マスク層と半導体素子との位置関係を正確に設定することができる。これにより、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【００２０】
この場合、半導体素子を形成する工程は、開口部内に露出された第２マスク層を位置基準として、半導体レーザ素子のリッジ部を形成する工程を含んでいてもよい。このように構成すれば、第２マスク層と半導体レーザ素子のリッジ部との位置関係を正確に特定することができる。
【００２１】
また、上記の場合、半導体素子を形成する工程は、開口部内に露出された第２マスク層を位置基準として、半導体層上に形成される電解効果トランジスタのゲート電極をパターンニングする工程を含んでいてもよい。このように構成すれば、第２マスク層と電解効果トランジスタのゲート電極との位置関係を正確に特定することができる。
【００２２】
また、上記の場合、半導体層は、下地よりも結晶欠陥密度が低くてもよい。また、半導体層の格子定数は、下地の格子定数と異なっていてもよい。
【００２３】
上記の場合、半導体層は、窒化物系半導体層を含んでいてもよい。また、第１および第２マスク層は、酸化シリコン、窒化物および高融点金属からなるグループより選択される１つを含むのが好ましい。このように構成すれば、基板上に半導体層を容易に選択的に横方向成長させることができる。
【００２４】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２５】
（第１実施形態）
図１〜図４は、本発明の第１実施形態による半導体層の形成方法を説明するための断面図である。以下、図１〜図４を参照して、第１実施形態の半導体層の形成方法について説明する。
【００２６】
まず、図１に示すように、下地基板または基板上に形成した下地層からなる下地１上の所定領域に、ＳｉＯ2膜からなるストライプ状（細長状）の第１マスク層２ａおよび第２マスク層２ｂを形成する。第１マスク層２ａは、素子が形成される領域に複数形成し、第２マスク層２ｂは、素子が形成されない領域に少なくとも２つ形成する。ここで、第２マスク層２ｂは、後の工程において、半導体層３を横方向成長させた場合に半導体層３が繋がらずに開口部３ａが形成されるような幅を有するように形成する。具体的には、第２マスク層２ｂの幅を、半導体層３の厚みの２倍以上になるように形成する。なお、第１マスク層２ａは、従来のマスク層１０２（図１９参照）と同様の幅で形成する。
【００２７】
次に、図２に示すように、第１マスク層２ａおよび第２マスク層２ｂをマスクとして、下地１の露出した表面上に半導体層３を選択的に成長する。この場合、露出された下地１の上面上において、半導体層３は、まず、上方向に成長する。これにより、露出された下地１の上面上に、断面が三角形状のファセット構造を有する半導体層３が成長される。さらに、下地１の露出された上面上における半導体層３の成長が進むと、半導体層３は、横方向にも成長する。この半導体層３の横方向成長によって、第１マスク層２ａおよび第２マスク層２ｂの上にも、半導体層３が形成される。
【００２８】
さらに、半導体層３を横方向成長させると、図３に示すように、第１マスク層２ａ（素子が形成される領域）上では、ファセット構造の半導体層３が合体して連続膜になるとともに、第２マスク層２ｂ上では、開口部３ａが形成されて第２マスク層２ｂの一部表面が露出される。
【００２９】
次に、図４に示すように、開口部３ａ内に露出された第２マスク層２ｂを位置基準として、半導体層３の上面上に素子パターン４を形成する。これにより、半導体層３上に、素子パターン４を含む半導体素子が形成される。この場合、半導体層３は、半導体素子の能動層を構成する。
【００３０】
第１実施形態の半導体層の形成方法では、上記のように、第２マスク層２ｂを、その上に半導体層３を形成した場合に半導体層３が繋がらずに開口部３ａが形成されるような幅を有するように形成することによって、第２マスク層２ｂ上に半導体層３を成長させた場合に、第２マスク層２ｂの上面の一部が開口部３ａによって露出される。これにより、半導体層３上に半導体素子を形成する場合に、第２マスク層２ｂを位置基準として、パターンニングを行うことができる。その結果、第２マスク層２ｂと半導体素子との位置関係を正確に設定することができる。これにより、マスク層との位置関係によりその特性に分布が生じる半導体素子においても、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【００３１】
また、第２マスク層２ｂの幅を、半導体層３の厚みの２倍以上になるように構成することによって、半導体層３を成長させた場合に、容易に、第２マスク層２ｂ上に開口部３ａを形成することができる。
【００３２】
また、下地１上に第２マスク層２ｂを少なくとも２つ形成することによって、第２マスク層２ｂを位置基準として、半導体層３上に半導体素子を形成する際に、左右方向および回転方向における第２マスク層２ｂと半導体素子との位置関係を正確に特定することができる。
【００３３】
（第２実施形態）
図５〜図８は、本発明の第２実施形態による半導体層の形成方法を説明するための断面図である。この第２実施形態では、ＧａＮ系電界効果トランジスタ（ＦＥＴ）の製造方法に本発明の半導体層の形成方法を適用した場合の例を示している。
【００３４】
以下、図５〜図８を参照して、第２実施形態による半導体層の形成方法について説明する。
【００３５】
まず、図５に示すように、サファイア基板（Ｃ面）１１上に、２段階成長法によって、不純物がドープされていないノンドープのＧａＮ層１２を成長する。このＧａＮ層１２は、６００℃で成長されたＧａＮ層バッファ層と、その上に１０００℃で成長されたＧａＮ層とからなる。なお、このＧａＮ層１２は、本発明の「下地」の一例である。そのＧａＮ層１２上の所定領域に、約１００ｎｍの厚みを有するＳｉＯ2膜からなるストライプ状の第１マスク層１３ａおよび第２マスク層１３ｂを形成する。この場合、第１マスク層１３ａは、素子が形成される領域（ＭＣＥ法により平坦化される領域）に、約５μｍ／約５μｍのライン／スペースで形成する。つまり、第１マスク層１３ａを約５μｍの幅を有するように形成するとともに、第１マスク層１３ａ間の間隔が約５μｍになるように形成する。また、第２マスク層１３ｂは、素子を形成しない領域のうちの一部に、約３０μｍの幅を有するように形成する。
【００３６】
次に、図６に示すように、ＧａＮ層１２の露出された上面上に、ノンドープのＧａＮ層１４を成長させる。なお、このＧａＮ層１４は、本発明の「半導体層」の一例である。この場合、露出されたＧａＮ層１２の上面上において、ＧａＮ層１４は、まず、上方向に成長する。これにより、露出されたＧａＮ層１２の上面上に、断面が三角形状のファセット構造を有するＧａＮ層１４が成長される。さらに、ＧａＮ層１４の成長が進むと、ＧａＮ層１４は、横方向にも成長する。このＧａＮ層１４の横方向成長によって、第１マスク層１３ａ上および第２マスク層１３ｂ上にも、ＧａＮ層１４が形成される。
【００３７】
さらに、ＧａＮ層１４を横方向成長させると、素子形成領域（第１マスク層１３ａが形成される領域）に位置するファセット構造のＧａＮ層１４が合体して連続膜となるとともに、第２マスク層１３ｂの一部上には、第２マスク層１３ｂの一部を露出させる開口部１４ａが形成される。この場合、ＧａＮ層１４は、約１０μｍの膜厚になるまで成長させる。
【００３８】
この後、さらに、ノンドープのＡｌＧａＮ層１５を約５ｎｍの厚みで成長させた後、２Ｅ１８ｃｍ-2でＳｉがドープされたｎ型ＡｌＧａＮ層１６を約４０ｎｍの厚みで成長させる。このｎ型ＡｌＧａＮ層１６が形成された状態においても、第２マスク層１３ｂの表面は、開口部１６ａによって露出される。
【００３９】
次に、図８に示すように、第２マスク層１３ｂの露出された表面を位置基準として、素子形成領域に位置するｎ型ＡｌＧａＮ層１６の上面上に、Ｔｉ／Ａｕオーム性電極からなるソース電極１７およびドレイン電極１８と、Ｎｉ／Ａｕショットキー性電極からなるゲート電極１９とをパターンニングによって形成する。
【００４０】
このようにして、第２実施形態の半導体素子（ＧａＮ系ＦＥＴ）が形成される。
【００４１】
図９および図１０は、第２実施形態の効果を説明するための特性図である。この図９および図１０には、ＦＥＴの動作層（能動層）となる部分にホール測定用の素子（マスクストライプ方向に垂直な方向３μｍ×平行な方向２００μｍ）を作製し、ＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に発生する２次元電子ガスの移動度を測定した結果が示されている。すなわち、図９には、マスク層との位置関係が様々な従来のＦＥＴ（計２００個）の移動度の分布が示されており、図１０には、第２実施形態の形成方法を用いてマスク層との位置関係を適正に制御したＦＥＴ（計２００個）の移動度の分布が示されている。
【００４２】
図９および図１０を参照して、マスク層との位置関係が様々な従来のＦＥＴでは、マスク層との位置関係の差に起因すると考えられる移動度のバラツキが大きくなっていることが分かる。その一方、図１０に示した第２実施形態の形成方法により作製したＦＥＴでは、移動度の均一性が改善され、ほとんどの素子で良好な移動度が得られていることが分かる。
【００４３】
第２実施形態では、上記のように、素子を形成しない領域の一部に、約３０μｍの大きい幅を有する第２マスク層１３ｂを形成することによって、第１マスク層１３ａおよび第２マスク層１３ｂをマスクとしてＧａＮ層１４を選択横方向成長させた後、さらにＡｌＧａＮ層１５およびｎ型ＡｌＧａＮ層１６を形成した場合にも、ｎ型ＡｌＧａＮ層１６に第２マスク層１３ｂの一部を露出させる開口部１６ａを形成することができる。これにより、この第２マスク層１３ｂを位置基準として、ＦＥＴのソース電極１７、ドレイン電極１８およびゲート電極１９をパターンニングすることができる。その結果、第２マスク層１３ｂとＦＥＴとの位置関係を正確に設定することができ、これにより、良好な特性を有するＦＥＴを同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【００４４】
なお、この第２実施形態においても、サファイア基板１１上に、第２マスク層１３ｂを少なくとも２つ形成することによって、第１実施形態と同様、第２マスク層１３ｂを位置基準として、ｎ型ＡｌＧａＮ層１６の素子形成領域上に、ＦＥＴを形成する際に、左右方向および回転方向における第２マスク層１３ｂとＦＥＴとの位置関係を正確に特定することができる。
【００４５】
（第３実施形態）
図１１〜図１４は、本発明の第３実施形態による半導体層の形成方法を説明するための断面図である。また、図１５は、図１４に示すレーザダイオード層の層構造の詳細を説明するための断面図である。また、図１６は、第３実施形態により形成されるレーザダイオード素子の詳細構造を説明するための断面図である。ここで、この第３実施形態では、本発明の半導体層の形成方法を、ＧａＮ系レーザダイオード（ＬＤ）の製造方法に適用した例を示している。
【００４６】
次に、図１１〜図１６を参照して、第３実施形態の半導体層の形成方法について説明する。
【００４７】
まず、図１１に示すように、サファイア基板（Ｃ面）２１上に、２段階成長法を用いて、ノンドープのＧａＮ層２２を形成する。このノンドープのＧａＮ層２２は、６００℃で成長されたＧａＮバッファ層と、そのＧａＮバッファ層上に１０００℃で成長されたＧａＮ層とからなる。なお、このＧａＮ層２２は、本発明の「下地」の一例である。この後、ノンドープのＧａＮ層２２の上面上の所定領域に、約１００ｎｍの厚みを有するＳｉＯ2膜からなるストライプ状の第１マスク層２３ａおよび第２マスク層２３ｂを形成する。この第１マスク層２３ａは、素子が形成される領域（ＭＣＥ法により平坦化される領域）に、約５μｍ／約５μｍのライン／スペースで形成する。また、第２マスク層２３ｂは、素子を形成しない領域のうちの一部に、約４０μｍの幅を有するように形成する。
【００４８】
次に、図１２に示すように、第１マスク層２３ａおよび第２マスク層２３ｂをマスクとして、ノンドープのＧａＮ層２４を成長させる。なお、このＧａＮ層２４は、本発明の「半導体層」の一例である。この場合、露出されたＧａＮ層２２の上面上において、ＧａＮ層２４は、まず、上方向に成長する。これにより、露出されたＧａＮ層２２の上面上に、断面が三角形状のファセット構造を有するＧａＮ層２４が成長される。さらに、ＧａＮ層２４の成長が進むと、ＧａＮ層２４は、横方向にも成長する。このＧａＮ層２４の横方向成長によって、第１マスク層２３ａ上および第２マスク層２３ｂ上にもＧａＮ層２４が形成される。
【００４９】
さらに、ＧａＮ層２４を横方向成長させると、図１３に示すように、素子が形成される領域（第１マスク層２３ａが形成される領域）では、ファセット構造の各ＧａＮ層２４が合体して連続膜になるとともに、第２マスク層２３ｂが形成される領域では、第２マスク層２３ｂの上面の一部を露出させる開口部２４ａが形成される。つまり、第２マスク層２３ｂ上では、ＧａＮ層２４が繋がらずに開口部２４ａが形成される。このＧａＮ層２４は、素子形成領域における厚みが約１０μｍになるまで成長させる。この後、さらに、ＧａＮ層２４上に、合計の厚みが約５μｍを有するレーザダイオード層２５を成長させる。このようなレーザダイオード層２５を成長させた状態においても、第２マスク層２３ｂの上面の一部が露出される開口部２５ａが形成される。
【００５０】
なお、レーザダイオード層２５は、図１５に示すように、ｎ型ＧａＮコンタクト層５１と、ｎ型ＡｌＧａＮクラッド層５２と、ＩｎＧａＮ活性層５３と、ｐ型ＡｌＧａＮクラッド層５４、ｐ型ＧａＮコンタクト層５５とを含んでいる。
【００５１】
次に、図１４に示すように、第２マスク層２３ｂの露出された部分を位置基準として、フォトリソグラフィ技術とエッチング技術とを用いてレーザダイオード層２５を所定形状に形成した後に、Ｐｄ／Ｐｔ／Ａｕからなるｐ型電極２７とＴｉ／Ｐｔ／Ａｕからなるｎ型電極２６とを形成する。より詳細には、第２マスク層２３ｂの露出された部分を位置基準として、図１６に示すような、ｐ型ＡｌＧａＮクラッド層５４およびｐ型ＧａＮコンタクト層５５からなるリッジ部をエッチングにより形成する。また、ｐ型ＡｌＧａＮクラッド層５４からｎ型ＧａＮコンタクト層５１までの一部領域をエッチングにより除去する。その後、ｐ型ＧａＮコンタクト層５５上およびｎ型ＧａＮコンタクト層５１上に、それぞれ、ｐ型電極２７およびｎ型電極２６を形成する。
【００５２】
図１７および図１８は、上記した第３実施形態の効果を説明するための特性図である。図１７および図１８には、２μｍのリッジ幅（マスクストライプに垂直な方向）と、１ｍｍの共振器長（マスクストライプに平行な方向）のレーザダイオードのしきい値電流の測定結果が示されている。すなわち、図１７には、マスク層との位置関係が様々な従来のレーザダイオード素子（計２００個）のしきい値電流の分布が示されており、図１８には、第３実施形態の形成方法を用いてマスク層との位置関係を適正に制御したレーザダイオード素子（計２００個）のしきい値電流の分布が示されている。
【００５３】
図１７に示すマスク層との位置関係が様々な従来のレーザダイオード素子では、マスク層との位置関係の差に起因するとみられるしきい値電流のバラツキが大きくなっていることが分かる。これに対して、図１８に示す第３実施形態の場合では、しきい値電流の均一性が改善され、ほとんどのレーザダイオード素子で低いしきい値電流値が得られていることが分かる。
【００５４】
第３実施形態では、上記のように、第２マスク層２３ｂを露出させる開口部２５ａを有するように、ＧａＮ層２４およびレーザダイオード層２５を成長させることによって、第２マスク層２３ｂの露出された部分を位置基準として、レーザダイオード素子のリッジ部を形成することができる。これにより、第２マスク層２３ｂとレーザダイオード素子のリッジ部との位置関係を正確に特定することができる。その結果、上記のように、良好な特性を有するレーザダイオード素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【００５５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５６】
たとえば、上記第２および第３実施形態では、基板としてサファイア基板を用いたが、本発明はこれに限らず、他の基板を用いてもよい。他の基板としては、たとえば、ＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板、ＩｎＰ基板などが考えられる。
【００５７】
また、上記実施形態では、第１マスク層および第２マスク層をＳｉＯ2膜によって形成したが、本発明はこれに限らず、第１マスク層および第２マスク層をＳｉＮ膜や、タングステンなどの高融点金属を含む膜によって形成してもよい。また、第１マスク層および第２マスク層は、単層膜に限らず、多層膜であってもよい。たとえば、ＳｉＯ2膜を最上層とする多層膜、ＳｉＮ膜を最上層とする多層膜、高融点金属を含む多層膜が考えられる。
【００５８】
また、上記実施形態では、第１マスク層および第２マスク層を、ストライプ状（細長状）としたが、本発明はこれに限らず、他の形状のマスク層であってもよい。この場合、第２マスク層は、その最短部の幅を、第２マスク層上に半導体層を横方向成長させた場合に半導体層が繋がらずに開口部が形成される幅以上の幅に設定すればよい。たとえば、第２マスク層の最短部の幅を半導体層の厚みの２倍以上に設定すれば、第２マスク層上に開口部を形成可能である。
【００５９】
【発明の効果】
以上のように、本発明によれば、第２マスク層と半導体素子との位置関係を正確に設定することができるので、良好な特性を有する素子を同一ウェハ内で均一性よく、かつ、各ウェハ間で再現性よく形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体層の形成方法を説明するための断面図である。
【図２】本発明の第１実施形態による半導体層の形成方法を説明するための断面図である。
【図３】本発明の第１実施形態による半導体層の形成方法を説明するための断面図である。
【図４】本発明の第１実施形態による半導体層の形成方法を説明するための断面図である。
【図５】本発明の第２実施形態による半導体層の形成方法を説明するための断面図である。
【図６】本発明の第２実施形態による半導体層の形成方法を説明するための断面図である。
【図７】本発明の第２実施形態による半導体層の形成方法を説明するための断面図である。
【図８】本発明の第２実施形態による半導体層の形成方法を説明するための断面図である。
【図９】本発明の第２実施形態の効果を説明するための特性図である。
【図１０】本発明の第２実施形態の効果を説明するための特性図である。
【図１１】本発明の第３実施形態による半導体層の形成方法を説明するための断面図である。
【図１２】本発明の第３実施形態による半導体層の形成方法を説明するための断面図である。
【図１３】本発明の第３実施形態による半導体層の形成方法を説明するための断面図である。
【図１４】本発明の第３実施形態による半導体層の形成方法を説明するための断面図である。
【図１５】図１４に示した第３実施形態によるレーザダイオード層の詳細構造を説明するための断面図である。
【図１６】図１４に示した第３実施形態によるレーザダイオード素子部分の詳細を示した断面図である。
【図１７】本発明の第３実施形態の効果を説明するための特性図である。
【図１８】本発明の第３実施形態の効果を説明するための特性図である。
【図１９】従来の半導体層の形成方法を説明するための断面図である。
【図２０】従来の半導体層の形成方法を説明するための断面図である。
【図２１】従来の半導体層の形成方法を説明するための断面図である。
【符号の説明】
１  下地
１１、２１  サファイア基板（下地）
２ａ、１３ａ、２３ａ  第１マスク層
２ｂ、１３ｂ、２３ｂ  第２マスク層
３  半導体層
３ａ、１４ａ、１６ａ、２４ａ、２５ａ  開口部
４  素子パターン
１２、２２  ＧａＮ層（下地）
１４、２４  ＧａＮ層（半導体層）
１５  ＡｌＧａＮ層
１６  ｎ型ＡｌＧａＮ層
１７  ソース電極
１８  ドレイン電極
１９  ゲート電極
２５  レーザダイオード層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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