(57)【特許請求の範囲】
【請求項１】
走査信号を出力する複数の走査回路ブロックを備えた走査回路であって、
前記走査回路ブロックは、
走査回路ブロックの動作を開始させるスタート信号とモード切替え信号とを受けて、リセット信号を出力するリセット回路と、
データ端子に前記リセット信号が入力され、クロック端子にクロック信号が入力され、スレーブ端子から制御信号を出力する第１のフリップフロップと、
データ端子に前記制御信号が入力され、クロック端子に前記クロック信号が入力され、前記走査信号を出力する第２のフリップフロップと、
前記制御信号と前記モード切替え信号とを受けて、他の走査回路ブロックの動作を開始させるスタート信号を出力するスイッチ回路と、を有することを特徴とする走査回路。
【請求項２】
前記スイッチ回路は他の複数の走査回路ブロックと接続されており、前記モード切替え信号のデータによって、前記他の複数の走査回路ブロックの読み飛ばしを制御することを特徴とする請求項１に記載の走査回路。
【請求項３】
前記読み飛ばされた走査回路ブロックの第一のフリップフロップのデータ端子は、前記リセット回路のリセット信号によって電位が固定されていることを特徴とする請求項２に記載の走査回路。
【請求項４】
前記走査回路ブロックのスイッチ回路の配線と、前記モード切替え信号の配線とを接続する手段として、接続層１層を用いた請求項１から３に記載の走査回路。
【請求項５】
複数のリニアイメージセンサーＩＣを配置実装して構成されるイメージセンサーにおいて、
受光量に応じた出力信号を出力する受光素子回路と、
前記受光素子回路の出力を読み出す読出しスイッチと、
前記読出しスイッチの出力信号を任意に読み飛ばす機能を有する請求項１から４のいずれかに記載の走査回路と、を有することを特徴とするイメージセンサー。
【請求項６】
複数のリニアイメージセンサーＩＣを配置実装して構成されるイメージセンサーにおいて、
受光量に応じた出力信号を出力する受光素子回路と、
前記受光素子回路の出力を保持するサンプリング＆ホールド回路と、
前記サンプリング＆ホールド回路の出力信号を読み出す読出しスイッチと、
前記読出しスイッチの出力信号を任意に読み飛ばす機能を有する請求項１から４のいずれかに記載の走査回路と、を有することを特徴とするイメージセンサー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して出力信号を順次読み出す複数のデータフリップフロップ回路で構成された走査回路において、走査手段の粗い方式が選択された時に、走査回路の不要な複数のデータフリップフロップ回路を任意に読み飛ばすことにより、走査順の異なる複数種類の方式に対応する走査回路に適用するものである。
【０００２】
【従来の技術】
従来のクロックに同期して出力信号を順次読み出す複数のデータフリップフロップ回路で構成された走査回路は、センサＩＣやメモリの駆動回路として用いられている。任意のビットのデータのみを読み出したい場合では、一度全部のデータを読み出したあと、外部で必要なデータのみをサンプリングする必要がある（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平５−１６７９８８（第７−８貢、図９）
【０００４】
【発明が解決しようとする課題】
従来の走査回路は以上のように構成されているので、全部のデータを、読み出しを行うため、全部のデータを読み取る時の読み取り速度に固定となる。また走査手段の粗い方式が選択することが出来ず、外部処理ＩＣが必要となる。
【０００５】
【課題を解決するための手段】
そこで上記の問題を解決するために、本発明の走査回路は、クロックに同期して出力信号を順次読み出す走査回路の複数のデータフリップ回路間にパススイッチを接続し、走査手段を選択する制御信号線を複数設け、そのパススイッチを制御することで、通常の全部の複数のデータフリップ回路を順次読み出す走査回路だけでなく、走査手段の粗い方式が選択された時に走査回路の不要なデータフリップフロップ回路を任意に読み飛ばすことと、読み飛ばされたデータフリップ回路の電位を必ず固定する手段を備える。上記手段により任意のデータのみ読み出し、不要なデータがある場合は読み飛ばして、読み取り速度を速くするようにしたものである。
【０００６】
本願発明にかかる走査回路は、外部回路の動作を制御する信号を出力する第１の走査回路と、前記外部回路もしくは他の外部回路の動作を制御する信号を出力する第２の走査回路と、を有する。さらに、前記第１の走査回路は、前記走査回路の動作を開始させるスタート信号とモード切替え信号とを受けて、信号を出力するリセット回路と、前記リセット回路の出力とクロック信号を受けて、前記第１の走査回路としての出力の信号と、前記第１の走査回路の内部回路を制御する信号と、を出力するフリップフロップ回路と、前記第１の走査回路の内部回路を制御する信号と前記モード切替え信号とを受けて、前記第２の走査回路の動作を開始させる信号を出力する前記スイッチ回路と、を有することを特徴とする。
【０００７】
さらに、前記フリップフロップ回路は、リセット回路の出力に基づいた信号がデータ端子に入力され、前記クロック信号がクロック端子に入力され、前記第１の走査回路の内部回路を制御する信号としてスレーブ端子から信号を出力する第１のフリップフロップと、前記第１のフリップフロップのスレーブ端子からの出力信号がデータ端子に入力され、前記クロック信号がクロック端子に入力され、前記第１の走査回路としての出力の信号を出力する第２のフリップフロップと、を有することを特徴とする。
【０００８】
さらに、本願発明にかかるイメージセンサーは、前記走査回路を有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を、図面を参照しながら説明する。図１は、本発明の実施形態１における走査回路の回路図、図２は図１におけるＦのパススイッチ選択時のタイミングチャート、図３は図１におけるＧのパススイッチ選択時のタイミングチャート、図４は図１におけるＨのパススイッチ選択時のタイミングチャート、図５は図１におけるＩのパススイッチ選択時のタイミングチャートである。
【００１０】
表１は、図１におけるＦ選択時のパススイッチＦ，Ｇ，Ｈ，Ｉのスイッチ設定とリセット回路列２の入力端子Ｒ１，２，３・・・ｎの論理設定である。
【００１１】
【表１】
0004005499.tif 000002
表２は、図１におけるＧ選択時のパススイッチＦ，Ｇ，Ｈ，Ｉのスイッチ設定とリセット回路列２の入力端子Ｒ１，２，３・・・ｎの論理設定である。
【００１２】
【表２】
0004005499.tif 000003
表３は図１におけるＨ選択時のパススイッチＦ，Ｇ，Ｈ，Ｉのスイッチ設定とリセット回路列２の入力端子Ｒ１，２，３・・・ｎの論理設定である。
【００１３】
【表３】
0004005499.tif 000004
表４は図１におけるＩ選択時のパススイッチＦ，Ｇ，Ｈ，Ｉのスイッチ設定とリセット回路列２の入力端子Ｒ１，２，３・・・ｎの論理設定である。
【００１４】
【表４】
0004005499.tif 000005
図１においてデータフリップフロップ回路列１と、データフリップフロップのリセット回路列２とＦ選択時のパススイッチ回路列３とＧ選択時のパススイッチ回路列４とＨ選択時のパススイッチ回路列５とＩ選択時のパススイッチ回路列６で走査回路を構成している。
【００１５】
データフリップフロップ回路列１には、クロック信号ΦＣＫにより順次次段に同期転送するｎ個のデータフリップ回路ＦＦ−１，ＦＦ−２，ＦＦ−３，ＦＦ−４，ＦＦ−５，ＦＦ−６，ＦＦ−７，ＦＦ−８，ＦＦ−９，ＦＦ−１０，ＦＦ−１１，ＦＦ−１２，・・・ＦＦｎが並べられ、データフリップ回路を駆動するクロック７（φＣＫ）が共通接続されており、ＦＦ−１にはスタートパルス８(φＳＴ）が接続されている。データフリップフロップのリセット回路列２には、ｎ個のＮＯＲ回路ＮＯＲ−１，ＮＯＲ−２，ＮＯＲ−３，ＮＯＲ−４，ＮＯＲ−５，ＮＯＲ−６，ＮＯＲ−７，ＮＯＲ−８，ＮＯＲ−９，ＮＯＲ−１０，ＮＯＲ−１１，ＮＯＲ−１２，ＮＯＲ−ｎの出力をそれぞれのデータフリップフロップ回路のデータ入力端子に接続し、入力端子の一方には対応するリセット信号端子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１，Ｒ１２、Ｒｎが接続されている。
【００１６】
本実施例では、データフリップフロップをＬＯＷアクティブで構成した場合のリセット回路列にＮＯＲ回路で構成しているが、ＨＩＧＨアクティブの場合はＮＡＮＤ回路でも構わない。
【００１７】
Ｆ選択時のパススイッチ回路列３には、走査回路の読み出し順を切り替える制御信号線Ｆがデータフリップフロップ回路間のパススイッチＳＷ１−１，ＳＷ１−２，ＳＷ１−３，ＳＷ１−４，ＳＷ１−５，ＳＷ１−６，ＳＷ１−７，ＳＷ１−８，ＳＷ１−９，ＳＷ１−１０，ＳＷ１−１１，ＳＷ１−１２の制御端子に共通結線されており、パススイッチＳＷ１−１はＦＦ−１の出力Ｑ１とＮＯＲ−２の入力端子間に接続され、パススイッチＳＷ１−２はＦＦ−２の出力Ｑ１とＮＯＲ−３の入力端子間に接続され、パススイッチＳＷ１−３はＦＦ−３の出力Ｑ１とＮＯＲ−４の入力端子間に接続されている。さらに、パススイッチＳＷ１−４はＦＦ−４の出力Ｑ１とＮＯＲ−５の入力端子間に接続され、パススイッチＳＷ１−５はＦＦ−５の出力Ｑ１とＮＯＲ−６の入力端子間に接続され、パススイッチＳＷ１−６はＦＦ−６の出力Ｑ１とＮＯＲ−７の入力端子間に接続されている。さらに、パススイッチＳＷ１−７はＦＦ−７の出力Ｑ１とＮＯＲ−８の入力端子間に接続され、パススイッチＳＷ１−８はＦＦ−８の出力Ｑ１とＮＯＲ−９の入力端子間に接続され、パススイッチＳＷ１−９はＦＦ−９の出力Ｑ１とＮＯＲ−１０の入力端子間に接続され、パススイッチＳＷ１−１０はＦＦ−１０の出力Ｑ１とＮＯＲ−１１の入力端子間に接続されている。さらに、パススイッチＳＷ１−１１はＦＦ−１１の出力Ｑ１とＮＯＲ−１２の入力端子間に接続され、パススイッチＳＷ１−１２はＦＦ−１２の出力Ｑ１とＮＯＲ−１３の入力端子間に接続されている。
【００１８】
Ｇ選択時のパススイッチ回路列４には、走査回路の読み出し順を切り替える制御信号線Ｇがデータフリップフロップ回路間のパススイッチＳＷ２−１，ＳＷ２−２，ＳＷ２−３，ＳＷ２−４，ＳＷ２−５，ＳＷ２−６の制御端子に共通結線されており、パススイッチＳＷ２−１はＦＦ−１の出力Ｑ１とＮＯＲ−４の入力端子間に接続され、パススイッチＳＷ２−２はＦＦ−４の出力Ｑ４とＮＯＲ−５の入力端子間に接続されている。さらに、パススイッチＳＷ２−３はＦＦ−３の出力Ｑ５とＮＯＲ−８の入力端子間に接続され、パススイッチＳＷ２−４はＦＦ−８の出力Ｑ８とＮＯＲ−９の入力端子間に接続されている。さらに、パススイッチＳＷ２−５はＦＦ−９の出力Ｑ９とＮＯＲ−６の入力端子間に接続され、パススイッチＳＷ２−６はＦＦ−１２の出力Ｑ１２とＮＯＲ−ｎの入力端子間に接続されている。
【００１９】
Ｈ選択時のパススイッチ回路列５には、走査回路の読み出し順を切り替える制御信号線Ｈがデータフリップフロップ回路間のパススイッチＳＷ３−１，ＳＷ３−２，ＳＷ３−３，ＳＷ３−４の制御端子に共通結線されている。パススイッチＳＷ３−１はＦＦ−１の出力Ｑ１とＮＯＲ−４の入力端子間に接続され、パススイッチＳＷ３−２はＦＦ−４の出力Ｑ４とＮＯＲ−９の入力端子間に接続され、パススイッチＳＷ３−３はＦＦ−９の出力Ｑ９とＮＯＲ−１２の入力端子間に接続され、パススイッチＳＷ３−４はＦＦ−１２の出力Ｑ１２とＮＯＲ−ｎの入力端子間に接続されている。
【００２０】
Ｉ選択時のパススイッチ回路列６には、走査回路の読み出し順を切り替える制御信号線Ｉがデータフリップフロップ回路間のパススイッチＳＷ４−１，ＳＷ４−２，ＳＷ４−３の制御端子に共通結線されている。
【００２１】
パススイッチＳＷ４−１はＦＦ−１の出力Ｑ１とＮＯＲ−６の入力端子間に接続され、パススイッチＳＷ４−２はＦＦ−６の出力Ｑ４とＮＯＲ−９の入力端子間に接続され、パススイッチＳＷ４−３はＦＦ−９の出力Ｑ９とＮＯＲ−ｎの入力端子間に接続されている。次に、走査方式の切替手段について説明する。表１においてＦ選択時のスイッチ設定およびリセット回路列の設定で、パススイッチＳＷ１−１，２，３・・・１２を全てＯＮ状態にし、ＳＷ２−１，２，３・・・６とＳＷ３−１，２，３，４とＳＷ４−１，２，３をＯＦＦ状態にし、リセット回路列２のＮＯＲ−１，２，３・・・ｎの一方の入力端子の論理設定Ｒ１，２，３，・・・ｎを全てＬレベルの状態となっている。このように設定すれば全てのデータフリップフロップ回路が走査するようになる。図２のＦ選択時のタイミングチャートでは、スタートパルスφＳＴを入力すると、走査回路列１の全てのデータフリップ回路ＦＦ−１，２，３，・・・ｎはクロック信号φＣＫに同期してＱ１，２，３，・・・ｎまでスタートパルスφＳＴの位置をクロックφＣＫの０発目とするとｎ発目までを順次データが転送される。
【００２２】
表２においてＧ選択時のスイッチ設定およびリセット回路列の設定で、パススイッチＳＷ１−１，２，３・・・１２を全てＯＦＦ状態にし、ＳＷ２−１，２，３，４，５，６をＯＮ状態にし、ＳＷ３−１，２，３，４とＳＷ４−１，２，３をＯＦＦ状態にし、リセット回路列２のＮＯＲ−１，２，３・・・ｎの一方の入力端子の論理設定Ｒ１，Ｒ４，Ｒ５，Ｒ８，Ｒ９，Ｒ１２，ＲｎをＬレベルの状態としＲ２，Ｒ３，Ｒ６，Ｒ７，Ｒ１０，Ｒ１１をＨレベルに設定している。このように設定すれば任意のデータフリップフロップ回路が走査するようになる。
【００２３】
図３のＧ選択時のタイミングチャートでは、スタートパルスφＳＴを入力すると、走査回路列１のデータフリップ回路ＦＦ−１，４，５，８，９，１１，１２，ｎがクロック信号φＣＫに同期してＱ１，Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１１，Ｑ１２，ＱｎがスタートパルスφＳＴの位置をクロックφＣＫの０発目とすると７発目まで順次データが転送される。なおＱ２，Ｑ３，Ｑ６，Ｑ７、Ｑ１０はＨレベルの状態に電位が固定されＦＦ-２，ＦＦ-３，ＦＦ-６，ＦＦ-７、ＦＦ-１０は読み飛ばされる。
【００２４】
表３においてＨ選択時のスイッチ設定およびリセット回路列の設定で、パススイッチＳＷ１−１，２，３・・・１２の全てとＳＷ２−１，２，３，４，５，６をＯＦＦ状態にし、ＳＷ３−１，２，３，４をＯＮ状態にし、ＳＷ４−１，２，３をＯＦＦ状態にし、リセット回路列２のＮＯＲ−１，２，３・・・ｎの一方の入力端子の論理設定Ｒ１，Ｒ４，Ｒ９，Ｒ１２，ＲｎをＬレベルの状態としＲ２，Ｒ３，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ１０，Ｒ１１をＨレベルに設定している。このように設定すれば任意のデータフリップフロップ回路が走査するようになる。
【００２５】
図４のＨ選択時のタイミングチャートでは、スタートパルスφＳＴを入力すると、走査回路列１のデータフリップ回路ＦＦ−１，４，９，１２，ｎがクロック信号φＣＫに同期してＱ１，Ｑ４，Ｑ５，Ｑ９，Ｑ１２，ＱｎがスタートパルスφＳＴの位置をクロックφＣＫの０発目とすると５発目まで順次データが転送される。なおＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ１０、Ｑ１１はＨレベルの状態に電位が固定されＦＦ-２，ＦＦ-３，ＦＦ-５，ＦＦ-６，ＦＦ-７，ＦＦ-８，ＦＦ-１０、ＦＦ-１１は読み飛ばされる。
【００２６】
表４においてＩ選択時のスイッチ設定およびリセット回路列の設定で、パススイッチＳＷ１−１，２，３・・・１２の全てとＳＷ２−１，２，３，４，５，６とＳＷ３−１，２，３，４をＯＦＦ状態にし、ＳＷ４−１，２，３をＯＮ状態にし、リセット回路列２のＮＯＲ−１，２，３・・・ｎの一方の入力端子の論理設定Ｒ１，Ｒ６，Ｒ９，ＲｎをＬレベルの状態としＲ２，Ｒ３，Ｒ４，Ｒ５，Ｒ７，Ｒ８，Ｒ１０，Ｒ１１，Ｒ１２をＨレベルに設定している。このように設定すれば任意のデータフリップフロップ回路が走査するようになる。
【００２７】
図５のＩ選択時のタイミングチャートでは、スタートパルスφＳＴを入力すると、走査回路列１のデータフリップ回路ＦＦ−１，６，９，ｎがクロック信号φＣＫに同期してＱ１，Ｑ６，Ｑ９，ＱｎがスタートパルスφＳＴの位置をクロックφＣＫの０発目とすると４発目まで順次データが転送される。なおＱ２，Ｑ３，Ｑ４，Ｑ５，Ｑ７，Ｑ８，Ｑ１０、Ｑ１１、Ｑ１２はＨレベルの状態に電位が固定されＦＦ-２，ＦＦ-３，ＦＦ-４，ＦＦ-５，ＦＦ-７，ＦＦ-８，ＦＦ-１０、ＦＦ-１１、ＦＦ-１２は読み飛ばされる。
【００２８】
このようにして、モードを選択することで、通常の全てデータフリップ回路を走査しデータを順次読み出す走査回路と任意のデータフリップ回路のみ走査しデータ読み飛ばす走査回路を多数選択できる。また情報量を最小限に抑えつつ、走査速度を上げることができる走査回路である。
【００２９】
本実施例では便宜上ＭＯＤＥ信号を切り替えて、Ｆ選択時、Ｇ選択時、Ｈ選択時、Ｉ選択時の４種類の走査方式が得られる構成としたが、別のパススイッチ回路列をｍ列と多数準備すればｍ種類となり幾つでも構わない。またパススイッチの配置はパススイッチ回路列の中であれば回路上どこにでも配置を変更し、回路に応じたリセット回路列のリセットの論理設定を行うことができ、読み飛ばすデータフリップ回路順は幾つでもかまわない。
【００３０】
本発明の第２の実施形態を、図面を参照しながら説明する。図６は本実施形態の走査回路を用いたセンサＩＣの回路ブロック図である。図７は本実施形態の走査回路を用いたサンプルホールド回路を内蔵したセンサＩＣの回路ブロック図である。図８は本実施形態の走査回路を用いたセンサＩＣのタイミングチャートである。
【００３１】
本実施形態においては、上記実施形態１に対して更にセンサ素子と読み出しスイッチを追加した構成を示している。図６においてデータフリップフロップ回路列１と、データフリップフロップのリセット回路列２とＦ選択時のパススイッチ回路列３とＧ選択時のパススイッチ回路列４とＨ選択時のパススイッチ回路列５とＩ選択時のパススイッチ回路列６で走査回路を有し、センサ素子列９と、読み出しスイッチ回路列１０が接続されている。センサ素子列９をそれぞれのセンサ素子９−１，９−２，９−３，・・・，９−ｎ、対応する読み出しスイッチ回路列１０をそれぞれ読み出しスイッチ１０−１，１０−２，１０−３，・・・，１０−ｎとする。
【００３２】
共通信号線１１は、それぞれ読み出しスイッチ１０−１，１０−２，１０−３，・・・，１０−ｎの端子に接続され、端子ＳＩＧに読み出される構成となっている。
【００３３】
図７においてデータフリップフロップ回路列１と、データフリップフロップのリセット回路列２とＦ選択時のパススイッチ回路列３とＧ選択時のパススイッチ回路列４とＨ選択時のパススイッチ回路列５とＩ選択時のパススイッチ回路列６で走査回路を有し、センサ素子列９と、サンプルホールド回路列１２と、読み出しスイッチ回路列１０が接続されている。センサ素子列９をそれぞれのセンサ素子９−１，９−２，９−３，・・・，９−ｎ、対応するサンプルホールド回路列１２をそれぞれサンプルホールド回路１２−１，１２−２，１２−３，・・・，１２−ｎ、対応する読み出しスイッチ回路列１０をそれぞれ読み出しスイッチ１０−１，１０−２，１０−３，・・・，１０−ｎとする。
【００３４】
共通信号線１１は、それぞれ読み出しスイッチ１０−１，１０−２，１０−３，・・・，１０−ｎの端子に接続され、端子ＳＩＧに読み出される構成となっている。
【００３５】
図８の実施形態２のタイミングチャートにおいて、スタートパルスφＳＴを入力すると、φＳＩＧ（Ｆ選択時）では、走査回路列１の全てのデータフリップ回路ＦＦ−１，２，３，・・・ｎはクロック信号φＣＫに同期してＱ１，２，３，・・・ｎまでスタートパルスφＳＴの位置をクロックφＣＫの０発目とするとｎ発目まで順次データが転送される。このため全てのセンサ素子９−１，９−２，９−３，・・・，９−ｎがクロックφＣＫの０発目からｎ発目まで順次出力される。
【００３６】
φＳＩＧ（Ｇ選択時）では、走査回路列１のデータフリップ回路ＦＦ−１，４，５，８，９，１１，１２，ｎはクロック信号φＣＫに同期してＱ１，Ｑ４，Ｑ５，Ｑ８，Ｑ９，Ｑ１１，Ｑ１２，ＱｎまでスタートパルスφＳＴの位置をクロックφＣＫの０発目とすると７発目まで順次データが転送される。このためセンサ素子９−１，９−４，９−５，９−８，９−９，９−１１，９−１２，９−ｎがクロックφＣＫの０発目から７発目まで順次出力される。
【００３７】
φＳＩＧ（Ｈ選択時）では、走査回路列１のデータフリップ回路ＦＦ−１，４，９，１２，ｎはクロック信号φＣＫに同期してＱ１，Ｑ４，Ｑ９，Ｑ１２，ＱｎまでスタートパルスφＳＴの位置をクロックφＣＫの０発目とすると５発目まで順次データが転送される。このためセンサ素子９−１，９−４，９−９，９−１２，９−ｎがクロックφＣＫの０発目から５発目まで順次出力される。
【００３８】
φＳＩＧ（Ｉ選択時）では、走査回路列１のデータフリップ回路ＦＦ−１，６，９，ｎはクロック信号φＣＫに同期してＱ１，Ｑ６，Ｑ９，ＱｎまでスタートパルスφＳＴの位置をクロックφＣＫの０発目とすると４発目まで順次データが転送される。このためセンサ素子９−１，９−６，９−９，９−ｎがクロックφＣＫの０発目から４発目まで順次出力される。
【００３９】
このように任意のデータフリップ回路のみ走査しデータ読み飛ばす走査回路を多数選択できる。このため任意のセンサ素子の出力のみを読み出すことが可能となるセンサＩＣが実現できた。また情報量を最小限に抑えつつ、読み取り速度を上げることができるセンサＩＣである。
【００４０】
本実施の形態では、便宜上センサ素子を使用したセンサＩＣとしたが、センサ素子は光電変換素子のフォトダイオード、フォトトランジスタとすることもできる。これにより、任意の信号を取り出したり、解像度を切り替えることができるリニアイメージセンサＩＣや光学式の指紋センサーや、センサ素子に静電容量を使用すれば任意の信号を取り出したり、解像度を切り替えることができる静電容量型の指紋センサーに応用できる。
【００４１】
またセンサ素子部分を端子とすることで、外部から各サンプルホールド回路にデジタルデータ、またはアナログ信号を一旦保持すれば、任意の信号を取り出す処理ＩＣにも応用できる。
【００４２】
本発明の第３の実施の形態を、図面を参照しながら説明する。図９は本発明の実施形態における走査回路の回路ブロック図である。本実施形態は、実施形態１で示された走査回路を実現する際の回路構成について示したものである。以下、実施形態１を説明する図１と本実施形態を説明する図９とを参照しながら説明する。
【００４３】
図９において、走査回路１３は、走査回路ブロック１４−１〜１４−ｎと、走査回路制御信号線列１５と、データ信号線１６−１−１〜１６−ｎ−４と、走査回路制御信号選択コンタクト１７−１−Ｃ１〜１７−ｎ−Ｃ４とで構成されている。
【００４４】
走査回路ブロック１４−１は、フリップフロップ回路ブロック１４−１−１と、リセット回路ブロック１４−１−２と、パススイッチ回路ブロック１４−１−３と、パススイッチ−リセット回路制御信号線１４−１−ＡＬ１〜１４−１−ＡＬ４とで構成されている。走査回路ブロック１４−２〜１４−ｎは、走査回路ブロック１４−１と同一の回路構成である。
【００４５】
走査回路制御信号線列１５は、走査回路制御信号線１５−ＡＬ１〜１５−ＡＬ５で構成されている。走査回路制御信号線１５−ＡＬ１〜１５−ＡＬ４には、それぞれモード切り替え信号ΦＦ〜ΦＩが入力され、走査回路制御信号線１５−ＡＬ５にはローレベルの電位を与えるＶＳＳ電位が与えられる。
【００４６】
データ信号線１６−１−１〜１６−ｎ−４は、それぞれ走査回路ブロックのデータ信号出力端子１４−１−Ｏ１〜１４−ｎ−Ｏ４と走査回路ブロックのデータ信号入力端子１４−２−Ｄ〜１４−ｎ−Ｄとを接続する信号配線である。走査回路ブロック間のデータ信号入力端子とデータ信号出力端子は、上記データ信号線を用いて、任意に接続することができる。
【００４７】
走査回路制御信号選択コンタクト１７−１−Ｃ１〜１７−ｎ−Ｃ４は、パススイッチ−リセット回路制御信号線１４−１−ＡＬ１〜１４−１−ＡＬ４と、走査回路制御信号線１５−ＡＬ１〜１５−ＡＬ５と、を接続する接続点である。パススイッチ−リセット回路制御信号線と走査回路制御信号線とは、走査回路制御信号選択コンタクトを用いて任意に接続することができ、モード切り替え信号ΦＦ〜ΦＩが制御するパススイッチを任意に変えることができる。
【００４８】
ここに、図９のフリップフロップ回路ブロック１４−１−１〜１４−ｎ−１は、それぞれ図１のＦＦ−１〜ＦＦ−ｎに相当する。また、図９のリセット回路ブロック１４−１−２〜１４−ｎ−２は、それぞれ図１のＮＯＲ−１〜ＮＯＲ−ｎに相当する。また、図９のパススイッチ回路ブロック１４−１−３を構成するパススイッチ１４−１−３−ＳＷ１〜１４−１−３−ＳＷ４は、それぞれ図１のＳＷ１−１〜ＳＷ４−１に相当する。また、図９のパススイッチ回路ブロック１４−２−３を構成するパススイッチ１４−２−３−ＳＷ１〜１４−２−３−ＳＷ４のうち、１４−２−３−ＳＷ１は図１のＳＷ１−２に相当する。図９のパススイッチ１４−２−３−ＳＷ２〜１４−２−３−ＳＷ４は、図１では示されていない。以降、パススイッチ回路ブロック１４−３−３〜１４−ｎ−３についても同様である。
【００４９】
また、図９の走査回路ブロック１４−１は、図１のＦＦ−１とＮＯＲ−１とＳＷ１−１とＳＷ２−１とＳＷ３−１とＳＷ４−１とで構成される回路と同等の機能を示す。また、図９の走査回路ブロック１４−２は、図１のＦＦ−２とＮＯＲ−２とＳＷ１−２とで構成される回路と同等の機能を示す。また、図９の走査回路ブロック１４−３〜１４−ｎにおいても、それぞれ図１のＦＦとＮＯＲとＳＷとで構成される回路と同等の機能を示す。また、図９のモード切り替え信号ΦＦ〜ΦＩは、それぞれ図１のΦＦ〜ΦＩに相当する。
【００５０】
次に図９の走査回路ブロック１４−１の回路構成について説明を行う。フリップフロップ回路ブロック１４−１−１は、データ信号読み飛ばし用フリップフロップ回路１４−１−１ａと、データ信号同期用フリップフロップ回路１４−１−１ａ’と、データ信号増幅用バッファ１４−１−１ｂとで構成されている。
【００５１】
データ信号読み飛ばし用フリップフロップ回路１４−１−１ａと、データ信号同期用フリップフロップ回路１４−１−１ａ’には、クロック信号ΦＣＫが入力される。データ信号読み飛ばし用フリップフロップ回路１４−１−１ａの出力Ｑは、データ信号同期用フリップフロップ回路１４−１−１ａ’のＤおよびデータ信号増幅用バッファ１４−１−１ｂの入力に接続される。
【００５２】
リセット回路ブロック１４−１−２は、２ＮＯＲ回路とＮＯＴ回路からなる２ＯＲ回路および４ＮＯＲ回路とで構成される。実施形態１においては、図１のＮＯＲ−１で示されるように２ＮＯＲ回路であるが、本実施の形態においては、図１のＮＯＲ−１の入力Ｒ１を４入力とした構成にしている。
【００５３】
リセット回路ブロック１４−１−２の入力の一方であるデータ信号入力端子１４−１−Ｄには、スタート信号ΦＳＴが入力される。リセット回路ブロック１４−１−２の入力の他方には、パススイッチ−リセット回路制御信号線１４−１−ＡＬ１〜１４−１−ＡＬ４が接続される。
【００５４】
パススイッチ回路ブロック１４−１−３は、パススイッチ１４−１−３−ＳＷ１〜１４−１−３−ＳＷ４で構成されている。パススイッチ１４−１−３−ＳＷ１〜１４−１−３−ＳＷ４の一方の端子は、データ信号増幅用バッファ１４−１−１ｂの出力に接続され、もう一方の端子は、それぞれ走査回路ブロック１４−１のデータ出力端子１４−１−Ｏ１〜１４−１−Ｏ４に接続される。
【００５５】
パススイッチ１４−１−３−ＳＷ１〜１４−１−３−ＳＷ４のＯＮ／ＯＦＦ制御を行う端子には、それぞれ、パススイッチ−リセット回路制御信号線１４−１−ＡＬ１〜１４−１−ＡＬ４からの信号が入力される。ここに、パススイッチ１４−１−３−ＳＷ１〜１４−ｎ−３−ＳＷ４は、パススイッチ−リセット回路制御信号線の電位がハイレベルの場合にはＯＮとなり、パススイッチ−リセット回路制御信号線の電位がローレベルの場合にはＯＦＦとなるスイッチである。
【００５６】
走査回路ブロック１４−２〜１４−ｎについても走査回路ブロック１４−１と同一の回路構成である。
【００５７】
次に走査回路ブロックと走査回路制御信号線との接続について説明を行う。
【００５８】
走査回路ブロック１４−１のパススイッチ−リセット回路制御信号線１４−１−ＡＬ１〜１４−１−ＡＬ４は、それぞれ、接続点１７−１−Ｃ１〜１７−１−Ｃ４によって、それぞれ、走査回路制御信号線１５−ＡＬ１〜１５−ＡＬ４に接続される。また、走査回路ブロック１４−２のパススイッチ−リセット回路制御信号線１４−２−ＡＬ１は、接続点１７−２−Ｃ１によって走査回路制御信号線１５−ＡＬ１に接続され、パススイッチ−リセット回路制御信号線１４−２−ＡＬ２〜１４−２−ＡＬ４は、それぞれ、接続点１７−２−Ｃ２〜１７−２−Ｃ４によって、ローレベルの電位を与えるＶＳＳ配線１５−ＡＬ５に接続される。
【００５９】
以上のように構成することにより、図９の走査回路１３は次のように動作する。
【００６０】
走査回路ブロック１４−１のパススイッチ回路ブロック１４−１−３において、モード切り替え信号ΦＦによって、パススイッチ１４−１−３−ＳＷ１がＯＮ／ＯＦＦされ、モード切り替え信号ΦＧによって、パススイッチ１４−１−３−ＳＷ２がＯＮ／ＯＦＦされ、モード切り替え信号ΦＨによって、パススイッチ１４−１−３−ＳＷ３がＯＮ／ＯＦＦされ、モード切り替え信号ΦＩによって、パススイッチ１４−１−３−ＳＷ４がＯＮ／ＯＦＦされる。モード切り替え信号ΦＦの電位がハイレベルであり、モード切り替え信号ΦＧ〜ΦＩの電位がローレベルである場合には、パススイッチ１４−１−３−ＳＷ１はＯＮとなり、パススイッチ１４−１−３−ＳＷ２〜１４−１−３−ＳＷ４はＯＦＦとなるので、データ信号増幅用バッファ１４−１−１ｂから出力された信号は、パススイッチ１４−１−３−ＳＷ１を介し、データ信号出力端子１４−１−Ｏ１から出力される。モード切り替え信号ΦＧの電位がハイレベルであり、モード切り替え信号ΦＦ、ΦＨ〜ΦＩの電位がローレベルである場合には、パススイッチ１４−１−３−ＳＷ２はＯＮとなり、パススイッチ１４−１−３−ＳＷ１、１４−１−３−ＳＷ３〜１４−１−３−ＳＷ４はＯＦＦとなるので、データ信号増幅用バッファ１４−１−１ｂの出力からの信号は、パススイッチ１４−１−３−ＳＷ２を介し、データ信号出力端子１４−１−Ｏ２から出力される。また、モード切り替え信号ΦＨの電位がハイレベルであり、モード切り替え信号ΦＦ、ΦＧ、ΦＩの電位がローレベルである場合、または、モード切り替え信号ΦＩの電位がハイレベルであり、モード切り替え信号ΦＦ〜ΦＨの電位がローレベルである場合においても、上記と同様であり、データ信号増幅用バッファ１４−１−１ｂの出力からの信号は、パススイッチを介し、それぞれデータ信号出力端子１４−１−Ｏ３、１４−１−Ｏ４から出力される。以上のように構成されているので、モード切り替え信号ΦＦ〜ΦＩによって、走査回路ブロック１４−１の出力データ端子を選択することができる。
【００６１】
走査回路ブロック１４−１のリセット回路ブロック１４−１−２の出力は、入力の一方であるデータ信号入力端子１４−１−Ｄの信号と、その他の入力である４ＮＯＲ回路に入力されるモード切り替え信号ΦＦ〜ΦＩによって、決定される。モード切り替え信号ΦＦ〜ΦＩのいずれかがハイレベルである場合には、４ＮＯＲ回路はローレベルを出力するため、リセット回路ブロック１４−１−２の出力はデータ信号入力端子１４−１−Ｄによって決まり、データ信号入力端子１４−１−Ｄに入力されたデータ信号はリセット回路ブロック１４−１−２を介して、フリップフロップ回路プロック１４−１−１に入力される。モード切り替え信号ΦＦ〜ΦＩが全てローレベルである場合には、４ＮＯＲ回路はハイレベルを出力するため、リセット回路ブロック１４−１−２の出力はデータ信号入力端子１４−１−Ｄに入力されたデータ信号に関わらずハイレベルであり、フリップフロップ回路プロック１４−１−１のリセットを行う。以上のように構成されているので、リセット回路ブロック１４−１−２は、モード切り替え信号ΦＦ〜ΦＩによって、フリップフロップ回路プロック１４−１−１にデータ信号を入力するかリセットを行うかを選択することができる。
【００６２】
走査回路ブロック１４−１のフリップフロップ回路プロック１４−１−１は、前述のとおりデータ信号読み飛ばし用とデータ信号同期用の二つのフリップフロップ回路とデータ信号増幅用バッファとで構成されている。実施形態１においては、フリップフロップ回路ブロックは図１のＦＦ−１に示されるように、一つのフリップフロップ回路で構成されている。この回路構成では、パススイッチＳＷ−１〜ＳＷ−４のＯＮ／ＯＦＦの切り替えによってデータ信号線の配線長が変化し、各データ信号線間でデータ信号の遅延時間の差が生じた場合に、クロック信号ΦＣＫに同期した出力ＭおよびＭＸをフリップフロップ回路ＦＦ−１から得ることができない。これに対し、本実施の形態では、上記のようにデータ信号読み飛ばし用とデータ信号同期用の二つのフリップフロップ回路を用いた構成にすることにより、パススイッチのＯＮ／ＯＦＦの切り替えによってデータ信号線の配線長が変化し、各データ信号線間でデータ信号の遅延時間の差が生じた場合においてもクロック信号ΦＣＫに同期した出力ＭおよびＭＸを得ることができる。また本実施例では、データ信号増幅用バッファを用いることにより、データ信号線の配線長が長い場合においても、次段につながる走査回路ブロックへのデータ信号の遅延時間を極力小さくし、回路を正常に動作させることができる。
【００６３】
ここに、パススイッチ１４−１−３−ＳＷ１〜１４−１−３−ＳＷ４は、それぞれ実施例１の図１で示されたＳＷ１−１〜ＳＷ４−１と同等の機能を持つ。また、フリップフロップ回路プロック１４−１−１は実施例１の図１で示されたＦＦ−１と同等の機能を持ち、リセット回路ブロック１４−１−２は実施例１の図１で示されたＮＯＲ−１と同等の機能を持つ。従って、走査回路ブロック１４−１は実施例１の図１で示されたＦＦ−１とＮＯＲ−１とＳＷ１−１〜ＳＷ４−１とで構成される回路と同等の機能を持つ。
【００６４】
走査回路ブロック１４−１は上記のように構成されているので、走査回路ブロック１４−１に入力されたデータ信号はモード切り替え信号ΦＦ〜ΦＩによって、走査回路ブロック１４−１の出力信号データ端子を選択することができ、データの読み飛ばし先の走査回路ブロックを選択することができる。
【００６５】
次に図９の走査回路ブロック１４−２の回路動作について説明を行う。走査回路ブロック１４−２のパススイッチ回路ブロック１４−２−３において、モード切り替え信号ΦＦによって、パススイッチ１４−２−３−ＳＷ１がＯＮ／ＯＦＦされる。パススイッチ１４−２−３−ＳＷ２〜１４−２−３−ＳＷ４のＯＮ／ＯＦＦ制御を行う端子は、ローレベルの電位を与えるＶＳＳ配線１５−ＡＬ５に接続されているので、パススイッチ１４−２−３−ＳＷ２〜１４−２−３−ＳＷ４は常にＯＦＦである。モード切り替え信号ΦＦの電位がハイレベルである場合には、パススイッチ１４−２−４−ＳＷ１はＯＮとなるので、データ信号増幅用バッファ１４−２−１ｂの出力からの信号はパススイッチ１４−２−３−ＳＷ１を介し、データ信号出力端子１４−２−Ｏ２から出力される。モード切り替え信号ΦＦの電位がローレベルである場合には、パススイッチ１４−２−４−ＳＷ１はＯＦＦとなり、パススイッチ１４−２−４−ＳＷ２〜１４−２−４−ＳＷ４はモード切り替え信号に依らず常にＯＦＦであるのでデータ信号増幅用バッファ１４−２−１ｂの出力からの信号は出力されない。また、このときパススイッチ−リセット回路制御信号線１４−２−ＡＬ１〜１４−２−ＡＬ４の電位は全てローレベルであるので、リセット回路ブロック１４−２−２の４ＮＯＲ回路への入力は全てローレベルであり、データ信号入力端子１４−２−Ｄの信号に関わらず、リセット回路ブロック１４−２−２はハイレベル信号を出力し、フリップフロップ回路プロック１４−２−１のリセットを行う。
【００６６】
ここに、パススイッチ１４−２−３−ＳＷ１は、それぞれ実施例１の図１で示されたＳＷ１−２と同等の機能を持つ。パススイッチ１４−２−３−ＳＷ２〜１４−２−３−ＳＷ４は常にＯＦＦであるため、実施例１の図１では示されていない。また、フリップフロップ回路プロック１４−２−１は、実施例１の図１で示されたＦＦ−２と同等の機能を持ち、リセット回路ブロック１４−２−２は、実施例１の図１で示されたＮＯＲ−２と同等の機能を持つ。従って、走査回路ブロック１４−２は、実施例１の図１で示されたＦＦ−２とＮＯＲ−２とＳＷ２とで構成される回路と同等の機能を持つ。
【００６７】
走査回路ブロック１４−２は、上記のように構成されているので、走査回路ブロック１４−２に入力されたデータ信号はモード切り替え信号ΦＦによって、走査回路ブロック１４−２からデータを出力するかしないかを選択することができ、データの読み飛ばし先を選択することができる。
【００６８】
次に、図９の各走査回路ブロック間の接続について説明を行う。走査回路ブロック１４−１と１４−２は、走査回路ブロック１４−１のデータ信号出力端子１４−１−Ｏ１からデータ信号線１６−１−１を介して、走査回路ブロック１４−２のデータ信号入力端子１４−２−Ｄに接続される。データ信号出力端子１４−１−Ｏ２〜１４−１−Ｏ４についても、それぞれデータ信号線１６−１−２〜１６−１−４を介して、それぞれ任意の走査回路ブロックのデータ信号入力端子に接続される。また、走査回路ブロック１４−２〜１４−ｎのデータ信号出力端子についても、それぞれデータ信号線を介して、それぞれ任意の走査回路ブロックのデータ信号入力端子に接続される。また、常にＯＦＦであるパススイッチにつながるデータ信号出力端子については、データ信号線を配線しなくてもよい。
【００６９】
以上のように構成することにより、走査回路ブロック１４−１のデータ信号読み飛ばし用フリップフロップ回路１４−１−１ａの出力Ｑは、データ信号増幅用バッファ１４−１−１ｂと、パススイッチ１４−１−３−ＳＷ１と、データ信号線１６−１−１と、を介して、走査回路ブロック１４−２の入力端子１４−２−２−Ｄに接続され、リセット回路ブロック１４−２−２を介して、データ信号読み飛ばし用フリップフロップ回路１４−２−１ａに入力され、データ信号が転送される。また他のデータ信号についても同様に、データ信号線を介して走査回路ブロック間で信号を転送することができる。
【００７０】
走査回路１３は、以上のように構成されているので、同一の回路構成である走査回路ブロックを複数個配置し、走査回路ブロックのパススイッチ−リセット回路制御信号線と走査回路制御信号線列とを走査回路制御信号選択コンタクトを用いて任意に接続することにより、実施の形態１の図１と同等の機能を有する回路を実現できる。
【００７１】
本実施の形態では、便宜上、リセット回路ブロック１４−１−２として 、ＮＯＴ、２ＮＯＲ、４ＮＯＲからなる回路を示したが、同等の論理を実現する他の論理回路を用いても良い。
【００７２】
また、本実施形態では、便宜上、パススイッチをパススイッチ制御信号の電位がハイレベルの場合にＯＮとなり、ローレベルの場合にＯＦＦとなるスイッチとしたが、逆の論理、つまり、パススイッチ制御信号の電位がローレベルの場合にＯＮとなり、ハイレベルの場合にＯＦＦとなるスイッチ等を用いても良い。
【００７３】
また、本実施形態では、便宜上、パススイッチを単にスイッチと示したが、制御信号によってＯＮ−ＯＦＦ可能な素子、例えばＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、トランスミッションゲート等を用いても良い。
【００７４】
本実施形態では、便宜上、アクティブローとしたが、アクティブハイでも良い。また、本実施形態では、便宜上、リセット回路ブロック１４−１−２の入力１４−１−Ｄに入力する信号として、スタート信号ΦＳＴを示しているが、他の信号、例えばデータ信号ΦＤ等を用いても良い。
【００７５】
本実施の形態では、フリップフロップ回路ブロックとして、フリップフロップ回路を２つ使用した回路を示したが、例えばクロック信号ΦＣＫに同期した出力ＭとＭＸが必要なければ、フリップフロップ回路は１つでも良い。また、フリップフロップ回路は２つ以上の複数であっても良い。
【００７６】
また、本実施の形態では、便宜上、１つの走査回路ブロック内のパススイッチを４個としたが、４個以外の複数個であっても良い。
【００７７】
本実施形態では、便宜上、走査回路制御信号線の本数を５本としたが、もちろん５本以外の複数本あっても良い。
【００７８】
実際の半導体装置では、上記のパススイッチ−リセット回路制御信号線と走査回路制御信号線とを接続する接続点は、接続層と配線層で変更可能であり、最小で１層の接続層または配線層で変更することが可能である。
【００７９】
また、実際の半導体装置では、データ信号線を任意に配線することによって走査回路ブロック間を任意に接続することができ、データの読み飛ばし先を任意に選択することができる。上記データ信号線は接続層と配線層で変更可能であり、最小で１層の配線層または接続層で変更することが可能である。
【００８０】
実際の半導体装置では、走査回路ブロックは１つのレイアウトセルで設計可能であり、走査回路ブロック１４−１〜１４〜ｎは、同一セルの繰り返し配置により実現可能である。
【００８１】
【発明の効果】
以上説明したように、本発明は、同一ＩＣで走査手段の粗い方式が選択された時に、走査回路の不要な複数のデータフリップフロップ回路を任意に読み飛ばすことができる。また走査順は異なる複数種類の方式に対応できる。
【００８２】
この走査回路をセンサＩＣに適用すると任意のデータのみ読み出すことができる間引き読み出しや、解像度切替イメージセンサＩＣを実現できる。
【００８３】
また、本発明は、以上説明したように構成されているので、以下に記載されるような効果がある。
【００８４】
データ信号の転送を行うフリップフロップ回路とデータ信号の転送先を制御するパススイッチとフリップフロップ回路のリセットを行うリセット回路ブロックからなる走査回路ブロックを繰り返し配置することにより、レイアウト作業が効率化される。
【００８５】
また、パススイッチを制御する配線と、モード切り替えを行う信号配線とを接続する手段として接続層を用いることにより、最小で接続層１層のみで外部信号によるモード切り替えの設定を行うことができる。
【００８６】
また、フリップフロップ回路を二段構成とすることにより、クロック信号に同期した出力ＭおよびＭＸを取り出すことが可能である。
【００８７】
また、走査回路ブロック間を接続するデータ信号線は最小で配線層１層のみで変更可能であり、データ信号の読み飛ばし先を任意に変更することが可能である。
【図面の簡単な説明】
【図１】本発明の実施形態における走査回路の回路図である。
【図２】図１において表１の設定でＦ選択時のパススイッチ選択時のタイミングチャートである。
【図３】図１において表２の設定でＧ選択時のパススイッチ選択時のタイミングチャートである。
【図４】図１において表３の設定でＨ選択時のパススイッチ選択時のタイミングチャートである。
【図５】図１において表４の設定でＩ選択時のパススイッチ選択時のタイミングチャートである。
【図６】本実施形態の走査回路を用いたセンサＩＣの回路ブロック図である。
【図７】本実施形態の走査回路を用いたサンプルホールド回路を内蔵したセンサＩＣの回路ブロック図である。
【図８】本実施形態の走査回路を用いたセンサＩＣのタイミングチャートである。
【図９】本発明の第３の実施形態の走査回路の平面概略図である。
【符号の説明】
１  データフリップフロップ回路列
２  データフリップフロップのリセット回路列
３  Ｆ選択時のパススイッチ回路列
４  Ｇ選択時のパススイッチ回路列
５  Ｈ選択時のパススイッチ回路列
６  Ｉ選択時のパススイッチ回路列
７  データフリップ回路を駆動するクロック線
８  スタートパルス線
９  センサ素子列
１０  読み出しスイッチ回路列
１１  共通信号線
１２  サンプルホールド回路列
１３  走査回路
１４−１〜１４〜ｎ  走査回路ブロック
１４−１−１〜１４−ｎ−１  フリップフロップ回路プロック
１４−１−１ａ〜１４−ｎ−１ａ  データ信号読み飛ばし用フリップフロップ回路
１４−１−１ａ’〜１４−ｎ−１ａ’  データ信号同期用フリップフロップ回路
１４−１−１ｂ〜１４−ｎ−１ｂ  データ信号増幅用バッファ
１４−１−２〜１４−ｎ−２  リセット−データ選択回路ブロック
１４−１−３〜１４−ｎ−３  パススイッチ回路ブロック
１４−１−４−ＳＷ１〜１４−ｎ−４−ＳＷ４  パススイッチ
１４−１−ＡＬ１〜１４−ｎ−ＡＬ４  パススイッチ−リセット回路制御信号線
１４−１−Ｄ〜１４−ｎ−Ｄ  データ信号入力端子
１４−１−Ｏ１〜１４−ｎ−Ｏ４  データ信号出力端子
１５  走査回路制御信号線列
１５−ＡＬ１〜１５−ＡＬ５  走査回路制御信号線
１６−１−１〜１６−ｎ−４  データ信号線
１７−１−Ｃ１〜１７−ｎ−Ｃ４  走査回路制御信号選択コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0004005499.tif 000010
【図６】
0004005499.tif 000011
【図７】
0004005499.tif 000012
【図８】
0004005499.tif 000013
【図９】
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