(57)【特許請求の範囲】
【請求項１】
半導体基板からなり一方の面側に能動素子が形成された第１の基板と、一方の面側に受動素子が形成され該受動素子が形成された側の面と逆側の面が前記第１の基板の能動素子が形成された側の面に対向する第２の基板と、前記第２の基板を貫通し前記第１の基板に形成された能動素子と前記第２の基板に形成された受動素子とを電気的に接続する貫通電極とを有し、前記貫通電極は前記第１の基板上に形成された突起状電極であり、該突起状電極が前記第２の基板を貫通していることを特徴とする集積回路装置。
【請求項２】
前記受動素子は、インダクタであることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記第２の基板は絶縁基板であることを特徴とする請求項１又は２に記載の集積回路装置。
【請求項４】
前記第１の基板と第２の基板の対向面の間に絶縁物が充填されていることを特徴とする請求項１又は２に記載の集積回路装置。
【請求項５】
第１の基板の一方の面側に能動素子を形成する工程と、第２の基板の一方の面側に受動素子を形成する工程と、前記第２の基板の前記受動素子が形成された側の面と逆側の面を前記第１の基板の前記能動素子が形成された側の面に対向させ、前記第１の基板に形成された能動素子と前記第２の基板に形成された受動素子とを第２の基板を貫通する貫通電極によって電気的に接続する工程とを有し、前記貫通電極は前記第１の基板上に形成された突起状電極であり、該突起状電極が前記第２の基板を貫通することを特徴とする集積回路装置の製造方法。
【請求項６】
前記受動素子は、インダクタであることを特徴とする請求項５に記載の集積回路装置の製造方法。
【請求項７】
前記インダクタは、金属箔をパターニングして形成されることを特徴とする請求項６に記載の集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体基板上に、トランジスタ等の能動素子と抵抗、キャパシタ及びインダクタ等の受動素子を集積化して、アンプやフィルタ等の回路を形成したモノリシックＩＣは、生産コストを低くできること、消費電力を低減できること、小型化できる等の理由で、ワンチップ化が進んでいる。
【０００３】
しかしながら、半導体基板上にインダクタを形成する場合、インダクタを構成する導電体と半導体基板との間に寄生容量及び寄生抵抗（渦電流損）が生じるという問題がある。したがって、Ｑ値の高いインダクタを得るためには、寄生容量及び寄生抵抗を低減する必要がある。
【０００４】
寄生容量及び寄生抵抗を低減する方法としては、半導体基板の表面に形成された溝（空洞）の上方にインダクタを形成する方法が提案されている。すなわち、インダクタを空中配線構造にして、インダクタと半導体基板の距離を遠くすることにより、寄生容量及び寄生抵抗を低減するというものである（例えば、ＵＳＰ５５３９２４１）。
【０００５】
しかしながら、上述した従来の構造では、インダクタを空中配線構造にしているため、十分な強度が得られないという問題があった。
【０００６】
また、トランジスタ等の能動素子と抵抗、キャパシタ及びインダクタ等の受動素子とをそれぞれ別の基板に作製し、両者をバンプによって接続するという提案もなされている（例えば、ISSCC98/SESSION16, DIGEST OF TECHNICAL PAPERS, pp248-249）。
【０００７】
しかしながら、能動素子が形成された基板と受動素子が形成された基板とは、それぞれの素子形成面が対向するように配置されている。そのため、トランジスタ等が形成された半導体基板とインダクタとは、バンプによって離間される距離だけしか離すことができない。したがって、トランジスタ等が形成された半導体基板の影響を十分に低減することは困難である。
【０００８】
また、絶縁層内に導電接続部を有する回路基板が従来より知られているが、従来技術では、導電接続部の形状制御が難しいといった問題や、導電接続部を形成するための工程が複雑化するといった問題があった。
【０００９】
【発明が解決しようとする課題】
このように、寄生容量及び寄生抵抗を低減するために、半導体基板の表面に形成された溝の上方にインダクタを形成するという提案がなされているが、インダクタを空中配線構造にしているため、十分な強度が得られないという問題があった。
【００１０】
また、能動素子が形成された基板と受動素子が形成された基板とを、バンプによって接続するという提案もなされているが、それぞれの素子形成面が対向するように両基板が配置されているため、能動素子が形成された半導体基板とインダクタとの距離を十分に離すことができず、半導体基板の影響を十分に低減することができないという問題があった。
【００１１】
さらに、絶縁層を貫通する導電接続部を有する回路基板において、従来は、導電接続部の形状制御が難しいといった問題や、導電接続部を形成するための工程が複雑化するといった問題があった。
【００１３】
本発明は、能動素子が形成された半導体基板と受動素子が形成された基板とを適当な手段によって接続した集積回路装置において、半導体基板の影響を十分に低減することが可能な集積回路装置及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
本発明は、半導体基板の同一面側に能動素子と受動素子が形成された集積回路装置であって、前記受動素子は前記半導体基板の素子形成面側の深さ２０μｍ以上の溝に絶縁物が充填された絶縁領域上に形成されていることを特徴とする。
【００１６】
本発明は、半導体基板の同一面側に能動素子と受動素子を形成する集積回路装置の製造方法であって、半導体基板の素子形成面側に深さ２０μｍ以上の溝を形成する工程と、この溝に絶縁物を充填して絶縁領域を形成する工程と、この絶縁領域上に受動素子を形成する工程とを有することを特徴とする。
【００１７】
前記受動素子は、インダクタ、特にスパイラルインダクタであることが好ましい。また、インダクタに用いる導電材料は、Ｃｕ、Ａｕ、Ａｇ又はＡｌを主成分とするものであることが好ましい。
【００１８】
本発明によれば、半導体基板に形成された深さ２０μｍ以上の溝に絶縁物を充填し、この絶縁物が充填された絶縁領域上に受動素子を形成するので、寄生容量及び寄生抵抗を十分に低減することができるとともに、十分な機械的強度を得ることができる。
【００１９】
前記集積回路装置の製造方法において、前記溝は異方性エッチングによって形成されることが好ましい。また、この異方性エッチングは、フッ素系ガスを用いた反応性イオンエッチング、特に高密度プラズマエッチングであることが好ましい。
【００２０】
本発明では、深さ２０μｍ以上の深い溝を形成する必要があるが、異方性エッチングを用いることにより、基板に対してほぼ垂直な側面を有する溝を形成することができるため、深い溝であっても溝が形成される領域の面積を最小限に抑えることが可能となる。また、深い溝を形成するために、異方性エッチングの速度を通常のエッチング速度よりも早くすることが望ましいが、フッ素系ガスを用いた反応性イオンエッチングを用いることにより、高速度でエッチングを行うことが可能となる。
【００２１】
前記集積回路装置の製造方法において、前記溝に絶縁物を充填して絶縁領域を形成する工程は、前記溝に絶縁性流体を埋め込んだ後、該絶縁性流体を固化させる工程を含むことが好ましい。
【００２２】
本発明では、深さ２０μｍ以上の深い溝を形成するため、堆積法によって絶縁物を形成すると、絶縁物の形成に長時間が費やされる。溝内に絶縁性流体を埋め込んだ後に絶縁性流体を固化させる（つまり、塗布膜を用いる）ことにより、絶縁物形成の効率化をはかることができる。
【００２３】
前記集積回路装置の製造方法において、前記溝を形成する工程は、半導体基板に能動素子を形成した後に行われることが好ましい。
【００２４】
一般に能動素子の形成には１０００℃程度の高温が必要とされるが、溝を形成する前に予め能動素子を形成しておくことにより、溝に埋め込む絶縁材料として耐熱温度が低い絶縁膜、例えば有機系の塗布膜を用いることができ、絶縁物形成の効率化をはかることができる。
【００２５】
また、本発明に係る集積回路装置は、半導体基板からなり一方の面側に能動素子が形成された第１の基板と、一方の面側に受動素子が形成され該受動素子が形成された側の面と逆側の面が前記第１の基板の能動素子が形成された側の面に対向する第２の基板と、前記第２の基板を貫通し前記第１の基板に形成された能動素子と前記第２の基板に形成された受動素子とを電気的に接続する貫通電極とを有することを特徴とする。
【００２６】
また、本発明に係る集積回路装置の製造方法は、第１の基板の一方の面側に能動素子を形成する工程と、第２の基板の一方の面側に受動素子を形成する工程と、前記第２の基板の前記受動素子が形成された側の面と逆側の面を前記第１の基板の前記能動素子が形成された側の面に対向させ、前記第１の基板に形成された能動素子と前記第２の基板に形成された受動素子とを第２の基板を貫通する貫通電極によって電気的に接続する工程とを有することを特徴とする。
【００２７】
前記受動素子は、インダクタ、特にスパイラルインダクタであることが好ましい。また、インダクタに用いる導電材料は、Ｃｕ、Ａｕ、Ａｇ又はＡｌを主成分とするものであることが好ましい。
【００２８】
本発明によれば、能動素子用の半導体基板と受動素子との距離を、少なくとも受動素子用の基板の厚さ以上にすることができるため、受動素子に対する能動素子用の半導体基板の影響を十分に低減することができる。
【００２９】
前記第２の基板には半導体基板を用いることができる。この場合、第２の基板を構成する半導体基板の抵抗率は、第１の基板を構成する半導体基板の抵抗率よりも高いことが好ましい。このような半導体基板としては、高抵抗のＳｉ基板或いはＧａＡｓ基板等を用いることが可能である。
【００３０】
また、前記第２の基板には、絶縁基板を用いることができる。絶縁基板としては、ポリイミド、ＢＣＢ（ベンゾシクロブタン）或いはエポキシ等の絶縁性樹脂基板（有機絶縁基板）の他、石英基板やセラミック基板等を用いることが可能である。
【００３１】
前記貫通電極には、第２の基板に形成された接続穴に導電物を埋め込んで形成されたものを用いることができる。また、前記貫通電極には第１の基板上に形成された突起状電極を用いることができ、この突起状電極が第２の基板を貫通しているようにしてもよい。
【００３２】
前記第１の基板に形成された能動素子と前記第２の基板に形成された受動素子とは、前記貫通電極及び該貫通電極に対応して設けられたバンプによって電気的に接続されていることが好ましい。
【００３３】
バンプを用いて接続することにより、受動素子と能動素子用の半導体基板との距離を、バンプの高さと受動素子用の基板の厚さの合計以上にすることができ、能動素子用の半導体基板の影響をより低減することができる。
【００３４】
前記第１の基板と第２の基板の対向面の間に、絶縁物を充填するようにしてもよい。絶縁物を充填することにより、特に受動素子用の基板の反り等が問題になる場合に、これを効果的に防止することができる。
【００３５】
前記インダクタは、メッキ法により選択的に形成される、或いは、金属箔をパターニングして形成されることが好ましい。
【００３６】
また、本発明に係る回路基板は、絶縁層と、磁性を有する導電性ペーストを硬化した導電物からなり、前記絶縁層を貫通する導電接続部と、前記絶縁層の少なくとも一方の面上に形成され、前記導電接続部に接続された導電パターンとを有することを特徴とする。
【００３７】
また、本発明に係る回路基板の製造方法は、導電性シート上に磁性を有する導電性ペーストのパターンを形成し、該磁性を有する導電性ペーストを硬化させて導電接続部を形成する工程と、前記導電性シートの前記導電接続部が形成された面上に絶縁層を形成する工程と、前記導電性シートを所望の形状にパターニングして導電パターンを形成する工程とを有することを特徴とする。
【００３８】
本発明によれば、導電性ペーストが磁性を有しているので、磁気作用を利用して制御性よく導電性ペーストのパターンを形成することができ、簡単な工程で形状制御の容易な導電接続部を形成することができる。
【００３９】
また、本発明に係る回路基板の製造方法は、導電性シート上に開口パターンを有するレジストパターンを形成する工程と、メッキ法により前記開口パターン内に選択的に導電接続部を形成する工程と、前記レジストパターンを除去する工程と、前記導電性シートの前記導電接続部が形成された面上に絶縁層を形成する工程と、前記導電性シートを所望の形状にパターニングして導電パターンを形成する工程とを有することを特徴とする。
【００４０】
本発明によれば、メッキ法により開口パターン内に選択的に導電接続部を形成することにより、簡単な工程で導電接続部を形成することができるとともに、導電接続部の密着性を向上させることができる。
【００４１】
前記回路基板及び回路基板の製造方法において、前記絶縁層はポリイミド系複合物によって形成されていることが好ましい。特に、弾性率が１０ＧＰａ未満の低弾性率のポリイミド系複合物（ポリイミドを含む複合物、ポリイミドを主成分の一つとした複合物）を用いることが好ましい。このようなポリイミド系複合物を用いることにより、メッキ処理等によって接着性に優れた絶縁層を接着層なしに容易に形成することができるため、製造工程の簡略化をはかることができる。
【００４２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００４３】
（実施形態１）
まず、本発明の第１の実施形態について説明する。本実施形態は、同一の半導体基板上にＭＯＳトランジスタ等の能動素子とインダクタ等の受動素子を形成したモノリシックＩＣに関するものである。
【００４４】
図１は、本実施形態に係るモノリシックＩＣの断面構成を示したものであり、図２は、図１に示した主としてスパイラルインダクタの平面構成を示したものである。
【００４５】
図１に示すように、シリコン基板１１上には、溝１２内に低誘電率絶縁膜１３が埋め込まれた領域が設けられ、この絶縁領域上にスパイラルインダクタ１４が形成されている。また、スパイラルインダクタ１４の直下には強い電磁波が発生するため、能動素子部１５（ＭＯＳトランジスタ等の能動素子及び１層目の配線等からなる）は、低誘電率絶縁膜１３が埋め込まれた領域と離間した領域に設けられている。
【００４６】
溝１２の深さ（溝１２内の絶縁膜１３の厚さ）は２０μｍ以上であることが好ましく、本例では５０μｍとしている。低誘電率絶縁膜１３の材料は特に限定されないが、本例では比誘電率が２．６程度の有機絶縁膜を用いている。
【００４７】
スパイラルインダクタ１４は２層目の配線に用いる配線材料を用いて形成されており、本例では配線材料として低抵抗のＣｕを用いている。また、スパイラルインダクタ１４は、配線幅８μｍ、スペース幅２μｍ、厚さ１μｍであり、５００μｍ角の領域に形成されている。
【００４８】
スパイラルインダクタ１４の一端は接続部１６ａを介して端子１７ａに接続され、スパイラルインダクタ１４の他端は接続部１６ｂ及び１６ｃを介して端子１７ｂに接続されている。
【００４９】
なお、上述した各構成要素は複数層の層間絶縁膜１８によって周囲を覆われている。
【００５０】
以下、図１及び図２に示したモノリシックＩＣの製造プロセスを、図３（ａ）〜（ｄ）を参照して説明する。
【００５１】
まず、図３（ａ）に示すように、通常の半導体プロセスを用いて、シリコン基板１１上に能動素子部１５（ＭＯＳトランジスタ等の能動素子等の他、ＭＯＳトランジスタのゲート及びソース・ドレインに接続される１層目の配線等からなる）を形成する。
【００５２】
続いて、反応性イオンエッチング（ＲＩＥ）により、シリコン基板１１に対して異方性エッチングを行い、溝１２を形成する。本例では、溝１２は、５１０μｍ角、深さ５０μｍとしている。溝１２を形成する前に能動素子部１５を予め形成しておくことにより、溝１２に埋め込む絶縁材料として有機系絶縁膜を用いることができる（一般に有機系絶縁膜は耐熱温度が４５０℃程度であるため、能動素子の形成温度（〜１０００℃程度）に耐えられない。）。
【００５３】
図４は、インダクタに印加される周波数ｆを１０ＧＨｚを超える高周波帯域で変化させたときの、溝内に埋め込まれる低誘電率絶縁膜の膜厚とＱ値との関係を示したシミュレーション結果である。シミュレーションでは、シリコン基板の比抵抗を１．０Ω・ｃｍ、インダクタの材料をＣｕ、厚さを１μｍ、幅を２０μｍ、全長を２μｍとした。低誘電率絶縁膜の膜厚が厚いほど（溝の深さが深いほど）Ｑ値は高くなるが、低誘電率絶縁膜の膜厚が２０μｍ以下であると、Ｑ値をあまり高くすることはできない。したがって、低誘電率絶縁膜の膜厚すなわち溝１２の深さは２０μｍ以上であることが好ましい。
【００５４】
このように深い溝１２を形成する必要があるため、異方性エッチングの速度は、通常のエッチング速度よりも早くすることが望ましい。例えば、１０μｍ／分以上の高速エッチングが必要である。このような高速エッチングを行うために、高密度プラズマ発生装置を用い、エッチングガスにはフッ素系ガス（例えば、ＳＦ系及びＣＦ系ガス）を用いる。
【００５５】
次に、図３（ｂ）に示すように、溝１２内に低誘電率の絶縁物を埋め込んで、低誘電率絶縁膜１３を形成する。溝１２の深さが５０μｍと深いため、低誘電率絶縁膜１３の形成には塗布膜を用いることが望ましい。本例では、有機系の塗布膜を用いている。塗布膜の形成には、ウエハを回転させて遠心力によりウエハ全体に絶縁性液体（絶縁性流体）を塗布するスピンコート法、絶縁性流体を霧状にしてウエハに塗布するスプレーコート法、マスクとスキージを用いた印刷法等を用いることができる。
【００５６】
スピンコート法を用いる場合には、厚い膜を形成する必要性から、液体の粘度は１０００〜１００００ｃｐｓ程度と高くし、回転数は１０００〜１００００ｒｐｍ程度と比較的低くする。
【００５７】
スプレーコート法を用いる場合には、液体の粘度を１０００ｃｐｓ以下と低くし、液体をミスト状にして方向性を持たせるようにする。スプレーコート法では、スプレーノズルをウエハに対してスキャンさせる方法を用いてもよいし、ウエハ全面を覆うスプレーノズルヘッドを用いる方法を用いてもよい。また、溝以外の部分には溝と同じ厚さに液体を塗布する必要がないので、溝以外の領域をマスキングしてスプレーするようにしてもよい。また、同様の理由から、スプレーノズルをスキャンさせて、溝の部分だけに選択的にスプレーを行うようにしてもよい。
【００５８】
印刷法を用いる場合には、液体の粘度を１００００ｃｐｓ以上に高くすることが望ましい。マスクとスキージを用いての印刷では、必要な部分以外には液体は塗布されない。
【００５９】
上述した方法のいずれかを用いて、シリコン基板１１上に絶縁性流体を塗布した後、塗布した液体を固体化することによって低誘電率絶縁膜１３を形成する。絶縁性流体を固体化する方法としては、熱による硬化方法の他、電子ビーム或いは光による硬化方法があげられる。
【００６０】
なお、絶縁性流体としては、液体から固体になるときに体積変化が少ないもの（例えば、液体中の溶媒の割合が少ないもの）を用いることが望ましい。また、静止時に流動して平坦化するような流動性の高いものを用いることが望ましい。そのため、基板との濡れ性は高い方がよい。また、大きな溝を埋める必要性並びに体積収縮を抑える必要性から、絶縁性流体として液体中に粒子状の絶縁物を混入させたものを用いてもよい。さらに、ＰＴＦ等の密着性の低い基板上にフィルム状に形成した絶縁性材料を用い、この絶縁性材料を熱圧着によって溝が形成された基板に転写するようにしてもよい。
【００６１】
上述したような方法を用いてシリコン基板１１上に低誘電率絶縁膜１３を形成した後、溝１２内以外の余剰の絶縁膜を取り除く。余剰の絶縁膜を取り除く方法としては、ＣＭＰ法があげられる。また、塗布膜を硬化（ポリマー化）する前に、基板を高速回転させながら溶剤を吹き付け、塗布膜の表層領域をエッチバックする方法を用いることも可能である。
【００６２】
次に、図３（ｃ）に示すように、下層側の層間絶縁膜１８を形成した後、ダマシン構造のスパイラルインダクタ１４を形成する。具体的には、層間絶縁膜１８に溝を形成し、この溝にＣｕを埋め込めんだ後、溝以外の余剰のＣｕをＣＭＰ法によって除去する。このスパイラルインダクタ１４は、２層目の配線に用いる配線材料を用いて、２層目の配線の形成工程と同一の工程で形成することが好ましい。なお、スパイラルインダクタ１４は、Ａｌ等の金属を全面に堆積した後、ＲＩＥによってＡｌ等をパターニングすることによって形成してもよい。
【００６３】
最後に、図３（ｄ）に示すように、上層側の層間絶縁膜１８を形成した後、接続部１６ａ、１６ｂ及び１６ｃを形成し、さらに端子１７ａ及び１７ｂを形成する。これにより、図１及び図２に示すようなモノリシックＩＣが完成する。
【００６４】
なお、本例では、有機系絶縁膜の耐熱温度が低いことから、能動素子を形成した後に溝形成及び溝内への絶縁膜の埋め込みを行ったが、耐熱性の高い絶縁膜を形成できる場合には、能動素子を形成する前に、溝形成及び溝内への絶縁膜の埋め込みを行ってもよい。また、本例では、スパイラルインダクタを２層目の配線に用いる配線材料を用いて形成したが、３層目以上の配線に用いる配線材料を用いて形成してもよい。
【００６５】
このように、本実施形態よれば、半導体基板に深さ２０μｍ以上の溝を形成し、この溝に埋め込まれた絶縁膜上にスパイラルインダクタを形成するので、スパイラルインダクタに対する寄生容量及び寄生抵抗を十分に低減することができる。また、従来のようにインダクタを空中配線構造としていないので、十分な機械的強度を得ることができる。
【００６６】
（実施形態２）
次に、本発明の第２の実施形態について説明する。本実施形態は、一方の基板上にＭＯＳトランジスタ等の能動素子を形成し、他方の基板にインダクタ等の受動素子を形成し、両基板を接続して構成したモノリシックＩＣに関するものである。
【００６７】
図５は、本実施形態の一例に係るモノリシックＩＣの断面構成を示したものであり、図６は、図５に示した主としてスパイラルインダクタの平面構成を示したものである。
【００６８】
図５に示すように、能動素子用の基板３１には、ｎ型或いはｐ型のシリコン基板が用いられており、このシリコン基板３１上には、能動素子部３２（ＭＯＳトランジスタ等の能動素子及び配線等からなる）が形成されている。また、このシリコン基板３１上には、ＭＯＳトランジスタ等の能動素子に接続された端子（パッド）３３が形成されており、この端子３３上にはハンダを用いたバンプ３４が形成されている。
【００６９】
受動素子用の基板４１上には、抵抗率の高い（絶縁性の高い）真性シリコン基板（不純物を殆ど含まない高抵抗シリコン基板）が用いられる。この高抵抗シリコン基板４１上には、絶縁膜４２を介してスパイラルインダクタ４３が形成されている。また、スパイラルインダクタ４３の端子４４（本例では８角形としている）の直下には、スルーホール（接続用穴）４５内に絶縁膜４６を介して貫通電極４７が形成されている。この貫通電極４７によって、スパイラルインダクタの端子４４とバンプ３４が接続されている。すなわち、貫通電極４７によってスパイラルインダクタ４３と、能動素子用の基板３１に形成された能動素子とが電気的に接続される。
【００７０】
スパイラルインダクタ４３は電解メッキ法によって形成され、本例では、シード層４３ａとなるＣｕ上にＣｕ膜４３ｂを形成した構造となっている。また、スパイラルインダクタ４３は、配線幅８μｍ、スペース２μｍ、厚さ５μｍであり、５００μｍ角の領域に形成されている。
【００７１】
以下、図５及び図６に示したモノリシックＩＣの製造プロセスについて説明する。
【００７２】
まず、受動素子用の基板４１にスパイラルインダクタ等を形成する工程について、図７（ａ）〜図８（ｆ）を参照して説明する。
【００７３】
まず、図７（ａ）に示すように、高抵抗シリコン基板４１上に、深さ５０〜１００μｍ、直径３０〜５０μｍの接続用穴４５を形成する。続いて、絶縁膜４６を全面に形成し、さらに絶縁膜４６上に金属膜４７を形成する。
【００７４】
次に、図７（ｂ）に示すように、ＣＭＰ法を用いて、接続用穴４５の外部に形成されている金属膜４７及び絶縁膜４６を除去し、接続用穴４５内に金属膜４７及び絶縁膜４６を残置させる。接続用穴４５内に残置した金属膜４７は、貫通電極となるものである。
【００７５】
次に、図７（ｃ）に示すように、全面に絶縁膜４２を形成し、貫通電極４７上及びその周囲に形成されている絶縁膜４２を選択的に除去し、貫通電極４７上の領域を露出させる。その後、スパイラルインダクタとなる金属膜を電解メッキ法により、以下のようにして形成する。
【００７６】
まず、図７（ｄ）に示すように、無電解メッキ法により、シード層４３ａ（給電部）となるＣｕ層を０．１μｍ程度の厚さで成膜する。シード層としては、下地との密着性をよくするために、バリア層を形成してもよい。バリア層としては、Ｃｒ、Ｎｉ、Ｐｔ等を用いることができる。続いて、シード層４３ａ上にレジスト４８をパターン形成する。
【００７７】
次に、図８（ｅ）に示すように、基板をメッキ液に浸し、シード層４３ａとメッキ液との間に電界を印加してＣｕ膜４３ｂを形成する。レジスト４８が形成されている部分にはＣｕ膜４３ｂは形成されないため、Ｃｕ膜４３ｂはレジスト４８のパターン間に露出しているシード層４３ａ上に選択的に形成される。
【００７８】
次に、図８（ｆ）に示すように、レジスト４８を剥離液で剥離し、さらにシード層４３ａをウエットエッチングする。その際に、Ｃｕ膜４３ｂも多少エッチングされることがあるが、そのような場合には、Ｃｕ膜４３ｂの幅と厚さを大きめに設計しておけばよい。このようにして、シード層４３ａ及びＣｕ膜４３ｂからなるスパイラルインダクタ４３が形成される。最後に、シリコン基板４１を裏面側から研磨し、貫通電極４７の裏面を露出させる。
【００７９】
その後、必要に応じて、スパイラルインダクタ４３が形成された側にパッシベーション膜等を形成する。
【００８０】
一方、能動素子用の基板３１上には、図９に示すように、通常の半導体プロセスを用いて、能動素子部３２（ＭＯＳトランジスタ等の能動素子及び配線等からなる）及びＭＯＳトランジスタ等に接続された端子（パッド）３３を形成し、さらに端子３３上にハンダを用いたバンプ３４を形成する。
【００８１】
以上のようにして用意した能動素子用の基板３１及び受動素子用の基板４１を対向させて位置合わせを行い、能動素子用の基板３１上に形成されたバンプ３４を受動素子用の基板４１に形成された貫通電極４７に圧着接続する。これにより、図５及び図６に示すようなモノリシックＩＣが完成する。
【００８２】
なお、上述した例では、バンプを能動素子用の基板に形成したが、受動素子用の基板に形成してもよく、さらに両基板に形成するようにしてもよい。
【００８３】
また、受動素子用の基板の上方にさらに受動素子用の基板を積層し、これらを上述したのと同様の手法により、貫通電極及びバンプによって接続するようにしてもよい。これにより、複数の受動素子用の基板を能動素子用の基板の上方に積層することが可能となる。
【００８４】
本実施形態では、スパイラルインダクタ４３と能動素子用のシリコン基板３１との距離は、バンプ３４の高さと受動素子用の基板４１の厚さの合計以上あり、スパイラルインダクタ４３に対する能動素子用のシリコン基板３１の影響（寄生容量及び寄生抵抗（渦電流損））を小さくすることができる。
【００８５】
また、高周波領域で動作するデバイスでは、バンプ及びパッドと能動素子用の基板との間の容量をできるだけ小さくすることが望ましく、バンプやパッドの大きさは５０μｍ程度以下にすることが望ましい。しかしながら、従来技術で述べたように、能動素子用の基板と受動素子用の基板とを、それぞれの素子形成面が対向するように配置した場合には、能動素子用の基板によるインダクタへの影響を弱くするために、バンプの大きさをある程度大きくして、両基板の距離を離す必要がある。そのため、バンプやパッドの大きさをあまり小さくすることはできなかった。本例では、インダクタと能動素子用の基板との距離が、バンプの高さと受動素子用の基板の厚さの合計以上あるため、バンプやパッドの大きさを小さくしても、インダクタと能動素子用の基板との距離を十分広く保つことが可能である。
【００８６】
なお、受動素子用のシリコン基板４１には、高抵抗シリコン基板を用いているため、この高抵抗シリコン基板４１によるスパイラルインダクタ４３への影響は非常に小さく、問題とはならない。
【００８７】
図１０は、本実施形態の他の例に係るモノリシックＩＣの断面構成を示したものである。
【００８８】
図１０に示すように、能動素子用の基板６１には、ｎ型或いはｐ型のシリコン基板が用いられており、このシリコン基板６１上には、能動素子部６２（ＭＯＳトランジスタ等の能動素子及び配線等からなる）が形成されている。また、このシリコン基板６１上には、ＭＯＳトランジスタ等の能動素子に接続された端子６３が形成されており、この端子６３上には突起状電極（貫通電極）６４が形成されている。
【００８９】
受動素子用の基板７１には、ポリイミド等の有機材料を用いた絶縁基板が用いられる。この絶縁基板７１上には、スパイラルインダクタ７２が形成されており、スパイラルインダクタ７２の端子７３は、突起状電極６４によって能動素子用の基板に形成された端子６３と接続されている。すなわち、突起状電極６４によってスパイラルインダクタ７２と、能動素子用の基板６１に形成された能動素子とが電気的に接続されている。スパイラルインダクタ７２はＣｕ箔をパターニングすることによって形成される。なお、スパイラルインダクタ７２等の基本的な平面形状は、図６に示した平面形状とほぼ同様である。
【００９０】
以下、図１０に示したモノリシックＩＣの製造プロセスについて説明する。
【００９１】
まず、受動素子用の基板７１にスパイラルインダクタ等を形成する工程について、図１１（ａ）〜（ｃ）を参照して説明する。
【００９２】
まず、図１１（ａ）に示すように、厚さ１８μｍのＣｕ箔７２ａに、絶縁基板７１となる厚さ３０μｍのポリイミドフィルムを貼り付ける。例えば、Ｃｕ箔７２ａに直接ポリイミドを電着し、これを３００℃でキュアすることによって図１１（ａ）に示すよう構造が得られる。
【００９３】
次に、図１１（ｂ）に示すように、Ｃｕ箔７２ａにレジスト７４のパターンを形成する。
【００９４】
次に、図１１（ｃ）に示すように、レジスト７４をマスクとして、Ｃｕ箔７２ａを硫酸を含んだエッチング液を用いてエッチングし、スパイラルインダクタ７２及びスパイラルインダクタの端子７３を形成する。ウエットエッチングを用いることにより、膜厚の厚いＣｕ箔７２ａを容易にエッチングすることができ、プロセスの簡略化や製造コストの低減をはかることができる。
【００９５】
その後、必要に応じて、スパイラルインダクタ７２が形成された側にパッシベーション膜等を形成する。
【００９６】
一方、能動素子用のシリコン基板６１上には、図１２に示すように、通常の半導体プロセスを用いて、能動素子部６２（ＭＯＳトランジスタ等の能動素子及び配線等からなる）及びＭＯＳトランジスタ等に接続された端子６３を形成し、さらに端子６３上に突起状電極６４を形成する。突起状電極６４は、金属材料をメッキ法や印刷法によってパターン形成することによって得られる。
【００９７】
以上のようにして用意した能動素子用の基板６１及び受動素子用の基板７１を対向させて位置合わせを行った後、能動素子用の基板６１上に形成された突起状電極６４を受動素子用の基板７１内に押し込んで、突起状電極６４を受動素子用の基板７１に形成された端子７３に圧着接続する。受動素子用の基板７１にはポリイミドフィルムを用いているため、突起状電極６４はポリイミドフィルムを貫通して端子７３に圧着接続される。これにより、図１０に示すようなモノリシックＩＣが完成する。
【００９８】
なお、本例では、受動素子用の基板としてポリイミドフィルムを用いているため、能動素子用の基板とポリイミドフィルムとの間の熱ストレス等による歪みを緩和できるようにする必要がある。そのため、基板材料の熱膨張係数の最適化や貫通電極どおしの距離の最適化を行うようにする。また、歪みによるポリイミドフィルムの反り等を防止するために、図１３に示すように、能動素子用の基板とポリイミドフィルムとの間に、弾性率の低いシリコーン樹脂やエポキシ樹脂等の低誘電率の絶縁材料（比誘電率が４．０以下が好ましい）７５を充填するようにしてもよい。また、温度や湿度等の影響を低減するために、透水性や吸水性の低い絶縁材料を用いることが好ましい。
【００９９】
本例においても、先に述べた例と同様、スパイラルインダクタと能動素子用の基板との距離を小さくすることができ、スパイラルインダクタに対する能動素子用の基板の影響を小さくすることができる。
【０１００】
（実施形態３）
次に、本発明の第３の実施形態について説明する。本実施形態は、回路基板、特に、薄膜パッケージ基板（マルチチップモジュール等）、ＣＳＰパッケージ、テープ状フィルムキャリア、フィルム状受動素子（抵抗（Ｒ）、インダクタ（Ｌ）、キャパシタ（Ｃ）、或いはＲ、Ｌ及びＣからなるモジュール等）、多層基板配線（インターポーザー等）に好適な回路基板に関するものである。
【０１０１】
図１４は、本実施形態の一例に係る回路基板の製造方法を示した工程断面図である。
【０１０２】
まず、図１４（ａ）に示すように、銅箔（Ｃｕ箔）１０１を用意する。続いて、図１４（ｂ）に示すように、磁性を有する導電性ペーストを用いて、銅箔１０１上にプラグ１０２を形成する。
【０１０３】
図１５は、プラグ１０２の形成方法の一例を模式的に示した図である。
【０１０４】
図に示すように、プラグ１０２に対応した開口を有する印刷板２０１を用い、スキージ２０２によって、磁性を有する導電性ペースト１０２ａを銅箔１０１上に印刷する。銅箔１０１の裏面側には磁石２０３が配置されているため、磁力を制御することにより、導電性ペースト１０２ａを所望の形状に制御性よく印刷することができる。例えば、先鋭な形状を有する導電性ペースト１０２ａを印刷することができる。印刷された導電性ペースト１０２ａを加熱によって硬化させることにより、プラグ１０２が形成される。
【０１０５】
磁性を有する導電性ペースト１０２ａとしては、磁性体粒子（Ｎｉ、Ｆｅ、Ｃｏ、ＦｅＯ等）、非磁性体導電性粒子（Ａｇ、Ｃｕ、Ａｕ等）及びバインダー（エポキシ系樹脂、アクリル系樹脂等）からなる混合物を溶媒に分散させ、溶媒によって溶液の粘度とチキソ性をコントロールしたものを用いることができる。
【０１０６】
プラグ１０２を形成した後、図１４（ｃ）に示すように、ポリイミド系複合物からなる絶縁シート１０３ａを用意し、これをプラグ１０２が形成された銅箔１０１に圧着させる。この圧着処理により、プラグ１０２が絶縁シート１０３ａを貫通する。その後、キュア処理を行う。ポリイミド系複合物としては、弾性率が１０ＧＰａ未満の低弾性率のものを用いる（他の例でも、同様なポリイミド系複合物を用いるものとする）。このような材料を用いることにより、接着性に優れた絶縁層を接着層なしに容易に形成することができ、製造工程の簡略化をはかることができる。
【０１０７】
上述したポリイミドを含む複合物は、主として二つの成分から構成される。一つはポリアミック酸を含むポリイミド成分、もう一つはポリイミド成分以外のポリマー成分である。
【０１０８】
一般に、ポリイミドは、酸ジ無水物とジアミンとを重縮合してポリアミック酸を形成した後、２５０℃〜３５０℃に加熱し、脱水閉環反応によってイミド化することによって得られる。ところが、ポリイミドの先駆体であるポリアミック酸は、一般的には不安定で保存安定性が悪く、他の成分を付加して改善をはかることは困難である。そのため、接着性や弾性等の機械的性質の改善が困難であった。
【０１０９】
これに対して、本実施形態で用いるポリイミドを含む複合物は、比較的安定なポリアミック酸を含むポリイミド粒子と、反応基を有するポリマー（例えば、低弾性を有するゴムやシリコーン等のポリマー）とを混合し、２００℃〜２５０℃で加熱してこれらを反応させることによって形成される。
【０１１０】
その後、プラグ１０２の先端部が絶縁シート１０３ａの表面よりも上側に突出している場合には、ＣＭＰ等によって平坦化処理を行う。このようにして、図１４（ｄ）に示すように、絶縁層１０３内にプラグ１０２が形成された構造が得られる。
【０１１１】
その後、銅箔１０１上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして銅箔１０１をエッチングし、配線等からなる回路パターン１０１ａを形成する。レジストを除去した後、回路パターン１０１ａ上にソルダーレジスト１０４のパターンを形成し、図１４（ｅ）に示すような回路基板が得られる。
【０１１２】
なお、上述した例では、図１４（ｃ）の工程においてパターンが形成されていない絶縁シート１０３ａを用いたが、図１４（ｆ）に示すように、プラグ１０２に対応した位置に開口パターンを有する絶縁シート１０３ａを用いるようにしてもよい。
【０１１３】
図１６は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。なお、図１４に示した構成要素と対応する構成要素には同一の参照符号を付し、詳細な説明は省略する。
【０１１４】
基本的な工程については図１４に示した例と同様であるが、本例では、図１６（ｃ）の工程において、ポリイミド系複合物からなる絶縁層１０３をメッキ処理によって形成している。メッキ処理により、接着性に優れた絶縁層を接着層なしに容易に形成することができ、製造工程の簡略化をはかることができる。
【０１１５】
図１７は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１１６】
まず、図１７（ａ）に示すように、銅箔（Ｃｕ箔）１１１を用意する。続いて、図１７（ｂ）に示すように、銅箔１１１上に、プラグ（後の工程で形成される）に対応した開口を有するレジストパターン１１２を形成する。その後、図１７（ｃ）に示すように、電解メッキ法によりレジストパターン１１２の開口内に選択的にプラグ（Ｃｕプラグ）１１３を形成し、その後レジストパターン１１２を除去する。
【０１１７】
次に、図１７（ｄ）に示すように、図１６に示した例と同様にして、ポリイミド系複合物からなる絶縁層１１４をメッキ処理によって形成する。続いて、ＣＭＰ等によって平坦化処理を行い、図１７（ｅ）に示すように、絶縁層１１４内にプラグ１１３が形成された構造が得られる。
【０１１８】
その後、銅箔１１１上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして銅箔１１１をエッチングし、配線等からなる回路パターン１１１ａを形成する。レジストを除去した後、回路パターン１１１ａ上にソルダーレジスト１１５のパターンを形成し、図１７（ｆ）に示すような回路基板が得られる。
【０１１９】
本例によれば、電解メッキ法により、レジストパターン１１２の開口内に選択的にプラグ１１３を形成するので、製造工程の簡略化をはかることができるとともに、プラグ１１３の密着性を向上させることができる。
【０１２０】
図１８は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１２１】
まず、図１８（ａ）に示すように、Ｃｕ層１２１、ＴａＮ層１２２及びＣｕ層１２３からなる積層箔を用意する。続いて、図１８（ｂ）に示すように、Ｃｕ層１２３上に、プラグ（後の工程で形成される）に対応した開口を有するレジストパターン１２４を形成する。その後、レジストパターン１２４をマスクとしてＣｕ層１２３をエッチングし、プラグ（Ｃｕプラグ）１２３ａを形成する。このエッチング工程において、ＴａＮ層１２２がエッチングのストッパーとして機能する。さらに、レジストパターン１２４を除去し、図１８（ｃ）に示すような構造が得られる。
【０１２２】
次に、図１８（ｄ）に示すように、図１６に示した例と同様にして、ポリイミド系複合物からなる絶縁層１２５をメッキ処理によって形成する。続いて、ＣＭＰ等によって平坦化処理を行い、図１８（ｅ）に示すように、絶縁層１２５内にプラグ１２３ａが形成された構造が得られる。
【０１２３】
その後、Ｃｕ層１２１上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとしてＣｕ層１２１をエッチングし、配線等からなる回路パターン１２１ａを形成する。レジストを除去した後、回路パターン１２１ａ上にソルダーレジスト１２６のパターンを形成し、図１８（ｆ）に示すような回路基板が得られる。
【０１２４】
図１９は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１２５】
途中の工程（図１９（ａ）〜図１９（ｄ））までは、図１４（ａ）〜図１４（ｄ）に示した工程と同様である。本例では、図１９（ｄ）の工程の後、図１９（ｅ）に示すように、銅箔１０１と逆側に銅箔１０５を熱圧着する。その後、銅箔１０１上及び銅箔１０５上にそれぞれレジストパターン（図示せず）を形成する。これらのレジストパターンをマスクとして銅箔１０１及び１０５をエッチングし、配線等からなる回路パターン１０１ａ及び１０５ａを形成する。レジストを除去した後、回路パターン１０１ａ上及び１０５ａ上に、それぞれソルダーレジスト１０４ａ及び１０４ｂのパターンを形成し、図１９（ｆ）に示すような回路基板が得られる。
【０１２６】
図２０は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１２７】
途中の工程（図２０（ａ）〜図２０（ｄ））までは、図１６（ａ）〜図１６（ｄ）に示した工程と同様である。また、その後の工程（図２０（ｅ）〜図２０（ｆ））については、図１９（ｅ）〜図１９（ｆ）に示した工程と同様である。したがって、これらの詳細については省略する。
【０１２８】
図２１は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１２９】
途中の工程（図２１（ａ）〜図２１（ｄ））までは、図１４（ａ）〜図１４（ｄ）に示した工程と同様である。本例では、図２１（ｄ）の工程の後、図２１（ｅ）に示すように、シード層（Ｃｕシード層）１０６を形成する。その後、回路パターンに対応した開口を有するレジストパターン１０７を形成し、さらに電解メッキ法によって開口内に選択的にＣｕ層１０８（回路パターン１０８ａ）を形成する。
【０１３０】
レジストパターン１０７及びシード層１０６を除去した後、銅箔１０１上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして銅箔１０１をエッチングし、配線等からなる回路パターン１０１ａを形成する。レジストを除去した後、回路パターン１０１ａ上及び１０８ａ上に、それぞれソルダーレジスト１０４ａ及び１０４ｂのパターンを形成し、図２１（ｆ）に示すような回路基板が得られる。
【０１３１】
図２２は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１３２】
まず、図２２（ａ）に示すように、貼り付けが行われる２枚の基板を用意する。一方の基板は、図１４或いは図１６等で示した方法を用いて作製された基板であり、銅箔１０１上の絶縁層１０３内にプラグ１０２が形成された構造を有している。他方の基板は、ガラスエポキシ等のコア基板１３１上に回路パターン１３２が形成されたプリント基板或いはパッケージ基板である。図２２（ｂ）に示すように、これらの２枚の基板を貼り付ける。さらに、銅箔１０１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして銅箔１０１をエッチングし、回路パターン１０１ａを形成する。これにより、図２２（ｃ）に示すように、回路パターン１３２と回路パターン１０１ａとがプラグ１０２によって接続された回路基板が得られる。
【０１３３】
図２３は、本実施形態の他の例に係る回路基板の製造方法を示した工程断面図である。
【０１３４】
図２２に示した例では、２枚の基板を貼り合わせた後、銅箔１０１のパターニングを行って回路パターン１０１ａを形成したが、本例では、図２３（ａ）に示すように、２枚の基板を貼り合わせる前に回路パターン１０１ａを形成している。その後、２枚の基板を貼り合わせ、図２３（ｂ）に示すように、回路パターン１３２と回路パターン１０１ａとがプラグ１０２によって接続された回路基板が得られる。
【０１３５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【０１３７】
【発明の効果】
本発明によれば、能動素子用の半導体基板と受動素子との距離を、受動素子用の基板の厚さ以上にすることができるため、受動素子に対する半導体基板の影響を十分に低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る集積回路装置の主要部の構成例を模式的に示した断面図。
【図２】本発明の第１の実施形態に係る集積回路装置の主要部の構成例を模式的に示した平面図。
【図３】図１に示した構造を得るための製造工程例を示した工程断面図。
【図４】インダクタに印加される周波数を変化させたときの、溝内に埋め込まれる絶縁膜の膜厚とＱ値との関係について示した図。
【図５】本発明の第２の実施形態の一例に係る集積回路装置の主要部の構成例を模式的に示した断面図。
【図６】本発明の第２の実施形態の一例に係る集積回路装置の主要部の構成例を模式的に示した平面図。
【図７】図５に示した受動素子用の基板にインダクタ等を作製するための製造工程の一部を示した工程断面図。
【図８】図５に示した受動素子用の基板にインダクタ等を作製するための製造工程の一部を示した工程断面図。
【図９】図５に示した能動素子用の基板に能動素子等を作製した構造を示した断面図。
【図１０】本発明の第２の実施形態の他の例に係る集積回路装置の主要部の構成例を模式的に示した断面図。
【図１１】図１０に示した受動素子用の基板にインダクタ等を作製するための製造工程の一部を示した工程断面図。
【図１２】図１０に示した能動素子用の基板に能動素子等を作製した構造を示した断面図。
【図１３】図１０に示した集積回路装置の変更例を模式的に示した断面図。
【図１４】本発明の第３の実施形態に係る回路基板について、その製造方法の一例を示した工程断面図。
【図１５】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図１６】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図１７】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図１８】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図１９】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図２０】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図２１】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図２２】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【図２３】本発明の第３の実施形態に係る回路基板について、その製造方法の他の例を示した工程断面図。
【符号の説明】
１１…シリコン基板
１２…溝
１３…低誘電率絶縁膜
１４…スパイラルインダクタ
１５…能動素子部
１６ａ、１６ｂ、１６ｃ…接続部
１７ａ、１７ｂ…スパイラルインダクタの端子
１８…層間絶縁膜
３１…シリコン基板
３２…能動素子部
３３…端子
３４…バンプ
４１…高抵抗シリコン基板
４２、４６…絶縁膜
４３…スパイラルインダクタ
４４…スパイラルインダクタの端子
４５…接続用穴
４７…貫通電極
４８…レジスト
６１…シリコン基板
６２…能動素子部
６３…端子
６４…突起状電極
７１…絶縁基板
７２…スパイラルインダクタ
７３…スパイラルインダクタの端子
７４…レジスト
７５…絶縁材料
１０１、１０５、１１１…銅箔
１０１ａ、１０５ａ、１０８ａ、１１１ａ、１２１ａ、１３２…回路パターン
１０２、１１３、１２３ａ…プラグ
１０２ａ…磁性を有する導電性ペースト
１０３、１１４、１２５…絶縁層
１０３ａ…絶縁シート
１０４、１０４ａ、１０４ｂ、１１５、１２６…ソルダーレジスト
１０６…シード層
１０７、１１２、１２４…レジストパターン
１０８、１２１、１２３…Ｃｕ層
１２２…ＴａＮ層
１３１…コア基板
２０１…印刷板
２０２…スキージ
２０３…磁石
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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