(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体層と、該半導体層の表面に第２導電形のベース領域が複数個設けられ、該第２導電形ベース領域内に第１導電形拡散領域が形成されることにより形成される複数個のトランジスタセルと、前記第１導電形の半導体層の表面に前記ベース領域とは別に形成される第２導電形拡散領域と、該第２導電形拡散領域上に絶縁膜を介して前記セルのゲート電極と同じ材料で設けられるゲート電極パッドと、該ゲート電極パッドがリング状に除去されることにより形成される複数個の除去部と、該複数個の除去部の下の前記第２導電形拡散領域に形成される複数個の第１導電形領域と、該第１導電形領域および前記第２導電形拡散領域とにより形成される保護ダイオードと、該保護ダイオードの一端部の前記第１導電形領域に接続して設けられるゲート配線と、前記保護ダイオードの他端部の前記第１導電形領域に接続して設けられるソース配線とからなる半導体装置。
【請求項２】
（ａ）第１導電形半導体層の表面にマスクを形成して第２導電形不純物を導入し、トランジスタセルを構成するベース領域およびゲート電極パッドの下のウェルを構成する第２導電形拡散領域を同時に形成し、
（ｂ）前記半導体層の表面にゲート酸化膜を形成した後ポリシリコン膜を成膜して第１導電形不純物を導入し、
（ｃ）前記ポリシリコン膜をエッチングすることにより、前記トランジスタセルのゲート電極およびゲート電極パッド部を形成すると共に、該ゲート電極パッド部に保護ダイオード形成のためのリング状溝を形成し、
（ｄ）前記ゲート電極をマスクとして第２導電形不純物を導入してチャネル領域形成用領域を前記半導体層の表面に形成し、
（ｅ）前記ベース領域上にマスクを形成し、第１導電形不純物を導入することにより、前記ベース領域内にソース領域を設けてトランジスタセルを形成すると共に、前記第２導電形拡散領域に保護ダイオードを形成し、
（ｆ）全面に絶縁膜を形成した後コンタクト孔を設け、前記保護ダイオードの一端部に接続されると共に前記トランジスタセルのゲート電極に接続されるようにゲート電極配線を、前記保護ダイオードの他端部に接続されると共に前記トランジスタセルのソースに接続されるようにソース配線をそれぞれ形成する
ことを特徴とする半導体装置の製法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート・ソース間などに保護ダイオードが接続されるような半導体装置およびその製法に関する。さらに詳しくは、特別の製造工程を増やすことなく、しかもゲート電極パッドの不純物濃度を充分に上げることによりスイッチング特性を向上し、信頼性を高くすることができる半導体装置およびその製法に関する。
【０００２】
【従来の技術】
従来、たとえば縦型ＭＯＳＦＥＴは、スイッチングスピードが速く、大出力のスイッチングデバイスとして用いられているが、ゲート絶縁膜を薄膜化することにより、ゲート閾値電圧を下げる方向にある。この絶縁膜が薄くなると静電気などの小さなエネルギーでも容易に絶縁破壊する。そのため、ゲート・ソース間に保護ダイオードを挿入して、その保護ダイオードで静電気を放電させる構造が用いられている。この保護ダイオードは、たとえばポリシリコン膜からなるゲート電極パッドの外周部分にｐｎ接合が形成されてツェナーダイオードとされ、ゲートとソースとの間に接続されるもので、このような保護ダイオードを設ける構造の縦型ＭＯＳＦＥＴの一例が図４（ａ）に断面図で示されている。
【０００３】
すなわち、たとえば半導体基板２１ａ上に、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１がエピタキシャル成長され、その表面側にｐ形不純物を拡散することによりｐ形のボディ領域（ベース領域）２２が形成され、そのボディ領域２２の表面側にｎ+ 形のソース領域２３が形成されている。ボディ領域２２の端部およびその外側の半導体層２１の表面側にゲート酸化膜２４を介してゲート電極２５が設けられている。そして、ソース領域２３と接続するように層間絶縁膜２６を介してＡｌなどによりソース電極２７が形成され、半導体基板２１ａの裏面に図示しないドレイン電極が形成されることにより、ＦＥＴ部２０が形成されている。このボディ領域２２が図４（ｂ）に平面図で示されるように、マトリクス状に形成され、トランジスタセルが沢山形成されることにより、大電流に対応するパワーＭＯＳＦＥＴが形成されている。
【０００４】
また、保護ダイオード部３０は、ｎ形半導体層２１にボディ領域２２と同様に拡散により形成されたｐ形領域３１の表面に絶縁膜３２を介してポリシリコン膜によりゲート電極パッド３３が形成され、図５（ａ）にゲート電極パッド３３の平面説明図が示されるように、そのゲート電極パッド３３の外周部にｎ形層３３ａとｐ形層３３ｂとが、交互に形成されることにより、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ｂが前述のソース電極２５と接続されている。その結果、図５（ｂ）に等価回路図が示されるように、ＦＥＴのゲートＧとソースＳ間に双方向のツェナーダイオードＺＤからなる保護ダイオードが形成されている。なお、図４において、３５は層間絶縁膜３４を介してＡｌなどによりゲート電極パッド３３に接続して形成されたゲート配線である。
【０００５】
この保護ダイオード部は、このようにポリシリコン膜により形成されるが、たとえば特開平１−２０２８６７号公報の従来技術に述べられているように、前述のｐ形領域３１に直接保護ダイオードを形成することも行われている。
【０００６】
【発明が解決しようとする課題】
前述のように、ゲート電極パッドなどのポリシリコンにｐｎ接合部を形成することにより、保護ダイオードを形成すると、その不純物濃度によりツェナー降伏電圧が定まり、ツェナーダイオードを構成するためには、余り不純物濃度を上げることができず、高い抵抗値でゲート電極パッドなどを形成しなければならない。その結果、ｎチャネルＭＯＳＦＥＴの場合のＮａ+ などの可動イオンのゲッタリングを充分に行うことができず、スイッチング特性が低下し、また、信頼性試験におけるゲート閾値電圧が変動するという問題がある。
【０００７】
また、前述の特開平１−２０２８６７号公報にあるようなｐ形領域に保護ダイオードを形成する方法では、ゲート電極パッドを形成することができず、同様の問題があると共に、保護ダイオードを形成するためのマスクを形成して不純物を導入しなければならず、製造工程が増えるという問題がある。
【０００８】
本発明は、このような問題を解決するためになされたもので、製造工程を特別に増やすことなく、また、ゲート電極パッドを高不純物濃度で形成することにより、ゲッタリング効果を充分にもたせてスイッチング特性や信頼性を向上させることができる保護ダイオードを有する半導体装置およびその製法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、第１導電形の半導体層と、該半導体層の表面に第２導電形のベース領域（ボディ領域）が複数個設けられ、該第２導電形ベース領域内に第１導電形拡散領域が形成されることにより形成される複数個のトランジスタセルと、前記第１導電形の半導体層の表面に前記ベース領域とは別に形成される第２導電形拡散領域と、該第２導電形拡散領域上に絶縁膜を介して前記セルのゲート電極と同じ材料で設けられるゲート電極パッドと、該ゲート電極パッドがリング状に除去されることにより形成される複数個の除去部と、該複数個の除去部の下の前記第２導電形拡散領域に形成される複数個の第１導電形領域と、該第１導電形領域および前記第２導電形拡散領域とにより形成される保護ダイオードと、該保護ダイオードの一端部の前記第１導電形領域に接続して設けられるゲート配線と、前記保護ダイオードの他端部の前記第１導電形領域に接続して設けられるソース配線とからなっている。
【００１０】
本発明の半導体装置の製法は、（ａ）第１導電形半導体層の表面にマスクを形成して第２導電形不純物を導入し、トランジスタセルを構成するベース領域およびゲート電極パッドの下のウェルを構成する第２導電形拡散領域を同時に形成し、（ｂ）前記半導体層の表面にゲート酸化膜を形成した後ポリシリコン膜を成膜して第１導電形不純物を導入し、（ｃ）前記ポリシリコン膜をエッチングすることにより、前記トランジスタセルのゲート電極およびゲート電極パッド部を形成すると共に、該ゲート電極パッド部に保護ダイオード形成のためのリング状溝を形成し、（ｄ）前記ゲート電極をマスクとして第２導電形不純物を導入してチャネル領域形成用領域を前記半導体層の表面に形成し、（ｅ）前記ベース領域上にマスクを形成し、第１導電形不純物を導入することにより、前記ベース領域内にソース領域を設けてトランジスタセルを形成すると共に、前記第２導電形拡散領域に保護ダイオードを形成し、（ｆ）全面に絶縁膜を形成した後コンタクト孔を設け、前記保護ダイオードの一端部に接続されると共に前記トランジスタセルのゲート電極に接続されるようにゲート電極配線を、前記保護ダイオードの他端部に接続されると共に前記トランジスタセルのソースに接続されるようにソース配線をそれぞれ形成することを特徴とする。
【００１１】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置およびその製法について説明をする。
【００１２】
本発明による半導体装置は、図１にその一実施形態の縦型ＭＯＳＦＥＴの保護ダイオード部とトランジスタセルの一部を示した断面説明図が示されるように、第１導電形（たとえばｎ- 形）の半導体層１の表面に第２導電形（ｐ形）のベース領域（ボディ領域）２が複数個設けられ、そのベース領域内に第１導電形（ｎ形）拡散領域３が形成され、ｎ形拡散領域３と半導体層１とで挟まれるベース領域２の端部がチャネル領域４となり、その表面にゲート酸化膜５を介してゲート電極６がポリシリコンなどにより設けられることにより、複数個のトランジスタセルＴが形成されている。
【００１３】
そして、ｎ形の半導体層１の表面には、ベース領域２とは別に、ゲート電極パッド９が形成される部分に第２導電形（ｐ形）拡散領域７が形成され、そのｐ形拡散領域７上に絶縁膜５を介してトランジスタセルＴのゲート電極６と同じ材料である、ポリシリコンなどによりゲート電極パッド９が設けられ、そのゲート電極パッド９がリング状に除去されることにより複数個の除去部９ａが形成されている。そして、その複数個の除去部９ａの下のｐ形拡散領域７に複数個の第１導電形（ｎ形）領域８が拡散などにより形成され、そのｎ形領域８およびｐ形拡散領域７によりｐｎ接合が形成されて保護ダイオードＤが設けられている。この保護ダイオードＤは、たとえば図１（ｂ）にｐ形拡散領域７部の平面図が示されるように、ｐ形拡散領域７にｎ形領域８がリング状に拡散されることによりリング状のｐ形層およびｎ形層が交互に接合して形成されている。保護ダイオードＤの一端部のｎ形領域８に接続してゲート配線１１がＡｌなどにより層間絶縁膜１０を介して設けられ、保護ダイオードＤの他端部のｎ形領域８に接続してソース配線１２が同様に設けられている。ソース配線１２は、トランジスタセルＴのソース領域３と接続するように設けられている。
【００１４】
従来ゲート電極パッドが形成される部分の半導体層の表面側に、空乏層を外周側に延ばすためのウェルとしてｐ形拡散領域７が設けられているが、本発明では、このｐ形拡散領域７を利用して保護ダイオードＤが形成されている。しかも特別のマスクを形成しないでゲート電極パッド９をパターニングしてリング状の除去部９ａを設け、その除去部からｎ形不純物を導入して拡散することによりｐｎ接合が形成されている。そして、たとえば一番内周のｎ形領域８にゲート配線１１が電気的に接続されるように設けられ、たとえば一番外周のｎ形領域８に接続されるようにソース配線１２が同様にＡｌなどにより設けられている。その結果、ゲート・ソース間に双方向の保護ダイオードＤが接続される。この保護ダイオードＤは、その不純物濃度をある程度独自に調整することができ、必要なツェナー降伏電圧を設定することができ、所望の耐圧を有し、それ以上の電圧の静電気などのサージに対しては、その保護ダイオードＤを介して放電することができ、薄いゲート酸化膜を保護することができる。
【００１５】
なお、ゲート電極パッド９は、リング状の除去部９ａが形成されているが、保護ダイオードとは関係ないため、充分に不純物濃度をあげることができ、ゲッタリング作用を充分に行わせることができる。また、図１（ａ）では、ゲート電極パッド９上のゲート配線が狭くかかれているが、この領域を広くしてワイヤボンディングできるようにすることができ、ゲート電極パッド９がリング状になっていても電気的に絶縁されているため、何ら差し支えない。なお、ゲート配線１１とゲート電極パッド９とが直接接続することができなくても、ゲート配線のどこかでゲート電極と接続されればよく、ゲート配線から延びるゲートフィンガー部分でゲート電極と接続するようにしてもよい。
【００１６】
トランジスタのセル部Ｔは、図１（ａ）に示されるように、ｎ+ 形半導体基板１ａ上にエピタキシャル成長されたｎ- 形の半導体層１の表面側にｐ形ドーパントが導入されてベース領域（ボディ領域）２がマトリクス状に設けられ、そのベース領域２の外周部にｎ形不純物が導入されてソース領域３が形成され、ソース領域３とｎ- 形半導体層１とで挟まれるベース領域２の周辺のチャネル領域４上にゲート酸化膜５を介してゲート電極６が設けられることにより、形成されている。このベース領域５が、前述のようにマトリクス状に設けられ、トランジスタセルＴが並列に多数個形成されて、大電流が得られる縦型ＭＯＳＦＥＴになっている。ゲート電極６上にリンガラスなどからなる層間絶縁膜１０を設けると共にコンタクト孔を開け、Ａｌなどを真空蒸着などにより設けることにより、ソース配線１２およびゲート配線１１が形成される。また、半導体基板１ａの裏面には、同様に蒸着による電極メタルなどにより図示しないドレイン電極が形成される。なお、ゲート配線１１は、ゲート電極パッドＧから遠くなるトランジスタセルＴのゲート電極を部分的に連結して抵抗を下げるためなどのために設けられる。
【００１７】
つぎに、図２〜３を参照しながら図１に示される半導体装置の製法を説明する。まず、図２（ａ）に示されるように、たとえばｎ+ 形半導体基板１ａの表面に比抵抗が０.１〜数十Ω・ｃｍ程度で、数μｍ〜数十μｍ程度の厚さのエピタキシャル成長により形成されるｎ形半導体層１の表面にマスクを形成してｐ形不純物を導入し、トランジスタセルを構成するベース領域２およびゲート電極パッドの下のウェルを構成するｐ形拡散領域７を同時に形成する。このベース領域２およびｐ形拡散領域７の形成は、たとえば数千Å程度の酸化膜１５を形成し、図示しないレジスト膜を設けてパターニングをし、エッチングにより図２（ａ）に示されるようなマスク１５とし、さらに数百Å程度のスルーオキサイド膜１６を形成し、たとえばボロン（Ｂ）などのｐ形ドーパントをイオン注入によりドーピングし、熱処理をすることにより形成される。
【００１８】
つぎに、図２（ｂ）に示されるように、半導体層１の表面にゲート酸化膜４を形成し、ポリシリコン膜６ａをたとえばＣＶＤ法により成膜する。そして、リンデポ処理（第１導電形不純物の導入）を行う。
【００１９】
ついで、図２（ｃ）に示されるように、ポリシリコン膜６ａをエッチングすることにより、トランジスタセルのゲート電極６およびゲート電極パッド９を形成すると共に、ゲート電極パッド９に保護ダイオード形成のためのリング状溝９ａを形成する。ポリシリコン膜６ａのパターニングは、たとえばポリシリコン膜６ａ上の全面に図示しないレジスト膜を設け、ホトリソグラフィ工程によりパターニングをしてそのレジスト膜をマスクとして、エッチングすることにより形成することができる。
【００２０】
ついで、図２（ｄ）に示されるように、ゲート電極６をマスクとしてｐ形不純物を導入してチャネル領域形成用領域２ａを半導体層１の表面に形成する。このチャネル領域形成用領域２ａの形成は、図２（ｄ）に示されるように、ボロン（Ｂ）などのｐ形不純物をイオン注入などにより導入した後に、拡散を行うことにより形成することができる。
【００２１】
その後、図３（ｅ）に示されるように、ベース領域２上にホトレジストなどにより前述と同様のフォトリソグラフィ工程によりマスク１７を形成し、ｎ形不純物を導入することにより、ベース領域２内にソース領域３を設けてトランジスタセルＴを形成すると共に、ｐ形領域７にｎ形領域８を形成して、保護ダイオードＤを形成する。このｎ形領域（ソース領域）も、リン（Ｐ）などをイオン注入して熱処理をすることにより形成することができる。
【００２２】
その後、図３（ｆ）に示されるように、全面にたとえば常圧ＣＶＤ法により、ＰＳＧ膜を成膜した後、コンタクト孔１０ａが設けられた層間絶縁膜１０を形成する。このコンタクト孔１０ａの形成も、図示しないレジスト膜を設けてパターニングをし、エッチングすることにより形成することができる。その後、保護ダイオードＤの一端部（たとえば中心部）に接続されると共にトランジスタセルＴのゲート電極６に接続されるようにゲート電極配線１１を、また、保護ダイオードＤの他端部（たとえば外周側）に接続されると共に前記トランジスタセルＴのソース領域３に接続されるようにソース配線１２をそれぞれ形成することにより、図１（ａ）に示される構造の保護ダイオード付きの縦型ＭＯＳＦＥＴが得られる。このゲート配線１１およびソース配線１２は、たとえば全面にＡｌなどを真空蒸着法により成膜して、前述のようにレジスト膜を設けてパターニングすることにより形成することができる。
【００２３】
本発明によれば、ゲート電極パッドのポリシリコン膜を利用しながら、その電極パッドの下側に形成される第２導電形領域内に保護ダイオードＤを形成しているため、ゲート電極パッドの不純物濃度を自由に制御することができ、ゲート電極を充分に低抵抗にすることができる。その結果、スイッチング速度を向上させることができると共に、信頼性試験におけるゲート閾値電圧の変動を抑えることができる（たとえばｎチャネルＭＯＳＦＥＴでは、ｎ形ポリシリコンの濃度が薄いとＮａ+ の可動イオンに対するゲッタリング効果が薄れて閾値電圧の低下を招くという問題がある）。
【００２４】
前述の例は、縦型ＭＯＳＦＥＴの例であったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）でも同様である。
【００２５】
【発明の効果】
本発明によれば、ゲート電極とするポリシリコン膜の不純物濃度が制限されることなく、充分に低抵抗にすることができるため、スイッチング特性の向上や信頼性試験におけるゲート閾値などの特性の安定性を確保することができて、信頼性が向上する。
【００２６】
さらに、保護ダイオードを形成するに当り、特別の工程を追加する必要がなく、トランジスタセルの製造工程と同時に形成することができるため、工数増にならず、安価に保護ダイオード付きの半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態である縦型ＭＯＳＦＥＴの断面説明図および保護ダイオード部分の平面説明図である。
【図２】図１の縦型ＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図３】図１の縦型ＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図４】従来の保護ダイオードが設けられた縦型ＭＯＳＦＥＴの断面および平面の説明図である。
【図５】図４の保護ダイオードが設けられた電極パッドの説明図である。
【符号の説明】
１    ｎ形半導体層
２    ベース領域
３    ソース領域
６    ゲート電極
７    ｐ形拡散領域
８    ｎ形領域
９    ゲート電極パッド
Ｄ    保護ダイオード
Ｔ    トランジスタセル
【図１】
0003869581.tif 000002
【図２】
0003869581.tif 000003
【図３】
0003869581.tif 000004
【図４】
0003869581.tif 000005
【図５】
0003869581.tif 000006