(57)【特許請求の範囲】
【請求項１】
複数のワード線のいずれか１本を選択して同時にリード又はライトされるデータのビット数をＮとし、ワード線方向の１ライン上にＮ×Ｍ個のメモリセルを有するメモリと、
Ｎビットのデータを入出力する入出力回路と、
入力されるページアドレス信号に基づいて、前記複数のワード線のいずれか１本を選択するページアドレスデコーダと、
入力されるカラムアドレス信号をデコードして、１ライン上のいずれかＮ個のメモリセルのカラムアドレスと一致したときに、該Ｎ個のメモリセルに接続されたビット線対を選択するＭ個のカラムアドレスデコーダと、
Ｍ個のカラムアドレスデコーダの出力に基づいて、前記メモリに対してデータがリード・ライトされているか否かをモニタするモニタ回路と、
前記モニタ回路の出力に基づいて、前記メモリに対してデータがリード・ライトされていないことを検出したときに、前記入出力回路の端子をハイインピーダンス状態とする入出力制御回路と、
を有し、
前記モニタ回路は、
Ｍ個の各前記カラムアドレスデコーダの出力によりそれぞれオンされるＭ個のスイッチング手段と、
Ｍ個の前記スイッチング手段に共通接続され、Ｍ個の全ての前記スイッチング手段がオフの時には第１の電位とされ、Ｍ個のうちのいずれか一つの前記スイッチング手段がオンの時に第２の電位に設定される共通接続線と、
前記メモリに対してデータをリード・ライトする前に、前記共通接続線を前記第１の電位にプリチャージするプリチャージ回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
データラインが共通接続される複数の半導体集積回路を含む半導体集積回路装置であって、
各々の前記半導体集積回路は、
複数のワード線のいずれか１本を選択して同時にリード又はライトされるデータのビット数をＮとし、ワード線方向の１ライン上にＮ×Ｍ個のメモリセルを有するメモリと、
前記データラインを介してＮビットのデータを入出力する入出力回路と、
入力されるページアドレス信号に基づいて、前記複数のワード線のいずれか１本を選択するページアドレスデコーダと、
共通に入力されるカラムアドレス信号をデコードして、１ライン上のいずれかＮ個のメモリセルのカラムアドレスと一致したときに、該Ｎ個のメモリセルに接続されたビット線対を選択するＭ個のカラムアドレスデコーダと、
Ｍ個のカラムアドレスデコーダの出力に基づいて、前記メモリに対してデータがリード・ライトされているか否かをモニタするモニタ回路と、
前記モニタ回路の出力に基づいて、前記メモリに対してデータがリード・ライトされていないことを検出したときに、前記入出力回路の端子をハイインピーダンス状態とする入出力制御回路と、
を有し、
前記モニタ回路は、
Ｍ個の各前記カラムアドレスデコーダの出力によりそれぞれオンされるＭ個のスイッチング手段と、
Ｍ個の前記スイッチング手段に共通接続され、Ｍ個の全ての前記スイッチング手段がオフの時には第１の電位とされ、Ｍ個のうちのいずれか一つの前記スイッチング手段がオンの時に第２の電位に設定される共通接続線と、
前記メモリに対してデータをリード・ライトする前に、前記共通接続線を前記第１の電位にプリチャージするプリチャージ回路と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
Ｋ個の前記半導体集積回路が設けられ、各々の半導体集積回路はそれぞれ異なる組合せで電位が設定されるＪ（２Ｊ≧Ｋ）個の外部端子を有し、
Ｍ個の前記カラムアドレスデコーダは、Ｌ（２Ｌ≧Ｍ）ビットのカラムアドレスと、Ｊ個の外部端子の論理とをデコードすることを特徴とする半導体集積回路装置。
【請求項４】
請求項２または３において、
前記スイッチング手段は、前記共通接続線の前記第２の電位を接地電位とするＮ型トランジスタであることを特徴とする半導体集積回路装置。
【請求項５】
複数本のデータ線と複数本の走査線との交点付近の表示要素に、前記データ線と前記走査線の差電圧を印加して画像を表示する画像表示部と、
複数本の前記データ線にデータ信号を供給する信号線ドライブ回路として用いられる請求項２乃至４のいずれかに記載の半導体集積回路装置と、
を有することを特徴とする画像表示装置。
【請求項６】
請求項５に記載の画像表示装置と、
チップセレクト信号により複数個の前記半導体集積回路を同時に選択し、複数個の前記半導体集積回路の各々の入出力回路にデータラインが共通接続されたマイクロプロセッシングユニットと、
を有することを特徴とする電子機器。
【請求項７】
請求項６において、
前記マイクロプロセッシングユニットは、複数個の前記半導体集積回路内の複数個のメモリの同一ライン上の全メモリセルのカラムアドレスを、２進数で連続する数として指定することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリを内蔵した半導体集積回路及びそれをカスケード接続した半導体集積回路装置に関する。さらに本発明は、マイクロプロセッサユニットとの間で入出力回路を介して表示データが入出力され、液晶表示部等の画像表示部に表示データを表示する画像表示装置及びそれを用いた電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば液晶表示装置を例に挙げれば、液晶表示パネルの大型化に伴う画素数の増大により、液晶表示パネルの信号線を駆動する信号線ドライブ回路を、複数個の半導体集積回路（信号線ドライブＩＣ）をカスケード接続して用いている。そして、画素数に応じて、信号線ドライブＩＣの使用個数を、例えば２個〜４個の中から選択している。
【０００３】
ところで、この種の液晶表示装置を組み込んで、パーソナルコンピュータ、プロジェクタなどの電子機器を構成する場合に、この電子機器内に設けられたマイクロプロセッシングユニット（ＭＰＵ）が、複数個の信号線ドライブの各々との間で、制御データ、表示データの入出力を行う必要がある。この場合、ＭＰＵの例えば８ビットのデータラインを、複数個の信号線ドライブＩＣの入出力回路の入出力端子に共通接続している。
【０００４】
ＭＰＵと一つの信号線ドライブＩＣとの間で、共通のデータラインを介して確実にデータ転送を行うには、受信するドライブＩＣ以外の他の信号線ドライブＩＣの入出力回路の入出力端子をハイインピーダンスとする必要がある。
【０００５】
このために、複数の信号線ドライブ回路に固有の複数のチップセレクト信号を用い、一つの信号線ドライブＩＣのみとの間でデータ転送を可能とする手法が採用されている。
【０００６】
しかしながら、上記の場合には、ＭＰＵは複数個の信号線ドライブＩＣの各々を、独立した１個のチップとして認識しなければならない。従って、液晶表示パネル及び複数個の信号線ドライブ回路を含む液晶表示装置を利用して、パーソナルコンピュータなどの電子機器を製造するユーザにとって、その液晶表示装置に使用されている信号線ドライブＩＣの数を考慮してＭＰＵを設計しなければならず、ユーザ側回路の設計に負担がかかる問題がある。
【０００７】
本発明の目的は、ＭＰＵなどからの複数のチップセレクト信号によらずに一本のチップセレクト信号のみで、入出力回路の入出力端子をハイインピーダンスとすることができる半導体集積回路を提供することにある。
【０００８】
本発明の他の目的は、データラインが共用される複数個の半導体集積回路の一つから、共通のデータラインを介してデータを入出力するときに、複数のチップセレクト信号を用いずにその半導体集積回路の選択状態を検出して、他の半導体集積回路の入出力端子の電位の影響を受けないようにした半導体集積回路装置並びにそれを用いた画像表示装置及び電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明に係る半導体集積回路は、同時にリード又はライトされるデータのビット数をＮとし、１ライン上にＮ×Ｍ個のメモリセルを有するメモリと、
Ｎビットのデータを入出力する入出力回路と、
入力されるアドレス信号をデコードして、１ライン上のいずれかＮ個のメモリセルのアドレスと一致したときに、該Ｎ個のメモリセルに接続されたビット線対を選択するＭ個のアドレスデコーダと、
Ｍ個のアドレスデコーダの出力に基づいて、前記メモリに対してデータがリード・ライトされているか否かをモニタするモニタ回路と、
前記モニタ回路の出力に基づいて、前記メモリに対してデータがリード・ライトされていないことを検出したときに、前記入出力回路の端子をハイインピーダンス状態とする入出力制御回路と、
を有することを特徴とする。
【００１０】
請求項１の発明によれば、Ｍ個のアドレスデコーダのいずれか一つにより、Ｎ個のメモリセルに接続されたビット線対が選択された時に、モニタ回路は、そのアドレスデコーダの出力に基づいて、メモリに対してデータがリード・ライトされていることを検出できる。逆に、モニタ回路は、Ｍ個のアドレスデコーダの出力に基づいて、メモリに対してデータがリード・ライトされていないことも検出できる。このとき、モニタ回路の出力に基づいて、この半導体集積回路の入出力回路の端子がハイインピーダンスとされる。従って、実際にメモリにアクセスしていない時には、半導体集積回路の入出力端子より、外部に悪影響を及ぼす無駄な信号が現れたり、あるいはその入出力端子を介して無駄な信号等が入力されることもない。
【００１１】
請求項２の発明に係る半導体集積回路装置は、請求項１に記載の半導体集積回路を複数カスケード接続して使用する装置を定義している。この場合、複数個の半導体集積回路の入出力回路に、データラインが共通接続される。
【００１２】
請求項２の発明によれば、半導体集積回路内部のメモリに入出力回路を介してデータをリード・ライトしていないときには、モニタ回路により、その半導体集積回路の入出力回路の端子はハイインピーダンスとされる。従って、入出力回路を介してデータのリード・ライトがされていない半導体集積回路の入出力回路の端子から、ノイズとなる信号が出力されることがない。このため、他の半導体集積回路の内部メモリより例えばデータをリードする時、複数の半導体集積回路に共用されるデータライン上のデータ電位が変動することがなくなる。
【００１３】
請求項３の発明は、請求項２において、Ｋ個の前記半導体集積回路が設けられ、各々の半導体集積回路はそれぞれ異なる組合せで電位が設定されるＪ（２J≧Ｋ）個の外部端子を有し、Ｍ個の前記アドレスデコーダは、Ｌ（２L≧Ｍ×Ｎ×Ｋ）ビットのアドレスと、Ｊ個の外部端子の論理とをデコードすることを特徴とする。
【００１４】
請求項３の発明によれば、複数個の半導体集積回路は、Ｊ個の外部端子がそれぞれ異なる組合せの電位に設定される。このため、Ｍ個のアドレスデコーダを各半導体集積回路で例えば同一ＲＯＭマスク等を用いて同一に構成しても、各半導体集積回路のＭ個のアドレスデコーダは異なるアドレスをデコードすることができる。
【００１５】
請求項４の発明は、請求項２又は３において、前記モニタ回路は、Ｍ個の各前記アドレスデコーダの出力によりそれぞれオンされるＭ個のスイッチング手段と、
Ｍ個の前記スイッチング手段に共通接続され、Ｍ個の全ての前記スイッチング手段がオフの時には第１の電位とされ、Ｍ個のうちのいずれか一つの前記スイッチング手段がオンの時に第２の電位に設定される共通接続線と、を有することを特徴とする。
【００１６】
請求項４の発明によれば、共通接続線が第１の電位であることを検出すれば、その半導体集積回路の内部メモリに、入出力回路を介してアクセスしていないことが分かる。しかもこのモニタを、Ｍ個のスイッチング手段と共通接続線とで簡易に構成できる。
【００１７】
請求項５の発明は、請求項４において、前記モニタ回路は、前記メモリに対してデータをリード・ライトする前に、前記共通接続線を前記第１の電位にプリチャージするプリチャージ回路を有することを特徴とする。
【００１８】
請求項５の発明によれば、一旦第２の電位に設定された共通接続線を、次のデータのリード・ライト前に第１の電位にプリチャージできるため、誤検出を防止できる。
【００１９】
請求項６の発明は、請求項５において、前記スイッチング手段は、前記共通接続線の前記第２の電位を接地電位とするＮ型トランジスタであることを特徴とする。
【００２０】
請求項６の発明によれば、スイッチング手段としてＮ型トランジスタを用いることで、Ｍ個のスイッチング手段を小スペースにて形成でき、しかも共通接続線の第２の電位を接地電位に確実に設定できる。
【００２１】
請求項７の発明に係る画像表示装置は、複数本のデータ線と複数本の走査線との交点付近の表示要素に、前記データ線と前記走査線の差電圧を印加して画像を表示する画像表示部と、
複数本の前記データ線にデータ信号を供給する信号線ドライブ回路として用いられる請求項２乃至６のいずれかに記載の半導体集積回路装置と、
を有することを特徴とする。
【００２２】
請求項７の発明によれば、上述の請求項２乃至６のいずれかに記載の半導体集積回路装置を、液晶、マイクロルミネッセンス等を表示要素として用いる画像表示部の信号線ドライブ回路として用いることができる。
【００２３】
請求項８の発明に係る電子機器は、請求項７に記載の画像表示装置と、チップセレクト信号により複数個の前記半導体集積回路を同時に選択し、複数個の前記半導体集積回路の各々の入出力回路にデータラインが共通接続されたマイクロプロセッシングユニットと、を有することを特徴とする。
【００２４】
請求項８の発明によれば、マイクロプロセッシングユニットが、チップイネーブル信号により複数個の半導体集積回路を同時にアクティブとし、従って、マイクロプロセッシングユニットは複数個の半導体集積回路を一つの回路として認識することができる。
【００２５】
請求項９の発明は、請求項８において、前記マイクロプロセッシングユニットは、複数個の前記半導体集積回路内の複数個のメモリの同一ライン上の全メモリセルのアドレスを、２進数で連続する数として指定することを特徴とする。
【００２６】
請求項９の発明によれば、マイクロプロセッシングユニットは、複数個の半導体集積回路を、アドレス上でも一つの回路として認識することができる。
【００２７】
【発明の実施の形態】
以下、本発明を液晶表示装置に適用した実施の形態について、図面を参照して具体的に説明する。
【００２８】
（装置全体の制御系の説明）
図１は、液晶表示パネル及びその表示駆動制御回路を含む電子機器を示している。図１において、液晶表示パネル１０は例えば３２０×２４０の画素を備え、３２０本の信号線と２４０本の走査線との交差によって形成される画素位置には、例えばスッチング素子と液晶とが直列に接続されて画素が形成される。なお、液晶表示パネル１０は、画素位置の各液晶層に例えばＴＦＴにて代表される３端子型スイッチング素子、あるいはＭＩＭにてして代表される２端子型スイッチング素子を接続したアクティブマトリックス型液晶表示パネルとしてもよい。あるいは、単純マトリックス型液晶表示パネルであってもよい。
【００２９】
この液晶表示パネル１０を駆動するためにの表示駆動制御回路は、信号線ドライバ２０、走査線ドライバ３０、電源回路４０及び発振用外付け回路５０を有する。
【００３０】
前記信号線ドライバ（カラムドライバ）２０は、３２０本の信号線にデータ信号を供給するものであり、本実施例では、第１の信号線ドライブＩＣ２２と、第２の信号線ドライブＩＣ２４とを有する。第１の信号線ドライブＩＣ２２は、１〜１６０本目の信号線にデータ信号を供給し、第２の信号線ドライブＩＣ２４は、１６１〜３２０本目の信号線にデータ信号を供給する。なお、本実施例では、最大で４つの信号線ドライブＩＣがカスケード接続可能であり、最大で１６０×４＝６４０本の信号線を駆動できる。
【００３１】
この第１，第２の信号線ドライブＩＣ２２，２４は共に同一の構成を有する。カスケード接続可能な最大４つの信号線ドライブＩＣを第１段〜第４段にて使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの外部端子が設けられ、その外部端子に印加される電位の組合せを異ならせている。第１段目の第１の信号線ドライブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定され、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１では示していないが、第３段目の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目の信号線ドライブＩＣは、ＬＲ０端子＝ＨＲ１端子＝Ｈに設定される。
【００３２】
走査線ドライバ（ページドライバ）３０は、２４０本の走査線に走査信号を供給するものであり、本実施例では、第１の走査線ドライブＩＣ３２と、第２の走査線ドライブＩＣ３４とを有する。第１の走査線ドライブＩＣ３２は、１〜１２０本目の走査線に走査信号を供給し、第２の走査線ドライブＩＣ３４は、１２１〜２４０本目の走査線に走査信号を供給する。
【００３３】
信号線ドライバ２０及び走査線ドライバ３０には、電源回路４０より電力が供給され、マイクロプロセッサ（ＭＰＵ）６０より各種コマンド信号及びデータ信号が供給される。
【００３４】
（信号線ドライブＩＣの説明）
次ぎに、共に同一の構成を有する第１，第２の信号線ドライブＩＣ２２，２４の詳細について、図２を参照して説明する。
【００３５】
図２は信号線ドライブＩＣに共通な構成を示している。この信号線ドライブＩＣは、表示データＲＡＭ１００と、この表示データＲＡＭ１００に対して例えば１バイト単位にて表示データのリード・ライト動作を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ１００より例えば４ライン分の表示データを読み出し制御して、４ライン同時選択のＭＬＳ駆動を可能とするＬＣＤ制御回路１３０とを有する。ＩＣ内部のバスライン１１１には、バス接続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介して接続されている。また、このバスライン１００には、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力回路１１２を介して接続されている。ＭＰＵインターフェース１１０及び入出力回路１１２を介して入出力される制御データ、表示データは、バスライン１１１を介してバスホールダ１１４にて保持可能である。制御データは、コマンドデコーダ１１６にてデコードされ、ステータス設定回路１１８及びＭＰＵ制御回路１２０へのコマンドとして用いられる。
【００３６】
ＭＰＵ制御回路１２０は、カラムアドレス制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制御して、表示データを１バイト単位でＲＡＭ１００に対してリード・ライトする。
【００３７】
また、ＬＣＤ制御回路１３０は、外部端子ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発振回路１５０と接続されている。このＬＣＤ制御回路１３０は、ラッチ回路１３２、デコード回路１３４を駆動制御して、４ライン分の表示データをＲＡＭ１００より読み出し、液晶表示駆動回路１３６を介して、前述の液晶表示パネル１０の信号線に、ＭＬＳ駆動用のデータ信号を供給する。なお、ページアドレス制御回路１４０は、ページアドレスデコーダを有し、ＭＰＵ制御回路１２０及びＬＣＤ制御回路１３０の一方からのページアドレスに基づいて、ＲＡＭ１００の１本のワードラインをアクティブにする。
【００３８】
上述の各端子の説明は下記の通りである。
【００３９】
Ｄ７〜Ｄ０…８ビットの双方向性データバスで、８ビット又は１６ビットの標準的なＭＰＵのデータバスに接続される。
【００４０】
Ａ０…ＭＰＵのアドレスバスの最下位ビットに接続され、「０」の時にはＤ７〜Ｄ０が制御データであることを示し、「１」の時にはＤ７〜Ｄ０が表示データであることを示す。
【００４１】
／ＲＥＳ…リセット信号ＲＥＳの反転信号が入力され、「Ｌ」の時に初期設定される。
【００４２】
／ＣＳ…チップセレクト信号ＣＳの反転信号が入力される。但し、本実施例では、ＭＰＵは複数の信号線ドライブＩＣ２２，２４を一つのＩＣとして認識しているので、チップセレクト反転信号／ＣＳは複数の信号線ドライブＩＣに共通して入力される。従って、／ＣＳがアクティブのときに、全ての信号線ドライブＩＣでは、Ｄ７〜Ｄ０を介してデータの入出力が可能となる。ただし、後述するように、このチップセレクト信号に頼らずに、一つの信号線ドライブＩＣのみとの間で確実なデータ入出力を確保する構成が用いられている。一方、／ＣＳがノンアクティブのときに、全ての信号線ドライブＩＣにてＤ７〜Ｄ０がハイ・インピーダンス状態とされる。
【００４３】
／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接続時と６８系ＭＰＵ接続時とで使い分けされる端子であり、リード、ライトタイミングなどを決定する。
【００４４】
Ｍ／Ｓ…カスケード接続された複数の信号線ドライブＩＣのマスター／スイレブ動作を選択する端子である。信号線ドライブＩＣが１段目に使用される場合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとなる。信号線ドライブＩＣが２段目以降に使用される場合がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとなる。信号線ドライブＩＣは、マスター動作の時に液晶表示に必要な信号を出力し、スレイブ動作の時に液晶表示に必要な信号を入力することで、液晶表示系の同期がとられる。
【００４５】
ＣＬ…表示クロック入出力端子であり、マスター動作の時にクロックが出力され、スレイブ動作の時にそのクロックが入力される。
【００４６】
ＦＲ…液晶交流化信号の入出力端子であり、マスター動作の時に液晶交流化信号が出力され、スレイブ動作の時にその液晶交流化信号が入力される。
【００４７】
ＣＡ…フレーム走査スタート信号の入出力端子であり、マスター動作の時にフレーム走査スタート信号が出力され、スレイブ動作の時にそのフレーム走査スタート信号が入力される。
【００４８】
ＯＳＣ１〜３…信号線ドライブＩＣが第１段目に使用されるマスター動作の場合に、内部発振回路１５０を動作させるための端子である。この場合、図１に示すように抵抗ＲとキャパシタＣとから成る発振用外付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）（Ｈｚ）のクロックが発振可能となり、内部発振回路１５０より出力される。この出力されるクロックは、ＬＣＤ制御回路１３０内部でＬＣＤ表示のためのクロックＣＬとなる。信号線ドライブＩＣが第２段目以降に使用されるスレイブ動作の場合には、内部発振回路１５０は動作せず、ＣＬ信号がＣＬ端子より入力される。
【００４９】
（ＲＡＭ及びその周辺回路の説明）
本実施例は、４ライン同時選択のＭＬＳ駆動を実施するために、図３（Ａ）に示す液晶表示パネル１０の３２０×２４０画素の表示アドレス空間に対して、一つの信号線ドライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図３（Ｂ）に示す通りに異ならせている。図３（Ｂ）のメモリアドレス空間は、ページ方向のメモリセルの数が、２４０（本）÷８（ビット）＝３０個であるのに対して、カラム方向のメモリセルの数は、３２０（本）×８（ビット）÷２（ＩＣの数）＝１２８０個となっている。なお、図３（Ｂ）のメモリアドレス空間において、ページアドレスを［０，１，２…２９］とする。図３（Ｂ）のカラム方向では、本実施例が１バイト単位でデータのリード・ライトを行うため、カラムアドレスの数は、１２８０÷８＝１６０である。本実施例では、第１段目の信号線ドライブＩＣ２２内のＲＡＭ１００のカラムアドレスを［０，１，２，…１５９］とする。第２段目の信号線ドライブＩＣ２４内のＲＡＭ１００のカラムアドレスを［１６０，１６１，…３１９］とする。なお、最大４個の信号線ドライブＩＣをカスケード接続した場合には、カラムアドレス値の最大は［６３９］となる。
【００５０】
図４は、ＲＡＭ１００及びその周辺回路の回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれメモリセル１０２が接続されている。
【００５１】
図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４に接続された１６本のバスラインは、図４に示すように、それぞれのカラムスイッチ１０４を介して１２８０列のビット線対ＢＬ，／ＢＬに接続されている。
【００５２】
図２に示すカラムアドレス制御回路１２２は、図４に示す通り、一つのトランスファーゲート１０６に接続された８つのカラムスイッチ１０４を同時にオン・オフするための１６０個のカラムアドレスデコーダ１２２Ａを有する。この各々のカラムアドレスデコーダ１２２Ａは、ＭＰＵ系制御回路１２０からの１０ビットのカラムアドレスと、２つの外部端子ＬＲ０，ＬＲ１の２ビットの論理とをデコードして、８つのカラムスイッチ１０４を同時にオン・オフする。各々のカラムアドレスデコーダ１２２Ａは、マスクＲＯＭとして、各信号ドライブＩＣで共通となっているが、２つの外部端子ＬＲ０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更されている。これにより、１〜１６０番目のカラムアドレスを第１段目の信号ドライブＩＣ２２にてデコードでき、１６１〜３２０番目のカラムアドレスを第２段目の信号ドライブＩＣ２４にてデコードできる。そして、ずれか一つのカラムデコーダ１２２Ａから「Ｌ」が出力されると、インバータ１０８の出力「Ｈ」と、カラムコントロール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とにより、一つのトランスファーゲート１０６がオンされ、それに接続された８つのカラムスイッチ１０４が同時にオンする。
【００５３】
図２に示すラッチ回路１３２は、図４に示す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲによってオン・オフされるスイッチ１３２Ａと、その出力をラッチするラッチ用ゲート回路１３２Ｂとを有する。この構成により、ページアドレス制御回路１４０により例えば第１行目のワードラインＷＬ１がアクティブとされた場合には、ラッチ信号ＳＥＬＲがアクティブとされることで、図３（Ａ）の表示空間上での第１〜第４ラインに接続された画素データが同時にラッチされる。同様に、ラッチ反転信号／ＳＥＬＲがアクティブの時に、図３（Ａ）の表示空間上での第５〜第８ラインに接続された画素データが同時にラッチされる。アクティブされるワードラインをページアドレス制御回路１４０にて切り換えることで、全ワードラインに接続されたメモリセル１０２のデータが、４ラインずつ順次ラッチされることになる。
【００５４】
図２に示すデコーダ回路１３４は、４ライン同時選択のＭＬＳ駆動用の信号にデコードするもので、図４に示すよＰＲ（デコード回路１３４をプリチャージするためのプリチャージ信号）、ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳのパターンを区別するためのフィールド識別信号）に基づいてラッチ出力をデコードする。
【００５５】
図２に示す液晶駆動回路１３６は、図４に示すように、デコーダ回路１３４の出力と、各種電圧とから、信号線に印加される信号電圧を決定する。
【００５６】
（入出力回路１１２の入出力端をハイインピーダンスとする構成について）
図４に示す１６０個のカラムアドレスデコーダ１２２Ａは、ＲＡＭ１００のデータのリード又はライト時に、それぞれ「Ｌ」を出力するものである。この１６０個のカラムアドレスデコーダ１２２Ａの出力端にはそれぞれ上述のインバータ１０８が設けられ、計１６０個配置されている。
【００５７】
本実施例では、１６０個のカラムアドレスデコーダ１２２Ａの出力に基づいて、ＲＡＭ１００に対してデータのリード・ライトを実施しているか否かをモニタするモニタ回路２００を設けている。
【００５８】
このモニタ回路２００は、１６０個のインバータ１０８の出力がそれぞれベースに印加される１６０個のＮ型トランジスタ２０２と、１本の共通接続線２０４とを有する。
【００５９】
１６０個のＮ型トランジスタ２０２のエミッタはそれぞれ接地され、コレクタは共通接続線２０４に共通接続されている。従って、いずれか一つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力されると、それに接続された一つのインバータ１０８の出力「Ｈ」により一つのＮ型トランジスタ２０２がオンされ、共通接続線２０４の電位は「Ｌ」（接地電位）となる。
【００６０】
モニタ回路２００はさらに、１６０個のＮ型トランジスタ２０２が接続された共通接続線２０４の最終段に、一つのモニタ用インバータ２０６を有する。このため、信号ドライブＩＣ内のいずれか一つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力されると、共通接続線２０４の電位が「Ｌ」となり、それがモニタ用インバータ２０６にて反転され、モニタ回路２００の出力として「Ｈ」が得られる。これにより、２つの信号ドライバ２２，２４のいずれかにて、データのリード又はライトを実施しているかがモニタできる。
【００６１】
モニタ回路２００はさらに、共通接続線２０４の電位を「Ｈ」にプリチャージするためのプリチャージ回路２１０を有する。このプリチャージ回路２１０は、２つのＰ型トランジスタ２１４，２１６から成るトランスファゲート２１２を有する。このＰ型トランジスタ２１４，２１６の２つのコレクタは電源電圧ＶＤＤに接続され、２つのエミッタはモニタ用インバータ２０６の入力ラインである共通接続線２０４に接続されている。Ｐ型トランジスタ２１４のベースに、上述のカラムコントロール信号（ＣＡＬＣＴＬ）が入力される。Ｐ型トランジスタ２１６のベースは、モニタ用インバータ２０６の出力ラインに接続されている。このカラムコントロール信号（ＣＡＬＣＴＬ）は、リード又はライト時に「Ｈ」であり、それ以外の時には「Ｌ」である。従って、リード又はライトの前に、カラムコントロール信号（ＣＡＬＣＴＬ）の「Ｌ」により、Ｐ型トランジスタ２１４がオンされ、共通接続線２０４がプリチャージされる。このとき、モニタ用インバータ２１４により「Ｌ」が出力されるので、Ｐ型トランジスタ２１６もオンする。従って、カラムコントロール信号（ＣＡＬＣＴＬ）が「Ｈ」となっても、いずれか一つのカラムデコーダ１３６Ａより「Ｌ」が出力されない限り、Ｐ型トランジスタ２１６によって共通接続線２０４の電位が「Ｈ」に維持される。このようにして、いずれか一つのカラムデコーダ１３６Ａより「Ｌ」が出力されない限り、モニタ回路２００の出力は「Ｌ」となり、誤検出を防止できる。
【００６２】
次ぎに、モニタ回路２００の出力に基づき、図４の入出力回路１１２の入出力端をハイインピーダンスにする一例を図５を参照して説明する。図５は、入出力回路１１２内に設けられたクロックドインバータ２２０を有する出力ポートを示す。このクロックドインバータ２２０のコントロール端子に、コントロール信号ＣＯＮＴとして「Ｈ」を入力させると、ＩＮとは反転された信号がＯＵＴに出力されて、出力可能となる。上述のモニタ回路２００より「Ｈ」が出力されたら、このコントロール信号を「Ｌ」とする。こうすると、クロックドインバータ２２０のＯＵＴはハイインピーダンスとなる。
【００６３】
従って、例えば１段目の信号ドライブＩＣ２２内のＲＡＭ１００のデータをリードしている時には、２段目の信号ドライブＩＣ２４では、モニタ回路２００により、その入出力回路１１２の出力端はハイインピーダンスとされる。このため、１段目の信号ドライブＩＣ２２の入出力回路１１２からのデータ電位が変動することがない。
【００６４】
なお、モニタ回路２００からのモニタ出力信号の論理は、図２のカラムアドレス制御部１２２より出力され、例えばＭＰＵ制御回路１２０、コマンドデコーダ１１６を介してステータス設定回路１１８に入力される。そして、ステータス設定回路１１８が、上述のクロックドインバータ２２０にコントロール信号を出力する。
【００６５】
（電子機器の説明）
上述の実施例の液晶表示装置を用いて構成される電子機器は、図６に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。表示駆動回路１００４中のデータ側駆動回路が、上述の信号線ドライブＩＣ２２，２４を含んでいる。電源回路１０１０は、上述の各回路に電力を供給する。
【００６６】
このような構成の電子機器として、図７に示す液晶プロジェクタ、図８に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図９に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【００６７】
図７に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。図７において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００６８】
図８に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【００６９】
図９に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【００７０】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図６に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図９の場合には回路基板１３０８に搭載できる。
【００７１】
図９はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１０に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２に、信号線ドライブＩＣなどのＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【００７２】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【００７３】
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置を含む電子機器のブロック図である。
【図２】図１に示す信号線ドライバの構成を示すブロック図である。
【図３】（Ａ）は図１の液晶表示パネルの表示空間アドレスを示す概略説明図であり、（Ｂ）は図１に示す信号線ドライブＩＣ内のＲＡＭの画素アドレスを示す概略説明図である。
【図４】図２に示すＲＡＭ及びその周辺回路を示す回路図である。
【図５】図２に示す入出力回路のクロックドインバータを示す概略説明図である。
【図６】本発明が適用される電子機器のブロック図である。
【図７】本発明が適用されるプロジェクタの概略説明図である。
【図８】本発明が適用されるパーソナルコンピュータの外観図である。
【図９】本発明が適用されるページャの分解斜視図である。
【図１０】外付け回路を備えた画像表示装置の一例を示す概略説明図である。
【符号の説明】
１０  液晶表示パネル
２０  信号線ドライバ
２２  第１の信号線ドライブＩＣ
２４  第２の信号線ドライブＩＣ
３０  走査線ドライバ
３２、３４  走査線ドライブＩＣ
４０  電源回路
５０  発振用外付け回路
６０  ＭＰＵ
１００  表示データＲＡＭ
１０２  メモリセル
１０４  カラムスイッチ
１０６  トランスファーゲート
１０８  インバータ
１１０  ＭＰＵインターフェース
１１１  バスライン
１１２  入出力回路
１１４  バスホールダ
１１６  コマンドデコーダ
１１８  ステータス設定回路
１２０  ＭＰＵ制御回路
１２２  カラムアドレス制御回路
１２２Ａ  カラムアドレスデコーダ
１２４  Ｉ／Ｏバッファ
１３０  ＬＣＤ制御回路
１３２  ラッチ回路
１３４  デコード回路
１３６  液晶駆動回路
１４０  ページアドレス制御回路
１５０  内部発振回路
２００  モニタ回路
２０２  Ｎ型トランジスタ
２０４  共通接続線
２０６  モニタ用インバータ
２１０  プリチャージ回路
２１２  トランスファーゲート
２１４，２１６  Ｐ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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