(57)【特許請求の範囲】
【請求項１】
リセット信号によって初期化され、トリガ信号によって初期化された後にカウント動作が開始され、前記トリガ信号が次にアクティブになるまでカウント動作を継続しカウントデータを出力するタイミングカウント回路と、
あらかじめ定められたスタートおよびストップタイミングからなるタイミングデータを複数組記憶し、イネーブル信号により前記タイミングデータを初期値として読み出し、前記カウントデータが前記読み出されたタイミングデータと一致するごとに、次のタイミングデータに更新して出力する、要求されるパターン出力数と同数のタイミング発生回路と、
前記リセット信号により初期化され、前記タイミング信号を累積加算してアドレス信号を生成し、前記累積加算されたアドレス信号に応じて予め格納されたパターン信号を発生するパターン発生回路と、
前記パターン信号を前記タイミングデータのスタートタイミングおよびストップタイミングで出力許可する、要求されるパターン出力数と同数のゲート回路とにより構成されたことを特徴とするプログラマブル・デジタル信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル信号を任意の計数値で計数して分周信号を得たり、その計数値に応じた遅延信号を得るためのデジタル信号発生回路に関し、特に出力パターン信号を任意に発生させるためのプログラマブル・デジタル信号発生回路に関する。
【０００２】
【従来の技術】
従来のデジタル信号発生回路につき、図６を参照して説明する。
【０００３】
タイミングカウント回路２６には、リセット信号１０１、クロック信号１０２、トリガ信号１０３が入力される。タイミングカウント回路２６は、リセット信号１０１がアクティブになると初期化される。またタイミングカウント回路２６は、トリガ信号１０３がアクティブになると、初期化された後にクロック信号１０２によるカウント動作が開始され、トリガ信号１０３が次にアクティブになるまでは初期化されずにカウント動作が継続され、カウントデータ１３４が出力される。
【０００４】
組み合わせ回路２７は、タイミングカウント回路２７から出力されるカウントデータ１３４を入力し、一意のタイミングで一意のパターンを生成し、出力信号１３５として外部に出力する。また組み合わせ回路２８は、タイミングカウント回路２６から出力されるカウントデータ１３４を入力信号とし、一意のタイミングで一意のパターンを生成し、出力信号１３６として外部に出力する。
【０００５】
【発明が解決しようとする課題】
従来のデジタル信号発生回路は、所望の出力信号を得るために、組み合わせ回路を用いて構成されており、異なる出力信号を複数得るためには、それぞれに異なる組み合わせ回路が必要とされていた。また、さらに新たな出力信号の異なるデジタル信号発生回路を必要とするような場合には、改めて構成し直さなければならなかった。
【０００６】
本発明の目的は、出力信号の出力タイミングや、そのパターンを内部に備えた記憶回路の記憶内容を更新することにより、プログラマブルに変更することが可能なデジタル信号発生回路を実現することにある。
【０００７】
【課題を解決するための手段】
以上の課題を考慮して、本発明のプログラマブル・デジタル信号発生回路は、リセット信号によって初期化され、トリガ信号によって初期化された後にカウント動作が開始され、前記トリガ信号が次にアクティブになるまでカウント動作を継続しカウントデータを出力するタイミングカウント回路と、あらかじめ定められたスタートおよびストップタイミングからなるタイミングデータを複数組記憶し、イネーブル信号により前記タイミングデータを初期値として読み出し、前記カウントデータが前記読み出されたタイミングデータと一致するごとに、次のタイミングデータに更新して出力する、要求されるパターン出力数と同数のタイミング発生回路と、  前記リセット信号により初期化され、前記タイミング信号を累積加算してアドレス信号を生成し、前記累積加算されたアドレス信号に応じて予め格納されたパターン信号を発生するパターン発生回路と、前記パターン信号を前記タイミングデータのスタートタイミングおよびストップタイミングで出力許可する、要求されるパターン出力数と同数のゲート回路とにより構成されることを特徴としている。
【０００８】
【発明の実施の形態】
以下、本発明のプログラマブル・デジタル信号発生回路の実施形態につき、図面を参照して説明する。
【０００９】
このプログラマブル・デジタル信号発生回路は、タイミングカウント回路１と、パターン発生回路４と、プログラマブル・デジタル信号発生回路の出力信号数ｎと同じ数のタイミング発生回路２−１〜２−ｎと、ゲート回路３−１〜３−ｎで構成される。入力信号は、リセット信号１０１、クロック信号１０２、トリガ信号１０３の３入力で構成される。
【００１０】
タイミングカウント回路１は、従来技術と同様に、リセット信号１０１がアクティブになると初期化される。また、トリガ信号１０３がアクティブになると、初期化された後にクロック信号１０２によるカウント動作が開始され、トリガ信号１０３が次にアクティブになるまでは初期化されずにカウント動作が継続され、カウントデータ１０４が出力される。
【００１１】
続いてタイミング発生回路２および３の詳細な構成について図２を参照して説明する。なお今後は、説明文の冗長化を避けるために、このタイミング発生回路２と３のように「対称な構成で、入出力信号などが一部異なる二つの装置」については、対称装置とこれに対応する信号の符号を中かっこで付記することとする。
【００１２】
タイミング発生回路２（３）は、複数のスタートタイミングを記憶するスタートタイミングデータ記憶回路７と、複数のストップタイミングを記憶するストップタイミングデータ記憶回路８と、カウントデータ１０４とスタートタイミング設定信号１２０の一致を検出する第１の一致検出回路９と、カウントデータ１０４とストップタイミング設定信号１２１の一致を検出する第２の一致検出回路１０と、割り込み信号１１０（１１２）を入力する第１の論理和回路１１と、割り込み信号１１１（１１３）を検出する第２の論理和回路１２と、セット信号１２４およびリセット信号１２５を入力し、タイミング信号１１４（１１５）を出力するセットリセット回路１３で構成される。
【００１３】
続いてパターン発生回路４の詳細な構成について図３を参照して説明する。パターン発生回路４は、リセット信号１０１、クロック信号１０２、トリガ信号１０３、およびタイミング信号１１４を入力し、出力するパターンをカウントするパターンカウント回路１４と、リセット信号１０１、クロック信号１０２、トリガ信号１０３、およびタイミング信号１１５を入力し、出力するパターンをカウントするパターンカウント回路１５と、これら各々に対応して発生するパターンを記憶する記憶回路１６および１７で構成される。
【００１４】
さらに、スタートタイミングデータ記憶回路７とストップタイミングデータ記憶回路８の詳細な構成については図４を用いて説明する。スタートタイミングデータ記憶回路７（８）は、イネーブル信号１０６（１０７）と、一致信号１２２を入力し、カウントイネーブル信号１２８を出力する第３の論理和回路１８と、クロック信号１０２を入力してその反転信号を反転クロック信号１２９として出力する否定回路１９と、カウントイネーブル信号１２８と反転クロック信号１２９を入力して、カウントイネーブル信号１２８がアクティブの時には反転クロック信号１２９をカウント信号１３０として出力する第１の論理積回路２０と、リセット信号１０１とカウント信号１３０を入力してリセット信号１０１がアクティブの時に初期化され、そうでない時にはカウント信号１３０によりカウント動作を行ってアドレス信号１３１を出力するカウント回路２１と、タイミングデータ１０５とアドレス信号１３１を入力して設定データ１２０（１２１）を出力する記憶回路２２で構成される。一致回路９および一致回路１０は、さらに図５に示す通り、排他的否定論理和回路２３および２４と、第２の論理積回路２５とで構成されている。
【００１５】
続いて、本発明の実施形態の動作につき、図面を参照して詳細に説明する。図１に示すように、タイミングカウント回路１は本発明のプログラマブル・デジタル信号発生回路の基本タイミングを生成する。
【００１６】
まず、タイミングカウント回路１は、リセット信号１０１により初期化される。その後トリガ信号１０３が１クロックの間アクティブ（例えば“１”）になると初期化され、クロック信号１０２によりカウント動作が開始される。カウント動作が継続し、再びトリガ信号１０３がアクティブになると、タイミングカウント回路１は再び初期化される。すなわち、タイミングカウント回路１は、トリガ信号１０３が入力されるたびに初期化される。タイミングカウント回路１はカウント値をカウントデータ１０４として出力する。
【００１７】
次に図２、図４を参照してタイミング発生回路２（３）の動作について詳細に説明する。タイミング発生回路２（３）は、カウントデータ１０４と、タイミングデータ１０５と、リセット信号１０１と、クロック信号１０２と、イネーブル信号１０６および１０７（１０８および１０９）と、割込み信号１１０および１１１（１１２および１１３）が入力される。
【００１８】
図４はタイミング発生回路２（３）内のスタートタイミングデータ記憶回路７、あるいはストップタイミングデータ記憶回路８の構成を示す。スタートタイミングデータ記憶回路７内の第３の論理和回路１８には、タイミングデータ１０５を記憶回路２２にロードするときに用いるイネーブル信号１０６（１０７）と一致信号１２２が入力される。そして、イネーブル信号１０６（１０７）と一致信号１２２のいずれか一方がアクティブになった際、その信号をカウントイネーブル信号１２８として出力する。否定回路１９は、クロック信号１０２を反転させ、反転クロック信号１２９として出力する。論理積回路２０は、カウントイネーブル信号１２８がアクティブの時に、反転クロック信号１２９をカウント信号１３０として出力する。
【００１９】
カウント回路２１はリセット信号１０１により初期化され、カウント信号１３０がアクティブになるたびにカウント動作を行い、そのカウント値をアドレス信号１３１として出力する。
【００２０】
スタートタイミングデータ記憶回路７（ストップタイミングデータ記憶回路８）内の記憶回路２２は、タイミングデータ１０５を記憶する回路であり、タイミングデータ１０５とアドレス信号１３１を入力し、アドレス信号１３１がインクリメントされるたびに、そのアドレスに記憶されたデータをスタートタイミング設定信号１２０（ストップタイミング設定信号１２１）として出力する。
【００２１】
スタートタイミング設定信号１２０（ストップタイミング設定信号１２１）およびカウントデータ１０４は、一致検出回路９（１０）に入力される。一致検出回路９（１０）では、スタートタイミング設定信号（１２０）とカウントデータ１０４が一致しているか否かにつき判定が行われ、一致しているときに一致信号１２２（１２３）を出力する。
【００２２】
図５は一致検出回路９の内部構成を示す。否定排他的論理和回路２３は、カウントデータ１０４とスタートタイミング設定信号１２０（ストップタイミング設定信号１２１）の最上位ビットを入力し、その否定排他的論理和をビット一致信号１３２として出力する。これに対して否定排他的論理和回路２４は、カウントデータ１０４とスタートタイミング設定信号１２０（ストップタイミング設定信号１２１）の最下位ビットを入力し、その否定排他的論理和をビット一致信号１３３として出力する。最上位ビットと最下位ビットの間のビットについても同様に否定排他的論理和をとる。論理積回路２５は、否定排他的論理和回路２３から否定排他的論理和回路２４までの信号を入力し、その論理積をとって、一致信号１２２（１２３）を出力する。この一致信号１２２（１２３）は、スタートタイミングデータ記憶回路７（ストップタイミングデータ記憶回路８）にフィードバックされる。
【００２３】
スタートタイミングデータ記憶回路７（ストップタイミング記憶回路８）は、一致信号１２２（１２３）がアクティブになるたび、すなわちカウントデータ１０４と設定データ１２０（１２１）が一致するたびに、次のデータを出力する。
【００２４】
第一の論理和回路１１は、通常は一致信号１２２をそのまま出力しているが、割込み信号１１０がアクティブになると、これをセット信号１２４として出力する。第二の論理和回路１２も同様に、通常は一致信号１２３をそのまま出力しているが、割込み信号１１１がアクティブになると、これをリセット信号１２５として出力する。
【００２５】
タイミング発生回路２（３）内のセットリセット回路１３は、セット信号１２４とリセット信号１２５を入力して、タイミング信号１１４（１１５）を出力する。このセットリセット回路１３は、セット信号１２４がアクティブになるとタイミング信号１１４（１１５）をセットし、リセット信号１２５がアクティブになるとタイミング信号１１４（１１５）をリセットする。
【００２６】
次に、パターン発生回路４の動作について、図３を参照して説明する。
【００２７】
パターン発生回路４内のパターンカウント回路１４（１５）は、リセット信号１０１と、クロック信号１０２と、トリガ信号１０３と、タイミング信号１１４（１１５）が入力され、アドレス信号１２６（１２７）を出力する。このパターンカウント回路１４（１５）は、リセット信号１０１がアクティブになると初期化され、タイミング信号１１４（１１５）がアクティブの間、カウント動作が行われ、そのカウント値をアドレス信号１２６（１２７）として出力する。
【００２８】
記憶回路１６（１７）は、アドレス信号１２６（１２７）が入力され、パターン信号１１６（１１７）を出力する。そしてアドレス信号１２６（１２７）がインクリメントされるたびに、そのアドレスに対応するパターンデータをパターン信号１１６（１１７）として出力する。
【００２９】
パターン信号１１６（１１７）は、ゲート回路５（６）へと入力され、タイミング信号１１４（１１５）がアクティブになるごとにパターン出力信号１１８（１１９）として出力される。
【００３０】
【発明の効果】
以上説明してきたように、本発明のプログラマブル・デジタル信号発生回路は、初期設定時に、内部に備えた記憶回路に、パターンをいつ発生するかの情報、すなわちパターン発生タイミング情報と、そのパターンの内容を記憶しておくことにより、任意のタイミングで任意のパターンを発生することが可能となる。
【図面の簡単な説明】
【図１】  本発明のプログラマブル・デジタル回路信号発生回路の全体的な構成を示すブロック図である。
【図２】  タイミング信号発生回路の構成を示すブロック図である。
【図３】  パターン信号発生回路の構成を示すブロック図である。
【図４】  タイミング信号発生回路内の、（スタートあるいはストップ）タイミングデータ記憶回路の構成を示すブロック図である。
【図５】  タイミング信号発生回路内の、一致検出回路の構成を示すブロック図である。
【図６】  従来のデジタル信号発生回路の構成を示すブロック図である。
【符号の説明】
１    タイミングカウント回路
２    タイミング発生回路
３    タイミング発生回路
４    パターン発生回路
５    ゲート回路
６    ゲート回路
７    スタートタイミングデータ記憶回路
８    ストップタイミングデータ記憶回路
９    第１の一致検出回路
１０  第２の一致検出回路
１１    第１の論理和回路
１２    第２の論理和回路
１３    セットリセット回路
１４    パターンカウント回路
１５    パターンカウント回路
１６    記憶回路
１７    記憶回路
１８    第３の論理和回路
１９    否定回路
２０    第１の論理積回路
２１    カウント回路
２２    記憶回路
２３    排他的否定論理和回路
２４    排他的否定論理和回路
２５    第２の論理積回路
２６    タイミングカウント回路
２７    組合せ回路
２８    組合せ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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