(57)【特許請求の範囲】
【請求項１】
ディジタル／アナログ変換器と前記ディジタル／アナログ変換器を用いる装備をインタフェースするためのディジタル／アナログ変換器のインタフェース装置において、
データを前記インタフェース装置にローディングさせるデータローディング信号（ＤＬ）に応答して並列ディジタルデータを前記装備から入力して貯蔵した後、第１、第２制御信号（Ｃ１，Ｃ２）に応答して出力するデータ入力手段と、
前記データ入力手段から入力されたデータを第１、第２フォーマット制御信号（ＤＡ１，ＤＡ２）及び左右信号（Ｌ／Ｒ）に応答して選択的に出力するデータ出力手段と、
前記ディジタル／アナログ変換器のインタフェース装置の主クロックを発生するシステムクロック発生手段と、
前記主クロックを分周し、フォーマット制御信号（ＦＣ）に応答して前記分周された主クロック及び前記主クロックのうち一つを選択し、選択されたクロックを反転するビットクロック発生手段と、
前記ビットクロック発生手段の選択されたクロックを分周して第１乃至第６制御クロックを発生する制御クロック発生手段と、
前記第１乃至第４制御クロック及び第４制御信号（Ｃ４）の反転信号を受信して前記ディジタル／アナログ変換器に出力されるデータの左側データをブロッキングする左ブロッキング信号（ＬＣＳ１２）及び前記ディジタル／アナログ変換器に出力されるデータの右側データをブロッキングする右ブロッキング信号（ＲＣＳ１２）を発生し、前記第１、第２フォーマット制御信号（ＤＡ１，ＤＡ２）に応答して前記左ブロッキング信号及び前記右ブロッキング信号のうちいずれか一つを選択して前記選択した信号を前記第４制御信号（Ｃ４）として出力し、前記フォーマット制御信号（ＦＣ）に応答して前記第４制御信号（Ｃ４）の反転信号及び第４制御クロックのうちいずれか一つを選択して第３制御信号（Ｃ３）として出力するワードクロック発生手段と、
前記制御クロック発生手段からの第１乃至第６制御クロック及び前記ビットクロック発生手段で選択されたクロックを前記フォーマット制御信号（ＦＣ）に応答して前記第２制御信号（Ｃ２）及び前記データローディング信号（ＤＬ）として出力するロードクロック発生手段と、
前記第４制御信号と前記ビットクロック発生手段で選択されたクロックを論理和して前記第１制御信号（Ｃ１）として出力する第１のＯＲゲートとを備え、
前記フォーマット制御信号（ＦＣ）は前記第２フォーマット制御信号（ＤＡ２）と反転した前記第１フォーマット制御信号（ＤＡ１）とのＮＯＲゲート信号であり、前記左右信号（Ｌ／Ｒ）は前記ディジタル／アナログ変換器に出力されるデータが左側のデータか右側のデータかを区分する信号であることを特徴とするディジタル／アナログ変換器のインタフェース装置。
【請求項２】
前記システムクロック発生手段は、
所定の周波数を有する信号を発生する発振手段と、
前記発振手段から出力される信号を所定の数に分周して前記主クロックとして出力する分周手段とを備えることを特徴とする請求項１に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項３】
前記ビットクロック発生手段は、
前記システムクロック発生手段の主クロックをクロック入力し、その負の出力をデータ入力する第１フリップフロップと、
前記第１フリップフロップの正の出力及び前記主クロックを前記フォーマット制御信号に応答して選択して前記ビットクロック発生手段で選択されたクロックとして出力する第１マルチプレクサと、
前記ビットクロック発生手段で選択されたクロックを反転して前記ディジタル／アナログ変換器が直列データの入力を前記反転した信号により制御するように前記ディジタル／アナログ変換器に前記反転した信号を出力することを特徴とする請求項１に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項４】
前記制御クロック発生手段は、
前記ビットクロック発生手段から選択されたクロックを受信して前記第１乃至第６制御クロックを発生するカウンターであることを特徴とする請求項１に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項５】
前記ワードクロック発生手段は、
前記第３及び第４制御クロックを論理和して出力する第２のＯＲゲートと、
前記第２のＯＲゲートの出力と前記第２制御クロックを論理積して出力する第１のＡＮＤゲートと、
前記第３及び第４制御クロックを論理積して出力する第２のＡＮＤゲートと、
前記第２のＡＮＤゲートの出力及び前記第２制御クロックを反転論理和して出力するＮＯＲゲートと、
前記ＮＯＲゲートの出力、前記第１のＡＮＤゲートの出力及び第１レベルの値を前記第１及び第２フォーマット制御信号に応答して選択的に出力する第２マルチプレクサと、
前記反転した第３制御信号及び前記第３制御クロックを前記フォーマット制御信号に応答して選択し、選択した信号を前記第４制御信号として出力する第３マルチプレクサとを備えることを特徴とする請求項１に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項６】
前記ディジタル／アナログ変換器のインタフェース装置は、
前記第１及び第２制御クロックを前記フォーマット制御信号に応答して前記左右信号として選択的に出力する第４マルチプレクサをさらに備えることを特徴とする請求項４に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項７】
前記ロードクロック発生手段は、
前記第１制御クロックと第２レベルの値を前記フォーマット制御信号に応答して選択的に出力する第５マルチプレクサと、
前記第４、第５及び第６制御クロックを論理積して出力する第３のＡＮＤゲートと、
前記第２、第３制御クロックと前記第５マルチプレクサの出力を論理積して出力する第４のＡＮＤゲートと、
前記第３及び第４のＡＮＤゲートの出力を反転論理積して前記データローディング信号として出力するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力及び分周した前記主クロックを論理和して前記第２制御信号として出力する第３のＯＲゲートとを備えることを特徴とする請求項４に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項８】
前記データ入力手段は、
前記並列データ、前記データ入力手段の出力中の所定のビット及び前記第１レベルの値で構成されたデータを前記データローディング信号に応答して選択的に出力する第６マルチプレクサと、
前記第１及び第２制御信号を論理積して出力する第５のＡＮＤゲートと、
前記第５のＡＮＤゲートの出力をクロック入力し、前記第６マルチプレクサの出力をデータ入力して正の出力を前記データ出力手段に出力する第２フリップフロップと、
前記第２フリップフロップの正の出力中の最終のビットをデータ入力し、前記第５のＡＮＤゲートの出力をクロック入力して正の出力を前記データ出力手段に出力する第３フリップフロップとを備えることを特徴とする請求項５に記載のディジタル／アナログ変換器のインタフェース装置。
【請求項９】
前記データ出力手段は、
前記第２フリップフロップの正の出力中の所定のビットを入力し、前記左右信号に応答して選択的に出力する第７マルチプレクサと、
前記第２及び前記第３フリップフロップの出力と前記第７マルチブレクサの出力とを入力し、前記第１及び第２フォーマット制御信号に応答して選択的に前記並列データを直列データとして前記ディジタル／アナログ変換器に出力する第８マルチプレクサとを備えることを特徴とする請求項８に記載のディジタル／アナログ変換器のインタフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインタフェース回路に係り、特にディジタル／アナログ変換器（ＤＡＣ）と該ＤＡＣを用いる装備をインタフェースするＤＡＣインタフェース装置に関する。
【０００２】
【従来の技術】
従来のＤＡＣを要求する装備は、その装備の外部にＤＡＣを装着してＤＡＣのデータフォーマットに応じてその装備の内部にＤＡＣとインタフェースする回路を設計する。しかしながら、内部に設計されるＤＡＣインタフェース回路は通常一つのフォーマットに固定しており、外部に装着されるＤＡＣとインタフェースするようになっている。
【０００３】
この場合、外部に装着するＤＡＣを変更しようとするとき、データフォーマットの不一致によりＤＡＣの変更が不可能になるという問題がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は従来の問題点を解決するため、各種のＤＡＣとそのＤＡＣを用いる装備をインタフェースするためにこれらの間のデータフォーマットをインタフェースするＤＡＣインタフェース装置を提供するにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために、ディジタル／アナログ変換器と前記ディジタル／アナログ変換器を要求する装備をインタフェースするための本発明によるディジタル／アナログ変換器のインタフェース装置は、データを前記インタフェース装置にローディングさせるデータローディング信号（ＤＬ）に応答して並列ディジタルデータを前記装備から入力して貯蔵した後、第１、第２制御信号（Ｃ１，Ｃ２）に応答して出力するデータ入力手段と、前記データ入力手段から入力されたデータを第１、第２フォーマット制御信号（ＤＡ１，ＤＡ２）及び左右信号（Ｌ／Ｒ）に応答して選択的に出力するデータ出力手段と、前記ディジタル／アナログ変換器のインタフェース装置の主クロックを発生するシステムクロック発生手段と、前記主クロックを分周し、フォーマット制御信号（ＦＣ）に応答して前記分周された主クロック及び前記主クロックのうち一つを選択し、選択されたクロックを反転するビットクロック発生手段と、前記ビットクロック発生手段で選択されたクロック分周して第１乃至第６制御クロックを発生する制御クロック発生手段と、前記第１乃至第４制御クロック及び第４制御信号（Ｃ４）の反転信号を受信して前記ディジタル／アナログ変換器に出力されるデータの左側データをブロッキングする左ブロッキング信号（ＬＣＳ１２）及び前記ディジタル／アナログ変換器に出力されるデータの右側データをブロッキングする右ブロッキング信号（ＲＣＳ１２）を発生し、前記第１、第２フォーマット制御信号（ＤＡ１，ＤＡ２）に応答して前記左ブロッキング信号及び前記右ブロッキング信号のうちいずれか一つを選択して前記選択した信号を前記第４制御信号（Ｃ４）として出力し、前記フォーマット制御信号（ＦＣ）に応答して前記第４制御信号（Ｃ４）の反転信号及び第４制御クロックのうちいずれか一つを選択して第３制御信号（Ｃ３）として出力するワードクロック発生手段と、前記制御クロック発生手段からの第１乃至第６制御クロック及び前記ビットクロック発生手段で選択されたクロックを前記フォーマット制御信号（ＦＣ）に応答して前記第２制御信号（Ｃ２）及び前記データローディング信号（ＤＬ）として出力するロードクロック発生手段と、前記第４制御信号と前記ビットクロック発生手段で選択されたクロックを論理和して前記第１制御信号（Ｃ１）として出力する第１のＯＲゲートとを備え、前記フォーマット制御信号（ＦＣ）は前記第２フォーマット制御信号（ＤＡ２）と反転した前記第１フォーマット制御信号（ＤＡ１）とのＮＯＲゲート信号であり、前記左右信号（Ｌ／Ｒ）は前記ディジタル／アナログ変換器に出力されるデータが左側のデータか右側のデータかを区分する信号であることを特徴とする。
【０００６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
【０００７】
図１に示した本発明によるＤＡＣインタフェース装置は、システムクロック発生部１０、ビットクロック発生部１２、制御クロック発生部１４、インバータ１６、ＮＯＲゲート１８、ワードクロック発生部２０、インバータ２２、ＯＲゲート２４、ロードクロック発生部２６、左右（Ｌ／Ｒ）クロック発生部２８、データ入力部３０及びデータ出力部３２で構成される。
【０００８】
データ入力部３０はロードクロック発生部２６から出力されるデータローディング信号ＤＬに応答して入力端子ＩＮに入力されるＮビットの並列ディジタルデータを入力して貯蔵し、ＯＲゲート２４とロードクロック発生部２６からそれぞれ出力される第１及び第２制御信号Ｃ１，Ｃ２に応答して貯蔵されたデータをデータ出力部３２に出力する。
【０００９】
データ出力部３２はデータ入力部３０から入力されたデータを第１、第２フォーマット制御信号ＤＡ１，ＤＡ２及び左右信号（Ｌ／Ｒ）に応答して選択的に出力端子ＯＵＴ１を通して直列に出力する。システムクロック発生部１０は本発明によるＤＡＣインタフェース装置の主クロックを発生する役割を果たす。
【００１０】
ビットクロック発生部１２はＮＯＲゲート１８から出力されるフォーマット制御信号ＦＣに応答して主クロックを分周し、分周した主クロックを反転してＤＡＣ（図示せず）が出力端子ＯＵＴ１を通して出力される直列データを入力するように制御する信号を出力端子ＯＵＴ２を通して出力する。
【００１１】
図１に示した制御クロック発生部１４は分周した主クロックに応答してＤＡＣを制御するための制御クロックを発生する機能を果たす。ワードクロック発生部２０は制御クロックまたはインバータ２２を通して反転される第４制御信号Ｃ４を第１、第２フォーマット制御信号ＤＡ１，ＤＡ２及びフォーマット制御信号ＦＣに応答して選択して入力し、データ出力部３２からデータがＤＡＣに出力されるように制御する第３制御信号Ｃ３を出力端子ＯＵＴ３を通して出力する一方、第４制御信号Ｃ４をＯＲゲート２４にそれぞれ出力する。
【００１２】
ロードクロック発生部２６は制御クロック及び分周した主クロックを入力し、入力した信号をフォーマット制御信号ＦＣに応答して第２制御信号Ｃ２及びデータローディング信号ＤＬとして出力する機能を果たす。第１のＯＲゲート２４は第４制御信号Ｃ４と分周した主クロックを論理和して第１制御信号Ｃ１をデータ入力部３０に出力する。ここで、左右信号はＤＡＣに出力されるデータを区分する信号を意味する。
【００１３】
図２において、システムクロック発生部１０は所定の周波数を有する信号を発生する発振部５０及び発振部５０から出力される信号を所定の数に分周して主クロックとして出力する分周部５２で構成される。
【００１４】
ビットクロック発生部１２は、主クロックをクロック入力し、その負の出力をデータ入力する第１フリップフロップ５４と、第１フリップフロップ５４の正の出力及び主クロックをフォーマット制御信号ＦＣに応答して選択し、選択した信号を分周した主クロックとして出力する第１マルチプレクサ（ＭＵＸ１）５６と、分周した主クロックを反転して出力する第１インバータ５７で構成されている。
【００１５】
制御クロック発生部１４は分周した主クロックをクロック入力してカウンティング動作を行い、カウンティング値を第１，２，３，４，５及び第６制御クロックとして出力端子Ｑ5，Ｑ4，Ｑ3，Ｑ2，Ｑ1及びＱ0を通してそれぞれ出力するカウンタ１４で構成されている。
【００１６】
ワードクロック発生部２０は、第３及び第４制御クロックを論理和して出力する第２のＯＲゲート６２と、第２のＯＲゲート６２の出力と第２制御クロックを論理積して出力する第１のＡＮＤゲート６４と、第３及び第４制御クロックを論理積して出力する第２のＡＮＤゲート６６と、第２のＡＮＤゲート６６の出力及び第２制御クロックを反転論理和して出力するＮＯＲゲート６８と、ＮＯＲゲート６８の出力、第１のＡＮＤゲート６４の出力、第１レベルの値Ｖｓｓを第１、第２フォーマット制御信号ＤＴ１，ＤＴ２に応答して選択的に出力する第２マルチプレクサと、入力した反転した第４制御信号Ｃ４及び第３制御クロックをフォーマット制御信号ＦＣに応答して選択し、選択した信号を第３制御信号として出力する第３マルチプレクサ（ＭＵＸ３）７０とから構成される。第４マルチプレクサ（ＭＵＸ４）７１は第１及び第２制御クロックをフォーマット制御信号に応答して選択し、選択した信号を左右信号（Ｌ／Ｒ）として出力する。
【００１７】
ロードクロック発生部２６は、第１制御クロックと第２レベルの値Ｖｃｃをフォーマット制御信号ＦＣに応答して選択的に出力する第５マルチプレクサ（ＭＵＸ５）７２と、第４，５及び第６制御クロックを論理積して出力する第３のＡＮＤゲート７６と、第２、第３制御クロックと第５マルチプレクサ７２の出力を論理積して出力する第４のＡＮＤゲート７４と、第３及び第４のＡＮＤゲート７４，７６の出力を反転論理積してデータローディング信号ＤＬとして出力するＮＡＮＤゲート７８と、ＮＡＮＤゲート７８の出力及び分周したクロックを論理和して第２制御信号Ｃ２として出力する第３のＯＲゲート８０とから構成される。
【００１８】
データ入力部３０は、並列データ、データ入力部３０の出力ビット中の所定のビット及び第１レベルの値Ｖｓｓで構成されたデータをデータローディング信号ＤＬに応答して選択的に出力する第６マルチプレクサ（ＭＵＸ６）８４と、第１及び第２制御信号Ｃ１，Ｃ２を論理積して出力する第５のＡＮＤゲート８２と、第５のＡＮＤゲート８２の出力をクロック入力し、第６マルチプレクサ８４の出力をデータ入力して正の出力をデータ出力部３２に出力する第２フリップフロップ８６と、第２フリップフロップ８６の正の出力（Ｑ）中の最終のビットをデータ入力し、第５のＡＮＤゲート８２の出力をクロック入力して正の出力（Ｑ）をデータ出力部３２に出力する第３フリップフロップ８８とから構成される。
【００１９】
データ出力部３２は、第２フリップフロップ８６の正の出力（Ｑ）中の所定のビットを左右信号（Ｌ／Ｒ）に応答して選択的に出力する第７マルチプレクサ（ＭＵＸ７）９０と、第２及び第３フリップフロップ８６，８８の出力と第７マルチプレクサ９０の出力を入力し、第１及び第２フォーマット制御信号ＤＡ１，ＤＡ２に応答して選択的に直列データとして出力端子ＯＵＴ１を通して出力する第８マルチプレクサ（ＭＵＸ８）９２とから構成される。
【００２０】
図３Ａ乃至図３Ｈは図２に示した本発明によるＤＡＣインタフェース装置の各部のタイミング図である。図３Ａは左右信号のタイミング図であり、図３Ｂ及び図３Ｃは第１及び第２フォーマット制御信号が“００”の場合、すなわち、２０ビット１２Ｓ右側と定義されるデータフォーマットの場合の第３制御信号Ｃ３及びデータ出力部３２から出力される直列データのタイミング図であり、図３Ｄは第１及び第２フォーマット制御信号が“１０”の場合、すなわち、１６ビット右側と定義される日本のデータフォーマットの場合のデータ出力部３２から出力される直列データのタイミング図であり、図３Ｅ及び図３Ｆは第１及び第２フォーマット制御信号が“０１”の場合、すなわち、２０ビット左側と定義されるデータフォーマットの場合の第３制御信号Ｃ３及びデータ出力部３２から出力される直列データのタイミング図であり、図３Ｇ及び図３Ｈは第１及び第２フォーマット制御信号が“１１”の場合、すなわち、２０ビット右側と定義されるデータフォーマットの場合の第３制御信号Ｃ３及びデータ出力部３２から出力される直列データのタイミング図である。
【００２１】
本発明においては、便宜上、並列データは４０ビットで構成されていると仮定する。
【００２２】
本発明によるＤＡＣインタフェース装置は、第１及び第２フォーマット制御信号ＤＡ１，ＤＡ２に応じてＤＡＣのタイプを認識して図３Ｃ，図３Ｄ，図３Ｆ及び図３Ｈに示したように該当データフォーマットで出力可能にした。
【００２３】
図１に示したデータ入力部３０はデータローディング信号ＤＬに応答して４０ビット並列データを入力して第２制御信号Ｃ２のイネーブル区間ほど第１制御信号Ｃ１に同期させて４０ビットの並列データを第２フリップフロップ８６に貯蔵する。データ出力部３２はデータ入力部３０から直列に入力された４０ビットのデータを入力して外部に出力する。そのデータ出力部３２はＤＡ１及びＤＡ２が“００”の場合、第３フリップフロップ８８を通して１ビット分の遅延信号を出力端子ＯＵＴ１を通して出力し、“１０”の場合は第７マルチプレクサ９０から出力されるデータを出力端子ＯＵＴ１を通して直列データを出力し、ＤＡ１及びＤＡ２が他の値の場合はデータ入力部３０から出力される直列データを出力端子ＯＵＴ１を通して外部のＤＡＣに直ちに出力する。
【００２４】
システムクロック発生部１０は３３．８６８ＭＨｚのＯＳＣ（ｏｓｃｉｌｌａｔｏｒ）クロックを１２分周して本発明によるＤＡＣインタフェース装置の主クロックに出力する。
【００２５】
ビットクロック発生部１２は出力端子ＯＵＴ１を通して出力されるデータのビットを区分するためのビットクロックを発生し、ＤＡ１及びＤＡ２が“１０”の場合は第１フリップフロップ５４を通して主クロックを２分周して反転信号を出力端子ＯＵＴ２を通して出力し、ＤＡ１及びＤＡ２が他の値の場合はシステムクロック発生部１０からの主クロックを直ちに第１マルチプレクサ５６を通してインバータ５７を経て出力端子ＯＵＴ２を通して出力する。
【００２６】
図２に示したカウンタ５８はＤＡ１及びＤＡ２に応じて他のクロックを入力する。すなわち、前記カウンタ５８はＤＡ１及びＤＡ２が“１０”の場合、２分周の主クロックをクロック入力してカウンティング動作を行い、その他のＤＡ１及びＤＡ２の値の場合は主クロックをクロック入力してカウンティング動作を行う６４進の上向きカウンタである。すなわち、カウンタ５８はカウンティング動作を行い、入力されるクロックに基づいて２，４，８，１６，３２及び６４分周のクロックを作成してＤＡＣを制御するための各種の制御クロック信号を出力する。
【００２７】
Ｌ／Ｒクロック発生部２８は出力端子ＯＵＴ４を通して左右信号（Ｌ／Ｒ）を出力する。ここで、左右信号はＤＡＣに出力されるデータが右側のデータか、左側のデータかを区分する信号である。ＤＡ１及びＤＡ２が“１０”の場合、主クロックの３２分周の信号が左右信号となり、その他の場合は主クロックの６４分周信号を左右信号として出力端子ＯＵＴ４を通して出力する。
【００２８】
ＤＡ１及びＤＡ２による各モードの動作を説明すると、次の通りである。
【００２９】
すなわち、ＤＡ１及びＤＡ２が“００”或いは“１１”の場合、図３Ａに示した左右信号の１周期で第５のＡＮＤゲート８２から発生する信号ＳＣＬＫは発生し続いていない。具体的に、信号ＳＣＬＫは図３Ｂ及び図３Ｇに示した第３制御信号Ｃ３が“ロー”レベルのときは、ＮＯＲゲート６８の出力であるＬＣＳのブロッキングにより発生せず、第３制御信号の“ハイ”レベル区間２０６では２０回も発生する。このＳＣＬＫが発生するたびに、図３Ｃ及び図３Ｈに示したように、データ入力部３０に貯蔵されたデータは信号ＳＣＬＫに同期して１ビットずつシフトされて最終の２０ビットのデータが直列に出力端子ＯＵＴ１を通して出力される（図３Ｃの２０８、図３Ｈの２２８参照）。
【００３０】
ＤＡ１及びＤＡ２が“１０”の場合は、第３制御信号Ｃ３が“ロー”レベルの期間のとき、信号ＳＣＬＫが１６回を繰り返してクロッキングを行う。かつ、第３制御信号Ｃ３が“ハイ”レベルの場合も同様にＳＣＬＫ信号が１６回もクロッキングを行う。したがって、第３制御信号の１周期で３２ビットのデータがデータビットの入力部３０からシフトされてデータ出力部３２を通して直列に出力端子ＯＵＴ１を通して出力される（図３Ｄの２１２参照）。
【００３１】
ＤＡ１及びＤＡ２が“０１”の場合、図３Ａに示した左右信号の１周期では第５のＡＮＤゲート８２から発生する信号ＳＣＬＫは発生し続いていない。具体的に、図３Ｅに示した第３制御信号（Ｃ３）２１６が“ハイ”レベルのとき（図３Ｅの２１６）は、信号ＳＣＬＫが発生する。これは、２０ビットクロックサイクルにかけて続く。しかしながら、第３制御信号（Ｃ３）が“ロー”レベルの区間（図３Ｅの２１８参照）にはＡＮＤゲート６４の出力である信号ＲＣＳ１２が信号ＳＣＬＫの右側１２ビットをブロッキングして信号ＳＣＬＫを発生せず、これは１２回のクロックサイクルにかけて続く。ＳＣＬＫが発生するたびに、図３Ｃ及び図３Ｈに示したように、データ入力部３０に貯蔵されたデータは信号ＳＣＬＫに同期して１ビットずつシフトされて最終の２０ビットのデータが直列に出力端子ＯＵＴ１を通して出力される（図３Ｆの２２０参照）。
【００３２】
【発明の効果】
上述したように、本発明によるＤＡＣインタフェース装置はＤＡＣのデータフォーマットに問わず、ＤＡＣを要求する装置が所望のＤＡＣを外部に装着して使用可能にする。
【図面の簡単な説明】
【図１】  本発明によるＤＡＣインタフェース装置のブロック図である。
【図２】  図１に示したブロックを詳細に説明するための本発明によるＤＡＣインタフェース回路の詳細回路図である。
【図３】  Ａは、図２に示したＤＡＣインタフェース装置における左右信号（Ｌ／Ｒ）のタイミング図であり、Ｂは、ＤＡ１及びＤＡ２が“００”の場合、ＤＡＣインタフェース装置における第３制御信号のタイミング図であり、Ｃは、ＤＡ１及びＤＡ２が“００”の場合、ＤＡＣインタフェース装置においてデータ出力部から出力される直列データのタイミング図であり、Ｄは、ＤＡ１及びＤＡ２が“１０”の場合、ＤＡＣインタフェース装置においてデータ出力部から出力される直列データのタイミング図であり、Ｅは、ＤＡ１及びＤＡ２が“０１”の場合、ＤＡＣインタフェース装置における第３制御信号のタイミング図であり、Ｆは、ＤＡ１及びＤＡ２が“０１”の場合、ＤＡＣインタフェース装置においてデータ出力部から出力される直列データのタイミング図であり、Ｇは、ＤＡ１及びＤＡ２が“１１”の場合、ＤＡＣインタフェース装置における第３制御信号のタイミング図であり、Ｈは、ＤＡ１及びＤＡ２が“１１”の場合、ＤＡＣインタフェース装置においてデータ出力部から出力される直列データのタイミング図である。
【符号の説明】
１０…システムクロック発生部
１２…ビットクロック発生部
１４…制御クロック発生部
１６…インバータ
１８…ＮＯＲゲート
２０…ワードクロック発生部
２２…インバータ
２４…ＯＲゲート
２６…ロードクロック発生部
２８…左右（Ｌ／Ｒ）クロック発生部
３０…データ入力部
３２…データ出力部
【図１】
0003878264.tif 000002
【図２】
0003878264.tif 000003
【図３】
0003878264.tif 000004