(57)【特許請求の範囲】
【請求項１】
ワード線と、
第１及び第２のビット線を有し、ビット線選択信号により選択されるビット線対と、
電源線と、
第１と第２のノ−ド上のデータを保持するデータ保持回路と、
前記第１のビット線と前記第１のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第１のトランジスタと、
前記第２のビット線と前記第２のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第２のトランジスタと、
前記第１のビット線と第３のノードとの間に接続された低閾値電圧の第３のトランジスタと、
前記第２のビット線と第４のノードとの間に接続された低閾値電圧の第４のトランジスタと、
前記第３のノードと前記電源線との間に接続され、前記第２のノード上のデータで駆動される低閾値電圧の第５のトランジスタと、
前記第４のノードと前記電源線との間に接続され、前記第１のノード上のデータで駆動される低閾値電圧の第６のトランジスタと、
前記電源線と一定電位の第５のノードとの間に接続され、書き込み時にオフ状態、読み出し時にオン状態となる高閾値電圧の第７のトランジスタと、
前記ワード線の電位及び読み出し制御信号に基づき、あるいは前記ワード線の電位、前記読み出し制御信号及び前記ビット線選択信号に基づき、前記書き込み時に前記第３及び第４のトランジスタをオフ状態、前記読み出し時に前記第３及び第４のトランジスタをオン状態にする論理回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
ワード線と、
第１及び第２のビット線を有し、ビット線選択信号により選択されるビット線対と、
仮想グランド線と、
第１と第２のノ−ド上のデータを保持するフリップフロップと、
前記第１のビット線と前記第１のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第１のトランジスタと、
前記第２のビット線と前記第２のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第２のトランジスタと、
前記第１のビット線と第３のノードとの間に接続された低閾値電圧の第３のトランジスタと、
前記第２のビット線と第４のノードとの間に接続された低閾値電圧の第４のトランジスタと、
前記第３のノードと前記仮想グランド線との間に接続され、前記第２のノード上のデータで駆動される低閾値電圧の第５のトランジスタと、
前記第４のノードと前記仮想グランド線との間に接続され、前記第１のノード上のデータで駆動される低閾値電圧の第６のトランジスタと、
前記仮想グランド線と接地電位ノードとの間に接続された高閾値電圧の第７のトランジスタと、
前記ビット線選択信号及び読み出し制御信号に基づき、書き込み時に前記第７のトランジスタをオフ状態、読み出し時に前記第７のトランジスタをオン状態にする第１の論理回路と、
前記ワード線の電位及び前記読み出し制御信号に基づき、前記書き込み時に前記第３及び第４のトランジスタをオフ状態、前記読み出し時に前記第３及び第４のトランジスタをオン状態にする第２の論理回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、前記フリップフロップ及び前記第１〜第６のトランジスタを有するメモリセルと、前記第７のトランジスタと、前記第１の論理回路とは、ほぼ平行に配置された前記ワード線及び前記第２の論理回路の出力線方向に、複数個接続され、かつ、前記メモリセルと、前記第２の論理回路とは、前記ワード線及び前記第２の論理回路の出力線に対してほぼ直交する方向に配置された前記ビット線対及び前記仮想グランド線方向に、複数個接続されていることを特徴とする半導体記憶装置。
【請求項４】
ワード線と、
第１及び第２のビット線を有し、ビット線選択信号により選択されるビット線対と、
仮想グランド線と、
第１と第２のノ−ド上のデータを保持するフリップフロップと、
前記第１のビット線と前記第１のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第１のトランジスタと、
前記第２のビット線と前記第２のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第２のトランジスタと、
前記第１のビット線と第３のノードとの間に接続された低閾値電圧の第３のトランジスタと、
前記第２のビット線と第４のノードとの間に接続された低閾値電圧の第４のトランジスタと、
前記第３のノードと前記仮想グランド線との間に接続され、前記第２のノード上のデータで駆動される低閾値電圧の第５のトランジスタと、
前記第４のノードと前記仮想グランド線との間に接続され、前記第１のノード上のデータで駆動される低閾値電圧の第６のトランジスタと、
前記仮想グランド線と接地電位ノードとの間に接続された高閾値電圧の第７のトランジスタと、
前記ビット線選択信号及び読み出し制御信号に基づき、書き込み時に前記第７のトランジスタをオフ状態、読み出し時に前記第７のトランジスタをオン状態にする第１の論理回路と、
前記ワード線の電位及び前記第１の論理回路の出力信号に基づき、前記書き込み時に前記第３及び第４のトランジスタをオフ状態、前記読み出し時に前記第３及び第４のトランジスタをオン状態にする第２の論理回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、前記フリップフロップ及び前記第１〜第６のトランジスタを有するメモリセルと、前記第７のトランジスタと、前記第１及び第２の論理回路とは、前記ワード線方向に、複数個接続され、かつ、前記メモリセルと、前記第２の論理回路とは、前記ワード線に対してほぼ直交する方向に配置された前記ビット線対、前記仮想グランド線、及び前記第１の論理回路の出力線方向に、複数個接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体記憶装置において、前記第１〜第７のトランジスタは、電界効果トランジスタで構成したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、バッテリーで動作する携帯端末等において、比較的小さな記憶容量に適した半導体記憶装置、特に、低電源電圧及び低消費電力での動作を実現するスタテック・ランダム・アクセス・メモリ（Static Random Access Memory、以下「ＳＲＡＭ」という。）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献：信学技報、ＩＣＤ９７−５２（１９９７−６）、電子情報通信学会、柴田・森村著「携帯機器用１Ｖ動作０.２５μｍＳＲＡＭマクロセル」ｐ．１−８
【０００３】
近年、例えば、ＳＲＡＭは携帯端末等に使用される特定用途向け大規模集積回路（以下「ＬＳＩ」という。）等のキャッシュメモリとして幅広く利用されている。このような用途に用いられるＳＲＡＭには、小型であることと共に、限られたバッテリー（例えば、１．２Ｖ）を電源とすることから、低消費電力であることが要求されている。消費電力は電源電圧の２乗に比例するため、電源電圧を下げることは低消費電力化に最も有効となるが、電源電圧を下げた場合、ＳＲＡＭを構成する例えば電界効果トランジスタ（以下「ＦＥＴ」という。）の１つであるＭＯＳトランジスタの動作速度が遅くなる。そこで、ＭＯＳトランジスタの閾値電圧を低下させて高速化を図ろうとすると、スタンバイ時（待機時）におけるサブスレショルド電流によるリーク電流の増加によって消費電力の増加につながるという問題点がある。
【０００４】
このような問題点を解決すべく、アクティブ時には低電源電圧（例えば、１Ｖ程度）での動作が可能であり、かつ、スタンバイ時にはリーク電流による消費電力が少ない相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）ＬＳＩ技術として、マルチスレショルドＣＭＯＳ（Multi-ThresholdＣＭＯＳ、以下「ＭＴ ＣＭＯＳ」という。）がある。このＭＴＣＭＯＳ技術におけるＳＲＡＭの構成例を図１１に示す。
【０００５】
図１１は、前記文献に記載された従来のＭＴＣＭＯＳ技術におけるＳＲＡＭの構成例を示す概略の図である。
このＳＲＡＭでは、メモリセルアレイ１０を高閾値電圧のＭＯＳトランジスタで構成し、周辺回路２０を低閾値電圧のＭＯＳトランジスタで構成している。
【０００６】
メモリセルアレイ１０は、複数のワード線ＷＬと、これと直交する方向に配置された正相ビット線ＢＬ及び逆相ビット線ＢＬ／からなる複数のビット線対とを有し、これらの複数の交差場所に、データ記憶用のメモリセル１１がそれぞれ接続されている。
【０００７】
周辺回路２０は、複数のワード線ＷＬに接続されたロウ（行）アドレスデコーダ２１、及び複数のビット線ＢＬ，ＢＬ／対に接続された入出力回路２２等を有している。ロウアドレスデコーダ２１は、外部から与えられる複数ビットのアドレスＡＤをデコードし、ワード線ＷＬを選択する回路である。入出力回路２２は、外部から与えられる複数ビットのアドレスＡＤをデコードしてビット線選択信号であるカラムセレクト信号Ｙを出力するカラム（列）アドレスデコーダ等を有し、読み出し制御信号であるリードイネーブル信号ＲＥにより読み出しモードになり、あるいは書き込み制御信号であるライトイネーブル信号ＷＥにより書き込みモードになり、カラムセレクト信号Ｙで選択されたビット線ＢＬ，ＢＬ／対に接続されたメモリセル１１に対し、複数ビットのデータＤＡの読み出し、あるいは書き込みを行う回路である。
【０００８】
このような構成のＳＲＡＭにおいて、例えば、あるメモリセル１１にデータＤＡを書き込む場合、このメモリセル１１に接続されたワード線ＷＬをロウアドレスデコーダ２１で選択すると共に、該メモリセル１１に接続されたビット線ＢＬ，ＢＬ／対を入出力回路２２で選択し、外部から与えられるデータＤＡを該メモリセル１１に書き込む。
【０００９】
メモリセル１１の記憶データを読み出す場合、このメモリセル１１に接続されたワード線ＷＬをロウアドレスデコーダ２１で選択すると共に、該メモリセル１１に接続されたビット線ＢＬ，ＢＬ／対を入出力回路２２で選択し、該メモリセル１１からデータを読み出して該入出力回路２２から出力する。
【００１０】
周辺回路２０は、高閾値電圧のＭＯＳトランジスタによるスイッチ２３を介して、電源電圧ＶＤＤ（例えば、１Ｖ程度）のノードに接続されている。スタンバイ時は、スリープ信号φＳを用いてスイッチ２３をオフ状態に制御し、サブスレショルドリーク電流によるバッテリー（例えば、１．２Ｖ）の消耗を抑えている。複数のメモリセル１１については、記憶内容を保持する必要から、スタンバイ中も電源をカットオフできないので、低閾値電圧のＭＯＳトランジスタの適用は難しい。又、メモリセルアレイ１０の規模が大きくなると、サブスレショルドリーク電流による動作時のメモリセル部の消費電力も問題になる。
【００１１】
消費電力の問題は、メモリセル部をＣＭＯＳ構成とし、ＭＯＳトランジスタの閾値電圧を高く設定することで回避できる。ところが、電源電圧ＶＤＤの低下と共に、読み出し時のビット線遅延が著しく増大し、動作保証電圧（例えば、１Ｖ）では充分な速度性能を得られない。速度性能の見地からは、メモリセル部においてもＭＯＳトランジスタの閾値電圧の低減が必要である。
【００１２】
これらの問題点に対処するために、例えば、メモリセル部を閾値電圧の異なる２種類のＭＯＳトランジスタで構成し、この２種類のＭＯＳトランジスタを個別回路レベルで使い分けることにより、高速化を図りつつ、サブスレショルドリーク電流による消費電力の増大を抑えることが可能である。このメモリセル部の構成例を図１２に示す。
【００１３】
図１２は、前記文献に記載された従来のＭＴＣＭＯＳ技術における図１１のメモリセル付近の構成例を示す回路図である。
図１２のメモリセル３０は、図１１のメモリセル１１に対応するものであり、第１と第２のノードＮ１，Ｎ２上のデータを保持する高閾値電圧の２個のインバータ３１，３２からなるフリップフロップを有している。正相ビット線ＢＬとノードＮ１との間には、ワード線ＷＬの電位で駆動される高閾値電圧の書き込み用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）３３が接続されている。逆相ビット線ＢＬ／とノードＮ２との間には、ワード線ＷＬの電位で駆動される高閾値電圧の書き込み用ＮＭＯＳ３４が接続されている。
【００１４】
ビット線ＢＬとＢＬ／との間には、読み出しの加速回路３５が接続されている。読み出しの加速回路３５は、ビット線容量の放電を助長することで、読み出し動作を加速する回路であり、ビット線ＢＬ，ＢＬ／に接続された低閾値電圧の読み出し用ＮＭＯＳ３５ａ，３５ｂと、ノードＮ１，Ｎ２の電位で駆動される低閾値電圧のＮＭＯＳ３５ｃ，３５ｄとで構成されている。
【００１５】
高速化とは別にメモリセルアレイ１０の低電力化を目的として、ビット線ＢＬとほぼ平行に仮想グランド線ＶＧＮＤが配置されている。仮想グランド線ＶＧＮＤの一端は、高閾値電圧のＮＭＯＳ４１を介して、接地電位ＧＮＤのノードに接続されている。ＮＭＯＳ４１は、低閾値電圧の２入力ＮＯＲ回路４２で駆動される。加速回路３５の加速動作を、書き込みサイクルや非選択ビット線について行うことは電力的に無駄であるので、リードイネーブル信号ＲＥ及びカラムセレクト信号Ｙを入力するＮＯＲ回路４２を用いて、加速動作の必要のない場合にＮＭＯＳ４１をオフ状態にして仮想グランド線ＶＧＮＤをフローティング状態に制御し、無駄な電力の増大を抑制している。
【００１６】
次に、図１２のメモリセル３０の動作を説明する。
例えば、書き込み時には、ワード線ＷＬが“Ｈ”レベルとなり、ＮＭＯＳ３３，３４がオンすることで、ビット線ＢＬ，ＢＬ／対のデータがノードＮ１，Ｎ２に保持される。この書き込み時において、リードイネーブル信号ＲＥが“Ｈ”レベルとなり、ＮＯＲ回路４２の出力が“Ｌ”レベルとなってＮＭＯＳ４１がオフしているため、書き込み動作に支障をきたさない。
【００１７】
読み出し時には、リードイネーブル信号ＲＥ及びカラムセレクト信号Ｙが“Ｌ”レベルとなり、ＮＯＲ回路４２の電圧が“Ｈ”レベルとなってＮＭＯＳ４１がオンする。すると、仮想グランド線ＶＧＮＤがフローティング状態から接地電位ＧＮＤになる。次に、ワード線ＷＬが“Ｈ”レベルとなり、ＮＭＯＳ３３，３４，３５ａ，３５ｂがオンする。この際、ノードＮ１，Ｎ２のいずれか一方は“Ｈ”レベルとなっているため、ＮＭＯＳ３５ｃ，３５ｄのいずれか一方がオン状態となる。
【００１８】
例えば、ノードＮ１の“Ｈ”レベル、ノードＮ２の“Ｌ”レベルを読み出す場合、ＮＭＯＳ３５ｄがオン状態、ＮＭＯＳ３５ｃがオフ状態となる。これにより、読み出し動作は、インバータ３１又は３２によるビット線駆動に加えて、さらに電流駆動能力の高い低閾値電圧のＮＭＯＳ３５ａ〜３５ｄがビット線ＢＬ，ＢＬ／を駆動するため、高速化を実現できる。即ち、ノードＮ１の“Ｈ”レベル、ノードＮ２の“Ｌ”レベルを読み出す場合、ＮＭＯＳ３５ｄがオン状態となっているので、ビット線ＢＬ／の電位が、ＮＭＯＳ３５ｂ，３５ｄ，４１を介して接地電位ＧＮＤ側に引き下げられ、読み出し動作が高速化される。
【００１９】
又、スタンバイ時は、ＮＯＲ回路４２の出力によって高閾値電圧のＮＭＯＳ４１がオフ状態となり、低閾値電圧のＮＭＯＳ３５ａ〜３５ｄのサブスレショルド電流によるリーク電流が遮断されるので、低消費電力化を実現できる。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来の図１２のようなメモリセル３０では、次のような課題があった。
読み出し時においては、ＮＭＯＳ４１がオン状態になり、仮想グランド線ＶＧＮＤが接地電位ＧＮＤのノードに接続され、加速回路３５からの電荷が該ＮＭＯＳ４１を通して接地電位ＧＮＤ側に放電され、読み出し動作が加速される。
【００２１】
この読み出し動作の後に行われる書き込み動作では、ＮＭＯＳ４１がオフ状態となって仮想グランド線ＶＧＮＤがフローティング状態になるが、この電位は接地電位ＧＮＤに近い電位になっている。例えば、ノードＮ１が“Ｈ”レベル、ノードＮ２が“Ｌ”レベルの状態で、反転データを書き込む場合（即ち、ノードＮ１に“Ｌ”レベル、ノードＮ２に“Ｈ”レベルを書き込む場合）、ワード線ＷＬが“Ｈ”レベルに立ち上がると、高閾値電圧のＮＭＯＳ３３，３４に対して低閾値電圧のＮＭＯＳ３５ａ，３５ｂの方が先にオン状態となり、次に時間が少し遅れてＮＭＯＳ３３，３４がオン状態になる。
【００２２】
ＮＭＯＳ３５ａ，３５ｂが先にオン状態になると、ＮＭＯＳ３３のオフ状態によってノードＮ１が“Ｈ”レベルのため、ＮＭＯＳ３５ｄがオン状態になっている。このため、ビット線ＢＬ／の電位がＮＭＯＳ３５ｂ，３５ｄを通して、接地電位ＧＮＤに近いフローティング状態の仮想グランド線ＶＧＮＤ側へ引き下げられる。この結果、その後ＮＭＯＳ３３，３４がオン状態になって、ビット線ＢＬ／の“Ｈ”レベルをノードＮ２へ書き込む時に、書き込みにくくなり、反転データの書き込みの動作速度が低下するという問題があった。
【００２３】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、半導体記憶装置において、ワード線と、第１及び第２のビット線を有し、ビット線選択信号により選択されるビット線対と、電源線と、メモリセルとを備えている。メモリセルは、第１と第２のノ−ド上のデータを保持するデータ保持回路と、前記第１のビット線と前記第１のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第１のトランジスタと、前記第２のビット線と前記第２のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第２のトランジスタと、前記第１のビット線と第３のノードとの間に接続された低閾値電圧の第３のトランジスタと、前記第２のビット線と第４のノードとの間に接続された低閾値電圧の第４のトランジスタと、前記第３のノードと前記電源線との間に接続され、前記第２のノード上のデータで駆動される低閾値電圧の第５のトランジスタと、前記第４のノードと前記電源線との間に接続され、前記第１のノード上のデータで駆動される低閾値電圧の第６のトランジスタとを有している。
【００２４】
さらに、本第１の発明では、前記電源線と一定電位の第５のノードとの間に接続され、書き込み時にオフ状態、読み出し時にオン状態となる高閾値電圧の第７のトランジスタと、論理回路とを備えている。論理回路は、前記ワード線の電位及び読み出し制御信号に基づき、あるいは前記ワード線の電位、前記読み出し制御信号及び前記ビット線選択信号に基づき、前記書き込み時に前記第３及び第４のトランジスタをオフ状態、前記読み出し時に前記第３及び第４のトランジスタをオン状態にする回路である。
【００２５】
このような構成を採用したことにより、書き込み時には、第７のトランジスタがオフ状態になって電源線がフローティング状態になると共に、論理回路によって第３及び第４のトランジスタがオフ状態になる。これにより、反転データの書き込みの際に、動作速度が低下することがない。又、読み出し時において、第７のトランジスタがオン状態になると共に、論理回路によって第３及び第４のトランジスタがオン状態になり、第３〜第６のトランジスタにより、読み出し動作が加速される。
【００２６】
第２の発明は、半導体記憶装置において、ワード線と、第１及び第２のビット線を有し、ビット線選択信号により選択されるビット線対と、仮想グランド線と、メモリセルとを備えている。メモリセルは、第１と第２のノ−ド上のデータを保持するフリップフロップと、前記第１のビット線と前記第１のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第１のトランジスタと、前記第２のビット線と前記第２のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第２のトランジスタと、前記第１のビット線と第３のノードとの間に接続された低閾値電圧の第３のトランジスタと、前記第２のビット線と第４のノードとの間に接続された低閾値電圧の第４のトランジスタと、前記第３のノードと前記仮想グランド線との間に接続され、前記第２のノード上のデータで駆動される低閾値電圧の第５のトランジスタと、前記第４のノードと前記仮想グランド線との間に接続され、前記第１のノード上のデータで駆動される低閾値電圧の第６のトランジスタとを有している。
【００２７】
さらに、本第２の発明では、前記仮想グランド線と接地電位ノードとの間に接続された高閾値電圧の第７のトランジスタと、前記ビット線選択信号及び読み出し制御信号に基づき、書き込み時に前記第７のトランジスタをオフ状態、読み出し時に前記第７のトランジスタをオン状態にする第１の論理回路と、前記ワード線の電位及び前記読み出し制御信号に基づき、前記書き込み時に前記第３及び第４のトランジスタをオフ状態、前記読み出し時に前記第３及び第４のトランジスタをオン状態にする第２の論理回路とを備えている。
【００２８】
このような構成を採用したことにより、書き込み時において、第１の論理回路によって第７のトランジスタがオフ状態になると共に、第２の論理回路によって第３及び第４のトランジスタがオフ状態になる。読み出し時では、第１の論理回路によって第７のトランジスタがオン状態になると共に、第２の論理回路によって第３及び第４のトランジスタがオン状態になる。
【００２９】
第３の発明は、第２の発明の半導体記憶装置において、前記フリップフロップ及び前記第１〜第６のトランジスタを有するメモリセルと、前記第７のトランジスタと、前記第１の論理回路とは、ほぼ平行に配置された前記ワード線及び前記第２の論理回路の出力線方向に、複数個接続され、かつ、前記メモリセルと、前記第２の論理回路とは、前記ワード線及び前記第２の論理回路の出力線に対してほぼ直交する方向に配置された前記ビット線対及び前記仮想グランド線方向に、複数個接続されている。
【００３０】
第４の発明は、半導体記憶装置において、ワード線と、第１及び第２のビット線を有し、ビット線選択信号により選択されるビット線対と、仮想グランド線と、メモリセルとを備えている。メモリセルは、第１と第２のノ−ド上のデータを保持するフリップフロップと、前記第１のビット線と前記第１のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第１のトランジスタと、前記第２のビット線と前記第２のノードとの間に接続され、前記ワ−ド線の電位で駆動される高閾値電圧の第２のトランジスタと、前記第１のビット線と第３のノードとの間に接続された低閾値電圧の第３のトランジスタと、前記第２のビット線と第４のノードとの間に接続された低閾値電圧の第４のトランジスタと、前記第３のノードと前記仮想グランド線との間に接続され、前記第２のノード上のデータで駆動される低閾値電圧の第５のトランジスタと、前記第４のノードと前記仮想グランド線との間に接続され、前記第１のノード上のデータで駆動される低閾値電圧の第６のトランジスタとを有している。
【００３１】
さらに、本第４の発明では、前記仮想グランド線と接地電位ノードとの間に接続された高閾値電圧の第７のトランジスタと、前記ビット線選択信号及び読み出し制御信号に基づき、書き込み時に前記第７のトランジスタをオフ状態、読み出し時に前記第７のトランジスタをオン状態にする第１の論理回路と、前記ワード線の電位及び前記第１の論理回路の出力信号に基づき、前記書き込み時に前記第３及び第４のトランジスタをオフ状態、前記読み出し時に前記第３及び第４のトランジスタをオン状態にする第２の論理回路とを備えている。
【００３２】
このような構成を採用したことにより、書き込み時には、第１の論理回路によって第７のトランジスタがオフ状態になると共に、第２の論理回路によって第３及び第４のトランジスタがオフ状態になる。又、読み出し時において、第１の論理回路によって第７のトランジスタがオン状態になると共に、第２の論理回路によって第３及び第４のトランジスタがオン状態になる。
【００３３】
第５の発明は、第４の発明の半導体記憶装置において、前記フリップフロップ及び前記第１〜第６のトランジスタを有するメモリセルと、前記第７のトランジスタと、前記第１及び第２の論理回路とは、前記ワード線方向に、複数個接続され、かつ、前記メモリセルと、前記第２の論理回路とは、前記ワード線に対してほぼ直交する方向に配置された前記ビット線対、前記仮想グランド線、及び前記第１の論理回路の出力線方向に、複数個接続されている。
【００３４】
第６の発明は、第１〜第５のいずれか１つの発明の半導体記憶装置において、前記第１〜第７のトランジスタは、ＦＥＴで構成されている。
【００４７】
【発明の実施の形態】
（第１の実施形態）
（１）構成
図２は、本発明の第１の実施形態の半導体記憶装置（例えば、ＳＲＡＭ）におけるメモリセルアレイの要部の部分回路図である。
【００４８】
このメモリセルアレイは、比較的小さな記憶容量（例えば、１２８Ｋビット程度）に適しており、例えば、図１１のロウアドレスデコーダ２１に接続されて平行に配置された複数のワード線ＷＬ１，ＷＬ２，…を有している。複数のワード線ＷＬ１，ＷＬ２，…に対してほぼ直交する方向には、第１のビット線（例えば、正相ビット線）ＢＬ１，ＢＬ２，…及び第２のビット線（例えば、逆相ビット線）ＢＬ１／，ＢＬ２／，…からなる複数のビット線対ＢＬ１・ＢＬ１／，ＢＬ２・ＢＬ２／，…がほぼ平行に配置され、これらの一端が例えば図１０の入出力回路２２に接続されている。各ビット線ＢＬ１，ＢＬ２，…の近傍には、これとほぼ平行に電源線（例えば、仮想グランド線）ＶＧＮＤ１，ＶＧＮＤ２，…が配置されている。又、各ワード線ＷＬ１，ＷＬ２，…に対し所定距離隔てて、これとほぼ平行に出力線Ｌ６４−１，Ｌ６４−２，…が配置されている。各ビット線ＢＬ１，ＢＬ１／，ＢＬ２，ＢＬ２／，…の他端は、例えば、プルアップ用トランジスタを介して電源電圧ＶＤＤ（例えば、１Ｖ程度）のノードに接続されている。
【００４９】
ワード線Ｗ１，ＷＬ２，…及び出力線Ｌ６４−１，Ｌ６４−２，…と、ビット線対ＢＬ１・ＢＬ１／，ＢＬ２・ＢＬ２／，…及び仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，…との交差箇所には、データ格納用のメモリセル５０−１１，５０−１２，５０−２１，５０−２２，…が接続され、これらがマトリクス状に配置されている。各仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，…の一端は、スイッチトランジスタである高閾値電圧の第７のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）６１−１，６１−２，…を介して、一定電位の第５のノード（例えば、接地電位ＧＮＤのノード）にそれぞれ接続されている。各ＮＭＯＳ６１−１，６１−２ …のゲートには、第１の論理回路（例えば、低閾値電圧の２入力 ＮＯＲ回路）６２−１，６２−２，…の出力端子が接続されている。
【００５０】
各ＮＯＲ回路６２−１，６２−２，…は、例えば、図１１の入出力回路２２内のカラムアドレスデコーダから出力されるビット線選択信号であるカラムセレクト信号Ｙ１，Ｙ２，…と、読み出し制御信号であるリードイネーブル信号ＲＥとを入力し、これらが共にアクティブ（“Ｌ”レベル）となる読み出し時に、“Ｈ”レベルの信号を出力して各ＮＭＯＳ６１−１，６１−２，…をオン状態にし、リードイネーブル信号ＲＥが“Ｈ”レベルとなる書き込み時に、“Ｌ”レベルの信号を出力して各ＮＭＯＳ６１−１，６１−２，…をオフ状態にする機能を有している。ＮＭＯＳ６１−１の近傍には、リードイネーブル信号ＲＥを反転するインバータ６３の入力端子が設けられている。インバータ６３の出力端子には、出力線Ｌ６３が接続されている。出力線Ｌ６３は、仮想グランド線ＶＧＮＤ１の近傍に、これとほぼ平行に配置されている。
【００５１】
出力線Ｌ６３とワード線ＷＬ１，ＷＬ２，…との交差箇所には、第２の論理回路（例えば、２入力ＡＮＤ回路）６４−１，６４−２，…が接続されている。各ＡＮＤ回路６４−１，６４−２，…は、ワード線ＷＬ１，ＷＬ２，…の電位と、リードイネーブル信号ＲＥの反転信号とを入力し、該ワード線ＷＬ１，ＷＬ２，…が“Ｈ”レベル及びリードイネーブル信号ＲＥの反転信号が“Ｈ”レベルとなる読み出し時に、出力線Ｌ６４−１，Ｌ６４−２，…を“Ｈ”レベルにし、該ワード線ＷＬ１，ＷＬ２，…が“Ｈ”レベル及びリードイネーブル信号ＲＥの反転信号が“Ｌ”レベルの書き込み時に、出力線Ｌ６４−１，Ｌ６４−２，…を“Ｌ”レベルにする機能を有している。
【００５２】
図１は、本発明の第１の実施形態を示す図２のメモリセル５０−２１付近の回路図である。
メモリセル５０−２１は、第１のノードＮ１１及び第２のノードＮ１２上のデータを保持するためのデータ保持部である高閾値電圧のデータ保持回路（例えば、２つのインバータ５１，５２が逆並列接続されて構成されたフリップフロップ）を有している。ノードＮ１１とビット線ＢＬ１との間には、ワード線ＷＬ２の電位で駆動される高閾値電圧の第１のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５３が接続されている。ＮＭＯＳ５３は、このゲートがワード線ＷＬ２に接続され、該ワード線ＷＬ２の“Ｈ”レベルによってオン状態となるトランジスタである。ノードＮ１２とビット線ＢＬ１／との間には、ワード線ＷＬ２の電位で駆動される高閾値電圧の第２のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５４が接続されている。ＮＭＯＳ５４は、このゲートがワード線ＷＬ２に接続され、該ワード線ＷＬ２の“Ｈ”レベルによってオン状態となるトランジスタである。ノードＮ１１，Ｎ１２には、読み出し速度を加速するための加速回路５５が接続されている。
【００５３】
加速回路５５は、ビット線ＢＬ１と第３のノードＮ１３との間に接続され、ＡＮＤ回路６４−２の出力線Ｌ６４−２の電位で駆動される低閾値電圧の第３のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５５ａと、ビット線ＢＬ１／と第４のノードＮ１４との間に接続され、出力線Ｌ６４−２の電位で駆動される低閾値電圧の第４のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５５ｂと、ノードＮ１３と仮想グランド線ＶＧＮＤ１との間に接続され、ノードＮ１２の電位で駆動される低閾値電圧の第５のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５５ｃと、ノードＮ１４と仮想グランド線ＶＧＮＤ１との間に接続され、ノードＮ１１の電位で駆動される低閾値電圧の第６のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５５ｄとで構成されている。
【００５４】
このような構成のメモリセル５０−２１は、リードイネーブル信号ＲＥが“Ｌ”レベルの時に読み出し動作が行われる。図２の他のメモリセル５０−１１，…も同様の構成である。
【００５５】
図３は、図１中のメモリセル５０−２１の要部の構成例を示す回路図である。
このメモリセル５０−２１は、例えば、ＣＭＯＳで構成されている。フリップフロップを構成するインバータ５１，５２のうち、一方のインバータ５１は、電源電圧ＶＤＤのノードとノードＮ１１との間に接続されたＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という）５１ａと、ノードＮ１１と接地電位ＧＮＤのノードとの間に接続されたＮＭＯＳ５１ｂとで構成されている。他方のインバータ５２は、電源電圧ＶＤＤのノードとノードＮ１２との間に接続されたＰＭＯＳ５２ａと、ノードＮ１２と接地電位ＧＮＤのノードとの間に接続されたＮＭＯＳ５２ｂとで構成されている。ＰＭＯＳ５１ａのゲート及びＮＭＯＳ５１ｂのゲートは、ノードＮ１２に接続されている。ＰＭＯＳ５２ａのゲート及びＮＭＯＳ５２ｂのゲートは、ノードＮ１１に接続されている。このノードＮ１１が図１のＮＭＯＳ５５ｄのゲートに接続され、ノードＮ１２が図１のＮＮＯＳ５５ｃのゲートに接続されている。
【００５６】
図４は、図１中のＡＮＤ回路６４−２の構成例を示す回路図である。
このＡＮＤ回路６２−２は、出力線Ｌ６３にゲートが接続されたＮＭＯＳ６４ａ及びＰＭＯＳ６４ｃと、ワード線ＷＬ２にゲートが接続されたＮＭＯＳ６４ｂ及びＰＭＯＳ６４ｄを有している。ＮＭＯＳ６４ａ及び６４ｂは、接地電位ＧＮＤのノードに直列に接続され、このＮＭＯＳ６４ｂのドレインと電源電圧ＶＤＤのノードとの間に、ＰＭＯＳ６４ｃ及び６４ｄが並列に接続されている。ＮＭＯＳ６４ｂのドレイン及びＰＭＯＳ６４ｃ，６４ｄのソースとの接続点には、ＮＭＯＳ６４ｅのゲート及びＰＭＯＳ６４ｆのゲートが接続されている。ＮＭＯＳ６４ｅ及びＰＭＯＳ６４ｆは、接地電位ＧＮＤのノードと電源電圧ＶＤＤのノードとの間に直列に接続され、このＮＭＯＳ６４ｅのドレイン及びＰＭＯＳ６４ｆのドレインの接続点に、出力線Ｌ６４−２が接続されている。
【００５７】
（２）  メモリセル付近のレイアウト例
図５は、図１中のメモリセル５０−２１のレイアウト例を示す概略の平面図である。
この図５では、例えば、０．２５μｍデザインルールを用いてメモリセル５０−２１がレイアウトされている。インバータ５１，５２は、図３に示すようなＣＭＯＳで構成されている。ビット線ＢＬ１とＢＬ１／は、縦方向にほぼ平行に、３層目メタル配線（３Ｍ）で形成されている。ビット線ＢＬ１／の近傍には、これとほぼ平行の縦方向に、仮想グランド線ＶＧＮＤ１が３層目メタル配線（３Ｍ）で形成されている。下側の横方向にワード線ＷＬ２が形成され、上側の横方向に出力線Ｌ６４−２が形成されている。ほぼ中央の横方向には、電源電圧ＶＤＤのノードが２層目メタル配線（２Ｍ）で形成されている。この下側の横方向には、接地電位ＧＮＤのノードが２層目メタル配線（２Ｍ）で形成されている。
【００５８】
各ＭＯＳトランジスタは、ゲートと、この両側のソース及びドレインとで、形成されている。ほぼ中央の右側にインバータ５１が形成され、この左側にインバータ５２が形成されている。インバータ５１の下側にＮＭＯＳ５４が形成され、インバータ５２の下側にＮＭＯＳ５３が形成されている。インバータ５１，５２の左上にＮＭＯＳ５５ａ及び５５ｃが、右上にＮＭＯＳ５５ｂ及び５５ｄが、それぞれ形成されている。
【００５９】
加速回路５５が付加されているＳＲＡＭでは、例えば、インバータ５１，５２及びＮＭＯＳ５３，５４からなる、加速回路を有しない通常のメモリセルに対して、加速回路５５を構成するＭＯＳトランジスタの占有面積分だけメモリセルサイズが増大してしまう。本実施形態では、図５のようなレイアウトとすることで、さらにメモリセルサイズを増大させることなく、加速回路５５を有したＳＲＡＭに新たな仮想グランド線ＶＧＮＤ１及び出力線Ｓ６４−２を設けることが可能である。
【００６０】
図６（ａ）、（ｂ）は図４のＡＮＤ回路６４−２のレイアウト例を示す概略の図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＡ−Ｂ線断面図である。
【００６１】
半導体基板７０内にはＮウェル７１が形成され、このＮウェル７１内にＰＭＯＳ６４ｃ，６４ｄ，６４ｆが形成されている。Ｎウェル７１の左側の半導体基板７０内には、ＮＭＯＳ６４ａ及び６４ｂが形成され、さらに該Ｎウェル７１の右側の半導体基板７０内に、ＮＭＯＳ６４ｅが形成されている。ワード線ＷＬ２は、１層目メタル配線（1st Metal）で形成され、これが１層目バイア部（1st Via）及びポリシリコン（Poly）を介してＮＭＯＳ６４ｂ及びＰＭＯＳ６４ｄのゲートに接続されている。出力線Ｌ６３は、２層目メタル配線（2nd Metal）で形成 され、これがＮＭＯＳ６４ａ及びＰＭＯＳ６４ｃのゲートに接続されている。なお、コンタクト部（Contact）は、１層目メタル配線（1st Metal ）とポリシリ コン（Poly）とを接続する部分である。
【００６２】
このようにＡＮＤ回路６４−２を形成した場合、このＡＮＤ回路６４−２分だけメモリセルサイズは横方向に長くなる。しかし、図２に示されているように、本実施形態のＳＲＡＭでは、複数のメモリセル５０−２１，５０−２２，…に対して１つのＡＮＤ回路６４−２が設けられた配置となっている。つまり、本実施形態では、１つのＡＮＤ回路６４−２が複数のメモリセル５０−２１，５０−２２…に対して共用されるため、ＡＮＤ回路６４−２を持たない従来のＳＲＡＭと比較しても、メモリセルアレイの横方向のサイズの増大を最小限に抑えることが可能である。
【００６３】
図６のＡＮＤ回路６４−２の横方向のサイズをより小さくするためには、ＮＭＯＳ６４ａ，６４ｂ，６４ｅ及びＰＭＯＳ６４ｃ，６４ｄ，６４ｆを縦方向に形成すればよい。
【００６４】
（３）  動作
図２のメモリセルアレイにおいて、例えば、図１のメモリセル５０−２１に対するデータの書き込み動作と読み出し動作を説明する。
【００６５】
図１のメモリセル５０−２１にデータを書き込む場合、図１０の入出力回路２２によってビット線ＢＬ１，ＢＬ１／へ書き込みデータが伝達される。図１０のロウアドレスデコーダ２１によってワード線ＷＬ２が“Ｈ”レベルとなり、メモリセル５０−２１内のＮＭＯＳ５３，５４がオン状態になる。ＮＭＯＳ５３，５４がオン状態になると、ビット線ＢＬ１，ＢＬ１／のデータがノードＮ１１，Ｎ１２に書き込まれる。この際、リードイネーブル信号ＲＥは“Ｈ”レベルであり、ＮＯＲ回路６２−１の出力信号が“Ｌ”レベルとなってＮＭＯＳ６１−１がオフ状態、さらにリードイネーブル信号ＲＥの“Ｈ”レベルがインバータ６３で反転されて“Ｌ”レベルとなり、ＡＮＤ回路６４−２の出力が“Ｌ”レベルとなっている。
【００６６】
ＡＮＤ回路６４−２の出力が“Ｌ”レベルのため、ＮＭＯＳ５５ａ，５５ｂがオフ状態となり、反転データを書き込む場合でも、ＮＭＯＳ５５ｃ又は５５ｄがビット線ＢＬ１，ＢＬ１／を駆動することがない。よって、従来のような動作速度が低下するという問題を解決できる。
【００６７】
読み出し動作の場合、ノードＮ１１，Ｎ１２にデータが保持されている状態では、該ノードＮ１１，Ｎ１２のいずれか一方が“Ｈ”レベルとなっているため、ＮＭＯＳ５５ｃ又は５５ｄのいずれか一方がオン状態になっている（例えば、ノードＮ１１が“Ｈ”レベルで、ノードＮ１２が“Ｌ”レベルの時には、ＮＭＯＳ５５ｄがオン状態、ＮＭＯＳ５５ｃがオフ状態になっている）。この状態で、リードイネーブル信号ＲＥが“Ｌ”レベル、図１１の入出力回路２２によってカラムセレクト信号Ｙ１が“Ｌ”レベル、ロウアドレスデコーダ２１によってワード線ＷＬ２が“Ｈ”レベルになる。
【００６８】
リードイネーブル信号ＲＥの“Ｌ”レベル、及びカラムセレクト信号Ｙ１の“Ｌ”レベルにより、ＮＯＲ回路６２−１の出力が“Ｈ”レベルになってＮＭＯＳ６１−１がオン状態となり、仮想グランド線ＶＧＮＤ１が接地電位ＧＮＤのノードに接続される。さらに、ワード線ＷＬ２の“Ｈ”レベルによってＮＭＯＳ５３，５４がオン状態になると共に、リードイネーブル信号ＲＥの“Ｌ”レベルがインバータ６３で反転されて“Ｈ”レベルとなり、ＡＮＤ回路６４−２の出力線Ｌ６４−２の“Ｈ”レベルによって、ＮＭＯＳ５５ａ，５５ｂがオン状態になる。すると、インバータ５１又は５２によるビット線駆動に加えて、電流駆動能力の高い低閾値電圧のＮＭＯＳ５５ａ〜５５ｄがビット線ＢＬ１又はＢＬ／１を駆動し、ノードＮ１１，Ｎ１２のデータをビット線ＢＬ１，ＢＬ１／へ出力する。
【００６９】
例えば、ノードＮ１１の“Ｈ”レベルとノードＮ１２の“Ｌ”レベルを読み出す場合、該ノードＮ１２の“Ｌ”レベルがＮＭＯＳ５４を介してビット線ＢＬ１／へ読み出されると共に、このビット線ＢＬ１／がオン状態のＮＭＯＳ５５ｂ，５５ｄ，６１−１を介して接地電位ＧＮＤに引き下げられるので、該ビット線ＢＬ１／への“Ｌ”レベルの読み出し速度、つまりノードＮ１１の“Ｈ”レベル及びノードＮ１２の“Ｌ”レベルの読み出し動作が速くなる。
【００７０】
（４）  効果
この第１の実施形態では、次の（ａ）、（ｂ）のような効果がある。
（ａ）ワード線ＷＬ２とリードイネーブル信号ＲＥの反転信号とを入力するＡＮＤ回路６４−２の出力線Ｌ６４−２によって、ＮＭＯＳ５５ａ，５５ｂを駆動するようにしたので、書き込み時はＡＮＤ回路６４−２の出力線Ｌ６４−２が“Ｌ”レベルになり、該ＮＭＯＳ５５ａ，５５ｂがオフ状態になり、書き込み時にＮＭＯＳ５５ｃ又は５５ｄがビット線ＢＬ１又はＢＬ１／を駆動することがない。よって、反転データの書き込みの際に、従来のようにＮＭＯＳ５５ｃ又は５５ｄがビット線ＢＬ１又はＢＬ１／を“Ｌ”レベルに駆動することがなくなり、動作速度が低下しない。
【００７１】
（ｂ）メモリセル５０−１１，…内に加速回路５５を設けると、メモリセルサイズが少し大きくなるが、仮想グランド線ＶＧＮＤ１，…及びＡＮＤ回路６４−１，…の出力線Ｌ６４−１，…を設けることによる占有面積の増加はほとんどない。しかも、ＡＮＤ回路６４−１，…は、メモリセル５０−１１，…に対して共用されているので、このＡＮＤ回路６４−１，…を設けることによる占有面積の増加はわずかである。よって、メモリセルサイズを含めたメモリセルアレイサイズをそれほど大きくすることなく、低電源電圧化及び低消費電力化を実現することができる。従って、比較的小さな記憶容量（例えば、１２８Ｋビット等）で足りるバッテリー（例えば、１．２Ｖ）駆動の携帯端末等に本実施形態のＳＲＡＭを使用すれば、顕著な効果が得られる。
【００７２】
（第２の実施形態）
（１）構成
図７は、本発明の第２の実施形態を示すＳＲＡＭにおけるメモリセルアレイの要部の部分回路図、及び図８は図７中のメモリセル５０−２１付近の回路図であり、図１の実施形態を示す図１及び図２中の要素と共通の要素には共通の符号が付されている。
【００７３】
この第２の実施形態の図７のメモリセルアレイでは、図２のインバータ６３を省略し、カラム毎に設けた第１の論理回路である２入力ＮＯＲ回路６２−１，６２−２，…の出力線Ｌ６２−１，Ｌ６２−２，…を、各仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，…に対してほぼ平行に延設し、これらの出力線Ｌ６２−１，Ｌ６２−２，…とワード線ＷＬ１，ＷＬ２，…との各交差箇所に、第２の論理回路（あるいは第３の論理回路）である２入力ＡＮＤ回路６４−１１，６４−１２，６４−２１，６４−２２，…の入力端子をそれぞれ接続し、これらの各ＡＮＤ回路６４−１１，６４−１２，６４−２１，６４−２２，…の出力端子を、各メモリセル５０−１１，５０−１２，５０−２１，５０−２２，…内のＮＭＯＳ５５ａ，５５ｂのゲートに接続している。メモリセル５０−１１，５０−１２，５０−２１，５０−２２，…等の他の構成は、図１及び図２と同様である。
【００７４】
（２）動作
例えば、図８のメモリセル５０−２１に対してデータを書き込む場合と読み出す場合の動作を説明する。
【００７５】
図８のメモリセル５０−２１にデータを書き込む場合、図１１の入出力回路２２内のカラムアドレスデコーダによりカラムセレクト信号Ｙ１を選択して“Ｌ”レベルにすると共に、書き込み用のデータをビット線ＢＬ１，ＢＬ１／へ出力する。次に、図１０のロウアドレスデコーダ２１によりワード線ＷＬ２が選択されて“Ｈ”レベルとなり、メモリセル５０−２１内のＮＭＯＳ５３，５４がオン状態になる。ＮＭＯＳ５３，５４がオン状態になると、ビット線ＢＬ１，ＢＬ１／対のデータがノードＮ１１，Ｎ１２に書き込まれる。
【００７６】
この際、リードイネーブル信号ＲＥは“Ｈ”レベルであり、カラムセレクト信号Ｙ１が“Ｌ”レベルのため、ＮＯＲ回路６２−１の出力線Ｌ６２−１が“Ｌ”レベルとなっている。出力線Ｌ６２−１が“Ｌ”レベルであると、ＮＭＯＳ６１−１がオフ状態となって仮想グランド線ＶＧＮＤ１がフローティング状態になると共に、ＡＮＤ回路６４−２１の出力が“Ｌ”レベルになる。ＡＮＤ回路６４−２１の出力が“Ｌ”レベルになると、メモリセル５０−２１内の加速回路５５のＮＭＯＳ５５ａ，５５ｂがオフ状態になり、ＮＭＯＳ５５ｃ又は５５ｄがビット線ＢＬ１又はＢＬ１／を駆動することがない。
【００７７】
メモリセル５０−２１からデータを読み出す場合、図１１の入出力回路内のカラムアドレスデコーダによりカラムセレクト信号Ｙ１を選択して“Ｌ”レベルにすると共に、リードイネーブル信号ＲＥが“Ｌ”レベルになり、さらにロウアドレスデコーダ２１によりワード線ＷＬ２が選択されて“Ｈ”レベルになる。ノードＮ１１，Ｎ１２にデータが保持されている状態では、このノードＮ１１又はＮ１２のいずれか一方が“Ｈ”レベルとなっているために、ＮＭＯＳ５５ｃ又は５５ｄのいずれか一方がオン状態となっている。
【００７８】
この状態で、リードイネーブル信号ＲＥが“Ｌ”レベルになると、カラムセレクト信号Ｙ１も“Ｌ”レベルであるため、ＮＯＲ回路６２−１の出力線Ｌ６２−１が“Ｈ”レベルとなる。ワード線ＷＬ２が“Ｈ”レベルであるから、ＮＭＯＳ５３，５４がオン状態になり、さらにＡＮＤ回路６４−２１の出力が“Ｈ”レベルとなってＮＭＯＳ５５ａ，５５ｂがオン状態になる。これにより、読み出し動作は、インバータ５１又は５２によるビット線駆動に加えて、電流駆動能力の高い低閾値電圧のＮＭＯＳ５５ａ〜５５ｄもビット線ＢＬ１又はＢＬ１／を駆動する。
【００７９】
例えば、ノードＮ１１に“Ｈ”レベルのデータ、ノードＮ１２に“Ｌ”レベルのデータが記憶されている場合、ノードＮ１１の“Ｈ”レベルによってＮＭＯＳ５５ｄがオン状態、ノードＮ１２の“Ｌ”レベルによってＮＭＯＳ５５ｃがオフ状態となり、ビット線ＢＬ１／がオン状態のＮＭＯＳ５５ｂ，５５ｄ，６１−１を介して接地電位ＧＮＤに引き下げられるため、該ビット線ＢＬ１／への“Ｌ”レベルのデータの読み出し速度が速くなる。この時、ＡＮＤ回路６４−２１の入力は、カラムセレクト信号Ｙ１に同期するＮＯＲ回路６２−１の出力としたため、読み出し時に駆動されるＡＮＤ回路６４−２１は、選択されたメモリセル５０−２１のみとなる。
【００８０】
（３）効果
この第２の実施形態では、次の（ｉ）〜（iii)のような効果がある。
（ｉ）第１の実施形態の効果（ａ）とほぼ同様の効果がある。
【００８１】
（ii）ＡＮＤ回路６４−１１，６４−２１，…の入力は、カラムセレクト信号Ｙ１，Ｙ２，…に同期するＮＯＲ回路６２−１，６２−２，…の出力としたので、読み出し時に選択された例えば、メモリセル５０−２１のＡＮＤ回路６４−２１と該メモリセル５０−２１内の加速回路５５のみが動作する。これにより、第１の実施形態よりも読み出し時の消費電力を低減できる。
【００８２】
（iii)メモリセル５０−１１，５０−１２，５０−２１，５０−２２，…毎に加速回路駆動用のＡＮＤ回路６４−１１，６４−１２，６４−２１，６４−２２，…を設けているので、第１の実施形態に比べて素子数が多くなり、メモリセルアレイサイズが少し大きくなる。しかし、各ＡＮＤ回路６４−１１，…を図６のようなレイアウトにせずに、例えば、図６（ａ）の変形例を示す図９のように、カラム方向に延びるレイアウトにする等の工夫をすれば、メモリセルアレイサイズがそれ程大きくならない。特に、この第２の実施形態では、メモリセルアレイサイズの増大に比べ、低電源電圧化を含めた低消費電力化の効果が大きい。
【００８３】
（変形例）
本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（１）〜（３）のようなものがある。
【００８４】
（１）図１０は、図１あるいは図８中のメモリセル５０−２１の要部の他の構成例を示す回路図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００８５】
この図１０のメモリセル５０−２１では、図３のＣＭＯＳインバータ５１，５２で構成されるフリップフロップに代えて、他の構成のフリップフロップ８０を設けている。フリップフロップ８０は、高抵抗負荷型の回路であり、抵抗５１ａ−１，５２ａ−２及びＮＭＯＳ５１ｂ，５２ｂを有している。抵抗５１ａ−１及びＮＭＯＳ５１ｂは、電源電圧ＶＤＤのノードと接地電位ＧＮＤのノードとの間に直列に接続され、さらに、抵抗５２ａ−２及びＮＭＯＳ５２ｂも、電源電圧ＶＤＤのノードと接地電位ＧＮＤのノードとの間に直列に接続されている。抵抗５１ａ−１とＮＭＯＳ５１ｂの接続点のノードＮ１１は、ＮＭＯＳ５２ｂのゲートに接続されている。抵抗５２ａ−２とＮＭＯＳ５２ｂの接続点のノードＮ１２は、ＮＭＯＳ５１ｂのゲートに接続されている。
【００８６】
このような構成にしても、図３と同様のデータの保持が行われる。しかし、図３のＣＭＯＳ型のフリップフロップに比べて、電力消費量が少し多くなる。図３のフリップフロップと図９のフリップフロップ８０は、他の構成のデータ保持部あるいはデータ保持回路に変更することも可能である。
【００８７】
（２）図１、図８等において、加速回路５５は、ＮＭＯＳ５５ａ〜５５ｄに代えて、これらをＰＭＯＳで構成してもよい。この場合、ＡＮＤ回路６４−２，６４−２１，…をＮＡＮＤ回路に置き換える等すればよい。同様に、ＮＯＲ回路６２−１，…も、この入出力信号の極性を変えることにより、他の論理回路に置き換えてもよい。
【００８８】
（３）図５、図６、図９のレイアウトは、一例を示すものであって、メモリセルアレイサイズを縮小するために、種々のレイアウトを採用できる。
【００８９】
（４）実施形態では、トランジスタをＮＭＯＳあるいはＰＭＯＳで構成したが、他のＦＥＴ等のトランジスタで構成することも可能である。又、本発明は、ＳＲＡＭ以外の他の半導体記憶装置に適用することも可能である。
【００９０】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第３及び第４のトランジスタを、ワード線に代えて、論理回路によって駆動するようにしたので、書き込み時に第３〜第６のトランジスタによってビット線が駆動されることがなくなり、反転データの書き込み時でも動作速度の低下はなくなる。従って、メモリセルアレイの形成面積をそれほど大きくすることなく、低電源電圧化及び低消費電力化を実現することができる。
【００９１】
第２の発明によれば、第２の論理回路によって、第３及び第４のトランジスタを駆動するようにしたので、第１の発明とほぼ同様の効果が得られる。
【００９２】
第３の発明によれば、第７のトランジスタ及び第１の論理回路を、カラム方向の複数のメモリセルに共用し、第２の論理回路を、ロウ方向の複数のメモリセルに共用するようにしたので、メモリセルアレイの形成面積の増加を抑制することができる。
【００９３】
第４の発明によれば、第２あるいは第３の論理回路によって第３及び第４のトランジスタを駆動するようにしたので、第１の発明とほぼ同様の効果が得られる。さらに、ビット線選択信号に同期する第１の論理回路の出力を、第２あるいは第３の論理回路に入力するようにしたので、読み出し時において選択されたメモリセルの第２あるいは第３の論理回路と第３〜第６のトランジスタのみが動作し、読み出し時の消費電力をより低減できる。
【００９４】
第５の発明によれば、第７のトランジスタ及び第１の論理回路を、カラム方向の複数のメモリセルに共用するようにしたので、メモリセルアレイの形成面積の増加を抑制でき、低電源電圧化が可能になると共に、消費電力をより低減できる。
【００９５】
第６の発明によれば、第１〜第６のトランジスタ等をＦＥＴで構成したので、集積回路化が容易になり、メモリセルアレイサイズを縮小できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すメモリセル５０−２１付近の回路図である。
【図２】本発明の第１の実施形態を示すメモリセルアレイの要部の部分回路図である。
【図３】図１中のメモリセル５０−２１の要部の構成例を示す回路図である。
【図４】図１中のＡＮＤ回路６４−２の構成例を示す回路図である。
【図５】図１中のメモリセル５０−２１のレイアウト例を示す概略の平面図である。
【図６】図４のＡＮＤ回路６４−２のレイアウト例を示す概略の図である。
【図７】本発明の第２の実施形態を示すメモリセルアレイの要部の部分回路図である。
【図８】図７のメモリセル５０−２１付近の回路図である。
【図９】図６（ａ）の変形例を示すＡＮＤ回路６４−２のレイアウト例の概略の平面図である。
【図１０】図１、図８中のメモリセル５０−２１の要部の他の構成例を示す回路図である。
【図１１】従来のＭＴＣＭＯＳ技術におけるＳＲＡＭの構成例を示す概略の図である。
【図１２】従来のＭＴＣＭＯＳ技術におけるメモリセル付近の構成例を示す回路図である。
【符号の説明】
５０−１１，５０−１２，５０−２１，５０−２２    メモリセル
５１，５２    フリップフロップを構成するインバータ
５３，５４    第１、第２のトランジスタのＮＭＯＳ
５５    加速回路
５５ａ，５５ｂ，５５ｃ，５５ｄ    第３、第４、第５、第６のトランジスタのＮＭＯＳ
６１−１，６１−２    スイッチトランジスタである第７のトランジスタのＮＭＯＳ
６２−１，６２−２    ＮＯＲ回路
６３    インバータ
６４−１，６４−２，６４−１１，６４−２１    ＡＮＤ回路
ＢＬ１，ＢＬ１／，ＢＬ２，ＢＬ２／，…    ビット線
ＧＮＤ    接地電位
Ｌ６２−１，Ｌ６２−２    ＮＯＲ回路の出力線
Ｌ６３    インバータの出力線
Ｌ６４−１，Ｌ６４−２    ＡＮＤ回路の出力線
ＲＥ    リードイネーブル信号
ＶＤＤ  電源電圧
ＶＧＮＤ１，ＶＧＮＤ２    仮想グランド線
ＷＬ１，ＷＬ２    ワード線
Ｙ１，Ｙ２    カラムセレクト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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