(57)【特許請求の範囲】
【請求項１】
複数個の行入力端子と複数個の列入力端子とを有するとともに、複数個の局在化されたディスプレイ領域を有するマトリクス・ディスプレイであって、行と列とのオーバラップにより定義される前記マトリクス・ディスプレイのディスプレイ領域が、選択された列入力端子と選択された行入力端子との間の電圧差によりイネーブルにされるマトリクス・ディスプレイに対して、グレイスケール変調を該マトリクス・ディスプレイの各行に対するビデオ信号に基づいて行なうシステムにおいて、
前記ビデオ信号を受信し、受信されたビデオ信号をサンプリングして、各サンプル・タイムで前記ビデオ信号の振幅に対応する複数個のサンプルを得るサンプリング回路と、
各々が複数の列入力の１つにそれぞれ接続した複数個のパルス幅変調器であって、前記マトリクス・ディスプレイの前記列の当該位置に対応するサンプル・タイムを有する、前記サンプリング回路からのサンプルを受信し、受信されたサンプルの振幅に対応する継続時間を有するパルス幅信号を生成する複数個のパルス幅変調器と、
該各パルス幅変調器に接続した入力端子を有し、前記ディスプレイの各列入力端子に接続した出力端子とを有する複数個の列ドライバと、
前記各行入力端子に接続した出力端子を有する複数個の行ドライバと、
前記列ドライバと前記行ドライバに接続した制御回路であって、前記ビデオ信号の各サンプルに対して、前記列ドライバのうちの対応する１つの列ドライバをイネーブルにし、前記ビデオ信号に対して、前記行ドライバのうちの対応する１つの行ドライバをイネーブルにする制御回路であり、前記列ドライバと前記行ドライバは、前記パルス幅信号の継続時間に対応する継続時間を有する所定のビデオ信号の終了から続くビデオ信号の開始の前までの期間中に、前記各列入力端子と１つの前記行入力端子との間の前記電圧差を印加するためにイネーブルされ、前記行のディスプレイ領域のうちのイネーブルにされたディスプレイ領域が、前記期間中に、個々のサンプルの振幅に対応する制御回路と
を具えたことを特徴とするシステム。
【請求項２】
請求項１において、前記列ドライバは、それぞれ、クローズされたとき、前記列ドライバに接続されている前記列入力端子を、比較的低いインピーダンスを介して、第１の比較的低い電圧に接続し、オープンされたとき、前記列ドライバに接続されている前記列入力端子を、比較的高いインピーダンスを介して、第１の比較的高い電圧に接続する列スイッチング回路を具え、前記行ドライバは、それぞれ、クローズされたとき、前記行ドライバに接続されている前記行入力端子を、比較的低いインピーダンスを介して、第２の比較的低い電圧に接続し、オープンされたとき、前記行ドライバに接続されている前記行入力端子を、比較的高いインピーダンスを介して、第２の比較的高い電圧に接続する行スイッチング回路を具え、前記制御回路は、前記列スイッチング回路および前記行スイッチング回路を、前記ビデオ信号の終了後にクローズし、前記列スイッチング回路および前記行スイッチング回路を、前記ビデオ信号の期間中はオープンして、前記列入力端子および行入力端子の電圧を、前記ビデオ信号の終了後に比較的高速でスイッチングし、前記ビデオ信号の期間中は比較的低速でスイッチングすることを特徴とするシステム。
【請求項３】
請求項１において、前記列ドライバは、それぞれ、クローズされたとき、前記列ドライバに接続されている前記列入力端子を、比較的低いインピーダンスを介して、第１の比較的高い電圧に接続し、オープンされたとき、前記列ドライバに接続されている前記列入力端子を、比較的高いインピーダンスを介して、第１の比較的低い電圧に接続する列スイッチング回路を具え、前記行ドライバは、それぞれ、クローズされたとき、前記行ドライバに接続されている前記行入力端子を、比較的低いインピーダンスを介して、第２の比較的高い電圧に接続し、オープンされたとき、前記行ドライバに接続されている前記行入力端子を、比較的高いインピーダンスを介して、第２の比較的低い電圧に接続する行スイッチング回路を具え、前記制御回路は、前記列スイッチング回路および前記行スイッチング回路を前記ビデオ信号の終了後にクローズし、前記列スイッチング回路および前記行スイッチング回路を前記ビデオ信号の期間中はオープンして、前記列入力および行入力の間の電圧が、前記ビデオ信号の終了後に比較的高速でスイッチングされ、前記ビデオ信号の期間中は比較的低速でスイッチングされることを特徴とするシステム。
【請求項４】
請求項１において、前記サンプリング回路は、前記各列入力端子に対応させて複数個の各出力端子を有し、前記ビデオ信号の終了後に連続的にサンプル・トリガ・パルスを各出力端子で生成する列シーケンサであり、１組のトリガ・サンプル・パルスが各ビデオ信号に対して生成されるように、前記ビデオ信号と同期して動作する列シーケンサと、
前記ビデオ信号を受信し、前記列入力端子のうちの１つの列入力端子に対応するとともに、対応する列シーケンサ出力端子に接続されており、前記シーケンサからトリガ・サンプル・パルスを受信すると同時に、前記ビデオ信号のサンプルをストアする複数個のサンプリングおよびホールド回路と
を具えたことを特徴とするシステム。
【請求項５】
請求項４において、前記列シーケンサを制御して、交互ビデオ信号の期間中に、サンプル・トリガ・パルスを出力端子で１つおきに発生させて、交互ビデオ信号が前記各サンプリングおよびホールド回路によりサンプリングされるようにするインタリービング制御装置であって、前記パルス幅変調器を制御して、時間的に、後続のビデオ信号を超えるパルス幅信号を発生させるインタリービング制御装置をさらに含むことを特徴とするシステム。
【請求項６】
請求項４において、前記サンプル・ホールド回路にそれぞれストアされる前記サンプルは、コンデンサに電圧としてストアされ、前記パルス幅変調回路は、それぞれ、
電流源と、
該電流源を制御信号に応答して前記コンデンサに接続し、該コンデンサから予め定めた速度で電流を流すスイッチと、
前記コンデンサおよび前記制御信号に接続された比較器であって、前記制御信号によりイネーブルにされ、前記コンデンサの電圧が予め定めた値に達したとき、前記パルス幅信号を比較器の出力端子から発生させるとともに、前記制御信号により、ディスエーブルにされるとともに、前記パルス幅信号を終了させることにより、前記パルス幅信号の継続時間が前記サンプルの大きさに比例する比較器と
を具えたことを特徴とするシステム。
【請求項７】
請求項１において、前記サンプリング回路を制御して、交互ビデオ信号をサンプリングさせ、しかも、後続のビデオ信号を時間的に超える期間の間、交互列入力に対して、前記パルス幅変調器をイネーブルにするインタリービング制御装置をさらに含むことを特徴とするシステム。
【請求項８】
請求項１において、前記マトリクス・ディスプレイは、陽極と、複数個の行および複数個の列をアレイ状に配置した複数個のエミッタと、該エミッタにそれぞれ隣接して配置したエクストラクション・グリッドであって、前記エミッタと各エクストラクション・グリッドとの間の電圧差の関数として前記エミッタから前記陽極への電子の流れを制御するエクストラクション・グリッドとを有する電界放出ディスプレイを具え、各列の全てのエミッタは相互結合されるとともに、各列入力端子に接続され、各行の全てのエクストラクション・グリッドは相互結合されるとともに、各行入力端子に接続されることを特徴とするシステム。
【請求項９】
請求項１において、前記ビデオ信号は、該ビデオ信号に続く水平帰線信号を有するＮＴＳＣ信号の一部であり、前記制御回路は、前記列ドライバおよび行ドライバを前記ＮＴＳＣ信号の水平帰線信号の期間中にイネーブルにすることを特徴とするシステム。
【請求項１０】
複数個の行入力端子と複数個の列入力端子とを有するとともに、複数個の局在化されたディスプレイ領域を有するマトリクス・ディスプレイであって、行と列とのオーバラップにより定義される前記マトリクス・ディスプレイのディスプレイ領域が、選択された列入力端子と選択された行入力端子との間の電圧差によりイネーブルにされるマトリクス・ディスプレイに対して、グレイスケール変調を該マトリクス・ディスプレイの各行に対するビデオ信号に基づいて行なう方法において、
（ａ）前記ビデオ信号をサンプリングし、各サンプル・タイムでの前記ビデオ信号の振幅に対応する複数のサンプルであって、１つの列の前記ディスプレイ領域の各位置に対応する複数個のサンプルを得るステップと、
（ｂ）前記各サンプルを対応するパルス幅に変換するステップと、
（ｃ）所定のビデオ信号の終了から続くビデオ信号の開始の前までに、各サンプルに対応するパルス幅を有する電圧で、前記各列入力端子と１つの行入力端子との間の差電圧を変調するステップと、
（ｄ）ステップ（ａ）〜（ｃ）を前記ディスプレイの各行に対して繰り返すステップと
を具えたことを特徴とする方法。
【請求項１１】
請求項１０において、前記各列入力端子と１つの行入力端子との間の差電圧は、
前記行入力端子の電圧を前記ビデオ信号の終了後に比較的高い電圧に維持するステップと、
前記列入力端子の電圧を前記ビデオ信号終了後に比較的高い電圧に維持し、ついで、前記列入力端子の電圧を前記ビデオ信号終了後の第１の予め定めた時間で、比較的低い電圧にすることにより、前記ディスプレイ領域の１つをイネーブルにするステップと、
前記第１の予め定めた時間と第２の予め定めた時間との間の期間の継続時間が、前記パルス幅の継続時間の関数である前記ビデオ信号終了後の第２の予め定めた時間で、前記行入力端子の電圧を比較的低い電圧にすることにより、前記ディスプレイ領域をディスエーブルにするステップと、
前記列入力端子および行入力端子の電圧をそれぞれ後続のビデオ信号の期間中に比較的高い電圧に戻すステップであって、前記列入力端子と前記行入力端子との間の差電圧を、前記ディスプレイ領域が前記ビデオ信号の期間中に実質的にイネーブルにされないだけ小さくするステップと
により変調されることを特徴とする方法。
【請求項１２】
請求項１０において、前記各列入力端子と１つの行入力端子との間の差電圧は、
前記行入力端子の電圧を前記ビデオ信号終了後の第１の予め定めた時間で比較的高い電圧にするステップと、
前記列の電圧を前記ビデオ信号終了後に比較的低い電圧に維持することにより、ディスプレイ領域を前記第１の予め定めた時間後にイネーブルにし、ついで、前記第１の予め定めた時間と第２の予め定めた時間との間の期間の継続時間が、前記パルス幅の関数である前記ビデオ信号終了後の第２の予め定めた時間で、前記列の電圧を比較的高い電圧にすることにより、前記ディスプレイ領域をディスエーブルにするステップと、
前記列入力端子および行入力端子の電圧をそれぞれ後続のビデオ信号の期間中にそれぞれ比較的低い電圧に戻すステップであって、前記列入力端子と前記行入力端子の差電圧を、ディスプレイ領域が前記ビデオ信号の期間中に実質的にイネーブルにされないだけ小さくするステップと
により変調されることを特徴とする方法。
【請求項１３】
請求項１０において、前記ビデオ信号をサンプリングするステップは、交互ビデオ信号をサンプリングして、１列おきにディスプレイ領域の各位置に対応する複数個のサンプルを獲得するステップをさらに含み、前記各列入力端子と１つの行入力端子との間の差電圧を変調するステップは、時間的に、後続のビデオ信号を超える期間中に、前記差電圧を１列おきに変調するステップを含むことを特徴とする方法。
【請求項１４】
請求項１０において、前記ビデオ信号は、該ビデオ信号に続く水平帰線信号を有するＮＴＳＣ信号の一部であり、前記差電圧は前記ＮＴＳＣ信号のうちの前記水平帰線信号の期間中に変調されることを特徴とする方法。
【発明の詳細な説明】
【０００１】
本発明は、ARPA (Advanced Research Projects Agency)により受注された契約DABT63-93-C-0025に基づく米国政府の援助により発明された。米国政府は本発明に一定の権利を有する。
【０００２】
【技術分野】
本発明はマトリクス・ディスプレイに関し、特に、マトリクス・ディスプレイのグレイスケール制御をビデオ信号によって行なう方法および装置に関する。
【０００３】
【従来の技術】
最近まで、ＣＲＴ(cathode ray tube)はビデオ情報を表示するための主要な装置であった。ＣＲＴは、カラーと、ブライトネスと、コントラストと、解像度特性は充分であるが、割合に嵩張り、重く、しかも、電力消費量が多い。ポータブル・ラップトップ・コンピュータと、ポータブル・テレビおよびモニタと、ビデオカムコーダ用ファインダと、その他の小型軽量の電子装置が出現したことを考え合わせても、このような欠点のあるＣＲＴより、小型軽量で電力効率のよいディスプレイに対する要望が益々高まってきた。
【０００４】
小型軽量のディスプレイを提供するのに利用可能な技術の１つに、フラット・パネルＬＣＤ(liquid crystal display)装置がある。ＬＣＤは、現在、ラップトップ・コンピュータに用いられている。しかし、慣用のＬＣＤ装置は、ＣＲＴ技術と比較すると、表示特性が比較的悪い。しかも、カラーＬＣＤ装置は電力消費速度が速過ぎ、コストは同等のＣＲＴより遥かに高い。
【０００５】
慣用のＣＲＴおよびＬＣＤの欠点（そのうちの幾つかの欠点は既に述べた）を考慮して、ＦＥＤ(field emission display)が開発された。ＦＥＤは、先の尖った薄膜状の冷間電界放出エミッタのアレイが、発光スクリーンを形成する蛍光塗布された陽極と組み合わせて利用されている。エミッタから陽極への電子の流れは、各エミッタを取り囲むエクストラクション・グリッド(extraction grid) によって制御されるのが典型的である。
【０００６】
エミッタとエクストラクション・グリッドの間の差電圧が制御されて、エミッタから陽極スクリーンへの電子の流れがスイッチ・オン／スイッチ・オフされて、ピクセル、すなわち、スクリーンの一部のイルミネーション(illumination)がスイッチ・オン／スイッチ・オフされる。
【０００７】
ＣＲＴと同じパフォーマンス能力を達成するには、蛍光発光スクリーンが発光する光の強度は、「グレイスケール」、すなわち、「ブライトネス」に幅を持たせるため、実質的なダイナミック・レンジがなければならない。この機能を提供するため、幾つかの技術が提案されている。例えば、米国特許第5,103,144 号（発明者：Dunham）と、米国特許第5,103,145 号（発明者：Doran ）には、フラットパネル・ディスプレイのブライトネスとルミナンスを制御する方法が開示されている。
【０００８】
ＣＲＴおよびその他のビデオ・ディスプレイに共通に供給される信号の１つのタイプは、ＮＴＳＣ（National Television Standards Committee ）により指定され、ＮＴＳＣ信号として知られている。ＮＴＳＣ信号は各ラインがビデオ信号と水平帰線信号の２つの信号により構成されている。ビデオ信号は継続時間が５３．２μsec のアナログ信号である。任意の時点でのビデオ信号の振幅は、ビデオ・ディスプレイの行上のポイントの輝度、すなわち、画素の輝度に対応する。よって、例えば、ビデオ信号の最初の部分は１つの行の左端でのディスプレイの輝度を指示し、ビデオ信号の中間部分は当該行の中間でのディスプレイの輝度に対応し、ビデオ信号の最後の部分は当該行の右端でのディスプレイの輝度を指示している。水平帰線信号の直後にビデオ信号が続き、水平帰線信号は下向きのパルスを含み、この下向きのパルスによりビデオ・ディスプレイは次の行の始点にリセットする。ビデオ・ディスプレイは多数の行、例えば、５２５本のラインすなわち行よりなるのが典型的である。
【０００９】
ＮＴＳＣ信号を受信するＦＥＤ(field emission display)のグレイスケールを制御する１つのアプローチは、係属中の特許出願第08/060,111号（発明者：Hush他）に開示されている。ＦＥＤ１０は、図１に示すように、冷陰極エミッタ３０〜３８のアレイを含む。各列５０〜５８の零陰極エミッタ３０〜３８は、各零陰極エミッタ３０〜３８に同一電圧が供給されるように相互結合されている。よって、例えば、列５２の零陰極エミッタ３２ａ〜ｅは相互結合されている。
【００１０】
ＦＥＤ１０にも、零陰極エミッタ３０〜３８アレイと同様に配置されたエクストラクション・グリッド４０〜４８アレイが含まれる。具体的には、各行６０〜６８のエクストラクション・グリッド４０〜４８は、各エクストラクション・グリッドに同一電圧が供給されるように、相互結合されている。よって、例えば、行６２のエクストラクション・グリッド４２ａ〜ｅは相互結合されている。
【００１１】
ＦＥＤ１０にも、導電性の陰極発光表示スクリーン（図１には図示せず）が含まれており、このスクリーンが陽極としてサーブするように、このスクリーンに正の高電圧が印加される。動作時には、零陰極エミッタ３０〜３８が電子を放出するように、零陰極エミッタ３０〜３８およびエクストラクション・グリッド４０〜４８に適正な電圧が印加される。そして、放出された電子は陰極発光スクリーンへ引き込まれ、電子が衝突した陰極発光スクリーン上の位置で、可視光を発光する。一実施例では、零陰極エミッタ３０〜３８と、零陰極エミッタ３０〜３８に隣接するエクストラクション・グリッド４０Ｖ〜４８との差電圧が、４０〜８０Ｖの間のターンオン閾値を超えると、零陰極エミッタ３０〜３８は電子を放出する。本実施例では、当該零陰極エミッタ３０〜３８を含む列５０〜５８をグランドに接続し、しかも、隣接するエクストラクション・グリッド４０〜４８を含む行６０〜６８を駆動して、零陰極エミッタ３０〜３８から電子を放出させる。例えば、列５２をグランドに接続し、しかも、行６２を８０Ｖにすることにより零陰極エミッタ３２ｂから電子が放出される。実質的に０Ｖを超える電圧（例えば、４０Ｖ）が残りの列５０および列５４〜５８に印加され、実質的に８０Ｖ未満の電圧（例えば、４０Ｖ）が残りの行６０および行６４〜６８に印加される。よって、選択された零陰極エミッタ３２ｂおよびグリッド４２ｂの零陰極エミッタ／グリッド電圧差は８０Ｖであり、選択された列５２のその他の全ての零陰極エミッタ３２ａおよび３２ｃ〜３２ｅと、選択された行６２のその他の全てのグリッド４２ａおよび４２ｃ〜４２ｅの電圧差は４０Ｖであり、その他の全ての零陰極エミッタ３０および３４〜３８と、その他の全てのグリッド４０および４４〜４８の電圧差は０Ｖである。このような状態では、零陰極エミッタ３２ｂのみが電子を放出するので、零陰極エミッタ３２ｂに隣接する陰極発光スクリーン上で、可視光が発光する。
【００１２】
Hush他の特許出願に記載されているＦＥＤのグレイスケールへのアプローチを図２に示す。ＮＴＳＣビデオ信号がパルス幅変換器７０に印加されると、パルス幅変換器７０により、まず、ディスプレイの列上の各位置における輝度に対応する複数のサンプルが獲得され、ついで、これらの各サンプルが、対応するパルス幅に変換される。そして、パルス幅変換器７０により生成されたパルス幅信号７２が、零陰極エミッタ制御回路７６の零陰極エミッタであって、サンプル・タイムに対応するポジションに位置する零陰極エミッタに印加される。そして、ＮＭＯＳトランジスタ８４が既にイネーブルにされているので、このパルス幅信号７２によりＮＭＯＳトランジスタ８０がスイッチングされ、陰極３０が抵抗器８２を介してグランドに接続される。そして、零陰極エミッタ３０の電圧が、零陰極エミッタ３０の零入力レベルである約４０Ｖからさらに低い電圧に降下する。エクストラクション・グリッド４０が８０Ｖに維持されているので、エクストラクション・グリッド４０と零陰極エミッタ３０間には、零陰極エミッタ３０に電子を放出させるだけの差電圧が存在する。このような状態では、電子が零陰極エミッタ３０から、１０００Ｖに維持されている陽極９０に流れる。
【００１３】
よって、Hush他の特許出願に記載され、しかも、図２に示したアプローチによれば、零陰極エミッタ３０の位置に対応する時点でのビデオ信号の振幅に対応する継続時間中、電流が零陰極エミッタ３０から陽極９０に流れる。Hush他の特許出願に記載されたアプローチは、従来の技術を改良したものであり、受動マトリクスＦＥＤに用いるのは実用的でない。能動マトリクスＦＥＤでは、零陰極エミッタおよび／またはエクストラクション・グリッドに対するスイッチング・トランジスタは、ディスプレイのサブストレート(substrate) 上に形成されている。そのため、スイッチング電圧を比較的低くすることができる。
【００１４】
ＮＴＳＣ信号のデータレートに実時間で追い付いていくだけの速度で、これらの比較的低い電圧をスイッチングすることができる。しかし、受動マトリクスＦＥＤには比較的高いスイッチング電圧を印加しなければならない。ＮＴＳＣ信号のデータレートに実時間で追い付けるだけの速度で、これらの比較的高い電圧をスイッチングすることは、一般的に、不可能である。ディスプレイ回路が、ＮＴＳＣ信号のデータ部分が現われる５３．２μsec の間に、これらの高電圧を何百回もスイッチングしなければならないだけでなく、グレイスケール制御回路は何百ものサンプルを供給し、供給されたサンプルを、対応するパルス幅に変換し、変換して得られたパルス幅のパルスを、対応する零陰極エミッタに印加しなければならない。零陰極エミッタおよびエクストラクション・グリッドにより形成される負荷の性質から言って、零陰極エミッタおよびエクストラクション・グリッドの電圧を、特に比較的小さい回路（電力を最小限に抑え、制御回路を小型化する上で望ましい）を用いて、高速でスイッチングするのは困難である。零陰極エミッタおよびエクストラクション・グリッドが、本質的に容量性の負荷であるので、電圧を高速でスイッチングするのに、比較的低いインピーダンスの電圧源を必要とするというのが、基本的な問題である。図３Ａを説明する。例えば、コンデンサ１００で表したエミッタは、抵抗器１０２を介して、比較的高い電圧＋Ｖにバイアスされており、ＮＭＯＳトランジスタ１０４によりグランドにスイッチングされる。ＮＭＯＳトランジスタが占めるスペースはＰＭＯＳトランジスタに比較して大幅に狭く、制御回路を比較的小型にすることができるので、トランジスタとしてはＮＭＯＳトランジスタが望ましい。比較的高い電圧をスイッチングするので、トランジスタ・チャネル間の間隔を比較的広くとる必要があるため、ますます、半導体製造(fabrication) 領域を最小化する必要がある。図３Ａに示すスイッチング回路は、図３Ｂの波形図に示すように、電圧をハイからローへ高速でスイッチングすることができる。というのは、ＮＭＯＳトランジスタ１０４はグランドへの比較的低いインピーダンスのパスとなるからである。しかし、コンデンサ１００を抵抗器１０２を介して再充電するのに必要な時間は、実質的に、より長くなるので、このスイッチング回路はエミッタを充分に高速でスイッチングすることができないことになる。ローからハイへの遷移に要する時間は、充分小さい抵抗器１０２を用いて短縮することができる。しかし、そうすると、電力消費量が大幅に増加してしまうことになる。というのは、比較的小さい抵抗値の抵抗器１０２はトランジスタ１０４がスイッチ・オンされたとき、グランドに直接接続されることになるからである。
【００１５】
同様の問題は、ＰＭＯＳトランジスタを用いてエクストラクション・グリッドまたはエミッタをスイッチングする（図４に示す）場合にも見られる。図４Ａを説明する。コンデンサ１００（エミッタを表す）は抵抗器１０６を介してグランドにバイアスされている。コンデンサ１００はＰＭＯＳトランジスタ１０８により比較的高い電圧にスイッチングされる。図４Ｂの波形図に示すように、トランジスタ１０８はコンデンサ１００の電圧を比較的高い電圧に高速でスイッチングすることができる。しかし、コンデンサ１００は抵抗器１０６を介して比較的低速で放電される。この場合も、コンデンサ１００の電圧のハイからローへの遷移に要する時間は、充分小さい抵抗器１０６を用いることにより短縮させることができる。しかし、そうすると、電力消費が増大することになる。
【００１６】
エミッタおよびエクストラクション・グリッドの電圧をハイ値とロー値との間で比較的高速でスイッチングする１つのアプローチを図５に示す。図５に示すように、コンデンサ１００（エミッタを表す）はＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１４により構成されるスイッチング回路１１０に接続され、これらのトランジスタのドレインは相互結合され、しかも、コンデンサ１００に接続されている。制御入力１１６がハイからローに遷移すると、トランジスタ１１４がターンオフされるとともに、トランジスタ１１２がターンオンされ、コンデンサ１００が、比較的低いインピーダンスを介して、電源ＶDDに接続される。その結果、コンデンサ１００の電圧は比較的速くローからハイに遷移する。スイッチング回路１１０への制御入力１１６がローからハイに遷移すると、ＰＭＯＳトランジスタ１１２はターンオフされるとともに、ＮＭＯＳトランジスタがターンオンされ、コンデンサ１１０が比較的低いインピーダンスを介してグランドに接続される。その結果、コンデンサ１００の電圧はハイからローへ比較的速く遷移する。図５に示すスイッチング回路１１０はＦＥＤのグレイスケールをＮＴＳＣ信号に追従して制御することができるが、このスイッチング回路１１０はその電力消費量が比較的大きく、半導体基板上で占める面積が比較的広くなる。低インピーダンスＰＭＯＳトランジスタは半導体基板上で比較的広い領域を占めるだけでなく、このＰＭＯＳトランジスタを製造するには、マスキング工程を追加する必要があり、そのため、製造コストが増大し、歩留まりが低下する。
【００１７】
【発明の概要】
本発明の方法および装置は、各サンプル・タイムで、ビデオ信号をサンプリングして、該ビデオ信号の振幅に対応する複数個のサンプルを得るので、慣用の方法の限界を克服することができる。よって、得られたサンプルはＦＥＤの１つの行のエミッタの各位置に対応する。そして、得られたサンプルは対応するパルス幅に変換される。しかし、パルス幅信号を実時間で処理しようとするのではなく、パルス幅信号により、各エミッタと各エクストラクション・グリッドとの間の差電圧が、その後、例えば、ＮＴＳＣ信号の水平帰線部中に、変調される。よって、唯一実時間で生起されなければならない機能が、ビデオ信号のサンプリングである。その後、全てのサンプルを、ビデオ信号に後続する部分、例えば、ＮＴＳＣ信号の水平帰線部中に、同時に、処理することができる。本発明の１つの態様によれば、ビデオ信号の終了時点で、エミッタ電圧とエクストラクション・グリッド電圧を比較的高い電圧に維持することにより、各エミッタと各エクストラクション・グリッドの間の差電圧が比較的低い電圧（電子の放出が起こらない程度の低さ）に維持される。ついで、エミッタ電圧は、ビデオ信号終了後の第１の予め定めた時間で、比較的低い電圧にされる。エミッタ電圧はエクストラクション・グリッド電圧より大幅に低くなるので、電子はエミッタから陽極へと流れる。その後、エクストラクション・グリッド電圧が、ビデオ信号終了後の第２の予め定めた時間で、比較的低い電圧にされるので、エミッタから陽極への電子の流れが停止する。第１の予め定めた時間と第２の予め定めた時間との間の期間の継続時間（電子がエミッタから陽極へと流れる間）は、パルス幅の継続時間の関数である。このアプローチの利点は、エミッタの「オン」期間を決定する電圧遷移が、共に、ハイからローへの遷移であって、比較的小型のＮＭＯＳトランジスタにより容易に行うことができる遷移である点にある。そして、エミッタ電圧およびエクストラクション・グリッド電圧は、次の行のエミッタに対するビデオ信号期間中に、それぞれ、比較的高い電圧に戻される。この期間中のエミッタとエクストラクション・グリッドとの間の差電圧は、電子がエミッタから陽極へ流れない程度に小さくなる。重要なことであるが、エミッタ電圧およびエクストラクション・グリッド電圧はローからハイへ高速に遷移する必要はない。というのは、これらローからハイへの遷移が次のビデオ信号の終了後までに完了する必要がないからである。
【００１８】
本発明の方法および装置は、エミッタの「オン」時間を制御するため、エミッタおよびエクストラクション・グリッドをローにしてインプリメントするのが好ましいが、エミッタおよびエクストラクション・グリッドをハイにしてもインプリメントすることができる。本発明のこの態様によれば、エクストラクション・グリッド電圧は、ビデオ信号終了後の第１の予め定めた時間で、比較的高い電圧にされる。エミッタ電圧はビデオ信号終了後に比較的低い電圧に維持されるので、第１の予め定めた時間後に、電子がエミッタから陽極へ流れる。そして、エミッタ電圧は、ビデオ信号終了後の第２の予め定めた時間で、比較的高い電圧にされるので、エミッタから陽極への電子の流れが停止する。第１の予め定めた時間と第２の予め定めた時間との間の期間の継続時間は、パルス幅の関数である。そして、エミッタ電圧およびエクストラクション・グリッド電圧は、次の行に対するビデオ信号期間中に、それぞれの比較的低い電圧に戻される。上述したように、エミッタ電圧およびエクストラクション・グリッド電圧がそれぞれの比較的低い値に戻る間のリセットタイムは、クリティカルな要件ではない。
【００１９】
サンプルを処理し、電圧をリセットするのにさらに長い時間を必要とする場合は、ビデオ信号をインタリービング方式で処理することができる。本発明のこの態様によれば、交互ビデオ信号(alternate video signal)がサンプリングされ、１行おきのエミッタの各位置に対応する複数個のサンプルが得られる。そして、エミッタとエクストラクション・グリッドとの間の差電圧が、次の２つのビデオ・データ信号を含む期間中に１列おきに変調される。
【００２０】
【発明の実施例】
本発明の実施例の動作理論を図６を参照して説明する。本実施例は、少なくとも一部がビデオ信号と水平帰線信号とにより構成されているＮＴＳＣ信号を例として説明する。本発明は、当然、その他のビデオ信号方式、例えば、周知のＰＡＣ信号方式およびＳＥＣＯＭ信号方式にも適用することができる。
【００２１】
図６Ａに示すように、ＮＴＳＣ信号のアナログ・ビデオデータ部１８２は、時点１８０から時点１８４までである。このビデオデータ部１８２の継続時間は、ＮＴＳＣ(the National Television Standards  Committee)標準により、５３．２μsec である。このアナログ・ビデオ信号は、図６に示すように、正の波形をしており、その振幅はディスプレイの行上のピクセル、すなわち、行上の位置での輝度に相当する。ビデオ信号１８２が終わる時点１８４から時点１９２までが、水平帰線信号１９０である。この水平帰線信号１９０には負のパルスが含まれており、このパルスにより、ディスプレイの走査が次のライン、すなわち、次の行に戻される。次に詳細に説明するが、本発明の実施例では、ＮＴＳＣ信号のビデオ信号１８２が周期的にサンプリングされて、１組のサンプルが得られる。これらのサンプルは、それぞれ、１つまたは１組のエミッタから陽極へ流れる電子により発光される光の強さに相当する。そして、得られたサンプルは、それぞれ、相互結合された各列のエミッタに対して、パルス幅変調器の入力として用いられる。
【００２２】
図２を参照して既に説明したように、エミッタが電子を陽極に放出する継続時間は、発光された光の強さに比例する。図３を参照して既に説明したように、本発明の実施例では、ＮＭＯＳトランジスタを利用してエミッタを駆動し、エクストラクション・グリッドをローにしている。よって、時点１８４から、列Ａ５０と、列Ｂ５２と、列Ｃ５４の３列のエミッタの電圧は、比較的高い電圧となる。時点２００では、列Ａ５０のエミッタはローにされ、水平帰線期間の間、ローに保たれる。選択された行６０に接続されている全てのエクストラクション・グリッドの電圧も、図６に示すように、全水平帰線期間の間、比較的高くなる。よって、時点２００から、電子が、選択された行６０に共通の列Ａ５０のエミッタから流れ始める。よって、列Ａ５０の選択されたエミッタが発光した光は、比較的明るくなる。これに対して、列Ｂ５２のエミッタは、水平帰線期間１９０の中間の時点である時点２０２までは、ローにされない。よって、時点２０２まで、選択された行６０に共通する列Ｂ５２のエミッタから、電子は流れない。よって、列Ｂのエミッタにより発光された光は、中程度の明るさになる。最後に、列Ｃ５４のエミッタは、水平帰線期間１９０のほとんど終わりの時点２０４まで、ローにされない。よって、時点２０４まで、列Ｃ５４の選択されたエミッタから陽極へ、電子は流れないことになる。よって、列Ｃ５４の選択されたエミッタに対向する陽極により発光された光は比較的暗くなる。図６に示すように、選択された行６０のエクストラクション・グリッドの電圧が、水平帰線期間の終点で、比較的低くされる。エクストラクション・グリッドの電圧が比較的低くされると、当該行のエミッタと、これらのエミッタのそれぞれのエクストラクション・グリッドとの間の電圧差は、エミッタに電子を放出させるだけの電圧でなくなる。よって、全エミッタからの電子放出は、水平帰線期間１９０の終点である時点１９２で終了する。上述したように、本発明の実施例では、グランドへ至るパスのインピーダンスを比較的低くして、エミッタおよびエクストラクション・グリッドの電圧を、図６に示すように、高速でローにすることができるスイッチング回路を用いている。しかし、このスイッチング回路は、電力消費量を最小化し、回路をできる限り小型にするため、エミッタおよびエクストラクション・グリッドの電圧を高速でハイにすることはできない。よって、エミッタから電子が流れなくなった後に、エミッタおよびエクストラクション・グリッドの電圧は、図６に示すように、比較的低速で、比較的高い電圧に戻る。しかし、本発明の技術は、エミッタを駆動して、ビデオ信号１８２の期間中に、実時間で、発光させようとするものではないので、エミッタおよびエクストラクション・グリッドの電圧がその比較的高い電圧に比較的遅く戻っても、本実施例のパフォーマンスを制限するものではない。それどころか、次の行に対するビデオ信号の期間中に、本実施例はビデオ信号のサンプルを確保しさえすればよく、ビデオ信号の終点である水平帰線信号１９０の始点まで、エミッタを駆動して発光させる必要はない。
【００２３】
図６に示す波形に従って動作する本発明の実施例を図７に示す。図７に示すマトリクス・ディプレイの例はＦＥＤ１０であり、当然、プラズマ・ディスプレイのようなその他のタイプのマトリクス・ディスプレイにも、本発明を適用することができる。
【００２４】
図１を参照して既に説明したように、ＦＥＤ１０には、エミッタ３０〜３８のアレイと、エクストラクション・グリッド４０〜４８とが含まれる。ＦＥＤ１０にも、陰極発光被覆体により被覆された陽極が含まれる。この陽極は図を見易くするため図７では省略してある。各列５０〜５８のエミッタは相互結合され、しかも、各列ドライバ１１０ａ〜ｅに接続されている。同様に、各行６０〜６８のエクストラクション・グリッド４０〜４８が相互結合され、しかも、各行ドライバ１４０ａ〜ｅに接続されている。列ドライバ１１０は、それぞれ、各サンプリングおよびパルス幅変調回路１２０ａ〜ｅにより駆動される。サンプリングおよびパルス幅変調回路１２０ａ〜ｅは、それぞれ、ＮＴＳＣ信号の帰線期間中に、適正なパルス幅のパルスを各列ドライバ１１０に印加する。各サンプリングおよびパルス幅変調回路１２０は、制御入力端子１２２で制御信号を受信し、ビデオ入力端子１２４で反転ＮＴＳＣ信号を受信し、列シーケンサ１３０からの出力を受信する。列シーケンサ１３０は、５３．２μsec を列の個数で割った値の周期を有する方形波を出力する慣用の発振器１３２により駆動される。次に説明するように、列シーケンサ１３０により、サンプリングおよびパルス幅変調回路１２０はＮＴＳＣ信号を適正な時点でサンプリングする。
【００２５】
各行６０〜６８のエクストラクション・グリッド４０〜４８は相互結合してあり、しかも、各行ドライバ１４０に接続してある。これらの行ドライバ１４０は行シーケンサ１５０からの各出力により駆動され、この行シーケンサは行クロック発振器１５２からの行クロックパルスにより駆動される。次に説明するように、行シーケンサ１５０の目的は、各ＮＴＳＣ信号を受信し処理した後に、各行６０〜６８を順番にイネーブルにすることにある。
【００２６】
動作時には、行シーケンサ１５０は、まず、第１行６０に対するドライバ１４０ａをイネーブルにする。ついで、ドット・クロック１３２により、各シーケンサ１３０は左側出力端子から右側出力端子に、順次、サンプル・パルスを出力する。図７には、５つの列シーケンサ出力しか示していないが、当然、実際には、何百、何千個もの出力が、対応するサンプリングおよびパルス幅変調回路１２０に印加されている。列シーケンサ１３０のタイミングは、列シーケンサ１３０のタイミングは列シーケンサ１３０からの出力数に無関係であり、ＮＴＳＣ信号のビデオ信号部の始点で、最左側出力端子から、１つのサンプルパルスが生成され、ＮＴＳＣ信号のビデオ信号部の終点で、最右側出力端子から、１つのサンプルパルスが生成されるタイミングである。サンプル・パルスは、列シーケンサ１３０のその他の出力端子では、等しい時間間隔で生成されるのが好ましい。よって、ＮＴＳＣ信号のビデオ信号部の終点では、順次得られたサンプルが、それぞれ、各サンプリングおよびパルス幅変調回路１２０ａ〜ｅにストアされる。
【００２７】
全てのサンプルが得られた後に、ＮＴＳＣ信号の水平帰線信号部が現われる。このことは、図６を参照して既に説明した。この水平帰線信号の始点で、サンプリングおよびパルス幅変調回路１２０ａ〜１２０ｅに全て共通する制御入力１２２により、サンプリングおよびパルス幅変調回路１２０ａ〜１２０ｅは電圧をハイからローに遷移させる。この遷移生起時間は、反転ＮＴＳＣ信号の振幅に比例する。図６を説明すると、反転ＮＴＳＣ信号が比較的小さい場合には、水平帰線期間の始点の直後に、列Ａ５０でハイからローへの遷移が生起される。同様に、図６を参照して既に説明したように、反転ビデオ入力信号が比較的大きい（比較的小さいＮＴＳＣサンプルに対応する）場合には、列Ｃ５４に対するサンプリングおよびパルス幅変調回路１２０によるハイからローへの遷移が、水平帰線部分の終点付近で生起される。これらのハイからローへの遷移は各列ドライバ１１０を介してＦＥＤ１０のエミッタに印加され、これらの列ドライバは、次に詳細に説明するが、各サンプリングおよびパルス幅変調回路１２０からのハイからローへの遷移に応答して、グランドへ比較的低いインピーダンスのパスを提供する。列ドライバの各サンプリングおよびパルス幅変調回路１２０からのローからハイへの遷移に応答して、列ドライバ１１０はエミッタに比較的高い電圧を比較的高いインピーダンスパスを介して印加する。行Ａ６０に対する行ドライバ１４０ａにより、行Ａ６０がハイにされている間に、列Ａ〜Ｅのエミッタがパルス幅変調された後に、行クロック１５２は行シーケンサ１５０をインクリメントして、出力を次の行ドライバ１４０ｂに供給する。ついで、行Ｂ６２のエクストラクション・グリッドがハイにされ、行Ｂ６２に共通する列Ａ〜Ｅのエミッタが、各列ドライバ１１０ａ〜ｅからのパルスに応答して、電子を放出することができる。
【００２８】
図７の実施例で用いる列ドライバ１１０の一例を図８に示す。列ドライバ１１０は、各サンプリングおよびパルス幅変調回路１２０からの入力を、ＮＭＯＳトランジスタ２１２のゲートと、インバータ２２４の入力端子で受信する。インバータ２２４の出力は第２の
ＮＭＯＳトランジスタ２１６のゲートに印加される。よって、トランジスタ２１２、２１６はサンプリングおよびパルス幅変調回路１２０からの入力により交互にイネーブルにされる。サンプリングおよびパルス幅変調回路１２０からの入力がハイになると、トランジスタ２１２がスイッチ・オンされ、トランジスタ２１６がスイッチ・オフされる。他方、サンプリングおよびパルス幅変調回路１２０からの入力がローになると、トランジスタ２
１２がスイッチ・オフされ、トランジスタ２１６がスイッチ・オンされる。トランジスタ２１２、２１６のドレインはＰＭＯＳトランジスタ２２０、２２２をそれぞれ介して、４０Ｖ電源に接続されている。既に説明したので、覚えていることと思うが、ＰＭＯＳトランジスタのチャネルは比較的広くする必要があるので、エミッタおよびエクストラクション・グリッドの電圧をスイッチングするため、ＮＭＯＳトランジスタおよびＰＭＯＳトラ
ンジスタを、共に、同一回路で用いるのは、一般的に、避けるのが望ましい。しかし、列ドライバ１１０に用いられるＰＭＯＳトランジスタ２２０、２２２は、本質的に抵抗器として機能しているので、それらのチャネルは比較的狭い。トランジスタ２２０、２２２のゲートは、それぞれ、対向するスイッチング・トランジスタ２１６、２１２のドレインに接続されている。よって、トランジスタ２１２がスイッチ・オンされると、ほぼグラン
ド電圧の信号がトランジスタ２２２のゲートに印加されるので、トランジスタ２２２がターン・オンされ、トランジスタ２１６のドレインがハイにされる。他方、トランジスタ２１２がスイッチ・オフされると、トランジスタ２１６がスイッチ・オンされ、トランジスタ２２０がターン・オンされ、トランジスタ２２２がターン・オフされるので、トランジスタ２１６のドレインがグランド電圧にされる。トランジスタ２１６のドレインが、ＮＭ
ＯＳトランジスタ２２８を介して、各列のエミッタに接続される。ＮＭＯＳトランジスタ２２８の目的は、出力がローからハイへスイッチングされるとき、トランジスタ２１６、２２０をエミッタの容量性負荷から隔離して、トランジスタ２２０を急速にスイッチ・オフすることにある。トランジスタ２２８が存在しなければ、トランジスタ２１２がターン・オンされた後でも、この容量性負荷により、トランジスタ２２０のゲートがローに保
持されるので、４０Ｖ電源が、同時にオンになるトランジスタ２２０、２１２を介して、グランドに供給される。
【００２９】
動作時には、列ドライバ１１０への入力は、ビデオ信号の全期間にハイになり、水平帰線信号の最初の部分でハイになる。よって、ＮＴＳＣ信号のビデオ信号部の期間中は、トランジスタ２１２、２２２はオンになり、トランジスタ２１６、２２０はオフになる。ＮＴＳＣ信号のビデオ信号部の期間中は、トランジスタ２１６のドレインの４０Ｖの出力が、トランジスタ２２８のソースに印加され、ＮＭＯＳトランジスタ２２８が４０Ｖでバイアスされているので、トランジスタ２２８はターン・オフされる。エミッタがローにされると、列ドライバ１１０への入力がローになるので、トランジスタ２１２、２２２がターン・オフされ、トランジスタ２１６、２２０がターン・オンされる。ついで、トランジスタ２１６のドレインがローになって、トランジスタ２２８をターン・オンするので、列ドライバ１１０の出力端子に接続されているエミッタを、比較的低いインピーダンスを介してローにする。列ドライバ１１０の入力がハイになると、トランジスタ２１６のゲートにローが印加されるので、ＮＭＯＳトランジスタ２１６がターン・オフされる。同時に、トランジスタ２１２のゲートに、ハイが印加されるので、トランジスタ２１２がターン・オンされ、従って、ＰＭＯＳトランジスタ２２２がターン・オンされ、その結果、４０ＶがＮＭＯＳトランジスタ２２８のソースに印加される。ついで、ＮＭＯＳトランジスタ２２８がターン・オフされる。列ドライバ１１０の入力がハイになると、直ちに、ＮＭＯＳトランジスタ２２８のエミッタが、ＰＭＯＳトランジスタ２２０のゲートから隔離される。上述したように、ＮＭＯＳトランジスタ２２８が存在しなければ、ＰＭＯＳトランジスタ２２０のゲートはエミッタ電圧が４０ボルトに戻るまでのかなり長い期間の間、ローのままである。このような状態では、ＰＭＯＳトランジスタ２２０はＮＭＯＳトランジスタ２１２がオンになるのと同時にオンになるので、電力を著しく消費する。よって、列ドライバ１１０はこれらエミッタの電圧を急速に０Ｖにスイッチングして、これらエミッタの電圧を比較的にゆっくりと４０Ｖに戻すことができ、このローからハイへの遷移中は、トランジスタ２１２、２１６、２２０、２２２をエミッタから隔離する。
【００３０】
図９に示す行ドライバ１４０は、図８に示す列ドライバ１１０と実質的に同様に動作する。ただし、行ドライバ１４０は出力電圧が４０Ｖでクランプされ、４０Ｖと８０Ｖの間でスイッチングが行われる。行ドライバ１４０の入力がハイになると、ＮＭＯＳトランジスタ２４０がターン・オンされ、行ドライバ１４０の入力がインバータ２４４により反転されるので、ＰＭＯＳトランジスタ２４２はターン・オフされる。ＮＭＯＳトランジスタ２４０がターン・オンされると、ＰＭＯＳトランジスタ２５０のソース電圧が、ゲート・バイアス電圧である４０Ｖに達するまで、電流がＰＭＯＳトランジスタ２５０を介して流れ込む。ＰＭＯＳトランジスタ２５０のソースの４０Ｖが、ＰＭＯＳトランジスタ２５２のゲートに印加されるので、トランジスタ２５２がターン・オンされる。そして、ＮＭＯＳトランジスタ２５４のゲートに、８０Ｖのバイアス電圧がかけてあるので、トランジスタ２５２のドレインが８０Ｖまで上昇すると、ＮＭＯＳトランジスタ２５４がターン・オンされる。ＰＭＯＳトランジスタ２５２のインピーダンスは比較的高いので、行ドライバ１４０の出力端子の電圧は比較的にゆっくりと上昇して８０Ｖになる。ＰＭＯＳトランジスタ２５２のドレインの８０Ｖの電圧により、ＰＭＯＳトランジスタ２６０がターン・オフされる。ＰＭＯＳトランジスタ２６２のゲートに４０Ｖの電圧が印加されているので、この時点で、ＰＭＯＳトランジスタ２６２がターン・オンされるが、上述したように、ＰＭＯＳトランジスタ２６２を通って電流が流れず、ＮＭＯＳトランジスタ２４２がターン・オフされる。入力信号がローになると、ＮＭＯＳトランジスタ２４０がターン・オフされ、ＮＭＯＳトランジスタ２４２がターン・オンされる。ＮＭＯＳトランジスタ２４０がターン・オフすると、ＰＭＯＳトランジスタ２５０を介してＮＭＯＳトランジスタ２４０に、電流が引き込まれなくなる。同時に、ＮＭＯＳトランジスタ２４２がターン・オンされると、ＰＭＯＳトランジスタ２６２を介してＮＭＯＳトランジスタ２４２に電流が引き込まれるので、ＰＭＯＳトランジスタ２６２のソース電圧が降下する。
【００３１】
ＰＭＯＳトランジスタ２６２のソース電圧が降下すると、ＰＭＯＳトランジスタ２６０がターン・オンされるので、ＰＭＯＳトランジスタ２５２のゲートが８０Ｖまで上昇する。そして、ＰＭＯＳトランジスタ２５２がターン・オフする。その結果、ＰＭＯＳトランジスタ２６２およびＮＭＯＳトランジスタ２４２は、８０Ｖの電源からグランドへ、直接、パスを提供しなくなる。電流がＰＭＯＳトランジスタ２６２およびＮＭＯＳトランジスタ２４２を介して引き込まれるので、ＰＭＯＳトランジスタ２６２のソース電圧が約４０Ｖに達するまで、ＰＭＯＳトランジスタ２６２のソース電圧は引き続き降下する。そして、ＰＭＯＳトランジスタ２６２のゲートに４０Ｖのバイアス電圧がかけてあるので、ＰＭＯＳトランジスタ２６２はターン・オフし始める。ＰＭＯＳトランジスタ２６２とＮＭＯＳトランジスタ２４２のインピーダンスは、比較的低いので、行ドライバ１４０の出力端子の電圧が急速に４０Ｖに降下する。
【００３２】
行ドライバ１４０の出力ＮＭＯＳトランジスタ２５４は、図８の列ドライバ１１０の場合のように、行ドライバ１４０の出力端子が８０Ｖに戻るとき、ＰＭＯＳトランジスタ２６０のゲートを、行ドライバ１４０の出力端子から隔離する。これは、トランジスタ２４０、２５０がターン・オンされたとき、ＰＭＯＳトランジスタ２６０が依然オンになっているのを防ぐためである。よって、行ドライバ１４０は、入力がローになると急速に４０Ｖに降下し、入力がハイになるとゆっくりと８０Ｖに上昇する出力を供給し、出力が４０Ｖから８０Ｖへ遷移中に、行ドライバ１４０の出力端子を、トランジスタ２４０、２４２、２５０、２５２、２６０、２６２から隔離する。
【００３３】
図１０は図７のサンプリングおよびパルス幅変調回路１２０をより詳細に示す。反転ビデオ信号１２４がＮＭＯＳトランジスタ２６０を介してコンデンサ２６２に印加されると、ＮＭＯＳトランジスタ２６０が適正な時点でクローズ(close) されたとき、入力信号１２４の電圧がコンデンサ２６２により記憶される。よって、コンデンサ２６２は電界放出ディスプレイ上の列の位置に対応する時点で、ビデオ信号のサンプルをストアする。図７の説明から思い出されることであるが、ＮＭＯＳトランジスタ２６０のゲートに印加されるスイッチング信号は、列シーケンサ１３０により生成される。
【００３４】
水平帰線信号の始点で、制御信号１２２がＮＭＯＳトランジスタ２７０のゲートに印加されると、慣用の電流シンク２７２は、コンデンサ２６２から電流を引き込む。ＮＭＯＳトランジスタ２７０をターン・オンする制御信号１２２は、インバータ２７４により反転され、ＯＲゲート２７６の１つの入力端子に印加される。よって、ＯＲゲート２７６は制御信号１２２によりイネーブルにされる。しかし、インバータ２７４の出力がローになると、ＯＲゲート２７６の出力は、コンデンサ２６２間に電圧があるので、直ちに、ローにはならない。コンデンサ２６２間の電圧は、水平帰線信号の始点からある時間が経過すると、ＯＲゲート２７６のスイッチング電圧まで降下する。そして、ＯＲゲート２７６の出力がローになる。ＯＲゲート２７６の出力がハイからローへ遷移するのにかかる時間は、コンデンサ２６２の電圧に比例する。コンデンサ２６２にストアされる電圧が比較的に大きい場合は、ＯＲゲート２７６のスイッチング電圧に達するまでの長い期間の間、電流シンク２７２はコンデンサ２６２から電流を引くことができる。逆に、コンデンサ２６２にストアされた電圧が低いと、ＯＲゲート２７６に印加される電圧は、より急速にスイッチング電圧に達する。入力信号１２４は図６に示すように反転ビデオ信号であるので、図６に示すように、遅延は、ビデオ信号が大きいほど小さく、ビデオ信号が小さいほど大きい。よって、サンプリングおよびパルス幅変調回路１２０により、ＮＴＳＣ信号のビデオ信号部が適正な時点でサンプリングされ、反転ビデオ信号のサンプルの振幅に比例するパルス幅を有するＮＴＳＣ信号の水平帰線信号部の期間中に、得られたサンプルが正のパルスに変換される。
【００３５】
図１１はＦＥＤの他の実施例を示す。本実施例は実質的に図７の実施例と同一であり、構成要素はほとんど同一である。よって、これら構成要素の重複説明は省略する。図１１の実施例が図７の実施例と異なるところは、マルチプレクサ２８０により、ドット・クロック１３０からの信号が個々のサンプリングおよびパルス幅変調回路１２０に入力される点である。サンプリングおよびパルス幅変調回路１２０の出力は各列ドライバ１１０に印加される。上述したマルチプレクサ１８０に接続された列ドライバ１１０は、列ドライバ１１０の出力を１行おきにエミッタに印加する。その結果、ＮＴＳＣ信号の水平帰線信号部より長い継続時間の間、エミッタが電子を放出するように、エミッタおよびエクストラクション・グリッドを駆動することができる。より具体的に言うと、例えば、列ドライバ１１０ａにより駆動されたエミッタと、行ドライバ１４０ａにより駆動された行Ａ６０のエクストラクション・グリッドは、当該行６０に対応する水平帰線信号の期間中だけでなく、次の行６２に対するＮＴＳＣ信号が受信されている期間中に、電子を放出することができる。この１行おきにＮＴＳＣ信号をこのようにインタリービングさせると、エミッタに電子を放出させる時間が大幅に増加する。
【００３６】
既に図６を参照して説明したが、本発明の実施例では、ある列のエミッタの電圧をローに保持した状態で、ある行のエクストラクション・グリッドを水平帰線期間の始点で急速にハイにすることができるため、エミッタは電子を放出する。図１２に示すように、水平帰線信号の始点から、（所望の発光強度に依存する）予め定めた時間が経過した後に、当該列のエミッタを急速にハイにして、電子の放出を終了させることができる。このように動作させるには、図８に示す列ドライバと、図９に示す行ドライバを変更する必要がある。このことは、当業者にとって明らかである。しかし、基本的な構成は同一である。図１２に示すように、水平帰線信号が終了した後、ある行のエクストラクション・グリッドの電圧と、ある列のエミッタの電圧は、徐々に、比較的低い電圧に戻ることになる。ある列のエミッタが図７および図１１に示すシステムでパルス幅変調されるのと同様の方法で、ある行のエクストラクション・グリッドがパルス幅変調されるように、本システムを変更することができることは、勿論である。同様に、各行のエクストラクション・グリッドを図７および図１１に示す例でスイッチングしたのと同様の方法で、各列のエミッタ電圧を、水平帰線信号の始点または終点で、スイッチングすることができる。よって、当業者にとって当然のことであるが、本発明の具体例は単に説明するためであり、本発明の精神および範囲から逸脱しないかぎり、種々の修正を行うことができる。
【図面の簡単な説明】
【図１】典型的なＦＥＤの模式図である。
【図２】ＦＥＤをグレー・スケール変調を行なうための既存の方法を示すブロック図である。
【図３】ＡおよびＢは慣用のＦＥＤのエミッタおよびエクストラクション・グリッドの電圧をスイッチングする従来技術の方法を説明するための模式図および波形図である。
【図４】ＡおよびＢは慣用のＦＥＤのエミッタおよびエクストラクション・グリッドの電圧をスイッチングする他の方法を説明するための模式図および波形図である。
【図５】慣用のＦＥＤのエミッタおよび放出グリッドの電圧をスイッチングするさらに他の方法を説明するための模式図である。
【図６】ＦＥＤをグレー・スケール変調を行なうための本発明の技術の実施例を例示する波形図である。
【図７】ＦＥＤをグレー・スケール変調を行なうための本発明の実施例を示す模式図である。
【図８】図７の実施例に用いられる列ドライバの模式図である。
【図９】図７の実施例に用いられる行ドライバの模式図である。
【図１０】図７の実施例に用いられるサンプリングおよびパルス幅変調回路を示す模式図である。
【図１１】ＦＥＤをグレー・スケール変調を行なうための本発明のさらに他の実施例を示す図である。
【図１２】ＦＥＤをグレー・スケール変調を行なう本発明によるまた他の方法を示す波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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