(57)【特許請求の範囲】
【請求項１】
記憶すべき入力電流を受電するメモリ入力端子と、記憶した電流を送出するメモリ出力端子と、前記メモリ入力端子及び粗電流メモリセルの入力端子に結合され、クロックサイクルの第１期間のうちの第１部分の期間中に入力電流を前記粗電流メモリセルに供給する第１スイッチ手段（Ｓ１，Ｓ３）と、前記メモリ入力端子及び細密電流メモリセルの入力端子に結合され、前記クロックサイクルの第１期間のうちの第２部分の期間中に入力電流を前記細密電流メモリセルに供給する第２スイッチ手段（Ｓ１，Ｓ２）と、前記メモリ出力端子及び前記粗電流メモリセルと前記細密電流メモリセルの出力端子に結合され、前記クロックサイクルの後の期間中、又は後のクロックサイクルの期間中に前記粗及び細密電流メモリセルの合成出力電流を前記メモリ出力端子に送出する第３スイッチ手段（Ｓ５）とを具えているアナログ電流メモリにおいて、前記第３スイッチ手段の“オン”抵抗値にほぼ等しい抵抗値を有する抵抗手段を、前記第１及び第２スイッチ手段（Ｓ１，Ｓ３；Ｓ１，Ｓ２）の共通接続点と前記粗及び細密電流メモリセルの出力端子の接続点との間に結合させたことを特徴とするアナログ電流メモリ。
【請求項２】
前記第３スイッチ手段を電界効果トランジスタで構成し、該トランジスタのゲート電極が前記クロック信号から取り出されるスイッチング信号を受信するようにし、且つ前記抵抗手段を前記電界効果トランジスタとほぼ同じ寸法を有すると共に同じ電位でスイッチ・オンする別の電界効果トランジスタで構成したことを特徴とする請求項１に記載のアナログ電流メモリ。
【請求項３】
請求項１又は２に記載の電流メモリを複数個縦続又は並列接続したアナログ電流用の遅延線。
【発明の詳細な説明】
本発明は、第１粗電流メモリセルと、第２細密電流メモリセルと、記憶すべき電流を受電する入力端子と、記憶した電流を送出する出力端子と、クロックサイクルの第１期間のうちの第１部分の期間中に入力電流を前記第１電流メモリセルに供給する第１スイッチ手段と、前記クロックサイクルの第１期間のうちの第２部分の期間中に入力電流を前記第２電流メモリに供給する第２スイッチ手段と、前記クロックサイクルの後の期間中、又は後のクロックサイクルの期間中に前記第１と第２電流メモリセルの合成出力電流を電流メモリの出力端子に送出する第３スイッチ手段とを具えているアナログ電流メモリに関するものである。
このようなアナログ電流メモリはＥＰ−Ａ−０６０８９３６（ＰＨＢ３３８３０）に開示されている。Ｓ2Ｉ電流メモリとして知られているこの電流メモリは、切替電流回路用に以前提案され、１９９３年にPeter Peregrinus社から発行されたC.Toumazou, J.B.Hughes及びN.C.Battersbyにより編集された“ＳＷＩＴＣＨＥＤ−ＣＵＲＲＥＮＴＳ an analogue technique for digital technology”なる題名の本の第３６頁の図３，４に示されている簡単な電流メモリよりも性能が優れているが、依然として理想的な性能を呈するものではない。
本発明の目的は入力電流をより一層正確に複製したものを出力端子に発生する冒頭にて述べ、しかもＥＰ−Ａ−０６０８９３６にも開示されているようなアナログ電流メモリを提供することにある。
本発明は、冒頭にて述べたようなアナログ電流メモリにおいて、前記第３スイッチ手段の“オン”抵抗値にほぼ等しい抵抗値を有する抵抗手段を、前記第１及び第２スイッチ手段と前記第１及び第２電流メモリセルの出力端子との間に結合させたことを特徴とする。
本発明は、ＥＰ−Ａ−０６０８９３６に開示されている電流メモリにおける誤差電流源の１つは出力スイッチ手段の“オン”抵抗にあり、これは出力電流がこの出力スイッチ手段を通過する際に、このスイッチが“オン”している時の有限抵抗のために、このスイッチ間に電位差が出現すると云う認識に基づいている。従って、第１電流メモリの出力端子と、縦続接続されている第２電流メモリの入力端子とにおける名目上等しい電圧が前記出力スイッチ間の電圧降下によって相違することになる。この誤差電圧が粗及び細密電流メモリセルを構成している電界効果トランジスタの有限ドレイン抵抗及びドレイン-ゲートキャパシタンスによる電流輸送誤差をまねいている。そこで、前述したような抵抗手段を加えることにより斯かる誤差電圧を補償して、電流輸送誤差を十分に減らすことができる。
第３スイッチ手段を電界効果トランジスタで構成し、このトランジスタのゲート電極がクロック信号から取り出されるスイッチング信号を受信するようにする場合には、抵抗手段を前記電界効果トランジスタとほぼ同じ寸法を有すると共に同じ電位でスイッチ・オンする別の電界効果トランジスタで構成することができる。
このようにすることにより抵抗値を第３スイッチ手段の“オン”抵抗の抵抗値に極めて近づけることができ、しかもその抵抗値に正確に追従させることができる。本発明はさらに、縦続又は並列に接続した斯様な電流メモリを複数具えているアナログ電流用の遅延線も提供する。
以下本発明を添付図面を参照して実施例につき説明する。
なお、図１はＥＰ−Ａ−０６０８９３６に開示されているような電流メモリの回路図であり；
図２は図１に示したような電流メモリを２個縦続接続した場合の誤差電流源を示しており；
図３は本発明による電流メモリの実施例の回路図であり；
図４は図３の電流メモリのａ）入力及びｂ）出力位相における動作を示す回路であり；
図５は電流メモリのスイッチ手段を作動させるためのクロック波形図であり；
図６は本発明によるアナログ電流遅延線の概略図である。
図１に示すように、電流メモリはスイッチＳ１を経てｐチャネル電界効果トランジスタＴ１及びｎチャネル電界効果トランジスタＴ２のそれぞれのドレイン電極の接続点に接続される入力端子１を有している。トランジスタＴ１のソース電極は給電ラインＶddに接続され、トランジスタＴ２のソース電極は給電ラインＶssに接続されている。スイッチＳ１は他のスイッチＳ２に接続され、このスイッチＳ２の他端はトランジスタＴ１のゲート電極に接続される。スイッチＳ１は他のスイッチＳ３にも接続され、このスイッチＳ３の他端はトランジスタＴ２のゲート電極に接続されている。基準電圧Ｖeが供給される入力端子３はスイッチＳ４を経てトランジスタＴ１のゲート電極に接続される。トランジスタＴ１とＴ２のドレイン電極の接続点はスイッチＳ５を経て出力端子２に接続される。トランジスタＴ１のソース電極とゲート電極との間にはコンデンサＣ１が接続され、このコンデンサＣ１はトランジスタＴ１のゲート-ソースチャネルのキャパシタンスで形成することができる。同様に、トランジスタＴ２のゲート電極とソース電極との間にもコンデンサＣ２が接続され、このコンデンサＣ２もトランジスタＴ２のゲート−ソースチャネルのキャパシタンスで形成することができる。トランジスタＴ２、コンデンサＣ２及びスイッチＳ３は粗メモリＣＭを形成するのに対し、トランジスタＴ１、コンデンサＣ１、スイッチＳ２及びスイッチＳ４は細密メモリＦＭを形成する。
図１に示した電流メモリの動作を図５に示したクロック波形を用いて説明する。この例におけるメモリは、クロック信号の位相φ１の期間中に入力電流をサンプリングし、且つクロック信号の位相φ２の期間中に記憶済みの電流を発生すべく構成する。電流メモリセルがクロック信号の位相φ２の期間中に入力電流をサンプリングし、後のクロック信号サイクルの位相φ１の期間中に記憶済みの電流を出力し得ることは明らかである。クロックのタイミングは必ずしも図示のようにする必要はなく、入力信号を１つのクロックサンプルの期間中にサンプリングして、出力を必ずしも次のクロックサイクルとする必要はない後のクロックサイクルの期間中に発生させることもできる。図１に示したような電流メモリを作動させるためには、クロックサイクルを２つの位相φ１とφ２とに分け、第１位相φをさらに２つのサブ位相φ１ａとφ１ｂとに細分する。位相φ１とφ２はオーバラップしていないが、サブ位相φ１ａとφ１ｂはオーバラップしている。電流メモリを縦続接続し得るように位相φ２ａ及びφ２ｂもあり、縦続接続の２つの電流メモリは１クロック周期の遅延を呈する。この場合、第２電流メモリへの入力電流が位相φ２の期間中にサンプリングされ、こうした状況下では位相φ２ａ及びφ２ｂを必要とする。
位相φ１の期間中にスイッチＳ１を閉じて、入力端子１に供給される入力電流をサンプリングする。サブ位相φ１ａの期間中には、スイッチＳ３及びＳ４を閉じて、スイッチＳ２及びＳ５を開く。こうした状況下ではトランジスタＴ１が電流源を形成し、これはトランジスタＴ１の寸法及びバイアス電圧Ｖeに依存する電流Ｊを発生する。スイッチＳ３を閉じると、トランジスタＴ２はダイオードとして配置され、このトランジスタＴ２には入力電流ｉと、トランジスタＴ１により発生されたバイアス電流とをたした電流が流れ、コンデンサＣ２がスイッチＳ３を経て充電される。位相φ１ａの終了時にスイッチＳ３が開くが、コンデンサＣ２の電荷がトランジスタＴ２のゲート電圧を、電流Ｊ＋ｉが流れているようなレベルに保持しているため、トランジスタＴ２は電流Ｊ＋ｉを流し続ける。しかし、実際にはトランジスタＴ２に流れる電流は正確にＪ＋ｉとはならない。その理由は、電流メモリセルＣＭに記憶される電流をサブ位相φ１ａの期間中にサンプリングした電流とは相違させる多数の要因があることからしてトランジスタは理想的なものではないからである。従って、トランジスタＴ２によって実際に発生される電流はＪ＋ｉ＋Δｉとなり、ここにΔｉは誤差電流である。サブ位相φ１ａの終了時にはスイッチＳ４も開き、コンデンサＣ１の電荷によってトランジスタＴ１は電流Ｊを供給し続ける。位相φ１ｂにはトランジスタＴ１がダイオードとして配置されるようになり、このトランジスタは電流Ｊ＋Δｉを流し、位相φ１ｂの終了時にスイッチＳ２が開くと、コンデンサＣ１の電荷によってトランジスタＴ１がＪ＋Δｉの電流を流し続けるようにする。従って、スイッチＳ５が開く位相φ２では、トランジスタＴ１とＴ２の接続点に発生する総電流がｉにほぼ等しくなり、この電流が出力端子２に供給される。
入力位相φ１ｂの終りにトランジスタＴ１のドレイン電流は信号電流ｉにほぼ無関係に固定される。これは、トランジスタＴ１は粗メモリセルにおけるトランジスタＴ２が入力電流をサンプリングした後に残っている小さな誤差電流を発生するに過ぎないからである。従ってトランジスタＴ１が発生する電流に関連する信号部分はΔｉであり、これは粗メモリセルＣＭからの誤差電流に過ぎない。バイアス電流Ｊはこの誤差電流よりも遙かに大きい。従って、内部ノードＳ、即ちトランジスタＴ１とＴ２のドレイン電極の接続点における電圧はトランジスタＴ１によって発生される信号にはほぼ無関係であり、この電圧はバイアス電圧Ｖeにほぼ等しい。縦続接続するこのような各メモリの内部ノードＳにおける電圧は、それ自体の内部Ｐメモリのために、このメモリの入力位相と、後続メモリセルのＰメモリのために、その出力位相との双方の終了時にＶeに近い電圧となる。このようなことによりメモリは双方のトランジスタＴ１及びＴ２における有限のドレイン抵抗及びドレイン-ゲートキャパシタンスによる誤差を実質上低減させることができる。
しかし、入力スイッチＳ１及び出力スイッチＳ５の“オン”抵抗が図２に示すように追加の誤差をまねくことになる。図２はメモリＭ１が第２メモリＭ２を駆動する場合を示し、これは周期φ２ｂの終りに近い状態を示している。こうした状況下では、メモリＭ１のスイッチＳ５が閉じ、このスイッチはメモリＭ２のスイッチＳ１でもある。このスイッチはｒsのオン抵抗を有する。位相φ２ｂの終りにメモリＭ２のノードＳは電圧Ｖeに近づく。スイッチの“オン”抵抗ｒsは電圧降下ｉoｒsを起生するため、メモリＭ１の内部ノードＳにおける電圧はＶe−ｉoｒsとなる。この誤差電圧ｉoｒsがトランジスタＴ１及びＴ２の有限ドレイン抵抗及びドレイン-ゲートキャパシタンスによる電流輸送誤差を与えることになる。これはｒsを下げるために幅広のスイッチングトランジスタを用いることによって低減させることができるが、これによるとキャパシタンスが増え、従って電流グリッチを増やすことになる。
図３は本発明による電流メモリの実施例である。図３で、図１における素子に対応するものには同じような参照符号を付して示してある。図３に示した電流メモリセルと、図１に示した電流メモリセルとの本質的な差違は、ノードＳとスイッチＳ１，Ｓ２及びＳ３の接続点との間に値がｒsの抵抗を接続したことにある。抵抗ｒsの抵抗値は入力及び出力スイッチＳ１及びＳ５の“オン”抵抗の抵抗値に等しくする。これは抵抗ｒsをスイッチＳ１，Ｓ５の寸法と同じ寸法を有すると共にこれらのスイッチに供給されるのと同じゲート電圧でターン・オンするトランジスタで作ることにより容易に達成することができる。
図４は入力及び出力位相の終了時における内部電圧を示している。図４ａから明らかなように、トランジスタＴ１のゲート電極に現われる電圧Ｖeは値ｒs×ｉだけ低下するため、ノードＳの電圧はＶe−ｉｒsとなる。同様に、位相φ２の終りに、後続段からの電圧ＶeはスイッチＳ５が閉じたスイッチ抵抗による値ｉ×ｒsだけ降下するため、ノードＳには電圧Ｖe−ｉｒsが発生する。従って、各段での内部ノードの電圧が値Ｖe−ｉｒsに保持されるため、スイッチＳ５が“オン”する際にこのスイッチＳ５の抵抗ｒsの影響による電流輸送誤差が生じなくなる。
電流メモリをこのように変更することにより、メモリを小さな入力及び出力スイッチ、即ち“オン”抵抗ｒsの高いスイッチで構成して電流グリッチを低減させることができ、これは小さなスイッチはそれ相当に寄生キャパシタンスが小さくなるからである。これはデータコンバータ（例えば、パイプラインコンバータにおける遅延セルのようなもの）及びフィルタ（サンプルホールド回路及び遅延線における）の双方にとって精度及び直線性を大いに高めることになる。
図６は図３に示したような電流メモリを複数個用いて如何にして遅延線を形成し得るかを示している。この遅延線の入力端子６１はスイッチＳ６０−１を経て、粗メモリセルＣＭ−１と細密メモリセルＣＦ−１とを具えている第１電流メモリの入力端子に接続する。メモリセルＣＭ−１とＣＦ−１の合成出力はスイッチＳ６０−２を経て粗メモリセルＣＭ−２と細密メモリセルＣＦ−２とを具えている第２電流メモリに供給する。このような構成は、粗メモリセルＣＭ−ｎと細密メモリセルＣＦ−ｎとを具えている最後の電流メモリに達するまで繰り返す。最終電流メモリの出力はスイッチＳ６０−（ｎ＋１）を経て遅延線の出力端子６２に供給する。奇数番のスイッチ６０はφ２が高レベルにある際に閉じる。粗メモリＣＭ及び細密メモリＣＦは図３につき述べた形態のものであり、入力端子６３には基準電圧Ｖeを供給する。各電流メモリには、これらの各メモリの出力スイッチの“オン”抵抗を補償すべく選定した抵抗値を有する抵抗ｒs-１〜ｒs-ｎを設ける。
本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ること勿論である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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