(57)【特許請求の範囲】
【請求項１】
互いに対向する第１および第２の主面を有し、かつ前記第１主面に設けられた複数の溝を有する半導体基板と、
複数の前記溝のうち一方および他方の溝に挟まれる前記半導体基板の領域内の前記一方の溝の側壁面に形成された第１導電型の第１不純物領域と、
前記一方および他方の溝に挟まれる前記領域内の前記他方の溝の側壁面に形成され、かつ前記第１不純物領域とｐｎ接合を形成する第２導電型の第２不純物領域と、
前記第１および第２不純物領域の前記第１主面側に形成された第２導電型の第３不純物領域と、
前記第３不純物領域を挟んで前記第１不純物領域と対向するように前記第１主面および前記一方の溝の側壁面の少なくともいずれかに形成された第１導電型の第４不純物領域と、
前記第１および第４不純物領域に挟まれる前記第３不純物領域とゲート絶縁層を介在して対向するゲート電極層とを備え、
前記第１不純物領域は前記一方の溝の側壁面の不純物密度が高く、前記他方の溝側ほど不純物密度が低くなる不純物密度分布を有し、
前記第２不純物領域は前記他方の溝の側壁面の不純物密度が高く、前記一方の溝側ほど不純物密度が低くなる不純物密度分布を有している、高耐圧半導体装置。
【請求項２】
前記第３および第４不純物領域に電気的に接続するように前記第１主面上にソース電極が形成されており、前記第１不純物領域に電気的に接続するように前記第２主面上にドレイン電極が形成されている、請求項１に記載の高耐圧半導体装置。
【請求項３】
前記第３および第４不純物領域に電気的に接続するように前記第１主面上にソース電極が形成されており、前記第１不純物領域に電気的に接続するように前記第１主面上にドレイン電極が形成されている、請求項１に記載の高耐圧半導体装置。
【請求項４】
隣り合う前記溝同士の間隔は前記溝の深さの３分の１以下である、請求項１に記載の高耐圧半導体装置。
【請求項５】
前記一方の溝の互いに対向する側壁面の一方には前記第１不純物領域が形成されており、他方には前記第１不純物領域と異なる導電型の不純物領域が形成されている、請求項１に記載の高耐圧半導体装置。
【請求項６】
前記一方の溝の互いに対向する側壁面の一方には前記第１不純物領域が形成されており、他方には前記第１不純物領域と同じ導電型の不純物領域が形成されている、請求項１に記載の高耐圧半導体装置。
【請求項７】
前記溝の内部は、前記第１の不純物領域の前記一方の溝の側壁面における不純物密度の１０分の１以下の不純物密度を有するシリコンで充填されている、請求項１に記載の高耐圧半導体装置。
【請求項８】
前記第１および第２不純物領域の前記第２主面側には、前記第１不純物領域よりも不純物密度の高い第１導電型の第５不純物領域が形成されており、
前記ドレイン電極は、前記第５不純物領域を介在して前記第１不純物領域に電気的に接続されており、
前記溝の内部に充填される前記シリコンは、前記第１および第２不純物領域と絶縁層で隔てられ、かつ前記第５不純物領域と接している、請求項２に記載の高耐圧半導体装置。
【請求項９】
前記溝の内部は絶縁層で充填されている、請求項１に記載の高耐圧半導体装置。
【請求項１０】
前記ゲート電極層は前記一方および他方の溝の延びる方向に沿って延在している、請求項１に記載の高耐圧半導体装置。
【請求項１１】
前記ゲート電極層は前記一方および他方の溝と交差する方向に沿って延在している、請求項１に記載の高耐圧半導体装置。
【請求項１２】
前記ゲート電極層は前記トレンチゲート構造を有しており、前記第１主面に形成され、かつ前記第１不純物領域上にのみ配置されている、請求項１１に記載の高耐圧半導体装置。
【請求項１３】
前記ゲート電極層はプレーナゲート構造を有し、かつ前記第１主面上に形成されている、請求項１１に記載の高耐圧半導体装置。
【請求項１４】
互いに隣接する前記第１および第２不純物領域からなるｐｎ構造と前記溝とが繰返された繰返し構造を有し、
前記繰返し構造の周囲は、分離用絶縁層を介在して抵抗性膜で覆われており、前記抵抗性膜の前記第１主面側の端部は前記ソース電極に電気的に接続されており、前記第２主面側の端部は前記ドレイン電極に電気的に接続されている、請求項２に記載の高耐圧半導体装置。
【請求項１５】
互いに隣接する前記第１および第２不純物領域からなるｐｎ構造と前記溝とが繰返された繰返し構造を有し、
前記繰返し構造の周囲は第１導電型の半導体領域に接続されており、前記ドレイン電極に電圧が印加されたときに前記繰返し構造から延びる空乏層の先端が前記半導体領域内で終端する構成を有する、請求項２に記載の高耐圧半導体装置。
【請求項１６】
前記第１不純物領域の不純物の前記一方の溝の側壁面からの拡散長は、前記第１不純物領域の前記一方の溝の側壁面から前記第１および第２不純物領域の前記ｐｎ接合部までの幅よりも短く、
前記第２不純物領域の不純物の前記他方の溝の側壁面からの拡散長は、前記第２不純物領域の前記他方の溝の側壁面から前記第１および第２不純物領域の前記ｐｎ接合部までの幅よりも短い、請求項１５に記載の高耐圧半導体装置。
【請求項１７】
互いに隣接する前記第１および第２不純物領域からなるｐｎ構造と前記溝とが繰返された繰返し構造を有し、
前記繰返し構造の前記第１主面における中央部よりも周辺部の方が前記溝の間隔が狭くなっている、請求項１５に記載の高耐圧半導体装置。
【請求項１８】
シリコンを材料に含む充填層が前記溝の内部に充填されており、前記充填層の不純物密度は前記半導体領域の不純物密度よりも低い、請求項１５に記載の高耐圧半導体装置。
【請求項１９】
前記第１および第２不純物領域に導入される各導電性の不純物の総量は前記半導体領域の導電型とは逆の導電型のものの方が多く、かつ同じ導電型の不純物濃度に対する逆の導電型の不純物濃度の比率が１．２以下である、請求項１５に記載の高耐圧半導体装置。
【請求項２０】
前記半導体基板は前記第２主面側に配置された基板と、前記第１主面側に配置されかつ前記基板から絶縁された半導体層とを有するＳＯＩ基板であって、
前記第１、第２、第３および第４不純物領域は前記半導体層に形成されている、請求項３に記載の高耐圧半導体装置。
【請求項２１】
互いに対向する第１および第２の主面を有し、かつ前記第１主面に設けられた複数の溝を有する半導体基板と、
複数の前記溝のうち一方および他方の溝に挟まれる前記半導体基板の領域内に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の前記第１主面側に形成された第２導電型の第２不純物領域と、
前記第２不純物領域を挟んで前記第１不純物領域と対向するように前記第１主面に形成された第１導電型の第３不純物領域と、
前記第１および第３不純物領域に挟まれる前記第２不純物領域とゲート絶縁層を介在して対向するゲート電極層とを備え、
前記溝は、前記第１不純物領域が空乏化したときに前記第１不純物領域中の電荷量と等しい反対極性の固定電荷を有する充填絶縁層で充填されている、高耐圧半導体装置。
【請求項２２】
互いに対向する第１および第２主面を有する半導体基板の前記第１主面近傍に第１導電型の第１不純物領域を形成する工程と、
前記第１主面に前記第１不純物領域よりも深い複数の第１の溝を形成する工程と、
前記第１主面に前記第１不純物領域よりも深い複数の第２の溝を形成する工程と、
前記第１の溝の一方の側壁面に第１導電型の不純物を、斜めイオン注入法および斜め回転イオン注入法のいずれかの方法で導入し、第１導電型の第２不純物領域を形成する工程と、
前記第２の溝の一方の側壁面に第２導電型の不純物を、斜めイオン注入法および斜め回転イオン注入法のいずれかの方法で導入し、第２導電型の第３不純物領域を形成する工程と、
絶縁性膜および半絶縁性膜のいずれかよりなる埋込層を前記第１および第２の溝に埋込んだ状態で、前記第１および第２の溝の前記一方の側壁面に導入された第１および第２導電型の前記不純物を拡散させて、前記第１の溝の前記一方の側壁面に前記第２不純物領域を、前記第２の溝の前記一方の側壁面に前記第３不純物領域を、互いに接するように前記第１不純物領域の前記第２主面側に形成する工程とを備えた、高耐圧半導体装置の製造方法。
【請求項２３】
複数の前記第１の溝と複数の前記第２の溝とは、前記第１および第２の溝が交互に配置されるように同じ工程で形成され、
複数の前記第１および第２の溝は前記一方の側壁面と、それに対向する他方の側壁面とを有し、
第１導電型の前記不純物は前記第１の溝の前記一方の側壁面と前記第２の溝の前記他方の側壁面とに導入され、
第２導電型の前記不純物は前記第１の溝の前記他方の側壁面と前記第２の溝の前記一方の側壁面とに導入される、請求項２２に記載の高耐圧半導体装置の製造方法。
【請求項２４】
第１導電型の前記不純物は前記第１の溝の両側壁面に導入され、
第１導電型の前記不純物が導入された後に複数の前記第２の溝が、複数の前記第１の溝と交互に配置されるように形成され、
第２導電型の前記不純物は、前記第２の溝の両側壁面に導入される、請求項２２に記載の高耐圧半導体装置の製造方法。
【請求項２５】
前記埋込層の前記第１主面側にゲート埋込用の第３の溝を形成する工程と、
前記第１不純物領域の側壁面とゲート絶縁層を介在して対向するように、前記第３の溝内にゲート電極層を形成する工程とをさらに備えた、請求項２３または２４に記載の高耐圧半導体装置の製造方法。
【請求項２６】
前記第１主面から前記第１不純物領域以上の深さとなるように前記第１および第２の溝に交差する方向に沿って延在するゲート埋込用の第３の溝を形成する工程と、
前記第１および第２の溝に交差する方向に沿って延在するように、前記第３の溝内にゲート絶縁層を介在してゲート電極層を形成する工程とをさらに備えた、請求項２３または２４に記載の高耐圧半導体装置の製造方法。
【請求項２７】
前記第３の溝は、前記第１の溝から前記第２の溝まで連続的に形成されており、
前記ゲート電極層は、前記第１および第２不純物領域上と前記第１および第２の溝上とに連続的に配置される、請求項２６に記載の高耐圧半導体装置の製造方法。
【請求項２８】
前記第３の溝は、前記第１主面から前記第３不純物領域にのみ達するように前記第３不純物領域ごとに複数形成されており、
前記ゲート電極層は、前記第３不純物領域上のみに配置される、請求項２６に記載の高耐圧半導体装置の製造方法。
【請求項２９】
前記埋込層は、シリコン酸化膜、シリコン窒化膜、ノンドープト多結晶シリコン膜、ノンドープト非晶質シリコン膜、ノンドープト微結晶シリコン膜、有機シリコン膜、導電性不純物濃度が極めて低く事実上誘電体とみなせる膜よりなる群から選ばれる少なくとも１種の膜よりなっている、請求項２２に記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置およびその製造方法に関し、より特定的には各種電源装置などに使用される高耐圧・低損失な高耐圧半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
スイッチング電源やインバータ装置などに使用される高耐圧半導体装置は装置の高効率・小型化の要求に対して高速スイッチング特性や低オン電圧を実現すべく、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）やＳＩＴ（Static Induction Thyristor）からさらにＩＧＢＴ（Insulated Gate Bipolar Transistor ）へと改良が進んできた。これらの従来の素子では構造の最適化が精力的に進められているが、さらなる装置の高周波化・小型化や低コスト化の要求には対応困難な状況に陥っており、新たな対策を検討する必要がある。
【０００３】
従来の高耐圧半導体素子では高い降伏電圧を得るために厚く高比抵抗のドリフト領域を主電流経路に設けるため、高耐圧のものほどこの部分の電圧降下が大きくなってオン電圧が高くなる。特に多数キャリアのみを伝導に利用する、いわゆるユニポーラデバイスのパワーＭＯＳＦＥＴやＳＩＴでは、高速スイッチングできるもののオン電圧が高く、オン電圧と降伏電圧とのトレードオフ関係はいわゆるシリコンリミットとして知られる半導体材質特有の限界を超えることができないとされてきた。
【０００４】
ＩＧＢＴでは少量の少数キャリアをドリフト領域に導入することによって伝導度を高め、オン電圧と降伏電圧とのトレードオフ関係は大幅に改善された。その反面、スイッチング時には少数キャリアの蓄積効果による過渡現象が付随してスイッチング損失が増加するとともに、少数キャリアを導入するためのｐｎ接合を主電流経路に設けるため、この電圧降下以下のオン電圧を実現することができない。したがって、ＩＧＢＴでは数百Ｖ級の耐圧の素子ではオン電圧を１Ｖ程度以下にすることが困難であった。
【０００５】
またバイポーラトランジスタやバイポーラモードＳＩＴでは、少数キャリアがベースまたはゲート端子から供給される。このため、ｐｎ接合による電圧降下はないものの、スイッチング損失が増加するとともに、飽和状態にまでキャリア密度を高めるためには大きなベース（ゲート）順電流（数百Ｖ級素子では主電流の１０分の１程度）を供給する必要があり、駆動損失が大きいという問題がある。
【０００６】
このような従来の高耐圧素子への限界を打破するものとして、図５８に示すような断面構造の素子がたとえばＵＳＰ５，２１６，２７５に提案されている。
【０００７】
図５８を参照して、この構造は、上記文献の技術をトレンチゲート型パワーＭＯＳＦＥＴへ適用した例を示すもので、従来の素子では高抵抗率のｎ型半導体で形成されたドリフト領域を、幅の狭いｎ型領域３０１とｐ型領域３０２との繰返し構造で置換えたものである。
【０００８】
上記文献には、チャネルを形成するゲート３０９やバックゲートを形成するｐ型ウェル３０３と、ｐｎ繰返し構造３０１、３０２との位置関係は特に説明されていない。しかし、図示のようにチャネルはｎ型領域３０１に、またｐ型ウェル３０３はｐ型領域３０２に接続されている必要がある。ここで重要な点はｎ型領域３０１とｐ型領域３０２との不純物の量が互いに等しくなっていることと、それぞれの領域３０１、３０２の幅が十分狭いことであると上記文献には示されている。
【０００９】
この構造では素子のオン状態にあっては、まずＭＯＳゲート３０９により、ゲート絶縁層３０８を介在してＭＯＳゲート３０９に対向したｐ型ウェル３０３の表面部にｎチャネルが誘起される。そして、ドレインｎ+ 領域３０４、ｎ型領域３０１、ｎ型チャネルおよびソースｎ+ 拡散領域３０５の経路で電子電流が流れる。ＭＯＳゲート３０９を十分にバイアスしてチャネル部の電圧降下を抑えれば、オン電圧は主にｎ型領域３０１の抵抗による電圧降下で決定されるようになる。単位面積当りのオン抵抗Ｒｏｎは、以下の式で与えられる。
【００１０】
【数１】
0003938964.tif 000002
【００１１】
次にオフ状態にあってドレイン電圧が１０Ｖ程度と低い場合には、空間電荷領域は、ｎ型領域部（ドレインに接続されたドレインｎ+ 領域３０４とｎ型領域３０１とからなる）とｐ型領域部（ソースに接続されたｐ型ウェル３０３とｐ型領域３０２とからなる）との間の接合部に沿って形成される。したがって、図中のＹ−Ｙ′線に沿って見るとｐｎ接合の境界部から空間電荷領域が広がってくる。ドレイン電圧を上昇していくとｎ型領域３０１およびｐ型領域３０２は厚みが薄いので、これらの領域がすべて空乏化するようになる。これより、高いドレイン電圧を印加すると空間電荷領域はｐ型ウェル３０３とドレインｎ+ 領域３０４とに向かってのみ広がるようになる。
【００１２】
次に、ｐｎ繰返し構造部の不純物分布を示す図５９を参照して電界強度を考える。
【００１３】
図５８においてＹ−Ｙ′線に沿う断面における電界のＸ方向成分は図６０に示したようにｎ型領域３０１内では増加し、ｐ型領域３０２内では減少して連続した三角波形を示す。繰返し構造部ではｐ型領域３０２とｎ型領域３０１とを１周するとＹ−Ｙ′線の断面における電位は同じレベルに戻ってくる。したがって、Ｘ方向の電界の正側の面積Ｓ1 （斜線領域）と負側の面積Ｓ2 （斜線領域）との面積が等しくなるようにオフセット位置が決まるが、今回のモデルでは、Ｎｄ＝Ｎａ（Ｎａ：ｐ型領域３０２のネット不純物密度）として簡単にするとＸ方向電界の最大値は以下の式で与えられる。
【００１４】
【数２】
0003938964.tif 000003
【００１５】
Ｘ−Ｘ′線に沿う断面での電界強度は図６１に示すように長方形または台形の分布を示す。ここでｎ型領域３０１とｐ型領域３０２との不純物の量は互いに等しいという条件が満たされていると、電界分布は長方形となる。またｎ型領域３０１の不純物の量が相対的に多いと通常のｎ型ドリフト層を持った素子で一般的なようにソース（Ｓ）側の電界が強くなる。
【００１６】
ここで素子の降伏電圧Ｖｂｒは、電界の最大値が臨界電界強度Ｅｃ（シリコンではＥｃ≒２ｅ５Ｖ／ｃｍ（２×１０5 Ｖ／ｃｍ））に達する状態でほぼ決まるので、Ｎａ＝Ｎｄの場合、
【００１７】
【数３】
0003938964.tif 000004
【００１８】
とすることができる。
（１）式より、オン電圧（オン抵抗）を下げるためには、ｎ型領域３０１の不純物密度Ｎｄを高めればよいのであるが、耐圧を維持するためにｐ型領域３０２の不純物密度Ｎａも高めることになる。これらの不純物密度の絶対値を高めていくとオフ状態でのＸ方向の電界の傾きが急になる。そして、電界の最大値Ｅｘ（ｍａｘ）が臨界電界に近づくと、もはや降伏電圧は（３）式で期待される値までは出なくなる。したがって、
【００１９】
【数４】
0003938964.tif 000005
【００２０】
とする必要がある。このときのオン抵抗は、
【００２１】
【数５】
0003938964.tif 000006
【００２２】
となって、Ｗｎ、Ｗｐを小さくすればオン抵抗は極めて小さくすることができる。またこの構造ではオン抵抗が降伏電圧の一乗に比例するが、従来の単純な高抵抗ドリフト領域を使用するパワーＭＯＳＦＥＴでは降伏電圧の二乗（より詳しくは臨界電界のドリフト層不純物密度依存性を考慮して約２．６乗とも言われる）に比例して増加する。このため、図５８に示すような微細なｐｎ繰返し構造を作り込むことができれば、高耐圧で低オン電圧の素子が実現できることがわかる。
【００２３】
【発明が解決しようとする課題】
ところで、図５８に示すｐｎ繰返し構造は、上記文献ではエッチングした溝に選択的に不純物を含んだシリコンをエピタキシャル成長させるか、あるいは選択的中性子照射による原子核変換を生じさせることで実現できると示されている。しかしながら、実際にはこのいずれの方法でも、ｐｎ繰返し構造を実現できる可能性はほとんどない。以下、そのことを各製造方法を図で示して詳細に説明する。
【００２４】
なお、上記文献には、上述の製造方法は文章のみで記載されているため、以下の図面を用いた説明はその文章から推察したものである。
【００２５】
図６２〜図６４は、エピタキシャル成長法でｐｎ繰返し構造を製造する方法を工程順に示す概略断面図である。まず図６２を参照して、ドレインｎ+ 領域となるｎ+ 領域３０４上に、エピタキシャル成長法によってｎ- エピタキシャル層３０１が形成される。
【００２６】
図６３を参照して、ｎ- エピタキシャル層３０１上に、たとえばシリコン酸化膜よりなるマスク３１０をした状態で、ｎ- エピタキシャル層３０１に異方性エッチングが施される。これにより、ｎ+ 領域３０４が露出してｎ- エピタキシャル層３０１に溝３０１ａが形成される。この後、マスク３１０が除去される。
【００２７】
図６４を参照して、溝３０１ａ内に選択的にｐ- エピタキシャル層３０２がエピタキシャル成長法によって形成される。このようにしてエピタキシャル成長法によってｐｎ繰返し構造が形成される。
【００２８】
このようなエピタキシャル成長方法では、オートドープ現象として一般に知られるように、成膜中の膜が基板側の不純物を吸い込みながら成長する。このため、たとえ８００℃程度の低温度での成長であっても、ｐ- エピタキシャル層３０２の成長中に、基板側の不純物（ｎ- エピタキシャル層３０１中の不純物）がこのｐ- エピタキシャル層３０２中に容易に拡散してしまう。よって、ｐｎ繰返し構造において明確なｐ型とｎ型との不純物層３０１、３０２をミクロンオーダの微細な繰返し構造で形成することはできない。
【００２９】
またエピタキシャル成長法における不純物密度の制御は、良くても５％程度しかできず、さらにｐ型およびｎ型の不純物層の不純物密度が近い値であることが要求される今回のような場合には、１０％の制御も難しいことが知られている。
【００３０】
図６５と図６６とは、中性子照射による原子核変換でｐｎ繰返し構造を製造する方法を工程順に示す概略断面図である。まず図６５を参照して、ドレインｎ+ 領域となるｎ+ 領域３０４上に、エピタキシャル成長方法によってｐ- エピタキシャル層３０２が形成される。
【００３１】
図６６を参照して、このｐ- エピタキシャル層３０２にマスク３５０を用いて選択的に中性子線が照射される。これにより、シリコン（Ｓｉ）の一部が原子核変換を起こしリン（Ｐ）となる。このリンはｎ型のドーパントであるため、中性子線の照射されたｐ- エピタキシャル層３０２中にｎ- 層３０１が形成されることになる。このようにして、中性子照射による原子核変換でｐｎ繰返し構造が形成される。
【００３２】
この選択的中性子照射による原子核変換については、現状ではミクロンサイズのパターンを形成するために必要なマスク材料が存在しない。つまり、マスクには中性子線の照射を遮る遮光膜が必要であるが、ミクロンサイズのパターンを形成する場合には、通常用いられる遮光膜の材料では薄すぎて中性子線を遮ることができない。加えて、中性子線では平行な線束を得ることができないため上述のような中性子線の選択的照射による微細加工は不可能である。
【００３３】
以上のように上記文献に示された構造では、現行素子の降伏電圧とオン電圧とのトレードオフを大幅に改善できる可能性があるものの、その構造を実現することができないという致命的な問題があった。
【００３４】
それゆえ、本発明の目的は、微細なｐｎ繰返し構造を実現可能とすることで、降伏電圧とオン電圧とのトレードオフを大幅に改善できる高耐圧半導体装置およびその製造方法を提供することである。
【００３５】
【課題を解決するための手段】
本発明の高耐圧半導体装置は、半導体基板と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第２導電型の第３不純物領域と、第１導電型の第４不純物領域と、ゲート電極層とを備えている。半導体基板は、互いに対向する第１および第２主面を有し、かつ第１主面に設けられた複数の溝を有している。第１不純物領域は、複数の溝のうち一方および他方の溝に挟まれる半導体基板の領域内の一方の溝の側壁面に形成されている。第２不純物領域は、一方および他方の溝に挟まれる領域内の他方の溝の側壁面に形成され、かつ第１不純物領域とｐｎ接合を形成している。第３不純物領域は、第１および第２不純物領域の第１主面側に形成されている。第４不純物領域は、第３不純物領域を挟んで第１不純物領域と対向するように第１主面および一方の溝の側壁面の少なくともいずれかに形成されている。ゲート電極層は、第１および第４不純物領域に挟まれる第３不純物領域とゲート絶縁層を介在して対向している。第１不純物領域は一方の溝の側壁面の不純物密度が高く、他方の溝側ほど不純物密度が低くなる不純物密度分布を有し、第２不純物領域は他方の溝の側壁面の不純物密度が高く、一方の溝側ほど不純物密度が低くなる不純物密度分布を有している。
【００３６】
本発明の高耐圧半導体装置では、第１および第２の溝に挟まれる領域にｐｎ構造となる第１および第２の不純物領域が形成されている。このため、現行素子の降伏電圧とオン電圧とのトレードオフを大幅に改善することができる。
【００３７】
また、第１不純物領域は一方の溝の側壁面の不純物密度が高く、他方の溝側ほど不純物密度が低くなる不純物密度分布を有し、第２不純物領域は他方の溝の側壁面の不純物密度が高く、一方の溝側ほど不純物密度が低くなる不純物密度分布を有している。このような不純物密度分布構造は、たとえば斜めイオン注入法などにより形成することができる。このイオン注入法は、不純物密度の制御性がエピタキシャル成長法に比べて格段に高い。このため、ミクロンオーダの微細なｐｎ繰返し構造を有し、かつこのｐ型およびｎ型の不純物濃度が近い値でも制御性良くｐｎ繰返し構造を形成することができる。
【００３８】
本発明の好ましい一の局面に従えば、第３および第４不純物領域に電気的に接続するように第１主面上にソース電極が形成されており、第１不純物領域に電気的に接続するように第２主面上にドレイン電極が形成されている。
【００３９】
これにより、縦型のパワーＭＯＳＦＥＴに、ミクロンオーダの微細なｐｎ繰返し構造を実現することができる。
【００４０】
本発明の好ましい他の局面に従えば、第３および第４不純物領域に電気的に接続するように第１主面上にソース電極が形成されており、第１不純物領域に電気的に接続するように第１主面上にドレイン電極が形成されている。
【００４１】
これにより、横型のパワーＭＯＳＦＥＴに、ミクロンオーダの微細なｐｎ繰返し構造を実現することができる。
【００４２】
本発明の好ましい他の局面に従えば、隣り合う溝同士の間隔は溝の深さの３分の１以下である。
【００４３】
これにより、微小なサイズのｐｎ繰返し構造を実現することができる。
本発明の好ましい他の局面に従えば、一方の溝の互いに対向する側壁面の一方には第１不純物領域が形成されており、他方には第１不純物領域と異なる導電型の不純物領域が形成されている。
【００４４】
この構成は、たとえば斜めイオン注入法で実現することができる。
本発明の好ましい他の局面に従えば、一方の溝の互いに対向する側壁面の一方には第１不純物領域が形成されており、他方には第１不純物領域と同じ導電型の不純物領域が形成されている。
【００４５】
この構成は、たとえば斜め回転イオン注入法で実現することができる。
本発明の好ましい他の局面に従えば、溝の内部は、第１の不純物領域の一方の溝の側壁面における不純物密度の１０分の１以下の不純物密度を有するシリコンで充填されている。
【００４６】
これにより、シリコンを材料とする充填層で溝を埋込んでも、充填層の電荷密度が電界分布に著しい影響を及ぼすことを防止することができる。
【００４７】
本発明の好ましい他の局面に従えば、第１および第２不純物領域の第２主面側には、第１不純物領域よりも不純物密度の高い第１導電型の第５不純物領域が形成されている。ドレイン電極は、第５不純物領域を介在して第１不純物領域に電気的に接続されている。溝の内部に充填されるシリコンは、第１および第２不純物領域と絶縁層で隔てられ、かつ第５不純物領域と接している。
【００４８】
本発明の好ましい他の局面に従えば、溝の内部は絶縁層で充填されている。
溝を絶縁層で充填しており、絶縁層中の電荷密度は十分少ないため、この電荷密度が電界分布に著しい影響を及ぼすことは防止される。
【００４９】
本発明の好ましい他の局面に従えば、ゲート電極層は一方および他方の溝の延びる方向に沿って延在している。
【００５０】
本発明の好ましい他の局面に従えば、ゲート電極層は一方および他方の溝に交差する方向に沿って延在している。
【００５１】
これにより、より自由度の高い設計が可能となる。またゲート間隔を広くすることができるため、ゲート密度の高まりによって入力容量が増加しスイッチング速度が遅くなることを防止できる。
【００５２】
本発明の好ましい他の局面に従えば、ゲート電極層はトレンチゲート構造を有しており、第１主面に形成されており、かつ第１不純物領域上にのみ配置されている。
【００５３】
これにより、より自由度の高い設計が可能となる。またさらにゲート容量を減少できるため、より一層スイッチング速度の向上を図ることができる。
【００５４】
本発明の好ましい他の局面に従えば、ゲート電極層はプレーナゲート構造を有し、かつ第１主面に形成されている。
【００５５】
これにより、トレンチゲート型よりもゲート間隔を広くでき、ゲート構造形成の工程が簡単になり、安いコストで製造することができる。
【００５６】
本発明の好ましい他の局面に従えば、互いに隣接する第１および第２不純物領域からなるｐｎ構造と溝とが繰返された繰返し構造が形成されている。この繰返し構造の周囲は分離用絶縁層を介在して抵抗性膜で覆われており、抵抗性膜の第１主面側の端部はソース電極に電気的に接続されており、第２主面側の端部はドレイン電極に電気的に接続されている。
【００５７】
これにより、繰返し構造の終端部においてｐｎ繰返し構造の電界が矛盾なく等電位面につながって、ｐｎ繰返し構造の降伏電圧がそのまま得られる。また、抵抗性膜がソース電極とドレイン電極とに接続されることで抵抗性フィールドプレートの働きをし、これにより封止樹脂などの中のイオンなどによる影響を防いで長期的にも安定な降伏電圧が得られる。また終端構造のための面積が少なくて済むため安いコストで製造することができる。
【００５８】
本発明の好ましい他の局面に従えば、互いに隣接する第１および第２不純物領域からなるｐｎ構造と溝とが繰返された繰返し構造が形成されている。この繰返し構造の周囲は第１導電型の半導体領域に接続されており、ドレイン電極に電圧が印加されたときに繰返し構造から延びる空乏層の先端が半導体領域内で終端する構成を有している。
【００５９】
これにより、繰返し構造の簡易な終端構造を得ることができる。
本発明の好ましい他の局面に従えば、第１不純物領域の不純物の一方の溝の側壁面からの拡散長は、第１不純物領域の一方の溝の側壁面から第１および第２不純物領域のｐｎ接合部までの幅よりも短い。第２不純物領域の不純物の他方の溝の側壁面からの拡散長は、第２不純物領域の他方の溝の側壁面から第１および第２不純物領域のｐｎ接合部までの幅よりも短い。
【００６０】
これにより、ｐｎ繰返し構造での電界の変化を緩和でき、電界集中を防止することができる。
【００６１】
本発明の好ましい他の局面に従えば、互いに隣接する第１および第２不純物領域からなるｐｎ構造と溝とが繰返された繰返し構造が形成されている。この繰返し構造の第１主面における中央部よりも周辺部の方が溝の間隔が狭くなっている。
【００６２】
これにより、降伏電圧の低下をより生じにくくすることができる。
本発明の好ましい他の局面に従えば、シリコンを材料に含む充填層が溝の内部に充填されている。充填層の不純物密度は半導体領域の不純物密度よりも低い。
【００６３】
本発明の他の局面に従えば、第１および第２不純物領域に導入される各導電性の不純物の総量は、半導体領域の不純物と逆導電型のものの方が多く、かつ同じ導電型の不純物濃度に対する逆の導電型の不純物濃度の比率が１．２以下である。
【００６４】
本発明の好ましい他の局面に従えば、半導体基板は、第２主面側に配置された基板と、第１主面側に配置されかつ基板から絶縁された半導体層とを有するＳＯＩ基板であって、第１、第２、第３および第４不純物領域は半導体層に形成されている。
【００６５】
これにより、ＳＯＩ型横型パワーＭＯＳＦＥＴを実現することができる。
本発明の好ましい他の局面に従えば、溝は、第１および第２不純物領域が空乏化したときに第１および第２不純物領域中の電荷量と等しい逆導電型の固定電荷を有する充填絶縁層で充填されている。
【００６６】
本発明の高耐圧半導体装置の製造方法は、以下の工程を備えている。
まず互いに対向する第１および第２主面を有する半導体基板の前記第１主面近傍に第１導電型の第１不純物領域が形成される。そして第１主面に第１不純物領域よりも深い複数の第１の溝が形成される。そして第１主面に第１不純物領域よりも深い複数の第２の溝が形成される。そして第１の溝の一方の側壁面に第１導電型の不純物が、斜めイオン注入法および斜め回転イオン注入法のいずれかの方法で導入され、第１導電型の第２不純物領域が形成される。そして第２の溝の一方の側壁面に第２導電型の不純物が、斜めイオン注入法および斜め回転イオン注入法のいずれかの方法で導入され、第２導電型の第３不純物領域が形成される。そして絶縁性膜および半絶縁性膜のいずれかよりなる埋込層が第１および第２の溝に埋込まれた状態で、第１および第２の溝の一方の側壁面に導入された第１および第２導電型の不純物が拡散させられて、第１の溝の一方の側壁面に第２不純物領域が、第２の溝の一方の側壁面に第３不純物領域が、互いに接するように第１不純物領域の第２主面側に形成される。
【００６７】
本発明の高耐圧半導体装置の製造方法では、溝を設け、溝の側壁面から半導体素子の最終性能に影響を及ぼさない範囲の高精度の不純物濃度制御性を持つ方法、つまり斜めイオン注入法および／または斜め回転イオン注入法で不純物を導入することができる。このイオン注入法は不純物密度の制御性がエピタキシャル成長法に比べて格段に高い。このため、ミクロンオーダの微細なｐｎ繰返し構造を有し、かつこのｐ型およびｎ型の不純物濃度が近い値でもｐｎ繰返し構造を制御性良く形成することができる。
【００６８】
また、ミクロンオーダの微細なｐｎ繰返し構造を制御性良く形成することができるため、現行素子の降伏電圧とオン電圧とのトレードオフを大幅に改善することができる。
【００６９】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００７０】
実施の形態１
図１は、本発明の実施の形態１における高耐圧半導体装置の構成を概略的に示す断面図である。図１を参照して、半導体基板の第１主面には、複数の溝７ａが繰返し設けられている。この溝７ａに挟まれる領域内には、ｎ型およびｐ型拡散領域１、２が設けられており、ｎ型拡散領域１は一方の溝７ａの側壁面に設けられており、ｐ型拡散領域２は他方の溝７ａの側壁面に設けられている。このｎ型拡散領域１とｐ型拡散領域２とは、溝７ａの深さ方向に沿ってｐｎ接合部を構成している。
【００７１】
ｎ型およびｐ型拡散領域１、２の第１主面側にはｐ型ウェル（ｐ型ベース領域とも称する）３が形成されている。このｐ型ウェル３内であって一方の溝７ａの側壁面にはソースｎ+ 拡散領域５が設けられている。このソースｎ+ 拡散領域５とｎ型拡散領域１とに挟まれるｐ型ウェル３とゲート絶縁層８を介在して対向するように、一方の溝７ａの側壁面に沿ってゲート電極層９が形成されている。
【００７２】
溝７ａ内には、低不純物密度のシリコン（単結晶、多結晶、非晶質および微結晶を含む）かシリコン酸化膜などの絶縁物よりなる充填層７が充填されている。この充填層７の第１主面側には、ｐ+ 拡散領域６が設けられており、ｐ型ウェル３と接している。
【００７３】
またｎ型およびｐ型拡散領域１、２と溝７ａとの繰返し構造（以下、ｐ−ｎ−溝繰返し構造と称する）の第２主面側にはドレインｎ+ 領域４が形成されている。
【００７４】
第１主面上には、ｐ型ウェル３、ソースｎ+ 拡散領域５およびｐ+ 拡散領域６に電気的に接続するようにソース電極層１０が形成されている。また第２主面上には、ドレインｎ+ 領域４と電気的に接続するようにドレイン電極層１１が形成されている。
【００７５】
上述した高耐圧半導体素子の構造は、ｐｎ構造部１、２を溝７ａで挟む構成とし、一方の溝７ａの側壁面からｎ型不純物を導入してｎ型拡散領域１を、また他方の溝７ａの側壁面からｐ型不純物を導入してｐ型拡散領域２を形成できるようにした点で、特に図５８に示す従来例と異なる。このような構成としたため、ｎ型拡散領域１は、一方の溝７ａの側壁面から拡散された不純物密度分布を有し、ｐ型拡散領域２は他方の溝７ａの側壁面から拡散された不純物密度分布を有している。
【００７６】
つまり、この構造の利点は、従来の構造では不可能であった現実的な製造を可能にできることである。詳しくは後ほど改めて説明するが、その要点について示すと、たとえばドレインｎ+ 領域４の上にエピタキシャル成長などでｎ- 層を形成したウエハにｐ型ウェル３がイオン注入や熱拡散などで形成される。次に溝７ａがトレンチエッチングなどで形成され、図１に示したチルト角θを、
【００７７】
【数６】
0003938964.tif 000007
【００７８】
ウエハ法線からずらしてｐ型不純物が斜めイオン注入される。次にこのチルト角を−θに変えてｎ型不純物が斜めイオン注入される。これによって溝７ａで挟まれた領域にｐｎ構造部１、２が形成される。
【００７９】
この高耐圧半導体素子の構造におけるＹ−Ｙ′線に沿う断面のネット不純物密度は図２に示すようになっている。図２を参照して、溝７ａから不純物を導入するために溝７ａの側壁面の不純物密度が高く、シリコン中に入るほど不純物密度が低くなる。熱拡散すると不純物はほぼガウス分布に従って分布し、図３のような分布を示す。パラメータとして表面不純物密度Ｃｓｎ、Ｃｓｐと拡散長ＣＨＲｎ、ＣＨＲｐを定義すると不純物分布の形は決定する。この場合、ｎ型拡散領域１とｐ型拡散領域２とからなる接合は両方からの不純物の拡散が等しくなる位置で形成される。
【００８０】
なお、高いアスペクト比の溝に斜めイオン注入すると溝側壁面でのイオンの反射・散乱により所望以外の側壁面にもイオンが注入されるが、注入エネルギを高くするなどして、実用的なネット不純物分布を得ることができる。
【００８１】
また後で示すように素子周辺部の終端構造の制約から、ｐ−ｎ−溝繰返し構造を低不純物密度のｎ- 半導体の中に作り込むのが一般的である。このような場合には、ｎ- 半導体に含まれるｎ型不純物がｎ型拡散領域１とｐ型拡散領域２とにバックグラウンド不純物として含まれることになる。
【００８２】
また溝７ａを各種シリコンで埋込む場合は、溝７ａ内の電荷密度が電界分布に著しい影響を及ぼさないよう、充填層７の不純物量はｎ型拡散領域１やｐ型拡散領域２における不純物量の１０分の１以下と十分低いことが望ましい。
【００８３】
図１の構造でオフ状態においてドレイン電圧を上昇させ、ｐ−ｎ−溝繰返し構造が十分空乏化した場合のＸ方向電界分布をＹ−Ｙ′線に沿って示すと図４に示すようになる。図４を参照して、Ｘ方向電界はｎ型拡散領域１では増加しｐ型拡散領域２では減少するが、不純物密度がＸ方向にガウス分布で変化しているためＸ方向電界はこれを積分した誤差関数の形となる。また溝７ａの内部は低不純物密度のシリコンや酸化シリコンなどの絶縁物で構成されており内部の電界密度が十分少ないため、溝７ａの内部のＸ方向電界は一定となる。
【００８４】
この場合も繰返し構造のため１周期で電位が同じレベルに戻ってくる必要があるため、Ｘ方向電界の正の部分の面積Ｓ1 （斜線領域）と負の部分の面積Ｓ2 （斜線領域）とが等しくなるようにオフセットが決まる。このようにこの構造で得られる降伏電圧特性の解析的表現は困難になるのでこれ以上は示さない。
【００８５】
次に、本実施の形態における高耐圧半導体装置の製造方法について説明する。
図５〜図１８は、本発明の実施の形態１における高耐圧半導体装置の製造方法を工程順に示す概略断面図である。図５を参照して、ドレインｎ+ 領域となるｎ型高不純物濃度基板４上に、後述の不純物拡散工程の濃度分布に比べて十分低い不純物濃度を有するｎ型エピタキシャル成長層４ａが形成される。実用的には、ｎ型エピタキシャル成長層４ａの不純物濃度は、１×１０13〜１×１０16ｃｍ-3の範囲であればよい。所望の素子耐圧が３００Ｖ程度の場合には、ｎ型エピタキシャル成長層４ａの厚みは２０μｍ程度であればよい。また、このｎ型エピタキシャル成長層４ａを形成する代わりに、同程度の不純物濃度を有する基板を直接張り合わせ、研磨により所望の厚みにすることも可能である。
【００８６】
図６を参照して、このｎ型エピタキシャル成長層４ａの表面に、既存の不純物拡散法を用いて、ＭＯＳＦＥＴのｐ型ベース領域となるｐ型拡散領域３が形成される。このｐ型拡散領域３上に、熱酸化膜１２とＣＶＤ（Chemical Vapor Deposition ）シリコン窒化膜１３とＣＶＤシリコン酸化膜１４とからなる３層積層構造が所望形状となるように形成される。この積層構造１２、１３、１４をマスクとしてその下層に異方性エッチングが施される。
【００８７】
図７を参照して、このエッチングにより、ｐ型ベース領域３とｎ型エピタキシャル成長層４ａとを貫通してｎ+ 高不純物濃度基板領域４に達する溝７ａが形成される。
【００８８】
このシリコン異方性エッチング工程には、エッチングの保護膜がメサ部分に必要なので、ＣＶＤシリコン酸化膜１４などの耐シリコンエッチング性の膜を予め形成した後に、通常の写真製版工程とエッチング工程とを用いてパターンづけが行なわれる。上述したように、溝７ａの幅やアスペクト比率は高精度に形成する必要があるため、ＮＦ3 、ＳＦ6 、ＳｉＦ4 などのフッ素系ガスを用いてドライエッチングが行なわれる。
【００８９】
上述のドライエッチング中には、シリコン酸化膜に近い組成の、通常デポジション膜と呼ばれる薄膜が溝７ａの側壁に形成される。このため、このシリコン異方性エッチングの直後に、このデポジション膜はフッ酸（ＨＦ）系の薬液で除去される。
【００９０】
また、このドライエッチング工程の代わりに、シリコン結晶の面方位により強い異方性を示すＫＯＨ、ヒドラジンなどのアルカリ溶液によるウェットエッチングも可能である。これらのアルカリエッチング液自体は、酸系のエッチング液よりは、一般に不純物や薬液自体の構成原子であるＫなどの可動イオンになりやすい成分を多く含む。このため、エッチングの後工程として細心の注意による洗浄工程が必要であり、実用的には難しいため上述のドライエッチングの方がより有効である。
【００９１】
しかし、ドライエッチング装置は、非常に高価であり、エッチング速度が遅く、一度に複数のウエハを処理するバッチ処理能力がないので、量産性に問題がある。このため、費用対生産効率を考えてこのウェットエッチングを選択することも可能である。
【００９２】
図７に示すように溝７ａに挟まれた半導体の突起となる部分にｐ型拡散領域３を形成するには、たとえば
（１）  溝７ａを形成する前にイオン注入を用いる、
（２）  溝７ａを形成する前にエピタキシャル成長を行なう、
（３）  溝７ａを形成する前に気相拡散を行なう、
などの工程を用いることが可能である。この後、所望のｐ型ベース深さになるように、適度な熱処理が施される。
【００９３】
このｐ型ベース領域３もしくはエピタキシャル成長領域４ａの深さは、最終工程までの合計の処理時間を考慮して、仕上がりに要求される深さより浅く設定される。しかし、後述の溝７ａの側壁からの不純物拡散工程に要する熱処理時間は、通常、このｐ型ベース領域３の形成に必要な熱処理工程よりも比較的短いものとなる。このため、ｐ型ベース領域３の形成は、溝７ａの形成工程より前に行なわれる。しかし、溝７ａの側壁面からの拡散工程に要する熱処理時間が、このｐ型ベース領域３の形成に十分である場合には、溝７ａ形成の直後にこのｐ型ベース領域３が形成されてもよい。
【００９４】
図８を参照して、溝７ａの一方の側壁面に、斜めイオン注入法を用いてホウ素（Ｂ）が注入され、ホウ素注入領域２ａが形成される。
【００９５】
図９を参照して、上述のホウ素注入時とは傾きを逆にした斜めイオン注入法により、溝７ａの他方の側壁面にリン（Ｐ）が注入され、リン注入領域１ａが形成される。
【００９６】
このように溝７ａの側壁面から不純物を導入する方法としては、たとえば斜めイオン注入法があるが、これ以外にも、Ｂ2 Ｈ6 やＰＨ3 ガスなどを使うガス拡散法や、ガス拡散の一種であるがボロンナイトライドなどの固体ソースを使う方法もある。また、ＳＯＧ（Spin on Glass ）と呼ばれる拡散種の濃度の高い液体ガラスを溝７ａに流し込み熱処理により拡散種を拡散させる方法もある。しかし、これらの方法では、溝７ａの一側面のみに選択的に拡散させることはできず、またそれによって形成された拡散種の不純物濃度の制御性も１０％以上と悪く、本発明の構造に要求される高精度の不純物拡散固定には不向きである。
【００９７】
そこで、上述したようにイオン注入法が用いられる。一般に、このイオン注入法では注入された原子の濃度の制御性が０．１％以上と高精度であり、その他の工程のばらつきを考慮した最終的な仕上がり濃度や拡散プロファイルも３％以内と、非常に高精度に制御できる。
【００９８】
また、溝７ａの深さと開口部の寸法比率であるアスペクト比が２０：１程度と非常に大きい。このため、溝７ａの側壁面に不純物を導入するには、ウエハ表面に対して鉛直方向から、ｔａｎ-1（１／２０）≒２．９°程度傾けた角度でイオン注入を行なう必要がある。所望の溝側面にのみイオン注入をするためには、ウエハと注入するイオン線とのなす角度の制御性が良いことがこの工程の一番重要な点である。このようにして、溝の両方の側面に、独立したｐ型とｎ型との不純物注入が行なわれる。
【００９９】
図１０を参照して、イオン注入により導入したｐ型およびｎ型の不純物のプロファイルを最終的に要求される拡散プロファイルに近づけるために、両者の領域１ａ、２ａに同時に熱処理が行なわれる。
【０１００】
この熱処理の際に、イオン注入した原子が、溝７ａの側壁面から雰囲気中に外方向拡散するのを防ぐ目的で、イオン注入後、溝７ａは速やかに絶縁膜であるＣＶＤシリコン酸化膜によって埋込まれる。また、できるだけ速やかに溝７ａを埋込むことにより、製造工程の雰囲気中のゴミが、溝７ａの内部に侵入するのを防ぐこともできる。
【０１０１】
溝７ａの中を半絶縁膜としてシリコンで埋込む場合には、まず前述したＣＶＤシリコン酸化膜の代わりに薄い熱酸化膜をつけた状態で熱処理が行なわれる。そして、ドライエッチングなどの方法で少なくとも溝７ａ底面の酸化膜が除去された後に、ＣＶＤ法などによって前述した各種形態のシリコンが埋込まれる。
【０１０２】
図１１を参照して、イオン注入により導入したｐ型およびｎ型不純物を拡散させるために、熱処理が行なわれる。これにより、溝７ａによって挟まれる領域に、ｎ型拡散領域１とｐ型拡散領域２とが形成される。絶縁膜７に、全面エッチングによる膜後退工程、いわゆるエッチバックが施される。
【０１０３】
図１２を参照して、これにより、溝７ａの側壁面においてｐ型ベース領域３の側面が露出する。なお、この絶縁膜７の除去時に、３層積層構造の最上層のＣＶＤシリコン酸化膜１４も除去される。
【０１０４】
この絶縁膜７のエッチバック工程は、ドライエッチングおよびウェットエッチングのいずれでも可能であるが、精度よく加工するには、一般にドライエッチングが望ましい。
【０１０５】
図１３を参照して、この後、たとえば熱酸化法により、溝７ａの側壁面において露出したシリコン部分にシリコン酸化膜よりなるゲート絶縁層８が形成される。
【０１０６】
図１４を参照して、溝７ａの上部を埋込むとともにＣＶＤシリコン窒化膜１３上を覆うように、不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）９がＣＶＤ法により形成される。このドープトポリシリコン膜９にエッチバックが施される。
【０１０７】
図１５を参照して、これにより、ｐ型ベース領域３の側面にゲート絶縁層８を介在して対向するゲート電極層９が形成される。この後、ＣＶＤシリコン窒化膜１３と熱酸化膜１２とが順次除去される。
【０１０８】
図１６を参照して、これにより、ｐ型ベース領域３の上部表面が露出する。
図１７を参照して、露出したｐ型ベース領域３上および充填された溝７ａ上に、キャップ酸化膜１５が熱酸化法により形成される。このキャップ酸化膜１５上には、通常の写真製版技術により、所望の形状を有するレジストパターン２１ａが形成される。このレジストパターン２１ａをマスクとしてイオン注入を行なうことにより、ｐ型ベース領域３内に、ソースｎ+ 拡散領域５が形成される。レジストパターン２１ａが除去された後、通常の写真製版技術およびエッチング技術により、ｐ型ベース領域３上のキャップ酸化膜１５のみが選択的に除去される。
【０１０９】
図１８を参照して、このようにして露出したｐ型ベース領域３の表面に接するようにソース電極層１０が形成される。
【０１１０】
なお、本製造方法では図１に示すｐ+ 拡散領域６のない場合について示したが、必要な場合には、ゲート電極層９を溝７ａのｎ型拡散領域１の形成される側壁面側に寄せて形成することで、ゲート電極層８とｐ型ベース領域３とにはさまれる溝７ａ内の第１主面にｐ+ 拡散領域６を形成することもできる。
【０１１１】
次に、３００Ｖ級ＭＯＳＦＥＴを想定した場合の図５８に示す従来例の構造と図１に示す本実施の形態の構造とについて数値シミュレーションを行なった結果について説明する。
【０１１２】
図１９と図２０とは、図５８に示す従来例の構造のＭＯＳＦＥＴについて数値シミュレーションを行なった結果を示すグラフである。３００Ｖ級素子を想定しているため、図５８に示す寸法Ｌｄは２０μｍとしている。
【０１１３】
図１９は、Ｗｎ（＝Ｗｐ）を６μｍ、３μｍ、１．５μｍとし、その各場合におけるｎ型領域３０１とｐ型領域３０２との不純物密度を変化させたときの降伏電圧とオン抵抗とを示している。また、上記の（４）式から導かれる各Ｗｎの値におけるｎ型領域３０１の不純物密度Ｎｄの最大値と、その場合に（１）式から計算されるＲｏｎをまとめると表１のようになる。
【０１１４】
【表１】
0003938964.tif 000008
【０１１５】
この結果と図１９のシミュレーション結果とを比べると、降伏電圧Ｖｂｒが低下し始める不純物密度はＷｎが小さいときは理論値とよく合う。しかし、Ｗｎが大きいとシミュレーションの方がより低い不純物密度で降伏電圧が低下することがわかる。これは、Ｗｎが大きくなってＬｄに近づくとｐｎ繰返し構造部の端部（すなわちｐ型ウェル３０３寄りの部分とドレインｎ+ 領域３０４寄りの部分）で、電界が集中して臨界電界に容易に達するようになるためである。
【０１１６】
また、オン抵抗はシミュレーションの方が１〜４割程大きめになっている。これはオン状態であってもビルトイン電圧とＹ方向の内部電圧降下とに対応してｐｎ繰返し構造部の接合部が逆バイアスされており、横方向に若干空間電荷領域が延びてｎ型領域３０１内の通電可能面積が目減りするためである。
【０１１７】
この目減り量はビルトイン電圧０．７Ｖに対して、
【０１１８】
【数７】
0003938964.tif 000009
【０１１９】
と見積もることができ、Ｗｎの両側からｄｎが減ることになる。
Ｎｄ＝１ｅ１６、Ｗｎ＝１．５μｍの条件では、実効的なｎ型領域３０１の幅は１．０８μｍとなって、オン抵抗が（１）式で計算される値よりも約３９％高くなることがわかる。この傾向は、（７）式からわかるように、Ｗｎ、Ｗｐを小さくしてＮｄ、Ｎａを高めた設計とするほど顕著となる。
【０１２０】
またシミュレーションで調べた結果によると、ｐｎ繰返し構造部のｎ型領域３０１とｐ型領域３０２との間にシリコン酸化膜を挟んだ方が、オン状態での空間電荷領域の広がりが少なくなってオン抵抗が若干改善されることが判明している。
【０１２１】
図２０はｎ型領域３０１とｐ型領域３０２との不純物密度の比率をずらした場合に、どの程度降伏電圧が変化するかを数値シミュレーションした結果を示すものである。理想的なＮｄ＝Ｎａの場合に比べて、Ｎａが多すぎても少なすぎても降伏電圧は減少する。Ｎｄを高めてオン抵抗を下げるほど降伏電圧の減少の度合いが大きくなる。３００Ｖ級素子としては降伏電圧は３４０Ｖ程度以上欲しいところであるが、その場合、オン抵抗を２．８ｍΩｃｍ2 狙いでは±１１％程度の不純物密度の差が許容できるが、オン抵抗を１．４ｍΩｃｍ2 狙いでは±４％程度しか許容できないことがわかる。
【０１２２】
なお、この構造ではオン状態で電子だけが導通にあずかるユニポーラ素子であるため、通常のパワーＭＯＳＦＥＴと同様にＭＯＳチャネルがオン・オフするだけの過渡現象で高速にスイッチングすることができる。
【０１２３】
次に、図２１と図２２とは、図１の本実施の形態の構造について数値シミュレーションを行なった結果を示すものである。図２１は、Ｗｎ（＝Ｗｐ＝Ｗｄ）を１μｍと２μｍとし、拡散長をＣＨＲｎをＷｎの０．６８倍とした場合に、表面不純物密度Ｃｓｎ（＝Ｃｓｐ）を変化させると降伏電圧とオン抵抗とがどのように変化するかを示している。図２１を参照して、この場合でも不純物密度を増やすとオン抵抗Ｒｏｎは比較的直線的に減少し、降伏電圧Ｖｂｒはある値以上の不純物密度でやや急速に低下する傾向を示す。またこの構造では、Ｗｎ＝１μｍで降伏電圧３４０Ｖを狙うとオン抵抗は１．９ｍΩｃｍ2 程度となることがわかる。
【０１２４】
ここでは、Ｗｎ＝Ｗｐ＝Ｗｄとしているため、Ｗｎ＝２μｍでは溝７ａ間の間隔は６μｍとなる。これ以上、溝７ａの間隔が広くなると降伏電圧を維持できなくなるため、溝７ａの深さに比べて溝７ａの間隔は３分の１以下にするのが実用的な限界と考えられる。
【０１２５】
図２２は、図１に示す本実施の形態の構造でＣｓｐ／Ｃｓｎの比率を変化させた場合の降伏電圧の変化を示すものである。図２２を参照して、降伏電圧は、Ｃｓｐ／Ｃｓｎ＝１．０５で極大となることがわかる。このシミュレーションでは前述したように低不純物密度のｎ- シリコン内にｐ−ｎ−溝繰返し構造を作り込むことを想定している。このため、ｎ型拡散領域１とｐ型拡散領域２とはバックグラウンドとして１．６ｅ１４ｃｍ-3のｎ型不純物を含み、かつ溝７ａのシリコンは５．０ｅ１３ｃｍ-3のｎ型不純物を含んでいる。これにより、ＣｓｐをＣｓｎよりやや多めにする必要が発生したものである。
【０１２６】
また図１の構造では、オン抵抗１．９ｍΩｃｍ2 で降伏電圧３４０Ｖが期待できるＣｓｐ／Ｃｓｎの比率の許容範囲は±５％程度となり、図５８に示した従来例の構造の結果と全く遜色ないことがわかる。
【０１２７】
また本実施の形態の製造方法では、図８と図９とに示すように溝７ａの側壁面に斜めイオン注入法を用いて不純物を導入等することで、ｎ型拡散領域１とｐ型拡散領域２とを形成することができる。このイオン注入技術により不純物を導入できるため、不純物量の制御精度は±１％とエピタキシャル成長法に比べると極めて高くできる。またＸ方向の不純物の拡散についても側壁面を酸化膜などでマスクできるため不純物の異常な拡散がない。これにより、１μｍ以下の微細な接合構造を容易に形成できるため、微細寸法でかつ正確なｐｎ不純物比を持ったｐｎ構造１、２を形成することができる。
【０１２８】
以上より、本実施の形態によれば、十分な精度で１ミクロンオーダの微細なｐｎ構造１、２を実現可能なため、優れたオン電圧と降伏電圧さらに高速スイッチング特性を両立した高耐圧半導体素子を得ることができる。
【０１２９】
またｐｎ不純物比の精度は、等しいＹ位置でたとえば互いに隣り合っているような比較的近い位置にあるｐｎ構造同士で高ければ十分であり、遠く離れたｐｎ構造同士でずれていても降伏電圧に影響しないため、ウエハ面内でのマクロなばらつきによる問題が少ない。
【０１３０】
また異なるＹ位置の部分間で不純物密度がずれていても降伏電圧に影響しない。このため、溝７ａの側壁面にトレンチエッチングなどによるテーパ角が多少あっても、左右が対称な形状でありさえすれば深さ方向に不純物密度が多少変化していても問題が少ない。
【０１３１】
またこの構造では、溝７ａを一度掘るだけでよいため、工程が簡単でコストを比較的安くすることができる。
【０１３２】
実施の形態２
図２３は、本発明の実施の形態２における高耐圧半導体装置の構成を概略的に示す断面図である。図２３を参照して、本実施の形態の構造は、上述した実施の形態１の構造と比較して、溝７ａの両側壁面に同一導電型の不純物拡散領域１、２を設けた点で異なっている。具体的には、一方の溝７ａの両側壁面にはともにｎ型拡散領域１が形成されており、他方の溝７ａの両側壁面にはともにｐ型拡散領域２が設けられている。そして、この両側壁面にｎ型拡散領域１が設けられた溝７ａと両側壁面にｐ型拡散領域２が設けられた溝７ａとが交互に配置されている。
【０１３３】
また、このような構成としたため、各溝７ａごとにゲート電極層９を設ける必要はなく、両側壁面にｎ型拡散領域１が形成された溝７ａ内にのみゲート電極層９が形成されていればよい。また両側壁面にｐ型拡散領域２が形成された溝７ａの第１主面にはｐ+ 不純物拡散領域６が形成されている。
【０１３４】
なお、これ以外の構成については実施の形態１の構造とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１３５】
この高耐圧半導体素子のＹ−Ｙ′線に沿う断面におけるネット不純物密度分布は図２４に示すようになっている。図２４を参照して、本実施の形態でも、実施の形態１と同様、ｎ型拡散領域１とｐ型拡散領域２とは、各々、溝７ａの側壁面から拡散された不純物密度分布を有している。
【０１３６】
次に、本実施の形態の製造方法について説明する。
図２５〜図３０は、本発明の実施の形態２における高耐圧半導体装置の製造方法を工程順に示す概略断面図である。
【０１３７】
図２５を参照して、実施の形態１で説明したと同様の方法により、ｎ型高不純物濃度基板１上にｎ型エピタキシャル成長層４ａとｐ型不純物拡散領域３とが形成される。このｐ型不純物拡散領域３上に、熱酸化膜１２ａとＣＶＤシリコン窒化膜１３ａとＣＶＤシリコン酸化膜１４ａとが順次積層された後、通常の写真製版技術およびエッチング技術により所望の形状にパターニングされる。このパターニングされた積層構造１２ａ、１３ａ、１４ａをマスクとして、その下層に異方性エッチングが施される。これにより、ｐ型不純物拡散領域３とｎ型エピタキシャル成長層４ａとを貫通してｎ型高不純物濃度基板４に達する溝７ａが形成される。
【０１３８】
そして積層構造１２ａ、１３ａ、１４ａをマスクとして斜め回転イオン注入法によりホウ素が溝７ａの両側壁面に注入される。これにより溝７ａの両側壁面にはホウ素注入領域２ａが形成される。この斜め回転イオン注入は、溝７ａの深さと開口部の寸法比率であるアスペクト比が実施の形態１と同様２０：１程度であるため、ウェハ表面に対して鉛直方向から、ｔａｎ-1（１／２０）≒２．９°程度ずらした角度で行なわれる。
【０１３９】
この後、溝７ａ内を埋込み、かつＣＶＤシリコン酸化膜１４ａ上を覆うように、絶縁膜であるＣＶＤシリコン酸化膜が形成される。この後、このＣＶＤシリコン酸化膜にエッチバックが施される。
【０１４０】
図２６を参照して、このエッチバックにより、溝７ａ内を埋込む充填層７が形成される。またこのエッチバック時に、積層構造の最上層のＣＶＤシリコン酸化膜１４ａも同時に除去される。この後、ＣＶＤシリコン窒化膜１３ａと熱酸化膜１２ａとが順次除去されて、ｐ型ベース領域３の上部表面が露出する。
【０１４１】
図２７を参照して、露出した表面全面を覆うように熱酸化膜１２ｂとＣＶＤシリコン窒化膜１３ｂとＣＶＤシリコン酸化膜１４ｂとが順次積層された後、通常の写真製版技術およびエッチング技術によりパターニングされる。この積層構造１２ｂ、１３ｂ、１４ｂをマスクとしてその下層に異方性エッチングを施すことで、ｐ型ベース領域３とｎ型エピタキシャル成長層４とを貫通してｎ型高不純物濃度基板４に達する新たな溝７ａが溝７ａの間に形成される。
【０１４２】
この後、積層構造１２ｂ、１３ｂ、１４ｂをマスクとしたままで、斜め回転イオン注入法により、新たに形成された溝７ａの両側壁面にリンが注入される。これにより、新たに形成された溝７ａの両側壁面には、リン注入領域１ａが形成される。
【０１４３】
図２８を参照して、新たに形成された溝７ａ内を埋込み、かつＣＶＤシリコン酸化膜１４ｂ上を覆うように絶縁膜であるＣＶＤシリコン酸化膜７ｂが形成される。この状態で熱処理が施されることで、ホウ素注入領域２ａとリン注入領域１ａとの不純物が拡散させられる。
【０１４４】
図２９を参照して、これにより、溝７ａに挟まれる領域に、互いにｐｎ接合を形成するｎ型拡散領域１とｐ型拡散領域２とが形成される。
【０１４５】
この後、図１２〜図１７に示す実施の形態１と同様の工程を経ることにより、図３０に示す本実施の形態の高耐圧半導体素子が製造される。
【０１４６】
なお、図３０において実施の形態１と同一の部材については同一の符号を付している。
【０１４７】
本実施の形態の構造でも、１μｍ以下の微細なｐｎ構造１、２を作ることができるため、実施の形態１と同様、優れたオン電圧と降伏電圧さらに高速スイッチング特性を得ることができる。しかし、本実施の形態では、１つの溝７ａの両側壁面に同じ導電型の不純物拡散領域１、２が配置されているため、同一導電型の不純物拡散領域１、２の幅は実質的に２倍になってしまう。よって、溝７ａの形状が実施の形態１と同じ場合、実施の形態１よりも性能的にはやや劣る。
【０１４８】
また、ｎ型拡散領域１を作るための溝７ａとｐ型拡散領域２を作るための溝７ａとを２回に分けて作る必要があり、工程が複雑になってコストが増すという問題もある。しかし、この構造では、ｐ−ｎ−溝繰返し構造の両端をｐ型拡散領域２で終端したり、ｎ型拡散領域１で終端したりすることが可能なので、設計上の自由度を高くできる利点がある。
【０１４９】
実施の形態３
図３１は、本発明の実施の形態３における高耐圧半導体素子の構造を概略的に示す斜視図である。図３１を参照して、この構造は、実施の形態１の構造を実際の素子の周辺部とに適用した場合の第１の例を示すものである。Ｘ方向の終端部とＺ方向の終端部とに酸化シリコンなどの絶縁膜３１を介してＳＩＰＯＳ（semi-insulating polycrystalline silicon ）膜などの抵抗性フィールドプレート膜３２が設けられている。抵抗性フィールドプレート膜３２のソース側端部はソース電極（図示せず）に電気的に接続され、ドレイン側端部はドレインｎ+ 領域４に電気的に接続されている。
【０１５０】
なお、これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１５１】
ｐ−ｎ−溝繰返し構造部では上述のとおりオフ状態で、電界がＹ方向に一様な長方形になる。すなわち電位が直線的な分布を示す。このため、両端がソース電位とドレイン電位とに固定された抵抗性フィールドプレート膜３２と矛盾なく等電位面がつながって、ｐ−ｎ−溝繰返し構造部の降伏電圧がそのまま得られる。
【０１５２】
さらに、抵抗性フィールドプレート３２の働きで封止樹脂などの中のイオンなどによる影響を防いで長期的にも安定な降伏電圧が得られる。また終端構造のための面積が少なくて済むため、安いコストで製造することができる。
【０１５３】
実施の形態４
図３２は、本発明の実施の形態４における高耐圧半導体装置の構成を概略的に示す断面図である。図３２を参照して、この構造は、実施の形態１の構造を実際の素子の周辺部に適用した場合の第２の例を示すものである。またこの構造は、ｐ−ｎ−溝繰返し構造を低不純物密度のｎ- 半導体領域３３の中に形成することで、ｎ- 半導体領域３３の中にできる空乏層の先端をソース側のシリコン表面に出して終端する一般的なプレーナーパッシベーション構造に適用したものである。
【０１５４】
ソース側表面部のＸ方向電界を緩和するため、図示したようなフィールドプレートや、一般的なガードリング構造さらに低濃度ｐ型拡散層を用いたリサーフ構造などが使用できるなど、従来から利用されたきたパッシベーションでも終端することができる。
【０１５５】
この構造について降伏電圧の拡散長（ＣＨＲ）依存性を数値シミュレーションした結果を図３３に示す。図３３を参照して、“ｐｅｒｉ−１”と示したものが、図３２に示す本実施の形態の構造についての結果であり、参考として図１のｐ−ｎ−溝繰返し構造だけで計算した降伏電圧とオン抵抗とを“ｃｅｌｌ”として示す。
【０１５６】
この結果より、ｐ−ｎ−溝繰返し構造部の降伏電圧は拡散長ＣＨＲにはあまり依存しないが、周辺部降伏電圧は拡散長ＣＨＲが大きくなると大幅に減少することがわかる。これは、ｐ−ｎ−溝繰返し構造部と外周ｎ- 半導体領域３３との接点において繰返し部端のｎ型、ｐ型拡散領域１、２と外周ｎ- 半導体領域３３とが作る接合の長さは繰返し部よりも長くなるが、拡散長ＣＨＲが大きいとさらに長くなって、ここでも電界の変化が激しくなり電界集中が起きるためである。
【０１５７】
したがって、図３２のような周辺構造を使用する場合、拡散長ＣＨＲをＷｎ、Ｗｐに比べて短めに設計する必要がある。
【０１５８】
さらにこのような周辺構造でＣｓｐ／Ｃｓｎの比率が降伏電圧に及ぼす影響を数値シミュレーションした結果を図３４に示す。図３４を参照して、ｐ−ｎ−溝繰返し構造部についてのシミュレーション結果の図２２と比べると、降伏電圧が極大になるＣｓｐ／Ｃｓｎの比率が、１０％程度大きい方にずれている。これにより、このような周辺構造で終端するときはｐ型不純物の注入量を多めにする必要があることがわかる。
【０１５９】
なお、ＣＨＲを０．９１μｍと長めに設定した場合、Ｃｓｐ／Ｃｓｎの比率を１．１程度とするとやや降伏電圧が増加するものの、３００Ｖの降伏電圧は得られなくなる結果となった。
【０１６０】
また降伏時の電流がチップの周辺部に流れると、局所的な発熱による破壊などの問題が考えられる。このため、一般的にｐ−ｎ−溝繰返し構造の中央部より周辺部の降伏電圧をやや高めにするように設計する必要がある。今回のｐ−ｎ−溝繰返し構造では、溝７ａの間隔を狭くするとＣｓｎ、Ｃｓｐを高くしたときの降伏電圧の低下がより起こりにくいことが数値シミュレーションより判明している。このため、ｐ−ｎ−溝繰返し構造の中央部より周辺に近い部分において溝７ａの間隔を狭めたパターンとすることで、より降伏に強い設計とすることができる。
【０１６１】
実施の形態５
図３５は、本発明の実施の形態５における高耐圧半導体装置の構成を概略的に示す斜視図である。図３５を参照して、この構造は、図３２の断面に直交する面（Ｚ方向に沿う面）の周辺構造の例を示すものである。低不純物密度のｎ- 半導体領域３３とｐ−ｎ−溝繰返し構造とが位置Ｚｊで接続されている。
【０１６２】
なお、これ以外の構成については、図３２に示す構成とほぼ同じであるため、同一部材については同一符号を付し、その説明を省略する。
【０１６３】
この構造について降伏電圧を三次元数値シミュレーションした結果、図１に示すｐ−ｎ−溝繰返し構造部で得られた降伏電圧と殆ど変わらない結果となった。したがって、この断面構造においては降伏電圧が周辺構造との関係で大きく低下する危険はなく、優れた降伏耐量が簡単に得られる利点がある。
【０１６４】
実施の形態６
図３６は、本発明の実施の形態６における高耐圧半導体装置の構成を概略的に示す斜視図である。図３６を参照して、この構造は、図１におけるゲート電極層の延在方向と直交する方向にゲート電極層を配置した構造の一例を示すものである。つまりゲート電極層９を埋込むための溝９ａが、一方の溝７ａから他方の溝７ａに向かう方向に沿って延在するように設けられている。またこの溝９ａは、ｐ型ベース領域３を貫通してｎ型拡散領域１とｐ型拡散領域２とに達する深さで形成されている。この溝９ａの内壁面を覆うようにゲート絶縁層８が形成されており、ゲート電極層９が溝９ａを埋込み、かつ溝７ａと直交する方向、すなわち一方の溝７ａから他方の溝７ａに向かう方向に延在している。
【０１６５】
なお、ソースｎ+ 拡散領域５は、ｐ型ウェル領域３内の第１主面であって、溝９ａの側壁に面するように形成されている。
【０１６６】
なお、これ以外の構成については、実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１６７】
次に、本実施の形態の製造方法について説明する。
本実施の形態の製造方法は、まず図５〜図１１に示す実施の形態１と同様の工程を経る。この後、図１１に示す絶縁層７にエッチバックが施される。
【０１６８】
図３７を参照して、これにより、溝７ａ内を埋込み、ｐ型ベース領域３の側壁を覆うように充填層７が形成される。なお、このエッチバックの際に、ＣＶＤシリコン酸化膜１４が同時に除去される。さらにこの後、熱酸化膜１２とＣＶＤシリコン窒化膜１３とが順次除去される。この状態を斜視図で示したものが図３８である。
【０１６９】
図３８を参照して、第１主面上に、再度熱酸化膜１２とＣＶＤシリコン窒化膜１３とＣＶＤシリコン酸化膜１４とが積層して形成された後、通常の写真製版技術およびエッチング技術により所望の形状にパターニングされる。その状態を図３８のＡ−Ａ′線、Ｂ−Ｂ′線に沿う断面で示したものが図３９と図４０である。
【０１７０】
図３９と図４０とを参照して、この積層構造１２、１３、１４をマスクとしてその下層に異方性エッチングが施される。この異方性エッチングが施された様子の斜視図を図４１に示す。また図４１のＡ−Ａ′線、Ｂ−Ｂ′線に沿う断面を図４２と図４３とに示す。なお、図４１には、エッチング時にマスクとなる積層構造１２、１３、１４の図示は省略してある。
【０１７１】
図４１〜図４３を参照して、上記の異方性エッチングにより、少なくともｐ型ベース領域３を貫通してｎ型およびｐ型拡散領域１、２に達する溝９ａが形成される。この際、図４２と図４３とでは、溝９ａの深さが異なる。これは、図４２では溝９ａはシリコン内に形成されるが、図４３ではシリコン酸化膜内に形成されており、このエッチングにおけるシリコンとシリコン酸化膜とのエッチング速度が異なるからである。この後、図１３〜図１７と同様の工程を経た後、図１７におけるレジストパターン２１ａが除去されて、図４４と図４５とに示す状態となる。
【０１７２】
図４４と図４５とを参照して、この後、キャップ酸化膜１５が、通常の写真製版技術およびエッチング技術により、ゲート電極層９上にのみ選択的に残存される。
【０１７３】
図４６と図４７とを参照して、これにより、ｐ型ベース領域３とソースｎ+ 拡散領域５とｐ+ 拡散領域６との表面がキャップ酸化膜１５から露出する。この露出した表面に接するようにソース電極１０が形成される。
【０１７４】
図１のゲート電極層の配置では、Ｗｎ、Ｗｐ、Ｗｄを微細化していくとゲートトレンチの幅や、ソースｎ+ 拡散領域５の幅などの寸法上の制約が発生する。一方、図３６に示す本実施の形態の構造のようにゲート電極層９を溝７ａに直交する方向に沿って延在させれば、ゲートトレンチ９ａの寸法上の制約はなくなって、より自由度の高い設計が可能となる。
【０１７５】
また図１のゲート電極層の配置では、Ｗｎ、Ｗｐ、Ｗｄを微細化していくとゲート電極層９の密度が高まる結果、入力容量が増加し、スイッチング速度が遅くなってしまう。一方、図３６に示す本実施の形態の構造のようにゲート電極層９を配置すれば、ゲートトレンチ９ａの間隔をＷｎなどの寸法より広くすることができるため、スイッチング速度が遅くなるという問題を回避することができる。
【０１７６】
実施の形態７
図４８は、本発明の実施の形態７における高耐圧半導体装置の構成を概略的に示す斜視図である。図４８を参照して、この構造は上述した実施の形態６のゲートトレンチ９ａをｎ型拡散領域１の上だけに設けた構造である。
【０１７７】
なお、これ以外の構成は実施の形態６の構成とほぼ同じであるため同一の部材については同一の符号を付し、その説明を省略する。
【０１７８】
次に、本実施の形態の製造方法について説明する。
本実施の形態の製造方法は、図３８に示す工程までは実施の形態６と同様の工程を経る。この後、図３８に示す第１主面に、熱酸化膜１２とＣＶＤシリコン窒化膜１３とＣＶＤシリコン酸化膜１４とが順次積層された後、通常の写真製版技術およびエッチング技術によりパターニングされる。この積層構造１２、１３、１４をマスクとしてその下層に異方性エッチングが施される。この状態を図４９〜図５１に示す。
【０１７９】
なお図５０と図５１とは、図４９のＡ−Ａ′線とＢ−Ｂ′線とに沿う概略断面図である。また図４９では、３層積層構造１２、１３、１４の図示は省略している。
【０１８０】
図４９〜図５１を参照して、上述の異方性エッチングにより、ｎ型拡散領域１上にのみ、ｐ型ウェル３を貫通した溝９ａが形成される。この後、図１３〜図１８に示す実施の形態１の工程とほぼ同様の工程を経ることにより図５２と図５３とに示す状態となる。
【０１８１】
図５２と図５３とを参照して、溝９ａの内壁面にゲート絶縁層８が形成され、溝９ａを埋込むようにゲート電極層９が形成される。ゲート電極層９の上端を覆うようにキャップ酸化膜１５が形成される。また、ｎ型拡散領域１との間でｐ型ベース領域３を挟むようにソースｎ+ 拡散領域５が溝９ａの側壁に沿って形成され、ｐ型ベース領域３とソースｎ+ 拡散領域５とに接するようにソース電極１０が形成される。
【０１８２】
本実施の形態では、ゲートトレンチ９ａをｎ型拡散領域１の上だけに設けた構造であるため、ゲート容量が、実施の形態６の構造と比較してさらに３分の１程度に減少することができる。
【０１８３】
この構造を用いてオン抵抗のゲートトレンチピッチ（実際にはその半分のＸ方向素子幅Ｗｘ）依存性を三次元数値シミュレーションで調べた結果を図５４に示す。図５４を参照して、図中“３ｄ−ｓｉｍ”は図４８に示す本実施の形態の構造に対する計算結果を示し、“２ｄ−ｓｉｍ”は図１に示す実施の形態１の構造に対する計算結果を示している。この結果より、Ｗｘ＝２μｍではほぼ図１のゲート電極層配置と同じオン抵抗が得られるが、Ｗｘ＝１０μｍとすると、２倍程度のオン抵抗になることがわかる。
【０１８４】
この場合、本実施の形態の構造（図４８）は、実施の形態１の構造（図１）と比較して５分の１のゲート密度となる。これにより、入力容量も５分の１となるのでオン抵抗と入力容量との積で性能を評価する場合には、ゲートピッチが広い方が有利となる。
【０１８５】
実施の形態８
図５５は、本発明の実施の形態８における高耐圧半導体装置の構造を概略的に示す斜視図である。図５５を参照して、この構造は、実施の形態６のトレンチ型ゲートをプレーナ型ゲートに変えたものである。つまり、ゲート電極層９は、第１主面上にゲート絶縁層８を介在して溝７ａに直交する方向に沿って延在している。またこのゲート電極層９は、第１主面においてｎ型拡散領域１とソースｎ+ 拡散領域５とで挟まれるｐ型ウェル３にゲート絶縁層８を介在して対向するように配置されている。
【０１８６】
なお、これ以外の構成については、実施の形態６の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８７】
本実施の形態では、溝７ａに直交する方向に沿ってゲート電極層９が配置されているため、プレーナゲート構造で必要となる広いゲート間隔を実現することができる。また本実施の形態の構造では、トレンチゲート型素子に比べてゲート間隔が広い分、オン抵抗はやや大きめになるが、ゲート構造を形成するための工程が簡単になるため、より安いコストで製造することができる。
【０１８８】
実施の形態９
図５６は、本発明の実施の形態９における高耐圧半導体装置の構成を概略的に示す断面図である。図５６を参照して、この構造は、これまで説明してきたｐ−ｎ−溝繰返し構造によるものではなく、ｎ−溝繰返し構造を有している。つまり、比較的不純物密度の高いｎ型領域１と溝７ａとが交互に配置されている。
【０１８９】
この溝７ａの図中下側には負の固定電荷を有する絶縁物７ｃが充填され、その上側にはｐ型シリコンや酸化シリコンなどの層７ｄが充填されている。絶縁物７ｃの固定電荷の量は、ｎ型拡散領域１のネットドナーイオンの量と等しくなるように設定されている。具体的には、ｎ型領域１の不純物が空乏化したときの電荷量と量が等しくなる反対極性の固定電荷量を絶縁物７ｃは有している。
【０１９０】
またｎ型拡散領域１の第１主面側にはｐ型ウェル３が形成されており、第１主面には、このｐ型ウェル３を貫通してｎ型拡散領域１に達する溝９ａが形成されている。またｎ型拡散領域１との間でｐ型ウェル３の一部を挟むように、第１主面であって溝９ａの側壁面に面する位置にソースｎ+ 拡散領域５が形成されている。このｎ型拡散領域１とソースｎ+ 拡散領域５とに挟まれるｐ型ウェル３にゲート絶縁層８を介在して対向するように溝９ａ内を埋込むゲート電極層９が形成されている。
【０１９１】
第１主面上には、ｐ型ウェル３とソースｎ+ 拡散領域５とに接続するようにソース電極１０が設けられている。また第２主面上には、ｎ−溝繰返し構造の第２主面側に形成されたドレインｎ+ 領域４に接するようにドレイン電極１１が形成されている。
【０１９２】
この構造において数値シミュレーションを行なったところ、このような構造でも高い降伏電圧を、高不純物密度のｎ型拡散領域１を用いて実現できることがわかった。但し、溝７ａ内の電荷の量を調整しても、電界のＹ方向分布は長方形にはできず、図１などの構造に比べるとやや降伏電圧は低めになる。しかし、ｎ型拡散領域１の不純物密度を図１などと同様に高くできるのでオン抵抗はかなり小さくすることができる。
【０１９３】
この構造では、溝７ａ内に充填される絶縁物の材質を選ぶことにより、電子線などの荷電粒子を素子全体に照射して、絶縁物７ｃ内部の固定電荷量を調整することができる。このため、シリコンプロセス終了後の低温処理で降伏電圧を最適化するような製造方法が可能となる利点がある。もちろん、溝７ａを形成するために溝を掘る工程も１回で済むし、高精度の斜めイオン注入機も必要ないので製造コストが安くできる。
【０１９４】
実施の形態１０
図５７は、本発明の実施の形態１０における高耐圧半導体装置の構成を概略的に示す斜視図である。図５７を参照して、この構造は、ＳＯＩ（Semiconductor on Insulator）基板に横型パワーＭＯＳＦＥＴを実装する場合に、本発明によるｐ−ｎ−溝繰返し構造を適用した例を示すものである。具体的には、シリコン基板５１上にシリコン酸化膜などの絶縁層５２を介在して半導体層６０が形成されている。そしてこの半導体層６０に、本発明によるｐ−ｎ−溝繰返し構造を適用した横型パワーＭＯＳＦＥＴが形成されている。
【０１９５】
半導体層６０を貫通して絶縁層５２に達する溝７ａが複数個互いに距離をおいて配置されている。その溝７ａ間に挟まれる領域にｎ型拡散領域１とｐ型拡散領域２とが第１主面から絶縁層５２に達するように形成されている。そしてこのような構造が繰返されて、ｐ−ｎ−溝繰返し構造が形成されている。
【０１９６】
ｎ型拡散領域１とｐｎ接合を形成し、かつｐ型拡散領域２と電気的に接続されたｐ型領域３が第１主面に形成されている。このｐ型領域３の一部をｎ型拡散領域１との間で挟むようにソースｎ+ 拡散領域５が形成されている。そしてｎ型拡散領域１とソースｎ+ 拡散領域５とに挟まれるｐ型領域３にゲート絶縁層８を介在して対向するようにゲート電極層９が形成されている。このゲート電極層９は、第１主面上において一方の溝７ａから他方の溝７ａに向かう方向に沿って延在している。
【０１９７】
このようなＳＯＩ型横型素子における降伏電圧を高めるためには、ソース／ドレイン間の距離が長ければよい。また溝７ａの深さはこれとは無関係に活性シリコン層の長さ（通常数μｍ程度）だけあればよいので、溝７ａの深さを浅くでき、さらなる微細化でオン抵抗の低減ができる利点がある。
【０１９８】
また、ＳＯＩ型横型素子では素子間の分離にトレンチ分離が一般的に利用されており、これと同時に溝７ａを形成すれば、この素子を大きな工程の変更を加えずに製造することができる。但し、この場合、溝７ａの充填物は素子分離用の溝の充填物と同じ酸化シリコンなどの絶縁物になるが、特性的には同等なものが得られる。
【０１９９】
以上の実施の形態１〜１０の説明では、ｎ型基板を用いたｎチャネル型ＭＯＳＦＥＴについて説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴやＳＩ（Static Induction）トランジスタなどについても同様に適用できる。
【０２００】
なお、溝の側壁に不純物を導入する方法としてイオン注入法について説明したが、これ以外に半導体素子の最終性能に影響を及ぼさない範囲の高精度の不純物濃度制御性を持つ方法であればいかなる方法が用いられてもよい。
【０２０１】
また実施の形態１〜１０において説明した充填層７は、シリコン酸化膜、シリコン窒化膜、ノンドープト多結晶シリコン膜、ノンドープト非晶質シリコン膜、ノンドープト微結晶シリコン膜、有機シリコン膜、高分子有機体などの導電性不純物濃度が極めて低く事実上誘電体（絶縁物）とみなせる膜よりなる群から選ばれる少なくともいずれかの膜よりなっていればよい。
【０２０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０３】
【発明の効果】
本発明の高耐圧半導体装置では、第１不純物領域は一方の溝の側壁面の不純物密度が高く、他方の溝側ほど不純物密度が低くなる不純物密度分布を有し、第２不純物領域は他方の溝の側壁面の不純物密度が高く、一方の溝側ほど不純物密度が低くなる不純物密度分布を有している。このような構造は、たとえば斜めイオン注入法などにより形成することができる。このイオン注入法では、不純物密度の制御性がエピタキシャル成長法などに比べて格段に高い。このため、ミクロンオーダの微細なｐｎ繰返し構造を有するパワーＭＯＳＦＥＴを、ｐ型、ｎ型の不純物濃度が近くても制御性よく形成することができる。
【０２０４】
また、第１および第２の溝に挟まれる領域に第１および第２不純物領域が形成されている。このため、現行素子の降伏電圧とオン電圧とのトレードオフを大幅に改善することができる。
【０２０５】
上記局面において好ましくは、第３および第４不純物領域に電気的に接続するように第１主面上にソース電極が形成されおり、第１不純物領域に電気的に接続するように第２主面上にドレイン電極が形成されている。これにより、縦型のパワーＭＯＳＦＥＴに、ミクロンオーダの微細なｐｎ繰返し構造を実現することができる。
【０２０６】
上記局面において好ましくは、第３および第４不純物領域に電気的に接続するように第１主面上にソース電極が形成されており、第１不純物領域に電気的に接続するように第１主面上にドレイン電極が形成されている。これにより、横型のパワーＭＯＳＦＥＴに、ミクロンオーダの微細なｐｎ繰返し構造を実現することができる。
【０２０７】
上記局面において好ましくは、隣り合う溝同士の間隔は溝の深さの３分の１以下である。これにより、微小なサイズのｐｎ繰返し構造を実現することができる。
【０２０８】
上記局面において好ましくは、一方の溝の互いに対向する側壁面の一方には第１不純物領域が形成されており、他方には第１不純物領域と異なる導電型の不純物領域が形成されている。この構成は、たとえば斜めイオン注入法で実現することができる。
【０２０９】
上記局面において好ましくは、一方の溝の互いに対向する側壁面の一方には第１不純物領域が形成されており、他方には第１不純物領域と同じ導電型の不純物領域が形成されている。この構成は、たとえば斜め回転イオン注入法で実現することができる。
【０２１０】
上記局面において好ましくは、溝の内部は、第１の不純物領域の一方の溝の側壁面における不純物密度の１０分の１以下の不純物密度を有するシリコンで充填されている。これにより、シリコンを材料とする充填層で溝を埋込んでも、充填層の電荷密度が電界分布に著しい影響を及ぼすことを防止することができる。
【０２１１】
上記局面において好ましくは、溝の内部は絶縁層で充填されている。溝を絶縁層で充填しており、絶縁層中の電荷密度は十分少ないため、この電荷密度が電界分布に著しい影響を及ぼすことは防止される。
【０２１２】
上記局面において好ましくは、ゲート電極層は一方および他方の溝に交差する方向に沿って延在している。これにより、より自由度の高い設計が可能となる。またゲート間隔をより広くすることができるため、ゲート密度の高まりによって入力容量が増加しスイッチング速度が遅くなることを防止することができる。
【０２１３】
上記局面において好ましくは、ゲート電極層はトレンチゲート構造を有しており、第１主面に形成されており、かつ第１不純物領域上にのみ配置されている。これにより、より自由度の高い設計が可能となる。またさらにゲート容量を減少できるため、より一層スイッチング速度の向上を図ることができる。
【０２１４】
上記局面において好ましくは、ゲート電極層がプレーナゲート構造を有し、かつ第１主面に形成されている。これにより、トレンチゲート型よりもゲート間隔を広くでき、ゲート構造形成の工程が簡単になり、安いコストで製造することができる。
【０２１５】
上記局面において好ましくは、互いに隣接する第１および第２の不純物領域からなるｐｎ構造と溝とが繰返された繰返し構造が形成されている。この繰返し構造の周囲は分離用絶縁層を介在して抵抗性膜で覆われており、抵抗性膜の第１主面側の端部はソース電極に電気的に接続されており、第２主面側の端部はドレイン電極に電気的に接続されている。これにより、繰返し構造の終端部においてｐｎ繰返し構造の電界が矛盾なく等電位面につながって、ｐｎ繰返し構造の降伏電圧がそのまま得られる。また、抵抗性膜がソース電極とドレイン電極とに接続されることで抵抗性フィールドプレートの働きをし、これにより封止樹脂などの中のイオンなどによる影響を防いで長期的にも安定な降伏電圧が得られる。また、終端構造のための面積が少なくてすむため安いコストで製造することができる。
【０２１６】
上記局面において好ましくは、互いに隣接する第１および第２不純物領域からなるｐｎ構造と溝とが繰返された繰返し構造が形成されている。この繰返し構造の周囲は第１導電型の半導体領域に接続されており、ドレイン電極に電圧が印加されたときに繰返し構造から延びる空乏層の先端が半導体領域内で終端する構成を有している。これにより、繰返し構造の簡易な終端構造を得ることができる。
【０２１７】
上記局面において好ましくは、第１不純物領域の不純物の一方の溝の側壁面からの拡散長は、第１不純物領域の一方の溝の側壁面から第１および第２不純物領域のｐｎ接合部までの幅よりも短い。第２の不純物領域の不純物の他方の溝の側壁面からの拡散長は、第２不純物領域の他方の溝の側壁面から第１および第２不純物領域のｐｎ接合部までの幅よりも短い。これにより、ｐｎ繰返し構造での電界の変化を緩和でき、電界集中を防止することができる。
【０２１８】
上記局面において好ましくは、互いに隣接する第１および第２不純物領域からなるｐｎ構造と溝とが繰返された繰返し構造が形成されている。この繰返し構造の第１主面における中央部よりも周辺部の方が溝の間隔が狭くなっている。これにより、降伏電圧の低下をより生じにくくすることができる。
【０２１９】
上記局面において好ましくは、半導体基板は、第２主面側に配置された基板と、第１主面側に配置されかつ基板から絶縁された半導体層とを有するＳＯＩ基板であって、第１、第２、第３および第４不純物領域は半導体層に形成されている。これにより、ＳＯＩ型横型パワーＭＯＳＦＥＴを実現することができる。
【０２２０】
本発明の高耐圧半導体装置の製造方法では、溝を設け、溝の側壁面から半導体装置の最終性能に影響を及ぼさない範囲の高精度の不純物濃度制御性を持つ方法、つまり斜めイオン注入法および／または斜め回転イオン注入法で不純物を導入することができる。このイオン注入法は不純物密度の制御性がエピタキシャル成長法に比べて格段に高い。このため、ミクロンオーダの微細なｐｎ繰返し構造を有し、かつこのｐ型およびｎ型の不純物濃度が近い値でもｐｎ繰返し構造を制御性よく形成することができる。
【０２２１】
また、ミクロンオーダの微細なｐｎ繰返し構造を制御性よく形成することができるため、現行素子の降伏電圧とオン電圧とのトレードオフを大幅に改善することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における高耐圧半導体装置の構成を概略示す断面図である。
【図２】  図１のＹ−Ｙ′断面におけるネット不純物密度分布を示す図である。
【図３】  図１の構造における不純物分布のパラメータを説明するための図である。
【図４】  図１のＹ−Ｙ′断面におけるオフ状態でのＸ方向電界強度分布を示す図である。
【図５】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第９工程を示す概略断面図である。
【図１４】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１５】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１６】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１７】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１８】  本発明の実施の形態１における高耐圧半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１９】  図５８の構造で降伏電圧とオン抵抗とをシミュレーションした結果を示す図である。
【図２０】  図５８の構造で降伏電圧の不純物比依存性をシミュレーションした結果を示す図である。
【図２１】  図１の構造で降伏電圧とオン抵抗とをシミュレーションした結果を示す図である。
【図２２】  図１の構造で降伏電圧の不純物比依存性をシミュレーションした結果を示す図である。
【図２３】  本発明の実施の形態２における高耐圧半導体装置の構成を概略的に示す断面図である。
【図２４】  図２３のＹ−Ｙ′断面におけるネット不純物密度分布を示す図である。
【図２５】  本発明の実施の形態２における高耐圧半導体装置の製造方法の第１工程を示す概略断面図である。
【図２６】  本発明の実施の形態２における高耐圧半導体装置の製造方法の第２工程を示す概略断面図である。
【図２７】  本発明の実施の形態２における高耐圧半導体装置の製造方法の第３工程を示す概略断面図である。
【図２８】  本発明の実施の形態２における高耐圧半導体装置の製造方法の第４工程を示す概略断面図である。
【図２９】  本発明の実施の形態２における高耐圧半導体装置の製造方法の第５工程を示す概略断面図である。
【図３０】  本発明の実施の形態２における高耐圧半導体装置の製造方法の第６工程を示す概略断面図である。
【図３１】  本発明の実施の形態３における高耐圧半導体装置の構成を概略的に示す斜視図である。
【図３２】  本発明の実施の形態４における高耐圧半導体装置の構成を概略的に示す断面図である。
【図３３】  図３２の構造で降伏電圧とオン抵抗とをシミュレーションした結果を示す図である。
【図３４】  図３２の構造で降伏電圧の不純物比依存性をシミュレーションした結果を示す図である。
【図３５】  本発明の実施の形態５における高耐圧半導体装置の構成を概略的に示す斜視図である。
【図３６】  本発明の実施の形態６における高耐圧半導体装置の構成を概略的に示す斜視図である。
【図３７】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第１工程を示す概略断面図である。
【図３８】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第２工程を示す概略斜視図である。
【図３９】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第３工程を示す図３８のＡ−Ａ′断面に対応する概略断面図である。
【図４０】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第３工程を示す図３８のＢ−Ｂ′断面に対応する概略断面図である。
【図４１】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第４工程を示す概略斜視図である。
【図４２】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第４工程を示す図４１のＡ−Ａ′線に沿う概略断面図である。
【図４３】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第４工程を示す図４１のＢ−Ｂ′線に沿う概略断面図である。
【図４４】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第５工程を示す図４１のＡ−Ａ′断面に対応する概略断面図である。
【図４５】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第５工程を示す図４１のＢ−Ｂ′断面に対応する概略断面図である。
【図４６】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第６工程を示す図４１のＡ−Ａ′断面に対応する概略断面図である。
【図４７】  本発明の実施の形態６における高耐圧半導体装置の製造方法の第６工程を示す図４１のＢ−Ｂ′断面に対応する概略断面図である。
【図４８】  本発明の実施の形態７における高耐圧半導体装置の構成を概略的に示す斜視図である。
【図４９】  本発明の実施の形態７における高耐圧半導体装置の製造方法の第１工程を示す概略斜視図である。
【図５０】  本発明の実施の形態７における高耐圧半導体装置の製造方法の第１工程を示す図４９のＡ−Ａ′線に沿う概略断面図である。
【図５１】  本発明の実施の形態７における高耐圧半導体装置の製造方法の第１工程を示す図４９のＢ−Ｂ′線に沿う概略断面図である。
【図５２】  本発明の実施の形態７における高耐圧半導体装置の製造方法の第２工程を示す図４９のＡ−Ａ′断面に対応する概略断面図である。
【図５３】  本発明の実施の形態７における高耐圧半導体装置の製造方法の第２工程を示す図４９のＢ−Ｂ′断面に対応する概略断面図である。
【図５４】  図４９の構造でオン抵抗のゲート間隔依存性をシミュレーションした結果を示す図である。
【図５５】  本発明の実施の形態８における高耐圧半導体装置の構成を概略的に示す斜視図である。
【図５６】  本発明の実施の形態９における高耐圧半導体装置の構成を概略的に示す断面図である。
【図５７】  本発明の実施の形態１０における高耐圧半導体装置の構成を概略的に示す斜視図である。
【図５８】  従来の高耐圧半導体装置の構成を文献より推測して示す概略断面図である。
【図５９】  図５８のＹ−Ｙ′断面におけるネット不純物密度分布を示す図である。
【図６０】  図５８のＹ−Ｙ′断面におけるオフ状態でのＸ方向電界強度分布を示す図である。
【図６１】  図５８のＸ−Ｘ′断面におけるオフ状態での電界強度分布を示す図である。
【図６２】  従来例の高耐圧半導体装置をエピタキシャル成長法を用いて製造する場合の第１工程を示す概略断面図である。
【図６３】  従来例の高耐圧半導体装置をエピタキシャル成長法を用いて製造する場合の第２工程を示す概略断面図である。
【図６４】  従来例の高耐圧半導体装置をエピタキシャル成長法を用いて製造する場合の第３工程を示す概略断面図である。
【図６５】  従来の高耐圧半導体装置を選択中性子照射によって製造する場合の第１工程を示す概略断面図である。
【図６６】  従来の高耐圧半導体装置を選択中性子照射によって製造する場合の第２工程を示す概略断面図である。
【符号の説明】
１  ｎ型拡散領域、２  ｐ型拡散領域、３  ｐ型ウェル、４  ドレインｎ+ 領域、５  ソースｎ+ 拡散領域、６  ｐ+ 拡散領域、７ａ  溝、７  充填層、８ゲート絶縁層、９  ゲート電極層、１０  ソース電極層、１１  ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003938964.tif 000014
【図６】
0003938964.tif 000015
【図７】
0003938964.tif 000016
【図８】
0003938964.tif 000017
【図９】
0003938964.tif 000018
【図１０】
0003938964.tif 000019
【図１１】
0003938964.tif 000020
【図１２】
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【図１３】
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【図１４】
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【図１５】
0003938964.tif 000024
【図１６】
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【図１７】
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【図１８】
0003938964.tif 000027
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
0003938964.tif 000044
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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