(57)【特許請求の範囲】
【請求項１】
撮像素子と、
前記撮像素子からのアナログ画像データをデジタル画像データに変換して出力するデータ処理手段と、
データ処理手段からのデジタル画像データを一時的に保持する出力バッファと、
割り込み処理を行う制御手段であって、前記撮像素子からアナログ画像データを１画素単位で読み出し、かつ出力バッファからデジタル画像データを１画素単位で読み出すための読み出し信号を、割り込み期間を除く期間に出力する制御手段と、
前記制御手段が出力する前記読み出し信号が入力されたときのみ、前記撮像素子からアナログ画像データを転送するための基本クロックを出力するクロック発生手段と、
基本クロックに応じて撮像素子からアナログ画像データを読み出すタイミングジェネレータとを含み、
前記出力バッファは、前記制御手段から前記読み出し信号が入力されると、保持しているデジタル画像データをバスに出力することを特徴とする撮像システム。
【請求項２】
前記出力バッファは１画素分の画像データを保持することを特徴とする請求項１記載の撮像システム。
【請求項３】
前記撮像素子、クロック発生手段、タイミングジェネレータ、データ処理手段および出力バッファを１つのモジュールとして構成することを特徴とする請求項１または２記載の撮像システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像素子を用いて撮像を行う撮像システムに関する。
【０００２】
【従来の技術】
図５は、従来の撮像システム１の構成を示すブロック図である。撮像システム１は、撮像素子２、撮像システム１の制御を行う中央演算処理装置（以下、ＣＰＵと呼称する）３、クロック生成カウンタ４、オシレータ（以下、ＯＳＣと呼称する）５、タイミングジェネレータ６、データ処理部７、フレームメモリ８、表示部９、メインメモリ１０およびバス１１を含み構成される。
【０００３】
撮像素子２は、ＣＣＤ（電荷結合素子）イメージセンサである。この撮像素子２の画素数は、６４０ドット×４８０ドットとする。撮像素子２は、受光信号からアナログの画像データを生成する。
【０００４】
ＣＰＵ３は、クロック生成カウンタ４にカメライネーブル信号１００を出力し、フレームメモリ８に撮像素子２で得られた画像データを１画素単位で読み出すためのＣＰＵリード信号１０１を出力する。
【０００５】
クロック生成カウンタ４は、撮像素子２から画像データを読み出す基本クロックを生成する。図６は、クロック生成カウンタ４の詳細な構成を示すブロック図である。クロック生成カウンタ４は、ドットカウンタ４１、ラインカウンタ４２およびフレームカウンタ４３を含み構成される。前記ドットカウンタ４１、ラインカウンタ４２およびフレームカウンタ４３はＣＰＵ３から入力されるカメライネーブル信号１００がアクティブの時、たとえばカメライネーブル信号１００がハイ（Ｈ）レベルとなっている時に作動する。
【０００６】
ドットカウンタ４１は、ＯＳＣ５から入力されるマスタクロック１０２を分周して１画素読み出しパルス１０３を生成する。１画素読み出しパルス１０３は、撮像素子２から１ピクセル（＝１画素）の画像データを読み出す基本クロックである。ラインカウンタ４２は、前記ドットカウンタ４１で生成される１画素読み出しパルス１０３を入力してラインパルス１０４を生成する。ラインパルス１０４は、１画素読み出しパルス１０３を用いて撮像素子２から読み出される画像データの１ラインを示す信号である。フレームカウンタ４３は、前記ラインカウンタ４２で生成されるラインパルス１０４を入力してフレーム信号１０５を生成する。フレーム信号１０５は、１画素読み出しパルス１０３を用いて撮像素子２から読み出される画像データの１フレームを示す信号である。
【０００７】
タイミングジェネレータ６は、クロック生成カウンタ４で生成される１画素読み出しパルス１０３、ラインパルス１０４およびフレーム信号１０５を用いて、撮像素子２で得られた画像データを転送する撮像素子データ転送パルス１０６を生成する。撮像素子２は、前記タイミングジェネレータ６で生成された撮像素子データ転送パルス１０６によって駆動され、アナログの画像データ（以下、アナログ画像データと呼称する）１０７をデータ処理部７に出力する。データ処理部７は、撮像素子２から入力されるアナログ画像データ１０７をディジタルの画像データ（以下、ディジタル画像データ）１０８に変換して出力する。
【０００８】
フレームメモリ８は、前記データ処理部７から入力されるディジタル画像データ１０８の１フレームを一時的に記憶する。このフレームメモリ８は、クロック生成カウンタ４で生成される１画素読み出しパルス１０３を利用してデータ処理部７から入力されるディジタル画像データ１０８を逐次記憶する。またフレームメモリ８は、ＣＰＵ３から入力されるＣＰＵリード信号１０１に基づいて、記憶したディジタル画像データ１０８を読み出しデータ１０９としてバス１１に出力する。
【０００９】
表示部９およびメインメモリ１０は、ＣＰＵ３とともにバス１１に接続される。前記ＣＰＵ３は、フレームメモリ８にＣＰＵリード信号１０１を入力することで、フレームメモリ８に記憶されたディジタル画像データ１０８を読み出しデータとしてバス１１に出力させ、表示部９またはメインメモリ１０に転送する。
【００１０】
図７（ａ）は撮像システム１のタイミング信号波形図であり、図７（ｂ）は図７（ａ）の波形図の一部を拡大して詳細に示すタイミング信号波形図である。図７ではフレーム信号１０５、１画素読み出しパルス１０３、ディジタル画像データ１０８、ＣＰＵリード信号１０１、読み出しデータ１０９およびフレームメモリ８に記憶されるディジタル画像データ１１０の関係を示す。
【００１１】
ここでは、フレーム信号１０５の周期（以下、フレーム周期と呼称する）１１１の一部に注目して説明を行う。フレーム周期１１１は、撮像素子２から読み出し、この読み出した画像データを全てバス１１に出力する期間である。ＣＰＵ３からクロック生成カウンタ４に入力されるカメライネーブル信号１００がアクティブ期間中には、クロック発生カウンタ４は、図７（ａ）および（ｂ）に示すように１画素読み出しパルス１０３およびフレーム信号１０５を周期的に出力する。１画素読み出しパルス１０３が生成されると、タイミングジェネレータ６で撮像素子データ転送パルス１０６が生成され、撮像素子２で得られたアナログ画像データ１０７が読み出される。撮像素子２から読み出されたアナログ画像データ１０７は、データ処理部７でディジタル画像データ１０８に変換される。いま、ディジタル画像データ１０８の１画素毎のデータをＤ０〜Ｄｎとする。カメライネーブル信号１００がアクティブである期間中は、周期的に１画素読み出しパルス１０３が出力されることによって、撮像素子２で得られた画像データの先頭画素から１画素読み出しパルス１０３に同期して出力され、ディジタル画像データ１０８が得られる。
【００１２】
ＣＰＵ３が１画素読み出しパルス１０３の１周期中にＣＰＵリード信号１０１をフレームメモリ８に入力しているときには、フレームメモリ８に入力されたディジタル画像データ１０８は、先頭画素のデータＤ０から逐次ＣＰＵリード信号１０１のパルスに同期して、読み出しデータ１０９としてバス１１に出力される。しかしながら、ＣＰＵ３には、不定期に割り込みが発生するのでフレームメモリ８に入力されるＣＰＵリード信号１０１が途中で途切れる場合がある。この期間を割り込み期間１１２とする。ＣＰＵ２に割り込みが発生すると、ＣＰＵ３からフレームメモリ８にＣＰＵリード信号１０１が出力されない。この割り込み期間１１２に撮像素子２から読み出されたディジタル画像データ信号１０８は、読み出しデータ１０９としてバス１１に出力することができない。たとえば、図７（ｂ）に示すように、フレームメモリ８からデータＤ３が読み出された後、ＣＰＵ３に割り込みが発生した場合、データＤ３以降のデータはフレームメモリ８に記憶される。そして、データＤ８がフレームメモリ８に書き込まれたときに、再びＣＰＵ３からＣＰＵリード信号１０１がフレームメモリ８に入力されると、フレームメモリ８は、記憶された最初のデータＤ４から順番に出力する。したがって、従来の撮像システム１では、割り込み期間１１２に読み出した画像データを一時的に保存するフレームメモリ８が必要であった。
【００１３】
【発明が解決しようとする課題】
上述したように、撮像システム１ではＣＰＵ３に不定期な割り込み期間１１２が発生した場合であっても、データ処理部７から規定時間ごとにディジタル画像データ１０８が出力されるので、撮像素子２から読み出された画像データを一時的に記憶するためのフレームメモリ８を必要としていた。フレームメモリ８は、１フレームの画像データを記憶可能な容量を有する記憶装置であり、撮像システム１を小型化することが困難であるといった問題がある。また、携帯電話機などの情報機器は小型化される傾向があり、小型な撮像システムが望まれている。
本発明の目的は、小型および低コストな撮像システムを提供することである。
【００１４】
【課題を解決するための手段】
本発明は、撮像素子と、
前記撮像素子からのアナログ画像データをデジタル画像データに変換して出力するデータ処理手段と、
データ処理手段からのデジタル画像データを一時的に保持する出力バッファと、
割り込み処理を行う制御手段であって、前記撮像素子からアナログ画像データを１画素単位で読み出し、かつ出力バッファからデジタル画像データを１画素単位で読み出すための読み出し信号を、割り込み期間を除く期間に出力する制御手段と、
前記制御手段が出力する前記読み出し信号が入力されたときのみ、前記撮像素子からアナログ画像データを転送するための基本クロックを出力するクロック発生手段と、
基本クロックに応じて撮像素子からアナログ画像データを読み出すタイミングジェネレータとを含み、
前記出力バッファは、前記制御手段から前記読み出し信号が入力されると、保持しているデジタル画像データをバスに出力することを特徴とする撮像システムである。
【００１５】
本発明に従えば、クロック生成手段は、制御手段から入力される読み出し信号を用いて撮像素子からアナログ画像データを読み出すための基本クロックを生成して出力する。タイミングジェネレータは、基本クロックに応答して撮像素子で得られたアナログ画像データを読み出す。データ処理手段は、撮像素子からのアナログ画像データをデジタル画像データに変換して出力する。出力バッファは、撮像素子から読み出された画像データを一時的に保持し、前記制御手段から前記読み出し信号が入力されると、保持しているデジタル画像データをバスに出力する。制御手段が割り込み期間のときには、読み出し信号がクロック発生手段に入力されないので、クロック発生手段は基本クロックを出力することができない。したがって、制御手段が読み出し信号を出力できないときには、撮像素子から画像データが読み出されないので、撮像手段から出力される画像データを一時的に保持する出力バッファを小型化することができ、撮像システムの小型化を図ることができる。
【００１６】
また本発明は、前記出力バッファは１画素分の画像データを保持することを特徴とする。
【００１７】
本発明に従えば、出力バッファは１画素分の画像データを保持する。したがって、撮像システムを可及的に小型化することができる。
【００１８】
また本発明は、前記撮像素子、クロック発生手段、タイミングジェネレータ、データ処理手段および出力バッファを１つのモジュールとして構成することを特徴とする。
【００１９】
本発明に従えば、上述した前記撮像素子、クロック発生手段、タイミングジェネレータ、データ処理部および出力バッファを１つのモジュールとして構成するので、撮像システムをさらに小型化することができる。
【００２０】
【発明の実施の形態】
図１は、本発明の実施の一形態である撮像システム２０の構成を示すブロック図である。撮像システム２０は、たとえば携帯電話機、ビデオカメラまたはディジタル（デジタル）スチルカメラなどに好適に用いることができる。撮像システム２０は、撮像素子２２、制御手段である中央演算処理装置（以下、ＣＰＵと呼称する）２３、クロック生成カウンタ２４、オシレータ（以下、ＯＳＣと呼称する）２５、タイミングジェネレータ２６、データ処理部２７、表示部２９、メインメモリ３０、クロック発生手段であるクロック発生器３２および出力バッファ３３を含み構成される。
【００２１】
撮像素子２２は、固体撮像素子であり、たとえばＣＣＤ（荷電結合素子）イメージセンサまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。撮像素子２２の画素数は、たとえば６４０ドット×４８０ドットのＶＧＡ（ビデオグラフィックスアレイ）とする。撮像素子２２は、フォトダイオードを有し、撮像すると前記フォトダイオードに入射した光が光電変換されて生じた信号電荷を蓄積する。この信号電荷が撮像して得られた画像データである。
【００２２】
ＣＰＵ２３は、クロック生成カウンタ２４、バス３１、クロック発生器３２、および出力バッファ３３と接続され、クロック生成カウンタ２４およびクロック発生器３２にカメライネーブル信号２００を出力し、クロック発生器３２および出力バッファ３３に撮像素子２２で得られた画像データを１画素単位で読み出すための読み出し信号であるＣＰＵリード信号２０１を出力して、撮像素子２２で得られた画像データを読み出す。
【００２３】
図２は、クロック生成カウンタ２４の詳細な構成を示すブロック図である。クロック生成カウンタ２４は、ドットカウンタ４１、ラインカウンタ４２およびフレームカウンタ４３を含み構成される。クロック生成カウンタ２４は、従来技術のクロック生成カウンタ４と同様な構成であるが、フレーム信号２０５のみを出力する構成としている。前記ドットカウンタ４１、ラインカウンタ４２およびフレームカウンタ４３はＣＰＵ２３から入力されるカメライネーブル信号２００がアクティブの時、たとえばカメライネーブル信号２００がハイ（Ｈ）レベルとなっている時に作動する。
【００２４】
ドットカウンタ４１は、ＯＳＣ５と接続され、ＯＳＣ２５から入力されるマスタクロック２０２を分周してパルス１１３を生成する。ＯＳＣ２５は、図示しない電源から電力を供給されるとマスタクロック２０２を生成する。パルス１１３は、従来技術の１画素読み出しパルス１０３と同様な信号である。ラインカウンタ４２は、前記ドットカウンタ４１で生成されるパルス１１３を入力してパルス１１４を生成する。パルス１１４は、従来技術の１画素読み出しパルス１０４と同様な信号である。フレームカウンタ４３は、前記ラインカウンタ４２で生成されるパルス２０４を入力してフレーム信号２０５を生成する。フレーム信号２０５は、１画素読み出しパルス２０３を用いて撮像素子２２から読み出される画像データの１フレームを示す信号である。
【００２５】
クロック発生器３２は、ＣＰＵ２３、ＯＳＣ２５、クロック生成カウンタ２４、タイミングジェネレータ２６と接続される。クロック発生器３２は、ＣＰＵ２３から入力されるＣＰＵリード信号２０１に基づいて撮像素子２２から画像データを転送するための基本クロックである１画素読み出しパルス２０３およびラインパルス２０４を生成する。クロック発生器３２は、ＣＰＵ２３がＣＰＵリード信号２０１を出力したときのみ、撮像素子２２から画像データを読み出すように制御する。
【００２６】
図３は、クロック発生器３２の詳細な構成を示すブロック図である。クロック発生器３２は、ドットパルスジェネレータ５１、ラインカウンタ４２および負入力ノアゲート（以下、アンドゲートと呼称する）５２を含み構成される。クロック生成器３２は、ＣＰＵ２３から入力されるカメライネーブル信号２００、およびクロック生成カウンタ２４で生成されるフレーム信号２０５がハイ（Ｈ）レベルのときに、カウンタクリア信号２１３がハイ（Ｈ）レベルとなるように構成され、カウンタクリア信号２１３がハイ（Ｈ）レベルの状態で、ドットパルスジェネレータ５１およびラインカウンタ４２が動作状態となるように構成される。これは、カメライネーブル信号２００およびフレーム信号２０５をアンドゲート５２に入力し、アンドゲート５２の出力をカウンタクリア信号２１３とすることによって容易に構成できる。
【００２７】
ドットパルスジェネレータ５１は、ＣＰＵ２３から入力されるＣＰＵリード信号２０１に基づいて１画素読み出しパルス２０３を生成する。ドットパルスジェネレータ５１には、ＣＰＵ２３からＣＰＵリード信号２０１が入力され、ＯＳＣ２５からマスタクロック２０２が入力され、アンドゲート５２からカウンタクリア信号２１３が入力される。ドットパルスジェネレータ５１は、ＣＰＵリード信号２０１のパルスの立ち上がりを検出して、ＯＳＣ２５からのマスタクロック２０２によって同期をかけるとともにパルス化することで、１画素読み出しパルス２０３を出力する。またドットパルスジェネレータ５１は、カウンタクリア信号２１３がロー（Ｌ）レベルになると初期化される。前記ドットパルスジェネレータ５１は、データフリップフロップとアンドゲート５２とで容易に構成することができる。
【００２８】
ラインカウンタ４２は、前記ドットパルスジェネレータ５１で生成された１画素読み出しパルス２０３を用いてラインパルス２０４を生成する。ラインカウンタ４２にも、カウンタクリア信号２１３が入力される。ラインカウンタ４２は、カウンタクリア信号２１３がロー（Ｌ）レベルになると初期化される。
【００２９】
ドットパルスジェネレータ５１およびラインカウンタ４２はフレーム信号２０５によってフレーム周期ごとに初期化される。これによって１画素読み出しパルス２０３、ラインパルス２０４およびフレーム信号２０５を同期させることができる。
【００３０】
タイミングジェネレータ２６は、クロック生成カウンタ２４およびクロック発生器３２と接続される。タイミングジェネレータ２６は、クロック発生器３２のドットパルスジェネレータ５１で生成された１画素読み出しパルス２０３、およびラインカウンタ４２で生成されたラインパルス２０４、ならびにクロック生成カウンタで生成２４されたフレーム信号２０５をクロック生成カウンタ２４およびクロック発生器３２から入力し、これらの信号に応答して、撮像素子２２から画像データを読み出す撮像素子データ転送パルス２０６を生成して撮像素子２２に出力し、撮像素子２２から画像データを読み出す。撮像素子２２は、タイミングジェネレータ２６に接続され、タイミングジェネレータ２６によって駆動されて内部に蓄積される画像データをアナログ信号の画像データ（以下、アナログ画像データと呼称する）２０７として出力する。
【００３１】
データ処理手段であるデータ処理部２７は撮像素子２２に接続され、前記撮像素子２２から出力されたアナログ画像データ２０７が入力される。データ処理部２７では、入力されたアナログ画像データ２０７をディジタル信号の画像データ（以下、ディジタル画像データと呼称する）２０８に変換して出力する。ディジタル画像データ２０８は、たとえば８ビット（ｂｉｔ）のディジタルデータなどである。なお、データ処理部２７では画像データのアナログ−ディジタル変換の他に、ホワイトバランスおよびガンマ補正などの処理を行う機能を持たせてもよい。
【００３２】
出力バッファ３３は、データ処理部２７に接続され、データ処理部２７から出力されたディジタル画像データ２０８が入力される。出力バッファ３３は、バス３１に接続され、ディジタル画像データ２０８を読み出し一時的に保持し、読み出しデータ２０９としてバス３１に出力するためのゲート処理を行う。つまり、ＣＰＵ２３からのＣＰＵリード信号２０１が入力されることによって、ＣＰＵリード信号２０１に応答して出力バッファ３３に入力されたディジタル画像データ２０８を読み出しデータ２０９としてバス３１に出力する。本実施形態では、前記出力バッファ３３は１画素分の画像データを保持する。データ処理部２７と出力バッファ３３との間の接続および出力バッファ３３とバス３１との間の接続は、たとえばａビット（ａは整数）のディジタル画像データが出力される場合には、ａ本の配線で接続される。
【００３３】
表示部２９およびメインメモリ３０は、ＣＰＵ２３とともにバス３１に接続される。前記ＣＰＵ２３は、出力バッファ３３に画像ＣＰＵリード信号２０１を入力することで、ディジタル画像データ２０８を読み出しデータ２０９としてバス３１に出力させ、表示部２９またはメインメモリ３０に転送する。表示部２９は、たとえば液晶表示装置などで構成される。メインメモリ３０は、たとえばランダムアクセスメモリ（ＲＡＭ）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリなどで構成される。読み出しデータ２０９が表示部２９に転送された場合は、表示部２９は読み出しデータ２０９に基づいて画像を表示する。読み出しデータ２０９がメインメモリ３０に転送された場合は、メインメモリ３０は読み出しデータ２０９を記憶する。
【００３４】
図４（ａ）は撮像システム２０のタイミング信号波形図であり、図４（ｂ）は図４（ａ）の一部を拡大して詳細に示すタイミング信号波形図である。図４では、フレーム信号２０５、１画素読み出しパルス２０３、ディジタル画像データ２０８、ＣＰＵリード信号２０１および読み出しデータ２０９の関係を示す。撮像システム２０では、１画素読み出しパルス２０３のパルスの１周期間１１３に撮像素子２２から１画素分の画像データを読み出し、データ処理部２７でデータ処理を行い、出力バッファ３３から読み出しデータ２０９として出力する。
【００３５】
ＣＰＵ２３からクロック生成カウンタ２４およびクロック発生器３２に入力されるカメライネーブル信号２００がアクティブになると、クロック生成カウンタ４ではフレーム信号２０５が生成される。ここで、ＣＰＵ２３からＣＰＵリード信号２０１がクロック発生器３２に入力されると、クロック発生器３２のドットパルスジェネレータ５１では、前記ＣＰＵリード信号２０１に基づいて、１画素読み出しパルス２０３が生成され、ラインカウンタ４２では前記１画素読み出しパルス２０３を用いてラインパルス２０４が生成される。１画素読み出しパルス２０３およびラインパルス２０４は、クロック生成カウンタ２４で生成されたフレーム信号２０５によって同期が取られる。つまり、クロック生成カウンタ２４で生成されたフレーム信号２０５によって、ドットパルスジェネレータ５１およびラインカウンタ４２が初期化されることで、フレーム周期１１１内で信号を同期させることができる。
【００３６】
１画素読み出しパルス２０３は、１画素読み出し終了を示すＣＰＵリード信号２０１のパルスの立ち上がり２２０を使用して生成される。これによって、ＣＰＵリード信号２０１が入力されたときのみ１画素読み出しパルス２０３が生成され、撮像素子２２から順次画像データを読み出すことが可能となる。
【００３７】
クロック発生器３２で生成された１画素読み出しパルス２０３はタイミングジェネレータ２６に入力され、タイミングジェネレータ２６で撮像素子データ転送パルス２０６が生成される。タイミングジェネレータ２６は生成した撮像素子データ転送パルス２０６を出力して撮像素子２２を駆動し、撮像素子２２からアナログ画像データ２０７を読み出す。撮像素子２２から出力されるアナログ画像データ２０７は、データ処理部２７に入力され、ディジタル画像データ２０８に変換される。１画素読み出しパルス２０３に同期して出力されるディジタル画像データ２０８の各画素のデータをＤ０〜Ｄｎとする。
【００３８】
ただし、ＣＰＵリード信号２０１は、クロック発生器２０１に入力されると同時に、出力バッファ３３にも入力されている。したがって、図４（ｂ）に示すように、出力バッファ３２から出力される読み出しデータ２０９は、ＣＰＵリード信号２０１の２パルス目で初めて画像データの先頭データＤ０を出力し、ＣＰＵリード信号２０１の１パルス目では無効なデータＸを出力する。このデータＸは必要がないので、メインメモリ３０に記憶されているソフトウェアによってこのデータＸが無効となるように処理を行うことで、回路を簡略化することができ、また画像データＸを容易に処理することができる。
【００３９】
ＣＰＵ２３に割り込み期間１１２が発生し、ＣＰＵリード信号２０１が出力されない状態となると、クロック発生器３２では、１画素読み出しパルス２０３が生成されない。したがって、撮像素子２２から画像データが読み出されず、たとえば図４（ｂ）に示すようにＣＰＵ２３が割り込み期間１１２となる前に読み出したディジタル画像データ２０８のデータＤ３は、出力バッファ３３に保持された状態となる。
【００４０】
ここで、ＣＰＵ２３の割り込み期間１１２が終了し、ＣＰＵ２３が再びＣＰＵリード信号２０１を出力すると、クロック発生器３２が１画素読み出しパルス２０３を出力し、タイミングジェネレータ２６によって撮像素子２から画像データが読み出される。そして、出力バッファ３３から読み出しデータ２０９が順次バス３１に出力される。
【００４１】
以上のように、撮像システム２０では、１画素読み出しパルス２０３をＣＰＵ２３のＣＰＵリード信号２０１に基づいて生成することによって、ＣＰＵ２３の割り込み期間１１２中には１画素読み出しパルス２０３が生成されないので撮像素子２２から画像データを読み出すことが無い。したがって、ＣＰＵ２３の割り込み期間１１２中には撮像素子２２から画像データが読み出されないので、バス３１に画像データを出力するためにフレームメモリのような大容量のメモリを設ける必要が無い。つまり、１画素分の画像データの保持が可能な出力バッファ３３を設けることで十分対応することができるので、撮像システム２０を小型化することができ、低コスト化を実現することができる。
【００４２】
また、撮像システム２０では撮像素子２２、タイミングジェネレータ２６、データ処理部２７、クロック発生器３２および出力バッファ３３が１つのモジュールとして構成される。このように、前記構成を１つのモジュールとすることによって、撮像システム２０を構成する部品数を少なくすることができ、撮像システム２０の小型化および低コスト化を実現することができる。
【００４３】
また、フレーム周期１１１内のディジタル画像データ２０８の最終データＤｎを読み出すためには、ＣＰＵ２３からＣＰＵリード信号２０１がクロック発生器３２に入力して１画素読み出しパルス２０３を生成する必要があり、１画素読み出しパルス２０３が生成されてしまうが、次のフレーム周期１１１に移行する際にドットパルスジェネレータ５１およびラインカウンタ４２が初期化されることで次のフレーム周期１１１における読み出しに対応することができる。
【００４４】
以上のように、撮像システム２０では、従来と同等の画素数の画像データを転送する際のフレームレート（＝フレーム周期１１１）を維持しつつ、小型かつ低コストな撮像システムを構成することができる。
【００４５】
また本実施形態の撮像システム２０では、フレーム周期１１１中の１画素読み出しパルス２０３を全てＣＰＵリード信号２０１で生成しているが、ドットパルスジェネレータ５１および図２に示すドットカウンタ４１から出力されるパルス１１３を１画素読み出しパルスとして用いてもよい。つまり、ドットパルスジェネレータ５１と、ドットカウンタ４１と出力を任意のタイミングで切り換えて、タイミングジェネレータ２６に入力するセレクタを備え、ドットパルスジェネレータ５１とドットカウンタ４１とをセレクタで切り換えて基本クロックである１画素読み出しパルスを生成する。必要な画像データを読み出す場合にはドットパルスジェネレータ５１を用いてＣＰＵ２３のＣＰＵリード信号２０１に基づいて１画素読み出しパルス２０３を生成して撮像素子２２から画像データを読み出し、必要のない画像データを読み出す場合にはドットカウンタ４１を用いてＣＰＵ２３の状態に関係なくパルス１１３を用いて高速で撮像素子２から読み出すことによって、より効率的なデータ転送を行うことが可能となる。
【００４６】
【発明の効果】
以上のように本発明によれば、制御手段が出力する読み出し信号が入力されると撮像素子から画像データを転送するための基本クロックが出力されるので、制御手段に割り込みが発生し、制御手段が読み出し信号を出力できない場合は、基本クロックが出力されない。したがって、制御手段の割り込み期間に撮像素子から画像データが読み出されないので、撮像素子から出力された画像データを一時的に保持するするバッファを小型化することができ、撮像システムの小型化および低コスト化を図ることができる。
【００４７】
また本発明によれば、出力バッファは１画素分の画像データを保持する構成としているので、撮像システムを可及的に小型化することができ、低コスト化をさらに図ることができる。
【００４８】
また本発明によれば、撮像素子、クロック発生手段、タイミングジェネレータ、データ処理部および出力バッファを１つのモジュールとして構成するので、撮像システムの構成を容易に行うことができ、さらに撮像システムの小型化および低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態である撮像システム２０の構成を示すブロック図である。
【図２】クロック生成カウンタ２４の詳細な構成を示すブロック図である。
【図３】クロック発生器３２の詳細な構成を示すブロック図である。
【図４】撮像システム２０のタイミング信号波形図である。
【図５】従来の撮像システム１の構成を示すブロック図である。
【図６】クロック生成カウンタ４の詳細な構成を示すブロック図である。
【図７】撮像システム１のタイミング信号波形図である。
【符号の説明】
２０  撮像システム
２２  撮像素子
２３  ＣＰＵ
２４  クロック生成カウンタ
２６  タイミングジェネレータ
２７  データ処理部
３２  クロック生成器
３３  出力バッファ
２０１  ＣＰＵリード信号
２０３  １画素読み出しパルス
【図１】
0003971183.tif 000002
【図２】
0003971183.tif 000003
【図３】
0003971183.tif 000004
【図４】
0003971183.tif 000005
【図５】
0003971183.tif 000006
【図６】
0003971183.tif 000007
【図７】
0003971183.tif 000008