(57)【特許請求の範囲】
【請求項１】
メモリトランジスタと選択ゲートトランジスタを有する不揮発性メモリセルが配列形成されたメモリセルアレイを有する半導体記憶装置において、
前記メモリトランジスタおよび選択ゲートトランジスタは、半導体基板にゲート絶縁膜を介して形成された第１層ゲート電極材料膜、およびこの第１層ゲート電極材料膜上に層間絶縁膜を介して積層された第２層および第３層ゲート電極材料膜を有し、
前記メモリトランジスタでは、前記第１層ゲート電極材料膜により浮遊ゲートが、前記第２層および第３層ゲート電極材料膜の積層膜により制御ゲートが形成され、
前記選択ゲートトランジスタでは、前記第３層ゲート電極材料膜が前記第２層ゲート電極材料膜及び層間絶縁膜に開けられた開口を介して前記第１のゲート電極材料膜にコンタクトした状態で第１層乃至第３層ゲート電極材料膜によりゲート電極が形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記半導体基板に前記メモリセルアレイと共に集積形成された周辺回路を有し、この周辺回路のトランジスタは、前記半導体基板にゲート絶縁膜を介して形成された、前記第２層および第３層ゲート電極材料膜の積層膜をパターン形成してなるゲート電極を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２層ゲート電極材料膜は、前記第３層ゲート電極材料膜に比べて薄い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
半導体基板にメモリセルアレイと周辺回路を集積形成する半導体記憶装置の製造方法において、
前記半導体基板に第１のゲート絶縁膜を介して第１層ゲート電極材料膜を堆積する工程と、
前記第１層ゲート電極材料膜上に層間絶縁膜を堆積形成する工程と、
前記半導体基板の前記周辺回路の形成領域で前記層間絶縁膜及び第１層ゲート電極材料膜をエッチング除去する工程と、
前記半導体基板の前記周辺回路の形成領域に第２のゲート絶縁膜を形成する工程と、
前記層間絶縁膜および第２のゲート絶縁膜上に第２層ゲート電極材料膜を堆積する工程と、
前記第２層ゲート電極材料膜のうち前記メモリセルアレイの選択ゲートトランジスタ領域に前記層間絶縁膜を貫通して前記第１層ゲート電極材料膜に達する開口を形成する工程と、
前記第２層ゲート電極材料膜上に重ねて第３層ゲート電極材料膜を堆積する工程と、
前記第３層ゲート電極材料膜、第２層ゲート電極材料膜および第１層ゲート電極材料膜を順次エッチングして、前記メモリセルアレイ領域に前記第１層ゲート電極材料膜を浮遊ゲートとし前記第２層および第３層ゲート電極材料膜の積層膜を制御ゲートとするメモリトランジスタと、前記第３層ゲート電極材料膜が前記開口を介して前記第１層ゲート電極材料膜にコンタクトした第１のゲート電極を持つ選択ゲートトランジスタを形成すると共に、前記周辺回路領域に前記第２層及び第３層ゲート電極材料膜の積層膜による第２のゲート電極を持つトランジスタを形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記メモリトランジスタの制御ゲート及び前記選択ゲートトランジスタの第１のゲート電極はそれぞれ、複数のメモリセルに対して連続的に制御ゲート線及び選択ゲート線としてパターン形成され、前記第２のゲート電極材料膜に開ける開口は、隣接するメモリセルを分離する素子分離領域上に形成される
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記メモリトランジスタの制御ゲート及び前記選択ゲートトランジスタの第１のゲート電極はそれぞれ、複数のメモリセルに対して連続的に制御ゲート線及び選択ゲート線としてパターン形成され、前記第２のゲート電極材料膜に開ける開口は、前記選択ゲート線に沿って連続するスリット状に形成され、前記選択ゲートトランジスタの第１のゲート電極は前記第１のゲート電極材料膜と第３のゲート電極材料膜の積層膜により形成される
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項７】
前記第２層ゲート電極材料膜は、前記第３層ゲート電極材料膜に比べて薄い
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項８】
前記第２のゲート電極材料膜に前記選択ゲート線に沿ってスリット状に形成される開口は、前記選択ゲート線の幅より大きい幅をもつ
ことを特徴とする請求項６記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な２層ゲート構造の不揮発性メモリセルを持つ半導体記憶装置とその製造方法に係り、特にロジック回路等の周辺回路を混載したときのプロセスの改良に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ等の不揮発性半導体メモリのメモリトランジスタは通常、半導体基板にゲート絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介して形成された制御ゲートを持つ積層ゲート構造を有する。メモリトランジスタは、選択ゲートトランジスタと組み合せてメモリセルが構成される。この場合、選択ゲートトランジスタのゲート電極は、メモリセルの浮遊ゲートと同じゲート電極材料膜を用いて形成される。また、不揮発性メモリセルと共にロジック回路を集積形成する場合には、例えばメモリセルの制御ゲートと同じゲート電極材料膜を用いてロジック回路トランジスタのゲートが形成される。
【０００３】
メモリセルとロジック回路トランジスタが形成された半導体基板は、層間絶縁膜で覆われ、この上に金属配線が形成される。配線の微細加工を行うためには、配線の下地となる層間絶縁膜の平坦化が欠かせない。特に、配線を多層に形成する場合には、層間絶縁膜の平坦化が不可欠になる。この層間絶縁膜の平坦化には近年、ＣＭＰ（Chemical Mechanical Polishing）技術が多く用いられている。
ＣＭＰ工程により層間絶縁膜を平坦化する場合、コンタクトのマージンや配線短絡事故防止の観点から、メモリセルアレイ領域の２層ゲート構造部とロジック回路の１層ゲート構造部の高さの差が小さい方が望ましい。そのためには、メモリトランジスタおよび選択ゲートトランジスタの第１層目のゲート電極材料膜を薄くすることが考えられる。
【０００４】
【発明が解決しようとする課題】
しかし、第１層のゲート電極材料膜を薄くすると、この第１層ゲート電極材料膜により作られる選択ゲートトランジスタのゲート電極に対する金属配線のコンタクトの突き抜けが簡単に発生する。これは、選択ゲートトランジスタに対する金属配線の接触不良による歩留まり低下及び信頼性低下の原因となる。
【０００５】
この発明は、上記事情を考慮してなされたもので、３層のゲート電極材料膜を用いて歩留まり及び信頼性向上を図った半導体記憶装置とその製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明は、メモリトランジスタと選択ゲートトランジスタを有する不揮発性メモリセルが配列形成されたメモリセルアレイを有する半導体記憶装置において、前記メモリトランジスタおよび選択ゲートトランジスタは、半導体基板にゲート絶縁膜を介して形成された第１層ゲート電極材料膜、およびこの第１層ゲート電極材料膜上に層間絶縁膜を介して積層された第２層および第３層ゲート電極材料膜を有し、前記メモリトランジスタでは、前記第１層ゲート電極材料膜により浮遊ゲートが、前記第２層および第３層ゲート電極材料膜の積層膜により制御ゲートが形成され、前記選択ゲートトランジスタでは、前記第３層ゲート電極材料膜が前記第２層ゲート電極材料膜及び層間絶縁膜に開けられた開口を介して前記第１のゲート電極材料膜にコンタクトした状態で第１層乃至第３層ゲート電極材料膜によりゲート電極が形成されていることを特徴とする。
【０００７】
この発明において好ましくは、前記半導体基板に前記メモリセルアレイと共に集積形成された周辺回路を有し、この周辺回路のトランジスタは、前記半導体基板にゲート絶縁膜を介して形成された、前記第２層および第３層ゲート電極材料膜の積層膜をパターン形成してなるゲート電極を有するものとする。
【０００８】
この発明はまた、半導体基板にメモリセルアレイと周辺回路を集積形成する半導体記憶装置の製造方法において、前記半導体基板に第１のゲート絶縁膜を介して第１層ゲート電極材料膜を堆積する工程と、前記第１層ゲート電極材料膜上に層間絶縁膜を堆積形成する工程と、前記半導体基板の前記周辺回路の形成領域で前記層間絶縁膜及び第１層ゲート電極材料膜をエッチング除去する工程と、前記半導体基板の前記周辺回路の形成領域に第２のゲート絶縁膜を形成する工程と、前記層間絶縁膜および第２のゲート絶縁膜上に第２層ゲート電極材料膜を堆積する工程と、前記第２層ゲート電極材料膜のうち前記メモリセルアレイの選択ゲートトランジスタ領域に前記層間絶縁膜を貫通して前記第１層ゲート電極材料膜に達する開口を形成する工程と、前記第２層ゲート電極材料膜上に重ねて第３層ゲート電極材料膜を堆積する工程と、前記第３層ゲート電極材料膜、第２層ゲート電極材料膜および第１層ゲート電極材料膜を順次エッチングして、前記メモリセルアレイ領域に前記第１層ゲート電極材料膜を浮遊ゲートとし前記第２層および第３層ゲート電極材料膜の積層膜を制御ゲートとするメモリトランジスタと、前記第３層ゲート電極材料膜が前記開口を介して前記第１層ゲート電極材料膜にコンタクトした第１のゲート電極を持つ選択ゲートトランジスタを形成すると共に、前記周辺回路領域に前記第２層及び第３層ゲート電極材料膜の積層膜による第２のゲート電極を持つトランジスタを形成する工程とを有することを特徴とする。
【０００９】
この発明において、具体的に前記メモリトランジスタの制御ゲート及び前記選択ゲートトランジスタの第１のゲート電極はそれぞれ、複数のメモリセルに対して連続的に制御ゲート線及び選択ゲート線としてパターン形成されものとし、（ａ）前記第２のゲート電極材料膜に開ける開口は、隣接するメモリセルを分離する素子分離領域上に形成される。或いは、（ｂ）前記第２のゲート電極材料膜に開ける開口は前記選択ゲート線に沿って連続するスリット状に形成され、前記選択ゲートトランジスタの第１のゲート電極は前記第１のゲート電極材料膜と第３のゲート電極材料膜の積層膜により形成されるものとする。
【００１０】
この発明において、第２層ゲート電極材料膜は、メモリセルアレイ領域の選択ゲートトランジスタの第３層ゲート電極材料膜を第１層ゲート電極材料膜にコンタクトさせるエッチング工程で周辺回路のゲート領域を保護するために用いられるものであるから、薄いものとすることができる。
【００１１】
この発明によると、選択ゲートトランジスタのゲート電極は、第１層ゲート電極材料膜とこれにコンタクトする第３層ゲート電極材料膜によりパターン形成される。従って、第１層ゲート電極材料膜を薄くしたとしても、選択ゲートトランジスタのゲート電極に金属配線をコンタクトさせる工程での突き抜けは確実に防止され、歩留まり及び信頼性の向上が図られる。
また、メモリトランジスタの制御ゲートは第２層及び第３層ゲート電極材料膜の積層膜により形成され、周辺回路トランジスタのゲート電極も第２層及び第３層ゲート電極材料膜の積層膜により形成される。従って、第１層ゲート電極材料膜を薄くすることにより、メモリトランジスタのゲート部と周辺回路トランジスタのゲート部の高さの差は小さくするとができ、金属配線形成前の層間絶縁膜の平坦化が容易になる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態によるＥＥＰＲＯＭのメモリセルアレイ領域のレイアウトを示し、図２はそのメモリセルアレイ領域のＡ−Ａ′及びＢ−Ｂ′断面と、併せて周辺回路トランジスタ部の断面を示している。
【００１３】
メモリセルアレイ領域では、シリコン基板１が素子分離絶縁膜１０により区画された領域にメモリトランジスタＭＴと選択ゲートトランジスタＳＴとからなるメモリセルが配列形成される。メモリトランジスタＭＴは、シリコン基板１に、ゲート絶縁膜３を介して浮遊ゲート４が形成され、この浮遊ゲート４上に層間絶縁膜５を介して制御ゲート６が形成され、ソース、ドレインとなるｎ+型拡散層７が形成されている。ゲート絶縁膜３には、トンネル絶縁膜からなる書き換え領域２が形成されている。浮遊ゲート４は、第１層ゲート電極材料膜Ｌ１により形成され、制御ゲート６は、第２層ゲート電極材料膜Ｌ２と第３層ゲート電極材料膜Ｌ３の積層膜により形成されている。
【００１４】
選択ゲートトランジスタＳＴのゲート電極７は、メモリトランジスタＭＴと同様に３層のゲート電極材料膜Ｌ１〜Ｌ３により形成されている。この実施の形態では、選択ゲートトランジスタＳＴのゲート電極７の第３層ゲート電極材料膜Ｌ３は、Ｂ−Ｂ′断面に示すように、素子分離領域において、第２層ゲート電極材料膜Ｌ２に層間絶縁膜５を貫通するように開けた開口９を介して、第１層ゲート電極材料膜Ｌ１にコンタクトさせている。
【００１５】
メモリトランジスタＭＴの浮遊ゲート４は、図１に斜線で示したように各メモリセル毎に分離されてパターン形成される。制御ゲート６は、図１に示すように一方向に複数のメモリセルにまたがって連続的に形成されて、これが制御ゲート線ＣＧとなる。また選択ゲートトランジスタＳＴのゲート電極８も制御ゲート線ＣＧと同様に連続的にパターン形成されて選択ゲート線ＳＧとなる。
【００１６】
周辺回路のトランジスタＱは、ゲート絶縁膜１１を介して形成されたゲート電極１２と、ソース、ドレインとなるｎ+型拡散層１３を有する。ゲート電極１２は、メモリセルアレイ領域の３層ゲート電極材料膜Ｌ１〜Ｌ３のうち、第２層及び第３層ゲート電極材料膜Ｌ２及びＬ３の積層膜によりパターン形成されている。図では周辺回路のＮＭＯＳトランジスタ一つを代表的に示しているが、周辺回路がＣＭＯＳ構成の場合のＰＭＯＳトランジスタについても同様のゲート構造をもって作られる。
【００１７】
メモリセル及び周辺回路トランジスタが形成された基板上は、層間絶縁膜２１で覆われ、この上にビット線（ＢＬ）２２、ソース線（ＳＳ）２３、周辺回路の信号配線２５等の金属配線が形成される。層間絶縁膜２１は、ＣＭＰ処理により平坦化される。また層間絶縁膜２１の配線接続部にはコンタクトプラグ２４が埋め込まれる。金属配線２２，２３，２５はこれらのコンタクトプラグ２４を介して拡散層に接続される。
【００１８】
図３は、選択ゲート線ＳＧに対して適当な箇所でコンタクトさせる金属配線２６のコンタクト部、即ち図１のＣ−Ｃ′の断面構造を示している。選択ゲート線ＳＧとなるゲート電極８は前述のように、３層のゲート電極材料膜Ｌ１〜Ｌ３によりパターン形成されており、金属配線２６はその最上層ゲート電極材料膜Ｌ３にコンタクトする。
【００１９】
次にこの実施の形態での具体的な製造工程を、図２に対応する断面を用いた図４〜図９を参照して説明する。
図４に示すように、シリコン基板１にＬＯＣＯＳ法又は埋め込み法等により素子分離絶縁膜１０を形成し、その後メモリトランジスタＭＴのソース、ドレイン領域に予めｎ+型拡散層７−１を形成する。続いて、ゲート絶縁膜３を形成する。ゲート絶縁膜３のうち、メモリトランジスタＭＴの書き換え領域２にはウインドウを開けて薄いトンネル絶縁膜を形成する。
【００２０】
次いで、メモリトランジスタＭＴの浮遊ゲートを形成するための第１層ゲート電極材料膜Ｌ１として多結晶シリコン膜を堆積する。この第１層ゲート電極材料膜Ｌ１には、メモリセルアレイ領域の隣接するメモリトランジスタの間の素子分離領域上に浮遊ゲートを分離するためのセルスリット３２を開ける。
その後、層間絶縁膜５を堆積した後、メモリセルアレイ領域を覆うレジスタパターン３１を形成し、図５に示すように、周辺回路領域の層間絶縁膜５、第１層ゲート電極材料膜Ｌ１及びゲート絶縁膜３を順次エッチング除去する。
【００２１】
次に、図６に示すように、周辺回路領域の露出したシリコン基板１０にゲート絶縁膜１１を形成した後、全面に第２層ゲート電極材料膜Ｌ２として薄い多結晶シリコン膜を堆積する。第２層ゲート電極材料膜Ｌ２は、この上に積層される第３層ゲート電極材料膜Ｌ３と共に、選択ゲートトランジスタＭＴ及び周辺回路トランジスタＱのゲート電極、及びメモリトランジスタＭＴの制御ゲートとなるものである。但し、第３層ゲート電極材料膜Ｌ３を堆積する前に、第３層ゲート電極材料膜Ｌ３を選択ゲートトランジスタ領域で第１層ゲート電極材料膜Ｌ１にコンタクトさせるための開口を開ける工程が必要となる。
【００２２】
図７は、上述した第３層ゲート電極材料膜Ｌ３を選択ゲートトランジスタＳＴの領域で第１層ゲート電極材料膜Ｌ１にコンタクトさせるための開口９を開ける工程を示している。図示のように隣接する選択ゲートトランジスタの間の素子分離領域上に窓を持つレジスタパターン３３を形成し、第２層ゲート電極材料膜Ｌ２及びその下の層間絶縁膜５をエッチングして開口９を形成する。
そして、レジストパターン３３を除去した後、図８に示すように、第３層ゲート電極材料膜Ｌ３として多結晶シリコン膜を堆積する。第３のゲート電極材料膜Ｌ３は、ゲート電極の主体になるものであり、第２層ゲート電極材料膜Ｌ２に比べて十分厚いものとする。
【００２３】
その後、ゲート加工ために図示しないレジスタパターンを形成し、第３層ゲート電極材料膜Ｌ３、第２層ゲート電極材料膜Ｌ２をエッチングし、更に層間絶縁膜５、続いて第１層ゲート電極材料膜Ｌ１をエッチングして、図９に示すように、選択ゲートトランジスタＳＴのゲート電極８、メモリトランジスタＭＴの制御ゲート６と浮遊ゲート５、及び周辺回路トランジスタＱのゲート電極１２を形成する。
【００２４】
図示のように、選択ゲートトランジスタＳＴでは、第３層ゲート電極材料膜Ｌ３が素子分離領域で第１層ゲート電極材料膜Ｌ１にコンタクトして、３層構造のゲート電極８となる。メモリトランジスタＭＴでは、第２層及び第３層ゲート電極材料膜Ｌ２及びＬ３の積層構造により制御ゲート６が形成される。周辺回路トランジスタＱでは同様に、第２層及び第３層ゲート電極材料膜Ｌ２及びＬ３の積層構造によりゲート電極１２が形成される。
【００２５】
この後、メモリセルアレイ領域では、ゲート電極８及び制御ゲート６に自己整合された状態でｎ+型拡散層７−２を形成する。同時に周辺回路トランジスタＱ領域でもソース、ドレインとなるｎ+型拡散層１３を形成する。
その後、図２に示すように、層間絶縁膜２１を堆積してＣＭＰによる平坦化処理を行う。層間絶縁膜２１にコンタクトプラグ２４を埋め込み、その後金属配線を形成する。
【００２６】
以上のようにこの実施の形態では、メモリセルの選択ゲートトランジスタＳＴでは、第１層ゲート電極材料膜Ｌ１がゲート電極８の最下層として用いられるが、第１層ゲート電極材料膜Ｌ１上には層間絶縁膜５を介して第２層ゲート電極材料膜Ｌ２と第３層ゲート電極材料膜Ｌ３が積層される。そして、第３のゲート電極材料膜Ｌ３は、所定箇所で第１層ゲート電極材料膜Ｌ１にコンタクトさせることにより、ゲート電極８の上部層として用いられている。従って、図３に示したように、選択ゲート線ＳＧに接続される金属配線２６は、３層構造のゲート電極８にコンタクトすることになる。この結果、第１層ゲート電極材料膜のみを用いた従来技術におけるようなコンタクトの突き抜けが生じるおそれはない。
また、メモリトランジスタＭＴの制御ゲート６は、第２層及び第３層ゲート電極材料膜Ｌ２及びＬ３の積層膜により形成され、同様に周辺回路トランジスタＱのゲート電極１２も第２層及び第３層ゲート電極材料膜Ｌ２及びＬ３の積層膜により形成される。従ってメモリトランジスタＭＴの浮遊ゲート４となる第１層ゲート電極材料膜Ｌ１を薄くすれば、メモリトランジスタＭＴ部と周辺回路トランジスタＱ部の高さの差は小さいものとなる。これにより、ＣＭＰ処理による金属配線形成前の層間絶縁膜２１の平坦化も容易になる。
【００２７】
［実施の形態２］
上記実施の形態では、選択ゲートトランジスタＳＴのゲート電極８は、第３層ゲート電極材料膜Ｌ３を素子分離領域上で第１層ゲート電極材料膜Ｌ１にコンタクトさせることにより、第３のゲート電極材料膜Ｌ３を裏打ちゲート配線として用いている。即ち、第３層ゲート電極材料膜Ｌ３の第１層ゲート電極材料膜Ｌ１に対するコンタクト開口９は不連続に配置されている。しかしこのコンタクト開口９を選択ゲート線ＳＧに沿って連続的に形成することも可能である。
【００２８】
その様な実施の形態の製造工程を次に説明する。図４〜図６までは、先の実施の形態と同様であり、図７〜図８に対応するプロセス断面図を図１０〜図１２に示す。図１０に示すように、レジスタパターン３３は、選択ゲート線ＳＧに沿った方向に連続的なスリット３４を持って形成する。スリット３４の幅Ｗ１は、最終的に加工される選択ゲート線ＳＧの幅Ｗ２より広いものとすることができる。
そして、このレジストパターン３３を用いて第２層ゲート電極材料膜Ｌ２、及び層間絶縁膜５をエッチングして、選択ゲート線ＳＧの幅Ｗ２より広いスリット状開口９を開ける。
【００２９】
その後、レジストパターン３３を除去して、先の実施の形態と同様に、第３層ゲート電極材料膜Ｌ３を堆積し（図１１）、その後ゲート電極加工を行う（図１２）。選択ゲートトランジスタＳＴのゲート電極８の幅Ｗ２を、層間絶縁膜５に開けるスリット開口９の幅Ｗ１より小さくすれば、図１２に示すように、選択ゲートトランジスタＳＴのゲート電極８は、間に層間絶縁膜を挟むことなく、第１層ゲート電極材料膜Ｌ１と第３層ゲート電極材料膜Ｌ３とが全面コンタクトした積層膜により形成される。
【００３０】
この実施の形態での、選択ゲート線ＳＧに対する金属配線２６のコンタクト部の構造を、図３に対応させて示すと、図１３のようになる。金属配線２６のコンタクトは、第１層ゲート電極材料膜Ｌ１と第３層ゲート電極材料膜Ｌ３の積層膜に対してとられるから、実施の形態１と同様に、コンタクト突き抜けが生じることはない。
そしてこの実施の形態によると、選択ゲートトランジスタＳＴのゲート電極、即ち選択ゲート線ＳＧでは、第３層ゲート電極材料膜Ｌ３が単なる第１層ゲート電極材料膜Ｌ１の裏打ちではなく、第１層ゲート電極材料膜Ｌ１と第３層ゲート電極材料膜Ｌ３とが一体となって積層されるから、ゲート電極８及び選択ゲート線ＳＧは、より低抵抗となる。
【００３１】
【発明の効果】
以上述べたようにこの発明によれば、３層のゲート電極材料膜を用いて、選択ゲートトランジスタのゲート電極は、第１層ゲート電極材料膜とこれにコンタクトする第３層ゲート電極材料膜によりパターン形成される。従って、選択ゲートトランジスタのゲート電極に金属配線をコンタクトさせる工程での突き抜けは確実に防止され、歩留まり及び信頼性の向上が図られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭのメモリセルアレイ領域のレイアウトを示す図である。
【図２】図１のＡ−Ａ′位置、Ｂ−Ｂ′位置及び周辺回路トランジスタ領域の断面図である。
【図３】図１のＣ−Ｃ′位置の断面図である。
【図４】同実施の形態の第１層ゲート電極材料膜堆積の工程を示す断面図である。
【図５】同実施の形態の第１層ゲート電極膜の加工工程を示す断面図である。
【図６】同実施の形態の第２層ゲート電極膜堆積の工程を示す断面図である。
【図７】同実施の形態の第１層ゲート電極材料膜に対するコンタクト開口の形成工程を示す断面図である。
【図８】同実施の形態の第２層及び第２層ゲート電極材料膜堆積の工程を示す断面図である。
【図９】同実施の形態のゲート電極加工工程を示す断面図である。
【図１０】他の実施の形態における図７対応の断面図である。
【図１１】同実施の形態における図８対応の断面図である。
【図１２】同実施の形態における図９対応の断面図である。
【図１３】同実施の形態の図３対応の断面図である。
【符号の説明】
１…シリコン基板、２…書き換え領域、３…ゲート絶縁膜、４…浮遊ゲート、５…層間絶縁膜、６…制御ゲート、７…拡散層、８…ゲート電極、９…開口、１０…素子分離絶縁膜、１１…ゲート絶縁膜、１２…ゲート電極、１３…拡散層、２１…層間絶縁膜、２２，２３，２５…金属配線、２４…コンタクトプラグ、ＭＴ…メモリトランジスタ、ＳＴ…選択ゲートトランジスタ、Ｑ…周辺回路トランジスタ、Ｌ１…第１層ゲート電極材料膜、Ｌ２…第２層ゲート電極材料膜、Ｌ３…第３層ゲート電極材料膜。
【図１】
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【図２】
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【図３】
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【図１３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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