(57)【特許請求の範囲】
【請求項１】
複数行のワード線と複数列のビット線対に接続された複数のメモリセルを有するメモリと、
前記メモリをアクセスするためのスタート位置のカラムアドレスデータが記憶されるカラムアドレスレジスタと、
前記カラムアドレスレジスタから前記カラムアドレスデータがロードされ、カラムクロックに基づいて前記カラムアドレスデータをインクリメント又はディクリメントしてカラムアドレス信号を出力するカラムアドレスカウンタと、
前記カラムアドレス信号をデコードして、そのカラムアドレスに一致する前記ビット線対を選択する信号を出力するカラムアドレスデコーダと、
前記メモリをアクセスするためのスタート位置のロウアドレスデータが記憶されるロウアドレスレジスタと、
前記ロウアドレスレジスタから前記ロウアドレスデータがロードされ、ロウクロックに基づいて前記ロウアドレスデータをインクリメント又はディクリメントしてロウアドレス信号を出力するロウアドレスカウンタと、
前記ロウアドレス信号をデコードして、そのロウアドレスに一致する前記ワード線をアクティブにする信号を出力するロウアドレスデコーダと、
リターンコマンド信号に基づいて、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの一方のカウンタに、該カウンタに接続された前記カラムアドレスレジスタ又は前記ロウアドレスレジスタの一方より前記カラムアドレスデータ又は前記ロウアドレスデータを再ロードするロード信号を発生する信号発生手段と、
を有し、
前記信号発生手段は、
前記リターンコマンド信号に加えて、インクリメントクロックが入力され、さらに、カラムアドレスインクリメントモードとロウアドレスインクリメントモードとを切り換えるモード切換信号が入力され、
前記モード切換信号に基づいて、前記カラムアドレスレジスタより前記カラムアドレスカウンタに前記カラムアドレスデータをロードさせるカラムアドレスロード信号と、前記ロウアドレスレジスタより前記ロウアドレスカウンタに前記ロウアドレスデータをロードさせるロウアドレスロード信号と、のいずれか一方をアクティブとし、
前記モード切換信号により前記カラムアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記カラムクロックとして出力し、かつ、前記ロウアドレスロード信号をノンアクティブとし、前記リターンコマンド信号に基づいて、前記ロウアドレスクロック及び前記カラムアドレスロード信号をアクティブとし、
前記モード切換信号により前記ロウアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記ロウクロックとして出力し、かつ、前記カラムアドレスロード信号を常時ノンアクティブとし、前記リターンコマンドに基づいて、前記カラムアドレスクロック及び前記ロウアドレスロード信号をアクティブとすることを特徴とする半導体集積回路。
【請求項２】
請求項１において、
データ反転コマンド信号に基づいて、前記カラムアドレスデコーダにて選択された前記ビット線対のうちの一方の反転ビット線を介して、所定のメモリセルに記憶されたデータ電位とは論理が反転された反転データを読み出す手段と、
読み出された前記反転データを、データ読み出し元の前記所定のメモリセルに接続された前記ビット線対の他方のビット線に供給して、前記所定のメモリセルに前記反転データを書き込む手段と、
をさらに有することを特徴とする半導体集積回路。
【請求項３】
マイクロプロセッシングユニットと表示部とに接続され、前記マイクロプロセッシングユニットとの間で表示データが入出力され、前記表示データを前記表示部に表示駆動制御する表示駆動制御回路において、
請求項１または２に記載の半導体集積回路を有することを特徴とする表示駆動制御回路。
【請求項４】
複数本のデータ線と複数本の走査線とが交差することで画素が形成された画像表示部と、
複数本の前記データ線にデータ信号を供給する信号線ドライブ回路として用いられる請求項１または２に記載の半導体集積回路装置と、
を有することを特徴とする画像表示装置。
【請求項５】
請求項４に記載の画像表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリを内蔵した半導体集積回路並びにそれを用いた応用装置としての表示駆動制御回路、画像表示装置及び電子機器に関する。さらに詳しくは、本発明は、メモリ記憶領域の特定領域についてのリード動作及び／又はライト動作を少ないステップで実行することができる半導体集積回路及びその応用装置に関する。さらには、本発明は、上記特定領域内のメモリセルの記憶データの論理を簡易に反転できる半導体集積回路及びその応用装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば液晶表示装置を例に挙げれば、液晶表示パネルの大型化に伴う画素数の増大により、液晶表示パネルの信号線を駆動する信号線ドライブ回路を、１個の半導体集積回路（信号線ドライブＩＣ）あるいはこれを複数カスケード接続して用いている。信号線ドライブＩＣの使用個数は液晶表示パネルの画素数に応じて選択される。
【０００３】
ところで、この種の液晶表示装置を組み込んで、パーソナルコンピュータ、プロジェクタなどの電子機器を構成する場合に、この電子機器内に設けられたマイクロプロセッシングユニット（ＭＰＵ）が、１個又は複数個の信号線ドライブＩＣブとの間で、制御データ、表示データの入出力を行う必要がある。この場合、ＭＰＵは、他の周辺回路の制御も併せて時分割にて行う必要があるため、信号線ドライブＩＣに対するアクセス回数を少なくし、しかも、表示画面の画質に悪影響を及ぼさないことが望ましい。
【０００４】
ここで、図１０に示すＲＡＭ１００の記憶領域Ａのうちの特定領域Ｂ内のデータを書き換える場合について考察する。図２１は、このデータ書き換え動作に必要なステップを示すフローチャートである。
【０００５】
図２１において、まずカラムアドレスをセットするためのコマンドが、ＭＰＵより信号線ドライブＩＣに入力される（ステップ１）。これに続いて、スタート位置となるカラムアドレスデータ（図１０のカラムアドレス［１０］を指定するデータ）が、ＭＰＵより信号ドライバに入力される（ステップ２）。次に、ロウアドレスをセットするためのコマンドが、ＭＰＵより信号線ドライブＩＣに入力される（ステップ３）。これに続いて、スタート位置となるロウアドレスデータ（図１０のロウアドレス［５］を指定するデータ）が、ＭＰＵより信号ドライバに入力される（ステップ４）。次に、書き込み開始のコマンドが、ＭＰＵより信号線ドライブＩＣに入力され（ステップ５）、これに続いて、１ライン分の表示データがＭＰＵより信号線ドライブＩＣに入力される（ステップ６）。これにより、特定領域Ｂの１ラインのデータ書き換えが実施される。
【０００６】
そして、次ラインの書き換えデータが存在する場合には（ステップ７がＹＥＳ）、ステップ１〜ステップ６が繰り返し実行される。なお、２つライン目以降についてのデータ書き込み動作においては、ステップ１ではスタート位置となるカラムアドレスデータ（図１０のカラムアドレス［１０］を指定するデータ）が再度入力され、ステップ４では順次新たなロウアドレスライン毎に［６］，［７］…と指定される。
【０００７】
図１０のＲＡＭの特定領域Ｂ内と対応する液晶表示パネルの表示領域のみを、白黒で反転させるニーズもある。この場合には、図２１と同様な手順にて特定領域Ｂのメモリセルに記憶されたデータを、ＭＰＵ側にまず読み出す必要がある。この後ＭＰＵは、読み出されたデータ電位とは論理が反転された反転データに処理し、図２１に示す手順に従って特定領域Ｂ内のデータを反転データに書き換えることになる。
【０００８】
このように、図１０に示す特定領域Ｂのデータのリード及び／又はライト動作のために、従来はＭＰＵに多くの動作ステップを負担させていた。
【０００９】
そこで、本発明の目的は、メモリの特定領域のデータのリード及び／又はライト動作を、外部との間でのコマンド又はメモリ記憶用データの入出力のステップ回数を少なくして実行することができる半導体集積回路並びにそれを用いた表示駆動制御回路、画像表示装置及び電子機器を提供することにある。
【００１０】
本発明の他の目的は、メモリセルに記憶されたデータ電位とは論理の反転されたデータを、元のメモリセルに書き換える動作を、外部でのデータ処理に頼らずに実行することができる半導体集積回路並びにそれを用いた表示駆動制御回路、画像表示装置及び電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１の発明に係る半導体集積回路は、複数行のワード線と複数列のビット線対に接続された複数のメモリセルを有するメモリと、
前記メモリをアクセスするためのスタート位置のカラムアドレスデータが記憶されるカラムアドレスレジスタと、
前記カラムアドレスレジスタから前記カラムアドレスデータがロードされ、カラムクロックに基づいて前記カラムアドレスデータをインクリメント又はディクリメントしてカラムアドレス信号を出力するカラムアドレスカウンタと、
前記カラムアドレス信号をデコードして、そのカラムアドレスに一致する前記ビット線対を選択する信号を出力するカラムアドレスデコーダと、
前記メモリをアクセスするためのスタート位置のロウアドレスデータが記憶されるロウアドレスレジスタと、
前記ロウアドレスレジスタから前記ロウアドレスデータがロードされ、ロウクロックに基づいて前記ロウアドレスデータをインクリメント又はディクリメントしてロウアドレス信号を出力するロウアドレスカウンタと、
前記ロウアドレス信号をデコードして、そのロウアドレスに一致する前記ワード線をアクティブにする信号を出力するロウアドレスデコーダと、
リターンコマンド信号に基づいて、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの一方のカウンタに、該カウンタに接続された前記カラムアドレスレジスタ又は前記ロウアドレスレジスタの一方より前記カラムアドレスデータ又は前記ロウアドレスデータを再ロードするロード信号を発生する信号発生手段と、
を有することを特徴とする。
【００１２】
請求項１の発明によれば、メモリ記憶領域内の特定領域内のデータをリード・ライトする際には、そのスタート位置に相当するカラムアドレスデータがカラムアドレスレジスタにセットされ、そのスタート位置に相当するロウアドレスがロウアドレスレジスタにセットされる。これらのアドレスデータは、リード・ライト動作前に、カラムアドレスカウンタ及びロウアドレスカウンタにロードされる。本発明は上記のアドレスデータをレジスタにセットすることで、外部の例えばＭＰＵから再度それらのアドレスデータの供給を受ける必要がない。例えば、カラム方向にスキャンする場合には、カラム方向に沿った一ラインについてのデータのリード又はライトが終了した後、リターンコマンド信号に基づいて、カラムアドレスレジスタよりカラムアドレスカウンタにカラムアドレスを再度ロードすればよい。このとき、ロウカウンタは、リターンコマンドに基づいて一つインクリメント又はディクリメントして、次のロウアドレスを発生できる。ロウ方向にスキャンする場合には、ロウ方向に沿った一ラインについてのデータのリード又はライトが終了した後、リターンコマンド信号に基づいて、ロウアドレスレジスタよりロウアドレスカウンタにロウアドレスを再度ロードすればよい。このとき、カラムカウンタは、リターンコマンドに基づいて一つインクリメント又はディクリメントして、次のカラムアドレスを発生できる。このようにすれば、例えば図１０の特定領域Ｂの２ライン目以降のＲＡＭアクセスの前に、図２１のステップ１〜ステップ４の実行を省略できる。
【００１３】
請求項２の発明は、請求項１において、
前記信号発生手段は、前記リターンコマンド信号に加えて、インクリメントクロックが入力され、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの一方に、前記カラムクロック及び前記ロウクロックの一方のカウントクロックとして前記インクリメントクロックを出力し、かつ、前記リターンコマンド信号に基づいてアクティブとされる前記ロード信号を出力し、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの他方に、前記カラムクロック及び前記ロウクロックの他方のカウントクロックを、前記リターンコマンド信号に基づいてアクティブとすることを特徴とする。
【００１４】
請求項２の発明によれば、信号発生手段がインクリメントクロックを入力することで、請求項１の発明の実施に必要なカラムアドレスクロック及びロウアドレスクロックを出力することができる。ここで、カウントクロックがアクティブになると、カウンタにてカウントアップ又はカウントダウンされる。
【００１５】
請求項３の発明は、請求項２において、
前記信号発生手段は、カラムアドレスインクリメントモードとロウアドレスインクリメントモードとを切り換えるモード切換信号が入力され、前記モード切換信号に基づいて、前記カラムアドレスレジスタより前記カラムアドレスカウンタに前記カラムアドレスデータをロードさせるカラムアドレスロード信号と、前記ロウアドレスレジスタより前記ロウアドレスカウンタに前記ロウアドレスデータをロードさせロウアドレスロード信号と、のいずれか一方をアクティブとすることを特徴とする。ここで、ロード信号がアクティブになると、レジスタ内のアドレスデータがカウンタにロードされる。
【００１６】
請求項３の発明によれば、カラム方向とロウ方向とでスキャン方向を切り換えることができ、しかも信号発生手段は請求項１の発明の実施に必要なタイミング信号を全て発生することができる。
【００１７】
請求項４の発明は、請求項３において、
前記信号発生手段は、前記モード切換信号により前記カラムアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記カラムクロックとして出力し、かつ、前記ロウアドレスロード信号をノンアクティブとし、前記リターンコマンド信号に基づいて、前記ロウアドレスクロック及び前記カラムアドレスロード信号をアクティブとすることを特徴とする。
【００１８】
請求項５の発明は、請求項３において、
前記信号発生手段は、前記モード切換信号によりロウアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記ロウアドレスクロックとして出力し、前記リターンコマンドに基づいて前記カラムアドレスクロック及び前記ロウアドレスロード信号をアクティブとし、前記カラムアドレスロード信号を常時ノンアクティブとすることを特徴とする。
【００１９】
請求項４，５の各発明によれば、信号発生手段が各モードに適合したタイミング信号を発生させることができる。
【００２０】
請求項６の発明は、請求項１乃至５のいずれかにおいて、
データ反転コマンド信号に基づいて、前記カラムアドレスデコーダにて選択された前記ビット線対のうちの一方の反転ビット線を介して、所定のメモリセルに記憶されたデータ電位とは論理が反転された反転データを読み出す手段と、
読み出された前記反転データを、データ読み出し元の前記所定のメモリセルに接続された前記ビット線対の他方のビット線に供給して、前記所定のメモリセルに前記反転データを書き込む手段と、
をさらに有することを特徴とする。
【００２１】
請求項６の発明によれば、反転データの書き換えに際して、２ライン目以降のアドレスセットのために外部からのアドレスデータの転送を受ける必要がないことは、請求項１〜５の発明と同様である。さらに加えて、請求項６の発明の主題によれば、反転データのためのメモリのリード・ライト動作をデータ反転コマンド信号に基づいて実施でき、外部からのコマンド入力を最小限に押さえることができる。しかも、反転データを半導体集積回路内にて生成しているので、外部との間でメモリ記憶データを入出力する必要もない。なお、この請求項６の主題は請求項７にて独立形式で記載されており、この請求項７の発明では、上述の請求項６の主題に基づく効果を奏することができる。
【００２２】
請求項１〜７にて定義された半導体集積回路は、請求項８〜１０にて定義された表示駆動制御回路、画像表示装置及びそれを用いた電子機器での表示データの書き換え制御又は読み出し制御に有効である。
【００２３】
【発明の実施の形態】
以下、本発明を液晶表示装置を備えた電子機器に適用した実施の形態について、図面を参照して具体的に説明する。
【００２４】
（装置全体の制御系の説明）
図１は、液晶表示パネル及びその表示駆動制御回路を含む電子機器を示している。図１において、液晶表示パネル１０は例えば３２０×２４０の画素を備え、３２０本の信号線と２４０本の走査線との交差によって形成される画素位置には、スイッチング素子と液晶層とが直列に接続されて画素が構成される。なお、液晶表示パネル１０は、画素位置の各液晶層に例えばＴＦＴにて代表される３端子型スイッチング素子、あるいはＭＩＭにてして代表される２端子型スイッチング素子を接続したアクティブマトリックス型液晶表示パネルとすることができる。あるいは、単純マトリックス型液晶表示パネルであってもよい。
【００２５】
この液晶表示パネル１０を駆動するためにの表示駆動制御回路は、信号線ドライバ２０、走査線ドライバ３０、電源回路４０及び発振用外付け回路５０を有する。
【００２６】
前記信号線ドライバ（カラムドライバ）２０は、３２０本の信号線にデータ信号を供給するものであり、本実施例では、第１の信号線ドライブＩＣ２２と、第２の信号線ドライブＩＣ２４とを有する。第１の信号線ドライブＩＣ２２は、１〜１６０本目の信号線にデータ信号を供給し、第２の信号線ドライブＩＣ２４は、１６１〜３２０本目の信号線にデータ信号を供給する。なお、本実施例では、最大で４つの信号線ドライブＩＣがカスケード接続可能であり、最大で１６０×４＝６４０本の信号線を駆動できる。
【００２７】
この第１，第２の信号線ドライブＩＣ２２，２４は共に同一の構成を有する。カスケード接続可能な最大４つの信号線ドライブＩＣを第１段〜第４段にて使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの外部端子が設けられ、その外部端子に印加される電位の組合せを異ならせている。第１段目の第１の信号線ドライブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定され、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１では示していないが、第３段目の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目の信号線ドライブＩＣは、ＬＲ０端子＝ＨＲ１端子＝Ｈに設定される。
【００２８】
走査線ドライバ（ページドライバ）３０は、２４０本の走査線に走査信号を供給するものであり、本実施例では、第１の走査線ドライブＩＣ３２と、第２の走査線ドライブＩＣ３４とを有する。第１の走査線ドライブＩＣ３２は、１〜１２０本目の走査線に走査信号を供給し、第２の走査線ドライブＩＣ３４は、１２１〜２４０本目の走査線に走査信号を供給する。
【００２９】
信号線ドライバ２０及び走査線ドライバ３０には、電源回路４０より電力が供給され、マイクロプロセッシングユニット（ＭＰＵ）６０より各種コマンド信号及びデータ信号が供給される。
【００３０】
（信号線ドライブＩＣの説明）
次ぎに、共に同一の構成を有する第１，第２の信号線ドライブＩＣ２２，２４の詳細について、図２を参照して説明する。
【００３１】
図２は信号線ドライブＩＣに共通な構成を示している。この信号線ドライブＩＣは、表示データＲＡＭ１００と、この表示データＲＡＭ１００に対して例えば１バイト単位にて表示データのリード・ライト動作を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ１００より例えば４ライン分の表示データを読み出し制御して、４ライン同時選択のＭＬＳ（マルチ・ライン・セレクション）駆動を可能とするＬＣＤ制御回路１３０とを有する。ＩＣ内部のバスライン１１１には、バス接続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介して接続されている。また、このバスライン１００には、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力回路１１２を介して接続されている。ＭＰＵインターフェース１１０及び入出力回路１１２を介して入出力される制御データ、表示データは、バスライン１１１を介してバスホールダ１１４にて保持可能である。制御データは、コマンドデコーダ１１６にてデコードされ、ステータス設定回路１１８及びＭＰＵ制御回路１２０へのコマンド信号として用いられる。
【００３２】
ＭＰＵ制御回路１２０は、カラムアドレス制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制御して、表示データを１バイト単位でＲＡＭ１００に対してリード・ライトさせる。
【００３３】
また、ＬＣＤ制御回路１３０は、外部端子ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発振回路１５０と接続されている。このＬＣＤ制御回路１３０は、ラッチ回路１３２、デコード回路１３４を駆動制御して、４ライン分の表示データをＲＡＭ１００より読み出し、液晶表示駆動回路１３６を介して、前述の液晶表示パネル１０の信号線に、ＭＬＳ駆動用のデータ信号を供給する。なお、ページ（ロウ）アドレス制御回路１４０は、ページ（ロウ）アドレスデコーダを有し、ＭＰＵ制御回路１２０及びＬＣＤ制御回路１３０の一方からのページアドレスに基づいて、ＲＡＭ１００の１本のワードラインをアクティブにする。
【００３４】
上述の各端子の説明は下記の通りである。
【００３５】
Ｄ７〜Ｄ０…８ビットの双方向性データバスで、８ビット又は１６ビットの標準的なＭＰＵのデータバスに接続される。
【００３６】
Ａ０…ＭＰＵのアドレスバスの最下位ビットに接続され、入力が「０」の時にはＤ７〜Ｄ０が制御データであることを示し、入力が「１」の時にはＤ７〜Ｄ０が表示データであることを示す。
【００３７】
／ＲＥＳ…リセット信号ＲＥＳの反転信号が入力され、入力が「Ｌ」の時に初期設定される。
【００３８】
／ＣＳ…チップセレクト信号ＣＳの反転信号が入力される。但し、本実施例では、ＭＰＵは複数の信号線ドライブＩＣ２２，２４を一つのＩＣとして認識しているので、チップセレクト反転信号／ＣＳは複数の信号線ドライブＩＣに共通して入力される。従って、／ＣＳへの入力がアクティブのときに、全ての信号線ドライブＩＣでは、Ｄ７〜Ｄ０を介してデータの入出力が可能となる。ただし、後述するように、複数のチップセレクト信号を用いずに、一つの信号線ドライブＩＣのみとの間で確実なデータ入出力を確保する構成が用いられている。一方、／ＣＳへの入力がノンアクティブのときに、全ての信号線ドライブＩＣにてＤ７〜Ｄ０がハイ・インピーダンス状態とされる。
【００３９】
／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接続時と６８系ＭＰＵ接続時とで使い分けされる端子であり、リード、ライトタイミングなどを決定する信号が入力される。
【００４０】
Ｍ／Ｓ…カスケード接続された複数の信号線ドライブＩＣのマスター／スイレブ動作を選択する端子である。信号線ドライブＩＣが１段目に使用される場合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとなる。信号線ドライブＩＣが２段目以降に使用される場合がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとなる。信号線ドライブＩＣは、マスター動作の時に液晶表示に必要な信号を出力し、スレイブ動作の時に液晶表示に必要な信号を入力することで、液晶表示系の同期がとられる。
【００４１】
ＣＬ…表示クロック入出力端子であり、マスター動作の時にクロックが出力され、スレイブ動作の時にそのクロックが入力される。
【００４２】
ＦＲ…液晶交流化信号の入出力端子であり、マスター動作の時に液晶交流化信号が出力され、スレイブ動作の時にその液晶交流化信号が入力される。
【００４３】
ＣＡ…フレーム走査スタート信号の入出力端子であり、マスター動作の時にフレーム走査スタート信号が出力され、スレイブ動作の時にそのフレーム走査スタート信号が入力される。
【００４４】
ＯＳＣ１〜３…信号線ドライブＩＣが第１段目に使用されるマスター動作の場合に、内部発振回路１５０を動作させるための端子である。この場合、図１に示すように抵抗ＲとキャパシタＣとから成る発振用外付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）（Ｈｚ）のクロックを発振し、内部回路で処理され表示クロックとなる。信号線ドライブＩＣが第２段目以降に使用されるスレイブ動作の場合には、内部発振回路１５０は動作せず、上記の表示クロックがＣＬ端子より入力される。
【００４５】
（ＲＡＭ及びその周辺回路の説明）
本実施例は、４ライン同時選択のＭＬＳ駆動を実施するために、図３（Ａ）に示す液晶表示パネル１０の３２０×２４０画素の表示アドレス空間に対して、一つの信号線ドライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図３（Ｂ）に示す通りに異ならせている。図３（Ｂ）のメモリアドレス空間は、ページ方向のメモリセルの数が、２４０（本）÷８（ビット）＝３０個であるのに対して、カラム方向のメモリセルの数は、３２０（本）×８（ビット）÷２（ＩＣの数）＝１２８０個となっている。なお、図３（Ｂ）のメモリアドレス空間において、ページアドレスを［０，１，２…２９］とする。図３（Ｂ）のカラム方向では、本実施例が１バイト単位でデータのリード・ライトを行うため、カラムアドレスの数は、１２８０÷８＝１６０である。本実施例では、第１段目の信号線ドライブＩＣ２２内のＲＡＭ１００のカラムアドレスを［０，１，２，…１５９］とする。第２段目の信号線ドライブＩＣ２４内のＲＡＭ１００のカラムアドレスを［１６０，１６１，…３１９］とする。なお、最大４個の信号線ドライブＩＣをカスケード接続した場合には、カラムアドレス値の最大は［６３９］となる。
【００４６】
図４は、ＲＡＭ１００及びその周辺回路の回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれメモリセル１０２が接続されている。
【００４７】
図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４に接続された１６本のバスラインは、図４に示すように、それぞれのカラムスイッチ１０４を介して１２８０列のビット線対ＢＬ，／ＢＬに接続されている。
【００４８】
図２に示すカラムアドレス制御回路１２２は、図４に示す通り、一つのトランスファーゲート１０６に接続された８つのカラムスイッチ１０４を同時にオン・オフするための１６０個のカラムアドレスデコーダ１２２Ａを有する。この各々のカラムアドレスデコーダ１２２Ａは、ＭＰＵ系制御回路１２０からの１０ビットのカラムアドレスと、２つの外部端子ＬＲ０，ＬＲ１の２ビットの論理とをデコードして、８つのカラムスイッチ１０４を同時にオン・オフする。各々のカラムアドレスデコーダ１２２Ａは、マスクＲＯＭとして、各信号ドライブＩＣで共通となっているが、２つの外部端子ＬＲ０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更されている。これにより、［０〜１５９］の各カラムアドレスを第１段目の信号ドライブＩＣ２２にてデコードでき、［１６０〜３１９］の各カラムアドレスを第２段目の信号ドライブＩＣ２４にてデコードできる。そして、ずれか一つのカラムデコーダ１２２Ａから「Ｌ」が出力されると、インバータ１０８の出力「Ｈ」と、カラムコントロール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とにより、一つのトランスファーゲート１０６がオンされ、それに接続された８つのカラムスイッチ１０４が同時にオンする。
【００４９】
図２に示すラッチ回路１３２は、図４に示す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲによってオン・オフされるスイッチ１３２Ａと、その出力をラッチするラッチ用ゲート回路１３２Ｂとを有する。この構成により、ページアドレス制御回路１４０により例えば第１行目のワードラインＷＬ１がアクティブとされた場合には、ラッチ信号ＳＥＬＲがアクティブとされることで、図３（Ａ）の表示アドレス空間上での第１〜第４ラインに接続された画素データが同時にラッチされる。同様に、ラッチ反転信号／ＳＥＬＲがアクティブの時に、図３（Ａ）の表示アドレス空間上での第５〜第８ラインに接続された画素データが同時にラッチされる。アクティブされるワードラインをページアドレス制御回路１４０にて切り換えることで、全ワードラインに接続されたメモリセル１０２のデータが、４ラインずつ順次ラッチされることになる。
【００５０】
図２に示すデコーダ回路１３４は、４ライン同時選択のＭＬＳ駆動用の信号にデコードするもので、図４に示すＰＲ（デコードのプリチャージ信号）、ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳパターンを区別するためのフィールド信号）に基づいてラッチ出力をデコードする。
【００５１】
図２に示す液晶駆動回路１３６は、図４に示すように、デコーダ回路１３４の出力と、各種電圧とから、信号線に印加される信号電圧を決定する。
【００５２】
（入出力回路１１２の入出力端をハイインピーダンスとする構成について）
図４に示す１６０個のカラムアドレスデコーダ１２２Ａは、ＲＡＭ１００のデータのリード又はライト時に、それぞれ「Ｌ」を出力するものである。この１６０個のカラムアドレスデコーダ１２２Ａの出力端にはそれぞれ上述のインバータ１０８が設けられ、計１６０個配置されている。
【００５３】
本実施例では、１６０個のカラムアドレスデコーダ１２２Ａの出力に基づいて、ＲＡＭ１００に対してデータのリード・ライトを実施しているか否かをモニタするモニタ回路２００を設けている。
【００５４】
このモニタ回路２００は、１６０個のインバータ１０８の出力がそれぞれベースに印加される１６０個のＮ型トランジスタ２０２と、１本の共通接続線２０４とを有する。
【００５５】
１６０個のＮ型トランジスタ２０２のエミッタはそれぞれ接地され、コレクタは共通接続線２０４に共通接続されている。従って、いずれか一つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力されると、それに接続された一つのインバータ１０８の出力「Ｈ」により一つのＮ型トランジスタ２０２がオンされ、共通接続線２０４の電位は「Ｌ」（接地電位）となる。
【００５６】
モニタ回路２００はさらに、１６０個のＮ型トランジスタ２０２が接続された共通接続線２０４の最終段に、一つのモニタ用インバータ２０６を有する。このため、信号ドライブＩＣ内のいずれか一つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力されると、共通接続線２０４の電位が「Ｌ」となり、それがモニタ用インバータ２０６にて反転され、モニタ回路２００の出力として「Ｈ」が得られる。これにより、２つの信号ドライバ２２，２４のいずれかにて、データのリード又はライトを実施しているかがモニタできる。
【００５７】
モニタ回路２００はさらに、共通接続線２０４の電位を「Ｈ」にプリチャージするためのプリチャージ回路２１０を有する。このプリチャージ回路２１０は、２つのＰ型トランジスタ２１４，２１６から成るトランスファゲート２１２を有する。このＰ型トランジスタ２１４，２１６の２つのコレクタは電源電圧ＶＤＤに接続され、２つのエミッタはモニタ用インバータ２０６の入力ラインである共通接続線２０４に接続されている。Ｐ型トランジスタ２１４のベースに、上述のカラムコントロール信号（ＣＡＬＣＴＬ）が入力される。Ｐ型トランジスタ２１６のベースは、モニタ用インバータ２０６の出力ラインに接続されている。このカラムコントロール信号（ＣＡＬＣＴＬ）は、リード又はライト時に「Ｈ」であり、それ以外の時には「Ｌ」である。従って、リード又はライトの前に、カラムコントロール信号（ＣＡＬＣＴＬ）の「Ｌ」により、Ｐ型トランジスタ２１４がオンされ、共通接続線２０４がプリチャージされる。このとき、モニタ用インバータ２１４により「Ｌ」が出力されるので、Ｐ型トランジスタ２１６もオンする。従って、カラムコントロール信号（ＣＡＬＣＴＬ）が「Ｈ」となっても、いずれか一つのカラムデコーダ１２２Ａより「Ｌ」が出力されない限り、Ｐ型トランジスタ２１６によって共通接続線２０４の電位が「Ｈ」に維持される。このようにして、いずれか一つのカラムデコーダ１３６Ａより「Ｌ」が出力されない限り、モニタ回路２００の出力は「Ｌ」となり、誤検出を防止できる。
【００５８】
次ぎに、モニタ回路２００の出力に基づき、図４の入出力回路１１２の入出力端をハイインピーダンスにする一例を図５を参照して説明する。図５は、入出力回路１１２内に設けられたクロックドインバータ２２０を有する出力ポートを示す。このクロックドインバータ２２０のコントロール端子に、コントロール信号ＣＯＮＴとして「Ｈ」を入力させると、ＩＮとは反転された信号がＯＵＴに出力されて、出力可能となる。上述のモニタ回路２００より「Ｈ」が出力されたら、このコントロール信号を「Ｌ」とする。こうすると、クロックドインバータ２２０のＯＵＴはハイインピーダンスとなる。
【００５９】
従って、例えば１段目の信号ドライブＩＣ２２内のＲＡＭ１００のデータをリードしている時には、２段目の信号ドライブＩＣ２４では、モニタ回路２００により、その入出力回路１１２の出力端はハイインピーダンスとされる。このため、１段目の信号ドライブＩＣ２２の入出力回路１１２からのデータ電位が変動することがない。
【００６０】
なお、モニタ回路２００からのモニタ出力信号の論理は、図２のカラムアドレス制御部１２２より出力され、例えばＭＰＵ制御回路１２０、コマンドデコーダ１１６を介してステータス設定回路１１８に入力される。そして、ステータス設定回路１１８が、上述のクロックドインバータ２２０にコントロール信号を出力する。
【００６１】
（ＲＡＭの特定領域のリード・ライトのための構成及び動作について）
図６は、ＲＡＭ１００の周辺駆動回路を示している。図１に示すカラムアドレス制御回路１２２は、図４に示す１６０個のカラムデコーダ１２２Ａを有するカラムアドレスデコード回路１２３Ａに加えて、カラムアドレスカウンタ回路１３２２Ｂを有する。また、図１に示すページ（ロウ）アドレス制御部１４０は、ページアドレスデコード回路１４０Ａとページアドレスカウンタ回路１４０Ｂとを有する。さらに、図１に示すＭＰＵ制御回路１２０は、カラムアドレスカウンタ回路１２３Ｂとページアドレスカウンタ回路１４０Ｂとを制御するクロックコントロール回路１２０Ａを有する。
【００６２】
このクロックコントロール回路１２０Ａ、カラムアドレスカウンタ回路１２３Ｂ、ページアドレスカウンタ回路１４０Ｂの構成の一例を、それぞれ図７、図８、図９にそれぞれ示すが、これについては後述する。
【００６３】
図１０は、ＲＡＭ１００の記憶領域Ａのうちの特定領域Ｂ内へのデータのライト及びリードを行う動作を示し、以下、図１０をも参照して本実施例装置でのＲＡＭ１００をアクセスする機能について説明する。
【００６４】
なお、以下の説明は、８０系のＭＰＵ２０を使用する場合についてである。ここで、８０系のＭＰＵ２０を使用する場合、各端子ＡＯ、／ＲＤ、／ＷＲの組合せにより、下記の通りデータ・アドレスバスの識別を行う。
【００６５】
0003873336.tif 000002
まず、カラム方向のＲＡＭアクセスの概要について説明すると、後述のカラムアドレスセットコマンドによりセットされたカラムアドレスをスタートアドレスデータ（図１０のカラムアドレス［１０］）として、カラムアドレスカウンタ回路１２３ＢはＲＡＭアクセスの度に自動インクリメントする。なお、本実施例では、後述のカラムアドレス方向セットコマンドにより、自動ディクリメントも可能である。カラムインクリメントモードの場合には、信号ドライブＩＣを最大４個カスケード接続した場合の最終のカラムアドレス［６３９］で、図６のカラムアドレスカウンタ回路１２３Ｂがカウントロックされ、それ以上はイクリメント動作は行われない。ディクリメント動作の場合には、カラムアドレス［０］で図６のカラムアドレスカウンタ回路１２３Ｂがカウントロックされ、それ以上はディクリメント動作は行われない。
【００６６】
次に、ページ（ロウ）方向のＲＡＭアクセスは、ページアドレスセットコマンドによりセットされたページアドレスデータ（図１０の場合のページアドレス［５］）をスタートアドレスとし、ページアドレスカウンタ回路１４０ＢはＲＡＭアクセスの度に自動インクリメントされる。この際、実際のスタート位置は、後述のページアドレス方向セットコマンドにより変更可能である。図６に示すページアドレスカウンタ回路１４０Ｂは、ページアドレスが［２９］を越えた非存在アドレスに対してはカウントロックされ、それ以上インクリメント動作は実施しない。そして、再度、ページアドレスセットを行うことで、カウントロックは解除される。
【００６７】
８０系ＭＰＵインターフェース１１０は、リード時に／ＲＤ端子に「Ｌ」を、ライト時に／ＷＲ端子に「Ｈ」を入力することにより、コマンドが起動する。上述の自動インクリメント（ディクリメント）動作に必要な各種コマンドは下記の通りである。
【００６８】
ページアドレスセットコマンド…このコマンドとそれに続くパラメータにより、ＲＡＭ１００をＭＰＵ側からアクセスする場合のスタート位置のページ（ロウ）アドレスを指定することができる。ページ（ロウ）アドレスデータは５ビットあり、３０ページに対応している。なお、ページアドレスを変更しても、液晶パネル１０の表示が変動することはない。
【００６９】
ページアドレス方向セットコマンド…このコマンドにより、ＲＡＭ１００のページアドレス「０」の位置を反転することができる。従って、ＭＰＵ２０がページ方向に表示データを取り扱う場合、ページアドレスのスキャン方向を反転させることができる。なお、本実施例では、ページアドレスをディクリメントせずに、ページアドレスのスキャン方向を反転することで、実質的にディクリメントと同じ動作を可能としている。これに限らず、カラムアドレスと同様に、ページアドレスをディクリメントする構成を採用しても良い。
【００７０】
カラムアドレスセットコマンド…このコマンドとそれに続くパラメータとにより、ＲＡＭ１００をＭＰＵ２０側からカラム方向にアクセスする場合のアドレスを指定できる。カラムアドレスデータは１０ビットであり、本実施例のドライブＩＣをカラム方向に４個用いた場合の画素数である６４０ドットまで対応している。なお、カラムアドレスを変更しても、液晶パネル１０の表示状態が変化することはない。
【００７１】
カラムアドレス方向セットコマンド…このコマンドにより、カラムアドレスカウンタ回路１２３Ｂの動作（インクリメント又はディクリメント）を指定する。
【００７２】
スキャン方向セレクトコマンド…ＭＰＵ２０がＲＡＭ１００に対して連続アクセスを行う場合に、ページ方向に行うのかカラム方向に行うのかを決定する。
【００７３】
表示データ書き込みコマンド…ＭＰＵ２０がＲＡＭ１００に対してデータを書き込む場合、このコマンドによりデータエントリ状態となる。このコマンドに続けてデータ書き込みを行うことで、ＲＡＭ１００の内容が書き換えられる。
【００７４】
表示データ読み出しコマンド…ＭＰＵ２０がＲＡＭ１００よりデータを読み出す場合、このコマンドによりデータ読み出し状態となる。このコマンドに続けて読み出し動作を行うことで、ＲＡＭ１００の内容が読み出される。
【００７５】
次に、図１１（Ａ）及び図１２を参照して、ＲＡＭ１００の記憶領域Ａのうち、図１０に示す特定領域Ｂに、カラム方向にアクセスしてデータ書き込みを行う動作について説明する。図１２に示すように、予めチップセレクト反転信号／ＣＳが「Ｌ」となり、全てのドライブＩＣが動作可能状態となる。そして、ＡＯ端子の入力が「Ｌ」となり、端子ＤＯ〜Ｄ７にカラムアドレスセットコマンドが入力され、／ＷＲ端子へのクロックが「Ｌ」のときに、図２のバスホールダ１１４に書き込まれる（図１１（Ａ）のステップ１）。このコマンドは、図２のコマンドデコーダ１１６にてデコードされ、ＭＰＵ制御回路１２０にて認識される。このことは、以降に入力されるコマンドについても同様である。
【００７６】
この後、ＡＯ端子に「Ｈ」が入力され、カラムアドレスセットコマンドに引き続いて上位、下位５ビットずつのカラムアドレスデータが、それぞれＤ０〜Ｄ７端子に入力される（図１１（Ａ）のステップ２）。これらのカラムアドレスデータは、図２のバスホールダ１１４、ＭＰＵ制御回路１１０を介して、カラムアドレス制御回路１２２のカラムアドレスカウンタ回路１２３Ｂにロードされる。なお、上位、下位５ビットずつのカラムアドレスは、図１０のカラムスタートアドレス［１０］を指定するためのものである。
【００７７】
ここで、このカラムアドレスデータは、図８に示すカラムアドレスカウンタ回路１２３Ｂのカラムアドレスレジスタ３００，３０２にまずセットされ、次にその後段のカラムアドレスカウンタ３０４，３０６，３０８にロードされる。なお、この図８の構成の詳細については後述する。
【００７８】
ページアドレスについても同様に、ＡＯ端子の入力が「Ｌ」となり、端子ＤＯ〜Ｄ７にページアドレスセットコマンドが入力される（図１１（Ａ）のステップ３）。この後、ＡＯ端子に「Ｈ」が入力され、Ｄ０〜Ｄ７端子に５ビットのページアドレスが入力される（図１１（Ａ）のステップ４）。これらのカラムアドレスデータは、図２のバスホールダ１１４、ＭＰＵ制御回路１１０を介して、ページアドレス制御回路１４０のページアドレスカウンタ回路１４０Ｂにロードされる。この５ビットのページアドレスデータは、図１０のページスタートアドレス［５］を指定するためのものである。
【００７９】
ここで、このページアドレスデータは、図９に示すページアドレスカウンタ回路１４０Ｂのページアドレスレジスタ３２０，３２２にまずセットされ、次にその後段のページアドレスカウンタ３２４，３２６にロードされる。なお、図９の構成の詳細については後述する。
【００８０】
次に、ＡＯ端子に「Ｌ」が入力され、端子Ｄ０〜Ｄ７に書き込み開始コマンドが入力される（図１１（Ａ）のステップ５）。この後、図１０の特定領域Ｂのカラム方向に沿った一ライン分の書き込みデータが端子Ｄ０〜Ｄ７に入力される（図１１（Ａ）のステップ６）。このデータは、図２及び図６のＩ／Ｏバッファ１２４に入力され、カラムアドレスカウンタ回路１２３Ｂにて自動インクリメントされ、かつ、カラムアドレスデコード回路１２３Ａにてデコードされたカラムアドレスに従って、ＲＡＭ１００に書き込まれる。
【００８１】
その後、端子ＡＯが「Ｌ」となって、端子ＤＯ〜Ｄ７にリターンコマンドが入力されると（図１１（Ａ）のステップ７がＹＥＳ）、図１１（Ａ）のステップ５に戻る。本実施例では、上記のカラム及びページアドレスデータを図８及び図９に示すレジスタ３００，３０２，３２０，３２２にセットしているので、ＭＰＵ６０から再度それらのアドレスデータの供給を受ける必要がない。従って、図１１（Ａ）のステップ１〜４を実施する必要はない。この後は、図１１（Ａ）のステップ７の判断がＹＥＳとなる限り、ページアドレスカウンタ回路１４０Ｂにて選択されるワードラインを変えながらステップ５，６を繰り返して、図１０の特定領域Ｂへのデータ書き込みを実施することになる。
【００８２】
次に、図１１（Ｂ）及び図１３を参照して、ＲＡＭ１００の記憶領域Ａのうち、図１０に示す特定領域Ｂに、ページ方向にアクセスしてデータ読み出しを行う動作について説明する。図１３の場合も、図１２と同様に予めチップセレクト反転信号／ＣＳが「Ｌ」となり、全てのドライブＩＣが動作可能状態となる。また、図１３の場合も、図１２と同様にして、カラムスタートアドレス及びページスタートアドレス［１０，５］が指定される（図１１（Ｂ）のステップ１〜４）。
【００８３】
次に、ＡＯ端子に「Ｌ」が入力され、端子Ｄ０〜Ｄ７に読み出し開始コマンドが入力される（図１１（Ｂ）のステップ５）。この後、ＡＯ端子及び／ＷＲ端子への入力は「Ｈ」が維持され、／ＲＤ端子にクロックが入力される。そして、図１０の特定領域Ｂのページ方向に沿った一ライン分の読み出しデータが、端子Ｄ０〜Ｄ７より出力される（図１１（Ｂ）のステップ６）。この読み出しデータは、ページアドレスカウンタ回路１４０Ｂにて自動インクリメントされ、かつ、ページアドレスデコード回路１２３Ａにてデコードされたページアドレスに従って、ＲＡＭ１００より読み出され、図２及び図６のＩ／Ｏバッファ１２４を経由して出力される。
【００８４】
その後、端子ＡＯが「Ｌ」となって、端子ＤＯ〜Ｄ７にリターンコマンドが入力されると（図１１（Ｂ）のステップ７がＹＥＳ）、図１１（Ｂ）のステップ５に戻る。この後は、図１１（Ｂ）のステップ７の判断がＹＥＳとなる限り、図１１（Ａ）と同様にしてステップ５，６を繰り返して、図１０の特定領域Ｂからのデータ読み出しを実施することになる。
【００８５】
次に、上記のデータ書き込み及びデータ読み出しのためのカラムアドレス、ページアドレスの発生について、図７〜図９を参照して説明する。
【００８６】
図７は、図６のクロックコントロール回路１２０Ａの一例を示している。このクロックコントロール回路１２０Ａに入力される情報としては、図７に示す通り、リターンコマンド信号（ＲＥＴＵＲＮ）、インクリメントディレクトリ（ＩＮＣＤＩＲ）の情報及びインクリメントクロック（ＩＮＣＣＬＫ）である。インクリメントディレクトリの情報は、図１２の動作の場合「Ｌ」であり、これはカラムの自動インクリメントを示している。インクリメントクロックは、図２のＭＰＵ制御回路１２０が、／ＷＲ端子又は／ＲＤへの入力クロックに基づいて発生するものである。図１２に動作例では、書き込み開始コマンドの後に入力される書き込みデータと対応して発生している。図１３に動作例では、読み出し開始コマンドの後に出力される読み出しデータと対応して発生している。
【００８７】
図７のクロックコントロール回路１２０Ａからの出力は、カラムクロック（ＣＭＣＬＫ）、ページクロック（ＰＡＣＬＫ）、ページアドレスロード信号（ＰＡＬＯＡＤ）及びカラムアドレスロード信号（ＰＡＬＯＡＤ）である。ここで、カラムクロック（ＣＭＣＬＫ）及びページクロック（ＰＡＣＬＫ）は、「Ｈ」のときにアクティブで、このクロックが入力されるカウンタにてカウントアップ又はカウントダウンされるページアドレスロード信号（ＰＡＬＯＡＤ）及びカラムアドレスロード信号（ＰＡＬＯＡＤ）は、「Ｌ」のときにアクティブで、レジスタからのアドレスデータがカウンタにロードされる。
【００８８】
図１２の動作の場合、インクリメントディレクトリ（ＩＮＣＤＩＲ）の情報が「Ｌ」である。このとき、図７のインクリメントクロック（ＩＮＣＣＬＫ）がそのままカラムクロック（ＣＭＣＬＫ）として出力される。また、図７のページアドレスロード信号（ＰＡＬＯＡＤ）は、図１２に示すとおり常に「Ｈ」となる。さらに、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１２に示すとおり、ページクロック（ＰＡＣＬＫ）が「Ｈ」となる。また、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１２に示すとおり、カラムアドレスロード信号（ＣＭＬＯＡＤ）が「Ｌ」となる。
【００８９】
図１３の動作例の場合、インクリメントディレクトリ（ＩＮＣＤＩＲ）の情報が「Ｈ」である。このとき、図７のインクリメントクロック（ＩＮＣＣＬＫ）が、図１３に示すとおり、そのままページクロック（ＰＡＣＬＫ）として出力される。また、図７のカラムアドレスロード信号（ＣＭＬＯＡＤ）は、図１３に示すとおり常に「Ｈ」となる。さらに、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１３に示すとおり、カラムクロック（ＣＭＣＬＫ）が「Ｈ」となる。また、図７のリターン（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１３に示すとおり、ページアドレスロード信号（ＰＡＬＯＡＤ）が「Ｌ」となる。
【００９０】
次に、図８を参照して、カラムアドレスカウンタ回路１２３Ｂの動作について説明する。図８において、第１のレジスタ３００及び第２のレジスタ３０２が設けられ、その後段には、カスケード接続された第１，第２の４ビットカウンタ３０４，３０６と、２ビットカウンタ３０８とが設けられている。図１１（Ａ）又は図１１（Ｂ）のステップ１，２の実行により、カラムアドレスの下位ビット及び上位ビットが、カラムアドレス書き込みクロックＡＷＣＬＫ１，２の「Ｌ」でレジスタ３００，３０２にそれぞれセットされる。さらに、レジスタ３００，３０２のカラムアドレスデータは、カラムアドレス書き込みクロックＡＷＣＬＫ２の「Ｌ」でカウンタ３０４，３０６，３０８にロードされる。また、カラムアドレスロード信号（ＣＭＬＯＡＤ）が「Ｌ」のとき、カウンタ３０４，３０６，３０８に、レジスタ３００，３０２からのカラムアドレスが再ロードされる。なお、第１の４ビットカウンタ３０４には、カラムアドレスの下位４ビットが、２ビットカウンタ３０８にはカラムアドレスの上位２ビットが、第２の４ビットカウンタ３０６には残りのアドレスがそれぞれロードされる。
【００９１】
そして、第１の４ビットカウンタ３０４はカラムクロック（ＣＭＣＬＫ）をカウントして下位４ビットのカラムアドレスをインクリメントする。第２の４ビットカウンタ３０６及び２ビットカウンタ３０８は、そのカラムアドレスの下位ビット側のカウンタの桁上がりをカラムクロック（ＣＭＣＬＫ）でカウントして、それぞれ対応するビットのカラムアドレスをインクリメントする。
【００９２】
図８において、カラムアドレス［６３９］を検出する第１のアドレスエンド検出器３１０と、カラムアドレス［０］を検出する第２のアドレスエンド検出器３１２とが設けられている。第１，第２のアドレスエンド検出器３１０，３１２の出力は、カラムアドレスが［６３９］，［０］の時にはその一方が「Ｌ」となり、それ以外の時には双方とも「Ｈ」となる。ここで、この第１，第２のアドレス検出器３１０，３１２の出力と、スキャン方向反転信号（ＩＮＶＲＴ）とを入力する論理回路３１４が設けられている。スキャン方向反転信号（ＩＮＶＲＴ）は、カラムアドレス方向セットコマンドが「Ｈ」のときのインクリメントモードの時に「Ｈ」であり、カラムアドレス方向セットコマンドが「Ｌ」のときのディクリメントモードの時に「Ｌ」である。従って、インクリメントモードの時にカラムアドレスが［６３９］に到達した時と、ディクリメントモードの時にカラムアドレスが［０］に到達した時に、論理回路３１４の出力は「Ｌ」となる。そして、論理回路３１４の出力が「Ｌ」のとき、第１，第２の４ビットカウンタ３０４，３０６と、２ビットカウンタ３０８に入力されるクロックは「Ｌ」となり、カウントロックされる。ただし、再度カラムアドレスがロードされることで、このカウンタロックは解除される。
【００９３】
次に、図９を参照して、ページアドレスカウンタ回路１４０Ｂの動作について説明する。図９において、第３のレジスタ３２０及び第４のレジスタ３２２が設けられ、その後段には、カスケード接続された第３の４ビットカウンタ３２４と、１ビットカウンタ３２６とが設けられている。図１１（Ａ）又は図１１（Ｂ）のステップ１，２の実行により、ページアドレスの下位４ビット及び上位１ビットがレジスタ３２０，３２２にそれぞれセットされる。さらに、レジスタ３２０，３２２のページアドレスデータは、カウンタ３２４，３２６にロードされる。また、ページアドレスロード信号（ＰＡＬＯＡＤ）が「Ｌ」のとき、レジスタ３２０，３２２のページアドレスデータがカウンタ３２４，３２６に再ロードされる。なお、第３の４ビットカウンタ３２４には、ページアドレスの下位４ビットが、１ビットカウンタ３２６にはページアドレスの上位１ビットがそれぞれロードされる。
【００９４】
そして、第３の４ビットカウンタ３２４はページクロック（ＰＡＣＬＫ）をカウントして下位４ビットのページアドレスをインクリメントする。１ビットカウンタ３２６は、第３の４ビットカウンタ３２４の桁上がりをページクロック（ＰＡＣＬＫ）でカウントして、上位１ビットのページアドレスをインクリメントする。
【００９５】
図９において、ページアドレス［２９］を検出する第３アドレスエンド検出器３２８が設けられている。第３のアドレスエンド検出器３２８の出力は、ページアドレスが［２９］以上の時に「Ｌ」となり、それ以外の時には必ず「Ｈ」となる。従って、ページアドレスが［２９］に到達した以降では、カウンタ３２４，３２６に入力されるクロックは「Ｌ」となり、カウントロックされる。ただし、再度ページアドレスがロードされることで、このカウンタロックは解除される。
【００９６】
（リード・モディファイ・ライト動作について）
本実施例のドライブＩＣ２２，２４は、ＭＰＵ２０よりリード・モディファイ・ライトコマンドが入力されることで、図４のメモリセル１０２よりビットライン／ＢＬより反転データを読み出し、この反転データをビットラインＢＬを介して元のメモリセル１０２に書き込む、リード・モディファイ・ライト動作が可能である。この機能により、ＭＰＵ２０でのデータ処理を行わなくても、例えば図１０に示す特定領域Ｂ内のデータを反転して、液晶パネル１０上にて特定エリアのみを反転表示することができる。
【００９７】
このために、例えばＩ／Ｏバッファ１２４内には、図１４に示す回路が、図４に示すデータライン線対ＤＬ，／ＤＬ毎に設けられている。図１４に示すデータラインＤＬＯ，／ＤＬ０は、図４に示す１６本のデータラインＤＬ０，／ＤＬ０，ＤＬ１，／ＤＬ１，ＤＬ２，…／ＤＬ７のうちの１組を示している。このデータラインＤＬ０，／ＤＬ０は、カラムスイッチ１０４を介してそれぞれ図４のビット線対ＢＬ１，／ＢＬ１に接続されるものである。
【００９８】
図１４に示すデータラインＤＬ０には、並列接続されたライト入力ライン４１０及びリード出力ライン４２０を介して、ラッチ回路４００が接続されている。このラッチ回路４００はバスライン１１１を経由して、図２に示す入出力回路の端子Ｄ０に接続される。ラッチ回路４００は、例えば２つのインバータＩＮＶ１，２にて構成することができる。また、図１４に示すデータライン／ＤＬ０は、第１のクロックドインバータ４１０とインバータＩＮＶ３との間にて、ライト入力ライン４１０に接続されている。さらに、図１４に示すデータライン／ＤＬ０は、反転出力ライン４３０を介してラッチ回路４００にも接続されている。
【００９９】
本実施例装置では、上述した通常のデータ書き込み動作を実施する場合には、ライト入力ライン４１０を経由して書き込みデータが入力される。また、通常のデータ読み出し動作を実施する場合には、リード出力ライン４２０を経由して読み出しデータが出力される。そして、リード・モディファィ・ライト動作を実施する場合には、反転出力ライン４３０より読み出した反転データをラッチ回路４００にてラッチし、この反転データをライト入力ライン４１０を経由して入力する。こうすることで、メモリセル１０２のデータを反転している。
【０１００】
ライト入力ライン４１０には、第１のクロックドインバータ４１２とインバータＩＮＶ３が設けられ、リード出力ライン４２０には、第２のクロックドインバータ４２２とインバータＩＮＶ４が設けられている。
【０１０１】
第１のクロックドインバータ４１２に入力される第１のクロックＣＬ１は、通常のデータ書き込み動作と、リード・モディファィ・ライト動作時に「Ｈ」となる。そして、この第１のクロックドインバータ４１２は、第１のクロックＣＬ１が「Ｈ」の時に、入力されたデータの論理を反転して出力する。この第１のクロックドインバータ４１２の出力は、インバータＩＮＶ３にて再度反転される。従って、ライト入力ライン４１０は、通常の書き込み動作時に、図２の入出力回路１１２の端子Ｄ０からの入力データを、そのデータ論理を維持して伝達することができる。また、このライト入力ライン４１０は、リード・モディファイ・ライト動作時に、ラッチ回路４００にてラッチされた反転データを、そのデータ論理を維持してデータラインＤＬ０に伝達することができる。また、リード・モディファイ・ライト動作時にラッチ回路４００にてラッチされた反転データは、第１のクロックドインバータ４１０にて反転された後に、データライン／ＤＬ０に伝達される。
【０１０２】
リード出力ライン４２０に設けられた第２のクロックドインバータ４１２は、通常のデータ読み出し時に「Ｈ」となる第２のクロックＣＬ２に基づいて、入力データを反転して出力する。ビット線ＢＬ０、データラインＤＬ０を介して読み出されるデータは、インバータＩＮＶ４及び第２のクロツクドインバータ４２２にてそれぞれ反転されるため、ビット線ＢＬ０でのデータ論理を維持して出力される。
【０１０３】
反転出力ライン４３０に設けられた第３のクロックドインバータ４３２は、リード・モディアァイ・ライト動作時に「Ｈ」となる第３のクロックＣＬ３に基づいて、入力データを反転して出力する。ビット線／ＢＬ０、データライン／ＤＬ０を介して読み出される反転データは、インバータＩＮＶ５及び第３のクロックドインバータ４３２にてそれぞれ反転されるため、ビット線／ＢＬ０でのデータ論理を維持して出力され、ラッチ回路４００にてラッチされる。
【０１０４】
図１０に示す特定領域Ｂ内のデータについてリード・モディファイ・ライト動作する場合のタイミングチャートを図１５に示す。図１５の動作を図１２及び図１３の通常のデータライト及びデータリード動作の場合と比較すると、図１５の場合にはカラムアドレス及びページアドレスセット後に、端子ＤＯ〜Ｄ７を介してデータを入出力する必要はなく、ドライブＩＣ内でのデータ処理が可能である。このため、図１５に示す動作の場合には、ページアドレス値が入力された後に、リード・モディファイ・ライトコマンドが端子Ｄ０〜Ｄ７に入力される。このコマンド入力により、図１５に示すインクリメントクロック（ＩＮＣＣＬＫ）が発生する。また、図１５の動作例ではインクリメントディレクトリ（ＩＮＣＤＩＲ）の情報が「Ｌ」であるから、図７のクロックコントロール回路１２０Ａより、図１２の動作例と同じカラムクロック（ＣＭＣＬＫ）、ページクロック（ＰＡＣＬＫ）、カラムアドレスロード信号（ＣＭＬＯＡＤ）及びページアドレスロード信号（ＰＡＬＯＡＤ）が、図１５に示すとおり発生する。これにより、図１０の特定領域Ｂ内のデータを反転データに書き換えることができる。
【０１０５】
（電子機器の説明）
上述の実施例の液晶表示装置を用いて構成される電子機器は、図１６に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。表示駆動回路１００４中のデータ側駆動回路が、上述の信号線ドライブＩＣ２２，２４を含んでいる。電源回路１０１０は、上述の各回路に電力を供給する。
【０１０６】
このような構成の電子機器として、図１７に示す液晶プロジェクタ、図１８に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１９に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１０７】
図１７に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。  図１７において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１０８】
図１８に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１０９】
図１９に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１１０】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図１６に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図１９の場合には回路基板１３０８に搭載できる。
【０１１１】
図１９はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図２０に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２に、信号線ドライブＩＣなどのＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１１２】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１１３】
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置を含む電子機器のブロック図である。
【図２】図１に示す信号線ドライバの構成を示すブロック図である。
【図３】（Ａ）は図１の液晶表示パネルの表示空間アドレスを示す概略説明図であり、（Ｂ）は図１に示す信号線ドライブＩＣ内のＲＡＭの画素アドレスを示す概略説明図である。
【図４】図２に示すＲＡＭ及びその周辺回路を示す回路図である。
【図５】図２に示す入出力回路のクロックドインバータを示す概略説明図である。
【図６】図２に示すＲＡＭの駆動回路のブロック図である。
【図７】図６に示すクロックコントロール回路の回路図である。
【図８】図６に示すカラムカウンタの回路図である。
【図９】図６に示すページカウンタの回路図である。
【図１０】図６に示すＲＡＭの記憶領域のうちの特定領域のデータ書き換え動作を説明するための概略説明図である。
【図１１】図１１（Ａ）、（Ｂ）は、図１０の特定領域内のデータの書き込み及び読み出し動作を説明するためのフローチャートである。
【図１２】図１１（Ａ）に示すデータ書き込み動作のタイミングチャートである。
【図１３】図１１（Ｂ）に示すデータ読み出し動作のタイミングチャートである。
【図１４】リード・モディファイ・ライト動作を実施するための回路図である。
【図１５】リード・モディファイ・ライト動作のタイミングチャートである。
【図１６】本発明が適用される電子機器のブロック図である。
【図１７】本発明が適用されるプロジェクタの概略説明図である。
【図１８】本発明が適用されるパーソナルコンピュータの外観図である。
【図１９】本発明が適用されるページャの分解斜視図である。
【図２０】外付け回路を備えた画像表示装置の一例を示す概略説明図である。
【図２１】図１０の特定領域のデータ書き換え動作に従来必要であった手順を示すフローチャートである。
【符号の説明】
１０  液晶表示パネル
２０  信号線ドライバ
２２  第１の信号線ドライブＩＣ
２４  第２の信号線ドライブＩＣ
３０  走査線ドライバ
３２、３４  走査線ドライブＩＣ
４０  電源回路
５０  発振用外付け回路
６０  ＭＰＵ
１００  表示データＲＡＭ
１０２  メモリセル
１０４  カラムスイッチ
１０６  トランスファーゲート
１０８  インバータ
１１０  ＭＰＵインターフェース
１１１  バスライン
１１２  入出力回路
１１４  バスホールダ
１１６  コマンドデコーダ
１１８  ステータス設定回路
１２０  ＭＰＵ制御回路
１２０Ａ  クロックコントロール回路
１２２  カラムアドレス制御回路
１２２Ａ  カラムアドレスデコーダ
１２３Ａ  カラムアドレスデコーダ回路
１２３Ｂ  カラムアドレスカウンタ回路
１２４  Ｉ／Ｏバッファ
１３０  ＬＣＤ制御回路
１３２  ラッチ回路
１３４  デコード回路
１３６  液晶駆動回路
１４０  ページアドレス制御回路
１４０Ａ  ページ（ロウ）アドレスデコーダ回路
１４０Ｂ  ページアドレスカウンタ回路
１５０  内部発振回路
２００  モニタ回路
２０２  Ｎ型トランジスタ
２０４  共通接続線
２０６  モニタ用インバータ
２１０  プリチャージ回路
２１２  トランスファーゲート
２１４，２１６  Ｐ型トランジスタ
３００、３０２  カラムアドレスレジスタ
３０４〜３０８  カラムアドレスカウンタ
３１０  第１のアドレスエンド検出器
３１２  第２のアドレスエンド検出器
３２０、３２２  ページアドレスレジスタ
３２４、３２６  ページ（ロウ）アドレスカウンタ
３２８  第３のアドレスエンド検出器
４００  ラッチ回路
４１０  ライト入力ライン
４１２  第１のクロックドインバータ
４２０  リード出力ライン
４２２  第２のクロックドインバータ
４３０  反転出力ライン
４３２  第３のクロックドインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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