(57)【特許請求の範囲】
【請求項１】
第１導電形式の第１ゾーン（７）と、第２導電形式のゾーン（６）と、第1導電形式の第２ゾーン（１）と、第１導電形式の領域（４）と、第２導電形式の領域（５）と、第１導電形式の層（１３）とを含む半導体本体を備えた半導体構成素子の製造方法であって、
前記第１導電形式と前記第２導電形式とは反対の導電形式であり、
前記第２導電形式のゾーン（６）は、前記第１導電形式の第１ゾーン（７）に隣接し、該第1ゾーン（７）を半導体本体内で取り囲んでおり、かつ当該第1導電形式の第1ゾーン（７）および前記第1導電形式の領域（４）とｐｎ接合部を形成し、
前記第１導電形式の領域（４）と前記第２導電形式の領域（５）とは相互に交番し、当該両領域（４，５）は第１の面（Ａ）と第２の面（Ｂ）の間にあり、
前記第１導電形式の第２ゾーン（１）に向いた側の、前記第２導電形式のゾーン（６）は前記第１の面（Ａ）の一部に隣接し、
該第１の面（Ａ）は、前記第２導電形式の領域（５）と前記第２導電形式のゾーン（６）との間に規定される面であり、
前記第１導電形式の層（１３）は、前記第２の面（Ｂ）と、前記第1導電形式の第２ゾーン（１）との間に配置されており、
前記第１導電形式の第２ゾーン（１）は、前記第１導電形式の層（１３）の下方に設けられており、かつ前記第1の面（Ａ）に対向する前記第２の面（Ｂ）に、前記第１導電形式の層（１３）を介して隣接しており、
第１の電極（１０）が、前記半導体本体の第１の面（Ａ）の上方に前記第2導電形式のゾーン（６）を介して設けられており、かつ前記第1導電形式の第1ゾーン（７）と接続されており
第２の電極（２）が前記第1導電形式の第2ゾーン（１）と、前記第１導電形式の層（１３）とは反対の側で接続されている
形式の半導体構成素子の製造方法において、
第１導電形式の領域（４）と第２導電形式の領域（５）を、トレンチ（１１，１４）およびその充填部からのドーピングによって次のように形成する、すなわち、
第１導電形式の領域（４）と第２導電形式の領域（５）から形成される領域のうち、第１の面（Ａ）の近傍（Ｉ）では第２導電形式の電荷担体が優勢であり、
第１導電形式の領域（４）と第２導電形式の領域（５）から形成される領域のうち、第２の面（Ｂ）の近傍（III）では第１導電形式の電荷担体が優勢であるように形成する、
ことを特徴とする製造方法。
【請求項２】
トレンチ（１１）は、第１の面から第２の面に向かって横断面が変化するように設けられている、請求項１記載の方法。
【請求項３】
トレンチ（１１）の側壁は均質に、被覆、ガス相からのドーピング、またはプラズマドーピングによりドーピングされる、請求項２記載の方法。
【請求項４】
トレンチ（１１）の側壁にはドーピングされたエピタキシャル層が堆積される、請求項２記載の方法。
【請求項５】
トレンチは少なくとも２つの段階（１４，１６）で、トレンチの深さが深くなると横断面が小さくなるように設けられている、請求項１から４までのいずれか１項記載の方法。
【請求項６】
トレンチ（１４，１６）の側壁にはドーピング（１５）が施される、請求項５記載の方法。
【請求項７】
トレンチ（１４）は複数の段階で設けられ、各段階の後にドーピングが行われる、請求項１記載の方法。
【請求項８】
ドーピングをイオン打ち込みにより行う、請求項７記載の方法。
【請求項９】
イオン打ち込みを半導体本体の垂直方向に対して小さな角度で行い、これによりトレンチ（１４）の側壁をドーピングする、請求項８記載の方法。
【請求項１０】
設けられたトレンチに少なくとも一度、フォトラッカー（１９）を充填し、各ラッカー充填の後にドーピングを行う、請求項１記載の方法。
【請求項１１】
トレンチの一部を絶縁層（２０）によりマスキングする、請求項１０記載の方法。
【請求項１２】
側壁をドーピングした後、トレンチに部分的にフォトラッカー（１９）を充填し、その後、トレンチ壁をトレンチのフォトラッカーの充填されていない部分で取り去り、これによりトレンチ（１４）の当該部分が比較的大きな幅を有するようにする、請求項１記載の方法。
【請求項１３】
トレンチ（１４）には、当該トレンチとは非同形のエピタキシャル堆積（２２）が行われる、請求項１記載の方法。
【請求項１４】
トレンチと同形のエピタキシャル堆積（２１）をトレンチと非同形のエピタキシャル堆積（２２）に徐々に変化させる、請求項１３記載の方法。
【請求項１５】
トレンチでのエピタキシャル堆積の間に、トレンチ壁を形成する半導体本体にエッチング媒体を、デポジット速度がエッチング速度を上回るように添加する、請求項１記載の方法。
【請求項１６】
半導体本体内のトレンチに、ドーピング濃度の異なるエピタキシャル層（２３，２４，２５）を設ける、請求項１記載の方法。
【請求項１７】
異なる深さおよび幅のトレンチ（２５，２６）を設ける、請求項１記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、第１導電形式の第１ゾーンと、第２導電形式のゾーンと、第1導電形式の第２ゾーンと、第１導電形式の領域と、第２導電形式の領域と、第１導電形式の層とを含む半導体本体を備えた半導体構成素子の製造方法であって、
前記第１導電形式と前記第２導電形式とは反対の導電形式であり、
前記第２導電形式のゾーンは、前記第１導電形式の第１ゾーンに隣接し、該第1ゾーンを半導体本体内で取り囲んでおり、かつ当該第1導電形式の第1ゾーンおよび前記第1導電形式の領域とｐｎ接合部を形成し、
前記第１導電形式の領域と前記第２導電形式の領域とは相互に交番し、当該両領域は第１の面と第２の面の間にあり、
前記第１導電形式の第２ゾーンに向いた側の、前記第２導電形式のゾーンは前記第１の面の一部に隣接し、
該第１の面は、前記第２導電形式の領域と前記第２導電形式のゾーンとの間に規定される面であり、
前記第１導電形式の層は、前記第２の面と、前記第1導電形式の第２ゾーンとの間に配置されており、
前記第１導電形式の第２ゾーンは、前記第１導電形式の層の下方に設けられており、かつ前記第1の面に対向する前記第２の面に、前記第１導電形式の層を介して隣接しており、
第１の電極が、前記半導体本体の第１の面の上方に前記第2導電形式のゾーンを介して設けられており、かつ前記第1導電形式の第1ゾーンと接続されており
第２の電極が前記第1導電形式の第2ゾーンと、前記第１導電形式の層とは反対の側で接続されている形式の半導体構成素子の製造方法に関する。
【０００２】
この種の半導体構成素子は補償型構成素子と称される。このような補償型構成素子は例えばｎチャネルまたはｐチャネルＭＯＳ電界効果トランジスタ、ダイオード、サイリスタ、ＧＴＯ等または他の構成素子である。しかし以下では例として、電界効果トランジスタ（簡単に“トランジスタ”と称する）を前提とする。
【０００３】
補償型構成素子については、長い期間にわたって種々の理論的研究（ＵＳ４７５４３１０およびＵＳ５２１６２７５参照）が存在するが、しかしそれらではスイッチオン抵抗ＲＳＤｏｎを特別に改善する努力がなされており、電流負荷時の安定性、例えばソース・ドレイン電流が高い場合の高電流時におけるアバランシュおよび短絡に関する頑強性についての改善はなされていない。
【０００４】
補償型構成素子は、トランジスタのドリフト領域でｎドープされた領域とｐドープされた領域の電荷が相互に補償し合うことを基礎とするものである。ここでこの領域は空間的には、ドーピングについての線形積分がｐｎ接合部に対して垂直に延在するラインに沿ってそれぞれ材料固有の破壊電荷（シリコン：約２・１０１２ｃｍ-２）より下に留まるように配置される。例えば電力電子回路で通常使用される縦型トランジスタではペアでｐピラーおよびｎピラーまたは小片等を配置することができる。ラテラル構造の場合、ｐ導電性の層とｎ導電性の層とを横方向に、ｐ導電性層により被覆された溝と、ｎ導電性層により被覆された溝との間で交互に重ねてステープルすることができる（ＵＳ４７５４３１０参照）。
【０００５】
ｐドーピングとｎドーピングとを十分に補償することにより補償型構成素子の場合、電流を導く領域（ｎチャネルトランジスタに対してはｎ領域、ｐチャネルトランジスタに対してはｐ領域）のドーピングが格段に高められ、このことから電流を導く面積が損失されても、スイッチオン抵抗ＲＤＳｏｎでの格別の利得が得られる。ここでトランジスタの阻止能力は実質的に２つのドーピングの差に依存する。スイッチオン抵抗を低減するために、電流を導く領域のドーピングは少なくとも１桁だけ高いことが所望されるから、阻止電圧を取り扱うには補償度の連続的調整を必要とする。この補償度は≦±１０％の領域の値に対して定義することができる。スイッチオン抵抗の利得が比較的に高い場合には、前記の領域はさらに小さくなる。ここで補償度は次式により定義される。
【０００６】
（ｐドーピング−ｎドーピング）／ｎドーピング    または
電荷差／ドーピング領域の電荷
しかし他の定義も可能である。
【０００７】
従って一方では破壊前ないし破壊時の高い耐アバランシュ性と大きな電流負荷能力を特徴とし、他方では製造プロセスの技術的変動幅の観点から良好に再現可能な特性を以て簡単に製造できる頑強な半導体構成素子が所望される。
【０００８】
このような完全に新規な半導体構成素子は、第１の導電形式の領域と第２の導電形式の領域とを次のようにドープすると得られる。すなわち、第１の表面近傍の領域においては第２の導電形式の電荷担体が、そして第２の表面近傍の領域においては第１の導電形式の電荷担体が優勢であるようにドープするのである。
【０００９】
第２の導電形式の領域は有利には第２のゾーンまでは達せず、これによりこの第２の表面と第２のゾーンとの間に、第１の導電形式の弱いドープ領域が残る。しかしこの領域の幅を“ゼロ”に近づけることも可能である。しかし弱くドープされた領域は種々の利点を提供する。すなわち阻止電圧の上昇、電界強度の“滑らかな”経過、反転ダイオードの転流特性の改善である。
【００１０】
第２の導電形式の領域では、ドーピングにより生じる補償度が次のように変化される。すなわち第１の表面の近傍では第２の導電形式の残存原子が、そして第２の表面の近傍では第１の導電形式の残存原子が優勢になるように変化される。従って、ｐ，ｐ−，ｎ−，ｎまたはｎ，ｎ−，ｐ−，ｐの層シーケンスが２つの表面間に存在する。
【００１１】
交互に異なる導電形式の領域が相互に入り込んだことにより電界にもたらされる作用は、例えば古典的なＤＭＯＳトランジスタとは次のように異なる（“ラテラル”および“バーチカル”は以下で縦型トランジスタを基準にする）。
【００１２】
（ａ）電極間の接続方向に対して「ラテラル」な横フィールドが存在し、このフィールドの強度は側方電荷（側方ｐｎ接合部に対して垂直方向の線形積分）の破壊電荷に対する割合に依存する。このフィールドは電子およびホールを分離し、電流を搬送する横断面を電流経路に沿って減少させる。この事実は、アバランシュにおける過程、破壊特性曲線、および特性フィールドの飽和領域を理解するのに基本的に重要である。
【００１３】
（ｂ）電極間の接続方向に対して平行な“バーチカル”電界は隣接するドーピングの差により局所的に定められる。これが意味するものは、ドナーが過剰の場合（ｎトリム：ｎ導電性領域の電荷がｐ領域の電荷を超える）一方ではＤＭＯＳ様のフィールド分布（フィールドの最大が阻止型ｐｎ接合部にあり、対向する構成素子裏側の方向にフィールドが減少する）が調整されることである。そしてこのときのフィールド勾配は、これがｎ領域のドーピングだけに相応することとなる場合よりも格段に小さいが、他方ではアクセプタによるｎ導電性領域の過剰補償によって裏側の方向に増加するフィールド分布（ｐトリム：アクセプタがドナーに対して過剰）が可能だということである。フィールドの最大はこのような構成ではｐ領域の底部にある。両方のドーピングが正確に補償されれば、水平方向のフィールド分布が生じる。
【００１４】
正確な水平方向のフィールド分布により、破壊電圧が最大となる。アクセプタまたはドナーが優勢であれば、破壊電圧はそれぞれ低下する。従って破壊電圧を補償度の関数とすれば、パラボラ状の経過が得られる。
【００１５】
ｐ導電性領域およびｎ導電性領域に一定にドーピングすること、または同じレベルの周期的最大を以て局所的に変化するようドーピングすることもここでは同様に、非常に際立った“補償パラボラ”の最大につながる。“製造公差”に有利になるよう（関連する個々のプロセス全てを含めて）、比較的に高い破壊電圧を目指さなければならない。これは確実な歩留まりと製造確実性を達成するためである。従って補償パラボラをできるだけ平坦かつ広く構成することが目的となる。
【００１６】
構成素子に阻止電圧が印加されると、ドリフト区間、すなわちペア毎に配置され、反対にドーピングされた領域から可動電荷担体が除去される。正に荷電された残存ドナーと負に荷電された残存アクセプタが張架された空間電荷ゾーンに残る。これらが差し当たりフィールドの経過を定める。
【００１７】
空間電荷ゾーンを通る電流は電界の変化を引き起こす。ただしこれは、電流と結び付いた電荷担体の凝縮がバックグラウンドドーピングの領域に生じる場合である。ここで電子はドナーを補償し、ホールはアクセプタを補償する。構成素子の安定性のためには、どちらのドーピングが局所的に優性であり、どこに電荷担体が形成され、どのように電荷担体の凝縮がその電流経路に沿って調整されるかが非常に重要である。
【００１８】
以下の実施例では基本メカニズムを理解するためまず、ｐ導電性領域とｎ導電性領域とが一定にドーピングされていると仮定する。
【００１９】
スイッチオン状態、とりわけＭＯＳトランジスタの特性曲線フィールドの飽和領域では、リッチな電子流がチャネルからｎドープされた領域へ流れる。この領域を縦型トランジスタでは“ピラー”とも称する。ここでは深部方向に電流のフォーカシングが増大して発生する。この増大は電気的横フィールドのためである。高電流安定性は、ｎドーピングの優勢によって要求される；しかしチャネル領域はその正の温度係数により不均質な電流分布をセルフィールドにおいて阻止するから、この動作形式はどちらかというとクリティカルではない。電流密度の低減はチャネル端子を部分的に遮へいすることにより達成される（ＤＥ１９８０８３４８Ａ１参照）。
【００２０】
破壊特性曲線ないしその経過については次のことを注意すべきである：電子およびホールの形成を最大電界強度の領域で行うことである。２つの電荷担体形式の分離は電気的横フィールドにより行われる。ｐ領域ないしｎ領域にある２つの電流経路に沿って、フォーカシングおよびさらなる増倍が発生する。最後には部分的チャネル遮へいの作用も発生しなくなる。安定性は、可動電荷担体がその発生地点の外側で電界の上昇に寄与し、ひいてはそれぞれのセルの破壊電圧の上昇に寄与する場合にのみ得られる。補償型構成素子にとってこのことは、ｐトリム領域およびｎトリム領域での安定性を意味する。しかし補償パラボラの最大における安定性を意味するものではない。ｐトリム領域では破壊がピラーの「底部」で生じる。電子はドリフト領域から流れ出し、従ってフィールドには影響を与えない。ホールは電気的縦フィールドを通って上側のソース接点まで吸引される。ここでホール電流はその経路に沿って電気的横フィールドによってフォーカシングされる：ここでは電流密度が上昇する。これにより電気的縦フィールドがまず表面近傍で影響を受ける。過剰の残存アクセプタ（ｐトリム）を補償することによって、電界勾配が低下し、破壊電圧が上昇する。この状況は、フィールドがそこでクリティカルな電界強度（シリコンに対して：約１０１５ｃｍ-３の電荷担体濃度に対しては約２７０ｋＶ／ｃｍ）より下に留まる限りは安定である。
【００２１】
ドナーが過剰であるｎトリム領域では破壊が表面近傍で生じる。ホールはソース接点へ流れ、フィールドにその発生個所からｐウェルへの途中でも影響を与える。従って破壊個所ができるだけｐウェルの近傍になるようにすることが目的となり得る。このことは例えばｎドーピングを局所的に高めることにより行われる。電子は全ドリフトゾーンを通って裏側へ流れ、同様にフィールドにその電流経路に沿って影響を及ぼす。安定性は、電子電流の作用がホール電流の作用を上回るときに得られる。ここではセル配置の幾何形状が非常に重要であるから、とりわけ補償パラボラの最大の近傍に特性曲線の安定した領域と安定しない領域が存在する。
【００２２】
アバランシュでの関係性は破壊での関係性に非常に類似する。しかし電流は格段に大きく、公称電流はトランジスタの公称電流の二倍にまで達する。電気的横フィールドは常に電流の明確なフォーカシングに作用するから、補償型構成素子では電流負荷が比較的小さいとき安定性領域を去る。このことは物理的には、電流誘発性のフィールド上昇がすでに広く進んでおり、局所的には破壊フィールド強度に達していることを意味する。次に電気的縦フィールドは局所的にそれ以上上昇できないが、しかし電気的縦フィールドの湾曲はさらに増大する。そこから該当するセルの破壊電圧の後退が生じる。個々のセルの特性曲線およびシミュレーションで、このことは負の微分抵抗により示された；すなわち電圧は電流の上昇と共に後退する。１００００以上のセルを有する大型トランジスタでは、このことは非常に急速に電流の不均質な再分布をもたらす。フィラメントが形成され、トランジスタは局所的に溶解する。
【００２３】
以上のことから、以下の結果が補償型構成素子の安定性に対して得られる：
（ａ）電子とホールを分離することによって、ＩＧＢＴおよびダイオードの場合のように「自動安定性」は生じない。むしろ補償度、フィールド分布および破壊個所を正確に調整しなければならない。
【００２４】
（ｂ）補償パラボラには、ｐ領域およびｎ領域、ないし「ピラー」のドーピングが一定の場合、明確なｐトリム領域および明確なｎトリム領域に安定した領域が存在する。これら２つの領域はつながっていない。これにより極端に小さな製造公差しか生じない。補償パラボラはｐ領域とｎ領域、ないしピラーのドーピングが一定の場合、非常に急峻である。破壊個所は数パーセント内で、ｐピラーの底部から表面方向に移動する。
【００２５】
（ｃ）各補償型構成素子に対して、アバランシュでの電流破壊閾値が存在する。この閾値は補償度と直接的に結び付いている。補償度は他方では達成可能な破壊電圧を定め、ＲＤＳｏｎ利得に影響を及ぼす。
【００２６】
（ｄ）ｐ領域およびｎ領域が一定にドーピングされている場合、上に述べたように構成素子は補償パラボラの最大の近傍で不安定である。そのために最高の阻止電圧を有する構成素子がアバランシュテストで破壊される。
【００２７】
上に説明したように欠点を回避するため、補償度をドーピング領域に沿って、すなわち縦型構造においては上側からトランジスタの裏側方向に向かって、表面近傍では第２の導電形式の残存原子が優勢であり、裏側近傍では第１の導電形式の残存原子が優勢であるように変化するのである。
【００２８】
得られたフィールド分布は、最大値が深さの約半分である「丘状の」経過を有する。これにより電子もホールも破壊およびアバランシュにおいてフィールド分布に影響を与える。両方の電荷担体は安定性に作用する。なぜなら、これら電荷担体がその発生地点からそれぞれこれらが、優勢であり過剰のバックグラウンドを補償する領域に延在するからである。このようにしてｐトリム補償度からｎトリム補償度まで一貫した安定領域で得られる。
【００２９】
製造公差による補償度の変動は破壊個所を垂直方向に僅かしかシフトせず、それも連続的に上下させるだけである。ただしこれは、この変動が技術的に調整される補償度の変化よりも小さい場合である。補償度のこの変化の大きさはまた安定性領域の境界を定める。これにより製造公差範囲を自由に選択することができる。
【００３０】
電流のフォーカシングは顕著でなくなる。なぜなら２つの電荷担体はそれぞれ、補償する電気的横フィールドの領域で区間の半分を進むだけだからである。これにより構成素子がアバランシュにおいて格段に比較的大きな電流により負荷されることがない。
【００３１】
補償度が例えば「ｎトリム」の方向に変化する際に、電界はそれぞれドリフト区間の上部領域で増大し、下部領域では同時に減少するから（ｐトリム方向への変化の場合は逆である）、破壊電圧は補償度の関数として比較的に僅かしか変化しない。これにより補償パラボラは有利には扁平かつ広くなる。
【００３２】
補償度の垂直方向の変化はｐ領域におけるドーピングを変化することにより、またはｎ領域におけるドーピングを変化することにより、または両方の領域におけるドーピングを変化することにより行うことができる。ピラーに沿ったドーピングの変化は一定の勾配を有することができる。または複数の段階で行うこともできる。しかし基本的に変化は、ｐトリム補償度からｎトリム補償度へ単調に上昇する。
【００３３】
上記の原則はそのままｐチャネルトランジスタに適用することができる。この場合には相応に変化した半導体領域の経過が発生する。ｐ、ｐ優勢、ｎ優勢、ｎの経過は、ｎ、ｎ優勢、ｐ優勢、ｐの経過に置換される。
【００３４】
安定性限界は、フィールドが表面近傍でドリフト区間の顕著領域の上に水平に延在するときにｎトリム側で達成される。ｐトリム側では、フィールドが補償するピラー領域の底部近傍で、ドリフト区間の顕著領域上に水平に延在するときに安定性限界が達成される。
【００３５】
一般的には、補償パラボラが扁平かつ広くなればなるほど、補償度の勾配も大きくなる。補償パラボラの最大における破壊電圧は相応に低下する。
【００３６】
補償度の変化の別の重要な限定は、破壊電荷を下回ることへの要求により与えられる。さらにｐピラー・ドーピングが表面近傍で強く上昇するときには電流締め付け作用が発生する（ラテラルＪＦＥＴ作用）。
【００３７】
６００Ｖ構成素子に対して例えば補償度をｐ領域およびｎ領域の５０％に沿って変化することが有利である。
【００３８】
このようなラテラルトランジスタに対する適用は例えばスマートパワー領域またマイクロエレクトロニクスにおいて見られる。これに対して縦型トランジスタは主に線路電子技術で形成される。
【００３９】
補償度の垂直方向変更は非常に簡単に置き換えることができる。なぜなら個々のエピタクシー面で打ち込みドーズを変化すればよいだけだからである。「真の」補償ドーズは中央エピタクシー層に打ち込まれ、その下では例えばそれぞれ１０％少なく、その上では例えばそれぞれ１０％多くする。しかし打ち込みドーズの代わりにエピタクシードーピングを変化することもできる。
【００４０】
比較的に大きく、制御下でばらつかせることにより、製造コストを低減することができる。必要なエピタクシー層の数を減少し、補償打ち込みに対する開口部を縮小することができる。開口部の縮小は、打ち込みドーズが比較的に大きくばらついているためラッカー量が比較的に大きくばらつくことによって、個々のｐ領域から「ピラー」への合成拡散に対する後拡散が同時に延長されることにより生じる。
【００４１】
図１６は、新種のｎチャネルＭＯＳトランジスタの断面を示す。このＭＯＳトランジスタは、ｎ＋導電性のシリコン半導体基板１，ドレイン電極２，第１のｎ導電性層１３，ｎ導電性領域４およびｐ導電性領域５を有する第２の層３，ｐ導電性ゾーン６，ｎ導電性ゾーン７，ゲート電極８，および例えばアルミニウムからなるソース金属化部１０を有する。ゲート電極８は例えば多結晶シリコンまたはきんぞくからなり、これらは例えば二酸化シリコンからなる絶縁層９に埋め込まれている。ｐ導電性領域５はここでもｎ＋導電性半導体基板には達していない。
【００４２】
図１６では分かり易くするため、金属層だけがハッチングで示されているが、他の領域ないしゾーンも断面で示されている。
【００４３】
ｐ導電性領域５ではゾーンＩにｐ電荷過剰、ゾーンIIに「中性」電荷、そしてゾーンIIIにｎ電荷過剰が存在する。このことは、「ｐピラー」を形成する領域５においてゾーンＩではｐピラーの電荷が周囲のｎ導電性領域５の電荷を上回り、さらにゾーンIIではｐピラーの電荷が周囲のｎ領域５の電荷をちょうど補償し、ゾーンIIIではｐピラーの電荷がまだ周囲のｎ領域５の電荷を上回っていないことを意味する。従って重要なことは、ｐ領域５の電荷が可変であり、一方ｎ領域４の電荷はそれぞれ一定であることである。しかしここでも前の実施例と同じように、ｐ導電性領域５の電荷が一定で、ｎ導電性領域の電荷を変化することも可能である。また両方の領域４と５で電荷が可変になるよう構成することも可能である。
【００４４】
本発明の課題は、所望のようにドーピングが変化する、第１と第２の導電形式の領域を簡単に製造することのできる方法を提供することである。
【００４５】
この課題は冒頭に述べた形式の方法において本発明により、第１導電形式の領域と第２導電形式の領域を、トレンチおよびその充填部からのドーピングによって次のように形成する、すなわち、
第１導電形式の領域と第２導電形式の領域から形成される領域のうち、第１の表面の近傍では第２導電形式の電荷担体が優勢であり、
第１導電形式の領域と第２導電形式の領域から形成される領域のうち、第２の表面の近傍では第１導電形式の電荷担体が優勢であるように形成することによって解決される。
【００４６】
本発明の方法は有利には、シリコンからなる半導体本体に適用される。しかし本発明を半導体材料、例えば接続半導体、シリコンカーバイド等に適用することも可能である。
【００４７】
トレンチのエッチングはプロセスパラメータを適切に選択することにより、トレンチに対して定められた側壁傾斜が生じるように調整できる。これにより例えば、深くなるにつれ横断面が小さくなるトレンチが発生する。例えばｎ補償型構成素子に対しては例えば蛍光体による所要のｎドーピングが、電流を導く経路に対して選択的に、半導体本体のバックグラウンドドーピングを介して、または全トレンチ深さにわたって一定のトレンチ側壁ドーピングを介して行われる。このような側壁ドーピングは、被覆プロセス、ガス相からのドーピング、プラズマドーピング、またはエピタキシャルに堆積され、ドーピングされた層をトレンチに被覆することにより行われる。ｎ補償型構成素子の例ではトレンチが、均質にエピタキシャル成長された半導体材料、例えばｐ型のシリコンにより部分的にまたは完全に封鎖される。これによりｐ優勢ないしｐトリムのｎ優勢ないしｎトリムに対する補償の勾配がトレンチの深さが深くなるにつれ所望のように変化する。
【００４８】
トレンチの幾何形状にわたってドーピングの垂直方向経過を調整することも可能である。このことは一方ではトレンチ壁のプロフィールにより、および／または他方ではトレンチのベースクラックにより行うことができる。トレンチ構造が線形に伸張している場合には、有効なドーピングの比はトレンチ直径に比例する。一方、トレンチが円形またはピラー形状の場合、トレンチ開口部は上側エッジまたは下側エッジで円形表面に相応して矩形に入り込む。相応して例えばトレンチが円形で、半導体本体のｎバックグラウンドドーピングが均質な場合、エピタキシャルな充填ではなく、ｐ導電型の側壁ドーピングを使用することもできる。
【００４９】
所定の条件下では、厳密に垂直な側壁プロフィールを有するトレンチエッチングの方が、テーパー状の横断面をトレンチよりも容易に達成できる。しかしながら全体としてこのテーパー状の横断面を達成するために、トレンチの深さ方向にトレンチプロフィールを所定のように段付けて１つまたは複数のスペースホルダを用いてテーパー状に作製することができる。ここでは第１のトレンチエッチングから始まって所定の過渡的深さまで開始される。続いて側壁スペーサが通常のように、例えば酸化物堆積および異方性エッチバックにより形成される。そしてさらにトレンチエッチングが行われ、これらのステップが場合により複数回繰り返される。最後にマスクとスペーサが取り除かれる。
【００５０】
上記方法の変形では、トレンチの深さの増大と共にｐドーピングを段付けることが複数回の断続的トレンチエッチングにより達成される。ここではトレンチエッチングにより所定部分が所望の深さに達した後に側壁ドーピングをそれぞれ行う。これによりトレンチの上部部分でそれぞれの部分ドーピングの加算によってドーピング量が増大される。この方法は例えば各部分エッチングステップ後のイオン打ち込みと組み合わされ、トレンチの底部に打ち込まれたドーズが打ち込みステップのそれぞれ直後に拡散される。このとき側方に拡散したドーズの部分は次の部分トレンチエッチングステップによって除去されない。続いてこのようにして得られた個々のｐ導電性領域が拡散により接続される。イオン打ち込みをトレンチの深さ方向を基準にして小さな角度で行えば、所定のドーピングがトレンチの側壁に生じる。トレンチの深さと共にドーピングを減少させることは、打ち込みドーズを各面で所期のように調整することにより簡単に行うことができる。
【００５１】
フォトラッカーのような材料によってマスキングを行うドーピング法を適用する場合（このことはとくにイオン打ち込みとプラズマドーピングに当てはまる）、トレンチの側壁ドーピングを多重に段付けることは次のことによっても達成される。すなわち、一貫した深さにトレンチエッチングを行い、続いて粘度の十分に低い材料、例えばフォトラッカーによりトレンチを再び部分的に充填するのである。この場合は、単純なエッチング法によりこの充填部を段毎に再び除去することができ、このとき各ステップで、その間に露出したトレンチ側壁の各部分にドーピングするのである。これによりドーピング濃度はトレンチの上部部分において、個々のドーピングのそれぞれの部分ドーズの加算により高められる。
【００５２】
ラッカーによりマスクしないドーピング法、例えば被覆法では、上に説明した方法を次のように変形することができる。すなわち、トレンチを付加的に絶縁層、例えば二酸化シリコン（これはＣＶＤ法により堆積される）により充填し、段毎にエッチバックするのである。しかし択一的にフォトラッカーをトレンチに塗布する前にこのトレンチを絶縁層、すなわち例えば熱的に堆積された二酸化シリコンにより被覆し、ラッカーをエッチバックした後、絶縁層の露出部分をエッチングにより除去することもできる。残留フォトラッカーを取り払った後、トレンチの任意に設定すべき下部部分はドーピングに対してマスキングされたままとなる。
【００５３】
プロセスパラメータを適切に選択することにより、トレンチの側壁をガス相からドーピングすることができる。このドーピングは、ドーピング物質がトレンチ底部に向かって減少するように調整される。これは例えばｐドーピングに対して所望のことである。このことはとりわけトレンチエッチングのアスペクト比が高い場合に当てはまる。このことは破壊電圧が高く、スイッチオン抵抗の低い補償型構成素子において必要なことである。択一的にこのことは例えばトレンチのｐ導電性半導体層から、非同形にエピタクシャルデポジットすることによっても達成される。
【００５４】
付加的に、エピタキシャルデポジットの間にさらにエッチング媒体、例えば塩酸を添加することができる。堆積がエッチングより優勢であると、ｎドーピング濃度がトレンチ底部の方向に高まるプロフィールが得られる。
【００５５】
打ち込み法では、ローテーション、傾斜角度、およびドーピング物質のエネルギー、トレンチ側壁でのイオン拡散を利用したイオンを適切に組み合わせることにより、深さと共にドーピングのドーズを減少することができる。このために一般的には半導体本体を種々異なる回転角度で打ち込むことが必要であり、このようにして、配向された種々のトレンチ壁が非対称に異なることがないようにする。トレンチにおけるアスペクト比が高い場合には、連続的に異なる傾斜角度を使用すると有利である。このとき場合により、角度０゜で打ち込みを行うこともできる。
【００５６】
周知のように所定の形式の欠陥は結晶中に異方性の拡散特性を引き起こすことがある。この特性は、例えばｐ導電性ピラーを欠陥に沿って所期のように深部拡散するために使用することができる。ここでは拡散勾配によって欠陥の深さの増大と共にドーピング濃度が自動的に低下する。この欠陥は例えば超高エネルギー打ち込みにより扁平に半導体本体に形成することができ、この上に、ｐ導電性ドーピング物質を引き続く深部拡散によりマスキング充填する。これに続いて欠陥部を修復する。
【００５７】
一定のｐ導電性側壁ドーピングまたはエピタキシャルｐ型充填を有する縦型トレンチを使用する場合、補償度をｐ優勢の方向で半導体本体の表面に向かってシフトすることは、半導体本体の扁平なｎ導電性バックグラウンドドーピングによっても達成できる。このバックグラウンドドーピングのドーピング濃度は半導体本体の表面に向かって減少する。
【００５８】
このことはｎドーピングが異なる複数のエピタキシャル層を有する基本材料によって、またはデポジット中の段階的ドーピングによって行うことができる。別の手段では、ｎドーピング物質を半導体本体の裏側から拡散注入する。このとき半導体本体は条件によっては比較的に薄くすべきである。これは必要な長い拡散時間が長くならないようにするためである。
【００５９】
プラズマ支援した異方性トレンチエッチングにおける典型的現象、とりわけトレンチのアスペクト比が高い場合に典型的な現象は、トレンチ深さがトレンチ開口部の大きさと共に所定のエッチング時間では減少することである。この現象を、ｐドーピングプロフィールを垂直に段付けるために利用することができ、そのために種々の手段がある。中央トレンチを完全に目的の深さでエッチングすることができ、このとき直接隣接する「衛星」トレンチは縮小された直径を有する。場合により多重の段付けを得ることもできる。中央トレンチにはこの場合、均質にｎドーピングが施され、衛星トレンチはマスキングされる。続いて全てのトレンチがｐドーピングされる。選択的にｎドーピングが均質にバックグラウンドドーピングとして半導体本体に存在することもできる。ドーピングされた領域は補償型構成素子では阻止状態の場合、可動の電荷担体が完全に駆逐されるから、トレンチの側方空間的分離はさほど重要ではない。空間の中央では過剰のｐ電荷担体がそれぞれ隣接トレンチにより設けられた深部まで残留する。このコンセプトによりｐおよびｎ導電性「ピラー」が空間的にも分離され、その結果中央トレンチをｎドーピング電子経路として使用することができる。一方、直径が段階的に縮小され、従って深さも縮小された衛星トレンチによりステップ毎のｐ補償が達成される。
【００６０】
縦方向のドーピング勾配を補償型構成素子で実現するための前記手段はとりわけトレンチ技術で重要である。なぜならこれにより破壊の個所をトレンチ外周面へ、すなわちトレンチ底部のようなクリティカルな個所から移動することができるからである。本発明においてばらつきを制御することにより、製造公差に対する所要の狭い要求をトレンチエッチングのエッチング程度、種々の側壁ドーピングないし充填等について、製造可能な半導体構成素子が発生する限りにおいて引き上げることができる。
【００６１】
エピタクシープロセスのプロセスパラメータを、堆積が酸化被覆された表面で抑圧されるように調整することができる。これにより選択的なエピタクシーが得られる。次に酸化マスクの上に行われるトレンチエッチングの後、このマスクを半導体本体に残し、次に通常のように薄い酸化側壁スペーサを、トレンチでの例えば熱的酸化と、引き続く酸化物の異方性エッチバックにより形成する。このようにして選択的エピタクシーの方法によりトレンチに単結晶シリコンを充填することができる。しかしこのエピタクシーは側壁の酸化被覆によりトレンチ底部から成長する。このことによりエピタクシープロセス中にドーピングを変化することができ、これにより基本的に任意の縦方向ドーピング経過を得ることができる。それぞれ一定の対抗ドーピングは選択的に半導体本体の均質なバックグラウンドドーピングとして存在することができる。またはトレンチ側壁ドーピングを介して、酸化側壁スペーサを形成する前に行うことができる。電子経路およびホール経路はこれにより垂直方向に絶縁体によって分離される。しかしこのことは、補償型構成素子の基本的機能性に対してはさほど重要でない。
【００６２】
基本的に、半導体本体の表面に向かっての純ｐトリムを、ｎドーピングを一定にしてｐドーピングを変化することにより達成する方法は、単独でまたは付加的に縦方向勾配をｎドーピングに有する方法より優先される。なぜなら後者ではスイッチオン抵抗が高いからである。
【００６３】
以下本発明を図面に基づいて詳細に説明する。
【００６４】
図１から３は、所定の側壁傾斜でトレンチエッチングするための種々の方法を説明するための断面図である。
【００６５】
図４ａからｄは、垂直側壁傾斜と段階的スペーサによりトレンチエッチングする方法を説明するための断面図である。
【００６６】
図５ａ，５ｂ，６ａ，６ｂは、垂直側壁傾斜と、複数の断続的トレンチエッチングでの段階的側壁ドーピングによりトレンチエッチングする２つの変形実施例を説明するための断面図である。
【００６７】
図７ａからｄは、垂直側壁傾斜と、ラッカー充填部を複数回段付けてエッチバックすることによる段階的側壁ドーピングによりトレンチエッチングする方法を説明するための断面図である。
【００６８】
図８ａからｄは、垂直側壁傾斜と、酸化充填物ないし壁酸化物と組み合わされたラッカー充填物を複数回段階的にエッチバックすることによる段階的側壁ドーピングによりトレンチエッチングする方法を説明するための断面図である。
【００６９】
図９ａからｃは、垂直側壁傾斜と、ラッカー充填物を複数回段階的にエッチバックし、トレンチを異方性エッチングにより拡大することによるトレンチエッチングする方法を説明するための断面図である。
【００７０】
図１０ａ，ｂおよび図１１は、拡散制限ドーピングまたは充填により無段階に変化された側壁プロフィールによる方法を説明するための断面図である。
【００７１】
図１２は、イオン打ち込みにより変化する側壁プロフィールが形成される方法を説明するための断面図である。
【００７２】
図１３は、半導体本体を可変にバックグラウンドドーピングする方法を説明するための断面図である。
【００７３】
図１４ａからｃは、種々異なる断面積のトレンチが組み合わされる方法を説明するための断面図である。
【００７４】
図１５ａからｄは、垂直側壁を有するトレンチと選択的エピタクシーを有する充填部とが使用される方法を説明するための断面図である。
【００７５】
図１６は、本発明の方法により作製された半導体構成素子の断面図である。
【００７６】
図１６についてはすでに冒頭で説明した。
【００７７】
図面中、相互に相応する部材に対しては同じ参照符号が付してある。
【００７８】
図１は、ｎ導電性半導体領域４中のトレンチ１１を示す。このトレンチ１１には半導体材料がエピタキシャルに充填されており、これによりｐ導電性領域６が発生する。トレンチ１１は下方にその底部に向かってテーパー状の構造を有する。すなわちトレンチは深さが深くなると細くなる。
【００７９】
図１に示した構成はｎ補償型構成素子に対して使用することができる。この構成素子に対して必要な、電流を導く経路のｎドーピングはバックグラウンドドーピングにより、すなわちシリコン半導体本体における領域４のドーピングにより達成される。
【００８０】
図２は別の実施例を示す。この実施例ではトレンチ１１の壁面に側壁ドーピングが施されている。これによりｉ導電性半導体本体１中にｎ導電性領域４がトレンチ１１の側壁によって形成される。図２に示した構造は、被覆プロセス、ガス相からのドーピング、プラズマドーピング、または相応の層のエピタキシャルデポジットにより形成される。
【００８１】
図１と図２の実施例でｐ導電性領域５はシリコンのエピタキシャル成長によって形成される。両方の場合で、ｐトリムのｎトリムに対する所望の補償勾配はトレンチ１１の深さを深くすることにより達成される。トレンチ１１の幾何形状を介して、ドーピング濃度の縦方向経過を調整することができる。このことは一方ではトレンチ壁（図２参照）のプロフィールにより、他方ではトレンチ１１のベースクラックにより行われる。トレンチ構造が線形に伸張している場合、有効ドーピングの比はトレンチ１１の直径に比例する。一方、トレンチ１１が円形またはピラー形状の場合、トレンチ開口部は上部エッジないし下部エッジで円形面に相応して矩形に入り込む。
【００８２】
トレンチ１１が円形で、ｐ導電性バックグラウンドドーピングが均質な場合、トレンチ１１をエピタキシャルに充填するのではなく、ｎ型の側壁ドーピングを施すことができる。これにより下方に向かって幅広となるトレンチの場合、深さが増すつれｐトリムからｎトリムに移行する（図３参照）。
【００８３】
図４ａからｄは、トレンチエッチングが垂直側壁傾斜と段毎のスペーサにより行われる方法を示す。すなわち所定の条件の下では、厳密に垂直の側壁プロフィールを有するようにトレンチエッチングする方が、傾斜した側壁プロフィール（図１から図３の方法で適用されたような）を得るよりも簡単である。側壁傾斜が垂直な場合、下方に向かってトレンチプロフィールを所定のように段階的に先細にすることは１つまたは複数のスペーサエッチングステップを用いて達成することができる。まずｎ導電性半導体本体へのマスキング層１２を用いた第１のエッチングステップで、第１のトレンチ１４が所定の過渡的深さまで設けられる（図４ａ参照）。次に側壁スペーサが例えば二酸化シリコンの堆積と異方性エッチバックにより通常のように形成される（図４ｂ）。
【００８４】
続いてさらなるトレンチエッチングが行われる。このトレンチエッチングでは、側壁スペース１５により覆われたトレンチ１４の底部がさらに深くされ、トレンチ１６が発生する（図４ｃ参照）。
【００８５】
場合により、この側壁の被覆とトレンチをさらに深くするのステップを複数回繰り返すこともできる。
【００８６】
続いてこのトレンチ１７を、図１と図２に基づいて説明したように処理することができる。トレンチ１７には例えばエピタキシャルにｐ導電性シリコンが充填され、これによりｐ導電性領域５が発生する。この領域５の幅は段階的に上方から下方に向かって減少する。しかし側壁ドーピングを図２の実施例にしたがって行うこともできる。
【００８７】
付加的手段ではすでに図４ｃのステップの後で、ｎ側壁ドーピングを取り付ける。この側壁ドーピングはトレンチ１６の上部部分では側壁スペーサ１５によりマスキングされる。これにより引き続きｎおよび／またはｐ側壁ドーピングとの組合せで、側壁スペーサ５を除去すると、上部トレンチ部分にｐ電荷担体の純過剰部が得られる。
【００８８】
図４ａからｄに基づいて説明したような垂直側壁によるトレンチエッチング法では、ｐドーピングをトレンチ深さの増大と共に段付けることは複数回の断続的トレンチエッチングによっても達成できる。このことは例えば、側壁ドーピングをそれぞれ、トレンチエッチングが所定の過渡的深さに達した後に行うことによって可能である。この例が図５ａに示されている。ここではトレンチ１４のエッチング後に側壁が、ｐ導電性領域５の形成のためにドーピングされる。このドーピング後に、トレンチ１４がさらに深くされ、続いて別の側壁ドーピングが行われる。この別の側壁ドーピングではドーピングが上側トレンチ部分で重畳され、そこでのドーピング濃度が高まる（図５ｂ参照）。従ってここではトレンチ１４の上側部分での壁ドーズが高められる。これはそれぞれの過渡的深さに達した後に、個々のドーピングを行う際にそれぞれの部分ドーズが加算されるためである。
【００８９】
このやり方は例えば各部分エッチングステップ後のイオン打ち込みの際にも適用することができる（図６ａ参照）。トレンチ１４を取り付けた後、イオン打ち込みを行う（矢印１８参照）。これによりｐ導電性領域がトレンチ１４の底部に発生する。トレンチ１４は引き続きさらなるエッチングステップで深くされ、新たなイオン打ち込みが行われる（図６ｂ参照）。このようにしてｐ導電性領域５がトレンチ１４の縁部と底部に発生する。この領域は引き続き拡散によって相互に接続される。この接続は、イオン打ち込みをトレンチ１４の深さ方向に対して僅かな角度により行うことで支援することができる。このイオン打ち込みの際には、打ち込まれるイオンの所定のドーズがトレンチ１４の側壁にも到達する。純ｐ濃度がトレンチ１４の深さと共に減少するようにすることは簡単に、それぞれの部分トレンチの底部面でのイオン打ち込みドーズを所期のように調整することで達成される。フォトラッカーのような材料によりマスキングされるドーピング法（このことはとりわけイオン打ち込み法およびプラズマドーピング法に当てはまる）では、図５ａ，５ｂ，６ａ，６ｂの例のように多重に段付けられた側壁ドーピングを次のようにして達成する。すなわち、一貫した深さのトレンチエッチング（図７ａ参照）に続いて、トレンチを十分に低粘度の材料、例えばフォトラッカー１９により再び充填するのである（図７ｂ参照）。次に単純なエッチング法によりフォトラッカー１９を段階的に除去する。このときフォトラッカー１９を塗布した後に、トレンチ１４のそれぞれ露出する側壁部分をｐドーピング物質、例えばホウ素によりドーピングする（図７ｃ参照）。これにより引き続いて多重ドーピングを行えば、上部部分ではそれぞれの部分ドーズの加算によって壁ドーズが高められる（図７ｄ参照）。
【００９０】
ラッカーによりマスキングしないドーピング法、すなわち被覆法の全てでは図７ａから７ｄに基づいて説明した実施例を次のように変形することができる。すなわちトレンチ１４を二酸化シリコンにより例えばＣＶＤ（化学蒸着法）を用いて充填し、次に段階的にエッチバックするのである。従って図７ａから７ｄのフォトラッカー１９の代わりに二酸化シリコンが使用される。
【００９１】
しかしボイドないし中空のない酸化被覆はトレンチ１４のアスペクト比が高い場合には技術的要求が非常に高いから、択一的に次のようにすることができる。フォトラッカー１９をトレンチ１４に塗布する前に、トレンチをまず二酸化シリコン層２０により被覆する。このことは熱的方法により行うことができる（図８ａ参照）。そして酸化層２０の露出部分を除去する（図８ｃ参照）。このことはエッチングにより行うことができる。続いて残留フォトラッカー１９を取り除く。これによりトレンチ１４の下部部分が、残留二酸化シリコン層２０によりドーピングに対してマスキングされる。この部分は任意に設定することができる。このようにして、ｐドーピング物質によるドーピングプロフィールを段付けることができ、そのドーピング量は上方から下方に向かって減少する。
【００９２】
上に図７ａから７ｇに基づいて説明した方法は、図７ｃのステップの代わりに等方性シリコンエッチングと組み合わせることもできる。これによっても図４ａから４ｄによる方法の場合に類似する段付けられたトレンチ形状を得ることができる。さらにこれにより、トレンチの深さと共にｎドーピングを増大させることができる。これはトレンチエッチングの後、側壁にｎドーピングを行い（図９ａ参照）、続いてトレンチの下部を例えばフォトラッカー１９により覆い、対向する部分のトレンチ壁を部分的に取り去るのである。これによりそこではトレンチ１４が比較的に大きな幅を有する。トレンチ壁を取り去ることにより、ｎ側壁ドーズの部分も除去される（図９ｂ参照）。従って最後には引き続くｐドーピングまたはｐ充填と関連して、半導体本体１の表面に向かって過剰のｐ電荷担体が発生する。
【００９３】
プロセスパラメータを適切に選択することにより、トレンチの側壁ドーピングをガス相から行い、ドーピング物質がトレンチ底部に向かって空乏するように調整することができる。このことはｐドーピングに対して所望のことである。そして「拡散制御した」領域が発生する。このことはとりわけトレンチエッチングのアスペクト比が高い場合に当てはまり、これは破壊電圧が高く、スイッチオン抵抗が低い補償型構成素子で必要なことである。択一的にこのことは、ｐ型のエピタキシャルデポジットを非同形にトレンチで行うことによっても達成される。このことは同様にプロセスパラメータを拡散制御領域に対して適切に選択することにより達成される。付加的にここでは最適化に対する自由度が得られる。すなわちここでは、エピタキシャルデポジットプロセスを、ｐ導電性層２１（図１０ａ参照）の同形デポジットから徐々に、ｐ導電性層２２（図１０ｂ参照）非同形デポジットに変化するのである。
【００９４】
正反対の作用をｎ型のエピタキシャルデポジットにより達成することができる。このデポジットでは、堆積中であってもエッチング媒体、例えば塩酸を添加する。デポジット速度がエッチング速度を上回ると、ｎドーピングがトレンチ底部の方向に上昇するプロフィールが得られる（図１１参照）。
【００９５】
打ち込み方法では、回転、傾斜角、およびドーピング物質のエネルギー、トレンチ１４の側壁へのイオン拡散を利用したイオンの適切な組合せによって、深さと共にドーズを減少することができる（図１２参照）。このために一般的に、半導体本体１を種々異なる傾斜角で打ち込むことが必要である。これは異なって配向されたトレンチ壁に非対称性が発生しないようにするためである。さらにトレンチのアスペクト比が高い場合には、０゜の角度での打ち込むも含めて傾斜角を連続的に組み合わせて処理することが必要な場合もある。
【００９６】
このようなやり方は図１２に、イオン打ち込みの傾斜角αにより示されている。トレンチの深さが深くなるにつれドーピングが減少するようにするには、「反射性の」のイオンビームの強度をトレンチ１４の深さと共に低減するようにする。これによりそこではドーズが次第に減少する。
【００９７】
所定の形式の欠陥は、非等方性のドリフト特性をシリコン化合物半導体、または半導体本体のシリコンカーバイド結晶に引き起こす。この特性を、例えばｐ導線性ピラーを欠陥に沿って所期のように深部拡散するのに利用することができる。ここでは拡散勾配によって自動的に深さの増大と共に濃度が低下するようになる。欠陥は例えば超高エネルギー打ち込みにより半導体本体１に扁平に形成することができる。この上にｐ導電性ドーピング物質、例えばホウ素を深部拡散に続いてマスキングしてドーピングする。欠陥部を続いて修復できることは当然である。
【００９８】
一定のｐ側壁ドーピングまたはエピタキシャルｐ型充填部を有する縦型トレンチ１４を使用すべき場合には、補償度をｐトリムの方向に半導体本体１の表面に向かって、扁平なｎバックグラウンドドーピングによりシフトすることができる。このｎバックグラウンドドーピングの濃度は表面に向かって減少する。このことは、ｎドーピングの異なる複数のエピタキシャル層２３，２４，２５（図１３参照）を有する基本材料、または堆積中にドーピングに勾配を付けることにより行う。従って図１３では例えば層２３は層２４より強くドープされ、層２４は層２５よりさらに強くドープされる。
【００９９】
別の手段は、ｎドーピング物質を半導体本体の裏側から拡散注入することである。この場合、半導体本体は比較的に薄く構成しなければならない。これは場合により拡散時間が長くなるのを回避するためである。
【０１００】
プラズマ支援した異方性トレンチエッチングでの典型的現象、とりわけアスペクト比が高い場合の典型的現象は周知のように、トレンチ開口部の大きさと共にトレンチ深さが所定のエッチング時間において減少することである。この現象を垂直方向に段付けられたｐドーピングプロフィールを実現するのに利用する種々の手段がある。
【０１０１】
図１４ａはこのような手段を示す：１つのエッチングステップで、完全に目的深さである中央トレンチ２８と、これに隣接し、直径の低減された衛星トレンチ２６をエッチングする。トレンチ２８は、ｎ導電性領域４を有するｉ導電性の半導体本体に設けられる。続いてトレンチ２５，２６がｐ導電性半導体物質、例えばシリコンにより充填される。
【０１０２】
場合により多重に段付けることもできる。このことは図１４ｂに示されている。
【０１０３】
別の手段が図１４ｃに示されている：ここでは中央トレンチ２８に均質なｎドーピングが施されており、これによりｎ導電性領域４が存在する。一方衛星トレンチ２６はｐドーピングを有し、ｐ導電性領域５を形成する。
【０１０４】
場合により、ｎドーピングを均質にバックグラウンドドーピングとして設けることもできる。
【０１０５】
ここではドーピングされた領域から、補償型構成素子の場合、阻止状態では可動電荷担体が完全に駆逐されることに注意すべきである。従ってトレンチ２５，２６を側方に空間的に分離することには意味がない。空間的中央部では、ｐ過剰部がそれぞれ隣接トレンチにより設けられた深部まで残留する。従ってｐピラーとｎピラーも図１４ｃに示すように空間的に分離される。中央トレンチ２８はｎドープされた電子経路として使用される。一方、直径が段階的に減少され、深さも減少された衛星トレンチ２６によりステップ毎にｐ補償が達成される。
【０１０６】
上に述べた、垂直方向ドーピング勾配を補償型構成素子において実現するための手段はとりわけトレンチ技術で重要である。なぜならこの手段により、破壊個所をトレンチ外周面へ移動することができるからである。すなわちトレンチ底部のようなクリティカルな個所から移動することができる。本発明により達成される比較的に大きなばらつきによってさらに、製造公差に対する所望の狭い要求を、トレンチエッチングのエッチング程度、種々の側壁ドーピングないし充填のドーズ等について、高い程度で製造可能な構成素子が得られるまで高めることができる。
【０１０７】
さらにエピタクシープロセスのプロセスパラメータを次のように調整することができる。すなわち、酸化被覆された表面への堆積が抑圧され、いわゆる「選択的エピタクシー」が生じるように調整することができる。マスキング層１２を介して例えば二酸化シリコンから実行されるトレンチエッチングの後、好ますキング層１２を半導体本体１に残す。これは図１５ａに示されており、その後、通常の方法で二酸化シリコンからなる薄い側壁スペーサ１５をトレンチ１４に形成する。このことは例えば熱的酸化と引き続く二酸化シリコンの異方性エッチバックにより行うことができる（図１５ｂ）。このことにより、エピタクシープロセスの間にドーピングを変化し、これにより基本的に任意の垂直方向ドーピング経過を達成することのできる手段が得られる。それぞれ一定の対抗ドーピングは選択的に、半導体本体１の均質なバックグラウンドドーピングとして存在することもでき、またはトレンチ側壁ドーピングを介してスペーサ１５の形成前に行うこともできる。電子経路電流経路ないしホール電流経路はこれにより垂直方向に絶縁体により分離される（図１５ｄ参照）。しかしこのことは補償型構成素子の基本的機能性に対しては何ら意味がない。
【０１０８】
ここまで、図１６に図示された半導体構成素子の領域４，５を作製するための種々の方法を説明した。この半導体構成素子のその他の部分、例えば第１の導電形式の第１ゾーン、第２の導電形式のゾーン、および第１の導電形式の第２ゾーン、並びにこれらのゾーンと接続された電極は通常のように形成される。このことは相応の拡散・イオン打ち込み・エピタクシーおよび金属化ステップにより行うことができる。
【０１０９】
本発明で重要なことは、第１と第２の導電形式の領域を、第１表面の近傍領域では第２の導電形式の電荷担体が優勢であり、第２表面の近傍領域では第１の導電形式の電荷担体が優勢であるように形成することである。このことは図１から図１５の全ての実施例で当てはまる。
【図面の簡単な説明】
【図１】  所定の側壁傾斜でトレンチエッチングするための種々の方法を説明するための断面図である。
【図２】  所定の側壁傾斜でトレンチエッチングするための種々の方法を説明するための断面図である。
【図３】  所定の側壁傾斜でトレンチエッチングするための種々の方法を説明するための断面図である。
【図４】  図４ａからｄは、垂直側壁傾斜と段階的スペーサによりトレンチエッチングする方法を説明するための断面図である。
【図５】  図５ａ，５ｂは、垂直側壁傾斜と、複数の断続的トレンチエッチングでの段階的側壁ドーピングによりトレンチエッチングする２つの変形実施例を説明するための断面図である。
【図６】  図６ａ，６ｂは、垂直側壁傾斜と、複数の断続的トレンチエッチングでの段階的側壁ドーピングによりトレンチエッチングする２つの変形実施例を説明するための断面図である。
【図７】  図７ａからｄは、垂直側壁傾斜と、ラッカー充填部を複数回段付けてエッチバックすることによる段階的側壁ドーピングによりトレンチエッチングする方法を説明するための断面図である。
【図８】  図８ａからｄは、垂直側壁傾斜と、酸化充填物ないし壁酸化物と組み合わされたラッカー充填物を複数回段階的にエッチバックすることによる段階的側壁ドーピングによりトレンチエッチングする方法を説明するための断面図である。
【図９】  図９ａからｃは、垂直側壁傾斜と、ラッカー充填物を複数回段階的にエッチバックし、トレンチを異方性エッチングにより拡大することによるトレンチエッチングする方法を説明するための断面図である。
【図１０】  図１０ａ，ｂは、拡散制限ドーピングまたは充填により無段階に変化された側壁プロフィールによる方法を説明するための断面図である。
【図１１】  図１１は、拡散制限ドーピングまたは充填により無段階に変化された側壁プロフィールによる方法を説明するための断面図である。
【図１２】  図１２は、イオン打ち込みにより変化する側壁プロフィールが形成される方法を説明するための断面図である。
【図１３】  図１３は、半導体本体を可変にバックグラウンドドーピングする方法を説明するための断面図である。
【図１４】  図１４ａからｃは、種々異なる断面積のトレンチが組み合わされる方法を説明するための断面図である。
【図１５】  図１５ａからｄは、垂直側壁を有するトレンチと選択的エピタクシーを有する充填部とが使用される方法を説明するための断面図である。
【図１６】  図１６は、本発明の方法により作製された半導体構成素子の断面図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【図１５ｄ】
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【図１６】
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