(57)【特許請求の範囲】
【請求項１】
１以上（２個）の２進情報単位をそれぞれ記憶するようになされ、多数（８個）の要素が各々形成された組にアクセスするために組織された複数（３２７６８）の記憶要素と、上記要素の数（８個）に等しいラインの数（８個）からなるデータ出力（ＤＴ）と、上記複数の多数（３２７６８）と上記組の多数（８）の比の２を底とする対数に等しいラインの数（１２個）からなるアドレス入力（ＡＤＲ）とを備えた記憶回路（ＭＥＭ）から情報を読み出す方法において、
ａ）上記アドレス入力（ＡＤＲ）を介して記憶回路（ＭＥＭ）へ読み出しアドレス（Ａ１）を送るステップと、
ｂ）対応する組から上記読み出しアドレス（Ａ１）へ記憶要素を選択するステップと、
ｃ）上記選択された記憶要素の各々に記憶された２進情報単位の数（１または２）に等しい数（１または２）の読み出しパルス（ＲＰ１またはＲＰ１、ＲＰ２）を上記記憶回路（ＭＥＭ）に連続して送るステップと、
ｄ）上記読み出しパルス（ＲＰ１またはＲＰ１、ＲＰ２）の各々でそれぞれ上記選択された記憶要素に含まれる２進情報に対応するデータ（Ｄ１−ＭＳＢ／Ｄ１−ＭＳＢ，Ｄ１−ＬＳＢ）を上記データ出力（ＤＴ）を介して記憶回路（ＭＥＭ）から連続して読み出すステップと
を含む記憶回路から情報を読み出す方法。
【請求項２】
ステップｃ）の前に、該ステップｃ）中に続くように読み出しパルスの数を示す制御信号を制御入力（Ｅ）を介して上記記憶回路（ＭＥＭ）に送るステップを含む請求項１記載の記憶回路から情報を読み出す方法。
【請求項３】
ステップａ）の読み出しアドレス（Ａ１）はステップｄ）が終了するまで保持される請求項１記載の記憶回路から情報を読み出す方法。
【請求項４】
上記連続的な読み出しパルス（ＲＰ１，ＲＰ２）は互いに接近してタイミングがとられる請求項１記載の記憶回路から情報を読み出す方法。
【請求項５】
上記ステップｄ）中に各データ（Ｄ１−ＭＳＢ，Ｄ１−ＬＳＢ）の読み出しは上記選択された記憶要素の各々に対する１つの２進情報単位を含む請求項１記載の記憶回路から情報を読み出す方法。
【請求項６】
１以上（２個）の２進情報単位をそれぞれ記憶するようになされ、多数（８個）の要素が各々が形成された組にアクセスするために組織された複数（３２７６８）の記憶要素と、上記要素の数（８個）に等しいラインの数（８個）からなるデータ入力（ＤＴ）と、上記複数の多数（３２７６８）と上記組の多数（８）の比の２を底とする対数に等しいラインの数（１２個）からなるアドレス入力（ＡＤＲ）とを備えた記憶回路（ＭＥＭ）に情報を書き込む方法において、
ａ）アドレス入力（ＡＤＲ）を介して記憶回路（ＭＥＭ）へ書き込みアドレス（Ａ１）を送るステップと、
ｂ）対応する組から書き込みアドレス（Ａ１）へ記憶要素を選択するステップと、
ｃ）上記組の要素の各々に記憶された２進情報単位の数（１または２）に等しい数（１または２）の書き込みパルス（ＷＰ１またはＷＰ１、ＷＰ２）を記憶回路（ＭＥＭ）に連続して送るステップと、
ｄ）上記書き込み（ＷＰ１またはＷＰ１、ＷＰ２）パルスの各々でそれぞれ記憶された２進情報に対応する上記データ（Ｄ１−ＭＳＢ／Ｄ１−ＭＳＢ，Ｄ１−ＬＳＢ）をデータ入力（ＤＴ）を介して記憶回路（ＭＥＭ）に連続して送るステップと、
ｅ）上記選択された記憶要素に２進情報を記憶するステップと
を含む記憶回路に情報を書き込む方法。
【請求項７】
ステップｃ）の前に、該ステップｃ）中に続くように書き込みパルスの数を示す制御信号を制御入力（Ｅ）を介して上記記憶回路（ＭＥＭ）に送るステップを含む請求項６記載の記憶回路に情報を書き込む方法。
【請求項８】
ステップａ）の書き込みアドレス（Ａ１）はステップｄ）が終了するまで保持される請求項６記載の記憶回路に情報を書き込む方法。
【請求項９】
上記連続的な書き込みパルス（ＷＰ１，ＷＰ２）は互いに接近してタイミングがとられる請求項６記載の記憶回路に情報を書き込む方法。
【請求項１０】
上記ステップｄ）中に各データ（Ｄ１−ＭＳＢ，Ｄ１−ＬＳＢ）の送りは上記選択された記憶要素の各々に対する１つの２進情報単位を含む請求項６記載の記憶回路に情報を書き込む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多層式の記憶回路、即ち多数の２進情報単位をそれぞれ記憶可能な記憶要素を備えた記憶回路、この記憶回路から情報を読み出す方法およびこの記憶回路に情報を書き込む方法に関する。
【０００２】
【従来の技術】
記憶装置の常に大容量の需要のために現在この種のメモリに大きな関心が向けられている。
最近の記事ＩＳＳＣＣ９５開会７、論文ＴＡ7.7、１９９５年２月号の“多層式セル３２Ｍｂフラッシュメモリ”では、記憶要素即ちセル当たり２つの２進情報単位即ちビットを記憶できる多層式のフラッシュ記憶装置が簡潔に提示されている。特に、以下の項目、即ち図１に２ビットの４つの可能な状態／値に対応するレベルに対するセルスレッショルド電圧の分布、図２に読み出し回路、および図４に書き込み回路の構成が示されている。
【０００３】
そこに提示された分布から、特に供給電圧が例えば3.3Ｖまで減少するときはセルの書き込み／読み出し処理と物理的構造は共に２レベルメモリの場合よりも非常に重要である。レベルの数が４より多くなると更にその重要性は大きいものとなる。この重要性の結果、誤り率は増加する。
【０００４】
【発明が解決しようとする課題】
ＤＲＡＭメモリを用いる場合のように電気的パラメータの値を相互の近辺にある多数の基準値と比較する必要があるので、セルの記憶状態が弁別される電気的パラメータが、フローティングゲートＭＯＳトランジスタのスレッショルド電圧に代えてコンデンサに記憶された電荷であるときには、また同じく重要性が増すことが予想される。
誤り率を低くするための２レベルメモリの分野における周知の手段は、検出および／または訂正ワードを使用し且つそれらを情報ワードに付加的に記憶することである。これはその目的に不要なダイ領域の無視できない部分を生じる。
この発明の目的は、不用な如何なる領域を含むことなくその重要性に適合できる多層式の記憶回路を提供することである。
この発明はまたそれぞれ請求項１３および１８で述べた機能を有し且つ特にこの発明の記憶回路で有効な読み出し方法および書き込み方法に関する。その有益な概念はそれぞれの従属クレームに記載されている。
【０００５】
【課題を解決するための手段】
この発明の基礎となる考えは、特定の用途に対して受け入れ可能な誤り率に関連した多数の２進情報単位、即ち低い誤り率を要求する場合は１ビット、より高い誤り率を受け入れできる場合は２ビットを記憶するための記憶要素を用いることである。
この発明は、添付図面に関連して行う以下の詳細な説明からより明確に理解できる。
【０００６】
上述のように、電子回路および半導体技術による連続的評価にも拘わらず、セル当たりの異なる数の情報単位を記憶するために使用されるメモリ間に重要性の差、故に誤り率が残る筈である。従って、この発明の基礎となる考えは、特定の用途に対して受け入れ可能な誤り率に関連した多数の２進情報単位を記憶するための記憶要素を用いることである。
【０００７】
受け入れ可能な誤り率は、情報の種類（例えば非常に重要なデータ、比較的重要でないデータ等）や用途の種類（例えばＰＣコンピュータ用途、電話交換制御用途）に関連して決めてよく、実際所定の電子システム内の所定の記憶装置は、異なる状況下で異なる用途に対して使用しなければならない。
この考えは、少なくとも２つの異なる方法の記憶装置で実現できる。
【０００８】
【発明の実施の形態】
第１の方法では、記憶回路は、１以上の２進情報単位をそれぞれ記憶可能で少なくとも第１および第２の動作モードで動作できる複数の記憶要素を備え、第１のモードでは、記憶要素は恰も第１の数の２進情報単位をそれぞれ記憶するために適合されるように使用され、第２のモードでは、記憶要素は恰も第２の数の２進情報単位をそれぞれ記憶するために適合されるように使用され、第２の数と第１の数は明らかに同じでない。
全般に、この回路は複数の動作モードを備え、各モードは異なる２進情報単位に対応する。
【０００９】
第２の方法では、記憶回路は、少なくとも第１および第２の組に分割された複数の記憶要素を備え、第１の組の記憶要素が恰も第１の数の２進情報単位をそれぞれ記憶するために適合されるように使用され、第２の組の記憶要素が恰も第２の数の２進情報単位をそれぞれ記憶するために適合されるように使用される配列とされ、第２の数と第１の数は同じでない。
全般に、この回路の複数の記憶要素は、複数の組に分割され、それぞれの組が異なる数の２進情報単位に対応する。このような組をまた、半導体、特にフラッシュメモリの分野で使用されている学術用語に従って“ブロック”または“セクタ”と称する。
【００１０】
記憶回路の実施の形態は共に図１のブロック図に従って実施できる。
この回路は、メモリセル即ち要素のマトリックスＭＴＸに分割され、それぞれ１以上の所定数の２進情報単位を記憶するために適合された慣用の多層式記憶回路ＣＭＭと、読み出しおよび／または書き込みおよび／または消去等用の多レベルモードでセルをアクセスするためのアクセス回路ＣＡＣとを含む。
【００１１】
記憶回路ＣＭＭは、例えば６個の列アドレス入力ＲＡ、例えば６個の行アドレス入力、最上位データ用の例えば８個の入力／出力ＭＳＢ、最下位データ用の例えば８個の入力／出力ＬＳＢおよび書き込み制御入力ＰＧＭを有する。アドレス入力ＲＡおよびＣＡはまとめてこの発明による記憶回路の、この例での入力としてアドレス入力ＡＤＲを形成する。
【００１２】
マトリックスＭＴＸは、例えば３２７６８メモリセルからなり、これらは全て同一でかつそれぞれその値とその電気パラメータの状態を組み合わせた例えば２つの２進情報単位からなる２進値を比較的信頼できる方法で記憶可能である。
選択された組み合わせ規則に関係なく、２ビットの一方は他方のビットよりより信頼できる方法で記憶され、その結果、最上位ビットとしてその一方のビットを、最下位ビットとして他方のビットを称するのは合理的である。その例では、１２ビットからなるアドレスがアドレスＡＤＲとして入力されると、アクセス回路ＣＡＣはマトリックスＭＴＸのメモリセルから８個のメモリセルを選択する。これらの各々の最上位ビットはそれぞれ最上位入力／出力ＭＳＢと組み合わされ、これらの各々の最下位ビットはそれぞれ最下位入力／出力ＬＳＢと組み合わされる。
【００１３】
この発明の記憶回路で使用されるのに適当なこの種の回路ＣＭＭは米国特許第５２１８５６９号から周知であり、例えばそのブロック図がその特許の図５に示されている。
この明細書のために、１９９３年６月８日に許可され、その構造および機能の観点から電気的にプログラム可能な非揮発性型のＥＥＰＲＯＭ即ちフラッシュメモリの多層式記憶回路が充分に説明されている米国特許第５２１８５６９号の内容をここでは参照して組み入れる。
代わりとして、記憶回路ＣＭＭはその他のＲＯＭ、ＥＰＲＯＭ、ＤＲＡＭ、ＣＣＤ等でもよいし、異なる方法で実施してもよい。ある可能な実施の形態は、上記特許の従来技術として挙げられている特許から得ることができる。
【００１４】
図１の構成は、更に制御装置ＣＮＴとマルチプレクサＭＵＸを備える。
マルチプレクサＭＵＸは、その一端が記憶回路ＣＭＭの入力／出力ＭＳＢおよびＬＳＢの端子に接続され、その他端がこの発明による記憶回路のデータ入力／出力ＤＴの端子に接続され、そして２つの選択制御入力Ｃ１およびＣ２の端子とこの発明による記憶回路の回路イネーブル入力Ｅの端子に接続されるイネーブル制御入力ＣＥの端子とを有する。
【００１５】
制御装置ＣＮＴは、その出力が記憶回路ＣＭＭの書き込み制御入力ＰＧＭと内部的な制御信号を発生するためのマルチプレクサＭＵＸの選択制御入力Ｃ１およびＣ２の端子に供給される。更に、制御装置ＣＮＴは通常その入力側にアドレス入力ＡＤＲ、データＤＴ、回路イネーブル入力Ｅ、書き込みイネーブル入力Ｗおよび読み出しイネーブル入力Ｇが供給され、イネーブル入力Ｅ、Ｗ、Ｇは合わせてこの発明のための制御入力を形成する。制御装置ＣＮＴの構成、その動作モードおよび提供できる機能に応じて、上述の接続の幾つか、特にその入力に関しては不要である。
【００１６】
図１のブロック図に示す構成を使用して第１の回路設計または第２の回路設計を実施するかどうかの選択は、制御装置ＣＮＴの構成に依存する。第１の回路設計または第２の回路設計のいずれが選択されるかは、第１および第２の数の２進情報単位の選択がなされなければならない。
現状の技術では、最も合理的な選択は、１（２レベル動作モード）に等しい第１の数および２（４レベル動作モード）に等しい第２の数を有し、これは以下の例で適用される選択である。その技術の連続する進展により、やがてはより大きな数を使用する提案が多分あるようになる。このような第１または第２の数をそれに送られる指令の設定に従って設定するように制御装置ＣＮＴを配列することにより極めて高い多面性を提供できる。
【００１７】
図１の回路はセルのマトリックスＭＴＸを含むけれども、これは利益同様要件でもない。実際、上記複数の記憶要素の全てが事実上同じで、マトリックスに配列されていれば、それらは各々に実際に記憶されたまたは記憶される２進情報単位の数に拘わらず図１で参照したアクセス回路ＣＡＣと同じアクセス回路によってアクセスできる。これは回路の多面性を強化する。
少なくとも読み出しおよび書き込み動作に関連して、これらは、適当な選択が例えばマルチプレクサＭＵＸを介して情報単位に与えられるならば、各記憶要素にそれぞれ実際に記憶されたまたは記憶される２進情報単位の数とは無関係で内部的に行うことができる。これは尚更に回路の多面性と簡略化を向上する。
【００１８】
たった２ビットの比較的信頼できる方法で記憶できるフラッシュ型のそのメモリセルを利用できるものとすると、書き込みに対して、セルのスレッショルド電圧値Ｖｏをデータ“００”と、Ｖｏより大きい電圧Ｖ１をデータ“０１”と、Ｖ１より大きい電圧Ｖ２をデータ“１０”と、そしてＶ２より大きい電圧Ｖ３をデータ“１１”と組み合わせることができ、読み出しに対して、セルのスレッショルド電圧の検出値が０およびＲef1間であればこれはデータ“００"と、Ｒef1およびＲef2間であればデータ“０１”と、Ｒef2およびＲef3間であればデータ“１０”と、Ｒef3以上であればデータ“１１”と組み合わせることができる。これを図１２に示しており、４レベル動作モードを表している。この図で、分布値は基準値Ｒef1、Ｒef2、Ｒef3でゼロでなく、これは誤り率即ち（対応するスレッショルド電圧の値の期間中に）混合して得られた可能性のある隣接データを示すことが分かる。
【００１９】
一方、データと組み合わされるスレッショルド電圧の値が相互から適当に離れて選択されとして１ビットのみで構成されたセルデータに記憶されたことが選択されるならば、誤り率は低くすることができる。書き込みに対して、データ“０”を値Ｖｏと、データ“１”を値Ｖ3と組み合わせてもよい。読み出しに対してセルスレッショルド電圧の検出値がＲef2より低いものであれば、データ“０”をそれと、Ｒef2より高いものであれば、データ“１”をそれと組み合わせることができる。これを図１３に示しており、２レベル動作モードを表している。この図では分布値は実質的に基準値Ｒef2でゼロであり、誤り率が随分低いことが分かる。
【００２０】
実際には、２レベルモードおよび４レベルモードの両方に対して同じ書き込みおよび読み出し回路を使用するとき、１ビットデータは書き込みにより２レベルモードで書き込みにでき、１ビットデータを二倍にすることで得られる２ビットデータは４レベルモードで書き込みできる。２レベルモードで読み出されたデータは、最上位ビット即ち第１のビットを選択することにより４レベルモードで読み出されるデータから得られる。
この機能は、その入力Ｃ１およびＣ１を介して適当に制御され且つ入出力ＭＳＢおよびＬＳＢの端子に適当に接続されるマルチプレクサＭＵＸによって提供される。図１４はマルチプレクサＭＵＸを構成する８個のモジュールの１つを詳細に示し、データ入出力ＤＴの各々に対して１個のモジュールがある。
【００２１】
総称モジュール“ｉ”は、一方の側で端子ＤＴの１つ端子ＤＴ−ｉに接続され、他方の側で端子ＭＳＢの１つ端子ＭＳＢ−ｉと、端子ＬＳＢの１つ端子ＬＳＢ−ｉとに接続される。総称モジュール“ｉ”は、端子Ｅに接続されたブレーク制御端子、端子ＤＴ−ｉに接続された第１の導電端子、および第２の導電端子を有するオン／オフスイッチＰＯと、端子Ｃ１に接続されたスイッチ制御端子、オン／オフスイッチＰＯの第２の導電端子に接続された共通導電端子、端子ＭＳＢ−ｉに接続された第１の導電端子、および端子ＬＳＢ−ｉに接続された第２の導電端子を有する第１のスイッチＳＷ１と、端子Ｃ２に接続されたスイッチ制御端子、オン／オフスイッチＰＯの第２の導電端子に接続された共通導電端子、端子ＭＳＢ−ｉに接続された第１の導電端子、および端子ＬＳＢ−ｉに接続された第２の導電端子を有する第２のスイッチＳＷ１とを含む。図１４の回路では、オン／オフスイッチＰＯとスイッチＳＷ１、ＳＷ２は切り換えられる信号に対して２路式のスイッチング回路要素である。
【００２２】
代わりとして、４レベルモードでは、データ“００”を値Ｖ３と、データ“０１”を値Ｖ２と、データ“１０”を値Ｖ１と、データ“１１”を値Ｖ０と組み合わせてよく、そして、２レベルモードでは、データ“０”を値Ｖ３と、データ“１”を値Ｖ０と組み合わせてよい。
図１、図４および図５において、この発明による記憶回路ＭＥＭから情報を読み出す方法は、１以上例えば２個の２進情報単位をそれぞれ記憶するようになされ、多数例えば８個の要素の各々が形成された組にアクセスするためにセットアップされた複数（３２７６８）の記憶要素と、要素の数（例えば８個）に等しいラインの数（例えば８個）からなるデータ入力／出力ＤＴのようなデータ出力と、複数の多数と組の多数の比の２を底とする対数に等しいラインの数（例えば１２個）からなるアドレス入力ＡＤＲとを備えた記憶回路ＭＥＭから情報を読み出す方法において、ａ） アドレス入力ＡＤＲを介して記憶回路ＭＥＭへ読み出しアドレスＡ１を送るステップと、ｂ）対応する組から読み出しアドレスＡ１へ記憶要素を選択するステップと、ｃ）選択された要素の各々に記憶された２進情報単位の数例えば１または２に等しい数例えば１または２の読み出しパルスＲＰ１またはＲＰ１、ＲＰ２をそれぞれ記憶回路ＭＥＭに連続して送るステップと、ｄ）読み出しパルスの各々でそれぞれ選択された要素に含まれる２進情報に対応するデータをデータ出力ＤＴを介して記憶回路ＭＥＭから連続して読み出すステップとを含む。
【００２３】
図４および図５において、１つの情報単位に対する読み出しデータはＤ１−ＭＳＢであり、２つの情報単位に対する読み出しデータはＤ１−ＭＳＢおよびＤ１−ＬＳＢである。図４において、またＲＰ１で示す次の読み出しパルスで別のアドレスＡ２が受信され、別なデータＤ２−ＭＳＢが読み出される。
図１の記憶回路で起きることは、先ず、回路ＣＭＭによる４レベルの“内部”読み出し、次いでＤ１のような読み出し１６ビットデータの提供、最後に制御装置ＣＮＴの制御の下に端子ＭＳＢに現れる最上位８ビット部分Ｄ１−ＭＳＢまたは端子ＬＳＢに現れる最下位８ビット部分Ｄ１−ＬＳＢの選択である。
【００２４】
図１、図６および図７において、データ入力／出力ＤＴのようなデータ入力を備えた上述のようなこの発明による記憶回路ＭＥＭに情報を書き込み方法は、ａ）アドレス入力ＡＤＲを介して記憶回路ＭＥＭへ読み出しアドレスＡ１を送るステップと、ｂ）対応する組から書き込みアドレスＡ１へ記憶要素を選択するステップと、ｃ）選択された要素の各々に記憶された２進情報単位の数例えば１または２に等しい数例えば１または２の書き込みパルスＷＰ１またはＷＰ１、ＷＰ２をそれぞれ記憶回路ＭＥＭに連続して送るステップと、ｄ）書き込みパルスの各々でそれぞれ記憶された２進情報に対応するデータをデータ入力ＤＴを介して記憶回路ＭＥＭに連続して送るステップと、ｅ）選択された要素に２進情報を記憶するステップとを含む。
【００２５】
図６および図７において、１つの情報単位に対して記憶されたデータはＤ１−ＭＳＢであり、２つの情報単位に対して記憶されたデータはＤ１−ＭＳＢおよびＤ１−ＬＳＢである。図６において、またＷＰ１で示す次の書き込みパルスの受信の際に別のアドレスＡ２で、別なデータＤ２−ＭＳＢが記憶される。
図１の記憶回路で起きることは、先ず、記憶されるＤ１のような１６ビットデータの準備、次いで入力ＰＧＭのイネーブルの際に回路ＣＭＭによる４レベルの“内部”読み出しである。入力ＤＴの第１の８ビットデータは制御装置ＣＮＴの制御の下にマルチプレクサＭＵＸにより端子ＭＳＢおよびＬＳＢの量に現れ、回路ＣＭＭにより一時的に記憶される。２レベルモードが選択されると、データの準備はここで終了し、４レベルモードが選択されると、入力ＤＴの第２の８ビットデータが端子ＬＳＢだけに現れ、データＤ１の最下位部分として回路ＣＭＭにより一時的に記憶される。
【００２６】
これらの読み出しおよび書き込みは、それらが慣用の方法と互換性がある点で大きな利点がある。実際、それぞれのステップｃ）において、慣用の記憶回路を持つ場合と同様に単一のパルスが出され、慣用の方法で動作が行われる。即ち、この発明の回路を、その周辺の回路を変更することなく慣用の回路で１端子づつ置き換えることができる。
従って、１ビット（２レベルモード）または２ビット（４レベルモードが）がいかに効果的に同じセルに記憶されて書き込みされ、これより読み出しされるかを説明したけれども、次に制御装置ＣＮＴはいかに２レベルモードまたは４レベルモードを交互にイネーブルできるかを説明する。
【００２７】
第１の可能性は、読み出しまたは書き込み動作に対して前もってこの発明による記憶回路の制御入力に対する制御信号に関連してモードを選択することである。これらの電気信号は連続する読み出しパルスＲＰまたは書き込みパルスＷＰの数を示す。
これは例えばどちらの動作の少なくとも少し前に活性化すべき適当な制御入力を配列することにより得ることができ、それによってその回路内で実行するモード例えば４レベルモードを決定できる。
【００２８】
また、これは異なるモードに対して図８、図９、図１０および図１１に示すように同じ制御入力の異なるイネーブルタイミングを選択することにより達成できる。
図８において、制御イネーブル入力Ｅの信号は読み出しイネーブル入力Ｇの読み出しパルスＲＰ１の到着前に低い論理状態にイネーブルされ、記憶回路ＭＥＭはこのタイミングを２レベル読み出しモードが選択されているとして認識する。
図９において、制御イネーブル入力Ｅの信号は読み出しイネーブル入力Ｇの読み出しパルスＲＰ１の到着後にイネーブルされ、記憶回路ＭＥＭはこのタイミングを４レベル読み出しモードが選択されているとして認識し、それ自身第２の読み出しパルスＲＰ２を受けるためにプリセットする。
【００２９】
図１０において、制御イネーブル入力Ｅの信号は書き込みイネーブル入力Ｗの書き込みパルスＷＰ１の到着前に低い論理状態にイネーブルされ、記憶回路ＭＥＭはこのタイミングを２レベル書き込みモードが選択されているとして認識する。
図１１において、制御イネーブル入力Ｅの信号は書き込みイネーブル入力Ｗの書き込みパルスＷＰ１の到着後にイネーブルされ、記憶回路ＭＥＭはこのタイミングを４レベル書き込みモードが選択されているとして認識し、それ自身第２の書き込みパルスＷＰ２を受けるためにプリセットする。
【００３０】
図１５は図８および図９で述べた電気信号に基づいて４レベル読み出しモードを示す高レベルの論理信号を出力できる第１の回路の図である。
この回路は後縁に応答し制御入力Ｅが供給される入力端を有する単安定回路ＡＳ１と、前縁に応答し制御入力Ｅが供給される入力端を有する単安定回路ＡＳ２と、単安定回路ＡＳ１の出力が供給される標準入力端および制御入力Ｇが供給される否定入力端を有するＡＮＤ型の論理ゲートＧ１と、論理ゲートＧ１の出力が供給されるセット入力端Ｓ、単安定回路ＡＳ２の出力が供給されるリセット入力端Ｒおよび回路の出力が供給される状態出力端Ｑを有する双安定回路ＢＳ１を備える。
【００３１】
第２の可能性は、読み出しまたは書き込み動作と同時にこの発明による記憶回路の制御入力への少なくとも制御信号に関連してモードを選択することである。
これは、例えばこれは異なるモードに対して図６および図７に示すように同じ制御入力の異なるタイミングを選択することにより得られる。
図６において、制御入力Ｗの２つの書き込みパルスＷＰ１はかなり離れてタイミングがとられ、特に第２の書き込みパルスＷＰ１は時間ＰＤ後に起き、これは第１の書き込みパルスＷＰ１の前縁から所定の一定の遅延を有し、記憶回路ＭＥＭはこのタイミングを２レベル書き込みモードが選択されているとして認識する。
【００３２】
図７において、書き込みパルスＷＰ１およびＷＰ２は共に接近してタイミングがとられ、特に書き込みパルスＷＰ２は時間ＰＤの前に開始し、記憶回路ＭＥＭはこのタイミングを４レベル書き込みモードが選択されているとして認識する。
いずれも場合でも、記憶回路ＭＥＭは書き込みパルスの終了後即ち前縁後に所定の遅延ＲＴと同じ持続期間を有する期間の間待機しなければならない。この期間の終了前に別なパルスが開始しなければ、図６に示すように、実際の記憶ステップが期間ＳＴ開始する。逆にその他の書き込みパルスＷＰ２が開始すると、図７に示すように、第２のデータＤ１−ＬＳＢが要求され、そして、書き込みパルスＷＰ２の終了後実際の記憶ステップが期間ＳＴ開始する。
上述の全ては読み出しにも同様に適用できる。
【００３３】
図１６は図６および図７で述べた電気信号に基づいて４レベル書き込みモードを示す高レベルの論理信号を出力できる第２の回路の図である。
この回路は制御入力Ｗが供給される入力端を有し、それに上述の固定された所定の時間だけ入力信号を遅らせるように働く遅延回路ＤＥと、制御入力Ｗが供給される否定型のセット入力端ＳＮ、リセット入力端Ｒおよび状態入力端Ｑを有する双安定回路ＢＳ２と、前縁に応答し遅延回路ＤＥの出力が供給される入力端を有する単安定回路ＡＳ３と、双単安定回路ＢＳ２の出力端Ｑに接続された標準入力端および制御入力Ｗが供給されるた否定入力端を有するＡＮＤ型の論理ゲートＧ２と、単安定回路ＡＳ３および論理ゲートＧ２の出力端にそれぞれ接続された２つの標準セット入力端を有するゲートＧ３と、ゲートＧ３の出力端に接続されたセット入力端Ｓ、リセット入力端Ｒおよび回路の出力側に接続された状態出力端Ｑを有する双安定回路ＢＳ３を備える。
双安定回路ＢＳ２およびＢＳ３のリセット入力端Ｒは、２レベルモードまたは４レベルモードのいずれも各書き込み動作の終了でリセットするのに駆動することが必要である。
【００３４】
また、これは異なるモードに対して図４および図５に示すようにこのような動作中同じ制御入力およびアドレス入力に対しての異なるパターンを選択することにより得られる。
図４では、アドレス入力ＡＤＲへの信号は２つの連続パルスＲＰ１間の期間内でアドレスＡ１からのアドレスＡ２に変更し、これは記憶回路ＭＥＭによって２レベルモードが選択されていることが認識され、従って、記憶回路ＭＥＭは第２のパルスＲＰ１の発生で、アドレスＡ２に対応するセルのフレッシュセットを選択する。
【００３５】
図５では、アドレス入力ＡＤＲへの信号は２つの連続パルスＲＰ１間の期間内で変化せず、読み出し動作がずっと保持され、記憶回路ＭＥＭはこれを４レベルモードが選択されていると認識し、従って、第２のパルスＲＰ２の発生時、第１のパルスＲＰ１の発生で選択されたアドレスＡ１に対する対応したセットのセルから得られる第２のデータを出力する。
アドレス入力に現れる信号の変動を検出するのは、当業者に周知のＡＴＤ（アドレス発生検出器）回路により行う簡単な動作であり、その一実施の形態が例えば米国特許５１２４５８４号の特に図１に示されている。
これは全て書き込みにも同様に適用できる。
【００３６】
第３の可能性は、この発明の記憶回路により受信された選択指令に関連して特に読み出しまたは書き込み動作の前に制御装置ＣＮＴでモードを選択することである。これはデータＤＴの全てを通してアドレスＡＤＲおよび制御入力Ｅ，Ｇ，Ｗを生じる。
この第３の可能性は２つの場合に分岐される。即ち各読み出し／書き込み動作が次の動作のみで有効な選択指令の発生により進められる場合と、選択指令が時々発生され、新しい選択指令が発生されるまで次の読み出し／書き込み動作の全てに有効である場合である。
【００３７】
この可能性のために、制御装置ＣＮＴは指令を受信し、認識しかつ実行でき、“制御ゲート制御器”と称し、読み出し、書き込み、チェックおよび消去機能を提供するフラッシュメモリで使用される制御装置ＣＮＴと同じ装置の詳細な説明は、その構成と動作に関連して米国特許５２２２０４６号に記載され、そのブロック図をその書類の図２に示す。
この発明のために、１９９３年６月２２日に許可されている米国特許第５２２２０４６の明細書をここでは参照して組み入れる。
更に、フラッシュメモリの分野では、指令を受信し、認識しかつ実行できるデバイスは、全体に異なる目的にも拘わらずＳＧＳトムソンマイクロエレクトロニクス社製のデバイスＭ２８Ｆ２１１、Ｍ２８Ｖ２１１およびＭ２８Ｆ２２１、Ｍ２８Ｖ２２１のようなマーケットで共通に利用できる。
【００３８】
複数のセルが組に分割される場合に適用する第４の可能性は、この発明の記憶回路により供給されるアドレス、それ故アドレス入力ＡＤＲを介する制御装置ＣＮＴに関連してモードを選択することである。第１の組の要素がアドレスされると、例えば２レベルモードがイネーブルされ、それに反して第２の組の要素がアドレスされると、例えば４レベルモードがイネーブルされる。
図１７はアドレス信号に基づいて読み出しおよび書き込みの両方で４レベルモードを示す高レベルの論理信号を出力できる第３の回路の図である。
【００３９】
この回路は１２ビットアドレスを含むのに適合される第１の抵抗器Ｒ１と、１２ビットアドレスを含むのに適合される第２の抵抗器Ｒ２と、１２ビットアドレス入力ＡＤＲが供給される第１の入力端および抵抗器Ｒ１の出力端に接続された第２の入力端を有し、第１の入力端へのアドレスが第２の入力端へのアドレスより低いとき高レベルの論理信号を発生する第１の比較器ＣＯ１と、１２ビットアドレス入力ＡＤＲが供給される第１の入力端および抵抗器Ｒ２の出力端に接続された第２の入力端を有し、第１の入力端へのアドレスが第２の入力端へのアドレスより高いとき高レベルの論理信号を発生する第２の比較器ＣＯ２と、比較器ＣＯ１およびＣＯ２の出力側にそれぞれ接続された標準入力端および回路の出力側に接続された出力端を有するＡＮＤ型の論理ゲートＧ４とを備える。
【００４０】
到来する限定指令に関連して第１および／または第２の組みを限定するように制御装置ＣＮＴに対して配列することにより極めて高い融通性を提供できる。  図１７において、制御装置ＣＮＴがデータＤＴの端子から抵抗器Ｒ１およびＲ２への負荷値に対して適合されるのは十分である。
最後に、完備のため、制御装置ＣＮＴは当業者には周知のごとく制御装置に対する設定要件に拘わらず、適当にプログラムされたマイクロコントローラの回路によって常に実施できる。
【００４１】
上記可能性の全てはそれらが慣用の設計の記憶回路と互換性があり、実際それらが付加的なピンを必要としない点で大きな利益を有する。
この発明の記憶回路は半導体集積電子記憶装置に含めることができ、これは図２に示すように記憶回路ＭＥＭが実施されるダイ部分および接点パッドＰＡを強調する。
この発明の記憶回路は、また一般の半導体集積電子デバイスにそれと接続されて、図３に示すように情報を読み出しおよび／または書き込むための少なくとも１個の論理回路を含むことができる。この図は記憶回路ＭＥＭが実施されるダイ部分、論理回路ＬＧが実施されるダイ部分および接点パッドＰＡを強調する。
コンピュータ、家庭用電気器具、自動電子システム、遠距離通信装置等の基板に記憶デバイスや総合デバイスを適用する幾つかの異なる可能性が存在する。
【００４２】
２層式（bilevel）または多層式（multilevel）の何れかの使用者の適用例は、試験段階で工場に置いて強化される。使用者が引用したセルの書き込まれるべきメモリの記憶容量を強化するようにプログラムされた沢山の多層式デバイスを欲するならば動作状態は消去できない非揮発性のセルに記憶され、その値は顧客の要求に応じるものであり、一方、プログラムされた多層式メモリの性能と信頼性を伝統的な２層式メモリと比較することを欲するならば、製造者は顧客に２層式メモリと同様に読み出される沢山の同じデバイスを与え、この最後の場合、引用した非揮発性セルはプログラムされない。
動作状態を記憶する回路を図１８に示す。ラッチ内容は普通のC.A.Mと同様のデバイスのパワーアップで読み出され、ラッチ出力は記憶された値に応じて、２層式または多層式回路をイネーブルするスイッチを駆動する。使用者が使用すべき信号はこの説明の他の部分に強調されている。
【図面の簡単な説明】
【図１】  この発明による記憶回路のブロック図である。
【図２】  この発明によるデバイス用のダイの上面図である。
【図３】  この発明によるその他のデバイス用のダイの上面図である。
【図４】  ２レベルモードの読み出し動作中の、図１の回路の各端子に於けるある電気信号の時間に対する図である。
【図５】  ４レベルモードの読み出し動作中の、図１の回路の各端子に於けるある電気信号の時間に対する図である。
【図６】  ２レベルモードの書き込み動作中の、図１の回路の各端子に於けるある電気信号の時間に対する図である。
【図７】  ４レベルモードの書き込み動作中の、図１の回路の各端子に於けるある電気信号の時間に対する図である。
【図８】  ２レベルモードの読み出し動作中の、図１の回路の各端子に於けるある電気信号の時間に対する別な図である。
【図９】  ４レベルモードの読み出し動作中の、図１の回路の各端子に於けるある電気信号の時間に対する別な図である。
【図１０】  ２レベルモードの書き込み動作中の、図１の回路の各端子に於けるある電気信号の時間に対する別な図である。
【図１１】  ４レベルモードの書き込み動作中の、図１の回路の各端子に於けるある電気信号の時間に対する別な図である。
【図１２】  ４レベルモードのセルの総合スレッショルド電圧分布を示す図である。
【図１３】  ２レベルモードのセルの総合スレッショルド電圧分布を示す図である。
【図１４】  図１の回路に含まれるマルチプレクサの幾つかのモジュールの１つを示す回路図である。
【図１５】  図１の制御装置で使用される４レベルモード検出器を示す第１の回路図である。
【図１６】  図１の制御装置で使用される４レベルモード検出器を示す第２の回路図である。
【図１７】  図１の制御装で使用される４レベルモード検出器を示す第３の回路図である。
【図１８】  動作状態を記憶する示す回路図である。
【符号の説明】
ＭＥＭ  記憶回路、ＭＴＸ  マトリックス、ＣＡＣ  アクセス回路、ＣＮＴ  制御装置、ＭＵＸ  マルチプレクサ、ＬＧ  論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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