(57)【特許請求の範囲】
【請求項１】
メサ化に依って素子間分離した少なくともチャネル層及びキャップ層を含んで電界効果型トランジスタを構成する積層半導体層と、
ゲート電極引き出し部分が延在するメサ側壁を覆う絶縁物からなる第１のサイド・ウォールと、
オーミック電極引き出し部分が延在するメサ側壁に設けられ且つ第１のサイド・ウォールに比較して低い高さをもつ第２のサイド・ウォールとを備えてなること
を特徴とする化合物電界効果型半導体装置。
【請求項２】
第１のサイド・ウォールの少なくとも一部はゲート電極がコンタクトする面までの高さをもつこと
を特徴とする請求項１記載の化合物電界効果型半導体装置。
【請求項３】
第２のサイド・ウォールはチャネル層を覆う高さに形成されてなること
を特徴とする請求項１記載の化合物電界効果型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メサ化に依って素子間分離し、且つ、メサ側壁に電極引き出し部分を延在させる構造の化合物電界効果半導体装置の改良に関する。
【０００２】
【従来の技術】
一般に、ＩｎＰ基板上に格子定数が近い材料からなる半導体層を成長して高電子移動度トランジスタ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）などの電界効果トランジスタ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を作製する場合、チャネル層には、電子移動度が大きいＩｎＧａＡｓが多用されている。
【０００３】
然しながら、ＩｎＧａＡｓはエネルギ・バンド・ギャップが小さく、衝突イオン化などの現象に依って素子耐圧が小さくなってしまう旨の問題があるので、従来、チャネル又はチャネルの一部にＩｎＧａＡｓに比較してエネルギ・バンド・ギャップが大きいＩｎＰを用いて素子耐圧を向上しようとする試みがなされている。
【０００４】
ＩｎＰを構成材料とするチャネル層をもつＨＥＭＴなどのＦＥＴでは、キャップ層として格子定数がＩｎＰに近く、高濃度にドーピングすることが可能なＩｎＧａＡｓを用いているが、この高濃度にドーピングされたＩｎＧａＡｓの存在に依って、ＧａＡｓからなるキャップ層をもつＦＥＴに見られるようにイオン注入法を適用して充分な素子間分離を行うことはできない。
【０００５】
そこで、通常、ＦＥＴの少なくとも活性領域をメサ化することで素子間分離することが行われているのであるが、そのメサ・エッチングの際、ダメージが少ないウエット・エッチング法を適用することが多く、そして、ＩｎＧａＡｓやＩｎＡｌＡｓ等、Ｖ族がＡｓ系である材料はリン酸系のエッチャントでエッチングされ、また、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ等、Ｖ族がＰ系である材料は塩酸系のエッチャントでエッチングされる。
【０００６】
図７は従来のＨＥＭＴを説明する為の要部切断側面図であり、図に於いて、１はＩｎＰ基板、２はＩｎＡｌＡｓバッファ層、３はＩｎＰチャネル層、３Ａは突出部分、４はＩｎＡｌＡｓキャリヤ供給層、５はＩｎＧａＡｓキャップ層、６は電極、６Ａは電極引き出し部分をそれぞれ示している。
【０００７】
図示のＨＥＭＴに於ける素子間分離の為の階段状メサを形成するには、ウエット・エッチング法を適用し、先ず、リン酸系エッチング液をエッチャントとしてＩｎＧａＡｓキャップ層５、ＩｎＡｌＡｓキャリヤ供給層４をエッチングし、次いで、塩酸系エッチング液をエッチャントとしてＩｎＰチャネル層３をエッチングし、最後に再びリン酸系エッチング液を用いてＩｎＡｌＡｓバッファ層２をエッチングすることになるが、その際、ＩｎＡｌＡｓバッファ層２がサイド・エッチングされるので、その結果、ＩｎＰチャネル層３は突出部分３Ａをもつ形状となる。
【０００８】
図示のメサ形状では、ゲート電極やソースやドレインなどのオーミック電極を形成した場合、メサ側壁から突出したＩｎＰチャネル層３の突出部分３Ａには電極の引き出し部分６Ａが接触した状態になる。
【０００９】
電極が例えばゲート電極のようにショットキ電極である場合、チャネル層３と引き出し部分６Ａとが接触していることで、動作時に於けるゲートの漏れ電流が大きくなり、耐圧が低下する旨の問題が起こる。
【００１０】
その問題を解消する為には、メサ側壁に絶縁体からなるサイド・ウォールを形成すれば良いであろうことが想起される。
【００１１】
現在、サイド・ウォールを形成するには、エッチ・バック法と呼ばれる手段を採ることが普通であり、これは、素子間分離後、ウエハ全面に絶縁膜を堆積し、その後、メサの頂面が表出する限界まで異方性エッチングを行うことで、全てのメサ側壁にサイド・ウォールを形成することができるものである。
【００１２】
図８はサイド・ウォールを形成した従来のＨＥＭＴを説明する為の要部切断側面図であり、図に於いて、７はサイド・ウォール、８は電極、８Ａは電極引き出し部分、９はエッチング残渣をそれぞれ示している。尚、図７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１３】
サイド・ウォール７を形成した場合、電極８を形成しても、引き出し部分８Ａとチャネル層３とが接触することはなくなる為、電極８が例えばゲート電極である場合、ゲートの漏れ電流は抑止される。
【００１４】
然しながら、電極８がソース或いはドレインなどのオーミック電極である場合には、サイド・ウォール形成時のエッチングをジャスト・エッチングにする必要がある為、エッチングむらに依って、キャップ層５上に残渣９が生成されて良好なオーミック接触が得られないこと、或いは、メサ側壁でキャップ層５やキャリヤ供給層４と引き出し部分８Ａとが接触していないので、その分だけ接触抵抗が高くなること、等の新たな問題が発生する。
【００１５】
メサ側壁にサイド・ウォールを形成することに依る前記問題を解消する為、ゲート電極引き出し部分が形成されるメサ側壁にのみサイド・ウォールを形成し、オーミック電極引き出し部分が形成されるメサ側壁にはサイド・ウォールを形成しない構造が提案されている（要すれば、「特開平２−１８８９３０号公報」、「特開平２−１５１０４２号公報」を参照）。
【００１６】
前記公報に開示されたところに依れば、オーミック電極引き出し部分に関しては図７に見られる構造となり、また、ゲート電極引き出し部分に関しては図８に見られる構造となる。
【００１７】
ところで、オーミック電極引き出し部分がメサ側壁に表出されているチャネル層と接触していると、例えばＨＥＭＴのゲート・リセスを形成する際、エッチャント、チャネル、オーミック電極引き出し部分、電極、エッチャントを結ぶ電流経路が生成され、一般に電池効果と呼ばれる現象に依ってエッチング・レートが変化したり、エッチング形状に異常が発生する。
【００１８】
【発明が解決しようとする課題】
メサ構造を形成することで素子間分離され、且つ、ゲート・リセスをもつＦＥＴに於いて、ゲートからの漏れ電流がなく、オーミック電極の接触抵抗が低く、設計通りのゲート・リセスが形成できるようにする。
【００１９】
【課題を解決するための手段】
ゲート電極引き出し部分が延在するメサ側壁には絶縁体からなる第１のサイド・ウォールを形成し、オーミック電極引き出し部分が延在するメサ側壁には第１のサイド・ウォールに比較して低く、且つ、チャネル層位置に比較して高い第２のサイド・ウォールを形成することが基本になっている。
【００２０】
前記手段を採ることに依り、ゲート電極引き出し部分がチャネル層と接触してゲート漏れ電流が流れることはなくなり、また、オーミック電極引き出し部分はメサ側壁に於いてもキャップ層と接触すると共にキャップ層頂面は二回に亙ってサイド・ウォール形成の為の異方性エッチングを受けることに依って残渣が生じることはなくなり、オーミック電極の接触抵抗は低くなり、更にまた、オーミック電極引き出し部分とチャネル層との接触は防止されるので、キャップ層にゲート・リセスを形成する際に電池効果が発生することはない。
【００２１】
【発明の実施の形態】
図１は本発明の一実施の形態であるＦＥＴを表す要部切断斜面図であり、図では簡明にする為、バッファ層の表面側一部から上の部分のみを示してある。
【００２２】
図に於いて、１２はＩｎＡｌＡｓバッファ層、１３はＩｎＰチャネル層、１４はＩｎＡｌＡｓキャリヤ供給層、１５はＩｎＧａＡｓキャップ層、１５Ａはゲート・リセス、１６は絶縁物からなる第１のサイド・ウォール、１７は絶縁物からなる第２のサイド・ウォール、１８並びに１９はソース又はドレインなどのオーミック電極、１８Ａ並びに１９Ａはオーミック電極引き出し部分、２０はゲート電極、２０Ａはゲート電極引き出し部分をそれぞれ示している。
【００２３】
図から明らかであるが、ゲート電極２０の引き出し側、即ち、ゲート電極引き出し部分２０Ａが延在する側に対応するメサ側面に形成された第１のサイド・ウォール１６は、キャップ層１５の頂面の高さに形成され、その一部、即ち、ゲート・リセス１５Ａに対応する部分はゲート・リセス１５Ａの深さ分だけ低くなっている。
【００２４】
また、オーミック電極１８及び１９の引き出し側、即ち、オーミック電極引き出し部分１８Ａ及び１９Ａが延在する側に対応するメサ側面に形成された第２のサイド・ウォール１７は、チャネル層１３を覆い隠すに足る高さに形成されているので、オーミック電極引き出し部分１８Ａ及び１９Ａはメサ側面でキャップ層１５と接触している。
【００２５】
図２及び図３はサイド・ウォールの形成について説明する為の工程要所に於けるＦＥＴを表す要部切断側面図であり、各図では、簡明にする為、表面からバッファ層の一部までをメサ化し、そのメサ全体を記号３０で指示してある。但し、チャネル層１３のみは具体的に示してある。
【００２６】
図２（Ａ）参照
（１）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、平坦面に於ける厚さが例えば３００〔ｎｍ〕であるＳｉＯ2 からなる絶縁層３１を全面に形成する。尚、絶縁層３１の材料としては、ＳｉＯ2 の他、ＳｉＮ、ＳｉＯＮなど適宜選択して良い。
【００２７】
図２（Ｂ）参照
（２）
エッチング・ガスをＣＨＦ3 、Ｃ2 Ｆ6 等とするドライ・エッチング法を適用することに依り、絶縁層３１を異方性エッチングしてサイド・ウォールを形成する。尚、図では完成途中にある第２のサイド・ウォール１７が示されている。
【００２８】
図３（Ａ）参照
（３）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、第２のサイド・ウォール１７を形成する領域に開口３２Ａをもつレジスト層３２を形成する。
【００２９】
（４）
エッチング・ガスをＣＨＦ3 、Ｃ2 Ｆ6 等とするドライ・エッチング法を適用することに依り、レジスト層３２をマスクとしてサイド・ウォール１７を更に異方性エッチングしてチャネル層１３に接近するまで低くする。
【００３０】
図３（Ｂ）参照
（５）
レジスト剥離液中に浸漬してレジスト層３２を除去する。尚、図では、第１のサイド・ウォール１６が現れる面から見たＦＥＴを表している。
【００３１】
前記のようにして高さが異なる第１のサイド・ウォール１６及び第２のサイド・ウォール１７が形成される。
【００３２】
ところで、この後、ＦＥＴには、第１のサイド・ウォールに影響を与えるゲート・リセスを形成しなければならず、その為には次に説明する手段を採ることができる。
【００３３】
図４乃至図６はゲート・リセスを形成する工程を説明する為の工程要所に於けるＦＥＴを表す要部切断側面図並びに要部平面図であり、何れの図に於いても、（Ａ）が要部切断側面を、また、（Ｂ）が要部平面をそれぞれ示している。
【００３４】
図４乃至図６に於いて、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、簡明にする為、チャネル層１３の僅かに上のキャリヤ供給層１４中で切断し、そこから上の部分を示してあり、従って、第２のサイド・ウォール１７は現れていない。
【００３５】
図４参照
（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、オーミック電極形成予定領域及びオーミック電極引き出し部分形成予定領域に開口をもつレジスト層を形成する。
【００３６】
（２）
真空蒸着法を適用することに依り、厚さが１０〔ｎｍ〕／１０〔ｎｍ〕／３０〔ｎｍ〕／２５０〔ｎｍ〕のＭｏ／Ｔｉ／Ｐｔ／Ａｕからなるオーミック電極膜を形成する。
【００３７】
（３）
工程（１）で形成したレジスト層を剥離するリフト・オフ法を適用することに依り、工程（２）で形成したオーミック電極膜のパターニングを行ってオーミック電極１８及び１９、オーミック電極引き出し部分１８Ａ及び１９Ａを形成する。
【００３８】
（４）
ＣＶＤ法を適用することに依り、表面平坦部に於ける厚さが２０〔ｎｍ〕であるＳｉＯ2 或いはＳｉＮからなる絶縁層３３を形成する。
【００３９】
図５参照
（５）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・リセス形成予定領域に開口３４Ａをもつレジスト層３４を形成する。
【００４０】
（６）
エッチング・ガスをＣＨＦ3 とするドライ・エッチング法を適用することに依り、レジスト層３４をマスクとして絶縁層３３のエッチングを行ってゲート・リセス・パターンの開口３３Ａを形成する。
【００４１】
この場合、絶縁層３３のエッチングを適当なオーバ・エッチングにすることで、開口３４Ａ内に表出されている第１のサイド・ウォール１６の一部もエッチングし、キャリヤ供給層１４の表面と同一の高さになるまで低くすることができ、図では、低くなった第１のサイド・ウォールを記号１６Ａで指示してある。
【００４２】
図６参照
（７）
エッチャントをクエン酸系或いはコハク酸系エッチング液とするウエット・エッチング法を適用することに依り、レジスト層３４及び絶縁層３３をマスクとしてキャップ層１５の表面からキャリヤ供給層１４の表面に達するエッチングを行ってゲート・リセス１５Ａを形成する。
【００４３】
この場合、チャネル層１３は第２のサイド・ウォール１７で覆われ、オーミック電極引き出し部分１８Ａ若しくは１９Ａがチャネル層１３と接触していないことから、従来の技術に於ける欠点として説明した電池効果は発生せず、ゲート・リセス１５Ａは設計通りの形状で精度良く形成される。
【００４４】
（８）
この後、レジスト層３４を除去してから、通常の製造プロセス、例えば、リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法などを適用することで、ゲート電極２０及びゲート電極引き出し部分２０Ａなどを形成する。
【００４５】
前記のようにして作製したＦＥＴをゲート・ドレイン逆方向２端子耐圧Ｖgdo を測定してゲート漏れ電流の評価を行ったところ、Ｖgdo ＝３〔Ｖ〕程度が得られ、チャネル層とゲート電極引き出し部分とが接触しているＦＥＴがＶgdo ＝１〔Ｖ〕程度であるのと比較すると大きく改善されていた。
【００４６】
また、オーミック電極引き出し部分が延在するメサ側壁に於けるサイド・ウォールは高さが低くなっていて、オーミック電極引き出し部分がメサ側壁に於いてキャップ層と接触すること、そして、キャップ層上に残渣がないことから、オーミック電極の接触抵抗は低くなり、接触抵抗率として１０-7〔Ω／ｃｍ2 〕程度が得られた。
【００４７】
【発明の効果】
本発明に依る化合物電界効果半導体装置に於いては、メサ化に依って素子間分離した少なくともチャネル層（例えばチャネル層１３）及びキャップ層（例えばキャップ層１５）を含んで電界効果型トランジスタを構成する積層半導体層（例えばチャネル層１３、キャリヤ供給層１４、キャップ層１５など）と、ゲート電極引き出し部分（例えばゲート電極引き出し部分２０Ａ）が延在するメサ側壁を覆う絶縁物（例えばＳｉＯ2 、ＳｉＮ、ＳｉＯＮなど）からなる第１のサイド・ウォール（例えば第１のサイド・ウォール１６、その一部１６Ａ）と、オーミック電極引き出し部分（例えばオーミック電極引き出し部分１８Ａ及び１９Ａ）が延在するメサ側壁に設けられ且つ第１のサイド・ウォールに比較して低い高さをもつ第２のサイド・ウォール（例えば第２のサイド・ウォール１７）とを備えてなることが基本になっている。
【００４８】
前記構成を採ることに依り、ゲート電極引き出し部分がチャネル層と接触してゲート漏れ電流が流れることはなくなり、また、オーミック電極引き出し部分はメサ側壁に於いてもキャップ層と接触すると共にキャップ層頂面は二回に亙ってサイド・ウォール形成の為の異方性エッチングを受けることに依って残渣が生じることはなくなり、オーミック電極の接触抵抗は低くなり、更にまた、オーミック電極引き出し部分とチャネル層との接触は防止されるので、キャップ層にゲート・リセスを形成する際に電池効果が発生することはない。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＦＥＴを表す要部切断斜面図である。
【図２】サイド・ウォールの形成について説明する為の工程要所に於けるＦＥＴを表す要部切断側面図である。
【図３】サイド・ウォールの形成について説明する為の工程要所に於けるＦＥＴを表す要部切断側面図である。
【図４】ゲート・リセスを形成する工程を説明する為の工程要所に於けるＦＥＴを表す要部切断側面図並びに要部平面図である。
【図５】ゲート・リセスを形成する工程を説明する為の工程要所に於けるＦＥＴを表す要部切断側面図並びに要部平面図である。
【図６】ゲート・リセスを形成する工程を説明する為の工程要所に於けるＦＥＴを表す要部切断側面図並びに要部平面図である。
【図７】従来のＨＥＭＴを説明する為の要部切断側面図である。
【図８】サイド・ウォールを形成した従来のＨＥＭＴを説明する為の要部切断側面図である。
【符号の説明】
１２  ＩｎＡｌＡｓバッファ層
１３  ＩｎＰチャネル層
１４  ＩｎＡｌＡｓキャリヤ供給層
１５  ＩｎＧａＡｓキャップ層
１５Ａ  ゲート・リセス
１６  絶縁物からなる第１のサイド・ウォール
１７  絶縁物からなる第２のサイド・ウォール
１８及び１９  オーミック電極
１８Ａ及び１９Ａ  オーミック電極引き出し部分
２０  ゲート電極
２０Ａ  ゲート電極引き出し部分
【図１】
0003903241.tif 000002
【図２】
0003903241.tif 000003
【図３】
0003903241.tif 000004
【図４】
0003903241.tif 000005
【図５】
0003903241.tif 000006
【図６】
0003903241.tif 000007
【図７】
0003903241.tif 000008
【図８】
0003903241.tif 000009