(57)【特許請求の範囲】
【請求項１】
走査テストを実行する方法において、
ターゲット回路からのテスト応答データを第１の走査経路にロードする段階と、
前記第１の走査経路からの前記応答データを別のターゲット回路の、前記第１の走査経路とは独立した第２の走査経路に加える前に、前記第１の経路に沿って前記応答データを走査する段階と、を具備したことを特徴とする前記方法。
【請求項２】
請求項１に記載の方法において、おのおのが独立した走査経路を有する２つ以上の独立したターゲット回路が存在し、それら走査経路は直列に接続され、前記方法は前記応答データをあるターゲット回路の走査経路から別のターゲット回路の走査経路に加える段階を含むことを特徴とする前記方法。
【請求項３】
請求項１に記載の方法において、前記第１の走査経路を１回だけ通して前記応答データを通過させる段階を含むことを特徴とする前記方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、走査テストの電気回路に関し、特に、１つの回路の応答データを別の回路に対する刺激データとして再使用することによって走査テストを促進する方法に関する。
【０００２】
【従来の技術及びその課題】
回路の走査テストは周知である。走査テストは、走査セル及び組合せ論理に回路を構成する。一旦このように構成されると、走査セルが制御されて、組合せ論理からテスト応答データを捕獲するようになり、次いでシフトされて、組合せ論理からの捕獲されたテスト応答データをアンロードすると共に、次のテスト刺激データをロードして組合せ論理に加えるようになっている。
【０００３】
図１は、３つのメモリ（Ｍ）Ａ，Ｂ，Ｃ及び組合せ論理（ＣＬ）を有する電気回路を示している。図２は、Ｄフリップフロップ（ＦＦ）として実施される図１のメモリの例を示しており、この際、各メモリはデータ入力、データ出力、及びクロック及びリセット制御信号を有している。図３は、各メモリを走査セルに変換すると共に、組合せ論理の各出力（Ｄ，Ｅ，Ｆ）を走査セル捕獲入力に接続することによって、図１の回路をどのようにして走査テスト可能にできるかの一例を示している。図４Ａは、どのようにしてＤフリップフロップベースのメモリを走査セルに変換するかの例を示している。走査セルは、フリップフロップに対する３：１のマルチプレクサ入力を有している。マルチプレクサは選択制御（Ｓ）を受信して、（１）組合せ論理の出力をフリップフロップに入力する（入力１、捕獲入力）、（２）外部入力をフリップフロップに入力する（入力２、機能入力）、または（３）直列入力をフリップフロップに入力する（ＳＩ、シフト入力）ようになっている。フリップフロップは、クロック（Ｃ）及びリセット（Ｒ）制御入力を受信する。各走査セルはそれらの直列入力（ＳＩ）及び直列出力（ＳＯ）を介して共に接続されて、図３の回路を介して３ビット走査経路を形成するようになっている。３つの走査セルは、機能動作の際に状態メモリとして動作する。テスト動作の際、走査セルは走査セルとして動作して、組合せ論理に対してテスト刺激を入力すると共に、組合せ論理から応答出力を受信できるようになっている。この開示では、エッジ・センシティブＤフリップフロップ・メモリを使用しているが、レベル・センシティブ・メモリもまた使用することができよう。レベル・センシティブ・メモリを走査メモリに変換することは周知である。
【０００４】
図３の例において、各走査セルは、組合せ論理に対する刺激の入力及び組合せ論理からの応答の捕獲の双方を実行する。どのようにして回路を走査テスト可能にし得るかの他の例において、図３の点線のボックスで示すように、走査セルを回路及び走査経路に付加することができると共に、組合せ論理の出力に結合することができる。これによって、変換された走査セル（Ａ，Ｂ，Ｃ）及び付加した走査セルにより捕獲された出力応答により、入力刺激を供給できるようになる。応答データを捕獲する目的で走査セルを付加することは、回路群を付加する。また、走査セルを付加して組合せ論理応答を捕獲するようにすれば、変換された走査セルＡ，Ｂ，Ｃは、入力１及び組合せ論理出力からのフィードバック接続を必要としない。
【０００５】
また、図３において、バイパス・メモリ（ＢＭ）を示して、ＳＩからＳＯまでの回路を通した単一ビット・バイパス走査経路を許容するようになっている。走査バイパス・メモリの使用は周知である。バイパス・メモリの例は図４Ｂに示されている。回路の通常型バイパスを設けることに加えて、本発明のバイパス・メモリには、捕獲動作の際に現在の状態を維持すると共に、ＳＩ及びＳＯ間で選択されているか否かに拘らず、ＳＩからのデータを常にロードすることが要求される。バイパス・メモリのマルチプレクサは、これら２つの要求が満たされるように選択（Ｓ）制御を受信する。
【０００６】
図５は、テスタに直列に接続された図３の回路の３つを示している。このテスタは第１の回路（Ｃ１）の直列入力にデータを出力すると共に、最後の回路（Ｃ３）の直列出力からのデータを受信する。テスタは３つの全ての回路に制御を出力して、各走査テストサイクルの際にそれらの走査セルの捕獲およびシフト動作を調整するようになっている。
【０００７】
図６は、従来の走査テストの概念を示している。図６において、Ｎ個の回路が走査経路上に接続されている。テスタは全ての回路Ｃ１〜ＣＮをリセットするように制御する。リセットに続いて、テスタはリセット刺激データに対する最初の応答データを捕獲するように全ての回路Ｃ１〜ＣＮを制御する。次に、テスタは最初に捕獲された応答データからシフト・アウトすると共に、第２の刺激データにシフト・インするように全ての回路Ｃ１〜ＣＮを制御する。新しい刺激データがシフト・インされる間に、応答データを捕獲し、応答データからシフト・アウトするこのプロセスは、回路１〜Ｎのおのおのをテストするのに要求されるパターン（Ｐ）の数に対して繰り返される。直列に接続された回路の数（Ｎ）が増大するにつれて、走査経路の長さ（Ｌ）が増大し、各捕獲／シフトサイクルの際にテスタはこれを横切る必要がある。従来の走査テストを使用する、クロックにおけるテスト時間は、加えるべきパターン（Ｐ）の数を乗じた走査経路における各回路（Ｎ）の走査経路長（Ｌ）の和に等しい。
【０００８】
以下において論じる例１〜９は、付録に含まれている。
【０００９】
例１は、どのようにして３つの回路（Ｃ１，Ｃ２，及びＣ３）が図５に示すようなテスタによって従来式に走査テストされるかを示している。回路Ｃ１，Ｃ２，及びＣ３のおのおのに対する組合せ論理デコードは、例１の各表に示されている。各表は、組合せ論理に対する走査セル（ＡＢＣ）の現在の状態（ＰＳ）出力（即ち、刺激）と、組合せ論理からの走査セル（ＡＢＣ）に対する次の状態（ＮＳ）の入力（即ち、応答）とを示している。テストの初めに、テスタは制御を出力して、全ての走査セルを最初の現在の状態（ＰＳ１）にリセットする。次に、テスタは制御を出力して、全ての走査セルに対して、ＰＳ１刺激に対する組合せ論理（ＣＬ）の応答出力の最初の捕獲（ＣＰ１）を行わせるようにする。次に、テスタは制御を出力して、最初の９ビットのシフト動作（ＳＨ１）を行わせ、各回路の走査セルからの最初に捕獲した応答データをアンロードすると共に、各回路の走査セルに対する第２の現在の状態（ＰＳ２）の刺激データをロードするようにする。次いで、テスタは第２の捕獲（ＣＰ２）を行って、第２の現在の状態（ＰＳ２）の刺激データからの応答データを走査セルにロードすると共に、第２の９ビットのシフト（ＳＨ２）を行って、第２の捕獲された応答データをアンロードし、かつ、第３の刺激データをロードするようにする。次いで、テスタは第３の捕獲（ＣＰ３）を行って、第３の現在の状態（ＰＳ３）の刺激データからの応答データを走査セルにロードし、次に第３の９ビットシフト（ＳＨ３）を行って、第３の捕獲した応答データをアンロードすると共に、第４の刺激データ（１１）をロードする。このプロセスは第８の捕獲（ＣＰ８）を通して継続し、第８の現在の状態（ＰＳ８）の刺激データからの応答データを走査セルにロードし、次いで第８の９ビットシフト（ＳＨ８）を行って最後の捕獲された応答データをアンロードする。テストは第８のシフトに完全に追従するので、第８のシフト（ＳＨ８）の際の走査セルに対するデータ入力はデータ（ｘ）を考慮し得るものではない。全ての回路が良好であれば、各ＰＳ１〜ＰＳ８の刺激に対してシフト・アウトされた応答は、Ｃ１，Ｃ２，及びＣ３に対する表に示すように、期待された応答と一致することとなる。例１における各回路の従来の走査テストに対するテストクロックの数は、捕獲クロック（ＣＰ１〜ＣＰ８）及びシフトクロック（ＳＨ１〜Ｈ８）の和、即ち、８＋（８×９）＝８０である。
【００１０】
従来のアプローチよりより少ない時間で電気回路を走査テストするのが望ましい。
【００１１】
【課題を解決するための手段】
本発明は、１つの回路の走査テスト応答を別の回路に対する走査テスト刺激データとして再使用することによって、走査テストを促進するものである。
【００１２】
【発明の実施の形態】
図７は、本発明のワーピング走査テスト概念を示している。ワーピング（ｗａｒｐｉｎｇ）という用語は、非従来式の直列データが本発明による走査テストの際に各回路を通して伝わることを示すのに使用される。図７において、Ｎ個の回路が走査経路上で接続されている。テスタは全ての回路Ｃ１〜ＣＮがリセットするように制御する。リセットに続いて、テスタはリセット刺激データに対する最初の応答を捕獲するように全ての回路Ｃ１〜ＣＮを制御する。次に、テスタは第１の回路（Ｃ１）の走査経路の長さに対してのみ、データをシフトするように全ての回路Ｃ１〜ＣＮを制御する。最初のシフト動作の後、Ｃ１の走査経路にはテスタからの刺激データがロードされ、Ｃ２〜ＣＮの走査経路にはＣ１〜ＣＮ−１からの応答データがロードされる。次の捕獲及びシフト動作の際、Ｃ１は下流の回路に応答データを出力し、テスタからの次の刺激データを受信する。第２の捕獲及びシフト動作の後、Ｃ１はテスタからの第２の刺激データパターンを含み、Ｃ２〜ＣＮは前の回路Ｃ１〜ＣＮ−１から出力された応答から得られる第２の刺激パターンを含んでいる。このプロセスは、Ｃ１がテストされるまで継続する。Ｃ１がテストされた後、Ｃ１はバイパスされて、テスタは任意の残りの刺激をＣ２に直接入力することができると共に、Ｃ２からの応答が、下流の後の回路Ｃ３〜ＣＮを刺激としてリップル（ｒｉｐｐｌｅ）できるようになる。同様に、Ｃ２がテストされた後、Ｃ２はバイパスされて、Ｃ３からの刺激が下流の後の回路Ｃ４〜ＣＮを刺激としてリップルさせている間、残りの刺激の入力を直接Ｃ３に与えることができるようになる。全ての回路が、前の回路からの出力応答の結果間接的に、またはテスタからの直接入力によって、要求された入力刺激を受信し、テスタに対してそれらの応答を出力したとき、図７における回路Ｃ１〜ＣＮの全体のテストが完了する。
【００１３】
図８は、回路Ｃ１〜ＣＮ間で進展するときの前述したワーピング走査テスト動作の概念的な流れを示している。図８のテスト・セッションは、テスタが所定の回路走査経路に対して、即ち、Ｃ１に対して直接的にまたはテストされバイパスされた回路（Ｃ１〜ＣＮ−１）を介して刺激を入力しているときの状況を指示している。各回路Ｃ１〜ＣＮにおける影のついた領域は、所定のテスト・セッションに従う回路に対する残りの刺激入力が減ったことを指示している。回路が完全にテストされるとき、この回路はバイパスされて完全に影がつけられて示される。各回路の影のついた領域の広がりは、本発明によって予期されたテスト加速を指示している。例えば、テスト・セッション１（Ｃ１はテスト済み）に従えば、テスト・セッション１の際の下流の回路Ｃ２〜ＣＮに対して発生される応答は、テスタからの付加的な刺激パターンに対する必要を５０％だけ低減した。テスト・セッション２（Ｃ２はテスト済み）に従えば、テスト・セッション２の際に下流の回路Ｃ３〜ＣＮに対して発生される応答は、テスタからの付加的な刺激パターンに対する必要をもう５０％低減した、等である。本発明は、テスタからの刺激入力の必要を低減するかまたは正に除外できる、前段回路からの出力応答を後段回路に対する刺激入力として使用することによって、走査テスト時間を大幅に低減することができることを示すものである。
【００１４】
例２は、前段回路からの応答データを後段回路の刺激データとして使用するワーピング走査テスト概念を使用することによって、どのようにして例１の同一の３つの回路（Ｃ１，Ｃ２，Ｃ３）をテストするかを示している。テストの初めに、テスタは、全ての走査セルを最初の現在の状態１（ＰＳ１）にリセットするかまたは初期化するように制御を出力する。リセット入力が走査セル上に設けられて、テスタがリセット制御信号によって走査経路を初期化できるようになっているが（図４Ａから判かる）、テスタはまた、走査動作を行うことによって非リセット可能走査セルも初期化できることに留意されたい。次に、テスタは、最初の現在の状態（ＰＳ１）の刺激に対する組合せ論理（ＣＬ）の応答出力の最初の捕獲（ＣＰ１）を行うように全ての走査セルに制御を出力する。次いで、テスタは、回路Ｃ１ないしＣ３の全ての走査セルに対して最初の３ビットのシフト動作（ＳＨ１）を行わせるように制御を出力する。この最初の３ビットのシフト動作は、Ｃ３から最初の捕獲された３ビット応答データをアンロードし、最初の捕獲された３ビット応答データをＣ１からＣ２及びＣ２からＣ３に移動させ、かつ第２の３ビット刺激データをＣ１にロードする。
【００１５】
次に、テスタは、全ての走査セルに対して、ＰＳ２刺激に対する組合せ論理（ＣＬ）の応答出力の第２の捕獲（ＣＰ２）を行わせるように制御を出力する。次いで、テスタは回路Ｃ１ないしＣ３の全ての走査セルに対して第２の３ビットのシフト動作（ＳＨ２）を行わせるように制御を出力する。この第２の３ビットのシフト動作はＣ３からの第２の捕獲された３ビット応答データをアンロードし、第２の捕獲された３ビットの応答データをＣ１からＣ２に及びＣ２からＣ３に移動させ、かつ、第３の３ビットの刺激データをＣ１にロードする。
【００１６】
次に、テスタは全ての走査セルに対して、ＰＳ３刺激に対する組合せ論理（ＣＬ）の応答出力の第３の捕獲（ＣＰ３）を行わせるように制御を出力する。次いで、テスタは回路Ｃ１ないしＣ３の全ての走査セルに対して、第３の３ビットのシフト動作（ＳＨ３）を行わせるように制御を出力する。この第３の３ビットのシフト動作はＣ３からの第３の捕獲された３ビットの応答データをアンロードし、第３の捕獲された３ビットの応答データをＣ１からＣ２に及びＣ２からＣ３に移動させ、かつ、第４の３ビットの刺激データをＣ１にロードする。
【００１７】
この捕獲及びシフト動作は、第７のシフト動作（ＳＨ７）まで繰り返す。ＳＨ７の際、テスタはＣ３からの第７の捕獲された３ビット応答をアンロードし、第７の捕獲された３ビットの応答データをＣ１からＣ２に及びＣ２からＣ３に移動させ、かつ、第８の最後の３ビット刺激データをＣ１にロードする。
【００１８】
次に、テスタは全ての走査セルに対して、ＰＳ８刺激に対する組合せ論理（ＣＬ）の応答出力の第８の捕獲（ＣＰ８）を行わせるように制御を出力する。次いで、テスタは回路Ｃ１ないしＣ３の全ての走査セルに対して、第８の３ビットのシフト動作（ＳＨ８）を行わせるように制御を出力する。この第８の３ビットのシフト動作はＣ３からの第８の捕獲された３ビットの応答データをアンロードし、第８の捕獲された３ビットの応答データをＣ１からＣ２に及びＣ２からＣ３に移動させ、かつ、第１の３ビットＣ２刺激パターンの最初のビットをＣ１のバイパス・メモリ（ＢＭ）に入力する。最後のビット（１）はＣ１のバイパス・メモリに記憶されると共に、ＳＨ９の際にＣ２に対する最初の３ビット刺激パターン入力の最初のビットとなるが、前の２つのビット（ｘｘ）は使用されないので、ＳＨ８の際の直列入力は１ｘｘであることに留意されたい。図３に関して既に述べたように、バイパス・メモリはシフト動作の際にＳＩからのデータを常にロードし、かつ捕獲動作の際にそのデータを維持する。これによって、本発明は、テスタとこのテスタからの刺激入力を受信する回路の間のデータ・パイプライン・ビットとしてバイパス・メモリを使用できるようになる。
【００１９】
ＳＨ８に続いて、Ｃ１が完全にテストされ、テスタはＣ１のバイパス・メモリがＣ１のＳＩ及びＳＯの間で選択されるように制御を出力する。また、テスタは、Ｃ１の走査セルがテストの残りに対してそれらの現在の状態を保持（Ｈ）するように制御を出力する。この時点で、Ｃ１はテスタ及びＣ２の走査経路の間のデータ・パイプライン・ビットとして機能するだけである。Ｃ１の走査セルは残りのテストの際に動作し続けることができるが、このようなことは、Ｃ１に対して非有益なエネルギーを消費させると共に、熱を生成させることになる。回路がテストされた後に生まれる熱を除去すべく回路の走査経路を静的に保持する利点は、ウエハのテストを加速させる本発明を使用すること（図２６〜図２９）に関して更に詳細に論じられる。
【００２０】
次に、テスタは全ての走査セルに対して、ＰＳ９刺激に対する組合せ論理（ＣＬ）の応答出力の第９の捕獲を行うように制御を出力する。次いで、テスタは、回路Ｃ２及びＣ３の全てのセルに対して（Ｃ１の走査セルは無効である）、第９の３ビットのシフト動作（ＳＨ９）を行わせるように制御を出力する。この第９の３ビットのシフト動作はＣ３からの第９の捕獲された３ビット応答データをアンロードし、第９の捕獲された３ビット応答データをＣ２からＣ３に移動させ、かつ、テスタ（００）及びＣ１のバイパス・ビット（１）からの最初の３ビット刺激パターン（００１）をＣ２にロードする。ＳＨ９の際の００１刺激パターンのＣ２に対するローディングは、００のテスタ入力ビットの回りの点線の円、及びＣ１のバイパス・メモリの１ビットの回りの点線の円に見られる。ＳＨ９の際の３ビットのテスタ入力（０００）の最後のビット（０）はＣ１のバイパス・メモリに記憶されると共に、ＳＨ１０の際のＣ２に対する第２の３ビット刺激パターン（１００）の最初のビットとなる。ＳＨ９の際のＣ２に対する００１刺激は、Ｃ２のテストには必要であるが、ＳＨ１〜ＳＨ８の際のＣ１の出力応答中には生じない刺激入力パターンである。Ｃ２をテストするのに必要とされるが、Ｃ１応答パターン中には生じない他の刺激パターンは、１００及び１１１である。これらの刺激入力パターンは、続くＳＨ１０（１００）及びＳＨ（１１１）動作の際にＣ２に対して設けられよう。
【００２１】
次に、テスタは全ての走査セルに対して、ＰＳ１０刺激に対する組合せ論理（ＣＬ）の応答出力の第１０の捕獲（ＣＰ１０）を行うように制御を出力する。次いで、テスタは回路Ｃ２及びＣ３の全ての走査セルに対して、第１０の３ビットのシフト動作（ＳＨ１０）を行わせるように制御を出力する。第１０の３ビットのシフト動作はＣ３から第１０の捕獲された３ビット応答データをアンロードし、第１０の捕獲された３ビット応答データをＣ２からＣ３に移動させ、かつ、テスタ（１０）及びＣ１のバイパス・ビット（０）からの第２の３ビット刺激パターン（１００）をＣ２にロードする。再度、ＳＨ１０の際のＣ２に対する刺激パターン１００のローディングは、１０テスタ入力ビットの回りの点線の円、及びＣ１のバイパス・メモリの０ビットの回りの点線の円において見られる。ＳＨ１０の際の３ビットのテスタ入力（１００）の最後のビット（１）はＣ１のバイパス・メモリに記憶されると共に、ＳＨ１１の際のＣ２に対する第３の３ビット刺激パターン（１１１）の最初のビットとなる。
【００２２】
次に、テスタは全ての走査セルに対して、ＰＳ１１刺激に対する組合せ論理（ＣＬ）の応答出力の第１１の捕獲（ＣＰ１１）を行うように制御を出力する。次いで、テスタは回路Ｃ２及びＣ３の全ての走査セルに対して、第１１の３ビットのシフト動作（ＳＨ１１）を行わせるように制御を出力する。この第１１の３ビットのシフト動作はＣ３から第１１の捕獲された３ビット応答データをアンロードすると共に、第１１の捕獲された３ビット応答データをＣ２からＣ３に移動させる。再度、ＳＨ１１の際のＣ２に対する刺激パターン１１１のローディングは、１１テスタ入力ビットの回りの点線の円、及びＣ１のバイパス・メモリの１ビットの回りの点線の円において見られる。ＳＨ１１の際の３ビットのテスタ入力（ｘ１１）の最後のビット（ｘ）はＣ１のバイパス・メモリに記憶されるが、テストに対しては使用されない。何故ならば、ＳＨ１２の際に（ｘ）がシフトされるＣ２の走査経路はＳＨ１２動作の次にバイパスされるからである。
【００２３】
次に、テスタは全ての走査セルに対して、ＰＳ１２刺激に対する組合せ論理（ＣＬ）の応答出力の第１２の捕獲（ＣＰ１２）を行うように制御を出力する。次いで、テスタは回路Ｃ２及びＣ３の全ての走査セルに対して、第１２の３ビットのシフト動作（ＳＨ１２）を行わせるように制御を出力する。この第１２の３ビットのシフト動作はＣ３から第１２の捕獲された３ビット応答データをアンロードすると共に、第１２の捕獲された３ビット応答データをＣ２からＣ３に移動させる。再度、ＳＨ１２の際のＣ２の走査経路に対する刺激パターン０ｘｘのローディングは、０ｘテスタ入力ビットの回りの点線の円、及びＣ１のバイパス・メモリのｘビットの回りの点線の円によって指示されている。前記段落で述べたように、Ｃ２の走査経路にロードされたデータ（０ｘｘ）は、走査経路がＳＨ１２に続いてバイパスされるために使用されない。しかしながら、ＳＨ１２のテスタの３ビット入力（１０ｘ）の最後の２つのビットは、Ｃ１（１）及びＣ２（０）のバイパス・メモリにロードされると共に、ＳＨ１３の際にＣ３に対する最後の残りの３ビット刺激パターン入力（０１０）の最初の２つのビットとして使用される。
【００２４】
ＳＨ１２に続いて、Ｃ２が完全にテストされ、テスタはＣ２のバイパス・メモリがＣ２のＳＩ及びＳＯの間で選択されるように制御を出力する。また、テスタはＣ２の走査セルに、テストの残りに対してそれらの現在の状態を保持（Ｈ）させるように制御を出力する。この時点で、Ｃ２はＣ１のバイパス・ビット及びＣ３の走査経路の間のデータ・パイプライン・ビットとして機能するだけである。
【００２５】
次に、テスタは全ての走査セルに対して、ＰＳ１３刺激に対する組合せ論理（ＣＬ）の応答出力の第１３の捕獲を行うように制御を出力する。次いで、テスタはＣ３の全ての走査セルに対して、第１３の３ビットのシフト動作（ＳＨ１３）を行わせるように制御を出力する。この第１３の３ビットのシフト動作はＣ３から第１３の捕獲された３ビット応答データをアンロードすると共に、最後の残りの３ビット刺激入力（０１０）をテスタそれにＣ１及びＣ２のバイパス・ビットからＣ３の走査経路に移動させる。再度、ＳＨ１３の際のＣ３の走査経路に対する刺激パターン０１０のローディングは、テスタの０入力ビットの回りの点線の円、及びＣ１及びＣ２のバイパス・メモリにおける１及び０ビットの回りの点線の円によって見られる。これはテスタからの最後に要求される刺激パターンであるから、テスタはＳＨ１３の際の０ビット入力に続いてｘビットを入力する。
【００２６】
次に、テスタは全ての走査セルに対して、ＰＳ１４刺激に対する組合せ論理（ＣＬ）の応答出力の第１４の捕獲を行うように制御を出力する。次いで、テスタはＣ３の全ての走査セルに対して、第１４の３ビットのシフト動作（ＳＨ１４）を行わせるように制御を出力して、Ｃ３から最後の応答出力をアンロードする。ＳＨ１４に続いて、Ｃ３のテストは完了する。
【００２７】
ワーピング走査テスト概念を使用して回路Ｃ１，Ｃ２及びＣ３をテストするのに要求されるテスト・クロックの数は、捕獲クロック（ＣＰ１〜ＣＰ１４）及びシフト・クロッック（ＳＨ１〜ＳＨ１４）の和、即ち、１４＋（１４×３）＝５６クロックである。これは、例１における従来の走査テスト・アプローチを使用して同一の回路群をテストするのに使用される８０クロックと対比される。
【００２８】
Ｃ１のテストの際に、Ｃ２にはＣ１の応答からの刺激入力０００，０１０，０１１，１１０及び１０１がもたらされた。即ち、Ｃ１がテストされている間に、Ｃ２はその８つの刺激入力のうちの５つを受信した。また、Ｃ１のテストの際に、Ｃ３にはＣ２の応答からの刺激入力０００，００１，０１１，１００，１１１及び１１０がもたらされた。即ち、Ｃ３はＣ１がテストされている間、その８つの刺激入力のうちの６つを受信した。ＰＳ２でのＣ３の刺激入力００１は、ＰＳ１でのＣ２の最初の（リセットの）刺激入力０００に対する応答として、Ｃ２により発生されたので、Ｃ３の刺激００１は、テスタからの走査された何れの刺激とも独立して発生されたことに留意されたい。同様に、ＰＳ３でのＣ３の刺激０１１は、ＰＳ１でのその（リセットの）刺激０００に対するＣ１の応答として起こったので、Ｃ３の刺激０１１はまた、テスタからの走査された何れの刺激とも独立した。Ｃ１がバイパスされた後、Ｃ２はテスタから残りの刺激入力００１、１００、及び１１１を受信した。Ｃ２のテストの際、Ｃ３にはＣ２の応答からのその刺激入力１０１がもたらされた。即ち、Ｃ３は、Ｃ２がテストされていた間、２つの残りの刺激入力のうちの１つを受信した。Ｃ２がバイパスされた後、Ｃ３はその残りの刺激入力０１０を受信した。このことから、Ｃ１がテストされた後、Ｃ２は６２．５％（５／８）がテストされ、Ｃ３は７５％（６／８）がテストされたことが判かる。また、Ｃ２がテストされた後、Ｃ３は８７．５％（７／８）がテストされたことが判かる。
【００２９】
テスタは全ての回路から全ての応答ビットを明らかに受信しないが、テスタは、（１）テスト下の各回路及び走査経路構造に基づいて独自に予測可能であり、かつ（２）テスト下の全ての回路からの全ての応答を表わすビット・ストリームを受信する。同様に、テスタは全ての回路に全刺激ビットをもたらすことはないが、テスタから必要とされる刺激は、テスト下の各回路及び走査経路構造に基づいて容易に決定される。
【００３０】
テストの際の鍵の時期での走査経路の概念を示す線図、例えば、例２に示す線図は、以下のようにして容易に発生される。先ず、ＰＳ１ないしＣＰ８からの全てのビット・データは、ＰＳ１にて０にクリアされた全ての走査されたセルから始めて、次いで、Ｃ１，Ｃ２及びＣ３の表、並びにＣ１のテストを完了させるべくＳＨ１〜ＳＨ７にてシフト・インすべき７つの刺激パターンに基づいて残りのビットを埋めることによって発生される。Ｃ１からの最終的な応答パターンは、ＣＰ８にて捕獲される。
【００３１】
次に、どのＣ２の刺激パターンが、Ｃ２のテストを完了するのにテスタから依然としてシフト・インされる必要があるかが決定される。これは単に、Ｃ２の段のＰＳ１〜ＰＳ８及びＣ１の段のＣＰ８にてビット・パターンを検査し、次いで、検査されたビット・パターンをＣ２の刺激パターンの既知の所要のセットと比較することによって行われる。検査されたパターンから見落した任意のＣ２の刺激パターンは、テスタからＣ２にシフト・インされる必要がある。次に、ＳＨ８ないしＣＰ１２の全てのビット・データが、（１）Ｃ２及びＣ３のテーブル、（２）テスタからのシフト・インされるべき残りのＣ２の刺激パターン、及び（３）残りのＣ２の刺激パターンは、Ｃ１のバイパス・ビットを介してテスタからＣ２にシフトされるという事実に基づいて充填される。Ｃ２からの最終的応答パターンは、ＣＰ１２にて捕獲される。
【００３２】
次に、どのＣ３の刺激パターンが、Ｃ３のテストを完了するのに依然としてテスタからシフト・インされる必要があるかが決定される。これは単に、Ｃ３の段のＰＳ１〜ＰＳ１２及びＣ２の段のＣＰ１２にてビット・パターンを検査すると共に、検査されたビット・パターンをＣ３の刺激パターンの既知の所望のセットと比較することにより行われる。検査されたビット・パターンから見落した任意のＣ３の刺激パターンは、テスタからＣ３にシフト・インする必要がある。次に、ＳＨ１２ないしＣＰ１４からの全てのビット・データが、（１）Ｃ３のテーブル、（２）残りのＣ３の刺激パターン、及び（３）残りのＣ３の刺激パターンは、Ｃ１及びＣ２のバイパス・ビットを介してテスタからＣ３にシフトされるという事実に基づいて充填される。Ｃ３からの最終的な応答パターンは、ＣＰ１４にて捕獲される。
【００３３】
前述した手続きを使用して、一旦走査経路内容の線図が完了すると、テスタから出力されることが要求される刺激ビット・ストリームと、テスタで受信されることが期待される応答ビット・ストリームの双方が、完了した線図の検査によって容易に決定される。特に、テスタから要求される刺激ビット・ストリームは完了した線図のＳＩの段に示され、テスタで受信されることが期待される応答ビット・ストリームは完了した線図のＳＯの段に示されている。
【００３４】
テスト下の回路の任意の所望するセットに対する走査経路内容の線図は、鉛筆及び用紙を使用すると共に前述の手続きに従うことによって実際に手動作で完了することができる。勿論、コンピュータ・プログラムは、自動化式に線図を完了させるのに容易に書き込むことができる。
【００３５】
例２において、Ｃ１からの応答はＣ２及びＣ３における刺激の必要を低減させた。また、バイパス概念は、既にテストされた各回路の下流の回路が、捕獲動作の際にテスタからの刺激データを維持するパイプライン式データ経路を介して、テスタからの刺激データを受信できるように働く。この発明は、予めテストされた回路の走査経路を介してデータをシフトすることによって機能するが、バイパス・メモリを使用する代わりに、各捕獲動作に続いて、テスタは前段のテストされた全ての回路を介してデータをシフトして、テスト中の回路にデータを入力しなければならないので、テスタ及びテスト中の下流の回路の間の走査経路長は伸びる。更に、バイパス特徴を使用することによって、テストが下流の回路に広がる間、テスト済みの回路の走査経路を静的に保持できるようになる。走査経路を静的に保持することは、バイパス走査経路を除いて、テスト済みの回路内の消費電力を排除し、これによって、予めテストされた回路で生じる熱を除去する。回路に生じる熱を除去することは、特に、図２６〜図２９に関して説明するワーピング走査テスト概念を使用するウェハレベルのテストには重要である。
【００３６】
バイパスの特徴に対する更なる利点は、中間のバイパス・メモリを介して、テスタが下流のテスト中の回路に全ての残りの刺激パターンを直接加えることができるようになるということである。万が一に予めテスト済みの回路の走査経路が、テスタ及びテスト中の回路の間の走査経路に残るべきものであったならば、テスト中の回路が全てのその残りの刺激パターンを受信することができ得ないという恐れがある。これは、テスタ及びテスト中の回路の間の走査経路が、捕獲及びシフトプロセスによって、所望の刺激パターンを生成することができ得ないからである。簡単に言えば、テスタ及びテスト中の回路の間の中間の走査経路は、テスト中の回路に対して要求された残りの刺激パターンを生成する、加えられた如何なる刺激パターンに対しても応答パターンを有し得ない。
【００３７】
図９は、２ビット走査経路を有するのみである点を除いて、図３と同様な回路を示している。図９のこの回路は、等しくない走査経路長を有する回路を備えた本発明の動作を説明するのに、例３及び４に使用されることとなる。
【００３８】
例３は、図５に示すように、テスタに再び接続された３つの回路Ｃ１，Ｃ２，及びＣ３を図示している。Ｃ１は２ビット走査経路を有し、Ｃ２は３ビット走査経路を有し、かつＣ３は２ビット走査経路を有している。Ｃ１，Ｃ２，及びＣ３に対する表は、走査テストの際の各回路の組合せ論理の刺激及び応答反応を示している。テストの初めに、テスタは例２で既に説明したように、全ての回路走査経路を第１の最初の現在の状態にリセットするように制御を出力する。次いで、テスタは例２で説明したように、４つの捕獲及び２ビットシフト動作（ＣＰ１〜ＣＰ４及びＳＨ１〜ＳＨ４）を行って、Ｃ１をテストする。ＳＨ４の終りに、Ｃ２はその８つの３ビット刺激パターンのうちの４つ（０００，０１０，１００，１１１）に対してテストされ、またＣ３はその４つの２ビット刺激パターンのうちの３つ（００，０１，１１）に対してテストをされている。
【００３９】
第４のシフト動作（ＳＨ４）の後、Ｃ１は例２で既に説明したように完全にテストされ、バイパスされる。また、ＳＨ４の後、テスタは３ビット走査経路を有しているので、２ビットのシフト動作から３ビットのシフト動作に調整をして、Ｃ２をテストする。Ｃ２のテストを完了するため、テスタは４つの捕獲及び３ビットのシフト動作（ＣＰ５〜ＣＰ８及びＳＨ５〜ＳＨ８）を行う。ＣＰ５及びＳＨ５は、ＳＨ４の終りにＣ２及びＣ３の走査経路に残された、予めテストされた刺激パターン０００及び００に対してそれぞれＣ２及びＣ３をテストする。ＳＨ５はまた、ＣＰ６で応答が捕獲される残りの４つのＣ２の刺激パターンのうちの最初のもの（００１）をＣ２の３ビット走査経路にロードする。ＣＰ７〜ＣＰ９及びＳＨ６〜ＳＨ９は、残りの３つのＣ２の刺激パターン（０１１，１０１，１１０）に対してＣ２をテストする。ＣＰ８及びＳＨ８の際、Ｃ３はＣＰ７及びＳＨ７の際のＣ２からの出力応答によって残りの２ビット刺激パターン（１０）に対してテストされるので、Ｃ３はＣ１及びＣ２のテストによって完全にテストされる。ＣＰ９は最後の応答パターンをＣ２からその最後の残りの刺激パターン（１１０）にロードする。Ｃ３はテストされたので、テスタはＣ２をバイパスする必要はない。引き続いて、ＳＨ９の際、テスタは走査動作を５ビットの長さに調整して、Ｃ２からの最後の応答をＳＨ９動作の際にシフト・アウトできるようになっている。Ｃ３の走査経路の２ビットの内容は、ＣＰ８及びＳＨ８動作の際に捕獲され、シフト・アウトされた刺激パターン１０１に対する応答の残りを含んでいるので、ＳＨ９動作の際には重要であることをここで留意することは重要である。
【００４０】
最初の４つの捕獲及び２ビットのシフト動作の際、Ｃ２の３ビットの走査経路はＣ１から部分的に充填されるだけで（２ビット）、かつ部分的にＣ３に空にされるだけである（２ビット）。このことは、前の捕獲及びシフト動作からのＣ２の３ビット応答パターンのうちの１つのビットがＣ２の走査経路に残存すると共に、Ｃ２の次の捕獲及びシフト動作に対して刺激パターンの一部として再使用されることを意味している。Ｃ２の次の３ビット刺激パターンに対して使用される他の２つのビットは、Ｃ１からのシフト・インされた２ビット応答出力によってもたらされよう。
【００４１】
一般に、より短い走査経路を有する前段の回路は、より長い走査経路を有する後段の回路に入力される刺激パターンの数を拡大する。このことは、双方の回路に対する捕獲及びシフト動作の頻度が、前段のより短い走査経路に対するデータのシフトにかかる時間によって決定されるからである。例えば、例３のテストの始めに、全回路に対する捕獲及びシフト動作の頻度は、テスタからＣ１に刺激パターンをロードする第１の４つの（ＳＨ１〜ＳＨ４）２ビットのシフト動作によって設定される。第１の４つの２ビットのシフト動作に対するこの同一の捕獲及びシフト頻度は、刺激パターンをＣ１からＣ２に、かつＣ２からＣ３にロードするのに使用される。それで、Ｃ２は実際に、ワーピング走査テスト概念を使用する４つの２ビットのシフト動作のみにおいて、従来の走査テストを使用する４つの３ビットのシフト動作をとる、第１の４つの刺激パターンを受信する。第１の４つのシフト動作に対して、Ｃ２への入力刺激パターンは、Ｃ１からの応答の２つのビット＋Ｃ２からの維持された応答の１つのビットを備えている。このことは、例えば、Ｃ２の第３の現在の状態（ＰＳ３）の刺激パターン１００の生成において見られる。ＰＳ１００は、１０及び０１１をそれぞれＣ１及びＣ２の走査経路にＣＰ２ロードし、次いでＣ２の走査経路にて１００を得るためＳＨ２の際に走査経路を２回シフトすることによって生成される。
【００４２】
例３に示すワーピング走査テスト概念を使用して回路Ｃ１，Ｃ２及びＣ３をテストするのに要求されるテスト・クロックの数は３４である。例１で説明したように、従来の走査テストを使用する例３の回路のテストには、６４のテスト・クロックが必要とされる。
【００４３】
例４は、図５に示すように再びテスタに接続された３つの回路Ｃ１，Ｃ２及びＣ３を説明している。Ｃ１は３ビットの走査経路を有し、Ｃ２及びＣ３の双方は２ビットの走査経路を有する。Ｃ１，Ｃ２及びＣ３に対する表は、走査テストの際の各回路の組合せ論理の刺激及び応答反応を示している。テストの初めに、テスタは例２で既に説明したように、全ての回路経路を第１の最初の現在の状態にリセットするように制御を出力する。次いで、テスタは例２で予め説明したように、７つの捕獲及び３ビットのシフト動作（ＣＰ１〜ＣＰ７及びＳＨ１〜ＳＨ７）それに１つの捕獲及び７ビットのシフト動作（ＣＰ８及びＳＨ８）を行って、Ｃ１をテストする。Ｃ１のテストの際、Ｃ２及びＣ３は、Ｃ１からの応答出力によって全ての所要の刺激パターンを受信する。Ｃ１がテストされるとき、Ｃ２及びＣ３はそのようである。Ｃ１のテストの際にＣ２及びＣ３がテストされるので、バイパス用の段階は必要とされない。ＣＰ８に続いて、ＳＨ８の際に７つのビットシフト動作が行われて、テスタが、全ての応答残りをＣ１，Ｃ２及びＣ３の走査経路からアンロードすると共に、テストを完了できるようになる。
【００４４】
例１で説明したように従来の走査テストを使用する場合は６４のテスト・クロックが必要であるのに対し、例４に示すワーピング走査テスト概念を使用して回路Ｃ１，Ｃ２及びＣ３をテストするのに要求されるテスト・クロックの数は３６である。
【００４５】
図１０は、入力（２）に比してより多数の出力（３）を有する点を除いて既に説明した図３の回路と同様の回路を示している。出力の数は入力の数に比して多いので、走査セルが余分の出力に付加されて、その応答を走査テストの際に捕獲し、シフト・アウトできるようになっている。組合せ論理のＦ出力に付加され、接続されている走査セル（Ｃ）の構造は従来技術のものであり、図１１に示されている。従来の走査テストの際、走査セルＣはＦ出力を捕獲すると共に、データをシフト・アウトするように機能する。図１０の回路の従来の走査テストにおいて、データは組合せ論理に対して刺激入力をもたらすことはないので、走査セル（Ｃ）にシフトされたデータはそのデータを考慮するものではないことに留意することは重要である。
【００４６】
図１２は、どのようにして図１０の回路を変更してワーピング走査テスト概念を支持するのかを示している。この変更は、Ｆに接続された従来技術の走査セル（Ｃ）を、図１３に示すようなデータ合算セル（ＤＳＣ）で置き換えることである。ワーピング走査テスト概念は、図１２の走査セルＣに示すように、応答データを捕獲する目的のためにのみ付加された走査セルに対して、捕獲動作の際に、現在状態データ及び捕獲中のデータの和をロードすることを要求する。このようにして、走査セルにシフトされた応答データは、捕獲動作の際に失われることはない。
【００４７】
図１３において、データ合算セルは、３入力マルチプレクサ、ＸＯＲゲート、及びＦＦを備えている。マルチプレクサは選択信号（Ｓ）によって制御されて、ＸＯＲの出力、通常捕獲入力（Ｉｎｐｕｔ）、または直列入力（ＳＩ）をＦＦに対して結合できるようになっている。従来の走査テストの際、マルチプレクサは丁度図１１の走査セルのように、捕獲動作の際にＩｎｐｕｔをＦＦに結合し、シフト動作の際にＳＩをＦＦに結合する。ワーピング走査テストの際、マルチプレクサは、従来のＩｎｐｕｔの代わりに、捕獲の際にＸＯＲ出力をＦＦに結合する。ＸＯＲの出力は、Ｉｎｐｕｔデータ及びＦＦの現在状態データの和を表わしている。ＩｎｐｕｔデータとＦＦの現在状態データとを合算する理由は、図１２において刺激としては使用されていない、前の回路からシフト・インされた応答データをＦＦが潜在的に含んでいることによる。ＦＦにおける応答データビットは、図１１の従来の走査セルで行われるように、捕獲動作によって失われ得ることはない。万が一、応答データが捕獲動作の際に失われたら（オーバーライトされたら）、その応答データビットまたは下流回路に対する刺激としての効果は、テスタによって見い出されることはない。それで、ＦＦ中の応答データを捕獲動作の際に維持できるようにするために、Ｉｎｐｕｔデータと合算されると共に、捕獲の際にその合算データはＦＦに記憶される。ＦＦデータは失われることがないので、ワーピング走査テスト概念に対する前述した要求は満たされる。
【００４８】
例５は、ワーピング走査テスト概念を使用してテスト中の２つの回路Ｃ１及びＣ２を示している。Ｃ１は３ビット走査経路を有する図３に示す回路である。Ｃ２は、組合せ論理のＦ出力に結合されたデータ合算セル（ＤＳＣ）を有する図１２に示す回路である。Ｃ１の現在状態及び次の状態表は既に説明してある。Ｃ２に対する現在状態及び次の状態表は、組合せ論理のＦ出力及び走査セルＣ（ＤＳＣ）の現在状態の合算を指示している。図１２を見ると、組合せ論理は走査セルＡ及びＢからの刺激に応答するだけであることが判かる。Ｃ２の表を見ると、（１）００ｘのＰＳ  ＡＢＣに対して、ＤＥＦ出力は０１０であり、（２）０１ｘのＰＳ  ＡＢＣに対して、ＤＥＦ出力は１００であり、（３）１０ｘのＰＳ  ＡＢＣに対して、ＤＥＦ出力は１１０であり、かつ（４）１１ｘのＰＳ  ＡＢＣに対して、ＤＥＦ出力は０００であることが判かる。Ｃ２の表を再度見ると、Ｆ＝０及びＰＳ  Ｃ＝０のとき、ＮＳ  Ｃ＝０であり、かつＦ＝０及びＰＳ  Ｃ＝１のとき、ＮＳ  Ｃ＝１であることが判かる。これは、走査セルＣにおける出力ＦとＰＳデータの排他的論理和を示している。
【００４９】
例５におけるＣ１及びＣ２のワーピング走査テストは前述したように進行する。例５について重要なことは、Ｃ２の走査セルにシフトされたＣ１からの応答データは、捕獲動作の際に失われていないことを調べることである。走査セルＣ中のＣ１からの応答データは、Ｃ２の組合せ論理からの応答出力と合算され、合算信号は検査用のテスタにシフト・アウトされる。このようにして、Ｃ１またはＣ２が障害のある応答ビットを有していれば、このことはテスタによって検出することができよう。二重障害がＣ１及びＣ２に生じることは可能であり、この結果、２つの障害の和は正確な応答に見える。例えば、万が一、Ｃ１からの１の良好な応答がＣ２からの０の良好な応答と合算されれば、結果の１がテスタに出力されよう。Ｃ１からの０の悪い応答がＣ２からの１の悪い応答と時を同じくして生じれば、結果の１もまたテスタに対する出力となろう。これはエイリアシング（ａｌｉａｓｉｎｇ）と呼ばれ、テスト、特に、サイン分析方法（ｓｉｇｎａｔｕｒｅ  ａｎａｌｙｓｉｓ  ｍｅｔｈｏｄｓ）を使用するテストの当業者にとって既知である。エイリアシングの可能性は希であるが、起こり得る。
【００５０】
図１４は、３入力及び２出力を有する走査テスト可能回路を示している。出力Ｄ及びＥは走査セルＡ及びＢにそれぞれフィードバックされる。走査セルＡ及びＢは回路の組合せ論理に対して刺激をもたらすと共に、組合せ論理からの応答を捕獲する。走査セルＣは、回路の組合せ論理に対して刺激をもたらすだけである。走査セルＣにとって、捕獲動作の際にこのセルにシフトされたデータを保持することは有益である。データが保持されれば、このデータはテスタに出力できるかまたは下流の回路にて刺激として再使用することができる。万が一、図１１の走査セルが図１４の走査セルとして使用されれば、未知データであり得る、回路の入力からのデータを捕獲することとなろう。データ維持セル（ＤＲＣ：ｄａｔａ  ｒｅｔａｉｎｉｎｇ  ｃｅｌｌ）と呼ばれる好ましい走査セルは図１４に示されると共に、図１５に概略的に示されている。データ維持セルは、捕獲動作の際にＦＦの現在のデータ状態を単に捕獲し、これは、データをテスタに供給できるようにするか、または下流の回路にて刺激データとして再使用できるようにする。
【００５１】
例６は、図３と同様の回路、及び図１５に示すようなデータ維持走査セルＣを有する回路を単に示している。各回路は、既に述べたワーピング走査テスト概念を使用してテストされる。例６を調べるのに重要なことは、Ｃ２の走査セルにシフトされたＣ１の応答データが捕獲動作の際に維持されて、テスタにシフト・アウトされることである。走査セルＣ中にデータを維持することによって、テスタは障害を良好に分析する能力を有する。例えば、障害のある応答がＣ２から出力されたならば、その障害は、（１）Ｃ２の悪い組合せ論理、（２）Ｃ１からＣ２の走査セルＣへの不正確な刺激入力、または（３）Ｃ２の悪い組合せ論理及びＣ１からＣ２の走査セルへの悪い入力刺激によって引き起こされ得る。走査セルＣのデータが維持されれば、テスタはこの状況を分析して、何が悪いかを決定することができる。
【００５２】
例７はワーピング走査テスト概念にとって理想のケースを示している。例７において、図３に示すようなＮ個の回路が、図５に示すように、テスタから動作される走査経路上に直列に接続されている。この理想のケースにおけるあらゆる回路は、後段回路の刺激入力の必要を満たす応答出力を生成する。この例において、現在状態及び次の状態表で判かるように全ての回路が同一である。しかしながら、これらの回路は同一である必要はなく、むしろ、理想のケースにとって、これらの回路は、もう一度述べると、「前段回路は、後段回路の刺激の必要を満たす出力応答を生成しなければならない」ということになる、前述したことを満たす必要がある。前段回路は後段回路における刺激に対して必要とされる以上の出力応答を生成することができると共に、依然として前記判定基準を満たし得るが、それ以下のものは生成できない。また、前段及び後段の回路は走査経路長の差異を有し得ると共に、依然として前記のことを満たし得る。
【００５３】
例７において、最初のＣ１がテストされるときには、全ての後段のＣ１はテストし終わっていることが判かる。最後のシフト動作（ＳＨ８）は、全てのＣ１の走査経路応答残りをテスタにアンロードするのに使用される。これは、特にＩＣ及びシステム製造業者にとって、テスト時間の顕著な低減になる。何故ならば、Ｎ個の回路は、１個の回路をテストするのにかかる時間＋Ｎ個の回路から応答残りをシフト・アウトするのにかかる時間にテストすることができるからである。Ｎ個の回路は、ダイ、ウエハ、ＩＣ、ボード等であり得る。テスト時間を低減するのにワーピング走査テスト概念を用いることができる異なる方法の諸例は、図２２〜図２９に関して後に説明する。
【００５４】
例７は３ビットの走査経路長及び８つの刺激パターン要求を有するものとして各回路を示しているが、各回路は任意の走査経路長または任意の刺激パターン総数を有することができる。各回路が同一であって、それらの走査経路長がＬで、それらの刺激パターン総数がＰで、かつ捕獲段階がＣであれば、ワーピング走査概念を使用してＮ個の同一の回路をテストするのに必要なテスト・クロックの数に対する式は、Ｐ（Ｃ＋Ｌ）＋ＮＬ−Ｌであり、式中、Ｐ（Ｃ＋Ｌ）は最初の回路（及び他の（Ｎ−１）個の回路）をテストするのに必要なテスト・クロックであり、（ＮＬ−Ｌ）は残りの（Ｎ−１）個の回路の走査経路をアンロードするのに必要なテスト・クロックである。これと比較すれば、従来の走査アプローチを使用してＮ個の同一の回路をテストするのに必要なテスト・クロックの数に対する式は、Ｐ（Ｃ＋ＮＬ）である。大きなＬ及びＰに対して、各式は、ワーピング走査テスト・クロック＝Ｌ（Ｐ＋（Ｎ−１））及び従来の走査テスト・クロック＝ＬＰＮと簡略化される。
【表１】
0003983356.tif 000002
ケース１：Ｌ＝２０００，Ｐ＝１０００，Ｎ＝１に対して、ワーピング走査テスト・クロック＝Ｌ（Ｐ＋（Ｎ−１））＝２０００（１０００＋（１−１））＝２，０００，０００従来の走査テスト・クロック＝ＬＰＮ＝２０００×１０００×１＝２，０００，０００
ケース２：Ｌ＝２０００，Ｐ：１０００，Ｎ＝１００に対して、ワーピング走査テスト・クロック＝Ｌ（Ｐ＋（Ｎ−１））＝２０００（１０００＋（１００−１））＝２，１９８，０００従来の走査テスト・クロック＝ＬＰＮ＝２０００×１０００×１００＝２００，０００，０００
ケース３：Ｌ＝２０００，Ｐ＝１０００，Ｎ＝１０００に対して、ワーピング走査テスト・クロック＝Ｌ（Ｐ＋（Ｎ−１））＝２０００（１０００＋（１０００−１））＝３，９９８，０００従来の走査テスト・クロック＝ＬＰＮ＝２０００×１０００×１０００＝２，０００，０００，０００
【００５５】
１０ＭＨｚ（周期＝１０ｎｓｅｃ．）のテスト・クロック周波数に対して、ケース１におけるワーピング走査テスト時間及び従来の走査テスト時間は何れも２００ｍｓｅｃ．である。ケース２において、ワーピング走査テスト時間は２１９．８ｍｓｅｃ．であり、従来の走査テスト時間は２００ｓｅｃ．である。ケース３において、ワーピング走査テスト時間は３９９．８ｍｓｅｃ．であり、従来の走査テスト時間は２００ｓｅｃ．である。
【００５６】
テスト済みの前段の回路から出力された応答が、全ての後段の回路の刺激の必要をａ％低減係数だけ低減するに過ぎない非理想回路１〜Ｎに対して、ワーピング走査テスト概念によって要求されるテスト・クロックは次式によって近似化することができる。
【表２】
0003983356.tif 000003
テスト・クロック＝Ｐ１（Ｃ＋Ｌ１）＋ＲＰ２（Ｃ＋Ｌ２）＋ＲＰ３（Ｃ＋Ｌ３）．．．．．．ＲＰＮ（Ｃ＋ＬＮ）
大きなＰ１−Ｎ及びＬ１−Ｎに対して、式は以下のように簡略化される。
テスト・クロック＝Ｐ１Ｌ１＋ＲＰ２Ｌ２＋ＲＰ３Ｌ３．．．．．．ＰＲＮＬＮ％低減係数（Ｒ）が各回路に対して一定であれば、例えば、各前段回路のテストの終りに、全ての後段回路における付加的刺激に対する必要は５０％のＲだけ低減され、次式を得る。
【表３】
0003983356.tif 000004
テスト・クロック＝Ｐ１Ｌ１＋１／２（Ｐ２Ｌ２）＋１／４（Ｐ３Ｌ３）＋１／８（Ｐ３Ｌ３）．．．．．．１／２Ｎ（ＰＮＬＮ）
全ての回路が同一のＰ及びＬを有すれば、次式が得られる。
テスト・クロック＝Ｐ１−ＮＬ１−Ｎ（１＋１／２＋１／４＋１／８＋１／２Ｎ−１）
【表４】
0003983356.tif 000005
ケース４：Ｌ＝２０００，Ｐ＝１０００，Ｎ＝２に対して、ワーピング走査テスト・クロック＝ＰＬ（１＋１／２）＝３，０００，０００
従来の走査テスト・クロック＝ＰＬ（２）＝４，０００，０００
ケース５：Ｌ＝２０００，Ｐ＝１０００，Ｎ＝５に対して、ワーピング走査テスト・クロック＝ＰＬ（１＋１／２＋１／４＋１／８＋１／１６）＝３，８７５，０００
従来の走査テスト・クロック＝ＬＰ（５）＝２０００×１０００×５＝１０，０００，０００
ケース６：Ｌ＝２０００，Ｐ＝１０００，Ｎ＝１００に対して、ワーピング走査テスト・クロック＝ＰＬ（１＋１／２＋１／４＋１／８＋．．．．．１／２１００−＝＜４，０００，０００
従来の走査テスト・クロック＝ＬＰ（５）＝２０００×１０００×１００＝２００，０００，０００
ケース７：Ｌ＝２０００，Ｐ＝１０００，Ｎ＝１０００に対して、ワーピング走査テスト・クロック＝ＰＬ（１＋１／２＋１／４＋１／８＋．．．．．１／２１０００−＝＜４，０００，０００
従来の走査テスト・クロック＝ＬＰ（５）＝２０００×１０００×１０００＝２，０００，０００，０００
【００５７】
ケース２とケース６（Ｎ＝１００）、及びケース３とケース７（Ｎ＝１，０００）を比較すると、％低減係数Ｒが非理想的ケースにおいて５０％に維持される限り、理想的及び非理想的ワーピング走査テスト・ケースの間のテスト・クロックにおいて僅かな差異があることが判かる。
【００５８】
図３２を参照すると、図示のように、テスタのＴＤＩ及びＴＤＯの間に選択的に切換え可能な接続を設ければ、例７の全てのＮ個の回路は、例７に示す同一の８つの捕獲（ＣＰ１〜ＣＰ８）及びシフト（ＳＨ１〜ＳＨ８）の動作を実行することによって完全にテストすることができる。しかしながら、図３２の閉ループ走査経路構成を使用して、テスタは走査経路に対して制御をもたらすことのみが必要であり、走査経路に対して如何なるテスト刺激データももたらす必要はない。テスタのＴＤＩで受信する応答データはスイッチを介して刺激として回路Ｃ１に送られる。
【００５９】
例７は、ワーピング走査を使用して多くの同一の回路を迅速にテストすることができることを示してきた。また、テスタから供給された刺激（図２２）によって、またはテスタの刺激が不要な閉ループ走査経路（図３２）を設けることによって、同一の回路をテストすることができることも示されてきた。
【００６０】
例８は、例７におけると同様のテストを示している。例８において、現在状態０１０の次の状態はｘｘｘ（規定せず）であり、現在状態１０１の次の状態はｘｘｘである。例７において、組合せ論理の全ての次の状態が機能的に要求されると共に、例７のＣ１の表に示すように規定された。例８では、現在状態０１０及び１０１は機能的に要求されることはなく、従って規定されず、未知の次の状態（ｘｘｘ）が現在の状態０１０及び１０１に対してＣ１の表にリストされる。
【００６１】
従来の走査テストにおいて、全走査経路応答パターンは各走査サイクルの際にシフト・アウトされるので、未知の次の状態は許容できる。しかしながら、ワーピング走査を使用すると、未知の状態は未知の応答を各回路に広げて刺激として使用されるので、応答パターンにおける未知の状態は受容できない。例８の未知の次の状態の問題に対する２つの解法例を以下に説明する。
【００６２】
１つの解法は、例８の回路に関する機能的真理値表が、現在の状態０１０及び１０１に対する規定されていない次の状態を含むことを理解することである。一旦このことが理解されると、テストは例７におけるように始まり、未知の次の状態を生成する最初の現在の状態まで、即ち、ＰＳ２での０１０まで進展することとなる。現在の状態０１０に達するとき、テスタは走査経路から未知の状態を空にして、各回路の走査経路を、ワーピング走査テストを継続させ得る次の現在状態（０１１）で充填する。ＰＳ６にある現在の状態１０１に達するとき、テスタは走査経路からもう一度未知の状態を空にして、各回路の走査経路を、ワーピング走査テストを継続させ得る次の現在状態（１１０）で充填する。この第２の空白及び充填動作の後に、全ての未知の次の状態が説明され、例７で予め説明したようにワーピング走査テストが完了まで実行することができる。従って、走査経路から未知の応答データをアンロードすると共に、既知の刺激データを走査経路にロードするテストの際に、テスタはワーピング走査動作を２回中断する必要がある。テスタが図３２に示すように閉ループ走査経路を形成すれば、テスタが走査経路に既知の刺激を入力できるように、このループはこれらの２回の中断の際に開かれる必要がある。テスタはこの２回の中断の際に、走査経路からの未知の応答を無視できる。
【００６３】
別の解法例は、各回路がワーピング走査テスト（即ち、ワーパビリティ（ｗａｒｐａｂｉｌｉｔｙ））に対して設計される必要があることを理解するために真理値表を故意に拡張することである。このことは、各回路は現在状態０１０及び１０１の次の状態を規定するための何らの機能的要求も有していないが、これらの次の状態を規定するためのテスト要求があるということを意味している。このテスト要求は、回路に対して、達成することができる最も有効なワーピング走査テスト時間を促進する既知の応答出力をもたらすようにすることである。例８において、現在状態０１０及び１０１に対する最も効果的な次の状態の応答規定は、例７の真理値表におけるこれらの現在状態に対して予め示された応答である。現在状態０１０及び１０１に対する次の状態を例７の真理値表と一致するように規定することによって、一旦例８の各回路がワーパビリティに対して再設計されると、テスタ供給式刺激方式及び閉ループ方式を含めて、例７の各回路をテストするのに予め使用された同一のワーピング走査テストを例８の各回路上で繰り返すことができる。この説明は、ワーピング走査を使用してテストすべき回路に対する基本的設計概念を示している。この基本的設計概念は、回路からの機能的に規定された出力（次の状態）を生成しない回路への全ての入力（現在の状態）を同定すると共に、これらの入力を同定した後、別の回路に対するテスト刺激入力の必要を満たすのに使用することができる出力を生成することによって、これらの入力に応答するように回路を設計することである。
【００６４】
例９は、ワーピング走査テストの際に起こり得る別の問題を示している。例７において、全ての次の状態応答は、各回路に対する所要の刺激入力を生成した。例９では、現在状態００１の次の状態応答は００１である。これによって、テスト中の各回路が状態００１を調べ、ワーピング走査を使用する更なるテストを防止する。以下に述べる２つの解法例は、各回路をアンロックすると共に、ワーピング走査テストを完了まで継続できるようにするのに使用することができる。
【００６５】
探索（ｌｏｏｋ−ｕｐ）を逃れる１つの解法は、走査経路から探索状態（例９の００１）を完全に空にして、次いで各回路の走査経路を、ワーピング走査テストを継続できるようにし得る次の状態（０１０）で充填することである。走査経路のこの空白及び充填は、走査経路から空にされる探索状態が実際に例９におけるテスト応答であることを除いて、例８に関して予め説明したのと同一である。
【００６６】
探索を逃れる別の解法は、走査経路データを走査経路における異なる走査セル位置に再位置決めするように、ワーピング走査サイクル長を変更、または調整することである。例９において、ＳＨ２サイクルは、通常の３つのビットシフトの代わりに２つのビットシフトのみを行うように示されている。この２つのビットシフト動作は、探索パターンの２つのビット（０１）のみを前段の回路から後段の回路に移動させる。この２つのビットシフト動作に続いて、各回路の走査経路は、ワーピング走査テストを完了まで継続できるようにする刺激パターン（０１０）を含む。この解法は、走査経路を完全に空にして充填する必要もなく、探索問題を解消する。また、この解法はテスタからの刺激入力を要求せず、従って図３２の閉ループモードを使用するときに使用することができる。
【００６７】
例８及び例９のおのおのにおいて、テスタは前述した方法で展開される走査経路内容線図を追跡するようにプログラムされることが好ましい。従って、テスタは探索条件がいつ生じて、所望の探索解法を折よく実施できるかを知ることとなる。
【００６８】
図１６ないし図１８は、回路の１次入力及び出力（境界）に走査可能境界セル（ＢＣ：ｂｏｕｎｄａｒｙ  ｃｅｌｌ）を有する回路上について、どのようにワーピング走査テスト概念を実施することができるかに関する例を示している。境界走査セルはテストの技術上周知である。図１６は、予め説明した図３に関する。図１７は予め説明した図１２に関する。また、図１８は予め説明した図１４に関する。
【００６９】
図１６、１７、及び１８のデータ捕獲境界セル（ＤＣＢＣ：ｄａｔｅ  ｃａｐｔｕｒｅ  ｂｏｕｎｄａｒｙ  ｃｅｌｌ）は、図３及び図１４Ａの予め説明したデータ捕獲セルに関する。図１７のデータ合算境界セル（ＤＳＢＣ：ｄａｔａｓｕｍｍｉｎｇ  ｂｏｕｎｄａｒｙ  ｃｅｌｌ）は、図１２及び図１３の予め説明したデータ合算セルＤＳＣに関する。図１８のデータ維持境界セル（ｄａｔａ  ｒｅｔａｉｎｉｎｇ  ｂｏｕｎｄａｒｙ  ｃｅｌｌ）は、図１４及び図１５の予め説明したデータ維持セルＤＲＣに関する。
【００７０】
ＤＣＢＣ及びＤＲＢＣに対する設計例をそれぞれ図１９及び図２０に示す。ＤＳＢＣに対する設計例を図２１に示す。図２１Ａは、どのようにしてＤＣＢＣ，ＤＲＢＣ及びＤＳＢＣを実現させるかを示している。ノード１９１，１９３，１９５，１９７及び１９９は図示のように接続されている。破線で囲まれたＢＣ構造は、従来型式のものである。
【００７１】
前述したように、従来の集積回路、及び集積回路内のコア（例えば、プロセッサ、メモリ）は、集積回路またはコアの境界での入力及び出力と関連する境界走査セルをしばしば含む。図１６は、どのようにしてこの発明が境界走査セルをワーピング走査経路に収容するかを説明している。
【００７２】
図１６の境界走査セルにシフトされたデータは、ＣＬに対してテスト刺激をもたらすことはない。それにも拘らず、図１６のＢＣにシフトされたデータは、ワーピング走査経路における上流回路からの応答データであり、従って、所望のワーピング走査動作を達成するために、ワーピング走査経路に維持されなければならない。しかし、ＢＣがＣＬからの応答データを捕獲するとき、ＢＣに予めシフトされたデータは捕獲動作によってオーバーライトされる。しかしながら、図１６の入力と関連する境界走査セルはＣＬからの応答データを捕獲せず、こうしてＢＣに予めシフトされたデータを捕獲するのに有効であることに留意されたい。ＢＣの出力はそれぞれＤＣＢＣの入力（図１９のＩｎｐｕｔ２）に接続されて、ＤＣＢＣに対して、予めＢＣにシフトされたデータを捕獲し、次いでシフト・アウトさせるようになっている。こうして、上流回路からの応答データは、所望するようにワーピング走査経路に維持される。
【００７３】
テストすべき回路群は、例えば例３のターゲット回路Ｃ１，Ｃ２及びＣ３のような、ワーピング走査経路のそれぞれの走査経路セクションに対応する個々のターゲット回路に分割されることは前述のことから明瞭である。任意の所望のまたは有益な分割が有効である。例えば、プリント回路基板用のワーピング走査経路は、以下の４つのターゲット回路、即ち、（１）ＩＣ、（２）ＩＣ群、（３）全ＩＣ及び別のＩＣの一部分、及び（４）埋込み式コア等のＩＣの一部分に対応する４つの走査経路セクションに分割することができよう。テスト下の回路群及びこの回路群が分割されたターゲット回路は、複雑性の任意の所望レベルを有することができる（図２２〜図２９参照）。
【００７４】
図１１及び図１６の走査セルＳＣは、データを捕獲し、その後データをシフトし、しかる後に例１ないし例７に示すように捕獲−シフトのシーケンスを繰り返すように従来式に動作する捕獲−シフトセルである。図１６ないし図２１Ａの境界走査セルは、データを捕獲し、その後データをシフトし、しかる後にデータをセルの出力にアップデートし、更に、この捕獲−シフト−アップデートのシーケンスを繰り返すように従来式に動作する捕獲−シフト−アップデートセルである。しかしながら、図２１Ａのアップデート・メモリは、即応型（レベル感知可能）ラッチとして従来式に実施することができる。この即応型ラッチはＣＳＵを介して透過的になって、ノード１９９を図２１Ａの出力マルチプレクサに直接回すように制御することができる。動作のワーピング走査モードの際、ＣＳＵ制御は、アップデート・メモリを透過的にし、これによって図１６ないし図２１Ａの捕獲−シフト−アップデート型境界走査セルを、同一の効果で図１１及び図１６のＳＣと同一の捕獲−シフト・シーケンスを実行する捕獲−シフト型セルとして構成するのに使用することができる。こうして、ＢＣ（図２１Ａ）等の境界走査セルは、ＳＣ（図１１）等の内部走査セルとして同一の走査経路に設けることができると共に、例１ないし例７に示すタイミングに変化無く、内部走査セルと全く同じに動作することができる。
【００７５】
図１６の境界走査セルが捕獲−シフト・セルとしては構成されず、むしろ捕獲−シフト−アップデート・セルとして維持されるとしても、アップデート制御はアップデート・メモリにのみ従来式に影響を及ぼし、境界走査セル及び内部走査セルの捕獲−シフト・メモリの動作には影響を及ぼすことはない。こうして、例１ないし例７の内容は変化しないが、境界走査セルに対して刺激データをターゲット回路に加えさせるようにする各シフト動作の後に、従来のアップデート動作が挿入されることとなる。次の捕獲動作はアップデート動作に直ちに引き続いて行われる。ワーピング走査経路を制御するのに、アイトリプルイー・１１４９．１  テー・エー・ピー（ＩＥＥＥ  １１４９．１  ＴＡＰ）制御装置が使用されれば、同様の状況が生じる。ＴＡＰ制御装置は捕獲−シフト−アップデート・シーケンスに対して制御を出力する。こうして、例１ないし例７における各シフト動作の後に、ＴＡＰ制御装置はまたアップデート動作を挿入することとなる。再度、このアップデート動作は走査経路における捕獲−シフト・メモリの動作に影響を及ぼすことはないが、任意の捕獲−シフト−アップデート・セル（即ち、境界セル）がそれらのテスト刺激をターゲット回路に加えられるようにする。
【００７６】
図２２は、ＩＣまたはダイの内部にある多数の回路Ｃ１〜ＣＮをテストするのに、どのようにしてワーピング走査テスト概念を使用することができるかを示している。図２２の各回路１〜Ｎは、図３、図１２、図１４及び図１６ないし図１８に関して予め説明した回路と同一であり得る。また、図２２には、各回路はワーピング走査テストの際に、ＩＣ／ダイから外部のテスタに接続されている通常型のＩＥＥＥ  １１４９．１  標準テスト・アクセス・ポート（ＴＡＰ：Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）から制御を受信し得ることが示されている。また、ＩＣ／ダイはテスタから直接、またはＩＥＥＥ  １１４９．１  ＴＡＰとは異なるテスト・ポートを介して制御を受信し得る。
【００７７】
図２３は、基板上の多数のＩＣ  １〜Ｎ、または同様に、マルチチップ・モジュール（ＭＣＭ：ｍｕｌｔｉ−ｃｈｉｐ  ｍｏｄｕｌｅ）基板上の多数のダイ１〜Ｎをテストするのに、どのようにしてワーピング走査テスト概念を使用することができるかを示している。図２３の各ＩＣ／ダイ１〜Ｎは、図２２に関して既に説明したＩＣ／ダイと同様であり得る。基板／ＭＣＭの各ＩＣ／ダイはボード／ＭＣＭに接続された外部テスタとインターフェースするように示されている。
【００７８】
図２４は、ボックス中の多数の基板（ＢＤ：ｂｏａｒｄ）をテストするのに、どのようにしてワーピング走査テスト概念を使用することができるかを示している。図２４の各基板１〜Ｎは、図２３に関して既に説明した基板と同様であり得る。ボックスの各基板は、ボックス／基板に接続された外部テスタとインターフェースするように示されている。
【００７９】
図２５は、システムにおける多数のボックス（ＢＸ；ｂｏｘ）１〜Ｎをテストするのに、ワーピング走査テスト概念をどのようにして使用することができるかを示している。図２５の各ボックス１〜Ｎは、図２４に関して既に説明したボックスと同様であり得る。システムの各ボックスは、このシステムに接続された外部テスタとインターフェースするように示されている。
【００８０】
図２６は、ウェハ上のダイをテストするのに、どのようにしてワーピング走査テスト概念を使用することができるかを示している。各ダイは、図２２に関して既に説明したダイと同様であり得る。図２７において判かるように、ウェハ上の各ダイは、ＩＥＥＥ  １１４９．１テスト・データ入力（ＴＤＩ：ｔｅｓｔ  ｄａｔａ  ｉｎｐｕｔ）、テスト・データ出力（ＴＤＯ：ｔｅｓｔ  ｄａｔａ  ｏｕｔｐｕｔ）、テスト・クロック（ＴＣＫ：ｔｅｓｔ  ｃｌｏｃｋ）、テスト・モード選択（ＴＭＳ：ｔｅｓｔ  ｍｏｄｅ  ｓｅｌｅｃｔ）、及びテスト・リセット（ＴＲＳＴ：ｔｅｓｔ  ｒｅｓｅｔ）パッド接続を有している。また、図２６にて判かるように、全てのダイはそれらのＴＤＩ及びＴＤＯパッドを介してウェハのＴＤＩ及びＴＤＯ出力の間に直列に接続されている。更に、全てのダイＴＭＳ、ＴＣＫ及びＴＲＳＴパッドはウェハのＴＭＳ、ＴＣＫ及びＴＲＳＴ入力に並列に接続されている。電力をウェハに加えると共に、ウェハのＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ及びＴＲＳＴウェハテストポイントをテスタを用いて調べて全てのダイに関してワーピング走査テストを実行することにより、ウェハ上の全てのダイの極端に速いテストを達成することができる。また、ワーピング走査テストはテスト済みの回路をバイパスして、それらの走査経路を静的に保つため、ワープ・テストの際には極めて僅かな熱しか発生しない。例えば、ワープ走査テストの初めに、全てのダイの走査経路はアクティブであって、熱を発生し始める。最初のダイがテストされると、その走査経路を凍らせて、冷却し始める。同様に、他の回路はテスト後に、それらの走査経路を凍らせて、冷却し始める。また、ワープ走査テストの速度によって、各回路が損傷的加熱を発生するのに十分に長い時間アクティブになるのが防止される。
【００８１】
図２８は、ロット単位の多数のウェハをテストするのに、どのようにしてワーピング走査テスト概念を使用することができるかを示している。図２８の各ウェハ１〜Ｎは、図２６及び図２７に関して既に説明したウェハと同様であり得る。ロット単位の各ウェハは外部のテスタとインターフェースするように示されている。
【００８２】
図２９は、多数のロット１〜Ｎをテストするのに、どのようにしてワーピング走査テスト概念を使用することができるかを示している。図２９の各ロット１〜Ｎは、図２８に関して既に説明したロットと同様であり得る。各ロットは外部テスタとインターフェースするように示されている。
【００８３】
図３０は、回路の走査経路の直列入力及び直列出力にて通常型サイン分析装置（ＳＡＲ：ｓｉｇｎａｔｕｒｅ  ａｎａｌｙｚｅｒ）を使用することによって、図１２及び図１３のデータ合算セルに関して予め説明したようなエイリアシングの可能性を除去する一方法を示している。先に述べたように、捕獲動作の際に、第１の障害応答ビットがデータ合算セル中にシフトされ、第２の障害応答ビットが第１の障害ビットと合算されれば、エイリアシングは本発明を使用して生じ得る。サイン分析を使用するテストに幅広く使用されているＸＯＲゲートは、こういうことはエイリアシングの根幹を成すものであるが、入力が１０または０１であれば１を出力し、または入力が１１または００であれば０を出力するという区別を有する。回路の走査経路の最初のセルに対する直列入力について入力サイン分析装置を配置すると共に、回路の走査経路の最後のセルからの直列出力について出力サイン分析装置を配置することによって、ＤＳＣ及びＤＳＢＣの使用の際にエイリアシングを検出することができる。
【００８４】
図３０において、入力及び出力サイン分析装置は各シフト・クロックの際にサインを収集することが判かる。ワーピング走査テストの際、障害ビットが回路にシフトされれば、入力サインは期待されたサインとは異なるものとなる。ワーピング走査テストの終りに各回路からの入力及び出力サインをシフト・アウトすることによって、テスタは、各回路から受信した応答データについてエイリアシングが生じたか否かを調べるべく、各回路の入力及び出力サインを比較することができる。テスタが、応答データが正確で、かつサインも正確であることを見い出せば、テストは有効である。テスタが、応答データは正確であるがサインが不正確であることを見い出せば、テストは無効である。
【００８５】
サインはまた、どの回路が最初に障害を持ち込んだかを同定するときにテスタを援助するのに極めて有益な目的にかなう。例えば、１００個の回路がテストされて、障害が第５０番目の回路から出力されれば、テスタは、５０番目の回路の出力サインが失敗したことを同定すると共に、他の５０個の回路を失敗させる回路としてその回路に直接通じることができる。５０番目の回路を修復すると直ちに、後段の５０個の回路のうちの何れかが故障しているか否かを調べるべくテストが繰り返される。何故ならば、それらの回路のテストは５０番目の回路の障害によって前のテストにおいて無効とされたからである。
【００８６】
また、５０番目の回路は失敗したものの最初の４９の回路はパスされた、最初の５０個の回路のおのおのはバイパスすることができる。このとき、ワーピング走査テスト概念は５１番目から１００番目の回路に適用することができる。回路５１〜１００において検出された如何なる障害も、回路５１〜１００のうちのどれが最初に障害を持ち込んだかを再度吟味するのにサイン分析装置を使用することによって突き止めることができる。一旦、この障害を持ち込んだ回路が同定されると、この回路の前段の全ての回路と一緒に、この回路をバイパスすることができる。しかる後、ワーピング走査テスト概念を、障害を導入した回路の後段の各回路に再度適用することができる。上記手続きは、パスまたは障害結果が１００個の回路のおのおのに対して決定されるまで繰り返すことができる。
【００８７】
一般に、所定の回路のテストが完了して、対応するバイパス・メモリが選択されるとき、テスタは関連するサイン分析装置に対して更なるサインを取り込れることができなくなるようにすべきである。このアプローチを使用すれば、全てのサイン分析装置は、最後の応答残りがワーピング走査経路からシフトされる前に、更なるサインを取り込れることができなくなる。既に指示したように、サイン分析装置の内容は必要に応じてテスタに対して走査し尽すことができる。
【００８８】
サイン分析装置はまた、テスタが刺激データをワーピング走査経路にシフトしている全時間の際に、テスタで何らのテスト応答も受信しないオプションを可能にする。所望のテストに対して必要な全ての刺激データがテスタからワーピング走査経路にシフトされたとき、テスタはサイン分析装置走査経路を選択し、サイン分析装置からのサインを走査し尽し、かつ、予測されるサインと比較すべきテスト応答としてサインを使用することができる。
【００８９】
より多くの回路が走査経路上に直列に付加されればされる程、ワーピング走査テスト概念はテスト時間を低減するのにより一層有効となる。従来の走査テストについて逆もまた真である。即ち、より多くの回路が直列に付加されればされる程、従来の走査テストは一層有効ではなくなる。基板、ボックス、システム、ウェハ、ロット、及びロット群をテストするのにワーピング走査を使用する図２３〜図２９の諸例は、この種の電気的製品を生産する会社がどのようにしてこの発明の有益性を幅広く活用し、あらゆる製造レベルにおいてその使用を標準化するかを指示している。また、この発明の利点は、ダイのテストからミサイルのテストまで、企業内のあらゆる製造レベルで、１つの簡易なテスタを使用することができるということである。
【００９０】
この開示は、回路が全て同一の走査経路上にあるものとして取り扱ってきたが、ワーピング走査テスト概念を使用して回路をテストするのに並列の走査経路を仮に使用すれば、テスト時間の付加的低減が得られることは明白である。
【００９１】
図３１の例は、図１６のＤＣＢＣ及びＢＣがそれぞれ図３１においてＤＲＢＣ及びＤＳＢＣによって置換されている点を除いて、図１６と同様である。ターゲット回路ＣＬ１及びＣＬ２から捕獲された応答は、図２３及び図２６に対して示したように、後段の回路のＳＯからＳＩ入力にシフト・アウトされる。後段の回路の走査経路は前段の回路から捕獲した応答によって充填される。テスト下の回路が全て同一であれば、前段の回路からの出力応答は後段の回路の走査経路を正確に充填することとなる。また、各ビット位置は双方の回路の走査経路において同一となる。ワーピング走査動作における各シフト動作の後、後段の回路のＤＲＢＣ、ＳＣ及びＤＳＢＣ走査経路セクションのビット位置は、前段回路のＤＲＢＣ、ＳＣ及びＤＳＢＣ走査経路セクションにそれぞれ捕獲されたばかりのデータで埋められることとなる。図２０から、ＤＲＢＣは自身の出力を捕獲するということを思い起こせば、ワーピング走査動作の際、最初の回路のＤＲＢＣを埋める刺激データは最初の回路のＤＲＢＣに捕獲し戻され、次いで各連続的シフト動作の際に各連続した後段回路のＤＲＢＣを充填すべくシフトされることとなる。詳述すれば、最初の回路のＤＲＢＣを充填する最初の刺激データパターンは最初の回路に対して刺激として使用され、しかる後に、第２の回路のＤＲＢＣを充填すべくシフトされ、第２の回路に対する刺激として再使用され、この後、第３の回路のＤＲＢＣを充填すべくシフトされ、第３の回路に対する刺激として再使用されることとなる、等である。同様に、最初の回路のＤＲＢＣを充填する続く刺激データパターンは、後段の回路のＤＲＢＣによって刺激として連続して再使用される。最初の回路のＤＲＢＣは、最初の回路のターゲットＣＬ１を完全にテストするのに必要な全ての刺激パターンをテスタから明確に受信することとなる（図３１参照）。ワーピング走査動作の際に、各後段の回路のターゲットＣＬ１はまた、テスタによって発生されるのと同一のそれらの刺激パターンを受信することとなる。図３１の１次出力の応答データはＤＲＢＣによって捕獲することはできないので、ＤＲＢＣを１次出力に設けて応答データを捕獲し、圧縮するようになっている。
【００９２】
以上、本発明の例示的実施例を説明したが、この説明は、種々様々な実施例において実行することができるこの発明の範囲を限定するものではない。
【００９３】
付録
【表５】
0003983356.tif 000006
【００９４】
【表６】
0003983356.tif 000007
【００９５】
【表７】
0003983356.tif 000008
【００９６】
【表８】
0003983356.tif 000009
【００９７】
【表９】
0003983356.tif 000010
【００９８】
【表１０】
0003983356.tif 000011
【００９９】
【表１１】
0003983356.tif 000012
【０１００】
【表１２】
0003983356.tif 000013
【０１０１】
【表１３】
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【０１０２】
【表１４】
0003983356.tif 000015
【０１０３】
以上の説明に関して更に以下の項を開示する。
（１）走査テストを実行する方法において、
ターゲット回路からのテスト応答データを走査経路にロードする段階と、
その後、前記経路に沿って前記応答データを走査し、しかる後に、前記走査経路からの前記応答データを別のターゲット回路の入力に加える段階と、を具備したことを特徴とする前記方法。
【０１０４】
（２）評価すべきターゲット回路と、
前記ターゲット回路の第１のノードに結合された第１の走査セルと、
前記ターゲット回路の第２のノードに結合され、走査入力を有すると共に、前記第１の走査セルに接続された更なる入力を有する第２の走査セルであって、前記第２のノードが前記第１のノードと電気的に分離してなる前記第２の走査セルと、を具備したことを特徴とする電子回路。
【０１０５】
（３）第２項記載の回路において、前記第１及び第２の走査セルは境界走査セルであることを特徴とする前記回路。
【０１０６】
（４）ターゲット回路の第１及び第２の電気的に分離したノードにそれぞれ結合された第１及び第２の走査セルを使用する方法において、
前記第２の走査セルからの信号を、前記第１の走査セルの走査入力以外の前記第１の走査セルの入力に転送する段階と、
前記第１の走査セルで前記信号を受信する段階と、を具備したことを特徴とする前記方法。
【０１０７】
（５）走査テストを実行する方法において、
テスト刺激パターンを走査経路にもたらす段階と、
その後、前記テスト刺激パターンを第１のターゲット回路に加えると共に、前記加えられたテスト刺激パターンに応答して前記第１のターゲット回路によって生成されたテスト応答パターンを前記走査経路に捕獲する段階と、
しかる後に、前記テスト刺激パターン及び前記テスト応答パターンを更に前記走査経路に走査し、この後、前記テスト刺激パターン及び前記テスト応答パターンをテスト刺激として第２のターゲット回路に加える段階と、を具備したことを特徴とする前記方法。
【０１０８】
（６）ターゲット回路をテストする方法において、
前記ターゲット回路及びメモリの間でテストパターンのシーケンスを転送する段階と、
前記メモリから離れたサイン分析装置に前記テストパターンのシーケンスを転送する段階と、を具備したことを特徴とする前記方法。
【０１０９】
（７）評価すべきターゲット回路と、
メモリと、
前記ターゲット回路及び前記メモリの間に結合されて、それらの間でテストパターンを転送する信号経路と、
前記メモリから離隔すると共に、前記メモリに結合されて、前記テストパターンを受信するサイン回路（ｓｉｇｎａｔｕｒｅ  ｃｉｒｃｕｉｔ）と、を具備したことを特徴とする電子回路。
【０１１０】
（８）評価すべきターゲット回路と、
前記ターゲット回路に接続されたデータ入力、走査入力、及び該走査入力に接続可能な入力を有すると共に出力を有するメモリを備えた走査セルであって、前記データ入力に接続された第１の入力及び前記メモリ出力に接続された第２の入力を有すると共に前記メモリ入力に接続可能な出力を有するデータ圧縮回路を更に備えた前記走査セルと、を具備したことを特徴とする電子回路。
【０１１１】
（９）第８項記載の回路において、前記データ入力は、前記メモリ入力に接続可能であることを特徴とする前記回路。
【０１１２】
（１０）第８項記載の回路において、前記ターゲット回路に接続された出力を有する更なる走査セルであって、第１及び第２の入力を有すると共に、前記出力を前記第２の入力に接続する信号経路を有する前記更なる走査セルを具備したことを特徴とする前記回路。
【０１１３】
（１１）ターゲット回路を評価するのに走査セルを使用する方法において、
前記ターゲット回路からの出力信号を前記走査セルの入力で受信する段階と、前記出力信号を前記走査セルの走査出力からの信号と比較する段階と、を具備したことを特徴とする前記方法。
【０１１４】
（１２）ターゲット回路群をテストするのに走査経路を使用する方法において、
所定のテスト方法論に従って前記ターゲット回路群の第１の部分を完全にテストするのに前記走査経路を使用する段階であって、この際、前記所定のテスト方法論に従って前記ターゲット回路群の前記第１の部分を完全にテストするのに必要な最小数のビットをテスト制御装置から前記走査経路に走査することを含む前記段階と、
前記所定のテスト方法論に従って前記ターゲット回路群の第２の部分をテストするのに前記走査経路を使用する段階であって、この際、前記ターゲット回路群の前記第１の部分の前記テストの完了と少なくとも同じ程速く前記ターゲット回路の前記第２の部分のテストを完了することを含む前記段階と、を具備したことを特徴とする前記方法。
【０１１５】
（１３）ターゲット回路群を走査テストするのに使用するテスト刺激パターンを発生する方法において、
前記ターゲット回路群を走査テストしている間、前記ターゲット回路群を使用して、それ自身の走査テストに使用するテスト刺激パターンを発生する段階と、走査経路を通して、前記ターゲット回路群によって発生された前記テスト刺激パターンを走査する段階と、を具備したことを特徴とする前記方法。
【０１１６】
（１４）捕獲−シフト走査セル及び捕獲−シフト−アップデート走査セル双方を有する走査経路を動作させる方法において、
前記捕獲−シフト−アップデート走査セルのアップデート・メモリを透過的にする段階と、
この後、共通の制御信号に応答して、前記走査セル双方からターゲット回路に所要の刺激データを同時に出力する段階と、を具備したことを特徴とする前記方法。
【０１１７】
（１５）第１４項記載の方法において、前記制御信号はシフト信号であることを特徴とする前記方法。
【０１１８】
（１６）評価すべきターゲット回路の複数のノードにそれぞれ結合された複数の直列接続式走査セルと、
走査経路構造体の外部から発生したデータを走査入力で受信するように配置された第１の前記走査セルと、
前記第１の走査セルの前記走査入力を第２の前記走査セルの走査出力に直接選択的に接続するスイッチと、を具備したことを特徴とする前記走査経路構造体。
【０１１９】
（１７）評価すべきターゲット回路の複数のノードにそれぞれ結合された複数の直列接続式走査セルを備えた走査経路を動作させる方法であって、前記走査セルのうちの第１の走査セルが前記走査経路の外部から発生されたデータを受信するように配置された走査入力を有してなる前記方法において、
前記外部で発生されたデータから前記第１の走査セルの前記走査入力を分離させると共に、前記走査セルのうちの第２の走査セルに前記第１の走査セルの前記走査入力を直接接続させるようにスイッチを動作させる段階と、
前記スイッチを介して、前記第２の走査セルから前記第１の走査セルにデータを走査する段階と、を具備したことを特徴とする前記方法。
【０１２０】
（１８）論理回路をテスタビリティ（ｔｅｓｔａｂｉｌｉｔｙ）に設計する方法において、
目下設計されている前記論理回路に入力されるとき、前記論理回路に対して未確定の論理出力を生成させる論理信号を同定する段階と、
この後、前記論理回路を変更して、該変更された論理回路に入力されるとき、前記同定された論理信号が前記変更された論理回路に対して、別の論理回路をテストするためのテスト入力として使用できる所定の論理出力を生成させるようにする段階と、を具備したことを特徴とする前記方法。
【０１２１】
（１９）走査経路を動作させる方法において、
第１の数の走査クロック・サイクルに応答して、第１のテスト刺激を前記走査経路の所定の位置に走査する段階と、
前記第１の数の走査クロック・サイクルとは異なる第２の数の走査クロック・サイクルに応答して、第２のテスト刺激を前記走査経路の前記所定位置に走査する段階と、を具備したことを特徴とする前記方法。
【０１２２】
（２０）ターゲット回路をテストするのに所定の走査長を有する走査経路を使用する方法において、
前記走査経路及び前記ターゲット回路の間で並列データを転送する段階と、
前記転送段階が完了すると直ちに、第１の数の走査クロック・パルスのみを前記走査経路に加える段階と、
前記印加段階が完了すると直ちに、前記走査経路及び前記ターゲット回路の間で並列データを転送する段階と、
前記最後に述べた転送段階が完了すると直ちに、前記第１の数の走査クロック・パルスとは異なる第２の数の走査クロック・パルスのみを前記走査経路に加える段階と、
前記最後に述べた印加段階が完了すると直ちに、前記走査経路及び前記ターゲット回路の間で並列データを転送する段階と、を具備したことを特徴とする前記方法。
【０１２３】
（２１）ターゲット回路群をテストするのに走査経路を使用する方法において、
前記走査経路の外部のソースから前記走査経路に第１のテスト刺激を走査する段階と、
この後、前記走査経路から前記ターゲット回路群の第２の部分に、前記外部ソースと独立した第２のテスト刺激を同時に加えながら、前記走査経路から前記ターゲット回路群の第１の部分に前記第１のテスト刺激を加える段階と、を具備したことを特徴とする前記方法。
【０１２４】
（２２）複数の電気回路（Ｃ１〜Ｃ３）の走査テストは、１つの回路（Ｃ１）の走査テスト応答データを別の回路（Ｃ２）に対する走査テスト刺激データとして再使用することによって加速される。
【図面の簡単な説明】
【図１】走査テストに対する従来のアプローチを示す略図である。
【図２】走査テストに対する従来のアプローチを示す略図である。
【図３】走査テストに対する従来のアプローチを示す略図である。
【図４】走査テストに対する従来のアプローチを示す略図である。
【図５】走査テストに対する従来のアプローチを示す略図である。
【図６】走査テストに対する従来のアプローチを示す略図である。
【図７】本発明による走査テスト方法論を概念的に示す略図である。
【図８】本発明による走査テスト方法論を概念的に示す略図である。
【図９】従来の走査経路構造を示す略図である。
【図１０】従来の走査経路構造を示す略図である。
【図１１】従来の走査経路構造を示す略図である。
【図１２】本発明による構造及びデータ合算走査セルの使用を示す略図である。
【図１３】本発明による構造及びデータ合算走査セルの使用を示す略図である。
【図１４】本発明による走査経路構造を示す略図である。
【図１５】図１４の従来のデータ維持走査セルを更に詳細に示す略図である。
【図１６】本発明による別の境界走査セルの捕獲入力に接続されたデータ出力を有する境界走査セルを示す略図である。
【図１７】本発明によるデータ合算境界走査セルの使用を示す略図である。
【図１８】本発明によるデータ維持境界走査セルの使用を示す略図である。
【図１９】図１６ないし図１８のデータ捕獲境界走査セルを更に詳細に示す略図である。
【図２０】図１８のデータ維持境界走査セルを更に詳細に示す略図である。
【図２１】（Ａ）図１７のデータ合算境界走査セルを更に詳細に示す略図である。
（Ｂ）図１６ないし図２１Ａに示す従来の境界走査セルを、より詳細に示す概略図である。
【図２２】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２３】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２４】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２５】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２６】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２７】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２８】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図２９】ウェハ上のダイからシステムまで種々のレベルの回路群をテストするのに、どのようにして本発明による走査テスト方法論を使用するかを示す略図である。
【図３０】本発明による走査テスト方法論を実行するサイン分析装置回路群の使用を示す略図である。
【図３１】本発明に従ってターゲット回路を走査テストするデータ維持境界走査セル及びデータ合算境界走査セルの使用を示す略図である。
【図３２】閉ループ走査テストを行う本発明の能力を示す略図である。
【符号の説明】
Ｃ１，Ｃ２，Ｃ３，Ｃ４，．．．，ＣＮ；回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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