(57)【特許請求の範囲】
【請求項１】
クロックラインとデータラインの２線を用いてデータをシリアルに転送するデータ転送方式であって、クロックパルスの立ち上がりまたは立ち下がりに一連のデータの各ビットデータを配置し、この一連のデータ中の特定ビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりにチップイネーブル信号を配置し、このチップイネーブル信号を基に一連のデータのデータ範囲を定めることを特徴とするデータ転送方式。
【請求項２】
請求項１に記載のデータ転送方式において、チップイネーブル信号を配置するビットを一連のデータの最後から２番目のビットとすることを特徴とするデータ転送方式。
【請求項３】
請求項１または２に記載のデータ転送方式において、チップイネーブル信号に後続するビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりに、一連のデータが命令コードか書き込みコードかを識別する識別フラグを配置することを特徴とするデータ転送方式。
【請求項４】
請求項１乃至３のいずれかに記載のデータ転送方式において、クロックパルスの立ち上がりまたは立ち下がり毎にデータラインのビットデータを順次シフトして記憶し、チップイネーブル信号の検出後、認識されたデータ範囲にデータがシフト入力されるのを待って、一連のデータを取得することを特徴とするデータ転送方式。
【請求項５】
請求項１乃至４のいずれかに記載のデータ転送方式において、データ転送は単方向であることを特徴とするデータ転送方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵなどの制御部と半導体集積回路装置などの被制御機器との間で所定のデータをシリアルに転送するデータ転送方式に関する。
【０００２】
【従来の技術】
ＣＰＵなどの制御部とＩＣ（集積回路装置）などの周辺機器との間をデータ転送する場合に通常シリアルインターフェース方式が採用されている。このシリアルインターフェース方式では、シリアルデータライン（ＳＩライン）とクロックライン（ＣＫライン）とチップイネーブルライン（ＣＥライン）の３線を使用してデータ転送が行われる。さらに、例えば８ビット長のデータを８ビット長で制御しようとすると、別に命令とデータを識別するフラグが必要となるため、４線が必要となる。
【０００３】
また、データ転送のためのラインを２線とするＩＩＣ（Inter  Integrated  Circuit）バス方式が知られている。図４はこのＩＩＣバス方式のフォーマット例を示す図である。ＩＩＣバスマスタデバイスは、ＩＩＣバスを通してＩＩＣバススレーブデバイスに記録しようとするとき、まず、ＳＣＬ信号（クロック信号）をハイ状態、ＳＤＡ信号（アドレス信号及びデータ信号）をハイからローに遷移する。これにより開始条件を満たし、次にＩＩＣバススレーブデバイスのアドレス８ビットを送信する。指定されたＩＩＣバススレーブデバイスは、８ビット目のデータの次のクロック時にＳＤＡ信号をローにする事によってＡＣＫ信号（確認信号）をＩＩＣバスマスタデバイスに返し、ＩＩＣバスマスタデバイスに異常がない事を知らせる。
【０００４】
ＡＣＫ信号を受信したＩＩＣバスマスタデバイスは、データ８ビットをＳＣＬ信号に合わせてＳＤＡ信号を送信し、ＩＩＣバススレーブデバイスはこれを受信して記憶する。ＩＩＣバススレーブデバイスは、データを正常に受信すると、ＳＤＡ信号をローに遷移してＡＣＫ信号を送る。ＡＣＫ信号を受信したＩＩＣバスマスタデバイスは、ＳＣＬ信号がハイ状態時にＳＤＡ信号をローからハイに遷移してバス動作を終了する。
【０００５】
【発明が解決しようとする課題】
しかし、従来のＩＩＣバス方式は、データ転送のためのラインを２線とすることができるものの、８ビットのデータを転送する場合、図４の例のようにスレーブデバイスのアドレス７ビットとデータ８ビット及びＲ／Ｗ、ＡＣＫのためのビットが必要なため、合計１８ビットを必要としている。このため、転送速度も遅くなってしまっている。
【０００６】
そこで、本発明のデータ転送方式は、ＩＣを制御する上で制御線をＩＩＣ方式と同様に２線としたままで、転送に要するビット数を少なくし、効率的かつ簡素にデータ転送を行うことを目的とする。
【０００７】
【課題を解決するための手段】
請求項１のデータ転送方式は、クロックラインとデータラインの２線を用いてデータをシリアルに転送するデータ転送方式であって、クロックパルスの立ち上がりまたは立ち下がりに一連のデータの各ビットデータを配置し、この一連のデータ中の特定ビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりにチップイネーブル信号を配置し、このチップイネーブル信号を基に一連のデータのデータ範囲を定めることを特徴とする。
【０００８】
請求項２のデータ転送方式は、請求項１に記載のデータ転送方式において、チップイネーブル信号を配置するビットを一連のデータの最後から２番目のビットとすることを特徴とする。
【０００９】
請求項３のデータ転送方式は、請求項１または２に記載のデータ転送方式において、チップイネーブル信号に後続するビットの後半部分に対応するクロックパルスの立ち下がりまたは立ち上がりに、一連のデータが命令コードか書き込みコードかを識別する識別フラグを配置することを特徴とする。
【００１０】
請求項４のデータ転送方式は、請求項１乃至３のいずれかに記載のデータ転送方式において、クロックパルスの立ち上がりまたは立ち下がり毎にデータラインのビットデータを順次シフトして記憶し、チップイネーブル信号の検出後、認識されたデータ範囲にデータがシフト入力されるのを待って、一連のデータを取得することを特徴とする。
【００１１】
請求項５のデータ転送方式は、請求項１乃至４のいずれかに記載のデータ転送方式において、データ転送は単方向であることを特徴とする。
【００１２】
本発明に依れば、ＩＣを制御する上で制御線を２本とし、信号のフォーマットをチップイネーブル信号、識別フラグをデータ配列中の規定された位置に配置することで、転送に要するビット数を一連のデータのビット数で完結しているから、最小限の制御線数で効率的かつ簡素にデータ転送を行うことができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例について、図を参照して説明する。
【００１４】
図１は、本発明の実施例に係るデータ転送方式の、２線でシリアルに供給されるシリアルデータＳＩとシリアルクロックＳＣＫのフォーマット例であり、このシリアルデータＳＩとシリアルクロックＳＣＫで規定する。
【００１５】
この例では一連のデータは８ビットとして示されており、Ｄ０〜Ｄ７が転送データである。また、ＣＥはチップイネーブル信号であり、Ｃ／Ｄは転送データが命令コードか書き込みデータかを識別する識別フラグである。このチップイネーブル信号ＣＥは７番目のデータ信号Ｄ１のビットの後半に配置され、識別フラグＣ／Ｄは最後の８番目のデータ信号Ｄ０のビットの後半に配置されている。
【００１６】
そして、各データ信号Ｄ０〜Ｄ７は各シリアルクロックＳＣＫの立ち上がりで読まれ、チップイネーブル信号ＣＥは７番目のデータ信号Ｄ１に対応して７番目のシリアルクロックＳＣＫの立ち下がりで読まれ、識別フラグＣ／Ｄは８番目のデータ信号Ｄ０に対応して８番目のシリアルクロックＳＣＫの立ち下がりで読まれる。
【００１７】
このシリアルデータＳＩとシリアルクロックＳＣＫが供給され、チップイネーブル信号ＣＥがありシリアルクロックＳＣＫの立ち下がりで“Ｈ”（ハイレベル、以下同様）であれば、その位置から遡って７発目のシリアルクロックＳＣＫの立ち上がりのデータを先頭データＤ７と認識する。
【００１８】
そして、それより８ビット長分を有効な一連のデータＤ０〜Ｄ７とし、チップイネーブル信号ＣＥのつぎのシリアルクロックＳＣＫの立ち下がりを識別フラグＣ／Ｄとして検出する。この識別フラグＣ／Ｄが“Ｈ”であれば一連のデータＤ０〜Ｄ７を命令コードとして認識し、また識別フラグＣ／Ｄが“Ｌ”（ローレベル、以下同様）であれば一連のデータＤ０〜Ｄ７を書き込みデータとして認識する。
【００１９】
この識別フラグＣ／Ｄの認識後、次の立ち上がりまでに内部のレジスタに一連のデータＤ０〜Ｄ７が格納され、チップイネーブル信号ＣＥと識別フラグＣ／Ｄはクリアされる。
【００２０】
シリアルクロックＳＣＫの立ち下がりでシリアルデータＳＩに“Ｈ”がこなければ、シリアルクロックＳＣＫがいくら転送されてもチップイネーブル信号ＣＥが検出されないので、有効なデータとは認識されず、ＩＣはデータを受け取らない。
【００２１】
図２は、この実施例のデータ転送方式の具体的な回路構成例を示す図であり、図３は同じくそのタイミングチャートである。
【００２２】
図２において、ＤＦ１〜ＤＦ１８はリセット付のＤ型フリップフロップであり、クロック入力ＣＬＫの立ち上がりでデータを読み込むとともにリセット入力Ｒの“Ｌ”でリセットされる。ＤＦ１９は、セット付のＤ型フリップフロップであり、クロック入力ＣＬＫの立ち上がりでデータを読み込むとともにセット入力Ｓの“Ｌ”でセットされる。また、ＩＶ１〜ＩＶ７はインバータであり、ＮＲ１，ＮＲ２はノアゲートである。なお、ＲＥＳＥＴは、必要時にリセットさせるためのリセット信号である。
【００２３】
図２及び図３を参照して、本発明実施例のデータ転送の方式の動作を説明する。シリアルデータＳＩ及びシリアルクロックＳＣＫが入力されるとシリアルクロックＳＣＫの立ち上がりでその時点のシリアルデータＳＩがＤ型フリップフロップＤＦ１〜ＤＦ８にシフト動作をしながら順次読み込まれていく。
【００２４】
この時反転シリアルクロックＳＣＫ／（なお、ＳＣＫ／は、ＳＣＫの反転信号を意味する。以下同様）の立ち上がり時のシリアルデータＳＩが“Ｌ”である間は、Ｄ型フリップフロップＤＦ１７のＱ出力は“Ｌ”，インバータＩＶ６の出力は“Ｈ”、Ｄ型フリップフロップＤＦ１８のＱ出力は“Ｌ”、Ｄ型フリップフロップＤＦ１８のＱ／出力は“Ｈ”、ノアゲートＮＲ１の出力は“Ｈ”、ノアゲートＮＲ２の出力は“Ｌ”にあり、Ｄ型フリップフロップＤＦ１７等に何らの変化もなく、シリアルデータＳＩがＤ型フリップフロップＤＦ１〜ＤＦ８にシフト動作をしながら順次読み込まれていくだけである。
【００２５】
この状態でシリアルデータＳＩがＤ１まで進み、次の反転シリアルクロックＳＣＫ／の立ち上がり時のシリアルデータＳＩがチップイネーブル信号ＣＥを示す“Ｈ”であると、Ｄ型フリップフロップＤＦ１７は反転し、そのＱ出力は“Ｈ”に、そのＱ／出力は“Ｌ”になり、インバータＩＶ６の出力は“Ｈ”から“Ｌ”に変わるが、Ｄ型フリップフロップＤＦ９〜ＤＦ１６はクロック入力ＣＬＫの立ち上がりでデータを読み込むものであるから、この時点では未だ、読み込み動作には至らない。
【００２６】
引き続いて、シリアルデータＳＩのＤ０が読み込まれると、Ｄ型フリップフロップＤＦ１〜ＤＦ８にＤ０〜Ｄ７が読み込まれた状態となる。この状態から、次の反転シリアルクロックＳＣＫ／の立ち上がり時にＤ型フリップフロップＤＦ１７のＱ／出力“Ｌ”をインバータＩＶ７で反転した“Ｈ”がＤ型フリップフロップＤＦ１８にラッチされ、Ｄ型フリップフロップＤＦ１８のＱ出力は“Ｈ”になり、Ｄ型フリップフロップＤＦ１８のＱ／出力は“Ｌ”になる。
【００２７】
Ｄ型フリップフロップＤＦ１８のＱ出力が“Ｈ”になると、ノアゲートＮＲ１を介してＤ型フリップフロップＤＦ１７及びＤ型フリップフロップＤＦ１８のリセット端子Ｒにリセット入力が印加され、リセットされる。
【００２８】
これにより、インバータＩＶ６の出力は“Ｌ”から“Ｈ”に変わり、Ｄ型フリップフロップＤＦ９〜ＤＦ１６にクロック入力ＣＬＫに立ち上がり信号として印加され、Ｄ０〜Ｄ７が読み込まれた状態となっているＤ型フリップフロップＤＦ１〜ＤＦ８のデータを、Ｄ型フリップフロップＤＦ９〜ＤＦ１６に読み込む。
【００２９】
一方、Ｄ型フリップフロップＤＦ１８のＱ／出力の“Ｌ”とシリアルクロックＳＣＫの“Ｌ”とがノアゲートＮＲ２にを介してＤ型フリップフロップＤＦ１９のクロック入力ＣＬＫにその時点のシリアルデータＳＩの状態、すなわち識別フラグＣ／Ｄの反転信号がＤ型フリップフロップＤＦ１９のＱ／出力から、識別フラグＣ／Ｄが出力される。
【００３０】
このように、シリアルクロックＳＣＫとシリアルデータＳＩ用の２線を用いてデータをシリアルに転送するデータ転送方式であって、シリアルデータＳＩとシリアルクロックＳＣＫが供給され、順次データＤ７〜Ｄ０がＤ型フリップフロップＤＦ１〜ＤＦ８にシフト入力される。そして、シリアルクロックＳＣＫの立ち下がりで“Ｈ”であればチップイネーブル信号ＣＥとし、その位置から遡って７発目のシリアルクロックＳＣＫの立ち上がりのデータを先頭データＤ７と認識し、それより８ビット長分を有効な一連のデータＤ０〜Ｄ７とする。
【００３１】
そして、チップイネーブル信号ＣＥのつぎのシリアルクロックＳＣＫの立ち下がりを識別フラグＣ／Ｄとし、この識別フラグＣ／Ｄが“Ｈ”或いは“Ｌ”に応じて一連のデータＤ０〜Ｄ７を命令コード或いは書き込みデータとする。そして、この識別フラグＣ／Ｄの認識後、次の立ち上がりまでに内部のレジスタに一連のデータＤ０〜Ｄ７が格納され、チップイネーブル信号ＣＥと識別フラグＣ／Ｄはクリアされる。
【００３２】
この本発明の実施例によれば、２本の伝送ラインを保ったままで、ＩＩＣバス方式に比べてデータの高速転送が可能となる。特に、表示器のデータを書き込むときに有利となる。例えば、１２８×１２８ドットの表示パネルに８ビット単位で書き込む場合を想定すると、本発明の方式では１６，３８４回クロック信号を与えればよいが、ＩＩＣバス方式では１８４４１回｛＝７（スレーブアドレス）＋１（Ｒ／Ｗ）＋１（ＡＣＫ）＋２０４８×（８（データ）＋１（ＡＣＫ））｝必要となる。
【００３３】
また、通常の単方向シリアルインターフェースの場合は、１６，３８４のクロック信号で制御できるが、信号線が４本必要となる。
【００３４】
なお、本発明においては以上の実施例に限ることなく、一連のデータ長は任意のビット長とすることができるし、データの読み込みをシリアルクロックＳＣＫの立ち下がりとし、チップイネーブル信号ＣＥ、識別フラグＣ／Ｄの読み込みをシリアルクロックＳＣＫの立ち上がりとすることも可能である。
【００３５】
【発明の効果】
本発明に依れば、ＩＣを制御する上で制御線を２本とし、信号のフォーマットをチップイネーブル信号、識別フラグをデータ配列中の規定された位置に配置することで、転送に要するビット数を一連のデータのビット数で完結させ、最小限の制御線数で効率的かつ簡素にデータ転送を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るデータ転送方式のフォーマット例。
【図２】本発明の実施例のデータ転送方式の回路構成例。
【図３】本発明の実施例のデータ転送方式の回路構成例のタイムチャート。
【図４】従来のＩＩＣバス方式のフォーマット例。
【符号の説明】
ＳＩ  シリアルデータ
ＳＣＫ  シリアルクロック
ＤＦ１〜ＤＦ１９  Ｄ型フリップフロップ
ＩＶ１〜ＩＶ７  インバータ
ＮＲ１，ＮＲ２  ノアゲート
【図１】
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【図２】
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【図３】
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【図４】
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