(57)【特許請求の範囲】
【請求項１】
書き込みデータに基づいてパリティを生成するパリティ生成手段と、
データの読み出しまたは書き込みを同時におこなう対象であるブロックを複数有し、それら各ブロックは、書き込みデータを記憶する複数のサブアレー、および前記書き込みデータに基づいて前記パリティ生成手段により生成されたパリティを記憶する１以上のサブアレーを有し、各サブアレーは複数のメモリセルを有するメモリセルアレーと、
前記サブアレーごとにリフレッシュ動作をおこなうリフレッシュ手段と、
リフレッシュ動作とデータの書き込み動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため書き込むことができないサブアレー内のメモリセルに対するデータを一時的に保持する記憶領域と、
を具備し、
前記記憶領域は、前記メモリセルアレーの各行ごとに設けられていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレーは、さらに同一のブロックに含まれるサブアレーがすべて異なるブロック行に配置されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレーは、さらに同一のブロックに含まれるサブアレーがすべて同じブロック行に配置されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記記憶領域は、書き込みデータを記憶する領域と、その書き込みデータが本来書き込まれるべきメモリセルの少なくともロウアドレスまたはコラムアドレスの一方を記憶する領域とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
さらに、リフレッシュ動作とデータの読み出しまたは書き込みの動作とが同時におこなわれないときに、前記記憶領域に保持されたデータを対応するメモリセルに書き戻す書き戻し制御手段を具備したことを特徴とする請求項１〜４のいずれか一つに記載の半導体記憶装置。
【請求項６】
さらに、前記記憶領域に有効なデータが保持されている場合、その保持されたデータが本来書き込まれるべきメモリセルを含む行に対してつぎのデータの読み出しまたは書き込みの動作がおこなわれるときに、前記記憶領域に保持されたデータを対応するメモリセルに書き戻す書き戻し制御手段を具備することを特徴とする請求項１〜５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびメモリアクセス方法に関し、特にリフレッシュ動作が必要なメモリセルで構成された半導体記憶装置およびそのような半導体記憶装置に対するメモリアクセス方法においてリフレッシュ動作を見かけ上隠す技術に関する。
【０００２】
ＤＲＡＭなどの半導体記憶装置では、定期的に外部からリフレッシュコマンドを入力してリフレッシュ動作をおこない、リーク電流によりメモリセルから消失した分の電荷を充電する必要がある。このリフレッシュ動作と通常の書き込みや読み出しなどのメモリアクセスとは同時におこなうことができないため、リフレッシュ動作が終了してから通常のメモリアクセスをおこなうことになる。そのため、リフレッシュ動作の実行により通常のメモリアクセスのできない時間帯が生じる。また、リフレッシュ動作と通常のメモリアクセスとのタイミングを制御する必要があるため、メモリコントローラの負担が大きい。
【０００３】
【従来の技術】
従来より、リフレッシュ動作が必要な半導体記憶装置において、リフレッシュ動作を隠す技術が提案されている。たとえば、キャッシュメモリを用いてリフレッシュ動作を隠す技術が公知である（米国特許第５，９９９，４７４号）。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、キャッシュのヒットまたはミスによって読み出し動作の速度や書き込み動作の速度に差が生じるという問題点がある。また、キャッシュミス率を下げるために大きなキャッシュメモリを設けると、半導体記憶装置の大型化または集積度の低下をもたらすという不都合がある。
【０００５】
本発明は、上記問題点に鑑みてなされたものであって、リフレッシュ動作が必要な半導体記憶装置およびそのような半導体記憶装置に対するメモリアクセス方法において、キャッシュメモリを利用せずにリフレッシュ動作を見かけ上隠すことができる半導体記憶装置およびメモリアクセス方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体記憶装置の内部で生成したリフレッシュ信号に基づいてリフレッシュ動作をおこなうとともに、データと一緒にパリティを記憶し、リフレッシュ動作とデータの読み出し動作が同時におこなわれるときに、リフレッシュ動作が優先されたために読み出すことができないメモリセルのデータをパリティに基づいて確定し、また、リフレッシュ動作とデータの書き込み動作が同時におこなわれるときに、リフレッシュ動作が優先されたために書き込むことができないメモリセルのデータを別の記憶領域に一時的に記憶、保持しておき、その保持データをあとで本来のメモリセルに書き戻すようにしたものである。
【０００７】
この発明によれば、リフレッシュ動作とデータの読み出しや書き込みとが同時に起こる場合、読み出せないメモリセルのデータはパリティにより確定され、また、書き込めないメモリセルのデータは別の領域に一時的に記憶、保持された後、本来のメモリセルに書き戻されるため、キャッシュメモリを用いることなく、リフレッシュ動作を見かけ上隠すことができる。
【０００８】
【発明の実施の形態】
以下に、本発明の実施の形態にかかる半導体記憶装置およびメモリアクセス方法について図面を参照しつつ詳細に説明する。
【０００９】
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体記憶装置の構成を示すブロック線図である。この半導体記憶装置１は、コマンド入力回路１１、アドレス入力回路１２、ロウデコーダ１３、コラムデコーダ１４、データ入出力回路１５、リフレッシュ手段を構成するリフレッシュ信号生成回路２および内部アドレス生成回路３、記憶領域であるライトデータバッファ４、書き戻し制御手段であるライトデータバッファ制御回路５、パリティ生成手段であるパリティ生成回路６、パリティ・データ比較手段であるパリティ・データ比較回路７、メモリセルアレー８、コラム・ドライバ８１、ライトアンプおよびリードアンプなどのデータバスアンプ部８２、ならびにメイン・ワード・ドライバおよびセンスアンプ列駆動回路８３を備えている。
【００１０】
さらに、リフレッシュ信号生成回路２は、リフレッシュ・オシレータ２１および分周器２２により構成されている。コマンド入力回路１１は、アドレス入力回路１２に、外部のＣＰＵなどから受け取ったデータの読み出しや書き込みのコマンドに合わせてアドレスを取り込むための制御信号を出力する。取り込まれたアドレスは、ロウデコーダ１３およびコラムデコーダ１４によりデコードされ、メイン・ワード・ドライバおよびセンスアンプ列駆動回路８３、およびコラム・ドライバ８１に供給される。
【００１１】
実施の形態１にかかる半導体記憶装置１は、つぎのような構成となっている。すなわち、半導体記憶装置１の内部でリフレッシュ信号を生成し、そのリフレッシュ信号に基づいてリフレッシュ動作をおこなう。また、データの書き込み時にパリティを生成して記憶する。リフレッシュ動作と、通常のデータの読み出し動作または書き込み動作とが重なった場合には、リフレッシュ対象のサブアレーを優先する。そのため、データ読み出し時に読み出すことができないメモリセルのデータを１（ゼロでもよい）と仮定してパリティを生成し、それをデータの書き込み時に記憶しておいたパリティの値と比較して、１（またはゼロ）と仮定したデータの値を確定する。
【００１２】
また、リフレッシュ対象のサブアレーを優先したためメモリセルに書き込むことができないデータをライトデータバッファ４に一時的に記憶、保持する。そして、リフレッシュ動作と、通常のデータの読み出しまたは書き込み動作とが重ならないときに、対応するメモリセルにライトデータバッファ４の保持データを書き戻す。
【００１３】
図２は、メモリセルアレー８の構成の一例を説明するための模式図である。メモリセルアレー８は、特に限定しないが、たとえば８１個のサブアレーが９行×９列のマトリクス状に配置された構成となっている。各サブアレーは、特に図示しないが、複数のメモリセルがマトリクス状に配置された構成となっている。これらサブアレーはたとえば９個で一つのブロックを構成している。すなわち、メモリセルアレー８はたとえば９個のブロックで構成されている。ここで、ブロックとは、データの書き込みまたは読み出しの際に、同時にメモリアクセスがおこなわれる単位のことである。
【００１４】
図２に示す例では、ブロック１は、図中に「１」で示す８個のサブアレーおよび「１Ｐ」で示す１個のパリティ用のサブアレーで構成される。同様に、ブロック２は、図中に「２」で示す８個のサブアレーおよび「２Ｐ」で示す１個のパリティ用のサブアレーで構成される。ブロック３〜ブロック９についても同様である。１〜９の各ブロックにおいて、同一のブロックに含まれる９個のサブアレーは、１番目から９番目の各ブロック行（以下、実施の形態１においてＲＢ１〜ＲＢ９とする）に１個ずつで、かつ１番目から９番目の各ブロック列（以下、実施の形態１においてＣＢ１〜ＣＢ９とする）に１個ずつ配置される。ここで、ブロック行とは、行方向（ワード線方向）に並ぶサブアレーよりなる行のことを意味し、ブロック列とは、列方向（ビット線方向）に並ぶサブアレーよりなる列のことを意味する。
【００１５】
ここで、メモリセルアレー８における各ブロックのサブアレーの配置を具体的に説明するため、便宜上、ブロック行ＲＢｉとブロック列ＣＢｊ（ｉ，ｊ＝１，２，・・・，９）とが交差して決まるサブアレーをＲＢｉ＊ＣＢｊと表すことにする。たとえば、図２に示すように、ブロック１を構成する９個のサブアレーは、ＲＢ１＊ＣＢ１、ＲＢ２＊ＣＢ２、ＲＢ３＊ＣＢ３、ＲＢ４＊ＣＢ４、ＲＢ５＊ＣＢ５、ＲＢ６＊ＣＢ６、ＲＢ７＊ＣＢ７、ＲＢ８＊ＣＢ８およびＲＢ９＊ＣＢ９である。このうち、ＲＢ９＊ＣＢ９はブロック１のパリティ格納用サブアレーである。
【００１６】
ブロック２を構成する９個のサブアレーは、ＲＢ１＊ＣＢ２、ＲＢ２＊ＣＢ３、ＲＢ３＊ＣＢ４、ＲＢ４＊ＣＢ５、ＲＢ５＊ＣＢ６、ＲＢ６＊ＣＢ７、ＲＢ７＊ＣＢ８、ＲＢ８＊ＣＢ９およびＲＢ９＊ＣＢ１である。このうち、ＲＢ８＊ＣＢ９はブロック２のパリティ格納用サブアレーである。ブロック３を構成する９個のサブアレーは、ＲＢ１＊ＣＢ３、ＲＢ２＊ＣＢ４、ＲＢ３＊ＣＢ５、ＲＢ４＊ＣＢ６、ＲＢ５＊ＣＢ７、ＲＢ６＊ＣＢ８、ＲＢ７＊ＣＢ９、ＲＢ８＊ＣＢ１およびＲＢ９＊ＣＢ２である。ブロック３のパリティ格納用サブアレーはＲＢ７＊ＣＢ９のサブアレーである。ブロック４〜９についても同様である。
【００１７】
つまり、ｋを１〜９の整数とすると、ブロックｋを構成する９個のサブアレーは、ＲＢ１＊ＣＢｋ、ＲＢ２＊ＣＢ（ｋ＋１）、ＲＢ３＊ＣＢ（ｋ＋２）、ＲＢ４＊ＣＢ（ｋ＋３）、ＲＢ５＊ＣＢ（ｋ＋４）、ＲＢ６＊ＣＢ（ｋ＋５）、ＲＢ７＊ＣＢ（ｋ＋６）、ＲＢ８＊ＣＢ（ｋ＋７）およびＲＢ９＊ＣＢ（ｋ＋８）である。ただし、ＣＢのつぎに付す数値（すなわち、ｋと１〜８との和）が９を超える場合には、その数から９を引いた値とする。このうち、ＲＢ（１０−ｋ）＊ＣＢ９はブロックｋのパリティ格納用サブアレーである。なお、この実施の形態１では、メモリセルアレー８は８ブロック構成のものであり、ブロック９はパリティ格納用サブアレーの冗長用等に使用できる。
【００１８】
各サブアレーは、サブ・ワード・ドライバ８４およびセンスアンプ８５により囲まれる。特に図示しないが、サブ・ワード・ドライバ８４で挟まれた領域につき１本のコラム選択線が立ち上がり、各コラム選択線につき所定数のデータが出力される。たとえば、１本のコラム選択線につき２ビットまたは４ビットのデータが出力される構成の場合には、メモリセルアレー８が８ブロック構成であるため、出力データのビット数は１６ビットまたは３２ビットとなる。メイン・ワード・ドライバおよびセンスアンプ列駆動回路８３には、センスアンプ列駆動信号生成回路群８６およびメイン・ワード・ドライバ８７が配置される。
【００１９】
実施の形態１では、リフレッシュ動作はサブアレー単位でおこなわれる。図２には、ブロック２の、ＲＢ２＊ＣＢ３に位置するサブアレーがリフレッシュ対象となっている場合が示されている。図２に示す構成では、１ブロックあたり９個のサブアレーがあるため、従来のブロック単位でリフレッシュをおこなう場合の９分の１の間隔でリフレッシュをおこなう。つまり、リフレッシュ・オシレータ２１で生成された発振信号は、分周器２２により、従来のリフレッシュ・タイミングを制御する信号の９倍の周波数を有するように分周される。
【００２０】
このリフレッシュ信号生成回路２から出力されたリフレッシュ信号ｒｅｆｚに基づいて内部アドレス生成回路３のたとえばカウンタがカウントアップされ、それによって順次リフレッシュ対象のサブアレーを活性化するためのロウアドレスが生成される。その生成されたロウアドレスはロウデコーダ１３によりデコードされ、メイン・ワード・ドライバおよびセンスアンプ列駆動回路８３に供給される。
【００２１】
図３は、ワード線の階層化構造の一例を説明するための模式図であり、一ブロック行の４個のサブアレーの部分を示している。メイン・ワード線８８は一ブロック行あたりたとえば６４本設けられている。メイン・ワード線８８は、メイン・ワード・ドライバ８７により、そのメイン・ワード線８８が配線されたブロック行に並ぶ９個のサブアレー全体にわたって駆動される。サブ・ワード線８９は一メイン・ワード線８８あたりたとえば４本あるいは８本設けられている。サブ・ワード線８９は、サブ・ワード・ドライバ８４により供給されるサブ・ワード線選択信号９１により選択され、選択サブ・ワード線駆動信号９２により個々のサブアレー内においてのみ駆動される。つまり、実施の形態１では、メモリセルアレー８は、サブアレー単位で活性化される。
【００２２】
ここで、サブ・ワード線選択信号９１は、通常のデータの書き込み動作または読み出し動作をおこなう場合と、リフレッシュ動作をおこなう場合とで、別々に発生される。あるいは、リフレッシュ動作については、別の方法で順次サブ・ワード線８９が選択される構成でもよい。サブ・ワード線選択信号９１はロウデコーダ１３から、および選択サブ・ワード線駆動信号９２は、選択サブ・ワード線駆動信号９２を生成する回路９４からそれぞれ供給される。また、メイン・ワード線８８の選択はロウデコーダ１３から供給される選択信号により選択される。
【００２３】
図４は、センスアンプとデータバスとの接続関係の要部を示す回路図である。また、図５は、図４に示す回路において各信号の論理関係を示すダイアグラムである。ただし、図５においては動作タイミングは考慮されていない。図４および図５において、ＢＬおよび／ＢＬはビット線（またはビット線電位）、ｎ０１およびｎ０２は説明の便宜上設けたノード（またはその電位）である。また、ｒｄｂｘおよびｒｄｂｚはデータ読み出し時にデータバスに供給されるデータ信号、ｗｄｂｘおよびｗｄｂｚはデータ書き込み時にデータバスから供給されるデータ信号、ｐｓａおよびｎｓａはそれぞれセンスアンプ活性信号、ＣＬはコラム選択信号、ｒｃｌｅｚおよびｗｃｌｘはそれぞれデータの読み出し時および書き込み時のセンスアンプ列選択信号、ｓｅｌｚはサブアレー選択信号を表す。
【００２４】
サブアレー選択信号ｓｅｌｚは、センスアンプ列をサブアレー単位で活性化させるための信号である。コラム選択信号ＣＬはコラムデコーダ１４から供給される。センスアンプ列選択信号ｒｃｌｅｚ，ｗｃｌｘおよびサブアレー選択信号ｓｅｌｚはロウデコーダ１３から供給される。
【００２５】
サブアレー選択信号ｓｅｌｚおよびデータの読み出し時のセンスアンプ列選択信号ｒｃｌｅｚはナンドゲートＮａ１に入力される。ナンドゲートＮａ１の出力端子（ノードｎ０１に相当）はトランジスタＱ１およびトランジスタＱ２の各ソースに接続されている。トランジスタＱ１およびトランジスタＱ２の各ゲートは、それぞれビット線ＢＬおよびビット線／ＢＬに接続されている。そして、これらトランジスタＱ１およびトランジスタＱ２の各ドレイン出力は、それぞれコラム選択信号ＣＬをゲート入力とするトランジスタＱ３およびトランジスタＱ４を介して、データ読み出し時のデータ信号ｒｄｂｘおよびｒｄｂｚとして出力される。
【００２６】
また、サブアレー選択信号ｓｅｌｚはインバータＩｎ１により反転される。そのサブアレー選択信号ｓｅｌｚの反転信号は、データの書き込み時のセンスアンプ列選択信号ｗｃｌｘとともにノアゲートＮｏ１に入力される。ノアゲートＮｏ１の出力端子（ノードｎ０２に相当）はトランジスタＱ５およびトランジスタＱ６の各ゲートに接続されている。トランジスタＱ５およびトランジスタＱ６の各ソースには、それぞれデータ書き込み時のデータ信号ｗｄｂｚおよびｗｄｂｘが供給される。また、トランジスタＱ５およびトランジスタＱ６の各ドレインは、それぞれコラム選択信号ＣＬをゲート入力とするトランジスタＱ７およびトランジスタＱ８を介して、ビット線ＢＬおよびビット線／ＢＬに接続されている。ナンドゲートＮａ１、インバータＩｎ１およびノアゲートＮｏ１の出力、すなわちｎ０１、ｎ０２は、複数のセンスアンプで共有可能である。
【００２７】
ビット線ＢＬ，／ＢＬに接続されたセンスアンプラッチ９３は、センスアンプ活性信号ｐｓａが相対的に電位レベルが高い「Ｈ」で、かつセンスアンプ活性信号ｎｓａが相対的に電位レベルが低い「Ｌ」のときに活性化される。図５に示すように、センスアンプラッチ９３が活性化しているときに、コラム選択信号ＣＬ、サブアレー選択信号ｓｅｌｚおよびデータの読み出し時のセンスアンプ列選択信号ｒｃｌｅｚがすべて「Ｈ」になると、ノードｎ０１の電位レベルは「Ｌ」となる。それによって、ビット線ＢＬとビット線／ＢＬの電位差に対応した電位差が、データバスに供給されるデータ信号ｒｄｂｘおよびｒｄｂｚに生じる。すなわち、サブアレー選択信号ｓｅｌｚにより選択されたサブアレーのうちＣＬ線が「Ｈ」となったセンスアンプから目的のメモリセルのデータが読み出される。
【００２８】
一方、センスアンプラッチ９３が活性化しているときに、コラム選択信号ＣＬおよびサブアレー選択信号ｓｅｌｚがともに「Ｈ」で、かつデータの書き込み時のセンスアンプ列選択信号ｗｃｌｘが「Ｌ」になると、ノードｎ０２の電位レベルは「Ｈ」となる。それによって、ビット線ＢＬおよびビット線／ＢＬに、書き込みデータがデータ信号ｗｄｂｚおよびｗｄｂｘとして供給される。すなわち、サブアレー選択信号ｓｅｌｚにより選択されたサブアレーのうちコラム選択信号ＣＬがＨとなったセンスアンプから目的のメモリセルにデータが書き込まれる。
【００２９】
図６は、リフレッシュ対象のサブアレーを選択する機構の一例を説明するための模式図である。メモリセルアレー８には、ＲＢ１〜ＲＢ９の各ブロック行ごとにそれぞれロウ側リフレッシュイネーブル信号ｒｅｆｒ１ｚ〜ｒｅｆｒ９ｚを供給するための信号線が設けられる。また、ＣＢ１〜ＣＢ９の各ブロック列ごとにそれぞれコラム側リフレッシュイネーブル信号ｒｅｆｃ１ｚ〜ｒｅｆｃ９ｚを供給するための信号線が設けられる。ロウ側リフレッシュイネーブル信号ｒｅｆｒ＃ｚとコラム側リフレッシュイネーブル信号ｒｅｆｃ＃ｚが供給されたサブアレーがリフレッシュ対象となる。
【００３０】
ここで、＃は１〜９の数字を意味する。ロウ側リフレッシュイネーブル信号ｒｅｆｒ＃ｚおよびコラム側リフレッシュイネーブル信号ｒｅｆｃ＃ｚは内部アドレス生成回路３から供給される。内部アドレス生成回路３は、たとえばカウンタを有しており、そのカウンタのカウントアップによりロウ側リフレッシュイネーブル信号ｒｅｆｒ＃ｚとコラム側リフレッシュイネーブル信号ｒｅｆｃ＃ｚを順に活性化させるようになっている。
【００３１】
図６に示す例では、２番目のロウ側リフレッシュイネーブル信号ｒｅｆｒ２ｚと３番目のコラム側リフレッシュイネーブル信号ｒｅｆｃ３ｚが供給されているため、ＲＢ２＊ＣＢ３のサブアレーがリフレッシュ対象となっている。したがって、リフレッシュ動作の実施のため、ＲＢ２＊ＣＢ３のサブアレーが活性化される。なお、コラム側リフレッシュイネーブル信号ｒｅｆｃ＃ｚを用いる代わりに、ロウ側リフレッシュイネーブル信号ｒｅｆｒ＃ｚとブロック番号との組み合わせでリフレッシュ対象のサブアレーを選択することも可能である。
【００３２】
さらに、図６に示すように、メモリセルアレー８には、ＣＢ１〜ＣＢ９の各ブロック列ごとにそれぞれ非活性化信号ｉｎａｃｔ１ｚ〜ｉｎａｃｔ９ｚを供給するための信号線が設けられる。非活性化信号ｉｎａｃｔ＃ｚは、リフレッシュ動作により通常のデータの書き込み動作または読み出し動作をおこなうことができないサブアレーに対応して活性化される。非活性化信号ｉｎａｃｔ＃ｚはメモリセルアレー８において生成される。
【００３３】
図６に示す例では、ＲＢ２＊ＣＢ３のサブアレーに対するリフレッシュ動作と同時に、ブロック４に対するデータの書き込み動作がおこなわれている。この場合、上述したようにリフレッシュによってＲＢ２＊ＣＢ３のサブアレーが活性化されるため、ブロック４に含まれるサブアレーのうちＲＢ２のブロック行に位置するサブアレー、すなわちＲＢ２＊ＣＢ５のサブアレーは活性化されない。その代わり、ＲＢ２＊ＣＢ５のサブアレーに対応する非活性化信号ｉｎａｃｔ５ｚが活性化されて「Ｈ」となる。それによって、ブロック列ＣＢ５に対応するライトデータバッファ４に所定の情報が保持されることになる。
【００３４】
前記ライトデータバッファ制御回路５は、リフレッシュ動作とデータの読み出し動作、またはリフレッシュ動作とデータの書き込み動作が同時におこなわれないときに、ライトデータバッファ４に保持されたデータを対応するメモリセルに書き戻すための制御信号である書き戻しイネーブル信号ｗｂａｃｋを生成する。書き戻しイネーブル信号ｗｂａｃｋは、コマンド入力回路１１から供給されるライトイネーブル信号ｗｅｎｚおよびリードイネーブル信号ｒｅｎｚと、リフレッシュ信号生成回路２から供給されるリフレッシュ信号ｒｅｆｚとに基づいて生成される。すなわち、ライトデータバッファ制御回路５は、ライトイネーブル信号ｗｅｎｚ、リードイネーブル信号ｒｅｎｚおよびリフレッシュ信号ｒｅｆｚの論理をとって書き戻しイネーブル信号ｗｂａｃｋを出力する論理回路を有する。このような論理回路については種々構成可能であるため、具体的な図示を省略する。
【００３５】
図７は、ライトデータバッファ４の一部の構成の一例を示す回路図である。ライトデータバッファ４は書き込みデータを保持する回路と、その保持データに対応するロウアドレスおよびコラムアドレスを保持する回路を有する。たとえば、書き込みデータの保持回路と、保持データに対応するロウアドレスおよびコラムアドレスの保持回路との組が各ブロック列ごとに１組ずつ設けられている。書き込みデータを保持する回路は、たとえば２個のトランスファゲートＴｒ１，Ｔｒ２、６個のインバータＩｎ２〜Ｉｎ７、３個のナンドゲートＮａ２〜Ｎａ４および遅延器４１により構成される。データ入出力回路１５から供給された書き込みデータｗｄａｔａは、第１のトランスファゲートＴｒ１を介して、２個のインバータＩｎ２，Ｉｎ３よりなるラッチに入力される。このラッチの出力は、第２のトランスファゲートＴｒ２を介して書き戻しデータｗｃｄｂｚとしてデータバスに出力される。
【００３６】
フリップフロップ回路を構成する２個のナンドゲートＮａ２，Ｎａ３のうち、一方のナンドゲートＮａ２には非活性化信号ｉｎａｃｔ０ｚがインバータＩｎ４により反転されて入力され、もう一方のナンドゲートＮａ３には書き戻しイネーブル信号ｗｂａｃｋがインバータＩｎ５により反転されて入力される。それら２個のナンドゲートＮａ２，Ｎａ３の出力はそれぞれ他方のナンドゲートＮａ３，Ｎａ２のもう一方の入力となっている。第２のトランスファゲートＴｒ２は、ナンドゲートＮａ２の出力信号と、その出力信号をインバータＩｎ６により反転してなる信号により制御される。
【００３７】
インバータＩｎ６の出力信号は、ナンドゲートＮａ４の一方の入力端子に直接入力される。ナンドゲートＮａ４のもう一方の入力端子には、インバータＩｎ６の出力信号が遅延器４１を介して入力される。この遅延器４１は、ラッチに保持されたデータがライトアンプまたはデータバスに確実に伝達された後に、つぎのデータの受け付けを可能とするために設けられている。第１のトランスファゲートＴｒ１は、ナンドゲートＮａ４の出力信号と、その出力信号をインバータＩｎ７により反転してなる信号により制御される。
【００３８】
ロウアドレスを保持する回路は、上述した書き込みデータを保持する回路と同じ構成の回路であり、トランスファゲートＴｒ１，Ｔｒ２をトランスファゲートＴｒ３，Ｔｒ４に、また６個のインバータＩｎ２〜Ｉｎ７をインバータＩｎ８〜Ｉｎ１３に、また３個のナンドゲートＮａ２〜Ｎａ４をナンドゲートＮａ５〜Ｎａ７に、さらに遅延器４１を遅延器４２にそれぞれ読み替えたものである。そして、書き込みデータｗｄａｔａの代わりに、保持データに対応するロウアドレスのデコード信号ｒａｐ００ｚがロウデコーダ１３から入力側のトランスファゲートＴｒ３に入力される。出力側のトランスファゲートＴｒ４からは、書き戻しデータｗｃｄｂｚの代わりに、書き戻しのためのデコードアドレス信号ｒａｐｂｋ００ｚがメイン・ワード・ドライバおよびセンスアンプ列駆動回路８３に供給される。
【００３９】
また、コラムアドレスを保持する回路は、図示省略するが、ロウアドレスを保持する回路と同じ構成の回路である。ただし、入力側のトランスファゲートには、ロウアドレスのデコード信号ｒａｐ００ｚの代わりに、コラムデコーダ１４からコラムアドレスのデコード信号ｃａｐ００ｚが入力される。また、出力側のトランスファゲートからは、書き戻しのためのロウ側のデコードアドレス信号ｒａｐｂｋ００ｚの代わりに、書き戻しのためのコラム側のデコードアドレス信号ｃａｐｂｋ００ｚがコラム・ドライバ８１に供給される。このように、ライトデータバッファ４にデータを保持する際には、デコードされたアドレス（ロウアドレスおよびコラムアドレス）が一緒に保持される。したがって、ライトデータバッファ４は、保持データを記憶する領域と、デコードされたアドレスを記憶する領域を有する。
【００４０】
保持データを対応するメモリセルに書き戻す際には、ライトデータバッファ４に記憶されたアドレスに基づいてワード線やコラム線が活性化される。図７に示す例では、ライトデータバッファ４に、デコードされたアドレスｒａｐ００ｚ，ｃａｐ００ｚが記憶されるため、書き戻しのためのロウ側のデコードアドレス信号ｒａｐｂｋ００ｚおよび書き戻しのためのコラム側のデコードアドレス信号ｃａｐｂｋ００ｚは、それぞれ、メイン・ワード・ドライバおよびセンスアンプ列駆動回路８３およびコラム・ドライバ８１に直接入力される。ライトデータバッファ４には、上述した構成の回路が所定のアドレスの個数分設けられており、それによって該当アドレスが保持される。なお、ライトデータバッファ４に、デコードされていないアドレスそのものを記憶させるようにしてもよい。その場合には、ライトデータバッファ４から出力される書き戻しのためのアドレスはロウデコーダ１３およびコラムデコーダ１４に入力される。
【００４１】
図８は、図７に示す回路について各信号の論理関係を示す論理値表である。なお、図８においてｎ０３およびｎ０４は、それぞれ説明の便宜上設けたノードであり、ノードｎ０３はインバータＩｎ６の出力端子点、ノードｎ０４はインバータＩｎ１２の出力端子点に相当する。まず、書き込みデータのラッチについて説明する。初期状態では、非活性化信号ｉｎａｃｔ０ｚおよび書き戻しイネーブル信号ｗｂａｃｋはともに「Ｌ」であり、ノードｎ０３の電位レベルは「Ｈ」となる。このときはデータの書き込みが可能な状態である。
【００４２】
非活性化信号ｉｎａｃｔ０ｚが「Ｈ」で、かつ書き戻しイネーブル信号ｗｂａｃｋが「Ｌ」のとき、ノードｎ０３の電位レベルは「Ｌ」となる。それによって、入力側のトランスファゲートＴｒ１はオフ状態となり、出力側のトランスファゲートＴｒ２がオフ状態となる。したがって、ライトデータバッファ４に書き込みデータｗｄａｔａが入力されるが、書き込み禁止状態であるため、入力された書き込みデータｗｄａｔａがラッチされる。その後、非活性化信号ｉｎａｃｔ０ｚが「Ｌ」となるが、書き込み禁止状態のままである。ここで、非活性化信号ｉｎａｃｔ０ｚは各ブロック列の対応する非活性化信号ｉｎａｃｔ＃ｚ（たとえば＃＝５）が活性化されて「Ｈ」となることに応答して「Ｈ」となる。
【００４３】
この状態から、非活性化信号ｉｎａｃｔ０ｚが「Ｌ」で、かつ書き戻しイネーブル信号ｗｂａｃｋが「Ｈ」になると、ノードｎ０３の電位レベルが「Ｈ」となる。それによって、出力側のトランスファゲートＴｒ２がオン状態となり、ラッチに保持されたデータが書き戻しデータｗｃｄｂｚとしてデータバスに出力され、ライトアンプにより該当するメモリセルに書き込まれる。このとき書き込まれるメモリセルは、ライトデータバッファ４の上述したロウアドレスを保持する回路およびコラムアドレスを保持する回路に保持されたアドレスにより特定される。その後、初期状態に戻る。
【００４４】
ロウアドレスおよびコラムアドレスのラッチについても同様である。すなわち、非活性化信号ｉｎａｃｔ０ｚが「Ｈ」で、かつ書き戻しイネーブル信号ｗｂａｃｋが「Ｌ」のときに、ロウアドレスおよびコラムアドレスがラッチされる。ラッチされたロウアドレスおよびコラムアドレスは、非活性化信号ｉｎａｃｔ０ｚが「Ｌ」で、かつ書き戻しイネーブル信号ｗｂａｃｋが「Ｈ」のときに、アドレスバスに出力される。
【００４５】
図９は、パリティ生成回路６の構成の一例を示す回路図である。このパリティ生成回路６は、特に限定しないが、たとえば８ビットのデータのパリティを生成する回路である。図９において、０ｚ〜７ｚは、データ入出力回路１５から供給された８ビットデータの各ビットのデータである。このパリティ生成回路６は、８ビットの各データ０ｚ〜７ｚを入力とし、それらの総和の最下位ビットが偶数の場合にパリティ信号ｐｚが「Ｈ」となり、奇数なら「Ｌ」となる論理回路である。パリティ信号ｐｚはライトアンプへ送られ、メモリセルアレー８の該当するパリティビットに書き込まれる。
【００４６】
図１０は、パリティ・データ比較回路７の構成の一例を示す回路図である。図１０において、ｐｒｄａｔｚは、メモリセルアレー８から読み出されたデータに基づいて生成されたパリティ、すなわち読み出しデータのパリティである。この読み出しデータのパリティｐｒｄａｔｚは、特に限定しないが、たとえば、リフレッシュ動作と通常のデータの読み出し動作とが重なった場合に、リフレッシュ動作が優先されることによって読み出すことができないメモリセルのデータを１と仮定して計算される。また、ｐｒｚは、メモリセルアレー８に記憶されていたパリティ、すなわち読み出し対象のデータがメモリセルアレー８に書き込まれたときに一緒に蓄積されたパリティ（以下、蓄積パリティとする）である。
【００４７】
パリティ・データ比較回路７は、読み出しデータのパリティｐｒｄａｔｚと蓄積パリティｐｒｚとのノア論理およびナンド論理をそれぞれとるノアゲートＮｏ２およびナンドゲートＮａ８、そのノア回路Ｎｏ２の出力を反転するインバータＩｎ１４、ならびにそのインバータＩｎ１４の出力とナンドゲートＮａ８の出力とのナンド論理をとるナンドゲートＮａ９を有する。ナンドゲートＮａ９の出力信号、すなわちパリティ・データ比較回路７の出力信号ｃｏｍｐｚは、読み出しデータのパリティｐｒｄａｔｚと蓄積パリティｐｒｚとが一致していれば１となり、両パリティｐｒｄａｔｚとｐｒｚが一致していなければゼロとなる。ここで、読み出すことができないメモリセルのデータを１と仮定しているため、この出力信号ｃｏｍｐｚの値は、そのまま、読み出すことができないメモリセルのデータとしてデータ入出力回路１５に出力される。
【００４８】
つぎに、実施の形態１にかかる半導体記憶装置１において、通常のデータ読み出し動作またはデータ書き込み動作、すなわちリフレッシュ動作と重ならずにデータの読み出しまたは書き込みが単独でおこなわれる場合について、図１１を例にして説明する。図１１に示す例では、ブロック４がデータの読み出しまたは書き込みの対象となっており、そのため、ブロック４に属するＲＢ１＊ＣＢ４、ＲＢ２＊ＣＢ５、ＲＢ３＊ＣＢ６、ＲＢ４＊ＣＢ７、ＲＢ５＊ＣＢ８、ＲＢ６＊ＣＢ９、ＲＢ７＊ＣＢ１、ＲＢ８＊ＣＢ２およびＲＢ９＊ＣＢ３の９個のサブアレーが活性化されている。したがって、メイン・ワード線は９本立ち上がる。また、ＣＢ１〜ＣＢ９の各ブロック列でコラム選択線が１本ずつ立ち上がるので、合計９本のコラム選択線が立ち上がる。各コラム選択線には所定数のデータバスが配置されており、所定数のデータが読み出しまたは書き込みされる。
【００４９】
つぎに、実施の形態１にかかる半導体記憶装置１において、リフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合について、図１２を例にして説明する。図１２に示す例では、図１１と同様にブロック４がデータの読み出し対象となっており、かつＲＢ２＊ＣＢ３のサブアレーがリフレッシュ対象となっている。この場合、ブロック行ＲＢ２ではリフレッシュ動作が優先されるため、ＲＢ２＊ＣＢ３のサブアレーが活性化され、リフレッシュアドレスに対応するワード線が活性化される。
【００５０】
一方、ブロック４に属するＲＢ２＊ＣＢ５のサブアレーは活性化されない。そのため、ＲＢ２＊ＣＢ５のサブアレー内のメモリセルに記憶されたデータは出力されなくなるが、上述したようにこの出力されないデータを１と仮定し、パリティ・データ比較回路７により読み出しデータのパリティｐｒｄａｔｚと蓄積パリティｐｒｚとを比較することによって、出力されないデータの値を確定する。また、ブロック列ＣＢ３においては、リフレッシュ対象のＲＢ２＊ＣＢ３のサブアレーと、読み出し対象のＲＢ９＊ＣＢ３のサブアレーが活性化されることになるが、上述したサブアレー選択信号ｓｅｌｚによりＲＢ９＊ＣＢ３のサブアレーが選択され、それによってリフレッシュ対象のサブアレーからはデータは出力されず、読み出し対象のサブアレーからのみデータが出力される。
【００５１】
図１３は、リフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合において、パリティ格納用サブアレーがリフレッシュ対象である場合を示している。すなわち、図１３において、ＲＢ６＊ＣＢ９のサブアレーはブロック４のパリティ格納用サブアレーであるが、同時にリフレッシュ対象となっている。この場合には、リフレッシュ動作が優先されるため、ＲＢ６＊ＣＢ９のサブアレーからは蓄積パリティｐｒｚが出力されないが、パリティを除くブロック４のすべてのデータは出力されるので、その出力されたデータがそのまま読み出しデータとなる。
【００５２】
つぎに、実施の形態１にかかる半導体記憶装置１において、リフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合について、図１４を例にして説明する。図１４に示す例では、図１１と同様にブロック４がデータの書き込み対象となっており、かつＲＢ２＊ＣＢ３のサブアレーがリフレッシュ対象となっている。読み出しのときと同様に、ブロック行ＲＢ２ではリフレッシュ動作が優先されるため、ＲＢ２＊ＣＢ３のサブアレーが活性化される。ＲＢ２＊ＣＢ５のサブアレーは活性化されないため、ＲＢ２＊ＣＢ５のサブアレー内のメモリセルにデータを書き込むことができない。
【００５３】
このＲＢ２＊ＣＢ５のサブアレー内のメモリセルに書き込まれるべきデータは、一旦ライトデータバッファ４に書き込まれる。そして、ライトデータバッファ４に保持されたデータは、上述したように、リフレッシュ動作、データの書き込み動作またはデータの読み出し動作のいずれかが単独でおこなわれるときに本来のメモリセルに書き戻される。リフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合において、パリティ格納用サブアレーがリフレッシュ対象である場合も同様である。
【００５４】
上述した実施の形態１によれば、リフレッシュ動作とデータの読み出しや書き込みとが同時に起こる場合、リフレッシュ動作が優先されるため読み出すことができないメモリセルのデータをパリティに基づいて確定する。また、リフレッシュ動作が優先されるため書き込むことができないメモリセルのデータをライトデータバッファ４に一時的に記憶、保持した後、本来のメモリセルに書き戻す。このようにすることによって、リフレッシュ動作を見かけ上隠すことができる。したがって、リフレッシュ動作を見かけ上隠すためにキャッシュメモリを用いた場合に、キャッシュのヒットまたはミスによって読み出し動作の速度や書き込み動作の速度に差が生じるという問題点や、キャッシュミス率を下げるために大きなキャッシュメモリを設けることによる半導体記憶装置の大型化または集積度の低下という問題点を解決することができる。
【００５５】
また、実施の形態１によれば、半導体記憶装置１の内部でリフレッシュ信号を生成し、そのリフレッシュ信号に基づいてリフレッシュ動作をおこなう構成となっているため、外部からリフレッシュコマンドを入力させる必要がない。したがって、半導体記憶装置１をＳＲＡＭインターフェースの記憶装置として用いることができるので、従来のＳＲＡＭをこの半導体記憶装置１で置き換えることが可能となる。それによって、ＳＲＡＭに比べて消費電力が小さい、集積回路の面積が小さいなどの効果を奏する。
【００５６】
また、実施の形態１によれば、半導体記憶装置１を、ＤＲＡＭインターフェースと同様あるいは類似でかつ外部からのリフレッシュコマンドが不要な記憶装置として用いることができる。この場合には、リフレッシュコマンドが不要であるため、リフレッシュ動作とデータの読み出し動作や書き込み動作のタイミング制御が簡潔になるという効果が得られる。また、リフレッシュによるメモリアクセスの禁止時間帯がなくなるため、従来のＤＲＡＭなどと比べて、メモリコントローラに負担をかけることなく、バスの利用効率を向上させることができる。つまり、高データ転送速度が得られる。
【００５７】
また、実施の形態１によれば、サブアレー単位でリフレッシュ動作をおこなうため、従来のブロック単位でリフレッシュをおこなう場合に比べて、リフレッシュ動作時のピーク消費電流が小さくなる。したがって、消費電流の変動による電源配線のノイズを小さくすることができる。また、アーキテクチャによっては電源発生回路の供給能力の最大値を小さくすることができるので、回路面積をより小さくすることができたり、設計しやすくなるなどの利点が得られる。
【００５８】
なお、上述した実施の形態１においては、ロウアドレスによって決まるブロックが８個の場合を例にして説明したが、これに限らず、ブロック数は７個以下でもよいし、あるいは９個以上でもよい。また、上述した実施の形態１においては、読み出しまたは書き込み対象となるデータは８ビットであるとしたが、これに限らず、４ビット、１６ビット、３２ビットまたは６４ビットなどでも同様である。さらに、メモリセルアレー８の構成、ワード線の階層化構造、センスアンプとデータバスとの接続の構成、リフレッシュ信号生成回路２、ライトデータバッファ４、ライトデータバッファ制御回路５、パリティ生成回路６およびパリティ・データ比較回路７は、いずれも上述した構成に限らず、種々設計変更可能である。
【００５９】
（実施の形態２）
図１５は、本発明の実施の形態２にかかる半導体記憶装置の構成を示すブロック線図である。この半導体記憶装置１０１は、コマンド入力回路１１１、アドレス入力回路１１２、ロウデコーダ１１３、コラムデコーダ１１４、データ入出力回路１１５、リフレッシュ手段を構成するリフレッシュ信号生成回路１０２および内部アドレス生成回路１０３、不揮発性の記憶装置よりなる記憶領域であるデータレジスタ１０４、パリティ生成手段であるパリティ生成回路１０６、パリティ・データ比較手段であるパリティ・データ比較回路１０７、メモリセルアレー１０８、コラム・ドライバ１８１、ライトアンプおよびリードアンプなどのデータバスアンプ部１８２、ならびにワード・ドライバおよびセンスアンプ列駆動回路１８３を備えている。
【００６０】
さらに、リフレッシュ信号生成回路１０２は、リフレッシュ・オシレータ１２１および分周器１２２により構成されている。実施の形態１と同様に、コマンド入力回路１１１は、アドレス入力回路１１２に、外部のＣＰＵなどから受け取ったデータの読み出しや書き込みのコマンドに合わせてアドレスを取り込むための制御信号を出力する。取り込まれたアドレスは、ロウデコーダ１１３およびコラムデコーダ１１４によりデコードされ、ワード・ドライバおよびセンスアンプ列駆動回路１８３、およびコラム・ドライバ１８１に供給される。前記パリティ生成回路１０６および前記パリティ・データ比較回路１０７は、実施の形態１のパリティ生成回路１０６およびパリティ・データ比較回路７と同様の構成であるため、説明を省略する。
【００６１】
実施の形態２にかかる半導体記憶装置１０１は、つぎのような構成となっている。すなわち、半導体記憶装置１０１の内部でリフレッシュ信号を生成し、そのリフレッシュ信号に基づいてリフレッシュ動作をおこなう。また、データの書き込み時にパリティを生成して記憶する。リフレッシュ動作と、通常のデータの読み出し動作または書き込み動作とが同時におこなわれる場合で、かつリフレッシュ対象のサブアレーとデータの読み出しまたは書き込み対象のメモリセルを含むサブアレーとがセンスアンプを共有するか、または読み出しまたは書き込み動作で使用される信号線として、複数のセンスアンプ列で共有するものと、同一ブロック行に関わるセンスアンプ列で共有するものとを併用する場合、リフレッシュ対象のサブアレーを優先する。
【００６２】
そのため、データ読み出し時に読み出すことができないメモリセルのデータを１（ゼロでもよい）と仮定してパリティを生成し、それをデータの書き込み時に記憶しておいたパリティの値と比較して、１（またはゼロ）と仮定したデータの値を確定する。また、リフレッシュ対象のサブアレーを優先したためメモリセルに書き込むことができないデータをデータレジスタ１０４に一時的に記憶、保持する。そして、データレジスタ１０４に保持されたデータが本来書き込まれるべきメモリセルを含む行に対してつぎのデータの読み出しまたは書き込みの動作がおこなわれるときに、その有効なデータを対応するメモリセルに書き戻す。
【００６３】
図１６は、メモリセルアレー１０８の構成の一例を説明するための模式図である。メモリセルアレー１０８は、特に限定しないが、たとえば２０個のサブアレーが４行×５列のマトリクス状に配置された構成となっている。各サブアレーは、特に図示しないが、複数のメモリセルがマトリクス状に配置された構成となっている。実施の形態２では、一ブロックはたとえば５個のサブアレーにより構成されており、メモリセルアレー１０８はたとえば４個のブロックで構成されている。
【００６４】
図１６に示す例では、ブロック１は、図中に「１−１」〜「１−４」で示す４個のサブアレーおよび「１Ｐ」で示す１個のパリティ用のサブアレーで構成される。同様に、ブロック２は、図中に「２−１」〜「２−４」で示す４個のサブアレーおよび「２Ｐ」で示す１個のパリティ用のサブアレーで構成される。ブロック３およびブロック４についても同様である。同一のブロックに含まれる５個のサブアレーは同一のブロック行に配置される。つまり、同一ロウアドレスのワード線に沿って並ぶ一列のサブアレーが同一のブロックに含まれる。
【００６５】
各サブアレーは、ワード・ドライバ１８４およびセンスアンプ列１８５により囲まれる。ワード・ドライバ１８４は、サブアレーごとに独立して動作することが可能な構成となっている。たとえば、実施の形態２では、一つのブロックあたり２ｋ（ただしｋ＝１０２４）個のセンスアンプ(ビット線対)が設けられており、５１２個のセンスアンプごとにワード・ドライバ１８４が設けられている。センスアンプ列１８５により挟まれる領域、すなわち一つのブロック行には、たとえば５１２本または１０２４本のワード線が配置される。
【００６６】
そして、データレジスタ１０５ａ〜１０５ｄ（図１５では、代表して符号１０４を付した）はロウアドレスごとに設けられており、メモリセルアレー１０８と同じロウアドレスを有する。各データレジスタ１０５ａ〜１０５ｄに保持されているデータが有効であるか否かは、フラグにより識別される。すなわち、フラグは、データレジスタ１０５ａ〜１０５ｄに保持されているデータが有効であるか無効であるかを識別する手段としての機能を有する。たとえば、保持データが有効である場合にはフラグは１であり、無効である場合にはゼロとなる。また、各データレジスタ１０５ａ〜１０５ｄには、データとともに、そのデータが本来記憶されるべきメモリセルのコラムアドレス（またはコラムアドレスとロウアドレスでもよい）およびサブアレーのアドレスが記憶される。
【００６７】
図１７は、実施の形態２におけるリフレッシュ単位を説明するための模式図である。図１７に示すように、リフレッシュ動作はサブアレー単位でおこなわれる。図１７には、ブロック３の４番目に位置するサブアレー、すなわち３−４のサブアレーがリフレッシュ対象となっている場合が示されている。図１７に示す構成では、１ブロックあたり５個のサブアレーがあるため、従来のブロック単位でリフレッシュをおこなう場合の５分の１の間隔でリフレッシュをおこなう。つまり、リフレッシュ・オシレータ１２１で生成された発振信号は、分周器１２２により、従来のリフレッシュ・タイミングを制御する信号の５倍の周波数を有するように分周される。
【００６８】
このリフレッシュ信号生成回路１０２から出力されたリフレッシュ信号ｒｅｆｚに基づいて内部アドレス生成回路１０３により順次リフレッシュ対象のサブアレーを活性化するためのロウアドレスが生成され、その生成されたロウアドレスに基づいてリフレッシュ動作がおこなわれるのは実施の形態１と同じである。
【００６９】
図１８は、センスアンプとデータバスとの接続関係の要部を示す回路図である。図１８において、ＷＤＢおよび／ＷＤＢは通常のデータ書き込み動作をおこなう際に使用されるデータバス対、ＣＬは通常のデータ書き込み動作をおこなう際に使用されるコラム選択線、ＲＷＤＢおよび／ＲＷＤＢはデータレジスタ１０４からのデータ書き戻し動作をおこなう際に使用されるデータバス対、ＲＣＬはデータレジスタ１０４からのデータ書き戻し動作をおこなう際に使用されるコラム選択線である。
【００７０】
つまり、実施の形態２にかかる半導体記憶装置では、通常のデータ書き込み動作用のデータバス対ＷＤＢ，／ＷＤＢおよびコラム選択線ＣＬの他に、データ書き戻し動作用のデータバス対ＲＷＤＢ，／ＲＷＤＢおよびコラム選択線ＣＬを有する。図１８のＷＣＬは、データの書き込みおよび書き戻し対象のサブアレーに対応するセンスアンプ列を選択するための選択線である。この選択線ＷＣＬの電位レベルは、データの書き込みおよび書き戻しの対象となっているサブアレーのセンスアンプ列に対して共通に「Ｈ」とされる。
【００７１】
各センスアンプ１８５は、２個のスイッチング・トランジスタＱ１，Ｑ２を介して通常書込み用のデータバスＷＤＢに接続されているとともに、２個のスイッチング・トランジスタＱ３，Ｑ４を介して通常書込み用のデータバス／ＷＤＢに接続されている。また、各センスアンプ１８５は、２個のスイッチング・トランジスタＱ５，Ｑ６を介して書き戻し用のデータバスＲＷＤＢに接続されているとともに、２個のスイッチング・トランジスタＱ７，Ｑ８を介して書き戻し用のデータバス／ＲＷＤＢに接続されている。４個のトランジスタＱ１，Ｑ３，Ｑ５，Ｑ７は、選択線ＷＣＬの電位レベルが「Ｈ」のときにオン状態となる。
【００７２】
２個のトランジスタＱ２，Ｑ４は、通常のデータ書き込み動作用のコラム選択線ＣＬの電位レベルが「Ｈ」のときにオン状態となる。したがって、選択線ＷＣＬの電位レベルが「Ｈ」のときに通常のデータ書き込み動作用のコラム選択線ＣＬの電位レベルが「Ｈ」となって選択されたセンスアンプ１８５に、データ入出力回路１１５から通常のデータ書き込み動作用のデータバス対ＷＤＢ，／ＷＤＢを介してデータｗｄａｔａが供給される。そのデータは該当するメモリセルに書き込まれる。この様子が図１８の上半部に示されおり、データの流れが実線の片矢印で示されている。
【００７３】
一方、２個のトランジスタＱ６，Ｑ８は、データ書き戻し動作用のコラム選択線ＲＣＬの電位レベルが「Ｈ」のときにオン状態となる。したがって、選択線ＷＣＬの電位レベルが「Ｈ」のときにデータ書き戻し動作用のコラム選択線ＲＣＬの電位レベルが「Ｈ」となって選択されたセンスアンプ１８５に、データレジスタ１０４からデータ書き戻し動作用のデータバス対ＲＷＤＢ，／ＲＷＤＢを介してデータが供給される。そのデータは該当するメモリセルに書き戻される。この様子が図１８の下半部に示されており、データの流れが二点鎖線の片矢印で示されている。データ書き戻し動作用のコラム選択線ＲＣＬは、データレジスタ１０４にデータとともに保持されたコラムアドレスに基づいて「Ｈ」レベルとなる。
【００７４】
センスアンプ１８５とデータバスとの接続関係がこのような構成となっていることによって、選択線ＷＣＬの電位レベルが「Ｈ」となったことにより選択されたセンスアンプ列において、あるメモリセルに書き込みコマンドに応じたデータを書き込む動作と、そのメモリセルとコラムアドレスが同じメモリセルにデータレジスタ１０４から保持データを書き戻す動作とを独立しておこなうことが可能となっている。したがって、データ書き戻し動作用のデータバス対ＲＷＤＢ，／ＲＷＤＢ、データ書き戻し動作用のコラム選択線ＲＣＬおよびスイッチング・トランジスタＱ６，Ｑ８は、データレジスタ１０４に記憶、保持されたデータを対応するメモリセルに書き戻す手段を構成する。
【００７５】
図１９は、図１８に示す回路において、あるメモリセルにデータを書き込むとともに、そのメモリセルと同じロウアドレスのメモリセルにデータレジスタ１０４からデータを書き戻す場合の各信号の波形を示す波形図である。図１９において、ＷＲＴは書き込み用のタイミング信号、ＷＬはワード線電位、ＣＬは通常のデータ書き込み動作用のコラム選択線ＣＬの電位、ＲＣＬはデータ書き戻し動作用のコラム選択線ＲＣＬの電位、ＢＬ，／ＢＬはビット線電位を表す。図１９に示すように、データ書き戻し動作用のコラム選択線ＲＣＬの電位は、通常のデータ書き込み動作用のコラム選択線ＣＬの電位が「Ｈ」レベルとなった後、ｔだけ遅れたタイミングで「Ｈ」レベルとなる。なお、図は模式的なものであり、ｔの大きさは実際を反映しているものではない。
【００７６】
その理由は、データ書き込み時に、あるメモリセルに対応する通常のデータ書き込み動作用のコラム選択線ＣＬが立ち上がった後、そのメモリセルと同じロウアドレスに対応するデータレジスタ１０４のフラグを調べ、その値が１、すなわちデータレジスタに有効なデータが保持されている場合に、対応するデータ書き戻し動作用のコラム選択線ＲＣＬが立ち上がるからである。
【００７７】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、通常のデータ読み出し動作、すなわちリフレッシュ動作と重ならずにデータの読み出しが単独でおこなわれる場合で、かつデータレジスタ１０４のフラグがゼロの場合について、図２０を例にして説明する。図２０に示す例では、ブロック２がデータの読み出し対象となっている。そのため、ブロック２に属する２−１、２−２、２−３、２−４および２Ｐの５個のサブアレーが活性化されており、これら５個のサブアレー内の各メモリセルからデータおよびパリティが出力される。
【００７８】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、通常のデータ読み出し動作で、かつデータレジスタ１０４のフラグが１の場合について、図２１を例にして説明する。図２１に示す例では、ブロック２がデータの読み出し対象となっているが、データレジスタに保持されているコラムアドレスと読み出し対象のコラムアドレスが一致し、データレジスタ１０５ｂには、２−４のサブアレー内の読み出し対象のメモリセルに書き込まれるべき有効なデータが保持されている。この場合、２−１、２−２、２−３および２Ｐの各サブアレーについては、該当するメモリセルからデータおよびパリティが出力されるが、２−４のサブアレーからは正しいデータは出力されない。
【００７９】
その代わり、データレジスタ１０５ｂから論理回路２０１を介して正しいデータが出力される。この論理回路２０１については後述する。そして、データレジスタ１０５ｂに保持されたデータは、２−４のサブアレーの該当するメモリセルに書き戻される。保持データが書き戻されたことにより、データレジスタ１０５ｂに保持されたデータは無効となるので、データレジスタ１０５ｂの該当するフラグはゼロになる。コラムアドレスが不一致のときには、図２０と同様の通常の読み出し動作が実行されるとともに、データレジスタのデータが書き戻される。
【００８０】
図２２は、論理回路２０１の構成の一例を示す回路図である。この論理回路２０１は、一ブロックあたりのサブアレーの数と同じ個数、図示例では５個のトランスファゲートＴｒ５〜Ｔｒ９と、それと同数（５個）のインバータＩｎ１５〜Ｉｎ１９により構成されている。図２２において、ｓｅｇ０ｚ〜ｓｅｇ４ｚは、各アドレスに対応するデータレジスタに保持されていたデータの、サブアレーのコラム方向のアドレス、ｒｅｇａ０１はアドレスａ０１に対応するデータレジスタに保持されていたデータである。ここで、サブアレーのコラム方向のアドレスｓｅｇ０ｚ〜ｓｅｇ４ｚにおいて、ｓｅｇｊｚ（ただし、ｊは０〜４）のｊはサブアレー番号をｉ−ｊとしたときのｊである。
【００８１】
また、ｒｃｄｂｐｚはパリティのサブアレーに対応するリードコモンデータバス、ｒｃｄｂ０ｚ〜ｒｃｄｂ３ｚは一ブロック内のパリティのサブアレーを除く４個のサブアレーに対応するリードコモンデータバスである。リードコモンデータバスｒｃｄｂｐｚ，ｒｃｄｂ０ｚ〜ｒｃｄｂ３ｚは、通常の読み出しデータに対するデータバスと共通である。ｓｅｇ０ｚ〜ｓｅｇ４ｚの各電位レベルは、選択されているときに「Ｈ」となり、非選択時には「Ｌ」となる。
【００８２】
トランスファゲートＴｒ５は、ｓｅｇ０ｚの信号およびそれをインバータＩｎ１５により反転してなる信号により制御され、ｓｅｇ０ｚの電位レベルが「Ｈ」のときにオン状態となる。トランスファゲートＴｒ６は、ｓｅｇ１ｚの信号およびそれをインバータＩｎ１６により反転してなる信号により制御され、ｓｅｇ１ｚの電位レベルが「Ｈ」のときにオン状態となる。同様に、トランスファゲートＴｒ７、トランスファゲートＴｒ８およびトランスファゲートＴｒ９は、それぞれｓｅｇ２ｚ、ｓｅｇ３ｚおよびｓｅｇ４ｚの電位レベルが「Ｈ」のときにオン状態となる。これらトランスファゲートＴｒ５〜Ｔｒ９のいずれかがオン状態となることによって、データレジスタに保持されていたデータｒｅｇａ０１が所望のリードコモンデータバスｒｃｄｂｐｚ，ｒｃｄｂ０ｚ〜ｒｃｄｂ３ｚに出力される。
【００８３】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、リフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合で、かつデータレジスタ１０４のフラグがゼロの場合について、図２３を例にして説明する。図２３に示す例では、図２０と同様にブロック２がデータの読み出し対象となっており、かつ３−４のサブアレーがリフレッシュ対象となっている。この場合、リフレッシュ動作が優先されるため、３−４のサブアレーに対応するワード線が活性化されるが、２−４のサブアレーのワード線は活性化されない。そのため、２−４のサブアレー内のメモリセルに記憶されたデータは出力されない。
【００８４】
そこで、実施の形態１と同様に、２−４のサブアレーのデータを１と仮定し、これと、２−１、２−２および２−３の３個のサブアレーからの読み出しデータとに基づいてパリティを生成する。そして、その生成したパリティと２Ｐのサブアレーから読み出されたパリティとをパリティ・データ比較回路１０７において比較することによって、２ー４のサブアレーから読み出されるはずのデータの値を確定する。
【００８５】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、リフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合で、かつデータレジスタ１０４のフラグが１の場合について、図２４を例にして説明する。図２４に示す例では、図２０と同様にブロック２がデータの読み出し対象となっており、かつ３−４のサブアレーがリフレッシュ対象となっている。さらに、データレジスタ１０５ｂには本来サブアレー２−２に記憶されるべき有効なデータが保持されており、データレジスタに保持されたコラムアドレスと読み出し対象のコラムアドレスが不一致である。この場合、データの読み出し動作については、リフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合で、かつデータレジスタ１０４のフラグがゼロの場合（図２３に示す場合）と同じである。そして、データレジスタ１０４のフラグが１であるため、該当するデータをデータレジスタ１０５ｂから本来のメモリセルに書き戻し、対応するフラグをゼロにする。コラムアドレスが一致するときには、図２１の場合と同様にレジスタに保持されたデータを正しいデータとしてパリティ・データ比較回路１０７に出力する。
【００８６】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、通常のデータ書き込み動作、すなわちリフレッシュ動作と重ならずにデータの書き込みが単独でおこなわれる場合について、図２５を例にして説明する。図２５に示す例では、ブロック２がデータの書き込みの対象となっており、そのため、ブロック２に属する２−１、２−２、２−３、２−４および２Ｐの５個のサブアレーが活性化されており、これら５個のサブアレー内の各メモリセルにデータおよびパリティが書き込まれる。フラグがゼロの場合には、データレジスタ１０５ｂからのデータの書き戻しや、データレジスタ１０５ｂに保持されているデータを無効にするなどの動作はおこなわれない。
【００８７】
フラグが１で、レジスタ１０５ｂに有効なデータが保持されている場合、書き込み対象のメモリセルのロウアドレスに対応するデータレジスタ１０５ｂに保持されているコラムアドレスが、書き込み対象のメモリセルのコラムアドレスと一致する場合には、該当するフラグをゼロにして、データレジスタ１０５ｂに保持されているデータを無効にする。これは、これから正規のメモリセルに書き込むデータが最新のデータとなるからである。また、書き込み対象のメモリセルのロウアドレスに対応するデータレジスタ１０５ｂに保持されているコラムアドレスが、書き込み対象のメモリセルのコラムアドレスと一致しない場合には、データレジスタ１０５ｂに保持されているコラムアドレスのメモリセルにデータを書き戻し、対応するフラグをゼロにする。
【００８８】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、リフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合で、かつデータレジスタ１０４のフラグがゼロの場合について、図２６を例にして説明する。図２６に示す例では、図２５と同様にブロック２がデータの書き込み対象となっており、かつ３−４のサブアレーがリフレッシュ対象となっている。２−４のサブアレーと３−４のサブアレーは同じセンスアンプを共有するため、リフレッシュ対象である３−４のサブアレーは活性化されるが、２−４のサブアレーは活性化されない。そのため、２−４のサブアレー内のメモリセルにデータを書き込むことができないので、本来２−４のサブアレー内のメモリセルに書き込まれるべきデータを、対応するロウアドレスのデータレジスタ１０５ｂに一旦書き込む。その際、その対応するコラムアドレスとサブアレーのアドレスもデータレジスタ１０５ｂに記憶する。そして、対応するフラグを１とする。
【００８９】
つぎに、実施の形態２にかかる半導体記憶装置１０１において、リフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合で、かつデータレジスタ１０４のフラグが１の場合について、図２７を例にして説明する。図２７に示す例では、ブロック２がデータの書き込み対象となっており、かつ３−３のサブアレーがリフレッシュ対象となっている。さらに、書き込み対象のメモリセルに対応するロウアドレスのデータレジスタ１０５ｂには本来２−４のサブアレーに記憶されるべき有効なデータが保持されている。データレジスタに保持されているコラムアドレスと書き込み対象のコラムアドレスが不一致の場合、まず、データレジスタ１０５ｂに保持されている有効なデータを２−４のサブアレー内の本来のメモリセルに書き戻し、対応するフラグをゼロとする。
【００９０】
その後、リフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合で、かつデータレジスタ１０４のフラグがゼロの場合（図２６に示す場合）と同様にして、リフレッシュ動作が優先されるため本来のメモリセルに書き込むことができないデータ（図示例では、２−３のサブアレーのデータ）をデータレジスタ１０５ｂに、対応するコラムアドレスおよびサブアレーのアドレスとともに格納する。そして、対応するフラグを１とする。なお、データレジスタ１０４に保持されている有効なデータと同じロウアドレスで、かつコラムアドレスが異なるメモリセルに対する通常のデータ書き込み動作のときにも同様にして、データレジスタ１０４に保持された有効なデータを書き戻すことができる。データレジスタに保持されているコラムアドレスと書き込み対象のコラムアドレスが一致する場合には、図２６の場合と同様に書き込むことのできないデータをデータレジスタに格納し、対応するフラグは１のまま維持する。
【００９１】
上述した実施の形態２によれば、実施の形態１と同様の効果、すなわちリフレッシュ動作を隠すためのキャッシュメモリを用いずに、リフレッシュ動作を隠すことができる。したがって、リフレッシュ動作を隠すためにキャッシュメモリを用いた場合に、キャッシュのヒットまたはミスによって読み出し動作の速度や書き込み動作の速度に差が生じるという問題点や、キャッシュミス率を下げるために大きなキャッシュメモリを設けることによる半導体記憶装置の大型化または集積度の低下という問題点を解決することができる。
【００９２】
また、実施の形態２によれば、実施の形態１と同様に、半導体記憶装置１０１をＳＲＡＭインターフェースの記憶装置として用いることができる。また、半導体記憶装置１０１を、ＤＲＡＭインターフェースと同様でかつ外部からのリフレッシュコマンドが不要な記憶装置として用いることができる。また、実施の形態２によれば、サブアレー単位でリフレッシュ動作をおこなうため、従来のブロック単位でリフレッシュをおこなう場合に比べて、リフレッシュ動作時のピーク消費電流が小さくなる。したがって、実施の形態１と同等の効果が得られる。
【００９３】
なお、上述した実施の形態２においては、ロウアドレスによって決まるブロックが４個の場合を例にして説明したが、これに限らず、ブロック数は３個以下でもよいし、あるいは５個以上でもよい。また、メモリセルアレー１０８の構成、センスアンプの数、センスアンプとデータバスとの接続の構成、リフレッシュ信号生成回路１０２、パリティ生成回路１０６およびパリティ・データ比較回路１０７は、いずれも上述した構成に限らず、種々設計変更可能である。
【００９４】
また、データレジスタ１０４に有効なデータが保持されていることを識別するためのフラグの代わりに、データレジスタ１０４に保持されているアドレスと、データの読み出しまたは書き込み対象のアドレスとを比較することによって、データレジスタ１０４に有効なデータが保持されているか否かを識別するようにしてもよいし、あるいはスイッチ手段によりデータレジスタ１０４へのデータの入出力を制御するようにしてもよい。さらには、データレジスタ１０４に保持されている有効なデータに対応するアドレスをコントローラ側で記憶しておき、その記憶したアドレスに基づいて、データレジスタ１０４に有効なデータが保持されているか否かを識別するようにしてもよい。
【００９５】
（付記１）  書き込みデータに基づいてパリティを生成するパリティ生成手段と、
データの読み出しまたは書き込みを同時におこなう対象であるブロックを複数有し、それら各ブロックは、書き込みデータを記憶する複数のサブアレー、および前記書き込みデータに基づいて前記パリティ生成手段により生成されたパリティを記憶する１以上のサブアレーを有し、各サブアレーは複数のメモリセルを有するメモリセルアレーと、
前記サブアレーごとにリフレッシュ動作をおこなうリフレッシュ手段と、
リフレッシュ動作とデータの読み出し動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため読み出すことができないサブアレー内のメモリセルのデータをゼロまたは１と仮定して生成したパリティの値と、読み出し対象のデータが書き込まれたときに記憶された対応するパリティの値とを比較して、前記読み出すことができないメモリセルに記憶されているデータを確定するパリティ・データ比較手段と、
を具備することを特徴とする半導体記憶装置。
【００９６】
（付記２）  前記メモリセルアレーは、さらに同一のブロックに含まれるサブアレーがすべて異なるブロック行に配置されてなることを特徴とする付記１に記載の半導体記憶装置。
【００９７】
（付記３）  前記メモリセルアレーは、さらに同一のブロックに含まれるサブアレーがすべて同じブロック行に配置されてなることを特徴とする付記１に記載の半導体記憶装置。
【００９８】
（付記４）  書き込みデータに基づいてパリティを生成するパリティ生成手段と、
データの読み出しまたは書き込みを同時におこなう対象であるブロックを複数有し、それら各ブロックは、書き込みデータを記憶する複数のサブアレー、および前記書き込みデータに基づいて前記パリティ生成手段により生成されたパリティを記憶する１以上のサブアレーを有し、各サブアレーは複数のメモリセルを有するメモリセルアレーと、
前記サブアレーごとにリフレッシュ動作をおこなうリフレッシュ手段と、
リフレッシュ動作とデータの書き込み動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため書き込むことができないサブアレー内のメモリセルに対するデータを一時的に保持する記憶領域と、
を具備することを特徴とする半導体記憶装置。
【００９９】
（付記５）  前記メモリセルアレーは、さらに同一のブロックに含まれるサブアレーがすべて異なるブロック行に配置されてなることを特徴とする付記４に記載の半導体記憶装置。
【０１００】
（付記６）  前記メモリセルアレーは、さらに同一のブロックに含まれるサブアレーがすべて同じブロック行に配置されてなることを特徴とする付記４に記載の半導体記憶装置。
【０１０１】
（付記７）  前記記憶領域は、書き込みデータを記憶する領域と、その書き込みデータが本来書き込まれるべきメモリセルの少なくともロウアドレスまたはコラムアドレスの一方を記憶する領域とを有することを特徴とする付記４に記載の半導体記憶装置。
【０１０２】
（付記８）  さらに、リフレッシュ動作とデータの読み出しまたは書き込みの動作とが同時におこなわれないときに、前記記憶領域に保持されたデータを対応するメモリセルに書き戻す書き戻し制御手段を具備したことを特徴とする付記４〜７のいずれか一つに記載の半導体記憶装置。
【０１０３】
（付記９）  前記記憶領域は、前記メモリセルアレーの各行ごとに設けられていることを特徴とする付記４〜７のいずれか一つに記載の半導体記憶装置。
【０１０４】
（付記１０）  さらに、前記記憶領域に有効なデータが保持されている場合、その保持されたデータが本来書き込まれるべきメモリセルを含む行に対してつぎのデータの読み出しまたは書き込みの動作がおこなわれるときに、前記記憶領域に保持されたデータを対応するメモリセルに書き戻す書き戻し制御手段を具備することを特徴とする付記９に記載の半導体記憶装置。
【０１０５】
（付記１１）  書き込みデータに基づいてパリティを生成するパリティ生成手段と、
データの読み出しまたは書き込みを同時におこなう対象であるブロックを複数有し、それら各ブロックは、書き込みデータを記憶する複数のサブアレー、および前記書き込みデータに基づいて前記パリティ生成手段により生成されたパリティを記憶する１以上のサブアレーを有し、各サブアレーは複数のメモリセルを有するメモリセルアレーと、
前記サブアレーごとにリフレッシュ動作をおこなうリフレッシュ手段と、
リフレッシュ動作とデータの読み出し動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため読み出すことができないサブアレー内のメモリセルのデータをゼロまたは１と仮定して生成したパリティの値と、読み出し対象のデータが書き込まれたときに記憶された対応するパリティの値とを比較して、前記読み出すことができないメモリセルに記憶されているデータを確定するパリティ・データ比較手段と、
リフレッシュ動作とデータの書き込み動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため書き込むことができないサブアレー内のメモリセルに対するデータを一時的に保持する記憶領域と、
を具備することを特徴とする半導体記憶装置。
【０１０６】
（付記１２）  前記記憶領域は各列ごとに少なくとも１つ以上設けられていることを特徴とする付記１１に記載の半導体記憶装置。
【０１０７】
（付記１３）  さらに、前記記憶領域に保持されているデータが有効であるか無効であるかを識別する手段を具備することを特徴とする付記１１または１２に記載の半導体記憶装置。
【０１０８】
（付記１４）  さらに、データの読み出し時に、前記記憶領域に記憶された、読み出し対象のメモリセルに書き込まれるべき有効なデータを、当該データが本来書き込まれるべきメモリセルに対応するデータバスに出力する回路を具備することを特徴とする付記１１に記載の半導体記憶装置。
【０１０９】
（付記１５）  データの読み出しまたは書き込みを同時におこなう対象であるブロックを複数に分割してなるサブアレーごとにリフレッシュ動作をおこなう工程と、
データの書き込み時に書き込みデータのパリティを生成して記憶する工程と、リフレッシュ動作とデータの読み出し動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため読み出すことができないサブアレー内のメモリセルのデータをゼロまたは１と仮定して生成したパリティの値と、読み出し対象のデータが書き込まれたときに記憶された対応するパリティの値とを比較して、前記読み出すことができないメモリセルに記憶されているデータを確定する工程と、
を含むことを特徴とするメモリアクセス方法。
【０１１０】
（付記１６）  データの読み出しまたは書き込みを同時におこなう対象であるブロックを複数に分割してなるサブアレーごとにリフレッシュ動作をおこなう工程と、
データの書き込み時に書き込みデータのパリティを生成して記憶する工程と、リフレッシュ動作とデータの書き込み動作が同時におこなわれるときに、リフレッシュ動作により別のブロックのサブアレーが活性化されたため書き込むことができないサブアレー内のメモリセルのデータを当該メモリセル以外の記憶領域に一時的に記憶、保持する工程と、
を含むことを特徴とするメモリアクセス方法。
【０１１１】
（付記１７）  前記記憶領域に、書き込みデータとともに、その書き込みデータが本来書き込まれるべきメモリセルの少なくともロウアドレスまたはコラムアドレスの一方が記憶されることを特徴とする付記１６に記載のメモリアクセス方法。
【０１１２】
（付記１８）  さらに、リフレッシュ動作とデータの読み出しまたは書き込みの動作とが同時におこなわれないときに、前記記憶領域に保持されたデータを対応するメモリセルに書き戻す工程を含むことを特徴とする付記１６または１７に記載のメモリアクセス方法。
【０１１３】
（付記１９）  さらに、前記記憶領域に有効なデータが保持されている場合、その保持されたデータが本来書き込まれるべきメモリセルを含む行に対してつぎのデータの読み出しまたは書き込みの動作がおこなわれるときに、前記記憶領域に保持されたデータを対応するメモリセルに書き戻す工程を含むことを特徴とする付記１６〜１８のいずれか一つに記載のメモリアクセス方法。
【０１１４】
【発明の効果】
本発明によれば、リフレッシュ動作とデータの読み出しや書き込みとが同時に起こる場合、読み出せないメモリセルのデータはパリティにより確定され、また、書き込めないメモリセルのデータは別の領域に一時的に記憶、保持された後、本来のメモリセルに書き戻される。したがって、キャッシュメモリを用いることなく、リフレッシュ動作を見かけ上隠すことができるので、キャッシュメモリを用いてリフレッシュ動作を見かけ上隠す場合の問題点を解決することができる。すなわち、キャッシュのヒットまたはミスによって読み出し動作の速度や書き込み動作の速度に差が生じるという問題点や、キャッシュミス率を下げるために大きなキャッシュメモリを設けることによる半導体記憶装置の大型化または集積度の低下という問題点を解決することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体記憶装置の構成を示すブロック線図である。
【図２】本発明の実施の形態１にかかる半導体記憶装置においてメモリセルアレーの構成の一例を説明するための模式図である。
【図３】本発明の実施の形態１にかかる半導体記憶装置においてワード線の階層化構造の一例を説明するための模式図である。
【図４】本発明の実施の形態１にかかる半導体記憶装置においてセンスアンプとデータバスとの接続関係の要部を示す回路図である。
【図５】図４に示す回路について各信号の論理関係を示すダイアグラムである。
【図６】本発明の実施の形態１にかかる半導体記憶装置においてリフレッシュ対象のサブアレーを選択する機構の一例を説明するための模式図である。
【図７】本発明の実施の形態１にかかる半導体記憶装置においてライトデータバッファの構成の一例を示す回路図である。
【図８】図７に示す回路について各信号の論理関係を示す論理値表である。
【図９】本発明の実施の形態１にかかる半導体記憶装置においてパリティ生成回路の構成の一例を示す回路図である。
【図１０】本発明の実施の形態１にかかる半導体記憶装置においてパリティ・データ比較回路の構成の一例を示す回路図である。
【図１１】本発明の実施の形態１にかかる半導体記憶装置において通常のデータ読み出し動作またはデータ書き込み動作が単独でおこなわれる場合について説明するための模式図である。
【図１２】本発明の実施の形態１にかかる半導体記憶装置においてリフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合について説明するための模式図である。
【図１３】本発明の実施の形態１にかかる半導体記憶装置においてリフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合について説明するための模式図である。
【図１４】本発明の実施の形態１にかかる半導体記憶装置においてリフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合について説明するための模式図である。
【図１５】本発明の実施の形態２にかかる半導体記憶装置の構成を示すブロック線図である。
【図１６】本発明の実施の形態２にかかる半導体記憶装置においてメモリセルアレーの構成の一例を説明するための模式図である。
【図１７】本発明の実施の形態２にかかる半導体記憶装置においてリフレッシュ単位を説明するための模式図である。
【図１８】本発明の実施の形態２にかかる半導体記憶装置においてセンスアンプとデータバスとの接続関係の要部を示す回路図である。
【図１９】図１８に示す回路について、あるメモリセルにデータを書き込むとともに、そのメモリセルと同じロウアドレスのメモリセルにデータレジスタからデータを書き戻す場合の各信号の波形を示す波形図である。
【図２０】本発明の実施の形態２にかかる半導体記憶装置において通常のデータ読み出し動作が単独でおこなわれる場合（フラグ：ゼロ）について説明するための模式図である。
【図２１】本発明の実施の形態２にかかる半導体記憶装置において通常のデータ読み出し動作が単独でおこなわれる場合（フラグ：１）について説明するための模式図である。
【図２２】本発明の実施の形態２にかかる半導体記憶装置においてデータレジスタからの読み出しデータをデータバスへ供給するための論理回路の構成の一例を示す回路図である。
【図２３】本発明の実施の形態２にかかる半導体記憶装置においてリフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合（フラグ：ゼロ）について説明するための模式図である。
【図２４】本発明の実施の形態２にかかる半導体記憶装置においてリフレッシュ動作とデータの読み出し動作とが同時におこなわれる場合（フラグ：１）について説明するための模式図である。
【図２５】本発明の実施の形態２にかかる半導体記憶装置において通常のデータ書き込み動作が単独でおこなわれる場合について説明するための模式図である。
【図２６】本発明の実施の形態２にかかる半導体記憶装置においてリフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合（フラグ：ゼロ）について説明するための模式図である。
【図２７】本発明の実施の形態２にかかる半導体記憶装置においてリフレッシュ動作とデータの書き込み動作とが同時におこなわれる場合（フラグ：１）について説明するための模式図である。
【符号の説明】
１，１０１  半導体記憶装置
２，１０２  リフレッシュ信号生成回路
３，１０３  内部アドレス生成回路
４  ライトデータバッファ
５  ライトデータバッファ制御回路
６，１０６  パリティ生成回路
７，１０７  パリティ・データ比較回路
８，１０８  メモリセルアレー
１０４，１０５ａ〜１０５ｄ  データレジスタ
ＲＷＤＢ，／ＲＷＤＢ  データ書き戻し動作用のデータバス対
ＲＣＬ  データ書き戻し動作用のコラム選択線
Ｑ６，Ｑ８  スイッチング・トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003938842.tif 000018
【図１８】
0003938842.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
0003938842.tif 000026
【図２６】
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【図２７】
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