(57)【特許請求の範囲】
【請求項１】
動的タグ照合回路において、
第１アドレス信号と第２アドレス信号とを受信するための、及び前記第１アドレス信号が前記第２アドレス信号と異なる時にアドレス比較回路の出力としてアドレス・ミス信号を生成するためのアドレス比較回路であって、前記アドレス・ミス信号は、前記動的タグ照合回路から出力され、所定の持続時間の第１のタイミング区間が、前記アドレス比較回路が前記第１アドレス信号と第２アドレス信号を受信する瞬間と、前記アドレス・ミス信号が前記動的タグ照合回路から出力される瞬間との間に生じることからなる、アドレス比較回路と、
少なくとも１つの強制ミス入力信号を受信した時に、出力として強制ミス出力信号を生成するための強制ミス回路であって、前記第１アドレス信号が前記第２アドレス信号と異なるかどうかとは無関係に、前記動的タグ照合回路から前記強制ミス出力信号が出力され、前記第１のタイミング区間の持続時間にほぼ等しい持続時間を有するタイミング区間が、前記アドレス比較回路が前記第１アドレス信号と前記第２アドレス信号を受信する瞬間と、前記強制ミス出力信号が動的タグ照合回路から出力される瞬間との間に生じる、強制ミス回路
とを備える、動的タグ照合回路。
【請求項２】
前記強制ミス回路は、
第１ソース、第１ドレイン、及び第１ゲートを有する第１ＭＯＳＦＥＴトランジスタであって、前記少なくとも１つの強制ミス入力信号は、前記第１ゲートに提供され、前記第１ドレインは、前記強制ミス回路の出力として機能し、前記強制ミス回路の出力は、ある電位でプリチャージされることからなる、第１ＭＯＳＦＥＴトランジスタと、
第２ソース、第２ドレイン、及び第２ゲートを有する第２ＭＯＳＦＥＴトランジスタであって、前記第２ソースは接地され、前記第２ゲートは前記第１アドレス信号のうちの少なくとも１ビットを受信し、前記第２ドレインは前記第１ＭＯＳＦＥＴトランジスタの前記第１ソースに接続されることからなる、第２ＭＯＳＦＥＴトランジスタと、
第３ソース、第３ドレイン、及び第３ゲートを有する第３ＭＯＳＦＥＴトランジスタであって、前記第３ソースは接地されており、前記第３ゲートは前記第１アドレス信号のうちの反転された１ビットを受信し、前記第３ドレインは前記第１ＭＯＳＦＥＴトランジスタの前記第１ソースと接続されることからなる、第３ＭＯＳＦＥＴトランジスタ
とを備え、
前記強制ミス入力信号は、前記第１ＭＯＳＦＥＴトランジスタを導通させる信号であり、前記第１アドレス信号のうちの前記１ビットは、前記第２ＭＯＳＦＥＴトランジスタ、又は前記第３ＭＯＳＦＥＴトランジスタのどちらか一方を導通させ、
前記強制ミス入力信号は、前記第１アドレス信号の前記１ビット、及び前記反転された１ビットを受信した時にのみ、前記強制ミス回路の出力を接地へと放電することからなる、
請求項１に記載の動的タグ照合回路。
【請求項３】
前記アドレス比較回路の出力をある電位までプリチャージするためのプリチャージ回路を更に備え、前記強制ミス回路は、前記強制ミス回路を介して前記電位を接地へと放電することで、前記強制ミス出力信号を生成し、前記アドレス比較回路は、トランジスタを介して前記電位を放電することで、前記アドレス・ミス信号を生成することからなる、請求項１に記載の動的タグ照合回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、比較回路に関するものであり、とりわけ、キャッシュに用いられて、アドレス比較ミスと強制ミスとの間のタイミングを協調させるタグ比較回路に関するものである。
【０００２】
【従来の技術】
一般に、キャッシュ・メモリは、最近アクセスされた命令及びデータを納める高速中間記憶バッファである。キャッシュから内容を読み出す場合、タグ比較回路は、キャッシュ・タグＲＡＭからのアドレスと、アドレス翻訳器から受信したアドレスまたはＣＰＵからの他のアドレスを比較して、アドレスが一致するか否かを判定する。一致が生じると、アドレス翻訳器からのアドレスまたは他のアドレスと並行して検索された命令が、有効であると判定され、処理が可能になる。一方、アドレス間に一致が生じなければ、ミスが生じたことになり、検索された命令は、無効であることが明らかになる。キャッシュが高速記憶バッファとして機能するためには、アドレス間の比較は、極めて高速度で実施されなければならない。
【０００３】
タグ比較回路にミスを強制することが望ましい場合がある。換言すれば、タグ比較回路の結果が、キャッシュ・タグＲＡＭからのアドレスと、アドレス翻訳器からのアドレスが同じであることを示しているとしても、それにもかかわらず、ミスが見つかり、検索された命令が無効であることが明らかになることが望ましい。例えば、キャッシュが禁止の場合、入力／出力スペースにアクセスする場合、または、キャッシュに書き込みを行う場合に、強制ミスが望ましい場合がある。これらは、強制ミスを所望とする場合の単なる例でしかなく、当業者には、他の例も明らかであろう。
【０００４】
タグ比較回路に強制ミス回路要素を追加することが可能な方法の１つは、比較回路自体の外部に更にある論理回路要素を追加することである。例えば、タグ比較回路からの出力は、強制ミス信号と共にＯＲゲートに入力することが可能である。ＯＲゲートへの２つの入力のどちらかが論理高になると、該回路はミスが生じたことを示す。代わりに、タグ比較回路からの出力と強制ミス信号の両方が論理低の場合、該回路は、ヒットが生じたことを示し、検索された命令による処理が進められる。
【０００５】
しかし、この追加の論理回路要素には、追加遅延が導入されるという欠点がある。この追加遅延によって、回路の速度が低くなり、それにより、プロセッサの速度が低下する。また、追加遅延によって、タグ比較回路からの結果が、強制ミス回路からの結果とは異なる時間に得られることになる。それら結果間の遅延によって、動的タグ比較回路の下流の回路は、２組の結果間の遅延差を処理することが必要になるため、該下流回路に影響が生じることになる。従って、追加の論理回路要素によって、プロセッサ全体の速度を低下させ、タグ比較回路の下流の回路要素を複雑化させる遅延が導入されることになる。
【０００６】
この追加の論理回路要素のもう１つの欠点は、２組の結果間のタイミング差によって、タグ比較回路を組み込むチップの特性付け及び評価が複雑化する点にある。チップの性能が、ミスがどこに生じるかに依存して、すなわち、ミスがタグ比較回路で生じるのか、あるいは、強制ミス回路で生じるのかに依存して異なるので、比較回路の評価が複雑になる。チップは、ミスがタグ比較回路による場合はある仕方で、強制ミス回路による場合は他の仕方で動作し、従って、チップは、異なる入力に基づいて異なる動作をするので、特性付けが複雑になる。また、タイミング差によって、低速経路をトレースするタスクがより困難になるので、特性付けがやはり複雑になる。従って、遅延の導入以外に、追加の論理回路要素によっても、動的比較回路要素を含むチップの評価及び特性付けが複雑になる。
【０００７】
追加の論理回路要素に対する代替案として、動的比較回路要素に変更を施して、強制ミス信号を早期に発生させることにより、強制ミス回路の結果が、タグ比較回路の結果より先に生じるようにすることも可能である。しかし、この代替案は、達成が容易ではないか、あるいは、おそらく実施不可能でさえあり、論理回路要素に再設計を施して、強制ミス信号を早期に発生して、同じだけ保持するようにする必要があろう。従って、タグ比較回路の結果より先に、強制ミス回路の結果を発生するのは困難となる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、アドレス比較回路からの結果と一致したタイミングで、強制ミス回路の結果を与えることが可能な動的比較回路を提供することにある。
【０００９】
本発明の他の目的は、強制ミス回路からの結果を迅速に与える動的比較回路を提供することにある。
【００１０】
本発明の他の目的は、動的比較回路を含むチップの特性付けを簡単にする動的比較回路を提供することにある。
【００１１】
本発明の他の目的は、動的比較回路を含むチップの評価を簡単にする動的比較回路を提供することにある。
【００１２】
本発明の他の目的は、比較回路の下流における入力強制ミス信号及び回路の設計を簡単にすることにある。
【００１３】
本発明の更なる目的、利点、及び新規の特徴については、後続の詳細な説明に記載されており、当業者には、この詳細な説明を閲読し、あるいは、本発明を実施すれば明らかになるであろう。
【００１４】
【課題を解決するための手段】
以上の及びその他の目的を達成するために、本発明の好適な実施例による動的比較回路は、第１のアドレス信号及び第２のアドレス信号を受信して、前記第１のアドレス信号が前記第２のアドレス信号と異なる場合、アドレス・ミス信号を出力するためのアドレス比較回路を具備する。第１のアドレス信号は、動的信号であり、一方、第２のアドレス信号は、好適な実施例の場合、静的信号である。動的比較回路には、さらに、少なくとも１つの強制ミス入力信号の受信に基づいて、強制ミス信号を出力するための強制ミス回路が含まれる。強制ミス入力信号によって、２つのアドレス信号が互いに異なるか否かに関係なく、第１と第２のアドレス信号間にミスが強制される。強制ミス回路は、アドレス比較回路によるアドレス・ミス信号の出力時に同期した時間に強制ミス信号を出力するので、強制ミス回路とアドレス比較回路は、互いに、同時にそれぞれの出力を発生することになる。
【００１５】
本発明の場合、強制ミス出力信号は、アドレス比較信号と同時に発生するので、動的比較回路によって、タグ比較回路の上流と下流の両方における回路の設計を簡単にするタイミング一致回路が得られる。タイミングが一致しているので、タグ比較回路を含むどんなチップの特性付け及び評価も、大幅に簡略化される。また、本発明によれば、追加遅延の導入を必要としない仕方で、強制ミス信号が得られる。
【００１６】
【発明の実施の形態】
次に、本発明の好適な実施例についてさらに詳細に言及することにする。図１を参照すると、好適な実施例による動的タグ照合回路１０が、アドレス比較回路１２と、強制ミス回路１４と、プルアップ回路１６から構成される。タグ照合回路１０は、キャッシュ・メモリ、更に詳しく言うと、ヒューレット・パッカード社製のＰＡ−７３００ＬＣマイクロプロセッサと連係させて用いるのが望ましい。しかし理解されたいのは、タグ照合回路１０は、他のキャッシュ・メモリ、または、他のタイプの回路にでも使用可能である、ということである。
【００１７】
アドレス比較回路１２は、キャッシュ・タグＲＡＭによって発生されるアドレス信号Ａが、アドレス翻訳器によって発生されるアドレス信号Ｂと異なるか否かを判定する。キャッシュ・タグＲＡＭ、及びアドレス翻訳器は、周知のデバイスであり、従って、本発明の説明を簡潔にするため、図面から省略している。アドレス信号Ａ及びＢが異なる場合、アドレス比較回路１２は、ミス信号を発生する。
【００１８】
強制ミス回路１４は、強制ミス信号ＡＨ及び強制ミス信号ＢＨのような、いずれかの強制ミス入力信号の受信に基づいて、また、別の事象の発生に基づいて、強制ミス出力信号を発生する。強制ミス信号ＡＨか、強制ミス信号ＢＨのいずれかを受信すると、また、他の事象が発生すると、強制ミス回路１４は、強制ミス出力信号を発生する。以下の説明からさらに明らかになるが、強制ミス出力信号によって、タグ照合回路１０は、２つのアドレス信号Ａ及びＢが互いに異なるか否かに関係なく、２つのアドレス信号間にミスが生じたかのように動作せしめられる。強制ミス信号ＡＨ及び強制ミス信号ＢＨは、本発明の説明を簡潔にするために省略している慣用的な回路要素によって発生される。
【００１９】
強制ミス回路１４が、強制ミス出力信号を発生可能にするための他の事象とは、キャッシュ・タグＲＡＭからのアドレス信号Ａの少なくとも１ビットを受信することである。図１に示す例の場合、強制ミス回路１４は、アドレス信号Ａの９番目のビットと、アドレス信号ＮＡの９番目のビットの両方を受信する。アドレス信号ＮＡは、タグ照合回路１０に対する動作の評価段階時に、アドレス信号Ａの反転した形をとり、また動作のプリチャージ段階時には、アドレス信号Ａと共に論理低に保持される。ここで理解されたいのは、強制ミス回路１４は、代替として、アドレス信号Ａ及びＮＡの他のビットを受信することも可能であり、また９番目のビットを選択した理由は、都合良く、該ビットがタグ照合回路１０に近接した位置にあったためである、ということである。
【００２０】
アドレス比較回路１２か、強制ミス回路１４のいずれかによるミス信号の発生前に、プルアップ回路１６は、クロック信号ＣＫを受信して、コンデンサ２４をある電位までプリチャージし、それによって、信号ラインＨＩＴ１を論理値の１にする。コンデンサ２４は、信号ラインＨＩＴ１の容量成分を表すだけであることが望ましいが、追加として、又は代替として、個別の容量素子、又は信号ラインＨＩＴ１に接続された電界効果トランジスタの容量成分から構成されることも可能である。
【００２１】
図１にさらに詳細に示されているアドレス比較回路１２には、複数の排他的ＯＲゲート１８及びトランジスタ２０が含まれているが、そのうちの１対だけしか示されていない。各排他的ＯＲゲート１８は、キャッシュ・タグＲＡＭからアドレス信号Ａの１ビット、アドレス信号ＮＡの同じ１ビット、及びアドレス翻訳器からのアドレス信号Ｂの同じ１ビットを受信する。排他的ＯＲゲート１８は、アドレス信号Ａが高で、Ｂが低の場合か、あるいは、アドレス信号ＮＡが高で、アドレス信号Ｂが高の場合に限って、高信号を出力するように動作する。こうした状況の場合、アドレス信号Ａ及びＢは、互いに異なり、異なるアドレスに関連したトランジスタ２０が、そのゲートで高信号を受信し、その結果導通する。トランジスタ２０が導通した後、プリチャージされたコンデンサ２４が放電して、ラインＨＩＴ１の電位が、接地にまで降下する。
【００２２】
従って、アドレス信号Ａ及びＢにおけるビットのどれかが互いに異なれば、そのそれぞれの排他的ＯＲゲート１８からの出力が、関連するトランジスタ２０をオンにするため、コンデンサ２４が放電し、それによってミスの生じたことが示される。一方、アドレス信号Ａ及びＢの全てのビットが、互いに等しい場合、各排他的ＯＲゲート１８の出力は、低信号になり、トランジスタ２０のどれも導通することはない。アドレス信号Ａ及びＢが互いに等しい場合、トランジスタ２０はオンにならないので、ラインＨＩＴ１の電位は放電されず、むしろ、高状態にとどまって、ヒットが生じたことが示される。
【００２３】
タグ照合回路１０には、さらに、クロック信号ＣＫに接続されたゲートと、トランジスタ２０のソースに接続されたドレインと、接地に接続されたソースとを有するトランジスタ２２が含まれている。クロック信号が、低状態、すなわち、プルアップ回路１６によるラインＨＩＴ１へのプリチャージ時に相当する場合、トランジスタ２２は導通しない。結果として、タグ照合回路１０に対する動作のプリチャージ段階の間、ＨＩＴ１ラインは、アドレス比較回路１２により接地に接続することはできない。しかし、クロック信号ＣＫが高状態になり、これによって、タグ照合回路１０が動作の評価段階になると、トランジスタ２２は、トランジスタ２０のソースを接地に接続し、これによって、アドレスＡ及びＢが互いに一致しなければ、アドレス比較回路１２は、ラインＨＩＴ１上の電位を放電可能になる。
【００２４】
図２を参照すると、排他的ＯＲゲート１８は、ソース及びドレインが互いに接続されている第１の対のＭＯＳＦＥＴトランジスタ３１及び３２と、ソース及びドレインが互いに接続された第２の対のＭＯＳＦＥＴトランジスタ３３及び３４から構成される。第１の対のＭＯＳＦＥＴトランジスタ３１及び３２は、そのドレインにおいて、アドレス信号Ａの１ビットを受信し、一方、第２の対のＭＯＳＦＥＴトランジスタ３３及び３４は、反転アドレス信号ＮＡの同じ１ビットを受信する。ＭＯＳＦＥＴトランジスタ３１のゲートは、反転されたアドレス信号Ｂであるアドレス信号ＮＢの同じ１ビットを受信し、ＭＯＳＦＥＴトランジスタ３２は、アドレス信号Ｂから該ビットを受信するゲートにインバータを備えている。他方の対のＭＯＳＦＥＴトランジスタ３３及び３４に関しては、ＭＯＳＦＥＴトランジスタ３３は、アドレス信号ＮＢから該ビットを受信するゲートにインバータを備え、ＭＯＳＦＥＴトランジスタ３４は、そのゲートにおいてアドレス信号Ｂから該ビットを受信する。
【００２５】
動作の評価段階時に、一方の対のＭＯＳＦＥＴトランジスタ３１及び３２、又は３３及び３４だけが導通することになる。具体的に言うと、アドレス信号Ｂのビットが高状態である場合、ＭＯＳＦＥＴトランジスタ３３及び３４が導通し、アドレス信号Ｂのビットが低状態である場合、ＭＯＳＦＥＴトランジスタ３１及び３２が導通する。また、アドレス信号Ａからの、又はアドレス信号ＮＡからのビットの一方だけが高状態になる。
【００２６】
従って、アドレス信号Ａ及びＢからのビットが両方とも低状態である場合、ＭＯＳＦＥＴトランジスタ３１及び３２が導通し、アドレス信号Ａからトランジスタ２０のゲートへと低値を通す働きをする。一方、アドレス信号Ａ及びＢからのビットが両方とも高状態である場合、ＭＯＳＦＥＴトランジスタ３３及び３４が導通し、アドレス信号ＮＡからトランジスタ２０のゲートへと低値を通す働きをする。従って、アドレス信号Ａ及びＢからのビットが互いに等しい場合、排他的ＯＲゲート１８の出力は低状態のままであり、トランジスタ２０は、非導通状態のままであり、コンデンサ２４は、引き続き、該電位でプリチャージされる。これに対して、アドレス信号Ａ及びＢからのビットが異なる場合、導通状態にある一方の対のＭＯＳＦＥＴトランジスタ３１及び３２、又は３３及び３４が、アドレス信号Ａか、ＮＡのいずれかからの高値を通すので、トランジスタ２０がオンになり、コンデンサ２４が放電して、それによって、ミスの生じたことが示される。
【００２７】
図３には、アドレス信号Ｂをアドレス信号ＮＢに反転するための回路が示されており、これは、１対のＭＯＳＦＥＴトランジスタ３７及び３８から構成される。ＭＯＳＦＥＴトランジスタ３７は、そのソースが電圧源ＶＤＤに接続され、そのドレインがＭＯＳＦＥＴトランジスタ３８のドレインに接続されて、ＭＯＳＦＥＴトランジスタ３８のゲート、及びアドレス信号Ｂにも接続されたそのゲートにインバータを備えている。ＭＯＳＦＥＴトランジスタ３７には、ＰＦＥＴを図解する標準的な手法に基づいて示されているように、そのゲートにインバータが備わっている。ＭＯＳＦＥＴトランジスタ３８のソースは、接地ＧＮＤに接続されており、そのドレインとＭＯＳＦＥＴトランジスタ３７のソースとの間に接続された共通部分によって、アドレス信号ＮＢが発生する。図３の回路は、周知の仕方で動作し、アドレス信号Ｂが高状態である場合には、ＭＯＳＦＥＴトランジスタ３８を導通させて、アドレス信号ＮＢを接地に連結し、また、アドレス信号Ｂが低状態である場合には、ＭＯＳＦＥＴトランジスタ３７を導通させて、アドレス信号ＮＢを電源ＶＤＤに連結する。
【００２８】
図４には、プルアップ回路１６のより詳細な回路図が示されており、これは、ＨＩＴ１ライン上の信号を反転するための１対のＭＯＳＦＥＴトランジスタ４３及び４４から構成されている。図示の例の場合、タグ照合回路１０においてヒットが生じると、ＨＩＴ１ラインが高状態ＨＩＴＨになり、反転ＭＯＳＦＥＴトランジスタ４３及び４４を通過すると、低状態ＨＩＴＬになる。また、プルアップ回路１６には、ＰＦＥＴトランジスタ４１も含まれ、これは、そのゲートでクロック信号ＣＫを受信して、クロック信号ＣＫが低相部分にある間、コンデンサ２４を、従ってラインＨＩＴ１をプリチャージする。
【００２９】
回路１６には、さらに、ラインＨＩＴ１上の電位を保持する、すなわち、ラッチするためのＭＯＳＦＥＴトランジスタ４２が含まれている。強制ミス回路１４、又はトランジスタ２０を介して、ある程度の漏洩を生じる可能性があるので、回路１６は、ラインＨＩＴ１上の電位を保持することが望ましい。ラインＨＩＴ１上の信号が高状態である場合、トランジスタ４２は導通するため、該信号が電源ＶＤＤに連結される。一方、ラインＨＩＴ１上の信号が低状態である場合、回路１６は、低レベル信号を接地ＧＮＤに連結するために、ＭＯＳＦＥＴトランジスタ４５を備える。
【００３０】
図５を参照すると、強制ミス回路１４は、ＭＯＳＦＥＴトランジスタ５１乃至５４から構成される。ＭＯＳＦＥＴトランジスタ５１及び５３は、それぞれ、ゲートにおいて強制ミス信号ＡＨ及びＢＨを受信し、互いに接続されたソースを備え、また互いに接続されたドレインを備える。トランジスタ５１及び５３のドレインは、ラインＨＩＴ１にも連結されている。ＭＯＳＦＥＴトランジスタ５２及び５４は、それぞれ、ゲートにおいてアドレス信号Ａ及びＮＡの１ビットを受信し、互いに接続されたソースを備え、また互いに接続されたドレインを備える。ＭＯＳＦＥＴトランジスタ５２及び５４は、それらのドレインが、ＭＯＳＦＥＴトランジスタ５１及び５３のソースに接続されることにより、ラインＩ１を形成し、それらのソースが、図１に示すように、クロック信号が高状態である間、トランジスタ２２に、従って接地ＧＮＤに接続される、ラインＨＩＴＧに接続されている。
【００３１】
強制ミス回路１４は、強制ミス信号ＡＨとＢＨのどちらも到着しない場合には、ＭＯＳＦＥＴトランジスタ５１及び５３が導通せず、ラインＨＩＴ１の電位が、強制ミス回路１４の影響を受けないようにする働きをする。一方、トランジスタ５１と５３のどちらか、あるいは、両方であっても、導通した場合には、トランジスタ５１と５３の一方または両方が導通することによって、ラインＨＩＴ１が、中間ラインＩ１に連結される。アドレス信号Ａ及びＮＡが到着すると、２つのトランジスタ５２と５４のいずれか一方が導通するため、コンデンサ２４が、強制ミス回路１４及びトランジスタ２２を通る電流経路によって、接地に放電可能になる。
【００３２】
次に、図１−５、さらに、図６に示すタイミング図を参照して、動的タグ照合回路１０全体の動作について要約することにする。クロック信号ＣＫが低状態である間の動作のプリチャージ段階時に、プルアップ回路１６内のＭＯＳＦＥＴトランジスタ４１が、ほぼＶＤＤの電位までコンデンサ２４にプリチャージする。次に、アドレス比較回路１２、及び強制ミス回路１４によって実施される評価段階が、クロック高状態の間の後で生じる。評価のタイミングは、プリチャージ時に低状態に保持される、動的アドレス信号Ａ及びＮＡの到着に更に精確に基づいている。アドレス信号Ｂと、強制ミス信号ＡＨ及びＢＨは、静的信号であり、アドレス信号Ａ及びＮＡの到着前に安定し、クロック信号ＣＫが低状態になるまで、安定していなければならない。
【００３３】
アドレス比較回路１２、及び強制ミス回路１４の結果に基づいて、コンデンサ２４及びラインＨＩＴ１の電位が高状態にとどまり、ヒットが示されるか、あるいは、ミスがアドレス・ミスであるか、強制ミスであるかに関係なく、接地に放電してミスが示される。ラインＨＩＴ１の電位は、プルアップ回路１６によって反転され、ラインＨＩＴＬに出力される。
【００３４】
好都合なことに、強制ミス回路１４は、アドレス信号Ａから少なくとも１ビットを受信するので、強制ミス回路１４は、アドレス比較回路１２がその結果を出力するのと同時に、その結果を出力する。強制ミスとアドレス・ミスとの間におけるこのタイミングの一致によって、タグ照合回路１０を含む任意のチップ、又は回路の特性付け、及び評価が大幅に簡略化される。
【００３５】
本発明によれば、アドレス比較回路１２の出力は、従来のキャッシュ・メモリにおけるように、強制ミス信号と共にゲート制御を受けることはない。むしろ、強制ミス回路１４は、この追加ゲートを排除し、従って、ゲートに関連した遅延を排除する。強制ミス回路１４は、アドレス比較回路と同時にその出力を生成するので、タグ照合回路１０の下流の回路設計は、異なるタイプのミス間、すなわち、強制ミスとアドレス・ミスとの間の遅延によって影響されない。強制ミス出力信号が、アドレス・ミス信号に対して遅延しないので、タグ照合回路１０を含むキャッシュ・メモリは、更に高速度で動作することも可能である。
【００３６】
本発明の好適な実施例の以上の説明は、例証及び解説を目的として提示したものである。余すところなく述べようとか、あるいは、本発明を開示の形態そのままに限定しようとする意図のものではない。上記の教示に鑑みて、多くの修正及び変更が可能である。
【００３７】
例えば、本発明は、ＭＯＳＦＥＴトランジスタにより、好適に実施したものであるが、代替案として、タグ照合回路を別型式の技法で実施することも可能である。また、強制ミス回路１４は、強制ミス信号ＡＨ及び強制ミス信号ＢＨの両方を受信するように説明したが、強制ミス回路１４は、更に多い、又は更に少ない数の強制ミス入力信号を受信することが可能である。
【００３８】
本実施例の選択及び説明は、本発明の原理、及びそれらの実際の応用例を説明することによって、当業者が、所存とする特定の用途に最も適するように、さまざまな修正を加えて、本発明及び各種実施例を利用可能とするためのものである。本発明の範囲は、特許請求の範囲によって規定されることを意図するものである。
【００３９】
以下に、本発明の実施態様を列挙する。
【００４０】
１．動的タグ照合回路において、
アドレス比較回路であって、第１のアドレス信号と第２のアドレス信号を受信して、上記第１のアドレス信号が、上記第２のアドレス信号と異なる場合、アドレス比較回路の出力として、アドレス・ミス信号を生成するためのアドレス比較回路と、
強制ミス回路であって、上記第１のアドレス信号が、上記第２のアドレス信号と異なるか否かに関係なく、上記第１のアドレス信号と上記第２のアドレス信号との間にミスを強制する少なくとも１つの強制ミス入力信号を受信すると、強制ミス回路の出力として、強制ミス信号を生成するための強制ミス回路とからなり、
該強制ミス回路、及び上記アドレス比較回路が、それぞれの出力を互いに同時に発生するように、上記強制ミス回路は、上記アドレス比較回路が上記アドレス・ミス信号を出力する時と同期した時間で、上記強制ミス信号を出力することを特徴とする、動的タグ照合回路。
【００４１】
２．前記第１のアドレス信号は、キャッシュ・タグＲＡＭのアドレス信号であることを特徴とする、前項１に記載の動的タグ照合回路。
【００４２】
３．前記第２のアドレス信号は、アドレス翻訳器のアドレス信号であることを特徴とする、前項１に記載の動的タグ照合回路。
【００４３】
４．前記アドレス比較回路は、第１及び第２のアドレス信号の各ビット毎に、排他的ＯＲゲートを備え、該排他的ＯＲゲートの各々は、前記第１のアドレス信号のそれぞれのビットと、前記第１のアドレス信号のそれぞれの反転ビットと、前記第２のアドレス信号のそれぞれのビットを受信することを特徴とする、前項１に記載の動的タグ照合回路。
【００４４】
５．前記強制ミス回路は、前記第１のアドレス信号の少なくとも１ビットを受信するため、及び前記強制ミス回路が、前記第１のアドレス信号の前記少なくとも１ビットを受信するまで、前記強制ミス信号の発生を禁止するための手段からなることを特徴とする、前項１に記載の動的タグ照合回路。
【００４５】
６．前記強制ミス回路は、
第１のソース、第１のドレイン、及び第１のゲートを備える第１のＭＯＳＦＥＴトランジスタであって、前記少なくとも１つの強制ミス入力信号は、上記第１のゲートに印加され、上記第１のドレインは、前記強制ミス回路の出力として機能し、前記強制ミス回路の出力は、ある電位でプリチャージされる、第１のＭＯＳＦＥＴトランジスタと、
第２のソース、第２のドレイン、及び第２のゲートを備える第２のＭＯＳＦＥＴトランジスタであって、上記第２のソースは接地に接続され、上記第２のゲートは、前記第１のアドレス信号の少なくとも１ビットを受信し、上記第２のドレインは、上記第１のＭＯＳＦＥＴトランジスタの上記第１のソースに接続される、第２のＭＯＳＦＥＴトランジスタと、
第３のソース、第３のドレイン、及び第３のゲートを備える第２のＭＯＳＦＥＴトランジスタであって、上記第３のソースは接地に接続され、上記第３のゲートは、前記第１のアドレス信号の反転１ビットを受信し、上記第３のドレインは、上記第１のＭＯＳＦＥＴトランジスタの上記第１のソースに接続される、第３のＭＯＳＦＥＴとからなることと、
前記強制ミス信号が、上記第１のＭＯＳＦＥＴトランジスタを導通せしめ、前記第１のアドレス信号の前記１ビットが、上記第２のＭＯＳＦＥＴトランジスタか、上記第３のＭＯＳＦＥＴトランジスタのいずれか一方を導通せしめることと、
前記第１のアドレス信号の前記１ビット、及びその反転１ビットを受信した場合にのみ、前記強制ミス入力信号が、強制ミス回路の出力を接地へと放電することを特徴とする、前項１に記載の動的タグ照合回路。
【００４６】
７．第４のドレイン、第４のゲート、及び第４のソースを備える第４のＭＯＳＦＥＴトランジスタから更になり、上記第４のゲートは、第２の強制ミス入力信号を受信し、上記第４のドレインは、前記強制ミス回路の出力として機能し、上記第４のソースは、前記第１のＭＯＳＦＥＴの前記第１のソースに接続されることを特徴とする、前項６に記載の動的タグ照合回路。
【００４７】
８．前記アドレス比較回路の出力をある電位にまでプリチャージするためのプリチャージ回路から更になり、前記強制ミス回路は、前記強制ミス回路を介して接地に上記電位を放電することによって、前記強制ミス信号を発生し、前記アドレス比較回路は、トランジスタを介して前記電位を放電することによって、前記アドレス・ミス信号を発生することを特徴とする、前項１に記載の動的タグ照合回路。
【００４８】
９．前記プリチャージ回路はクロック信号を受信し、前記アドレス比較回路の出力は、前記強制ミス回路の出力に接続され、上記クロック信号が第１の論理レベルにある場合に、前記プリチャージ回路が、前記アドレス比較回路の出力を前記電位にまでプリチャージし、上記クロック信号が、上記第１の論理レベルの直ぐ後に続く第２の論理レベルにある間のある時点において、前記アドレス比較回路が、前記第１のアドレス信号を前記第２のアドレス信号と比較することを特徴とする、前項８に記載の動的タグ照合回路。
【００４９】
【発明の効果】
本発明は上述のように構成したので、アドレス比較回路１２は、従来のキャッシュ・メモリにおけるように、強制ミス信号と共にゲート制御を受けることはない。むしろ、強制ミス回路１４は、この追加ゲートを排除し、従って、ゲートに関連した遅延を排除する。強制ミス回路１４は、アドレス比較回路と同時にその出力を生成するので、タグ照合回路１０の下流の回路設計は、異なるタイプのミス間、すなわち、強制ミスとアドレス・ミスとの間の遅延によって影響されない。強制ミス出力信号が、アドレス・ミス信号に対して遅延しないので、タグ照合回路１０を含むキャッシュ・メモリは、更に高速度で動作することも可能である。
【図面の簡単な説明】
【図１】本発明の好適な実施例による動的タグ照合回路の概略図である。
【図２】図１の概略図に示す排他的ＯＲゲート、及びプルダウン・トランジスタの略回路図である。
【図３】図１の動的タグ照合回路に用いられるインバータの略回路図である。
【図４】図１の概略図に示すプルアップ回路の略回路図である。
【図５】図１の概略図に示す強制ミス回路の略回路図である。
【図６】図１の動的タグ照合回路の動作を示すタイミング図である。
【符号の説明】
１０  動的タグ照合回路
１２  アドレス比較回路
１４  強制ミス回路
Ａ    第１のアドレス信号
Ｂ    第２のアドレス信号
【図１】
0003935239.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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