(57)【特許請求の範囲】
【請求項１】
少なくとも二つのメモリセルアレイと、前記少なくとも二つのメモリセルアレイに共有されたセンスアンプと、それぞれの前記メモリセルアレイと前記センスアンプとの間に接続された少なくとも二つのトランスファゲートと、前記トランスファゲートに第一の電圧を供給する第一の電圧供給手段とを含む半導体記憶装置であって、
前記トランスファゲートへ前記第一の電圧より高い第二の電圧を供給する第二の電圧供給手段を備え、
通常動作モードと前記メモリセルアレイの品質を試験する試験モードとを有し、
前記第一の電圧供給手段は、前記試験モードにおいて非活性化され、
前記第二の電圧供給手段は、前記試験モードにおいてのみ活性化されることを特徴とする半導体記憶装置。
【請求項２】
前記第一の電圧供給手段は、前記トランスファゲートへ、前記通常動作モードにおける第一の状態において前記第一の電圧を供給し、前記通常動作モードにおける第二の状態においては、前記トランスファゲートを開閉するための電圧を供給する請求項１に記載の半導体記憶装置。
【請求項３】
前記第二の電圧供給手段は、全ての前記トランスファゲートへ前記第二の電圧を供給する請求項１に記載の半導体記憶装置。
【請求項４】
それぞれの前記トランスファゲートはトランジスタを含み、前記第一の電圧及び前記第二の電圧は、前記トランジスタのゲートに供給される請求項１に記載の半導体記憶装置。
【請求項５】
少なくとも二つのメモリセルアレイと、前記少なくとも二つのメモリセルアレイに共有されたセンスアンプと、それぞれの前記メモリセルアレイと前記センスアンプとの間に接続された少なくとも二つのトランスファゲートと、前記トランスファゲートに第一の電圧を供給する第一の電圧供給手段と、前記トランスファゲートへ前記第一の電圧より高い第二の電圧を供給する第二の電圧供給手段を備えた半導体記憶装置の試験方法であって、
前記半導体記憶装置は、通常動作モードと前記メモリセルアレイの品質を試験する試験モードを有し、
前記半導体記憶装置により前記試験モード時に活性化される信号に応じて、前記第一の電圧供給手段を非活性化し、かつ、前記第二の電圧供給手段を活性化して前記第二の電圧を前記トランスファゲートへ供給する供給するステップを有することを特徴とする半導体記憶装置の試験方法。
【請求項６】
通常動作時における第一の状態において、前記トランスファゲートへ第一の電圧を供給するステップと、
前記通常動作時における第二の状態において、前記トランスファゲートを開閉するための第二の電圧を供給するステップをさらに有する請求項５に記載の半導体記憶装置の試験方法。
【請求項７】
前記ステップでは、全ての前記トランスファゲートへ前記通常動作時より高い電圧を供給する請求項５に記載の半導体記憶装置の試験方法。
【請求項８】
それぞれの前記トランスファゲートはトランジスタを含み、前記ステップでは、前記トランジスタのゲートに前記電圧を供給する請求項５に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とその制御方法に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の開発においては、常に回路規模の低減が課題とされており、従来においては、複数のメモリアレイがセンスアンプを共有する半導体記憶装置も考案されている。なお、上記のセンスアンプは一般的にシェアードセンスアンプと呼ばれている。
【０００３】
そして、上記のような構成を有する半導体記憶装置においては、例えば二つのメモリアレイによりセンスアンプが共有され、各メモリアレイと該センスアンプとの間にはそれぞれビットライントランスファ（ＢＴ）ゲートと呼ばれるゲートが配設される。これにより、データの読み出し対象とするメモリアレイに応じて、該ＢＴゲートの開閉が制御され、該メモリアレイから読み出されたデータが選択的に該センスアンプに読み込まれる。
【０００４】
ここで、従来においては、上記ＢＴゲートは「ＶＤＤ経由ＶＰＰ駆動方式」という方法により制御されていた。すなわち、「ＶＤＤ経由ＶＰＰ駆動方式」とは、ＢＴゲートの開閉を制御するＢＴゲート駆動線の電位がスタンバイ時においては電源電圧ＶＤＤのレベルとされる一方、データの読み書きを行う場合には該レベルを昇圧電圧ＶＰＰあるいは接地電圧ＶＳＳのレベルに駆動させる方式をいう。そして、このような方式は、終始昇圧電圧ＶＰＰによりＢＴゲートを駆動する方式よりも消費電力を低減することができる点で有効なものである。
【０００５】
しかしながら、ウェーハレベルバーンイン（ＷＬＢＩ）試験において、ビット線に例えば４Ｖの電圧を印加する場合には、４ＶにＢＴゲートを構成するトランジスタのしきい値電圧を加算した電圧より高い電圧を該トランジスタのゲートに印加する必要が生じる。このとき、上記電源電圧ＶＤＤのレベルを４Ｖよりさらに高いレベルまで上げると、該電源電圧ＶＤＤが供給されているセンスアンプや該センスアンプの制御回路、より具体的にはこれらの回路に含まれた内部電源電圧により駆動されるゲート長の短いトランジスタ、等に不必要なストレスを与えてしまうため、十分なＷＬＢＩ試験を行うことができないという問題があった。
【０００６】
なお、「ＷＬＢＩ試験」とは、ここでは隣接するビット線間、あるいは対向するセンスアンプに接続されたビット線につながっているメモリセル間におけるリーク等といったストレスによる影響を調べる試験をいう。
【０００７】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、高電圧を利用した試験を容易に実施することができる半導体記憶装置とその試験方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的は、少なくとも二つのメモリセルアレイと、少なくとも二つのメモリセルアレイに共有されたセンスアンプと、それぞれのメモリセルアレイとセンスアンプとの間に接続された少なくとも二つのトランスファゲートとを備えた半導体記憶装置に対し、試験時には、通常動作時より高い電圧をトランスファゲートへ供給することにより達成される。このような手段によれば、不要な回路に対するストレスの印加を回避することができる。
【０００９】
ここで、全てのトランスファゲートへ該高い電圧を供給すれば、全てのメモリセルアレイに対する該試験を同時に実施することができる。
【００１０】
また、上記通常動作時より高い電圧は、メモリセルアレイの品質を試験する試験モード時に活性化される信号に応じてトランスファゲートへ供給すれば、上記試験を容易に実施することができる。
【００１１】
また、通常動作時における第一の状態において、トランスファゲートへ第一の電圧を供給し、通常動作時における第二の状態において、トランスファゲートを開閉するための第二の電圧を供給すれば、メモリセルアレイに対するデータの読み書きを容易に実行することができる。
【００１２】
そしてさらに具体的には、それぞれの上記トランスファゲートはトランジスタを含み、該トランジスタのゲートへ上記電圧を供給するものとすることができる。
【００１３】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
【００１４】
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。図１に示されるように、本実施の形態に係る半導体記憶装置は、ビット線ＢＬ１を含む第一メモリアレイ１と、ビット線ＢＬ２を含む第二メモリアレイ３と、ＢＴ（ビットライントランスファ）ゲート駆動回路５と、プリチャージ制御回路７と、ＶＤＤプリチャージ回路９と、ＶＰＰプリチャージ回路１１と、センスアンプ１３，１５と、ＢＴゲート駆動線１７，１９と、ＢＴゲートＢＴＧａ，ＢＴＧｂとを備え、ＢＴゲートＢＴＧａはＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４を含み、ＢＴゲートＢＴＧｂはＮチャネルＭＯＳトランジスタＮＴ５〜ＮＴ８を含む。
【００１５】
ここで、第一メモリアレイ１はＢＴゲートＢＴＧａを介してセンスアンプ１３，１５に接続され、第二メモリアレイ３はＢＴゲートＢＴＧｂを介してセンスアンプ１３，１５に接続される。また、ＢＴゲート駆動回路５は選択信号ｓｓ０，ｓｓ１やコラム選択信号ｃｓが供給されると共に、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４のゲートに接続された信号線１７を介してＢＴゲート駆動信号ＧＤ０を供給し、ＮチャネルＭＯＳトランジスタＮＴ５〜ＮＴ８のゲートに接続された信号線１９を介してＢＴゲート駆動信号ＧＤ１を供給する。
【００１６】
また、プリチャージ制御回路７は、ＢＴゲート駆動回路５に接続され制御信号ＣＲ０，ＣＲ１が供給されると共に、プリチャージ信号／ＰｒｅをＶＤＤプリチャージ回路９とセンスアンプ１３，１５へ供給する。
【００１７】
そして、ＶＤＤプリチャージ回路９及びＶＰＰプリチャージ回路１１は、信号線１７と信号線１９との間に並列接続され、共にモード切替信号wbizが供給される。
【００１８】
上記のような構成を有する半導体記憶装置は、通常動作モードとＷＬＢＩ試験モードとを有し、通常動作モードにおいてはモード切替信号wbizがロウレベルとされ、ＷＬＢＩ試験モードではハイレベルとされる。
【００１９】
そして、本実施の形態に係る半導体記憶装置は、上記モード切替信号wbizを利用することにより、ＷＬＢＩ試験時に信号線１７，１９を昇圧電圧ＶＰＰにプリチャージしてＢＴゲートＢＴＧａ，ＢＴＧｂを昇圧電圧ＶＰＰで駆動することを特徴とする。
【００２０】
すなわち従来においては、図２（ａ）に示されるように、二つの信号線１７，１９をプリチャージするための回路として、ＶＤＤプリチャージ回路９のみが設けられ、プリチャージ制御回路７から供給されるプリチャージ信号／Ｐｒｅに応じて信号線１７，１９に電源電圧ＶＤＤが供給されていたが、本実施の形態に係る半導体記憶装置においては、図２（ｂ）に示されるように、信号線１７，１９間にＶＰＰプリチャージ回路１１がさらに設けられ、モード切替信号wbizに応じて信号線１７，１９に昇圧電圧ＶＰＰが供給される。
【００２１】
なお、電源電圧ＶＤＤは外部電源から供給され、昇圧電圧ＶＰＰは半導体記憶装置の内部において上記電源電圧ＶＤＤを昇圧することにより生成される。そして例えば、電源電圧ＶＤＤは４Ｖとされ、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ８のしきい値は１Ｖとされ、昇圧電圧ＶＰＰは５Ｖとされる。
【００２２】
以下において、図１に示された本実施の形態に係る半導体記憶装置の動作の概略を、図３のタイミング図を参照しつつ説明する。まず、図３（ｄ）に示されるように、通常動作モードにおいてはモード切替信号wbizがロウ（Ｌ）レベルとされるため、ＶＤＤプリチャージ回路９が活性化され、図３（ｂ）及び図３（ｃ）に示されるように、信号線１７，１９が電源電圧ＶＤＤにプリチャージされる。そして、図３（ｄ）に示されるように、時刻Ｔ１においてモード切替信号wbizがハイ（Ｈ）レベルとされてＷＬＢＩ試験モードにモードが変更されると、ＶＰＰプリチャージ回路１１が活性化され、図３（ｂ）及び図３（ｃ）に示されるように、信号線１７，１９が昇圧電圧ＶＰＰにプリチャージされる。
【００２３】
さらに、ＷＬＢＩ試験が終了した時刻Ｔ２においては、モード切替信号wbizが再度ロウレベルとされ通常動作モードにモードが変更される。そしてこの時、ＶＰＰプリチャージ回路１１は不活性化され、図３（ｂ）及び図３（ｃ）に示されるように、信号線１７，１９は電源電圧ＶＤＤにプリチャージされる。なお、図３（ａ）に示されるように、上記いずれの期間中においてもプリチャージ信号／Ｐｒｅはロウレベルとされる。
【００２４】
以下において、図１に示された各回路の構成を具体的に説明する。図４は、図１に示されたＢＴゲート駆動回路５の構成を示す回路図である。図４に示されるように、ＢＴゲート駆動回路５は、反転回路２２，２３と、ＮチャネルＭＯＳトランジスタＮＴ９〜ＮＴ２２と、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ１４とを含む。ここで、ＮチャネルＭＯＳトランジスタＮＴ９，ＮＴ１０とＰチャネルＭＯＳトランジスタＰＴ１、及び内部電源電圧ノードＶｉｉと接地ノードによりクロックドインバータＣＩＮＶ１が構成され、ＮチャネルＭＯＳトランジスタＮＴ１６，ＮＴ１７とＰチャネルＭＯＳトランジスタＰＴ８、及び内部電源電圧ノードＶｉｉと接地ノードによりクロックドインバータＣＩＮＶ２が構成される。
【００２５】
このような構成を有するＢＴゲート駆動回路５においては、コラム選択信号ｃｓがハイレベルに活性化されたときのみクロックドインバータＣＩＮＶ１，ＣＩＮＶ２が活性化され、このときクロックドインバータＣＩＮＶ１は選択信号ｓｓ０の反転信号を出力し、クロックドインバータＣＩＮＶ２は選択信号ｓｓ１の反転信号を出力する。
【００２６】
そして、ＢＴゲート駆動回路５は、選択信号ｓｓ０に応じてプリチャージ制御回路７に供給する制御信号ＣＲ０を生成し、選択信号ｓｓ１に応じてプリチャージ制御回路７に供給する制御信号ＣＲ１を生成する。また、ＢＴゲート駆動回路５は、選択信号ｓｓ０，ｓｓ１に応じてＢＴゲート駆動信号ＧＤ０，ＧＤ１を生成する。
【００２７】
図５は、図１に示されたプリチャージ制御回路７の構成を示す回路図である。図５に示されるように、プリチャージ制御回路７は、ＮチャネルＭＯＳトランジスタＮＴ２３，ＮＴ２４とＰチャネルＭＯＳトランジスタＰＴ１５，ＰＴ１６を含む。ここで、ＮチャネルＭＯＳトランジスタＮＴ２３，ＮＴ２４とＰチャネルＭＯＳトランジスタＰＴ１５、及び昇圧電圧ＶＰＰを供給するノードと接地ノードとにより、クロックドインバータＣＩＮＶ３が構成される。
【００２８】
そして、このような構成を有するプリチャージ制御回路７は、ＢＴゲート駆動回路５から供給される制御信号ＣＲ１により活性化され、ＢＴゲート駆動回路５から供給される制御信号ＣＲ０に応じてプリチャージ信号／Ｐｒｅを生成し、出力する。
【００２９】
図６は、図１に示されたＶＤＤプリチャージ回路９の構成を示す回路図である。図６に示されるように、ＶＤＤプリチャージ回路９は、反転回路２４，２５と、ＮＡＮＤ回路２７と、ＰチャネルＭＯＳトランジスタＰＴ１７，ＰＴ１８を含む。ここで、反転回路２４にはプリチャージ制御回路７から供給されたプリチャージ信号／Ｐｒｅが入力され、反転回路２５にはモード切替信号wbizが入力される。このようなＶＤＤプリチャージ回路９によれば、供給されるプリチャージ信号／Ｐｒｅがロウレベルであり、かつモード切替信号wbizがロウレベルであるときに限り、両信号線１７，１９へ電源電圧ＶＤＤが供給される。
【００３０】
図７は、図１に示されたＶＰＰプリチャージ回路１１の構成を示す回路図である。図７に示されるように、ＶＰＰプリチャージ回路１１は、反転回路２６と、ＰチャネルＭＯＳトランジスタＰＴ１９，ＰＴ２０を含む。ここで、反転回路２６にはモード切替信号wbizが入力される。このようなＶＰＰプリチャージ回路１１によれば、供給されるモード切替信号wbizがハイレベルであるときに限り、両信号線１７，１９へ昇圧電圧ＶＰＰが供給される。
【００３１】
以下において、本実施の形態に係る半導体記憶装置の動作を、図８のタイミング図を参照しつつ説明する。まず時刻Ｔ３までの通常動作モードにおいては、図８（ｅ）に示されるように、モード切替信号wbizはロウレベルとされる。そして、初期状態から時刻Ｔ１までの間と、時刻Ｔ２から時刻Ｔ３までの間におけるスタンバイ状態においては、図８（ａ）に示されるように、選択信号ｓｓ０はロウレベルとされ、図８（ｂ）に示されるように、選択信号ｓｓ１は時刻Ｔ４までの間において常にロウレベルとされる。
【００３２】
これより、上記スタンバイ状態においては、プリチャージ制御回路７は活性化されたロウレベルのプリチャージ信号／ＰｒｅをＶＤＤプリチャージ回路９へ供給するため、信号線１７，１９は上記期間においてＶＤＤプリチャージ回路９により電源電圧ＶＤＤにプリチャージされる。
【００３３】
そして、時刻Ｔ１から時刻Ｔ２の間において、データの読み書きを行う場合には、まずプリチャージ制御回路７で生成されるプリチャージ信号／Ｐｒｅが該期間においてハイレベルとされ、図６に示されたＶＤＤプリチャージ回路９が不活性化される。
【００３４】
このとき、例えば第二メモリアレイ３をデータの読み書き対象とする場合には、図８（ｃ）及び図８（ｄ）に示されるように、ＢＴゲート駆動回路５によってＢＴゲート駆動信号ＧＤ１の電圧が電源電圧ＶＤＤレベルから昇圧電圧ＶＰＰレベルへ高められ、ＢＴゲート駆動信号ＧＤ０の電圧は電源電圧ＶＤＤレベルから接地電圧ＶＳＳレベルへ下げられる。これにより、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４がオフされると共に、ＮチャネルＭＯＳトランジスタＮＴ５〜ＮＴ８がオンされ、ＢＴゲートＢＴＧｂのみが選択的に開かれる。
【００３５】
従って、時刻Ｔ１から時刻Ｔ２の間は、センスアンプ１３，１５に第二メモリアレイ３のみが接続され、第二メモリアレイ３に対するデータの読み書きが実行される。
【００３６】
次に、時刻Ｔ３において、上記のような通常動作モードからＷＬＢＩ試験モードへ移行する場合には、図８（ｅ）に示されるように、モード切替信号wbizはロウレベルからハイレベルへ遷移される。これにより、図６に示されたＶＤＤプリチャージ回路９が不活性化されると共に、図７に示されたＶＰＰプリチャージ回路１１が活性化され、図８（ｃ）及び図８（ｄ）に示されるように、ＢＴゲート駆動信号ＧＤ０，ＧＤ１の電圧が電源電圧ＶＤＤのレベルから昇圧電圧ＶＰＰのレベルまで引き上げられる。
【００３７】
これにより、ＢＴゲートＢＴＧａ，ＢＴＧｂを構成するＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ８のゲートにはそれぞれ昇圧電圧ＶＰＰが供給され、ＷＬＢＩ試験が実施される。
【００３８】
以上より、本発明の実施の形態に係る半導体記憶装置によれば、ＷＬＢＩ試験時においては、ＢＴゲートＢＴＧａ，ＢＴＧｂを構成するＮチャネルＭＯＳトランジスタのゲートのみに昇圧電圧ＶＰＰを供給することができるため、センスアンプ１３，１５や該センスアンプの制御回路、より具体的にはこれらの回路に含まれた電源電圧ＶＤＤにより駆動されるゲート長の短いトランジスタ等に不必要なストレスを与えることが回避される。
【００３９】
従って、本実施の形態に係る半導体記憶装置によれば、不必要な部分にストレスをかけることなく十分なＷＬＢＩ試験を行うことができるため、該試験による半導体記憶装置の無用な劣化を防ぐことができる。
【００４０】
また、両ＢＴゲートＢＴＧａ，ＢＴＧｂを構成する全てのＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ８のゲートにそれぞれ昇圧電圧ＶＰＰが供給されるため、第一及び第二メモリセルアレイ１，３に対するＷＬＢＩ試験を同時に実施することができ、ＷＬＢＩ試験を効率的に実施することができる。
【００４１】
なお、ＢＴゲートＢＴＧａ，ＢＴＧｂへ選択的に昇圧電圧ＶＰＰを供給する場合には、該選択を行うための回路が別途必要となるが、本実施の形態に係る半導体記憶装置においては、該回路が不要である点で、ＷＬＢＩ試験を容易に実施することができるものである。
【発明の効果】
上述の如く、本発明に係る半導体記憶装置とその試験方法によれば、不要な回路に対するストレスの印加を回避することができるため、信頼性の高い試験を実施することができる。なお、全てのトランスファゲートへ該高い電圧を供給すれば、全てのメモリセルアレイに対する該試験を同時に実施することができるため、該試験を効率的かつ容易に実施することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示された半導体記憶装置の特徴を説明する図である。
【図３】図１に示された半導体記憶装置の動作を示す第一のタイミング図である。
【図４】図１に示されたＢＴゲート駆動回路の構成を示す回路図である。
【図５】図１に示されたプリチャージ制御回路の構成を示す回路図である。
【図６】図１に示されたＶＤＤプリチャージ回路の構成を示す回路図である。
【図７】図１に示されたＶＰＰプリチャージ回路の構成を示す回路図である。
【図８】図１に示された半導体記憶装置の動作を示す第二のタイミング図である。
【符号の説明】
１  第一メモリアレイ
３  第二メモリアレイ
５  ＢＴ（ビットライントランスファ）ゲート駆動回路
７  プリチャージ制御回路
９  ＶＤＤプリチャージ回路
１１  ＶＰＰプリチャージ回路
１３，１５  センスアンプ
１７，１９  信号線
２０  電圧供給部
２１〜２６  反転回路
２７  ＮＡＮＤ回路
ＢＬ１，ＢＬ２  ビット線
ＢＴＧａ，ＢＴＧｂ  ビットライントランスファゲート
ＰＴ１〜ＰＴ２０  ＰチャネルＭＯＳトランジスタ
ＮＴ１〜ＮＴ２４  ＮチャネルＭＯＳトランジスタ
ＣＩＮＶ１〜ＣＩＮＶ３  クロックドインバータ
【図１】
0003971555.tif 000002
【図２】
0003971555.tif 000003
【図３】
0003971555.tif 000004
【図４】
0003971555.tif 000005
【図５】
0003971555.tif 000006
【図６】
0003971555.tif 000007
【図７】
0003971555.tif 000008
【図８】
0003971555.tif 000009