(57)【特許請求の範囲】
【請求項１】
第１レベルまたは第２レベルをとり、連続した２つ以上のビットが前記第１レベルになることはないシングルパルスの入力データの中からある特定のパターンを有するユニークデータを検出するためのパターン検出回路であって、
前記ユニークデータの前記第１レベルのビット位、及び、前記第１レベルに隣接しない第２レベルのビット位である特定ビット位において入力データと前記ユニークデータとが一致しているか否かを判定するビット判定手段と、
前記特定ビット位の全てにおいて入力データと前記ユニークデータとが一致してさえいれば、前記ユニークデータが入力されたことを示す検出信号を出力する検出手段と、
を有することを特徴とするパターン検出回路。
【請求項２】
前記特定ビット位において入力データと前記ユニークデータとが一致しないビットの数が所定数以下であるか否かを判定する誤りビット数判定手段を有し、前記検出手段が、前記特定ビット位において入力データと前記ユニークデータとが一致しないビットの数が所定数以下である場合にも、前記検出信号を出力することを特徴とする請求項１に記載のパターン検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力データの中からある特定のパターンを有するユニークデータを検出するためのパターン検出回路に関するものである。
【０００２】
【従来の技術】
赤外線通信規格の１つであるＶＦＩＲ（Very First Infra-Red）のパケット構成は、図４に示すように、プリアンブルＰＡ（１２０ビット）、スタートフラグＳＴＡ（４８ビット）、データフレームＩｒＬＡＰ（Ｍ×８ビット：Ｍは最大で２０４８）、誤り検出／訂正符号のブロックＣＲＣ（３２ビット）、フラッシュバイトＦＢ（８ビット）、ストップフラグＳＴＯ（４８ビット）、及び、空白ブロックＮＵＬＬ（２４ビット）でパケットが構成されている。
【０００３】
このパケット構成の場合、受信側ではパケット中にスタートフラグＳＴＡ、ストップフラグＳＴＯを検出することによって、データフレームＩｒＬＡＰの始まり、終わりをそれぞれ検出するようになっている。このように、パケット通信においては、受信側に入力データの中からある特定のパターンを有するユニークデータを検出するためのパターン検出回路が必要となる。
【０００４】
ここで、従来のパターン検出回路の一構成例を図５に示す。外部から外部端子ＴINに入力される、ハイレベルの電圧とローレベルの電圧との２値のデータ信号と、外部から外部端子ＴCLKに入力されるクロック信号とがシフトレジスタ１０に入力される。シフトレジスタ１０は、クロック信号に同期したタイミングで、データ信号の値を取り込んで端子Ｏ1から出力するとともに、端子Ｏk（ｋ＝２、３、…、８）から出力する値を端子Ｏk-1から出力していた値に切り換える。このようにして、シフトレジスタ１０は直列に入力されるデータを並列に変換して出力する。
【０００５】
シフトレジスタ１０の端子Ｏ1、Ｏ2、…、Ｏ8から出力される信号はそれぞれＥＸＯＲゲート２１、２２、…、２８の一方の入力端子に与えられる。ＥＸＯＲゲート２１、２３、２４、２５、２７、及び、２８の他方の入力端子は接地されている、すなわち、これらの入力端子にはローレベルの電圧が与えられている。ＥＸＯＲゲート２２及び２６の他方の入力端子にはハイレベルの電圧が与えられている。
【０００６】
ＥＸＯＲゲート２１、２２、…、２８から出力される全ての信号はＮＯＲゲート３００に入力されている。Ｄフリップフロップ（以下、「ＤＦＦ」と言う）４０の端子ＤにはＮＯＲゲート３００から出力される信号が入力されるとともに、ＤＦＦ４０の端子Ｃには外部端子ＴCLKに入力されるクロック信号がインバータ５０を介して入力される。ＤＦＦ４０は、端子Ｃに入力される信号に同期したタイミングで、端子Ｄに入力される信号の値を取り込んで端子Ｑから出力する。ＤＦＦ４０の端子Ｑから出力される信号は外部端子ＴOUTから外部に出力される。
尚、ＤＦＦ４０はプリセット及びクリアの状態とされないようになっている。
【０００７】
以上の構成により、ハイレベルの電圧を１、ローレベルの電圧を０で表すと、（００１０００１０）のパターンを有するユニークデータが入力された場合にのみ、出力がハイレベルとなる。これにより、受信側では、入力データの中からユニークデータを検出することができる。
【０００８】
さて、図５に示すパターン検出回路では、ユニークデータのビットパターンと完全に一致しなければユニークデータが検出されないので、ユニークデータにビット誤りが発生すると、受信側ではユニークデータを検出することはできない。
例えば、図４に示した構成でのパケット通信においては、スタートフラグＳＴＡやストップフラグＳＴＯのユニークデータを検出できない場合には、データフレームＩｒＬＡＰの始まりや終わりを認識することができないので、送信側が同じパケットを再度送信することになり、パケット通信に要する時間が長くなる。
【０００９】
このような問題の対策として提案された、従来のパターン検出回路の別の構成例を図６に示す。尚、図５と同一部分には同一符号を付して説明を省略する。ＥＸＯＲゲート２１から出力される信号はインバータ６１を介してＮＯＲゲート７１に入力されている。また、ＮＯＲゲート７１にはＥＸＯＲゲート２２、２３、２４、２５、２６、２７、及び、２８から出力される信号が入力されている。
【００１０】
ＥＸＯＲゲート２２から出力される信号はインバータ６２を介してＮＯＲゲート７２に入力されている。また、ＮＯＲゲート７２にはＥＸＯＲゲート２１、２３、２４、２５、２６、２７、及び、２８から出力される信号が入力されている。
【００１１】
ＥＸＯＲゲート２３から出力される信号はインバータ６３を介してＮＯＲゲート７３に入力されている。また、ＮＯＲゲート７３にはＥＸＯＲゲート２１、２２、２４、２５、２６、２７、及び、２８から出力される信号が入力されている。
【００１２】
ＥＸＯＲゲート２４から出力される信号はインバータ６４を介してＮＯＲゲート７４に入力されている。また、ＮＯＲゲート７４にはＥＸＯＲゲート２１、２２、２３、２５、２６、２７、及び、２８から出力される信号が入力されている。
【００１３】
ＥＸＯＲゲート２５から出力される信号はインバータ６５を介してＮＯＲゲート７５に入力されている。また、ＮＯＲゲート７５にはＥＸＯＲゲート２１、２２、２３、２４、２６、２７、及び、２８から出力される信号が入力されている。
【００１４】
ＥＸＯＲゲート２６から出力される信号はインバータ６６を介してＮＯＲゲート７６に入力されている。また、ＮＯＲゲート７６にはＥＸＯＲゲート２１、２２、２３、２４、２５、２７、及び、２８から出力される信号が入力されている。
【００１５】
ＥＸＯＲゲート２７から出力される信号はインバータ６７を介してＮＯＲゲート７７に入力されている。また、ＮＯＲゲート７７にはＥＸＯＲゲート２１、２２、２３、２４、２５、２６、及び、２８から出力される信号が入力されている。
【００１６】
ＥＸＯＲゲート２８から出力される信号はインバータ６８を介してＮＯＲゲート７８に入力されている。また、ＮＯＲゲート７８にはＥＸＯＲゲート２１、２２、２３、２４、２５、２６、及び、２７から出力される信号が入力されている。
【００１７】
ＮＯＲゲート３００、７１、７２、…、７８から出力される信号は全てＯＲゲート８００に入力されている。ＯＲゲート８００から出力される信号はＤＦＦ４０の端子Ｄに入力されている。
【００１８】
以上の構成により、（００１０００１０）のパターンを有するユニークデータが入力された場合に加えて、（１０１０００１０）、（０１１０００１０）、（００００００１０）、（００１１００１０）、（００１０１０１０）、（００１００１１０）、（００１０００００）、または、（００１０００１１）のパターンを有するデータ、言い換えれば、ユニークデータのパターンと１ビットだけ異なるパターンを有するデータが入力された場合にも、出力がハイレベルとなる。
これにより、ユニークデータに対するビット誤りが１ビット許容されることになり、ユニークデータに１ビットの誤りが発生したとしても、受信側ではユニークデータの検出が可能となる。
【００１９】
【発明が解決しようとする課題】
ここで、上記従来のパターン検出回路では、ユニークデータに対するビット誤りを許容するしないに拘らず、ユニークデータの全てのビット位において、入力データとユニークデータとが一致しているか否かを判定するための論理ゲート（図５及び図６に示す上記従来例ではＥＸＯＲゲート２１〜２８）が必要となるため、ユニークデータのビット数が多いほど、回路規模が増大するとともに、コストが高くなる。
【００２０】
さらに、ユニークデータに対するビット誤りを許容する場合は、入力データとユニークデータとで一致していないビットの数が誤りを許容するビット数以下であるか否かを判定するための論理ゲートが新たに必要となる。この必要となる論理ゲートは、図６に示す上記従来例では、インバータ６１〜６８及びＮＯＲゲート７１〜７８に相当するが、インバータはユニークデータのビット数だけ必要となり、また、ＮＯＲゲートが必要となる個数ｘは、ユニークデータのビット数をｎ、誤りを許容するビット数をｍ（但し、ｍ＜ｎ）とすると、
ｘ＝nＣ1＋nＣ2＋…＋nＣm
で表され、上記問題はより一層深刻なものとなる。
【００２１】
そして、従来は、シングルパルスの入力データの中からユニークデータを検出する場合にも、上記従来のパターン検出回路を用いていた。
【００２２】
そこで、本発明は、シングルパルスの入力データの中からユニークデータを検出するためのパターン検出回路であって、その回路規模の縮小及び低廉化を実現したパターン検出回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、第１レベルまたは第２レベルをとり、連続した２つ以上のビットが前記第１レベルになることはないシングルパルスの入力データの中からある特定のパターンを有するユニークデータを検出するためのパターン検出回路であって、前記ユニークデータの前記第１レベルのビット位、及び、前記第１レベルに隣接しない第２レベルのビット位である特定ビット位において入力データと前記ユニークデータとが一致しているか否かを判定するビット判定手段と、前記特定ビット位の全てにおいて入力データと前記ユニークデータとが一致してさえいれば、前記ユニークデータが入力されたことを示す検出信号を出力する検出手段と、を有する構成としている。
【００２４】
この構成により、ユニークデータの第１レベルに隣接する第２レベルのビット位においては入力データとユニークデータとが一致しているか否かを判定しないので、その分、入力データのビットとユニークデータのビットとが一致しているか否かを判定するために必要となる論理ゲート（上記例ではＥＸＯＲゲート）の数が減少する。尚、入力データがシングルパルスであれば、入力データにおいて第１レベルのビットには必ず第２レベルのビットが隣接しているので、上記のように判定を省略してもユニークデータの検出が可能である。また、ユニークデータの第１レベルに隣接する第２レベルのビット位におけるビット誤りが無条件に許容されることになり、同ビット位においてビット誤りが生じてもユニークデータの検出が可能となる。
【００２５】
また、本発明では、上記構成のパターン検出回路において、前記特定ビット位において入力データと前記ユニークデータとが一致しないビットの数が所定数以下であるか否かを判定する誤りビット数判定手段を有し、前記検出手段が、前記特定ビット位において入力データと前記ユニークデータとが一致しないビットの数が所定数以下である場合にも、前記検出信号を出力する構成としている。
【００２６】
この構成により、ユニークデータの第１レベルのビット位、あるいは、第１レベルに隣接しない第２レベルのビット位においてビット誤りが生じても、その誤りビットの数が所定数以下であれば、ユニークデータの検出が可能となる。また、ユニークデータの第１レベルに隣接する第２レベルのビット位においては入力データとユニークデータとが一致しているか否かを判定しないので、入力データとユニークデータとで異なるビットの数が誤りを許容するビット数以下であるか否かを判定するために必要となる論理ゲート（上記例ではインバータ及びＮＯＲゲート）の数が減少する。
【００２７】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。連続した２つ以上のビットが１になることはないシングルパルスの入力データの中から（００１０００１０）の８ビットのパターンを有するユニークデータを検出するためのパターン検出回路に本発明を適用した実施形態を例を挙げて説明する。本発明の第１実施形態であるパターン検出回路の構成を図１に示す。尚、従来技術として示した図５及び図６と同一部分には同一符号を付して説明を省略する。
【００２８】
シフトレジスタ１０の端子Ｏ2、Ｏ4、Ｏ6、Ｏ8から出力される信号はそれぞれＥＸＯＲゲート２２、２４、２６、２８の一方の入力端子に与えられる。シフトレジスタ１０の端子Ｏ1、Ｏ3、Ｏ5、Ｏ7は非接続状態となっている。ＥＸＯＲゲート２２及び２６の他方の入力端子にはハイレベルの電圧が与えられている。ＥＸＯＲゲート２４及び２８の他方の入力端子にはローレベルの電圧が与えられている。
【００２９】
ＥＸＯＲゲート２２、２４、２６、及び、２８から出力される信号は全てＮＯＲゲート３０に入力されている。ＮＯＲゲート３０から出力される信号はＤＦＦ４０の端子Ｄに入力されている。
【００３０】
以上の構成により、（００１０００１０）のパターンを有するユニークデータの１のビット位、及び、１に隣接しない０のビット位において入力データとユニークデータとが全て一致してさえいれば、その他のビット位（すなわち、１に隣接する０のビット位）において入力データとユニークデータとが一致しているいないに拘らず、出力がハイレベルとなる。
【００３１】
ここで、連続した２つ以上のビットが１になることはないシングルパルスの入力データでは１の両側のビットは常に０であるので、同入力データの中からユニークデータを検出するためには、ユニークデータの１のビット位、及び、１に隣接しない０のビット位の関してのみ入力データとユニークデータとが一致しているか否かを判定すればよく、ユニークデータのその他のビット位（すなわち、１に隣接する０のビット位）に関しては入力データとユニークデータとが一致しているか否かを判定する必要がない。具体的には、ユニークデータが図２に示すように（００１０００１０）のパターンを示すものであれば、入力データとユニークデータが一致しているか否かを判定する必要があるビット位はビット位Ｄ１、Ｄ３、Ｄ５、及び、Ｄ７であり、一方、判定する必要がないビット位はビット位Ｄ０、Ｄ２、Ｄ４、及び、Ｄ６である。
【００３２】
したがって、本第１実施形態のパターン検出回路によれば、シングルパルスの入力データの中から（００１０００１０）のパターンを有するユニークデータを検出することが可能である。そして、ユニークデータの１に隣接する０のビット位については入力データとユニークデータとが一致しているか否かを判定しないので、その分、入力データのビットとユニークデータのビットとが一致しているか否かを判定するための論理ゲート（上記例ではＥＸＯＲゲート）の数が減少する。これにより、回路規模の縮小及び低廉化を実現することができる。尚、ユニークデータにおいて１に隣接する０のビットの数が多いほど、この効果は大きなものとなる。
【００３３】
また、別の側面から捉えると、ユニークデータの１に隣接する０のビット位におけるビット誤りを無条件に許容していることになるので、ユニークデータの同ビット位に誤りが生じてもユニークデータの検出が可能となる。したがって、パケット通信を行う受信側に本第１実施形態のパターン検出回路を採用することによって、ユニークワードを検出できなかったことによる送信側からの再送信が減り、通信に要する時間を短縮することができる。
【００３４】
本発明の第２実施形態であるパターン検出回路の構成を図３に示す。尚、上記第１実施形態のパターン検出回路と同一部分には同一符号を付して説明を省略する。
【００３５】
ＥＸＯＲゲート２２から出力される信号はインバータ６２を介してＮＯＲゲート７２に入力されている。また、ＮＯＲゲート７２にはＥＸＯＲゲート２４、２６、及び、２８から出力される信号が入力されている。
【００３６】
ＥＸＯＲゲート２４から出力される信号はインバータ６４を介してＮＯＲゲート７４に入力されている。また、ＮＯＲゲート７４にはＥＸＯＲゲート２２、２６、及び、２８から出力される信号が入力されている。
【００３７】
ＥＸＯＲゲート２６から出力される信号はインバータ６６を介してＮＯＲゲート７６に入力されている。また、ＮＯＲゲート７６にはＥＸＯＲゲート２２、２４、及び、２８から出力される信号が入力されている。
【００３８】
ＥＸＯＲゲート２８から出力される信号はインバータ６８を介してＮＯＲゲート７８に入力されている。また、ＮＯＲゲート７８にはＥＸＯＲゲート２２、２４、及び、２６から出力される信号が入力されている。
【００３９】
ＮＯＲゲート３０、７２、７４、７６、及び、７８から出力される信号は全てＯＲゲート８０に入力されている。ＯＲゲート８０から出力される信号はＤＦＦ４０の端子Ｄに入力されている。
【００４０】
以上の構成により、（００１０００１０）のパターンを有するユニークデータの１のビット位、及び、１に隣接しない０のビット位において、入力データとユニークデータとで異なるビットの数が１以下であれば、出力がハイレベルとなる。
【００４１】
したがって、本第２実施形態のパターン検出回路によれば、ユニークデータの１のビット位、及び、１に隣接しない０のビット位においてビット誤りが生じたとしても、その誤りビットの数が１以下であれば、ユニークデータの検出が可能となる。これにより、上記第１実施形態のパターン検出回路よりも、誤りを許容するビットの数が１つ増えるため、ユニークデータを検出する可能性がさらに高まり、その結果、パケット通信に要する時間を一層短縮することができる。
【００４２】
そして、ユニークデータの１に隣接する０のビット位については入力データとユニークデータとが一致しているか否かを判定しないので、入力データとユニークデータとで異なるビットの数が誤りを許容するビット数以下であるか否かを判定するための論理ゲート（上記例ではインバータ及びＮＯＲゲート）の数が減少する。これにより、回路規模の縮小及び低廉化を実現することができる。尚、ユニークデータにおいて１に隣接する０のビットの数が多いほど、この効果は大きなものとなる。
【００４３】
【発明の効果】
以上説明したように、本発明のパターン検出回路によれば、シングルパルスの入力データの中からユニークデータを検出するにあたって、ユニークデータの第１レベル（実施形態でのハイレベルの電圧「１」）に隣接する第２レベル（実施形態でのローレベルの電圧「０」）のビット位については入力データとユニークデータとが一致しているか否かを判定しないので、その分、入力データのビットとユニークデータのビットとが一致しているか否かを判定するための論理ゲート（実施形態でのＥＸＯＲゲート）の数が減少し、また、ユニークデータを検出するにあたって誤りビットを許容する場合、入力データとユニークデータとで異なるビットの数が誤りを許容するビット数以下であるか否かを判定するための論理ゲート（実施形態でのインバータ及びＮＯＲゲート）の数が減少する。これにより、回路規模の縮小及び低廉化を実現することができる。尚、ユニークデータにおいて第１レベルに隣接する第２レベルのビットの数が多いほど、大きな効果が得られる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態であるパターン検出回路の構成を示す図である。
【図２】  シングルパルスのデータがとり得るパターンの一例を示す図である。
【図３】  本発明の第２実施形態であるパターン検出回路の構成を示す図である。
【図４】  パケット構成の一例を示す図である。
【図５】  従来のパターン検出回路の構成を示す図である。
【図６】  従来のパターン検出回路の別の構成を示す図である。
【符号の説明】
１０    シフトレジスタ
２１〜２８    ＥＸＯＲゲート
３０    ＮＯＲゲート
４０    Ｄフリップフロップ
５０    インバータ
６１〜６８    インバータ
７１〜７８    ＮＯＲゲート
８０    ＯＲゲート
【図１】
0003942325.tif 000002
【図２】
0003942325.tif 000003
【図３】
0003942325.tif 000004
【図４】
0003942325.tif 000005
【図５】
0003942325.tif 000006
【図６】
0003942325.tif 000007