(57)【特許請求の範囲】
【請求項１】
駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、上記駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を生成する適応フィルタと、
上記周期性ノイズ成分の混入した情報信号から、上記適応フィルタよりの疑似ノイズ信号を減算し、エラー信号を得る減算手段とを有し、
上記減算手段よりのエラー信号をリミッタ手段を介して上記適応フィルタに入力し、上記駆動信号源よりの周期信号と、上記減算手段よりのエラー信号から、所定のサンプリングクロックにて上記疑似ノイズ信号を生成し、上記情報信号に混入する上記周期性ノイズ成分を低減するようにしたノイズ低減装置において、
上記適応フィルタは、
上記駆動信号源よりの駆動信号に基く、周期信号のタイミングを、上記適応フィルタのサンプリングクロックにてカウントするカウンタ手段と、
該カウンタ手段からのカウント値から上記周期信号の位相に合わせた補間係数を生成する補間係数生成手段と、
上記補間係数に基いて補間を施した疑似ノイズ信号を生成する補間操作手段とを有することを特徴とするノイズ低減装置。
【請求項２】
請求項１に記載のノイズ低減装置において、
上記補間操作手段は重み付け移動平均の複数の係数を、上記補間係数に基いて、可変することを特徴とするノイズ低減装置。
【請求項３】
駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、上記駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を適応フィルタによって生成し、
上記周期性ノイズ成分の混入した情報信号から、上記適応フィルタよりの疑似ノイズ信号を減算して、エラー信号を得、
上記エラー信号をリミットしてから上記適応フィルタに入力し、上記駆動信号源よりの周期信号と、上記エラー信号から、所定のサンプリングクロックにて上記疑似ノイズ信号を生成し、上記情報信号に混入する上記周期性ノイズ成分を低減するようにしたノイズ低減方法において、
上記適応フィルタは、
上記駆動信号源よりの駆動信号に基く、周期信号のタイミングを、上記適応フィルタのサンプリングクロックにてカウントしてカウント値を得、
該カウント値から上記周期信号の位相に合わせた補間係数を生成し、
上記補間係数に基いて補間を施した疑似ノイズ信号を生成することを特徴とするノイズ低減方法。
【請求項４】
請求項３に記載のノイズ低減方法において、
上記補間操作手段は重み付け移動平均の複数の係数を、上記補間係数に基いて、可変することを特徴とするノイズ低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノイズ低減装置及びノイズ低減方法に関する。
【０００２】
【従来の技術】
以下に、本出願人の出願に係る電子機器のノイズ低減装置（特開平１１−１７６１１３号公報）（従来例）について説明する。先ず、図１を参照して、この従来例のノイズ低減装置の全体の構成を説明する。このノイズ低減装置は、カメラ一体型ＶＴＲ（ヘリカルスキャン方式の磁気記録再生装置）に適用した場合である。
【０００３】
回転ドラム１に取り付けられた、回転磁気ヘッド４によって、磁気テープ３に所定の信号（カラー映像信号）を記録再生できるように成されたＶＴＲ（ヘリカルスキャン方式の磁気記録再生装置）部分において、回転ドラム１はドラムモータ２により駆動され、更に、ドラムモータ２はマイコン（マイクロコンピュータ）６からのサーボ信号５により所定の回転数を保つようにサーボが掛けられる。
【０００４】
このＶＴＲが、デジタルＶＴＲである場合の一例では、回転数は９０００ｒｐｍであり、従って、発生する電磁音やテープ叩き音等のメカノイズ（メカニカルノイズ）は、周波数軸上では１５０Ｈｚが基底周波数となり、そのノイズ帯域はその高調波にスペクトラムを持つ帯域となり、時間軸上では（１／１５０Ｈｚ）秒間隔で繰り返す周期性ノイズとなる。
【０００５】
ここでカメラ一体型ＶＴＲにおいては、上述のＶＴＲ部分に近接配置される内蔵マイク（Ｌｃｈ及びＲｃｈマイク）２０、２１に、これらのメカノイズが伝播して、音声とともにマイク２０、２１に収音される。マイク２０、２１よりの音声信号は、それぞれ増幅器（ＡＭＰ）２２、２３によって前段増幅された後、Ａ／Ｄ変換器（ＡＤＣ）２４によって、アナログ信号からデジタル信号に変換される。
【０００６】
ここでＡ／Ｄ変換器２４に、クロック生成部２５よりの変換に必要なクロックが入力されることによって、マイク２０、２１よりのアナログ音声信号がデジタル音声信号に変換される。そのデジタル音声信号は、例えば、サンプリング周波数が３２ｋＨｚで、１６ビットに量子化されたデジタル信号である。尚、クロック生成部２５は、水晶発振器よりの発振信号を基準クロックとし、ＰＬＬ(PhaseLock Loop)や分周器等で構成されるが、本発明の内容とは直接関係がないため、詳細な説明は割愛する。
【０００７】
次に、Ａ／Ｄ変換器２４からのデジタル音声信号は、メカノイズ低減処理回路９に入力されて、音声信号に混入したメカノイズ信号を後述する適応処理で低減するが、メカノイズ低減処理回路９には、クロック生成部２５にて生成されたクロックが入力されており、Ａ／Ｄ変換器２４よりのデジタル音声信号と同一タイミングで動作する。即ち、ここではサンプリング周波数３２ｋＨｚ毎に全ての処理が同期して行われる。先ず、入力したＬｃｈ及びＲｃｈのデジタル音声信号は、それぞれ加算器２８、２９の＋側端子に入力され、Ｌｃｈ及びＲｃｈのデジタル音声信号から、それぞれ加算器２８、２９の−側端子に入力した適応信号処理回路２６、２７よりの疑似ノイズ信号が減算される。
【０００８】
加算器２８、２９の出力は、メカノイズ信号が低減されたデジタル音声信号であって、これらデジタル音声信号が出力端子３４、３５から出力される。又、これらのデジタル音声信号はエラー信号として、リミッタ３２、３３及びステップゲイン回路３０、３１を介して、先の適応信号処理回路２６、２７に帰還される。リミッタ３２、３３は、メカノイズ信号レベルを越える音声信号を適応信号処理回路２６、２７に入力させないためのレベルリミッタであり、誤動作によって音声信号が低減しないようにしている。又、ステップゲイン回路３０、３１は、エラー信号レベルをゲインコントロールするためのもので、適応信号処理の収束スピードを決定するパラメータになっている。
【０００９】
適応信号処理回路２６、２７は、後述するようにＬＭＳ（Least Mean Square)（最小二乗平均）アルゴリズムで処理され、その参照入力信号にはマイコン６よりの、ドラム回転に同期した１５０Ｈｚのドラム基準信号７が使用される。
【００１０】
次に、図２を参照して、図１のノイズ低減装置における適応信号処理回路２６の具体構成を説明する。尚、適応信号処理回路２７の構成も、適応信号処理回路２６と同様なので、重複説明は省略する。図１のノイズ低減装置では、Ｌｃｈ、Ｒｃｈのデジタル音声信号に対応して、適応信号処理回路２６、２７と一対設けているが、モノラル信号入力やステレオ信号入力でもＬｃｈ、Ｒｃｈの音声信号に含まれるノイズが殆ど同じならば、適応信号処理回路は１個でも良い。
【００１１】
図２において、先ず、入力端子１０よりのＡ／Ｄ変換器２４からの音声信号とノイズ信号の混合信号であるデジタル信号が、加算器２８の＋側端子に入力し、このデジタル信号から、その−側端子に入力される破線で囲まれた適応信号処理回路２６からの疑似ノイズ信号Ｙk が減算されて、デジタル音声信号のみが出力端子３４より出力されると共に、上述のリミッタ３２及びステップゲイン回路３０を介したエラー信号が、適応信号処理回路２６に入力される。又、入力端子１１からのドラム基準信号と、入力端子１８からの、クロック生成部２５よりのサンプリングクロックとが適応信号処理２６に入力される。
【００１２】
ここで適応信号処理回路２６は、ＬＭＳアルゴリズムによる適応フィルタで構成されており、その処理は所定のサンプリングクロックに同期して行われ、例えば、ｋサンプル目の適応フィルタ係数Ｗk は、ｋ−１サンプル目のｋサンプルに対して１サンプル過去のエラー信号Ｅk-1 、ドラム基準信号Ｘk-1 で、以下に数１の式に示すように表される。
【００１３】
【数１】
Ｗk ＝Ｗk-1 ＋２μ・Ｅk-1 ・Ｘk-1 
【００１４】
この数１の式において、μは上述したステップゲイン回路３０で乗ぜられる係数を示し、ＬＭＳアルゴリズムにおける収束スピードを決定するパラメータであり、μが大きいと収束が早くなるが収束後の精度は落ち、逆に小さいと収束は遅くなるが収束後の精度が上がるため、使用する適応システム条件により最適化して設定される。そして、この数１の式はｋサンプル目の適応フィルタ係数Ｗk を、μとｋ−１サンプル目のＷk-1 と、Ｅk-1 と、Ｘk-1 とから、サンプル毎に逐次演算して更新していく処理が行われる。又、適応フィルタはＦＩＲ（有限インパルス応答）デジタルフィルタで構成され、そのタップ数をｍとすれば、疑似ノイズ信号Ｙk は以下に示す数２の式で表わされる。
【００１５】
【数２】
0003873701.tif 000002
【００１６】
つまり、ｋサンプルにおける疑似ノイズ信号Ｙk は、そのサンプルにおける適応係数Ｗとドラム基準信号Ｘの、ｍタップの畳み込み演算で求められるが、ここでは、Ｘにはドラム基準信号から生成される単位サンプル時間のインパルスが入力される。
【００１７】
次に、図２を参照して、図１における適応信号処理回路２６の具体構成を、更に説明する。入力端子１８よりのサンプリングクロックと、入力端子１１よりのドラム基準信号とをサンプルカウンタ１２に入力して、ドラム回転周期をサンプリングクロックでカウントすることで、リードアドレス生成回路１６にてＸk インパルスを１〜ｍまで順に生成すると共に、ライトアドレス生成回路１７にてＸk-1 インパルスを１〜ｍまで順に生成して、その各インパルスをＳＲＡＭ等で構成されるアキュムレータ１３に入力する。アキュムレータ１３は最大ｍワード（ｍタップ）の所定ビット長のレジスタを持ち、この例においては、このｍはドラム１回転周期内のサンプリングクロック数に設定され、Ｘk 若しくはＸk-1 に従って指定のアドレスに適応係数Ｗがリード／ライトされるように成されている。
【００１８】
又、加算器１４の一方の端子には、エラー信号Ｅk にステップゲインμを乗じた２μＥk が、加算器１４の他方の端子にはアキュムレータ１３からリードされたＷk が入力し、両者を加算した加算器１４の出力を、遅延器１５によって単位サンプル時間だけ遅延させた後、先のアキュムレータ１３のＸk-1 アドレスに書き込まれる。
【００１９】
又、Ｘk アドレスからドラム１回転前の疑似ノイズ信号Ｙk がリードされる。これにより図２の適応信号処理は、適応フィルタ係数Ｗを、エラー信号Ｅに含まれるドラム基準信号Ｘに相関の高い信号であるノイズ成分を常に最小にするように、数１の式で更新し、出力端子３４からは常にノイズ低減が成された音声信号出力が得られる。
【００２０】
【発明が解決しようとする課題】
次に、図２の従来の適応信号処理回路による適応信号処理の問題点のビートノイズの発生メカニズムについて、図３を参照して説明する。図３は、図２のアキュムレータ３１内における、アドレスパターンのデータ配列を示しており、それぞれのデータは所定のビット長をもつ適応フィルタ係数Ｗである。
【００２１】
ここでは、ドラム回転周波数を１５０Ｈｚ、サンプリング周波数を３２ｋＨｚとし、この時のドラム１回転中のサンプル数は、
３２ｋＨｚ／１５０Ｈｚ≒２１３．３
となる。従って、アキュムレータ１３内に必要とするワード数（タップ数）ｍは２１４となるが、両者は整数倍ではなく端数が存在し、これによりドラム周期毎にｍの値が２１３と２１４との間を一定の繰り返し周期で変化する。
【００２２】
先ず、図３は、図の左上から右下に向かって時間が流れ、図２のサンプルカウンタ１２においてドラム回転周期をサンプリングクロックでカウントし、そのカウント値に従ってＡｄｒ１からＡｄｒ２１４（若しくはＡｄｒ２１３）まで、そのアドレスから読み出されたデータ列を示している。図の左上からドラム基準信号によりカウントが開始されてＡｄｒ（１）Ｄａｔａが読み出され、Ａｄｒ（２１４）Ｄａｔａでアドレスリセットされてドラム周期１のカウントが終了し、順次右にドラム周期２、３、４と２１３．３サンプル毎にアドレスリセットが成される。
【００２３】
ここで前述した端数により、先ず、ドラム周期１ではＡｄｒ（２１４）でアドレスリセットが成されるが、ドラム周期２ではＡｄｒ（２１３）となり、同様にドラム周期３ではＡｄｒ（２１３）にてアドレスリセットが成され、ドラム周期４では再びＡｄｒ（２１４）にてアドレスリセットが成されるため、リセットされるアドレスパターンは、２１４、２１３、２１３、２１４、２１３、．．．の繰り返しパターンとなる。ここで各ドラム周期における同一アドレスのデータタイミングは上下に、先の繰り返しパターンでずれてしまうが、ドラム回転により発生する周期性メカノイズはドラム周期毎に一定であるため、図３のアドレスパターンで読み出された疑似ノイズ信号を入力信号から減算すると、メカノイズが完全に除去できず、先の繰返しパターン周期でビートノイズ状の処理残り音が発生する。これがビートノイズとなる。
【００２４】
本発明はこれらの問題点に鑑みて成されるもので、従来のノイズ低減処理における周期性ノイズを適応処理でデジタル処理した時に発生するビートノイズを抑えて、ノイズ低減効果をさらに改善したノイズ低減装置及びノイズ低減方法を提案しようとするものである。
【００２５】
【課題を解決するための手段】
本発明は、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を生成する適応フィルタと、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算し、エラー信号を得る減算手段とを有し、減算手段よりのエラー信号をリミッタ手段を介して適応フィルタに入力し、駆動信号源よりの周期信号と、減算手段よりのエラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減装置において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントするカウンタ手段と、カウンタ手段からのカウント値から周期信号の位相に合わせた補間係数を生成する補間係数生成手段と、補間係数に基いて補間を施した疑似ノイズ信号を生成する補間操作手段とを有するようにしたノイズ低減装置である。
【００２６】
第１の発明によれば、適応フィルタによって、駆動信号源よりの駆動信号に基く、周期信号を参照入力とする疑似ノイズ信号を生成し、減算手段によって、周期性ノイズの混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算し、適応フィルタは、駆動信号源よりの周期信号と、減算手段よりのエラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成する。
【００２９】
また、本発明は、補間操作手段は重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたノイズ低減装置である。
【００３０】
また、本発明は、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を適応フィルタによって生成し、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算して、エラー信号を得、エラー信号をリミットしてから適応フィルタに入力し、駆動信号源よりの周期信号と、エラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減方法において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントしてカウント値を得、カウント値から周期信号の位相に合わせた補間係数を生成し、補間係数に基いて補間を施した疑似ノイズ信号を生成するようにしたノイズ低減方法である。
【００３３】
また、本発明は、補間係数に基づく補間において、重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたノイズ低減方法である
【００３４】
【発明の実施の形態】
以下に、本発明の実施の形態のノイズ低減装置及びノイズ低減方法の例を説明する。ノイズ低減装置の全体の構成は、上述した従来例の場合と同様であるが、適応信号処理回路の構成は従来例とは異なる。先ず、図１を参照して、ノイズ低減装置の全体の構成を説明する。このノイズ低減装置は、カメラ一体型ＶＴＲ（ヘリカルスキャン方式の磁気記録再生装置）に適用した場合である。
【００３５】
回転ドラム１に取り付けられた、回転磁気ヘッド４によって、磁気テープ３に所定の信号（カラー映像信号）を記録再生できるように成されたＶＴＲ（ヘリカルスキャン方式の磁気記録再生装置）部分において、回転ドラム１はドラムモータ２により駆動され、更に、ドラムモータ２はマイコン（マイクロコンピュータ）６からのサーボ信号５により所定の回転数を保つようにサーボが掛けられる。
【００３６】
このＶＴＲが、デジタルＶＴＲである場合の一例では、回転数は９０００ｒｐｍであり、従って、発生する電磁音やテープ叩き音等のメカノイズ（メカニカルノイズ）は、周波数軸上では１５０Ｈｚが基底周波数となり、そのノイズ帯域はその高調波にスペクトラムを持つ帯域となり、時間軸上では（１／１５０Ｈｚ）秒間隔で繰り返す周期性ノイズとなる。
【００３７】
ここでカメラ一体型ＶＴＲにおいては、上述のＶＴＲ部分に近接配置される内蔵マイク（Ｌｃｈ及びＲｃｈマイク）２０、２１に、これらのメカノイズが伝播して、音声とともにマイク２０、２１に収音される。マイク２０、２１よりの音声信号は、それぞれ増幅器（ＡＭＰ）２２、２３によって前段増幅された後、Ａ／Ｄ変換器（ＡＤＣ）２４によって、アナログ信号からデジタル信号に変換される。
【００３８】
ここでＡ／Ｄ変換器２４に、クロック生成部２５よりの変換に必要なクロックが入力されることによって、マイク２０、２１よりのアナログ音声信号がデジタル音声信号に変換される。そのデジタル音声信号は、例えば、サンプリング周波数が３２ｋＨｚで、１６ビットに量子化されたデジタル信号である。尚、クロック生成部２５は、水晶発振器よりの発振信号を基準クロックとし、ＰＬＬ(PhaseLock Loop)や分周器等で構成されるが、本発明の内容とは直接関係がないため、詳細な説明は割愛する。
【００３９】
次に、Ａ／Ｄ変換器２４からのデジタル音声信号は、メカノイズ低減処理回路９に入力されて、音声信号に混入したメカノイズ信号を後述する適応処理で低減するが、メカノイズ低減処理回路９には、クロック生成部２５にて生成されたクロックが入力されており、Ａ／Ｄ変換器２４よりのデジタル音声信号と同一タイミングで動作する。即ち、ここではサンプリング周波数３２ｋＨｚ毎に全ての処理が同期して行われる。先ず、入力したＬｃｈ及びＲｃｈのデジタル音声信号は、それぞれ加算器２８、２９の＋側端子に入力され、Ｌｃｈ及びＲｃｈのデジタル音声信号から、それぞれ加算器２８、２９の−側端子に入力した適応信号処理回路２６、２７よりの疑似ノイズ信号が減算される。
【００４０】
加算器２８、２９の出力は、メカノイズ信号が低減されたデジタル音声信号であって、これらデジタル音声信号が出力端子３４、３５から出力される。又、これらのデジタル音声信号はエラー信号として、リミッタ３２、３３及びステップゲイン回路３０、３１を介して、先の適応信号処理回路２６、２７に帰還される。リミッタ３２、３３は、メカノイズ信号レベルを越える音声信号を適応信号処理回路２６、２７に入力させないためのレベルリミッタであり、誤動作によって音声信号が低減しないようにしている。又、ステップゲイン回路３０、３１は、エラー信号レベルをゲインコントロールするためのもので、適応信号処理の収束スピードを決定するパラメータになっている。
【００４１】
適応信号処理回路２６、２７は、後述するようにＬＭＳアルゴリズムで処理され、その参照入力信号にはマイコン６よりの、ドラム回転に同期した１５０Ｈｚのドラム基準信号７が使用される。
【００４２】
次に、図６を参照して、本発明の実施の形態の場合のアドレスパターンによるデータ配列を説明する。但し、ドラム回転周波数１５０Ｈｚとサンプリング周波数３２ｋＨｚは、デジタルＶＴＲのフォーマットで決定されているために、アキュムレータ１３内のデータタイミングは変えられない。従って、この例では、各アドレスから読み出されたデータを適宜補間することによって、アドレスパターンをドラム周期毎に一定に揃えるのと同等の動作を実現している。
【００４３】
つまり、図６では、ドラム周期毎にリセットされるアドレスを、図４について後述するリセットアドレスパターン検出手段４１にて検出して、各ドラム周期毎に補間係数を可変し、この補間係数に基いて、図４及び図５において後述する重み付け移動平均手段により、新たに疑似ノイズ信号を再生成する。
【００４４】
つまり、ドラム周期１ではアドレスリセット後に以下に示す数３の各式のようにデータを生成する。
【００４５】
【数３】
0003873701.tif 000003
【００４６】
同様にドラム周期２ではアドレスリセット後に以下に示す数４の各式のようにデータを生成する。
【００４７】
【数４】
0003873701.tif 000004
【００４８】
同様にドラム周期３ではアドレスリセット後に以下に示す数５の各式のようにデータを生成する。
【数５】
0003873701.tif 000005
【００４９】
又、ドラム周期４では、ドラム周期１と同様にデータを生成し、以下各ドラム周期毎にこのパターンを繰り返すことで、端数分のずれに合わせたタイミングに必要なデータがアドレス間のデータ補間により生成されるため、各ドラム周期毎のデータのタイミングずれが無く、このように補間されたデータから疑似ノイズ信号を生成し、入力信号から減算すれば従来の問題点であったビートノイズの発生が抑えられてメカノイズが完全に除去できる。
【００５０】
次に、図４を参照して、図１のノイズ低減装置における、図６のデータタイミングを実現する適応信号処理回路２６の構成を説明する。尚、適応信号処理回路２７の構成も、適応信号処理回路２６と同様なので、重複説明は省略する。図１のノイズ低減装置では、Ｌｃｈ、Ｒｃｈのデジタル音声信号に対応して、適応信号処理回路２６、２７と一対設けているが、モノラル信号入力やステレオ信号入力でもＬｃｈ、Ｒｃｈの音声信号に含まれるノイズが殆ど同じならば、適応信号処理回路は１個でも良い。
【００５１】
図４において、先ず、入力端子１０よりのＡ／Ｄ変換器２４からの音声信号とノイズ信号の混合信号であるデジタル信号が、加算器２８の＋側端子に入力し、このデジタル信号から−側端子に入力される、破線で囲まれた適応信号処理回路２６からの疑似ノイズ信号Ｙｋが減算されて、デジタル音声信号のみが出力端子３４より出力されると共に、上述のリミッタ３２及びステップゲイン回路３０を介したエラー信号が、適応信号処理回路２６に入力される。又、入力端子１１からのドラム基準信号と、入力端子１８からの、クロック生成部２５よりのサンプリングクロックとが適応信号処理２６に入力される。
【００５２】
ここで適応信号処理回路２６は、ＬＭＳアルゴリズムによる適応フィルタで構成されており、その処理は所定のサンプリングクロックに同期して行われ、例えば、ｋサンプル目の適応フィルタ係数Ｗk は、ｋ−１サンプル目のｋサンプルに対して１サンプル過去のエラー信号Ｅk-1 、ドラム基準信号Ｘk-1 で、上述した数１の式に示すように表される。
【００５３】
この数１の式において、μは上述したステップゲイン回路３０で乗ぜられる係数を示し、ＬＭＳアルゴリズムにおける収束スピードを決定するパラメータであり、μが大きいと収束が早くなるが収束後の精度は落ち、逆に小さいと収束は遅くなるが収束後の精度が上がるため、使用する適応システム条件により最適化して設定される。そして、この数１の式はｋサンプル目の適応フィルタ係数Ｗk を、μとｋ−１サンプル目のＷk-1 と、Ｅk-1 と、Ｘk-1 とから、サンプル毎に逐次演算して更新していく処理が行われる。又、適応フィルタはＦＩＲデジタルフィルタで構成され、そのタップ数をｍとすれば、疑似ノイズ信号Ｙk は、上述した数２の式で表わされる。
【００５４】
つまり、ｋサンプルにおける疑似ノイズ信号Ｙk は、そのサンプルにおける適応係数Ｗとドラム基準信号Ｘの、ｍタップの畳み込み演算で求められるが、ここでは、Ｘにはドラム基準信号から生成される単位サンプル時間のインパルスが入力される。
【００５５】
入力端子１８よりのサンプリングクロックと、入力端子１１よりのドラム基準信号とをサンプルカウンタ１２に入力して、ドラム回転周期をサンプリングクロックでカウントすることで、リードアドレス生成回路１６にてＸk インパルスを１〜ｍまで順に生成すると共に、ライトアドレス生成回路１７にてＸk-1 インパルスを１〜ｍまで順に生成して、その各インパスルをＳＲＡＭ等で構成されるアキュムレータ１３に入力する。アキュムレータ１３は最大ｍワード（ｍタップ）の所定ビット長のレジスタを持ち、この例においては、このｍはドラム１回転周期内のサンプリングクロック数に設定され、Ｘk 若しくはＸk-1 に従って指定のアドレスに適応係数Ｗがリード／ライトされるように成されている。
【００５６】
又、加算器１４の一方の端子には、エラー信号Ｅk にステップゲインμを乗じた２μＥk が、加算器１４の他方の端子にはアキュムレータ１３からリードされたＷk が入力し、両者を加算した加算器１４の出力を、遅延器１５によって単位サンプル時間だけ遅延させた後、先のアキュムレータ１３のＸk-1 アドレスに書き込まれる。
【００５７】
更に、サンプルカウンタ１２で計測された各ドラム周期のリセットアドレスの変化パターンを、リセットアドレスパターン検出回路４１によって検出する。リセットアドレスパターン検出回路４１より得られたサイクルパラメータ及びパターン検出信号を補間係数生成回路４２に入力して補間係数を生成する。この補間係数生成回路４２における補間係数生成方法の詳細については、図７を参照して後述する。更に、補間係数生成回路４２にて生成された補間係数Ａ、Ｂ、Ｃを、後に図５について詳しく説明する重み付け移動平均回路４３に入力し、アキュムレータ１３から読み出された疑似ノイズ信号を、後に図６について詳しく説明するように、データ配列に補間して新たな疑似ノイズ信号Ｙk として出力する。
【００５８】
次に、図４の適応信号処理回路における重み付け移動平均回路４３の具体的構成について、図５を参照して説明する。重み付け移動平均回路４３はフィルタ係数が可変可能な３タップＦＩＲフィルタで構成されており、入力した疑似ノイズ信号Ｙk+1 は補間係数Ａで可変される可変係数Ａ回路５２及び単位サンプル遅延器５０に入力され、単位サンプル遅延器５０で遅延を施された信号は、補間係数Ｂで可変される可変係数Ｂ回路５３及び単位サンプル遅延器５１に入力され、単位サンプル遅延器５１で遅延を施された信号は補間係数Ｃで可変される可変係数Ｃ回路５４に入力される。可変係数Ａ回路５２及び可変係数Ｂ回路５３の出力は、加算器５５で加算され、その加算出力は加算器５６で、可変係数Ｃ回路５４の出力と加算され、加算器５６の加算出力は、疑似ノイズ信号Ｙk として出力されるように構成される。
【００５９】
尚、この処理により入力した疑似ノイズ信号は、１単位サンプル遅延されるため、図４のアキュムレータ１３からはＹk+1 を読み出すことで、従来と同様に疑似ノイズ信号Ｙk を得るようにしている。
【００６０】
次に、図５の重み付け移動平均回路４３に入力する補間係数Ａ、Ｂ、Ｃの生成方法について、図７のフローチャートを参照して説明する。尚、このフローチャートは、各ドラム周期のリセットアドレスが入力する毎に実行される。先ず、図４のサンプルカウンタ１２で計測されるドラム回転周期毎のリセットアドレス、即ち、図４及び図５の例では、２１４、２１３、２１３、２１４、２１３、．．．を、ステップＳＴ−０で入力する。次に、ステップＳＴ−１で、前のドラム周期のリセットアドレスに対する増減パターン、上述の例では、１、−１、０、１、−１、．．．を計測する。次に、ステップＳＴ−２で増減パターンが０から＋１に変化するパターンであるか否かを判断する。このパターンはサンプリング周波数／ドラム回転周波数の端数が０．５未満の場合であり、上述の例では、端数は０．３であるため、ＹＥＳとなるから、ステップＳＴ−５に移行して、前パターン検出からのドラム回転数である、サイクルパラメータＣＰを計測し、前記例でＣＰは３となる。次に、ステップＳＴ−８に移行して、Ａレジスタに、計測したＣＰから１−（１／ＣＰ）、つまりＣＰを３とすれば、約０．７をセットする。次に、ステップＳＴ−１１に移行して、同様に、Ｂレジスタに（１／ＣＰ）、つまりＣＰを３とすれば、約０．３をセットする。更に、ステップＳＴ−１３に移行して、Ｃレジスタに０をセットする。
【００６１】
次に、ステップＳＴ−１４に移行して、各レジスタ値を１（ＭＡＸ）〜０（ＭＩＮ）に制限するリミットが施され、次に、ステップＳＴ−１５に移行して、各Ａ、Ｂ、Ｃレジスタ値を、補間係数Ａ、Ｂ、Ｃとして出力する。
【００６２】
又、先のステップＳＴ−２における判断がＮＯの場合は、ステップＳＴ−３に移行して、増減パターンが０から−１に変化するパターンであるか否かを判断する。このパターンはサンプリング周波数／ドラム回転周波数の端数が０．５を越える場合であり、若しＹＥＳであればステップＳＴ−４に移行して、ステップＳＴ−５と同様に前パターン検出からのドラム回転数であるサイクルパラメータＣＰを計測し、次にステップＳＴ−７に移行して、Ａレジスタに０をセットし、次にステップＳＴ−１０に移行して、Ｂレジスタに（１／ＣＰ）をセットし、次にステップＳＴ−１２に移行して、Ｃレジスタに１−（１／ＣＰ）をセットし、次にステップＳＴ−１４に移行して、各レジスタの値を１（ＭＡＸ）〜０（ＭＩＮ）に制限するリミットが施され、ステップ７５で各Ａ、Ｂ、Ｃレジスタ値を、補間係数Ａ、Ｂ、Ｃとして出力する。
【００６３】
又、ステップＳＴ−３でＮＯの場合は、ステップＳＴ−６に移行して、Ａ及びＣレジスタから、計測された最新のサイクルパラメータＣＰから（１／ＣＰ）を、上述の例では０．３を減算する。次に、ステップＳＴ−９に移行して、Ｂレジスタに（１／ＣＰ）を、上述の例では０．３を加算する。次に、ステップＳＴ−１４に移行して、各レジスタ値に対してリミットが施されるため、累積して減算若しくは加算されても、レジスタ値を１（ＭＡＸ）〜０（ＭＩＮ）に制限している。次に、ステップＳＴ−１５に移行して、各Ａ、Ｂ、Ｃレジスタ値を、補間係数Ａ、Ｂ、Ｃとして出力する。
【００６４】
従って、図３の従来のアドレスパターンによるデータ配列に、この図７のフローチャートによる処理を施し、補間係数Ａ、Ｂ、Ｃを生成し、図５の重み付け移動平均の各可変係数Ａ、Ｂ、Ｃを操作すると、ドラム周期１（もしくはドラム周期４）のＡｄｒ（２１４）にてリセットアドレスの増減がフローチャートのステップＳＴ−２でパターンが一致し、ステップＳＴ−５でＣＰ＝３を計測し、ステップＳＴ−８、１１、１３の各レジスタ値がステップＳＴ−１４、１５を経て、図５の重み付け移動平均の可変係数Ａに０．７が、可変係数Ｂに０．３が、可変係数Ｃに０がセットされると、ドラム周期２において入力Ｙk+1 から可変係数Ａの入力にはＡｄｒ（２）Ｄａｔａが、可変係数Ｂの入力にはＡｄｒ（１）Ｄａｔａが、可変係数Ｃの入力にはＡｄｒ（２１４）Ｄａｔａが入力されているため、上述したの数４の各式のようにデータ補間が成される。
【００６５】
そして、ドラム周期２のＡｄｒ（２１３）でアドレスリセットが成されると、図７のステップＳＴ−２、３でパターンが一致せず、ステップＳＴ−６、９の各レジスタ値がステップＳＴ−１４、１５を経て、可変係数Ａに０．３が、可変係数Ｂに０．７が、可変係数Ｃに０がセットされると、ドラム周期３において入力Ｙk+1 から可変係数Ａの入力にはＡｄｒ（２）Ｄａｔａが、可変係数Ｂの入力にはＡｄｒ（１）Ｄａｔａが、可変係数Ｃの入力にはＡｄｒ（２１３）Ｄａｔａが入力されているため、上述の数５の各式のようにデータ補間が成される。
【００６６】
同様にドラム周期３のＡｄｒ（２１３）でアドレスリセットが成されると、図７のステップＳＴ−２、３でパターンが一致せず、ステップＳＴ−６、９の各レジスタ値がステップＳＴ−１４、１５を経て、可変係数Ａに０が、可変係数Ｂに１が、可変係数Ｃに０がセットされると、ドラム周期３において入力Ｙk+1 から可変係数Ａの入力にはＡｄｒ（２）Ｄａｔａが、可変係数Ｂの入力にはＡｄｒ（１）Ｄａｔａが、可変係数Ｃの入力にはＡｄｒ（２１３）Ｄａｔａが入力されているため、上述の数３の各式のようにデータ補間が成され、以下これを繰り返して図６のデータ配列が実現される。
【００６７】
尚、図７の補間係数生成において、サイクルパラメータＣＰを自動計測しているが、ドラム回転周波数とサンプリング周波数はシステムによりあらかじめ既知であり、従って、サイクルパラメータＣＰも決定されるため、自動計測は行わず、別途用意されるメモリー等でパラメータとして持ち、適宜読み出して使用することで回路の簡略化も可能である。
【００６８】
【発明の効果】
本発明によれば、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を生成する適応フィルタと、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算し、エラー信号を得る減算手段とを有し、減算手段よりのエラー信号をリミッタ手段を介して適応フィルタに入力し、駆動信号源よりの周期信号と、減算手段よりのエラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減装置において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントするカウンタ手段と、カウンタ手段からのカウント値から周期信号の位相に合わせた補間係数を生成する補間係数生成手段と、補間係数に基いて補間を施した疑似ノイズ信号を生成する補間操作手段とを有するようにしたので、従来のノイズ低減処理における周期性ノイズを適応処理でデジタル処理した時に発生するビートノイズを抑えて、ノイズ低減効果を更に改善したノイズ低減装置を得ることができる。
【００６９】
また、誤動作によって音声信号が低減しないノイズ低減装置を得ることができる。
【００７０】
また、周期をカウンタ手段で検出し、このビートがキャンセルされるように疑似ノイズ信号に補間を施すことで、ノイズ低減効果を、数ｄＢ改善することのできるノイズ低減装置を得ることができる。
【００７１】
また、補間操作手段は重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたので、重み付け移動平均の係数を、ノイズ低減処理時に発生するビートがキャンセルされるように適応的に可変して、疑似ノイズ信号に施す補間を実行することで、回路構成が簡単になるノイズ低減装置を得ることができる。
【００７２】
また本発明によれば、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を適応フィルタによって生成し、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算して、エラー信号を得、エラー信号をリミットしてから適応フィルタに入力し、駆動信号源よりの周期信号と、エラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減方法において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントしてカウント値を得、カウント値から周期信号の位相に合わせた補間係数を生成し、補間係数に基いて補間を施した疑似ノイズ信号を生成するようにしたので、従来のノイズ低減処理における周期性ノイズを適応処理でデジタル処理した時に発生するビートノイズを抑えて、ノイズ低減効果を更に改善したノイズ低減方法を得ることができる。
【００７３】
また、エラー信号をリミッタ手段を介して適応フィルタに入力するようにしたので、誤動作によって音声信号が低減しないノイズ低減方法を得ることができる。
【００７４】
また、ノイズ低減処理時に発生するビート周期をカウントして検出し、このビートがキャンセルされるように疑似ノイズ信号に補間を施すことで、ノイズ低減効果を、数ｄＢ改善することのできるノイズ低減方法を得ることができる。
【００７５】
また、補間係数に基づく補間において、重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたので、重み付け移動平均の係数を、ノイズ低減処理時に発生するビートがキャンセルされるように適応的に可変して、疑似ノイズ信号に施す補間を実行することで、ノイズ低減のための回路構成が簡単になるノイズ低減方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の例及び従来例のノイズ低減装置の概要を示すブロック線図である。
【図２】従来例のノイズ低減回路における適応信号処理回路の従来例を示すブロック線図である。
【図３】アドレスパターンによるデータ配列の従来例を示す線図である。
【図４】本発明の実施の形態のノイズ低減回路における適応信号処理回路の例を示すブロック線図である。
【図５】図４の適応信号処理回路における重み付け移動平均回路の例を示すブロック線図である。
【図６】アドレスパターンによるデータ配列の例を示す線図である。
【図７】図６における補間係数生成方法の例を示すフローチャートである。
【符号の説明】
１２  サンプルカウンタ、２６、２７  適応信号処理回路（適応フィルタ）、２８、２９  加算器、３０、３１  ステップゲイン回路、３２、３３  リミッタ、４１  リセットアドレスパターン検出回路、４２  補間係数生成回路、４３  重み付け移動平均回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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