(57)【特許請求の範囲】
【請求項１】
供給クロックに同期して入力信号を取り込み、保持する入力バッファを有する集積回路装置において、
前記供給クロックを分周して位相が異なる複数の内部クロックを生成する分周回路と、
前記複数の内部クロックそれぞれに同期して前記入力信号を取り込み、保持する複数の入力バッファと、
前記複数の入力バッファの出力をそれぞれラッチする合成回路とを有し、
前記合成回路は、前記複数の入力バッファの出力にそれぞれ応答してＨレベルまたはＬレベルの低インピーダンス状態または高インピーダンス状態になる複数のトライステートバッファと、前記複数のトライステートバッファの出力が供給され前記低インピーダンス状態のトライステートバッファの出力をラッチする共通の出力ラッチ回路とを有し、
前記複数のトライステートバッファの低インピーダンス状態が互いに競合しないことを特徴とする集積回路装置。
【請求項２】
供給クロックに同期して入力信号を取り込み、保持する入力バッファを有する集積回路装置において、
前記供給クロックを分周して位相が異なる複数の内部クロックを生成する分周回路と、
前記複数の内部クロックそれぞれに同期して前記入力信号を取り込み、保持する複数の入力バッファと、
前記複数の入力バッファの出力をそれぞれラッチする合成回路と、
前記供給クロックの周波数に応じて分周制御信号が設定されるモードレジスタとを有し、
前記分周回路は、前記分周制御信号に応じて、前記供給クロックが所定の周波数より高い時に分周動作を行い、前記供給クロックが前記所定の周波数より低い時に分周動作を行わないことを特徴とする集積回路装置。
【請求項３】
供給クロックに同期して入力信号を取り込み、保持する入力バッファを有する集積回路装置において、
前記供給クロックを分周して位相が異なる複数の内部クロックを生成する分周回路と、
前記複数の内部クロックそれぞれに同期して前記入力信号を取り込み、保持する複数の入力バッファと、
前記複数の入力バッファの出力をそれぞれラッチする合成回路と、
分周制御信号が設定される分周制御設定部とを有し、
前記分周回路は、前記分周制御信号が第１の状態の時に、前記分周動作を行い、前記分周制御信号が第２の状態の時に、前記分周動作を行わないことを特徴とする集積回路装置。
【請求項４】
請求項２または３において、
前記分周回路が分周動作を行わない場合は、前記複数の入力バッファの内、所定の入力バッファが前記供給クロックに同期して前記入力信号を取り込み保持することを特徴する集積回路装置。
【請求項５】
供給クロックに同期して入力信号を取り込み、保持する入力バッファを有する集積回路装置において、
前記供給クロックを分周して位相が異なる複数の内部クロックを生成する分周回路と、
前記複数の内部クロックそれぞれの一方のレベルに同期して前記入力信号を取り込み、保持する複数の入力バッファと、
前記複数の入力バッファの出力をそれぞれラッチする合成回路と、
前記分周された内部クロックの前記一方のレベルが重なる時に、先行して前記一方のレベルになっている内部クロックを、後に前記一方のレベルに変化する他の内部クロックの当該一方のレベルへの変化に応答して、他方のレベルに変化させる内部クロック入力回路とを有し、
前記複数の入力バッファは、前記内部クロック入力回路を介してそれぞれの前記内部クロックを入力することを特徴とする集積回路装置。
【請求項６】
請求項１に記載の集積回路装置において、
更に、前記分周回路が生成される複数の内部クロックの位相を、前記供給クロックの位相と所定関係に調整するクロック補正回路とを有し、
前記クロック補正回路により位相が調整された前記内部クロックが、前記入力バッファに供給されることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して入力信号を取り込み保持（ラッチ）する入力バッファに関し、高速クロックに対応して動作することが可能な入力バッファを有する集積回路装置に関する。
【０００２】
【従来の技術】
高速動作を行う同期型ＤＲＡＭの様な集積回路装置は、高速動作を実現するために、コントローラ側からクロックに同期して供給されるデータ、アドレス、コントロール信号などの入力信号を、そのクロックに同期して取り込みラッチする入力バッファを有する。かかる入力バッファは、ストローブ信号として供給されるクロックの立ち上がりエッジに同期して、供給される入力信号を取り込み、内部でラッチする。従って、コントローラ側は、クロックに同期して入力信号を与えれば良く、集積回路装置が実装されている回路基板内の伝播遅延時間などの問題を考慮する必要がなく、高速動作を実現することができる。
【０００３】
図１２は、従来の集積回路装置の入力バッファ部分の構成図である。集積回路装置１には、クロックＣＬＫを取り込むクロックバッファ１０と、クロックバッファ１０から出力される内部クロックiclkの位相を補正するクロック補正部１２と、クロック補正部１２が出力する内部クロックｃｌｋに同期して、外部から供給されるアドレスＡｄｄ、コントロール信号φCON 、データ信号ＤＱを取り込む入力バッファ２０，２１，２２とを有する。
【０００４】
図１３は、図１２の入力バッファの動作を示すタイミングチャート図である。図１３に示される通り、入力バッファ２０，２１，２２は、外部クロックＣＬＫに位相同期された内部クロックｃｌｋの立ち上がりエッジに同期して、供給される入力信号Ａｄｄ、φCON 、ＤＱを取り込み、内部にラッチする。
【０００５】
【発明が解決しようとする課題】
しかしながら、同期クロックＣＬＫの周波数が例えば２００ＭＨｚ程度であれば、入力バッファは、そのクロックＣＬＫの立ち上がりエッジに同期して、入力信号を確実に取り込むことができるが、同期クロックＣＬＫの周波数が、例えば４００ＭＨｚなどの高周波数になると、入力バッファの動作速度が限界に達し、正常な入力信号の取り込み動作を行うことができなくなる。しかも、高速の同期クロックでは、ノイズなどの原因でクロック波形が乱れ、パルス幅が極端に短くなることもあり、その結果、入力バッファが入力信号を確実に取り込むことができなくなる。
【０００６】
そこで、本発明の目的は、高速のクロックに同期して供給される入力信号を確実に取り込むことができる入力バッファ回路を有する集積回路装置を提供することにある。
【０００７】
更に、本発明の別の目的は、低速から高速までの広いレンジのクロックに同期して供給される入力信号を確実に取り込むことができる入力バッファ回路を有する集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、入力バッファ回路を１つの入力信号に対して２系統または複数系統の構成にし、供給されるクロックから集積回路装置内部で分周して相補の内部クロックまたは複数の内部クロックを生成し、２系統のまたは複数系統の入力バッファによって、相補クロックに同期してまたは複数クロックに同期して入力信号を取り込み、ラッチすることを特徴とする。２系統のまたは複数系統の入力バッファの出力は、合成回路で合成され、内部に供給される。内部で生成される内部クロックは、それぞれの入力バッファの出力が競合することがないようにＨレベルまたはＬレベルの期間が設定される。この発明によれば、複数系統の入力バッファの動作を、供給されるクロックよりも低速の内部クロックに同期させるので、確実に入力信号を取り込むことができる。
【０００９】
また、別の発明によれば、供給される外部クロックが高い周波数の場合は、分周した内部クロックに同期して入力バッファを動作させ、外部クロックが低い周波数の場合は、外部クロックに同期して入力バッファを動作させることで、広い周波数レンジの外部クロックに対応することができる。
【００１０】
上記の目的を達成するために、本発明は、供給クロックに同期して入力信号を取り込み、保持する入力バッファを有する集積回路装置において、
前記供給クロックを分周して位相が異なる複数の内部クロックを生成する分周回路と、
前記複数の内部クロックそれぞれに同期して前記入力信号を取り込み、保持する複数の入力バッファと、
前記複数の入力バッファの出力を合成する合成回路とを有することを特徴とする。
【００１１】
更に、上記の発明において、前記合成回路は、前記複数の入力バッファの出力にそれぞれ応答してＨレベルまたはＬレベルの低インピーダンス状態または高インピーダンス状態になる複数のトライステートバッファと、前記複数のトライステートバッファの出力が供給される共通の出力ラッチ回路とを有することを特徴とする。
【００１２】
更に、上記の発明において、更に、前記供給クロックの周波数に応じて分周制御信号が設定されるモードレジスタを有し、前記分周回路は、前記分周制御信号に応じて、前記供給クロックが所定の周波数より高い時に分周動作を行い、前記供給クロックが前記所定の周波数より低い時に分周動作を行わないことを特徴とする。この発明によれば、広い周波数レンジの供給クロックに対応して確実に入力信号を取り込むことができる。
【００１３】
更に、上記の発明において、更に、前記分周された内部クロックの前記一方のレベルが重なる時に、先行する内部クロックを他方のレベルに変更する内部クロック入力回路を有し、前記複数の入力バッファは、前記内部クロック入力回路を介してそれぞれの前記内部クロックを入力することを特徴とする。複数の内部クロックの一方のレベルが重ならない様にされるので、合成回路においてそれぞれの入力バッファからの出力が競合することが防止される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１５】
図１は、実施の形態例の集積回路装置であるメモリデバイスの全体構成図である。図１のメモリデバイスは、コントロール信号φCON とアドレスＡｄｄを取り込み保持する入力バッファ３０，３１と、データＤＱ０〜ＤＱ３１を取り込み保持する入出力バッファ３２とを有する。それぞれの入力バッファは、後述する通り複数系統の入力バッファ回路で構成され、供給されるクロックＣＬＫを分周した内部クロックｃｌｋ，／ｃｌｋに同期してそれぞれ動作する。供給されるクロックＣＬＫは、クロックバッファ１０により取り込まれ、クロック分周回路１１により分周され、分周されたクロックが、クロック補正回路１２により位相調整され、位相が異なる複数の内部クロックｃｌｋ，／ｃｌｋとして、上記の入力バッファ３０，３１，３２に供給される。図１の例では、クロック分周回路１１は、供給クロックＣＬＫの周波数を２分の１に分周して位相が１８０度異なる２つの内部クロックｃｌｋ，／ｃｌｋを生成する。従って、入力バッファ３０，３１，３２は、それぞれ、２系統の入力バッファ回路で構成される。
【００１６】
但し、本発明によれば、クロック分周回路１１は、必要に応じて２分の１より少ないＮ分の１に分周して、位相が異なるＮ個の内部クロックを生成してもよい。その場合は、入力バッファ３０，３１，３２は、それぞれ、Ｎ系統の入力バッファ回路で構成され、それぞれの入力バッファ回路は、Ｎ個の内部クロックに同期して入力信号φCON 、Ａｄｄ、ＤＱ等を内部に順次取り込み、保持する。
【００１７】
図１のメモリデバイスにおいて、分周された内部クロックｃｌｋ，／ｃｌｋに同期して入力バッファ３０で順次取り込まれたコントロール信号φCON は、例えば、クロックイネーブル信号／ＣＫＥ、ローイネーブル信号／ＲＥ、コラムイネーブル信号／ＣＥ、書き込み信号／Ｗ及びチップイネーブル信号／ＣＥからなり、コマンドデコーダ３４に供給される。コマンドデコーダ３４は、これらのコントロール信号φCON をデコードし、アドレス端子から供給されたレイテンシやバースト長のモードパラメータをモードレジスタ３５に登録したり、ロジック回路３６に内部モード信号を供給したりする。ロジック回路３６は、コマンドデコーダ３４からの内部モード信号に応答して、種々のタイミング信号φ1 をメモリデバイス内の種々の回路に供給する。このタイミング信号φ 1により、メモリデバイス内の回路の動作タイミングが制御される。
【００１８】
アドレスａ00〜ａ14は、内部クロックｃｌｋ，／ｃｌｋに応答して入力バッファ３１に順次取り込まれる。そのアドレスは、アドレスバッファ３７に供給され、保持される。保持されたアドレスは、デコーダなどのメモリコア４２の周辺回路４０に供給される。更に、アドレスは、データバス４４の選択及び出力バッファ３２の選択にも利用される。
【００１９】
入力データＤＱは、入力バッファ３２により内部クロックｃｌｋ，／ｃｌｋに同期して順次取り込まれる。
【００２０】
４つのメモリバンクｂｎｋ０〜ｂｋｎ３は、それぞれメモリセルのマトリクスを有するメモリコア４２とその周辺回路４０とからなる。ＤＱロジック回路４５は、入出力バッファ３２等のデータフローを制御する回路であり、例えばコラム選択信号、読み出し用のセンスバッファ活性化信号、書き込みアンプ活性化信号等のタイミング信号φ2 をメモリバンクに与える。更に、ＤＱロジック回路４５は、入出力バッファ３２にデータの出力タイミング信号φ3 を供給する。
【００２１】
上記したモードレジスタ３５には、コマンドデコーダ３４により生成されるモードレジスタシーケンス信号に応答して、読み出しコマンドからデータの出力までのクロックＣＬＫの数を規定するレイテンシが登録される。このレイテンシは、供給されるクロックＣＬＫの周波数に応じて設定され、クロックＣＬＫが高い周波数ほど、レイテンシ（クロック数）が大きくなる。従って、モードレジスタ３５に設定されるレイテンシを参照することで、供給されるクロックＣＬＫの周波数を分周すべきか否かを決定することができる。そして、モードレジスタ３５は、そのレイテンシに応じて、分周動作を行うか行わないかを示す分周制御信号ｄｖｚを生成し、入力バッファ３０，３１，３２や、クロック分周回路１１に供給する。或いは、分周制御信号ｄｖｚは、モードレジスタ３５内にメタルオプションやワイヤーボンディングオプションで設定されても良い。その場合は、モードレジスタは分周制御設定部になる。
【００２２】
図２は、内部クロック発生部を示す図である。内部クロック発生部は、供給されるクロックＣＬＫを取り込むクロックバッファ１０と、その取り込まれたクロックｉｃｌｋを分周するクロック分周回路１１と、分周されたクロックか、分周前のクロックｉｃｌｋかを選択するスイッチ回路１３と、クロックｉｃｌｋ，／ｉｃｌｋの位相を供給クロックＣＬＫの位相に整合または所定の関係に補正させるＤＬＬ回路からなるクロック補正回路１２とを有する。この内部クロック発生部により生成された２つの逆相の内部クロックｃｌｋ，／ｃｌｋが、入力バッファ３０，３１，３２に供給される。クロックバッファ１０には、供給クロックＣＬＫが有効か無効かを示すクロック活性化信号ＣＫＥが供給される。
【００２３】
上記のクロック補正回路１２を構成するＤＬＬ（Delay Locked Loop ）回路は、例えば、特開平10-112182 （平成10年４月28日公開）に開示されている。
【００２４】
図３は、クロックバッファの回路図である。クロックバッファ１０は、ソースが接続された一対のＮチャネルトランジスタＮ１，Ｎ２と、クロック活性化信号ＣＫＥにより制御されるＮチャネルトランジスタＮ３と、ＰチャネルトランジスタＰ１，Ｐ２と、カレントミラー回路を構成するＰチャンネルトランジスタＰ３，Ｐ４と、インバータ５０〜５２とを有する。トランジスタＮ２のゲートには基準電圧Ｖref が供給され、トランジスタＮ１のゲートには、外部からの供給クロックＣＬＫが供給される。外部の電源に応じたレベルを有する供給クロックＣＬＫが、クロックバッファ１０により内部の電源Ｖiiに応じたレベルに変換され、波形整形される。
【００２５】
図４は、クロックバッファのタイミングチャート図である。図４に示される通り、クロック活性化信号ＣＫＥがＨレベルの時に、トランジスタＮ３が導通し、トランジスタＰ１，Ｐ２が非導通になり、供給クロックＣＬＫが基準電圧Ｖref と比較され、供給クロックＣＬＫが内部電源Ｖiiに応じたレベルの内部クロックｉｃｌｋに変換される。また、クロック活性化信号ＣＫＥがＬレベルの時に、トランジスタＮ３が非導通、トランジスタＰ１，Ｐ２が導通状態になり、内部クロックｉｃｌｋは、Ｌレベルに固定される。
【００２６】
図５は、クロック分周回路の回路図である。図５には、クロック分周回路１１とスイッチ回路１３とが示される。クロック分周回路１１は、インバータ１１０，１１９，１２０と、ＮＡＮＤゲート１１１〜１１４からなる初段ラッチ回路と、ＮＡＮＤゲート１１５〜１１８からなる後段ラッチ回路とで構成されるＪＫフリップフロップである。クロックバッファ１０でレベルコンバートされたクロックｉｃｌｋが、クロック分周回路１１により２分の１の周波数に分周され、位相が１８０度ずれた内部クロックｃｌｋ，／ｃｌｋが生成される。初段のラッチ回路１１１，１１２で保持された相補信号が、クロックｉｃｌｋのＨレベルに応答して、後段のラッチ回路１１５，１１６に反転して転送される。更に、そのラッチされた相補信号が、クロックｉｃｌｋのＬレベルに応答して、初段のラッチ回路１１１，１１２に転送される。
【００２７】
図６は、図５のクロック分周回路及びスイッチ回路のタイミングチャート図である。前述の分周動作制御信号ｄｖｚがＬレベルの時は、分周動作が有効化され、スイッチ回路１３のトランスファゲート５１，５２が導通状態である。その場合は、クロックｉｃｌｋが１／２の周波数に分周されて、２つの内部クロックｃｌｋ，／ｃｌｋが生成される。この２つの内部クロックｃｌｋ，／ｃｌｋは、それぞれ位相が１８０度ずれた相補クロックである。また、分周動作制御信号ｄｖｚがＨレベルの時は、分周動作が禁止され、トランスファゲート５３を介して、クロックバッファ１０が出力するクロックｉｃｌｋがそのまま内部クロックｃｌｋとして出力される。即ち、この場合の内部クロックｃｌｋは外部から供給されるクロックＣＬＫと同じ周波数である。そして、他方の内部クロック／ｃｌｋは、トランスファ５３の導通によりＬレベルに固定される。
【００２８】
図７は、入力バッファの回路図である。入力バッファは、２つの分周された内部クロックｃｌｋ，／ｃｌｋそれぞれに応答して入力信号６４を取り込み、保持する２系統の回路構成を有する。図７に示される通り、内部クロック発生部により生成された２つの内部クロックｃｌｋ，／ｃｌｋは、同期クロック入力部６０，６１に供給される。そこで、内部クロックｃｌｋ，／ｃｌｋのタイミングの調整が行われ、ラッチタイミング用のクロックｎ０１，ｎ０２がそれぞれ生成される。位相がずれたクロックｎ０１，ｎ０２にそれぞれ応答して、入力信号ラッチ部６６，６７が、独立して入力信号６４を順次取り込み、ラッチする。それぞれの入力信号ラッチ部６６は、入力信号６４に応じて相補信号ｎ１１，ｎ１２を生成し、トライステートバッファ６８を制御する。また、入力信号ラッチ部６７も入力信号６４に応じて相補信号ｎ２２，ｎ２１を生成し、トライステートバッファ６９を制御する。そして、トライステートバッファ６８、６９はそれぞれ、ＨレベルまたはＬレベルの低インピーダンス状態と、Ｈインピーダンス状態となり、それらの出力ｎ１５，ｎ１６とｎ２５，ｎ２６は、合成回路７２にて、ワイヤードオアにより合成され出力ラッチ回路７０にラッチされる。
【００２９】
図８は、同期クロック入力部の回路図である。同期クロック入力部６０は、インバータ６０１，６０２と、位相調整用遅延回路６０３と，インバータ６０４，ＮＯＲゲート６０５を有する。また、同期クロック入力部６１は、ＮＡＮＤゲート６１１と、インバータ６１２と、位相調整用遅延回路６１３と、インバータ６１４と、ＮＯＲゲート６１５を有する。これらの同期クロック入力部６０，６１は、独立して構成され、それぞれ位相の異なる２つの内部クロックｃｌｋ，／ｃｌｋを入力し、位相調整用遅延回路６０３，６１３により入力信号６４のセットアップに必要な時間だけ遅延させる。また、インバータ６０４，６１４の出力は、それぞれインバータ６２，６３を介して、ＮＯＲゲート６０５，６１５に供給され、出力クロックｎ０１，ｎ０２のＨレベル状態が重ならない様に制御される。また、ＮＡＮＤゲート６１１には、分周制御信号ｄｖｚが入力され、分周が行われない時は、分周制御信号ｄｖｚがＬレベルになり、同期クロック入力部６１がクロック／ｃｌｋの入力を禁止する。
【００３０】
図９は、図８の同期クロック入力部のタイミングチャート図である。この例では、クロック分周回路１１からの内部クロックｃｌｋ，／ｃｌｋのＨレベルが一部重なる。このＨレベルの重なりは、図５に示したＪＫフリップフロップ回路からなるクロック分周回路１１の構成上、ゲート段数に不整合が存在することにより発生する。勿論、別の理由でＨレベルの重なりが発生することもある。
【００３１】
図８に示される通り、出力クロックｎ０１は、分周された内部クロックｃｌｋと同相のクロックである。また、出力クロックｎ０２は、同様に分周された内部クロック／ｃｌｋと同相のクロックである。しかしながら、時刻ｔ１において、インバータ６２，６３により、先行するＨレベルのクロックｃｌｋに対する出力クロックｎ０１のＨレベルは、後に発生するクロック／ｃｌｋの立ち上がりエッジに従って、Ｌレベルに下げられる。また、一方のＬレベルの出力クロックｎ０２も、クロックｃｌｋの立ち下がりエッジに応答して、Ｈレベルに立ち上げられる。
【００３２】
同様に、時刻ｔ２において、先行するＨレベルのクロック／ｃｌｋに対する出力クロックｎ０２のＨレベルは、後に発生するクロックｃｌｋの立ち上がりエッジに従って、Ｌレベルに下げられる。そして、Ｌレベルの出力クロックｎ０１は、クロック／ｃｌｋの立ち下がりエッジに応答して、Ｈレベルに立ち上がる。但し、それぞれの出力クロックｎ０１，ｎ０２の変化は、入力される内部クロックｃｌｋ，／ｃｌｋの立ち上がりエッジから、遅延回路６０３，６１３とその他のゲート分だけ遅延したタイミングで発生する。
【００３３】
従って、同期クロック入力部６０，６１の出力クロックｎ０１，ｎ０２は、分周された内部クロックｃｌｋ，／ｃｌｋより所定時間遅延し、且つ、Ｈレベルが重なり合わない様に生成される。
【００３４】
図１０は、入力信号ラッチ部の回路図である。入力信号ラッチ部６６，６７は、同じ回路構成であるので、図１０には１組の入力信号ラッチ部が示される。入力信号ラッチ部には、インバータ８０，８１及びＮＡＮＤゲート８２を介して、クロックｎ０１が供給され、また、入力信号６４がＮチャンネルトランジスタＮ２６のゲートに供給される。ＮチャネルトランジスタＮ２１，Ｎ２２は、クロックｎ０１により制御され、トランジスタＮ２３，Ｎ２４，Ｎ２５は、ＮＡＮＤゲート８２の出力により制御される。トランジスタＮ２６，Ｎ２７は、入力信号６４を基準電圧Ｖref と比較する比較回路を構成し、トランジスタＰ２８，Ｐ２９とＮ２８，Ｎ２９は、その比較結果を増幅しラッチする回路である。ＰチャネルトランジスタＰ２１，Ｐ２２は、クロックｎ０１がＬレベルの時に導通して、出力ｎ１１，ｎ１２をＨレベル（電源Ｖiiレベル）に維持する。また、クロックｎ０１のＬレベルにより、ＮＡＮＤゲート８２の出力ｎ１３はＨレベルになり、トランジスタＮ２３，Ｎ２４、Ｎ２５は共に導通状態にある。これが入力信号ラッチ回路の非活性状態である。
【００３５】
図１１は、図７と図１０の動作を示すタイミングチャート図である。図１１を参照して、図１０の入力信号ラッチ部の動作を説明する。まず、上記の非活性状態から、クロックｎ０１がＬレベルからＨレベルに立ち上がると、ＰチャネルトランジスタＰ２１，Ｐ２２は非導通になり、トランジスタＮ２１，Ｎ２２は導通する。従って、トランジスタＮ２６，Ｎ２７の共通ソースはグランド電位Ｖssに引き下げられ、入力信号６４のレベルに応じて、差動増幅動作によりトランジスタＮ２６，Ｎ２７の電流量に差が発生する。図１１の入力信号Ｄ１はＬレベルであるので、出力ｎ１２がわずかにＬレベル側に下がる。
【００３６】
そこで、クロックｎ０１が立ち上がってから、インバータ８０，８１とＮＡＮＤゲート８２の遅延（Ｔｂ）後に、ノードｎ１３がＬレベルに立ち下がる。その結果、トランジスタＮ２３、Ｎ２４、Ｎ２５が非導通になると共に、トランジスタＮ２８，Ｎ２９の共通ソース端子が引き下げられ、トランジスタＰ２８，Ｐ２９，Ｎ２８，Ｎ２９により出力ｎ１１，ｎ１２の差電圧が増幅され、ラッチされる。その結果、出力ｎ１２がＬレベルに駆動され、出力ｎ１１はＨレベルのまま維持される。
【００３７】
そして、クロックｎ０１の立ち下がりエッジからＮＡＮＤゲート８２の遅延（Ｔｃ）後に、ノードｎ１３が立ち上がり、ラッチ状態が解除され、導通状態にあるＰチャネルトランジスタＰ２１，Ｐ２２により、出力ｎ１１，ｎ１２はＨレベルにリセットされる。
【００３８】
以上図１１にも示される通り、期間Ｔａが入力信号のセットアップ期間であり、期間ＴｂがトランジスタＮ２６，Ｎ２７による差動増幅期間、期間ＴｃがトランジスタＰ２８，Ｐ２９，Ｎ２８，Ｎ２９によるラッチ期間、そして、期間Ｔｄがリセット期間である。
【００３９】
図１１に示された例では、入力信号Ｄ２のＨレベルは、入力信号ラッチ部６７により取り込まれ、出力ｎ２１がＬレベルに出力ｎ２２がＨレベルにそれぞれ駆動される。入力信号Ｄ２は、Ｄ１のＨレベルとは反転レベルのＨレベルであるので、入力信号ラッチ部の動作も逆になる。
【００４０】
図７には、入力信号ラッチ部６６，６７の出力ｎ１１，ｎ１２とｎ２１，ｎ２２により制御されるトライステートバッファ６８，６９が示される。トライステートバッファ６８は、ＰチャンネルトランジスタＰ１０とＮチャネルトランジスタＮ１０からなるバッファ回路と、トランジスタＰ１１，Ｎ１１からなるバッファ回路とを有し、それぞれ出力ｎ１１，ｎ１２により逆相に制御される。図１１の入力信号Ｄ１に対しては、出力ｎ１１がＨレベル、出力ｎ１２がＬレベルであるので、上記のバッファ回路により、ノードｎ１６はＨレベルに、ノードｎ１５はＬレベルにそれぞれ駆動される。即ち、ノードｎ１５，ｎ１６は低インピーダンス状態Ｌｚになる。そして、入力信号ラッチ部６６がリセットされると、出力ｎ１１，ｎ１２が共にＨレベルになり、トランジスタＰ１０，Ｎ１０、Ｐ１１，Ｎ１１は全て非導通になり、ノードｎ１５，ｎ１６は高インピーダンス状態Ｈｚになる。
【００４１】
また、トライステートバッファ６９は、ＰチャンネルトランジスタＰ１２とＮチャネルトランジスタＮ１２からなるバッファ回路と、トランジスタＰ１３，Ｎ１３からなるバッファ回路とを有し、それぞれ出力ｎ２１，ｎ２２により逆相に制御される。図１１の入力信号Ｄ２に対しては、出力ｎ２２がＨレベル、出力ｎ２１がＬレベルであるので、上記バッファ回路により、ノードｎ２６はＬレベルに、ノードｎ２５はＨレベルにそれぞれ駆動される。即ち、ノードｎ２５，ｎ２６は低インピーダンス状態Ｌｚになる。そして、入力信号ラッチ部６７がリセットされると、出力ｎ２１，ｎ２２が共にＨレベルになり、トランジスタＰ１２，Ｎ１２、Ｐ１３，Ｎ１３は全て非導通になり、ノードｎ２５，ｎ２６は高インピーダンス状態Ｈｚになる。
【００４２】
ノードｎ２５，ｎ２６の高インピーダンス状態Ｈｚの期間において、ノードｎ１５，ｎ１６の状態が、合成回路７２の出力ラッチ回路７０にラッチされる。また、その後のノードｎ１５，ｎ１６の高インピーダンス状態Ｈｚの期間において、ノードｎ２５，ｎ２６の状態が、合成回路７２の出力ラッチ回路７０にラッチされる。図１１に示される通り、ノードｎ１５，ｎ１６の高インピーダンス状態Ｈｚと低インピーダンス状態Ｌｚ、ノードｎ２５，ｎ２６の低インピーダンス状態Ｌｚと高インピーダンス状態Ｈｚとが交互に繰り返される。
【００４３】
ところで、図８の同期クロック入力部において、図９のタイミングチャート図に示される通り、分周された内部クロックｃｌｋ，／ｃｌｋのＨレベルが重なり合う場合は、インバータ６２，６３により出力クロックｎ０１，ｎ０２のＨレベルの重なり合いが防止される。今仮に、出力クロックｎ０１とｎ０２のＨレベルが重なり合うとすると、図１１中のＸ１，Ｘ２，Ｘ３の如き波形になる。即ち、クロックｎ０１の立ち下がりがクロックｎ０２の立ち上がりエッジよりも遅れる（Ｘ１）と、それに伴い、入力信号ラッチ部６６のノードｎ１３の立ち上がりエッジも遅れる（Ｘ３）。その結果、出力ｎ１２のリセット動作も遅れる（Ｘ２）。それに伴い、トライステートバッファ６８のノードｎ１５，ｎ１６の低インピーダンス状態Ｌｚから高インピーダンス状態Ｈｚへの移行も遅れて、ノードｎ１５，ｎ１６の低インピーダンス状態Ｌｚ（図中破線）が、図１１中のＩｐで示される通り、ノードｎ２５，ｎ２６の低インピーダンス状態Ｌｚと一部重なる。
【００４４】
このような低インピーダンス状態の重なりは、それぞれの入力信号６４が逆相であると、図７のトライステートバッファ６８，６９間で、貫通電流Ｉｐが発生する。即ち、図７のトラステートバッファにおいて、トランジスタＰ１０からトランジスタＮ１２へ向けて貫通電流がながれ、また、トランジスタＰ１３からトランジスタＮ１１に向けて貫通電流がながれる。従って、図８の同期クロック入力部では、クロックｎ０１，ｎ０２のＨレベルの重なりが発生しないように制御される。
【００４５】
上記の貫通電流の問題は、特に高い周波数のクロックの場合に発生しやすくなる。即ち、クロックＣＬＫの周波数が高くなるとその周期も短くなる。一方、入力信号ラッチ部６６，６７のラッチ期間Ｔｃは、合成回路７２の出力ラッチ回路７０のラッチ状態を反転するに十分な時間以上に設定されることが必要である。そして、トライステートバッファ６８，６９の低インピーダンス状態Ｌｚの期間は、このラッチ期間Ｔｃと同じであり、一定である。そこで、クロックＣＬＫの周期が短くなると、低インピーダンス状態Ｌｚと高インピーダンス状態Ｈｚとの合計時間が短くなり、図１１の如くトライステートバッファ６８と６９の低インピーダンス状態Ｌｚの期間が接近する。その状況において、クロックｎ０１の立ち下がりエッジがＸ１の如く少しでも遅れると、両バッファ６８，６９の低インピーダンス状態Ｌｚの期間が重なってしまうのである。
【００４６】
従って、分周クロックによって２系統にした入力バッファを動作させ、それらの出力を合成する場合は、それぞれの入力バッファの出力の有効期間が競合しないようにすることが必要である。
【００４７】
上記の実施の形態例では、供給クロックＣＬＫを２分の１の周波数に分周して、入力バッファを２系統にした例で説明した。しかしながら、本発明はそれに限定されず、供給クロックＣＬＫを４分の１の周波数に分周して、４つの９０度づつ位相がずれた内部クロックを生成し、４系統の入力バッファをそれぞれの内部クロックに同期して動作させることもできる。更に、供給クロックＣＬＫをＮ分の１の周波数に分周して位相が異なるＮ個の内部クロックを生成し、Ｎ系統の入力バッファをそれぞれの内部クロックに同期して動作させることもできる。
【００４８】
【発明の効果】
以上説明した通り、本発明によれば、高速のクロックに同期して供給される入力信号を確実に内部に取り込み保持する入力バッファを有する集積回路装置を提供することができる。
【００４９】
更に、本発明によれば、広い周波数レンジのクロックに対応して確実に入力信号を内部に取り込み保持する入力バッファを有する集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態例の集積回路装置であるメモリデバイスの全体構成図である。
【図２】内部クロック発生部を示す図である。
【図３】クロックバッファの回路図である。
【図４】クロックバッファのタイミングチャート図である。
【図５】クロック分周回路の回路図である。
【図６】図５のクロック分周回路及びスイッチ回路のタイミングチャート図である。
【図７】入力バッファの回路図である。
【図８】同期クロック入力部の回路図である。
【図９】図８の同期クロック入力部のタイミングチャート図である。
【図１０】入力信号ラッチ部の回路図である。
【図１１】図７と図１０の動作を示すタイミングチャート図である。
【図１２】従来の集積回路装置の入力バッファ部分の構成図である。
【図１３】図１２の入力バッファの動作を示すタイミングチャート図である。
【符号の説明】
３０，３１，３２      入力バッファ
１０                  クロックバッファ
１１                  分周回路
３５                  モードレジスタ、分周制御設定部
６０，６１            内部クロック入力部、同期クロック入力部
６８，６９            トライステートバッファ
７２                  合成回路
ＣＬＫ                供給クロック
ｃｌｋ，／ｃｌｋ      分周された内部クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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