(57)【特許請求の範囲】
【請求項１】
ブロック毎に複数のサンプルデータの最大値および最小値の差であるダイナミックレンジを検出し、上記ダイナミックレンジの最大値および最小値の一方から他方に向かって上記ダイナミックレンジのそれぞれの所定期間内の発生度数を順次積算して、上記ダイナミックレンジの値の発生度数の積算値を形成し、上記ダイナミックレンジに関して設定された複数のしきい値Ｔ１，Ｔ２，・・・，Ｔｎ（但し、Ｔ１＜Ｔ２＜・・・・＜Ｔｎ）とそれぞれ対応する複数の上記積算値を加算して、上記所定期間の発生データの総量を計算し、上記発生データの総量が目標値と所定の関係となるように上記しきい値を制御し、上記ダイナミックレンジの最大値および最小値の範囲を上記しきい値Ｔ１〜Ｔｎによって複数の範囲に分割し、上記範囲毎に上記ブロックの上記サンプルデータを量子化するための量子化ビット数を割り当てる情報量制御回路において、
複数の上記しきい値Ｔ１〜Ｔｎと、上記ダイナミックレンジとをそれぞれ比較する複数の比較手段と、
複数の上記比較手段から上記しきい値以上で発生する出力の発生度数の積算値を生成する複数の積算手段と、
上記積算手段の出力を加算し、所定期間の発生データの総量を出力する加算手段と、
上記加算手段の出力と目標値とを比較し、比較出力に応じて複数の上記しきい値Ｔ１〜Ｔｎを可変させるための制御情報を形成する比較手段とを有することを特徴とする情報量制御回路。
【請求項２】
ブロック毎に複数のサンプルデータの最大値および最小値の差であるダイナミックレンジを検出し、上記ダイナミックレンジの最大値および最小値の一方から他方に向かって上記ダイナミックレンジのそれぞれの所定期間内の発生度数を順次積算して、上記ダイナミックレンジの値の発生度数の積算値を形成し、上記ダイナミックレンジに関して設定された複数のしきい値Ｔ１，Ｔ２，・・・，Ｔｎ（但し、Ｔ１＜Ｔ２＜・・・・＜Ｔｎ）とそれぞれ対応する複数の上記積算値を加算して、上記所定期間の発生データの総量を計算し、上記発生データの総量が目標値と所定の関係となるように上記しきい値を制御し、上記ダイナミックレンジの最大値および最小値の範囲を上記しきい値Ｔ１〜Ｔｎによって複数の範囲に分割し、上記範囲毎に上記ブロックの上記サンプルデータを量子化するための量子化ビット数を割り当てる情報量制御方法において、
複数の上記しきい値Ｔ１〜Ｔｎと、上記ダイナミックレンジとをそれぞれ比較するステップと、
上記しきい値以上で発生する比較出力の発生度数の積算値を生成するステップと、
上記積算値を加算し、所定期間の発生データの総量を算出するステップと、
上記総量と目標値とを比較し、比較出力に応じて複数の上記しきい値Ｔ１〜Ｔｎを可変させるための制御情報を形成するステップとを有することを特徴とする情報量制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、可変長符号化により発生したデータの情報量を制御するのに適用できる情報量制御回路および制御方法に関する。
【０００２】
【従来の技術】
本願出願人は、可変長符号化により発生するデータ量を目標値以下に制御する情報量制御回路を先に提案している（特開昭６３−１１１７８１号公報参照）。この文献に記載のものは、積算型の度数分布表（ヒストグラム）を作成し、複数のしきい値と度数分布表との関係から発生データ量を計算するもので、しきい値を可変した時に、発生データ量を簡単に求めることを可能としたものである。
【０００３】
一例としてダイナミックレンジに適応した可変長符号化（可変長ＡＤＲＣと称する）によって画像データのデータ量を圧縮する例について説明する。画像データは、複数の画素からなるブロックに分割され、各ブロックの最大値と最小値の差であるダイナミックレンジＤＲが検出される。ブロック内の複数の画素は、相関を有するので、ブロックのダイナミックレンジＤＲは、１フレームの画像のダイナミックレンジよりも小となり、従って、各画素値を元の量子化ビット数（例えば８ビット）よりも少ないビット数で再量子化しても、復号画像の画質劣化が少ない。さらに、ダイナミックレンジＤＲが小さいほど、少ないビット数で再量子化することができ、量子化ひずみの増大を抑えつつ、さらに発生データ量を少なくすることが可能である。
【０００４】
可変長ＡＤＲＣは、ダイナミックレンジＤＲの大きさに関連して量子化ビット数として複数のビット数を選択するものである。ダイナミックレンジＤＲの大小関係を判断するために、複数のしきい値が使用される。再量子化のためのビット数として、０ビット、１ビット、２ビット、３ビット、４ビットの一つを割り当てる時には、しきい値Ｔ１、Ｔ２、Ｔ３、Ｔ４（但し、Ｔ１＜Ｔ２＜Ｔ３＜Ｔ４）が使用される。（０≦ＤＲ≦Ｔ１−１）のブロックには、０ビット割り当てがなされる。すなわち、この場合には、ブロックのダイナミックレンジ情報のみが伝送され、画素に対応するコード信号が伝送されない。（Ｔ１≦ＤＲ≦Ｔ２−１）のブロックには、１ビット割り当てがなされる。（Ｔ２≦ＤＲ≦Ｔ３−１）のブロックには、２ビット割り当てがなされる。（Ｔ３≦ＤＲ≦Ｔ４−１）のブロックには、３ビット割り当てがなされる。そして、（Ｔ４≦ＤＲ≦２５５）のブロックには、４ビット割り当てがなされる。
【０００５】
従って、情報量制御のなされる１フレーム等の所定期間の発生データ量を調べるためには、所定期間のダイナミックレンジＤＲの度数を調べ、次に、その度数分布に対して複数のしきい値Ｔ１〜Ｔ４を適用し、上述した各割り当てビット数のブロックの個数を調べれば良い。さらに、上述した文献では、ダイナミックレンジＤＲの度数分布を積算型の度数分布に変換することによって、簡単な演算によって発生データ量を求めるようにしている。
【０００６】
より具体的には、各画素８ビットの入力データから０〜２５５のダイナミックレンジＤＲの度数分布を採取し、これをメモリに記憶する。次にしきい値テーブルからしきい値データ（しきい値Ｔ１〜Ｔ４の組）を取り出して、しきい値間の度数をメモリから読出した後、積算し、割り当てビット数を乗じて、発生データ量を算出する。この発生データ量が目標値と比較される。若し、発生データ量が目標値より大であれば、しきい値がより少ない発生データ量と対応するものに変更され、同様に発生データ量が求められる。この処理を繰り返し、発生データ量が目標値以下となるようなしきい値を決定する。
【０００７】
このようなバッファリング制御において、しきい値間の度数を積算する処理をしきい値を変更する度に行う必要がある。度数の積算処理をしきい値を変更する度に行う面倒をなくすために、所定期間の度数分布を得た後に、予め度数を積算し、度数分布を積算型の度数分布に変換するようにしたものが上述した特開昭６３−１１１７８１号公報に記載のものである。
【０００８】
上述したように度数分布を採取し、この度数分布を各しきい値間毎に積算型の度数分布に変換し、バッファリングサイズの比較処理を行うための具体的なハードウエアの第１の例を図３Ａ、図４Ａおよび図５に示す。図３Ａは、度数分布を採取するための構成を示し、図４Ａは、採取された度数分布の読み出しを行うための構成を示し、図５は、各しきい値間毎に積算型の度数分布に変換し、バッファリングサイズの比較処理を行うための構成を示す。
【０００９】
図３Ａおよび図４Ａにおいて、２０で示されるのが度数分布メモリである。メモリ２０としては、例えばＳＲＡＭ(Static Randam Access Memory) が使用される。度数分布メモリ２０は、アドレス入力（ＡＤ）およびデータの入力／出力（ＩＮ／ＯＵＴ）端子を備え、入力ダイナミックレンジＤＲの最大値（ＭＡＸ＋１）個のアドレスを有する。なお、度数分布メモリ２０のアドレスに対応したセルには、初期化の段階で０が書き込まれている。
【００１０】
度数分布を採取する場合には、図３Ａに示すように入力ダイナミックレンジＤＲがセレクタ２１を介してアドレス入力端子に供給される。そして、入力ダイナミックレンジＤＲに対応したセルのデータが読み出され、読み出されたデータに加算器２２で１が加算されて同一アドレスに書き込まれる。この読み出しおよび書き込み１回分の処理のタイミングを図３Ｂに示す。なお、図３Ｂにおける最上段が書き込みおよび読み出しのタイミングを示し、第２番目がアドレスのタイミングを示し、第３番目がデータの出力端子の状態を示し、最下段が入力端子の状態を示す。このように図３Ｂに示すタイミングで繰り返し処理がなされ、入力ダイナミックレンジＤＲの取り得る値（０〜２５５）の各数値に対応した度数がそれぞれ累算され、処理終了時には、結果としてそれぞれのセルに度数データが保持される。
【００１１】
度数分布を読み出す場合には、図４Ａに示すように（０〜２５５）までのアドレスがセレクタ２１を介してアドレス入力端子に供給される。つまり、図４Ｂに示すように０からスタートして順次＋１ずつ単調に増加する２５５までのアドレスが供給されて順次度数データが読み出される。この読み出し１回分の処理のタイミングを図４Ｃに示す。図４Ｃにおける最上段が読み出しのタイミングを示し、第２番目がアドレスのタイミングを示し、最下段がデータの出力端子の状態を示す。また、図４Ｃに示すタイミングは、度数分布の採取の場合と同一処理周期とされているが、メモリ２０の読み出しに要する時間に応じて図４Ｄに示すように読み出し１回分に詰めて処理するようにしても良い。そして、アドレスに対応したセルの度数データが順次読み出され、端子２２を介して取り出される。端子２２を介して取り出された度数データが後述するしきい値間度数積算回路２５ａ，２５ｂ，２５ｃ，２５ｄのそれぞれの加算器２６の一方の入力端子に供給される。
【００１２】
しきい値間度数積算回路２５ａ，２５ｂ，２５ｃ，２５ｄのそれぞれは、図５に示すように加算器２６と、イネーブル端子を有したセレクタ２７と、レジスタ２８により構成されており、各しきい値間に対応して同一構成のものが並列に設けられている。セレクタ２７は、そのイネーブル端子がハイレベルに制御される時に加算器２６の出力を選択し、これがローレベルの場合にレジスタ２８の出力を選択する（保持動作）。図５では、簡単のためしきい値間度数積算回路２５ａの構成を示し、他の回路２５ｂ、２５ｃについては、同一構成のため、その内部構成は省略している。また、図５において、２３で示されるのが所定メモリのしきい値テーブルであり、２４で示されるのがイネーブルパルス発生器である。しきい値テーブル２３からしきい値Ｔ１〜Ｔ４が読み出され、イネーブルパルス発生器２４に供給される。イネーブルパルス発生器２４において所定期間にわたってハイレベルに保持される４つの出力信号が形成され、この出力信号がしきい値間度数積算回路２５ａ，２５ｂ，２５ｃ，２５ｄのそれぞれのセレクタ２７のイネーブル端子に供給される。
【００１３】
具体的には、イネーブルパルス発生器２４において、図６に示すように上述したメモリ２０の読み出しにタイミングに応じ、アドレスが０からスタートして順次＋１ずつ単調に増加し、しきい値（Ｔ１−１）に達するタイミングまでハイレベルとされる出力信号ＥＮ０と、しきい値Ｔ１からしきい値（Ｔ２−１）に達するタイミングまでハイレベルとされる出力信号ＥＮ１と、しきい値Ｔ２からしきい値（Ｔ３−１）に達するタイミングまでハイレベルとされる出力信号ＥＮ２と、しきい値Ｔ３からしきい値（Ｔ４−１）に達するタイミングまでハイレベルとされる出力信号ＥＮ３と、しきい値Ｔ４から２５５に達するタイミングまでハイレベルとされる出力信号ＥＮ４とが形成される。
【００１４】
このように形成された出力信号ＥＮ４がしきい値間度数積算回路２５ａのセレクタ２７のイネーブル端子に供給され、出力信号ＥＮ３がしきい値間度数積算回路２５ｂのセレクタ２７のイネーブル端子に供給され、出力信号ＥＮ２がしきい値間度数積算回路２５ｃのセレクタ２７のイネーブル端子に供給され、出力信号ＥＮ１がしきい値間度数積算回路２５ｄのセレクタ２７のイネーブル端子に供給され、イネーブル信号ＥＮ０は、使用されない。従って、しきい値Ｔ１以上の部分に対応するしきい値間度数積算回路２５ａ，２５ｂ，２５ｃ，２５ｄのそれぞれにおいて、各しきい値間の発生度数の積算値が算出される。
【００１５】
しきい値間度数積算回路２５ａにおいて得られた（Ｔ４≦ＤＲ≦２５５）の発生度数データが、一方の入力端子に割り当てビット数（図６参照）「４」が入力されている乗算器２９ａの他方の入力端子に供給され、乗算器２９ａの乗算出力が加算器３０の第１の入力端子に供給される。
【００１６】
同様にしきい値間度数積算回路２５ｂにおいて得られた（Ｔ３≦ＤＲ≦Ｔ４−１）の発生度数データが、一方の入力端子に割り当てビット数「３」が入力されている乗算器２９ｂの他方の入力端子に供給され、乗算器２９ｂの乗算出力が加算器３０の第２の入力端子に供給される。
【００１７】
また、しきい値間度数積算回路２５ｃにおいて得られた（Ｔ２≦ＤＲ≦Ｔ３−１）の発生度数データが、一方の入力端子に割り当てビット数（図６参照）「２」が入力されている乗算器２９ｃの他方の入力端子に供給され、乗算器２９ｃの乗算出力が加算器３０の第３の入力端子に供給される。
【００１８】
さらに、しきい値間度数積算回路２５ｄにおいて得られた（Ｔ１≦ＤＲ≦Ｔ２−１）の発生度数データが、一方の入力端子に割り当てビット数（図６参照）「１」が入力されている乗算器２９ｄの他方の入力端子に供給され、乗算器２９ｄの乗算出力が加算器３０の第４の入力端子に供給される。なお、割り当てビット数（図６参照）０の（Ｔ０≦ＤＲ≦Ｔ１−１）に関しては、乗算結果がいずれの場合にも０となるため処理されない。
【００１９】
加算器３０において第１〜第４の入力端子のデータが加算され、総量が算出される。加算器３０において算出された総量がレジスタ３１を介して比較回路３３の一方の入力端子に供給される。比較回路３３の他方の入力端子３２には、目標値が供給されており、総量が目標値と比較される。比較回路３３の比較出力を用いて総量が目標値以下となるようなしきい値が決定される。つまり、しきい値デーブルには、予め発生データの総量が単調増加もしくは単調減少するように複数組のしきい値が格納されており、バッファサイズが所定内に収まるように選定される。
【００２０】
また、度数分布を採取するための構成の第２の例を図７に示し、採取された度数分布の読み出しを行うための構成の第２の例を図８に示す。なお、各しきい値間毎に積算型の度数分布に変換し、バッファリングサイズの比較処理を行うための構成に関してしは、前述した第１の例と同一の構成とされている。
【００２１】
図７に示すように入力ダイナミックレンジＤＲの取り得る値（０〜２５５）の各数値に対応した数分の一致回路４１(0) 〜４１(255) と加算器４２(0) 〜４２(255) と、レジスタ４３(0) 〜４３(255) が設けられている。一致回路４１(0) 〜４１(255) のそれぞれの一方の入力端子に入力ダイナミックレンジＤＲが供給される。また、一致回路４１(0) の他方の入力端子には、「０」が供給され、一致回路４１(0) の他方の入力端子には、「１」が供給され、同様に一致回路４１(2) 〜４１(255) のそれぞれには、入力ダイナミックレンジＤＲの取り得る値（２〜２５５）の各数値が供給される。
【００２２】
一致回路４１(0) 〜４１(255) は、一方および他方の入力端子に供給される数値が一致した場合には、「１」をそれぞれに対応して設けられている加算器４２(0) 〜４２(255) の一方の入力端子に供給する。加算器(0) 〜４２(255) の他方の入力端子には、レジスタ４３(0) 〜４３(255) を介して自らの加算出力が供給されるように構成されている。従って、加算器４２(0) 〜４２(255) のそれそれにおいて、入力ダイナミックレンジＤＲの取り得る値（０〜２５５）の各数値に対応した度数がそれぞれ累算され、処理終了時には、それぞれのレジスタ４３(0) 〜４３(255) のそれぞれに度数データが保持される。レジスタ４３(0) 〜４３(255) のそれぞれの度数データが端子４５(0) 〜４５(255) を介して取り出され、図８の２５６個の入力端子を有したセレクタ４４に供給される。
【００２３】
度数分布を読み出す場合には、セレクタ４５の１番目から２５６番目までの入力端子を選択する制御信号が供給され、順次度数データがレジスタ４６および端子２２を介して取り出される。端子２２を介して取り出された度数データが前述したしきい値間度数積算回路２５ａ，２５ｂ，２５ｃ，２５ｄのそれぞれの加算器２６の一方の入力端子に供給される。
【００２４】
従って、上述した例と同様にしきい値Ｔ１以上の部分に対応するしきい値間度数積算回路２５ａ，２５ｂ，２５ｃ，２５ｄのそれぞれにおいて、各しきい値間の発生度数の積算値が算出される。そして、各しきい値間に割り当てビット数と積算値が乗算され、得られた乗算出力が加算されて発生データ量の総量が算出される。さらに、総量が目標値と比較され、総量が目標値以下となるようなしきい値が決定される。
【００２５】
さらに、度数分布を採取するための構成の第３の例を図９に示し、採取された度数分布の読み出しを行うための構成の第３の例を図１０に示し、各しきい値間毎に積算型の度数分布に変換し、バッファリングサイズの比較処理を行うための構成の第２の例を図１１に示す。
【００２６】
図９に示すように入力ダイナミックレンジＤＲの取り得る値（０〜２５５）の０を除く各数値に対応した数分の比較回路５１(1) 〜５１(255) と加算器５２(1) 〜５２(255) と、レジスタ５３(1) 〜５３(255) が設けられている。比較回路５１(1) 〜５１(255) のそれぞれの一方の入力端子に入力ダイナミックレンジＤＲが供給される。また、比較回路５１(1) の他方の入力端子には、「１」が供給され、比較回路５１(2) の他方の入力端子には、「２」が供給され、同様に一致回路５１(3) 〜５１(255) のそれぞれには、入力ダイナミックレンジＤＲの取り得る値（３〜２５５）の各数値が供給される。
【００２７】
比較回路５１(1) 〜５１(255) は、入力ダイナミックレンジＤＲがそれぞれに入力される数値以上の場合に「１」の出力を発生し、この比較出力をそれぞれに接続されている加算器５２(1) 〜５２(255) の一方の入力端子に供給する。加算器５２(1) 〜５２(255) の他方の入力端子には、レジスタ５３(1) 〜５３(255) を介して自らの加算出力が供給される。従って、加算器５２(1) 〜５２(255) のそれそれにおいて、入力ダイナミックレンジＤＲの取りうる値の０以外の（１〜２５５）の各数値以上の度数がそれぞれ累算され、処理終了時には、それぞれのレジスタ５３(1) 〜５３(255) に各数値以上の度数の積算値が保持される。レジスタ５３(1) 〜５３(255) のそれぞれの度数の積算値が端子５４(1) 〜５４(255) を介して取り出される。
【００２８】
これらの積算値が図１０に示すように、２５５個の入力端子を有し、並列に接続された４個のセレクタ５５ａ，５５ｂ，５５ｃ，５５ｄに供給される。度数分布を読み出す場合には、セレクタ５５ａ，５５ｂ，５５ｃ，５５ｄの制御端子にしきい値テーブル５７からのしきい値Ｔ１〜Ｔ４がそれぞれ供給される。セレクタ５５ａ，５５ｂ，５５ｃ，５５ｄは、各しきい値Ｔ１〜Ｔ４に対応する入力端子の積算値を選択的に出力する。
【００２９】
セレクタ５５ａ〜５５ｄのそれぞれの出力が図１１に示す構成部分に供給される。すなわち、端子５６ａからの（Ｔ４≦ＤＲ≦２５５）の度数の積算値が乗算器５８ａの一方の入力端子に供給されると共に、減算器５７ａの一方の端子に供給される。また、端子５６ｂからの（Ｔ３≦ＤＲ≦２５５）の度数の積算値が減算器５７ａの他方の端子に供給されると共に、減算器５７ｂの一方の端子に供給される。さらに、端子５６ｃからの（Ｔ２≦ＤＲ≦２５５）の度数の積算値が減算器５７ｂの他方の端子に供給されると共に、減算器５７ｃの一方の端子に供給される。また、端子５６ｄからの（Ｔ１≦ＤＲ≦２５５）の度数データの積算値が加算器５７ｃの加算端子に供給される。
【００３０】
乗算器５８の他方の入力端子には、割り当てビット数「４」が供給されており、乗算出力が加算器５９に供給される。減算器５７ａにおいて、（Ｔ４≦ＤＲ≦２５５）の発生度数データから（Ｔ３≦ＤＲ≦２５５）の度数データが減算されて（Ｔ３≦ＤＲ≦Ｔ４ー１）のしきい値間の度数の積算値が形成される。このデータが乗算器５８ｂにおいて割り当てビット数「３」と乗算され、乗算器５８ｂの乗算出力が加算器５９に供給される。また、減算器５７ｂにおいて、（Ｔ３≦ＤＲ≦２５５）の発生度数データから（Ｔ２≦ＤＲ≦２５５）の度数データが減算されて（Ｔ２≦ＤＲ≦Ｔ２ー１）のしきい値間の度数の積算値が形成される。このデータが乗算器５８ｃにおいて割り当てビット数「２」と乗算され、乗算器５８ｃの乗算出力が加算器５９に供給される。
【００３１】
さらに、減算器５７ｃにおいて、（Ｔ２≦ＤＲ≦２５５）の発生度数データから（Ｔ１≦ＤＲ≦２５５）の度数データが減算されて（Ｔ１≦ＤＲ≦Ｔ２ー１）のしきい値間の度数の積算値が形成される。このデータが乗算器５８ｄにおいて割り当てビット数「１」と乗算され、乗算器５８ｄの乗算出力が加算器５９の第４の入力端子に供給される。
【００３２】
加算器５９において乗算器５８ａ〜５８ｄの出力が加算され、総量が算出される。加算器５９において算出された総量がレジスタ６０を介して比較回路６１の一方の入力端子に供給される。比較回路６１の他方の入力端子６３には、目標値が供給されており、総量が目標値と比較される。比較回路６１の比較出力を用いて総量が目標値以下となるようなしきい値が決定される。つまり、しきい値デーブルには、予め発生データの総量が単調増加もしくは単調減少するように複数組のしきい値が格納されており、バッファサイズが所定内に収まるように選定される。
【００３３】
【発明が解決しようとする課題】
しかしながら、上述した情報量制御回路の例においては、度数分布メモリや相当数の一致回路、比較回路、加算器、レジスタおよび乗算器が必要とされ、回路規模が大きくなる問題点やコスト高となる問題点があった。
【００３４】
従って、この発明の目的は、簡素な構成で回路規模を縮小することができ、コスト的に有利な情報量制御回路を提供することにある。
【００３５】
【課題を解決するための手段】
以上の問題を解決するために、請求項１の発明は、ブロック毎に複数のサンプルデータの最大値および最小値の差であるダイナミックレンジを検出し、ダイナミックレンジの最大値および最小値の一方から他方に向かってダイナミックレンジのそれぞれの所定期間内の発生度数を順次積算して、ダイナミックレンジの値の発生度数の積算値を形成し、ダイナミックレンジに関して設定された複数のしきい値Ｔ１，Ｔ２，・・・，Ｔｎ（但し、Ｔ１＜Ｔ２＜・・・・＜Ｔｎ）とそれぞれ対応する複数の積算値を加算して、所定期間の発生データの総量を計算し、発生データの総量が目標値と所定の関係となるようにしきい値を制御し、ダイナミックレンジの最大値および最小値の範囲をしきい値Ｔ１〜Ｔｎによって複数の範囲に分割し、範囲毎にブロックのサンプルデータを量子化するための量子化ビット数を割り当てる情報量制御回路において、
複数のしきい値Ｔ１〜Ｔｎと、ダイナミックレンジとをそれぞれ比較する複数の比較手段と、
複数の比較手段からしきい値以上で発生する出力の発生度数の積算値を生成する複数の積算手段と、
積算手段の出力を加算し、所定期間の発生データの総量を出力する加算手段と、
加算手段の出力と目標値とを比較し、比較出力に応じて複数のしきい値Ｔ１〜Ｔｎを可変させるための制御情報を形成する比較手段とを有することを特徴とする情報量制御回路である。
【００３６】
この発明では、しきい値以上の発生度数の積算値を比較回路と積算回路により形成し、積算値を加算するのみで、発生データの総量を求めることができる。従って度数分布メモリや相当数の一致回路、比較回路、加算器、レジスタおよび乗算器を用いることなく算出される。
【００３７】
【発明の実施の形態】
以下、この発明の一実施形態について図１および図２を参照して説明する。図１は、この発明の一実施形態の前段部の構成を示し、また、図２は、この発明の一実施形態の後段部の構成を示す。
【００３８】
図１に示すように一実施形態の前段部には、入力ダイナミックレンジＤＲのしきい値の数に対応した数分の比較回路２ａ，２ｂ，２ｃ，２ｄと、加算器３ａ，３ｂ，３ｃ，３ｄと、レジスタ４ａ，４ｂ，４ｃ，４ｄとが設けられている。比較回路２ａ，２ｂ，２ｃ，２ｄのそれぞれの一方の入力端子に（０〜２５５）までの数値を取りうる入力ダイナミックレンジＤＲが端子５を介して供給される。
【００３９】
また、図１において、１で示されるのが所定メモリ内のしきい値テーブルであり、しきい値テーブル１から、例えば、しきい値Ｔ１〜Ｔ４が読み出され、比較回路２ａ，２ｂ，２ｃ，２ｄの他方の入力端子のそれぞれに供給される。具体的には、比較回路２ａの他方の入力端子にＴ１が供給され、比較回路２ｂの他方の入力端子には、Ｔ２が供給され、比較回路２ｃの他方の入力端子には、Ｔ３が供給され、比較回路２ｄの他方の入力端子には、Ｔ４が供給される。
【００４０】
比較回路２ａ，２ｂ，２ｃ，２ｄのそれぞれは、入力端子５からのダイナミックレンジＤＲが各しきい値以上の場合に、「１」の出力を発生する。比較回路２ａ〜２ｄの比較出力がそれぞれに接続された加算器３ａ，３ｂ，３ｃ，３ｄの一方の入力端子に供給される。加算器３ａ，３ｂ，３ｃ，３ｄの他方の入力端子には、レジスタ４ａ，４ｂ，４ｃ，４ｄを介して自らの加算出力が供給されるように構成されている。
【００４１】
従って、加算器３ａによって（Ｔ１≦ＤＲ≦２５５）の度数の積算値が算出され、得られたデータがレジスタ４ａに保持される。また、加算器３ｂによって（Ｔ２≦ＤＲ≦２５５）の度数の積算値が算出され、得られたデータがレジスタ４ｂに保持される。また、加算器３ｃによって（Ｔ３≦ＤＲ≦２５５）の度数の積算値が算出され、得られたデータがレジスタ４ｃに保持される。また、加算器３ｄによって（Ｔ４≦ＤＲ≦２５５）の度数の積算値が算出され、得られたデータがレジスタ４ｄに保持される。
【００４２】
レジスタ４ａ，４ｂ，４ｃ，４ｄのそれぞれに保持されている発生度数データのそれぞれが端子７ａ，７ｂ，７ｃ，７ｄを介して取り出され、図２に示すように、加算器８に供給される。加算器８において、（Ｔ１≦ＤＲ≦２５５）の発生度数データと、（Ｔ２≦ＤＲ≦２５５）の発生度数データと、（Ｔ３≦ＤＲ≦２５５）の発生度数データと、（Ｔ４≦ＤＲ≦２５５）の発生度数データとが加算され、総量が算出される。
【００４３】
（Ｔ１≦ＤＲ≦Ｔ２−１）の発生度数値を（Ｓ１）とし、（Ｔ２≦ＤＲ≦Ｔ３−１）の発生度数値を（Ｓ２）とし、（Ｔ３≦ＤＲ≦Ｔ４−１）の発生度数値が（Ｓ３）とし、（Ｔ４≦ＤＲ≦２５５）の発生度数値がＳ４とする。（Ｔ１≦ＤＲ≦２５５）の発生度数値は、（Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４）となり、（Ｔ２≦ＤＲ≦２５５）の発生度数値が（Ｓ２＋Ｓ３＋Ｓ４）となり、（Ｔ３≦ＤＲ≦２５５）の発生度数値が（Ｓ３＋Ｓ４）となり、（Ｔ４≦ＤＲ≦２５５）の発生度数値が（Ｓ４）となる。これらを加算器８によって加算すると、（４×Ｓ４＋３×Ｓ３＋２×Ｓ２＋１×Ｓ１）の出力が得られる。この出力は、割り当てビットを乗算して全加算した場合と等しい総量である。この発明は、度数分布メモリや相当数の一致回路、比較回路、加算器、レジスタおよび乗算器を設けることなく算出される。なお、（Ｔ０≦ＤＲ≦Ｔ１−１）の発生度数値に関しては、０ビット割り当てのため処理する必要がない。
【００４４】
加算器８において算出された総量がレジスタ９を介して比較回路１０の一方の入力端子に供給される。比較回路１０の他方の入力端子１２には、目標値が供給されており、総量が目標値と比較される。比較回路１０の比較出力が端子１１を介して取り出され、総量が目標値以下となるようなしきい値が決定される。つまり、しきい値デーブルには、予め発生データの総量が単調増加もしくは単調減少するように複数組のしきい値が格納されており、総量が目標以内に収まるようにしきい値が選定される。
【００４５】
上述した一実施形態においては、しきい値Ｔ１〜Ｔ４の４個のしきい値を用いて５個の範囲に分割して処理する場合について説明したが、しきい値を他の数とし、その数に対応したビット数を割り当てるようにしても良い。また、この発明は、ハードウエアによって実現するのに限らず、ソフトウェア処理によっても実現することができる。
【００４６】
【発明の効果】
この発明に依れば、度数分布メモリや相当数の一致回路、比較回路、加算器、レジスタおよび乗算器を設けることなく総量を算出することができ、回路を簡素化し、回路規模を縮小させることができると共に、コストを低減させることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態の前段部の構成を示すブロック図である。
【図２】この発明の一実施形態の後段部の構成を示すブロック図である。
【図３】情報量制御回路の一例の説明に用いるブロック図と略線図である。
【図４】情報量制御回路の一例の説明に用いるブロック図と略線図である。
【図５】情報量制御回路の一例の説明に用いるブロック図である。
【図６】情報量制御回路の一例の説明に用いる略線図である。
【図７】情報量制御回路の他の例の説明に用いるブロック図である。
【図８】情報量制御回路の他の例の説明に用いるブロック図である。
【図９】情報量制御回路のさらに他の例の説明に用いるブロック図である。
【図１０】情報量制御回路のさらに他の例の説明に用いるブロック図である。
【図１１】情報量制御回路のさらに他の例の説明に用いるブロック図である。
【符号の説明】
１・・・しきい値テーブル、２ａ，２ｂ，２ｃ，２ｄ，１０・・・比較回路、３ａ，３ｂ，３ｃ，３ｄ，８・・・加算器、４ａ，４ｂ，４ｃ，４ｄ，９・・・レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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