(57)【特許請求の範囲】
【請求項１】
帯域制限を受けたパルス符号信号から所定の位相に同期したクロックを再生する回路に用いる再生クロック位相補正用のクロック位相誤差信号を得るクロック位相誤差検出回路において、
前記パルス符号信号を前記クロックによりサンプリングして得た信号の符号パターンを検出してパターン判定する判定手段と、
前記符号パターンそれぞれに対応する複数の位相誤差演算のうち、前記判定手段の判定結果に基づいて該当する位相誤差演算を選択し、当該位相誤差演算により前記サンプリングして得た信号を処理して前記クロック位相誤差信号を求める位相誤差演算手段と
を備えることを特徴とするクロック位相誤差検出回路。
【請求項２】
前記位相誤差演算手段における位相誤差演算を、連続する４シンボルについて演算させることを特徴とする請求項１記載のクロック位相誤差検出回路。
【請求項３】
前記位相誤差演算手段は、前記複数の位相誤差演算を前記符号パターンそれぞれに対応する複数の係数を有するＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタにて構成すると共に、前記複数の位相誤差演算は前記パターン判定手段の判定結果に応じて前記ＦＩＲフィルタの係数を切り換える構成とすることを特徴とする請求項１記載のクロック位相誤差検出回路。
【請求項４】
さらに、帯域制限を受けたパルス符号信号があらかじめ規定された振幅よりも大きいことを検出するレベル判定回路を備え、
前記位相誤差演算手段は、前記パルス符号信号があらかじめ規定された振幅よりも大きいときに前記位相誤差演算を行うことを特徴とする請求項１乃至３いずれか１項記載のクロック位相誤差検出回路。
【請求項５】
前記位相誤差演算をＩ信号及びＱ信号のそれぞれで行い、それぞれの位相誤差演算結果を平均した値を位相誤差検出信号とすることを特徴とする請求項１乃至４いずれか１項記載のクロック位相誤差検出回路。
【請求項６】
帯域制限を受けたパルス符号信号から所定の位相に同期したクロックを再生するにあたり、
前記パルス符号信号を前記クロックによりサンプリングして得た信号の符号パターンを検出してパターン判定し、前記符号パターンそれぞれに対応する複数の位相誤差演算のうち、前記判定した符号パターンに該当する位相誤差演算を選択し、当該位相誤差演算により前記サンプリングして得た信号を処理して前記クロックの位相誤差を求めると共に、求めた位相誤差はクロック再生の位相補正に利用することを特徴とするクロック位相誤差検出方法。
【請求項７】
帯域制限されたパルス符号信号を伝送するシステムの受信装置において、
前記パルス符号信号を受信して当該信号から所定の位相に同期したクロックを再生するクロック再生回路と、
前記クロック再生回路で再生されるクロックの位相誤差を検出するクロック位相誤差検出回路と、
前記クロック位相誤差検出回路で得られたクロック位相誤差に基づいてクロック位相制御手段とを具備し、
前記クロック位相誤差検出回路は、前記パルス符号信号を前記クロックによりサンプリングして得た信号の符号パターンを検出してパターン判定する判定手段と、
前記符号パターンそれぞれに対応する複数の位相誤差演算のうち、前記判定手段の判定結果に基づいて該当する位相誤差演算を選択し、当該位相誤差演算により前記サンプリングして得た信号を処理して前記クロック位相誤差信号を求める位相誤差演算手段とを備えることを特徴とする受信装置。
【発明の詳細な説明】
【発明属する技術分野】
この発明は、帯域制限されたパルス信号を用いてデジタル信号を伝送するシステムにおける受信装置に利用されるクロック再生回路の位相補正に用いるクロック位相誤差信号を得るためのクロック位相誤差検出回路およびクロック位相誤差検出方法に関する。
【０００１】
【従来の技術】
帯域制限されたパルス波を用いてデジタル信号を伝送するシステムにおいては、一般にロールオフスペクトル整形されたパルスを用いて符号伝送を行うようにする。そのため、受信側のサンプル・タイミングの僅かなずれは特性を急激に劣化させることになる。
【０００２】
従来、簡単なサンプルタイミング、すなわち、クロック再生は入力信号を整流し、クロック成分を抽出すると共に、この抽出したクロック成分を狭帯域帯城通過ろ波器に通してクロックを再生するようにしていた。しかし、近年、より伝送帯域幅を節約するため、ロールオフファクタの小さいスペクトル整形特性を用いるようになったため、クロック再生の一層の高性能化が要求されるようになってきた。
【０００３】
このような要求に応えるクロック再生回路として、例えば、図１１（Ａ）に示す如きの制御法が提案されている。これは零クロスポイント前後でクロックの位相制御信号を検出するようにするもので、ここではこの制御法を零クロス制御法と呼ぶことにする。
【０００４】
零クロス制御法を説明する。図１１（Ａ）の（ａ）は２値デジタル信号のアイパターンを簡略化して示したもので、平均的には信号の状態そのものは問題はない。そして、この２値デジタル信号をサンプリングする場合に、サンプルタイミングがＳ１，Ｓ２のように信号の位相にタイミングが一致していれば正しく送信符号を取り込むことができるので、正しくデータを再生できる。
【０００５】
次に、図１１（Ａ）の（ｂ）に示すように、サンプルタイミングがＴｅ秒だけ、遅れてＳ１′，Ｓ２′の位置にずれた場合にどうなるかを考えてみる。この場合、Ｓ１からＳ１′にずれたことにより、２値デジタル信号のアイパターンの開きはＷ０からＷ１と狭くなる一方、零クロスポイント位置であるＳ２でサンプリングするはずのタイミングもＴｅ秒だけずれて図１１（Ａ）の（ｃ）におけるＳ２′のタイミング位置で入力信号をサンプリングすることとなり、このサンプリングタイミングでのサンプリングした値（サンプル値）をｅとすると、このｅは本来零近傍であったはずの値に比べて大きな値をとるようになる。
【０００６】
ところでこの場合に、零クロスポイント前後で送信符号が“−１”から“＋１”に変化したとすると、サンプル値はｅ（−＋）なる正の値をとり、逆に“＋１”から“−１”へ変化した場合にはサンプル値はｅ（＋−）なる負の値をとる。従って、零クロスポイント前後での送信符号を知ることにより、サンプル・タイミングのずれを知ることができる。これが零クロス制御の原理である。
【０００７】
このように、零クロス制御法では、零クロスポイント近傍の値を用いているので、アイパターンの振幅によらず、動作する特徴がある。しかし、実際にはアイパターンは図１２に示すような波形をしており、クロック位相が同期していてもｅ（−＋）およびｅ（＋−）は零にはならない場合があり、このときには制御信号が発生するので、ジッタが多いと云う問題が残る。
【０００８】
これに対して、図１１（Ｂ）に示す如きの制御法も開発されている。これはアイパターン収束ポイントの前後でクロックの位相制御信号を検出する方式であって、ここではこれをアイ収束点制御法と呼ぶことにする。すなわち、アイ収束点制御法は次の如き制御法である。図１１（Ｂ）の（ａ）は２値デジタル信号のアイパターンを図１１（Ｂ）の（ｂ）のＴ−１，Ｔ０，Ｔ１は最適クロック位相を示している。この例では２ビットＡ／Ｄ変換器により基準レベルＬ１，Ｌ２，Ｌ３によりサンプリングされているが、多値Ａ／Ｄ変換器によりを用いた例を考える。送信符号がａ−１，Ｂ０，Ｃ１と変化した場合、クロック位相が＋Δｔずれていると、サンプル値は基準レベルＬ１より大きな値となり、−Δｔずれていると、サンプル値は基準レベルＬ１より小さな値となる。
【０００９】
従って、制御ポイントの前後の送信符号と、制御ポイントでの基準レベルとの差分値によりサンプルタイミングのずれを検出することができる。
【００１０】
このように、アイ収束点制御法ではアイ収束ポイント近傍の値を用いているので、位相同期時のジッタが少なくて済む。しかし、アイパターンの振幅が変化するような場合では、基準レベルとの差分値が正確にサンプルタイミングのずれを示さないため、クロック位相の制御ができないと云う問題を抱える。
【００１１】
そこで、これらの問題を解決してクロック再生の高性能化を図ったクロック再生回路として、特願平４-１２６０４１号（特開平５‐３２７６８１号公報参照 ）に示される如き技術が開発されている。
【００１２】
これは図１３に示す如きもので、クロック位相誤差検出制御法と呼ぶことにする。このクロック位相誤差検出制御法を説明する。図１３（ａ）は、アイパターンを示しており、アイ収束ポイントのサンプル値が“Ｌ０”および“−Ｌ０”の場合を示している。今、クロック位相が“＋Δｔ”ずれていた場合を考えてみる。この状態で送信符号が“Ａ１”，“Ｂ２”と変化したとすると、
“Ａ１”のサンプル値は“−（Ｌ０−Δｌ）”，“Ｂ２”のサンプル値は“（Ｌ０＋Δｌ）”となる。ここで、それぞれのサンプル値の絶対値を比べてみると、
｜Ｌ０＋Δｌ｜−｜−（Ｌ０−Δｌ）｜＝２Δｌ＞０
であり、絶対値では“Ｂ２”のサンプル値の方が大きい。
【００１３】
また、送信符号が“Ｂ１”，“Ａ２”と変化した場合、“Ｂ１”のサンプル値は“（Ｌ０−Δｌ）”，“Ａ２”のサンプル値は“−（Ｌ０＋Δｌ）”となる。ここで、それぞれのサンプル値の絶対値を比べてみると、
｜−（Ｌ０＋Δｌ）｜−｜（Ｌ０−Δｌ）｜＝２Δｌ＞０
であり、絶対値では“Ａ２”のサンプル値の方が大きいことがわかる。
【００１４】
すなわち、クロック位相が遅れている（クロック位相“＋Δｔ”）場合には、連続する２サンプルの絶対値は後の値の方が大きく、同様にクロック位相が進んでいる（クロック位相“−Δｔ”）場合には、連続する２サンプルの絶対値は後の値の方が小さい、と云うことがわかる。
【００１５】
これにより、連続する２サンプル間の振幅差を求めれば位相差を得ることができる。
【００１６】
すなわち、クロック位相誤差検出制御法における位相誤差が検出できる場合では、図１３で説明した原理を模式的に表した図である図１４に示すように、入力されたパルス符号の連続する４つのシンボルの発生パターンである入力パターンがシンボル“Ａ０”，“Ａ１”，“Ｂ２”，“Ｂ３”の位置をとる時、サンプルポイントが△ｔずれたとすれば、位相誤差を“２Δl”として求めることが出来 る。
【００１７】
また、これとは逆に、図１５は位相誤差が検出できない場合の例であるが、この例では入力されたパルス符号の連続する４つのシンボルの発生パターンである入力信号の入力パターンがシンボル“Ｂ０”、“Ａ１”、“Ｂ２”、“Ａ３”の位置をとる時、サンプルポイントが△ｔずれたとすると、位相誤差は“O”とな って求めることが出来ない。
【００１８】
故に特願平４‐１２６０４１号開示のクロック位相誤差検出制御法で位相誤差を検出できるのは、サンプルタイミングＴ1の直前から次のサンプルタイミング Ｔ２の直後までの間に、入力信号が単調増加または単調減少している場合に限ることになる。
【００１９】
これは、信号が図１４の如き場合であって、連続する４シンボルの入力パターンが“Ａ０”，“Ａ１”，“Ｂ２”，“Ｂ３”の位置をとるケースと、“Ｂ０”，“Ｂ１”，“Ａ２”，“Ａ３”の位置をとるケースの計２通りである。連続する４シンボルの入力パターンバリエーションは１６通りであるから、当該クロック位相誤差検出制御法で位相誤差を検出できるのは入力データに対して“１／８”の確率でしかなく、“１／８”と云う低い確率でしか位相誤差を求めることが出来ない。
【００２０】
このように、位相誤差検出出来る確率が低いため、低Ｃ／Ｎでのクロック再生が不十分であった。
【００２１】
【発明が解決しようとする課題】
帯域制限されたパルス波を用いてデジタル信号を伝送するシステムにおいては、伝送帯域幅を節約するため、ロールオフファクタの小さいスペクトル整形特性を用いるようになり、そのため、クロック再生の一層の高性能化が要求されるようになってきた。そして、このような要求に応えるクロック再生回路として、特願平４-１２６０４１号（特開平５‐３２７６８１号公報参照）に示される如き 技術が開発されている。
【００２２】
しかし、この技術で位相誤差を検出できるのは、サンプルタイミングの直前から次のサンプルタイミングの直後までの間に、入力信号が単調増加または単調減少している場合に限ることになる。
【００２３】
これは、入力パターンとしては２通りでしかないが、連続する４シンボルの入力パターンとしては１６通りであるわけであるから、当該クロック位相誤差検出制御法で位相誤差を検出できるのは入力データに対して“１／８”の確率でしかなく、“１／８”と云う低い確率でしか位相誤差を求めることが出来ない。
【００２４】
このように、従来方法では位相誤差検出出来る確率が低いため、低Ｃ／Ｎでのクロック再生性能が不十分であるという問題があった。
【００２５】
そこでこの発明の目的とするところは、高い確率で位相誤差検出出来、クロック再生回路の位相補正に用いるクロック位相誤差信号を得ることができて低Ｃ／Ｎでのクロック再生性能を満足することができるようにしたクロック位相誤差検出回路およびクロック位相誤差検出方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、本発明は次のように構成する。すなわち、帯域制限を受けたパルス符号信号から所定の位相に同期したクロックを再生する回路に用いる再生クロック位相補正用のクロック位相誤差信号を得るクロック位相誤差検出回路において、前記パルス符号信号を前記クロックによりサンプリングして得た信号の符号パターンを検出してパターン判定する判定手段と、判定した符号パターンと前記サンプリングして得た信号とから所定の位相誤差演算によりクロック位相誤差信号を求める位相誤差演算手段とを備えることを特徴とする。また、特に位相誤差演算手段はＦＩＲフィルタにて構成すると共に、位相誤差演算は前記検出された符号パターンに応じてＦＩＲフィルタの係数を切り換える構成とすることを特徴とする。
【００２７】
本発明は、帯域制限を受けたパルス符号信号から所定の位相に同期したクロックを再生するにあたり、前記パルス符号信号を前記クロックによりサンプリングして得た信号の符号パターンを検出してパターン判定し、この判定した符号パターンと前記サンプリングして得た信号とから所定の演算により位相誤差を求める。そして、求めた位相誤差はクロック再生の位相補正に利用する。
【００２８】
また、ＦＩＲフィルタを用いると、位相誤差演算手段を容易に構成することでき、しかも、誤差演算はフィルタ係数を入力パターン対応に変更することで、連続する符号パターン全てにおいて、位相誤差検出することができるようになり、クロック再生の際のクロック位相にずれが生じたときには速やかに位相ずれを補正することができるようになる。
【００２９】
とくに本発明は、帯域制限を受けたパルス符号信号から所定の位相に同期したクロックを再生する回路において、前記クロックによりサンプリングされた信号の符号パターンを検出し、前記検出された符号パターンに応じて位相誤差を演算することにより、連続する符号パターン全てにおいて、位相誤差検出することができるようになるので、多くの場合で位相誤差検出が可能であり、従って、入力信号から位相誤差を検出できる確率を高めることが出来、低Ｃ／Ｎ（キャリアノイズ比）でのクロック再生性能を改善することが出来る。
【００３０】
従って、本発明によれば、低Ｃ／Ｎでのクロック再生性能を満足するクロック再生が可能となる。
【００３１】
【発明の実施の態様】
以下、この発明の実施例を図面を参照して説明する。
【００３２】
（実施例１）
本発明であるクロック位相誤差検出回路の一実施例のブロック図を図１に示す。図において、１は位相誤差演算回路、２はパターン判定回路、３はレベル判定回路、４は有効判定回路、５はホールド回路、６は入力端子、７はしきい値入力端子、８は出力端子である。
【００３３】
これらのうち、入力端子６には受信したパルス符号信号を再生クロックタイミングでサンプリングして得た入力信号が入力される。尚、ここでのパルス符号信号は帯域制限を受けたパルス符号信号である。位相誤差演算回路１は、この入力信号の符号パターンに応じて誤差演算を行い、演算結果である誤差データをホールド回路５に与えるものである。
【００３４】
パターン判定回路２は、入力端子６から入力された入力信号の符号パターンを判定するためのものであり、レベル判定回路３は、入力端子６から入力された入力信号のレベルを判定するためのものであって、しきい値入力端子７から供給されるしきい値よりも当該入力信号のレベルが大きいことを検出するものである。
【００３５】
有効判定回路４は、パターン判定回路２によるパターン判定結果とレベル判定回路３によるレベル判定結果が同時に満足されているかどうかを判定して満足されていれば“有効”、満足されていなければ“無効”の判定をするものであり、ホールド回路５は、有効判定回路４の判定結果が“有効”である場合には位相誤差演算回路１の出力する誤差データをそのまま通し、これをクロック位相誤差信号として出力し、有効判定回路４の判定結果が“無効”であればこれをホールド信号としてその直前における位相誤差演算回路１の誤差信号をホールドし、クロック位相誤差信号として出力するものである。出力端子８にはホールド回路５からのクロック位相誤差信号が出力される。
【００３６】
このような構成の本装置は、パルス符号信号を再生クロックタイミングでサンプリングして得た入力信号が入力端子６より入力される。この入力信号は位相誤差演算回路１、レベル判定回路３およびパターン判定回路２へ分岐される。
【００３７】
まず、レベル判定回路３はしきい値入力端子７から供給されるしきい値よりも入力信号レベルが大きいことを検出する。このしきい値は大き過ぎても、また、小さ過ぎても問題であるので、目的に合わせて経験的に最適な値を選択することになるが、標準的には図２に示す如く、入力信号レベル“＋Ｌ０”，“−Ｌ０”の５０％近傍の値である、例えば、“＋Ｌ０／２”，“−Ｌ０／２”程度が良い。
【００３８】
なお、本実施例では後述するように“４サンプル”を用いて位相誤差を計算するので、レベル判定回路３では、このレベル判定においても連続する“４サンプル”が同時にしきい値より大きいことを判定するようにする。判定結果は有効判定回路４に供給される。
【００３９】
次に、パターン判定回路２は前記“４サンプル”の符号パターンを判定する。そして、その判定結果は位相誤差演算のための係数切換信号として位相誤差演算回路１に供給されると共に、誤差演算に有効なパターンであるかどうかを判定するために、有効判定回路４にも供給される。
【００４０】
有効判定回路４はパターン判定結果とレベル判定結果が同時に満足されているかどうかを判定する。すなわち、連続する“４サンプル”の符号パターンが位相誤差演算を行えるパターンに一致し、更にその信号振幅があらかじめ規定されたしきい値よりも大きいときに“有効”と判定する。もし上記２つの判定が同時に満足されていない場合は“無効”と判定し、当該“無効”なる判定信号はホールド信号としてホールド回路５に供給する。
【００４１】
一方、位相誤差演算回路１は入力信号の符号パターンに応じて誤差演算を行い、演算結果である誤差データをホールド回路５に供給する。ホールド回路５は、位相誤差演算回路１から供給される誤差データをクロック位相誤差信号として出力端子８に出力する。ただし、有効判定回路４からホールド信号が供給されているときには、その直前のクロック位相誤差信号をホールドし、位相誤差演算回路１から供給される誤差データは“無効”であると判断する。
【００４２】
従って、ホールド回路５は、有効判定回路４の判定結果が“有効”である場合には位相誤差演算回路１の出力する誤差データをそのまま通し、これをクロック位相誤差信号として出力端子８に出力し、有効判定回路４の判定結果が“無効”であればこれをホールド信号としてその直前における位相誤差演算回路１の誤差信号をホールドし、クロック位相誤差信号として出力端子８に出力することになる。
＜位相誤差演算回路の構成＞
次に位相誤差演算回路１の具体的な実施例を図３を用いて説明する。図３に示すように、位相誤差演算回路１はシリアル接続の遅延素子２０１，２０２，２０３，２０４と、これら各遅延素子２０１，２０２，２０３，２０４からの遅延出力を供給される可変係数器２０５，２０６，２０７，２０８及びこれら可変係数器２０５，２０６，２０７，２０８の各出力を加算する加算器２０９で構成されるＦＩＲフィルタにより実現されている。
【００４３】
サンプリング信号はサンプリング信号入力端子２１０から供給される。このサンプリング信号入力端子２１０から供給されるサンプリング信号は遅延素子２０１，遅延素子２０２，遅延素子２０３，遅延素子２０４の順に供給される。それぞれ遅延された信号は可変係数器２０５，２０６，２０７，２０８のうち、それぞれの対応する可変係数器２０５，２０６，２０７，２０８でそれぞれの係数に応じて増幅された後、加算器２０９で加算されて誤差演算が完了し、出力端子２１２から誤差データとしてホールド回路５に出力される。
【００４４】
入力端子２１１にはパターン判定回路２から係数切換信号が供給されており、係数切換信号に応じて可変係数器２０５，２０６，２０７，２０８の係数Ｃ３，Ｃ２，Ｃ１，Ｃ０を制御し、フィルタ特性を切り換える。
【００４５】
＜誤差演算の方法＞
図４を参照して誤差演算の方法を説明する。図４における（ａ）は入力端子２１０から供給されるサンプリング信号である。ここで示した信号の符号パターンは、図６における“Ａ０”（＝−Ｌ０），“Ａ１”（＝−Ｌ０），“Ｂ２”（＝＋Ｌ０）”，“Ａ３”（＝＋Ｌ０）である。この符号パターンに対して、図４  （ｂ）に示す如く、可変係数器（Ｃ０）２０５，可変係数器（Ｃ１）２０６，可変係数器（Ｃ２）２０７，可変係数器（Ｃ３）２０８の係数を、それぞれ順に  “−１”，“＋２”，“０”，“−１”と係数設定してＦＩＲフィルタを構成すると、そのＦＩＲフィルタ出力、すなわち、誤差演算結果はクロック遅れが１クロックあったときは“−３Ｌ０”，クロック遅れが無かったときは“０”，クロック進みが１クロックあったときは“＋３Ｌ０”となる図４（ｃ）の如きのものとなる。
【００４６】
なお、図４（ｂ）の係数は“Ｃ０＝−１”、“Ｃ１＝２”、“Ｃ２＝０”、  “Ｃ３＝−１”を示しており、図４（ａ）に示す値を各サンプル値がとる場合  (サンプル値が“Ｌ０”または“−Ｌ０”）が位相誤差“零”の状態であり、図 ４（ｃ）の時刻ｔがｔ＝０の時点においての値がその誤差演算結果である。
【００４７】
ここで、クロック位相誤差が１クロックある場合を考える。すると、図４（ｃ）からわかるように１クロック遅れている場合は時刻ｔが“ｔ＝−１”の状態であるから、このときのフィルタ出力は“−３Ｌ０”となり、１クロック進んでいる場合は時刻ｔが“ｔ＝＋１”の状態であるから、このときのフィルタ出力は  “＋３Ｌ０”となることがわかる。
【００４８】
上記は入力信号がサンプリングされた値で考えているが、帯域制限されたパルス符号の連続信号を入力した場合は図４（ｄ）のような連続した結果が得られる。これはサンプリングのタイミングずれ、すなわち、サンプリング位相誤差が生じた時には、同図４（ｄ）に示す時刻ｔ＝０の近傍でフィルタ出力が変化することを意味している。
【００４９】
このように、本実施例における位相誤差演算回路１では当該位相誤差演算回路１を構成するフィルタ出力はクロック位相が遅れているときには正の値をとり、遅れているときには負の値をとる。また、位相誤差が無いときには零となるので、フィルタ出力、すなわち、位相誤差演算回路１の出力が位相誤差を表すことになる。
【００５０】
図５は各入力パターンにおける誤差演算が可能なフィルタ係数を示している。“４シンボル”の前後のシンボル値により異なるが、図３のフィルタによる構成の位相誤差演算回路１によれば、すべて図４（ｄ）のように、位相遅れ時から位相進み時まで連続に増加するフィルタ出力を得ることが出来る。
【００５１】
そして、図３のフィルタによる構成の位相誤差演算回路１によれば、“４シンボル”の符号パターンの持つ“１６パターン”のうち、図５に示すように、“１６パターン”について誤差演算が可能である。
【００５２】
すなわち、位相誤差が検出できる場合では、図４で説明した原理を模式的に表した図である図６に示すように、入力パターンが［１］“Ａ０”，“Ａ１”，  “Ｂ２”，“Ｂ３”の配置をとる時、［２］“Ｂ０”，“Ｂ１”，“Ａ２”，  “Ａ３”，の配置をとる時、［３］“Ａ０”，“Ａ１”，“Ｂ２”，“Ａ３”の配置をとる時、［４］“Ｂ０”，“Ｂ１”，“Ａ２”，“Ｂ３”の配置をとる時、［５］“Ａ０”，“Ｂ１”，“Ａ２”，“Ａ３”の配置をとる時、［６］“Ｂ０”，“Ａ１”，“Ｂ２”，“Ｂ３”，の配置をとる時、［７］“Ａ０”，“Ａ１”，“Ａ２”，“Ｂ３”の配置をとる時、［８］“Ｂ０”，“Ｂ１”，“Ｂ２”，“Ａ３”の配置をとる時、［９］“Ｂ０”，“Ａ１”，“Ａ２”，“Ａ３”，の配置をとる時、［１０］“Ａ０”，“Ｂ１”，“Ｂ２”，“Ｂ３”の配置をとる時、［１１］“Ａ０”，“Ｂ１”，“Ｂ２”，“Ａ３”の配置をとる時、  ［１２］“Ｂ０”，“Ａ１”，“Ａ２”，“Ｂ３”の配置をとる時、［１３］  “Ａ０”，“Ｂ１”，“Ａ２”，“Ｂ３”の配置をとる時、［１４］“Ｂ０”，“Ａ１”，“Ｂ２”，“Ａ３”の配置をとる時、の計１４パターンにおいては、サンプルポイントの位相ずれに応じて位相誤差を求めることが出来る。
【００５３】
また、これとは逆に、図７は従来、位相誤差が検出できなかった例であるが、この例では入力パターンが“Ｂ０”、“Ｂ１”、“Ｂ２”、“Ｂ３”の時、そして、“Ａ０”、“Ａ１”、“Ａ２”、“Ａ３”の時、いずれもサンプルポイントがずれたとしても、位相誤差が“O”となって求めることが出来なかった。
【００５４】
しかし、これも本発明では位相誤差を検出可能である。
【００５５】
つまり、“４シンボル”の符号パターンのバリエーションは図５に示したように［１５］“Ｂ０”，“Ｂ１”，“Ｂ２”，“Ｂ３”の配置をとる時、［１６］“Ａ０”，“Ａ１”，“Ａ２”，“Ａ３”の配置をとる時、を含めて全部で“１６パターン”あるわけであるが、このような符号が変化しない“Ａ０”，“Ａ１”，“Ａ２”，“Ａ３”の配置をとるパターン及び“Ｂ０”，“Ｂ１”，“Ｂ２”，“Ｂ３”の配置をとるパターンの計２パターンを含め、誤差演算が可能である。これは従来の誤差演算方法よりも位相誤差検出精度が上がったことを意味している。
【００５６】
なお、低Ｃ／Ｎ時のパターン判定ミスによる位相誤差検出精度の劣化を防止するため、サンプリング信号の振幅があらかじめ規定されたしきい値よりも小さい場合には誤差演算結果を使用せずに直前の位相誤差信号をホールドするようホールド回路５が動作する。
【００５７】
そして、このホールド回路５を介して得られる位相誤差信号を位相制御信号として用いて、クロック再生回路の位相制御を実施し、再生クロックの位相のずれを当該位相制御信号対応に修正する。
【００５８】
本実施例では、連続する４つのシンボルの出現形態が符号変化の全くない場合の２パターンも含めて計１６パターンについて、サンプルポイントがずれれば、いずれもこの位相誤差を求めることが出来、得られる位相誤差信号を位相制御信号として用いて、クロック再生回路の位相制御を実施し、再生クロックの位相のずれを当該位相制御信号対応に修正することができる。そのため、シンボルの配置の全バリエーションである１６パターン中の１６パターンすべてについて位相誤差信号を得ることができるので、従来の誤差演算方法よりも位相誤差検出精度を飛躍的に増大してクロック再生回路の位相ずれが発生した場合に、速やかに位相ずれの修正制御を実施可能になる。
【００５９】
従って、高い確率で位相誤差検出出来、クロック再生回路の位相補正に用いるクロック位相誤差信号を得ることができて低Ｃ／Ｎでのクロック再生性能を満足することができるようにしたクロック位相誤差検出回路が得られる。
【００６０】
次に、本発明の別の実施例を実施例２として説明する。
【００６１】
（実施例２）
図８は本発明の別の実施例である。図８において、１は位相誤差演算回路、５０２はパターン判定回路、３はレベル判定回路、４は有効判定回路、５はホールド回路、６は入力端子、７はしきい値入力端子、８は出力端子、５０１は入力端子６から入力される入力信号の絶対値を得る絶対値回路である。
【００６２】
本実施例では位相誤差演算回路１の前段に絶対値回路５０１を設け、入力端子６に入力された入力信号をこの絶対値回路５０１を介して位相誤差演算回路１に与えるようにした点、そして、レベル判定回路３も、入力端子６から入力された入力信号を絶対値回路５０１にて絶対値化したものを与えてこれのレベル判定をさせるようにした点が実施例１と異なるが、その他の構成は基本的には実施例１と変わらない。但し、本実施例では再生クロックタイミングでサンプリングされた入力信号が入力端子６に入力されるとパターン判定回路５０２は、これについてパターン判定することになる。
【００６３】
また、位相誤差演算回路１は絶対値回路５０１で入力信号の符号パターンが絶対値化されたものを入力として用いてこの入力信号の符号パターンに応じて誤差演算を行い、演算結果である誤差データをホールド回路５に与えるものである。
【００６４】
尚、レベル判定回路３は、入力端子６から入力された入力信号を絶対値回路５０１にて絶対値化されたもののレベルを判定するためのものであって、しきい値入力端子７から供給されるしきい値よりも当該入力信号のレベルが大きいことを検出するものであり、有効判定回路４は、パターン判定回路５０２によるパターン判定結果とレベル判定回路３によるレベル判定結果が同時に満足されているかどうかを判定して満足されていれば“有効”、満足されていなければ“無効”の判定をするものであり、ホールド回路５は、有効判定回路４の判定結果が“有効”である場合には位相誤差演算回路１の出力する誤差データをそのまま通し、これをクロック位相誤差信号として出力し、有効判定回路４の判定結果が“無効”であればこれをホールド信号としてその直前における位相誤差演算回路１の誤差信号をホールドし、クロック位相誤差信号として出力するものである。出力端子８にはホールド回路５からのクロック位相誤差信号が出力される。
【００６５】
このような構成の本装置は、再生クロックタイミングでサンプリングされた入力信号が入力端子６より入力される。この入力信号は絶対値回路５０１、およびパターン判定回路５０２へ分岐される。
【００６６】
すると、絶対値回路５０１は入力信号の絶対値変換を行った後、位相誤差演算回路１とレベル判定回路３に供給する。従って、位相誤差演算回路１とレベル判定回路３には入力信号の符号パターンが絶対値化されたものが与えられることになる。
【００６７】
そして、レベル判定回路３はしきい値入力端子７から供給されるしきい値よりも入力信号レベルの絶対値が大きいかを検出する。ここでは、“４サンプル”を用いて位相誤差を計算するので、このレベル判定においても連続する“４サンプル”が同時にしきい値より大きいことを判定する。判定結果は有効判定回路４に供給される。
【００６８】
また、パターン判定回路５０２は入力端子６からの入力信号について前記“４サンプル”の符号パターンを判定する。そして、その判定結果は位相誤差演算のための係数切換信号として位相誤差演算回路１に供給すると共に、誤差演算に有効なパターンであるかどうかを判定するために、有効判定回路４にも供給される。
【００６９】
有効判定回路４はパターン判定結果とレベル判定結果が同時に満足されているかどうかを判定する。すなわち、連続する“４サンプル”の符号パターンが位相誤差演算を行えるパターンに一致し、更にその信号振幅があらかじめ規定されたしきい値よりも大きいときに“有効”と判定する。もし上記２つの判定が同時に満足されていない場合は“無効”と判定し、当該“無効”なる判定信号はホールド信号としてホールド回路５に供給する。
【００７０】
一方、位相誤差演算回路１は絶対値化された入力信号の符号パターンに応じて誤差演算を行い、演算結果である誤差データをホールド回路５に供給する。ホールド回路５は、位相誤差演算回路１から供給される誤差データをクロック位相誤差信号として出力端子８に出力する。ただし、有効判定回路４からホールド信号が供給されているときには、その直前のクロック位相誤差信号をホールドし、位相誤差演算回路１から供給される誤差データは“無効”であると判断する。
【００７１】
従って、ホールド回路５は、有効判定回路４の判定結果が“有効”である場合には位相誤差演算回路１の出力する誤差データをそのまま通し、これをクロック位相誤差信号として出力端子８に出力し、有効判定回路４の判定結果が“無効”であればこれをホールド信号としてその直前における位相誤差演算回路１の誤差信号をホールドし、クロック位相誤差信号として出力端子８に出力することになる。
【００７２】
そして、この位相誤差信号をクロック位相誤差信号として用いて、この信号対応分、クロック再生回路の位相制御を実施し、再生クロックの位相のずれを当該位相制御信号対応に修正するようにする。
【００７３】
このように、本実施例は誤差演算を、絶対値変換を行った入力信号に対して実施するようにしたことを特徴としている。
【００７４】
すなわち、この実施例において、前記実施例１との違いを図９を用いて説明すると次の如きである。絶対値変換を行った入力信号に対して、前記実施例と同じ誤差演算結果を得るためには、絶対値変換によって符号が変換されたシンボル、すなわち、負の値を持った信号が通る可変係数器の符号を変換させてやれば良い。このことは、ＦＩＲフィルタの構成から容易に判断がつく。
【００７５】
そこで、図５の１６バリエーションあったフィルタ係数を、対応する入力パターンが負の値の時に符号変換してバリエーションを減らすと、フィルタ係数は図９の如きバリエーションとなる。ここで、フィルタ係数のバリエーションに注目すると、フィルタ係数が“Ａ”，“Ａ′”，“Ｂ”，“Ｂ′”，“Ｃ”，“Ｃ′”，“Ｄ”の７種類であることが判る。
【００７６】
すなわち、入力信号を絶対値変換することによってフィルタ係数の数を減らすことが出来る。
【００７７】
これは回路構成の簡素化、すなわち、回路規模の削減及び制御の容易化を意味する。また、フィルタ係数のバリエーション“Ａ”と“Ａ′”、“Ｂ”と“Ｂ′”そして、“Ｃ”と“Ｃ′”はそれぞれ係数の符号が反転しているだけであるのが判る。たとえば、バリエーション“Ａ′”のフィルタ係数が必要なときに、バリエーション“Ａ”のフィルタ係数で誤差演算を行い、その演算結果の符号を反転してやれば、バリエーション“Ａ′”のフィルタ係数を用いて誤差演算を行ったのと全く同じ結果が得られる。
【００７８】
このようにすることにより、必要なフィルタ係数は４種類ですみ、この４種類のバリエーションのフィルタ係数を用意すれば誤差演算が可能であることが判る。
【００７９】
そして、ホールド回路５を介して得られる位相誤差信号を位相制御信号として用いて、クロック再生回路の位相制御を実施し、再生クロックの位相のずれを当該位相制御信号対応に修正する。
【００８０】
本実施例では、連続する４つのシンボルの出現形態が符号変化の全くない場合の２パターンを含めて計１６パターン全てにおいて、サンプルポイントがずれれば、いずれもこの位相誤差を求めることが出来、得られる位相誤差信号（クロック位相誤差信号）をクロック位相制御信号として用いて、クロック再生回路のクロック位相制御を実施し、再生クロックの位相のずれを当該位相制御信号対応に修正することができる。そのため、シンボルの配置の全バリエーションである１６パターン中の１６パターン全てについて位相誤差信号をえることができるので、従来の誤差演算方法よりも位相誤差検出精度を飛躍的に増大してクロック再生回路の位相ずれが発生した場合に、速やかに位相ずれの修正制御を実施可能になる。
【００８１】
しかも、この実施例では、入力信号を絶対値変換することによって位相誤差演算回路を構成するフィルタにて用いるフィルタ係数の数を絶対値変換しない場合での１６パターンからその半分の７パターン、そして、更に４パターンに減らすことが出来る。従って、回路構成の簡素化、すなわち、回路規模の削減及び制御の容易化が図れようになる。
【００８２】
従って、高い確率で位相誤差検出出来、クロック再生回路の位相補正に用いるクロック位相誤差信号を得ることができて低Ｃ／Ｎでのクロック再生性能を満足することができるようにしたクロック位相誤差検出回路が得られる。
【００８３】
（実施例３）
図１０は、上記実施例の応用例で直交振幅変調、たとえば、ＱＰＳＫ変調信号を復調する受信機の場合である。
【００８４】
ＱＰＳＫ変調信号はＩ信号とＱ信号から構成されるので、Ｉ信号、Ｑ信号のそれぞれで誤差演算を行い、それぞれの有効判定結果から位相誤差信号を出力する構成とするものである。基本的には、図８に示した構成をＩ信号用と、Ｑ信号用の２系統分用意したかたちであって、Ｉ信号系統用は、絶対値回路５０１と、位相誤差演算回路１と、パターン判定回路５０２と、レベル判定回路３と、有効判定回路４とから構成され、Ｑ信号系統用は、絶対値回路７０６と、位相誤差演算回路７０１と、パターン判定回路７０２と、レベル判定回路７０３と、有効判定回路７０４とから構成される。
【００８５】
ここで、絶対値回路７０６は絶対回路５０１と、位相誤差演算回路７０１は位相誤差演算回路１と、パターン判定回路７０２はパターン判定回路５０２と、レベル判定回路７０３はレベル判定回路３と、有効判定回路７０４は有効判定回路４と同一のものである。
【００８６】
この構成に更に、平均回路７０７、セレクタ７０８、遅延回路７０９、ＩＱ判定回路７１０を加えて構成される。平均回路７０７はＩ信号からの誤差データと、Ｑ信号からの誤差データの平均を取るものであって、位相誤差演算回路１と位相誤差演算回路７０１との出力を受けてこれらの平均値を求めてセレクタ７０８に与えるものである。
【００８７】
また、セレクタ７０８は位相誤差演算回路１の出力および位相誤差演算回路７０１の出力、平均回路７０７の出力、遅延回路７０９の出力が入力され、これらのいずれかをＩＱ判定回路７１０の選択信号対応に選択して出力するものである。
【００８８】
また、ＩＱ判定回路７１０は有効判定回路４から出力されるＩ信号系統の有効判定結果と有効判定回路７０４から出力されるＱ信号系統からの有効判定結果をもとに両系統が“有効”の場合には平均回路７０７の出力を、そして、Ｉ信号系統の有効判定結果のみが“有効”の場合には位相誤差演算回路１の出力を、そして、Ｑ信号系統の有効判定結果のみが“有効”の場合には位相誤差演算回路７０１の出力を、そして、Ｉ信号系統およびＱ信号系統の双方とも“無効”の場合には遅延回路７０９の出力を、選択するように選択信号を発生してセレクタ７０８に与えるものである。
【００８９】
また、遅延回路７０９はセレクタ７０８の出力を１クロック遅延して再びセレクタ７０８に出力するものであって、１クロック遅延した位相誤差信号を得るものである。従って、実施例３ではホールド回路は持たせていないが、遅延回路７０９とセレクタ７０８により、実施例２でのホールド回路の役割を担っている。
【００９０】
このような構成の本装置は、再生クロックタイミングでサンプリングされたＩ信号が入力端子６より入力され、また、再生クロックタイミングでサンプリングされたＱ信号が入力端子７０５より入力される。
【００９１】
そして、この入力されたＩ信号は絶対値回路５０１、およびパターン判定回路５０２へ分岐され、また、入力されたＱ信号は絶対値回路７０６、およびパターン判定回路７０２へ分岐される。
【００９２】
すると、Ｉ信号が入力されたＩ信号系統の絶対値回路５０１は当該入力信号の絶対値変換を行った後、位相誤差演算回路１とレベル判定回路３に供給する。従って、位相誤差演算回路１とレベル判定回路３には入力信号の符号パターンが絶対値化されたものが与えられることになる。
【００９３】
そして、レベル判定回路３はしきい値入力端子７から供給されるしきい値よりも入力信号レベルの絶対値が大きいかを検出する。ここでは、“４サンプル”を用いて位相誤差を計算するので、このレベル判定においても連続する“４サンプル”が同時にしきい値より大きいことを判定する。判定結果は有効判定回路４に供給される。
【００９４】
また、パターン判定回路５０２は入力端子６からの直接の入力信号であるＩ信号について前記“４サンプル”の符号パターンを判定する。そして、その判定結果は位相誤差演算のための係数切換信号として位相誤差演算回路１に供給すると共に、誤差演算に有効なパターンであるかどうかを判定するために、有効判定回路４にも供給される。
【００９５】
有効判定回路４はパターン判定結果とレベル判定結果が同時に満足されているかどうかを判定する。すなわち、連続する“４サンプル”の符号パターンが位相誤差演算を行えるパターンに一致し、更にその信号振幅があらかじめ規定されたしきい値よりも大きいときに“有効”と判定する。もし上記２つの判定が同時に満足されていない場合は“無効”と判定し、当該“無効”なる判定信号はホールド信号としてＩＱ判定回路７１０に供給する。
【００９６】
一方、位相誤差演算回路１は絶対値化された入力信号の符号パターンに応じて誤差演算を行い、その演算結果であるＩ誤差データ（Ｉ信号系統の誤差演算結果）を平均回路７０７およびセレクタ７０８に供給する。そして、平均回路７０７はＱ信号系統用の位相誤差演算回路７０１からのＱ誤差データ（Ｑ信号系統の誤差演算結果）があればこれと平均した結果を出力し、セレクタ７０８に与える。
【００９７】
一方、Ｑ信号が入力されたＱ信号系統の絶対値回路７０６は、当該入力信号の絶対値変換を行った後、位相誤差演算回路７０１とレベル判定回路７０３に供給する。従って、位相誤差演算回路７０１とレベル判定回路７０３には入力信号の符号パターンが絶対値化されたものが与えられることになる。
【００９８】
そして、レベル判定回路７０３はしきい値入力端子７から供給されるしきい値よりも入力信号レベルの絶対値が大きいかを検出する。ここでは、“４サンプル”を用いて位相誤差を計算するので、このレベル判定においても連続する  “４サンプル”が同時にしきい値より大きいことを判定する。判定結果は有効判定回路４に供給される。
【００９９】
また、パターン判定回路７０２は入力端子７０５からの直接の入力信号であるＱ信号について前記“４サンプル”の符号パターンを判定する。そして、その判定結果は位相誤差演算のための係数切換信号として位相誤差演算回路７０１に供給すると共に、誤差演算に有効なパターンであるかどうかを判定するために、有効判定回路７０４にも供給される。
【０１００】
有効判定回路７０４はパターン判定結果とレベル判定結果が同時に満足されているかどうかを判定する。すなわち、連続する“４サンプル”の符号パターンが位相誤差演算を行えるパターンに一致し、更にその信号振幅があらかじめ規定されたしきい値よりも大きいときに“有効”と判定する。もし上記２つの判定が同時に満足されていない場合は“無効”と判定し、当該“無効”なる判定信号はホールド信号としてＩＱ判定回路７１０に供給する。
【０１０１】
また一方、位相誤差演算回路７０１は絶対値化された入力信号の符号パターンに応じて誤差演算を行い、その演算結果であるＱ誤差データ（Ｑ信号系統の誤差演算結果）を平均回路７０７およびセレクタ７０８に供給する。そして、平均回路７０７はＩ信号系統用の位相誤差演算回路１からのＩ誤差データ（Ｉ信号系統の誤差演算結果）があればこれと平均した結果を出力し、セレクタ７０８に与える。
【０１０２】
Ｉ誤差データの有効判定結果とＱ誤差データの有効判定結果が供給されたＩＱ判定回路７１０は、有効判定を行い、その判定結果に対応した切り換え信号をセレクタ７０８に出力する。
【０１０３】
すなわち、ＩＱ判定回路７１０の判定が“Ｉ信号だけ有効”の時はＩ信号からの誤差データを選択するよう位相誤差演算回路１からのＩ誤差データを選択し、また、ＩＱ判定回路７１０の判定が“Ｑ信号だけ有効”の時はＱ信号からの誤差データを選択するよう位相誤差演算回路７０１からのＱ誤差データを選択し、また、ＩＱ判定回路７１０の判定が“Ｉ信号，Ｑ信号共に無効”の時は１クロック前の誤差データを選択するように遅延回路７０９の出力を選択し、ＩＱ判定回路７１０の判定が“Ｉ信号およびＱ信号双方とも有効”の時はＩ信号からの誤差データとＱ信号からの誤差データの平均のデータを選択するよう平均回路７０７の出力を選択し、これをクロック位相誤差信号として出力端子７１１に出力するように動作する。
【０１０４】
すなわち、実施例３のシステムは、Ｉ信号系統用とＱ信号系統用の誤差演算及び有効判定機能をそれぞれ設けて、平均回路７０７ではＩ信号からの誤差データと、Ｑ信号からの誤差データの平均を取り、セレクタ７０８に供給するようにし、セレクタ７０８にはＩ信号からの誤差データとＱ信号からの誤差データおよびセレクタ７０８の出力を１クロック遅延した位相誤差信号も供給するようにし、ＩＱ判定回路７１０ではＩ信号からの有効判定結果とＱ信号からの有効判定結果をもとにセレクタ７０８に切り換え信号を出力するようにし、有効判定がＩ信号だけの時はＩ信号からの誤差データを選択するように、また、有効判定がＱ信号だけの時はＱ信号からの誤差データを選択するように、また、Ｉ信号，Ｑ信号共に“無効”の時は１クロック遅延した位相誤差信号を選択するように、また、Ｉ信号，Ｑ信号共に“有効”の時はＩ信号からの誤差データとＱ信号からの誤差データの平均を選択するようにし、クロック位相誤差信号として出力するようにした。そして、このクロック位相誤差信号を再生クロックの位相ずれを修正するための位相制御信号として用いて、クロック再生回路の位相制御を実施し、再生クロックの位相のずれを当該位相制御信号対応に修正するようにした。これによって、ＱＰＳＫ方式においても位相誤差検出精度を更に高めることが可能となる。
【０１０５】
尚、本発明は、ＱＰＳＫ方式に限定されるものではなく、ＢＰＳＫ方式や８ＰＳＫ方式などの変調方式にも適用できることは勿論である。
【０１０６】
【発明の効果】
以上説明したようにこの発明によれば、位相誤差演算可能な入力パターンを大幅に増やすことが可能となるため、クロック再生性能を大幅に改善することができる。従って、高い確率で位相誤差検出出来、クロック再生回路の位相補正に用いるクロック位相誤差信号を得ることができて低Ｃ／Ｎでのクロック再生性能を満足することができるようにしたクロック位相誤差検出回路およびクロック位相誤差検出方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例としてのクロック位相誤差検出回路構成例を示すブロック図である。
【図２】本発明装置で用いるレベル判定回路のしきい値の設定例を説明するための図である。
【図３】本発明装置で用いる位相誤差演算回路の構成例を示すブロック図である。
【図４】本発明のクロック位相誤差検出回路の動作例を説明するための図である。
【図５】本発明の位相誤差演算回路の入力信号のパターンとフィルタ係数の対応図である。
【図６】入力信号のパターンを説明するための図である。
【図７】従来、全くクロック位相誤差検出ができなかった入力信号のパターンを説明するための図である。
【図８】本発明のクロック位相誤差検出回路の他の実施例を説明するブロック図である。
【図９】本発明の他の実施例における位相誤差演算回路の入力パターンとフィルタ係数の対応図である。
【図１０】直交検波出力に適用した場合の本発明のクロック位相誤差検出回路例を示すブロック構成図である。
【図１１】従来技術を説明するための図である。
【図１２】アイパターンの例を示す図である。
【図１３】従来技術を説明するための図である。
【図１４】従来のクロック位相誤差検出方法を模式的に示した図である。
【図１５】従来のクロック位相誤差検出方法を模式的に示した図であって、クロック位相誤差検出ができない入力信号のパターンを説明するための図である。
【符号の説明】
１，７０１…位相誤差演算回路、２，５０２，７０２…パターン判定回路、３，７０３…レベル判定回路、４，７０４…有効判定回路、５…ホールド回路、５０１，７０６…絶対値回路、７０７…平均回路、７０８…セレクタ、７０９…遅延回路、７１０…ＩＱ判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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