(57)【特許請求の範囲】
【請求項１】
通常動作モードと少なくとも一つの特別テスト動作モードとを持った集積回路ダイにおいて、
機能回路、
テストイネーブル論理回路、
前記ダイの端部へ延在しており第一テストモード制御信号を受取るために前記機能回路及び前記テストイネーブル論理回路へ結合されている第一テストモード制御入力線、
第一及び第二テストイネーブル信号を受取るために前記ダイの端部へ延在しており前記テストイネーブル論理回路へ結合されている第一及び第二テストイネーブル入力線、
前記ダイの端部へ延在しており電源電圧を供給するために前記機能回路へ結合されている電源入力線、
テスト電源電圧を受取るために前記ダイの端部へ延在しているテスト電源入力線、
一端部が前記テスト電源入力線へ接続しており且つ他端部が前記機能回路へ結合している導通経路を有すると共に前記テストイネーブル論理回路の出力端へ結合している制御端子を有しており、前記第一テストモード制御入力線が第一テストモード制御信号を受取り且つ前記第一及び第二テストイネーブル入力線が第一及び第二テストイネーブル信号を受取ることに応答して前記機能回路へテスト電源電圧を印加するスイッチングトランジスタ、
を有することを特徴とする集積回路ダイ。
【請求項２】
請求項１において、更に、第二テストモード制御信号を受取るために前記機能回路及び前記テストイネーブル論理回路へ結合されており前記ダイの端部へ延在する第二テストモード制御入力線を有しており、前記第一及び第二テストモード制御入力線が第一及び第二テストモード制御信号を受取り且つ前記第一及び第二テストイネーブル入力線が第一及び第二テストイネーブル信号を受取ることに応答して前記スイッチングトランジスタがテスト電源電圧を前記機能回路へ印加させることを特徴とする集積回路ダイ。
【請求項３】
請求項２において、前記テストイネーブル論理回路が、各々が第一入力端と第二入力端と出力端とを具備する第一、第二、第三論理ゲートを有しており、前記第一論理ゲートの第一入力端は前記第一テストモード制御入力線へ接続しており、前記第一論理ゲートの第二入力端は前記第二テストモード制御入力線へ接続しており、前記第一論理ゲートの出力端は前記第二論理ゲートの第一入力端へ接続しており、前記第三論理ゲートの第一入力端は前記第一テストイネーブル入力線へ接続しており、前記第三論理ゲートの第二入力端は前記第二テストイネーブル入力線へ接続しており、前記第三論理ゲートの出力端は前記第二論理ゲートの第二入力端へ接続しており、前記第二論理ゲートの出力端は前記スイッチングトランジスタの制御端子へ接続していることを特徴とする集積回路ダイ。
【請求項４】
請求項３において、前記第一論理ゲートはＮＡＮＤゲートであり、前記第二論理ゲートはＡＮＤゲートであり、前記第三論理ゲートはＯＲゲートであることを特徴とする集積回路ダイ。
【請求項５】
請求項１において、前記スイッチングトランジスタはＮチャンネルＭＯＳトランジスタであることを特徴とする集積回路ダイ。
【請求項６】
請求項１において、更に、前記機能回路と前記テスト電源入力線との間において前記スイッチングトランジスタの導通経路と直列接続して第一ヒューズが設けられていることを特徴とする集積回路ダイ。
【請求項７】
請求項１において、更に、前記機能回路と前記テスト電源入力線との間において前記スイッチングトランジスタの導通経路と直列接続して抵抗要素が設けられていることを特徴とする集積回路ダイ。
【請求項８】
請求項１において、更に、前記第一テストモード制御入力線と前記機能回路との間に第二ヒューズが接続されていることを特徴とする集積回路ダイ。
【請求項９】
請求項２において、更に、前記第二テストモード制御入力線と前記機能回路との間に第三ヒューズが接続されていることを特徴とする集積回路ダイ。
【請求項１０】
請求項２において、前記テストモード制御入力線、テストイネーブル入力線、電源入力線、テスト電源入力線が同一のウエハ上の複数個の集積回路のその他のものの同様の入力線へ接続されていることを特徴とする集積回路ダイ。
【請求項１１】
通常動作モードと少なくとも一つの特別テスト動作モードとを持った集積回路ダイにおいて、
機能回路、
テストイネーブル論理回路、
第一テストモード制御信号を受取るために前記機能回路及び前記テストイネーブル論理回路へ結合されており前記ダイの端部へ延在している第一テストモード制御入力線、
前記テストイネーブル論理回路へ結合されており第一及び第二テストイネーブル信号を受取るために前記ダイの端部へ延在している第一及び第二テストイネーブル入力線、
前記ダイの端部へ延在しており電源電圧を供給するために前記機能回路へ結合されている電源入力線、
第一テスト電源電圧を受取るために前記ダイの端部へ延在している第一テスト電源入力線、
第二テスト電源電圧を受取るために前記ダイの端部へ延在している第二テスト電源入力線、
一端部が前記第一テスト電源入力線へ接続しており且つ他端部が前記機能回路へ結合している導通経路を有すると共に前記テストイネーブル論理回路の第一出力端へ結合している制御端子を有しており、前記第一テストモード制御入力線が第一テストモード制御信号を受取り且つ前記第一テストイネーブル入力線が第一テストイネーブル信号を受取ることに応答して第一テスト電源電圧を前記機能回路へ印加させる第一スイッチングトランジスタ、
一端部が前記第二テスト電源入力線へ接続しており且つ他端部が前記機能回路へ結合している導通経路を有すると共に前記テストイネーブル論理回路の第二出力端へ結合している制御端子を有しており、前記第一テストモード制御入力線が第一テストモード制御信号を受取り且つ前記第二テストイネーブル入力線が第二テストイネーブル信号を受取ることに応答して第二テスト電源電圧を前記機能回路へ印加させる第二スイッチングトランジスタ、
を有することを特徴とする集積回路ダイ。
【請求項１２】
請求項１１において、更に、第二テストモード制御信号を受取るために前記機能回路及び前記テストイネーブル論理回路へ結合されており前記ダイの端部へ延在している第二テストモード制御入力線を有しており、前記第一及び第二テストモード制御入力線が第一及び第二テストモード制御信号を受取り且つ前記第一テストイネーブル入力線が第一テストイネーブル信号を受取ることに応答して前記第一スイッチングトランジスタが第一テスト電源電圧を前記機能回路へ印加させ、且つ前記第一及び第二テストモード制御入力線が第一及び第二テストモード制御信号を受取り且つ前記第二テストイネーブル入力線が第二テストイネーブル信号を受取ることに応答して前記第二スイッチングトランジスタが第二テスト電源電圧を前記機能回路へ印加させることを特徴とする集積回路ダイ。
【請求項１３】
請求項１２において、前記テストイネーブル論理回路が、各々が第一入力端と第二入力端と出力端とを具備する第一、第二、第三論理ゲートを有しており、前記第一論理ゲートの第一入力端は前記第一テストモード制御入力線へ接続しており、前記第一論理ゲートの第二入力端は前記第二テストモード制御入力線へ接続しており、前記第一論理ゲートの出力端は前記第二論理ゲートの第一入力端及び前記第三論理ゲートの第一入力端へ接続しており、前記第二論理ゲートの第二入力端は前記第一テストイネーブル入力線へ接続しており、前記第三論理ゲートの第二入力端は前記第二テストイネーブル入力線へ接続しており、前記第二論理ゲートの出力端は前記第一スイッチングトランジスタの制御端子へ接続しており、且つ前記第三論理ゲートの出力端は前記第二スイッチングトランジスタの制御端子へ接続していることを特徴とする集積回路ダイ。
【請求項１４】
請求項１３において、前記第一論理ゲートがＮＡＮＤゲートであり且つ前記第二及び第三論理ゲートがＡＮＤゲートであることを特徴とする集積回路ダイ。
【請求項１５】
請求項１１において、前記第一及び第二スイッチングトランジスタがＮチャンネルＭＯＳトランジスタであることを特徴とする集積回路ダイ。
【請求項１６】
請求項１１において、更に、前記機能回路と前記テスト電源入力線の一つとの間において前記二つのスイッチングトランジスタの少なくとも一つの導通経路と直列接続して第一ヒューズが設けられていることを特徴とする集積回路ダイ。
【請求項１７】
請求項１１において、更に、前記機能回路と前記テスト電源入力線のうちの一つとの間において前記スイッチングトランジスタの少なくとも一つの導通経路と直列接続して抵抗要素が設けられていることを特徴とする集積回路ダイ。
【請求項１８】
請求項１１において、更に、前記第一テストモード制御入力線と前記機能回路との間に第二ヒューズが接続されていることを特徴とする集積回路ダイ。
【請求項１９】
請求項１２において、更に、前記第二テストモード制御入力線と前記機能回路との間に第三ヒューズが接続されていることを特徴とする集積回路ダイ。
【請求項２０】
請求項１２において、前記テストモード制御入力線、テストイネーブル入力線、電源入力線、テスト電源入力線が同一のウエハ上の複数個の集積回路ダイのその他のものの同様の入力線へ接続していることを特徴とする集積回路ダイ。
【請求項２１】
請求項１２において、前記テストモード制御入力線と前記機能回路との間にバッファ回路が設けられており、前記バッファ回路は、ラッチ回路を有しており且つ前記第一及び第二テストモード制御入力線へ接続している第一及び第二入力端と、前記第一及び第二テストイネーブル入力線へ接続している第三及び第四入力端と、リセット信号を受取るためのリセット入力端と、前記機能回路の対応する入力端へ接続している第一及び第二出力端とを有しており、前記バッファ回路は、前記ラッチ回路によって、前記機能回路の第一及び第二テストモード制御入力を所定の論理状態とさせ且つ維持することを特徴とする集積回路ダイ。
【請求項２２】
請求項２１において、前記バッファ回路のリセット入力端へ印加されるリセット信号は、テストイネーブル入力線上に存在する二つのテストイネーブル信号の論理状態を適切にシーケンス動作させることによって発生されることを特徴とする集積回路ダイ。
【請求項２３】
請求項２１において、前記バッファ回路は前記集積回路が集積化されている部分とは別個のシリコン基板部分上に集積化されていることを特徴とする集積回路ダイ。
【請求項２４】
各集積回路が、
テストイネーブル回路、
電源入力端及び集積回路間において第一方向に走行する導電線によって複数個の集積回路のその他のものの同様の入力端へ接続されている前記テストイネーブル回路の第一入力端、
テスト電源入力端及び集積回路間における第二方向に走行する導電線によって複数個の集積回路のその他のものの同様の入力端へ接続されている前記テストイネーブル回路の第二入力端、
を有しており、行及び列の形態に配列されており且つシリコンウエハ上に集積化されている複数個の集積回路のストレステスト方法において、
前記集積回路へ供給するために使用される導電線内を流れる電流をモニタすることによって前記複数個の集積回路の各々によって消費される電流をモニタし、  前記モニタステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせ、
前記電源入力端及びテスト電源入力端に関連する前記第一及び第二方向に走行する導電線へストレス電圧を印加させる、
上記各ステップを有することを特徴とする方法。
【請求項２５】
請求項２４において、前記電源入力端及びテスト電源入力端と関連する第一及び第二方向に走行する導電線へストレス電圧を印加させるステップが、前記複数個の集積回路の各々によって消費される電流をモニタするステップ及び前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせるステップの期間中に実施されることを特徴とする方法。
【請求項２６】
請求項２４において、前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせるステップが、前記テスト電源入力線と直列接続されているヒューズを溶断させることを特徴とする方法。
【請求項２７】
請求項２４において、前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせるステップが、前記第一及び第二方向に走行する導電線から前記テストイネーブル回路の第一及び第二入力端を制御することを特徴とする方法。
【請求項２８】
請求項２４において、前記複数個の集積回路が単一のシリコンウエハ上に集積化された全ての集積回路を有することを特徴とする方法。
【請求項２９】
請求項２４において、前記複数個の集積回路が単一のシリコンウエハ上に集積化された集積回路の一部を有することを特徴とする方法。
【請求項３０】
各集積回路が、
テストイネーブル回路、
集積回路間に走行する導電線へ接続されている第一及び第二テストモード入力端、
電源入力端、第一テスト電源入力端及び集積回路間において第一方向に走行する導電線によって複数個の集積回路のうちのその他のものの同様の入力端へ接続されている前記テストイネーブル回路の第一入力端、
第二テスト電源入力端及び集積回路間において第二方向に走行する導電線によって複数個の集積回路のその他のものの同様の入力端へ接続されている前記テストイネーブル回路の第二入力端、
を有しており、行及び列の形態に配列されており且つ単一のシリコンウエハ上に集積化されている複数個の集積回路のストレステスト方法において、
前記第一及び第二テスト電源入力端と接続されており第一及び第二方向に走行する導電線内を流れる電流をモニタすることによって前記複数個の集積回路の各々によって消費される電流をモニタし、
前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせ、
前記電源入力端及びテスト電源入力端と関連する第一及び第二方向に走行する導電線へストレス電圧を印加させる、
上記各ステップを有することを特徴とする方法。
【請求項３１】
請求項３０において、前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせるステップが、前記テスト電源入力線と直列接続しているヒューズを溶断させることを特徴とする方法。
【請求項３２】
請求項３０において、前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせるステップが、前記第一及び第二方向に走行する導電線から前記テストイネーブル回路の第一及び第二入力端を制御することを特徴とする方法。
【請求項３３】
請求項３０において、前記モニタするステップにおいて異常に高い電流が検知された各集積回路をディスエーブルさせるステップが、前記テストモード制御入力端と関連する導電線との間に結合されているラッチ回路をセットし前記第一及び第二テストモード制御入力端を所定の論理状態とさせ且つ維持することを特徴とする方法。
【請求項３４】
請求項３３において、更に、前記テストイネーブル回路の第一及び第二入力端へ印加される信号をシーケンス動作させることによって前記ラッチ回路をリセットさせることを特徴とする方法。
【請求項３５】
請求項３０において、前記複数個の集積回路が単一のシリコンウエハ上に集積化された全ての集積回路を包含することを特徴とする方法。
【請求項３６】
請求項３０において、前記複数個の集積回路が、単一のシリコンウエハ上に集積化された集積回路の一部を包含することを特徴とする方法。
【請求項３７】
シリコンウエハにおいて、
複数個の集積回路が集積化されている複数個のダイが行及び列の形態で配列されており、各集積回路は機能回路と、テストイネーブル回路と、前記テストイネーブル回路からの出力に応答して前記機能回路へテスト電源電圧を供給するスイッチング素子とを具備すると共に、前記ダイの端部へ延在する制御入力端を具備しており且つ通常動作モード及び少なくとも一つの特別テスト動作モードで動作可能であり、
前記少なくとも一つの特別テスト動作モードをイネーブルさせ且つ制御するために前記集積回路へ制御信号を印加させるために制御線が前記ダイ間に走行すると共に前記複数個の集積回路のうちの幾つかの対応する制御入力端へ接続されている、
ことを特徴とするシリコンウエハ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置のテスト技術に関するものであって、更に詳細には、スタチックランダムアクセスメモリ（ＳＲＡＭ）装置、先入れ先出し（ＦＩＦＯ）メモリ装置、及び集積回路内に組込まれるその他のメモリのテスト技術に関するものである。
【０００２】
【従来の技術】
集積化したＳＲＡＭ、マルチポートメモリ、ＦＩＦＯメモリ及びその他のメモリ製品におけるメモリセルの時期早尚な欠陥は不幸なものであるが極めて一般的に発生するものである。更に、集積回路メモリを組込んだ製品の販売者にとって、この様な部品がフィールドにおいて欠陥を発生することは許容することのできないものである。その結果、時期早尚の欠陥を発生する集積回路を検知するために全ての集積回路の非破壊的なテストを行うことが市場によって要請されている。
【０００３】
現代の一つのテスト方法では、メモリ装置をバーンインオーブン内に位置させ、装置の温度を上昇させ、次いで装置へ公称即ちストレス電圧を印加させることによって装置を動作させるものである。ある大容量のメモリ装置の場合には、１０００本のワード線及び数百万個のメモリセルの各々にストレスをかけるために、バーンインオーブンにおける期間は９６時間にも達している。この様に長期間のバーンインサイクルは、生産上のボトルネックとなっており、製造プロセスにおけるありうる欠陥に関しての細かな情報まで発生させるのには無用なものである。良好なメモリ製品に損傷を与えることなしにこのボトルネックを除去する加速型ストレスモードは明らかな利点を有している。
【０００４】
メモリアレイのあるテスト又は動作モードに対して、単一時刻においての行及び／又はビット線の全て又は一部を選択することが望ましい。単一時刻において行及びビット線の全て又は一部を選択することが使用されるテストモードの一例は、１９９２年９月３０日付で出願した「集積回路におけるメモリアレイ用ストレステスト（Ｓｔｒｅｓｓ  Ｔｅｓｔ  Ｆｏｒ  Ｍｅｍｏｒｙ  Ａｒｒａｙｓ  Ｉｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）」という名称の米国特許出願第０７／９５４，２７６号に記載されており、それは本願出願人に譲渡されており且つ引用によって本明細書に導入する。複数個の行が一度に選択され且つストレス電圧が複数個のビット線及び相補的なビット線に印加される。この様に、メモリアレイ内のメモリセルは潜在する欠陥を検知するためにストレステストが行われる。
【０００５】
単一時刻において全ての行及びビット線を選択することが行われるテストモードの別の例は、「デコーダ及び周辺回路のストレステスト方法（Ｍｅｔｈｏｄ  Ｆｏｒ  Ｓｔｒｅｓｓ  Ｔｅｓｔｉｎｇ  Ｄｅｃｏｄｅｒｓ  Ａｎｄ  Ｐｅｒｉｐｈｅｒｙ  Ｃｉｒｃｕｉｔｓ）」という名称の米国特許第５，３４１，３３６号に記載されており、その特許は本願出願人に譲渡されており且つ引用によって本明細書に導入する。複数個の行及びビット線が同時的に選択又は脱選択され且つストレス電圧が集積回路へ印加される。この様に、デコーダ及び周辺回路内の潜在的な欠陥を検知することが可能である。
【０００６】
メモリアレイ内の複数個の行及び列の同時的な選択又は脱選択を可能とする回路は「アドレスバッファ（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）」という名称の米国特許第５，３３９，２７７号に記載されており、その特許は本願出願人に譲渡されており且つ引用によって本明細書に取込む。集積回路の通常動作期間中に、第一及び第二回路が真信号及び相補的信号をそれぞれ発生する。所望により、同一の電圧レベルの二つの信号を発生するために第一及び第二回路を使用することが可能である。同一電圧レベルのこれら二つの信号は、メモリアレイ内の複数個の行及び／又は列を同時的に選択又は脱選択するためにアドレスデコーダによって使用することが可能である。
【０００７】
メモリ装置の複雑性が増加すると、テスト期間中に制御せねばならない信号線の数が増加し、従ってテスト装置の複雑性及びコストが増加する。
【０００８】
【発明が解決しようとする課題】
従って、本発明は、上述した如き従来技術の欠点を解消し、単一のウエハ上の複数個の集積回路ダイの並列テストを可能とするウエハレベルにおいての集積化したメモリ回路のストレステストを行う回路及び方法を提供することを目的とする。
【０００９】
本発明の別の目的とするところは、ウエハ上の複数個のダイ（例えば、６００ダイ／ウエハ）を同時に並列テストを行うことを可能とし且つテストプロセス期間中に高電流モードとなるダイを露見させ且つテストから廃棄させることを可能とするテスト回路及び方法を提供することである。この様なテスト回路及び方法は、テスト時間を少なくとも６００倍減少させることを可能とし、且つパッケージした装置をバーンインオーブン内に配置させることを回避し、その結果、テスト時間を著しく減少させると共に、テストプローブ及びテスト装置の複雑性を減少させ且つ生のシリコンダイの信頼性を検証することを可能としている。
【００１０】
【課題を解決するための手段】
本発明によれば、単一のシリコンウエハ上の複数個のダイ上に集積化された複数個のメモリ回路の並列ストレステストを行う回路及び方法が提供される。各ダイ上において、第一及び第二テストモード制御入力端を有するテストモード制御回路、及び第一及び第二テストイネーブル入力端を有するテストイネーブル回路を使用して、テスト動作モードをイネーブル即ち動作可能状態とさせ且つアドレスバッファ、データバッファ及びチップイネーブル又は書込みバッファなどのその他の信号バッファの出力端を強制的に所定の論理値とさせて全ての行及び列デコーダを選択し、且つ所定のデータをメモリセル内に書込ませる。バッファの全経路も同時的に動作される。次いで、シリコンウエハを所望時間の間上昇した温度に加熱させ且つ維持し、次いで冷却させる。この様にして、短時間において同一のウエハ上の複数個の集積回路に対してイオン汚染、トラップ箇所及び弱い酸化物に対するストレステストを行うことが可能であり、その場合に制限された数のテスト信号を必要とするに過ぎない。テスト期間中に、各ダイによって消費される電流をモニタし、且つ、１個のダイによって高電流が消費されている場合には、アレイの各行及び列内に存在するテストイネーブル信号を制御することによって複数個のダイからなるアレイからそのダイを分離させる。本発明回路及び方法は、並列ストレステスト及び単一ウエハ上の複数個の集積回路のテストを行うことを可能とし、テスト時間を著しく減少させると共にパッケージした装置をバーンインさせることを回避している。
【００１１】
【発明の実施の形態】
図１は半導体物質からなるウエハ上に存在する形態での集積回路ダイ１７１を示している。ウエハ上には、ダイ１７１の近くにおいて、ダイと隣接して「スクライブライン」内に走行する導電線バス１７３及び１７４が設けられており、各バス１７３，１７４はダイ１７１上に存在する入力パッド１７５，１７６，１７７，１７９へ接続している導電線を有している。ダイ１７１は、更に、本実施例によれば、例えばスタチックランダムアクセスメモリ（ＳＲＡＭ）などのメモリ回路である回路の機能部分１８５を有している。ダイ１７１は、更に、外部導電線へ接続されており且つ機能回路１８５へ結合されているテストイネーブル回路１８７を有している。
【００１２】
図１においてＶｃｃの記号を付けた第一入力パッド１７５がＶｃｃｊの記号を付けた第一垂直導電線１９１へ接続しており、且つＶｃｃ電圧を機能回路１８５へ供給する。図１においてＴＭ０及びＴＭ１の記号を付けた第二１７６及び第三１７７入力パッドが、それぞれ、第二１９２及び第三１９３垂直導電線へ接続されており且つ内部回路１８５へ接続されている。パッド１７６及び１７７は、更に、テストイネーブル回路１８７の第一及び第二入力端へ接続している。テストイネーブル回路１８７の第三１８８及び第四１８９入力端は、それぞれ、Ｘｉの記号を付けた第一水平導電線１８６及びＹｊの記号を付けた第四垂直導電線１９４へ接続されている。テストイネーブル回路１８７の一方の出力端１７８はＮチャンネルスイッチングトランジスタ１７２の制御端子へ接続している。トランジスタ１７２のソース端子はＶｓｓｔの記号を付けた入力パッド１７９へ接続しており、該パッドはＶｓｓｔｉの記号を付けた第二水平導電線１８４へ接続している。トランジスタ１７２のドレイン端子は、抵抗１９０及びヒューズ１８１の直列接続部によってＶｓｓの記号を付けた入力パッド１８０へ結合されており、該入力パッドは本集積回路の通常動作期間中に、内部回路１８５へＶｓｓ電圧を供給する。
【００１３】
以下の表は、二つのテストモード入力信号ＴＭ０及びＴＭ１の取りうるステータス及び機能回路１８５の対応する条件を示している。
【００１４】
ＴＭ０ ＴＭ１ ステータス
０                  ０                    テスト（全アレイ脱選択）
０                  １                    テスト（全１書込み）
１                  ０                    テスト（全０書込み）
１                  １                    通常動作
理解されるように、通常動作モード期間中は、ＴＭ０及びＴＭ１信号は高状態に維持されねばならない。これらの二つの信号のうちの少なくとも一方が低状態であると、本集積回路は特別テストモード動作へエンタする。三つの異なるテストモードが存在している。ＴＭ０が低状態であり且つＴＭ１が高状態であると、全ての行及び列デコーダが選択され且つアレイ全体のセルが１で書込みが行われ、ＴＭ０が高状態であり且つＴＭ１が低状態である場合には、全ての行及び列デコーダが選択され且つアレイ全体のセルに０が書込まれ、最後に、ＴＭ０及びＴＭ１の両方が低状態である場合には、全ての行及び列デコーダが脱選択状態とされる。
【００１５】
動作について説明すると、二つのテストモード入力信号ＴＭ０及びＴＭ１のうちの少なくとも一方が低状態である場合及び二つのテストイネーブル信号Ｘｉ及びＹｊのうちの少なくとも一方が高状態にある場合には、テストイネーブル回路１８７の出力は高レベルにある。この条件においては、スイッチトランジスタ１７２がオンであり且つ導電線１８４を介してパッド１７９へ印加される供給電圧Ｖｓｓｔｉはパッド１８０へ到達し且つ内部回路１８５へ到達する。通常動作モードにおいてテストモード入力信号ＴＭ０及びＴＭ１の両方が高状態である場合には、スイッチトランジスタ１７２はオフであり且つパッド１８０はパッド１７９から電気的に分離される。この条件においては、実際には、メモリ回路にＶｓｓパッド１８０によって供給が行われ且つＶｓｓｔパッド１７９は該回路から分離されねばならない。
【００１６】
図１の集積回路はＮ型シリコン基板上に集積化されている。通常、Ｎ型基板はＶｃｃ電圧へ接続され、Ｖｃｃ電圧は正電圧である。基板の型はスイッチングトランジスタによってスイッチされねばならない電源即ちＶｃｃ又はＶｓｓの何れかを決定する。なぜならば、ウエハから単一のダイをスクライブする期間中に、「スクライブライン」内を走行する接続線の一部を基板に対して短絡させることが可能だからである。例えば、Ｎ型基板が通常Ｖｃｃへ接続される場合には、通常動作においてはＶｓｓ電圧を回路へ供給する入力パッドはＶｃｃへ短絡させてはならず、そうでないと、壊滅的な機能障害が発生する場合がある。本発明のこの実施例によれば、図１に示されるように、Ｖｓｓパッド１８０は通常動作期間中スイッチングトランジスタ１７２によって導電線１８４へ接続されているＶｓｓｔパッドから切断される。同一の理由により、本集積回路の通常動作モードは、二つのテストモード入力信号ＴＭ０及びＴＭ１の両方に関する高論理レベルに対応して選択されている。このことは、導電線の何れかと基板との間の短絡回路が本集積回路の通常動作を危険にさらすことがないことを確保している。
【００１７】
ヒューズ１８１は全てのダイの並列テストの第一フェーズを開始する前に各ダイの簡単なテスト期間中に、ウエハ上のその他のダイから欠陥性のダイを分離させることを可能としている。実際に、開始時において、各ダイは高電流又は短絡回路なしで正確に動作することを検証するために、最初にテストモードにおいて個別的に（又は一度に数個ずつ）テストされる。ダイ上に高電流経路が見つかった場合には、そのヒューズ１８１は溶断され且つそのダイ上の集積回路はウエハ上のその他のダイから切断される。
【００１８】
抵抗１９０は、好適には、テスト期間中にダイが高電流モードとなる場合にダイによって消費される最大電流を制限するために、電源Ｖｓｓｔと直列して配置された低い値の抵抗である。この抵抗は、一例として、電流を３０ｍＡへ制限することが可能である。
【００１９】
図２は本発明に基づいて複数個の集積回路ダイを集積化したシリコンウエハ１６０の一部を示している。図２において、四つの集積回路ダイ１６１，１６２，１６７，１６８、及びこれらの集積回路ダイの間において水平方向に走行する導電性バス１６５，１６６及び垂直方向に走行する導電性バス１６３及び１６４が示されている。これらの導電性バス内のライン（線）は、ウエハレベルにおける集積回路のテスト期間中に、同一の行上、同一の列上、又は全ウエハ上の複数個の集積回路ダイの対応する入力端を並列に接続するために使用される。上述したように、バス１６３，１６４，１６５，１６６の導電線は隣接するダイの間のウエハ上に存在する「スクライブライン」内に配置されている。テスト終了時にダイがスクライブされる場合に、これらの導電線は自動的に取除かれる。これらの導電線を介して、ウエハレベルストレステスト期間中に、ウエハ上の複数個のダイについて並列的にストレスを与えるためにウエハ上の幾つか又は全てのダイの動作を制御することが可能である。
【００２０】
この実施例においては、水平及び垂直バス１６３，１６４，１６５，１６６の各々は４本の導電線を有している。信号ＴＭ０及びＴＭ１を担持する２本の水平線は交差する２本の対応する垂直線へ接続されており（図１参照）、従ってこれら二つの信号はウエハ上の全てのダイへ同時的に供給される。各水平方向のバス１６５，１６６は一般的に「ｉ」番目の行のダイに対してＶｓｓｔｉとして図１に示した別個のテスト電源線を有しており、且つ各垂直バス１６３，１６４は「ｊ」番目の列のダイに対してＶｃｃｊとして図１に示した別個の電源線を有している。この様に、各ダイはＶｃｃｊ及びＶｓｓｔｉの独特の組合わせによって供給され、テスト期間中に個々のダイによって消費される電流をモニタすることを可能としている。各単一のダイのテスト動作は水平方向及び垂直方向のスクライブライン内に走行する水平方向Ｘｉ及び垂直方向Ｙｊテストイネーブル信号の選択によってイネーブル即ち動作可能状態とされる。テスト期間中に、行ｉ及び列ｊ内のダイが高電流モードへ移行したとすると、この欠陥状態は供給線Ｖｓｓｔｉ及びＶｃｃｊの間における増加された電流によって発見することが可能である。従って、二つの対応する行及び列テストイネーブル信号Ｘｉ及びＹｊを低状態とさせることによってウエハ上のその他のダイから欠陥性のダイを切断することが可能である。
【００２１】
図３は図１の集積化メモリ回路１７１において使用している好適なテストイネーブル回路１８７の概略論理回路図である。この論理回路は、４個の入力端と１個の出力端とを有している。二つのテストモード制御信号ＴＭ０及びＴＭ１がそれぞれ印加される第一入力端２１３及び第二入力端２１４は、ＮＡＮＤゲート２１２の第一及び第二入力端へ接続しており、該ゲートの出力端はＡＮＤゲート２１０の第一入力端へ接続している。第一及び第二テストイネーブル入力信号Ｘｉ及びＹｊが印加されるテストイネーブル回路１８７の第三入力端２１５及び第四入力端２１６は、それぞれ、ＯＲゲート２１１の第一及び第二入力端へ接続しており、該ゲートの出力端はＡＮＤゲート２１０の第二入力端へ接続している。ＡＮＤゲート２１０の出力端はテストイネーブル回路１８７の出力端２１７へ接続している。動作について説明すると、二つのテストモード入力信号ＴＭ０及びＴＭ１のうちの少なくとも一方が低状態である場合及び二つのテストイネーブル信号Ｘｉ及びＹｊのうちの少なくとも一方が高状態にある場合に、テストイネーブル回路１８７の出力は高レベルにある。
【００２２】
その出力端に接続されているスイッチングトランジスタ１７２と結合して、図３の回路は、その特定のダイにおいて高電流経路が発見された場合に、信号Ｘｉ及びＹｊが低状態へ移行することによって、単一のダイをウエハ上の現在テスト中のその他のダイから切断させることを可能としている。
【００２３】
ウエハの複数個の行及び列上の複数個のダイが高電流を有する場合には、欠陥性のダイを超えた付加的なダイがディスエーブル即ち動作不能状態とされる場合がある。このこと自体は問題でない場合もあるが、高電流を発生するダイを識別し且つディスエーブルさせるより正確な方法について図４乃至７を参照して以下に説明する。
【００２４】
図４は半導体物質からなるウエハ上に存在する形態での集積回路ダイ１３１を示している。ウエハ上において、ダイ１３１近くに、ダイと隣接して「スクライブライン」においてバス１３３及び１３４が走行しており且つダイ１３１の入力パッド１３５，１３６，１３７，１３９，１５１と接続しているライン（線）を有している。ダイ１３１は、更に、本実施例においては例えばスタチックランダムアクセスメモリ（ＳＲＡＭ）などのメモリ回路である機能回路１４５を有すると共に、外部導電線へ接続しており且つ該機能回路へ結合されているテストイネーブル回路１４７を有している。
【００２５】
図４においてＶｃｃの記号を付けてある第一入力パッド１３５はＶｃｃの記号を付けてある第一垂直方向導電線１５３へ接続しており且つＶｃｃ電圧を機能回路１４５ヘ供給する。図４においてＴＭ０及びＴＭ１の記号を付けてある第二及び第三入力パッド１３６及び１３７は、それぞれ、第二垂直方向導電線１５４及び第一水平方向導電線１４３へ接続しており、且つ両方共内部回路１４５へ接続している。パッド１３６及び１３７は、更に、テストイネーブル回路１４７の第一及び第二入力端へ接続している。テストイネーブル回路１４７の第三及び第四入力端１４８及び１４９は、それぞれ、Ｘｉの記号を付けた第二水平方向導電線１４６及びＹｊの記号を付けた第三垂直方向導電線１５６へ接続している。テストイネーブル回路１４７の第一出力端１３８はＳＷ１の記号を付けた第一Ｎチャンネルスイッチングトランジスタ１３２の制御端子へ接続している。トランジスタＳＷ１のソース端子はＶｓｓｔｘの記号を付けた入力パッド１３９へ接続しており、該パッドはＶｓｓｔｘｉの記号を付けた第三水平方向導電線１４４へ接続している。トランジスタＳＷ１のドレイン端子は、抵抗１５０及びヒューズ１４１の直列接続部によって、Ｖｓｓの記号を付けた入力パッド１４０へ結合しており、該パッドは本集積回路の通常動作期間中に内部回路１４５へＶｓｓ電圧を供給する。テストイネーブル回路１４７の第二出力端１３０はＳＷ２の記号を付けた第二Ｎチャンネルスイッチングトランジスタ１５２の制御端子へ接続している。トランジスタＳＷ２のソース端子はＶｓｓｔｙの記号を付けた入力パッド１５１へ接続しており、該パッドはＶｓｓｔｙｊの記号を付けた第四垂直方向導電線１５５へ接続している。トランジスタＳＷ２のドレイン端子は第一スイッチングトランジスタＳＷ１のドレイン端子へ接続している。
【００２６】
二つのテストモード入力信号ＴＭ０及びＴＭ１の四つの可能なステータス及び機能回路１４５の対応する条件は上述した図１の回路に対するものと実質的に同一であり、以下の表に要約してある。
【００２７】
ＴＭ０ ＴＭ１ ステータス
０                  ０                    テスト（全アレイ脱選択）
０                  １                    テスト（全１書込み）
１                  ０                    テスト（全０書込み）
１                  １                    通常動作
動作について説明すると、テストイネーブル回路１４７の第一出力端１３８は、二つのテストモード入力信号ＴＭ０及びＴＭ１のうちの少なくとも一方が低状態にある場合及びその入力端１４８上の第一テストイネーブル信号Ｘｉが高状態にある場合に、高レベルにある。この条件においては、スイッチトランジスタＳＷ１はオンであり且つ水平方向導電線１４４を介してパッド１３９へ印加される供給電圧Ｖｓｓｔｘｉはパッド１４０及び内部回路１４５へ到達する。テストイネーブル回路１４７の第二出力端１３０は、二つのテストモード入力信号ＴＭ０及びＴＭ１のうちの少なくとも一方が低状態にある場合及びその入力端１４９上の第二テストイネーブル信号Ｙｉが高状態である場合に、高論理レベルにある。この条件においては、第二スイッチトランジスタＳＷ２がオンであり、且つ垂直方向導電線１５５を介してパッド１５１へ印加される供給電圧Ｖｓｓｔｘｊはパッド１４０及び内部回路１４５へ到達する。
【００２８】
両方のテストモード入力信号ＴＭ０及びＴＭ１が低状態である場合には、本集積回路は通常動作モードにあり、且つ両方のスイッチトランジスタＳＷ１及びＳＷ２がオフであり、従ってパッド１４０はパッド１３９及び１５１から電気的に分離される。この条件においては、実際に、メモリ回路はＶｓｓパッド１４０によって供給され、且つテスト供給パッドＶｓｓｔｘ及びＶｓｓｔｙは機能回路から分離されねばならない。
【００２９】
全てのダイの並列テストの第一フェーズを開始する前に各ダイの簡単なテスト期間中に、欠陥性のダイに対してヒューズ１４１が溶断されて、欠陥性のダイをウエハの残部から分離させる。各ダイは最初に個別的にテストされ（又は、テストモードにおいて一度に数個ずつ）、高電流又は短絡回路なしで正確に動作することを検証する。あるダイに対して高電流経路が存在する場合には、そのヒューズ１４１が溶断されてそのダイの集積回路をウエハ上のその他のダイから切断させる。
【００３０】
前述した如く、抵抗１５０は、好適には、テスト電源Ｖｓｓｔｘ及びＶｓｓｔｙと直列して配置された低い値の抵抗であり、テスト期間中にダイが高電流モードへ移行する場合にダイによって消費される最大電流を制限するために使用されている。この抵抗は、電流を例えば３０ｍＡへ制限することが可能である。
【００３１】
図５は図４の集積化メモリ回路１３１において使用されているテストイネーブル回路１４７の概略的論理回路図を示している。この論理回路は、４個の入力端と２個の出力端とを有している。二つのテストモード制御信号ＴＭ０及びＴＭ１が印加される第一及び第二入力端２２３及び２２４は、ＮＡＮＤゲート２２１の第一及び第二入力端へ接続しており、該ゲートの出力端は第一ＡＮＤゲート２２０の第一入力端へ接続すると共に第二ＡＮＤゲート２２２の第一入力端へ接続している。第一及び第二テストイネーブル入力信号Ｘｉ及びＹｊが印加されるテストイネーブル回路１４７の第三及び第四入力端２２５及び２２６は、それぞれ、ＡＮＤゲート２２０の第二入力端及びＡＮＤゲート２２２の第二入力端へ接続している。これら二つのＡＮＤゲート２２０及び２２２の出力端はテストイネーブル回路１４７の出力端２２７及び２２８を構成している。出力端がスイッチングトランジスタＳＷ１及びＳＷ２の制御端子へ接続している図５の回路は、ウエハテストモードにある間に、前述したように特定のダイにおいて高電流状態が発見された場合に、現在テスト中のその他のダイから単一のダイを識別し且つ究極的に切断させることが可能である。
【００３２】
図４から理解されるように、水平方向及び垂直方向スクライブバス１３３及び１３４は各々４本の導電線を有している。正電源線Ｖｃｃは垂直方向及び水平方向導電線１５３及び１４２の両方において走行している。一方の垂直方向線１５４は信号ＴＭ０を担持し、一方の水平方向線１４３は信号ＴＭ１を担持する。本実施例においては一方が水平方向へ走行し且つ一方が垂直方向に走行する信号ＴＭ０及びＴＭ１は両方共両方向に走行することも可能である。各水平方向スクライブラインは一般的に「ｉ」番目の行のダイに対してＶｓｓｔｘｉとして図４に示した別個の水平方向テスト電源を有しており、各垂直方向スクライブラインは一般的に「ｊ」番目の列のダイに対してＶｓｓｔｙｊとして図４に示した別個の垂直方向テスト電源を有している。この様に、各ダイは、正電源Ｖｃｃによって且つテスト電源Ｖｓｓｔｘ及びＶｓｓｔｙの独特の組合わせによって電圧が供給される。
【００３３】
テスト期間中に、Ｖｓｓｔｘ及びＶｓｓｔｙ線内を流れる電流をモニタすることに基づいて複数個の行及び列上で高電流が検知されると、テストイネーブル線の各交差点ｉ，ｊに対して、二つのテストイネーブル信号のうちの一方Ｘｉ又はＹｊを低状態とさせることによって不良なダイを識別することが可能である。例えば、Ｘｉ信号が低状態とされると、このことは、トランジスタＳＷ１をオフ状態とさせ且つトランジスタＳＷ２を介して機能回路にＶｓｓｔｙ供給線によって電圧が供給される。Ｖｓｓｔｙ線内を流れる電流が著しく増加すると、ｉ−ｊダイが欠陥性であり、Ｖｓｓｔｙ線内を流れる電流が変化しない場合には、ｉ−ｊダイは良好であり且つ異なるｉ，ｊ交差点における別のダイが高電流を引出していることになる。
【００３４】
特定のｉ，ｊ位置において欠陥性のダイが識別された場合には、そのダイをテスト中のその他のダイから永久的に分離させることが重要である。ダイを永久的にディスエーブルさせる第一の解決方法は、レーザによってヒューズ１４１を溶断することである。この様にして、集積回路内部の機能回路１４５の電源経路が中断され且つ全ての高電流経路が回避される。
【００３５】
第二の解決方法は、ダイを強制的にディスエーブル状態とさせ且つその状態に維持するＸｉ及びＹｊ信号によって駆動される図６に示したバッファ回路を使用することである。この回路は、テストモード信号ＴＭ０及びＴＭ１に対してバッファとして動作し、該ダイ上又は好適にはダイ間に存在するスクライブライン内に配置され、且つ信号ＴＭ０及びＴＭ１を担持する導電線と機能回路のテストモード入力端との間に電気的に接続されている。該バッファは、テストイネーブル信号Ｘｉ及びＹｊによって及びバッファ回路内に存在するラッチ回路を究極的にリセットするために使用されるリセット信号によって制御される。テストモード信号ＴＭ０及びＴＭ１がＯＲゲート２５８及び２５９の第一入力端２５６及び２５７へ印加され、該ゲートの出力端２６０及び２６１は該バッファの出力端を構成しており且つ図４においてＴＭ０′及びＴＭ１′として記号が付されている。これら二つの信号は図４の機能回路１４５のテストモード入力端へ印加される。ＯＲゲート２５８及び２５９の第二入力端は共通接続されると共にラッチ回路の出力端へ接続している。該ラッチは従来のフリップフロップ形態で接続された２個のＮＡＮＤゲート２５３及び２５４によって実現される従来のセット・リセットフリップフロップ回路である。該フリップフロップのセット入力端はＯＲゲート２５２の出力端へ接続しており、該ゲートの入力端２５０及び２５１は二つの信号Ｘｉ及びＹｊへ結合される。該フリップフロップのリセット入力端は反転リセット（即ち、オーバーラインを付けたリセット）信号を受取り、その信号は該フリップフロップの出力端を所定の状態へリセットさせるのに有用なものである。
【００３６】
この反転リセット信号は、スクライブラインにおいて担持される別の入力とするか、又は簡単な回路によってＸｉ及びＹｊ信号の適切なシーケンス動作によって容易に発生させることが可能である。例えば、信号Ｘｉを最初に高状態とさせ次いで所定の遅延の後に信号Ｙｊを高状態とさせることによってリセットパルスを発生させることが可能である。通常動作の場合には、信号Ｙｊを最初に高状態とさせてリセットパルスをディスエーブルさせることが可能である。
【００３７】
図７はこの様な反転リセット信号を発生するための回路２７０を示している。第一テストイネーブル信号ＸｉがＮＡＮＤゲート２７４の第一入力端へ印加され、且つ一連の反転ゲート２７１及び遅延ブロック２７３によって、同一のＮＡＮＤゲート２７４の第二入力端へ印加される。ＮＡＮＤゲート２７４の出力端はＯＲゲート２７５の第一入力端へ接続している。ＯＲゲート２７５の第二入力端は第二テストイネーブル信号Ｙｊを受取り、一方ＯＲゲート２７５の出力端２７６は回路２７０の出力端２７６である。この出力端上において反転リセット信号が発生される。
【００３８】
図８に示したように、必要な場合には、一般的テストモード入力信号ＴＭｘ（即ちＴＭ０か又はＴＭ１の何れか）を受取る一般的テストモード入力パッド２３０はヒューズ２３３を溶断して接続線２３１から切断させることが可能である。図９に示したように、パッド２４１は、フィードバックトランジスタ２４４を具備するインバータゲート２４０を有する簡単な回路によって、且つ、より高い安全度に対しては、更に、ほとんどのメモリ回路において通常存在するパワーオンリセット信号（ＰＯＲ、パワーアップ時に発生される高状態のパルス）によって駆動されるプルダウントランジスタ２４３によって強制的に不活性状態とさせることが可能である。このことは、導電線の何れかと基板との間の短絡回路が本集積回路の通常動作を危険な状態とさせることがないことを確保している。二つのテストモード入力パッドＴＭ０及びＴＭ１は、これら二つの入力線上の論理レベルが本装置の通常動作をイネーブルさせるために固定されていることを確保するために、パッケージの外部ピンと本ダイの全てのパッドのボンディング期間中に、接地へボンディングさせるか又は電源電圧Ｖｃｃへボンディングさせることも可能である。
【００３９】
更に、ウエハ全体のテスト終了時に、各ダイの端部へ延在しているテスト電源入力端の各々が機能回路から分離されることを確保するために、全てのダイ上のスイッチングトランジスタと直列して配置されている全てのヒューズを溶断させることも可能である。
【００４０】
図１０は本発明に基づく集積回路ダイ上において集積化したメモリ回路１１０の一例を示している。集積化メモリ回路１１０は電源入力端Ｖｃｃ及びＶｓｓによって電力が供給されメモリアレイ１１１内にそのメモリセルを有するスタチックランダムアクセスメモリ（ＳＲＡＭ）である。メモリアレイ１１１内のメモリセルはこの図には示していないが行及び列の形態に配列されている。注意すべきことであるが、メモリ１１０における行及び列の指定は複数個のメモリセルがワード線によって選択されるアレイ方向のことを示すために用語「行」を使用している。用語「列」は、本明細書においては、選択された行内のメモリセルのうちの一つ又はそれ以上のものを読取り又は書込みアクセスのために選択されるアレイ方向のことを示すために使用されている。この様な「行」及び「列」の用語の使用方法は当該技術分野において一般的に理解されているものと一貫性がある。メモリセルは行及び列デコーダ１２３によって選択される。これらのデコーダは、アドレスバッファ１１４から出ている内部アドレスバス１１２によって制御される。アドレスバッファ１１４は、その入力端において、アドレス信号Ａ０−Ａｎが存在する外部アドレスバス１１５を受取る。データバッファ１２０は、二方向データバス１１３及び１１６を介して、読取りサイクル及び書込みサイクル期間中に、メモリアレイへ及びそこからのデータ転送を行うために使用される。二つの論理信号、即ちチップイネーブル（ＣＥ＿）及び書込みイネーブル（Ｗ＿）は、それぞれ、バッファ１２１及び１２２を介して通過する。尚、本明細書において、英文字記号の後にアンダーラインを付したものはその英文字記号の信号の反転した信号であることを示している。図１０においては全体的に参照番号１２４で示したこれら全てのバッファ１１４，１２０，１２１，１２２は二つの外部信号ＴＭ０及びＴＭ１によって制御される。これら二つの信号から、集積回路のテスト期間中に、特別テスト動作モードへエンタし且つバッファ１１４の出力端を強制的に所定の論理値とさせることが可能である。入力端子ＴＭ０及びＴＭ１へ異なる論理信号を印加することによって、例えば、全ての行及び列デコーダを選択し、且つ全アレイのメモリセル内へ同時的に所定のデータを書込むことが可能である。更に、同一の入力端を介して、全ての行及び列デコーダを脱選択状態とさせることが可能である。
【００４１】
図１１は本発明に基づくアドレスバッファ１１４に対する回路１０を示した概略図である。第一インバータ３６はＮチャンネルトランジスタ１６とＰチャンネルトランジスタ１５とから構成されており、それらのゲートはアドレスパッド１３へ接続している。第二インバータ２０、第三インバータ２８、第四インバータ２９は第一インバータ３６の出力端とＡTRUEの記号を付した第一出力信号線３１との間において直列接続されている。トランジスタ１５のソース端子はプルアップＰチャンネルトランジスタ１４へ接続しており、該トランジスタはＥＸＯＲゲート１１の出力端から供給されるＯＥの記号を付けた信号によって駆動される。トランジスタ１６のソース端子はプルダウンＮチャンネルトランジスタ１７へ接続しており、該トランジスタはＮＡＮＤゲート１７の出力端から供給されるＯＤ＿の記号を付した信号によって駆動される。ＮＡＮＤゲート１２の二つの入力端と接続されたＥＸＯＲゲート１１の二つの入力端は、二つのインバータ３４及び３５によって反転される二つのテストモード入力信号ＴＭ０及びＴＭ１を受取る。第一インバータ３６の出力端及び第二インバータ２０の入力端に共通接続したノード３７は信号ＯＤ＿によって駆動されるプルアップＰチャンネルトランジスタ１８へ接続されると共に信号ＯＥによって駆動されるプルダウンＮチャンネルトランジスタ１９へ接続している。
【００４２】
パスゲート３３は第二インバータ２０の出力端へ接続している。第五インバータ２７はパスゲート３３の出力端とＡCOMPの符号を付けた第二出力信号線３０との間に接続されている。好適実施例においては、ＡTRUE及びＡCOMPはアドレスデコーダ（不図示）への入力である。
【００４３】
当該技術分野において公知の如く、パスゲート３３はソースとドレインとを共通接続したＮチャンネルトランジスタ２５とＰチャンネルトランジスタ２６とから構成されている。パスゲート３３を制御するために使用される信号は、ＮＯＲゲート２３の出力端から供給される。信号ＯＤ＿はＮＯＲゲート２３の第一入力端へ印加され、一方信号ＯＥは、第六反転ゲート２２によって、ＮＯＲゲート２３の第二入力端へ印加される。ＮＯＲゲート２３の出力端子はＮチャンネルトランジスタ２５のゲートへ直接接続されると共に、第七反転ゲート２１によってＰチャンネルトランジスタ２６のゲートへ接続している。
【００４４】
パスゲート３３の出力端及び第五インバータ２７の入力端に共通接続しているノード３８は信号ＯＤ＿によって駆動されるプルアップＰチャンネルトランジスタ３２へ接続されると共に、信号ＯＥによって駆動されるプルダウンＮチャンネルトランジスタ２４へ接続している。
【００４５】
アドレスバッファ１０の通常動作の一例として、信号ＴＭ０及びＴＭ１の両方が高状態である場合には、ＥＸＯＲゲート１１の出力端（ＯＥの符号を付けた信号線）は低状態であり、一方ＮＡＮＤゲート１２の出力端（ＯＤ＿の符号を付けた信号線）は高状態である。この条件は、プルアップトランジスタ１４とプルダウントランジスタ１７の両方をオン状態とさせ、従ってアドレスパッド１３上に存在する信号は第一インバータ３６によって反転され且つノード３７に到達する。ノード３７へ接続されているプルアップトランジスタ及びプルダウントランジスタ１８及び１９は両方共オフであり、従ってノード３７上に存在する信号は第二インバータ２０によって反転され且つパスゲート３３へ到達する。この条件においてはゲート２２及び２３によって駆動されるパスゲート３３はオンであり、従ってその入力端上に存在する信号はその出力端３８へ通過することが可能である。ノード３８へ接続されているプルアップトランジスタ及びプルダウントランジスタ３２及び２４は両方共オフであり、従ってこのノード上に存在する信号は第五インバータ２７によって反転され且つＡCOMPの符号を付けた第二出力信号線３０へ到達する。第二インバータ２０の出力端上に存在する信号は、第三及び第四インバータ２８及び２９によってＡTRUEの符号を付けた第一出力信号線３１へ到達する。インバータ２８及び２９は、信号ＡTRUEに対する駆動能力を増加するために使用されている。この通常動作条件においては、ＡTRUEの符号を付けた第一出力信号線３１上にはアドレスパッド１３上に存在する入力信号に対応する信号が存在しており、一方ＡCOMPの符号を付けた第二出力信号線３０上にはアドレスパッド１３上に存在する入力信号と相補的な信号が存在している。
【００４６】
アドレスバッファ１０のテストモード動作の最初の例の場合には、信号ＴＭ０が低状態であり且つ信号ＴＭ１が高状態であると、ＥＸＯＲゲート１１の出力端（ＯＥの符号を付けた信号線）が高状態であり、且つＮＡＮＤゲート１２の出力端（ＯＤ＿の符号を付けた信号線）が高状態である。この条件はプルアップトランジスタ１４をオフとさせ且つプルダウントランジスタ１７をオンとさせる。この条件においては、インバータ３６はインバータとしては動作せず且つその出力端は、信号ＯＥによってターンオンされるプルダウントランジスタ１９によって強制的に低状態とされる。ノード３７へ接続されており且つ信号ＯＤ＿によって駆動されるプルアップトランジスタ１８はオフである。ノード３７上に存在する論理低信号は、直列した３個のインバータ２０，２８，２９によって、ＡTRUEの符号を付けた第一出力信号線３１上において論理高信号となる。この条件においては、ゲート２２及び２３によって駆動されるパスゲート３３はオフであり、且つノード３８は、信号ＯＥによってターンオンされるプルダウントランジスタ２４によって強制的に低状態とされる。ノード３８へ接続されており且つ信号ＯＤ＿によって駆動されるプルアップトランジスタ３２はオフである。ノード３８上に存在する論理低信号は、インバータ２７によって、ＡCOMPの符号を付けた第二出力信号線３０上で論理高信号となる。従って、この条件においては、アドレスバッファの出力端ＡTRUE及びＡCOMPの両方共高状態である。このことは、ＡTRUE及びＡCOMPを入力として有するアドレスデコーダがＮＡＮＤゲートから構成されており、且つこれらのＮＡＮＤゲートがメモリアレイ内の行及び列を選択するために使用される場合には、ＮＡＮＤゲートの全てがそれらの出力端上において低電圧レベルを有していることを意味している。このことは、メモリアレイ内の行及び列の全てを第一テストモードにおいて選択状態とさせる。
【００４７】
本アドレスバッファの第二テストモードは、信号ＴＭ０が高状態であり且つ信号ＴＭ１が低状態であることによって選択される。この条件においては、ＥＸＯＲゲート１１の出力端（ＯＥの符号を付けた信号線）及びＮＡＮＤゲート１２の出力端（ＯＤ＿の符号を付けた信号線）の両方が高状態である。この条件はプルアップトランジスタ１４をオフとさせ且つプルダウントランジスタ１７をオンとさせる。インバータ３６はインバータとしては動作せず且つその出力端は信号ＯＥによってターンオンされるプルダウントランジスタ１９によって強制的に低状態とされる。ノード３７へ接続されており且つ信号ＯＤ＿によって駆動されるプルアップトランジスタ１８はオフである。ノード３７上に存在する論理低信号は、直列接続されている３個のインバータ２０，２８，２９によって、ＡTRUEの符号を付けた第一出力信号線３１上の論理高信号となる。ゲート２２及び２３によって駆動されるパスゲート３３はオフであり且つノード３８は信号ＯＥによってターンオンされるプルダウントランジスタ２４によって強制的に低状態とされる。ノード３８へ接続されており且つ信号ＯＤ＿によって駆動されるプルアップトランジスタ３２はオフである。ノード３８上に存在する論理低信号は、インバータ２７によって、ＡCOMPの符号を付けた第二出力信号線３０上の論理高信号となる。従って、この第二テストモード条件においても、本アドレスバッファの出力端ＡTRUE及びＡCOMPの両方共高状態である。このことは、ＡTRUE及びＡCOMPを入力として有するアドレスデコーダがＮＡＮＤゲートから構成されており且つこれらのＮＡＮＤゲートがメモリアレイ内の行及び列を選択するために使用されている場合には、ＮＡＮＤゲートの全てがそれらの出力端上において低電圧レベルを有することを意味している。このことは、メモリアレイ内の行及び列の全てをこの第二テストモードにおいて選択状態とさせる。
【００４８】
本アドレスバッファの第三テストモード動作は信号ＴＭ０及びＴＭ１の両方が低状態であることによって選択される。この条件においては、ＥＸＯＲゲート１１の出力端（ＯＥの符号を付けた信号線）が低状態であり且つＮＡＮＤゲート１２の出力端（ＯＤ＿の符号を付けた信号線）が低状態である。この条件は、プルダウントランジスタ１７をオフ状態とさせる。インバータ３６はインバータとして動作せず且つその出力端は信号ＯＤ＿によってターンオンされるプルアップトランジスタ１８によって強制的に高状態とされる。ノード３７へ接続されており且つ信号ＯＥによって駆動されるプルダウントランジスタ１９はオフである。ノード３７上に存在する論理高信号は、直列接続されている３個のインバータ２０，２８，２９によって、ＡTRUEの符号を付けた第一出力信号線３１上の論理低信号となる。ゲート２２及び２３によって駆動されるパスゲート３３はオフであり且つノード３８は信号ＯＤ＿によってターンオンされるプルアップトランジスタ３２によって強制的に高状態とされる。ノード３８へ接続されており且つ信号ＯＥ＿によって駆動されるプルダウントランジスタ２４はオフである。ノード３８上に存在する論理高信号は、インバータ２７によって、ＡCOMPの符号を付けた第二出力信号線３０上の論理低信号となる。従って、この第三テストモード条件においては、本アドレスバッファの出力ＡTRUE及びＡCOMPの両方共低状態である。このことは、ＡTRUE及びＡCOMPを入力として有するアドレスデコーダがＮＡＮＤゲートから構成されており且つこれらのＮＡＮＤゲートがメモリアレイ内の行及び列を選択するために使用される場合には、ＮＡＮＤゲートの全てがそれらの出力端上において高電圧レベルを有することを意味している。このことは、メモリアレイ内の行及び列の全てをこの第三テストモードにおいて脱選択状態とさせる。
【００４９】
図１２は本発明に基づくデータバッファに対する回路４０を示した概略図である。ゲートを共通接続したＮチャンネルトランジスタ４６とＰチャンネルトランジスタ４５とから構成される第一インバータ６３及び第二インバータ５０がデータパッド４３とＤＡＴＡの符号を付けた出力信号線５１との間に直列接続されている。トランジスタ４５のソース端子は第一ＡＮＤゲート４１の出力端から供給されるＯＥの符号を付けた信号によって駆動されるプルアップＰチャンネルトランジスタ４４へ接続している。トランジスタ４６のソース端子は、ＮＡＮＤゲート４２の出力端から供給されるＯＤ＿の符号を付けた信号によって駆動されるプルダウンＮチャンネルトランジスタ４７へ接続している。ＮＡＮＤゲート４２の第一入力端と共通接続されている第一ＡＮＤゲート４１の第一入力端は、第一ＯＲゲート５２からの出力信号を受取り、ゲート５２の入力端はインバータ６５及び６６によって反転される二つの「テストモード」入力信号ＴＭ０及びＴＭ１が存在する入力線６２及び５４へ接続している。第一ＡＮＤゲート４１の第二入力端は、第三反転ゲート５３によって、入力信号ＴＭ０が存在する入力線６２へ接続している。ＮＡＮＤゲート４２の第二入力端は第二ＯＲゲート５６の出力端へ接続しており、ゲート５６の第一入力端は、第四インバータゲート５７によって、入力信号ＴＭ１が存在する入力線５４へ接続している。第二ＯＲゲート５６の第二入力端は第二ＡＮＤゲート６０の出力端へ接続しており、ゲート６０の入力端は二つの入力信号ＴＭ０及びＴＭ１が存在する入力線６２及び５４へ接続している。
【００５０】
第一インバータ６３の出力端及び第二インバータ５０の入力端と共通接続しているノード６４は、信号ＯＤ＿によって駆動されるプルアップＰチャンネルトランジスタ４８へ接続されると共に、信号ＯＥによって駆動されるプルダウンＮチャンネルトランジスタ４９へ接続している。
【００５１】
データバッファ４０の通常動作の一例として、信号ＴＭ０及びＴＭ１の両方が高状態である場合には、論理ゲート５２，５３，４１がＯＥの符号を付けた信号線上に低論理信号を発生し、且つ論理ゲート５６，５７，６０，４２はＯＤ＿の符号を付けた信号線上に高論理信号を発生する。この条件は、プルアップトランジスタ４４とプルダウントランジスタ４７の両方をオンとさせ、従ってデータパッド４３上に存在する信号は第一インバータ６３によって反転され且つノード６４に到達する。ノード６４へ接続されているプルアップ及びプルダウントランジスタ４８及び４９は両方共オフであり、従ってノード６４上に存在する信号は第二インバータ５０によって反転され且つＤＡＴＡの符号を付けた出力信号線５１へ到達する。この通常動作条件においては、データパッド４３上に存在する入力信号に対応する信号がＤＡＴＡの符号を付けた出力信号線５１上に存在する。
【００５２】
データバッファ４０のテストモード動作の最初の例としては、信号ＴＭ０が低状態であり且つ信号ＴＭ１が高状態であると、論理ゲート５２，５３，４１がＯＥの符号を付けた信号線上に高論理信号を発生し、且つ論理ゲート５６，５７，６０，４２がＯＤ＿の符号を付けた信号線上に高論理信号を発生する。この条件は、プルアップトランジスタ４４をオフとさせ且つプルダウントランジスタ４７をオンとさせる。この条件においては、インバータ６３はインバータとしては動作せず且つノード６４上のその出力端は信号ＯＥによってターンオンされるプルダウントランジスタ４９によって強制的に低状態とされる。ノード６４へ接続されており且つ信号ＯＤ＿によって駆動されるプルアップトランジスタ４８はオフである。ノード６４上に存在する論理低信号は、第二インバータ５０によって、ＤＡＴＡの符号を付けた出力信号線５１上において論理高信号となる。この第一テストモード条件においては、ＤＡＴＡの符号を付けた出力信号線５１上に高論理信号が存在する。上述したように、この第一テストモードにおいては全ての行及び列が選択されるので、この第一テストモードにおけるアドレスデコーダによって現在選択されている全てのメモリセル内に「１」データ状態が書込まれる。上述した如く、データバッファ４０の第二テストモード動作は、信号ＴＭ０が高状態であり且つ信号ＴＭ１が低状態であることによって選択される。この条件においては、論理ゲート５２，５３，４１がＯＥの符号を付けた信号線上に低論理信号を発生し、且つ論理ゲート５６，５７，６０，４２がＯＤ＿の符号を付けた信号線上に低論理信号を発生する。この条件は、プルアップトランジスタ４４をオンとさせ且つプルダウントランジスタ４７をオフとさせる。この条件においては、インバータ６３はインバータとしては動作せず、且つその出力端は、ノード６４上において、信号ＯＤ＿によってターンオンされるプルアップトランジスタ４８によって強制的に高状態とされる。ノード６４へ接続されており且つ信号ＯＥによって駆動されるプルダウントランジスタ４９はオフである。ノード６４上に存在する論理高信号は、第二インバータ５０によって、ＤＡＴＡの符号を付けた出力信号線５１上における論理低信号となる。この第二テストモード条件においては、ＤＡＴＡの符号を付けた出力信号線５１上に低論理信号が存在する。この第二テストモードにおいては全ての行及び列が選択されるので、アドレスデコーダによって現在選択されている全てのメモリセル内に「０」が書込まれる。データバッファ４０の第三テストモード動作は、信号ＴＭ０及びＴＭ１の両方が低状態であることによって選択される。この条件においては、論理ゲート５２，５３，４１がＯＥの符号を付けた信号線上に低論理信号を発生し、且つ論理ゲート５６，５７，６０，４２がＯＤ＿の符号を付けた信号線上に低論理信号を発生する。本データバッファは、第二テストモード動作と等価な条件にあり、且つＤＡＴＡの符号を付けた出力信号線５１は強制的に低レベルとされる。従って、この第三テスト動作モードにおいては、行及び列の全てがアドレスデコーダによって脱選択状態とされ、データが何れかのメモリセルへ書込まれることを排除し且つ該バッファは所定の状態に維持される。
【００５３】
図１３は本発明に基づく信号バッファに対する回路７０を示した概略図である。この信号バッファは、本発明によれば、それぞれ、書込みサイクルをイネーブルさせ且つチップ動作をイネーブルさせるために使用される信号Ｗ＿及びＣＥ＿をバッファするために使用される。なぜならば、これら二つの信号は、両方共、低アクティブであり且つ同一の種類のバッファを必要とするからである。従って、図１３においては入力パッド及び出力信号線が「Ｗ＿」の符号を付けてあるが、同一の回路をチップイネーブル信号「ＣＥ＿」に対して使用することが可能である。
【００５４】
信号バッファ回路７０はゲートを共通接続したＮチャンネルトランジスタ７６とＰチャンネルトランジスタ７５とから構成されている第一インバータ８５を有すると共に、第二インバータ８０を有しており、それらは入力パッド７３とＷ＿の符号を付けた出力信号線８３との間に直列接続されている。トランジスタ７５のソース端子は、ＡＮＤゲート７１の出力端から供給されるＯＥの符号を付けた信号によって駆動されるプルアップＰチャンネルトランジスタ７４へ接続している。トランジスタ７６のソース端子は、ＥＸＯＲゲート７２の出力端へ接続されている入力端を有する第三反転ゲート８６の出力端から供給されるＯＤ＿の符号を付けた信号によって駆動されるプルダウンＮチャンネルトランジスタ７７へ接続している。ＥＸＯＲゲート７２の二つの入力端と共通接続されているＡＮＤゲート７１の二つの入力端は、インバータ８１及び８２によって反転される二つのテストモード入力信号ＴＭ０及びＴＭ１を受取る。第一インバータ８５の出力端と第二インバータ８０の入力端とに共通接続したノード８４は信号ＯＤ＿によって駆動されるプルアップＰチャンネルトランジスタ７８へ接続されると共に、信号ＯＥによって駆動されるプルダウンＮチャンネルトランジスタ７９へ接続している。
【００５５】
図１３の信号バッファ７０の通常動作の一例として、信号ＴＭ０及びＴＭ１の両方が高状態である場合には、ＡＮＤゲート７１はＯＥの符号を付した信号線上に低論理信号を発生し、且つＥＸＯＲゲート７２はその出力端上に低論理信号を発生し、それは第三インバータ８６によって反転されてＯＤ＿の符号を付した信号線上に高論理信号を発生する。この条件は、プルアップトランジスタ７４及びプルダウントランジスタ７７の両方をオンとさせ、従って信号パッド７３上に存在する信号は第一インバータ８５によって反転され且つノード８４へ到達する。ノード８４へ接続されているプルアップ及びプルダウントランジスタ７８及び７９は両方共オフであり、従ってノード８４上に存在する信号は第二インバータ８０によって反転され且つＷ＿の符号を付した出力信号線８３へ到達する。従って、この通常動作条件においては、信号パッド７３上に存在する入力信号に対応する信号がＷ＿の符号を付した出力信号線８３上に存在する。
【００５６】
信号バッファ７０のテストモード動作の第一の例としては、信号ＴＭ０が低状態であり且つ信号ＴＭ１が高状態である場合には、ＡＮＤゲート７１がＯＥの符号を付した信号線上に低論理信号を発生し、且つＥＸＯＲゲート７２がその出力端上に高論理信号を発生し、それは第三インバータ８６によって反転されてＯＤ＿の符号を付した信号線上において低論理信号となる。この条件は、プルアップトランジスタ７４をオンさせ且つプルダウントランジスタ７７をオフさせる。この条件においては、インバータ８５はインバータとしては動作せず且つノード８４上のその出力端は、信号ＯＤ＿によってターンオンされるプルアップトランジスタ７８によって強制的に高状態とされる。ノード８４へ接続されており且つ信号ＯＥによって駆動されるプルダウントランジスタ７９はオフである。ノード８４上に存在する論理高信号は、第二インバータ８０によってＷ＿の符号を付した出力信号線８３上において論理低信号となる。この第一テストモード条件においては、低論理信号がＷ＿の符号を付した出力信号線８３上に存在している。このモードにおいては全ての行及び列が選択され、且つデータバッファ４０は論理「１」状態を駆動しているので、「１」データ状態がこの第一テストモードにおけるアドレスデコーダによって選択されている全てのメモリセル内へ書込まれる。データバッファ４０の第二テストモード動作は、信号ＴＭ０が高状態であり且つ信号ＴＭ１が低状態であることによって選択される。この条件においては、ＡＮＤゲート７１はＯＥの符号を付した信号線上に低論理信号を発生し、且つＥＸＯＲゲート７２はＯＤ＿の符号を付した信号線上に低論理信号を発生する。この信号バッファは、第一テストモード動作と等価な条件にあり、且つＷ＿の符号を付した出力信号線８３は強制的に低レベルとされる。このことは、メモリが「書込みサイクル」を開始するためにイネーブル即ち動作可能状態とされていることを意味する。このテストモードにおいては、全ての行及び列が選択され、且つデータバッファ４０は「０」レベルを駆動して、全てのセル内へ同時的に「０」を書込む。
【００５７】
信号バッファ４０の第三テストモード動作は、信号ＴＭ０及びＴＭ１の両方が低状態であることによって選択される。この条件においては、ＡＮＤゲート７１はＯＥの符号を付した信号線上に高論理信号を発生し、且つＥＸＯＲゲート７２はＯＤ＿の符号を付した信号線上に高論理信号を発生する。この条件は、プルアップトランジスタ７４をオフさせ且つプルダウントランジスタ７７をオンさせる。この条件においては、インバータ８５はインバータとして動作せず、且つノード８４上のその出力端は、信号ＯＥによってターンオンされるプルダウントランジスタ７９によって強制的に低状態とされる。ノード８４へ接続されており且つ信号ＯＤ＿によって駆動されるプルアップトランジスタ７８はオフである。ノード８４上に存在する論理低信号は、第二インバータ８０によって、Ｗ＿の符号を付した出力信号線８３上において論理高信号となる。この第三テストモード条件においては、Ｗ＿の符号を付した出力信号線８３上に高論理信号が存在し、それはメモリアレイの全てにおける書込みをディスエーブル即ち動作不能状態とさせる。
【００５８】
各々が上述した回路を組込んだメモリ回路を集積化している単一シリコンウエハ上の複数個のダイのストレステスト方法について説明する。ウエハの各ダイは最初に高電流又は短絡回路なしで正確に動作することを検証するためのテストモードにおいて簡単に個別的に（又は一度に数個ずつ）テストを行う。一つのダイ上において高電流経路が見付け出されると、スイッチングトランジスタと直列に設けられているヒューズを溶断させ且つそのダイ上に集積化されている回路はウエハ上のその他のダイから切断される。
【００５９】
図１４はストレステスト方法のフローチャートを示している。このテストは二つの信号ＴＭ０及びＴＭ１を制御することによって同一の態様で同時的にウエハ上の全てのその他のダイは並列的に制御されるので、単一のダイ上に集積化された単一のメモリ装置を参照して説明する。本発明の好適実施例によれば、一つのテストストレスサイクルは、三つのテストフェーズから構成されており、各テストフェーズはテストモード制御信号ＴＭ０及びＴＭ１の組合わせによって定義され且つ上述し且つ以下の表に示した一つのテスト動作モードに対応している。
【００６０】
ＴＭ０ ＴＭ１ ステータス
０        １        第一テストモード（メモリ内に全て１の書込み）
１        ０        第二テストモード（メモリ内に全て０の書込み）
０        ０        第三テストモード（全メモリアレイを脱選択）
本テストの三つの全てのフェーズ期間中に、詳細に上述した水平方向及び垂直方向のスクライブラインにおいて走行しており且つテスト中の全ての集積回路へ電圧を供給する電源ラインの特定のアーキテクチャが各ダイによって消費される電流を継続的にモニタすることを可能としている。実際に、各ダイは垂直方向及び水平方向の電源線の独特の組合わせによって電圧の供給が行われている。テストの一つのフェーズ期間中に、一つ又はそれ以上のダイにおいて高電流が検知された場合には、上述したテストイネーブル回路によって欠陥性のダイをウエハ上のその他のダイから切断させることが可能である。このテストイネーブル回路は二つのテストイネーブル信号、即ちそのダイに隣接するスクライブラインにおいて水平方向に走行する一つと垂直方向に走行する一つによって制御され、それによって、アレイ内の個々のダイに関してテストモードをイネーブル又はディスエーブルさせることが可能である。テストモードがディスエーブルされると、欠陥性のダイは欠陥性のダイとしてマークが付けられ且つ廃棄される。
【００６１】
テストの第一フェーズは、集積化メモリ回路を該装置の通常動作電圧より一層高いストレス電圧、例えば７Ｖへパワーアップすることによって開始する。このパワーアップは、第一テストモード制御信号ＴＭ０が低状態に維持され且つ第二テストモード制御信号ＴＭ１が高状態に維持されている間に行われる。上述したように、このテストモード制御信号の組合わせは、アドレスバッファの全ての出力端を強制的に高状態とさせて複数個のメモリセルからなるアレイ内の全ての行及び列を選択し、データバッファの全ての出力端を強制的に高状態とさせ、且つ信号「書込みイネーブル」及び「チップイネーブル」用の二つの信号バッファの出力端を強制的に低状態とさせる。この状態は、アレイ内の全てのメモリセルを論理「１」で並列書込みを行わせる。この動作は、従来の装置におけるように、全てのアドレス、データ及び制御パッドの別個の制御を必要とするものではなく、二つの信号、即ちＴＭ０及びＴＭ１の制御を必要とするに過ぎない。このことは、テスト時間を著しく減少させ且つテストプローブ及びテスト装置の複雑性を効果的に減少させていることを意味している。この第一ステップ期間中に、図１４において処理１０１として示したように、ビット線負荷がディスエーブルされる。
【００６２】
プロセス１０２として示した次のステップは、集積化メモリ回路を高温度、例えば２００−２５０℃へ加熱し且つある時間の間、例えば数秒から数分の間ポーズ即ち休止状態とさせる。処理１０２期間中のメモリアレイ上に維持されるストレス条件は、イオン汚染又は電荷トラップ箇所に対するテストを行うことを可能とする。このことは、高温度においてのイオンの移動度が一層大きく且つ電界に基づくドリフト（又は吸引）する傾向によって可能とされる。
【００６３】
次いで、処理１０３において、テストモードから抜け出し、装置を冷却させ、且つ、処理１０４において、個別的に又はバイト毎又はワード毎に各メモリセルの書込み及び読取りを行うことによって動作させて、メモリアレイ内の欠陥を識別する。この特定の処理１０４はウエハ上の全てのダイについて同時的に行うことは不可能であり、且つ各単一のダイに関して異なるテストステーション上で個別的に行われる。処理１０５の検証ステップが不合格であると、その装置は廃棄され（又はウエハ上の欠陥として表示が付され）且つストレステストが終了する。そうでない場合には、検証ステップが合格であると、その装置は処理１０６においてパワーダウンされ、ストレステストの第一フェーズを終了する。
【００６４】
ストレステストの第二フェーズは、第一テストモード制御信号ＴＭ０が高状態に維持され且つ第二テストモード制御信号ＴＭ１が低状態に維持される間に集積化メモリ回路を再度同一のストレス電圧へパワーアップさせることにより開始する。上述したように、このテストモード制御信号の組合わせは、アドレスバッファの全ての出力端を強制的に高状態とさせて複数個のメモリセルからなるアレイ内の全ての行及び列を選択し、データバッファの全ての出力端を強制的に低状態とさせ、且つ信号「書込みイネーブル」及び「チップイネーブル」用の二つの信号バッファの出力端を強制的に低状態とさせる。この状態は、アレイ内の全てのメモリセルの論理「０」での並列書込みを行わせる。この動作は、第一ストレステストフェーズにおけるように、全てのアドレス、データ及び制御パッドの制御を必要とするものではなく、二つのテストモード信号ＴＭ０及びＴＭ１の制御を必要とするに過ぎない。この第一ステップ期間中、処理２０１として図１４に示したように、ビット線負荷がディスエーブルされる。
【００６５】
処理２０２として示した次のステップは、集積化メモリ回路を高温度、例えば２００−２５０℃の温度へ加熱させ且つある時間の間、例えば数秒から数分間の間ポーズ即ち休止状態となる。処理２０２期間中にメモリアレイ上に維持されるこのストレス条件は、イオン汚染又は電荷トラップ箇所に対するテストを行うことを可能とする。このことは、高温度におけるイオンの移動度が一層大きく且つ電界に基づくドリフト（又は吸引）する傾向によって可能とされる。
【００６６】
次いで、処理２０３において、本装置を冷却させ且つ処理２０４においてテストモードから抜け出し、各メモリセルを個別的に又はバイト毎又はワード毎に書込み及び読取りを行うことによって動作させて、該アレイ内のメモリセルの何れかが欠陥性であるか否かを判別する。この検証処理２０４はウエハ上の全てのダイに関して同時的に行うことは不可能であり且つ各単一のダイに関して異なるテストステーション上で個別的に行われる。処理２０５の検証ステップが不合格である場合には、その装置は欠陥性の装置として識別され且つストレステストが終了する。そうでなく、検証ステップが合格である場合には、その装置はステップ２０６においてパワーダウンされ、ストレステストの第二フェーズを終了する。ストレステストの第三及び最後のフェーズは、第一及び第二テストモード制御信号ＴＭ０及びＴＭ１を低状態に維持した状態で、集積化メモリ回路を再度同一のストレス電圧へパワーアップさせることによって開始する。上述した如く、このテストモード制御信号の組合わせは、アドレスバッファの全ての出力端を強制的に低状態とさせて複数個のメモリセルからなるアレイ内の全ての行及び列を脱選択状態とさせ、データバッファの全ての出力端を強制的に低状態とし、且つ信号「書込みイネーブル」及び「チップイネーブル」に対する二つの信号バッファの出力端を強制的に高状態とさせる。この状態において、全ての行及び列が脱選択状態とされ、書込みがディスエーブルされ、且つ「高」チップイネーブル信号は集積化メモリ回路内のほとんどの回路をディスエーブルさせる。この動作は、その他のストレステストフェーズにおけるように、全てのアドレス、データ及び制御パッドの制御を必要とするものではなく、二つのテストモード信号ＴＭ０及びＴＭ１のみの制御を必要とするに過ぎない。この第一ステップは図１４において処理３０１として示してある。
【００６７】
処理３０２として示した次のステップは、集積化メモリ回路を高温度、即ち２００乃至２５０℃へ加熱させ、且つある時間の間、例えば数秒乃至数分間の間ポーズ即ち休止状態となることである。処理３０２期間中にメモリアレイ上に維持されるストレス条件は、イオン汚染又は電荷トラップ箇所に対するテストを行うことを可能とする。このことは、高温度においてのイオンの移動度がより大きく且つ電界に基づくドリフト（吸引）の傾向があることによって可能とされる。
【００６８】
次いで、処理３０３において、本装置を冷却させ、且つ処理３０４において、テストモードから抜け出し、各メモリセルを個別的に又はバイト毎又はワード毎に書込みと読取りを行うことによって動作させて、メモリの何れかの部分が動作不能であるか否かを判別する。この検証処理３０４はウエハ上の全てのダイに関して同時的に行うことは不可能であり、且つ各単一のダイに関して異なるテストステーション上で個別的に行われる。この処理３０５の検証ステップが不合格であると、その装置は欠陥性のものとして識別され且つストレステストは終了する。そうでなく、検証ステップが合格であると、その装置は処理３０６においてパワーダウンされ、ストレステストを終了する。
【００６９】
酸化物ストレス印加を向上させるために、装置の冷却ステップ（処理１０３，２０３，３０３）の後で、且つテストモードから抜け出し且つメモリセルを個別的に動作させる（処理１０４，２０４，３０４）の前に、付加的な酸化物ストレスステップを行うことが可能である。このステップは、上述した三つのフェーズの全てにおいて、又はそれらのうちの一つ又は二つにおいてのみ実施することが可能であり、該装置を中間の温度、例えば８０℃へ冷却させ、供給電圧をより高いストレス電圧、例えば９Ｖへ上昇させ、且つこれらの条件を制限した時間、例えば１秒の間維持させることによって実施する。このステップは、集積回路内の全ての酸化物のストレスを改善するためのものである。
【００７０】
上述した回路と共に上述した集積回路ダイの並列ストレステスト方法は、デコーダ及び周辺回路内のみならずメモリアレイ内の潜在的な欠陥を検知する方法を提供している。高温における従来のダイナミックテストと比較して、本テストのＤＣ条件は、ラッチアップ現象を減少させ且つイオン汚染又は電荷トラップ箇所に対するテストを行うことを可能としている。このことは、高温度におけるイオンの移動度が一層大きく且つ一定の電界に基づくドリフト（吸引）する傾向によって可能とされる。
【００７１】
更に、上述したストレステストは時間を節約している。なぜならば、それは、ウエハレベルにおいて、そうでない場合にはパッケージした装置に関して個別的にバーンインによって行われる完全なストレステストを行うからである。従来の個別的なバーンインテストの場合には数時間（例えば、１メガバイトＳＲＡＭの場合に９６時間）必要であったものと比較して、本ストレステストの全ては数分未満又は数秒未満で実施することが可能である。最後に、テスト装置も簡単化されている。なぜならば、全ての集積回路ダイは、４個のパッドのみ、即ち電源用に２個と異なるテスト動作モードを制御するために２個の、４個のパッドのみによって制御されるからである。
【００７２】
本方法についてメモリアレイ内に全ての０を書込み、メモリアレイ内に全ての１を書込み、次いで全メモリアレイを脱選択状態とさせる順番で三つのフェーズを適用する場合について説明したが、これら三つのテストフェーズのその他の組合わせ又はサブセットを使用することが可能である。例えば、テストフェーズのシーケンスは、例えば、最初に全メモリアレイを脱選択状態とさせ、次いでメモリアレイ内に全ての０を書込み次いで全ての１を書込むものとすることも可能である。
【００７３】
更に、ストレス時間、集積回路へ印加されるストレス電圧及び温度は関連したパラメータであり、且つそれらはある限界内において変更することが可能である。例えば、より高い電圧においてより長い時間とすることにより温度を減少させることが可能であり、又はより高い温度においてより高い電圧とすることにより時間を減少させることが可能である。
【００７４】
最後に、検証処理は三つの全てのテストフェーズの終了時に行うことも可能であり、従ってこれら三つのフェーズは同一の簡単なテストステーション上で行うことが可能である。まさに、検証処理は、通常動作モードにおいてアドレス及びデータ信号を制御する、単一のダイのメモリアレイにおける単独のセル又はバイト又はワードの読取り及び書込みを可能とする異なるテストステーション上で行わねばならない。
【００７５】
換言すると、上述した方法はユーザの必要性に応じて変更することが可能なものである。
【００７６】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明の第一実施例に基づく集積化メモリ回路を示した概略図。
【図２】  本発明に基づく複数個の集積化メモリ回路を集積化したシリコンウエハの一部を示した概略図。
【図３】  図１の集積化メモリ回路において使用されているテストイネーブル回路を示した概略回路図。
【図４】  本発明の第二実施例に基づく集積化メモリ回路を示した概略図。
【図５】  図４の集積化メモリ回路において使用されているテストイネーブル回路を示した概略回路図。
【図６】  図４の集積化メモリ回路を強制的にディスエーブル状態とさせるために使用されているラッチ回路を示した概略回路図。
【図７】  図６のラッチ回路によって使用されるリセット信号を発生するための回路を示した概略図。
【図８】  本発明に基づく第一テストモードピン回路を示した概略図。
【図９】  本発明に基づく第二テストモードピン回路を示した概略図。
【図１０】  本発明に基づく集積化メモリ装置を示した概略図。
【図１１】  本発明の好適実施例に基づくアドレスバッファを示した概略回路図。
【図１２】  本発明の好適実施例に基づくデータバッファを示した概略回路図。
【図１３】  本発明の好適実施例に基づく信号バッファを示した概略回路図。
【図１４】  本発明に基づくテスト方法の一実施例を示したフローチャート図。
【符号の説明】
１７１  集積回路ダイ
１７３，１７４  バス
１７５，１７６，１７７，１７９  入力パッド
１８０  機能回路
１８７  テストイネーブル回路
【図１】
0003901246.tif 000002
【図２】
0003901246.tif 000003
【図３】
0003901246.tif 000004
【図４】
0003901246.tif 000005
【図５】
0003901246.tif 000006
【図６】
0003901246.tif 000007
【図７】
0003901246.tif 000008
【図８】
0003901246.tif 000009
【図９】
0003901246.tif 000010
【図１０】
0003901246.tif 000011
【図１１】
0003901246.tif 000012
【図１２】
0003901246.tif 000013
【図１３】
0003901246.tif 000014
【図１４】
0003901246.tif 000015