(57)【特許請求の範囲】
【請求項１】
選択トランジスタと、この選択トランジスタに結合され、それぞれが電荷蓄積層を有する少なくとも１つのメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、
読み出し時、または書き込み時に前記選択トランジスタが非選択のとき、この非選択な選択トランジスタに結合される前記メモリセルストリング内の前記メモリセルのゲートに、接地電位とは異なる電位を供給する電位供給回路と、を具備し、
前記接地電位とは異なる電位は、最もしきい値電圧の低いメモリセルの電荷蓄積層とチャネルとの間の電界と、最もしきい値電圧の高いメモリセルの電荷蓄積層とチャネルとの間の電界とを等しい値にする電位であることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記メモリセルから読み出されたデータをラッチするラッチ回路をさらに具備し、
前記ラッチ回路にメモリセルから読み出されたデータがラッチされた後、前記データが読み出されたメモリセルに結合された前記選択トランジスタを非選択にすることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記選択トランジスタを選択するための信号、および前記選択トランジスタを選択するための信号のいずれかに対応した信号で制御されるスイッチング回路をさらに具備し、
前記選択トランジスタが非選択なときに、前記スイッチング回路をオンさせ、このオンしたスイッチング回路を通して、前記メモリセルのゲートに、前記接地電位とは異なる電位を供給することを特徴とする請求項１および請求項２いずれかに記載の不揮発性半導体メモリ。
【請求項４】
前記不揮発性半導体メモリが待機状態にあるとき、前記メモリセルのゲートに、前記接地電位とは異なる電位を供給することを特徴とする請求項１乃至請求項３いずれか一項に記載の不揮発性半導体メモリ。
【請求項５】
それぞれが電荷蓄積層を有するメモリセルがマトリクス状に配置されたメモリセルアレイと、
読み出し時、または書き込み時に前記メモリセルアレイが非選択のとき、この非選択なメモリセルアレイ中の前記メモリセルのゲートに、接地電位とは異なる電位を供給する電位供給回路と、を具備し、
前記接地電位とは異なる電位は、最もしきい値電圧の低いメモリセルの電荷蓄積層とチャネルとの間の電界と、最もしきい値電圧の高いメモリセルの電荷蓄積層とチャネルとの間の電界とを等しい値にする電位であることを特徴とする不揮発性半導体メモリ。
【請求項６】
前記メモリセルから読み出されたデータをラッチするラッチ回路をさらに具備し、
前記ラッチ回路に、メモリセルから読み出されたデータがラッチされた後、前記データが読み出されたメモリセルを非選択にし、前記非選択なメモリセルのゲートに、前記接地電位とは異なる電位を供給することを特徴とする請求項５に記載の不揮発性半導体メモリ。
【請求項７】
前記不揮発性半導体メモリが待機状態にあるとき、前記メモリセルのゲートに、前記接地電位とは異なる電位を供給することを特徴とする請求項５及び請求項６いずれかに記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一つのメモリセルに複数ビット分のデータを記憶させることが可能な不揮発性半導体メモリに係り、特にメモリセルのデータの保持特性の改善に関する。
【０００２】
【従来の技術】
一般的な不揮発性半導体メモリとして電気的にデータの消去と書き込みが可能なＥＥＰＲＯＭ、中でもフラッシュメモリが良く知られている。フラッシュメモリは主にＮＡＮＤ型のものとＮＯＲ型のものとがあるが、ＮＡＮＤ型を例に従来の問題点を説明する。
【０００３】
ＮＡＮＤ型フラッシュメモリは、図１３のような構成をしており選択トランジスタ、それぞれが浮遊ゲートを有し、互いに直列に接続された複数のメモリセル、およびスイッチングトランジスタからなるメモリセルストリングを持ち、このメモリセルストリングをマトリクス状に配置し集積化している。図１３を一つのメモリセルストリングとすれば、このメモリセルストリングはメモリセルアレイに、図１４に示すようにマトリクス状に配置される。
【０００４】
一個のメモリセルに１ビット分のデータを記憶するようなＮＡＮＤ型フラッシュメモリでは、メモリセルに記憶させるデータの論理“１”と論理“０”とをメモリセルのしきい電圧の正と負とに対応させるようにしている。このような正のしきい電圧を有するか、負のしきい電圧を有するかは、浮遊ゲート中の電子の蓄積状態によって決められ、浮遊ゲートに電子が注入されている状態のときは正のしきい電圧になり、浮遊ゲートから電子が放出されている状態のときは負のしきい電圧となる。浮遊ゲートへの電子の注入と放出は浮遊ゲートとチャネル領域との間の第１のゲート絶縁膜を通してトンネル効果を利用して行われる。データの書き込みのときにはスイッチングトランジスタをオフさせ、データ読み出しのときにはスイッチングトランジスタをオンさせる。
【０００５】
データの読み出しは、読み出したいメモリセルが接続されている選択トランジスタをオンさせ、選択されたメモリセルの制御ゲートを論理“０”（たとえば接地電位）に、非選択なメモリセルの制御ゲートを論理“１”に設定する。しきい電圧が負のメモリセルは制御ゲートが論理“０”でもオンし、しきい電圧が正のメモリセルは制御ゲートが論理“０”になるとオフする。このように選択されたメモリセルがオンであるかオフであるかによってデータが読み出される。非選択なメモリセルの制御ゲートは論理“１”に設定され、非選択なメモリセルは、そのしきい電圧の正負にかかわらずオン状態に設定される。即ちＮＡＮＤ型のＥＥＰＲＯＭでは、メモリセルが直列に接続されているため、非選択なメモリセルを常にオン状態とし、選択されたメモリセルがオンであるかオフであるかにより、直列接続されたメモリセルを通して電流が流れるか流れないかで選択されたメモリセルに記憶されたデータを読み出す。選択トランジスタが非選択なときは、この非選択な選択トランジスタに接続されるメモリセルの制御ゲートを論理“０”にして待機するようにしている。
【０００６】
このようなＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、一つのメモリセルに複数ビット分のデータを記憶させるときは、メモリセルのしきい電圧を複数種設定して行う。たとえば一つのメモリセルに２ビット分のデータを記憶させるときは、しきい電圧を下記表１のように４種類に分けて記憶する。
【０００７】
【表１】
0003983940.tif 000002
【０００８】
表１に示すように、２ビット分の記憶データをＤ１、Ｄ２とすればＤ１とＤ２とのデータの組み合わせに、メモリセルのしきい電圧を対応させる。（Ｄ１，Ｄ２）のデータの組み合わせ（０，０）、（０，１）、（１，０）、（１，１）それぞれにしきい電圧Ｖth1、Ｖth2、Ｖth3、Ｖth4が対応する。表１に示すように、Ｖth1＜Ｖth2＜Ｖth3＜Ｖth4の大小関係があるとすれば、Ｖth1は負の値に設定され、Ｖth2、Ｖth3、Ｖth4は正の値に設定される。
【０００９】
このようなメモリセルからのデータ読み出しについて、図１５を参照して説明する。たとえば図１３に示すメモリセル２が選択される、とすると、選択されたワード線ＷＬ２をＶth1とＶth2との間の電位に設定する。この場合Ｖth1が負の値で、Ｖth2が正の値であるならワード線ＷＬ２を０Ｖにする。これが選択ワード線電位１である。他のワード線ＷＬ１、ＷＬ３、ＷＬ４の電位をＶth4よりも高くしてメモリセル１、３、４が最も高いしきい電圧Ｖth4であったとしてもオンするようにする（非選択ワード線電位は図示せず）。
【００１０】
もし、メモリセル２のしきい電圧がＶth1であるならメモリセル２はオンするので選択トランジスタが接続される列線の電位が、選択トランジスタ、メモリセル１〜４、スイッチングトランジスタを通して放電され、この状態をセンスアンプが検出する。このとき、Ｄ１＝Ｄ２＝“０”であると判定される。
【００１１】
もし、メモリセル２のしきい電圧がＶth2よりも高ければ、メモリセル２はオフしたままであるので、列線は充電されたままである。次に選択されたワード線ＷＬ２をＶth2とＶth3との間の電位に設定する。これが選択ワード線電位２である。このときメモリセル２のしきい電圧がＶth2であるならメモリセル２はオンするので選択トランジスタが接続される列線の電位が、選択トランジスタ、メモリセル１〜４、スイッチングトランジスタを通して放電されこの状態をセンスアンプが検出する。このとき、Ｄ１＝“０”、Ｄ２＝“１”であると判定される。
【００１２】
もし、メモリセル２のしきい電圧がＶth3よりも高ければ、メモリセル２はオフしたままであるので、列線は充電されたままである。次に選択されたワード線ＷＬ２をＶth3とＶth4との間の電位に設定する。これが選択ワード線電位３である。このときメモリセル２のしきい電圧がＶth3であるならメモリセル２はオンするので選択トランジスタが接続される列線の電位が、選択トランジスタ、メモリセル１〜４、スイッチングトランジスタを通して放電されこの状態をセンスアンプが検出する。このとき、Ｄ１＝“１”、Ｄ２＝“０”であると判定される。
【００１３】
もし、メモリセル２のしきい電圧がＶth4のときは、メモリセル２はオフしたままであるので、列線は充電されたままである。この状態をセンスアンプが検出する。このときＤ１＝“１”、Ｄ２＝“１”であると判定される。もちろん選択されたワード線の電位をＶth4よりも高くして列線の放電状態を検出するようにしても良い。
【００１４】
データの読み出しが終わると各ワード線は０Ｖにされる。また、選択トランジスタが非選択な、即ち信号ＳＧが“０”の選択トランジスタに接続されるメモリセルのワード線も０Ｖに設定される。
【００１５】
【発明が解決しようとする課題】
このような一つのメモリセルに複数ビットのデータを記憶したものでは、より多くのしきい電圧を用いる必要があるため、一つのメモリセルに１ビットのデータを記憶したものに比べ、メモリセルのしきい電圧が高くなってしまう。すなわち、一つのメモリセルに１ビットのデータを記憶したものよりも、より多くの電子が浮遊ゲートに注入される。このため、一つのメモリセルに１ビットのデータを記憶したものよりも、一つのメモリセルに複数ビットのデータを記憶したもののほうが、浮遊ゲートへの電子の注入量が多い分、浮遊ゲートとチャネル、浮遊ゲートとドレイン、浮遊ゲートとソース、との間の電界が強くなり電子が放出される可能性が高くなり、信頼性上好ましくない。また、浮遊ゲートとチャネル間のゲート絶縁膜を通して、トンネル効果を利用して電子の注入を行っているため、この浮遊ゲートとチャネル間のゲート絶縁膜は、特に薄く形成される。このため、このゲート絶縁膜の信頼性は特に重要である。信号ＳＧが“０”の選択トランジスタに接続されるメモリセルのワード線が０Ｖに設定されているため、一つのメモリセルに１ビットのデータを記憶したものに比べ、しきい電圧が最も高く設定される浮遊ゲートへの電子の注入量が最も多いメモリセルの上記電界が強くなり、一つのメモセルに１ビットのデータを記憶したものと同じ信頼性を確保できない。
【００１６】
この発明は、上記事情に基づいてなされたもので、一つのメモリセルに複数ビットのデータを記憶させた場合でも、データの保持に関する信頼性の低下を抑制できる不揮発性半導体メモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る不揮発性半導体メモリは、選択トランジスタと、この選択トランジスタに結合され、それぞれが電荷蓄積層を有する少なくとも１つのメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、読み出し時、または書き込み時に前記選択トランジスタが非選択のとき、この非選択な選択トランジスタに結合される前記メモリセルストリング内の前記メモリセルのゲートに、接地電位とは異なる電位を供給する電位供給回路と、を具備し、前記接地電位とは異なる電位は、最もしきい値電圧の低いメモリセルの電荷蓄積層とチャネルとの間の電界と、最もしきい値電圧の高いメモリセルの電荷蓄積層とチャネルとの間の電界とを等しい値にする電位であることを特徴とする。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
［第１の実施形態］
図１を参照してこの発明の第１の実施形態を説明する。
【００２０】
図１は、この発明の第１の実施形態に係る不揮発性半導体メモリが具備する行デコーダの一部を示しており、たとえば図１４に示したようにメモりセルストリングに接続されている。この一実施形態は、たとえばＮＡＮＤ型フラッシュメモリに、好適に使用されるものである。
【００２１】
図１に示すように、メインデコーダ１０は、図示せぬアドレス信号に応答して選択トランジスタを選択するための信号を出力する。メインデコーダ１０の出力が“１”のとき、信号ＳＧが“１”になり、一行の選択トランジスタが選択される。メインデコーダ１０の出力はインバータＩ１に入力され、インバータＩ１の出力信号/ＳＧはインバータＩ２に入力され、その出力信号ＳＧは選択トランジスタのゲートに供給される。また、信号/ＳＧは、ＰチャネルトランジスタＰ１のゲートおよびＮチャネルトランジスタＮ２のゲートに供給され、信号ＳＧは、ＰチャネルトランジスタＰ２のゲートおよびＮチャネルトランジスタＮ１のゲートに供給される。信号/ＳＧが“０”で信号ＳＧが“１”のとき、トランジスタＮ１、Ｐ１がオンし、トランジスタＮ２、Ｐ２がオフするため、オンしているトランジスタＮ１、Ｐ１を通して、部分デコーダ１１からの信号が対応するワード線ＷＬ１〜ＷＬ４に供給される。アドレス信号に応答して、部分デコーダ１１はワード線ＷＬ１〜ＷＬ４に対応する信号のうちの一つを“０”、残りを“１”に設定する。すなわち選択された一つのワード線を“０”に、残りの非選択なワード線を“１”にする。この“０”は、図１５の選択ワード線電位１〜３に対応する。
【００２２】
選択トランジスタが選択されないとき、たとえばメインデコーダ１０の出力が“０”のときは、信号/ＳＧが“１”で信号ＳＧが“０”になるので、トランジスタＮ１、Ｐ１がオフし、トランジスタＮ２、Ｐ２がオンするため、バイアス回路１２からの電圧が対応する各ワード線に供給される。従来は、このバイアス回路１２から出力される所定の電位の代わりに、接地電位が供給されていたため、選択トランジスタが非選択なメモリセルの制御ゲートには０Ｖが供給されていた。非選択なメモリセルの制御ゲートに電位を供給するバイアス回路１２の回路例のいくつかを、図２（Ａ）〜（Ｄ）に示す。
【００２３】
図２（Ａ）は、外部から供給される電源電圧ＶＣをバイアス回路１２の出力とするものである。最近は、外部から供給される電源電圧が下がってきており、３．３Ｖあるいは１．８Ｖのものもある。このような場合、外部からの電源電圧を集積回路内部で昇圧して、昇圧した電圧を内部電源として利用している。たとえば昇圧した電圧は、行デコーダに供給されてメモリセルのゲートに供給される。このため、電源電圧には、外部の電源電圧の大きさにもよるが、外部から供給される電源電圧を用いても良い。
【００２４】
図２（Ｂ）は、バイアス回路の他の回路例を示す。この他の回路例では、ＰチャネルトランジスタＰ１０とＮチャネルトランジスタＮ１０との接続点からバイアス回路の出力を得るようにしている。トランジスタＰ１０の抵抗値とトランジスタＮ１０の抵抗値との比により、任意の電位が得られる。
【００２５】
図２（Ｃ）は、バイアス回路のさらに他の実施形態を示す。この実施形態では電源間にゲートとドレインとが接続されたＮチャネルトランジスタＮ１１〜Ｎ１４を直列に接続しバイアス回路の出力を得るようにしている。なお、電源として外部から供給される電源電圧ＶＣではなく、集積回路内部で昇圧した電圧を用いてもよい。なお、各トランジスタのしきい電圧の和が電源電圧よりも高くなるように設定すれば、電源間に定常電流が流れることがないので、消費電流を節約することができる。なお、トランジスタの数はこの実施形態のように４個に限らず各トランジスタのしきい電圧と電源電圧により最適な個数にされて良いことは言うまでもない。図２（Ｃ）のようにトランジスタＮ１２のドレイン側（Ｄ１２）から出力を得ようとするときには、出力の電位が、電源電圧からトランジスタＮ１４のしきい電圧ＶthN14とトランジスタＮ１３のしきい電圧ＶthN13との和を引いた値よりも低くなれば、電源電圧からＶthN14とＶthN13との和を引いた値まで充電され、基準電位（たとえば接地電位）よりもトランジスタＮ１２のしきい電圧ＶthN12とトランジスタＮ１１のしきい電圧ＶthN11との和よりも高くなれば、基準電位よりもＶthN12とＶthN11との和だけ高い値まで放電される。即ち、（基準電位＋ＶthN12＋ＶthN11）と（電源電圧−ＶthN14−ＶthN13）との間の電位に設定される。
【００２６】
図２（Ｄ）は、バイアス回路のさらに別の回路例を示す。この回路例では電源間に直列に接続された抵抗Ｒ１とＲ２の接続点から出力が得られ、Ｒ１の抵抗値とＲ２の抵抗値との比によって、任意の電圧を得ることができる。
【００２７】
いま、最もしきい電圧の低いメモリセルと、最もしきい電圧が高いメモリセルについて考える。たとえば図１４に示したブロック０を選択し、ブロック１を非選択にする場合を考える。非選択ブロック１内のメモリセルのしきい電圧、即ち、メモリセルに書き込まれたデータのいかんに係わらず、以下に説明する最適な電位が制御ゲート（ワード線）に与えられる。図１５を参照して、より具体的に説明する。
【００２８】
非選択ブロック１内の任意の２つのメモリセルのしきい電圧をそれぞれ、Ｖth1＝−２Ｖ、Ｖth4＝７Ｖとし、制御ゲートが０Ｖのときのしきい電圧Ｖth1、Ｖth4を有するメモリセルの浮遊ゲートの電位をそれぞれＶ１、Ｖ４とする。制御ゲートの電位をＶCGとすると、Ｖth1、Ｖth4のメモリセルの浮遊ゲートの電位はそれぞれＶCG×α＋Ｖ１、ＶCG×α＋Ｖ４と表せる（αは０と１との間の数字）。各メモリセルは浮遊ゲートの電位によって制御されるから制御ゲートからみたしきい電圧が異なっていてもオンするときの浮遊ゲートの電位は等しい。
【００２９】
仮に浮遊ゲートが１Ｖのときにメモリセルがオンするとすればしきい電圧がＶth1＝−２Ｖのメモリセルは、−２×α＋Ｖ１＝１の式が成立し、しきい電圧がＶth4＝７Ｖのメモリセルは、７×α＋Ｖ１＝１の式が成立する。αを０．６とすると、Ｖ１＝２．２、Ｖ４＝−３．２となる。よって、しきい電圧がＶth1＝−２Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６＋２．２となり、しきい電圧がＶth4＝７Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６−３．２となる。ＶCG×０．６＋２．２は正の値で、ＶCG×０．６−３．２は負の値ゆえ、両者を加えてゼロになるところが最適の制御ゲートの電位である。
【００３０】
ゆえに、ＶCG×０．６＋２．２＋ＶCG×０．６−３．２＝０のときのＶCGの値は（３．２−２．２）／（２×０．６）、即ち、ＶCG＝０．８３Ｖにバイアス回路の出力を設定するのが良い。もちろんこれは設定すべきメモリセルのしきい電圧あるいはメモリセルの特性等に対応して変化する値である。たとえば上記αは制御ゲートと浮遊ゲートとの間の容量結合、浮遊ゲートとチャネルとの間の容量結合等によって決まる値であるが、αを０．７とすると、Ｖ１＝２．４、Ｖ４＝−３．９となる。よって、ＶCG×０．７＋２．４＋ＶCG×０．７−３．９＝０となり、ＶCG＝１．０７Ｖとなる。
【００３１】
上記のように、αが０．６でＶCG＝０．８３Ｖに設定した場合、Ｖth1＝−２Ｖのメモリセルの浮遊ゲートの電位は約＋２．７Ｖとなり、Ｖth4＝７Ｖのメモリセルの浮遊ゲートの電位は約−２．７Ｖとなる。このため、最もしきい電圧の低いメモリセルの浮遊ゲートとチャネルとの間の電界と、最もしきい電圧の高いメモリセルの浮遊ゲートとチャネルとの間の電界とを等しい値にできる。即ち、最もしきい電圧の低いメモリセルと最もしきい電圧の高いメモリセルとで浮遊ゲート下のゲート絶縁膜にかかる電界を等しくでき、従来に比べ信頼性を向上させることができる。
【００３２】
上記ＮＡＮＤ型のフラッシュメモリについて考えたが、次にＮＯＲ型のものについて考える。ＮＯＲ型のもののメモリセルのしきい電圧は負の値を取らないので、最もしきい電圧の低いメモリセルと、最もしきい電圧の高いメモリセルのしきい電圧とをＶth1＝１Ｖ、Ｖth4＝１０Ｖとし、制御ゲートが０ＶのときのＶth1、Ｖth4のメモリセルの浮遊ゲートの電位をそれぞれＶ１、Ｖ４とする。制御ゲートの電位をＶCGとすると、Ｖth1、Ｖth4のメモリセルの浮遊ゲートの電位はそれぞれＶCG×α＋Ｖ１、ＶCG×α＋Ｖ４と表せる（αは０と１との間の数字）。
【００３３】
ＮＡＮＤ型のときと同様に、浮遊ゲートが１Ｖのときにメモリセルがオンするとすれば、しきい電圧がＶth1＝１Ｖのメモリセルは、１×α＋Ｖ１＝１の式が成立し、しきい電圧がＶth4＝１０Ｖのメモリセルは、１０×α＋Ｖ４＝１の式が成立する。αを０．６とすると、Ｖ１＝０．４、Ｖ４＝−５となる。よって、しきい電圧がＶth1＝１Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６＋０．４となり、しきい電圧がＶth4＝１０Ｖのメモリセルの浮遊ゲートの電位は、ＶCG×０．６−５となる。Ｖth1のメモリセルとＶth4のメモリセルとで互いに浮遊ゲートとチャネル間の電界を等しくしたいときは、ＶCG×０．６＋０．４は正の値で、ＶCG×０．６−５は負の値ゆえ、この場合も、両者を加えてゼロになるところが最適の制御ゲートの電位である。ゆえに、ＶCG×０．６＋０．４＋ＶCG×０．６−５＝０のときのＶCGの値は（５−０．４）／（２×０．６）、即ちＶCG＝３．８３Ｖにバイアス回路の出力を設定するのが良い。このように制御ゲートの電位を設定することで、最もしきい電圧の低いメモリセルの浮遊ゲートとチャネルとの間の電界と、最もしきい電圧の高いメモリセルの浮遊ゲートとチャネルとの間の電界とを等しい値にできる。即ち、最もしきい電圧の低いメモリセルと最もしきい電圧の高いメモリセルとで浮遊ゲート下のゲート絶縁膜にかかる電界を互いに等しくでき、従来に比べ信頼性を向上させることができる。
【００３４】
図３に示す構成図は、一実施形態の変形例に関している。この変形例は、図１に示したトランジスタＮ２、Ｐ２を、メモリセルアレイに対して行デコーダと反対側に回路部１４として配置した例である。この回路部１４の一回路例を図４に示す。信号ＳＧが“１”の選択トランジスタが選択されているメモリセルストリングでは、信号ＳＧが入力されているインバータＩ３の出力が“０”に、インバータＩ３の出力が入力されているインバータＩ４の出力が“１”になるので、ＮチャネルトランジスタＮ２およびＰチャネルトランジスタＰ２がオフする。このため、ワード線には図１に示したトランジスタＮ１及びＰ１を通してデコード信号が供給される。一方、信号ＳＧが“０”の選択トランジスタが選択されないときは、信号ＳＧが入力されているインバータＩ３の出力が“１”に、インバータＩ３の出力が入力されているインバータＩ４の出力が“０”になるので、ＮチャネルトランジスタＮ２及びＰチャネルトランジスタＰ２がオンする。よってワード線にはこれらのトランジスタＮ２、Ｐ２を通して、バイアス回路１２からの電位が供給される。この時、図１に示したトランジスタＮ１及びＰ１はオフする。このため、デコード信号がバイアス回路１２に流れ込むことはない。
【００３５】
このようにトランジスタＮ１、Ｐ１とトランジスタＮ２、Ｐ２とを、互いにメモリセルアレイの反対側に配置すると、一つの場所のトランジスタの数を少なくできるので、余裕をもってパターンをレイアウトできる、という利点がある。なお、この実施形態ではインバータＩ４を用いたが、インバータＩ４を省略してトランジスタＰ２のゲートに直接信号ＳＧを与えても良い。
【００３６】
［第２の実施形態］
図５はＮＯＲ型フラッシュメモリセルアレイを示す。これは出力１ビット分を示しているが、８ビット構成とするなら、このようなメモリセルアレイ８個を同一行上に配置する。このような８ビット構成のメモリセルアレイを複数個配置したものを図６に示す。
【００３７】
ＮＯＲ型フラッシュメモリは、良く知られているように、制御ゲートを０Ｖあるいは負の電圧にして、ソースに高電圧を印加してメモリセルの浮遊ゲートからソースに電子を放出してデータを消去する。この消去のときに、ソースに高電圧を印加するのがソース電位回路２１で、データの読み出し及び書き込みのときにはソース電位回路２１は、接地電位をメモリセルのソースに供給する。図６に示す他の実施形態では、メモリセルアレイを一点鎖線で囲んだようにメモリセルアレイを２つのブロックに分け、各々のブロックにソース電位回路２１を設けるようにしてブロック単位でデータの消去、書き込み及び読み出しを行う。この他の実施形態では、非選択なブロックのメモリセルの制御ゲートを接地電位よりも高い所定の電位に設定して待機するようにし、信頼性、特にデータ保持に関する信頼性を高めている。また、非選択なブロックのメモリセルのソースを接地電位よりも高い所定の電位に設定して待機するようにしても、同様に信頼性、特にデータ保持に関する信頼性を高めることができる。
【００３８】
図６に示すように、第２の実施形態ではメモリセルアレイに対して行デコーダの反対側に回路部１５が設けられ、それぞれのブロックの各ワード線に接続されている。
【００３９】
回路部１５の一回路例を図７に示す。図７中、ブロック選択信号ＢＳは、図６中、上側ブロックを選択するか、下側のブロックを選択するかを決める信号で、たとえば信号ＢＳが“１”のときには上側のブロックが選択され、“０”のときには下側のブロックが選択される。非選択なブロックにおいては、各ワード線が所定の電位に設定され、列デコーダの全ての出力が“０”となり列ゲートの全てのトランジスタがオフする。上側のブロックに対応するのが、インバータＩ５に信号ＢＳが入力されるもので、下側のブロックに対応するのが、インバータＩ５に信号ＢＳの反転信号/ＢＳが入力されるものである。ここでは、インバータＩ５に信号ＢＳが入力されるものについて説明する。信号ＢＳが“１”の上側のブロックが選択されるときは、インバータＩ５の出力が“０”になるので、インバータＩ５の出力がゲートに供給されるＮチャネルトランジスタＮ３はオフする。インバータＩ５の出力が入力されるインバータＩ６の出力は“１”となり、このインバータＩ６の出力がゲートに供給されるＰチャネルトランジスタＰ３もオフする。トランジスタＮ３及びＰ３がオフするので、これらトランジスタＮ３及びＰ３の一端に接続されるバイアス回路１２は、トランジスタＮ３及びＰ３の対応する他端がそれぞれ接続される各ワード線とは分離される。このため、各ワード線は行デコーダの出力によって制御される。一方、信号ＢＳが“０”の上側のブロックが待機状態のときは、インバータＩ５の出力が“１”になるので、インバータＩ５の出力がゲートに供給されるＮチャネルトランジスタＮ３はオンする。インバータＩ５の出力が入力されるインバータＩ６の出力は“０”となり、このインバータＩ６の出力がゲートに供給されるＰチャネルトランジスタＰ３もオンする。トランジスタＮ３及びＰ３がオンするので、これらトランジスタＮ３及びＰ３の一端に接続されるバイアス回路１２は、トランジスタＮ３及びＰ３の対応する他端がそれぞれ接続される各ワード線と対応するトランジスタＮ３及びＰ３を通して接続される。このため、各ワード線にはバイアス回路１２からの出力が供給され、所定の電圧に設定されるので、従来、接地電位に設定されていたときよりも信頼性、特にデータ保持に関する信頼性を向上させることができる。
【００４０】
行デコーダの一回路例を図８に示す。このデコーダが含まれるブロックが選択されるときには信号ＢＳが“１”になるので、ＮチャネルトランジスタＮ３０及びＮチャネルトランジスタＮ３１がオンする。よって、ＮチャネルトランジスタＮ３２、Ｎ３３、…、Ｎｋそれぞれがゲートに供給されるアドレス信号Ａ１、Ａ２、…、Ａｋに応答して動作し、ワード線の選択、非選択を制御する。信号ＢＳが“０”のとき、たとえば図８に示すデコーダが含まれるブロックが非選択なときにはトランジスタＮ３０、Ｎ３１はオフする。このため、ＰチャネルトランジスタＰ３１のゲートは“１”レベルに充電され、トランジスタＰ３１はオフする。即ちトランジスタＮ３１及びＰ３１はオフするので、ワード線にはこのデコーダは影響を及ぼさず、バイアス回路１２の出力によってのみ制御される。
【００４１】
行デコーダの他の回路例を図９に示す。この他の回路例では図７に示す回路部は使用しない。図９に示す他の回路例が図８に示す一回路例と異なるのは、トランジスタＮ３１のドレインにＮチャネルトランジスタＮ４１のドレインが接続されている点であり、トランジスタＮ４１のソースはバイアス回路１２に接続され、ゲートには信号ＢＳの反転信号/ＢＳが供給されている。信号ＢＳが“１”のときには信号/ＢＳは“０”であるので、トランジスタＮ４１はオフし、図８に示した一回路例と同様に動作する。信号ＢＳが“０”のとき、たとえば図９に示すデコーダが含まれるブロックが非選択なときには図８に示した一回路例と同様にトランジスタＮ３１及びＰ３１はオフする。このとき、信号/ＢＳは“１”で、また、トランジスタＮ４２のゲートも“１”であるので、オンしているトランジスタＮ４１及びＮ４２を通して、バイアス回路１２がワード線に接続され、非選択なブロックの各ワード線は所定の電位に設定される。
【００４２】
図１０は行デコーダのさらに異なる回路例を示している。図８に示した一回路例では、トランジスタＰ３１にデータの読み出し時に電源電圧ＶＣを、データの書き込み時に高電圧ＶＰを切り替えて供給していたが、図１０に示す回路例では、データの読み出し時にＶＣを、データの書き込み時にＶＰを、待機状態のときにバイアス回路１２からの所定の電圧をそれぞれ切り替えて供給する。この切り替えは、たとえばＶＣ／ＶＰ／バイアス回路切り替え回路５０により行われる。図１０に示すデコーダが含まれるブロックが選択され、かつデータの読み出しと書き込みのときには、信号/ＢＳが“０”になるので、ＰチャネルトランジスタＰ５１がオンし、ＮチャネルトランジスタＮ５１がオフする。このため、アドレス信号に応答して対応するワード線が選択されたときは、ＶＣあるいはＶＰがワード線に出力され、対応するワード線が非選択のときには基準電位（接地電位）にされる。図１０に示すデコーダが含まれるブロックが非選択なときには、信号/ＢＳが“１”になるので、ＰチャネルトランジスタＰ５１がオフし、ＮチャネルトランジスタＮ５１がオンする。このため、トランジスタＰ３１及びＮ４２のゲートが基準電位にされ、トランジスタＰ３１はオンし、トランジスタＮ４２はオフし、トランジスタＰ３１を通して、ワード線にはバイアス回路１２からの電圧が出力され、メモリセルの制御ゲートは所定の電位に設定される。
【００４３】
［第３の実施形態］
図１１はこの発明の第３の実施形態を示すタイミング図である。この実施形態では選択されたブロックからデータが読み出されると、読み出されたデータをラッチ回路にラッチし、ラッチされたデータを出力する。データをラッチした後は、全てのワード線にバイアス回路１２からの電圧を供給することで、電荷蓄積層と基板（チャネル）間の電界を緩和できる。このため、メモリセルのデータ保持特性に関する信頼性を上げるようにする。これは、ＮＡＮＤ型フラッシュメモリでも、ＮＯＲ型フラッシュメモリでも適用できるが、図１１にはＮＡＮＤ型フラッシュメモリの読み出し時における波形を示す。
【００４４】
図１１に示すように、選択トランジスタを選択する信号ＳＧが“０”のときには、この選択トランジスタに接続されるメモリセルの制御ゲート（ＷＬ１〜ＷＬ４）には所定の電位が供給される。
【００４５】
反対に選択トランジスタを選択する信号ＳＧが“１”のときには、この選択トランジスタに接続されるメモリセルのうち、選択されたワード線ＷＬ３に接続されるメモリセルの制御ゲートが“０”に、他の非選択なワード線ＷＬ１、ＷＬ２、ＷＬ４に接続されるメモリセルの制御ゲートが“１”にされる。この結果、選択されたワード線ＷＬ３に接続されるメモリセルに記憶されたデータが、ビット線を介してセンスアンプ等に読み出される。データがセンスアンプ等に読み出された後、ラッチ信号（ラッチ）が“１”になり、読み出されたデータがラッチ回路にラッチされ、ラッチされたデータがラッチ回路から出力される。この後、信号ＳＧが“０”になりワード線ＷＬ１〜ＷＬ４が所定の電位、たとえば電荷蓄積層と基板（チャネル）間の電界を緩和できる電位にされるが、メモリセルから読み出されたデータはラッチ回路から出力され続けることになる。たとえば外部から供給されるアドレス信号が変化しない場合でも、所定の時間の後にはワード線を所定の電位にでき、従来よりも、電荷蓄積層と基板（チャネル）間の電界をより緩和できる。このため、メモリセルの信頼性、特にデータ保持に関する信頼性を高めることができる。
【００４６】
ＮＯＲ型のフラッシュメモリの場合も同様に、たとえばブロック選択信号ＢＳを所定の時間だけ“１”にしてブロックを選択し、読み出されたデータをラッチしておけば、選択されたブロックのワード線が所定の電位に設定される時間をより長くできるので、信頼性、特にデータの保持に関する信頼性を向上できる。
【００４７】
以上、この発明をいくつかの実施形態により説明したが、この発明は上記実施形態に限られるものではなく、その主旨を逸脱しない範囲で様々に変更できる。
【００４８】
たとえば実施形態では、一つのメモリセルにデータを記憶させるために、Ｖth1、Ｖth2、Ｖth3、Ｖth4の４種類のしきい電圧を設定したが、一つのメモリセルにデータを記憶させるために設定されるしきい電圧は４種類以外でも良い。
【００４９】
また、上記実施形態では、複数種類のしきい電圧のうち、最も低いしきい電圧Ｖth1を−２Ｖ（または１Ｖ）、以下順次、正の方向に向かって、最も高いしきい電圧Ｖth4を７Ｖ（または１０Ｖ）とした。この場合、非選択のメモリセルの制御ゲートに供給する電位ＶCGは０．８３Ｖ（または３．８３Ｖ）、つまり基準電位（たとえば接地電位）からみて、正の値をとる。しかしながら、電位ＶCGは、正の値に限られることはない。たとえばしきい電圧の極性を逆とし、しきい電圧Ｖth1を最も高く、たとえば２Ｖ（または−１Ｖ）とし、以下順次、負の方向に向かって、しきい電圧Ｖth4を最も低く、たとえば−７Ｖ（または−１０Ｖ）とする。この場合には、非選択のメモリセルの制御ゲートに供給する電位ＶCGは、負の値をとる。つまり、電位ＶCGは、負の電位、正の電位に限られず、メモリセルアレイ中のメモリセルに設定される最大のしきい電圧と最小のしきい電圧との中間に位置する電位であれば良い。
【００５０】
さらに最大のしきい電圧と最小のしきい電圧との中間でなくても、Ｎ個（Ｎは３以上の正の整数）の平均値でも良い。たとえばしきい電圧Ｖth1としきい電圧Ｖth3との中間、又はしきい電圧Ｖth2としきい電圧Ｖth4との中間であっても良い。
【００５１】
また、選択トランジスタを持つメモリセルストリングを持つメモリ、たとえばばＮＡＮＤ型フラッシュメモリにおいて、読み出し時、または書き込み時に選択トランジスタが非選択のとき、この非選択な選択トランジスタに結合されるメモリセルストリング内のメモリセルのゲートに、接地電位とは異なる電位を供給するようにしても良い。
【００５２】
また、たとえばＮＯＲ型フラッシュメモリにおいて、読み出し時、または書き込み時に前記メモリセルアレイが非選択のとき、この非選択なメモリセルアレイ中のメモリセルのゲートに、接地電位とは異なる電位を供給するようにしても良い。
【００５３】
また、メモリセルの形態、あるいはメモリセルストリングの形態もまた、上記実施形態に限られるものではない。たとえば、メモリセルストリングの他の例のいくつかを示すと、図１２（Ａ）に示すように、選択トランジスタ、および１個のメモリセルをそれぞれ直列に接続した形態、図１２（Ｂ）に示すように、選択トランジスタ、１個のメモリセル、およびスイッチングトランジスタをそれぞれ直列に接続した形態、図１２（Ｃ）に示すように、選択トランジスタ、および互いに並列接続された複数個のメモリセルをそれぞれ直列に接続した形態、図１２（Ｄ）に示すように、選択トランジスタ、互いに並列接続された複数個のメモリセル、およびスイッチングトランジスタをそれぞれ直列に接続した形態などである。
【００５４】
その他、様々に変形できることは言うまでもない。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、一つのメモリセルに複数ビットのデータを記憶させた場合でも、データの保持に関する信頼性の低下を抑制できる不揮発性半導体メモリを提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る不揮発性半導体メモリが具備する行デコーダの一部を示す回路図。
【図２】図２（Ａ）〜（Ｄ）はそれぞれバイアス回路の回路例を示す回路図。
【図３】図３はこの発明の第１の実施形態の変形例に係る不揮発性半導体メモリを示す構成図。
【図４】図４はこの発明の一実施形態の変形例に係る不揮発性半導体メモリが具備する回路部の一回路例を示す回路図。
【図５】図５はＮＯＲ型フラッシュメモリのメモリセルアレイを示す図。
【図６】図６はこの発明の第２の実施形態に係る不揮発性半導体メモリが具備するメモリセルアレイおよびその近傍を示す回路図。
【図７】図７はこの発明の第２の実施形態に係る不揮発性半導体メモリが具備する回路部の一回路例を示す回路図。
【図８】図８は行デコーダの一回路例を示す回路図。
【図９】図９は行デコーダの他の回路例を示す回路図。
【図１０】図１０は行デコーダのさらに異なる回路例を示す回路図。
【図１１】図１１はこの発明の第３の実施形態に係る不揮発性半導体メモリの主要部分のタイミングを示すタイミング波形図。
【図１２】図１２（Ａ）〜（Ｄ）はそれぞれメモリセルストリングの他例を示す等価回路図。
【図１３】図１３はＮＡＮＤ型メモリセルストリングを示す等価回路図。
【図１４】図１４はＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイを示す構成図。
【図１５】図１５はメモリセルのしきい電圧と選択ワード線電位との関係を示す図。
【符号の説明】
１０…メインデコーダ、
１１…部分デコーダ、
１２…バイアス回路、
１４…回路部、
２１…ソース電位回路。
【図１】
0003983940.tif 000003
【図２】
0003983940.tif 000004
【図３】
0003983940.tif 000005
【図４】
0003983940.tif 000006
【図５】
0003983940.tif 000007
【図６】
0003983940.tif 000008
【図７】
0003983940.tif 000009
【図８】
0003983940.tif 000010
【図９】
0003983940.tif 000011
【図１０】
0003983940.tif 000012
【図１１】
0003983940.tif 000013
【図１２】
0003983940.tif 000014
【図１３】
0003983940.tif 000015
【図１４】
0003983940.tif 000016
【図１５】
0003983940.tif 000017