(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され、互いに並ぶように配列された第１及び第２活性領域と、
前記第１活性領域及び前記第２活性領域の間の半導体基板に形成され、前記第１及び第２活性領域と並ぶように配列され、前記第１活性領域に隣接した領域ならびに前記第２活性領域に隣接した領域に各々配置された第３及び第４活性領域と、
前記第１及び第２活性領域を横切るワードラインと、
前記第１活性領域及び前記第３活性領域を横切り、前記ワードラインと平行をなす第１共通導電電極と、
前記第２活性領域及び前記第４活性領域を横切り、前記ワードラインと平行をなす第２共通導電電極とを備え、
前記第１共通導電電極及び前記第２共通導電電極は、前記ワードラインの一方の側に配置されており、
前記ワードラインをゲート電極に有し前記第１活性領域に形成された第１伝送トランジスタと、前記第１共通導電電極をゲート電極に有し前記第１活性領域に形成された第１駆動トランジスタと、前記第１共通導電電極をゲート電極に有し前記第３活性領域に形成された第１負荷トランジスタと、前記ワードラインをゲート電極に有し前記第２活性領域に形成された第２伝送トランジスタと、前記第２共通導電電極をゲート電極に有し前記第２活性領域に形成された第２駆動トランジスタと、前記第２共通導電電極をゲート電極に有し前記第４活性領域に形成された第２負荷トランジスタとが配設されていることを特徴とする完全ＣＭＯＳ  ＳＲＡＭセル。
【請求項２】
前記第１及び第２駆動トランジスタと前記第１及び第２伝送トランジスタはＮＭＯＳトランジスタであり、前記第１及び第２負荷トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項３】
前記第１駆動トランジスタのドレイン領域ならびに前記第１負荷トランジスタのドレイン領域を互いに電気的に連結させる第１ノードパッドと、
前記第２駆動トランジスタのドレイン領域ならびに前記第２負荷トランジスタのドレイン領域を互いに電気的に連結させる第２ノードパッドとをさらに備えることを特徴とする請求項１に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項４】
前記第１ノードパッド及び前記第２共通導電電極を互いに電気的に連結させる第１局部配線と、
前記第２ノードパッド及び前記第１共通導電電極を互いに電気的に連結させる第２局部配線とをさらに備えることを特徴とする請求項３に記載の完全ＣＭＯＳＳＲＡＭセル。
【請求項５】
前記第１駆動トランジスタのソース領域と電気的に連結し、前記ワードラインを横切る第１接地線と、
前記第２駆動トランジスタのソース領域と電気的に連結し、前記ワードラインを横切る第２接地線とをさらに備えることを特徴とする請求項１に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項６】
前記第１駆動トランジスタのソース領域ならびに前記第１接地線の間に介在する第１接地線パッドと、
前記第２駆動トランジスタのソース領域ならびに前記第２接地線の間に介在する第２接地線パッドとをさらに備えることを特徴とする請求項５に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項７】
前記第１負荷トランジスタのソース領域ならびに前記第２負荷トランジスタのソース領域と電気的に連結し前記ワードラインを横切る電源線をさらに備えることを特徴とする請求項１に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項８】
前記第１及び第２負荷トランジスタのソース領域と前記電源線との間に介在する電源線パッドをさらに備えることを特徴とする請求項７に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項９】
前記第１伝送トランジスタのドレイン領域と電気的に連結し、前記ワードラインを横切る第１ビットラインと、
前記第２伝送トランジスタのドレイン領域と電気的に連結し、前記ワードラインを横切る第２ビットラインとをさらに備えることを特徴とする請求項１に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【請求項１０】
前記第１ビットラインならびに前記第１伝送トランジスタのドレイン領域の間に介在する第１ビットラインパッドと、
前記第２ビットラインならびに前記第２伝送トランジスタのドレイン領域の間に介在する第２ビットラインパッドとをさらに備えることを特徴とする請求項９に記載の完全ＣＭＯＳ ＳＲＡＭセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子に関し、特に完全ＣＭＯＳ ＳＲＡＭセルに関する。
【０００２】
【従来の技術】
半導体記憶素子の中のＳＲＡＭはＤＲＡＭに比べて電力消耗が少なく動作速度が速い特徴をもつ。従って、ＳＲＡＭはコンピュータのキャッシュメモリ素子または携帯用電子製品に広く使われている。
ＳＲＡＭのメモリセルは大きく２種類に分類される。その一つは高抵抗を負荷素子として採択する高抵抗セルであり、他の一つはＰＭＯＳトランジスタを負荷素子として採択するＣＭＯＳセルである。
【０００３】
ＣＭＯＳセルはさらに２種類に分類される。その一つは薄膜トランジスタを負荷素子として採択する薄膜トランジスタセルであり、他の一つはバルクトランジスタを負荷素子として採択する完全ＣＭＯＳセルである。
図１は一般的なＣＭＯＳ ＳＲＡＭセルの等価回路図である。
図１を参照すれば、ＣＭＯＳ ＳＲＡＭセルは１対の駆動トランジスタ（以下「１対の駆動トランジスタ」をＴＤ１、ＴＤ２と表す。）、１対の伝送トランジスタ（以下「１対の伝送トランジスタ」をＴＡ１、ＴＡ２と表す。）及び１対の負荷トランジスタ（以下「１対の負荷トランジスタ」をＴＬ１、ＴＬ２と表す。）から構成される。ここで、前記１対のＴＤ１、ＴＤ２及び１対のＴＡ１、ＴＡ２を全てＮＭＯＳトランジスタとして形成する反面、１対のＴＬ１、ＴＬ２はどちらもＰＭＯＳトランジスタとして形成する。
【０００４】
第１駆動トランジスタ（ＴＤ１）と第１伝送トランジスタ（ＴＡ１）は互いに直列連結する。ＴＤ１のソース領域は接地ライン（以下「接地ライン」をＶｓｓと表す。）と連結し、ＴＡ１のドレイン領域は第１ビットライン（以下「第１ビットライン」をＢＬと表す。）と連結する。これと同じように、第２駆動トランジスタ（ＴＤ２）と第２伝送トランジスタ（ＴＡ２）もやはり互いに直列連結する。そして、ＴＤ２のソース領域はＶｓｓと連結し、ＴＡ２のドレイン領域は第２ビットライン（以下「第２ビットライン」を／ＢＬと表す。）と連結する。ＢＬと／ＢＬとは互いに反対の情報を維持する。
【０００５】
一方、第１負荷トランジスタ（ＴＬ１）のソース領域及びドレイン領域は各々電源線（以下「電源線」をＶｃｃと表す。）及びＴＤ１のドレイン領域、すなわち第１ノードＮ１と接続される。これと同じように、第２負荷トランジスタ（ＴＬ２）のソース領域及びドレイン領域は各々Ｖｃｃ及びＴＤ２のドレイン領域、すなわち第２ノードＮ２と接続される。前記ＴＤ１のゲート電極及びＴＬ１のゲート電極はどちらも第２ノードＮ２と接続され、ＴＤ２のゲート電極及びＴＬ２のゲート電極はどちらも第１ノードＮ１と接続される。さらに、ＴＡ１、ＴＡ２のゲート電極はワードラインと接続される。
【０００６】
前述のＣＭＯＳセルは負荷抵抗セルに比べて低い待機電流を示すとともに大きいノイズマージンを示す。従って、低い電源電圧が要求される高性能ＳＲＡＭ素子に広く採択されている。
図１に示されたＣＭＯＳ ＳＲＡＭセルの等価回路はさまざまな形で半導体基板に具現できる。
【０００７】
図２は図１に示されたＣＭＯＳ ＳＲＡＭセルの等価回路を半導体基板に具現するための従来のＳＲＡＭセルのレイアウト図であり、Ｍ．Ｉｓｈｉｄａらにより発表された論文に開示されたさまざまなＳＲＡＭセルレイアウト図の中の一つである（Ｍ．Ｉｓｈｉｄａ ｅｔ ａｌ．、ＩＥＤＭ９８、ｐｐ．２０１−２０４）。さらに、Ｍ．Ｉｓｈｉｄａは米国特許第５，６５４，９１５号に開示された発明と同一のセルのレイアウト図についても言及している。
【０００８】
図２を参照すれば、半導体基板の所定領域にＮウェル領域２１が形成され、前記Ｎウェル領域２１周辺のＰウェル領域に「Ｕ」字形の第１活性領域２３ａが配置される。前記Ｎウェル領域２１内にｘ軸と平行の第２活性領域２３ｂが配置される。前記第１活性領域２３ａを横切るようにワードライン２５ｗが配置される。前記ワードライン２５ｗはｘ軸と平行に配置され、第１活性領域２３ａの２領域を横切る。前記第１活性領域２３ａ及び第２活性領域２３ｂを横切る第１共通ゲート電極２５ａはｙ軸と平行に配置される。さらに、第１及び第２活性領域２３ａ、２３ｂを横切る第２共通ゲート電極２５ｂもやはりｙ軸と並んで配置される。これにより、第１活性領域２３ａに、ワードライン２５ｗ、第１共通ゲート電極２５ａ及び第２共通ゲート電極２５ｂがゲート電極の役割を果たす１対のＴＡ１、ＴＡ２及び１対のＴＤ１、ＴＤ２が形成される。これと同じように、第２活性領域２３ｂに、第１共通ゲート電極２５ａ及び第２共通ゲート電極２５ｂがゲート電極の役割を果たす１対のＴＬ１、ＴＬ２が形成される。結果的に、ＴＤ１及びＴＬ１は第１インバータを構成し、ＴＤ２及びＴＬ２は第２インバータを構成する。
【０００９】
ＴＤ２のドレイン領域（ＴＤ２及びＴＡ２が共有する活性領域）、ＴＬ２のドレイン領域及び第１共通ゲート電極２５ａ上にこれらを露出させるための第１ノードＮ１コンタクト２７ａが配置され、ＴＤ１のドレイン領域（ＴＤ１及びＴＡ１が共有する活性領域）、ＴＬ１のドレイン領域及び第２共通ゲート電極２５ｂ上にこれらを露出させるための第２ノードＮ２コンタクト２７ｂが配置される。さらに、前記第１共通ゲート電極２５ａ及び第２共通ゲート電極２５ｂ間の第１活性領域２３ａ（ＴＤ１、ＴＤ２の共通ソース領域）上にこれを露出させるための接地コンタクト２８ｓが配置され、前記第１共通ゲート電極２５ａ及び第２共通ゲート電極２５ｂ間の第２活性領域２３ｂ（ＴＬ１、ＴＬ２の共通ソース領域）上にこれを露出させるための電源コンタクト２８ｃが配置される。この他、前記ワードライン２５ｗと隣接する第１活性領域２３ａにこれを露出させるためのＢＬ及び／ＢＬのコンタクト２９ａ、２９ｂが配置される。
【００１０】
図２に示された従来の完全ＣＭＯＳ ＳＲＡＭセルは写真工程時に誤整列に対し非常に敏感でありう。さらに、図２のＳＲＡＭセルはノードコンタクトにて漏洩電流が発生しやすい問題点をもつ。図３は図２のレイアウトが半導体基板に転写された実際のパターンの平面図である。
図３を参照すれば、写真工程を経て形成された実際の活性領域２３ａ’、２３ｂ’のコーナー部分は丸い形に変形される。特に、図２の第１活性領域２３ａは９０゜に曲がった２つの曲がった領域（以下「２つの曲がった領域」をＣ、Ｃ’と表す。）をもつ。従って、前記Ｃ、Ｃ’周辺の半導体基板に結晶欠陥が発生しやすい。これは、活性領域を形成する途中で、Ｃ、Ｃ’にストレスまたは蝕刻損傷が集中的に加わるためである。言い換えれば、活性領域を限定する素子分離膜をロコス（ＬＯＣＯＳ；ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）工程またはトレンチ工程で形成する時にパッド窒化膜のストレスまたはトレンチ蝕刻損傷がＣ、Ｃ’に集中し、半導体基板に結晶欠陥が生成されやすいためである。これにより、後続工程にて前記Ｃ、Ｃ’に各々第１及び第２ノードＮ２コンタクト（図２の２７ａ及び２７ｂ）が形成されれば、各ノードコンタクトを通じて流れる漏洩電流が増加する。
【００１１】
一方、前記の実際の活性領域２３ａ’、２３ｂ’が形成された半導体基板上に図２の第１及び第２共通ゲート電極２５ａ、２５ｂとワードライン２５ｗが描かれたフォトマスクを使用して実際の第１及び第２共通ゲート電極２５ａ’、２５ｂ’及び実際のワードライン２５ｗ’を形成する。この時、点線で示したように第１及び第２共通ゲート電極２５ａ”、２５ｂ”がｘ軸に沿って誤整列になった場合に、ＴＤ１及びＴＤ２は互いに他のチャンネル幅をもつ。さらに、ＴＬ１及びＴＬ２もやはり互いに他のチャンネル幅をもつ。これにより、ＳＲＡＭセルが非対称特性を示すのでセルの安全性が低下する。
【００１２】
前記の通り、従来技術によれば、活性領域の曲がった領域にノードコンタクトが形成されるのでノードコンタクトの漏洩電流特性が低下する。さらに、ゲートパターンを形成するための写真工程時に誤整列が発生する場合に、セルの安全性が低下する。この他、一つのセル内でワードラインと垂直の方向に配置されるビットラインの長さを短くしにくい。ＳＲＡＭの動作速度、たとえば、アクセスタイムはワードラインの抵抗及び寄生キャパシタンスに起因する遅延時間よりビットラインの抵抗及び寄生キャパシタンスに起因する遅延時間にさらに一層支配的である。従って、一つのセル内でビットラインの長さを最小化させることがＳＲＡＭのアクセスタイムを短縮させるのに非常に効率的である。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、直線形の活性領域をもち、ビットラインの長さを最小化させることができる完全ＣＭＯＳ ＳＲＡＭセルを提供することにある。
本発明の他の目的は、セルの安定性を高めるノードコンタクトの漏洩電流特性を改善することができる完全ＣＭＯＳ ＳＲＡＭセルを提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、本発明の完全ＣＭＯＳ ＳＲＡＭセルは半導体基板に互いに並ぶように形成された第１及び第２活性領域と、第１活性領域及び前記第２活性領域間の半導体基板に第１活性領域と並ぶように形成された第３活性領域と、第３活性領域及び第２活性領域間の半導体基板に第２活性領域と並ぶように形成された第４活性領域と、第１及び第２活性領域を横切るワードラインと、第１活性領域及び第３活性領域を横切ってワードラインと平行をなす第１共通導電電極と、第２活性領域及び第４活性領域を横切ってワードラインと平行をなす第２共通導電電極とを含む。ここで、前記第１ないし第４活性領域は全て直線形である。
【００１５】
前記第１及び第２活性領域は第１導電型の半導体基板、たとえばｐ型の半導体基板に形成されることが望ましく、前記第３及び第４活性領域は第２導電型の半導体基板、たとえばｎ型の半導体基板に形成されることが望ましい。さらに、前記ｐ型の半導体基板はｐウェル領域でもあり、前記ｎ型の半導体基板はｎウェル領域でもある。結果的に、前記第１活性領域に前記ワードラインをゲート電極として使用するＴＡ１と前記第１共通導電電極をゲート電極として使用するＴＤ１が直列に形成される。これと同じように、前記第２活性領域には前記ワードラインをゲート電極として使用するＴＡ２と前記第２共通導電電極をゲート電極として使用するＴＤ２が直列に形成される。前記ＴＤ１及びＴＤ２及び前記ＴＡ１及びＴＡ２は全てＮＭＯＳトランジスタであることが望ましい。さらに、前記第３活性領域には前記第１共通導電電極をゲート電極として使用するＴＬ１が形成され、前記第４活性領域には前記第２共通導電電極をゲート電極として使用するＴＬ２が形成される。前記ＴＬ１及びＴＬ２はどちらもＰＭＯＳトランジスタであることが望ましい。
【００１６】
前記ワードライン及び前記第１共通導電電極間の第１活性領域にはＴＤ１のドレイン領域が形成され、前記ワードライン及び前記第１共通導電電極間の第２活性領域にはＴＬ１のドレイン領域が形成される。前記ＴＤ１のドレイン領域は第１ノードＮ１パッドを通じて前記ＴＬ１のドレイン領域と電気的に連結する。さらに、前記ワードライン及び前記第２共通導電電極間の第２活性領域にはＴＤ２のドレイン領域が形成され、前記ワードライン及び前記第２共通導電電極間の第４活性領域にはＴＬ２のドレイン領域が形成される。前記ＴＤ２のドレイン領域は第２ノードＮ２パッドを通じて前記ＴＬ２のドレイン領域と電気的に連結する。この他、前記第１ノードＮ１パッドは前記第２共通導電電極と第２局部配線を通じて電気的に連結し、前記第２ノードＮ２パッドは前記第１共通導電電極と第１局部配線を通じて電気的に連結する。これにより、前記ＴＤ１及びＴＤ２と前記ＴＬ１及びＴＬ２は一つのラッチ回路を構成する。
【００１７】
本発明はＴＤ１のソース領域と電気的に連結された第１接地線及びＴＤ２のソース領域と電気的に連結された第２接地線をさらに具備する。前記第１及び第２接地線は互いに平行であり、前記ワードラインを横切る。第１接地線及びＴＤ１のソース領域間に第１接地線パッドをさらに具備することもできる。これと同じように、第２接地線及びＴＤ２のソース領域間に第２接地線パッドをさらに具備することもできる。
【００１８】
さらに、本発明は前記ＴＬ１及びＴＬ２のソース領域と電気的に連結された電源線をさらに具備する。前記電源線は前記第１及び第２接地線間に配置され、前記ワードラインを横切る。前記電源線及び前記ＴＬ１及びＴＬ２のソース領域間に電源線パッドをさらに具備することもできる。
この他、本発明は互いに平行なＢＬ及び／ＢＬをさらに具備する。前記ＢＬ及び／ＢＬはワードラインを横切り、ＴＡ１のドレイン領域及びＴＡ２のドレイン領域と各々電気的に連結する。前記ＢＬ及び前記ＴＡ１のドレイン領域間にＢＬパッドをさらに具備することもできる。これと同じように、前記第２ビットライン及び前記ＴＡ２のドレイン領域間に／ＢＬパッドをさらに具備することもできる。
【００１９】
本発明によれば、第１ないし第４活性領域は互いに並んで配列され、各々直線形をもつ。従って、半導体基板に各活性領域を形成するための素子分離工程を実施する間に各活性領域の縁部に加わる物理的なストレスまたは蝕刻損傷などを最小化させることができる。結果的に、第１ノードＮ１パッドと電気的に連結する第１及び第３活性領域の接合漏洩電流及び第２ノードＮ２パッドと電気的に連結する第２及び第４活性領域の接合漏洩電流を顕著に減少させることができる。さらに、第１及び第２共通導電電極が第１ないし第４活性領域に対し誤整列になっても、ＴＤ１及びＴＤ２のチャンネル幅の変化量は従来技術に比べて顕著に減少する。従って、セルの安全性を向上させうる。この他、本発明によれば、ワードラインの長さに比べて短いビットラインを有するＳＲＡＭセルを具現することが可能である。従って、ビットラインの抵抗及び寄生キャパシタンスに起因する信号の遅延時間を減少させることができる。
【００２０】
【発明の実施の形態】
以下、添付した図面を参照し、本発明の望ましい実施例を詳細に説明する。しかし、本発明の実施例はさまざまな他の形態に変形でき、本発明の範囲が以下に詳述する実施例に限定されるものと解釈されてはならない。本発明の実施例は当業界にて平均的な知識をもつ者に本発明をより完全に説明するために提供されるのである。図面上にて同一の符号または同一の番号は同じ要素を指す。
【００２１】
まず、図４ないし図８を参照して本発明の一実施例による完全ＣＭＯＳ ＳＲＡＭセルの構造を説明する。
図４を参照すれば、半導体基板には互いに平行な第１及び第２活性領域１０２、１０３が形成され、前記第１及び第２活性領域１０２、１０３間には互いに平行な第３及び第４活性領域１０４、１０５が形成される。前記第３活性領域１０４は第１活性領域１０２と隣接するよう配列され、第４活性領域１０５は第３活性領域１０４及び第２活性領域１０３間に配列される。結果的に、前記第１ないし第４活性領域１０２、１０３、１０４、１０５は互いに平行で、各々一直線形である。前記第１及び第２活性領域１０２、１０３は第１導電型のウェル領域１０１、望ましくはｐウェル領域に形成し、第３及び第４活性領域１０４、１０５は第２導電型のウェル領域、望ましくはｎウェル領域に形成する。前記第１導電型のウェル領域１０１及び第２導電型のウェル領域は各々第１導電型の半導体基板及び第２導電型の半導体基板に該当することもある。
【００２２】
図５を参照すれば、ワードライン６０は第１活性領域１０２及び第２活性領域１０３を横切る。前記第３及び第４活性領域１０４、１０５は第１及び第２活性領域１０２、１０３より短く形成し、ワードライン６０が第３及び第４活性領域１０４、１０５と完全に交差しないようにすることが望ましい。前記第１活性領域１０２にはソース／ドレイン領域５０、５１及びゲート電極８から構成されるＴＡ１が形成され、前記第２活性領域１０３にはソース／ドレイン領域５５、５６及びゲート電極１０から構成されるＴＡ２が形成される。ここで、前記ゲート電極８、１０はワードライン６０の一部分に該当する。前記ＴＡ１、ＴＡ２はどちらもＮＭＯＳトランジスタであることが望ましい。
【００２３】
図５を再び参照すれば、第１共通導電電極７０は前記第１及び第３活性領域１０２、１０４を横切る。前記第１共通導電電極７０はワードライン６０と並んで配列される。これと同じように、第２共通導電電極８０が前記第２及び第４活性領域１０３、１０５を横切る。前記第２共通導電電極８０もやはりワードライン６０と並んで配列される。前記第１共通導電電極７０の一部分から形成されたゲート電極１２及び第１活性領域１０２に形成されたソース／ドレイン領域５２、５３はＴＤ１を構成し、第２共通導電電極８０の一部分から形成されたゲート電極１３及び第２活性領域１０３に形成されたソース／ドレイン領域５８、５９はＴＤ２を構成する。さらに、前記第１共通導電電極７０の一部分から形成されたゲート電極１５及び第３活性領域１０４に形成されたソース／ドレイン領域６１、６２はＴＬ１を構成し、前記第２共通導電電極８０の一部分から形成されたゲート電極１４及び第４活性領域１０５に形成されたソース／ドレイン領域６４、６５はＴＬ２を構成する。前記ＴＤ１、ＴＤ２はどちらもＮＭＯＳトランジスタであることが望ましく、前記ＴＬ１、ＴＬ２はどちらもＰＭＯＳトランジスタであることが望ましい。
【００２４】
結果的に、一直線形の第１活性領域１０２にＴＤ１及びＴＡ１が直列に配置され、一直線形の第２活性領域１０３にＴＤ２及びＴＡ２が直列に配置される。前記ＴＤ１のドレイン領域５３及びＴＬ１のドレイン領域６２は第１ノードＮ１を構成する。これと同じように、前記ＴＤ２のドレイン領域５９及びＴＬ２のドレイン領域６５は第２ノードＮ２を構成する。ここで、前記ワードライン６０、第１共通導電電極７０及び第２共通導電電極８０が前記ワードライン６０と垂直な方向に沿って誤整列になっても、ＴＤ１、ＴＤ２、ＴＬ１、ＴＬ２そしてＴＡ１、ＴＡ２のチャンネル幅は変化しない。これは、第１及び第２活性領域１０２、１０３と第３及び第４活性領域１０４、１０５が全て一直線形であるためである。
【００２５】
図６を参照すれば、前記ＴＤ１のソース領域上に第１接地線パッド１２０が配置され、ＴＤ２のソース領域上に第２接地線パッド１２６が配置される。前記第１接地線パッド１２０は第１接地線パッドコンタクトホール１０７を通じてＴＤ１のソース領域と電気的に連結する。これと同じように、前記第２接地線パッド１２６は第２接地線パッドコンタクトホール１１４を通じてＴＤ２のソース領域と電気的に連結する。
【００２６】
前記ＴＤ１のドレイン領域及び前記ＴＬ１のドレイン領域は第１ノードＮ１パッド１２３を通じて互いに電気的に連結する。前記第１ノードＮ１パッド１２３の一端は第１ノードＮ１パッドのコンタクトホール１０９を通じてＴＤ１のドレイン領域と電気的に連結し、第１ノードＮ１パッド１２３の他端は他の第１ノードＮ１パッドのコンタクトホール１１１を通じてＴＬ１のドレイン領域と電気的に連結する。さらに、ＴＤ２のドレイン領域及びＴＬ２のドレイン領域は第２ノードＮ２パッド１２４を通じて互いに電気的に連結する。前記第２ノードＮ２パッド１２４の一端は第２ノードＮ２パッドのコンタクトホール１１３を通じてＴＤ２のドレイン領域と電気的に連結し、第２ノードＮ２パッド１２４の他端は第２ノードＮ２パッドのコンタクトホール１１６を通じてＴＬ２のドレイン領域と電気的に連結する。
【００２７】
さらに、一つの電源線パッド１２２は前記ＴＬ１及びＴＬ２のソース領域と接触する。前記ＴＬ１のソース領域は第１電源線パッドのコンタクトホール１１０を通じて前記一つの電源線パッド１２２と電気的に連結する。これと同じように、前記ＴＬ２のソース領域は第２電源線パッドのコンタクトホール１１２を通じて前記の一つの電源線パッド１２２と電気的に連結する。
【００２８】
この他、前記ＴＡ１のドレイン領域及びＴＡ２のドレイン領域上に各々ＢＬパッド１２１及び／ＢＬパッド１２５が配置される。前記ＢＬパッド１２１はＴＡ１のドレイン領域を露出させるＢＬパッドのコンタクトホール１０８を通じてＴＡ１のドレイン領域と電気的に連結する。これと同じように、前記／ＢＬパッド１２５はＴＡ２のドレイン領域を露出させる／ＢＬパッドのコンタクトホール１１５を通じてＴＡ２のドレイン領域と電気的に連結する。
【００２９】
図７を参照すれば、前記第１共通導電電極７０は第１局部配線１３８を通じて前記第２ノードＮ２パッド１２４と互いに電気的に連結し、前記第２共通導電電極８０は第２局部配線１３９を通じて前記第１ノードＮ１パッド１２３と互いに電気的に連結する。前記第１局部配線１３８の一端は第１局部配線のコンタクトホール１３１を通じて前記第１共通導電電極７０と接触し、前記第１局部配線１３８の他端は第１局部配線コンタクトホール１３２を通じて前記第２ノードＮ２パッド１２４と接触する。これと同じように、前記第２局部配線１３９の一端は第２局部配線コンタクトホール１３３を通じて前記第２共通導電電極８０と接触し、前記第２局部配線１３９の他端は他の第２局部配線コンタクトホール１３４を通じて前記第１ノードＮ１パッド１２３と接触する。
【００３０】
さらに、前記第１接地線パッド１２０は前記ワードライン６０を横切る第１接地線１３６と電気的に連結し、前記第２接地線パッド１２６は前記ワードライン６０を横切る第２接地線１３７と電気的に連結する。前記第１接地線１３６は前記第１接地線パッド１２０を露出させる第１接地線のコンタクトホール１３０を通じて第１接地線パッド１２０と接触する。これと同じように、前記第２接地線１３７は前記第２接地線パッド１２６を露出させる第２接地線のコンタクトホール１３５を通じて第２接地線パッド１２６と接触する。
【００３１】
図８を参照すれば、前記電源線パッド１２２は前記ワードライン６０を横切る電源線１４８と電気的に連結する。前記電源線１４８は前記電源線パッド１２２を露出させる電源線のコンタクトホール１４３を通じて電源線パッド１２２と接触する。さらに、前記ＢＬパッド１２１は前記ワードライン６０を横切るＢＬ１４５と電気的に連結し、前記／ＢＬパッド１２５は前記ワードライン６０を横切る／ＢＬ１４６と電気的に連結する。前記ＢＬ１４５は前記ＢＬパッド１２１を露出させるＢＬコンタクトホール１４０を通じてＢＬパッド１２１と接触し、前記／ＢＬ１４６は前記／ＢＬパッド１２５を露出させる／ＢＬコンタクトホール１４１を通じて／ＢＬパッド１２５と接触する。
【００３２】
図８に示したように、本実施例による完全ＣＭＯＳ ＳＲＡＭセルはワードラインの長さよりビットラインの長さが短いという特徴をもつ。さらに、本実施例による完全ＣＭＯＳ ＳＲＡＭセルの活性領域は全て直線形である。従って、前記活性領域を限定するための素子分離工程を実施する間、活性領域の縁部附近に加わる物理的なストレスまたは蝕刻損傷などを最小化させることができる。さらに、本実施例による完全ＣＭＯＳ ＳＲＡＭセルは第１及び第２共通導電電極とワードラインから構成されるゲートパターンの整列余裕度を高められる。従って、優れた対称性を有するＳＲＡＭセルを具現できるので、セルの安全性を向上させうる。
【００３３】
次に、図９ないし図１８を参照して本実施例による完全ＣＭＯＳ ＳＲＡＭセルの製造方法を説明する。ここで、図９、図１１、図１３、図１５及び図１７は図４ないし図８のＡＡ’線による垂直断面図であり、図１０、図１２、図１４、図１６及び図１８は図４ないし図８のＢＢ’線による垂直断面図である。従って、図９ないし図１８に示される断面図は本実施例による完全ＣＭＯＳ ＳＲＡＭセルのＴＤ２、ＴＡ２及びＴＬ２の断面図のみを示す。これにより、各図を説明するにあたり、ＴＤ２、ＴＡ２及びＴＬ２と対称の形を有するＴＤ１、ＴＡ１及びＴＬ１に関連する説明は省略する。
【００３４】
図９及び図１０を参照すれば、半導体基板２０１の所定領域に選択的に第１導電型のウェル領域１０１、望ましくはｐウェル領域を形成する。前記第１導電型のウェル領域１０１周辺の半導体基板２０１は第２導電型の不純物、すなわちｎ型の不純物でドーピングされた半導体基板またはｎウェル領域に該当する。前記第１導電型のウェル領域１０１が形成された半導体基板の所定領域には図４の第１ないし第４活性領域１０２、１０３、１０４、１０５を限定するために選択的に素子分離膜２０５を形成する。前記素子分離膜２０５はいままで広く知られたロコス工程またはトレンチ素子分離工程を使用して形成する。この時、前記素子分離膜２０５によって限定される活性領域は図４に示された通りに一直線形に形成される。従って、従来の技術において発生していた、活性領域のＣ、Ｃ’に集中的に加わる物理的なストレスまたは蝕刻損傷を最小化させることができる。結果的に、前記活性領域の縁部に結晶欠陥が生成される現象を最大限抑制することができる。ここで、図９に示した活性領域は図４の第４活性領域１０５に該当し、図１０に示した活性領域は図４の第２活性領域１０３に該当する。前記活性領域上にゲート絶縁層２０７、たとえば熱酸化層を形成する。前記第１導電型のウェル領域１０１を形成する工程は素子分離膜２０５を形成した後で実施することもできる。
【００３５】
図１１及び図１２を参照すれば、前記ゲート絶縁層２０７が形成された半導体基板全面に第１導電層、たとえばドーピングされたポリシリコン層を形成する。前記第１導電層はドーピングされたポリシリコン層及び耐火性金属を含有するシリサイド層が順次に積層されたポリサイド層で形成することもできる。前記第１導電層をパターニングして図５に示したワードライン６０、第１共通導電電極７０及び第２共通導電電極８０を形成する。これにより、図１１の第４活性領域１０５上にＴＬ２（図５）のゲート電極１４が形成され、図１２の第２活性領域１０３上にＴＤ２（図５）のゲート電極１３が形成される。この時、図１１の第４活性領域１０５の縁部上部及び図１２の第２活性領域１０３の上部を通過するワードライン６０が形成される。前記第２活性領域１０３の上部のワードライン６０はＴＡ２（図５）のゲート電極１０に該当する。
【００３６】
前記ワードライン６０、第１共通導電電極７０及び第２共通導電電極８０の側壁にスペーサ２１１を形成する。これにより、ＴＬ２のゲート電極１４及びＴＤ２のゲート電極１３の側壁にスペーサ２１１が形成される。さらに、前記ＴＬ２のゲート電極１４の両脇の第４活性領域に選択的に第１導電型のソース／ドレイン領域６４、６５、すなわちｐ型のソース／ドレイン領域を形成する。この他、前記ＴＤ２のゲート電極１３及びワードライン６０と交差する第２活性領域に選択的に第２導電型の不純物を注入し、ＴＤ２のソース／ドレイン領域５８、５９及びＴＡ２のソース／ドレイン領域５５、５６を形成する。ここで、前記ＴＤ２のドレイン領域５９はＴＡ２のソース領域５５に該当する。前記第１及び第２導電型のソース／ドレイン領域６４、６５、５５、５６、５８、５９が形成された半導体基板全面に第１層間絶縁層２１７を形成する。
【００３７】
図１３及び図１４を参照すれば、前記第１層間絶縁層２１７及びゲート絶縁層２０７を連続的にパターニングし、ＴＬ２のソース領域６４を露出させる第２電源線パッドのコンタクトホール１１２、ＴＬ２のドレイン領域６５を露出させる第２ノードＮ２パッドのコンタクトホール１１６、ＴＤ２のソース領域５８を露出させる第２接地線パッドのコンタクトホール１１４、ＴＤ２のドレイン領域５９すなわちＴＡ２のソース領域５５を露出させる第２ノードＮ２パッドのコンタクトホール１１３及びＴＡ２のドレイン領域５６を露出させる／ＢＬパッドのコンタクトホール１１５を形成する。
【００３８】
前記パッドコンタクトホール１１２、１１３、１１４、１１５、１１６が形成された半導体基板全面に第２導電層を形成する。前記第２導電層をパターニングして、前記ＴＤ２のソース領域５８を覆う第２接地線パッド１２６、前記ＴＤ２のドレイン領域５９及び前記ＴＬ２のドレイン領域６５を互いに電気的に連結させる第２ノードＮ２パッド１２４、前記ＴＬ２のソース領域６４を覆う電源線パッド１２２、及び前記ＴＡ２のドレイン領域５６を覆う／ＢＬパッド１２５を形成する。前記パッドが形成された半導体基板全面に第２層間絶縁層２２１を形成する。
【００３９】
図１５及び図１６を参照すれば、前記第２層間絶縁層２２１をパターニングして、前記第２ノードＮ２パッド１２４を露出させる第１局部配線のコンタクトホール１３２及び前記第２接地線パッド１２６を露出させる第２接地線のコンタクトホール１３５を形成する。この時、図示しなかったが、前記第１共通導電電極７０の所定領域を露出させる第１局部配線のコンタクトホール１３１もまた形成される。前記第１局部配線のコンタクトホール１３１、１３２及び第２接地線コンタクトホール１３５が形成された半導体基板全面に第３導電層を形成する。前記第３導電層をパターニングして、前記第１共通導電電極７０及び第２ノードＮ２パッド１２４を連結させる第１局部配線１３８、前記第２共通導電電極８０及び第１ノードＮ１パッド１２３を連結させる第２局部配線１３９及び前記第２接地線パッド１２６と接触する第２接地線１３７を形成する。前記第２接地線１３７、第１局部配線１３８及び第２局部配線１３９が形成された半導体基板全面に第３層間絶縁層２２５を形成する。
【００４０】
図１７及び図１８を参照すれば、前記第３層間絶縁層２２５及び第２層間絶縁層２２１を連続的にパターニングして、前記電源線パッド１２２を露出させる電源線コンタクトホール１４３及び前記／ＢＬパッド１２５を露出させる／ＢＬコンタクトホール１４１を形成する。前記コンタクトホール１４１、１４３が形成された半導体基板全面に第４導電層を形成する。前記第４導電層をパターニングして、前記ワードライン６０を横切る電源線１４８及び／ＢＬ１４６を形成する。
【００４１】
【発明の効果】
前述したように本発明によれば、ＴＤ１及びＴＤ２、ＴＬ１及びＴＬ２ならびにＴＡ１及びＴＡ２が形成される第１ないし第４活性領域が互いに平行な一直線形である。従って、素子分離膜を形成するための素子分離工程を実施する間、各活性領域の縁部に加わる物理的なストレスまたは蝕刻損傷を最小化させることができるので、各活性領域の縁部に生成される結晶欠陥などを顕著に減少させることができる。結果的に、各活性領域上に形成されるノードコンタクトの漏洩電流特性を顕著に向上させることができるので、ＳＲＡＭセルの動作特性、たとえば低電圧特性及び情報貯蔵特性などを改善することができる。さらに、各活性領域が一直線形であるので、これらを横切るゲートパターンが各活性領域と平行な方向に沿って誤整列になっても各トランジスタのチャンネル幅が変化しない。従って、優れた対称性を有するＳＲＡＭセルを具現できる。結果的に、セルの安定性を向上させうる。さらに、本発明によれば、ワードラインより短いビットラインを有するＳＲＡＭセルを具現することが容易である。従って、ビットラインの抵抗及び寄生キャパシタンスを減少させることができるのでＳＲＡＭ素子のアクセス時間を減少させることができる。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳ ＳＲＡＭセルの等価回路図である。
【図２】従来の完全ＣＭＯＳ ＳＲＡＭセルのレイアウト図である。
【図３】図２の完全ＣＭＯＳ ＳＲＡＭセルの実際のパターンを示す平面図である。
【図４】本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの構造を示す平面図である。
【図５】本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの構造を示す平面図である。
【図６】本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの構造を示す平面図である。
【図７】本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの構造を示す平面図である。
【図８】本発明の実施例による完全ＣＭＯＳ ＳＲＡＭセルの構造を示す平面図である。
【図９】図４のＡＡ’線による断面図である。
【図１０】図４のＢＢ’線による断面図である。
【図１１】図５のＡＡ’線による断面図である。
【図１２】図５のＢＢ’線による断面図である。
【図１３】図６のＡＡ’線による断面図である。
【図１４】図６のＢＢ’線による断面図である。
【図１５】図７のＡＡ’線による断面図である。
【図１６】図７のＢＢ’線による断面図である。
【図１７】図８のＡＡ’線による断面図である。
【図１８】図８のＢＢ’線による断面図である。
【符号の説明】
８、１０、１２、１３、１４、１５  ゲート電極
５０、５１、５２、５３、５５、５６、５８、５９、６１、６２、６４、６５  ソース／ドレイン領域
６０  ワードライン
７０  第１共通導電電極
８０  第２共通導電電極
１０１  ウェル領域
１０２  第１活性領域
１０３  第２活性領域
１０４  第３活性領域
１０５  第４活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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