(57)【特許請求の範囲】
【請求項１】
複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリであって、
上記記憶素子に対して所定の書き込み量での書き込み動作を実施した後にベリファイ動作を行って上記浮遊ゲートに蓄積された電荷量を制御する書き込み制御回路を備えてなり、
上記書き込み制御回路は、書き込み開始時において、上記所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行い、前記記憶素子に設定すべき状態が消去状態から最も遠い状態である場合は第１の時間幅を持つ電圧パルスを印加する書込動作およびそれに対応したベリファイ動作を１ないし複数回行い、前記記憶素子に設定すべき状態が消去状態から最も遠い状態ではない状態である場合は電圧パルスの印加回数に応じた時間幅を持つ電圧パルスを印加する書込動作およびそれに対応したベリファイ動作を１ないし複数回行うことを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、
上記書き込み量は、電圧レベルと書き込み時間の積により設定されるものであり、上記所定の書き込み量は、上記記憶素子のしきい値電圧の変化分がほぼ一定になるような電圧と時間により設定されるものであり、
上記サーチ書き込み動作での書き込み量の複数回分が、上記所定の書き込み量に対応するよう設定されてなることを特徴とする不揮発性メモリ。
【請求項３】
請求項１又は２において、
上記記憶素子は、浮遊ゲートに蓄積された電荷量に対応した４値からなる記憶情報を持つようにされることを特徴とする不揮発性メモリ。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記所定の書き込み量は、書き込み回数に対応して書き込み量が増加させられて、各書き込み動作に対応した上記しきい値電圧の変化分がほぼ一定になるように制御されるものであることを特徴とする不揮発性メモリ。
【請求項５】
請求項４において、
上記サーチ書き込み動作は、上記所定の書き込み量に対応した書き込み動作  に比べて少なくとも書き込み時間が短くされることを特徴とする不揮発性メモリ。
【請求項６】
請求項５において、
上記書き込み回数に対応した書き込み量の増加は、直前の書き込み動作に比べて書き込み電圧が一定で書き込み時間が増加させられることを特徴とする不揮発性メモリ。
【請求項７】
複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に複数の記憶素子を有し、各記憶素子は浮遊ゲートに蓄積された電荷量に対応した記憶情報を持ち、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリの書き込み方法であって、
書き込み開始時に所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行い、
かかる複数回のサーチ書き込み動作及びベリファイ動作の後に、前記記憶素子に設定すべき状態が消去状態から最も遠い状態である場合は第１の時間幅を持つ電圧パルスを印加する書込動作およびそれに対応したベリファイ動作を１ないし複数回行い、前記記憶素子に設定すべき状態が消去状態から最も遠い状態ではない状態である場合は電圧パルスの印加回数に応じた時間幅を持つ電圧パルスを印加する書き込み動作及びそれに対応したベリファイ動作を１乃至複数回行なうように書き込み動作制御が設定され、
上記ベリファイ動作において、上記記憶素子の浮遊ゲートの電荷量に対応したしきい値電圧が所望のしきい値電圧に到達したと判定されたとき、上記書き込み動作を終了させることを特徴とする不揮発性メモリの書き込み方法。
【請求項８】
請求項７において、
上記書き込み量は、電圧レベルと書き込み時間の積により設定されるものであり、上記所定の書き込み量は、上記記憶素子のしきい値電圧の変化分がほぼ一定になるような電圧と時間により設定されるものであり、
上記サーチ書き込み動作での書き込み量の複数回分が、上記所定の書き込み量に対応するよう設定されてなることを特徴とする不揮発性メモリの書き込み方法。
【請求項９】
請求項７又は８において、
上記記憶素子は、浮遊ゲートに蓄積された電荷量に対応した４値からなる記憶情報を持つようにされることを特徴とする不揮発性メモリの書き込み方法。
【請求項１０】
請求項７ないし９のいずれかにおいて、
上記所定の書き込み量は、書き込み回数に対応して書き込み量が増加させられて、各書き込み動作に対応した上記しきい値電圧の変化分がほぼ一定になるように制御されるものであることを特徴とする不揮発性メモリの書き込み方法。
【請求項１１】
請求項１０において、
上記サーチ書き込み動作は、上記所定の書き込み量に対応した書き込み動作に比べて少なくとも書き込み時間が短くされることを特徴とする不揮発性メモリの書き込み方法。
【請求項１２】
請求項１１において、
上記書き込み回数に対応した書き込み量の増加は、直前の書き込み動作に比べて書き込み電圧が一定で書き込み時間が増加させられることを特徴とする不揮発性メモリの書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリとその書き込み方法に関し、主に電気的に書き込み消去が可能にされたフラッシュメモリ等における書き込み判定動作（書き込みベリファイ動作）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭ（以下、単にフラッシュメモリという）のような不揮発性メモリセルは、図２４に示すようにソース、ドレインからなる拡散層と、かかるソース，ドレインの間の半導体基板上にゲート絶縁膜を介してフローティングゲートとコントロールゲートとがスタックド構造に構成され、上記コントロールゲートはワード線に接続され、ドレインはビット線（又はデータ線）に接続され、ソースはソース線に共通に接続される。そして、書き込み動作では、コントロールゲートに１８．１Ｖのような高電圧を印加し、チャネルから上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートに流して電荷を蓄積させるＦＮトンネル書き込み型と、ソース−ドレイン間を流れる電流により発生するホットエレクトロンをフローティングゲートに蓄積させるチャネルホットエレクトロン型に大別される。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、先に多値方式のフラッシュメモリを開発した。この多値メモリでは、１つのメモリセルに対し２ビット（４値）に対応する４つのメモリのしきい値（以下、Ｖthという）分布を作る必要がある。この際、データ保持に関する信頼性を確保するために、各分布を一定範囲内に書き分ける為の狭帯化処理が必要となる。このような狭帯化に向けた書き込み動作を行うために、図２５に示したように１回の書き込み動作でのしきい値電圧の変化分ΔＶthが、上記各しきい値電圧間の差分よりも小さくなるようにした書き込みパルス（ＰＵＬＳＥ０〜５…）により書き込み動作とベリファイ動作を行い、複数回での書き込み動作とベリファイ動作によってメモリセルのＶthが所望のしきい値電圧範囲に到達させるようにする。
【０００４】
なお、書き込みパルスの電圧を段々に高くしたり、あるいはパルス幅を増加させるようにした不揮発性メモリの例として、特開平９−５５０９２号公報、特開平７−７３６８５号公報、特開平３−１３０９９５号公報等のあることが、本願発明をなした後の調査によって判明した。しかしながら、上記いずれの先行技術においても、次に説明するように本来のメモリの特性から外れ、突然過剰に書込まれてしまうメモリセルが存在することに関する記載は無い。
【０００５】
上記Ｖth分布設計の際は、各種依存係数（Ｖｃｃ、温度、書込み特性、消去特性、書換えによる劣化）を考慮したマージンをもって設計される。しかしながら、メモリセルの書換えを繰り返している間に、本来のメモリの特性から外れ、突然過剰に書込まれるメモリセルが存在する。本願ではこのように突発的に発生して、一旦消去をすると基のメモリ特性に戻る場合もあり、しかも再現性が低い等から、かかるメモリセルのことをエラティック（erratic)書込みのメモリセル、つまりはエラティックセルと呼ぶこととする。このようなエラティックセルについては、過剰に書き込まれた状態を一旦消去し、再度書込みを行うことによって、もしも正常に書込まれれば良品セクタとし、再度不良化した際は、そのセクタは以降不良セクタとする等の処理が必要になる。
【０００６】
上記エラティックセルは再現性が低いから１回の消去でも正常に戻る場合もあり、何回かの書き込みと消去を繰り返しても基の特性に戻らない場合もあるので、書き込み時間や不良発生率を考慮し、１回の消去後に正常に書き込まれれば良品とし、それでも不良なら以降不良セクタとして別のセクタに同じデータを書き込みようにすることが最も合理的と考えられる。しかしながら、１回の消去後に正常に書き込まれれば良品とする場合でも、やはり書き込み時間の増大は免れないし、２回以上の消去後に正常に書き込まれるセルを不良セクタとするのは不良発生率を高めてしまう。そして、不良セクタと判定した場合に、別セクタへ再書き込みにより救済するのは、ユーザー側の負担大となって使い勝手が悪くなるという問題も生じる。
【０００７】
この発明の目的は、安定的な書き込み動作を実現した不揮発性メモリと不揮発性メモリの書き込み方法を提供することにある。この発明の他の目的は、実質的な書き込み時間の短縮化を図りつつ、不良発生率の改善と使い勝手を良くした不揮発性メモリと不揮発性メモリの書き込み方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリにおいて、上記記憶素子に対して所定の書き込み量での書き込み動作を実施した後にベリファイ動作を行って上記浮遊ゲートに蓄積された電荷量を制御する書き込み制御回路に対して、書き込み開始時に上記所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行うようにさせる。
【０００９】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリの書き込み方法として、書き込み開始時に所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行い、かかる複数回のサーチ書き込み動作及びベリファイ動作の後に上記所定の書き込み量に設定された書き込み動作及びそれに対応したベリファイ動作を行なうようような書き込み動作制御の設定が行われ、上記ベリファイ動作により上記記憶素子の浮遊ゲートの電荷量に対応したしきい値電圧が所望のしきい値電圧に到達したと判定したなら書き込み動作を終了させる。
【００１０】
【発明の実施の形態】
図１には、この発明に係る不揮発性メモリの書き込み方法の一実施例の説明図が示されている。同図には、書き込み電圧印加時間の累積（対数スケール）とメモリセルＶthの関係を示すメモリセルの特性と、それに対応した書き込み動作のパルス波形が示されている。
【００１１】
この実施例の不揮発性メモリでは、書込み動作がセクタ単位（同一ワード線につながるメモリセルを一単位とする）でＦＮトンネル現象を用いて行うようにされる。この実施例では、メモリセルの代表的な書込み特性を用い、書き込み電圧は一定のまま、電圧の印加時間を調整して１回の書き込み動作でのメモリセルのΔＶthがほぼ一定値となるような書き込み方式（印加パルス時間べき乗比方式）が採用される。つまり、白丸で示した電圧印加毎のＶthの変化分ΔＶthがほぼ同様に変化するように書き込みパルスＰＵＬＳＥ１〜５…が印加される。
【００１２】
上記ΔＶthは、各種依存係数を考慮して、複数回での書き込み動作によってＶthが目標値内に収まる様に印加時間の設計は行われる。しかしながら、書換えを繰り返している間に、このような代表的なメモリ（正常なメモリセル）の書き込み特性から外れ、突然過剰に書込まれるメモリセル（エラティックセル）が存在し、一旦エラティック書込みが発生したメモリセルは、Ｖthが目標値内を超えてしまうことからそのままでは不良化する。
【００１３】
上記の印加パルス時間べき乗比方式は、代表的なメモリセルの書き込み特性のみを考慮して、ΔＶthの制御を行うものであり、過剰な書き込み特性を持つエラティックセルを想定していない。そこで、メモリセルの書込み時の到達電圧はパルス幅と電圧とに依存し、パルス幅が小さいほど、あるいは電圧が小さいほど１回の書き込み動作によるしきい値電圧の変化ΔＶthは小さくなる。つまり、過剰な書き込み特性を持つものでも、パルス幅又は電圧を小さくすると代表的なメモリセルの書き込み特性のもとでのΔＶthに近いしきい値電圧変化を生じさせることができる。ただし、１回でのΔＶthの変化分を上記過剰な書き込み特性を持つエラティックセルに適合させるように設定すると、代表的なメモリセルに対する書き込み回数が膨大となって実際的ではない。
【００１４】
そこで、上記エラティックセルの過剰な書き込み特性を利用し、書き込み開始時にのみ、過剰な書き込み特性を持つものか否かを探るための書き込み動作、つまりはサーチ書き込み動作を実施することを考えた。この実施例では、消去状態から書き込み動作を行う際に、書き込み電圧はそのままでパルス幅を１／ＮにしたＮ個からなる書き込みパルスＰＵＬＳＥ０を印加するというサーチ書き込み動作が実施される。かかるサーチ書き込み動作では、Ｎ回の書き込み動作によって、代表的なメモリセルの書き込み特性のもとで上記ΔＶthのようなしきい値電圧の変化を生じさせるようにするものである。
【００１５】
したがって、代表的な書き込み特性を持つメモリセルでは、消去状態から書き込み開始時には、まずＮ回のサーチ書き込み動作が実施され、それに対応してハッチングを付した〇のようにＶthが微小電圧ずつ、おおよそΔＶth／Ｎずつ変化して白丸で示したＶthに到達する。以降は、前記のような印加パルス時間べき乗比方式によって、ΔＶthずつの制御を行うようにする。この書き込み方法では、消去状態から書き込み開始時のみ複数回のサーチ書き込みが挿入されるだけであるので、代表的な書き込み特性を持つメモリセルに対する書き込み時間が実質的な増大を避けることができる。
【００１６】
上記エラティックセルについては、１ないし複数回のサーチ書き込み動作によってＶthが目標値内に収まる様になりエラーの発生を未然に防止することができる。なお、過剰な書き込み特性は、一定の特性を持つものではないので、１回のサーチ書き込みによってもＶthが目標値を超えたり、あるいは上記Ｎ回のサーチ書き込みによってＶthが目標値に到達せず、次の印加パルス時間べき乗比方式での書き込みによって目標値を超えてエラーになるものも生じることも考えられる。このようにエラーが発生した場合には、特に制限されないが、前記同様に１回消去して再び前記同様な書き込み動作を行って、もしも再度不良なら不良セクタとし、別のセクタに書き込むようにすればよい。
【００１７】
この実施例での書き込み方法を採用することにより、エラティックセルに対しても１ないし複数回のサーチ書き込み動作を行うようにすることによってＶthを目標値内に収まる様にすることができるものも生じるので、全体でみたときに安定的な書き込み動作を実現でき、実質的な書き込み時間の短縮化を図りつつ、不良発生率の改善と使い勝手を良くすることができる。
【００１８】
図２には、この発明に係る不揮発性メモリの書き込み方法の他の一実施例の説明図が示されている。同図には、書き込み電圧印加時間の累積（対数スケール）とメモリセルＶthの関係を示すメモリセルの特性と、それに対応した書き込み動作のパルス波形が示されている。
【００１９】
この実施例では、前記同様に消去状態から書き込み動作を行う際に行われるサーチ書き込み動作において、書き込み電圧を印加パルス時間べき乗比方式での書き込み電圧よりも低くし、かつパルス幅も１／ＮにしたＮ個からなる書き込みパルスＰＵＬＳＥ０を印加する。かかるサーチ書き込み動作では、Ｎ回の書き込み動作によって、代表的なメモリセルの書き込み特性のもとで上記ΔＶthのようなしきい値電圧の変化を生じさせるようにするものである。
【００２０】
図３には、この発明に係る不揮発性メモリの書き込み方法の更に他の一実施例の説明図が示されている。同図には、書き込み電圧印加時間の累積（対数スケール）とメモリセルＶthの関係を示すメモリセルの特性と、それに対応した書き込み動作のパルス波形が示されている。
【００２１】
この実施例では、前記同様に消去状態から書き込み動作を行う際に行われるサーチ書き込み動作において、後の書き込み電圧よりも低くし、かつパルス幅も１／ＮにしたＮ個からなる書き込みパルスＰＵＬＳＥ０を印加する。かかるサーチ書き込み動作では、Ｎ回の書き込み動作によって、代表的なメモリセルの書き込み特性のもとで上記ΔＶthのようなしきい値電圧の変化を生じさせるようにするものである。そして、それ以降に行われる書き込み動作では、印加パルス時間べき乗比方式ではなく、書き込み電圧と印加パルス時間の両方、つまりは電圧と時間の積で決まる書き込み量をべき乗方式で漸次増加させるようにするものである。
【００２２】
図４には、この発明に係る不揮発性メモリの書き込み方法を説明するための特性図が示されている。同図には、代表的なメモリセルの書き込み特性とエラティカルなメモリセルの書き込み特性が例示的に示されている。前記図１ないし３の書き込み方法では、メモリセルの消去状態（ "１１”）から書き込み状態（ "１０”）にする際、サーチ書き込み動作が４回実施される。このサーチ書き込み動作では、前記のようにパルス幅やパルス電圧値が小さくされているので、代表的なメモリセルに対しては１回当たりのＶthの変化は、極く小さなものである。
【００２３】
しかしながら、過剰な書き込み特性を持つエラティックセルに対しては、上記のようなサーチ書き込み動作によりＶthの変化が通常書き込み動作でのΔＶthに匹敵するほど大きくなるので、例えば３回のサーチ書き込みによって目標の書き込み状態（ "１０”）にすることができる。一方、正常セルに対しては、例えば上記４回のサーチ書き込みの後に５回の通常書き込み動作が行われることによって、上記同様に書き込み状態  （ "１０”）にすることができる。なお、上記エラティックセルは、書き込み動作のみが過剰に行われるものであり、データの保持特性は正常セルと何等変わることはない。
【００２４】
図５には、この発明に係る不揮発性メモリの書き込み特性を説明するための特性図が示されている。同図には、初期分布（消去状態）に対して、５μｓの書き込み電圧印加後、１０μｓの書き込み電圧印加後、２０μｓの書き込み電圧印加後のそれぞれのしきい値分布が示されている。エラティック書き込みの分布は、上記書き込み時間５μｓ、１０μｓ、２０μｓに対応して平行移動するように変化する。このことは、エラティックセルの過剰な書き込まれる特性は、書き込み時間により制御できることが判る。このような過剰書き込み特性を利用し、この実施例でのサーチ書き込みでは、書き込み時間であるパルス幅を、通常の書き込み動作のパルス幅に対して小さなパルス幅とすることにより、エラティック書き込み特性においても、代表的なメモリセルの書き込み特性と同様に制御された書き込み動作を実施することができる。
【００２５】
図６には、この発明に係る不揮発性メモリの書き込み特性を説明するための特性図が示されている。同図（Ａ）には、初期分布（消去状態）でのしきい電圧の分布を低くして５μｓの書き込み電圧印加後、同図（Ｂ）には、初期分布でのしきい値電圧を高くして同じく５μｓの書き込み電圧印加後のしきい値分布がそれぞれ示されている。エラティック書き込みの分布は、初期分布を高くした方がエラティカル書き込み頻度が減少する。
【００２６】
このことから、前記サーチ書き込み動作では、例えば図１の実施例よりも図２や図３の実施例のように書き込み電圧も小さくすることにより、１回当たりのしきい値電圧の変化の分布幅が小さくなって、サーチ書き込みによるＶth目標値とする確率を高くすることができる。つまり、エラテック不良の発生率をいっそう低くすることができる。
【００２７】
このようにエラティックセルは、書込みを行う前の電圧レベルに依存し、エラティック書込みの頻度は減少する。別の言い方をすれば、エラティックセルの過剰書き込み特性は、メモリセルにかかる電圧に依存し、電圧が強い時はエラティック書込みが起きる頻度が高くなるものであり、前記図２や図３の実施例のように電圧を低くなることにより、エラテックセルに対する所望のＶth目標値にする確率を高くすることができる。
【００２８】
以上のような不揮発性メモリの書き込み方法では、消去状態から最初の書き込み動作では、代表的なメモリセルの書き込み特性に乗らない短いパルス幅の書き込みパルスを印加する。つまり、エラティック書込み頻度を軽減する為にべき乗比の曲線に乗らない短い等幅パルスをＮ回印加するというサーチ書き込み動作を実施することでエラティック書込みの到達電圧を押さえるようにするものである。そして、メモリセルにかかる電圧を緩和した後、通常のべき乗比印加方式に移行して、正常セルに対する書き込み時間の短縮化と狭帯化に向けた書き込み動作を行うことができる。
【００２９】
図７には、この発明に係る不揮発性メモリの一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００３０】
この実施例では外部端子数を削減するためにデータ端子Ｉ／Ｏ（０−７）を介して動作モードを指定するコマンド及びＸ（行）アドレス信号も取り込まれるようにされる。つまり、入出力バッファ３９を介して入力された入力信号は、内部信号線を通してコマンドデコーダ３１、データ変換回路２０、救済回路４０のアドレスカウンタＡＣＮＴに伝えられる。上記データ変換回路２０は、マルチプレクサ機能を持っており、本来のデータ変換動作の他に上記Ｘアドレス信号を図示しない信号線を通してモリアレイのＸデコーダ（Ｘ−ＤＥＣ）１３ａと１３ｂに供給する。
【００３１】
上記アドレスカウンタＡＣＮＴは、主としてビット線救済のために用いられるものであり、冗長ヒューズ回路に記憶された不良アドレスとアドレスカウンタＡＣＮＴで形成されたＹアドレスとを比較し、一致したなら救済回路により予備のビット線に切り換える。アドレスカウンタＡＣＮＴは、そのためのアドレス生成回路である。上記アドレスカウンタＡＣＮＴに、外部端子から先頭アドレスを入力するようにしてもよい。ただし、前記のようにハードディスクメモリのようにワード線単位（セクタ）でのリード／ライトのときには上記Ｙアドレスの先頭値を入力することは意味がない。
【００３２】
同図では、Ｙアドレス信号が伝えられる信号経路も上記Ｘアドレス信号と同様に省略され、Ｙデコーダ（Ｙ−ＤＥＣ）１１に伝えられてＹ選択信号が形成される。上記のような入力信号の振り分けを含む制御動作は、制御信号入力バッファ＆入出力制御回路３８に供給される制御信号（例えばチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥ及びコマンドイネーブル信号ＣＣＤＷ）と、クロック信号ＳＣにより行われる。リセット信号ＲＥＳを有し、これがロウレベルのときには何も動作しない低消費電力モードとされる。レディー／ビジー回路Ｒ／Ｂは、多値フラッシュメモリの使用状況を外部のアクセス装置に知らせる。
【００３３】
上記Ｘアドレス（セクタアドレス）信号は、Ｘデコーダ（Ｘ−ＤＥＣ）１３ａと１３ｂにより解読されて、メモリマットＭＡＴ−Ｕ（アッパー側）又はＭＡＴ−Ｄ（ダウン側）の１つのワード線ＷＬを選択する。特に制限されないが、この実施例では、上記２つのメモリマットＭＡＴ−ＵとＭＡＴ−Ｄを挟むように上記Ｙゲートを含むセンスラッチ回路ＳＬが中央部に共通に設けられる。メモリマットは、上記センスラッチ回路ＳＬを中心にして上側メモリマットＭＡＴ−Ｕと下側メモリマットＭＡＴ−Ｄの２つに分けられる。
【００３４】
Ｘデコーダ（Ｘ−ＤＥＣ）で形成されたメインワード線選択信号、ゲート選択信号を受けてメモリセルが接続されるワード線を選択するワード線ドライバ（Ｗ−ＤＲＩＶＥＲ）１４ａ，１４ｂは、書込み動作、消去動作及び読み出し動作のそれぞれにおいて、後述するような選択ＭＯＳＦＥＴのゲートに接続されるメインワード線と、記憶トランジスタのコントロールゲートに接続されるワード線の電位がそれぞれのモードに応じて区々であることから、それぞれの動作モードに対応した電圧の選択／非選択レベルを出力する出力回路を持つものである。これらの動作モードに必要な電圧は、基準電源、チャージポンプ昇圧回路、降圧回路等からなる内部電源、電圧切り換え回路及びそれらを制御する電圧制御回路３７１からなる内部電圧発生回路３７により形成される。
【００３５】
メモリアレイマットＭＡＴ−Ｕ及びＭＡＴ−Ｄは、図９に示すようにワード線とビット線の交点に記憶トランジスタが設けられる。特に制限されないが、上記ビット線は、グローバルビット線ＧＢＬと、かかるグローバルビット線ＧＢＬに対して図１０に示したようにドレイン選択ＭＯＳＦＥＴを介して複数の記憶トランジスタのドレインが共通に接続されるローカルビット線ＬＢＬからなる階層構造とされる。これら１つのサブブロックを構成する記憶トランジスタのソースはソース選択ＭＯＳＦＥＴを介して共通ソース線に接続される。
【００３６】
１つのサブブロックは、特に制限されないが、セクタ１ないしセクタ１２７のような１２８個（１２８本のワード線）のセクタを持ち、上記メモリマットＭＡＴ−ＵとＭＡＴ−Ｄの全体では、特に制限されないが、通常メモリ領域として１６３８４本のセクタ（ワード線）が設けられる。そして、特に制限されないが、上記メモリマットＭＡＴ−ＵとＭＡＴ−Ｄのそれぞれに２４５本の管理領域として用いられるワード線（セクタ）が設けられる。
【００３７】
ワード線の欠陥救済を行うようにするためには、冗長ワード線（セクタ）が更に加えられる。したがって、ワード線の選択を行うＸアドレス信号は、Ｘ０〜Ｘ８の９ビットから構成される。前記のようにデータ端子ＤＱ０〜ＤＱ７からＸアドレス信号を入力する方式では、かかるアドレス信号Ｘ０〜Ｘ８を取り込むために２サイクルが費やされる。
【００３８】
Ｙ方向には、特に制限されないが、正規アレイとして５１２×８＝４０９６のビット線が設けられ、前記のように冗長アレイに複数本が別に設けられる。メモリマットＭＡＴ−ＵとＭＡＴ−Ｄは、それぞれが約４Ｍ個の記憶トランジスタがが設けられ、全体として約８Ｍ個の記憶トランジスタのそれぞれに４値（２ビット）の記憶情報が記憶されるから、全体で約１６Ｍバイト（１２８Ｍビット）の情報を記憶することができる。
【００３９】
上記ビット線は、センスラッチＳＬに接続される。このセンスラッチＳＬは、先にも述べたようにビット線のハイレベルとロウレベルを読み出してセンスするとともに、それをラッチする機能を合わせ持つようにされる。このセンスラッチ回路ＳＬは、レジスタとしての機能を持つようにされる。特に制限されないが、センスラッチＳＬは、後述するように公知のダイナミック型ＲＡＭに用いられるようなＣＭＯＳセンスアンプと類似の回路が利用される。すなわち、センスラッチＳＬは、入力と出力とが交差接続された一対のＣＭＯＳインバータ回路と、複数からなるＣＭＯＳインバータ回路に動作電圧と回路の接地電圧を与えるパワースイッチから構成される。４値での読み出しや書き込みのためにビット線の他端に設けられたデータラッチＤＬが用いられる。
【００４０】
カラムデコーダ（Ｙ−ＤＥＣ）１１でのカラム選択動作は、アドレスカウンタＡＣＮＴにより形成されたアドレス信号をデコードして形成された選択信号によりセンスラッチ回路ＳＬの入出力ノードを入出力線に接続させる。冗長回路４１及び救済回路４１は、メモリマットの正規アレイの不良ビット線を冗長アレイに設けられた予備ビット線に切り換えるようにする。上記アドレスカウンタＡＣＮＴは、外部端子から供給されたシリアルクロック信号ＳＣを計数して、上記Ｙアドレス信号を発生させる。上記シリアルに入力される書込みデータは、上記シリアルクロックＳＣに同期して入力され、シリアルに出力される読み出しデータは、上記シリアルクロックＳＣに同期して出力される。クロック発生回路３４は、上記シリアルクロックＳＣを含む内部の各種クロック信号を形成する。
【００４１】
この実施例では、ワード線を１セクタとした単位での消去、書込み及び読み出しを行うようにした場合、ＨＤＣ（ハードディスクコントローラ）のような通常のマスストレージコントローラでの制御が容易になり、メモリシステムの構築が簡単となる。そして、ハードディスクメモリ等のようなファイルメモリとの互換性が採れ、それとの置き換えも容易になるものである。
【００４２】
メモリセルへの後述するような書き込みベリファイを含む書き込み動作、読み出し動作及び消去動作は、コマンドデコーダ３１、制御回路（シーケンサ）３２及びステイタス＆テスト系回路３５と、書き込みベリファイ、消去ベリファイの書き込み，消去判定回路３３により行われる。
【００４３】
この実施例では、センスラッチＳＬと同数の書き込みデータ及び読み出しデータを格納するデータラッチＤＬを上下メモリマットＭＡＴ−Ｕ及びＭＡＴ−Ｄの両側に配置し、データラッチＤＬとセンスラッチＳＬをビット線を介して接続する。そして、読み出し動作時にバッファメモリや多値判定に使用する。センスラッチＳＬからデータラッチＤＬに転送されたデータがメインアンプ（ＭＡ）３６に供給するような信号経路が設けられる。この信号経路には、上記センスラッチＳＬに設けられるようなカラムスイッチが含まれて、メインアンプＭＡに対してシリアルなデータ転送を行うようにされる。
【００４４】
図８には、この発明に係る不揮発性メモリの一実施例のブロック図が示されている。この実施例では、不揮発性メモリを各回路ブロックを大まかな機能ブロックとして表現したものであり、センスラッチ（Sense Latch)を挟んで両側にメモリアレイ(MEMORY)が設けられる。センスラッチを中心としたメモリアレイの他端側にはデータラッチ(Data Latch)が設けられる。そして、かかるデータラッチの保持データは、メインアンプ(Main Amp)を介して４ビットずつのデータが読みだされ、両側のメインアンプから合計８ビットのデータとしてデータ出力バッファ（Dout Buff)を通して外部端子Ｉ／Ｏ（０−７）から出力される。
【００４５】
内部電圧発生回路(INTERNAL POWER)で形成された内部電圧を用い、ＣＰＵ（プロセッサ）とマイクロプログラムＲＯＭ（μＲＯＭ）によりシーケンサを構成して、消去と消去ベリファイ及び書き込みと書き込みベリファイやこの発明に係るサーチ書き込みとベリファイのような一連の動作が実施される。このようなシーケンサの制御のために、制御信号ＣＥ，ＷＥ，ＣＤＥ，ＯＥ，ＲＥＳ及びＳＣと外部端子Ｉ／Ｏ（０−７）から入力されたコマンドが用いられる。同図では、メモリアレイのワード線を選択するＸデコーダ（Ｘ−ＤＥＣ）に供給されるＸアドレス（セクタアドレス）や、センスラッチに含まれるＹデコーダに供給されるＹアドレスを生成するアドレスカンウタ及びアドレス信号供給経路は省略されている。
【００４６】
図１１には、この発明に係る不揮発性メモリに用いられる記憶トランジスタの一実施例の概略素子構造断面図が示されている。同図（Ａ）は、非対称ＳＤ（ソース，ドレイン）拡散層を持つものであり、ＬＯＣＯＳによって素子分離領域が形成される。同図（Ａ）は、素子分離にＳＧｉが用いられ、ソース，ドレインが対称加田ＬＤＤ拡散層によって構成される。
【００４７】
図１２には、この発明に係る不揮発性メモリのセンスラッチＳＬを中心にしたメモリアレイ部の一実施例の回路図が示されている。同図には、センスラッチを挟んで左右にミラー反転した形態で対称的に同様な回路が構成されるので、そのいちの左側（Ｌeft)回路（例えば、前記下側メモリアレイＭＡＴ−Ｄに対応する）が例示的に示されている。
【００４８】
センス＆ラッチ回路は、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳラッチ回路により構成され、Ｐチャンネル型ＭＯＳＦＥＴの共通ソースＳＬＰと、Ｎチャンネル型ＭＯＳＦＥＴの共通ソースＳＬＮには、図示しないセンスラッチ活性化信号によりオン状態にされるパワースイッチＭＯＳＦＥＴにより電源電圧と回路の接地電位のような動作電圧が与えられる。
【００４９】
上記センスラッチＳＬは、その一対の入出力ノードが選択信号ＴＲＬとＴＲＲでそれぞれスイッチ制御される選択ＭＯＳＦＥＴを介してそれを挟む２つのメモリアレイのグローバルビット線に接続される。同図では、そのうちの一方のグローバルビット線Ｇ−ＢＬＬが例示的に示されている。センスラッチＳＬの左側の入出力ノードは、内部信号ＴＲＬが所定のハイレベルとされ、選択ＭＯＳＦＥＴがオン状態とされることで左側のメモリアレイの対応するグローバルデータ線Ｇ−ＢＬＬに接続される。
【００５０】
各ラッチ回路は、動作電圧ＳＬＰのハイレベルとＳＬＮのロウレベルにより動作状態となり、図示のワード線が選択されたときには、メモリマットの選択されたメモリセルから対応するグローバルデータ線Ｇ−ＢＬＬを介して出力される読み出し信号をそれぞれ増幅して、その論理値を判定し、保持するとともに、書き込み動作時には、データラッチＤＬＬ及びＤＬＲ（図示せず）の対応する単位データラッチに取り込まれた書き込みデータやベリファイ結果をもとに生成され、対応するメモリセルが書き込み対象セルであるか否かを示す書き込みフラグ又は書き込み禁止フラグを保持する。
【００５１】
センスラッチＳＬは、さらに、内部電圧供給点ＦＰＣとメモリアレイの対応するグローバルデータ線Ｇ−ＢＬＬとの間に直列形態に設けられる２個のＮチャンネルＭＯＳＦＥＴと、上記内部電圧供給点ＦＰＣと上記グローバルデータ線Ｇ−ＢＬＬとの間に設けられるもう１個のＮチャンネルＭＯＳＦＥＴとを含む。このうち、上記一方の直列形態のＭＯＳＦＥＴのゲートには、内部信号ＰＣＬが供給され、他方の直列形態のＭＯＳＦＥＴのゲートには、対応するラッチ回路の左側の入出力ノードに結合される。また、上記もう１つのＭＯＳＦＥＴのゲートには、内部信号ＰＲＣＬが供給される。
【００５２】
上記内部電圧供給点ＦＰＣには、多値フラッシュメモリの動作モードに応じて所定の電位とされる内部電圧が選択的に供給され、内部信号ＰＣＬ（ＰＣＲ）はビット線（グローバルビット線、以下同じ）の選択プリチャージ、センスラッチの保持データのビット線データの演算動作を制御し、内部信号ＲＰＣＬ（ＲＲＣＲ）は、ビット線の一括プリチャージを制御する。ここで、（ＰＣＲ）や（ＲＰＣＲ）は、図示しない右側のビット線に対応した制御信号である。
【００５３】
データラッチＤＬＬは、メモリアレイのグローバルデータ線Ｇ−ＢＬＬに対応して設けられ、センスラッチＳＬと同様にＣＭＯＳラッチ回路と、かかるラッチ回路を構成するＰチャンネルＭＯＳＦＥＴのソースには、それが動作状態にされるとき動作電圧が供給され、ＮチャンネルＭＯＳＦＥＴＮのソースには、それが動作状態にされるとき接地電位ＶＳＳが供給される。また、データラッチ回路の右側の入出力ノードは、Ｎチャンネル型の選択ＭＯＳＦＥＴを介して対応するグローバルデータ線Ｇ−ＢＬＬに結合される。各データラッチＤＬＬの選択ＭＯＳＦＥＴのゲートには、内部信号ＤＴＬが供給される。
【００５４】
これにより、データラッチＤＬＬの右側の入出力ノードは、内部信号ＤＴＬが所定のハイレベルとされて選択ＭＯＳＦＥＴがオン状態とされることで選択的に対応するグローバルデータ線Ｇ−ＢＬＬに接続される。また、各ラッチ回路は、上記ＤＬＰＬに動作電圧とＤＬＮＬに接地電位ＶＳＳが供給されることにより動作状態となり、例えばマルチプレクサＭＸから図示されないＹゲート回路を介して供給される書き込みデータを取り込み、保持する。
【００５５】
データラッチＤＬＬは、さらに、内部電圧供給点ＦＰＣと対応するグローバルデータ線Ｇ−ＢＬＬとの間に直列形態に設けられるＮチャンネルＭＯＳＦＥＴと、内部電圧供給点ＦＰＣと上記ラッチ回路の右側の入出力ノードとの間に設けられたもう１個のＮチャンネル型ＭＯＳＦＥＴとを含む。このうち、上記一方の直列形成のＭＯＳＦＥＴのゲートには、内部信号ＰＣＤＬが供給され、他方の直列形態のＭＯＳＦＥＴのゲートには対応する上記ラッチ回路の右側の入出力ノードに結合される。そして、上記もう１個のＭＯＳＦＥＴのゲートには、内部信号ＲＰＤＬが供給される。上記信号ＰＣＤＬは、データラッチＤＬＬのデータとビット線のデータとの演算を制御し、上記信号ＲＰＤＬとＲＤＬＬは、データラッチＤＬＬの入出力ノードのディスチャージ、プリチャージを行う。
【００５６】
ワードドライバは、記憶トランジスタのコントロールゲートが接続されたワード線に供給される選択電圧を形成する。この選択電圧は、読み出し、書き込み及び消去おそれぞれのベリファイ動作に対応して複数通りの電圧に設定される。例えば、ＶＲＷ１〜３は読み出し電圧であり、記憶トランジスタの４通りのしきい値電圧を識別するために用いられる。ＶＷＷは書き込み電圧であり、必要に応じて複数段階に変化させられる。ＶＷＶ０〜３は書き込みベリファイ電圧であり、ＶＷＥ１〜２は書き込みエラティック検出電圧であり、ＶＷＤＳは書き込みディスターブ検出電圧であり、ＶＷＥは消去電圧であり、ＶＥＶは消去ベリファイ電圧である。
【００５７】
以下、この発明に係る不揮発性メモリの動作を説明する。図１３には、消去動作を説明するためのフローチャート図が示され、図１４には消去動作のときのしきい値電圧の分布図が示されている。消去動作では、ワード線に負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。
【００５８】
この消去動作は、まず消去ベリファイ１が実施される。つまり、ワード線の電圧をＶＥＶ＝１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下なら消去状態であるので何もしないで消去動作を終了させる。上記ワード線に対応された記憶トランジスタのうち１個でもオン状態のものがあれば、消去動作を実施する。つまり、ワード線に−１６Ｖのような負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。
【００５９】
この後に消去ベリファイ２が実施される。この消去ベリファイ２は、前記消去ベリファイ１と同じであり、ワード線の電圧をＶＥＶ＝１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下になるまで繰り返し消去動作と消去ベリファイとを繰り返す。このような消去動作では、消去状態あるは既に消去状態にされた記憶トランジスタも含めて、ワード線単位での一括して消去動作が繰り返されるので、図１４（Ａ）に示したように消去状態（ "１１”）のしきい値電圧の分布は比較的広くなってしまう。そこで、図１４（Ｂ）のように消去状態（ "１１”）にしきい値電圧を狭くするようなデプリート防止処理が実施される。
【００６０】
前記のように一括消去動作が終了すると、デプリート検出が行われる。このデプリート検出では、ワード線の電圧ＶＷＶ０＝１．２Ｖとして、それ以下のしきい値電圧を持つ記憶トランジスタがなければそこで消去動作が終了する。１個でも上記１．２Ｖ以下のしきい値電圧を持つ記憶トランジスタが存在すると、それに対応して書き込みビットセットが行われ、指定ワード線つまり書き込み対象となる記憶トランジスタのコントロールゲートに例えば前記のように１８．１Ｖ（ボルト）のような書き込みワード線電圧を印加し、そのドレインつまりチャネルに例えば０Ｖの書き込み電圧を印加することによって行われる。この書き込みは、微小な書き戻しを目的とするから、上記書き込み電圧は低くしてもよい。
【００６１】
これにより、書き込み対象となる記憶トランジスタでは、そのコントロールゲート及びチャネル間でＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル現象が発生し、チャネルからフローティングゲートに電子が注入されて、そのしきい値電圧が上昇する。また、指定ワード線に結合され書き込み対象とされないメモリセルのドレインつまりチャネルには、例えば５Ｖの書き込み禁止電圧が印加され、そのコントロールゲート及びチャネル間の電圧が圧縮されてＦＮトンネル現象は発生せずメモリセルのしきい値電圧も変化しない。
【００６２】
このような書き込み（書き戻し）の書き込みベリファイＶＷＶ０を繰り返して実施することにより、上記デプリート検出された記憶トランジスタのしきい値電圧は、上記ＶＷＶ０＝１．２Ｖ以上にされる。そして、消去状態（ "１１”）ワードディスターブ検出が行われ、ワード線の電圧ＶＷＤＳ＝２．０Ｖに設定し、記憶トランジスタのしきい値電圧がかかるディスターブ電圧ＶＷＤＳ＝２．０Ｖ以下であることを確認して消去動作を終了させる。もしも、１個の記憶トランジスタでも上記しきい値電圧ＶＷＤＳ＝２．０Ｖを超えるものがあれば、消去不良として処理（異常終了）とされ、必要に応じて別セクタに切り換えられる。
【００６３】
図１５と図１６には、書き込み動作を説明するためのフローチャート図が示され、図１７と図１８には書き込み動作のときのしきい値電圧の分布図が示されている。図１６（Ａ）には、図１５での "０１”書き込みの詳細が、図１６（Ｂ）には、図１５での "００”書き込みの詳細がそれぞれ示されている。
【００６４】
この実施例の多値フラッシュメモリの書き込み動作は、まず最も高い第４のしきい値電圧を書き込み後の目標値とする記憶トランジスタつまり“０１”セルに対する書き込みバイアス動作から開始される。この“０１”セルに対する書き込みバイアス動作は、前記のようなサーチ書き込み動作と通常書き込み動作及びそれぞれのベリファイ動作（ＶＷＶ３＝４．８Ｖ）により実施される。つまり、図１６（Ａ）のように、“０１”セルに対応したデータラッチに書き込みの有無に対応したデータラッチ処理が行われ、同図では省略されていが、前記のような複数回のサーチ書き込みとベリファイの後にパルス幅が１００μｓのように比較的長くされた書き込み動作が実施される。
【００６５】
この“０１”セルに対する書き込みは、しきい値電圧がＶＷＶ３＝４．８Ｖ以上になればよいから、上記のようにパルス幅を１００μｓの比較的大きくして１回でのしきい値電圧の変化分ΔＶthを大きくして書き込み時間の短縮化を図るようにするものである。例えば、通常の書き込み特性を持つものでは、２回程度の書き込み動作によって終了される。このように前記サーチ書き込みを除いて当初から書き込みワード線電圧の印加時間を長くして比較的粗っぽく行われ、ベリファイ動作の所要回数も例えば２回で済むようにして、書き込み所要時間も相応して短くてすむように設定される。
【００６６】
図１５に示すように、“００”セル及び“１０”セルに対する書き込動作が上記同様にして行われる。つまり、図示しないが書き込み開始時には前記のようなサーチ書き込みとベリファイが複数回挿入される。“００”セル及び“１０”セルに対する書き込動作によるしきい値電圧の分布は、図１７及び図１８に示すようにが比較的狭い範囲に納まるように高精度に制御される必要があるため、例えば“００”セルに対しては、前記サーチ書き込み後の通常書き込み動作において書き込みパルスの印加時間ＴＮ（Ｎ回目の書き込みパルスのパルス幅）が、ＴＮ＝１．２×（ＴＮ−１累積時間）−（ＴＮ−１累積時間）のように設定される。このことは、特に制限されないが、“１０”セルに対しても同様に行うようにされる。この結果、しきい値電圧の変化分ΔＶthが小さくなり、ベリファイ動作の所要回数も例えば８回と多くなって、書き込み所要時間も、“０１”セルの数倍程度に長くされる。
【００６７】
書き込み動作時、メモリアレイの指定ワード線、つまりこの選択ワード線に結合される記憶トランジスタのコントロールゲートには、１８．１Ｖのような高電圧にされたワード線電圧が共通に印加される。このとき、メモリアレイの選択ワード線に結合される記憶トランジスタのうち、書き込み対象とされる記憶トランジスタ（以下、書き込み対象セルと称する）のドレインが結合されるビット線つまりグローバルビット線及びローカルビット線（以下、書き込み対象ビット線と称する）には、書き込みデータの論理値に応じて選択的に０Ｖ、２Ｖ、３Ｖが印加され、書き込み対象とされないメモリセル（以下、書き込み非対象セルと称する）のドレインが結合されるビット線（以下、書き込み非対象ビット線と称する）には、すべて５Ｖの書き込み禁止電圧とされる。
【００６８】
これにより、“０１”セル，“００”セルならびに“１０”セルのコントロールゲート及びチャネル間には、それぞれ１８Ｖ，１６Ｖあるいは１５Ｖの電圧が印加される形となり、各メモリセルのフローティングゲートには、ＦＮトンネル現象によって、そのコントロールゲート及びチャネル間電圧に応じた量の電子が注入され、相応してそのしきい値電圧が上昇する。つまり、“００”セルは、“０１”セルに比べてしきい値電圧の変化幅は小さく、さらに“１０”セルは“０１”セルに比べてしきい値電圧の変化幅は小さくてよいから、印加電圧を小さくしてしきい値制御性を高め、かつ素子の特性劣化を防止する。
【００６９】
上記のような“０１”セル，“００”セルならびに“１０”セルに対して書き込み動作が終了すると、図１５に示すように“１１”セル，“１０”セルならびに“００”セルの順でエラティック／ディスターブ検出が実施される。つまり、図１８において、まず“１１”セルについてワード線の選択レベルをＶＷＤＳ＝２．０Ｖにし、そのしきい値電圧が消去状態の上限値を超えないこと（ディスターブ）を検出し、以下、“１０”セル及び“００”セルに対してＶＷＥ１＝３．２Ｖ、ＶＷＥ２＝４．５Ｖにしてそれぞれのしきい値電圧の上限値を超えないこと、つまりはエラティック書き込みが行われていないことを検出する。
【００７０】
前記のサーチ書き込みの後のベリファイ動作では、設定された電圧以上に書き込まれたことは検出できるが、決められてしきい値電圧の分布を超えて書き込まれてしまうことが検出できないので、この実施例のようなエラティック検出動作が必要になるものである。上記のようなエラティック／ディスターブ検出によりエラーが発生すると、消去動作が実施されて再び“０１”セルからの一連の書き込み動作が実施される。そして、かかるエラティック／ディスターブ検出で不良が２回目であると判定されたなら、以上終了となり、例えばかかるワード線（セクタ）は不良として予備のセクタに切り換えられる。（図示せず）。
【００７１】
図１９には、読み出し動作を説明するためのフローチャート図が示され、図２０には読み出し動作のときのしきい値電圧の分布図が示され、同図には読み出し電圧も合わせて示されている。
【００７２】
この実施例の多値フラッシュメモリの読み出し動作は、ワード線の選択レベルをＶＲＷ１＝２．２Ｖにして読み出し動作が実施される。つまり、消去状態“１１”のセルは、ビット線にロウレベルを出力し、それ以外はビット線にハイレベルを出力させる。センスラッチＳＬは、このビット線のハイレベル／ロウレベルを判定して、下位データ用のデータラッチにデータ転送を行う。
【００７３】
次に、ワード線の選択レベルをＶＲＷ２＝３．４Ｖにして読み出し動作が実施される。つまり、消去状態“１１”のセルと、“１０”セルは、ビット線にロウレベルを出力し、それ以外“００”のセルと“０１”のセルはビット線にハイレベルを出力させる。センスラッチＳＬによりこれを判定し、上位データ用のデータラッチにデータ転送を行う。
【００７４】
次に、ワード線の選択レベルをＶＲＷ３＝４．７Ｖにして読み出し動作が実施される。つまり、消去状態“１１”のセルと、“１０”セル及び“００”セルは、ビット線にロウレベル（Ｌ）を出力し、“０１”のセルのみがビット線にハイレベル（Ｈ）を出力させる。センスラッチＳＬによりこれを判定し、下位のデータラッチに取り込まれたデータと排他的論理和演算を行う。つまり、下位のデータラッチのデータが“１”又は“０”で上記センスラッチＳＬのデータが“１”又は“０”のように一致したなら“０”を下位データラッチに転送する。不一致のときには、“１”を下位データラッチに転送する。上記下位データラッチ及び上位データラッチの出力信号は、反転されてメインアンプＭＡを通して出力される。これにより、次の表１のような論理状態での読み出しが行われる。
【００７５】
0003922516.tif 000002
ここで、Ｒ１〜Ｒ３は、ＶＲＷ１〜ＶＲＷ３読み出しでＨはハイレベル／Ｌはロウレベルを示している。Ｒ１＊Ｒ３の＊は排他的論理和演算を表している。れによりセルに記憶された４通りの記憶情報“１１”、“１０”、“００”及び“１０”が、それに対応した上位ビットと下位ビットの２ビットのデータとして読み出される。
【００７６】
図２１には、この発明に係るフチッシュメモリの記憶状態を説明するためのしきい値電圧の分布図が示されている。図２１（Ａ）は、前記のような１つの記憶トランジスタに４値を記憶させる例が示されており、記憶情報“００”、“１０”に対応したしきい値電圧の分布は、隣接するしきい値電圧との間でのマージンを確保するよう狭帯化、つまりは高精度のしきい値電圧の制御を必要とするものである。それ故、前記のようなエラティックセルが発生するとそれが直ちに不良セクタに結びつく確率が高くなる。
【００７７】
これに対して、本願発明の書き込み方法では、記憶トランジスタの過剰書き込み特性を想定し、かかる過剰書き込み特性を探り出すためのサーチ書き込み動作を実施するものであるので、記憶情報の多値化を図りつつ、安定した書き込み動作を実現することができる。
【００７８】
このようなエラティックな過剰書き込みによるエラーは、４値のような多値記憶には限定されない。図２１（Ｂ）のように２値の記憶動作を行うものでも、記憶情報“０”と“１”との間のマージンは、電源電圧の低電圧化に対応して小さくなる。それ故、半導体記憶装置の低電圧化に対応して上記マージンが小さくなるので、かかる２値記憶の不揮発性メモリでも安定的な書き込み動作を図る上でこの発明に係るサーチ書き込み動作の実施は有益なものとなる。
【００７９】
図２２には、この発明に係るフラッシュメモリを用いたメモリ装置の一実施例のブロック図が示されている。この実施例のメモリ装置は、そのデータ記憶部に前記実施例のようなフラッシュメモリが用いられる。このフラッシュメモリのデータ書込みと読み出しは、専用ＬＳＩによって構成されたＥＣＣ回路によりデータの誤り・検出が行われる。
【００８０】
ＥＥＰＲＯＭ等によりセクタ管理テーブルが構成される。このセクタ管理テーブルは、特に制限されないが、１つのワード線単位での書込み、読み出し及び消去を行うようにし、それを１つのセクタとして扱うようにするものである。このセクタ単位のでのデータの書き換えにより、書き換え回数（書込み回数又は消去回数）を計数しておき、それが許容値を越えるとそのセクタへのアクセスを禁止して信頼性を高くするものである。
【００８１】
フラッシュメモリに対する書込み動作は、読み出し時間に比べて長い時間を必要とする。それ故、ホストシステム等からの書込み動作は、上記フラッシュメモリに対して直接行うのではなく、ライトバッファに対して書込みデータの入力が行われる。特に制限されないが、ライトバッファは、上記１セクタ分の記憶容量を持つ、１セクタ分の記憶データを取り込む。ライトバッファに取り込まれた書込みデータは、フラッシュメモリのセンスラッチに対してバイト単位で順次に書き込まれる。上記１セクタ分のデータをセンスラッチに書込むと、前記のような書込み動作が開始される。
【００８２】
読み出し動作は、前記のようにフラッシメモリに対して先頭アドレスを供給すると、１セクタ分のデータが内部のアドレス発生回路（アドレスカウンタ）により形成されたアドレスの順序により１バイト単位でシリアルに出力される。
【００８３】
上記のような書込み動作や、読み出し動作及びセクタ管理テーブルの制御は、ワンチップマイコン（１チップのマイクロコンピュータ）により行われる。この実施例のメモリ装置は、従来のハードメモリ装置やフロッピーディスクメモリ装置と互換性を持つようにされ、標準バスインターフェイス部を介して標準バスに接続される。この標準バスには、図示しないが、ホストシステムを構成する中央処理装置ＣＰＵ、メインメモリ、キャッシュメモリ（第１キャッシュメモリ、第２キャッシュメモリ）等が接続される。
【００８４】
図２３には、本発明に係る半導体集積回路装置の他の一実施例の全体の回路ブロック図が示されている。この実施例の半導体集積回路装置ＣＨＩＰは、図示のような複数の回路ブロック、すなわち入出力回路Ｉ／Ｏ、内部電圧発生回路ＶＧ、制御回路ＵＬＣ、フラッシュメモリＦＥＰＲＯＭ、Ｄ／Ａ変換器ＤＡＣ、Ａ／Ｄ変換器ＡＤＣ、割り込み制御回路ＩＶＣ、クロック発生回路ＣＧＣを有するシステムパワーマネジメント回路ＳＰＭＣ、中央処理部ＣＰＵ、スタティックメモリＳＲＡＭ、ＤＭＡコントローラＤＭＡＣ、ダイナミック型メモリＤＲＡＭ、を含む。
【００８５】
それらの回路ブロックは、内部バスＢＵＳ、制御バスＣＢＵＳに結合されている。それらは半導体集積回路装置を構成すべき図示しない半導体基板に搭載される。上記システムパワーマネジメント回路ＳＰＭＣは、システムＬＳＩに搭載される各モジュールにおいて、消費される電力を制御する機能を有する。
【００８６】
半導体集積回路装置は、入出力回路Ｉ／Ｏにつながる入出力外部端子Ｔｉｏ１ないしＴｉｏｎと、負論理レベルのようなリセット信号ｒｅｓｂが供給される外部端子Ｔ１と、制御用外部端子Ｔ２と、第１動作制御信号ｃｍｑが供給される第１動作制御用外部端子Ｔ３と、第２動作制御信号ｃｐｍｑが供給される第２動作制御用外部端子Ｔ４と、外部クロック信号ｃｌｋが供給されるクロック用外部端子Ｔ５と、複数の電源電圧（ｖｄｄ、ｖｃｃｄｒ、ｖｓｓ）が供給される複数の電源用外部端子Ｔ６、Ｔ７、Ｔ８とを持つ。
【００８７】
図示の半導体集積回路装置は、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。すなわち、図示のほとんどの回路ブロックは、ＡＳＩＣ構成を容易ならしめるように、それぞれ独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。ＡＳＩＣとしては、図示の回路ブロックの内、実現すべき電子システムが必要としない回路ブロックは、半導体基板上に搭載しないようにすることができる。逆に、図示されていない機能単位の回路ブロックを追加することもできる。
【００８８】
中央処理部ＣＰＵは、特に制限されないが、いわゆるマイクロプロセッサと同様な構成にされる。すなわち中央処理部ＣＰＵは、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。
【００８９】
中央処理部ＣＰＵは、フラッシュメモリＦＥＰＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。中央処理装置ＣＰＵは、入出力回路Ｉ／Ｏを介して入力される外部データの取り込み、制御回路ＵＬＣに対するデータの入出力、フラッシュメモリＦＥＰＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、Ｄ／Ａ変換器ＤＡＣへのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換器によってＡ／Ｄ変換されたデータの読み出し、スタティック型メモリＳＲＡＭ、ダイナミック型メモリＤＲＡＭへのデータの読み出し、書込み、ＤＭＡコントローラＤＭＡＣの動作制御等を行う。制御バスＣＢＵＳは、中央処理部ＣＰＵによる図示の回路ブロックの動作制御のために利用され、またＤＭＡコントローラＤＭＡＣなどの回路ブロックからの状態指示信号を中央処理部ＣＰＵに伝えるために使用される。中央処理部ＣＰＵは、また割り込み制御回路ＩＶＣにおける指示レジスタＲＧ５などにセットされた動作制御信号を内部バスＢＵＳを介して参照して必要な処理を行う。
【００９０】
中央処理部ＣＰＵは、クロック発生回路ＣＧＣから発生されるシステムク
ロック信号Ｃ２を受けそのシステムクロック信号Ｃ２によって決められる動
作タイミング、周期をもって動作される。中央処理部ＣＰＵは、その内部の主要部が、ＣＭＯＳ回路、すなわちｐＭＯＳとｎＭＯＳとからなる回路から構成される。特に制限されないが、中央処理部ＣＰＵを構成するＣＭＯＳ回路は、図示しないＣＭＯＳスタテック論理回路、ＣＭＯＳスタテックフリップフロップのようなスタティック動作可能なＣＭＯＳスタテック回路と、信号出力ノードへの電荷のプリチャージと信号出力ノードへの信号出力とをシステムクロック信号Ｃ２に同期して行うようなＣＭＯＳダイナミック回路とを含む。
【００９１】
中央処理部ＣＰＵは、クロック発生回路ＣＧＣからのシステムクロック信号Ｃ２の供給が停止されたなら、それに応じて動作停止状態にされる。停止状態において、ダイナミック回路の出力信号は、回路に生じる不所望なリーク電流によって不所望に変化されてしまう。スタテックフリップフロップ回路構成のレジスタ回路のような回路は、システムクロック信号の非供給期間であっても、以前のデータを保持する。
【００９２】
システムクロック信号Ｃ２の非供給期間においては、中央処理部ＣＰＵの内部のスタテック回路における各種ノードでの信号レベル遷移が停止され、またダイナミック回路での出力ノードでのデスチャージないしプリチャージが停止される。この状態では、動作状態のＣＭＯＳ回路が消費する動作電流のような比較的大きい消費電流、すなわち各種ノード及びそれぞれにつながる配線が持つ浮遊容量、寄生容量へ信号変位を与えるように電源線から与えられるチャージ、デイスチャージ電流は、実質的にゼロとなる。このことから中央処理部ＣＰＵは、ＣＭＯＳ回路のリーク電流に等しいような小さい電流しか流れず、低消費電力状態となる。
【００９３】
割り込み制御回路ＩＶＣは、外部端子Ｔ１に負論理レベルのようなリセット信号を受け、外部端子Ｔ３を介して第１動作信号ｃｍｑを受け、外部端子Ｔ４を介して第２動作制御信号ｃｐｍｑを受け、また、外部端子Ｔ２に、半導体集積回路装置の動作状態を指示する状態指示信号を出力する。割り込み制御回路ＩＶＣは、かかるリセット信号ｒｅｓｂ、動作制御信号ｃｍｑ、ｃｐｍｑ及び状態指示信号に対応してそれぞれの位置のビットが設定されるようなレジスタＲＧ５を持つ。レジスタＲＧ５における状態指示信号は、内部バスＢＵＳを介して中央処理部ＣＰＵによって更新される。外部端子Ｔ３、Ｔ４を介してレジスタＲＧ５にセットされた動作制御信号ｃｍｑ、ｃｐｍｑは、前述のように、内部バスＢＵＳを介し中央処理部ＣＰＵによって参照される。
【００９４】
特に制限されないが、割り込み制御回路ＩＶＣは、その内部にダイナミック型メモリのリフレッシュ動作のための図示しないリフレッシュアドレスカウンタを持つ。割り込み制御回路ＩＶＣにおけるかかるリフレッシュアドレスカウンタは、第１、第２動作制御信号ｃｍｑ、ｃｐｍｑによって第１及び第３モードが指示されているなら、すなわち半導体集積回路装置に対して動作モードか、動作スタンバイモードが指示されているなら、クロック発生回路ＣＧＣからのシステムクロック信号に基づいて歩進され、周期的に更新されるリフレッシュアドレス情報を形成する。
【００９５】
クロック発生回路ＣＧＣは、外部端子Ｔ５を介して外部クロック信号ｃｌｋを受け、その外部クロック信号ｃｌｋに対応した周期のシステムクロック信号Ｃ２を形成する。なお、クロック発生回路ＣＧＣと中央制御部ＣＰＵとの間の信号線が単純化されて表現されているけれども、システムクロック信号Ｃ２は、中央制御部ＣＰＵ内の図示しない回路の順序立った動作のために、一般的なプロセッサに対するクロック信号と同様に、多相信号からなると理解されたい。
【００９６】
入出力回路Ｉ／Ｏは、外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の外部端子を介して外部から供給される信号を受け、また外部端子Ｔｉｏ１ないしＴｉｏｎの内の所望の端子に出力すべき信号を内部バスＢＵＳを介して受ける。入出力回路Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路からなるような制御レジスタＲＧ４と図示しないデータレジスタとを持つ。
【００９７】
制御レジスタＲＧ４は、中央処理部ＣＰＵによって選択され、かつ中央処理部ＣＰＵによって、当該入出力回路Ｉ／Ｏのための制御データ、例えば、データ入力／出力指示や高出力インピーダンス状態指示などの制御データが与えられる。データレジスタは、外部端子Ｔｉｏ１ないしＴｉｏｎと、内部バスＢＵＳとの間のデータの転送のために利用される。外部端子Ｔｉｏ１ないしＴｉｏｎのビット幅すなわち端子数と、内部バスＢＵＳのビット幅が異なるような場合、データレジスタは、大きいビット幅に対応されるようなビット数を持つようにされ、中央処理部ＣＰＵによる動作制御に従ってビット数変換を行う。
【００９８】
例えば外部端子Ｔｉｏ１ないしＴｉｏｎの個数が６４のような数であるのに対し、内部バスＢＵＳのビット幅が２５６ビットのような比較的大きい数であるような場合、６４ビット単位をもって外部端子Ｔｉｏ１ないしＴｉｏｎに次々に供給される直列データは、中央処理部ＣＰＵによる直列ー並列データ変換制御によってデータレジスタに順次に供給され、２５６ビットのデータに変換される。逆に、内部バスＢＵＳからデータレジスタにセットされた２５６ビットのデータは、中央処理部ＣＰＵによる並列ー直列データ変換制御によって、６４ビット毎に分けられて外部端子Ｔｉｏ１ないしＴｉｏｎに順次に供給される。
【００９９】
入出力回路Ｉ／Ｏの信号入力のための回路及び信号出力のための回路は、その入力及び出力動作がシステムクロック信号によって制御されるようにされる。それ故に、入出力回路Ｉ／Ｏは、システムクロック信号が供給されなくなった時には、上記中央処理部ＣＰＵと同様に低消費電力状態にされることになる。
【０１００】
制御回路ＵＬＣは、電子システムの必要に応じて適宜に設けられる制御回路である。この制御回路ＵＬＣとしては、例えば、ハードデイスク装置におけるモータサーボコントロール、ヘッドのトラッキング制御、誤り訂正処理や、画像、音声処理における画像や音声データの圧縮伸長処理のようなのような実現すべき電子システムに応じて適宜に設けられる。制御回路のＵＬＣは、中央処理部ＣＰＵと同様にその動作がシステムクロック信号によって制御される。フラッシュメモリＦＥＰＲＯＭは、前述のように、中央処理装置ＣＰＵによって読み出され実効されるべき命令、固定データを記憶する。
【０１０１】
Ｄ／Ａ変換器ＤＡＣは、内部バスＢＵＳを介して供給されるところのアナログ信号に変換すべきデジタルデータを受けるレジスタＲＧ２を持ち、かかるデジタルデータに基づいてアナログ信号を形成する。レジスタＲＧ２は、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってデジタルデータがセットされる。Ｄ／Ａ変換器ＤＡＣのＤ／Ａ変換開始タイミング、Ｄ／Ａ変換結果の出力タイミングのようなＤ／Ａ変換動作は、システムクロック信号によって制御される。Ｄ／Ａ変換器ＤＡＣによって形成されたアナログ信号は、特に制限されないが、内部バスＢＵＳ及び入出力回路Ｉ／Ｏを介して外部端子Ｔ１ないしＴｎの所望の端子に供給される。尚、ここでは上記外部端子Ｔ１ないしＴｎを入出力兼用端子（ピン）としているが、入力用端子と出力用端子に分離して設けてもよい。
【０１０２】
Ｄ／Ａ変換器ＤＡＣは、その詳細を図示しないけれども、高精度ＤＡ変換が必要とされる場合は、得るべきアナログ量の基準とするような基準電圧源もしくは基準電流源を持つようにされる。かかる基準電圧源もしくは基準電流源は、一種のアナログ回路を構成するとみなされ、第２モード及び第３モード、すなわち完全スタンバイモード、及び動作スタンバイにおいて無視し得ない電流を消費してしまう危険性を持つ。それ故にそのような場合の消費電流の低減を可能にするよう、かかる基準電圧源もしくは基準電流源に対しては、上記第２モード、第３モードにおいて、スイッチオフするようなＭＯＳＦＥＴスイッチを設定される。
【０１０３】
Ａ／Ｄ変換器ＡＤＣは、外部端子Ｔ１ないしＴｎのうちの所望の端子と入出力回路Ｉ／Ｏと内部バスＢＵＳを介して供給されるようなアナログ信号を受け、制御回路ＵＬＣもしくは中央処理部ＣＰＵによってそのＡ／Ｄ変換の開始が制御され、システムクロック信号Ｃ２に従うようなクロック制御のもとで上記アナログ信号をデイジタル信号に変換し、得られたデジタル信号をレジスタＲＧ１にセットする。
【０１０４】
Ａ／Ｄ変換器ＡＤＣもまた、上記Ｄ／Ａ変換器ＤＡＣと同様に、高精度ＡＤ変換が必要とされる場合は、デジタル変換すべき量子化レベルの基準とされるような基準電圧源もしくは基準電流源を持つようにされる。Ａ／Ｄ変換器ＡＤＣにおけるかかる基準電圧源もしくは基準電流源もまた完全スタンバイモード、及び動作スタンバイモードにおいて無視し得ない電流を消費する危険性を持つ。それ故にその場合には、上記同様なＭＯＳＦＥＴスイッチが、かかる基準電圧源もしくは基準電流源に適用される。
【０１０５】
スタテイック型メモリＳＲＡＭは、そのメモリセルとして、その詳細は図示しないが、ＣＭＯＳスタテック型メモリセル、すなわちＣＭＯＳラッチ回路とそれに対するデータ入出力のための一対の伝送デートＭＯＳＦＥＴとからなるような構成のメモリセルを持つ。ＣＭＯＳスタテック型メモリセルは、スタテックに情報を保持し、かつ情報保持のために、著しく小さい動作電流しか必要しないという特徴を持つ。
【０１０６】
かかるスタテイック型メモリＳＲＡＭは、実質上は、ＣＭＯＳスタテイック型ランダム・アクセス・メモリを構成するようにされる。すなわち、スタテイック型メモリＳＲＡＭは、マトリクス配置の複数のＣＭＯＳスタテック型メモリセルからなるメモリアレイと、内部バスＢＵＳを介して供給されるようなロウアドレス信号をデコードしそれによってメモリアレイにおけるワード線を選択するロウ系アドレス・デコード・ドライブ回路と、カラムアドレス信号をデコードしそれによってカラム・デコード信号を形成するカラム系アドレスデコード回路と、かかるカラム・デコード信号によって動作されメモリアレイにおけるデータ線を選択しそれを共通データ線に結合させるカラムスイッチ回路と、共通データ線に結合された入出力回路と、読み出し書込み制御回路とを含む構成とされる。
【０１０７】
メモリアレイに関連するかかるアドレス・デコード・ドライブ回路のような回路すなわちメモリアレイ周辺回路は、ＣＭＯＳスタテック回路から構成される。それ故に、スタテック型メモリセルＳＲＡＭは、読み出し、書込み動作が行われない情報保持動作のみだけなら、比較的低消費電力状態に置かれるととなる。なお、ＣＭＯＳスタティック型メモリは、メモリセルサイズが比較的大きくなり、その記憶容量に対する全体のサイズが比較的大きくなってしまうという考慮すべき特徴を持ち、大きな記憶容量にすることが比較的困難である。
【０１０８】
ＤＭＡコントローラ、すなわちダイレクト・メモリ・アクセス・コントローラＤＭＡＣは、中央処理部ＣＰＵによってその動作が制御され、中央処理部ＣＰＵによって指示された回路ブロック間の内部バスＢＵＳを介するデータ転送を、中央処理部ＣＰＵになり代わって制御する。ＤＭＡコントローラＤＭＡＣの詳細は、独立の半導体集積回路装置として構成されるＤＭＡコントローラと実質的に同じ構成にし得るので更にの詳細な説明は行わないが、その内部のレジスタＲＧ７等に、中央処理部ＣＰＵによってセットされる転送元情報、転送先情報、データ転送量情報等の設定情報に基づいて、データ転送制御を行う。
【０１０９】
ダイナミック型メモリＤＲＡＭは、そのメモリセルすなわちダイナミック型メモリセルが、典型的には、電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができる。
【０１１０】
ダイナミック型メモリＤＲＡＭは、それがその記憶容量にかかわらずに比較的小さいサイズをもって構成され得るから、他の回路ブロックとを搭載する半導体基板は、比較的小さいサイズにされ得る。これに応じた利点も期待できる。すなわち、半導体基板のサイズは、得るべき半導体集積回路装置の電気的性能、熱的、機械的ストレスに関係するような信頼性、製造歩留まり、価格等々にも影響を及ぼすものであり、小さい方が有利で有る。比較的小さいサイズの半導体基板に大容量のメモリとともに複数の回路ブロックを搭載可能となることによって、更に優れた性能の電子システムを実現を可能とする半導体集積回路装置を提供することができるようになる。
【０１１１】
半導体チップにフラシュメモリＦＥＰＲＯＭを搭載した場合、前記エラテックセルの発生により直ちに不良セクタとして処理しようとすると、不良セクタが増加してメモリ容量不足となってしまい、他の回路が正常でもフラシュメモリＦＥＰＲＯＭの係るセクタ不良の増加によってシステム全体が不良化してしまう。これに対して、この発明に係るフラッシュメモリでは、前記のようなエラテックセルを考慮したサーチ書き込みを実施しているので、突発的に過剰書き込み特性を持つセルが発生しても、正常セルと同様に書き込むことが可能となり、不良セクタの発生率を大幅に低下させることができる。これにより、この発明に係るフラッシュメモリは、不良セクタの実質的な発生率が大幅に低下し、しかも安定的に高速に書き込み動作を実施することができるから、複数の回路機能を持つシステムＬＳＩに搭載されるフラッシュメモリとして極めて有益なものとなる。
【０１１２】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリにおいて、上記記憶素子に対して所定の書き込み量での書き込み動作を実施した後にベリファイ動作を行って上記浮遊ゲートに蓄積された電荷量を制御する書き込み制御回路に対して、書き込み開始時に上記所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行うようにさせることにより、安定的な書き込み動作と、実質的な書き込み時間の短縮化及び不良発生率の改善を図ることができるという効果が得られる。
【０１１３】
（２）  上記に加えて、上記書き込み量を、電圧レベルと書き込み時間の積により設定し、上記所定の書き込み量を、上記記憶素子のしきい値電圧の変化分がほぼ一定になるような電圧と時間により設定し、上記サーチ書き込み動作での書き込み量の複数回分を上記所定の書き込み量に対応するよう設定することにより、過剰書き込み特性及び正常な書き込み特性を持つセルに対する確実で安定的な書き込み動作を実現できるという効果が得られる。
【０１１４】
（３）  上記に加えて、上記記憶素子に浮遊ゲートに蓄積された電荷量に対応した４値からなる記憶情報を持つようにすることにより、大記憶容量化と安定的な書き込み動作を実現できるという効果が得られる。
【０１１５】
（４）  上記に加えて、上記所定の書き込み量を、書き込み回数に対応して書き込み量を増加させて、各書き込み動作に対応した上記しきい値電圧の変化分をほぼ一定になるように制御することにより、正常な書き込み特性を持つセルに対する確実で安定的な書き込み動作を実現できるという効果が得られる。
【０１１６】
（５）  上記に加えて、上記サーチ書き込み動作として、上記所定の書き込み量に対応した書き込み動作に比べて書き込み電圧及び書き込み時間を共に小さくすることにより、過剰な書き込み特性を軽減させることができるからより安定的な書き込み動作と、実質的な書き込み時間の短縮化及び不良発生率の改善を図ることができるという効果が得られる。
【０１１７】
（６）  上記に加えて、上記書き込み回数に対応した書き込み量の増加を、直前の書き込み動作に比べて書き込み電圧が一定が書き込み時間を増加させることにより電源回路の簡素化を図りつつ、確実で安定的な書き込み動作を実現できるという効果が得られる。
【０１１８】
（７）  上記に加えて、上記書き込み回数に対応した書き込み量の増加を、直前の書き込み電圧と書き込み時間とが共に増加させることにより、メモリセルにかかる電圧を緩和しつつ、確実で安定的な書き込み動作を実現できるという効果が得られる。
【０１１９】
（８）  複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリの書き込み方法として、書き込み開始時に所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行い、かかる複数回のサーチ書き込み動作及びベリファイ動作の後に上記所定の書き込み量に設定された書き込み動作及びそれに対応したベリファイ動作を行なうようような書き込み動作制御の設定が行われ、上記ベリファイ動作により上記記憶素子の浮遊ゲートの電荷量に対応したしきい値電圧が所望のしきい値電圧に到達したと判定したなら書き込み動作を終了させることにより、安定的な書き込み動作と、実質的な書き込み時間の短縮化及び不良発生率の改善を図った不揮発性メモリを実現できるという効果が得られる。
【０１２０】
（９）  上記に加えて、上記書き込み量を、電圧レベルと書き込み時間の積により設定し、上記所定の書き込み量を、上記記憶素子のしきい値電圧の変化分がほぼ一定になるような電圧と時間により設定し、上記サーチ書き込み動作での書き込み量の複数回分を上記所定の書き込み量に対応するよう設定することにより、過剰書き込み特性及び正常な書き込み特性を持つセルに対する確実で安定的な書き込み動作の不揮発性メモリを実現できるという効果が得られる。
【０１２１】
（１０）  上記に加えて、上記記憶素子に浮遊ゲートに蓄積された電荷量に対応した４値からなる記憶情報を持つようにすることにより、大記憶容量化と安定的な書き込み動作を実現した不揮発性メモリを得ることができるという効果が得られる。
【０１２２】
（１１）  上記に加えて、上記所定の書き込み量を、書き込み回数に対応して書き込み量を増加させて、各書き込み動作に対応した上記しきい値電圧の変化分をほぼ一定になるように制御することにより、正常な書き込み特性を持つセルに対する確実で安定的な書き込み動作を実現した不揮発性メモリを得ることができるという効果が得られる。
【０１２３】
（１２）  上記に加えて、上記サーチ書き込み動作として、上記所定の書き込み量に対応した書き込み動作に比べて書き込み電圧及び書き込み時間を共に小さくすることにより、過剰な書き込み特性を軽減させることができるからより安定的な書き込み動作と、実質的な書き込み時間の短縮化及び不良発生率の改善を図った不揮発性メモリを実現できるという効果が得られる。
【０１２４】
（１３）  上記に加えて、上記書き込み回数に対応した書き込み量の増加を、直前の書き込み動作に比べて書き込み電圧が一定が書き込み時間を増加させることにより電源回路の簡素化を図りつつ、確実で安定的な書き込み動作を実現した不揮発性メモリを得ることができるという効果が得られる。
【０１２５】
（１４）  上記に加えて、上記書き込み回数に対応した書き込み量の増加を、直前の書き込み電圧と書き込み時間とが共に増加させることにより、メモリセルにかかる電圧を緩和しつつ、確実で安定的な書き込み動作を実現した高信頼性の不揮発性メモリを得ることができるという効果が得られる。
【０１２６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、サーチ書き込みによって所望のししきい値電圧を超えたとき、エラティック検出を行って不良なら直ちに消去動作を行い、再度エラーなら不良セクタと判定して冗長セタクに切り換えるようにしてもよい。前記図２２や図２３のシステムでは、フラッシュメモリに対して書き込みも読み出しも行わない空き時間を利用し、エラティックセルによって不良とされたセクタに対して再度の消去動作と書き込み動作を実施し、もしも良好に書き込めるようになったなら管理情報を書き換えて予備セクタに登録するようにしてもよい。
【０１２７】
メモリアレイ及びその具体的回路は、前記のような消去、書き込み及び読み出し動作を行うものであれば何であってもよい。また、記憶状態は前記実施例のは逆にするものであってもよい。例えば前記図２１等の“０１”や“１”のしきい値電圧の分布を消去状態とし、書き込み動作ではしきい値電圧を低くするようにして、残り３値又は１値の記憶状態を作り出すものであってもよい。この発明は、不揮発性メモリ及びその書き込み方法として広く利用することができる。
【０１２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリにおいて、上記記憶素子に対して所定の書き込み量での書き込み動作を実施した後にベリファイ動作を行って上記浮遊ゲートに蓄積された電荷量を制御する書き込み制御回路に対して、書き込み開始時に上記所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行うようにさせることにより、安定的な書き込み動作と、実質的な書き込み時間の短縮化及び不良発生率の改善を図ることができる。
【０１２９】
複数のワード線及び複数のビット線と、上記複数のワード線と複数のビット線との交点に浮遊ゲートに蓄積された電荷量に対応した記憶情報を持つ複数の記憶素子を有し、電気的に上記記憶情報の書き込み動作及び消去動作を行う不揮発性メモリの書き込み方法として、書き込み開始時に所定の書き込み量に対して少ない書き込み量に設定されたサーチ書き込み動作及びそれに対応したベリファイ動作を１ないし複数回行い、かかる複数回のサーチ書き込み動作及びベリファイ動作の後に上記所定の書き込み量に設定された書き込み動作及びそれに対応したベリファイ動作を行なうようような書き込み動作制御の設定が行われ、上記ベリファイ動作により上記記憶素子の浮遊ゲートの電荷量に対応したしきい値電圧が所望のしきい値電圧に到達したと判定したなら書き込み動作を終了させることにより、安定的な書き込み動作と、実質的な書き込み時間の短縮化及び不良発生率の改善を図った不揮発性メモリを実現できる。
【図面の簡単な説明】
【図１】この発明に係る不揮発性メモリの書き込み方法の一実施例を示す説明図である。
【図２】この発明に係る不揮発性メモリの書き込み方法の他の一実施例を示す説明図である。
【図３】この発明に係る不揮発性メモリの書き込み方法の更に他の一実施例を示す説明図である。
【図４】この発明に係る不揮発性メモリの書き込み方法を説明するための特性図である。
【図５】この発明に係る不揮発性メモリの書き込み特性を説明するための特性図である。
【図６】この発明に係る不揮発性メモリの書き込み特性を説明するための特性図である。
【図７】この発明に係る不揮発性メモリの一実施例を示すブロック図である。
【図８】この発明に係る不揮発性メモリの一実施例を示すブロック図である。
【図９】この発明に係る不揮発性メモリのメモリアレイマット部の一実施例を示すブロック図である。
【図１０】図９のサブブロックの一実施例を示す回路図である。
【図１１】この発明に係る不揮発性メモリに用いられる記憶トランジスタの一実施例を示す概略素子構造断面図である。
【図１２】この発明に係る不揮発性メモリのセンスラッチＳＬを中心にしたメモリアレイ部の一実施例を示す回路図である。
【図１３】この発明に係る不揮発性メモリの消去動作を説明するためのフローチャート図である。
【図１４】図１３の消去動作のときのしきい値電圧の分布図である。
【図１５】この発明に係る不揮発性メモリの書き込み動作を説明するための全体的なフローチャート図である。
【図１６】この発明に係る不揮発性メモリの書き込み動作を説明するための部分的なフローチャート図である。
【図１７】図１５、図１６の書き込み動作のときのしきい値電圧の分布図である。
【図１８】図１５、図１６の書き込み動作のときのしきい値電圧の分布図である。
【図１９】この発明に係る不揮発性メモリの読み出し動作を説明するための部分的なフローチャート図である。
【図２０】図１９の読み出し動作のときのしきい値電圧の分布図である。
【図２１】この発明に係るフチッシュメモリの記憶状態を説明するためのしきい値電圧の分布図である。
【図２２】この発明に係るフラッシュメモリを用いたメモリ装置の一実施例を示すブロック図である。
【図２３】この発明に係る半導体集積回路装置の他の一実施例を示す全体の回路ブロック図である。
【図２４】フラッシュメモリの書き込み動作を説明するための構成図である。
【図２５】この発明に先立って開発された多値フラッシュメモリの書き込み方法の一例を示す説明図である。
【符号の説明】
１０…メモリアレイ、１１…センスラッチ＆Ｙデコーダ、１２ａ，１２ｂ…データラッチ、１３ａ，１３ｂ…Ｘデコーダ、１４ａ，１４ｂ…ワード線ドライバ、２０…データ変換回路、３１…コマンドデコーダ、３２…制御回路、３３…消去判定回路、３４…クロック発生回路、３５…スティイタス＆テスト系回路、３６…メインアンプ、３７…内部電圧発生回路、３８…入出力制御回路、３９…入出力バッファ、４０…冗長回路、４１…救済回路、
Ｉ／Ｏ…入出力回路、ＶＧ…内部電圧発生回路、ＵＬＣ…他の制御回路、ＦＥＰＲＯＭ…フラッシュメモリ、ＤＡＣ…Ｄ／Ａ変換器、ＡＤＣ…Ａ／Ｄ変換器、ＩＶＣ…割込制御回路、ＳＰＭＣ…システムパワーマネジメント回路、ＣＧＣ…クロック発生回路、ＣＰＵ…中央処理部、ＳＲＡＭ…スタティックメモリ、ＤＭＡＣ…ＤＭＡコントローラ、ＤＲＡＭ…ダイナミックメモリ。
【図１】
0003922516.tif 000003
【図２】
0003922516.tif 000004
【図３】
0003922516.tif 000005
【図４】
0003922516.tif 000006
【図５】
0003922516.tif 000007
【図６】
0003922516.tif 000008
【図７】
0003922516.tif 000009
【図８】
0003922516.tif 000010
【図９】
0003922516.tif 000011
【図１０】
0003922516.tif 000012
【図１１】
0003922516.tif 000013
【図１２】
0003922516.tif 000014
【図１３】
0003922516.tif 000015
【図１４】
0003922516.tif 000016
【図１５】
0003922516.tif 000017
【図１６】
0003922516.tif 000018
【図１７】
0003922516.tif 000019
【図１８】
0003922516.tif 000020
【図１９】
0003922516.tif 000021
【図２０】
0003922516.tif 000022
【図２１】
0003922516.tif 000023
【図２２】
0003922516.tif 000024
【図２３】
0003922516.tif 000025
【図２４】
0003922516.tif 000026
【図２５】
0003922516.tif 000027