(57)【特許請求の範囲】
【請求項１】
終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファと、
上記リングバッファの偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路と、
上記各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサと、
を備えたことを特徴とする情報符号化装置。
【請求項２】
終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のバッファと、
上記バッファの偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の第１の畳込み符号化回路と、
上記バッファの奇数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の第２の畳込み符号化回路と、
上記第１及び第２の畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサと、
を備えたことを特徴とする情報符号化装置。
【請求項３】
上記各畳込み符号化回路が、拘束長３、符号化率１／２のものであることを特徴とする請求項１又は２記載の情報符号化装置。
【請求項４】
上記マルチプレクサが、
上記各畳込み符号化回路の一方の出力を入力とする第１のマルチプレクサと、
上記各畳込み符号化回路の他方の出力を入力とする第２のマルチプレクサと、
上記第１及び第２のマルチプレクサの出力を入力とする第３のマルチプレクサと、
を備えたことを特徴とする請求項３記載の情報符号化装置。
【請求項５】
終結符号を含むｎビットのデータを、ｎビット(０〜ｎ−１)のリングバッファにパラレルに入力する工程と、
上記リングバッファの偶数番に入力されたデータのビットに対し畳込み符号化を並列して行う工程と、
上記畳込み符号化により生成されたビットをマルチプレクサにパラレルに入力し、順次シリアルに出力する工程と、
上記リングバッファに入力されたデータを1ビットシフトする工程と、
上記バッファの偶数番に入力されたデータのビットに対し畳込み符号化を並列して行う工程と、
上記畳込み符号化により生成されたビットをマルチプレクサにパラレルに入力し、順次シリアルに出力する工程と、
を備えたことを特徴とする情報符号化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル移動体無線機における情報符号化装置に関し、特に、情報の畳込み符号化の機能とビットインタリーブの機能とを備えた情報符号化装置に関する。
【０００２】
【従来の技術】
デジタル移動体通信機では、高速移動によるフェージングの影響などを避けるために、畳込み符号などの誤り訂正符号や、バースト誤りをランダム誤りに変換するビットインタリーブ処理などによる情報の符号化が図られている。
【０００３】
畳込み符号は、送信したいデータにそれまでに符号化する際に用いたデータを加味して符号化する方式である。畳込み符号においては、ある符号データを生成するのに何ビット用いたかを表す項目を拘束長と呼び「Ｋ」で表わし、また送信したいデータ１ビットから符号化データが何ビット生成されたかの比を符号化率と呼び「Ｒ」で表わす。また、一般的に畳込み符号は復号する際に、誤り訂正能力を上げる目的で、情報ビットの最後に拘束長−１ビットの「０」データを付加している。このデータは終結符号と呼ばれている。
【０００４】
一方、ビットインタリーブは、ビットの並べ替え処理を行うものである。ビットインタリーブにより、フェージング等の受信電界が弱くなった所でのバースト誤りが散らばり、見掛け上ランダム誤りに変換される。このビット並び替え処理の時、処理前に並んでいたデータが、処理後どの位離れたかを示すパラメータを深さと称する。
【０００５】
図２は、畳込み符号化回路及びビットインタリーブ回路を備えた従来の情報符号化装置の回路ブロック図である。図に示す情報符号化装置においては、２ビットの終結符号が付加された１２ビットの入力データは、畳込み符号化回路２０にシリアル入力され、拘束長Ｋ＝３、情報化率Ｒ＝１／２で２４ビットに畳込み符号化された後、ビットインタリーブ回路２５で、深さ６にビットインタリーブされる。
【０００６】
ここで、畳込み符号の生成多項式は、
G1(D)=1+D2
G2(D)=1+D1+D2
であり、ビットインタリーブ回路２５は深さ６×４となっている。
【０００７】
上記畳込み符号化回路２０は、３段のシフトレジスタ２１と、シフトレジスタ２１の１段目及び３段目の出力を排他論理和(EXOR)する演算回路２２と、シフトレジスタ１の１段目、２段目及び３段目の出力を排他論理和する演算回路２３と、各演算回路２２及び２３からの出力Ｇ１又はＧ２を入力にして、図示しない制御回路の選択信号に従い、何れか一方を出力する２入力１出力のマルチプレクサ２４から構成されている。初期状態でシフトレジスタ２１には全て０がセットされており、この状態で、符号化したいデータを１ビット入力すると、シフトレジスタ２１の１及び２段目のデータが、それぞれ２及び３段目にシフトされると共に、１段目に入力データがラッチされる。
【０００８】
次いで、シフトレジスタ２１の１段目と３段目のデータを排他論理和したＧ１データと、１段目、２段目及び３段目のデータを排他論理和したＧ２データが生成され、マルチプレクサ２４に入力される。制御信号により、マルチプレクサ２４からは、最初にＧ１データが出力され、次いでＧ２データが出力される。これにより、データ１ビットについての畳込み符号化を行うことができ、畳込み符号化データとして２ビット得られる。従って、上記処理を１２回繰り返すことにより、計２４ビットの量込み符号化データが生成されることとなる。
【０００９】
畳込み符号化されたデータは、次の処理であるビットインタリーブ回路２５に入力される。ビットインタリーブ回路２５は、１入力６出力のデマルチプレクサ２６と、６段の４ビットシフトレジスタ２７〜３２、６入力１出力のマルチプレクサ３３から構成されている。上記生成された畳込み符号データは、デマルチプレクサ２６に入力され、その最初の４ビットは１段目のシフトレジスタ２７にラッチされる。デマルチプレクサ２６に入力された次の４ビットのデータは、２段目のシフトレジスタ２８にラッチされる。この処理を畳込み符号２４ビットが全て入力されるまで繰り返すことによって、全てのシフトレジスタ２７〜３２に、２４ビットの畳込み符号化後のデータがラッチされる。
【００１０】
全てのデータがラッチされると、６段のシフトレジスタ２７〜３２の出力を入力としているマルチプレクサ３３が、１段目のシフトレジスタ２７から先頭１ビットを選択し出力する。このときシフトレジスタ２７の残りのデータは、１ビットシフトされる。次に、マルチプレクサ３３は、２段目のシフトレジスタ２８を選択し、そこから１ビットを出力させる。このシフトレジスタ２８の残りのデータも右へ１ビットシフトされる。同様の処理を、３段目から６段目のシフトレジスタ２９〜３２に関しても繰り返すことによって、デマルチプレクサ３３からは順次６ビットのデータが出力されることとなる。更に、この処理を３回繰り返すことによって、計２４ビットのデータのビットインタリーブ処理が完了する。
【００１１】
なお、上記ビットインタリーブ回路２５における処理は、実際には上記畳込み符号化回路２０における処理を待って行われる。すなわち、１ビットのデータを畳込み符号化回路２０に入力し、２ビットの畳込み符号化されたデータをビットインタリーブ回路２５に入力するという処理を、情報ビット分(上記例では12ビット分)繰り返し、ビットインタリーブ回路２５の全てのシフトレジスタ２７〜３２、すなわち６×４ビットのバッファが一杯になった所で、各シフトレジスタから１ビットが出力される処理が開始される。
【００１２】
【発明が解決しようとする課題】
このように、上記従来の情報符号化装置においては、畳込み符号化処理が終了し、ビットインタリーブ回路のバッファに全ての量込み符号化処理データが入力されないと出力が行えず、２つの回路間で連続したデータ処理ができないという問題があった。
【００１３】
従って本発明の目的は、畳込み符号化処理とビットインタリーブ処理を連続して行うことにより情報の符号化処理を高速にした情報符号化装置を提供することにある。
【００１４】
また、本発明の別の目的は、上記情報符号化装置に必要な回路を減少することにより、装置の小型化を実現することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファと、上記リングバッファの偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路と、上記各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサとを備えて構成される。
【００１６】
また、本発明は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のバッファと、上記バッファの偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の第１の畳込み符号化回路と、上記バッファの奇数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の第２の畳込み符号化回路と、上記第１及び第２の畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサとを備えて構成しても良い。
【００１７】
これら情報符号化装置において、上記各畳込み符号化回路が、拘束長３、符号化率１／２のものであることが好ましい。
【００１８】
また、上記マルチプレクサが、上記各畳込み符号化回路の一方の出力を入力とする第１のマルチプレクサと、上記各畳込み符号化回路の他方の出力を入力とする第２のマルチプレクサと、上記第１及び第２のマルチプレクサの出力を入力とする第３のマルチプレクサとを備えていることが好ましい。
【００１９】
本発明はまた、終結符号を含むｎビットのデータを、ｎビット(０〜ｎ−１)のリングバッファにパラレルに入力する工程と、上記リングバッファの偶数番に入力されたデータのビットに対し畳込み符号化を並列して行う工程と、上記畳込み符号化により生成されたビットをマルチプレクサにパラレルに入力し、順次シリアルに出力する工程と、上記リングバッファに入力されたデータを1ビットシフトする工程と、上記バッファの偶数番に入力されたデータのビットに対し畳込み符号化を並列して行う工程と、上記畳込み符号化により生成されたビットをマルチプレクサにパラレルに入力し、順次シリアルに出力する工程とを備えた情報符号化方法に関するものである。
【００２０】
【発明の実施の形態】
以下、図示した一実施形態に基いて本発明を詳細に説明する。図１は、畳込み符号化機能とビットインタリーブ機能を備えた、本発明に係る情報符号化装置の一実施形態における回路プロック図である。本発明に係る情報符号化装置は、１２ビットのリングバッファ１０、２種類の演算回路より構成される６組の畳込み符号化回路１１〜１６、６入力１出力の２つのマルチプレクサ１７及び１８、及び２入力１出力のマルチプレクサ１９を備えて構成される。
【００２１】
リングバッファ１０は、終結符号を含む１２ビットのデータをパラレルに入力可能な１２ビットのバッファである。以下の説明で、リングバッファ１０のアドレスに関し、入力データの先頭ビットが配置されるアドレスから順に、０〜１１番の符号を対応させる。リングバッファ１０に配置された１２ビットのデータは、少なくとも１ビットシフト可能に構成されており、この場合、入力されたデータの先頭ビットは、リングバッファ１０の０番から１１番に移行される。
【００２２】
各畳込み符号化回路１１〜１６は、上記生成多項式Ｇ１に従い排他論理和演算を行う演算回路１１ａ〜１６ａと、上記生成多項式Ｇ２に従い排他論理和演算を行う演算回路１１ｂ〜１６ｂを備えている。そして、リングバッファ１０に対し、畳込み符号化回路１１は、１０番、１１番及び０番のアドレスのデータを入力データとするよう接続されている。同様に、畳込み符号化回路１２は、０番、１番及び２番と接続され、畳込み符号化回路１３、２番、３番及び４番と接続され、畳込み符号化回路１４は、４番、５番及び６番と接続され、畳込み符号化回路１５は、６番、７番及び８番と接続され、畳込み符号化回路１６は、８番、９番及び１０番と接続されている。従って、例えば、畳込み符号化回路１１において、演算回路１１ａは、リングバッファ１０の１０番及び０番のデータに基づいてＧ１を出力し、演算回路１１ｂは、リングバッファ１０の１０番、１１番及び０番のデータに基づいてＧ２を出力する。この結果、全ての畳込み符号化回路１１〜１６によって、同時に６つのＧ１出力と、６つのＧ２出力が得られることとなる。
【００２３】
マルチプレクサ１７は、上記畳込み符号化回路の一方の演算回路１１ａ〜１６ａから出力される６つのＧ１データをパラレルに入力し、制御信号に従って、順次シリアルに出力する。リングバッファ１０に入力されたデータの先頭ビットに対する畳込み符号化データ、すなわち演算回路１１ａからのデータが、最初にマルチプレクサ１７から出力され、順次演算回路１２ａ、１３ａ、１４ａ、１５ａ及び１６ａからのデータが続いて出力される。
【００２４】
マルチプレクサ１８は、上記畳込み符号化回路の他方の演算回路１１ｂ〜１６ｂから出力される６つのＧ２データをパラレルに入力し、制御信号に従って、順次シリアルに出力する。マルチプレクサ１７の場合と同様に、リングバッファ１０に入力されたデータの先頭ビットに対する畳込み符号化データ、すなわち演算回路１１ｂからのデータが、最初にマルチプレクサ１８から出力され、順次演算回路１２ｂ、１３ｂ、１４ｂ、１５ｂ及び１６ｂからのデータが続いて出力される。
【００２５】
マルチプレクサ１９は、上記マルチプレクサ１７及び１８からの出力を入力とし、制御信号に基いてその何れかを出力するものである。制御信号は、マルチプレクサ１９に対し、最初にマルチプレクサ１７からの６ビットのデータを連続して出力させ、次いでマルチプレクサ１８からの６ビットのデータを出力させる。これによって、マルチプレクサ１９からは、順次、演算回路１１ａ、１２ａ、１３ａ、１４ａ、１５ａ、１６ａ、１１ｂ、１２ｂ、１３ｂ、１４ｂ、１５ｂ及び１６ｂからのデータがシリアルに出力されることとなる。
【００２６】
次に、上記情報符号化装置の動作について説明する。最初に、１２ビットのリングバッファ１０に１２ビットのデータがパラレルで入力される。このとき、データの先頭ビットは、リングバッファ１０の０番に配置される。畳込み符号では最初の１ビットを入力する場合、シフトレジスタのデータは全て「０」になっている必要があるが、入力データの先頭ビットは、その最後尾にある２ビットの「０」終結符号と共に、畳込み符号化されることにより、この条件を満たすことができる。
【００２７】
データがリングバッファ１０に入力されると、マルチプレクサ１７及び１８は、畳込み符号化回路１１からのデータを出力するように選択され、更にマルチプレクサ１９は、マルチプレクサ１７、すなわちＧ１からのデータを出力するように選択される。これによって、演算回路１１ａからのＧ１データが、最初にマルチプレクサ１９より出力されることとなる。
【００２８】
次いで、マルチプレクサ１９の選択はそのままで、マルチプレクサ１７は、畳込み符号化回路１２からのデータを出力するように選択される。これによって、演算回路１２ａからのＧ１データが、次にマルチプレクサ１９より出力されることとなる。同様にして、マルチプレクサ１７が、順次畳込み符号化回路１３〜１６を選択することによって、順次演算回路１３ａ〜１６ａからのＧ１データをマルチプレクサ１９へ出力する。以上により、マルチプレクサ１９は先頭６ビットのデータを順次出力する。
【００２９】
次に、マルチプレクサ１９の入力は、マルチプレクサ１８側、すなわちＧ２データの出力側に切り替えられる。マルチプレクサ１８には、各演算回路１１ｂ〜１６ｂからのＧ２データが入力されており、これらのデータは順次シリアルに出力されている。これによって、マルチプレクサ１９からは、上記先頭６ビットに続いて、上記演算回路１１ｂ〜１６ｂからのＧ２データが、次の６ビットのデータ、すなわち７〜１２ビット目のデータとして順次出力される。
【００３０】
続いて、リングバッファ２１に入力されているデータは、図示しない制御部によって、１ビット右にシフトされる。この結果、アドレス０番に配置されていた、データの先頭ビットは、最後部の１１番に移行され、０番には１番に配置されていた先頭から２番目のビットが配置される。すなわち、１ビットの右シフトにより、入力データの奇数ビットは、偶数番のアドレスから奇数番のアドレスに移行され、また、入力データの偶数ビットは、奇数番のアドレスから偶数番のアドレスに移行されることとなる。
【００３１】
入力データをリングバッファ２１内で、右シフトした状態で、上記同様に、各畳込み符号化回路１１〜１６による畳込み符号化が実行される。そして、その結果としてのＧ１及びＧ２データは、マルチプレクサ１７、１８及び１９を制御することによって、上記同様にマルチプレクサ１９から、順次１３〜２４ビット目のデータとして出力される。すなわち、最初の６ビットとしてマルチプレクサ１７が選択され、演算回路１１ａ〜１６ａからのＧ１データが、順次出力される。続く６ビットとしてマルチプレクサ１８が選択され、演算回路１１ｂ〜１６ｂからのＧ２データが、順次出力される。
【００３２】
以上により、畳込み符号化とビットインタリーブ処理が同時に実行できる。ここで、入力データをパラレル入力し、次の１ステップで、シリアルにビットインタリーブしたデータを取得することができ、符号化処理時間が短縮できる。また、装置全体で使用されるレジスタの数もおよそ半分で済んでおり、回路の小規模化を図ることができる。
【００３３】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明は前記実施形態に示した事項に限定されず、特許請求の範囲の記載に基いてその変更、改良等が可能であることは明らかである。上記実施形態においては、データをパラレル入力するバッファをリングバッファで構成し、ビットシフトを行うことによって、データビット長の１／２の数の畳込み符号化回路によって畳込み符号化を実現している。しかしながら、入力データのビット長と同数の畳込み符号化回路を備えることにより、ビットシフトを行うことなく入力データの全てのビットに対する畳込み符号化を実現するように、本発明を構成しても良い。
【００３４】
また、上記実施形態においては畳込み符号化回路を、拘束長３、符号化率１／２とし、また、ビットインタリーブ回路を深さ６×４とした場合について説明したが、本発明はこれに限定されない。
【００３５】
【発明の効果】
以上の如く本発明によれば、畳込み符号化とビットインタリーブの処理が遅滞することなく連続して行われるので、情報の高速な符号化が実現できるという効果がある。
【００３６】
また、従来の情報符号化装置に比して、必要なレジスタ数を半減でき、回路規模の縮小化を図る上で、著しい効果を発揮する。
【図面の簡単な説明】
【図１】本発明に係る情報符号化装置の一実施形態における回路ブロック図である。
【図２】従来の情報符号化装置の回路ブロック図である。
【符号の説明】
１０  リングバッファ
１１〜１６  畳込み符号化回路
１１ａ〜１６ａ  演算回路
１１ｂ〜１６ｂ  演算回路
１７、１８、１９  マルチプレクサ
【図１】
0003953650.tif 000002
【図２】
0003953650.tif 000003