(57)【特許請求の範囲】
【請求項１】
表示装置を作動させる方法であって、該表示装置が光源と、前記表示装置により各フレーム期間において所定のフレーム速度で順次入力される多ビットコードの各組により表される連続する画像を表示するためのスクリーンと、前記光源と前記スクリーンとの間の光学経路に介挿されたデジタル光変調素子のアレイとを有するような方法において、
前記デジタル光変調素子の各々を、該デジタル光変調素子が光に前記表示スクリーンの画像領域における対応する画素を照明させるような第１の状態か、又は前記デジタル光変調素子が光が前記画素を照明するのを妨害するような第２の状態かの何れかの状態に駆動し、
前記多ビットコードの各組を、前記多ビットコードの各々が前記デジタル光変調素子のうちの対応する素子に関連付けられるようにして、入力されたフレーム速度で記憶コードとして順次記憶し、
複数の副フレームの間に前記記憶コードの各々を前記所定のフレーム速度の整数倍の副フレーム速度で読み出して読み出されたコードを得、前記各デジタル光変調素子を前記読み出されたコードにより表される状態に駆動する、
ような各過程を有し、前記記憶コードを読み出す過程が、前記記憶コードを変形させる過程を有し、前記記憶コードを読み出す過程が、前記記憶コードを時間フィルタリングを実行する順序で読み出すようになっていることを特徴とする表示装置を作動させる方法。
【請求項２】
表示装置を作動させる方法であって、該表示装置が光源と、前記表示装置により各フレーム期間において複数の異なるフレーム速度のうちの一つのフレーム速度で順次入力される多ビットコードの各組により表される連続する画像を表示するためのスクリーンと、前記光源と前記スクリーンとの間の光学経路に介挿されたデジタル光変調素子のアレイとを有するような方法において、
前記デジタル光変調素子の各々を、該素子が光に前記表示スクリーンの画像領域における対応する画素を照明させるような第１の状態か、又は前記デジタル光変調素子が光が前記画素を照明するのを妨害するような第２の状態かの何れかの状態に駆動し、
前記多ビットコードの各組を、前記多ビットコードの各々が前記デジタル光変調素子のうちの対応する素子に関連付けられるようにして、入力されたフレーム速度で記憶コードとして順次記憶し、
複数の副フレームの間に、前記記憶コードの各々を前記異なるフレーム速度の各々の整数倍の副フレーム速度で読み出して読み出されたコードを得、
前記各デジタル光変調素子を前記読み出されたコードにより表される状態に駆動する、
ような各過程を有することを特徴とする表示装置を作動させる方法。
【請求項３】
請求項２に記載の方法において、前記記憶コードを読み出す過程が、前記記憶コードを変形させる過程を有していることを特徴とする表示装置を作動させる方法。
【請求項４】
請求項３に記載の方法において、前記記憶コードを読み出す過程が、前記記憶コードを分散されたデューティーサイクルシーケンスで読み出すようになっていることを特徴とする表示装置を作動させる方法。
【請求項５】
請求項３に記載の方法において、前記記憶コードを読み出す過程が、前記記憶コードを時間フィルタリングを実行する順序で読み出すようになっていることを特徴とする表示装置を作動させる方法。
【請求項６】
請求項２に記載の方法において、当該方法が前記副フレームの各々の間に前記各デジタル光変調素子を前記読み出されたコードにより表される状態に駆動する過程を更に有していることを特徴とする表示装置を作動させる方法。
【請求項７】
表示装置において、
光源と、
前記表示装置により各フレーム期間において所定のフレーム速度で順次入力される多ビットコードの各組により表される連続する画像を表示するためのスクリーンと、
前記光源と前記スクリーンとの間の光学経路に介挿されたデジタル光変調素子のアレイと、
前記デジタル光変調素子の各々を、該素子が光に前記表示スクリーンの画像領域における対応する画素を照明させるような第１の状態か、又は前記素子が光が前記画素を照明するのを妨害するような第２の状態かの何れかの状態に駆動する手段と、
前記多ビットコードの組を、該コードの各々が前記デジタル光変調素子のうちの対応する素子に関連付けられるようにして、入力されたフレーム速度でメモリ手段に順次記憶する記憶手段と、
複数の副フレームの間に前記メモリ手段から前記コードの各々を、前記所定のフレーム速度の整数倍の副フレーム速度で読み出すと共に前記各デジタル光変調素子を前記読み出されたコードにより表される状態に駆動する手段と、
を有し、前記記憶コードを読み出す手段が、前記記憶コードを変形させる手段を有し、前記記憶コードを読み出す手段が、前記記憶コードを時間フィルタリングを実行する順序で読み出すようになっていることを特徴とする表示装置。
【請求項８】
表示装置において、
光源と、
前記表示装置により各フレーム期間において複数の異なるフレーム速度のうちの一つの速度で順次入力される多ビットコードの各組により表される連続する画像を表示するためのスクリーンと、
前記光源と前記スクリーンとの間の光学経路に介挿されたデジタル光変調素子のアレイと、
前記デジタル光変調素子の各々を、該素子が光に前記表示スクリーンの画像領域における対応する画素を照明させるような第１の状態か、又は前記素子が光が前記画素を照明するのを妨害するような第２の状態かの何れかの状態に駆動する手段と、
前記多ビットコードの組を、該コードの各々が前記デジタル光変調素子のうちの対応する素子に関連付けられるようにして、入力されたフレーム速度でメモリ手段に順次記憶する記憶手段と、
複数の副フレームの間に前記メモリ手段から前記コードの各々を、前記異なるフレーム速度の各々の整数倍の副フレーム速度で読み出すと共に前記各デジタル光変調素子を前記読み出されたコードにより表される状態に駆動する手段と、を有している表示装置。
【発明の詳細な説明】
技術分野
本発明は、デジタル光変調素子のアレイを備える表示装置を、画像を表示すべく作動させる方法に関する。
又、本発明はジタル光変調素子のアレイを備える表示装置にも関する。
背景技術
デジタル光変調素子は、入射光を２つの異なる輝度レベルに変調することが可能な素子である。単純な場合は、明又は暗の光レベルの何れかが生成される。典型的には、上記素子は光反射型か光透過型の何れかである。この形式の素子の利点は、表示装置を、デジタル信号の印加のみにより作動させることができるように構成することができることにある。このことは、ディスプレイ（表示器）とそれに関連するデジタル駆動回路との１個のチップ上への集積を容易にする。
この形式の光変調素子を持つ装置例は、よく知られている液晶装置（ＬＣＤ）及びそれ程はよく知られていないが可変形ミラー空間光変調器である。上記空間光変調器の特定の形式のものは可変形ミラー装置（ＤＭＤ）であり、この装置は「可変形ミラー空間光変調器」、ＳＰＩＥ、Vol.1150の第８６〜１０２頁（１９９０）にラリー  ジェー  ホーンベックにより記載されており、これを本明細書の参考文献として引用する。このＤＭＤは、集積回路チップ上に、個々にアドレス可能な静電気的に偏向可能なミラーのマトリクスアレイを組み込んでいる。各ミラーは見る者に提供される画像（例えば、図、記号又は文章）の１個の光変調された画素を生成する。
本明細書で参考文献として参照する米国特許第５０７９５４４号は、ＤＭＤをデジタル光変調素子として使用する種々の表示装置を詳細に記載している。一例としてのＤＭＤの動作の一般的説明を容易にするため、上記特許の３つの図を少し変形して第１図、第２図及び第３図として本明細書における説明に含める。
第１図は典型的なＤＭＤ集積回路チップのブロック図であり、該チップはタイミング回路１４、可変形ミラーセルのアレイ１６、レジスタ（例えばシフトレジスタ）１８、並びに第１及び第２のデコーダ２２及び２４を含んでいる。上記可変形ミラーセルはマトリクス配列、又はその他の有利な配列に配置することができる。典型的な配列は行・列マトリクスであり、その場合は各セルは各行及び列導体（又はライン）の交点に配置される。そして、この形式の配列を上記アレイ１６の説明の目的で考えることにする。この場合、多ビット表示コードの各ビットを記憶するための複数の副セルを含むメモリセルが、各ミラーセルに組み合わされる。
レジスタ１８はバス（図示略）に電気的に接続する多数のタップ２０を有し、これによりデータを当該レジスタにロードさせて上記アレイ内の各メモリセルに転送する。上記バスは、ビデオ源（例えばテレビジョン）により駆動されるＡ／Ｄ変換器、コンピュータ又はグラフィックスシステム等の種々の異なるデータ源からのデータを供給することができる。レジスタ１８は多数の出力端子も有し、これら出力端子はアレイ１６の各列ラインＣ1、Ｃ2、…、ＣNに接続されている。同様に、デコーダ２２は多数の出力端子を有し、これら出力端子は上記アレイの各行ラインＲ1、Ｒ2、…、ＲMに接続されている。第１図には示されていないが、タイミング回路１４はレジスタ１８並びにデコーダ２２及び２４に電気的に接続されている。上記デコーダ自体は、各々、上記タイミング回路からのタイミングパルスに応じて前記メモリ副セルを順次選択するためのシフトレジスタのような手段を含んでいる。
タイミング回路１４により発生されるタイミング信号に応答して：
−  レジスタ１８及びデコーダ２２は行及び列ラインを順次選択して、当該レジスタからのデータを、選択されたミラーセルに関連するメモリセルに指向させ；
−  デコーダ２２は、レジスタ１８からのデータが書き込まれるべきメモリ副セルを順次選択し；
−  デコーダ２４はメモリ副セルから上記データを読み出し、対応するミラーセルを駆動する。
第２図はＤＭＤアレイ１６における行ラインＲm及び列ラインＣnに電気的に接続された任意の３ビットメモリセルを概念的に示している。この図は、当該メモリセルに関連する集積回路、行ラインＲmと列ラインＣnとの交点に位置し当該メモリセルに対応するミラーセルＤＭmn、並びにレジスタ１８とデコーダ２２及び２４とへの接続部を示している。
当該アレイにおける上記メモリセル及び他の各メモリセルは、３ビット二進表示コードの各ビットを記憶する３個の単一ビット反転メモリ副セル５４、５５及び５６により形成されている。このメモリセルに書き込まれるべきデータはレジスタ１８の各出力端子から列ラインＣnを介して３つの電気的に接続されたデータライン４６、４７及び４８に供給され、これらデータラインはWRITEスイッチングトランジスタ３６、３７及び３８を各々介して上記副セルの入力端子に選択的に接続される。これらトランジスタの選択は３本の行導体の群により形成される行ラインＲmを介して制御され、これら導体はゲーティングライン３２、３１及び３０を介して前記トランジスタ３６、３７及び３８のゲートに各々電気的に接続されている。ここで、列ラインＣnは列ｎにおける全メモリセルのデータライン４６、４７及び４８に電気的に接続されていることに注意されたい。同様に、行ラインＲmは行ｍにおける全メモリセルのゲーティングライン３２、３１及び３０に電気的に接続されている。
記憶されたデータの上記メモリ副セルからの読み出しは３個の出力端子を持つデコーダ２４により制御され、これら出力端子はゲーティングライン８４、８５及び８６を介して３個のREADスイッチングトランジスタ６８、６９及び７０の各ゲートに電気的に接続されている。前記メモリ副セルの出力端子は、これらトランジスタを介して単一ビット反転メモリセル７４の入力端子７２に選択的に接続される。ここで、ゲーティングライン８４、８５及び８６は当該アレイ内の全てのメモリセルに関して対応するREADスイッチングトランジスタに電気的に接続されていることに注意すべきである。
前記単一ビット反転メモリセル７４は、対応するミラーセルＤＭmnに電気的に接続された出力端子を有している。即ち、メモリセル７４の出力端子は制御電極128に直接電気的に接続される一方、インバータ129を介して制御電極130に電気的に接続されている。本明細書で参考文献として引用したホルンベックによるＳＰＩＥ記事及び米国特許第5079544号に詳細に説明されているように、メモリセル７４が論理値１を表す電圧を発生する場合、この電圧は反射ミラー素子116を破線118により表されるＯＮ位置に偏向させる。逆に、メモリセル７４が論理値０を表す電圧を発生する場合は、この電圧は反射ミラー素子116を破線134により表すＯＦＦ位置に偏向させる。ＯＮ位置においては、ミラー素子116は（第２図には図示しない光源からの）光を反射し、該光を表示スクリーン上の行ｍ及び列ｎにおける画素に指向させるが、この画素は前記メモリセルにより表される画素に対応する。逆に、ＯＦＦ位置においては、ミラー素子116は上記光を表示スクリーンから離れるように指向させる。
第３図は、上述したような単純なＯＮ及びＯＦＦのやり方を用いて、各画素に対して異なる輝度レベルを達成する方法の一例を図示している。この図は、表示スクリーン上の任意の画素を、対応する可変形ミラーにより期間Ｔの６つの連続する画像フレーム期間にわたって連続的に照明する場合を図示している。この場合、各フレーム期間は４つの副期間に分割されている。これらの連続する期間の間において、上記ミラーは種々の異なる輝度レベルを達成すべく以下のように偏向される：
−  副期間Ｔ1〜Ｔ4の間では、上記ミラーはＯＦＦ位置にあり、照明源からの光を表示スクリーンから遠ざけるように指向させ、暗い画素を生成させる。
−  副期間Ｔ5〜Ｔ8の間では、上記ミラーはＯＮ位置にあり、照明源からの光を表示スクリーン上の対応する画素に指向させ、該画素を明（１００％）状態に照明する。
−  副期間Ｔ9〜Ｔ12の間では、上記ミラーはフレーム期間の半分の間はＯＦＦ位置にあり、該フレーム期間の残りの半分の間はＯＮ状態にある。この画素を見る視聴者は該ＯＦＦ及びＯＮ照明を時間平均して当該画素を最明状態の約５０％として解釈する（即ち見る）。
−  副期間Ｔ13〜Ｔ16の間では、上記ミラーはフレーム期間の４分の１の間はＯＦＦ位置にあり、該フレーム期間の残りの４分の３の間はＯＮ状態にある。この画素を見る視聴者は該ＯＦＦ及びＯＮ照明を時間平均して当該画素を最明状態の約７５％として見る。
−  残りの副期間（Ｔ17〜Ｔ20及びＴ21〜Ｔ24）は、副期間Ｔ13〜Ｔ16及びＴ9〜Ｔ12におけるのと同様の相対オン及びオフ期間であるが逆のオン−オフ順序の場合のミラーの動作を図示している。
上述したような方法で各画素に関して異なる輝度レベルを達成するために、対応するメモリセルには時間重み付けされた表示コードが記憶される。例えば、第３図に図示したミラー偏向タイミングを達成するには、単純な３ビットニ進コードを、各上位側ビットが最後のものの２倍の重みを持つようにして、使用することができる。当該分野で良く知られているように、この種の重み付けを用いれば、８つの異なる値を３ビット二進表示コードにより表すことができる。第３図に表された４つの異なる輝度レベルの場合は、上記二進コードは“０００”（暗）、“１００”（５０％輝度）、“１１０”（７５％輝度）及び“１１１”（１００％輝度）であろう。
次に、ミラー素子116に時間重み付けされた偏向を行わせるようなコードを用いる第２図の回路の動作を説明する。第３図に示した各フレーム期間に先立ち、３つのメモリ副セル５４、５５及び５６には適切な表示コードの各ビットがロードされる。各コードのこれら３つのビットは列ラインＣn上を順次転送される一方、行ラインＲmの３本の行導体を介して各ゲーティングライン３２、３１及び３０にはタイミングパルスが順次伝送され、これにより上記コードビットをメモリ副セルに書き込む。本例の目的のためには、最下位ビット（ＬＳＢ）、次の上位ビット及び最上位ビット（ＭＳＢ）がメモリ副セル５６、５５及び５４に各々記憶される。次に、デコーダ２４はゲーティングライン８４、８５及び８６に時間重み付けされたパルスを順次印加することにより上記３つのビットの読み出しを行い、これらビットを単一ビットメモリセル７４に順次転送させる。これらビットの論理値（即ち１又は０）が、メモリセル７４への記憶の間に、ミラー素子116の対応する偏向を行わせる。
第２図の開示された実施例の実際の動作では、前記ミラー素子はフレーム期間の１００％は駆動することはできない。むしろ、各フレーム期間Ｔの小さな部分は前記メモリ副セルにコードを書き込むために割り当てられなければならない。米国特許第5079544号に一例として述べられた４ｍｓフレーム期間を用いた場合、１／２ｍｓを表示コードを各画素メモリセルに書き込むために割り当て、３．５ｍｓをミラー素子を偏向するために残すことができる。この場合、デコーダ２４によりゲーティングライン８４、８５及び８６に印加される時間重み付けされたパルスは各々２ｍｓ，１ｍｓ及び１／２ｍｓなる期間を持つことになる。本例では、３ビットで得られる８つの異なる二進コードが、下表に掲げる如くにミラー素子116のＯＮ時間を生成する：
0003935209.tif 000002
一般的に、第３図に図示したような方法によるＤＭＤ表示装置の動作は満足のゆくものである。この方法の改良版は、より多くの種々の輝度レベルを設けるように一層長い表示コード（例えば、７ビットメモリセルに記憶される７ビットコード）を使用する。この方法は、当該装置により表示される画像の品質を改善するが、視聴者の目が画像を横切って走査する場合（例えば移動物体を追う場合）に常に発生する妨害アーチファクを修正することはない。このような場合、視聴者の視覚系は、人の目により瞬間的に見られる画素の輝度を不正確に数量化してしまう。言い換えると、人の視覚系により見られるこれらの画素の輝度は誤ったものとなる。
本明細書で参考文献として引用される１９９５年６月２７日に出願された米国特許出願第08/495290号（出願人ファイル番号：ＰＨＡ２１９９２）及びその対応出願は、上記問題を、デジタル光変調素子の駆動に関して分散されたデューティーサイクル方法を使用することにより解決している。既知の方法と同様に、表示コードの各ビットは、ＤＭＤミラーのＯＮ位置のような第１状態、又はＤＭＤミラーのＯＦＦ位置のような第２状態の何れかを表す値を有する。又、当該コードの各ビットは、フレーム期間の所定のパーセントに等しい期間に対応するような重みを有している。しかしながら、各デジタル光変調素子を各ビットの重みに対応する各期間にわたって連続的に駆動するというよりも、第１ビット（第２ビットの重みよりもかなり大きな重みを持つ）により表される状態への素子の駆動は少なくとも一度中断され、その間に該素子は当該コードのビットの他の１個により表される状態へと駆動される。
上記方法は、目が表示画像を横切って走査する場合の人の視覚系による誤った輝度数量化という問題は解決するが、この方法は当該表示器を異なる情報源（例えばテレビジョン放送、コンピュータ発生画像、ビデオカメラ信号等）にとって通常そうであるな異なるフレーム速度で動作させるようにはしない。原理的には、デジタル光変調素子を用いた表示器は、上記のような情報源により採用されるフレーム速度の何れにおいても動作させることができる。しかしながら、デジタル表示器用としての複雑なオンチップ回路を避けるために、典型的には表示器は単一の固定フレーム速度で動作するよう設計されている。このように、もしデータが上記固定フレーム速度よりも速いフレーム速度で動作する情報源から入力された場合は、当該データを記憶する表示メモリは、これらデータの幾つかを捨てない限りオーバーフローする。このことは、当該表示器により提供される画像の品質に悪く影響する。逆に、もしデータが上記固定フレーム速度よりも遅いフレーム速度で動作する情報源から入力された場合は、付加的な“充填用”のデータフレームが生成されなければならない。このことは、表示回路を複雑化させる。
発明の開示
本発明の一つの目的は、デジタル光変調素子を持つ表示装置を、異なるフレーム速度で入力されたデータにより表される画像を容易に表示するように動作させる方法を提供することにある。
本発明の他の目的は、米国特許出願第08/495290号（ＰＨＡ２１９９２）及びその対応出願でクレームされているような分散されたデューティーサイクルシーケンスを利用することができるような方法を提供することにある。
この目的のため、本発明の第１の特徴によれば請求項１に規定するような表示装置を作動させる方法が提供される。
又、本発明の第２の特徴によれば、請求項２に規定するような表示装置を作動させる方法が提供される。
又、本発明の第３の特徴によれば、請求項７に規定するような表示装置が提供される。
又、本発明の第４の特徴によれば、請求項８に規定するような表示装置が提供される。
本発明によれば、当該表示装置は、多ビットコードの順次に入力される組を、これらが情報源から入力されるフレーム速度でメモリ手段に記憶する。しかしながら、これらコードは前記異なるフレーム速度の各々の整数倍の速度で上記メモリ手段から読み出され、前記デジタル光変調素子は、これら読み出されたコードにより表される状態に駆動される。このように、入力されるデータの各フレームはフレーム入力速度で記憶されるが、より速い速度で表示される。
本発明の好ましい態様では、上記データは、米国特許出願第08/495290号（ＰＨＡ２１９９２）にクレームされている発明を利用した分散されたデューティーサイクルシーケンス等の変更された形態で前記メモリ手段から読み出される。他の例として、上記データは時間的又は空間的フィルタリングを行う順序のような他の変更された形態で前記メモリ手段から読み出されるようにしてもよい。本発明の特有の利点は、入力される各フレームを複数の表示副フレームに時分割する結果として得られる。一つのフレームのデータは副フレームの各々において同じように読み出される必要はなく、副フレーム毎に異なる形態で読み出されるようにして、輝度数量化誤差の修正並びに時間的及び空間的フィルタリングの実行等の種々の改善を同時に行うようにすることもできる。
上記及び他の特徴は添付図面を参照して説明されるであろう。
【図面の簡単な説明】
第１図は、単一基板上に構成された既知の可変形ミラー装置のブロック図。
第２図は、第１図の装置の単一のセルの回路図。
第３図は、第１図の可変形ミラー装置におけるセルをデューティーサイクル変調する従来の方法を示す一般化されたタイミングチャート。
第４Ａ図〜第４Ｄ図は、本発明の第１実施例による可変形ミラー装置の動作を示すタイミングチャート。
第５図は、本発明の第２実施例による可変形ミラー装置の動作を示すタイミンーグチャート。
第６図は、本発明の第３実施例による可変形ミラー装置の動作を示すタイミングチャート。
第７Ａ図及び第７Ｂ図は、本発明の第３実施例による可変形ミラー装置を作動させるための補間されたデータを発生する装置を図示する。
第７Ｃ図は、第７Ａ図及び第７Ｂ図の装置の動作を示すタイミングチャートである。
発明を実施するための最良の形態
第４Ａ〜４Ｄ図は、本発明によるＤＭＤの例示的作動方法を図示している。本例においては、第２図に図示したように３つの副セル５４、５５及び５６を持つ一つのメモリセルが各ミラーセルＤＭmnと組み合わされて、３ビットデータコードを記憶する。実際には、各コードにおけるビットの数、及びそれに対応してメモリ副セルの数は、好ましくは、例えば７のように、より大きい。
第４Ａ図及び第４Ｃ図は、３つの連続するフレームにおいてミラーセルＤＭmnを駆動するために、異なる情報源により各々のフレーム速度で発生される一連の３ビット二進表示コードＤ１mn、Ｄ２mn、Ｄ３mnを図示している。本例では、第４Ａ図のフレーム速度は７２Ｈｚ（例えばコンピュータから）であり、第４Ｃ図のフレーム速度は６０Ｈｚ（例えばテレビジョン放送源から）である。これらのフレーム速度に対応するフレーム期間は、ＴA＝１／７２秒（１３．９ｍｓ）及びＴC＝１／６０秒（１６．７ｍｓ）なる期間を各々有する。ＤＭＤは、これらの上記何れの情報源からのコードも、レジスタ１８の列ラインＣnに関連する部分に順次記憶する。上記コードは、これらコードが入力される何れのフレーム速度ででも上記レジスタに記憶される。同時に、当該アレイの他のミラーセルの各々を駆動するためのコードも、レジスタ１８のそれらのセルの列ラインに関連する各部分に順次記憶される。
第４Ｂ図及び第４Ｄ図は、ミラーセルＤＭmnを駆動するための上記コードＤ１mn、Ｄ２mn及びＤ３mnが、レジスタ１８に記憶された後どのように処理されるかを図示している。即ち、当該ＤＭＤは各コードにつき前記ミラーセルを３６０Ｈｚの副フレーム速度で駆動し、この副フレーム速度は６０Ｈｚと７２Ｈｚのフレーム速度の最少整数倍である。このように、各副フレームＳｆは１／３６０秒（２．８ｍｓ）なる期間Ｔｓを有する。ここで、本例においては２つの異なる情報源フレーム速度のみが考慮されているが、当該ＤＭＤは、全てのフレーム速度の整数倍であるような別の副フレーム速度を用いることにより、２よりも大幅に大きな個数の異なる速度でデータを入力すべく容易に構成することができることに注意されたい。例えば、更に第３の情報源からの表示コードを２４Ｈｚなるフレーム速度（動画フィルムで通常使用されている）で入力しなければならない場合も、３６０Ｈｚなる同じ副フレーム速度を使用することができる。
ここで、第４Ｂ図及び第４Ｄ図は、各副フレーム期間Ｔsの前記全期間２．８ｍｓが、関連するミラーセルＤＭmnを駆動すべく、即ち各メモリセル５４、５５及び５６に順次記憶された３ビットコードを読み出すべく使用されるように示している。実際には、時間は、コードＤ１mn、Ｄ２mn、Ｄ３mn，…の各々を前記メモリセルに書き込むためにも割り当てねばならない。第１のやり方は、各副フレーム期間Ｔｓの間に各コードの書き込み及び読み出しの両方を行うやり方である。しかしながら、このやり方は速い書き込み速度を必要とする。何故なら、メモリセルに各コードを書き込むために割り当てられる時間は、理想的には、各副フレームＳｆのうちの読み出し（即ち、対応するミラーを駆動するため）に用いられる部分に対して極小さな部分だけしか占めてはならないからである。第２のやり方は、副フレーム期間Ｔsの１個をメモリセルにコードを書き込むために使用し、残りの副フレーム期間Ｔsはミラーセルを繰り返し駆動するために使用するというやり方である。何れのやり方においても、ミラーセルは１／Ｔsなる速度（レート）で駆動される。
第５図は、関連するメモリセルに記憶されたデータコードの変形形態に従って、即ち米国特許出願第08/495290号（ＰＨＡ２１９９２）にクレームされた発明を利用する分散されたデューティーサイクルシーケンスで各ミラーセルを駆動すべく、前記第２のやり方をどのように用いることができるかを図示している。本例では、７２Ｈｚの情報源がＤＭＤに対してＴAの各期間内に７ビット二進表示コードＢ6Ｂ5Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0を供給し、コードＢ6Ｂ5Ｂ4Ｂ3Ｂ2Ｂ1Ｂ0＝１００１１０１がレジスタ１８の列ラインＣnに対応する部分に記憶されていると仮定する。第４Ｂ図の例におけるのと同様に、期間Ｔsの５つの副フレームＳf1、…、Ｓf5がコードをメモリセルに記憶し、関連するミラーセルＤＭmnを駆動するのに利用することができる。これら副フレームのうちの最初の副フレーム、即ち副フレームＳf1の間に、上記コードがメモリセルに記憶され、書き込み期間はＷで示されている。これらの副フレームのうちの次の４個の副フレーム、即ちＳf2ないしＳf5の各々においては、デジタル光変調ミラーが前記コードの変形されたものにより変調され、その読み出し期間はＲにより示されている。即ち：
−  副フレームＳf2の間には、当該ミラーはビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の各状態に従い、図示された相対的期間にわって変調される。
−  副フレームＳf3の間には、当該ミラーはビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ0の各状態に従い、図示された相対的期間にわって変調される。
−  副フレームＳf4の間には、当該ミラーはビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の各状態に従い、図示された相対的期間にわって変調される。
−  副フレームＳf5の間には、当該ミラーはビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2の各状態に従い、図示された相対的期間にわって変調される。
第６図は各ミラーセルをデータコードの変形形態に従って駆動する他の方法を図示している。この方法においては、データコードは各副フレームＳｆの間に各メモリセルへ書き込まれると共に各メモリセルから読み出されるが、当該コードは副フレームＳf2ないしＳf5の各々においては変形される。書き込み期間はＷで示され、読み出し期間はＲで示されている。この方法は、補間されたコードが異なるフレーム期間Ｓｆからのデータコードを組み合わせることにより生成される時間フィルタリング等のフィルタリング機能を実行するのに特に有効である。
第６図の例では、第４Ａ図に表された７２Ｈｚの速度で入力されたコードＤ１mnが、期間Ｔsの５つの副フレームＳｆの各々の間に同一状態で又は補間された形態（Ｄ１mnとＤ２mnとの組み合わせ）で以下の様に書き込み／読み出しされる。
−  副フレームＳf1の間では、コードＤ１mnは当該メモリセルに書き込まれ（記憶され）、次いで、コードＤ１mnのビットの各状態に従い、これらビットの各重みに対応する各期間にわたって関連するミラーセルを駆動することにより読み出される。
−  副フレームＳf2の間では、コードＤ１’mn（4/5 Ｄｌmn＋1/5 Ｄ２mnなる補間された値を持つ）がメモリセルに書き込まれ、次いで、コードＤ１’mnのビットの各状態に従い、これらビットの各重みに対応する各期間にわたって関連するミラーセルを駆動することにより読み出される。
−  副フレームＳf3の間では、コードＤ１″mn（３／５Ｄ１mn＋２／５Ｄ２mnなる補間された値を持つ）がメモリセルに書き込まれ、次いで、コードＤ１″mnのビットの各状態に従い、これらビットの各重みに対応する各期間にわたって関連するミラーセルを駆動することにより読み出される。
−  副フレームＳf4の間では、コードＤ１"'mn（2/5 Ｄ１mn＋3/5 Ｄ２mnなる補間された値を持つ）がメモリセルに書き込まれ、次いで、コードＤ１"'mnのビットの各状態に従い、これらビットの各重みに対応する各期間にわたって関連するミラーセルを駆動することにより読み出される。
−  副フレームＳf5の間では、コードＤ１""mn（1/5 Ｄ１mn＋4/5 Ｄ２mnなる補間された値を持つ）がメモリセルに書き込まれ、次いで、コードＤ１""mnのビットの各状態に従い、これらビットの各重みに対応する各期間にわたって関連するミラーセルを駆動することにより読み出される。
第７Ａ図は、上記のような補間されたコードを生成するための構成の一実施例を図示している。この構成は、入力された各フレーム期間ＦＩＮを複数の副フレームＳｆに分割するデータ圧縮器１０と、これら副フレームＳｆの幾つかの中に補間されたコードを挿入する補間器１２とを含んでいる。図示の特定の例では、データ圧縮器１０はデータコードＤ１、Ｄ２、Ｄ３、…を入力クロック速度ＣＫIN（例えば７２Ｈｚ）で入力し、出力データ副フレームを出力クロック速度ＣＫOUT＝５ＣＫINで生成することにより各フレーム期間ＦＩＮを５つの副フレームＳｆに分割し、入力されたデータコードを各５つの副フレームＳｆの最初のものに挿入する一方、残りの４つの副フレームＳf2、Ｓf3、Ｓf4及びＳf5は補間されたコード用に空にする。第７Ａ図においては、データ圧縮器１０は上記残りの副フレームＳｆには全て零を挿入するが、これらのコードの値は如何なる値でもよい。何故なら、これらは補間器によりコードＤ１’、Ｄ１”、Ｄ１"'、Ｄ１""により置換されるからである。
第７Ｂ図は補間器１２の実施例を図示している。本実施例では補間器１２は、データ圧縮器１０により第１副フレームの各々に挿入されたデータコードＤ１、Ｄ２、Ｄ３、…を順次記憶するフレーム記憶部Ａ及びＢ、デジタル乗算器１２１及び１２３、並びにデジタル加算器１２５含んでいる。乗算器１２１はフレーム記憶部Ａに記憶されたデータを入力する第１入力端子と、時変デジタル係数信号ＣAを入力する第２の入力端子とを有している。同様に、乗算器１２３はフレーム記憶部Ｂに記憶されたデータを入力する第１入力端子と、時変デジタル係数信号ＣBを入力する第２の入力端子とを有している。デジタル加算器１２５は上記乗算器１２１及び１２３により生成された積を入力する第１及び第２の入力端子を有し、これら積の和を出力端子Ｏに発生させる。
第７Ｃ図は、第７Ａ図のデータ圧縮器１０からデータを入力する間に、第７Ｂ図の補間器１２がどのように動作されるかを示すタイミングチャートである。各副フレームＳｆの間に、ＲＥＡ A/Bパルスが両フレーム記憶部Ａ及びＢに印加され、これによりフレーム記憶部Ａ及びＢの各出力端子にこれら記憶部Ａ及びＢに含まれているデータが現れるようにする。しかしながら、初期化時には、即ち最初の入力フレームＦＩＮ 1の最初の４つの副フレームの間には、フレーム記憶部Ｂに未だデータが記憶されていない場合は、時変係数ＣA及びＣBは連続した零値を有し、これにより加算器１２５の出力端子に連続した零値コードを生成させる。初期化は、最初の入力フレームＦＩＮ 1の最初の副フレームの間での書き込みパルスＷＲＩＡのフレーム記憶部Ａへの印加を含み、コードＤ１が補間器１２の入力端子に印加される場合に該コードの記憶を実行する。
初期化に続き、補間器１２の動作は以下のように進行する：
−  最初の入力フレームＦＩＮ 1の５番目の副フレーム（補間器１２により生成される最初の出力フレームＦＯＵＴ 1の最初の副フレームに対応する）の間に、パルスＷＲＩ Bがフレーム記憶部Ｂに印加されてコードＤ１の記憶部Ｂへのコピーが実行され、これによりコードＤ１がフレーム記憶部Ａ及びＢの両方に記憶されることになる。又、この副フレームの間には係数ＣA及びＣBは値０及び値１を各々持つ。この副フレームの間に発生する読み出しパルスＲＥＡ A/Bは、上記コードＤ１がフレーム記憶部Ａ及びＢにより両方の乗算器１２１及び１２３に印加されるようにし、結果として加算器により出力（０）Ｄ１＋（１）Ｄ１＝Ｄ１が生成される。
−  ２番目の入力フレームＦＩＮ 2の最初の副フレーム（最初の出力フレームＦＯＵＴ1の２番目の副フレームに対応する）の間に、書き込みパルスＷＲＩＡが発生され、その間にコードＤ２が補間器１２の入力端子に印加されて当該コードのフレーム記憶部Ａへの記憶が実行される。この副フレームの間に発生するパルスＲＥＡ A/Bはフレーム記憶部Ａに記憶されたコードＤ２及びフレーム記憶部Ｂに記憶されたコードＤ１が乗算器１２１及び１２３の第１入力端子に各々印加されるようにする。又、この副フレームの間には係数ＣA及びＣBは値１／５及び値４／５を各々持ち、これにより加算器１２５はコードＤ１’＝1/5 Ｄ２＋4/5 Ｄ１を生成する。
−  第２入力フレームＦＩＮ 2の第２〜第４副フレーム（第１出力フレームＦＯＵＴ 1の第３〜第５副フレームに対応する）の間では、係数は第７Ｃ図に図示されたように変化して、加算器の出力端子にコードＤ１″＝2/5 Ｄ２＋3/5 Ｄ１、Ｄ１"'＝3/5 Ｄ２＋2/5 Ｄ１及びＤ１″″＝4/5 Ｄ２＋1/5 Ｄ１が順次発生される。
−  第２入力フレームＦＩＮ 2の第５副フレーム（第２出力フレームＦＯＵＴ２の第１副フレームに対応する）の間では、補間処理は上述したステップを繰り返すが、この場合はコードＤ２、Ｄ２’、Ｄ２”、Ｄ２"'、Ｄ２″″、Ｄ３、…が生成される。
光反射素子（ＤＭ）のマトリクス表示器が、種々の異なる情報源から各々異なるフレーム速度（ＴＡ、ＴＣ）で入力されるデータコードにより表される画像を表示することができる。これらコードは入力されたフレーム速度（ＴＡ、ＴＣ）で記憶されるが、上記異なるフレーム速度（ＴＡ、ＴＣ）の各々の整数倍であるような副フレーム速度（ＴＳ）で読み出される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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