(57)【特許請求の範囲】
【請求項１】
半導体基板上のセル領域と周辺回路領域にフィールド酸化膜を形成して活性領域を限定する段階と、
前記活性領域上にトンネル酸化膜を形成する段階と、
前記半導体基板上に下部ゲートを形成する段階と、
前記セル領域上にある下部ゲートの一部を限定して除去し、前記セル領域の第１のフィールド酸化膜の一部を露出する段階と、
前記半導体基板の全面にゲート間絶縁膜を形成する段階と、
前記周辺回路領域で前記ゲート間絶縁膜、下部ゲート及びトンネル酸化膜を順次的に除去すると共に、前記セル領域と前記周辺回路領域の境界領域の第２のフィールド酸化膜の一部を露出する段階と、
前記周辺回路領域にゲート酸化膜を形成する段階と、
前記半導体基板の全面に上部ゲート及び上部絶縁膜を順次的に形成する段階と、
前記セル領域及び周辺回路領域で上部絶縁膜及び上部ゲートを順次的に蝕刻して各々ゲートマスクと単層ゲートパターンを形成すると共に、前記第２のフィールド酸化膜の一部を再び露出する段階と、
前記周辺回路領域を限定するレジストパターン及び前記ゲートマスクを利用して前記セル領域にあるゲート間絶縁膜及び下部ゲートを順次的に蝕刻してスタックゲートパターンを形成すると共に、前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の一部を蝕刻して前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の上層部に溝を形成する段階と、
前記フィールド酸化膜、前記スタックゲートパターン及び前記単層ゲートパターンをマスクとして前記半導体基板に導電性不純物を注入してソース及びドレイン領域を形成する段階と、
前記半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に金属配線を形成する段階を含むことを特徴とする不揮発性メモリ製造方法。
【請求項２】
前記下部ゲートはフローティングゲートとしてドーピングされたポリシリコン膜で形成し、前記上部ゲートはコントロールゲートとしてポリサイド膜で形成することを特徴とする請求項１に記載の不揮発性メモリ製造方法。
【請求項３】
前記層間絶縁膜はHTO膜またはBPSG膜で形成することを特徴とする請求項１に記載の不揮発性メモリ製造方法。
【請求項４】
半導体基板上のセル領域と周辺回路領域にフィールド酸化膜を形成して活性領域を限定する段階と、
前記活性領域上にトンネル酸化膜を形成する段階と、
前記半導体基板上に下部ゲートを形成する段階と、
前記セル領域にある下部ゲートの一部を限定して除去し、前記セル領域の第１のフィールド酸化膜の一部を露出する段階と、
前記半導体基板の全面にゲート間絶縁膜を形成する段階と、
前記周辺回路領域で前記ゲート間絶縁膜、下部ゲート及びトンネル酸化膜を順次的に除去すると共に、前記セル領域と前記周辺回路領域の境界領域の第２のフィールド酸化膜の一部を露出する段階と、
前記周辺回路領域にゲート酸化膜を形成する段階と、
前記半導体基板の全面に上部ゲート及び上部絶縁膜を順次的に形成する段階と、
前記セル領域及び周辺回路領域で上部絶縁膜をパタニングしてマスクを形成する段階と、
前記パタニングされた上部絶縁膜をマスクとして前記上部ゲートを蝕刻することによりセル領域にはゲートマスクパターンが形成され周辺回路領域には単層ゲートパターンを形成すると共に、前記第２のフィールド酸化膜の一部を再び露出する段階と、
前記周辺回路領域を限定するレジストパターン及び前記ゲートマスクパターンを利用してセル領域のゲート間絶縁膜及び下部ゲートを順次的に蝕刻してスタックゲートパターンを形成すると共に、前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の一部を蝕刻して前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の上層部に溝を形成する段階と、
前記フィールド酸化膜、前記スタックゲートパターン及び前記単層ゲートパターンをマスクとして前記半導体基板に導電性不純物を注入してソース及びドレイン領域を形成する段階と、
前記半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に金属配線を形成する段階を含むことを特徴とする不揮発性メモリ製造方法。
【請求項５】
前記層間絶縁膜はHTO膜またはBPSG膜で形成することを特徴とする請求項４に記載の不揮発性メモリ製造方法。
【請求項６】
前記下部ゲートはフローティングゲートとしてドーピングされたポリシリコン膜で形成し、前記上部ゲートはコントロールゲートとしてポリサイド膜で形成することを特徴とする請求項４に記載の不揮発性メモリ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に横縦比及び工程段階を省く不揮発性メモリ製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリはデータの貯蔵手段となるフローティングゲートとコントロールゲートを具備するメモリセルでこうせいされるスタックゲートセルアレー領域とメモリセルを駆動させるのに必要な周辺回路領域（Periphery circuit Area：以下PAと称する）で構成される。前記PAは一般的に単層ゲート電極構造のトランジスターで構成されている。
【０００３】
従来の技術を利用しスタックゲートセルと単層ゲート電極構造のトランジスターを製造する方法（参照：US  PAT  NO ．5 ，223 ，451 “Semiconductor device wherein n-channel MOSFET ，p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it ”）によればスタックゲート形のメモリセルを構成するフローティングゲートとコントロールゲートはミスアラインメントなくパタニングされる。そして各セルは独立のフローティングゲートを形成する。このために半導体基板上にトンネルオキサイド（tunneling oxide ）フローティングゲート用ポリシリコン膜を蒸着してビットラインの方向と平行にビットライン別に前記ポリシリコン膜パターンを形成する。そしてフローティングゲートとコントロールゲート間の絶縁のためのゲート間絶縁膜とコントロールゲート用ポリシリコン膜を順次的に蒸着した後、その全面にフォトレジストを塗布する。次いでフォトレジストをビットラインと垂直のワードラインの方向にパタニングする。このようなフォトレジストパターンをマスクとしてコントロールゲート用ポリシリコンとゲート間絶縁膜、フローティングゲート用ポリシリコン膜を順次に蝕刻するために自己整合工程を使用する。そして周辺回路の単層ゲートの形成のためには他のマスクを使用しセル領域（Cell Region ：以下CRと称する）をマスキングした後PAのゲートパタニングを実施する。
【０００４】
このような従来の技術によれば、スタックゲートのパタニング時フォトレジストの厚さとスタックゲートの蝕刻時蝕刻されるスタックゲートの厚さが増加するので蝕刻されるパターンの横縦比が増加することになる。従って単層ゲートに比べて最小パターンの形成が難しい。このような問題点を解決するために使用される技術は既存のフォトレジストの厚さが１．０μm 以上なのでフォトレジストの代りに薄くしうる絶縁膜をコントロールゲート上に４０００Åほど形成する。この絶縁膜をフォトレジストでパタニングしてマスクを形成する。パタニングされた絶縁膜をマスクとしてコントロールゲートとフローティングゲート用ポリシリコン膜を蝕刻する絶縁膜マスキング方法を使用し０．４μm 以下のデザインルールを具現している。
【０００５】
実際にフローティングゲートの厚さが１５００Å、ゲート間絶縁膜が３００Å、コントロールゲートの厚さが２０００Åの場合、厚さ１．４μm のフォトレジストと、厚さ４０００Åの絶縁膜マスクを使用し最小間隔０．４μm のパターンを形成する時、横縦比は前者のフォトレジストを使用する場合１．７８μm ／０．４μm ＝４．４５である反面、後者の絶縁膜マスクを使用する場合０．７８μm ／０．４μm ＝１．９５である。従って蝕刻用ガスが蝕刻される面積に均一に到達されるので最小パターン間の間隔をさらに狭く形成しうる。
【０００６】
このような絶縁膜または蝕刻される層との選択比の優秀な材料をフォトレジストの代りに使用しセルアレーと周辺回路のゲートをパタニングする従来の技術による不揮発性メモリ製造方法を説明する。
図１はCRにゲート間絶縁膜９を形成する段階を示す。具体的に、半導体基板１上に通常のロコス（LOCOS ）方法によりフィールド酸化膜３を形成する。次いで前記フィールド酸化膜３の間の活性領域上にトンネルオキサイド５を成長させる。引き続き前記半導体基板１の全面にポリシリコン膜７（以下、下部ゲートと称する）を蒸着した後、導電性不純物でドーピングする。次いでCRのフィールド酸化膜３の一部領域を限定して露出されたポリシリコン膜を蝕刻する。引き続き前記結果物の全面に下部ゲート７と上部ゲート（図２の１３）との絶縁のために絶縁膜９（以下、ゲート間絶縁膜と称する）を形成する。PAにトランジスターのゲート酸化膜を形成するためにCRをフォトレジストパターンP １で限定した後、PAのゲート間絶縁膜９と下部ゲート７及びトンネル酸化膜５を順次的に除去する。そしてCRのフォトレジストパターンP １を除去する。
【０００７】
前記トンネル酸化膜５は１００Åほどに成長させる。そして前記下部ゲート７はフローティングゲートの役割をし、１５００Åで形成する。また抵抗減少のためにドーピング物質としてはPOCL3 を使用して燐ドーピングさせる。そして前記ゲート間絶縁膜９はONO （Oxide-Nitride-Oxide ）膜を使用して形成する。
図２は上部ゲート１３及び上部絶縁膜マスク１５を形成する段階を示す。具体的に、PAのフィールド酸化膜３の間の活性領域上にゲート絶縁膜１１を成長させる。次いで、前記結果物を有する半導体基板１の全面にポリシリコン膜１３を形成する。引き続きこのポリシリコン膜１３（以下、上部ゲートと称する）上にCVD 方法で絶縁膜１５（以下、上部絶縁膜と称する）を形成した後、その上に上部絶縁膜１５をCR内のワードラインの方向に限定するフォトレジストパターンP ２を形成する。本図面で点線に示された部分１５’が上部絶縁膜１５の除去された部分を示す。引き続き前記フォトレジストパターンP ２を除去する。
【０００８】
上部ゲート１３は不揮発性メモリのコントロールゲートの役割をする。また上部ゲート１３はドーピングされたポリシリコン膜またはポリサイドで形成することも出来る。
図３はCRにスタックゲートを形成する段階を示す。具体的に、前記パタニングされた上部絶縁膜１５をマスクとして前記結果物の全面を蝕刻すれば、CRのビットライン方向Ｂの活性領域上に上部ゲート１３とゲート間絶縁膜９及び前記下部ゲート７よりなるスタックゲートが形成される。また、フィールド酸化膜３は上部ゲート１３が除去された後活性領域のゲート間絶縁膜９と下部ゲート７が蝕刻される間に蝕刻される。従ってフィールド酸化膜１３には過度蝕刻された領域Ｃ１、Ｃ２が形成される。
【０００９】
図４はPAに単層ゲート電極を形成する段階を示す。具体的に、前記結果物上にCR全体と前記CRとPAの共通部分にあるフィールド酸化膜の過度蝕刻された領域Ｃ１の一部と共にPAでゲート電極を形成される部分を限定するフォトレジストパターンP ３を形成する。このようなフォトレジストパターンP ３を利用して前記結果物の全面を蝕刻する。その結果PAには露出された上部絶縁膜１５と上部ゲート１３が順次的に蝕刻され単層ゲート電極が形成される。またフィールド酸化膜の蝕刻された部分（図３のＣ１）の一部ａはさらに深く蝕刻される。引き続きフォトレジストパターンP ３を除去する。
【００１０】
図５は最終工程を示す。具体的に、結果物の全面に導電性不純物をイオン注入しCRとPAにドレイン及びソース領域１７、１９を形成する。引き続き結果物の全面に層間絶縁膜２１を蒸着した後、リフローして平坦化する。平坦化された層間絶縁膜２１上に金属コネクタ２３を形成する。
従来の技術による不揮発性メモリ製造方法は上部絶縁膜をマスクとして使用し横縦比は小さくなったが、過度にフィールド酸化膜が蝕刻される問題点が発生する。図４でCRとPAの境界領域にあるフィールド酸化膜は図２の下部ゲート７の側壁のONO 膜“ｂ”を除去するための過度蝕刻工程と下部ゲート７を除去する蝕刻工程に露出され１次蝕刻される。またPAで上部絶縁膜と下部ゲートを蝕刻する間にも蝕刻に露出され２次蝕刻される。この結果CRとPAの境界部分にあるフィールド酸化膜には図４に示されたように幅“ａ”の深い溝が形成される。従ってCRとPAの境界領域に形成されたフィールド酸化膜が過度に蝕刻される場合、バルクシリコンが損傷されたり、以降イオン注入工程で不純物が、露出されたフィールド酸化膜内の活性領域に注入されたり、素子絶縁特性またはフィールドトランジスターが形成される場合スレショルド電圧が低くなる等の問題点がある。また高集積メモリの場合はCRがチップで占める面積比が増加するのでPAは相対的に減少する。相対的に減少されたPAでゲートパターン形成時使用するドライエッチング工程で下部ゲートが完全に蝕刻される場合、すぐ下のゲート絶縁膜が蝕刻されたほどで認知されるエンドポイント検出機能が低下される。従って所定の時間の間に蝕刻をし続けるしかなく、この際形成された下部ゲートの厚さや工程条件の変更時過度蝕刻や過小蝕刻が発生されうる。
【００１１】
【発明が解決しょうとする課題】
本発明の目的は前述した従来の問題点を解決するために絶縁膜マスクを使用することにより横縦比を小さくして微細パターンの形成が可能で工程上の蝕刻回数を減らすことにより工程が簡単化され、フィールド酸化膜の損失に因した素子分離特性の減少と基板の損傷を防止しうる不揮発性メモリ製造方法を提供することである。
【００１２】
【発明を解決するための手段】
前記目的を達成するために、本発明の第１実施例による不揮発性メモリ製造方法は、半導体基板上のCRとPAにフィールド酸化膜を形成して活性領域を限定する段階と、前記活性領域上にトンネル酸化膜を形成する段階と、前記半導体基板上に下部ゲートを形成する段階と、前記CRにある下部ゲートの一部を限定して除去し、前記CRの第１のフィールド酸化膜の一部を露出する段階と、前記半導体基板の全面にゲート間絶縁膜を形成する段階と、前記PAで前記ゲート間絶縁膜、下部ゲート及びトンネル酸化膜を順次的に除去すると共に、前記CRと前記PAの境界領域の第２のフィールド酸化膜の一部を露出する段階と、前記PAにゲート酸化膜を形成する段階と、前記半導体基板の全面に上部ゲート及び上部絶縁膜を順次的に形成する段階と、前記CR及びPAで上部絶縁膜及び上部ゲートを順次的に蝕刻して各々ゲートマスクと単層ゲートパターンを形成すると共に、前記第２のフィールド酸化膜の一部を再び露出する段階と、前記PAを限定するレジストパターン及び前記ゲートマスクを利用して前記CRにあるゲート間絶縁膜及び下部ゲートを順次的に蝕刻してスタックゲートパターンを形成すると共に、前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の一部を蝕刻して前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の上層部に溝を形成する段階と、前記フィールド酸化膜、前記スタックゲートパターン及び前記単層ゲートパターンをマスクとして前記半導体基板に導電性不純物を注入してソース及びドレイン領域を形成する段階と、前記半導体基板の全面に層間絶縁膜を形成する段階と、前記層間絶縁膜上に金属配線を形成する段階を含む。
【００１３】
前記目的を達成するための本発明の第２実施例による不揮発性メモリ製造方法は、半導体基板上のCRとPAにフィールド酸化膜を形成して活性領域を限定する段階と、前記活性領域上にトンネル酸化膜を形成する段階と、前記半導体基板上に下部ゲートを形成する段階と、前記CRにある下部ゲートの一部を限定して除去し、前記CRの第１のフィールド酸化膜の一部を露出する段階と、前記半導体基板の全面にゲート間絶縁膜を形成する段階と、前記PAで前記ゲート間絶縁膜、下部ゲート及びトンネル酸化膜を順次的に除去すると共に、前記CRと前記PAの境界領域の第２のフィールド酸化膜の一部を露出する段階と、前記PAにゲート酸化膜を形成する段階と、前記半導体基板の全面に上部ゲート及び上部絶縁膜を順次的に形成する段階と、前記CR及びPAで上部絶縁膜をパタニングしてマスクを形成する段階と、前記パタニングされた上部絶縁膜をマスクとして前記上部ゲートを蝕刻する工程結果CRにはゲートマスクパターンが形成されPAには単層ゲートパターンを形成すると共に、前記第２のフィールド酸化膜の一部を再び露出する段階と、前記PAを限定するレジストパターン及び前記ゲートマスクパターンを利用してCRのゲート間絶縁膜及び下部ゲートを順次的に蝕刻してスタックゲートパターンを形成すると共に、前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の一部を蝕刻して前記第１のフィールド酸化膜及び前記第２のフィールド酸化膜の上層部に溝を形成する段階と、前記半導体基板にソース及びドレイン領域を形成する段階と、前記半導体基板の全面に層間絶縁膜を形成する段階と、前記層間絶縁膜上に金属配線を形成する段階を含む。
【００１４】
前記第１及び第２実施例共に前記フィールド酸化膜は充分な絶縁特性のために５０００Åの厚さで形成することが望ましい。そして前記トンネル酸化膜は１００Åに成長させることが望ましい。前記下部ゲートは１５００Åの厚さで形成して抵抗の減少のためにPOCL3 を使用しドーピングさせることが望ましい。
前記CRの下部ゲートを限定することは前記下部ゲートを各セルに分離させるためであり、ビットラインと平行な方向へフィールド酸化膜の一部の領域を含む。
【００１５】
前記ゲート間絶縁膜はONO 膜を使用して各々８０／１２０／３０Åの厚さで形成することが望ましい。
前記ゲート酸化膜は１２０Åで形成する。
前記上部ゲートは前記ドーピングされた下部ゲートの上に抵抗をさらに減少させるためにその上にタングステンシリサイド（WSi2）を１５００Åほど形成したポリサイド膜で形成する。
【００１６】
前記上部絶縁膜としては酸化膜または窒化膜をCVD やプラズマ工程で４０００Åほどで形成する。また前記上部絶縁膜をパタニングするにおいて横縦比の減少のためにフォトレジストを通常の１．４μm で０．７μm に塗布し進行しても良い。
【００１７】
【発明の実施の形態】
以下、本発明による実施例を添付の図面に基づきさらに詳しく説明する。
図６は下部ゲート８を形成する段階を示す。具体的に、半導体基板２の上にフィールド酸化膜４を形成しCR及びPAの活性領域とフィールド領域を限定する。次いで犠牲酸化工程と湿式エッチング工程を通して活性領域のフィールド酸化時ストレスに因した欠陥やフィールド及び活性領域の縁部でのホワイトリボン等を除去する。以降前記活性領域上にトンネル酸化膜６を形成する。引き続き半導体基板の全面に下部ゲート８を形成した後、CRのフィールド酸化膜４の上でビットライン方向に一定部分を限定し除去する。前記トンネル酸化膜６はその厚さを１００Åほどで形成する。そして前記フィールド酸化膜４は５０００Åほどの厚さで形成する。また前記下部ゲート８はフローティングゲートの役割をするのにポリシリコン膜を使用して１５００Åほどの厚さで形成する。前記下部ゲート８には抵抗の減少のためにPOCL3 を利用して燐をドーピングする。
【００１８】
図７はCRを限定する段階を示す。具体的に、前記結果物の全面にゲート間絶縁膜１０を形成する。引き続き前記半導体基板２の上にCRの全面を限定するフォトレジストパターンP １を形成する。前記フォトレジストパターンP １をマスクとして半導体基板の全面を蝕刻すればPAにあるゲート間絶縁膜１０及び下部ゲート８とトンネル酸化膜６が除去される。以降前記フォトレジストパターンP １を除去する。前記ゲート間絶縁膜１０は前記下部ゲート８と上部ゲート（図８の１４）との絶縁のために８０／１２０／３０Åの厚さでONO 膜を形成する。
【００１９】
図８はCR及びPAで各々ゲートマスクパターン及び単層ゲートパターンを形成する段階を示す。具体的に、前記PAの活性領域上にゲート酸化膜１２を形成する。引き続き前記結果物の全面に上部ゲート１４及び上部絶縁膜１６を順次的に形成する。前記上部絶縁膜１６の上にCRで下部ゲート８のワードラインＷの方向の全部とビットラインＢの方向の一部及びPAで活性領域内の一部を限定するフォトレジストパターンP ２を形成する。前記フォトレジストパターンP ２を利用し前記上部絶縁膜１６と上部ゲート１４を順次的に蝕刻する。この結果前記PAでは単層ゲートパターンが形成され、CRではゲート間絶縁膜１０及び下部ゲート８を蝕刻するためのゲートマスクパターンが形成される。このようなスタックゲートは自己整合的に形成される。次いで前記フォトレジストパターンP ２を除去する。
【００２０】
前記ゲート酸化膜１２は１２０Åで形成する。そして前記上部ゲート１４はコントロールゲートの役割をするがポリシリコン膜を使用して１５００Åで形成する。追加的に抵抗減少のために燐をイオン注入する。そして抵抗をさらに低めるためにタングステンシリサイドを１５００Åほどで形成しポリサイドで形成しうる。そして酸化膜や窒化膜で形成された前記上部絶縁膜１６はCVD やプラズマ方式を利用し４０００Åほどの厚さで形成する。
【００２１】
図９は下部ゲート８を蝕刻する段階を示す。具体的に、前記結果物上にPAを限定するフォトレジストパターンP ３を形成する。前記結果物の全面を蝕刻すれば、CRでは前記上部絶縁膜１６をマスクとして前記ゲート間絶縁膜１０及び下部ゲート８が順次的に除去され自己整合的に下部ゲート８ａが形成される。上部絶縁膜１６、上部ゲート１４、ゲート間絶縁膜１０及び下部ゲート８で積層されるスタックゲートパターンが形成される。以降前記PAのフォトレジストパターンP ３を除去する。
【００２２】
本工程でCR及びPAの境界領域のフィールド酸化膜４と前記セル内部の限定された部分を有するフィールド酸化膜は蝕刻工程で露出され前記ゲート間絶縁膜１０及び下部ゲート８が蝕刻される間に蝕刻されることになる。その結果フィールド酸化膜には溝が形成される。
しかしこの溝は従来の１、２次蝕刻により形成された溝（図４の“ａ”）に比べて安定的で小さい溝である。
【００２３】
図１０は工程を完成する段階を示す。具体的に、前記結果物上に導電性不純物をイオン注入しドレイン及びソース領域１８、２０を形成する。前記半導体基板２の全面に層間絶縁膜２２を蒸着した後、リフローして平坦化する。平坦化された層間絶縁膜２２上に金属コネクタ２４を形成する。
前記層間絶縁膜２２は高温熱酸化膜（High Temperature Oxide：以下HTO と称する）またはBPSG膜で形成する。そして９００℃で１０分間平坦化させる。電気的連結のためにコンタクトホール（図示せず）を形成する。
【００２４】
図１１及び図１２は前記第１実施例と形成工程が同一であり、図１２のP ４は図７のP １と同じ役割をする。
図１３は上部絶縁膜マスク４４を限定する段階を示す。具体的に図１２（または図７）の結果物のPAの活性領域上にゲート酸化膜４０を形成する。その後、前記結果物の全面に上部ゲート４２及び上部絶縁膜４４を順次的に形成する。引き続き前記上部絶縁膜４４の上にCRのワードラインＷの方向の全部とビットラインＢの方向の一部及びPAの活性領域内の一部を限定するフォトレジストパターンP ５を形成する。このフォトレジストパターンP ５を利用し前記結果物の全面を異方性蝕刻して前記フォトレジストパターンP ５により限定されない部分の前記上部絶縁膜４４を除去する。前記PAのゲート酸化膜４０と上部ゲート４２の形成条件と前記上部絶縁膜４４の形成条件は第１実施例と同じなので省略する。
【００２５】
図１４はスタックゲートパターン及び単層ゲートパターンを形成する段階を示す。具体的に、前記上部絶縁膜４４をマスクとして前記上部ゲート４２を自己整合的にパタニングする。このようにしてPAでは単層ゲートパターンが形成され、CRにはスタックゲートパターンが形成される。引き続きフォトレジストパターンP ６を形成して前記PAを限定する。  図１５は工程を完成する段階である。具体的に、前記CRの前記スタックゲートパターンをマスクとして前記ゲート間絶縁膜３８と下部ゲート３６を順次的に蝕刻して除去する。次いで前記フォトレジストパターンP ６を除去する。前記工程でCRに単層ゲートパターンが要る場合、図示していないが、前記ゲート間絶縁膜３８を部分的に限定するフォトレジストパターンを形成することにより単層ゲートパターンを形成しうる。以降の工程は第１実施例の図１０と同一である。
【００２６】
【発明の効果】
以上の本発明は従来の技術とは異なってCRのスタックゲートとPAの単層ゲートを形成する際、上部絶縁膜をマスクとして使用することによりCRとPAで上部ゲート物質を同時に蝕刻でき、CRでのゲート間絶縁膜及び下部ゲートを蝕刻する時横縦比を減少させ微細パターンを形成しうる。従って高集積回路でPAのパターン面積減少によるエンドポイント検出問題を解決しうる。また全体工程にわたって蝕刻工程の回数を減らし工程を単純化する。そして従来の技術によるCRとPAのゲートパターンの形成時重複蝕刻に因したフィールド酸化膜の損失問題を解決しうる。従ってフィールド酸化膜の部分的蝕刻による素子分離特性の減少や基板の損傷を防止しうる。
【００２７】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野の通常の知識を有する者により実施可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術による不揮発性メモリ製造方法を段階別に示した図面である。
【図２】従来の技術による不揮発性メモリ製造方法を段階別に示した図面である。
【図３】従来の技術による不揮発性メモリ製造方法を段階別に示した図面である。
【図４】従来の技術による不揮発性メモリ製造方法を段階別に示した図面である。
【図５】従来の技術による不揮発性メモリ製造方法を段階別に示した図面である。
【図６】本発明の第１実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図７】本発明の第１実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図８】本発明の第１実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図９】本発明の第１実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図１０】本発明の第１実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図１１】本発明の第２実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図１２】本発明の第２実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図１３】本発明の第２実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図１４】本発明の第２実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【図１５】本発明の第２実施例による不揮発性メモリ製造方法を段階別に示した図面である。
【符号の説明】
３６    下部ゲート
３８    ゲート間絶縁膜
４０    ゲート酸化膜
４２    上部ゲート
４４    上部絶縁膜
【図１】
0004027446.tif 000002
【図２】
0004027446.tif 000003
【図３】
0004027446.tif 000004
【図４】
0004027446.tif 000005
【図５】
0004027446.tif 000006
【図６】
0004027446.tif 000007
【図７】
0004027446.tif 000008
【図８】
0004027446.tif 000009
【図９】
0004027446.tif 000010
【図１０】
0004027446.tif 000011
【図１１】
0004027446.tif 000012
【図１２】
0004027446.tif 000013
【図１３】
0004027446.tif 000014
【図１４】
0004027446.tif 000015
【図１５】
0004027446.tif 000016