(57)【特許請求の範囲】
【請求項１】
第１の電源電位レベルが供給される第１の電源線と、
仮想電源線と、
前記仮想電源線に接続される論理回路と、
前記第１の電源線と前記仮想電源線間に設けられ、第１の制御信号が入力される制御電極を持つ電力制御用トランジスタと、
第２の電源電位レベルが供給される第２の電源線と、
前記電力制御用トランジスタが形成される基板、前記第１の電源線および前記第２の電源線に接続される基板電位制御回路とを備え、
前記基板電位制御回路は、前記第１の電源線に共通接続される制御電極および第１の電極と、前記基板に接続される第２の電極を持つ第１のトランジスタと、第２の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記基板に接続される第２の電極を持つ第２のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第２の電源線に接続される第１の電極および前記基板に接続される第２の電極を持つ第３のトランジスタとから構成されることを特徴とする半導体集積回路。
【請求項２】
前記第１のトランジスタは、前記第２、第３のトランジスタより低いしきい値電圧を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２の制御信号は前記第１の制御信号の反転信号であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
第１の電源電位レベルが供給される第１の電源線と、
第２の電源電位レベルが供給される第２の電源線と、
第１の仮想電源線と、
第２の仮想電源線と、
前記第１、第２の仮想電源線間に接続される論理回路と、
前記第１の電源線と前記第１の仮想電源線間に設けられ、第１の制御信号が入力される制御電極を持つ第１の電力制御用トランジスタと、
前記第２の電源線と前記第２の仮想電源線間に設けられ、第２の制御信号が入力される制御ゲートを持つ第２の電力制御用トランジスタと、
前記第１の電力制御用トランジスタが形成される第１導電型基板、前記第１の電源線および前記第２の電源線に接続される第１の基板電位制御回路と、
前記第２の電力制御用トランジスタが形成される第２導電型基板、前記第１の電源線および前記第２の電源線に接続される第２の基板電位制御回路とを備え、
前記第２の制御信号は前記第１の制御信号の反転信号であり、
前記第１の基板電位制御回路は、前記第１の電源線に共通接続される制御電極および第１の電極と、前記第１導電型基板に接続される第２の電極を持つ第１のトランジスタと、第２の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記第１導電型基板に接続される第２の電極を持つ第２のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第２の電源線に接続される第１の電極および前記第１導電型基板に接続される第２の電極を持つ第３のトランジスタとから構成され、前記第２の基板電位制御回路は、前記第２の電源線に共通接続される制御電極および第１の電極と、前記第２導電型基板に接続される第２の電極を持つ第４のトランジスタと、前記第１の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記第２導電型基板に接続される第２の電極を持つ第５のトランジスタと、前記第１の制御信号が入力される制御電極と、前記第２の電源線に接続される第１の電極および前記第２導電型基板に接続される第２の電極を持つ第６のトランジスタとから構成されることを特徴とする半導体集積回路。
【請求項５】
前記第１、第４のトランジスタは、前記第２、第３、第５および第６のトランジスタより低いしきい値電圧を有することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第２の制御信号は前記第１の制御信号の反転信号であることを特徴とする請求項４記載の半導体集積回路。
【請求項７】
第１の電源電位レベルが供給される第１の電源線と、第２の電源電位レベルが供給される第２の電源線と、第１の仮想電源線と、第２の仮想電源線と、前記第１、第２の仮想電源線間に接続される論理回路と、前記第１の電源線と前記第１の仮想電源線間に設けられ、第１の制御信号が入力される制御電極を持つ第１の電力制御用トランジスタと、前記第２の電源線と前記第２の仮想電源線間に設けられ、第２の制御信号が入力される制御ゲートを持つ第２の電力制御用トランジスタと、前記第２の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記第１の電力制御用トランジスタが形成される第１導電型基板に接続される第２の電極を持つ第１のトランジスタと、前記第１の制御信号が入力される制御電極と、前記第２の電源線に接続される第１の電極および前記第２の電力制御用トランジスタが形成される第２導電型基板に接続される第２の電極を持つ第２のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第１のトランジスタの第２の電極に接続される第１の電極および前記第のトランジスタの第２の電極に接続される第２の電極を持つ第３のトランジスタとから構成されることを特徴とする半導体集積回路。
【請求項８】
前記第１、第２および第３のトランジスタは、同一のしきい値電圧を有することを特徴とする請求項７記載の半導体集積回路。
【請求項９】
前記第２の制御信号は前記第１の制御信号の反転信号であることを特徴とする請求項７記載の半導体集積回路。
【請求項１０】
第１の電源電位レベルが供給される第１の電源線と、仮想電源線と、前記仮想電源線に接続される論理回路と、前記第１の電源線と前記仮想電源線間に設けられ、第１の制御信号が入力される制御電極を持つ電力制御用トランジスタと、第２の電源電位レベルが供給される第２の電源線と、第１の制御信号が入力される制御電極と、前記電力制御用トランジスタが形成される基板に接続される第１の電極および前記第２の電源線に接続される第２の電極を持つ第１のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記基板に接続される第２の電極を持つ第２のトランジスタと、前記第２の制御信号が入力される制御電極と、前記基板に接続される第１の電極および前記第２の電源線に接続される第２の電極を持つ第３のトランジスタとから構成されることを特徴とする半導体集積回路。
【請求項１１】
前記第１、第２および第３のトランジスタは、同一のしきい値電圧を有することを特徴とする請求項１０記載の半導体集積回路。
【請求項１２】
前記第２の制御信号は前記第１の制御信号の反転信号であることを特徴とする請求項１０記載の半導体集積回路。
【請求項１３】
第１の電源電位レベルが供給される第１の電源線と、第２の電源電位レベルが供給される第２の電源線と、第１の仮想電源線と、第２の仮想電源線と、前記第１、第２の仮想電源線間に接続される論理回路と、前記第１の電源線と前記第１の仮想電源線間に設けられ、第１の制御信号が入力される制御電極を持つ第１の電力制御用トランジスタと、前記第２の電源線と前記第２の仮想電源線間に設けられ、第２の制御信号が入力される制御ゲートを持つ第２の電力制御用トランジスタと、第３の電源電位レベルが供給される第３の電源線と、第４の電源電位レベルが供給される第４の電源線と、第１の制御信号が入力される制御電極と、前記第１の電力制御用トランジスタが形成される第１導電型基板に接続される第１の電極および前記第３の電源線に接続される第２の電極を持つ第１のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記第１導電型基板に接続される第２の電極を持つ第２のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第１導電型基板に接続される第１の電極および前記第３の電源線に接続される第２の電極を持つ第３のトランジスタと、第２の制御信号が入力される制御電極と、前記第１の電力制御用トランジスタが形成される第１導電型基板に接続される第１の電極および前記第４の電源線に接続される第２の電極を持つ第４のトランジスタと、前記第１の制御信号が入力される制御電極と、前記第４の電源線に接続される第１の電極および前記第２導電型基板に接続される第２の電極を持つ第５のトランジスタと、前記第１の制御信号が入力される制御電極と、前記第２導電型基板に接続される第１の電極および前記第２の電源線に接続される第２の電極を持つ第６のトランジスタとから構成されることを特徴とする半導体集積回路。
【請求項１４】
前記第１、第２、第３、第４、第５および第６のトランジスタは、同一のしきい値電圧を有することを特徴とする請求項１３記載の半導体集積回路。
【請求項１５】
前記第２の制御信号は前記第１の制御信号の反転信号であることを特徴とする請求項１３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係わり、特にＭＯＳトランジスタを含む半導体集積回路においてアクティブ時には低電源電圧での動作が可能であり、かつ、スタンバイ時にはリーク電流に起因する消費電力を少なくすることを実現する半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩの高集積化あるいは高性能化が進むにつれ、その消費電力をいかに低減するかが重要な課題となってきている。特に、ＣＭＯＳ型ＬＳＩでは、消費電力が電源電圧の２乗に正比例するため電源電圧を下げることは低消費電力化に最も有効な方法であるといえる。しかし、電源電圧を下げるということはＭＯＳトランジスタの動作速度を低下させてしまう。これを避けるために、アクティブ時のしきい値電圧を低下させる必要があるが、しきい値電圧の低下はスタンバイ時におけるＭＯＳトランジスタのリーク電流増加につながる。このような課題を解消するＬＳＩとして提案されているのが、ＭＴＣＭＯＳ（Multithreshold -Voltage CMOS）である。ＭＴＣＭＯＳについては、例えば、論文：「1-V Power Suply High-Speed Digital Circuit Technology with Mulutithreshold-Voltage CMOS（IEEE JOURNAL OF SOLID-STATE CIRCUIT. VOL. 30. NO. 8, AUGUST 1995）」等に紹介されている。
【０００３】
このようなＭＴＣＭＯＳは一般的に、仮想電源線と仮想グランド線間に接続され、低しきい値電圧を有するＭＯＳトランジスタからなる論理回路と、スタンバイ時におけるＭＯＳトランジスタのリーク電流を低減するために電源線と仮想電源線間およびグランド線と仮想グランド線間に接続される高しきい値電圧を有するスタンバイ電力制御用ＭＯＳトランジスタとから構成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したＭＴＣＭＯＳのように、スタンバイ時におけるリーク電流を低減するために用いるスタンバイ電力制御用ＭＯＳトランジスタのしきい値電圧を十分に高く設定していることから、アクティブ時において、仮想電源線ＶＶＤＤあるいは仮想グランド線ＶＧＮＤに対して十分な電流供給が行われず、その結果、ＭＴＣＭＯＳは、高速な論理動作を実現することができないという不都合が生じていた。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、本発明の半導体集積回路は、第１の電源電位レベルが供給される第１の電源線と、仮想電源線と、前記仮想電源線に接続される論理回路と、前記第１の電源線と前記仮想電源線間に設けられ、第１の制御信号が入力される制御電極を持つ電力制御用トランジスタと、第２の電源電位レベルが供給される第２の電源線と、前記電力制御用トランジスタが形成される基板、前記第１の電源線および前記第２の電源線に接続される基板電位制御回路とを備え、前記基板電位制御回路は、前記第１の電源線に共通接続される制御電極および第１の電極と、前記基板に接続される第２の電極を持つ第１のトランジスタと、第２の制御信号が入力される制御電極と、前記第１の電源線に接続される第１の電極および前記基板に接続される第２の電極を持つ第２のトランジスタと、前記第２の制御信号が入力される制御電極と、前記第２の電源線に接続される第１の電極および前記基板に接続される第２の電極を持つ第３のトランジスタとから構成される。
【０００６】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す回路図であり、図２は、本発明の第１の実施形態の動作を説明する波形図である。
図１に示すＭＴＣＭＯＳは、仮想電源線ＶＶＤＤと仮想グランド線ＶＧＮＤ間に接続される論理回路１０、１１と、電源線ＶＤＤと仮想電源線ＶＶＤＤ間に接続されスタンバイ電力制御信号ＳＰにより制御される高しきい値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジスタＱ１と、仮想グランド線ＶＧＮＤとグランド線ＧＮＤ間に接続されスタンバイ電力制御信号ＳＰの反転信号であるスタンバイ電力制御信号ＳＮにより制御される高しきい値電圧を有するスタンバイ電力制御用ＮＭＯＳトランジスタＱ２とで構成されており、さらに、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰと電源線ＶＤＤとグランド線ＧＮＤとに接続される第１の基板電位制御回路１２と、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮと電源線ＶＤＤとグランド線ＧＮＤとに接続される第２の基板電位制御回路１３とを備えたものである。
【０００７】
論理回路１０はＰＭＯＳトランジスタＱ３、Ｑ４、ＮＭＯＳトランジスタＱ５、Ｑ６からなる２入力ＮＡＮＤ回路で構成され、論理回路１１はＰＭＯＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８からなるインバータ回路で構成されている。さらに、論理回路１０、１１を構成するトランジスタＱ３〜Ｑ８は、スタンバイ電力制御用ＭＯＳトランジスタＱ１、Ｑ２より低いしきい値電圧を有するＭＯＳトランジスタである。この結果、論理回路１０、１１は、アクティブ時には１Ｖ程度の低い電源電圧での動作が可能となる。
【０００８】
第１の基板電位制御回路１２は、第１導電型基板ＢＰに接続されるソース電極と電源線ＶＤＤに共通接続されるゲート電極およびドレイン電極を持つＮＭＯＳトランジスタＱ９と、スタンバイ電力制御信号ＳＮが入力されるゲート電極と電源線ＶＤＤに接続されるソース電極と第１導電型基板ＢＰに接続されるドレイン電極を持つＰＭＯＳトランジスタＱ１０と、スタンバイ電力制御信号ＳＮが入力されるゲート電極とグランド線ＧＮＤに接続されるソース電極と第１導電型基板ＢＰに接続されるドレイン電極を持つＮＭＯＳトランジスタＱ１１とから構成されている。第２の基板電位制御回路１３は、第２導電型基板ＢＮに接続されるソース電極とグランド線ＧＮＤに共通接続されるゲート電極およびドレイン電極を持つＰＭＯＳトランジスタＱ１２と、スタンバイ電力制御信号ＳＰが入力されるゲート電極と電源線ＶＤＤに接続されるソース電極と第２導電型基板ＢＮに接続されるドレイン電極を持つＰＭＯＳトランジスタＱ１３と、スタンバイ電力制御信号ＳＰが入力されるゲート電極とグランド線ＧＮＤに接続されるソース電極と第２導電型基板ＢＮに接続されるドレイン電極を持つＮＭＯＳトランジスタＱ１４とから構成されている。ここで用いられるＭＯＳトランジスタＱ９およびＱ１２は、ＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ１３、Ｑ１４より低いしきい値電圧を有する。
【０００９】
次に、第１の実施形態の動作について図２を併用して説明する。
まず、スタンバイ時には、スタンバイ電力制御信号ＳＰがハイレベルに、その反転信号であるスタンバイ電力制御信号ＳＮがローレベルとなりスタンバイ電力制御用ＰＭＯＳトランジスタＱ１、同ＮＭＯＳトランジスタＱ２はともにオフするため論理回路１０、１１にはＶＤＤレベルおよびＧＮＤレベルが供給されない。このとき、スタンバイ電力制御信号ＳＮが入力されるＰＭＯＳトランジスタＱ１０はオンし、ＮＭＯＳトランジスタＱ１１はオフする。また、スタンバイ電力制御信号ＳＰが入力されるＰＭＯＳトランジスタＱ１３はオフし、ＮＭＯＳトランジスタＱ１４はオンする。これにより、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰにはＶＤＤレベルが供給され、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮにはＧＮＤレベルが供給される。この際のスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位はともに０〔Ｖ〕である。
【００１０】
また、アクティブ時には、スタンバイ電力制御信号ＳＰがローレベルに、その反転信号であるスタンバイ電力制御信号ＳＮがハイレベルとなりスタンバイ電力制御用ＰＭＯＳトランジスタＱ１、同ＮＭＯＳトランジスタＱ２はともにオンし、論理回路１０、１１にはＶＤＤレベルおよびグランドレベルが供給されるため、論理回路１０、１１が動作する。このとき、スタンバイ電力制御信号ＳＮが入力されるＰＭＯＳトランジスタＱ１０はオフし、ＮＭＯＳトランジスタＱ１１はオンする。また、スタンバイ電力制御信号ＳＰが入力されるＰＭＯＳトランジスタＱ１３はオンし、ＮＭＯＳトランジスタＱ１４はオフする。これにより、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮには、それぞれ、ＮＭＯＳトランジスタＱ９とＮＭＯＳトランジスタＱ１１のオン抵抗の比率で決まる電位ＶＢＰ、ＰＭＯＳトランジスタＱ１２とＰＭＯＳトランジスタＱ１３のオン抵抗の比率で決まる電位ＶＢＮが供給される。この際のスタンバイ電力制御用ＰＭＯＳトランジスタＱ１の基板電位は−（ＶＤＤ−ＶＢＰ）〔Ｖ〕、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位はＶＢＮ〔Ｖ〕であるため、基板バイアス効果により、アクティブ時におけるスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のしきい値電圧はスタンバイ時よりも小さくなる。
【００１１】
したがって、スタンバイ時には、高しきい値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２により、ＭＯＳトランジスタのサブスレッショルド電流からなるリーク電流を低減するとともに、アクティブ時には、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の電流駆動能力を向上することできるため、論理回路１０、１１は高速動作が可能となる。このことは、図２における論理回路１１を構成するインバータ回路の出力波形ＯＵＴから確認することができる。  図２では、本発明の第１の実施形態におけるインバータ回路の出力波形は点線で示されており、実線で示される従来のインバータ回路の出力波形より高速に反転動作が行われいることが理解できる。
【００１２】
また、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１のソース電極と第１導電型基板ＢＰ間、第２導電型基板ＢＮとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のソース電極間は、ＰＮ接合の順バイアスとなる。一方で、その電圧（バイアス電圧）が物理定数である接合電圧（約０．６〜０．９〔Ｖ〕）以下であれば、ＰＮ接合に流れる電流は極めて小さい。そこで、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１のソース電極と第１導電型基板ＢＰ間のＰＮ接合と第２導電型基板ＢＮとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のソース電極間のＰＮ接合にかかる順バイアスが接合電圧以下になるように設定することにより、これらのＰＮ接合を介した基板へのリーク電流は極めて小さく無視することができる。さらに、スタンバイ時におけるＮＭＯＳトランジスタＱ９およびＰＭＯＳトランジスタＱ１２のリーク電流については、スタンバイ時にＮＭＯＳトランジスタＱ１１およびＰＭＯＳトランジスタＱ１３がともにオフとなるため、当該リーク電流を遮断することができる。
【００１３】
第２の実施形態
図３は、本発明の第２の実施形態を示す回路図であり、図４は、本発明の第２の実施形態の動作を説明する波形図である。なお、図１と同一の構成箇所には、同一符号を付与しており、重複する説明は省略する。この第２の実施形態は、基板電位制御回路の具体的構成およびその動作において第１の実施形態と区別される。図３に示すように、基板電位制御回路３２は、電源線ＶＤＤとグランド線ＧＮＤ、そして、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮに接続されている。
【００１４】
さらに、基板電位制御回路３２は、スタンバイ電力制御信号ＳＮが入力されるゲート電極と電源線ＶＤＤに接続されるソース電極と第１導電型基板ＢＰに接続されるドレイン電極を持つＰＭＯＳトランジスタＱ３１と、スタンバイ電力制御信号ＳＮが入力されるゲート電極と第２導電型基板ＢＮに接続されるソース電極と第１導電型基板ＢＰに接続されるドレイン電極を持つＮＭＯＳトランジスタＱ３２と、スタンバイ電力制御信号ＳＰが入力されるゲート電極とグランド線ＧＮＤに接続されるソース電極と第２導電型基板ＢＮに接続されるドレイン電極を持つＮＭＯＳトランジスタＱ３３とから構成されている。基板電位制御回路３２を構成しているＭＯＳトランジスタＱ３１〜Ｑ３３は、同じしきい値電圧を有する。
【００１５】
次に、第２の実施形態の動作について図４を併用して説明する。
まず、スタンバイ時には、スタンバイ電力制御信号ＳＰがハイレベルに、その反転信号であるスタンバイ電力制御信号ＳＮがローレベルとなる。したがって、スタンバイ電力制御信号ＳＮが入力されるＰＭＯＳトランジスタＱ３１はオンし、ＮＭＯＳトランジスタＱ３２はオフする。また、スタンバイ電力制御信号ＳＰが入力されるＮＭＯＳトランジスタＱ３３はオンする。これにより、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰにはＶＤＤレベルの電位が供給され、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮにはＧＮＤレベルの電位が供給される。この際のスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位はともに０〔Ｖ〕である。
【００１６】
また、アクティブ時には、スタンバイ電力制御信号ＳＰがローレベルに、その反転信号であるスタンバイ電力制御信号ＳＮがハイレベルとなるため、ＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ３３がオフし、ＮＭＯＳトランジスタＱ３２がオンする。これにより、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮには、約ＶＤＤ／２にあたるイコライズ電位ＶＥが供給される。この際のスタンバイ電力制御用ＰＭＯＳトランジスタＱ１の基板電位は−（ＶＤＤ−ＶＥ）〔Ｖ〕、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位はＶＥ〔Ｖ〕であるため、基板バイアス効果により、アクティブ時におけるスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のしきい値電圧はスタンバイ時よりも小さくなる。
【００１７】
したがって、スタンバイ時には、高しきい値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２により、ＭＯＳトランジスタのサブスレッショルド電流からなるリーク電流を低減するとともに、アクティブ時には、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の電流駆動能力を向上することできるため、論理回路１０、１１は高速動作が可能となる。このことは、図４における論理回路１１を構成するインバータ回路の出力波形ＯＵＴから確認することができる。  図４では、本発明の第２の実施形態におけるインバータ回路の出力波形は点線で示されており、実線で示される従来のインバータ回路の出力波形より高速に反転動作が行われいることが理解できる。
【００１８】
また、イコライズ電位ＶＥについては、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１のソース電極と第１導電型基板ＢＰ間のＰＮ接合および第２導電型基板ＢＮとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のソース電極間のＰＮ接合にかかる順バイアスを先に第１の実施形態で説明した接合電圧以下になるように設定することにより、こられのＰＮ接合を介した基板へのリーク電流は極めて小さく無視することができる。
【００１９】
第２の実施形態では、第１の実施形態と同様、論理動作の高速化が実現できる。加えて、第１の実施形態においては６個であった基板電位制御回路を構成するＭＯＳトランジスタの数を１／２の３個に削減することができるので、回路面積の削減にもつながる。さらに、本実施形態は、第１の実施形態における第１、第２の基板電位制御回路５２、５３のようなレシオ回路を持たないためＤＣパスは形成されず、ＤＣ電流の消費も行われないので、消費電力の削減につながる。
【００２０】
第３の実施形態
図５は、本発明の第３の実施形態を示す回路図であり、図６は、本発明の第３の実施形態の動作を説明する波形図である。なお、図１および図３と同一の構成箇所には、同一符号を付与しており、重複する説明は省略する。この第３の実施形態は、第１、第２の基板電位制御回路の具体的構成およびその動作において第１、第２の実施形態と区別される。図５に示すように、第１の基板電位制御回路５２は、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰと電源線ＶＤＤと第３の電源線ＶＤＤ３とに接続され、第２の基板電位制御回路５３は、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮと電源線ＶＤＤと第４の電源線ＶＤＤ４とに接続されている。
【００２１】
第１の基板電位制御回路５２は、スタンバイ電力制御信号ＳＰが入力されるゲート電極と第１導電型基板ＢＰに接続されるソース電極と第３の電源線ＶＤＤ３に接続されるドレイン電極を持つＰＭＯＳトランジスタＱ５１と、スタンバイ電力制御信号ＳＮが入力されるゲート電極と電源線ＶＤＤに接続されるソース電極と第１導電型基板ＢＰに接続されるドレイン電極を持つＰＭＯＳトランジスタＱ５２と、スタンバイ電力制御信号ＳＮが入力されるゲート電極と第３の電源線ＶＤＤ３に接続されるソース電極と第１導電型基板ＢＰに接続されるドレイン電極を持つＮＭＯＳトランジスタＱ５３とから構成されている。第２の基板電位制御回路５３は、スタンバイ電力制御信号ＳＮが入力されるゲート電極と第２導電型基板ＢＮに接続されるソース電極と第４の電源線ＶＤＤ４に接続されるドレイン電極を持つＮＭＯＳトランジスタＱ５４と、スタンバイ電力制御信号ＳＰが入力されるゲート電極と第４の電源線ＶＤＤ４に接続されるソース電極と第２導電型基板ＢＮに接続されるドレイン電極を持つＰＭＯＳトランジスタＱ５５と、スタンバイ電力制御信号ＳＰが入力されるゲート電極とグランド線ＧＮＤに接続されるソース電極と第２導電型基板ＢＮに接続されるドレイン電極を持つＮＭＯＳトランジスタＱ５６とから構成されている。第１、第２の基板電位制御回路５２、５３を構成するＭＯＳトランジスタＱ５１〜Ｑ５６は、同じしきい値電圧を有する。
【００２２】
次に、第３の実施形態の動作について図６を併用して説明する。
まず、スタンバイ時には、スタンバイ電力制御信号ＳＰがハイレベルに、その反転信号であるスタンバイ電力制御信号ＳＮがローレベルとなる。したがって、スタンバイ電力制御信号ＳＮが入力されるＰＭＯＳトランジスタＱ５２はオンし、ＮＭＯＳトランジスタＱ５３、Ｑ５４はオフする。また、スタンバイ電力制御信号ＳＰが入力されるＰＭＯＳトランジスタＱ５１、Ｑ５５はオフし、ＮＭＯＳトランジスタＱ５６はオンする。これにより、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰにはＶＤＤレベルの電位が供給され、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮにはＧＮＤレベルの電位が供給される。この際のスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位はともに０〔Ｖ〕である。
【００２３】
また、アクティブ時には、スタンバイ電力制御信号ＳＰがローレベルに、その反転信号であるスタンバイ電力制御信号ＳＮがハイレベルとなる。したがって、スタンバイ電力制御信号ＳＰが入力されるＰＭＯＳトランジスタＱ５１、Ｑ５５はオンし、ＮＭＯＳトランジスタＱ５６はオフする。また、スタンバイ電力制御信号ＳＮが入力されるＰＭＯＳトランジスタＱ５２はオフし、ＮＭＯＳトランジスタＱ５３、Ｑ５４はオンする。これにより、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１が形成される第１導電型基板ＢＰとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２が形成される第２導電型基板ＢＮには、それぞれ、ＶＤＤ３レベルの電位、ＶＤＤ４レベルの電位が供給される。この際のスタンバイ電力制御用ＰＭＯＳトランジスタＱ１の基板電位は−（ＶＤＤ−ＶＤＤ３）〔Ｖ〕、スタンバイ電力制御用ＮＭＯＳトランジスタＱ２の基板電位はＶＤＤ４〔Ｖ〕であるため、基板バイアス効果により、アクティブ時におけるスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のしきい値電圧はスタンバイ時よりも小さくなる。
【００２４】
したがって、スタンバイ時には、高しきい値電圧を有するスタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２により、ＭＯＳトランジスタのサブスレッショルド電流からなるリーク電流を低減するとともに、アクティブ時には、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１およびスタンバイ電力制御用ＮＭＯＳトランジスタＱ２の電流駆動能力を向上することできるため、論理回路１０、１１は高速動作が可能となる。このことは、図６における論理回路１１を構成するインバータ回路の出力波形ＯＵＴから確認することができる。  図６では、本発明の第３の実施形態におけるインバータ回路の出力波形は点線で示されており、実線で示される従来のインバータ回路の出力波形より高速に反転動作が行われいることが理解できる。
【００２５】
また、ＶＤＤ３レベルの電位およびＶＤＤ４レベルの電位については、スタンバイ電力制御用ＰＭＯＳトランジスタＱ１のソース電極と第１導電型基板ＢＰ間のＰＮ接合および第２導電型基板ＢＮとスタンバイ電力制御用ＮＭＯＳトランジスタＱ２のソース電極間のＰＮ接合にかかる順バイアスを先に第１の実施形態で説明した接合電圧以下になるように設定することにより、こられのＰＮ接合を介した基板へのリーク電流は極めて小さく無視することができる。
【００２６】
第３の実施形態では、第１の実施形態と同様、論理動作の高速化が実現できる。加えて、第１の実施形態においては、第１、第２導電型基板に供給される電位が各ＭＯＳトランジスタの製造ばらつきにより変動するのに対して、第３の実施形態では、トランジスタの製造ばらつきの影響を受けることなく安定した電位を供給することを可能とする。これは、第３の実施形態の場合、第１、第２導電型基板には外部電源に接続される第３の電源線ＶＤＤ３および第４の電源線ＶＤＤ４から電位が供給されるためである。この結果、論理回路１０、１１の遅延時間のばらつきも低減することができる。
【００２７】
【発明の効果】
以上詳細に説明したように、本発明によれば、スタンバイ電力制御信号によって制御される基板電位制御回路を設けたことにより、スタンバイ時には、ＭＯＳトランジスタのサブスレッショルド電流からなるリーク電流を低減するとともに、アクティブ時には、スタンバイ電力制御用ＭＯＳトランジスタの駆動能力を向上することにより論理回路の高速動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態の動作を示す波形図である。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】本発明の第２の実施形態の動作を示す波形図である。
【図５】本発明の第３の実施形態を示す回路図である。
【図６】本発明の第３の実施形態の動作を示す波形図である。
【符号の説明】
ＶＤＤ                          電源線
ＧＮＤ                          グランド線
ＶＶＤＤ                        仮想電源線
ＶＧＮＤ                        仮想グランド線
Ｑ１、Ｑ２                      スタンバイ電力制御用ＭＯＳトランジスタ
ＳＰ，ＳＮ                      スタンバイ電力制御信号
ＢＰ                            第１導電型基板
ＢＮ                            第２導電型基板
１０、１１                      論理回路
１２、１３、３２、５２、５３    基板電位制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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