(57)【特許請求の範囲】
【請求項１】
信号端子に接続される複数の第１のパッドと、グランド端子に接続されてＰ型あるいはＮ型のいずれか一方の半導体基板を接地する第２のパッドと、前記第１のパッドに接続された入力保護回路とを有する半導体装置において、
前記入力保護回路は、前記第１のパッドと内部回路との間において、前記複数の第１のパッドにそれぞれ対応するように設けられたＰ型あるいはＮ型のいずれか他方で所定の不純物濃度により決定される所定の導電率を有するウエル領域と、このウエル領域に形成された前記半導体基板と同型の第１の領域と、この第１の領域に形成された前記ウエル領域と同型の第２の領域と、前記第１のパッドの内側で前記内部回路の外側に平面からみてループとして設けられた導体配線とを有し、前記ウエル領域は前記導体配線に沿ってループ状に形成され、
前記ウエル領域には前記所定の不純物濃度よりも高く前記所定の導電率より高い導電率の層が形成されかつ前記高い導電率が前記半導体基板の所定の不純物濃度によるこれの導電率よりも高いものであり、前記第１の領域が前記第２のパッドおよび他の第３のパッドのいずれかに接続されてグランドに接続され、前記第２の領域が前記第１のパッドに接続され、前記ウエル領域に形成した前記高い導電率の層が前記第２のパッドあるいは前記第３のパッドに前記導体配線を介して接続され、
前記第３のパッドは、電源ラインあるいはグランド端子に接続されるものであって前記第１の領域が前記第３のパッドに接続されたときには前記第３のパッドがグランド端子に接続され、前記第１の領域が前記第３のパッドに接続されていないときには前記第３のパッドが前記電源ラインに接続され、
前記ウエル領域の底部には前記ウエル領域と同型の埋込み層が設けられ、前記第１の領域がベース領域となり、前記第２の領域がエミッタ領域となり、前記ウエル領域がコレクタ領域となるバイポーラトランジスタにおいて前記ベース領域と前記コレクタ領域が前記第２のパッドあるいは前記第３のパッドを介して共に前記グランドに接続されたときにはこの接続により形成されたダイオード接続の前記バイポーラトランジスタと前記導体配線とを介してノイズにより発生した電流を前記第１のパッドと前記グランドとの間に流し、前記ベース領域が前記第２のパッドを介して前記グランドに接続されかつ前記コレクタ領域あるいは前記エミッタ領域が前記第３のパッドを介して前記電源ラインに接続されたときには前記ベース領域と前記エミッタ領域とによるダイオード接続と前記導体配線とを介してノイズにより発生した電流を前記第１のパッドと前記グランドとの間に流し、
前記高い導電率の層が前記バイポーラトランジスタのコレクタウオールとなり、このコレクタウオールが前記埋込み層と結合し、前記すべての第１のパッドにそれぞれ対応する前記ウエル領域が平面からみて矩形のループとして一体化されて形成されていることを特徴とする半導体装置。
【請求項２】
信号端子に接続される複数の第１のパッドと、グランド端子に接続されてＰ型あるいはＮ型のいずれか一方の半導体基板を接地する第２のパッドと、前記第１のパッドに接続された入力保護回路とを有する半導体装置において、
前記入力保護回路は、前記第１のパッドと内部回路との間において、前記複数の第１のパッドにそれぞれ対応するように設けられたＰ型あるいはＮ型のいずれか他方で所定の不純物濃度により決定される所定の導電率を有するウエル領域と、このウエル領域に形成された前記半導体基板と同型の領域と、前記第１のパッドの内側で前記内部回路の外側に平面からみてループとして設けられた導体配線とを有し、前記ウエル領域は前記導体配線に沿ってループ状に形成され、
前記ウエル領域には前記所定の不純物濃度よりも高く前記所定の導電率より高い導電率の層が形成されかつ前記高い導電率が前記半導体基板の所定の不純物濃度によるこれの導電率よりも高いものであり、前記同型の領域が前記第２のパッドおよびグランド端子に接続される他の第３のパッドのいずれかに接続されてグランドに接続され、前記ウエル領域に形成した前記高い導電率の層が前記第１パッドに接続され、
前記ウエル領域の底部には前記ウエル領域と同型の埋込み層が設けられ、前記同型の領域と前記ウエル領域との間で形成される寄生ダイオードと前記導体配線とを介してノイズにより発生した電流を前記第１のパッドと前記グランドとの間に流し、
前記高い導電率の層が前記埋込み層と結合し、前記すべての第１のパッドにそれぞれ対応する前記ウエル領域が平面からみて矩形のループとして一体化されて形成されていることを特徴とする半導体装置。
【請求項３】
前記ベース領域と前記コレクタウオールとが前記第２あるいは前記第３のパッドいずれかに前記導体配線を介して共通に接続された請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、詳しくは、入出力端子からの電磁波の飛び込みにより内部に形成された回路動作に悪影響を与える、いわゆるＥＭＩ（電磁波妨害）に対してその影響を抑制あるいは低減することができるような半導体装置に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ（ＰＣ）や携帯型ＰＣ（特にノートＰＣ）、モバイル電子機器、携帯電話装置やＰＨＳなど、ＭＨｚ〜数百ＭＨｚのクロックを用いる高周波クロック動作の電子機器が普及し、これらの普及に伴い、これらによる周囲の電子機器に対する高周波電磁波ノイズの影響あるいは逆に周囲の電子機器からこれら電子機器に対する高周波電磁波ノイズの影響を抑えるＥＭＣ（エレクトロ・マグネティック・コンパティビリティ：電磁波環境両立性）の重要性が高まっている。その１つとして電磁波吸収のために各種の電磁波吸収体が開発されて、実用化されているが、電子機器全体ばかりでなく、高周波クロック動作の電子機器に使用されるＩＣ自体にもＥＭＩ対策は必要である。例えば、十数ＭＨｚから数十ＭＨｚの電波によりデータの送受信を行う非接触型ＩＣカードの規格標準化が近年進められている。これに使用されるＩＣにはＥＭＩ対策が必要になる。
ＬＳＩを含めてＩＣでは、入力信号端子（あるいは入／出力信号端子、以下入力端子で説明）に接続されるパッドに入力保護回路が普通設けられている。各種のノイズは、通常、この入力保護回路が動作することである程度防止されるがＥＭＩに対してはこの入力保護回路は十分に機能してくれない。それは、ＥＭＩノイズが半導体サブストレートの電位変動を引き起こすからである。
【０００３】
図８は、従来のＬＳＩチップの入力信号端子に接続されるパッド部分とその入力保護回路部分を平面的にみた拡大図である。
通常、入力保護回路は、ＬＳＩチップ１の矩形に沿って内側周囲に設けられた入力信号を受けるパッド２に隣接して設けられている。この入力保護回路には、パッド２から内部配線に至る手前に保護抵抗Ｒを経て２つのダイオードＤ1，Ｄ2が設けられ、これらダイオードがそれぞれグランドＧＮＤ側と電源ラインＶDD側とに図示するような形で接続されて入力保護回路が形成される。３は接地ラインであり、４は電源ラインである。３０は、内部回路である。なお、このような抵抗Ｒ、ダイオードＤ1，Ｄ2の入力保護回路は、入力バッファ回路とともに形成され、それに組込まれるものもある。
このような入力保護回路では、例えば、パッド２にグランドＧＮＤより所定値以上低い、負の電圧が加えられたときには、それによる電流がグランドＧＮＤからダイオードＤ1を経てパッド２へと流れて、パッド２に加わる負電圧が吸収される。また、パッド２に電源電圧より所定値以上の高い電圧が加えられたときには、それによる電流がパッド２からダイオードＤ2を通して電源ラインＶDDへと流れて、パッド２に加わる高い電圧が吸収される。
【０００４】
図９は、このような従来の半導体装置（ＩＣチップ）において前記のダイオードＤ1が形成されている入力保護回路部分の断面図である。
入力保護回路として、Ｐ型半導体サブストレート５（以下Ｐ−sub５）にまず、Ｎ+の埋込み層（Ｂ／Ｌ）６を形成する領域をイオン打ち込みあるいは塗布などによりＮ+にして、これをエピタキシャル成長させてＮ+の埋込み層を形成する。次にＮ~エピタキシャル層のＮ~領域７が形成される領域を酸化膜で覆って、Ｐ層を形成する領域にＰ+をイオン打ち込みあるいは塗布し、その後に前記の酸化膜を除去してＰ−sub基板５にＮ-層をエピタキシャル成長させることでＮ-領域７とＰ領域７ａとを形成する。そして形成されたＰ領域７ａを素子分離領域（ＩＳＯ）７ａとしてＮ~領域７を他の領域から分離する。
また、先のＮ~領域７の表面にはさらにＮ+領域８が、不純物が拡散されて形成された（以下拡散形成という）低抵抗率の取出領域として設けられ、その上部にコンタクト８ａが設けられて、これがパッド２とＡｌ配線（アルミニューム配線）により接続される。
【０００５】
その結果、Ｎ~領域７とＰ−sub５との間に設けられたＮ+の埋込み層６を介して、Ｎ~領域７とＰ−sub５との間に点線で示すダイオードＤ1が形成される。  素子分離領域７ａには表面に拡散形成されてＰ+領域が設けられ、これを取出領域７ｂとして、これがパッドを介してグランドＧＮＤに接続される。このことでＰ−sub５は接地される。そこで、ダイオードＤ1としては、さらに点線で示すように素子分離領域７ａのＰ領域とＮ~領域７との間にも形成される。なお、９は、素子分離酸化膜層（ＬＯＣＯＳ）であり、図中、Ｌ／Ｉは、ロウアイソレーション（ｌｏｗ−ｉｓｏｌａｔｉｏｎ）、Ｃ／Ｗは、コレクタウオール（ｃｏｌｌｅｃｔｏｒ  ｗａｌｌ）の略である。
【０００６】
図１０は、従来の半導体装置において前記図８のダイオードＤ2が形成されている入力保護回路部分の断面図である。前記とほぼ同様な構造であるが、その相違として、Ｎ+領域８に換えてＮ~領域７の表面に取出領域として拡散形成されたＰ+領域８ｂが設けられていること、素子分離領域７ａの内側にあるＮ~領域７にコレクターウオール（ｃｏｌｌｅｃｔｏｒ  ｗａｌｌ）としてＮ+領域７ｂが形成されていること、そして、これの取出領域としてＮ+領域７ｂの表面にＮ+領域７ｃが拡散形成されて設けられている。Ｎ+領域７ｃは、Ａｌ配線を介して電源ラインＶDDに接続され、Ｐ+領域８ｂがＡｌ配線を介してパッド２に接続されている。
これにより点線で示すようにダイオードＤ2がＰ+領域８ｂとＮ~領域７との間に形成される。
【０００７】
【発明が解決しようとする課題】
さて、このような入力保護回路において、図９に示すダイオードＤ1によるグランドＧＮＤ側の入力保護回路では、ＥＭＩノイズに対して十分な保護動作をしない。すなわち、保護動作の際にはグランドＧＮＤ側のダイオードＤ1は、Ｐ−sub５からパッド２へとＥＭＩノイズにより誘起された電流を流すことになるが、これによりＰ−sub５の電位が変動し、それが同じＰ−sub５上に形成され、接地側を基準電位として動作する他の回路の動作を不安定にさせるからである。
高周波数のノイズ（ＥＭＩ）の場合にはＰ−sub５が導体に近くなるので入力端子をアンテナとしてパッド２を介して高周波ノイズが基板に誘起され、その誘起される電圧値も高く、また頻繁となる。しかも、多数の入力端子に同時にノイズは発生する。そのためこれを吸収しきれずに、半導体基板そのものの電位を変動させる問題が生じる。その結果として、同じＰ−sub５上に形成される内部回路が誤動作する危険性がＥＭＩノイズの場合には通常のノイズよりも高くなる。なお、Ｎ−subでは基板が電源電位とされ、パッド側から基板側へと高周波ノイズ電流が流れる場合もあるが、この場合にも基準電位側とされる電源側において同様な問題を生じる。
そこで、その対策の１つとして電源ＶDDやグランドＧＮＤのＩ／Ｏ端子などに対して５０ＭＨｚ〜１００ＭＨｚ帯のＥＭＩノイズ除去フィルタが設けられる。しかし、周波数が高いことと、このフィルタに対して実装する面積が必要になるため、軽薄短小な電子機器でのＥＭＩノイズ除去フィルタの使用が難しくなることがある。しかも、フィルタが機能する周波数は比較的高く、例えば、その周波数が比較的低い非接触型のＩＣカードなどではＥＭＩノイズ除去フィルタの実装とそれの利用とが難しい。
例えば、非接触型のＩＣカードにおいて密着型では４．９１ＭＨｚ、近接型では１３．５６ＭＨｚの周波数の電波を利用することになるので先のフィルタでの除去効果をあまり期待できない。
【０００８】
ところで、入出力端子に加わったサージ電流による誤動作を防ぐためにウエル領域にトランジスタを形成して、このトランジスタのベース−エミッタダイオード（Ｂ−Ｅダイオード）によりサージ電流をグランドから端子へと流して吸収し、ベースとコレクタとを基板とは別のラインでグランドに配線することによりベース−コレクタダイオード（Ｂ−Ｃダイオード）の悪影響を排除する技術が特開平１０−２６１７６５号により公知である。これの図５には、ウエル領域にコレクタウオールと埋込層を形成する本願発明と類似する構造の記載がある。しかし、これは、ＥＭＩノイズに対する対策が考えられていない。なぜならば、ＥＭＩノイズは、入力端子をアンテナとして入力信号端子に接続された多数のパッドに高周波ノイズとして誘起されれるものであり、多数の入力端子に同時に乗ったノイズを実質的に応答性速く吸収できなければ、内部回路が誤動作する危険性がある。しかし、特開平１０−２６１７６５号には、同時に多数の入力端子に乗った高周波ノイズを吸収する技術の開示はいっさいない。
この発明の目的は、このような従来技術の問題点を解決するものであって、ＥＭＩノイズに対してその影響を抑制あるいは低減することができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
この目的を達成するためのこの第１の発明の半導体装置の構成は、信号端子に接続される複数の第１のパッドと、グランド端子に接続されてＰ型あるいはＮ型のいずれか一方の半導体基板を接地する第２のパッドと、第１のパッドに接続された入力保護回路とを有する半導体装置における入力保護回路が、第１のパッドと内部回路との間において、複数の第１のパッドにそれぞれ対応するように設けられたＰ型あるいはＮ型のいずれか他方で所定の不純物濃度により決定される所定の導電率を有するウエル領域と、このウエル領域に形成された半導体基板と同型の第１の領域と、この第１の領域に形成されたウエル領域と同型の第２の領域と、第１のパッドの内側で内部回路の外側に平面からみてループとして設けられた導体配線とを有し、ウエル領域が前記導体配線に沿ってループ状に形成されていて、ウエル領域には所定の不純物濃度よりも高く所定の導電率より高い導電率の層が形成されかつ高い導電率が半導体基板の所定の不純物濃度によるこれの導電率よりも高いものであり、第１の領域が第２パッドおよびグランド端子に接続される他の第３のパッドのいずれかに接続されてグランドに接続され、第２の領域が第１のパッドに接続され、ウエル領域に形成した高い導電率の層が第２のパッドあるいは第３のパッドに導体配線を介して接続され、第３のパッドが、電源ラインあるいはグランド端子に接続されるものであって第１の領域が第３のパッドに接続されたときには第３のパッドがグランド端子に接続され、第１の領域が第３のパッドに接続されていないときには第３のパッドが電源ラインに接続され、ウエル領域の底部にはウエル領域と同型の埋込み層が設けられ、第１の領域がベース領域となり、第２の領域がエミッタ領域となり、ウエル領域がコレクタ領域となるバイポーラトランジスタにおいてベース領域とコレクタ領域が第２のパッドあるいは第３のパッドを介して共にグランドに接続されたときにはこの接続により形成されたダイオード接続のバイポーラトランジスタと導体配線とを介してノイズにより発生した電流を第１のパッドとグランドとの間に流し、ベース領域が第２のパッドを介してグランドに接続されかつコレクタ領域あるいはエミッタ領域が第３のパッドを介して電源ラインに接続されたときにはベース領域とエミッタ領域とによるダイオード接続と導体配線とを介してノイズにより発生した電流を第１のパッドとグランドとの間に流し、高い導電率の層がバイポーラトランジスタのコレクタウオールとなり、このコレクタウオールが埋込み層と結合し、すべての第１のパッドにそれぞれ対応するウエル領域が平面からみて矩形のループとして一体化されて形成されているものである。
そして、第２の発明の構成は、第１の領域に第２の領域を設けることなく、第２の領域を高い導電率の層に置き換えたものであって、前記入力保護回路が、第１のパッドと内部回路との間において、複数の第１のパッドにそれぞれ対応するように設けられたＰ型あるいはＮ型のいずれか他方で所定の不純物濃度により決定される所定の導電率を有するウエル領域と、このウエル領域に形成された半導体基板と同型の領域と、第１のパッドの内側で内部回路の外側に平面からみてループとして設けられた導体配線とを有し、ウエル領域が導体配線に沿ってループ状に形成されていて、ウエル領域には所定の不純物濃度よりも高く所定の導電率より高い導電率の層が形成されかつ高い導電率が半導体基板の所定の不純物濃度によるこれの導電率よりも高いものでありかつ同型の領域をアノードあるいはカソードとするダイオードが形成され、同型の領域が第２パッドおよびグランド端子に接続される他の第３のパッドのいずれかに接続されてグランドに接続され、ウエル領域に形成した高い導電率の層が第１パッドに接続され、ウエル領域の底部にはウエル領域と同型の埋込み層が設けられ、同型の領域とウエル領域との間で形成される寄生ダイオードと導体配線とを介してノイズにより発生した電流を第１のパッドと前記グランドとの間に流し、高い導電率の層が埋込み層と結合し、すべての第１のパッドにそれぞれ対応するウエル領域が平面からみて矩形のループとして一体化されて形成されているものである。
【００１０】
【発明の実施の形態】
このような構成のこの発明の半導体装置にあっては、グランドへの接続ラインがループの導体配線により信号端子に接続されたパッドに沿ってパッドの内側にループとして形成されている。そこで、同時に多数の入力端子に乗った高周波ノイズは、このループにより渦電流と同様な形で誘起され、さらに内側にある内部回路や基板に誘起する手前でシャントされ、吸収される。残りのノイズ電流は、半導体基板に設けられたウエル領域に形成されるダイオードによりグランドから第１のパッドへと流れて吸収される。このウエル領域には、その周囲と底部とにウエル領域の内側やＰ−sub基板５よりも高い導電率の層が形成されているので、ＥＭＩノイズの影響によりパッドの電位が負側になったときに、パッドに対して基板の手前側となるダイオードが基板側より優先してグランドＧＮＤ，第２あるいは第３のパッドを介して高い導電率の層へと流れ、第１のパッドへとＥＭＩによるノイズ電流を流す。このとき、ループの導体配線を介してグランドに接続されることで、それぞれの入力端子に乗ったＥＭＩノイズ電流が内部回路に影響を与えることなく、ループの導体配線、高い導電率の層を経て多数の端子に対して均等に分配されて流れるので、内部回路への影響を低減できる。
これにより基板側からのノイズ電流が低減して基板の電位変動を抑制あるいは低減することができる。
特に、前記のダイオードとしてバイポーラトランジスタをウエル領域に形成してダイオード接続して利用することにより、バイポーラトランジスタの増幅効果により基板側からのノイズ電流がほとんど流れないような状態にすることができる。これにより基板の電位変動をほとんどなくすことができる。
さらに、前記ウエル領域をコレクタとしてこれの高い導電率の層をコレクタウオールにより形成して埋込層に結合することで形成してベース領域とエミッタ領域とをフローティング状態にし、コレクタウオールを電源ラインＶDDあるいはグランドＧＮＤに接続するようにすることができる。コレクタウオールを電源ラインに接続した場合には、電源側から第１のパッドにノイズ電流を流すことで、基板の電位変動を抑制することができる。そして、ダイオード形成領域（ウエル領域）を前記のような形態でフローティング状態にすることで、形成したダイオードを基板側から確実に分離することができ、基板の電位変動をいっそう抑制することができる。
【００１１】
【実施例】
図１は、この発明の半導体装置を適用した半導体装置の構成要素の、グランド側に対する耐ＥＭＩ入力保護回路部分の断面図であり、図２は、その具体的な配線レイアウト図である。図３は、この発明の半導体装置を適用した半導体装置の構成要素の、電源側に対する耐ＥＭＩ入力保護回路部分の断面図、そして図４は、さらに半導体装置の構成要素の、他の入力保護回路部分の断面図、図５は、この発明の半導体装置を適用した実施例の半導体装置であって、図１の耐ＥＭＩ入力保護回路部分のウエル領域を平面からみて矩形のループとして一体的に形成した説明図、図６は、図５の実施例のグランド配線の説明図、図７は、入力保護回路部分において形成されるダイオード接続されたトランジスタ等の動作を説明する説明図である。なお、各図において、図８と同一，同等の構成要素は同一の符号で示し、その説明を割愛する。
図１は、図８のダイオードＤ1に対応するグランド側に対する耐ＥＭＩ入力保護回路部分の断面図である。入力保護回路１０として、Ｐ−sub（Ｐ型サブストレート）基板５に図８と同様に、Ｎ+の埋込み層（Ｂ／Ｌ）６をエピタキシャル成長により形成し、次にＮ-エピタキシャル層としてＮ-領域１２が形成される領域を酸化膜で覆って、Ｐ−sub基板５上にＰ層を形成する領域にＰ+打ち込みあるいは塗布して、その後に酸化膜を除去してＮ-エピタキシャル層としてＮ-領域１２とこれの外側にＰ領域１２ａとを形成する。これによりＮ+の埋込み層６の範囲に対応させてＮ型のウエル領域を形成する。さらにＮ-領域１２の外周側面に拡散分離領域としてＮ+の拡散分離領域１１を形成する。その結果、この拡散分離領域１１がＮ-領域１２に対して平面からみて円形あるいは矩形の側面外周のウオールとなり、Ｎ+の埋込み層６を底面としてこれの内側にフローティングされた領域を形成できる。すなわち、このウエル領域１２には、その周囲とその底部とにその内側やＰ−sub基板５よりも高い導電率の層が形成されている。これによりこの領域１２に素子を形成すれば、この素子に対する電流は、高い導電率の層を介して行われる。そして、ウエル領域１２（拡散分離領域１１）とＰ−sub基板５との間がｐｎ接合となるので、拡散分離領域１１とＰ−sub基板５との間が同電位か、あるいは逆バイアスされることで、この素子は、Ｐ−sub基板５に対してフローティングされた状態になる。
なお、ウエル領域１２は、パッド２に対応するように設けられ、後の図５で説明するように、平面からみて矩形のループとして一体的に形成される。
【００１２】
なお、拡散分離領域１１は、Ｎ+の埋込み層６の幅に対応させてＮ-領域１２の側面周囲に設けられるものであって、ここでは、Ｎ-領域１２をコレクタとするトランジスタのコレクタウオール（ｃｏｌｌｅｃｔｏｒ  ｗａｌｌ）となっている。
すなわち、Ｎ-領域１２の内側には、表面側に拡散形成されたＰ型のベース領域１３とこのＰ型のベース領域１３の内側で表面側に拡散形成されたＮ+のエミッタ領域１４とが設けられている。そして、ベース領域１３には、ベース領域１３についてのＰ+の取出領域１３ａが拡散形成されている。これら領域１３，１４は、Ｐ−sub基板５に対しては、Ｎ+の埋込み層（Ｂ／Ｌ）６と拡散分離領域１１とにより分離されることでフローティングされた状態になる。一方、Ｐ−sub基板５に対する取出領域としてＰ+の取出領域５ａが拡散分離領域１１の外側に形成されている。また、拡散分離領域１１にも取出領域としてＮ+の取出領域１１ａがその表面上部に拡散形成されている。
【００１３】
これによりＮ-領域１２がコレクタとなり、ベース領域１３とエミッタ領域１４とによりＮ型のトランジスタが形成される。エミッタ領域１４がＡｌ配線１５により、信号端子に接続されるパッド２に接続され、ベース領域１３とＮ+の拡散分離領域１１がループ配線のＡｌ配線１６（図２参照）によりそれぞれ取出領域を介して接続される。このことで、形成されたＮ型のトランジスタ（図７（ａ）のトランジスタＱ1参照）がダイオード接続されるとともに、ループ配線のＡｌ配線１６を介してパッド２ａに接続されている。このパッド２ａは、リード線を介してグランドＧＮＤに接続されて接地される。これによりベース領域１３とＮ+の拡散分離領域１１が接地されることになる。また、Ｐ−sub基板５は、取出領域５ａ，Ａｌ配線１６ａを介してパッド２ｂに接続されて取出され、接地される。
この場合、入力端子に接続されるあるいは入力端子となる複数のあるいはすべてのパッド２にそれぞれ接続されるダイオードＱ1のグランドＧＮＤへの配線は、図２に示すように、ここでは、内部回路の外側でかつパッド２の内側に平面からみてループとして設けられた抵抗素子が存在しない導体としてのＡｌ配線１６（図２参照）によりなされる必要がある。
なお、グランドＧＮＤに接続されるパッド２ａ，２ｂは、パッド２で代表される多数のパッドのうちの１つが割当てられるが、このグランドＧＮＤに接続されることが割当てられたパッドには、前記のトランジスタＱ1は形成されない（図２参照）。
このような構成においては、ダイオードＱ1のカソード側となるエミッタ領域１４と、ベース領域１３とがこのダイオードのアノード側となるウエル領域１２に素子として形成され、かつ、これら領域がＰ−sub基板５に対してフローティングされた状態で動作する。しかも、その動作において、それぞれダイオードＱ1がループ配線のＡｌ配線１６（導体配線）を介してほぼ均等にグランドＧＮＤからＥＭＩノイズをキャンセルするノイズ電流を入力端子に流すことができる。また、ループ配線が存在することで、高周波ノイズの一部がこのループに流れることで吸収される。このようなノイズ電流吸収がループの配線の内側にある回路よりも優先して行われるので、内部回路の動作に対するＥＭＩノイズの影響を抑制し、あるいは防止することができる。
【００１４】
各ダイオードＱ1についての具体的な動作を説明すると、ここでＥＭＩノイズによりパッド２に接続されたリード線を介してグランドＧＮＤに対してパッド２に所定値以上の負の電圧、例えば０．７Ｖ以上低下した電圧がＥＭＩノイズにより誘起されて発生したときには、パッド２に対して図７（ａ）に示すような関係で先のトランジスタＱ1が形成されているので、このトランジスタＱ1がＯＮ状態となり、グランドＧＮＤからパッド２に向かってＥＭＩノイズにより生じた電流が流れる。このときの電流は、ベースに流れる電流のほぼβ倍の電流がコレクタ側から供給され、Ｐ−sub基板５からの電流の供給が抑制されあるいは低減される。ただし、βはこのトランジスタＱ1の電流増幅率である。
この関係を図１に戻って説明すると、パッド２が負になると、まず、ＰＮ接合のベース・エミッタ間に微少な電流が優先して流れ、これによりコレクタ・エミッタ間にほぼβ倍の電流が流れる。このとき、埋込み層６とＰ−sub基板５は、グランドＧＮＤ電位であって、Ｐ−sub基板５と埋込み層６との間の電圧が０．７Ｖ以上にならない限り、この間に形成されるダイオードはＯＮにならないので、Ｐ−sub基板５からの電流の流はれない。
【００１５】
以上の動作は、パッド２に対してＰ−sub基板５側がコレクタの外側に位置して、かつ、拡散分離領域１１がＰ−sub基板５の表面側、すなわち、パッド２に対して基板より手前にあって、これがグランドＧＮＤ電位に設定されていることによる。そのため、このとき流れるコレクタ・エミッタ間の電流は、グランドＧＮＤ−Ｎ+の拡散分離領域１１−Ｎ-領域１２（コレクタ）−ベース領域１３−エミッタ領域１４−パッド２と流れる。
その結果、ＥＭＩノイズによりパッド２が負になってもＰ−sub基板５の電位はほとんど影響を受けることがない。これにより内部回路は、ＥＭＩノイズにより影響を受けずに安定に動作することができる。
なお、この耐ＥＭＩ入力保護回路では、パッド２側が電源電位を所定値以上超えたときの保護対策として設けられる図８のダイオードＤ2側について別領域に設けることができる。これについては図１０で説明したものと同様であるのでその説明は割愛する。電源ラインＶDDにＥＭＩノイズとして乗る信号についてはこのダイオードＤ2により抑制あるいは低減することになる。このＥＭＩノイズについては、Ｐ−sub基板５の電位変動にあまり大きな影響を与えないので、従来からの入力保護ダイオードＤ2で十分である。
【００１６】
図２は、この電源側のダイオードＤ2と前記ダイオード接続によるトランジスタＱ1とからなる回路のＥＭＩ対策をした入力保護回路のレイアウト図である。
ダイオード接続のトランジスタＱ1は、信号端子に接続されるすべての第１のパッドに対して設けられ、このダイオード接続のトランジスタＱ1を形成した前記のウエル領域１２は、ダイオードＱ1として示される位置にそれぞれ形成されている。また、ダイオードＤ2の形成領域も同様にダイオードＤ2として示す位置に形成されている。
このような配置で、入力信号を受ける各パッド２と内部回路との接続ラインに対してそれぞれにダイオードＤ2と前記ダイオード接続によるトランジスタＱ1からなる保護回路を組込み、トランジスタＱ1のベース領域１３とＮ+の拡散分離領域１１とが接続されるＬＳＩチップの矩形の周辺に配置されるパッド２の内側位置にクローズドループで先のＡｌ配線１６が矩形に形成され設けられている。その外側には電源ライン１７が同様に矩形に形成され、パッド２ｃに接続され電源電圧ＶDDの電力供給を外部から受ける。そして、これら電源電圧ＶDDとＡｌ配線１６の内側に内部回路が配置されている。
【００１７】
ただし、グランドＧＮＤに接続されるパッド２ａは、電源側のダイオードＤ2だけが設けられ、接地側の保護ダイオードは設けられていない。Ｐ−sub基板５に接続され、グランドＧＮＤに接続されるパッド２ｂも電源側の保護ダイオードＤ2のみが設けられている。一方、パッド２ｃは、逆にグランドＧＮＤ側の保護ダイオードＤ3のみが設けられている。なお、各パッド２，２ａ，２ｂ，２ｃは、図示されていないが、それぞれＬＳＩチップの外側に設けられているリード端子に接続される。
前記のように、Ａｌ配線１６を平面からみてループに各パッド２の内側に形成することにより、このＬＳＩチップは、グランドＧＮＤ側から各パッド２へ流れる電流経路の抵抗値を低く抑えることができる。これによりこの耐ＥＭＩ入力保護回路を設けた半導体装置は、この電流経路の抵抗値をパッド２ｂを経てＰ−sub基板５から各パッド２へと流れる電流経路の抵抗値よりも低く抑え、グランド配線をループにすることにより高周波ノイズを吸収し、全体の電位が安定してＥＭＩノイズの影響をよりいっそう抑制することが可能になる。特に、ＥＭＩノイズの影響が複数のパッド２に同時的に発生するので、これの効果がある。
【００１８】
図３は、入力端子に乗ったＥＭＩノイズをグランドＧＮＤ側に換えて電源側からノイズ電流を流すことで耐ＥＭＩ入力保護を行う回路部分の断面図である。半導体としての断面構造は図１と同じであるので製造工程については割愛する。ただし、この例の場合には、ウエル領域１２に形成される素子は、Ｐ−sub基板５に対して完全なフローティング状態にはならないが、ループ配線としてＡｌ配線１６が設けられているので、ＥＭＩノイズの影響を抑制できる。
図３では、電源ラインＶDDからのＥＭＩノイズ電流の影響を抑制するために拡散分離領域１１の配線先がグランドＧＮＤから電源ラインＶDDに変わっている。すなわち、この例では、拡散分離領域１１は、パッド２ａに接続されずに、Ａｌ配線１７を介して電源ラインＶDDに接続されているパッド２ｃに接続されている。その他の構成は、図１と同じであるので説明は割愛する。
これにより図１において形成されているトランジスタＱ1は、パッド２に対して図７（ｂ）に示すような関係で接続されることになる。その結果、パッド２側がグランドＧＮＤの電位より所定値、０．７Ｖ以上負側に低下したときには、電源ラインＶDDからパッド２に向かってＥＭＩにより生じたノイズ電流が流れる。このときの電流も前記の図１の場合と同様に、ベースに流れる電流のほぼβ倍の電流がコレクタ側から供給されることになるので、Ｐ−sub基板５からの電流の供給が抑制される。ただし、この場合には、拡散分離領域１１がグランドＧＮＤより高い電圧になるので、Ｐ−sub基板５と埋込み層６との間は逆バイアスになり、電流が流れない。
【００１９】
その結果、パッド２が負になったとき流れるコレクタ・エミッタ間の電流は、電源ラインＶDD−Ｎ+の拡散分離領域１１−Ｎ-領域１２（コレクタ）−ベース領域１３−エミッタ領域１４−パッド２と流れる。
そこで、ＥＭＩノイズによりパッド２が負になっても図１の場合と同様に、Ｐ−sub基板５側からの電流供給がなくなる。これによりＥＭＩノイズによりＰ−sub基板５の電位はほとんど影響を受けることがない。したがって、内部回路は、ＥＭＩノイズにより影響を受けずに安定に動作することができる。
なお、この場合には、従来のダイオードＤ1は不要であり、設けられていない。また、図１のダイオード接続のトランジスタＱ1も設けられない。電源側の保護ダイオードＤ2は、必要に応じて図１０の形態で別領域に設けるか、設けることができる。
【００２０】
図４は、グランド側と電源側とからＥＭＩノイズ電流を流す耐ＥＭＩ入力保護回路部分の断面図であって、前記の耐ＥＭＩ入力保護回路と同様にＮ+の埋込み層６をエピタキシャル成長あるいはイオン打ち込みにより形成する。次にＮ-エピタキシャル層としてＮ-領域１２とこれの外側にＰ領域１２ａ，１２ｂ、そしてＮ+領域１１，１９がそれぞれ形成されるように、Ｎ+領域１９を挟む形でそれぞれの形成領域に対応して、Ｐ−sub基板５上にＰ+を打ち込む。さらに素子分離領域１８の下側が形成されるようにＰ+を打ち込む。その後にＮ-エピタキシャル層としてＮ-領域１２とこれの外側にＰ領域１２ａ、１２ｂ、そしてＰ領域１２ａのＰ型の素子分離領域１８を下側から形成する。その後、Ｎ-エピタキシャルさせたＮ+領域１９とＮ-領域１２のコレクタウオールとなる拡散分離領域１１に対応する領域にＮ+を打ち込んで打ち込んだ不純物を拡散することでＮ+の拡散分離領域１１とＮ+領域１９をそれぞれ形成する。さらに表面側からＰをイオン打ち込み、これを拡散することで上側からＰ領域を形成して素子分離領域１８全体を完成される。その結果として、Ｎ-領域１２に形成される領域がＰ−sub基板５に対してフローティングされた状態となる。
ただし、この耐ＥＭＩ入力保護回路では、Ｎ-領域１２のウエル領域には、トランジスタを形成するのではなく、ダイオードを形成する。そのためにＮ-領域１２の表面に拡散形成されてＰ+領域１３ｂが設けられている。そして、Ｎ+領域１１ａがＡｌ配線１５を介してパッド２に接続され、ループ配線のＡｌ配線１６を介してＰ+領域１３ｂがパッド２ａに接続され、これを介して接地される。
したがって、入力信号を受けるパッド２は、フローティング状態のＰ+領域１３ｂではなく、コレクタウオールとなる拡散分離領域１１に接続される。ここでは、グランドＧＮＤ側がフローティング状態のＰ+領域１３ｂに接続され、このＰ+領域１３ｂがダイオードのカソード側ではなく、アノード側となっているので、ダイオードＤ3の動作は、図１、図３の耐ＥＭＩ入力保護回路ほどのＰ−sub５に対する独立性はないが、これもループ配線としてＡｌ配線１６が設けられているので、ＥＭＩノイズの影響を抑制できる。
【００２１】
この耐ＥＭＩ入力保護回路では、拡散分離領域１１の外側周囲には素子分離領域１８が設けられていて、その外側周囲に拡散分離領域１１と同時に形成された同様な第２のコレクターウオール（Ｃ／Ｗ：ｃｏｌｌｅｃｔｏｒ  ｗａｌｌ）としてＮ+の拡散分離領域１９が設けられている。Ｐ−sub基板５をグランドＧＮＤ電位に設定するパッド２ｂに接続するＰ+の取出領域１８ａが素子分離領域１８の表面側に設けられ、この取出領域１８ａがＰ−sub基板５をグランドＧＮＤ電位に設定するパッド２ｂに接続されている。さらに、拡散分離領域１９の取出領域としてＮ+の領域１９ａが設けられ、これがＡｌ配線１７，パッド２ｃを介して電源ラインＶDDに接続されている。
その結果として、点線で示すようにダイオードＤ3がＰ+領域１３ｂとＮ-領域１２との間にＮ-領域１２側をカソードとして形成される。また、Ｐ−sub基板５をベースとし、拡散分離領域１１と拡散領域１９とをぞれぞれエミッタ，コレクタとする寄生トランジスタＱ2が同時に形成される。
【００２２】
このとき形成される寄生トランジスタＱ2は、図３に示されるトランジスタＱ1とほぼ等価のトランジスタとして動作する。
すなわち、寄生トランジスタＱ2は、Ｐ−sub基板５をベースとするＮ型のバイポーラトランジスタであって、パッド２がグランドＧＮＤ電位より所定値、例えば０．７Ｖ以上低下したときに、Ｐ−sub基板５から拡散分離領域１１を経てパッド２に流れる電流のほぼβ倍の電流が電源ラインＶDDから拡散領域１９、素子分離領域１８、拡散分離領域１１を介して部分的に供給される。これによりＰ−sub基板５自体のグランドＧＮＤに対する電位変動はほとんど生じない。
【００２３】
しかし、このときには、グランドＧＮＤ，パッド２ａ、拡散分離領域１１を介してダイオードＤ3側から前記の寄生トランジスタＱ2よりもより多くの電流が流れる。ダイオードＤ3は、図１に示されるトランジスタＱ1と等価の動作とはならないが、Ｐ−sub基板５からフローティングするＰ+領域１３ｂとウエル領域１２とにより形成され、かつ、パッド２に対してＰ−sub基板５よりも内側に位置でパッド２側に近い位置に位置付けられているので、Ｐ−sub基板５とは独立にトランジスタＱ2よりもパッド２に優先して電流の供給をする。
これらにより形成されているダイオードＤ3とトランジスタＱ2は、パッド２に対して図７（ｃ）に示すような関係で接続されることになる。その結果、パッド２側がグランドＧＮＤの電位より所定値、例えば０．７Ｖ以上低下したときには、電源ラインＶDDとグランドＧＮＤから同時にパッド２に向かってＥＭＩにより生じたノイズ電流が流れて前記の図１，図２の場合と同様にパッド２の電位変動が抑えられ、同時にグランドＧＮＤの電位変動が抑制される。
なお、この図４の耐ＥＭＩ入力保護回路では、実質的に図１と図２のトランジスタＱ1とを同時に形成していることになる。
もちろん、別領域に図１と図３とトランジスタＱ1をそれぞれ独立に形成することもできるが、図４のようにすることで素子占有面積を抑制してＥＭＩ対策としてより大きな効果を得ることができる。
【００２４】
図５は、この発明の半導体装置を適用した実施例の半導体装置であって、図１の耐ＥＭＩ入力保護回路部分のウエル領域を平面からみて矩形のループとして一体的に形成した説明図であり、他の耐ＥＭＩ入力保護回路部分についても同様である。入力信号端子に接続されるすべてのパッド２にそれぞれ対応して形成された図１のウエル領域１２は、パッド２に対応して個別に形成するのではなく、平面からみてＬＳＩチップの形状に沿った矩形のループとして一体化して１つ形成する。
その構造を示すのが図５の部分断面図であり、グランドＧＮＤへの接続する配線についてはループ全体を示してある。図６（ａ）は、そのグランド配線パターンの説明図であり、図６（ｂ）は、図２に対応する１本の幅の広い配線パターンを形成した場合の説明図である。
この実施例では、矩形のループとして形成したウエル領域１２０に対応してベース領域１３０も同様に平面からみてＬＳＩチップの形状に沿った矩形のループとして形成されている。すなわち、１２０がウエル領域１２を一体化した矩形ループの１つのウエル領域であり、断面として示す１１０が平面からみてループとして一体化したそのコレクタウオールであり、そのＮ+の取出領域１１０ａも図１のＮ+の取出領域１１ａに対応してループとして形成されている。６０は、埋込層６に対応するループ状の埋込層である。これにより全体として溝状に、その内側やＰ−sub基板５よりも高い導電率の層が形成される。その結果、このウエル領域１２０に形成される各素子は、Ｐ−sub基板５に対してフローティングされた状態になる。
また、ループとして形成されたベース領域１３０には、図１のＰ+の取出領域１３ａに対応するＰ+の取出領域１３０ａが同じくループとして設けられている。
【００２５】
エミッタ領域１４は、それぞれパッド２に対応して個別に形成され、それぞれのパッド２に配線１５を介してそれぞれ接続され、その一部が内部回路へと接続されている。図では、そのうち左側に２本のみ示し、他は省略してある。
図２のループ配線のグランドＡｌ配線１６は、ここでは、コレクタウオールのＮ+の拡散分離領域１１の内側と外側に対応して絶縁層を挟んでこれらの上の層にこれらに接続されるループ配線のＡｌ配線１６１と１６２として２つが設けられ、それらが各パッド２に対応するように所定間隔で拡散分離領域１１に多数の箇所で接続されている。そしてＡｌ配線１６１と１６２の下側には、やはりウエル領域１２０の上側に絶縁層を挟んでループ配線のＡｌ配線１６４が形成されていて、これがベース領域１３０のＰ+の取出領域ベース１３０ａに所定間隔で多数の箇所で接続されている。
Ａｌ配線１６１と１６２は、グランドＧＮＤの端子に接続されるパッド２ｄに接続され、Ａｌ配線１６４は、グランドＧＮＤの端子に接続されるパッド２ｂに接続されている。そして、ループ配線のＡｌ配線１６１と１６２とは、各エミッタ領域１４に対応にその両側でブリッジ配線１６３が所定間隔で多数渡されて相互に接続されている。このように多数のブリッジ配線１６３で内側と外側のＡｌ配線１６１と１６２を接続することでさらに小さなループが多数ここに形成される。これにより同時に多数の入力端子に乗った高周波ノイズは、このループにより渦電流と同様な形で誘起され、大小の導体配線ループによりシャントされて吸収される。
この図５において、前記のＡｌ配線１６１と１６２が接続されているパッド２ｄを電源ライン＋ＶDDに接続すれば、図３に示す耐ＥＭＩ入力保護回路に対応する配線とすることができる。
【００２６】
Ａｌ配線１６１と１６２とＡｌ配線１６４の各グランドＧＮＤ配線の部分平面説明図を示すのが図６（ａ）である。ウエル領域１２０の上の層には、３本のＡｌ配線１６１、１６２、１６４とブリッジ配線１６３とが絶縁層を挟んで図示するように配置され、形成される。１５は、各パッドから内部回路へと接続する配線である。なお、１６５は、それぞれのＮ+の拡散分離領域１１０へのコンタクトを示し、１６６は、ベース領域１３０へのコンタクト、１４ａは、エミッタ領域１４へのコンタクトを示す。
このような３本のループ配線によることなく、図２に対応して１本のループをチップに沿って矩形にＡｌ配線１６０として形成する場合には、図６（ｂ）に示すような１本の帯状の太い配線１６０をグランド配線パターンを形成することが可能である。これにより抵抗率のより低い配線ループが形成できる。
図６（ｃ）は、以上のようにループとしてウエル領域１２０を形成した場合の各ダイオード接続トランジスタＱ1の回路についての説明図であって、各トランジスタＱ1のベースが共通にＡｌ配線１６４で接続され、コレクタがＡｌ配線１６１と１６２により接続されることになる。
このようなループ溝を形成することにより、ループ配線のＡｌ配線と、外側コレクタウオール１１０、内側コレクタウオール１１０と、そして埋込層６０とにより、高い導電率の多重の導電性ループが形成されるので、各信号入力端子にＥＭＩノイズが乗っても均等に各信号入力端子に向けてノイズ電流を応答性速く実質的に均等に流すことができ、ＥＭＩノイズ電流が容易にグランドＧＮＤから端子にシンクでき、耐ＥＭＩ対策としてより大きな効果を得ることができる。
【００２７】
以上説明してきたが、この発明の耐ＥＭＩ入力保護回路では、入力信号の端子に接続されるすべてのパッド２に対してダイオード接続のトランジスタＱ1を設けているが、これは複数の入力信号の端子であればよく、必ずしもすべての入力信号の端子に接続されるものに限定されない。
また、図４の耐ＥＭＩ入力保護回路を除いてダイオード接続トランジスタを形成する例を挙げているが、この発明は、Ｐ−subに対してフローティング状態の領域をウエル領域に形成して、この領域を入力信号を受けるパッドに接続し、こフローティング状態の領域を利用してダイオードが形成され、かつ、これがグランドＧＮＤから順方向になるように接続されたダイオードであればよい。したがって、この発明は、ダイオード接続のトランジスタによる必要はない。さらに、ウエル領域は、信号入力のパッドに対して基板側より手前となり、図４の耐ＥＭＩ入力保護回路のようにウエル領域も含めてダイオードが形成されていればよいので、この発明では、必ずしもダイオード素子全体がフローティング状態にされている必要はない。
さらに、実施例では、Ｐ型の半導体基板を例としているが、Ｎ型の半導体基板であってもよい。この場合に、電源側を基準とするときには、図１，図３，図４の各耐ＥＭＩ入力保護回路において、Ｎ型の領域は、Ｐ型となり、Ｐ型の領域はＮ型となって、グランドＧＮＤが電源ラインＶDDに置き換わり、電源側がグランドＧＮＤに変わって基準電圧となってこれの安定化を図ることになる。この場合の入力保護回路は、半導体基板が電源電圧基準となるので、これに形成されたウエル領域と、このウエル領域に設けられるダイオードのアノード側が信号端子に接続されたパッドに接続され、ダイオードのカソード側が電源に接続されたパッドに接続されることになる。また、図２のＡｌ配線１６のループ配線は接地配線ではなく、この場合には、電源ラインのループ配線となる。
【００２８】
【発明の効果】
以上の説明から理解できるように、この発明にあっては、グランドへの接続ラインがループの導体配線により信号端子に接続されたパッドに沿ってパッドの内側にループとして形成されている。そこで、同時に多数の入力端子に乗った高周波ノイズは、このループにより渦電流と同様な形で誘起され、さらに内側にある内部回路や基板に誘起する手前でシャントされ、吸収される。残りのノイズ電流は、半導体基板に設けられたウエル領域に形成されるダイオードによりグランドから第１のパッドへと流れて吸収される。このウエル領域には、その周囲と底部とにウエル領域の内側やＰ−sub基板５よりも高い導電率の層が形成されているので、ＥＭＩノイズの影響によりパッドの電位が負側になったときに、パッドに対して基板の手前側となるダイオードが基板側より優先してグランドＧＮＤ，第２あるいは第３のパッドを介して高い導電率の層へと流れ、第１のパッドへとＥＭＩによるノイズ電流を流す。このとき、ループの導体配線を介してグランドに接続されることで、それぞれの入力端子に乗ったＥＭＩノイズ電流が内部回路に影響を与えることなく、ループの導体配線、高い導電率の層を経て多数の端子に対して均等に分配されて流れるので、内部回路への影響を低減できる。
その結果、入出力端子からの電磁波の飛び込みにより内部に形成された回路動作に悪影響を与えるＥＭＩに対してその影響を抑制あるいは低減することができるような半導体装置を実現することができる。
【図面の簡単な説明】
【図１】  図１は、この発明の半導体装置を適用した半導体装置の構成要素の、グランド側接続ダイオードによる耐ＥＭＩ入力保護回路部分の断面図である。
【図２】  図２は、図１のグランド側ダイオードの具体的な配線レイアウト図である。
【図３】  図３は、この発明の半導体装置を適用した半導体装置の構成要素の、グランド側接続ダイオードと電源側接続トランジスタによる耐ＥＭＩ入力保護回路部分の断面図である。
【図４】  図４は、さらに半導体装置の構成要素の、他の入力保護回路部分の断面図である。
【図５】  図５は、この発明の半導体装置を適用した実施例の半導体装置であって、図１の耐ＥＭＩ入力保護回路部分のウエル領域を平面からみて矩形のループとして一体的に形成した説明図である。
【図６】  図６は、図５の実施例のグランド配線の説明図であって、（ａ）はグランド配線パターンの部分平面説明図、（ｂ）は図２に対応する１本の幅の広い配線パターンを形成した場合の部分平面説明図、（ｃ）はダイオードの配線を回路図である。
【図７】  図７は、入力保護回路部において形成されるダイオード接続されたトランジスタの動作を説明する説明図、（ａ）は、図１の実施例におけるダイオード接続トランジスタの動作のための説明図、（ｂ）は、図３の実施例におけるダイオー接続トランジスタの動作のための説明図、（ｃ）は、図４の実施例におけるダイオードと寄生トランジスタの動作のための説明図である。
【図８】  図８は、従来のＬＳＩの入出力端子（Ｉ／Ｏ端子）に接続されるパッド部分とその入力保護回路部分の平面的にみた拡大図である。
【図９】  図９は、このような従来の半導体装置においてグランドＧＮＤ側保護ダイオードが形成されている入力保護回路部分の断面図である。
【図１０】  図１０は、従来の半導体装置において前記のダイオードＤ2が形成されている入力保護回路部分の断面図である。
【符号の説明】
１…ＬＳＩ、２，２ａ，２ｂ…パッド、
３…電源ライン、４…接地ライン（ＧＮＤ）、
５…半導体基板（Ｐ−ｓｕｂ）、６…埋込み層（Ｂ／Ｌ）、
７…Ｎ-領域、７ａ，１８…素子分離領域、
８…Ｎ+領域、８ａ…コンタクト、９…素子分離酸化膜層（ＬＯＣＯＳ）、
１０…入力保護回路、１１…拡散分離領域、
１１ａ…取出領域、
１２…Ｎ-領域、１４…Ｎ+のエミッタ領域、
１３…ベース領域、１４…エミッタ領域、
１５，１５，１６，２１…Ａｌ配線、１７…電源ライン、
２０ｂ…拡散領域、１９，２０ｃ，２０ｄ…Ｎ+の領域、
ＶDD…電源ライン、ＧＮＤ…グランド、
Ｄ1，Ｄ2，Ｄ3…ダイオード,
Ｑ1，Ｑ2…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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