(57)【特許請求の範囲】
【請求項１】
第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記第１の信号に変動分を与え、前記バウンダリ検出回路におけるバウンダリ検出タイミングを動的に変化させるバウンダリ検出タイミング変動手段と、
前記バウンダリ検出タイミング変動手段によるバウンダリ検出タイミングの動的変化に応じて復元クロックに生じる位相の変動を減少する変動減少手段と、を備え、
前記バウンダリ検出タイミング変動手段は、変動分を発生する変動分発生回路と、該変動分発生回路からの変動分を前記第１の信号に加算する加算回路と、を備え、
前記変動減少手段は、前記変動分発生回路が出力する変動分の１周期または複数周期に渡って前記復元クロックに関連する信号を平均化することを特徴とするクロック復元回路。
【請求項２】
第１のビット数の第１位相制御コードを受け取って内部クロックを発生する内部クロック発生回路を有するクロック復元回路であって、
前記第１のビット数よりも多い第２のビット数の第２位相制御コードを発生する位相制御コード発生回路と、
前記第２位相制御コードに対して低時間的に変動する所定の変動パターンを加算し、前記第１のビット数に対応する前記第１位相制御コードを出力する加算処理手段と、を備え、前記内部クロック発生回路は、実効的に前記第２のビット数の分解能で位相制御された内部クロックを発生することを特徴とするクロック復元回路。
【請求項３】
データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御コードを発生する位相制御コード発生手段と、
前記バウンダリ検出用位相制御コードに変動分を与え、前記バウンダリ検出回路におけるバウンダリ検出タイミングを動的に変化させるバウンダリ検出タイミング変動手段と、
前記バウンダリ検出タイミング変動手段によるバウンダリ検出タイミングの動的変化に応じて前記データ判定用クロックに生じる位相の変動を減少する変動減少手段と、を備え、
前記バウンダリ検出タイミング変動手段は、変動分を発生する変動分発生回路と、該変動分発生回路からの変動分を前記バウンダリ検出用位相制御コードに加算する加算回路と、を備え、
前記変動減少手段は、前記変動分発生回路が出力する変動分の１周期または複数周期に渡って前記復元クロックに関連する信号を平均化することを特徴とするデータ受信回路。
【請求項４】
請求項３に記載のデータ受信回路において、前記変動分発生回路は、不安定状態においては広い位相範囲に渡る変動分を発生し、且つ、安定状態においては狭い位相範囲に渡る変動分を発生することを特徴とするデータ受信回路。
【請求項５】
請求項３に記載のデータ受信回路において、前記変動分発生回路は、不安定状態においては大きい利得の変動分を発生し、且つ、安定状態においては小さい利得の変動分を発生することを特徴とするデータ受信回路。
【請求項６】
請求項３に記載のデータ受信回路において、前記変動分発生回路は、不安定状態においては１段階の単位時間を大きくした変動分を発生し、且つ、安定状態においては１段階の単位時間を小さくした変動分を発生することを特徴とするデータ受信回路。
【請求項７】
請求項３に記載のデータ受信回路において、前記変動減少手段は、ノッチフィルタ、ＦＩＲフィルタまたは移動平均回路であることを特徴とするデータ受信回路。
【請求項８】
第１のビット数の第１位相制御コードを受け取ってデータ判定用クロックを発生するデータ判定用クロック発生回路と、
前記データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って前記第１のビット数よりも多い第２のビット数の第２位相制御コードを発生する位相制御コード発生回路と、
前記第２位相制御コードに対して低時間的に変動する所定の変動パターンを加算し、前記第１のビット数に対応する前記第１位相制御コードを出力する加算処理手段と、を備え、前記データ判定用クロック発生回路は、実効的に前記第２のビット数の分解能で位相制御されたデータ判定用クロックを発生することを特徴とするデータ受信回路。
【請求項９】
請求項３〜８のいずれか１項に記載のデータ受信回路において、前記バウンダリ検出回路は複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは各バウンダリ検出用クロックに応じてそれぞれバウンダリの検出を行い、且つ、前記データ判定回路は複数のデータ判定ユニットを備え、該各データ判定ユニットは各データ判定用クロックに応じてそれぞれデータの判定を行うことを特徴とするデータ受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路およびデータ受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置や、プロセッサ、或いは、スイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＳＲＡＭやＤＲＡＭ等の記憶装置（メモリ）とプロセッサとの間（ＬＳＩ間）の速度ギャップは益々大きくなる傾向にあり、近年はこの速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。また、半導体チップの高集積化並びに大型化等により、チップ内における素子や回路ブロック間での信号伝送速度がチップの性能を制限する大きな要因となって来ている。さらに、周辺機器とプロセッサ／チップセット間の信号伝送速度もシステム全体の性能を制限する要素になっている。
【０００３】
ところで、一般に、回路ブロック間やチップ間、或いは、匡体内の高速信号伝送において、データの『０』および『１』を判定するためのクロックを受信回路側で発生（復元）することが行われている。この復元したクロックは、常に正しい信号受信が行われるように、受信データに対してある位相の範囲内におさまるように回路内部のフィードバック回路で調整される。このようにクロックを復元し、この復元されたクロックを使ってデータを判定することをＣＤＲ（Clock and Data Recovery）という。このＣＤＲは、高速データ受信にとって最も重要な要素であり、様々な方式が検討されている。そして、ＣＤＲを用いた高速で正確な信号伝送が可能なデータ受信回路（クロック復元回路）の提供が強く要望されている。
【０００４】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が２．５Ｇｂｐｓを超え、１０Ｇｂｐｓ或いはそれ以上といった極めて高い値（高速の信号伝送）が要求されている。
【０００５】
例えば、ＬＳＩ間の信号伝送を高速化するには、送られてくる信号に対して受信回路がある程度正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このようなタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック信号発生回路を用いたクロック復元回路（ＣＤＲ）を信号受信回路に設ける手法が知られている。
【０００６】
すなわち、ＣＤＲを実現するためには、データ受信を行うための内部クロックを発生させ、その内部クロックとデータの位相を比較し、位相比較結果に基づいて内部クロックの位相を調整するフィードバック回路が用いられる。
【０００７】
図１は従来のデータ受信回路の一例を示すブロック図であり、ＣＤＲを用いて４−ｗａｙ×２型のインターリーブ回路として構成したものである。また、図２は図１のデータ受信回路における各信号のタイミングを示す図である。
【０００８】
図１において、参照符号１１０〜１１３はデータ判定ユニット（データ判定用フリップフロップ）、１２０〜１２３はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ）、そして、１３１および１３２はデータおよびバウンダリ用の変換回路を示している。また、参照符号１４１はデータ判定用クロック発生回路、１４２はバウンダリ検出用クロック発生回路、１０５は位相差デジタルコード変換回路（ＰＤＣ：Phase to Digital Converter）、そして、１０６はデジタルフィルタを示している。さらに、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ判定用クロックライン、ＢＣＬはバウンダリ検出用クロックライン、そして、ＤＦＬおよびＢＦＬはデータおよびバウンダリ用のフィードバックラインを示している。
【０００９】
図１に示されるように、従来のデータ受信回路は、例えば、１０Ｇｂｐｓのデータが伝送されるデータ入力ラインＤＩＬを４つのデータ判定ユニット１１０〜１１３および４つのバウンダリ検出ユニット１２０〜１２３の入力に繋ぎ、それぞれ対応する２．５ＧＨｚのクロックで取り込むようになっている。
【００１０】
すなわち、図１および図２に示されるように、データ判定ユニット１１０〜１１３には、データ判定用クロック発生回路１４１の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、４５°，１３５°，２２５°および３１５°の位相の）四相クロックＣＬＫd0〜ＣＬＫd3が供給され、それぞれ４５°，１３５°，２２５°および３１５°の位相タイミングで入力データを取り込んで受信データＤＴ０〜ＤＴ３を変換回路１３１に出力する。変換回路１３１は、２．５ＧＨｚのクロックに同期した４ビットの受信データＤＴ０〜ＤＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＤＴ［３１：０］）に変換して位相差デジタルコード変換回路１０５に出力すると共に、この受信データ（ＤＴ［３１：０］）を次段の回路（内部回路）へ出力する。
【００１１】
また、バウンダリ検出ユニット１２０〜１２３には、バウンダリ検出用クロック発生回路１４２の出力である２．５ＧＨｚでそれぞれ位相が９０°異なる（例えば、０°，９０°，１８０°および２７０°の位相の）四相クロックＣＬＫb0〜ＣＬＫb3が供給され、それぞれ０°，９０°，１８０°および２７０°の位相タイミングで入力データのバウンダリを検出してバウンダリ検出データＢＴ０〜ＢＴ３を変換回路１３２に出力する。変換回路１３２は、２．５ＧＨｚのクロックに同期した４ビットのバウンダリ検出データＢＴ０〜ＢＴ３を３１２．５ＭＨｚのクロックに同期した３２ビットデータ（ＢＴ［３１：０］）に変換して位相差デジタルコード変換回路１０５に出力する。ここで、データ判定用クロック発生回路１４１の出力である四相クロックＣＬＫd0〜ＣＬＫd3とバウンダリ検出用クロック発生回路１４２の出力である四相クロックＣＬＫb0〜ＣＬＫb3はそれぞれ４５°の位相差を有している。
【００１２】
位相差デジタルコード変換回路１０５は、入力された受信データＤＴ［３１：０］およびバウンダリ検出データＢＴ［３１：０］を比較処理して７ビットの位相差情報（ＰＤＣＯＤＥ［６：０］，−３２〜＋３２）をデジタルフィルタ１０６に出力する。デジタルフィルタ１０６は、フィードバックラインＤＦＬを介して６ビット精度のデータ判定用位相制御コードをデータ判定用クロック発生回路１４１に帰還すると共に、フィードバックラインＢＦＬを介して６ビット精度のバウンダリ検出用位相制御コードをバウンダリ検出用クロック発生回路１４２に帰還する。なお、図２において、バウンダリ検出用クロックＣＬＫb0〜ＣＬＫb3のデータ取り込みタイミング（立ち上がりタイミング）は入力データのバウンダリ位置となっているが、同図ではバウンダリ検出ユニット１２０〜１２３により取り込んだバウンダリ検出データＢＴ０〜ＢＴ３は、『１，１，０，１，…』と想定して描かれている。
【００１３】
図３は図１のデータ受信回路におけるデータ判定用クロック発生回路１４１（バウンダリ検出用クロック発生回路１４２）を示すブロック図である。
【００１４】
図３に示されるように、データ判定用クロック発生回路１４１は、ミキサー回路１４１１、および、デジタル・アナログ変換器（ＤＡＣ：Digital to Analog Converter）１４１３を備えている。ミキサー回路１４１１は、クロック信号（四相クロック）およびＤＡＣ１４１３の出力を受け取り、四相クロックから９０度の位相差を有する信号の組を合成してそれぞれの中間位相を作成する。そして、その中間位相を有する信号に重み（ＤＡＣ１４１３の出力）による位相シフトを加算したクロックを発生し、データ判定用クロックＣＬＫｄ（ＣＬＫd0, ＣＬＫd1, ＣＬＫd2, ＣＬＫd3）を生成する。なお、バウンダリ検出用クロック発生回路１４２も、同様にして、バウンダリ検出用クロックＣＬＫｂ（ＣＬＫb0, ＣＬＫb1, ＣＬＫb2, ＣＬＫb3）を生成する。
【００１５】
ミキサー回路１４１１は、重みを表す電流値を基に位相を制御しており、位相可変のための重みは、位相差デジタルコード変換回路１０５において、データ判定ユニット１１０〜１１３およびバウンダリ検出ユニット１２０〜１２３の出力から、外部からの入力データ（または、入力クロック）と内部クロック（データ判定用クロックＣＬＫｄおよびバウンダリ検出用クロックＣＬＫｂ）がデジタル的に位相比較され、デジタルフィルタ１０６を介して位相制御コード（データ判定用位相制御コード）としてＤＡＣ１４１３に供給される。
【００１６】
ＤＡＣ１４１３は、定電流および位相制御コードを受け取り、位相可変重みを電流に変換してミキサー回路１４１１に供給し、この電流の変化量によりクロックＣＬＫｄ（ＣＬＫｂ）の位相可変が行われる。
【００１７】
ここで、クロック復元回路（ＣＤＲ）は、入力信号からデータ判定用のクロックを復元する点に注目して与えた名称であり、また、データ受信回路は、復元されたクロックを用いてデータ判定回路が入力信号のデータを判定して出力する点に注目して与えたものである。
【００１８】
図１および図２に示すデータ受信回路（クロック復元回路）において、位相比較（クロックの復元）に使用するバウンダリ検出ユニット１２０〜１２３としてデータ判定ユニット１１０〜１１３と同じ回路を用いると、システマティックな位相ずれを生じることがなく、クロックの復元を高い精度で行うことができ、また、位相比較の感度も高くすることができる。
【００１９】
図４は入力信号におけるデータおよびバウンダリのラッチタイミングの例を示す図である。
【００２０】
図４において、参照符号ＤＡＴＡ[i-2], ＤＡＴＡ[i-1], ＤＡＴＡ[i], ＤＡＴＡ[i+1]は、例えば、データ判定ユニット１１０，１１１，１１２，１１３によりラッチ（判定）されるデータの理想的なタイミングを示し、また、ＢＤＡＴＡ[i-2], ＢＤＡＴＡ[i-1], ＢＤＡＴＡ[i], ＢＤＡＴＡ[i+1]は、例えば、バウンダリ検出ユニット１２０，１２１，１２２，１２３によりラッチ（検出）されるバウンダリの理想的なタイミングを示している。
【００２１】
図１〜図４を参照して説明した従来のデータ受信回路（クロック復元回路）において、位相差デジタルコード変換回路１０５の入出力特性には大きな非線形性があるため、クロックの復元を行うためのフィードバック動作には、いわゆるバンバン（bang-bang）制御固有のリミットサイクル振動が含まれる。また、従来のデータ受信回路では、クロックの復元を行うためのクロックに含まれるジッター（jitter）の大きさによって回路の帯域が変化するといった不都合もある。
【００２２】
【発明が解決しようとする課題】
図５は関連技術に係るデータ受信回路の一例を示すブロック図であり、図６は図５に示すデータ受信回路の動作を説明するための図である。
【００２３】
図５と図１との比較から明らかなように、図５に示す関連技術のデータ受信回路は、図１に示す従来のデータ受信回路に対して変動分発生回路１０７および加算回路１０８を設けたものである。
【００２４】
図５に示されるように、関連技術のデータ受信回路は、デジタルフィルタ１０６から位相制御コード（バウンダリ検出用位相制御コード）をバウンダリ検出用クロック発生回路１４２に帰還するフィードバックラインＢＦＬに加算回路１０８を挿入し、この加算回路１０８を介して変動分発生回路１０７の出力をバウンダリ検出用クロック発生回路１４２に与えるようになっている。すなわち、デジタルフィルタ１０６の出力である位相制御コードに対して変動分発生回路１０７の出力を含めてバウンダリ検出用クロック発生回路１４２に供給することで、図６に示されるように、バウンダリ検出のタイミングＢＴｉを本来のバウンダリ検出タイミングＢＴi0の位置の前後に実効的に時間τだけずらすようになっている。ここで、変動分発生回路１０７には、例えば、３１２．５ＭＨｚの内部基準クロックＲＣＬＫが供給されている。
【００２５】
位相差デジタルコード変換回路１０５は、連続した何個かのビットセルで位相の進み／遅れを判定し、その和を位相差デジタルコード変換回路１０５の出力としている。この何回かの判定において、各判定時に意図的に判定タイミングに異なる時間（スキュー）τを与え、本来のバウンダリ判定タイミングからスキューτだけ異なるタイミング位置を判定することになる。
【００２６】
図７は図５のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【００２７】
図７に示されるように、位相差デジタルコード変換回路１０５は、タイミング判定回路１５１および位相差情報出力回路１５２を備えている。タイミング判定回路１５１は、変換回路１３１および１３２の出力である３２ビットの受信データＤＴ［３１：０］およびバウンダリ検出データＢＴ［３１：０］を受け取ってタイミングの判定を行う。具体的に、例えば、受信データＤＡＴＡ[i-1], ＤＡＴＡ[i]およびバウンダリ検出データＢＤＡＴＡ[i]を使用してデータ判定を行う。なお、位相差情報出力回路１５２は、各ビットのタイミング判定結果をまとめ、その３２ビット分の判定結果を加算して位相差情報として出力する。
【００２８】
図８は図７に示す位相差デジタルコード変換回路の動作を説明するための図であり、図９は図７に示す位相差デジタルコード変換回路が出力する位相差情報を説明するための図である。
【００２９】
図８（ａ）は、内部クロック（例えば、バウンダリ検出用クロックＣＬＫｂ）によるラッチタイミング（ＢＴｉ）が理想的なラッチタイミング（ＢＴi0）よりも早い場合（ＥＡＲＬＹ）を示し、図８（ｂ）は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い場合（ＬＡＴＥ）を示し、そして、図８（ｃ）は、ある時点のデータ（ＤＡＴＡ[i-1]）とその次のデータ（ＤＡＴＡ[i]）の間に遷移（『０』→『１』、または、『１』→『０』）が現れないとき、つまり同じデータが続くとき（NO TRANSITION）を示している。
【００３０】
図８および図９に示されるように、例えば、受信データＤＡＴＡ[i-1], ＤＡＴＡ[i]およびバウンダリ検出データＢＤＡＴＡ[i]が［１，０，１］または［０，１，０］のとき（図８（ａ）は［１，０，１］に相当）、タイミング判定回路１５１は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも早い（ＥＡＲＬＹ）と判定し、コードＣＯＤＥｉ［１：０］として『１，１』（すなわち、『−１』：データ判定用クロックの位相を遅らせる）を位相差情報出力回路１５２に出力する。また、受信データＤＡＴＡ[i-1], ＤＡＴＡ[i]およびバウンダリ検出データＢＤＡＴＡ[i]が［１，０，０］または［０，１，１］のとき（図８（ｂ）は［１，０，０］に相当）、タイミング判定回路１５１は、内部クロックによるラッチタイミングが理想的なラッチタイミングよりも遅い（ＬＡＴＥ）と判定し、コードＣＯＤＥｉ［１：０］として『０，１』（すなわち、『＋１』：データ判定用クロックの位相を進める）を位相差情報出力回路１５２に出力する。
【００３１】
なお、その他の場合、すなわち、受信データＤＡＴＡ[i-1], ＤＡＴＡ[i]およびバウンダリ検出データＢＤＡＴＡ[i]が［０，０，０］または［１，１，１］のとき（図８（ｃ）は［１，１，１］に相当）、或いは、バウンダリ検出タイミングがバウンダリ位置で受信データＤＡＴＡ[i-1], ＤＡＴＡ[i]およびバウンダリ検出データＢＤＡＴＡ[i]が［０，０，１］または［１，１，０］のとき、タイミング判定回路１５１は、コードＣＯＤＥｉ［１：０］として『０，０』（すなわち、『０』）を位相差情報出力回路１５２に出力する。
【００３２】
タイミング判定回路１５１は、上記の処理を全てのビット（ＤＴ［３１：０］およびＢＴ［３１：０］）に対して行い、その各ビットｋ（ここで、ｋ＝０〜３１）のコードＣＯＤＥｋ［１：０］を位相差情報出力回路１５２に供給する。そして、位相差情報出力回路１５２は、各ビットｋのコードＣＯＤＥｋ［１：０］を全て加算して位相差情報ＰＤＣＯＤＥ［６：０］を次段のデジタルフィルタに出力する。従って、位相差情報ＰＤＣＯＤＥ［６：０］は、−３２〜＋３２の範囲内の値になる。なお、位相差情報ＰＤＣＯＤＥが−３２となるのは、３２ビットの全てのビットで『−１』となる場合であり、また、位相差情報ＰＤＣＯＤＥが＋３２となるのは、３２ビットの全てのビットで『＋１』となる場合である。
【００３３】
図１０は図５に示すデータ受信回路の動作の一例を説明するための図であり、図１０（ａ）は非線形入出力特性を示し、また、図１０（ｂ）は階段状入出力特性を示している。
【００３４】
上述した図５の関連技術のデータ受信回路は、従来のデータ受信回路に対して変動分発生回路１０７および加算回路１０８を加えることにより、バウンダリ検出のタイミングを本来の位置の前後にずらすようになっている。そして、位相差デジタルコード変換回路１０５は、連続した何個かのビットセルで位相の進み／遅れを判定し、その和を位相差情報（位相比較出力）としているが、関連技術のデータ受信回路は、この何回かの判定において、判定ごとに意図的に判定タイミングに異なるスキューを与える。
【００３５】
具体的に、例えば、本来のバウンダリのタイミングに対してスキューを−（３／２）τ，−（１／２）τ，（１／２）τ，（３／２）τと作り込む。このとき、入出力特性は、図１０（ｂ）に示されるような４段階のステップで構成された階段状の特性となる。これは、従来の単一ステップ的な非線形の入出力特性（図１０（ａ）参照）に対して線形の入出力特性をもたせたと解釈することができる。この例の場合は、時間にして４τの範囲に渡ってほぼ線形な特性が得られる。そして、４τの値をこのシステムに入力されるジッターの最大値と同程度に設定しておけば、位相差デジタルコード変換回路１０５を常に線形な範囲で動作させることができることになる。
【００３６】
このように、図５に示す関連技術のデータ受信回路は、バウンダリ検出のタイミングを本来の位置の前後に変調することにより、位相差デジタルコード変換回路による位相の進み／遅れの判定タイミングに異なるスキューを与えて入出力特性に線形性をもたせ、すなわち、バウンダリ検出ユニット１２０〜１２３（位相差デジタルコード変換回路１０５）の入出力関係を実質的に線形化することにより、非線形系に特有のリミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性を小さくしてデータ受信回路（クロック復元回路）の特性の予測性を改善するようになっている。
【００３７】
しかしながら、図５〜図１０を参照して説明した関連技術のデータ受信回路において、バウンダリ検出のタイミングを本来の位置の前後に変調すると、位相差デジタルコード変換回路１０５の出力には、その変調に用いたのと同じ周波数で変動する成分が現出する。そして、データ判定ユニット１１０〜１１３に供給されるデータ判定用クロックＣＬＫd0〜ＣＬＫd3（ＣＬＫｄ）の位相にも上記変動成分が含まれることになり、この変動成分が位相ノイズとなってしまう。
【００３８】
具体的に、例えば、ＳＯＮＥＴ（Synchronous Optical Network：光通信の北米規格）において、１０Ｇｂｐｓ程度の高速信号伝送を行う回路内で発生するジッターは、１０ｐｓ  ｐ−ｐ以内と規定されており、線形化のための位相変調が内部クロック（データ判定用クロック）に影響して生じる位相ノイズを最小限に抑えることが要求されている。
【００３９】
本発明は、上述した従来のデータ受信回路が有する課題に鑑み、リミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性を小さくして特性の予測性を改善し、且つ、線形化のための位相変調が内部クロックに影響して生じる位相ノイズを最小限に抑えることを目的とする。さらに、本発明は、位相制御コード発生回路の分解能を高くしてクロックの量子化ノイズを低減することも目的とする。
【００４０】
【課題を解決するための手段】
本発明の第１の形態によれば、第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、前記第１の信号に変動分を与え、前記バウンダリ検出回路におけるバウンダリ検出タイミングを動的に変化させるバウンダリ検出タイミング変動手段と、前記バウンダリ検出タイミング変動手段によるバウンダリ検出タイミングの動的変化に応じて復元クロックに生じる位相の変動を減少する変動減少手段と、を備え、前記バウンダリ検出タイミング変動手段は、変動分を発生する変動分発生回路と、該変動分発生回路からの変動分を前記第１の信号に加算する加算回路と、を備え、前記変動減少手段は、前記変動分発生回路が出力する変動分の１周期または複数周期に渡って前記復元クロックに関連する信号を平均化することを特徴とするクロック復元回路が提供される。
【００４１】
また、本発明の第１の形態によれば、データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御コードを発生する位相制御コード発生手段と、前記バウンダリ検出用位相制御コードに変動分を与え、前記バウンダリ検出回路におけるバウンダリ検出タイミングを動的に変化させるバウンダリ検出タイミング変動手段と、前記バウンダリ検出タイミング変動手段によるバウンダリ検出タイミングの動的変化に応じて前記データ判定用クロックに生じる位相の変動を減少する変動減少手段と、を備え、前記バウンダリ検出タイミング変動手段は、変動分を発生する変動分発生回路と、該変動分発生回路からの変動分を前記バウンダリ検出用位相制御コードに加算する加算回路と、を備え、前記変動減少手段は、前記変動分発生回路が出力する変動分の１周期または複数周期に渡って前記復元クロックに関連する信号を平均化することを特徴とするデータ受信回路も提供される。
【００４２】
本発明の第２の形態によれば、第１のビット数の第１位相制御コードを受け取って内部クロックを発生する内部クロック発生回路を有するクロック復元回路であって、前記第１のビット数よりも多い第２のビット数の第２位相制御コードを発生する位相制御コード発生回路と、前記第２位相制御コードに対して低時間的に変動する所定の変動パターンを加算し、前記第１のビット数に対応する前記第１位相制御コードを出力する加算処理手段とを備え、前記内部クロック発生回路は、実効的に前記第２のビット数の分解能で位相制御された内部クロックを発生することを特徴とするクロック復元回路が提供される。
【００４３】
また、本発明の第２の形態によれば、第１のビット数の第１位相制御コードを受け取ってデータ判定用クロックを発生するデータ判定用クロック発生回路と、前記データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って前記第１のビット数よりも多い第２のビット数の第２位相制御コードを発生する位相制御コード発生回路と、前記第２位相制御コードに対して低時間的に変動する所定の変動パターンを加算し、前記第１のビット数に対応する前記第１位相制御コードを出力する加算処理手段とを備え、前記データ判定用クロック発生回路は、実効的に前記第２のビット数の分解能で位相制御されたデータ判定用クロックを発生することを特徴とするデータ受信回路も提供される。
【００４４】
図１１は本発明の第１の形態に係るデータ受信回路（クロック復元回路）の原理構成を示すブロック図である。図１１において、参照符号２０１は判定回路（データ判定回路）、２０２は位相比較回路（バウンダリ検出回路）、２０５は位相コード発生回路、２０７は変動分発生回路、２０８は加算回路、２０９は変動除去回路、２４１は判定用クロック発生回路（データ判定用クロック発生回路）、そして、２４２は位相比較用クロック発生回路（バウンダリ検出用クロック発生回路）を示している。
【００４５】
図１１に示されるように、本発明の第１の形態に係るデータ受信回路（クロック復元回路）は、位相コード発生回路２０５の出力が変動除去回路２０９を介して判定用クロック発生回路２４１に供給されるようになっている。すなわち、入力データは、判定回路２０１および位相比較回路２０２に供給され、判定回路２０１において判定クロックＣＬＫｄと位相比較され、また、位相比較回路２０２において位相比較用クロックＣＬＫｂと位相比較される。判定回路２０１および位相比較回路２０２の出力は位相制御コード発生回路２０５に供給され、位相制御コード発生回路２０５からの位相制御コードは、変動除去回路２０９を介して判定用クロック発生回路２４１に供給されると共に、変動除去回路２０９および加算回路２０８を介して位相比較用クロック発生回路２４２に供給される。
【００４６】
変動分発生回路２０７は、位相比較回路２０２における位相比較タイミングを本来の位置の前後に変調するための変動分を発生するものであり、この変動分発生回路２０７からの変動分を加算回路２０８で加算して位相比較用クロック発生回路２４２に供給することにより、位相比較回路２０２の入出力関係を実質的に線形化するようになっている。変動除去回路２０９は、加算回路２０８で加算された変動分発生回路２０７の出力（変動分）により重畳された位相制御コード発生回路２０５の出力における周期的或いは非周期的な変動パターンを除去するためのものであり、加算された値（変動分：振幅や周波数）が既知であることを利用して変動パターンを除去するようになっている。
【００４７】
ここで、変動除去回路２０９は、例えば、加算した変動の周波数成分を除去する帯域阻止フィルタ（ノッチフィルタ）として構成することができる。また、ノッチフィルタの実現は、通常のアナログ的な帯域阻止フィルタでもよいし、加算する変動分の周期での移動平均フィルタでもよい。そして、位相比較回路２０２の出力の１周期分を積分することで、加えた変動の周波数の１倍，２倍，…，ｍ倍の周波数成分を完全に除去することができる。なお、変動除去回路２０９は、例えば、位相制御コード発生回路２０５の出力を処理するフィルタの一部として構成することもできる。
【００４８】
加算回路２０８で加算する量（変動分）は、その振幅や周波数で代表される変動パターンを制御する（動的に制御する）ことが可能である。線形化に必要な加算量はデータの位相変動の大きさにも依存し、加算量を位相変動の大きさに応じて変化させることによっても、加算による出力位相の変動を最小にすることが可能である。
【００４９】
図１２は本発明の第２の形態に係るデータ受信回路（クロック復元回路）の原理構成を示すブロック図である。
【００５０】
図１２に示されるように、本発明の第２の形態に係るデータ受信回路（クロック復元回路）は、位相制御コード発生回路２０５と判定用クロック発生回路２４１との間に加算回路３００を設け、この加算回路３００により、所定の加算系列（例えば、変動パターン『０→３→１→２→０→…』或いは『０→１→２→３→０→…』）を加算する。
【００５１】
すなわち、位相制御コード（位相制御コード発生回路２０５の出力）に既知の変動パターンを加算することによる線形化（位相弁別能力の向上）は、位相制御コード発生回路２０５の出力に対しても可能である。例えば、位相制御コード発生回路２０５がデジタルコードで制御されている場合、位相制御コード発生回路２０５の分解能により出力できる位相値の間隔が決まってしまう。しかしながら、図１２に示すように、位相制御コード（位相制御コード発生回路２０５の分解能よりも高い分解能のコード：内部コードｎ＋２ビットのコード）に既知の変動（例えば、変動パターン『０→３→１→２→０→…』或いは『０→１→２→３→０→…』）を加算し、その結果のコードのうち判定用クロック発生回路２４１が分解できる上位ビット（上位ｎビット）のみを判定用クロック発生回路２４１に送る。その結果として得られる位相を平均化（変動成分をフィルタ出力）することで、内部コード（位相制御コード）と同等の分解能の出力が得られる。
【００５２】
以上のように、本発明の第１の形態によれば、リミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性を小さくして特性の予測性を改善し、且つ、線形化のための位相変調が内部クロックに影響して生じる位相ノイズを最小限に抑えることができる。さらに、本発明の第２の形態によれば、位相制御コード発生回路の分解能を高くすることができるため、クロックの量子化ノイズも低減することができる。その結果、受信回路のタイミングマージンが大きくなり、より一層安定で高速動作が可能なデータ受信回路（クロック復元回路）を提供することができる。
【００５３】
【発明の実施の形態】
以下、本発明に係るデータ受信回路（クロック復元回路）の実施例を添付図面に従って詳述する。
【００５４】
図１３は本発明に係るデータ受信回路の一実施例を示すブロック図であり、ＣＤＲを用いて４−ｗａｙ×２型のインターリーブ回路として構成したものである。
【００５５】
図１３において、参照符号１０〜１３はデータ判定ユニット（データ判定用フリップフロップ）、２０〜２３はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ）、そして、３１および３２はデータおよびバウンダリ用の変換回路を示している。また、参照符号４１はデータ判定用クロック発生回路、４２はバウンダリ検出用クロック発生回路、５は位相差デジタルコード変換回路、６はデジタルフィルタ、７は変動分発生回路、８は加算回路、そして、９は変動除去回路を示している。さらに、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ判定用クロックライン、ＢＣＬはバウンダリ検出用クロックライン、そして、ＤＦＬおよびＢＦＬはデータおよびバウンダリ用のフィードバックラインを示している。
【００５６】
図１３と図５との比較から明らかなように、図１３に示す本実施例のデータ受信回路は、図５に示す関連技術のデータ受信回路に対してさらに変動除去回路９を設け、加算回路８で加算された変動分発生回路７の出力（変動分）により重畳された位相差デジタルコード変換回路５の出力における周期的或いは非周期的な変動パターンを除去し、データ判定用位相制御コードをデータ判定用クロック発生回路４１に供給する。ここで、変動分発生回路７には、例えば、３１２．５ＭＨｚの内部基準クロックＲＣＬＫが供給されている。なお、本実施例では、バウンダリ検出用位相制御コードに関しても、変動除去回路９により変動パターンを除去してバウンダリ検出用クロック発生回路４２に供給するようになっている。
【００５７】
変動除去回路９は、デジタル的に合成された帯域阻止フィルタであり、阻止周波数は変調信号の周波数と一致するように構成されている。この帯域阻止フィルタは、公知のＦＩＲフィルタの技術を使って実現することができる。本実施例のデータ受信回路によれば、リミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性を小さくして特性の予測性を改善し、且つ、線形化のための位相変調が内部クロックに影響して生じる位相ノイズを抑えることができる。
【００５８】
図１４および図１５は図１３のデータ受信回路における線形化処理を説明するための図である。図１４において、参照符号１はデータ判定ユニット（データ判定用フリップフロップ）を示し、２はバウンダリ検出ユニット（バウンダリ検出用フリップフロップ）を示している。
【００５９】
図５〜図１０を参照して説明した関連技術のデータ受信回路と同様に、本実施例においても、変動分発生回路７および加算回路８によりバウンダリ検出ユニット１（１０〜１３）に供給するバウンダリ検出用クロック用ＣＬＫｂ（ＣＬＫb0〜ＣＬＫb3）の位相を変化させて線形化を行うようになっている。ただし、前述した関連技術のデータ受信回路においては、本来のバウンダリのタイミングに対してスキュー（位相の変化）を−（３／２）τ，−（１／２）τ，（１／２）τ，（３／２）τとアナログ的に可変していたのに対して、本実施例においては、バウンダリ検出用クロック用ＣＬＫｂの位相を、例えば、０．５ＵＩ（Unit Interval：データ側のクロック周期）の範囲で８段階を基準として動的に変化させ、その１周期間の位相情報の平均値を求めるようになっている。
【００６０】
具体的に、例えば、１段階分のスキューを０．０６２５ＵＩと設定し、装置（データ受信回路）の電源オン時等の初期状態においては、入力データとデータ判定用クロック（ＣＬＫｄ）との位相差が大きいので、線形化範囲を、例えば、１２段階（線形化範囲を０．７５ＵＩ：図１５における（１）側）として広げ、入力データの大きなジッターにも対応できるようにする。そして、装置が安定して、入力データとデータ判定用クロックとの位相差が小さくなったら、線形化範囲を、例えば、４段階（線形化範囲を０．２５ＵＩ：図１５における（２）側）として狭める。このように、例えば、初期状態や安定状態等により（入力データとデータ判定用クロックとの位相差により）、線形化範囲を動的に制御することができる。ここで、電源をオンした初期状態等の入力データとデータ判定用クロックとの位相差が大きい状態を不安定状態と称し、装置が安定して入力データとデータ判定用クロックとの位相差が小さくなった状態を安定状態と称する。
【００６１】
また、線形化に使用する変動分の傾き（ゲイン）を、不安定状態においては急峻（図１５における（３）側）とし、安定状態においては緩やか（図１５における（４）側）として、変動分の傾きを動的に制御することもできる。また、逆に、線形化の範囲に関わりなく位相差（入力データとデータ判定用クロックとの位相差）とゲインの間に一定の比例関係を保つことによりループの周波数特性を一定に保つこともできる。なお、変動分の傾き（ゲイン）を動的に変化させる場合、上記の位相差とゲインの比例関係を崩すことになる。例えば、入力データとデータ判定用クロックとの位相差が小さい装置の安定状態において、利得を必要以上に大きくすると（すなわち、傾きを急峻にすると）、過剰の追従特性となってデータ判定用クロックにジッターを生じさせることになり好ましくない場合もあり得る。また、逆の場合、すなわち、利得が小さすぎる場合には、位相追従できないことになる場合もあり得る。
【００６２】
さらに、１段階分のスキュー（例えば、０．０６２５ＵＩを基準とする）を、不安定状態においては小さく（例えば、０．０５ＵＩ）設定し、安定状態においては大きく（例えば、０．０７５ＵＩ）設定して、１段階分のスキューの設定値を動的に制御することも可能である。
【００６３】
入力データに内部クロック（例えば、データ判定用クロック）をロックさせる過程で、初期状態ではＣＤＲループの時定数を短く設定し、その後、定常状態になったらより長い時定数に変化させることにより、内部クロックが入力データにロックする時間を短縮することができる。これは、初期状態と定常状態とでループの遮断周波数を変化させることを意味する。すなわち、ループの時定数が短い場合には、遮断周波数は高くなり、また、ループの時定数が長い場合には、遮断周波数は低くなる。この場合、バウンダリ検出用クロック発生回路４２に与えるバウンダリ検出用位相制御コードに加算する変動分の周期を可変とし、遮断周波数の変化と共に、加えるべき変動分の周波数を変化させるように構成することもできる。
【００６４】
また、バウンダリ検出用位相制御コードに加算する変動分の振幅を可変とし、入力データとデータ判定用クロックとの位相差が小さい場合には変動分の振幅も小さくなるように制御することもできる。このとき、バウンダリ検出用位相制御コードに加算する変動分の振幅により位相検出器のゲインも変化するが、デジタルフィルタのパラメータを自動的に調整してループの周波数特性が同じになるように制御してもよい。
【００６５】
なお、位相検出器を線形化するために必要な変動分の振幅は、位相検出器の入力の大きさ（つまり、入力データとバウンダリ検出用クロックの位相差）に比例するが、本実施例では位相検出の入力範囲をカバーする範囲でのみ線形化すればよいため、必要以上の変動分を与えないことにより、変動分によるクロック位相のゆらぎを最小化することも可能である。
【００６６】
図１６は図１３のデータ受信回路における変動分発生回路の出力パターンの例を示す図であり、図１６（ａ）は三角波の例を示し、また、図１６（ｂ）はジグザグ波の例を示している。
【００６７】
図１６（ａ）に示す三角波は、１段分の時間が１／（３１２．５ＭＨｚ）＝３．２ｎｓとなる８段で１周期（３．２ｎｓ×８＝１５．６ｎｓ）が構成されており、その三角波の周波数は３１２．５ＭＨｚ÷８≒３９．１ＭＨｚとなる。また、図１６（ｂ）に示すジグザグ波は、１段分の時間が３．２ｎｓとなる２段で１周期（３．２ｎｓ×２＝６．４ｎｓ）が構成されており、そのジグザグ波の周波数は３１２．５ＭＨｚ÷２＝１５６．２５ＭＨｚとなる。
【００６８】
すなわち、図１６（ａ）に示す三角波は、コード値が−２から＋２の範囲で，例えば、０→＋１→＋２→＋１→０→−１→−２→−１→０→…というパターンとなっており、変動分の周波数は３９．１ＭＨｚとなっている。また、図１６（ｂ）に示すジグザグ波は、コード値が−４から＋４の範囲で，例えば、０→−４→＋１→−３→＋２→−２→＋３→−１→＋４→０→＋３→…というパターンとなっており、変動分の周波数が三角波よりも高い１５６．２５ＭＨｚであるため、フィードバックループの低域通過特性によりデータ判定用クロック（内部クロック）に現れる変動分がより小さくなるという利点がある。
【００６９】
図１７は図１３のデータ受信回路における変動除去回路の一例を示すブロック図であり、変動分が上述した図１６（ａ）に示すような三角波の場合（および、図１６（ｂ）に示すようなジグザグ波の場合）に適用可能な変動除去回路９の構成例を示すものである。
【００７０】
図１７に示されるように、変動除去回路９は、ノッチフィルタとして構成され、直列に接続された８段のフリップフロップ９１１〜９１８、減算回路９２、加算回路９３、フリップフロップ９４、および、除算回路９５を備える。フリップフロップ９１１〜９１８は、例えば、３１２．５ＭＨｚのクロックにより順次データを取り込み、８段のフリップフロップ９１１〜９１８により１段分の時間が３．２ｎｓ（＝１／（３１２．５ＭＨｚ））となる８段で１周期を構成する三角波に対応する位相制御コード（データ判定用位相制御コード）における変動を取り除くようになっている。ここで、加算回路９３およびフリップフロップ９４は積分回路を構成し、初期状態やロック時における低周波成分を出力させるためのものであり、また、除算回路９５は積分回路（フリップフロップ９４）の出力を８段のフリップフロップ９１１〜９１８に対応した数８で除算して出力するためのものである。
【００７１】
図１８は図１７の変動除去回路の動作を説明するための図である。
【００７２】
図１８から明らかなように、図１７に示す変動除去回路（ノッチフィルタ）９は、図１６（ａ）に示されるような周波数が３９．１ＭＨｚの三角波を取り除くことができるのが分かる。さらに、この変動除去回路９は、図１６（ｂ）に示されるような周波数が１５６．２５ＭＨｚのジグザグ波も取り除くことができるのが分かる。なお、周波数が１５６．２５ＭＨｚのジグザグ波に対しては、８段のフリップフロップ９１１〜９１８の代わりに２段（ジグザグ波の１周期に対応）或いは２ｈ段（ｈは正の整数：ジグザグ波の１周期のｈ倍に対応）のフリップフロップだけを設けることによっても取り除くことが可能である。
【００７３】
図１９は図１３のデータ受信回路における変動除去回路の他の例を示すブロック図であり、図１９（ａ）は変動除去回路をＦＩＲ（Finit-duration Impulse Response）フィルタで構成したものを示し、また、図１９（ｂ）は変動除去回路を移動平均回路で構成したものを示している。
【００７４】
変動除去回路９は、図１９（ａ）に示されるように、例えば、遅延素子９６１〜９６３および加算器９７１〜９７４で構成された公知のＦＩＲフィルタで構成したり、或いは、図１９（ｂ）に示されるように、例えば、遅延素子（例えば、フリップフロップ）９８１〜９８３および平均回路９９で構成された公知の移動平均回路で構成することもできる。ここで、図１９（ａ）のＦＩＲフィルタにおける遅延素子９６１〜９６３および加算器９７１〜９７４の段数、並びに、図１９（ｂ）の移動平均回路における遅延素子９８１〜９８３の段数等は、除去しようとする変動分（加算回路８を介して与えられる変動分発生回路７の出力）に応じて規定され、これにより過去の１周期から現時点までの変動の除去が行われることになる。また、図１９（ａ）のＦＩＲフィルタおよび図１９（ｂ）の移動平均回路は、例えば、４段で１周期を構成する三角波の変動分（および、図１６（ｂ）に示すようなジグザグ波の変動分）を除去することができる。なお、ジグザグ波の変動分は、例えば、変動除去回路９として、１つの遅延素子（９６１）および２つの加算器（９７１，９７２）を有するＦＩＲフィルタ、或いは、１つの遅延素子（９８１）および平均回路（９９）を有する移動平均回路を使用することで除去することができる。
【００７５】
図２０は本発明に係るデータ受信回路の他の例を示すブロック図である。
【００７６】
図２０と前述した図１３との比較から明らかなように、本実施例のデータ受信回路は、加算回路８にはデジタルフィルタ６の出力が直接供給され、変動除去回路９０の出力（データ判定用位相制御コード）は、データ判定用クロック発生回路４１に対してのみ供給されるようになっている。これは、データ判定用クロック発生回路４１に対しては、変動除去回路９０により変動パターンを除去したデータ判定用位相制御コードを供給する必要があるが、バウンダリ検出用クロック発生回路４２に対しては、必ずしも変動除去回路９０により変動パターンを除去したバウンダリ検出位相制御コードを供給する必要がないためである。
【００７７】
これは、加算回路８に供給されるデジタルフィルタ６の出力の変動が、変動分発生回路７の出力の振幅に比べて小さいからである。この図２０に示すデータ受信回路は、変動除去回路９０による遅延は、バウンダリ検出側のフィードバックループから除かれることになるため、フィードバックの安定性を損なわないという利点がある。
【００７８】
図２１は本発明に係るデータ受信回路のさらに他の例を示すブロック図であり、図２２は図２１のデータ受信回路の動作を説明するための図である。
【００７９】
図２１に示されるように、本実施例のデータ受信回路において、デジタルフィルタ６００は、６ビット精度の位相制御コードを発生して加算回路８に供給すると共に、変動除去回路９００を介して８ビット精度の位相制御コードを加算回路８０に供給する。すなわち、デジタルフィルタ６００は、データ判定用クロック発生回路４１の分解能（例えば、６ビット精度）よりも高い分解能（例えば、８ビット精度）の位相制御コードを変動除去回路９００を介して加算回路８０に供給し、この加算回路８０で変動分発生回路７０の出力（変動分）を加算し、データ判定用クロック発生回路４１の分解能に相当する上位６ビット（６ビット精度）のデータ判定用位相制御コードをデータ判定用クロック発生回路４１に供給する。さらに、デジタルフィルタ６００は、６ビット精度の位相制御コードを加算回路８に供給し、この加算回路８により変動分発生回路７の出力が加算されたバウンダリ検出用位相制御コードをバウンダリ検出用クロック発生回路４２に供給するが、これは、前述した各実施例と同様に、図１６（ａ）に示す三角波や図１６（ｂ）に示すジグザグ波を使用して行うことになる。なお、変動分発生回路７および７０には、例えば、３１２．５ＭＨｚの内部基準クロックＲＣＬＫが供給されている。
【００８０】
具体的に、図２２（ａ）に示されるように、例えば、変動除去回路９００（デジタルフィルタ６００）の出力である８ビット精度の位相制御コードが『−１』のとき、加算回路８０により変動分発生回路７０の出力である『０→１→２→３→０→…』という周期的な変動パターンが加算されると、その加算回路８０の出力である６ビット精度の位相制御コード（データ判定用位相制御コード）は、丸め演算により（−１＋０＋０＋０）／４＝−０．２５（平均コード）となる。すなわち、８ビット精度の位相制御コード『−１』は、６ビット精度の位相制御コード『−０．２５』となることが分かる。
【００８１】
また、具体的に、図２２（ｂ）に示されるように、例えば、変動除去回路９００（デジタルフィルタ６００）の出力である８ビット精度の位相制御コードが『−３』のとき、加算回路８０により変動分発生回路７０の出力である『０→１→２→３→０→…』という周期的な変動パターンが加算されると、その加算回路８０の出力である６ビット精度の位相制御コードは、丸め演算により（−１−１−１＋０）／４＝−０．７５（平均コード）となる。すなわち、８ビット精度の位相制御コード『−３』は、６ビット精度の位相制御コード『−０．７５』となることが分かる。
【００８２】
このように、データ判定用クロック発生回路４１に供給されるデータ判定用位相制御コードの値は、その平均値が変動除去回路９００（デジタルフィルタ６００）の出力である８ビット精度のコードと同じ値の変動パターンを示すことになる。
【００８３】
図２３は図２１のデータ受信回路におけるデータ判定用位相制御コードに加算される変動分の例を示す図である。
【００８４】
上述したように、加算回路８０によりデータ判定用位相制御コードに加算される変動分（変動分発生回路７０の出力）は、例えば、図２３（ａ）に示すような『０→１→２→３→０→…』という周期的な変動パターン（のこぎり波状パターン）であるが、この変動パターンとしては、例えば、図２３（ｂ）に示すような『０→３→１→２→０→…』という周期的な変動パターン（高調波パターン）であってもよい。
【００８５】
図２３（ｂ）に示す変動パターン『０→３→１→２→０→…』は、図２３（ａ）に示す変動パターン『０→１→２→３→０→…』よりも周波数成分が高く、すなわち、各変動分が加算された８ビット精度の位相制御コードを丸め演算して得られた６ビット精度の位相制御コード（データ判定用クロック発生回路４１の入力信号）は、図２３（ｂ）に示す高調波変動パターンの方が図２３（ａ）に示すのこぎり波変動パターンよりも周波数成分が高い。その結果、データ判定用クロック発生回路４１のＬＰＦ（ローパスフィルタ：ＣＲによる積分回路４１５；図２４参照）により平均化された信号における変動分は、図２３（ｂ）に示す高調波変動パターンの方が図２３（ａ）に示すのこぎり波変動パターンよりも小さいことになるので、図２３（ｂ）の高調波変動パターンの方が好ましい。なお、変動分発生回路７０の出力は、適用する位相制御コードのビット数等により様々に変形させることができるのはいうまでもない。
【００８６】
図２４は図２１のデータ受信回路におけるデータ判定用クロック発生回路の一例を示すブロック図である。
【００８７】
図２４に示されるように、加算回路８０の出力である６ビット精度のデータ判定用位相制御コードは、データ判定用クロック発生回路４１におけるＤＡＣ４１３に供給され、さらに、ＣＲによる積分回路４１５を介してミキサー回路４１１に供給される。そして、データ判定用位相制御コードは、このＣＲによる積分回路４１５の時定数により平均化され、実際に出力される位相の分解能も８ビット相当になる。従って、本実施例のデータ受信回路では、デジタル的に制御されるクロック発生回路（データ判定用クロック発生回路４１）の分解能を向上させ、デジタル制御での量子化誤差を低減することが可能になる。
【００８８】
また、図２１に示す実施例のデータ受信回路は、図２０のデータ受信回路に対して変動分発生回路７０および加算回路８０を加え、デジタルフィルタ６が出力するデータ判定用位相制御コードを８ビット化したものである。
【００８９】
図２５は本発明に係るデータ受信回路のまたさらに他の例を示すブロック図である。
【００９０】
図２５に示す実施例のデータ受信回路は、図１３のデータ受信回路に対して変動分発生回路７０および加算回路８０を加え、デジタルフィルタ６が出力するデータ判定用位相制御コードを８ビット化したものである。このように、本発明の第１の形態（図１１等を参照）および第２の形態（図１２等を参照）は、それらの一方または両方を適宜適用してデータ受信回路を構成することができる。
【００９１】
（付記１）  第１の信号に応じて入力信号のバウンダリを検出するバウンダリ検出回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記第１の信号に変動分を与え、前記バウンダリ検出回路におけるバウンダリ検出タイミングを動的に変化させるバウンダリ検出タイミング変動手段と、
前記バウンダリ検出タイミング変動手段によるバウンダリ検出タイミングの動的変化に応じて復元クロックに生じる位相の変動を減少する変動減少手段と、を備えることを特徴とするクロック復元回路。
【００９２】
（付記２）  付記１に記載のクロック復元回路において、前記バウンダリ検出タイミング変動手段は、
変動分を発生する変動分発生回路と、
該変動分発生回路からの変動分を前記第１の信号に加算する加算回路と、を備えることを特徴とするクロック復元回路。
【００９３】
（付記３）  付記２に記載のクロック復元回路において、前記変動分発生回路は、変動の１周期に渡って階段状に増減して変化する三角波状の変動分を発生することを特徴とするクロック復元回路。
【００９４】
（付記４）  付記２に記載のクロック復元回路において、前記変動分発生回路は、変動の１周期内で複数回の増減を繰り返しながら変化するジグザグ波状の変動分を発生することを特徴とするクロック復元回路。
【００９５】
（付記５）  付記３または４に記載のクロック復元回路において、前記変動分発生回路は、不安定状態においては広い位相範囲に渡る変動分を発生し、且つ、安定状態においては狭い位相範囲に渡る変動分を発生することを特徴とするクロック復元回路。
【００９６】
（付記６）  付記３または４に記載のクロック復元回路において、前記変動分発生回路は、不安定状態においては大きい利得の変動分を発生し、且つ、安定状態においては小さい利得の変動分を発生することを特徴とするクロック復元回路。
【００９７】
（付記７）  付記３または４に記載のクロック復元回路において、前記変動分発生回路は、不安定状態においては１段階の単位時間を大きくした変動分を発生し、且つ、安定状態においては１段階の単位時間を小さくした変動分を発生することを特徴とするクロック復元回路。
【００９８】
（付記８）  付記２に記載のクロック復元回路において、前記変動減少手段は、前記変動分発生回路が出力する変動分の１周期または複数周期に渡って前記復元クロックに関連する信号を平均化することを特徴とするクロック復元回路。
【００９９】
（付記９）  付記８に記載のクロック復元回路において、前記変動減少手段は、ノッチフィルタ、ＦＩＲフィルタまたは移動平均回路であることを特徴とするクロック復元回路。
【０１００】
（付記１０）  付記１に記載のクロック復元回路において、前記バウンダリ検出回路は、複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは、各バウンダリ検出用クロックに応じてそれぞれバウンダリの検出を行うことを特徴とするクロック復元回路。
【０１０１】
（付記１１）  第１のビット数の第１位相制御コードを受け取って内部クロックを発生する内部クロック発生回路を有するクロック復元回路であって、
前記第１のビット数よりも多い第２のビット数の第２位相制御コードを発生する位相制御コード発生回路と、
前記第２位相制御コードに対して低時間的に変動する所定の変動パターンを加算し、前記第１のビット数に対応する前記第１位相制御コードを出力する加算処理手段とを備え、前記内部クロック発生回路は、実効的に前記第２のビット数の分解能で位相制御された内部クロックを発生することを特徴とするクロック復元回路。
【０１０２】
（付記１２）  付記１１に記載のクロック復元回路において、前記加算処理手段は、前記位相制御コード発生回路からの８ビット精度の位相制御コードに対して『０→１→２→３→０→…』という周期的な変動パターンを加算することを特徴とするクロック復元回路。
【０１０３】
（付記１３）  付記１１に記載のクロック復元回路において、前記加算処理手段は、前記位相制御コード発生回路からの８ビット精度の位相制御コードに対して『０→３→１→２→０→…』という周期的な変動パターンを加算することを特徴とするクロック復元回路。
【０１０４】
（付記１４）  付記１１に記載のクロック復元回路において、前記内部クロック発生回路は、複数のデータ判定ユニットを備え、該各データ判定ユニットは、各データ判定用クロックに応じてそれぞれデータの判定を行うことを特徴とするクロック復元回路。
【０１０５】
（付記１５）  データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って位相制御コードを発生する位相制御コード発生手段と、
前記バウンダリ検出用位相制御コードに変動分を与え、前記バウンダリ検出回路におけるバウンダリ検出タイミングを動的に変化させるバウンダリ検出タイミング変動手段と、
前記バウンダリ検出タイミング変動手段によるバウンダリ検出タイミングの動的変化に応じて前記データ判定用クロックに生じる位相の変動を減少する変動減少手段と、を備えることを特徴とするデータ受信回路。
【０１０６】
（付記１６）  付記１５に記載のデータ受信回路において、前記バウンダリ検出タイミング変動手段は、
変動分を発生する変動分発生回路と、
該変動分発生回路からの変動分を前記バウンダリ検出用位相制御コードに加算する加算回路と、を備えることを特徴とするデータ受信回路。
【０１０７】
（付記１７）  付記１６に記載のデータ受信回路において、前記入力信号のデータおよび前記データ判定用クロックの位相差と帰還ループのゲインとは、前記変動分発生回路が発生する変動分の振幅と無関係に、一定の比例関係を保つことを特徴とするデータ受信回路。
【０１０８】
（付記１８）  付記１６に記載のデータ受信回路において、前記変動分発生回路は、出力パターンを可変可能にすることを特徴とするデータ受信回路。
【０１０９】
（付記１９）  付記１８に記載のデータ受信回路において、前記変動分発生回路は、初期状態と定常状態とで、ある出力パターンの周波数を可変可能にすることを特徴とするデータ受信回路。
【０１１０】
（付記２０）  付記１６に記載のデータ受信回路において、前記変動分発生回路は、変動の１周期に渡って階段状に増減して変化する三角波状の変動分を発生することを特徴とするデータ受信回路。
【０１１１】
（付記２１）  付記１６に記載のデータ受信回路において、前記変動分発生回路は、変動の１周期内で複数回の増減を繰り返しながら変化するジグザグ波状の変動分を発生することを特徴とするデータ受信回路。
【０１１２】
（付記２２）  付記２０または２１に記載のデータ受信回路において、前記変動分発生回路は、不安定状態においては広い位相範囲に渡る変動分を発生し、且つ、安定状態においては狭い位相範囲に渡る変動分を発生することを特徴とするデータ受信回路。
【０１１３】
（付記２３）  付記２０または２１に記載のデータ受信回路において、前記変動分発生回路は、不安定状態においては大きい利得の変動分を発生し、且つ、安定状態においては小さい利得の変動分を発生することを特徴とするデータ受信回路。
【０１１４】
（付記２４）  付記２０または２１に記載のデータ受信回路において、前記変動分発生回路は、不安定状態においては１段階の単位時間を大きくした変動分を発生し、且つ、安定状態においては１段階の単位時間を小さくした変動分を発生することを特徴とするデータ受信回路。
【０１１５】
（付記２５）  付記１６に記載のデータ受信回路において、前記変動減少手段は、前記変動分発生回路が出力する変動分の１周期または複数周期に渡って前記復元クロックに関連する信号を平均化することを特徴とするデータ受信回路。
【０１１６】
（付記２６）  付記２５に記載のデータ受信回路において、前記変動減少手段は、ノッチフィルタ、ＦＩＲフィルタまたは移動平均回路であることを特徴とするデータ受信回路。
【０１１７】
（付記２７）  第１のビット数の第１位相制御コードを受け取ってデータ判定用クロックを発生するデータ判定用クロック発生回路と、
前記データ判定用クロックにより入力信号のデータを判定するデータ判定回路と、
バウンダリ検出用クロックにより前記入力信号のバウンダリを検出するバウンダリ検出回路と、
前記データ判定回路および前記バウンダリ検出回路からの出力を受け取って前記第１のビット数よりも多い第２のビット数の第２位相制御コードを発生する位相制御コード発生回路と、
前記第２位相制御コードに対して低時間的に変動する所定の変動パターンを加算し、前記第１のビット数に対応する前記第１位相制御コードを出力する加算処理手段とを備え、前記データ判定用クロック発生回路は、実効的に前記第２のビット数の分解能で位相制御されたデータ判定用クロックを発生することを特徴とするデータ受信回路。
【０１１８】
（付記２８）  付記２７に記載のデータ受信回路において、前記加算処理手段は、前記位相制御コード発生回路からの８ビット精度の位相制御コードに対して『０→１→２→３→０→…』という周期的な変動パターンを加算することを特徴とするデータ受信回路。
【０１１９】
（付記２９）  付記２７に記載のデータ受信回路において、前記加算処理手段は、前記位相制御コード発生回路からの８ビット精度の位相制御コードに対して『０→３→１→２→０→…』という周期的な変動パターンを加算することを特徴とするデータ受信回路。
【０１２０】
（付記３０）  付記１５〜２９のいずれか１項に記載のデータ受信回路において、前記バウンダリ検出回路は複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは各バウンダリ検出用クロックに応じてそれぞれバウンダリの検出を行い、且つ、前記データ判定回路は複数のデータ判定ユニットを備え、該各データ判定ユニットは各データ判定用クロックに応じてそれぞれデータの判定を行うことを特徴とするデータ受信回路。
【０１２１】
【発明の効果】
以上、詳述したように、本発明のデータ受信回路（クロック復元回路）によれば、リミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性を小さくして特性の予測性を改善し、且つ、線形化のための位相変調が内部クロックに影響して生じる位相ノイズを最小限に抑えることができる。さらに、本発明のデータ受信回路（クロック復元回路）によれば、位相制御コード発生回路の分解能を高くしてクロックの量子化ノイズを低減することもできる。
【図面の簡単な説明】
【図１】従来のデータ受信回路の一例を示すブロック図である。
【図２】図１のデータ受信回路における各信号のタイミングを示す図である。
【図３】図１のデータ受信回路におけるデータ判定用クロック発生回路を示すブロック図である。
【図４】入力信号におけるデータおよびバウンダリのラッチタイミングの例を示す図である。
【図５】関連技術に係るデータ受信回路の一例を示すブロック図である。
【図６】
図５に示すデータ受信回路の動作を説明するための図である。
【図７】図５のデータ受信回路における位相差デジタルコード変換回路の一例を示すブロック図である。
【図８】図７に示す位相差デジタルコード変換回路の動作を説明するための図である。
【図９】図７に示す位相差デジタルコード変換回路が出力する位相差情報を説明するための図である。
【図１０】図５に示すデータ受信回路の動作の一例を説明するための図である。
【図１１】本発明の第１の形態に係るデータ受信回路の原理構成を示すブロック図である。
【図１２】本発明の第２の形態に係るデータ受信回路の原理構成を示すブロック図である。
【図１３】本発明に係るデータ受信回路の一実施例を示すブロック図である。
【図１４】図１３のデータ受信回路における線形化処理を説明するための図（その１）である。
【図１５】図１３のデータ受信回路における線形化処理を説明するための図（その２）である。
【図１６】図１３のデータ受信回路における変動分発生回路の出力パターンの例を示す図である。
【図１７】図１３のデータ受信回路における変動除去回路の一例を示すブロック図である。
【図１８】図１７の変動除去回路の動作を説明するための図である。
【図１９】図１３のデータ受信回路における変動除去回路の他の例を示すブロック図である。
【図２０】本発明に係るデータ受信回路の他の例を示すブロック図である。
【図２１】本発明に係るデータ受信回路のさらに他の例を示すブロック図である。
【図２２】図２１のデータ受信回路の動作を説明するための図である。
【図２３】図２１のデータ受信回路におけるデータ判定用位相制御コードに加算される変動分の例を示す図である。
【図２４】図２１のデータ受信回路におけるデータ判定用クロック発生回路の一例を示すブロック図である。
【図２５】本発明に係るデータ受信回路のまたさらに他の例を示すブロック図である。
【符号の説明】
１，１０〜１３，１１０〜１１３…データ判定ユニット
２，２０〜２３，１２０〜１２３…バウンダリ検出ユニット
５，１０５…位相差デジタルコード変換回路
６，１０６，６００…デジタルフィルタ
７，７０，１０７，２０７…変動分発生回路
８，８０，１０８，２０８…加算回路
９，９０，１０９，２０９，９００…変動除去回路
３１，３２；１３１，１３２…変換回路
４１，１４１…データ判定用クロック発生回路
４２，１４２…バウンダリ検出用クロック発生回路
２０１…判定回路
２０２…位相比較回路
２０５…位相制御コード発生回路
２４１…判定用クロック発生回路
２４２…位相比較用クロック発生回路
４１１，１４１１…ミキサー回路
４１３，１４１３…デジタル・アナログ変換器（ＤＡＣ）
４１５…積分回路
ＤＡＴＡ[i-2], ＤＡＴＡ[i-1], ＤＡＴＡ[i], ＤＡＴＡ[i+1]…データ判定タイミング
ＢＤＡＴＡ[i-2], ＢＤＡＴＡ[i-1], ＢＤＡＴＡ[i],Ｂ ＤＡＴＡ[i+1]…バウンダリ検出タイミング
ＣＬＫｂ；ＣＬＫb0, ＣＬＫb1, ＣＬＫb2, ＣＬＫb3…バウンダリ検出用クロック
ＣＬＫｄ；ＣＬＫd0, ＣＬＫd1, ＣＬＫd2, ＣＬＫd3…データ判定用クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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