(57)【特許請求の範囲】
【請求項１】
半導体装置を製造する製造方法であって、下地膜を有する基板の上面にａ−Ｓｉ膜形成領域とａ−Ｓｉ膜非形成領域とを設ける工程と、
感光性レジストを成膜する工程と、
前記ａ−Ｓｉ膜に形成されるチャネル領域への不純物注入用パターン及びアライメントマークパターンとを前記感光性レジストに形成する工程と、
前記感光性レジストの不純物注入用パターンを用いて不純物を注入する工程と、
前記感光性レジストのアライメントマークパターンを用いて前記ａ−Ｓｉ膜非形成領域の前記下地膜のウエットエッチングを行い、アライメントマークを形成する工程と、
前記ａ−Ｓｉ膜を結晶化してｐｏｌｙ−Ｓｉ膜を形成する工程と、
前記ｐｏｌｙ−Ｓｉ膜をエッチングし、アイランドパターンを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ｐｏｌｙ−Ｓｉ膜をエッチングする工程は、前記アイランドパターンと第二のアライメントマークを形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ａ−Ｓｉ膜形成領域は、ＰＥＣＶＤによって成膜されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ａ−Ｓｉ膜形成領域は、ＬＰＣＶＤによって成膜されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記ａ−Ｓｉ膜非形成領域は、前記基板上面を遮蔽することにより形成されることを特徴とする請求項１乃至請求項４のいずれか一に記載の半導体装置の製造方法。
【請求項６】
前記基板が石英よりなることを特徴とする請求項１乃至請求項５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
半導体装置を製造する製造方法であって、下地膜を有する基板の上面にａ−Ｓｉ膜形成領域とａ−Ｓｉ膜非形成領域とを設ける工程と、
感光性レジストを成膜する工程と、
前記ａ−Ｓｉ膜に形成されるチャネル領域への不純物注入用パターン及びアライメントマークパターンとを前記感光性レジストに形成する工程と、
前記感光性レジストの不純物注入用パターンを用いて第一の不純物を注入する工程と、
前記感光性レジストのアライメントマークパターンを用いて前記ａ−Ｓｉ膜非形成領域の前記下地膜のウエットエッチングを行い、アライメントマークを形成する工程と、
前記ａ−Ｓｉ膜を結晶化してｐｏｌｙ−Ｓｉ膜を形成する工程と、
前記ｐｏｌｙ−Ｓｉ膜をエッチングし、アイランドパターンを形成する工程と、
前記アイランドパターン上にゲート絶縁膜を形成する工程と、
第二の不純物をソース領域及びドレイン領域へ注入する工程と、
前記第二の不純物注入工程で注入した前記不純物を活性化する工程と、
前記ソース領域及びドレイン領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
電極配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、半導体装置、特にＴＦＴ等の製造プロセスにおいては、デバイス特性の安定性を確保するという目的から、各工程毎のパターンの位置を正確に制御することが重要である。
【０００３】
図８及び図９は、従来の半導体装置、特にＴＦＴ基板の製造方法のプロセスを示す図である。
図８（ａ）に示すように、まずガラス基板１１上（又は石英基板）上にＳｉＯ２，ＳｉＮ，あるいはＳｉＯＮ等の下地膜１２が形成された基板１上に、ＣＶＤ等でａ−Ｓｉ層２を形成する。ここで、ａ−Ｓｉ層２は基板全面に形成する。
その後、図８（ｂ）に示すように、位置あわせマークパターンが形成された感光性レジスト３を基板１上面に塗布する。
そして、図８（ｃ）に示すように、第１番目の露光、現像、エッチング及びレジスト３の剥離を行うことでアライメントマークパターン４が形成される。
次に図８（ｄ）に示すように、第２番目の露光，現像を行ない、チャネル領域やＳＤ領域への不純物注入等のためのパターンを形成し、不純物の注入を行なう。
次に、図９（ａ）に示すように、不純物の注入後、レジスト３を剥離して固相成長やエキシマレーザーアニール等の方法によりａ−Ｓｉ膜２の結晶化を行なってｐｏｌｙ−Ｓｉ２１を形成する。
引き続き図９（ｂ）に示すように、アイランドパターン及びアライメントマークパターン形成の為の露光を行ない、基板全面でｐｏｌｙ−Ｓｉ層２１のエッチングを行なう。
これにより、図９（ｃ）に示すような島状に分離されたｐｏｌｙ−Ｓｉ層２１が得られる。
【０００４】
【発明が解決しようとする課題】
しかしながら、半導体装置、特にＴＦＴ製造の従来のプロセスにおいては、まずアライメント用マークの形成に１回の露光・現像・エッチング作業を行った後に、不純物の注入の為に別の露光・現像・不純物注入作業を行なっていた。
このプロセスでは、不純物の注入工程が終わるまでに合計２回の露光・現像工程が必要であり、製造プロセス数が多くなり、製造コストの増加を招いていた。
このため露光・現像工程回数の削減による製造プロセス数の減少とパターン位置精度の両立が可能となるプロセスの確立が望まれている。
【０００５】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、デバイス特性の安定性を確保すると共に、歩留まりを向上させる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
【課題を解決するための手段】
前記課題を解決するために提供する本願第一の発明に係る半導体装置の製造方法は、半導体装置を製造する製造方法であって、少なくとも基板の上面にａ−Ｓｉ膜形成領域とａ−Ｓｉ膜非形成領域とを設ける工程と、前記ａ−Ｓｉ膜に形成されるチャネル領域への不純物注入用パターン及びアライメントマークパターンとが形成された感光性レジストを成膜する工程と、前記基板の上面に設けた前記ａ−Ｓｉ膜非形成領域の基板上面のエッチングを行い、アライメントマークを形成する工程と、前記ａ−Ｓｉ膜を結晶化してｐｏｌｙ−Ｓｉ膜を形成する工程と、前記ｐｏｌｙ−Ｓｉ膜をエッチングし、アイランドパターンを形成する工程と、を具備することを特徴とする。
【０００７】
係る方法を採用することにより、チャネル領域や電極への不純物注入工程とＴＦＴ活性層との位置合わせ用のマークパターン形成を１回の露光工程で行うので、デバイス特性の安定性を確保することができ、各工程ごとのパターン位置を正確に制御することができる。
また、従来の製造プロセスよりも露光・現像工程が少ないため、歩留まりが向上する。
【０００８】
前記課題を解決するために提供する本願第二の発明に係る半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法において、前記ｐｏｌｙ−Ｓｉ膜をエッチングする工程は、前記アイランドパターンと第二のアライメントマークを形成する工程であることを特徴とする。
【０００９】
係る方法を採用することにより、第２アライメントパターンが基板内部に形成され、さらに高精度な位置合わせが可能となるため、歩留まりが向上する。
【００１０】
前記課題を解決するために提供する本願第三の発明に係る半導体装置の製造方法は、請求項１又は請求項２に記載の半導体装置の製造方法において、前記ａ−Ｓｉ膜形成領域は、ＰＥＣＶＤによって成膜されることを特徴とする。
【００１１】
前記課題を解決するために提供する本願第四の発明に係る半導体装置の製造方法は、請求項１又は請求項２に記載の半導体装置の製造方法において、前記ａ−Ｓｉ膜形成領域は、ＬＰＣＶＤによって成膜されることを特徴とする。
【００１２】
係る方法を採用することにより、ＬＰＣＶＤのバッファプレートに接した部分ではａ−Ｓｉ膜が成長しないため、つめが接していた領域にａ−Ｓｉが成膜されない部分が発生する。
従って、基板表面にａ−Ｓｉが成膜される部分とａ−Ｓｉが成膜されない部分を形成することにより、１回の露光・現像でアライメントマークパターンの形成と不純物注入を行なうことが可能となるため、歩留まりが向上する
【００１３】
前記課題を解決するために提供する本願第五の発明に係る半導体装置の製造方法は、請求項１乃至請求項４のいずれか一に記載の半導体装置の製造方法において、前記ａ−Ｓｉ膜非形成領域は、前記基板上面を遮蔽することにより形成されることを特徴とする。
【００１４】
係る方法を採用することにより、１回の露光・現像でアライメントマークパターンの形成と不純物注入を行なうことが可能となるため、歩留まりが向上する。
【００１５】
前記課題を解決するために提供する本願第六の発明に係る半導体装置の製造方法は、請求項１乃至請求項５のいずれか一に記載の半導体装置の製造方法において、前記基板が石英よりなることを特徴とする請求項１乃至請求項５のいずれか一に記載の半導体装置の製造方法。
【００１６】
係る方法を採用することにより、ガラス基板を用いる場合と異なり、基板からの汚染を考慮する必要がないため、下地膜の形成工程を省略することが可能となるため、歩留まりが向上する。
前記課題を解決するために提供する本願第七の発明に係る半導体装置の製造方法は、半導体装置を製造する製造方法であって、少なくとも基板の上面にａ−Ｓｉ膜形成領域とａ−Ｓｉ膜非形成領域とを設ける工程と、前記ａ−Ｓｉ膜に形成されるチャネル領域への不純物注入用パターン及びアライメントマークパターンとが形成された感光性レジストを成膜する工程と、前記基板の上面に設けた前記ａ−Ｓｉ膜非形成領域の基板上面のエッチングを行い、アライメントマークを形成する工程と、前記ａ−Ｓｉ膜を結晶化してｐｏｌｙ−Ｓｉ膜を形成する工程と、前記ｐｏｌｙ−Ｓｉ膜をエッチングし、アイランドパターンを形成する工程と、前記アイランドパターン上にゲート絶縁膜を形成する工程と、前記チャネル領域に注入したものとは、少なくとも濃度が異なり、元素は同じ又は異なる不純物をソース領域及びドレイン領域へ注入する第二の不純物注入工程と、前記第二の不純物注入工程で注入した前記不純物を活性化する工程と、前記ソース領域及びドレイン領域上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程と、電極配線を形成する工程と、を具備することを特徴とする。
【００１７】
最初に、本発明に係る半導体装置の製造方法の概要を簡単に説明する。
まず、ガラス基板又は石英基板上にＳｉＯ２，ＳｉＮ，あるいはＳｉＯＮ等の下地膜を形成する。
次にこれら下地膜が形成された基板上に、ＣＶＤ等でシリコン層を形成する。
シリコン層成膜の際には、基板表面にシリコン層が形成されない領域を形成する。
この部分は、シリコン層形成の際に、基板表面の一部を覆い隠すことで形成する。
次に基板表面に感光性レジストを塗布し、第１番目の露光を行う。
この際に、シリコン層非形成領域には、次工程以降の位置合わせに使用するアライメントパターンを形成し、シリコン層形成領域には、次工程例えばチャネル領域やＳＤ領域への不純物注入等のためのパターンを形成する。
続いてこれらの次工程作業を実施した後に、ＳｉＯ２用のウェットエッチングを実施する。
このエッチングはＳｉＯ２だけをエッチングしシリコン層はほとんどエッチングされない為、シリコン層は影響を受けず、マークパターン部に露出したＳｉＯ２のみでエッチングが進行する。
この結果、シリコン層には影響を与えず、ＳｉＯ２にマークパターンのみが形成される。
次に固相成長やエキシマレーザ−アニール等の方法によりシリコン層の結晶化を行い、次にＳｉＯ２に形成されたマークパターンを使ってアイランドパターン形成の為の露光を行ない、基板全面でシリコン層のエッチングを行なう。
これにより、島状に分離されたシリコン層が形成される。
【００１８】
（第一の実施の形態）
以下に、本発明に係る半導体装置の製造方法の第一の実施の形態について図面を参照して説明する。
図１は、本発明に係る半導体装置の製造方法の第一の実施の形態を示す図である。
図１に示すように、まずガラス基板上１１に下地酸化膜１２を成膜して基板１を形成する。
この下地酸化膜１２はガラス基板１１からの汚染を防止する目的で形成され、膜厚は例えば１０００〜５０００Åである。
次にこの下地酸化膜１２の上にａ−Ｓｉ膜２を成膜する。
ａ−Ｓｉの成膜はＰＥＣＶＤで行い、この際基板１の外周部分にはａ−Ｓｉ膜２が形成されない領域ができるようにする。
図２に基板１外周にａ−Ｓｉ膜２が形成されない為の成膜時の基板固定方法及び成膜後の基板１表面の様子を示す。
このように基板１外周部分が隠れるような形で基板を固定することで、成膜時に基板１外周に堆積前駆体が到達できないようにし、成膜を防止することが可能となる。
成膜後の基板１表面外周は下地酸化膜１２が露出した状態となる。
また、ａ−Ｓｉ膜２はＴＦＴの活性層となる為、リーク電流値を低く抑えるという観点から、膜厚は薄いほうがいいが、後で行なう結晶化工程のプロセスマージンを考慮すると、膜厚は３００〜３０００Åの範囲となる。
次にこのａ−Ｓｉ膜２上に感光性レジスト３を塗布し、露光・現像を行なうことにより、感光性レジスト３のパターニングを行なう。
先ほど説明したように、基板１表面にはａ−Ｓｉ膜２が形成された領域と下地酸化膜１２が露出した領域という２種類の領域があるが、ａ−Ｓｉ膜２が形成された領域にはＴＦＴチャネル部への不純物注入の為のパターンを形成し、下地酸化膜１２が露出した領域にはアライメントマークパターン４を形成する。
次にＴＦＴのチャネル領域への不純物注入を行なう。
不純物注入は基板１全面で行なわれる為、前述した不純物注入の為のパターンが形成された部分だけでなく、アライメントマークパターン４が形成された部分でも酸化膜中に注入される。
しかし、ＴＦＴはａ−Ｓｉ膜２がある領域にしか形成されないので、アライメントマーク４が形成された部分に注入された不純物はデバイス特性には影響しない。
次にアライメントマーク４のエッチングを行なう。
このエッチングはフッ酸又はバッファードフッ酸を用いて行なう。
ａ−Ｓｉ膜２はフッ酸又はバッファードフッ酸ではほとんどエッチングされない為、アライメントマークパターン４に露出した下地酸化膜１２のみでエッチングは進行する。そして、エッチング完了後レジスト３を剥離する。
以上のように１回の露光・現像作業でマークパターンの形成と不純物の注入が完了する。
続いてエキシマレーザーアニールや固相成長等によりａ−Ｓｉ膜２を結晶化し、ｐｏｌｙ−Ｓｉ２１膜を形成する。
次にこのｐｏｌｙ−Ｓｉ膜２１上に感光性レジスト３を塗布し、露光・現像を行なうことにより、アイランドエッチング用のパターニングを行なう。
この時の位置合わせは、先ほどエッチングで形成したアライメントマークパターン４を使って行なう。
このマークパターン４のように基板１全面にアライメントマーク４が形成されていなくても、それ以降の露光において基板１全面での位置合わせが可能である。
次にアイランドエッチングを行い、島状のｐｏｌｙ−Ｓｉパターンを形成する。
次にゲート絶縁膜８１を形成する。ゲート絶縁膜８１はシリコン酸化膜やシリコン窒化膜で形成する。
次にゲート配線７を形成し、ソース、ドレイン電極領域への不純物注入を行なう。
Ｎ−ｃｈ  ＴＦＴのソース、ドレイン領域へはリンを注入し、Ｐ−ｃｈ  ＴＦＴのソース、ドレイン領域へはボロンを注入する。
この時ゲート配線７がマスクとなるため、ＴＦＴのチャネル領域へは不純物は注入されない。
ソース、ドレイン領域に注入された不純物はＲＴＡやＥＬＡや熱アニール等により活性化をおこなう。
次に層間絶縁膜８を形成してコンタクトホールを形成した後に電極配線９を形成してＴＦＴが完成する。
【００１９】
（実施の形態２）
図３は、本発明に係る半導体装置の製造方法の第二の実施の形態を示すの断面図である。
本実施の形態では、前述の実施の形態１が、
「下地酸化膜形成→ａ−Ｓｉ膜形成→感光性レジストでのＴＦＴチャネル領域への不純物注入用パターン＋アライメントマークパターン形成→チャネル領域への不純物注入→エッチングによるマークパターン形成→ａ−Ｓｉ膜の結晶化によるｐｏｌｙ−Ｓｉ膜の形成→アイランドエッチング→ゲート絶縁膜形成→ソース、ドレイン領域への不純物注入→活性化→層間絶縁膜形成→コンタクトホール形成→電極配線形成」
というプロセスを経るのに対し、
「下地酸化膜形成→ａ−Ｓｉ膜形成→感光性レジストでのＴＦＴチャネル領域への不純物注入用パターン＋アライメントマークパターン形成→チャネル領域への不純物注入→エッチングによるマークパターン形成→ソース、ドレイン領域への不純物注入→ａ−Ｓｉ膜の結晶化によるｐｏｌｙ−Ｓｉ膜の形成→アイランドエッチング→ゲート絶縁膜形成→ゲート配線形成→層間絶縁膜形成→コンタクトホール形成→電極配線形成」
というプロセスを行うものである。
【００２０】
ここで、「不純物注入工程」においては、「チャネル領域への注入→ソース、ドレイン領域への不純物注入」というプロセスが逆になってもかまわない。
その場合のプロセスとしては、
「下地酸化膜形成→ａ−Ｓｉ膜形成→感光性レジストでのソース、ドレイン領域への不純物注入用パターン＋アライメントマークパターン形成→ソース、ドレイン領域への不純物注入→エッチングによるマークパターン形成→チャネル領域への不純物注入→ａ−Ｓｉ膜の結晶化によるｐｏｌｙ−Ｓｉ膜の形成→アイランドエッチング→ゲート絶縁膜形成→ゲート配線形成→層間絶縁膜形成→コンタクトホール形成→電極配線形成」
というプロセスになる。
【００２１】
またｎ−ｃｈ  ＴＦＴ，ｐ−ｃｈ  ＴＦＴ両方を形成しＣＭＯＳ回路を構成する場合には、上記の中でソース、ドレイン領域への不純物注入と記した工程において、ｎ−ｃｈ  ＴＦＴのソース、ドレイン領域へはリンを注入し、ｐ−ｃｈ  ＴＦＴのソース、ドレイン領域へはボロンを注入する。
また、ａ−Ｓｉ膜の結晶化によるｐｏｌｙ−Ｓｉ膜の形成の前のソース，ドレイン領域への不純物注入工程以外に、ゲート配線形成工程と層間絶縁膜形成工程の間に第２のソース、ドレイン領域への不純物注入工程および活性化工程を行うというプロセスでも形成可能である。
この場合、ａ−Ｓｉ膜の結晶化によるｐｏｌｙ−Ｓｉ膜を形成する前のソース，ドレイン領域への不純物注入工程でｎ−ｃｈ  ＴＦＴのソース、ドレイン領域へリンを注入した場合はゲート配線形成工程後にｐ−ｃｈ  ＴＦＴのソース、ドレイン領域へボロンを注入し、ａ−Ｓｉ膜の結晶化によるｐｏｌｙ−Ｓｉ膜の形成の前のソース，ドレイン領域への不純物注入工程でｐ−ｃｈ  ＴＦＴのソース、ドレイン領域へボロンを注入した場合はゲート配線形成工程後にｎ−ｃｈ  ＴＦＴのソース、ドレイン領域へリンを注入する。
【００２２】
（実施の形態３）
図４は、本発明に係る半導体装置の製造方法の第三の実施の形態におけるアイランドエッチング以降のプロセスを示す断面図である。
ａ−Ｓｉ膜２の結晶化によるｐｏｌｙ−Ｓｉ膜２１の形成までは前述の（実施の形態１）と同様のプロセスを行う。
アイランドエッチングの際にＴＦＴの活性層用パターンと同時に新規なアライメントマーク４１（以降第２アライメントパターンと記す）用パターンの形成も行う。
そしてこれ以降のプロセスにおける位置合わせにはこの第２アライメントパターン４１を使用する。
アライメントマークパターン４が基板の周辺に形成するのに対して、この第２アライメントパターン４１は基板内部に形成することにより、さらに高精度な位置合わせが可能となる。
【００２３】
（実施の形態４）
前述の（実施の形態１）では、ａ−Ｓｉ膜２の成膜方法がＰＥＣＶＤの場合について示したが、成膜方法が減圧ＬＰＣＶＤの場合についても適用することができる。
これを本発明に係る半導体装置の製造方法の第四の実施の形態として、ａ−Ｓｉ膜２をＬＰＣＶＤで成膜する場合の基板セットの構成を図５に示す。
図５（ａ）にＣＶＤチャンバー内でガラス基板がセットされる部品であるバッファプレートの外観図を示す。
バッファプレートの材質は石英である。
基板を搬送するロボットにより、バッファープレート上にガラス基板がセットされる。
図５（ｃ）にバッファプレートにガラス基板１１がセットされた状態を示す。このように基板は図中のつめ部分でバッファプレートに接しており、それ以外の部分はバッファプレートから浮いた状態になっている。
ＬＰＣＶＤによる成膜では、基板表面の露出した部分で膜が成長する為、図中の斜線でハッチングした以外の部分に膜が成長する。
図５（ｄ）に成膜後の基板状態を示す。
バッファプレートに接した部分ではａ−Ｓｉ膜２が成長しないため、つめが接していた領域にａ−Ｓｉ膜２が成膜されない部分が発生する。
このようにして、前述の（実施の形態１）で示したように、基板表面にａ−Ｓｉ膜２が成膜される部分とａ−Ｓｉ膜２が成膜されない部分を形成することにより、１回の露光・現像でアライメントマークパターン４の形成と不純物注入を行なうことが可能となる。
それ以降も（実施の形態１）に示したのと同様のプロセスを行なうことで、従来よりも露光・現像作業が１回少ないプロセスでＴＦＴが形成される。
【００２４】
（実施の形態５）
前述の（実施の形態４）に示した減圧ＬＰＣＶＤを使用するバッファプレートのつめの部分に形成したａ−Ｓｉ膜２の非形成領域を使用したが、本実施の形態では基板表面に基板外周部分を遮蔽する形の治具を載せた状態で成膜を行うことにより、ａ−Ｓｉ膜２が成膜されない部分を形成する。
図６は、本発明に係る半導体装置の製造方法の第五の実施の形態における基板セットの構成を示す図である。
図６（ａ）に成膜時に基板表面に搭載する部品である基板外周遮蔽治具の外観図を示す。
この治具の材質は石英であり、部品中央には穴が開いている。
図６（ｂ）に基板外周遮蔽治具がガラス基板にセットされた状態を示す。
このように基板内部は露出した状態になっている為に、図６（ｃ）に示すように、基板内部で膜が成長し、治具に隠れた基板外周部分には下地酸化膜が露出した領域が形成される。
このようにして、基板表面にａ−Ｓｉ膜２が成膜される部分とａ−Ｓｉ膜２が成膜されない部分を形成することにより、１回の露光・現像でアライメントマークパターン４の形成と不純物注入を行なうことが可能となる。
それ以降も前述の実施の形態１）に示したのと同様のプロセスを行なうことで、従来よりも露光・現像作業が１回少ないプロセスでＴＦＴが形成される。
【００２５】
（実施の形態６）
次に本発明に係る第六の実施の形態として、石英基板を用いた場合のＴＦＴ作成プロセスを図７に示す。
石英基板を用いる場合とガラス基板を用いる場合との差異は、ガラス基板を用いる場合はガラス基板からの汚染を考慮してａ−Ｓｉ膜を形成する前に下地膜を形成する必要があったのに対して、石英基板を用いる場合は基板からの汚染を考慮する必要がないため、下地膜の形成工程を省略することが可能となる。
そこで石英基板１３直上にａ−Ｓｉ膜２を形成する。
ａ−Ｓｉ膜２の成膜は、前述の実施の形態１）に示したようなＰＥＣＶＤでも、実施の形態４）で示したＬＰＣＶＤのどちらでもかまわず、ガラス基板１１の外周部分にａ−Ｓｉ膜２が形成されずに石英基板１３が露出した領域が形成されるようにする。
次にこのａ−Ｓｉ膜２上に感光性レジスト３を塗布し、露光・現像を行なうことにより、感光性レジスト３のパターニングを行なう。
この際も（実施の形態１）で説明したように、ａ−Ｓｉ膜２が形成された領域には不純物注入の為のパターンを形成し、石英基板１３が露出した領域にはアライメントマークパターン４を形成する。
次に不純物注入を行なう。
不純物注入は基板１全面で行なわれる為、前述した不純物注入の為のパターンが形成された部分だけでなく、アライメントマークパターン４が形成された部分でも石英基板１３中に注入される。
しかし、ＴＦＴはａ−Ｓｉ膜２がある領域にしか形成されないので、アライメントマーク４が形成された部分に注入された不純物はデバイス特性には影響しない。
これ以降は（実施の形態１）に示したのと同様のプロセスを行なうことで、従来よりも露光・現像作業が１回少ないプロセスでＴＦＴが形成される。
【発明の効果】
【００２６】
以上説明したように、本発明に係る半導体装置の製造方法によれば、チャネル領域や電極への不純物注入工程とＴＦＴ活性層との位置合わせ用のマークパターン形成を１回の露光工程で行うので、デバイス特性の安定性を確保することができ、各工程ごとのパターン位置を正確に制御することができる。
また、従来の製造プロセスよりも露光・現像工程が少ないため、歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の第一の実施の形態を示す図である。
【図２】本発明に係る半導体装置の製造方法の第一の実施の形態における成膜時の基板固定方法及び成膜後の基板を示す図である。
【図３】本発明に係る半導体装置の製造方法の第二の実施の形態を示す図である。
【図４】本発明に係る半導体装置の製造方法の第三の実施の形態を示す図である。
【図５】本発明に係る半導体装置の製造方法の第四の実施の形態を示す図である。
【図６】本発明に係る半導体装置の製造方法の第五の実施の形態を示す図である。
【図７】本発明に係る半導体装置の製造方法の第六の実施の形態を示す図である。
【図８】従来における半導体装置の製造方法を示す図である。
【図９】従来における半導体装置の製造方法を示す図である。
【符号の説明】
１．基板
２．ａ−Ｓｉ（アモルファスシリコン）
３．レジスト
４．アライメントマークパターン
５．アイランドパターン
６．不純物注入パターン
７．ゲート配線
８．絶縁膜
９．電極配線
１１．ガラス基板
１２．下地膜
１３．石英
２１．ｐｏｌｙ−Ｓｉ（ポリシリコン）
４１．第二アライメントパターン
８１．ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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