(57)【特許請求の範囲】
【請求項１】
シンクロナスＤＲＡＭのダイナミックバーイン試験に使用される波形パターンを生成するための波形生成装置であって、
複数区間に分割される時間領域の各区間毎に、当該区間に対応する１ビットの論理状態をパターンビット列として記憶するパターンビット列記憶手段と、
前記パターンビット列記憶手段からパターンビット列を読み出すパターンビット列入力手段と、
その読み出されたパターンビット列において、連続する複数区間の各々に対応するビットを１サイクル分の波形パターンとして、その波形パターンに対応する波形を生成する波形生成手段とを含み、
前記波形生成手段は、
前記パターンビット列入力手段によって読み出されたパターンビット列の論理状態を認識する認識手段と、
前記認識手段により前記パターンビット列の論理状態がＲＺ波形を示すものであると認識された場合、前記認識手段からの指示により該ＲＺ波形に対応するＲＺ波形パルスを出力するＲＺ波形手段と、
前記認識手段により前記パターンビット列の論理状態がＮＲＺ波形を示すものであると認識された場合、前記認識手段からの指示により該ＮＲＺ波形に対応するＮＲＺ波形パルスを出力するＮＲＺ波形手段と、
を含むことを特徴とする波形生成装置。
【請求項２】
請求項１に記載の装置であって、
前記パターンビット列記憶手段は、複数の制御信号に対応する各パターンビット列を記憶し、
前記パターンビット列入力手段は、前記複数の制御信号に対応する各パターンビット列を並列して読み出し、
前記波形生成手段は、それらの読み出された複数の制御信号に対応する各パターンビット列に基づいて、前記複数の制御信号に対応する各波形を並列に生成する、
ことを特徴とする波形生成装置。
【請求項３】
請求項１に記載の装置であって、
前記波形生成手段は、前記パターンビット列において、連続する３ビットを１サイクル分の波形パターンとして、その波形パターンに対応する波形を生成する、
ことを特徴とする波形生成装置。
【請求項４】
シンクロナスＤＲＡＭのダイナミックバーイン試験に使用される波形パターンを生成するための波形生成方法であって、
複数区間に分割される時間領域の各区間毎に、当該区間に対応する１ビットの論理状態をパターンビット列として記憶する過程と、
その記憶されたパターンビット列を読み出す過程と、
その読み出されたパターンビット列において、連続する複数区間の各々に対応するビットを１サイクル分の波形パターンとして、その波形パターンに対応する波形を生成する過程とを含み、
前記波形を生成する過程は、
前記読み出されたパターンビット列の論理状態を認識する認識過程と、
前記認識過程により前記パターンビット列の論理状態がＲＺ波形を示すものであると認識された場合、該ＲＺ波形に対応するＲＺ波形パルスを出力する過程と、
前記認識過程により前記パターンビット列の論理状態がＮＲＺ波形を示すものであると認識された場合、該ＮＲＺ波形に対応するＮＲＺ波形パルスを出力する過程と、
を含むことを特徴とする波形生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シンクロナスＤＲＡＭにおけるダイナミックバーイン試験等を実現する技術に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（以下、ＤＲＡＭと略す）は、コンピュータ製品の普及に伴って広く製造・販売されている。そして、ＤＲＡＭの信頼性の向上のために、その寿命試験を行うことが重要である。この場合、試験時間を短縮するために、一般に加速寿命試験が実施されており、バーイン試験と呼ばれる。
【０００３】
バーイン試験においては、通常動作時よりも厳しい条件のもとでＤＲＡＭに対する電源電圧及び温度が決定され、一定時間動作させられる。そして、このような動作状態のもとで、ＤＲＡＭの通常動作時と同様の動作状態が試験される。
【０００４】
具体的には、バーイン試験時には、ＤＲＡＭの任意のアドレスに対するデータの書込みが実行できる必要がある。
通常の汎用ＤＲＡＭにおいては、その動作が、ＲＡＳ信号（行アドレス信号）とＣＡＳ信号（列アドレス信号）の組合せにより決定される。そして、通常モード時には、ＲＡＳ信号の論理状態が変化した後にＣＡＳ信号の論理状態が変化することによって、アドレス指定及び書込み／読出し指定が行われる。
【０００５】
ところが、ＲＡＳ信号の論理状態が変化する前にＣＡＳ信号の論理状態が変化するようなモードが指定されると、ＤＲＡＭが自動的にリフレッシュモードに変化する。この結果、ＤＲＡＭ内部でアドレス値が自動的に０からマックス値までカウントアップされ、リフレッシュ動作が実行される。このようなモードは、ＣＢＲ（Cas Before Ras）モードと呼ばれる。
【０００６】
汎用ＤＲＡＭに対するバーイン試験においては、上述のＣＢＲモードが利用される。すなわち、バーイン試験時に、汎用ＤＲＡＭに対して、ＣＢＲモードに移行させるためのＲＡＳ信号とＣＡＳ信号の組合せ波形パターンが指定されることにより、汎用ＤＲＡＭが自動的にリフレッシュモードに移行する。この結果、汎用ＤＲＡＭ内部で、アドレス値が自動的に０からマックス値までカウントアップされ、全アドレスに対するアクセスが実行される。これにより、全アドレスに対する書込み試験が行われたのと等価な結果が得られ、バーイン試験が完了することになる。
【０００７】
このように、汎用ＤＲＡＭにおいては、ＣＢＲモードに移行させるためのＲＡＳ信号とＣＡＳ信号の固定的な組合せ波形パターンを指定するだけでバーイン試験を実現することができた。すなわち、バーイン試験用の波形パターン生成装置は、固定的な波形パターンを生成できる機能を有していればいいため、それほど複雑な機能は要求されていなかった。このような、固定波形パターンに基づいて行われるバーイン試験は、一般に、スタティックバーイン試験と呼ばれる。
【０００８】
ここで、最近では、汎用ＤＲＡＭに代わってシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと略す）が主流になってきた。
ＳＤＲＡＭは、クロックピンに印加されるクロックに同期して、入出力及び／ホールド動作を決定できることが特徴である。より具体的には、汎用ＤＲＡＭでは、前述したようにＲＡＳ信号とＣＡＳ信号の組合せで決定されるタイミングに同期してデータが入出力されるが、ＳＤＲＡＭでは、ＲＡＳ信号とＣＡＳ信号に依存せずに、クロックに同期したタイミングでデータを連続して入出力することができる。これにより、ＳＤＲＡＭでは、データの入出力動作を、汎用ＤＲＡＭに比較して高速に実行することが可能となる。
【０００９】
但し、ＳＤＲＡＭでは、動作開始時に、まず全バンクに対してプリチャージ動作を実行した後に、下記モード設定が必要である。
まず、バースト長の設定が必要である。前述したように、汎用ＤＲＡＭでは、ＲＡＳ信号とＣＡＳ信号とで動作タイミングが決まるため、１入出力あたり、１００ｎｓ（ナノ秒）程度が必要であった。これに対し、ＳＤＲＡＭでは、前述したように、クロックに同期したタイミングでデータを連続して入出力することができる。この連続して入出力されるデータの個数が、バースト長と呼ばれる。ＳＤＲＡＭでは、動作開始時に、このバースト長を内部レジスタに設定する必要がある。
【００１０】
続いて、ＣＡＳレーテンシの設定が必要である。ＳＤＲＡＭでは、上述のように、クロックに同期したタイミングでデータを連続して入出力することができるため、ＣＰＵをはじめとする外部装置の動作がＳＤＲＡＭの動作に追いつかない場合が生じ得るる。そこで、ＳＤＲＡＭは、外部装置との間の動作速度の差を調整するために、クロックに対して一定の遅延で入出力が実行されるように設定することができる。この遅延値が、ＣＡＳレーテンシと呼ばれる。ＳＤＲＡＭにおいては、動作開始時に、このＣＡＳレーテンシを内部レジスタに設定する必要がある。
【００１１】
このように、ＳＤＲＡＭでは、動作開始時に、全バンクに対してプリチャージ動作を実行した後に、バースト長の設定とＣＡＳレーテンシの設定が実行される必要がある。このほかにも、バンク切替えの動作等も必要である。
【００１２】
上述の各初期設定やバンク切替えは、ＳＤＲＡＭに対して、各状態に応じた特定のＲＡＳ信号及びＣＡＳ信号と、特定のアドレス値、特定のデータ値等を供給することによって実現される。
【００１３】
従って、ＳＤＲＡＭに対してバーイン試験が実施される場合には、汎用ＤＲＡＭのようなスタティックバーイン試験では対応することができず、ＳＤＲＡＭの入出力ピン及びアドレスピンに、それぞれ動的に変化する波形パターンを与える必要が生じた。このような、動的に変化する波形パターンに基づいて行われるバーイン試験は、一般に、ダイナミックバーイン試験と呼ばれる。ＳＤＲＡＭのバーイン試験では、少なくとも数十種類の波形パターンを動的に供給できる必要がある。
【００１４】
このようなダイナミックバーイン試験を実施するために、従来は、全ての波形パターンを動的に生成できるような波形生成装置が使用されていた。そして、このような波形生成装置は、全ての波形パターンを生成するために、良く知られているＮＲＺ（ノンリターンゼロ）波形と共に、やはり良く知られているＲＺ（リタンゼロ）波形も柔軟に生成できる機能が必要とされる。
【００１５】
【発明が解決しようとする課題】
しかし、ＮＲＺ波形とＲＺ波形を動的に生成できるような波形生成装置は、複雑な波形タイミング制御を実現する機能が必要とされるため、一般に非常に高価であるという問題点を有していた。
【００１６】
本発明の課題は、ＮＲＺ波形とＲＺ波形を動的に生成でき、かつ低コストな波形生成装置を実現することにある。
【００１７】
【課題を解決するための手段】
本発明は、シンクロナスＤＲＡＭのダイナミックバーイン試験に使用される波形パターンを生成するための波形生成装置を前提とする。
【００１８】
まず、パターンビット列記憶手段（波形パターンファイル記憶部１０１）は、複数区間に分割される時間領域の各区間毎に、当該区間に対応する１ビットの論理状態（ＮＲＺ波形）をパターンビット列として記憶する。
【００１９】
波形パターンビット列入力手段（波形入力部１０２）は、パターンビット列記憶手段からパターンビット列を読み出す。波形生成手段（波形認識部１０３、ＲＺ波形部１０４、ＮＲＺ波形部１０５）は、読み出されたパターンビット列において、連続する複数区間の各々に対応するビット（例えば３ビット）を１サイクル分の波形パターンとして、その波形パターンに対応する波形を生成する。
ここで、波形生成手段は、パターンビット列入力手段によって読み出されたパターンビット列の論理状態を認識する認識手段（波形認識部１０３）と、この認識手段によりパターンビット列の論理状態がＲＺ波形を示すものであると認識された場合、認識手段からの指示により該ＲＺ波形に対応するＲＺ波形パルスを出力するＲＺ波形手段（ＲＺ波形部１０４）と、認識手段によりパターンビット列の論理状態がＮＲＺ波形を示すものであると認識された場合、認識手段からの指示により該ＮＲＺ波形に対応するＮＲＺ波形パルスを出力するＮＲＺ波形手段（ＮＲＺ波形部１０５）と、を含む。
【００２０】
上述の発明の構成において、パターンビット列記憶手段は、複数の制御信号に対応する各パターンビット列を記憶し、波形パターンビット列入力手段は、複数の制御信号に対応する各パターンビット列を並列して読み出し、波形生成手段は、それらの読み出された複数の制御信号に対応する各パターンビット列に基づいて、複数の制御信号に対応する各波形を並列に生成するように構成することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について、詳細に説明する。
本発明は、リニア系集積回路やＴＴＬ集積回路の試験に一般的に使用され、ＮＲＺ波形のみを生成する機能を有する波形生成装置を利用して、ＲＺ波形も動的に生成可能な波形生成装置を実現することを特徴とする。
【００２２】
図１は、本発明の実施の形態の構成図である。
波形パターンファイル記憶部１０１と波形入力部１０２としては、既存のＮＲＺ波形生成装置をそのまま利用することができる。波形パターンファイル記憶部１０１には、各制御信号毎にそれぞれの制御信号の波形パターンを指定するための波形パターンビット列が格納された波形パターンファイルが記憶され、波形入力部１０２は、波形パターンファイル記憶部１０１に記憶されている波形パターンファイルを読み出して、複数の制御信号の上記波形パターンビット列を並列に入力することができる。
【００２３】
ここで、上記波形パターンビット列は、１ビットで、ＮＲＺ波形の１サイクルの論理状態を指定する。ＮＲＺ波形は、１サイクル内では論理状態が変化しないタイプの波形であるため、１サイクルの論理状態は１ビットで表現できるのである。
【００２４】
本発明の実施の形態では、上述の波形パターンビット列の１ビットを１サイクルの出力波形として利用するのではなく、その波形パターンビット列の３ビットを１サイクルの出力波形として利用することを特徴とする。
【００２５】
例えば、ＳＤＲＡＭのクロック端子（以下、ＣＬＫ端子と略す）に印加されるクロック波形は、１サイクル内で論理状態が変化する典型的なＲＺ波形である。本発明の実施の形態では、１サイクル分のクロック波形のポジティブパルスは、図２(a) に示されるように、“０”、“１”、“０”という、ＮＲＺ波形の３サイクル分を指定する波形パターンビット列によって表現される。
【００２６】
これと同様に、チップセレクト端子（以下、ＣＳ端子と略す）、ＲＡＳ信号端子、ＣＡＳ信号端子、ライトイネーブル端子（以下、ＷＥ端子）に印加される１サイクル分の波形のネガティブパルスは、図２(b) に示されるように、“０”、“０”、“１”という、ＮＲＺ波形の３サイクル分を指定する波形パターンビット列によって表現される。
【００２７】
この場合、セットアップタイミングとホールドタイミングを確保するために、図２(b) に示されるように、ＣＬＫ端子に印加されるクロック波形の立上がりタイミングが、上記ネガティブパルスのアクティブ区間の中央に位置するように、ＣＬＫ端子に印加される波形を生成する波形パターンビット列と上記ＣＳ／ＲＡＳ／ＣＡＳ／ＷＥ端子に印加される波形を生成する波形パターンビット列とが同期して、波形入力部１０２によって入力される。
【００２８】
更に同様に、Ａ１０（プリチャージ）端子に印加される１サイクル分の波形のポジティブパルスは、図２(c) に示されるように、“１”、“１”、“０”という、ＮＲＺ波形の３サイクル分を指定する波形パターンビット列によって表現される。
【００２９】
この場合もやはり、セットアップタイミングとホールドタイミングを確保するために、図２(c) に示されるように、ＣＬＫ端子に印加されるクロック波形の立上がりタイミングが、上記ポジティブパルスのアクティブ区間の中央に位置するように、ＣＬＫ端子に印加される波形を生成する波形パターンビット列と上記Ａ１０端子に印加される波形を生成する波形パターンビット列とが同期して、波形入力部１０２によって入力される。
【００３０】
また、アドレス端子と入力端子に印加される１サイクル分の波形としては、図２(b) に示されるネガティブパルスと、図２(c) に示されるポジティブパルスの２種類が指定される。
【００３１】
図１において、波形認識部１０３は、各制御信号毎に、波形入力部１０２が入力した上述のように３サイクルを単位とする波形パターンビット列の論理状態を認識する。
【００３２】
この結果、波形認識部１０３は、３サイクル分の波形パターンビット列により図２(a) 〜(c) に示されるポジティブパルス又はネガティブパルスのＲＺ波形が指定された場合には、ＲＺ波形部１０４に対して、それらに対応するＲＺ波形パルスの出力を指示する。
【００３３】
また、波形認識部１０３は、３サイクル分の波形パターンビット列によりその３サイクル間で論理状態が変化しないＮＲＺ波形が指定された場合には、ＮＲＺ波形部１０５に対して、それに対応するＮＲＺ波形パルスの出力を指示する。
【００３４】
この場合に、ＲＺ波形部１０４及びＮＲＺ波形部１０５は、波形入力部１０２による３サイクル分の波形パターンビット列の読出し時間が被試験ＳＤＲＡＭに対する１サイクル分の指定時間となるように、出力タイミングを制御する。
【００３５】
以上のようにして、本発明の実施の形態では、ＮＲＺ波形を生成するための既存の波形パターンファイル記憶部１０１及び波形入力部１０２をそのまま利用して、動的に変化するＲＺ波形を生成することが可能となる。
【００３６】
図３は、波形パターンファイル記憶部１０１に記憶され、制御信号毎の波形パターンビット列が格納された波形パターンファイルのデータ構成例を示す図である。また、図４〜図６は、図３に示されるデータ構成を有する波形パターンファイルを用いたＳＤＲＡＭのダイナミックバーイン試験で生成される各波形の動作タイミングチャートである。
【００３７】
図３で、１アドレスには、ＮＲＺ波形の１サイクルの論理状態を指定する１ビットの情報が、複数の制御信号に対応するビット数だけ記憶される。そして、各制御信号毎に、３アドレス分のビット列が読み出される毎に、その３ビットに対応する１サイクル分の波形パターンが生成される。
【００３８】
例えば、図３に示されるアドレス１〜３の波形パターンビット列によって、ＳＤＲＡＭの全バンクのプリチャージを行うための図４に示されるサイクル１の波形群が生成される。
【００３９】
具体的には、ＣＬＫ端子に印加されるクロック波形として、図３に示されるアドレス１〜３から読み出される波形パターンビット列“０”、“１”、“０”によって、図４に示されるサイクル１のＲＺ波形であるポジティブパルスが生成される。
【００４０】
また、ＣＳ端子、ＲＡＳ信号端子、及びＷＥ端子に印加されるクロック波形として、図３に示されるアドレス１〜３から読み出される３組の波形パターンビット列“０”、“０”、“１”によって、図４に示されるサイクル１のＲＺ波形である３種類のネガティブパルスが生成される。
【００４１】
更に、Ａ１０（プリチャージ）端子に印加されるクロック波形として、図３に示されるアドレス１〜３から読み出される波形パターンビット列“１”、“１”、“０”によって、図４に示されるサイクル１のＲＺ波形であるポジティブパルスが生成される。
【００４２】
その他の端子に印加されるクロック波形としては、図３に示されるアドレス１〜３から読み出される各組の波形パターンビット列“０”、“０”、“０”又は“１”、“１”、“１”によって、図４に示されるサイクル１の各ＮＲＺ波形が生成される。
【００４３】
上記各波形によって、被試験ＳＤＲＡＭに対して、全バンクのプリチャージ試験が行われる。
次に、図３に示されるアドレス４〜６の波形パターンビット列によって、ＳＤＲＡＭのモード設定（ＣＡＳレーテンシとバースト長の設定）を行うための図４に示されるサイクル２の波形群が生成される。
【００４４】
ここで、図７に示されるようにアドレス端子Ａ６、Ａ５、Ａ４に、ビットパターン“０”、“０”、“１”が指定されたときにＣＡＳレーテンシは１に設定され、ビットパターン“０”、“１”、“０”が指定されたときにＣＡＳレーテンシは２に設定され、ビットパターン“０”、“１”、“１”が指定されたときにＣＡＳレーテンシは３に設定される。
【００４５】
また、図７に示されるようにアドレス端子Ａ２、Ａ１、Ａ０に、ビットパターン“０”、“０”、“０”が指定されたときにバースト長は１に設定され、ビットパターン“０”、“０”、“１”が指定されたときにバースト長は２に設定され、ビットパターン“０”、“１”、“０”が指定されたときにバースト長は４に設定され、ビットパターン“０”、“１”、“１”が指定されたときにバースト長は８に設定される。なお、バースト長が１に設定されるときはアドレス端子Ａ９が“１”に設定され、１以外に設定されるときはアドレス端子Ａ９が“０”に設定される。
【００４６】
また上記モード設定時には、アドレス端子Ａ３には、シーケンシャル動作を指定する“０”が設定される。アドレス端子Ａ７とＡ８は、“０”に固定される。その他のアドレス端子は、“１”又は“０”のどちらでもよい。
【００４７】
図３に示されるアドレス４〜６の波形パターンビット列では、ＣＬＫ端子の論理状態がアクティブ（“１”）となるアドレス５において、アドレス端子Ａ６、Ａ５、Ａ４にビットパターン“０”、“１”、“１”が指定され、また、アドレス端子Ａ２、Ａ１、Ａ０に、ビットパターン“０”、“１”、“０”が指定されるため、図７より、ＣＡＳレーテンシとして３が設定され、バースト長として４が設定されることになる。
【００４８】
具体的には、ＣＬＫ端子に印加されるクロック波形として、図３に示されるアドレス４〜６から読み出される波形パターンビット列“０”、“１”、“０”によって、図４に示されるサイクル２のＲＺ波形であるポジティブパルスが生成される。
【００４９】
また、ＣＳ端子、ＲＡＳ信号端子、及びＣＡＳ信号端子に印加されるクロック波形として、図３に示されるアドレス４〜６から読み出される３組の波形パターンビット列“０”、“０”、“１”によって、図４に示されるサイクル２のＲＺ波形である３種類のネガティブパルスが生成される。
【００５０】
その他の端子に印加されるクロック波形としては、図３に示されるアドレス４〜６から読み出される各組の波形パターンビット列“０”、“０”、“０”又は“１”、“１”、“１”によって、図４に示されるサイクル２の各ＮＲＺ波形が生成される。
【００５１】
上記各波形によって、被試験ＳＤＲＡＭに対して、ＣＡＳレーテンシとバースト長のモード設定試験が行われる。
上記初期設定動作の後、図３に示されるサイクル３〜１０のそれぞれに対応する３アドレスずつの波形パターンビット列によって、被試験ＳＤＲＡＭにおいて規定される８サイクル分のリフレッシュサイクルを確保するための図４に示されるサイクル３〜１０の繰返し波形群が生成される。
【００５２】
その後、図３には特には図示しないが、被試験ＳＤＲＡＭ内の各バンク（Ｂａｎｋ  Ａ〜Ｂａｎｋ  Ｄ）に対するデータ書込み試験を実施するための図５及び図６に示される波形群が生成される。
【００５３】
図８は、図１のＲＺ波形部１０４の具体的な構成例を示す図である。
図９に示されるように１サイクル毎に“１”及び“０”の各論理状態が繰り返されるＮＲＺ波形Ａが入力されると、インバータ８０３から図９に示される波形Ｂが生成され、ディレイ回路８０１及びインバータ８０２から図９に示される波形Ｃが生成される。そして、排他論理和回路８０４が、上記２つの波形Ｂ及びＣの排他論理和（イクスクルーシブオア）を演算することにより、図９に示されるＲＺ波形であるポジティブパルスＤが生成される。
【００５４】
この場合、ディレイ回路８０１における遅延時間等を制御することにより、任意のタイミング及びデューティー比を有するＲＺ波形のパルスを生成できる。
このようにして生成されたＲＺ波形は、その周期が１／３に短縮されて出力される。
【００５５】
なお、ネガティブパルスを出力させる場合には、排他論理和回路８０４の直前にインバータを配置すればよい。
【００５６】
【発明の効果】
本発明によれば、パターンビット列の１ビットを１サイクルの出力波形として利用するのではなく、パターンビット列の３ビットを１サイクルの出力波形として利用することにより、ＮＲＺ波形を生成するための低コストの波形生成装置を利用して、動的に変化するＲＺ波形を含む波形パターンを生成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成図である。
【図２】本発明の実施の形態におけるＮＲＺ波形からＲＺ波形を生成する動作の説明図である。
【図３】波形パターンファイルの構成例を示す図である。
【図４】ＳＤＲＡＭのダイナミックバーイン試験で生成される波形の動作タイミングチャート（その１）である。
【図５】ＳＤＲＡＭのダイナミックバーイン試験で生成される波形の動作タイミングチャート（その２）である。
【図６】ＳＤＲＡＭのダイナミックバーイン試験で生成される波形の動作タイミングチャート（その３）である。
【図７】ＣＡＳレーテンシとバースト長の設定仕様を示す図である。
【図８】ＲＺ波形部の一構成例を示す図である。
【図９】図８の構成において生成される波形の動作タイミングチャートである。
【符号の説明】
１０１      波形パターンファイル記憶部
１０２      波形入力部
１０３      波形認識部
１０４      ＲＺ波形部
１０５      ＮＲＺ波形部
８０１      ディレイ回路
８０２、８０３      インバータ
８０４      排他論理和回路
【図１】
0003901825.tif 000002
【図２】
0003901825.tif 000003
【図３】
0003901825.tif 000004
【図４】
0003901825.tif 000005
【図５】
0003901825.tif 000006
【図６】
0003901825.tif 000007
【図７】
0003901825.tif 000008
【図８】
0003901825.tif 000009
【図９】
0003901825.tif 000010