(57)【特許請求の範囲】
【請求項１】
電源ユニットからの安定化電圧を可変インピーダンス素子を介して負荷に供給し、該負荷接続時の電流変化による前記安定化電圧の変動を抑制する電源制御回路に於いて、
前記負荷接続による実装情報を基にカウント動作を開始するカウンタのカウント値に対応して前記可変インピーダンス素子のインピーダンスを制御する制御部を備え、
該制御部は、複数の異なる速度のクロック信号を出力する制御カウンタと、該制御カウンタからの異なる速度のクロック信号を前記負荷の種別情報に従って選択出力するセレクタと、該セレクタの選択出力のクロック信号を前記負荷接続時の実装情報を基にカウント動作を開始し、カウント値が前記可変インピーダンス素子を完全オン状態のインピーダンスに低減する値となったことを検出してカウント動作を停止するカウンタとを備えた
ことを特徴とする電源制御回路。
【請求項２】
前記制御部は、複数の負荷対応の実装情報を時間差をもって検出してそれぞれラッチするラッチ部と、該ラッチ部のラッチ出力信号を実装情報としてカウント動作を開始し、カウント値が前記可変インピーダンス素子を完全オン状態のインピーダンスに低減する値となったことを検出してカウント動作を停止するカウンタとを備えた構成を有することを特徴とする請求項１記載の電源制御回路。
【請求項３】
前記制御部は、前記負荷接続時の実装情報の立上りにより前記可変インピーダンス素子に電流が流れ始めるインピーダンスに制御する為の初期値を前記カウンタに設定し、前記可変インピーダンス素子が完全オン状態のインピーダンスに制御するカウント値の時に、該可変インピーダンス素子が完全オン状態のインピーダンス状態を維持する為のカウント値を設定するセレクタを設けたことを特徴とする請求項１記載の電源制御回路。
【請求項４】
前記制御部は、複数の異なる速度のクロック信号を出力する制御カウンタと、前記負荷接続時の前記安定化電圧の変化に対応して前記制御カウンタからの異なる速度のクロック信号を選択して、前記カウンタに入力するセレクタとを備えたことを特徴とする請求項１記載の電源制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種の電子回路等を負荷として安定化電圧を供給する電源制御回路に関する。
通信装置や交換装置等の各種の処理装置は、電子回路を搭載したカード（プリント配線基板）を複数実装して構成するものであり、その場合に、カードに搭載された電子回路を負荷として、この負荷に安定化電圧を供給し、且つカードの活線挿抜時にも電圧の安定化を図る電源制御回路を備えている。本発明は、このような電源制御回路に関するものである。
【０００２】
【従来の技術】
図１４は処理装置の説明図であり、１０１は本体装置、１０２−１〜１０２−ｎは各種の電子回路を搭載したカード、１０３は安定化電圧を出力する電源ユニット、１０４は負荷、１０５はカード対応の各種の電子回路からなる負荷、１０６は電源バス、ＧＮＤは接地を示す。
【０００３】
処理装置は、負荷１０５として示す各種の電子回路を搭載した複数のカード１０２−１〜１０２−ｎを実装し、本体装置１０１の電源ユニット１０３から電源バス１０６を介して各カード１０２−１〜１０２−ｎの負荷１０５に安定化電圧を供給し、各負荷１０５として示す各種の電子回路によりデータ処理等を行い、図示を省略した信号線を介して相互に又は外部装置との間でデータの送受信を行う構成を備えているものである。
【０００４】
このような処理装置に於いて、カード１０２−１〜１０２−ｎの活線挿抜を可能とする構成が一般的である。その場合、カードを実装することにより、電源ユニット１０３に対する電力負荷が増加することにより、電圧変動が生じる。そこで、電源ユニット１０３には、例えば、図１５に示すような電源制御回路が設けられている。
【０００５】
この電源制御回路１１１は、カード１０２対応に、可変インピーダンス素子としてのＦＥＴ１１２と、時定数回路を構成するコンデンサＣ１と抵抗Ｒ１，Ｒ２とを含み、電源ユニット１０３の安定化電源部からの電圧ＶＣＣをＦＥＴ１１２から電源バス１０６を介してカード１０２の負荷１０５に電圧ＶＣＣ１として印加する。
【０００６】
その場合、カード１０２を実装すると、カード１０２の接地ＧＮＤと接続された信号線１０７により実装情報を電源制御回路１１１に入力することになる。それにより、コンデンサＣ１と抵抗Ｒ２とによる時定数に従ってＦＥＴ１１２のゲート電圧が次第に低下し、ＦＥＴ１１２のインピーダンスが徐々に減少し、最終的には零に近い値の完全オン状態となる。従って、ＶＣＣ≒ＶＣＣ１となる。即ち、カード１０２の実装初期には、ＦＥＴ１１２のインピーダンスが大きいことにより、電源ユニット１０３の電流の増加は僅かであり、徐々にＦＥＴ１１２のインピーダンスが小さくなるように制御されるから、電源ユニット１０３は安定化電圧を維持することができる。
【０００７】
【発明が解決しようとする課題】
前述の従来の電源制御回路１１１は、カード１０２の活線挿抜による電圧変動を、ＦＥＴ１１２のインピーダンスの制御によって防止するものであるが、その場合のインピーダンスの変化速度は、抵抗Ｒ１，Ｒ２とコンデンサＣ１との回路によって決定されるものである。しかし、抵抗Ｒ１，Ｒ２とコンデンサＣ１とは温度特性を有するものであるから、周囲温度変化によってインピーダンスの変化速度が異なることになる。
【０００８】
例えば、図１６に示すように、縦軸をゲート電圧ＶG 、横軸を時間ｔとし、ＦＥＴ１１２のインピーダンス制御が開始されるゲート電圧をＶ１、ほぼ完全オン状態となるゲート電圧をＶ２＝ＶＣＣ・Ｒ２／（Ｒ１＋Ｒ２）とすると、常温時のゲート電圧は、実線で示すように変化し、制御時間はｔ１となる。これに対して、低温時のゲート電圧は、点線で示すように変化し、制御時間はｔ２となる。又高温時のゲート電圧は、鎖線で示すように変化し、制御時間はｔ３となる。この場合、ｔ３＜ｔ１＜ｔ２となる。即ち、活線挿抜時に、温度変化によって電源ユニット１０３に与える影響が異なることになり、時定数回路の設計が容易でない問題かある。
【０００９】
又カード１０２の負荷１０５の消費電力は、カード１０２の種類によって異なる為、最大消費電力の負荷に合わせて、ＦＥＴ１１２の時定数回路を設計する必要があり、新規のカードに対しても適用可能とする為には、時定数を大きくしておくことが必要となる。従って、電源制御回路１１１が大型化する問題がある。又活線挿抜に於いて、複数のカード１０２を同時に挿入する場合、大きな負荷を電源ユニットに接続した場合に相当し、電源変動が大きくなるから、同時挿入枚数を制限することになり、活線挿抜の操作性が低くなる問題がある。
【００１０】
又ＦＥＴ１１２のインピーダンス制御を直線的に行う為には、時定数回路の時定数を大きくすれば良いことになる。しかし、図１６を参照すれば明らかなように、ゲート電圧特性の傾斜が緩やかとなるから、制御時間が長くなる問題がある。その為に、短時間で起動させる必要のあるカードに対しては適用することができないことになる。
本発明は、小型化を図り、且つカードの種類対応に活線挿抜時の電源電圧の変動を防止することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の電源制御回路は、図１を参照して説明すると、（１）電源ユニットからの安定化電圧ＶＣＣを可変インピーダンス素子（ＦＥＴ６−１〜６−ｎ）を介して負荷７−１〜７−ｎに供給し、負荷接続時の電流変化による安定化電圧ＶＣＣの変動を抑制する電源制御回路であって、負荷接続による実装情報ＩＮＳ１〜ＩＮＳｎを基にカウント動作を開始するカウンタのカウント値に対応して、可変インピーダンス素子のインピーダンスを制御する制御部３を備え、この制御部３は、複数の異なる速度のクロック信号を出力する制御カウンタと、この制御カウンタからの異なる速度のクロック信号を負荷の種別情報に従って選択出力するセレクタと、このセレクタの選択出力のクロック信号を前記負荷接続時の実装情報を基にカウント動作を開始し、カウント値が前記可変インピーダンス素子を完全オン状態のインピーダンスに低減する値となったことを検出してカウント動作を停止するカウンタとを備えている。
【００１２】
又（２）制御部３は、複数の異なる速度のクロック信号を出力する制御カウンタと、この制御カウンタからの異なる速度のクロック信号を、負荷の種別情報に従って選択出力するセレクタと、このセレクタの選択出力のクロック信号を、負荷接続時の実装情報を基にカウント動作を開始し、カウント値が可変インピーダンス素子を完全オン状態のインピーダンスに低減する値となったことを検出してカウント動作を停止するカウンタとを備えている。
【００１３】
又（３）制御部３は、複数の負荷対応の実装情報を時間差をもって検出してそれぞれラッチするラッチ部と、このラッチ部のラッチ出力信号を実装情報として、カウンタのカウント動作を開始させる構成を設けることができる。
【００１４】
又（４）制御部３は、負荷接続時の実装情報の立上りにより、可変インピーダンス素子に電流が流れ始めるインピーダンスに制御する初期値をカウンタに設定し、可変インピーダンス素子が完全オン状態のインピーダンスに制御するカウント値の時に、そのインピーダンス状態を維持するカウント値を設定するセレクタを設けることができる。
【００１５】
又（５）制御部３は、複数の異なる速度のクロック信号を出力する制御カウンタと、負荷接続時の安定化電圧の変化に対応して、制御カウンタからの異なる速度のクロック信号を選択してカウンタに入力するセレクタとを設けることができる。
【００１６】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は本体装置、２−１〜２−ｎはカード、３は制御部、４−１〜４−ｎは可変インピーダンス部、５−１〜５−ｎはＤＡ変換器（Ｄ／Ａ）、６−１〜６−ｎは可変インピーダンス素子としてのＦＥＴ、７−１〜７−ｎは各種の電子回路等の負荷、８は電源バス、９は実装情報ＩＮＳ１〜ＩＮＳｎの信号線、１０はカードの種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎの信号線を示す。
【００１７】
本体装置１の電源ユニットは図示を省略しているが、スイッチングレギュレータ等により安定化電圧ＶＣＣを出力する構成を有し、その電源ユニットからの安定化電圧ＶＣＣをＦＥＴ６−１〜６−ｎと電源バス８とを介して、カード２−１〜２−ｎの負荷７−１〜７−ｎに供給する電源制御回路の要部を示している。又各カード２−１〜２−ｎは、各種の電子回路等からなる負荷７−１〜７−ｎを搭載して、データ処理等を行うものであり、本体装置１に対して信号線９により実装情報ＩＮＳ１〜ＩＮＳｎと、信号線１０により種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎとを送出する。
【００１８】
本体装置１の制御部３は、各カード２−１〜２−ｎからの実装情報ＩＮＳ１〜ＩＮＳｎと種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎとに対応した出力信号ＯＵＴ１〜ＯＵＴｎを可変インピーダンス部４−１〜４−ｎに入力する。可変インピーダンス部４−１〜４−ｎは、ＤＡ変換器５−１〜５−ｎにより出力信号をアナログ信号に変換して、ＦＥＴ６−１〜６−ｎのゲート電圧とする。従って、制御部３からの出力信号ＯＵＴ１〜ＯＵＴｎに従って、ＦＥＴ６−１〜６−ｎのインピーダンスが制御される。
【００１９】
図２は本発明の第１の実施の形態の制御部の説明図であり、１１はクロック信号ＣＬＫをカウントして、それぞれ異なる速度のクロック信号ＥＮ１〜ＥＮｍを出力する制御カウンタ、１２はセレクタ、１３−１〜１３−ｎはカード対応のカウンタ、１４−１〜１４−ｎはカウント終了検出部、１５−１〜１５−ｎはゲート回路を示す。
【００２０】
制御カウンタ１１とセレクタ１２とによりカウンタ制御パルス生成部を構成しており、又セレクタ１２は、複数のカードの種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎに対応した制御カウンタ１１の出力のクロック信号ＥＮ１〜ＥＮｍを選択して、カード対応のカウンタ１３−１〜１３−ｎに、ゲート回路１５−１〜１５−ｎを介して入力し、又カード対応の実装情報ＩＮＳ１〜ＩＮＳｎは、カード対応のカウンタ１３−１〜１３−ｎのリセット入力信号となる。又カウント終了検出部１４−１〜１４−ｎは、カウンタ１３−１〜１３−ｎの出力信号ＯＵＴ１〜ＯＵＴｎを監視し、カウント終了を検出すると、ゲート回路１５−１〜１５−ｎを閉じるものである。
【００２１】
図１に於けるＦＥＴ６−１〜６−ｎの特性と関連してカウンタ１３−１〜１３−ｎのカウント特性を選択するものであり、例えば、ゲート電圧がＶ１の時に電流が流れ始め、Ｖ２（＜Ｖ１）の時に完全オン状態となるＦＥＴ６−１〜６−ｎの場合は、カウンタ１３−１〜１３−ｎは、リセットにより初期値を設定し、セレクタ１２により選択されたクロック信号をダウンカウントし、そのカウント値をＤＡ変換器５−ｎに入力してＦＥＴ６−１〜６−ｎのゲート電圧を形成することになる。又ゲート電圧を高くすることにより、完全オン状態となる特性のＦＥＴを用いた場合は、カウンタ１３−１〜１３−ｎはクロック信号をアップカウントする構成とする。
【００２２】
図３は制御特性説明図であり、（Ａ）はＦＥＴ６−１〜６−ｎの電流ＩD とゲート・ソース間電圧ＶGSとを示し、このゲート・ソース間電圧ＶGSがＶａとなると、電流ＩD が流れ始め、ゲート・ソース間電圧ＶGSがＶｂとなると、ほぼ完全オン状態となる。そこで、図１及び図２に示すように、カウンタ１３−１〜１３−ｎのカウント値をＤＡ変換器５−１〜５−ｎによりアナログのゲート電圧としてＦＥＴ６−１〜６−ｎに印加すると、ゲート電圧ＶG の変化は、図３の（Ｂ）に示すものとなる。
【００２３】
即ち、ゲート電圧ＶG が直線的に変化し、Ｖ１の時にＦＥＴ６−１〜６−ｎに電流が流れ始め、Ｖ２の時にＦＥＴ６−１〜６−ｎはほぼ完全オン状態となるとすると、ＦＥＴ６−１〜６−ｎのインピーダンスの制御時間ｔａは、カウンタ６−１〜６−ｎに於いてダウンカウントするクロック信号の速度によって選択することができる。従って、カード２−１〜２−ｎの負荷７−１〜７−ｎの消費電力が大きい場合は、制御時間ｔａを長くしてインピーダンス変化を緩やかにし、反対に消費電力が小さい場合は、インピーダンス変化が早くても良いから、制御時間ｔａを短くするように、即ち、速度が早いクロック信号を選択してカウンタに入力することになる。
【００２４】
図４は制御部の動作説明図であり、カードを実装したことにより入力される実装情報ＩＮＳ１〜ＩＮＳｎと、制御カウンタ１１からのｍ種類のクロック信号ＥＮ１〜ＥＮｍと、ｎ個のカード対応のカウンタ１３−１〜１３−ｎの出力信号ＯＵＴ１〜ＯＵＴｎとを示す。実装情報ＩＮＳ１〜ＩＮＳｎによりカウンタ１３−１〜１３−ｎはリセットされる。それによって、カウント終了検出部１４−１〜１４−ｎはカウンタ１３−１〜１３−ｎがカウント終了状態でないと判定し、ゲート回路１５−１〜１５−ｎを開くことになる。
【００２５】
又セレクタ１２は、例えば、カード２−１の種別情報ＣａｒｄＩＤ１によりクロック信号ＥＮ１を選択し、ゲート回路１５−１を介してカウンタ１３−１に入力し、カード２−２（図示を省略）の種別情報ＣａｒｄＩＤ２によりクロック信号ＥＮ２を選択し、ゲート回路１５−２（図示を省略）を介してカウンタ１３−２（図示を省略）に入力し、又カード２−ｎの種別情報ＣａｒｄＩＤｎによりクロック信号ＥＮｍを選択し、ゲート回路１５−ｎを介してカウンタ１３−ｎに入力する。それにより、カウンタ１３−１，１３−２，１３−ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴｎは図示のように変化する。
【００２６】
従って、この出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴｎを入力する可変インピーダンス部４−１〜４−ｎ（図１参照）に於いて、可変インピーダンス部４−１のＦＥＴ６−１のインピーダンス変化が最も早く、可変インピーダンス部４−ｎのＦＥＴ６−ｎのインピーダンス変化が最も遅くなる。即ち、カード２−１の負荷７−１の消費電力が小さいことにより、負荷７−１に印加する電圧を急速に上昇させても、本体装置１の電源ユニットの出力電圧に与える影響は小さい。又カード２−ｎの負荷７−ｎの消費電力が大きいことにより、負荷７−ｎに印加する電圧を徐々に上昇させることになるから、この場合も本体装置１の電源ユニットの出力電圧に与える影響は小さいものとなる。
【００２７】
又カード２−ｎを抜いて、例えば、消費電力の小さい負荷を搭載した新規カードを挿入した場合、その新規カードの種別情報は、例えば、前述の種別情報ＣａｒｄＩＤ１と同一のクロック信号ＥＮ１を選択するものとすると、セレクタ１２は、そのクロック信号ＥＮ１を選択してカウンタ１３−ｎに入力することになり、ＦＥＴ６−ｎのインピーダンス変化が早くなる。
【００２８】
即ち、負荷の消費電力に対応する種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎをカードに設定することにより、そのカードを実装した時に、本体装置１の電源ユニットの出力電圧を安定に維持して、他のカードの動作に悪影響を与えないように、徐々に負荷電流を増加することができる。又制御部３はカウンタやセレクタにより構成され、集積回路化も容易であり、小型化を図ることが可能となる。
【００２９】
又セレクタ１２は、ｍ種類の速度のクロック信号ＥＮ１〜ＥＮｍを、ｎ個の種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎに対応して、カウンタ１３−１〜１３−ｎに選択出力する構成の場合を示すが、例えば、セレクタをカウンタ１３−１〜１３−ｎ対応に設け、制御カウンタ１１からのｍ種類のクロック信号ＥＮ１〜ＥＮｍをそれぞれ入力し、カウンタ１３−１〜１３−ｎ対応のカードの種別情報により選択する構成とすることも可能である。
【００３０】
図５は本発明の第２の実施の形態の制御部の説明図であり、２１は制御カウンタ、２２はセレクタ、２３−１〜２３−ｎはカウンタ、２４−１〜２４−ｎはカウント終了検出部、２５−１〜２５−ｎはゲート回路、２６はイネーブル生成部、２７は監視制御部、２８はラッチ部である。
【００３１】
カウンタ２３−１〜２３−ｎとカウント終了検出部２４−１〜２４−ｎとゲート回路２５−１〜２５−ｎは、第１の実施の形態と同様に、カード２−１〜２−ｎ（図１参照）対応に設けている。又制御カウンタ２１とセレクタ２２とによりカウンタ制御パルス生成部を構成している。又イネーブル生成部２６は、監視制御部２７により、実装情報ＩＮＳ１〜ＩＮＳｎを時間差をおいて検出する為のイネーブル信号を生成するものである。又ラッチ部２８は、監視制御部２７に於ける実装情報ＩＮＳ１〜ＩＮＳｎの検出結果をラッチするもので、実装情報ＩＮＳ１〜ＩＮＳｎ対応にラッチして、カウンタ２３−１〜２３−ｎのリセット信号とするものである。
【００３２】
従って、実装情報ＩＮＳ１〜ＩＮＳｎが同時的に入力された場合でも、イネーブル生成部２６からのイネーブル信号に従って検出されて、実装情報ＩＮＳ１〜ＩＮＳｎ対応のカウンタ２３−１〜２３−ｎのリセットが行われる。又第１の実施の形態の場合と同様に、種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎに対応してセレクタ２２が制御され、制御カウンタ１１の出力の速度の異なるクロック信号の何れかが選択されて、カウンタ２３−１〜２３−ｎ対応のゲート回路２５−１〜２５−ｎに入力される。従って、リセットされたカウンタが、選択されたクロック信号のダウンカウントを開始することになる。
【００３３】
図６は本発明の第２の実施の形態の制御部の動作説明図であり、複数の実装情報ＩＮＳ１〜ＩＮＳｎが同時的に入力された場合、イネーブル生成部２６から順次カウンタ２３−１〜２３−ｎ対応のイネーブル信号Ｅ１〜Ｅｎが出力されて、実装情報ＩＮＳ１〜ＩＮＳｎの検出が監視制御部２７に於いて行われ、ラッチ部２８にラッチされる。従って、ラッチ部２８のラッチ出力信号は、イネーブル信号Ｅ１〜Ｅｎにより実装情報ＩＮＳ１〜ＩＮＳｎが検出されたタイミングで立上るものとなる。そして、このラッチ出力信号によりカウンタ２３−１〜２３−ｎがリセットされて初期値が設定され、種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎに従って選択された制御カウンタ２１からのクロック信号のダウンカウントを開始することになる。
【００３４】
例えば、カウンタ２３−１はイネーブル信号Ｅ１によってラッチされたラッチ出力信号の立上りでダウンカウントを開始し、出力信号ＯＵＴ１を可変インピーダンス部（図１参照）に入力し、又カウンタ２３−２（図示を省略）はイネーブル信号Ｅ２によってラッチされたラッチ出力信号の立上りでダウンカウントを開始し、出力信号ＯＵＴ２を可変インピーダンス部に入力することになる。
【００３５】
この場合、カウンタ２３−１のカウント終了後にカウンタ２３−２のカウントを開始するように図示し、同時挿入のカードに対して、恰もカードを１個毎に順次挿入したように、電源供給制御を行う場合を示すが、このような時間は重複させることも可能である。即ち、イネーブル信号Ｅ１〜Ｅｎの時間間隔を或る程度小さくすることも可能である。又イネーブル生成部２６は、カードの種別情報ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎに従って、次のイネーブル信号の出力タイミングを制御する構成とすることも可能である。
【００３６】
従って、複数のカードが同時に挿入されても、イネーブル生成部２６からのイネーブル信号に従った時間差で可変インピーダンスを介した電圧供給がカードに対して開始されることになり、同時に挿入した複数のカードに対する電源供給を同時に開始することを自動的に回避できるから、本体装置１の電源ユニットの出力電圧の変動を防止することができる。
【００３７】
図７は本発明の第３の実施の形態の説明図であり、３１は本体装置、３２はカード、３３は制御部、３５はＤＡ変換器（Ｄ／Ａ）、３６はＦＥＴ、３７は電子回路等からなる負荷、３８は電源バス、３９は信号線を示す。本体装置３１の制御部３３とＤＡ変換器３５とＦＥＴ３６とを含む構成により、電源制御回路を構成している。又カード３２を実装したことによる実装情報ＩＮＳは、信号線３９を介して本体装置３１の制御部３３に入力される。又本体装置３１の図示を省略した電源ユニットから安定化電圧ＶＣＣがＦＥＴ３６と電源バス３８とを介してカード３２に搭載された負荷３７に供給される。
【００３８】
この制御部３３は、図８に示すように、立上微分回路４１と、セレクタ（ＳＥＬ）４２と、カウンタ４３と、デコーダ４４，４５とにより構成されている。前述の実装情報ＩＮＳは立上微分回路４１と、カウンタ４３のロード制御端子ＬＤＣとに入力される。カウンタ４３は、実装情報ＩＮＳの立下りでリセットされ且つ初期値Ａをロードする為のロード制御端子ＬＤＣと、セレクタ４２からの値Ｂ，Ｄを選択してロードするロード端子ＬＯＡＤと、イネーブル端子ＥＮとを有し、図示を省略したクロック信号によりカウントダウンする。その出力信号ＯＵＴを、図９に示すＤＡ変換器３５によりアナログのゲート電圧に変換して、ＦＥＴ３６のゲートに印加する。
【００３９】
又カウンタ４３のカウント内容の値Ｄをデコーダ４４でデコードした信号をイネーブル端子ＥＮに入力し、カウント値Ｄの場合にカウンタ４３のカウント動作を停止させる。又セレクタ４２は、立上微分回路４１の出力信号により値Ｂを選択してカウンタ４３のロード端子ＬＯＡＤに入力し、又カウンタ４３のカウント内容の値Ｃをデコーダ４５でデコードした信号により、値Ｄを選択してカウンタ４３のロード端子ＬＯＡＤに入力する。
【００４０】
図９は本発明の第３の実施の形態の制御部の動作説明図であり、実装情報ＩＮＳと、微分パルスと、カウンタ４３へのロード値と、カウンタ４３の出力信号ＯＵＴとの一例を示し、実装情報ＩＮＳが微分回路４１に入力されると、微分パルスが出力され、ＬＯＡＤ値として値Ｂがカウンタ４３にロードされる。そして、カウンタ４３はダウンカウントを開始するから、カウンタ４３の出力信号ＯＵＴは、ＬＯＡＤ値Ｂからダウンカウントを開始し、カウント値がＣとなると、デコーダ４５のデコード出力信号によりセレクタ４２は値Ｄを選択してカウンタ４３のロード端子ＬＯＡＤに入力する。
【００４１】
カウンタ４３の出力信号ＯＵＴを前述のようにＤＡ変換器３５によりアナログのゲート電圧に変換して、可変インピーダンス素子としてのＦＥＴ３６に入力するもので、カウンタ４３の出力信号ＯＵＴが値Ａの場合、ＦＥＴ３６は完全オフ状態を維持し、カウンタ４３の出力信号ＯＵＴが値Ｂからオン状態に移行する状態となり、値Ｃの場合に、ＦＥＴ３６が完全オン状態となる場合を示す。
【００４２】
図１０は制御時間の説明図であり、（Ａ）は縦軸をＦＥＴのゲート電圧ＶG 、横軸を時間ｔとして、ＣＲ時定数回路を用いた従来の制御特性を示す。即ち、ＦＥＴがオン状態に移行するゲート電圧Ｖ１から完全オン状態となるゲート電圧Ｖ２の期間が経過しても、ＣＲ時定数回路は動作を継続する。そして、ＦＥＴによるインピーダンスを直線的に変化させる為には、前述のように、時定数を大きくする必要があり、一層制御時間が長くなる。
【００４３】
これに対して、前述の第３の実施の形態に於いては、図１０の（Ｂ）に示すように、縦軸をカウンタ４３のカウント値に対応したＦＥＴ３６のゲート電圧ＶG 、横軸を時間ｔとすると、初期値Ａの場合に完全オフ、値Ｂの場合にオン状態に移行する段階に遷移し、値Ｃの場合に完全オン状態となるから（Ａ＞Ｂ＞Ｃ＝Ｄ）、カウント値がＣとなると、カウンタ４３の制御を終了させ、カウント値をＤに固定する。即ち、カウント値Ｂの場合に、ゲート電圧Ｖ１に相当したＦＥＴのインピーダンスとなって、電流が流れ始め、カウント値Ｃの場合に、ゲート電圧Ｖ２に相当したＦＥＴの完全オン状態のインピーダンスとなる。従って、制御時間は、カウンタ４３のカウント内容が値Ｂから値Ｃにダウンカウントする時間で済むことになり、且つインピーダンスを直線的に変化させることができる。
【００４４】
図１１は本発明の第４の実施の形態の説明図であり、５１は本体装置、５２はカード、５３は制御部、５４はＡＤ変換器（Ａ／Ｄ）、５５はＤＡ変換器（Ｄ／Ａ）、５６はＦＥＴ、５７は負荷、５８は電源バス、５９は実装情報ＩＮＳの信号線を示す。この実施の形態は、制御部５３とＤＡ変換器５５とＦＥＴ５６とＡＤ変換器５４とを含む構成により電源制御回路を構成し、本体装置５１の図示を省略した電源ユニットからの安定化電圧ＶＣＣをＡＤ変換器５４によりディジタル信号に変換して制御部５３に入力し、安定化電圧ＶＣＣの変動を抑制するように、ＦＥＴ５６のインピーダンスを制御するものである。
【００４５】
図１２は本発明の第４の実施の形態の制御部の説明図であり、６１は制御カウンタ、６２はセレクタ、６３はカウンタ、６４はカウント終了検出部、６５はゲート回路、６６はデコーダを示す。制御カウンタ６１とセレクタ６２とによりカウンタ制御パルス生成部を構成し、制御カウンタ６１は、図示を省略したクロック信号をカウントして、それぞれ速度の異なるクロック信号ＥＮ１〜ＥＮｍを出力する。又安定化電圧ＶＣＣをＡＤ変換器５４により変換したＡ／Ｄ変換値をデコーダ６６に入力し、デコード出力信号をセレクタ６２を制御する選択信号として、制御カウンタ６１からの異なる速度のクロック信号ＥＮ１〜ＥＮｍを選択し、ゲート回路６５を介してカウンタ６３に入力する。
【００４６】
図１３は本発明の第４の実施の形態の制御部の動作説明図であり、実装情報ＩＮＳと、制御カウンタ６１からのクロック信号ＥＮ１，ＥＮ２，ＥＮｍと、選択信号ＳＥＬ１〜ＳＥＬｍと、選択されたクロック信号ＥＮｊと、カウント値とを示す。実装情報ＩＮＳの立上りで制御カウンタ６１が異なる速度のクロック信号ＥＮ１，ＥＮ２，ＥＮｍの出力を開始し、デコーダ６６からの選択信号ＳＥＬ１が“１”の場合、クロック信号ＥＮ１が選択され、ゲート回路６５を介してカウンタ６３に入力される。なお、カウンタ６３は、前述の各実施の形態と同様に、リセットにより初期値Ａがロードされる。
【００４７】
従って、カウンタ６３のカウント値はＡからクロック信号ＥＮ１の速度に従ってダウンカウントされる。それにより、カウント値が急速に減少し、ＦＥＴ５６（図１１参照）のゲート電圧が減少して、電流が流れる始めることになる。その場合に、安定化電圧ＶＣＣが低下すると、デコーダ６６に入力されるＡ／Ｄ変換値も低くなり、例えば、選択信号ＳＥＬ２が“１”となり、選択信号ＳＥＬ１は“０”となる。それにより、セレクタ６２はクロック信号ＥＮ２を選択出力する。この場合、速度はＥＮ１＞ＥＮ２の関係となるから、カウンタ６３のダウンカウントの速度が少し遅くなる。それにより、ＦＥＴ５６のインピーダンスが減少する速度も遅くなる。
【００４８】
それによっても、安定化電圧ＶＣＣが低下する場合、Ａ／Ｄ変換値が低くなり、例えば、選択信号ＳＥＬｍが“１”となり、クロック信号ＥＮｍが選択されてカウンタ６３に入力され、ダウンカウントの速度は更に遅くなる。即ち、ＦＥＴ５６のインピーダンスの減少速度を更に遅くする。そして、安定化電圧ＶＣＣが設定値に戻り始めると、Ａ／Ｄ変換値は高くなり、例えば、選択信号ＳＥＬ２が“１”となり、クロック信号ＥＮ２が選択出力され、更に安定化電圧ＶＣＣが設定値に近づくと、例えば、選択信号ＳＥＬ１が“１”となり、クロック信号ＥＮ１が選択出力される。
【００４９】
そして、カウント値がＣとなると、カウント終了検出部６４が検出してゲート回路６５を閉じることになり、カウンタ６３はＦＥＴ５６を完全オン状態に維持するカウント値Ｃ＝Ｄを継続するものである。従って、実装したカードの負荷に流れる電流が大きく、安定化電圧ＶＣＣが低下する場合、ＦＥＴ５６のインピーダンスの減少速度を遅くし、本体装置６１の電源ユニットから他のカードに供給する安定化電圧ＶＣＣの変動を抑制することができる。
【００５０】
本発明は、前述の各実施の形態にのみ限定されるものではなく、種々変更することが可能であり、各実施の形態を組合せた構成とすることも可能である。又カードや各種電子回路等の負荷接続時の電源ユニットの安定化電圧の変化を、ＦＥＴ等の可変インピーダンス素子によるインピーダンス制御によって抑制する構成に適用することができるものである。
【００５１】
【発明の効果】
以上説明したように、本発明は、電源ユニットからＦＥＴ６−１〜６−ｎ等の可変インピーダンス素子を介して、カード等に搭載した電子回路等の負荷７−１〜７−ｎに安定化電圧ＶＣＣを供給する為の電源制御回路であって、負荷７−１〜７−ｎ接続時による実装情報ＩＮＳ１〜ＩＮＳｎを基にカウント動作を開始するカウンタを含み、そのカウンタのカウント値に従って可変インピーダンス素子のインピーダンスを制御する制御部３を備えている。
【００５２】
従って、可変インピーダンス素子のインピーダンスを直線的に制御することが可能であり、又負荷７−１〜７−ｎの消費電力対応にインピーダンス変化速度を制御することができるから、安定化電圧ＶＣＣの変化を抑制することができる利点がある。又ディジタル処理により可変インピーダンス素子を制御するから、周囲温度による制御特性の変化もなく、小型化が可能であると共に、動作の安定化を図ることができる利点がある。
【００５３】
又それぞれ負荷７−１〜７−ｎを搭載したカード２−１〜２−ｎを同時に実装した場合、時間差のあるイネーブル信号によって実装情報を検出処理し、負荷７−１〜７−ｎ対応の可変インピーダンス素子のインピーダンス制御を同時ではなく、時間差をおいて順次行うことができる。又負荷７−１〜７−ｎの接続時の安定化電圧ＶＣＣの変化に対応して可変インピーダンス素子のインピーダンス制御速度を変更し、安定化電圧ＶＣＣの変動を抑制することができる。従って、カードの同時実装枚数の制限がなく、各種の処理装置に適用した場合に、カードの活線挿抜が容易となる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】本発明の第１の実施の形態の制御部の説明図である。
【図３】制御特性説明図である。
【図４】本発明の第１の実施の形態の制御部の動作説明図である。
【図５】本発明の第２の実施の形態の制御部の説明図である。
【図６】本発明の第２の実施の形態の制御部の動作説明図である。
【図７】本発明の第３の実施の形態の説明図である。
【図８】本発明の第３の実施の形態の制御部の説明図である。
【図９】本発明の第３の実施の形態の制御部の動作説明図である。
【図１０】制御時間の説明図である。
【図１１】本発明の第４の実施の形態の説明図である。
【図１２】本発明の第４の実施の形態の制御部の説明図である。
【図１３】本発明の第４の実施の形態の制御部の動作説明図である。
【図１４】処理装置の説明図である。
【図１５】従来の電源制御回路の説明図である。
【図１６】インピーダンス制御特性説明図である。
【符号の説明】
１  本体装置
２−１〜２−ｎ  カード
３  制御部
４−１〜４−ｎ  可変インピーダンス部
５−１〜５−ｎ  ＤＡ変換器（Ｄ／Ａ）
６−１〜６−ｎ  ＦＥＴ
７−１〜７−ｎ  負荷
８  電源バス
９，１０  信号線
ＩＮＳ１〜ＩＮＳｎ  実装情報
ＣａｒｄＩＤ１〜ＣａｒｄＩＤｎ  種別情報
ＶＣＣ  安定化電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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