(57)【特許請求の範囲】
【請求項１】
入力信号のレベルを示す第１のパルス変調信号（＋ＰA）と、上記入力信号のレベルの補数を示す第２のパルス変調信号（＋ＰB）をレベル反転して得られる第２の反転パルス変調信号（−ＰB）とを、第１のパルス信号として基準周期ごとに交互に出力するとともに、上記第２のパルス変調信号（＋ＰB）と、上記第１のパルス変調信号をレベル反転して得られる第１の反転パルス変調信号（−ＰA）とを、第２のパルス信号として上記基準周期ごとに交互に出力するパルス変調手段と、
スイッチング素子を含み、上記パルス変調手段からの上記第１のパルス信号にしたがってスイッチング出力を供給する第１の出力回路と、
スイッチング素子を含み、上記パルス変調手段からの上記第２のパルス信号にしたがってスイッチング出力を供給する第２の出力回路と
を備え、
上記パルス変調手段は、
上記入力信号を、上記基準周期ごとにそのレベルを示す第１のパルス変調信号に変換して出力する第１のパルス変調回路と、
上記入力信号を、上記基準周期ごとにそのレベルの補数を示す第２のパルス変調信号に変換して出力する第２のパルス変調回路と、
上記第１のパルス変調回路からの出力を、レベル反転して第１の反転パルス変調信号を出力する第１の反転回路と、
上記第２のパルス変調回路からの出力を、レベル反転して第２の反転パルス変調信号を出力する第２の反転回路と、
上記第１のパルス変調信号と、上記第２の反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記第１のパルス信号を出力する第１の選択回路と、
上記第２のパルス変調信号と、上記第１の反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記第２のパルス信号を出力する第２の選択回路と
を備え、
上記第１の出力回路の出力端と、上記第２の出力回路の出力端との間に、負荷が接続される
ことを特徴とするパワーアンプ。
【請求項２】
請求項１に記載のパワーアンプにおいて、
上記パルス変調手段は、
上記入力信号のレベルに対応付けて、少なくともそのレベルを示す第１のパルス波形データを格納されるメモリと、
上記メモリからの読み出しを制御する制御回路と
を備え、
上記制御回路は、上記メモリからの読み出しを上記基準周期ごとに変更して、上記第１および第２のパルス信号を出力させる
ことを特徴とするパワーアンプ。
【請求項３】
請求項２に記載のパワーアンプにおいて、
上記メモリは、上記入力信号のレベルを示す第１のパルス波形データと、上記入力信号のレベルの補数を示す第２のパルス波形データとを格納し、
上記制御回路は、上記基準周期ごとに、上記第１のパルス波形データと、上記第２のパルス波形データをレベル反転した第２の反転パルス波形データとを交互に読み出すとともに、上記基準周期ごとに、上記第２のパルス波形データと、上記第１のパルス波形データをレベル反転した第１の反転パルス波形データとを交互に読み出すよう上記メモリの読み出しを制御する
ことを特徴とするパワーアンプ。
【請求項４】
請求項２に記載のパワーアンプにおいて、
上記制御回路は、上記基準周期ごとに、上記第１のパルス波形データと、上記第１のパルス波形データを逆の順序で読み出した逆順パルス波形データとを交互に読み出すとともに、上記基準周期ごとに、上記逆順パルス波形データをレベル反転した第２の反転パルス波形データと、上記第１のパルス波形データをレベル反転した第１の反転パルス波形データとを交互に読み出すよう上記メモリの読み出しを制御する
ことを特徴とするパワーアンプ。
【請求項５】
請求項１に記載のパワーアンプにおいて、
上記パルス変調手段は、
上記入力信号を、上記基準周期ごとにそのレベルを示す第１のパルス変調信号に変換して出力する第１のパルス変調回路と、
上記入力信号を、上記基準周期ごとにそのレベルの補数を示す第２のパルス変調信号に変換して出力する第２のパルス変調回路と、
上記第１のパルス変調信号の時間軸の前後を反転して第２の時間反転パルス変調信号を出力する第１の反転回路と、
上記第２のパルス変調信号の時間軸の前後を反転して第１の時間反転パルス変調信号を出力する第２の反転回路と、
上記第１のパルス変調信号と、上記第２の時間反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記第１のパルス信号を出力する第１の選択回路と、
上記第２のパルス変調信号と、上記第１の時間反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記第２のパルス信号を出力する第２の選択回路とを備える
ことを特徴とするパワーアンプ。
【請求項６】
請求項１に記載のパワーアンプにおいて、
上記第１および第２の出力回路は、１対のスイッチング素子がプッシュプル接続されて構成され、
上記第１の出力回路の上記１対のスイッチング素子には、上記第１のパルス信号と、この第１のパルス信号をレベル反転した第１の反転パルス信号とが、それぞれ供給され、
上記第２の出力回路の上記１対のスイッチング素子には、上記第２のパルス信号と、この第２のパルス信号をレベル反転した第２の反転パルス信号とが、それぞれ供給される
ことを特徴とするパワーアンプ。
【請求項７】
請求項１に記載のパワーアンプにおいて、
上記パルス変調信号がＰＷＭ信号である
ことを特徴とするパワーアンプ。
【請求項８】
入力信号のレベルを示す第１のパルス変調信号（＋ＰA）と、上記入力信号のレベルの補数を示す第２のパルス変調信号（＋ＰB）をレベル反転して得られる第２の反転パルス変調信号（−ＰB）とを、出力パルス信号として基準周期ごとに交互に出力するパルス変調手段と、
スイッチング素子を含み、上記パルス変調手段からの上記出力パルス信号にしたがってスイッチング出力を供給する出力回路と
を備え、
上記出力回路の出力端に負荷が接続される
ことを特徴とするパワーアンプ。
【請求項９】
請求項８に記載のパワーアンプにおいて、
上記パルス変調手段は、
上記入力信号を、上記基準周期ごとにそのレベルを示す第１のパルス変調信号に変換して出力する第１のパルス変調回路と、
上記入力信号を、上記基準周期ごとにそのレベルの補数を示す第２のパルス変調信号に変換し、レベル反転して第２の反転パルス変調信号を出力する第２のパルス変調回路と、
上記第１のパルス変調信号と、上記第２の反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記出力パルス信号を出力する選択回路とを備える
ことを特徴とするパワーアンプ。
【請求項１０】
請求項８に記載のパワーアンプにおいて、
上記パルス変調手段は、
上記入力信号のレベルに対応付けて、少なくともそのレベルを示す第１のパルス波形データを格納されるメモリと、
上記メモリからの読み出しを制御する制御回路とを備え、
上記制御回路は、上記メモリからの読み出しを、上記基準周期ごとに変更して、上記出力パルス信号を出力する
ことを特徴とするパワーアンプ。
【請求項１１】
請求項１０に記載のパワーアンプにおいて、
上記メモリは、上記入力信号のレベルを示す第１のパルス波形データと、上記入力信号のレベルの補数を示す第２のパルス波形データとを格納し、
上記制御回路は、上記基準周期ごとに、上記第１のパルス波形データと、上記第２のパルス波形データをレベル反転した第２の反転パルス波形データとを交互に読み出すよう上記メモリの読み出しを制御する
ことを特徴とするパワーアンプ。
【請求項１２】
請求項１０に記載のパワーアンプにおいて、
上記制御回路は、上記基準周期ごとに、上記第１のパルス波形データと、上記第１のパルス波形データを逆の順序で読み出した逆順パルス波形データとを交互に読み出すように上記メモリの読み出しを制御する
ことを特徴とするパワーアンプ。
【請求項１３】
請求項８に記載のパワーアンプにおいて、
上記パルス変調手段は、
上記入力信号を、上記基準周期ごとにそのレベルを示す上記第１のパルス変調信号に変換して出力するパルス変調回路と、
上記第１のパルス変調信号の時間軸の前後を反転して時間反転パルス変調信号を出力する時間反転回路と、
上記第１のパルス変調信号と、上記時間反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記出力パルス信号を出力する選択回路とを備える
ことを特徴とするパワーアンプ。
【請求項１４】
請求項８に記載のパワーアンプにおいて、
上記出力回路は、１対のスイッチング素子がプッシュプル接続されて構成され、
上記出力回路の上記１対のスイッチング素子には、上記出力パルス信号と、このパルス信号をレベル反転した反転パルス信号とが、それぞれ供給される
ことを特徴とするパワーアンプ。
【請求項１５】
請求項８に記載のパワーアンプにおいて、
上記パルス変調信号がＰＷＭ信号である
ことを特徴とするパワーアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワーアンプに関する。
【０００２】
【従来の技術】
オーディオ用のパワーアンプとして、いわゆるＤ級アンプがある。このＤ級アンプは、スイッチングにより電力増幅を行うものであるが、例えば図１０に示すように構成される。
【０００３】
すなわち、デジタルオーディオ信号Ｐinが、入力端子Ｔinを通じてＰＷＭ変調回路１１、１２に供給され、その入力信号Ｐinは１対のＰＷＭ信号ＰA、ＰBに変換される。
【０００４】
この場合、ＰＷＭ信号ＰA、ＰBのパルス幅は、入力信号Ｐinの示すレベル（信号Ｐinとなったアナログ信号のサンプルごとのレベル。以下同様）に対応して変化するものであるが、図１２に示すように、一方のＰＷＭ信号ＰAのパルス幅は、入力信号Ｐinの示すレベルに対応した大きさとされ、他方のＰＷＭ信号ＰBのパルス幅は、入力信号Ｐinの示すレベルの２の補数に対応した大きさとされる。また、ＰＷＭ信号ＰA、ＰBは、その立ち上がり時点が、基準周期、すなわち、ＰＷＭ信号ＰA、ＰBの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点が入力信号Ｐinの示すレベルに対応して変化するものとされる。
【０００５】
さらに、ＰＷＭ信号ＰA、ＰBのキャリア周波数ｆc（＝１／Ｔc）は、入力デジタルオーディオ信号Ｐinのサンプリング周波数ｆsの例えば16倍とされ、ｆs＝48ｋHzとすれば、
ｆc＝16ｆs＝16×48ｋHz＝768ｋHz
とされる。
【０００６】
そして、そのようなＰＷＭ信号ＰAがドライブ回路１３に供給されて図１１Ａに示すように、信号ＰAと同レベルおよびレベル反転した１対のドライブ電圧＋ＰA、−ＰAが形成され、これらドライブ電圧＋ＰA、−ＰAが、１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ11、Ｑ12）のゲートにそれぞれ供給される。この場合、ＦＥＴ（Ｑ11、Ｑ12）はプッシュプル回路１５を構成するものであり、ＦＥＴ（Ｑ11）のドレインが電源端子ＴPWRに接続され、そのソースがＦＥＴ（Ｑ12）のドレインに接続され、このＦＥＴ（Ｑ12）のソースが接地に接続される。また、電源端子ＴPWRには、安定した直流電圧＋ＶDDが電源電圧として供給される。なお、電圧＋ＶDDは、例えば20Ｖ〜50Ｖである。
【０００７】
そして、ＦＥＴ（Ｑ11）のソースおよびＦＥＴ（Ｑ12）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカ１９の一端に接続される。
【０００８】
また、ＰＷＭ変調回路１１からのＰＷＭ信号ＰBに対しても、ＰＷＭ信号ＰAに対してと同様に構成される。すなわち、ＰＷＭ信号ＰBがドライブ回路１４に供給されて図１１Ｂに示すように、信号ＰBと同レベルおよびレベル反転した１対のドライブ電圧＋ＰB、−ＰBが形成され、これらドライブ電圧＋ＰB、−ＰBが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ13、Ｑ14）のゲートにそれぞれ供給される。
【０００９】
そして、ＦＥＴ（Ｑ13）のソースおよびＦＥＴ（Ｑ14）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続される。
【００１０】
したがって、＋ＰA＝“Ｈ”のときには、−ＰA＝“Ｌ”であり、ＦＥＴ（Ｑ11）がオンになるとともに、ＦＥＴ（Ｑ12）がオフになるので、ＦＥＴ（Ｑ11、Ｑ12）の接続点の電圧ＶAは、図１１Ｃに示すように、電圧＋ＶDDとなる。また、逆に、＋ＰA＝“Ｌ”のときには、−ＰA＝“Ｈ”であり、ＦＥＴ（Ｑ11）がオフになるとともに、ＦＥＴ（Ｑ12）がオンになるので、ＶA＝０となる。
【００１１】
同様に、＋ＰB＝“Ｈ”のときには、−ＰB＝“Ｌ”であり、ＦＥＴ（Ｑ13）がオンになるとともに、ＦＥＴ（Ｑ14）がオフになるので、ＦＥＴ（Ｑ13、Ｑ14）の接続点の電圧ＶBは、図１１Ｄに示すように、電圧＋ＶDDとなる。また、逆に、＋ＰB＝“Ｌ”のときには、−ＰB＝“Ｈ”であり、ＦＥＴ（Ｑ13）がオフになるとともに、ＦＥＴ（Ｑ14）がオンになるので、ＶB＝０となる。
【００１２】
そして、ＶA＝＋ＶDD、かつ、ＶB＝０の期間には、図１０および図１１Ｅに示すように、ＦＥＴ（Ｑ11、Ｑ12）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ13、Ｑ14）の接続点へと、電流ｉが流れる。
【００１３】
また、ＶA＝０、かつ、ＶB＝＋ＶDDの期間には、ＦＥＴ（Ｑ13、Ｑ14）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ11、Ｑ12）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶA＝ＶB＝＋ＶDDの期間、およびＶA＝ＶB＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ回路を構成していることになる。
【００１４】
そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＰA、ＰBが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、入力信号Ｐinの示すレベルに対応したアナログ電流であって電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【００１５】
こうして、図１０の回路はパワーアンプとして動作するが、このとき、ＦＥＴ（Ｑ11〜Ｑ14）は、入力されたデジタルオーディオ信号Ｐinに対応して電源電圧＋ＶDDをスイッチングして電力増幅をするので、効率が高く、また、大出力を得ることができる。
【００１６】
【発明が解決しようとする課題】
ところで、上述のパワーアンプは、図１１Ｃ、Ｄにも示すように、電源電圧＋ＶDDを高速にスイッチングして出力電圧ＶA、ＶBを形成しているので、出力電圧ＶA、ＶBの立ち上がりエッジおよび立ち下がりエッジにより輻射を生じてしまう。しかも、そのスイッチング時、電源電圧＋ＶDDは、例えば20Ｖ〜50Ｖと高い電圧なので、その輻射もかなりの大きさとなってしまう。また、ＰＷＭ信号ＰA、ＰBのキャリア周波数ｆcは、上記のように例えば768ｋHzであり、これは中波放送の放送帯に含まれる。
【００１７】
このため、上述のようなＤ級パワーアンプが、カーオーディオなどのように、受信機と一体化されていたり、受信機に近接して配置されたりすると、出力電圧ＶA、ＶBの立ち上がりエッジおよび立ち下がりエッジによる輻射が、放送の受信に妨害を与えてしまう。また、出力電圧ＶA、ＶBの立ち上がりエッジおよび立ち下がりエッジは急峻であって高調波成分を多く含み、その高調波成分も輻射されるので、ＦＭ受信機やテレビ受像機などの受信に妨害を与えることもある。
【００１８】
この発明は、そのような輻射を低減させたパワーアンプを提供しようとするものである。
【００１９】
【課題を解決するための手段】
この発明においては、
入力信号のレベルを示す第１のパルス変調信号（＋ＰA）と、上記入力信号のレベルの補数を示す第２のパルス変調信号（＋ＰB）をレベル反転して得られる第２の反転パルス変調信号（−ＰB）とを、第１のパルス信号として基準周期ごとに交互に出力するとともに、上記第２のパルス変調信号（＋ＰB）と、上記第１のパルス変調信号をレベル反転して得られる第１の反転パルス変調信号（−ＰA）とを、第２のパルス信号として上記基準周期ごとに交互に出力するパルス変調手段と、
スイッチング素子を含み、上記パルス変調手段からの上記第１のパルス信号にしたがってスイッチング出力を供給する第１の出力回路と、
スイッチング素子を含み、上記パルス変調手段からの上記第２のパルス信号にしたがってスイッチング出力を供給する第２の出力回路と
を備え、
上記パルス変調手段は、
上記入力信号を、上記基準周期ごとにそのレベルを示す第１のパルス変調信号に変換して出力する第１のパルス変調回路と、
上記入力信号を、上記基準周期ごとにそのレベルの補数を示す第２のパルス変調信号に変換して出力する第２のパルス変調回路と、
上記第１のパルス変調回路からの出力を、レベル反転して第１の反転パルス変調信号を出力する第１の反転回路と、
上記第２のパルス変調回路からの出力を、レベル反転して第２の反転パルス変調信号を出力する第２の反転回路と、
上記第１のパルス変調信号と、上記第２の反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記第１のパルス信号を出力する第１の選択回路と、
上記第２のパルス変調信号と、上記第１の反転パルス変調信号とを、上記基準周期ごとに交互に選択して上記第２のパルス信号を出力する第２の選択回路と
を備え、
上記第１の出力回路の出力端と、上記第２の出力回路の出力端との間に、負荷が接続される
ことを特徴とするパワーアンプ
とするものである。
したがって、出力電圧のエッジの数が１／２となり、輻射が低減する。
【００２０】
【発明の実施の形態】
図１は、この発明によるＤ級パワーアンプの一例を示し、この例においては、デジタルオーディオ信号Ｐinが、入力端子Ｔinを通じてΔΣ変調回路１１１に供給される。このΔΣ変調回路１１１は、ＲＯＭ１１２および並列入力直列出力のシフトレジスタ１１３とともに、第１のＰＷＭ変調回路１１を構成し、ＲＯＭ１２２および並列入力直列出力のシフトレジスタ１２３とともに、第２のＰＷＭ変調回路１２を構成するものである。そして、デジタルオーディオ信号Ｐinは、ＰＷＭ変調回路１１、１２により、例えば図２Ａ、Ｂに示すようなＰＷＭ信号＋ＰA、＋ＰBに変換される。
【００２１】
ここで、ＰＷＭ信号＋ＰA、＋ＰBのパルス幅は、入力信号Ｐinの示すレベルに対応して変化するものであるが、図１２に示すように、一方のＰＷＭ信号＋ＰAのパルス幅は、入力信号Ｐinの示すレベルに対応した大きさとされ、他方のＰＷＭ信号＋ＰBのパルス幅は、入力信号Ｐinの示すレベルの例えば２の補数に対応した大きさとされる。また、ＰＷＭ信号＋ＰA、＋ＰBは、その立ち上がり時点が、ＰＷＭ信号＋ＰA、＋ＰBの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点がオーディオ信号Ｐinの示すレベルに対応して変化するものとされる。
【００２２】
さらに、ＰＷＭ信号＋ＰA、＋ＰBのキャリア周波数ｆc（＝１／Ｔc）は、デジタルオーディオ信号Ｐinのサンプリング周波数ｆsの例えば16倍とされ、ｆs＝48ｋHzとすれば、
ｆc＝16ｆs＝16×48ｋHz＝768ｋHz
とされる。
【００２３】
このようなＰＷＭ信号＋ＰA、＋ＰBを形成するため、ＰＷＭ変調回路１１においては、入力端子Ｔinからのデジタルオーディオ信号Ｐinが、ΔΣ変調回路１１１に供給されて可聴帯域内の量子化ノイズを抑えつつビット数を少なくしたデジタルオーディオ信号、例えば、量子化周波数（＝ｆc）が16ｆsで、量子化ビット数が６ビットのデジタルオーディオ信号に変換され、このデジタルオーディオ信号がＲＯＭ１１２に供給されてその量子化レベルに対応した並列デジタルデータに変換され、この並列デジタルデータがシフトレジスタ１１３に供給されて直列信号、すなわち、ＰＷＭ信号＋ＰAに変換される。
【００２４】
また、ＰＷＭ変調回路１２においては、ΔΣ変調回路１１１から出力されるデジタルオーディオ信号が、ＲＯＭ１２２に供給されてそのレベルの２の補数に対応した並列デジタルデータに変換され、この並列デジタルデータがシフトレジスタ１２３に供給されて直列信号、すなわち、ＰＷＭ信号＋ＰBに変換される。
【００２５】
なお、このとき、タイミング信号形成回路１２１において各種のタイミングの信号が形成され、これらのタイミング信号が回路１１１〜１１３、１２２、１２３にそれぞれ供給される。
【００２６】
そして、ＰＷＭ信号＋ＰA、＋ＰBがドライブ回路１３、１４に供給されてドライブ電圧Ｐ1〜Ｐ4が形成される。すなわち、ＰＷＭ信号＋ＰAがセレクタ回路１３１、１４２に供給されるとともに、インバータ１３５に供給されて図２Ａに示すように、レベルの反転したＰＷＭ信号−ＰAとされ、このＰＷＭ信号−ＰAがセレクタ回路１３２、１４１に供給される。また、ＰＷＭ信号＋ＰBがセレクタ回路１４１、１３２に供給されるとともに、インバータ１４５に供給されて図２Ｂに示すように、レベルの反転したＰＷＭ信号−ＰBとされ、このＰＷＭ信号−ＰBがセレクタ回路１４２、１３１に供給される。なお、図２Ａ、Ｂは、図１１Ａ、Ｂと同じである。
【００２７】
さらに、タイミング信号形成回路１２から図２Ｃに示すように、１サイクル期間Ｔcごとにレベルの反転する信号Ｐcが取り出され、この信号Ｐcがセレクタ回路１３１、１３２、１４１、１４２にその切り換え制御信号として供給される。
【００２８】
こうして、セレクタ回路１３１、１３２からは、図２Ｄに示すように、Ｐc＝“Ｌ”の期間Ｔcには、信号＋ＰA、−ＰAがドライブ電圧Ｐ1、Ｐ2として取り出され、Ｐc＝“Ｈ”の期間Ｔcには、信号−ＰB、＋ＰBがドライブ電圧Ｐ1、Ｐ2として取り出される。また、セレクタ回路１４１、１４２からは、図２Ｅに示すように、Ｐc＝“Ｌ”の期間Ｔcには、信号＋ＰB、−ＰBがドライブ電圧Ｐ3、Ｐ4として取り出され、Ｐc＝“Ｈ”の期間Ｔcには、信号−ＰA、＋ＰAがドライブ電圧Ｐ1、Ｐ2として取り出される。
【００２９】
そして、これらのドライブ電圧Ｐ1、Ｐ2、Ｐ3、Ｐ4がフリップフロップ回路１３３、１３４、１４３、１４４により整形されたのち、ドライブ電圧Ｐ1、Ｐ2が、１対のスイッチング素子、例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ11、Ｑ12）のゲートにそれぞれ供給される。この場合、ＦＥＴ（Ｑ11、Ｑ12）はプッシュプル回路１５を構成するものであり、ＦＥＴ（Ｑ11）のドレインが電源端子ＴPWRに接続され、そのソースがＦＥＴ（Ｑ12）のドレインに接続され、このＦＥＴ（Ｑ12）のソースが接地に接続される。また、電源端子ＴPWRには、安定した直流電圧＋ＶDD、例えば20Ｖ〜50Ｖの直流電圧が電源電圧として供給される。
【００３０】
さらに、ＦＥＴ（Ｑ11）のソースおよびＦＥＴ（Ｑ12）のドレインが、例えばコイルおよびコンデンサにより構成されたローパスフィルタ１７を通じてスピーカ１９の一端に接続される。
【００３１】
また、ドライブ回路１４からのドライブ電圧Ｐ3、Ｐ4に対しても、ドライブ電圧Ｐ1、Ｐ2に対してと同様に構成される。すなわち、ドライブ電圧Ｐ3、Ｐ4が、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ13、Ｑ14）のゲートにそれぞれ供給される。また、ＦＥＴ（Ｑ13）のソースおよびＦＥＴ（Ｑ14）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続される。
【００３２】
このような構成によれば、Ｐ1＝“Ｈ”のときには、Ｐ2＝“Ｌ”であり、ＦＥＴ（Ｑ11）がオンになるとともに、ＦＥＴ（Ｑ12）がオフになるので、ＦＥＴ（Ｑ11、Ｑ12）の接続点の電圧ＶAは、図２Ｆに示すように、電圧＋ＶDDとなる。また、逆に、Ｐ1＝“Ｌ”のときには、Ｐ2＝“Ｈ”であり、ＦＥＴ（Ｑ11）がオフになるとともに、ＦＥＴ（Ｑ12）がオンになるので、ＶA＝０となる。
【００３３】
同様に、Ｐ3＝“Ｈ”のときには、Ｐ4＝“Ｌ”であり、ＦＥＴ（Ｑ13）がオンになるとともに、ＦＥＴ（Ｑ14）がオフになるので、ＦＥＴ（Ｑ13、Ｑ14）の接続点の電圧ＶBは、図２Ｇに示すように、電圧＋ＶDDとなる。また、逆に、Ｐ3＝“Ｌ”のときには、Ｐ4＝“Ｈ”であり、ＦＥＴ（Ｑ13）がオフになるとともに、ＦＥＴ（Ｑ14）がオンになるので、ＶB＝０となる。
【００３４】
そして、ＶA＝＋ＶDD、かつ、ＶB＝０の期間には、図１および図２Ｈに示すように、ＦＥＴ（Ｑ11、Ｑ12）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ13、Ｑ14）の接続点へと、電流ｉが流れる。
【００３５】
また、ＶA＝０、かつ、ＶB＝＋ＶDDの期間には、ＦＥＴ（Ｑ13、Ｑ14）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ11、Ｑ12）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶA＝ＶB＝＋ＶDDの期間、およびＶA＝ＶB＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ回路を構成していることになる。
【００３６】
そして、電流ｉの流れる期間は、もとのＰＷＭ信号＋ＰA、＋ＰBが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐinの示すレベルに対応したアナログ電流であって電力増幅された電流となる。したがって、図１に示す回路は、Ｄ級パワーアンプとして動作していることになり、電力増幅された出力がスピーカ１９に供給されることになる。
【００３７】
こうして、図１に示すパワーアンプは、スイッチングにより電力増幅を行うことができるが、図２にも示すように、ＰＷＭ信号＋ＰA、＋ＰBの立ち上がりおよび立ち下がりは、１サイクル期間Ｔcごとに１回ずつ生じているが、出力電圧ＶA、ＶBの立ち上がりおよび立ち下がりは、１サイクル期間Ｔcにどちらか１回しか生じないので、出力電圧ＶA、ＶBの立ち上がりエッジおよび立ち下がりエッジの数は、図１０に示すパワーアンプにおける出力電圧ＶA、ＶB（図１１Ｃ、Ｄ参照）の立ち上がりエッジおよび立ち下がりエッジの数の１／２となっている。したがって、出力電圧ＶA、ＶBの変化により生じる輻射を低減することができる。
【００３８】
また、出力電圧ＶA、ＶBの周波数は、図１０に示すパワーアンプにおける出力電圧ＶA、ＶBの周波数の１／２になるので、カーオーディオなどのように、パワーアンプが受信機と一体化されていたり、受信機に近接して配置されたりしても、輻射が放送の受信に与える妨害を低減することができる。そして、このように輻射が放送の受信に与える妨害を低減することができるので、輻射に対して受信機をシールドするための部材を削減することができ、コストを低減できる。また、受信機をパワーアンプにより近接させることができるので、省スペースとすることもできる。
【００３９】
さらに、例えば、プッシュプル回路１５において、ドライブ電圧Ｐ1が立ち下がるとともに、ドライブ電圧Ｐ2が立ち上がるときに、ドライブ電圧Ｐ1の立ち下がりが遅れると、瞬間的ではあるが、両方のドライブ電圧Ｐ1、Ｐ2が“Ｌ”になる期間を生じ、この期間にＦＥＴ（Ｑ11、Ｑ12）が同時にオンになってＦＥＴ（Ｑ11、Ｑ12）に貫通電流が流れてしまう。
【００４０】
しかし、図１に示すパワーアンプは、図１０に示すパワーアンプに比べ、ドライブ電圧Ｐ1〜Ｐ4の周波数が１／２になっているので、ＦＥＴ（Ｑ11、Ｑ12）やＦＥＴ（Ｑ13、Ｑ14）が同時にオンになってＦＥＴ（Ｑ11、Ｑ12）やＦＥＴ（Ｑ13、Ｑ14）に貫通電流が流れる回数を半減することができる。
【００４１】
ところで、図２からも明かなように、Ｐc＝“Ｈ”の期間Ｔcのドライブ電圧Ｐ1、Ｐ2は、信号＋ＰA、−ＰAの時間軸の前後を逆にしたものと等価であり、Ｐc＝“Ｈ”の期間Ｔcのドライブ電圧Ｐ3、Ｐ4は、信号＋ＰB、−ＰBの時間軸の前後を逆にしたものと等価である。
【００４２】
そこで、図３に示すＰＷＭ変調回路１１、１２においては、ＲＯＭ１１２、１２２から読み出されるデータを、Ｐc＝“Ｌ”の期間ＴcとＰc＝“Ｈ”の期間Ｔcとで切り換えることにより、ドライブ電圧Ｐ1〜Ｐ4の内容を、図２のものと同様とする場合である。
【００４３】
すなわち、この例においては、ΔΣ変調回路１１１から出力されるデジタルオーディオ信号は１サンプルが６ビットなので、図４に示すように、ＲＯＭ１１２は、アドレスが１ビット多い７ビットＡ6〜Ａ0とされ、各アドレスのデータサイズが１サンプル６ビットに対応して64ビットＤ63〜Ｄ0とされる。
【００４４】
ここで、ΔΣ変調回路１１１から出力されるデジタルオーディオ信号は１サンプルが６ビットであるから、そのデジタルオーディオ信号は図５の左欄に示すように、０から±31までの63値を取ることになる。そして、この63値は２の補数により表現されているので、これを２進数で示すと図５の中欄のようになり、この２進数が自然２進数であるとみなして10進数に変換すると、図５の右欄に示すようになる。
【００４５】
そこで、図４に示すように、ＲＯＭ１１２の任意のアドレスをｍ番地（０≦ｍ≦127）とするとき、ｍ＝32番地は不使用とされ、ｍ＝33〜63番地には、最上位ビットＤ63からビットＤ(96-m)までが“１”であり、ビットＤ(95-m)から最下位ビットＤ0までが“０”の値が用意される。また、ｍ＝０〜31番地には、最上位ビットＤ63からビットＤ(32-m)までが“１”であり、ビットＤ(31-m)から最下位ビットＤ0までが“０”の値が用意される。
【００４６】
さらに、ＲＯＭ１１２のｍ＝（64＋32）番地は不使用とされ、ｍ＝（64＋33）〜（64＋63）、（64＋０）〜（64＋31）番地には、ｍ＝33〜63、０〜31番地におけるビット配列の上位ビットと下位ビットとを逆にしたものが用意される。すなわち、ｍ＝（64＋33）〜（64＋63）番地には、最上位ビットＤ63からビットＤ(m-96)までが“０”であり、ビットＤ(m-97)から最下位ビットＤ0までが“１”の値が用意される。また、ｍ＝（64＋０）〜（64＋31）番地には、最上位ビットＤ63からビットＤ(m-32)までが“０”であり、ビットＤ(m-33)から最下位ビットＤ0までが“１”の値が用意される。
【００４７】
さらに、ＲＯＭ１２２の０〜63番地は、ＲＯＭ１１２の63〜０番地と等しいデータとされ、ＲＯＭ１２２の64〜127番地は、ＲＯＭ１１２の127〜64番地と等しいデータとされる。なお、ＲＯＭ１１２、１２２の０〜63番地のデータを、図１におけるＲＯＭ１１２、１２２の０〜63番地のデータとすることができる。
【００４８】
そして、図４の下方に示すように、ＲＯＭ１１２、１２２の７ビットのアドレスＡ6〜Ａ0のうち、下位の６ビットＡ5〜Ａ0に、ΔΣ変調回路１１１から出力されるデジタルオーディオ信号が供給され、最上位ビットＡ6に、タイミング信号形成回路１２１から１サンプル期間Ｔcごとに反転する信号Ｐcが供給される。
【００４９】
したがって、図４からも理解されるように、Ｐc＝“Ｌ”の期間Ｔcには、ＲＯＭ１１２のアドレスの最上位ビットＡ6は“０”となるので、０〜63番地のデータのうち、ΔΣ変調回路１１１からのデジタルオーディオ信号に対応するアドレスのデータＤ63〜Ｄ0が出力される。また、Ｐc＝“Ｈ”の期間Ｔcには、ＲＯＭ１１２のアドレスの最上位ビットＡ6は“１”となるので、（64＋０）〜（64＋63）番地のデータのうち、ΔΣ変調回路１１１からのデジタルオーディオ信号に対応するアドレスのデータＤ63〜Ｄ0が出力される。そして、このようなデータＤ63〜Ｄ0が並列入力直列出力のシフトレジスタ１１３に供給されて直列信号に変換される。
【００５０】
したがって、この変換結果の直列信号は、図６Ｂに示すように、Ｐc＝“Ｌ”の期間Ｔcには、この期間Ｔcの開始時には立ち上がっていて、立ち下がる時点がデジタルオーディオ信号の示すレベルに対応して変化し、Ｐc＝“Ｈ”の期間Ｔcには、立ち上がる時点がデジタルオーディオ信号の示すレベルに対応して変化し、期間Ｔcの終了時点には立ち上がっているＰＷＭ信号Ｐ1となる。
【００５１】
また、ＲＯＭ１２２については、Ｐc＝“Ｌ”の期間Ｔcには、アドレスの最上位ビットが“１”となるので、64〜127番地のデータのうち、入力されたデジタルオーディオ信号に対応するアドレスのデータＤ63〜Ｄ0が出力される。また、Ｐc＝“Ｈ”の期間Ｔcには、アドレスの最上位ビットが“０”となるので、０〜63番地のデータのうち、入力されたデジタルオーディオ信号に対応するアドレスのデータＤ63〜Ｄ0が出力される。そして、このようなデータＤ63〜Ｄ0が並列入力直列出力のシフトレジスタ１２３に供給されて直列信号に変換される。
【００５２】
したがって、この変換結果の直列信号は、図６Ｃに示すように、Ｐc＝“Ｌ”の期間Ｔcには、この期間Ｔcの開始時には立ち上がっていて、立ち下がる時点がデジタルオーディオ信号の示すレベルの補数に対応して変化し、Ｐc＝“Ｈ”の期間Ｔcには、立ち上がる時点がデジタルオーディオ信号の示すレベルの補数に対応して変化し、期間Ｔcの終了時点には立ち上がっているＰＷＭ信号Ｐ3となる。
【００５３】
そして、ＰＷＭ信号Ｐ1がフリップフロップ回路１３３を通じてＦＥＴ（Ｑ11）のゲートに供給されるとともに、インバータ１３５に供給されて図６Ｄに示すように、レベルの反転した信号Ｐ2とされ、この信号Ｐ2がフリップフロップ回路１３４を通じてＦＥＴ（Ｑ12）のゲートに供給される。また、ＰＷＭ信号Ｐ3がフリップフロップ回路１４３を通じてＦＥＴ（Ｑ13）のゲートに供給されるとともに、インバータ１４５に供給されて図６Ｅに示すように、レベルの反転した信号Ｐ4とされ、この信号Ｐ4がフリップフロップ回路１４４を通じてＦＥＴ（Ｑ14）のゲートに供給される。
【００５４】
したがって、ＦＥＴ（Ｑ11、Ｑ12）の接続点の電圧ＶAおよびＦＥＴ（Ｑ13、Ｑ14）の接続点の電圧ＶBは、図６Ｆ、Ｇに示すように、図２Ｆ、Ｇの電圧ＶA、ＶBと同じとなるので、スピーカ１９には図６Ｈに示す電流ｉが供給されることになり、この結果、スピーカ１９には電力増幅された出力が供給されることになる。
【００５５】
そして、この図３のパワーアンプによれば、図１のパワーアンプと同様の効果が得られるだけでなく、さらに、図１におけるスイッチ回路１３１、１３２、１４１、１４２を省略することができる。
【００５６】
上述においては、パワーアンプの出力段がＢＴＬ回路とされている場合であるが、シングル回路とすることもできる。図７は、そのようなパワーアンプの一形態を示す。
【００５７】
すなわち、図７に示すパワーアンプにおいては、ＰＷＭ変調回路１１、１２から図８Ａに示すようにＰＷＭ信号＋ＰA、＋ＰBが取り出され、ＰＷＭ信号＋ＰAがドライブ回路１３に供給され、ＰＷＭ信号＋ＰBがインバータ１４５に供給されて図８Ｂに示すように、レベルの反転したＰＷＭ信号−ＰBとされ、このＰＷＭ信号−ＰBがドライブ回路１３に供給される。
【００５８】
そして、ドライブ回路１３からドライブ電圧Ｐ1、Ｐ2が取り出され、これらドライブ電圧Ｐ1、Ｐ2がプッシュプル回路１５に供給される。この場合、図８Ｃに示すように、ドライブ電圧Ｐ1は、ＰＷＭ信号＋ＰAと、ＰＷＭ信号−ＰBとを、１サイクル期間Ｔcごとに交互に取り出した信号であり、ドライブ電圧Ｐ2はドライブ電圧Ｐ1のレベルを反転した信号である。
【００５９】
また、図７に示すパワーアンプにおいては、プッシュプル回路１５が正負の電源を使用する場合であり、ＦＥＴ（Ｑ11）のドレインが正の電源端子ＴPWR+に接続され、ＦＥＴ（Ｑ12）のソースが負の電源端子ＴPWR-に接続される。そして、電源端子ＴPWR+、ＴPWR-には、正負一対の直流電圧＋ＶDD、−ＶDDが電源電圧として供給される。そして、プッシュプル回路１５の出力端が、ローパスフィルタ１７を通じてスピーカ１９の一端に接続され、その他端は接地される。
【００６０】
したがって、プッシュプル回路１５の出力電圧ＶAは、ドライブ電圧Ｐ1、Ｐ2に対応して図８Ｄに示すような波形となり、図８Ｅに示すように、スピーカ１９には入力信号Ｐinに対応した極性および大きさの電流ｉが流れることになり、電力増幅が行われる。
【００６１】
そして、このパワーアンプにおいても、ドライブ電圧Ｐ1、Ｐ2の立ち上がりエッジおよび立ち下がりエッジの数は、ＰＷＭ信号＋ＰA、＋ＰBの１／２となっているので、ＦＥＴ（Ｑ11、Ｑ12）、（Ｑ13、Ｑ14）に流れる貫通電流が半減する。また、出力電圧ＶAの周波数が１／２となっているので、この出力電圧ＶAにより生じる輻射も低減する。
【００６２】
図９に示すパワーアンプは、図７に示すパワーアンプと同様、出力段がシングル回路されるとともに、プッシュプル回路１５の電源電圧を直流電圧＋ＶDDだけとした場合である。したがって、この場合には、例えば、プッシュプル回路１５の出力端と、ローパスフィルタ１７との間に、直流カット用のコンデンサ２１が接続される。
【００６３】
なお、上述においては、入力信号Ｐinがデジタルオーディオ信号の場合であるが、アナログオーディオ信号であってもよい。また、ＰＷＭ信号＋ＰA、＋ＰB、−ＰA、−ＰBはＰＮＭ信号などとすることもできる。さらに、ＰＷＭ変調回路１１、１２は、アップカウンタ、ダウンカウンタおよび比較回路により構成することもできる。
【００６４】
また、図４におけるＲＯＭ１１２、１２２のデータテーブルは、０〜63番地のデータの上位ビットと下位ビットとを入れ換えると、64〜127番地のデータとなるので、Ｐc＝“Ｌ”の期間Ｔcと、Ｐc＝“Ｈ”の期間Ｔcとで、シフトレジスタ１１３、１２３にロードしたデータを最下位ビットＤ0から取り出すか最上位ビットＤ63から取り出すかを切り換えることより期間Ｔcごとに時間軸の前後を反転すれば、ＲＯＭ１１２、１２２は０〜63番地だけとすることができ、ＲＯＭ１１２、１２２の容量を１／２にすることができる。
【００６５】
さらに、上述においては、パワーアンプがオーディオ用のアンプの場合であるが、モータなどの電力機器をドライブするためのアンプとして使用することもできる。また、スピーカ１９に代えて任意の負荷を接続すれば、その負荷に動作電圧を供給することができるとともに、入力信号Ｐinを変更することにより負荷に供給される電圧の大きさを変更することができ、したがって、可変電源回路として使用することもできる。
【００６６】
〔この明細書で使用している略語の一覧〕
ＢＴＬ        ：Bridged-Tied Load
ＭＯＳ−ＦＥＴ：Metal Oxide Semiconductor type ＦＥＴ
ＦＥＴ        ：Field Effect Transistor
ＰＮＭ        ：Pulse Number Modulation
ＰＷＭ        ：Pulse Width Modulation
ＲＯＭ        ：Read Only Memory
【００６７】
【発明の効果】
この発明によれば、出力電圧の立ち上がりエッジおよび立ち下がりエッジの数が、その出力電圧を形成するＰＷＭ信号の立ち上がりエッジおよび立ち下がりエッジの数の１／２となるので、出力電圧の変化により生じる輻射を低減することができる。
【００６８】
したがって、カーオーディオなどのように、パワーアンプが受信機と一体化されていたり、受信機に近接して配置されていても、輻射が放送の受信に与える妨害を低減することができる。また、このことから、輻射に対して受信機をシールドするための部材を削減することができ、コストを低減することができる。さらに、受信機をパワーアンプにより近接させることができるので、省スペースとすることもできる。
【００６９】
また、出力電圧の立ち上がりエッジおよび立ち下がりエッジの数が１／２となるので、その出力電圧を形成するためのプッシュプル回路に貫通電流が流れる回数を半減することができ、アンプの損失を低減し、デバイスからの発熱も抑えることができる。さらに、出力用のスイッチング素子のスイッチングの回数が半減するので、スイッチングノイズにより生じるオーディオ特性の劣化を抑えることもできる。
【図面の簡単な説明】
【図１】この発明の一形態を示す系統図である。
【図２】図１の回路を説明するための波形図である。
【図３】この発明の他の形態を示す系統図である。
【図４】データテーブルの一形態を示す図である。
【図５】信号とアドレスの関係を説明するための図である。
【図６】図３の回路を説明するための波形図である。
【図７】この発明の他の形態を示す系統図である。
【図８】図７の回路を説明するための波形図である。
【図９】この発明の他の形態を示す系統図である。
【図１０】この発明を説明するための系統図である。
【図１１】図１０の回路を説明するための波形図である。
【図１２】図１０の回路を説明するための波形図である。
【符号の説明】
１１および１２…ＰＷＭ変調回路、１３および１４…ドライブ回路、１５および１６…プッシュプル回路、１７および１８…ローパスフィルタ、１９…スピーカ
【図１】
0003894305.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003894305.tif 000007
【図７】
0003894305.tif 000008
【図８】
0003894305.tif 000009
【図９】
0003894305.tif 000010
【図１０】
0003894305.tif 000011
【図１１】
0003894305.tif 000012
【図１２】
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