(57)【特許請求の範囲】
【請求項１】
データプロセッサ（１０）であって、
中央処理ユニット（１２）、
前記中央処理ユニットに結合された制御回路（１０２）、および
前記中央処理ユニットに結合されたメモリに対し、読出しおよび書込みアクセスを含む、バーストアクセスにおける第１のアクセスおよび引き続くアクセスのためのプログラム可能なタイミングデータを記憶するための一組の制御レジスタ（９４）であって、前記第１のアクセスは前記引き続くアクセスよりも長いアクセス時間を有し、前記一組の制御レジスタ（９４）は前記一組の制御レジスタ（９４）からのプログラム可能なタイミングデータに応じて１次アクセス形式および２次アクセス形式を含む異なるメモリアクセス形式が決定されるようにアドレス可能であり、前記１次アクセス形式および前記２次アクセス形式は異なるタイミング要求を有し、この場合、前記１次アクセス形式は前記メモリから第１のデータ値を読み出すために必要とされる初期時間量に対応しかつ前記２次アクセス形式は前記メモリから各々の引き続くデータ値を読み出すために必要とされる各々の引き続く時間量に対応し、異なるメモリアクセス形式に対応する前記プログラム可能なタイミングデータは異なるアドレス範囲に対して互いに独立に選択可能とすることにより、アクセス形式およびアドレス範囲の任意の組み合わせに対して異なるメモリアクセス時間を生じる結果となり、かつ前記メモリアクセス時間を任意の２つの引き続くタイミングサイクルに対して変えることができる、前記一組の制御レジスタ（９４）、
を具備することを特徴とするデータプロセッサ（１０）。
【請求項２】
データプロセッサ（１０）において複数の外部メモリ装置の内の少なくとも１つにアクセスする方法であって、
異なるメモリアクセス形式に応じて異なるタイミングデータを得ることができるように一組の制御レジスタ（９４）にアドレスを行なう段階であって、前記異なるメモリアクセス形式は１次アクセス形式および２次アクセス形式を含み、前記１次アクセス形式および前記２次アクセス形式は異なるタイミング要求を有し、この場合、前記１次アクセス形式は前記外部メモリの内の前記少なくとも１つから第１のデータ値を読み出すために必要とされる初期時間量に対応しかつ前記２次アクセス形式は前記外部メモリの前記少なくとも１つから各々の引き続くデータ値を読み出すために必要とされる各々の引き続く時間量に対応し、前記異なるメモリアクセス形式は異なるメモリアドレス範囲に対して互いに独立に選択可能とすることにより、異なるメモリアクセス形式およびメモリアドレス範囲の任意の組み合わせに対して異なるアクセス時間を生じる結果となり、かつ前記アクセス時間を任意の２つの引き続くタイミングサイクルに対して変えることができる、段階、および
一組の制御レジスタ（９４）から、読出しおよび書込みアクセスを含む、バーストメモリアクセスにおける第１のアクセスおよび引き続くアクセスに対するタイミングデータを読み出す段階、
を具備することを特徴とするデータプロセッサ（１０）において複数の外部メモリ装置の内の少なくとも１つにアクセスする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的にはデータ処理システムに関し、かつより特定的にはデータ処理システムにおいて外部装置にアクセスするための方法および装置に関する。
【０００２】
【従来の技術】
集積回路マイクロプロセッサは、多くの場合、ある機能を提供するために他の集積回路装置と接続しなければならない。そのような外部装置の例はメモリ、シリアルインタフェースアダプタ、アナログ−デジタル変換器および数多くの他のものを含む。たいていの場合、おのおののそのような外部装置はマイクロプロセッサによりアクセスされたとき該装置が適切に作動するために外部制御信号を必要とするであろう。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）集積回路は読出しおよび書込みアクセスを制御するためにチップイネーブル、出力イネーブル、および書込みイネーブル制御信号を必要とする。これらの信号のタイミング要求は商業的に入手可能な装置の間でいくらか異なっている。例えば、いくつかのＳＲＡＭは出力データを前記出力イネーブル信号に関して非同期で提供し、一方他のＳＲＡＭは出力イネーブルをサンプルしかつ出力データをクロック信号と同期的に提供する。
【０００３】
マイクロプロセッサおよび他の集積回路を使用したシステムの設計者はマイクロプロセッサそれ自体によって生成されるアドレスおよびバス制御信号から必要なチップ選択信号を発生するために「グルーロジック（ｇｌｕｅ  ｌｏｇｉｃ）」を使用することになる。この余分のロジックは設計されているシステムのコストを大幅に追加しかつ性能を低下させることがあり、従って極めて望ましくないものである。
【０００４】
アメリカ合衆国、カリフォルニア州、サンタ・クララのインテル・コーポレイションから入手可能な、８０１８６（ｉＡＰＸ１８６とも称されている）型はチップ選択信号を発生するために内部ロジックを有する集積回路マイクロプロセッサである。該チップ選択ロジックは７つの可能なチップ選択のおのおのがアクティブになるアドレス範囲をプログラムする限られた能力を有しかつおのおののチップ選択がアクティブであるバスサイクルへ待機状態をプログラム可能に挿入することができる。さらに、前記チップ選択のいくつかはマイクロプロセッサのメモリまたはＩ／Ｏアドレス空間においてのみアクティブとなるようプログラムできる。
【０００５】
オンボードチップ選択ロジックを備えた集積回路マイクロプロセッサの他の例は１９９２年９月２９日に発行された、ジョン・エイ・ランガン（Ｊｏｈｎ  Ａ．  Ｌａｎｇａｎ）およびジェイムズ・エム・シビグトロス（Ｊａｍｅｓ  Ｍ．Ｓｉｂｉｇｔｒｏｔｈ）によって米国特許第５，１５１，９８６号に開示されたものである。この開示されたチップ選択ロジックは待機状態のタイミング、極性および数が個々にいくつかのチップ選択出力のおのおのに対しプログラムできる制御レジスタを含む。
【０００６】
【発明が解決しようとする課題】
マイクロプロセッサ集積回路へのチップ選択論理の統合に関連する主たる問題はユーザに十分な柔軟性を提供することに関連する。グルーロジックの使用は極めて柔軟性があり、それはシステム設計者はマイクロプロセッサのメモリマップによるおのおのの外部装置の配置ならびにチップ選択信号それ自体のタイミングおよび他の特性における広い許容範囲を有するからである。この柔軟性は非常に有用であり、それは特定の周辺装置に対する可能なシステム設計およびチップ選択要件の多様性が大きいためである。ユニットの寸法および複雑さを合理的な限界内に抑える一方で集積されたチップ選択ユニットの十分な柔軟性を提供することは非常に困難である。
【０００７】
同時に、集積回路のコストを最小にすることも重要である。チップ選択論理を集積するコストに対してはいくつかの要因が寄与する。１つの要因はチップ選択論理によって必要とされる回路領域または面積の量であり、それはチップサイズがより大きくなればウェハーごとに得られるダイの数が低減するなどの理由による。他の要因は装置のピンの数であり、それはより大きなピン数のパッケージは一般により高価なためである。第３の要因はチップを設計するのに必要な工学技術的な努力の量であり、かつ設計時間がより短くて済むチップが好ましい。従って、集積回路マイクロプロセッサのための柔軟性がありしかも低価格のチップ選択論理回路が必要とされる。
【０００８】
【課題を解決するための手段】
本発明はシステムとインタフェースする種々のメモリ装置および外部周辺装置の双方を選択する上でユーザに大きな柔軟性を与えることができるデータ処理システムおよび該データ処理システムを動作させる方法を提供する。該データ処理システムにおいては、該データ処理システムによって実行される読出しおよび書込みアクセスの間でのタイミング関係を動的に制御するために制御レジスタが設けられる。
【０００９】
例えば、該制御レジスタに記憶された第１の組のビットは外部装置にデータ値を書き込むために必要とされる時間の長さを指示するために書込みイネーブル信号が肯定される時間量を決定する。前記制御レジスタにおける第１の組のビットを書込みイネーブル信号の肯定を制御するために使用することはデータ処理システム内に含まれる外部周辺装置および外部メモリが読出しおよび書込みアクセスに対して異なるタイミング要求を有することを認識する。同じ外部周辺装置またはメモリでさえも一般には読出しサイクルより実行するのにより多くのまたは少ない時間を必要とする書込みサイクルを有する。書込み動作は典型的には読出し動作よりも実行するのにより多くの時間を必要とするが、いくつかの装置では、書込み動作は実際に読出し動作より少ない時間となることもある。異なる外部周辺装置およびメモリの間で読出しおよび書込み動作に対するタイミング要求の差、ならびに同じ外部装置に対する読出しおよび書込み動作のタイミング要求における差を認識することにより、前記制御レジスタの第１の組のビットはユーザがデータ処理システムの効率を増大するために利用できる最善のタイミング機構を使用できるようにする。
【００１０】
さらに、本発明はタイミングサイクルのベースで選択的にアクセスされるチップ選択レジスタにこの第１の組のビットを含む。データ処理システムが外部装置にアクセスすると、対応するチップ選択レジスタもまたアクセスされて適切なタイミングおよび制御情報を外部装置に提供する。従って、おのおののタイミングサイクルに際して、異なるチップ選択レジスタおよび異なるタイミングおよび制御情報がアクセスされる。本発明のこの実施形態においては、書込み動作の長さを動的にかつ現在アクセスされているメモリロケーションに応じて制御する値を選択できる能力はユーザに、外部装置に対し読出しおよび書込みタイミング制御を提供するために必要とされる外部集積回路ピンの数を増大することなく、より大きな機能的な柔軟性を与える。
【００１１】
さらに、本発明は外部装置から第１のデータ値を読出すために必要とされる初期時間量のためのタイミング制御を提供する第２の組のビットを前記制御レジスタに提供する。本発明はまた外部装置から引き続くデータ値を読出すために必要とされるおのおのの引き続く時間量に対するタイミング制御を提供する第３の組のビットを前記制御レジスタに提供する。
【００１２】
前記制御レジスタにおける第２および第３の組のビットを使用することはキャッシュメモリがデータ処理システムに含まれている場合に特に重要である。データ処理システムが予め選択されたメモリロケーションから第１のデータ値をアクセスする場合、キャッシュメモリが始めにアクセスされて前記第１のデータ値がそこに記憶されているかを判定する。もし前記データがキャッシュメモリに記憶されていなければ、前記第１のデータ値は外部装置から読出されかつ前記キャッシュおよびデータ処理システムの残りの部分に提供される。第１のデータ値を読出すことに加えて、複数の引き続くデータ値もまた外部装置から読出されかつキャッシュメモリ内に記憶される。外部装置からの情報の単一の要求に応じて複数のデータ値を読出すプロセスはバースト動作と称される。
【００１３】
本発明では、前記制御レジスタの第２の組のビットはバースト動作の初期アクセスの間にデータ処理システムが外部装置をアクセスするために必要とされる時間量を動的に決定する。同様に、前記制御レジスタの第３の組のビットは前記バースト動作の２次アクセスの間にデータ処理システムが外部装置をアクセスするのに必要とされる時間量を動的に決定する。バースト動作の初期アクセスは一般に２次アクセスよりも多くの時間を必要とすることを認識することによって、前記初期および２次アクセス時間はデータ処理システムがメモリ読出し動作をより効率的にするように最適化することができる。さらに、読出し動作の長さを制御する値を動的にかつ現在アクセスされているメモリロケーションに応じて選択する能力はユーザに、外部装置に読出しおよび書込みタイミング制御を提供するのに必要とされる外部集積回路ピンの数を増大することなく、より大きな機能的な柔軟性を提供する。
【００１４】
さらに、読出しおよび書込み動作に対応するタイミング期間を最適化する付加的な機能がソフトウエア構成を必要とすることなく提供される。本発明では、おのおのの読出しおよび書き込み動作のタイミング期間の長さは前に述べた制御レジスタに記憶された対応する組のビットによっておのおののバスサイクルの間に決定される。所定のチップ選択信号が肯定されたとき、前記対応する組のビットのおのおのが内部メモリから読出されかつ制御レジスタに格納される。従って、読出しおよび書込み動作のおのおののタイミング期間の長さを決定するために何らのソフトウエアのプログラミングも必要とされない。ほとんど介在を必要とすることなくそのような柔軟性を提供することにより、本発明はすべての集積回路マイクロプロセッサとともに使用するための低価格のチップ選択論理回路を提供する。
【００１５】
【発明の実施の形態】
以下の説明では、本発明を実施する１実施形態に係わるデータ処理システムの接続および動作につきより詳細に説明する。
【００１６】
＜本発明の接続関係＞
本発明の接続関係の以下の説明においては、用語「バス」は、データ、アドレス、制御、またはステータスのような、１つまたはそれ以上の種々の形式の情報の転送のために使用される複数の信号または導体に言及するために使用される。用語「肯定する」および「否定する」は信号、ステータスビット、または同様の装置を、それぞれ、その論理的に真のまたは論理的に偽の状態にすることに言及する場合に使用される。もし論理的に真の状態が論理レベル“１”であれば、論理的に偽の状態は論理レベル“０”である。また、もし論理的に真の状態が論理レベル“０”であれば、論理的に偽の状態は論理レベル“１”である。
【００１７】
さらに、角型かっこ（ｂｒａｃｋｅｔｓ）はバスの導体またはある値のビットロケーションを示すために使用される。例えば、「バス６０［０−７］」または「バス６０の導体［０−７］」はバス６０の８つの下位の導体を示し、かつ「アドレスビット［０−７］」または「アドレス［０−７］」はあるアドレス値の８つの下位ビットを示す。ある数に先行する記号“＄”はその数が１６進形式または１６をベースとした形式で表されることを示す。ある数に先行する記号“％”はその数が２進形式でまたは２をベースとした形式で表されることを示す。
【００１８】
次に図１を参照すると、図１はデータプロセッサ１０、メモリバンク５５、および集積回路７０を有するデータ処理システム１５を示している。データプロセッサ１０は中央処理ユニット（ＣＰＵ）１２、システム統合回路２２、およびキャッシュメモリユニット４４を含む。メモリバンク５５はメモリ５６およびメモリ５８を含む。本発明の１実施形態では、データプロセッサ１０およびメモリ５６および５８のおのおのは別個の集積回路として構成される。本発明の別の実施形態では、データ処理システム１５のすべては単一の集積回路上に構成される。
【００１９】
図１においては、メモリバンク５５のメモリ５６はデータバス［０−１５］を受けるためにバス６０の導体［０−１５］に結合されたデータポートを有する。メモリ５６はまたバス６２の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５６は第２のチップ選択信号を受けるために「チップ選択１」導体に結合されたチップ選択入力（＊ＣＳ）を有する。なお、ここで記号“＊”は信号の論理的反転を示し、いわゆる上線に対応する。メモリ５６はまた「出力イネーブル」信号に結合された出力イネーブル入力（＊ＯＥ）および「書込みイネーブル」信号に結合された「読出し／＊書込み」（Ｒ／＊Ｗ）入力を有する。メモリ５６はまた「イネーブルバイト」信号２０８に結合された上位バイト（＊ＵＢ）入力および「イネーブルバイト」信号２１０に結合された下位バイト（＊ＬＢ）入力を有する。
【００２０】
メモリバンク５５のメモリ５８はデータビット［１６−３２］を受けるためにバス６０の導体［１６−３１］に結合されたデータポートを有する。メモリ５８はまたバス６２の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５８は第２のチップ選択信号を受けるために「チップ選択１」導体６５に結合されたチップ選択入力（＊ＣＳ）を有する。メモリ５８はまた「出力イネーブル」信号に結合された出力イネーブル入力（＊ＯＥ）および「書込みイネーブル」信号に結合された「読出し／＊書込み」（Ｒ／＊Ｗ）入力を有する。メモリ５８はまた「イネーブルバイト」信号２０４に結合された上位バイト（＊ＵＢ）入力および「イネーブルバイト」信号２０６に結合された下位バイト（＊ＬＢ）入力を有する。
【００２１】
データプロセッサ１０はバス６０および６２によってかつチップ選択導体６５によってメモリバンク５５に結合されている。データプロセッサ１０はバス６０によりかつ「チップ選択２」導体６６により集積回路７０に結合されている。集積回路７０の多重化（ｍｕｘｅｄ）アドレス／データポートはバス６０によりアドレスおよびデータ値の双方を通信する。集積回路７０はバス６２には結合されておらずかつバス６２からはアドレスまたはデータ値を受信しない。
【００２２】
本発明のいくつかの実施形態においては、データプロセッサ１０は単一の集積回路上に形成されることに注目すべきである。いくつかの実施形態では、データプロセッサ１０は単一チップのマイクロコントローラである。別の実施形態では、データプロセッサ１０は任意の形式の電気回路を使用して実施できる。メモリ５６および５８は任意の形式のメモリでよい。データ処理システム１５の別の実施形態は、より多くの、より少ない、あるいは異なる周辺装置（７０）を含むことができる。さらに、バス６０および６２は３２ビットのバスとして示されているが、本発明の別の実施形態ではバス６０および６２に任意の数のビットを使用することができる。
【００２３】
図２は、キャッシュメモリユニット４４の一部を示す。キャッシュメモリユニット４４はタグメモリ１５６、ステータスアレイ１５８、およびデータキャッシュ１６０を具備する。ステータスアレイ１５８はタグメモリ１５６とデータキャッシュ１６０との間に結合されている。
【００２４】
図３は、本発明の１実施形態に係わる図１のシステム統合回路２２の一部を示す。システム統合回路２２は制御レジスタ９４、バス結合回路１００、比較回路１０１、制御回路１０２、チップ選択発生回路１０４、デコード論理１０５、ターミナル１２３、ターミナル１２４、ターミナル１２６、およびターミナル１２８を含む。バス２４は双方向的にアドレス、データ、および制御情報を制御レジスタ９４、制御回路１０２、およびバス結合回路１００のおのおのに転送する。アドレスバス１１０はアドレスビット［０−３１］をバス結合回路１００に提供するバス２４の一部である。データバス１１２はデータビット［０−３１］をバス結合回路１００に提供するバス２４の一部である。制御バス１１６は制御情報をバス結合回路から制御回路１０２に提供するバス２４の一部である。本発明のいくつかの実施形態においては、制御回路１０２は外部バスサイクル制御信号（例えば、アドレスストローブ、データストローブ、書込みイネーブル、コラムアドレスストローブ、ローアドレスストローブ、読出し／書込み、その他）を１つまたはそれ以上のターミナル（図示せず）によってデータプロセッサ１０の外部に提供できる。バス２４はＣＰＵ１２が制御レジスタ９４に読出しおよび書込みアクセスを行うことができるように制御レジスタ９４に結合されている。バス２４は制御情報を提供しかつ受けるために制御回路１０２に結合されている。バス２４はアドレスビット［０−３１］およびデータビット［０−３１］を通信するためにアドレスバス１１０およびデータバス１１２によってバス結合回路１００に結合されている。また、バス２４はアドレスバス［０−３１］の少なくとも一部を提供するために信号１１１を介して比較回路１０１に結合されている。
【００２５】
レジスタ９４は複数の周辺制御レジスタ９５（図３）およびチップ選択制御レジスタ（ここでは図示されていない）を含む。チップ選択制御レジスタはバスローディング制御ビット、アドレス範囲ビット、および他のチップ選択制御ビットを含む。バスローディング制御ビットは導体１１４によってバス結合回路１００に提供される。比較回路１０１はチップ選択制御レジスタに結合され前記アドレス範囲ビット、かつ多分１つまたはそれ以上の他のチップ選択制御ビットを受ける。比較回路１０１は複数の導体１２１を介して制御回路１０２へと比較結果信号を提供する。制御回路１０２は複数の導体１１６によってバス結合回路１００へ制御信号を提供し、かつ制御回路１０２は複数の導体１１８によってチップ選択発生回路１０４へ制御信号を提供する。制御回路１０２は制御レジスタ９４に双方向的に結合されている。本発明の１つの実施形態では、制御回路１０２は制御レジスタ９４に記憶されたチップ選択制御ビットから制御ビットを受けかつステータス情報を他のチップ選択制御ビットに提供し戻す。本発明の別の実施形態では、制御回路１０２およびバス結合回路１００の機能は１つの回路に結合することができる。
【００２６】
バス結合回路１００はバス６０を介して双方向的にターミナル１２４に結合されている。バス結合回路１００はバス６２を介して双方向的にターミナル１２６に結合されている。チップ選択発生回路１０４は複数のチップ選択導体６４〜６７を介して双方向的にターミナル１２８に結合されている。複数のターミナル１２４はデータプロセッサ１０の外部にバス６０を提供するために使用される。複数のターミナル１２６はデータプロセッサ１０の外部にバス６２を提供するために使用される。また、複数のターミナル１２８がデータプロセッサ１０の外部にチップ選択信号６４〜６７を提供するために使用される。
【００２７】
集積回路ターミナル１２４，１２６および１２８は電気的信号をデータプロセッサ１０からまたはデータプロセッサ１０へ転送できる任意の形式の装置とすることができる。例えば、集積回路ターミナル１２４，１２６および１２８は集積回路ピン、はんだバンプ、またはワイヤ導体とすることができる。
【００２８】
次に図４を参照すると、図４は本発明の１実施形態に係わる図３の制御レジスタ９４の一部を示す。本発明の１実施形態では、制御レジスタ９４の該一部は複数のレジスタ３００〜４００を含み、該複数のレジスタの内の所定の１つが前記複数のチップ選択信号の内の所定の１つに対応する。例えば、第１のチップ選択信号は制御レジスタ３００に対応し、かつ最後のチップ選択信号は制御レジスタ４００に対応する。複数のレジスタのおのおのは複数のアドレスビットＡ［３１：２０］を含み、これは読出しまたは書込み動作の間にアクセスされるべきメモリのベースアドレスを規定する。例えば、メモリバンク５５は第１のベースアドレスによってアクセスすることができかつ第２のメモリ回路（ここでは図示されていない）は第２のベースアドレスによってアクセスすることができる。
【００２９】
前記複数の制御レジスタ３００および４００のおのおのはまた「マスク」値を含み、該「マスク」値は前記複数の制御レジスタ３００および４００のおのおのに格納されたベースアドレスの対応する複数のアドレスビットに記憶されたベースアドレスの部分をマスクすることができるアドレスマスク値を格納する。ここで説明される発明の実施形態では、前記「マスク」値はアドレスビット１１〜５をマスクするために使用される。
【００３０】
前記複数の制御レジスタ３００および４００のおのおのはまた「１次アクセス（Ｐｒｉｍａｒｙ  Ａｃｃｅｓｓ：ＰＡ）」値を含む。該ＰＡ値はデータプロセッサ１０が外部メモリから第１のデータ値をアクセスできる時間の長さを集合的に指示する３つの制御ビットを含む。ここで説明される本発明の実施形態では、外部メモリはメモリバンク５５のメモリ５６およびメモリ５８の内の１つとすることができる。
【００３１】
前記ＰＡ値が％０００の値を有する場合、データプロセッサ１０は外部メモリに対し何らのタイミングも提供しない。むしろ、データプロセッサ１０は外部メモリ１０がメモリアクセス動作を外部的に終了できるようにする。ＰＡ値が％００１の値を有する場合、データプロセッサ１０は４つのハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。前記ＰＡ値が％０１０の値を有する場合、データプロセッサ１０は５つのハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。前記ＰＡ値が％０１１の値を有する場合、データプロセッサ１０は６つのハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。前記ＰＡ値が％１００の値を有する場合、データプロセッサ１０は７つのハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。前記ＰＡ値が％１０１の値を有する場合、データプロセッサ１０は９個のハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。前記ＰＡ値が％１１０の値を有する場合、データプロセッサ１０は１２のハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。前記ＰＡ値が％１１１の値を有する場合、データプロセッサ１０は１５のハーフクロックサイクルの後に外部メモリへの第１のアクセスを終了する。
【００３２】
前記ＰＡ値と対応するタイミング結果との関係は以下の表１に与えられている。
【表１】
ＰＡ値                タイミング機能
−−−−−−−−−−−−−−−−−−−−−−−−−−
０００          タイミングなし、外部的に終了
００１          ４ハーフクロックサイクル
０１０          ５ハーフクロックサイクル
０１１          ６ハーフクロックサイクル
１００          ７ハーフクロックサイクル
１０１          ９ハーフクロックサイクル
１１０          １２ハーフクロックサイクル
１１１          １５ハーフクロックサイクル
【００３３】
前記複数の制御レジスタ３００および４００はまた「２次アクセス（Ｓｅｃｏｎｄａｒｙ  Ａｃｃｅｓｓ：ＳＡ）」値を含む。該ＳＡ値はデータプロセッサ１０がバーストアクセス動作を行うことができる時間の長さを集合的に指示する３つの制御ビットを含む。前に述べたように、バーストアクセス動作の間は、データプロセッサ１０は外部メモリから第１のデータ値をアクセスした後に所定の数のデータ値をアクセスする。前述のように、外部メモリはメモリバンク５５のメモリ５６およびメモリ５８の内の１つとすることができる。
【００３４】
前記ＳＡ値が％０００の値を有する場合、データプロセッサ１０は外部メモリのバーストアクセスをサポートせずかつ何らの外部タイミングも提供しない。ＳＡ値が％００１の値を有する場合、データプロセッサ１０は１つのハーフクロックサイクルの後に外部メモリへの引き続くアクセスを終了する。ＳＡ値が％０１０の値を有する場合、データプロセッサ１０は２つのハーフクロックサイクルの後に外部メモリへの引き続くアクセスを終了する。ＳＡ値が％０１１の値を有する場合、データプロセッサ１０は３つのハーフクロックサイクルの後に外部メモリへのその後のアクセスを終了する。ＳＡ値が％１００の値を有する場合、データプロセッサ１０は４つのハーフクロックサイクルの後に外部メモリへの後のアクセスを終了する。ＳＡ値が％１０１の値を有する場合、データプロセッサ１０は５つのハーフクロックサイクルの後に外部メモリへの後のアクセスを終了する。ＳＡ値が％１１０の値を有する場合、データプロセッサ１０は６つのハーフクロックサイクルの後に外部メモリへの後のアクセスを終了する。ＳＡ値が％１１１の値を有する場合、データプロセッサ１０は７つのハーフクロックサイクルの後に外部メモリへの後のアクセスを終了する。
【００３５】
ＳＡ値および対応するタイミング結果の関係は以下の表２に示されている。
【表２】
ＳＡ値          タイミング機能
−−−−−−−−−−−−−−−−−−−−−−−−−
０００          バーストアクセスサポートなし
００１          １ハーフクロックサイクル
０１０          ２ハーフクロックサイクル
０１１          ３ハーフクロックサイクル
１００          ４ハーフクロックサイクル
１０１          ５ハーフクロックサイクル
１１０          ６ハーフクロックサイクル
１１１          ７ハーフクロックサイクル
【００３６】
前記複数のレジスタ３００〜４００のおのおのはまたＷＰ（書込みパルス）値を含む。該ＷＰ値は「書込みイネーブル」信号がメモリアクセス動作の間にアクティブに留っている時間の量を指示する。
【００３７】
本発明の第１の実施形態では、前記ＷＰ値は書込みイネーブル信号が肯定される時間の長さを示す。例えば、ＷＰ値が％０００の値を有する場合は、書込みイネーブル信号は１クロックサイクルの間肯定される。ＷＰ値が％００１の値を有する場合は、書込みイネーブル信号は２クロックサイクルの間肯定される。ＷＰ値が％０１０の値を有する場合は、書込みイネーブル信号は３クロックサイクルの間肯定される。ＷＰ値が％０１１の値を有する場合は、書込みイネーブル信号は４クロックサイクルの間肯定される。ＷＰ値が％１００の値を有する場合は、書込みイネーブル信号は５クロックサイクルの間肯定される。ＷＰ値が％１０１の値を有する場合は、書込みイネーブル信号は６クロックサイクルの間肯定される。ＷＰ値が％１１０の値を有する場合は、書込みイネーブル信号は７クロックサイクルの間肯定される。ＷＰ値が％１１１の値を有する場合は、書込みイネーブル信号は８クロックサイクルの間肯定される。
【００３８】
本発明の第２の実施形態では、前記ＷＰ値は書込みイネーブル信号が固定された長さの動作の間肯定される前に経過しなければならない遅延時間を示すことができる。本発明の第２の実施形態では、ＷＰ値が％０００の値を有する場合は、書込みイネーブル信号は１クロックサイクルの後に肯定される。ＷＰ値が％００１の値を有する場合は、書込みイネーブル信号は２クロックサイクルの後に肯定される。ＷＰ値が％０１０の値を有する場合は、書込みイネーブル信号は３クロックサイクルの後に肯定される。ＷＰ値が％０１１の値を有する場合は、書込みイネーブル信号は４クロックサイクルの後に肯定される。ＷＰ値が％１００の値を有する場合は、書込みイネーブル信号は５クロックサイクルの後に肯定される。ＷＰ値が％１０１の値を有する場合は、書込みイネーブル信号は６クロックサイクルの後に肯定される。ＷＰ値が％１１０の値を有する場合は、書込みイネーブル信号は７クロックサイクルの後に肯定される。ＷＰ値が％１１１の値を有する場合は、書込みイネーブル信号は８クロックサイクルの後に肯定される。
【００３９】
ＷＰ値と対応するタイミング結果との関係は以下の表３に与えられている。
【表３】
ＷＰ値            タイミング機能
−−−−−−−−−−−−−−−−−−−−−−
０００          １クロックサイクル
００１          ２クロックサイクル
０１０          ３クロックサイクル
０１１          ４クロックサイクル
１００          ５クロックサイクル
１０１          ６クロックサイクル
１１０          ７クロックサイクル
１１１          ８クロックサイクル
【００４０】
前記ＷＰ値に加えて、制御レジスタ３００および４００のおのおのは転送オフ時間（ＴＯＦＦ）値を含み、該ＴＯＦＦ値はメモリバンク５５または集積回路７０のような外部装置に対しバス６０を譲渡するためにデータプロセッサ１０によって要求される時間量を示す。ＴＯＦＦ値が％００である場合は、データプロセッサ１０はバス６０を譲り渡すために１クロックサイクルを必要とする。ＴＯＦＦ値が％０１である場合は、データプロセッサ１０はバス６０を譲り渡すために２クロックサイクルを必要とする。ＴＯＦＦ値が％１０である場合は、データプロセッサ１０はバス６０を譲り渡すために３クロックサイクルを必要とする。ＴＯＦＦ値が％１１である場合は、データプロセッサ１０はバス６０を譲り渡すために４クロックサイクルを必要とする。
【００４１】
制御レジスタ３００および４００のおのおのはまたＭＸビットを含む。ＭＸビットはシステム統合ユニット２２の部分が情報を多重化された様式であるいは多重化されない様式で提供すべきかを指示する。
【００４２】
本発明の別の実施形態ではより多くの、より少ない、あるいは異なるレジスタビットフィールドを使用することができ、かつおのおののレジスタビットフィールドは制御、ステータス、または制御およびステータスの双方のために使用できることに注意を要する。さらに、本発明の別の実施形態ではＥＢＣビットのようなビットフィールドを１つまたはそれ以上の別個のレジスタに配置することができる。また、本発明の異なる実施形態では図４に示されるレジスタビットフィールドのおのおのに対し任意の数のビットを含ませることができる。さらに、本発明のいくつかの実施形態では、１つまたはそれ以上のレジスタビットフィールドの制御機能はより少ないレジスタビットフィールドへと組み合わせかつ符号化することができる。
【００４３】
またＷＰビットの機能は書込みイネーブル信号の幅あるいは固定の幅の書込みイネーブル信号が外部装置に提供される前に遅延される時間の長さを与えることに限定されないことに注目すべきである。実際上、本発明の別の実施形態では、ＷＰビットの機能は前記複数の制御レジスタ３００および４００における他のビットによって決定することができる。従って、１つのタイプの外部メモリまたは装置に対しては、ＷＰビットは書込みイネーブル信号の幅を指示することができ、一方第２のタイプの外部メモリまたは装置に対しては、ＷＰビットは固定幅の書込みイネーブル信号が外部装置に提供される前に遅延される時間の長さを指示することができる。
【００４４】
＜本発明の動作＞
次に本発明の動作につきより詳細に説明する。図１に示されるデータ処理システムの動作の間に、データプロセッサ１０はメモリバンク５５または集積回路７０に格納されたデータをアクセスすることができる。これらの外部装置のおのおのは異なるインタフェースを必要とするかもしれない。例えば、図１に示される例では、メモリバンク５５のメモリ５６および５８のおのおのは１６ビットのデータバスのビット幅を有する。さらに、メモリ５６および５８はデータプロセッサ１０が下位バイトのみあるいは上位および下位バイトの双方が対応するメモリから読み出されるべきかを特定することを要求する。さらに、集積回路７０はデータプロセッサ１０との多重化されたデータバスインタフェースを必要とする。メモリバンク５５のメモリおよび集積回路７０のインタフェースにおけるかなりの相違があっても、データプロセッサ１０において実施される本発明はおのおのの外部装置に付加的な論理回路またはソフトウエアの介在なしに適切な制御およびデータ値を提供する。
【００４５】
本発明をより詳細に説明する前に、データ処理システム１０の動作の一般的な説明を行う。データ処理システム１５においては、外部装置のおのおのはデータプロセッサ１０のメモリマップ内にアドレス範囲を割り当てられる。データプロセッサ１０がメモリバンク５５に対応する第１のアドレス範囲内のアドレスにアクセスする場合、「チップ選択１」信号６５が肯定されてメモリ５６および５８をイネーブルする。同様に、データプロセッサ１０が集積回路７０に対応する第２のアドレス範囲内のアドレスにアクセスする場合、「チップ選択２」信号が肯定される。
【００４６】
複数の「チップ選択」信号の内の１つが肯定されたとき、他の制御情報も対応する外部装置と正しくインタフェースを行うために提供されなければならない。例えば、データプロセッサ１０がメモリバンク５５と関連するアドレスロケーションにアクセスしたことを示すために「チップ選択１」信号が肯定されたものと仮定する。前述のように、「チップ選択１」信号が肯定されたとき、対応する外部装置と正しくインタフェースを行うために他の制御情報も提供されなければならない。例えば、「チップ選択１」信号が肯定されても、「出力イネーブル」信号および「書込みイネーブル」信号を肯定されなければならない。さらに、メモリ５６および５８のおのおのは「上位バイト（ＵＢ）」イネーブル入力および「下位バイト（ＬＢ）」イネーブル入力を必要とするから、いずれかのメモリに対応する２つの「イネーブルバイト」信号の内の少なくとも１つが肯定されなければならない。図１に示される例では、メモリ５６および５８は１６ビットを有するデータを提供する。該データは１６ビットを有するから、メモリ５６および５８もまたデータプロセッサ１０がこのデータ値の上位バイトおよび下位バイトの内の一方または双方がデータプロセッサ１０と通信されるべきことを特定することを要求する。従って、この例では、前記複数の「バイトイネーブル」信号は選択的にメモリ５６または５８をイネーブルしてデータの上位および下位バイトの内の一方または双方を通信しなければならない。データが読み出されるかあるいは書き込まれるかはメモリ５６および５８のおのおののＲ／＊Ｗ入力に提供される「書込みイネーブル」信号の値によって決定される。
【００４７】
単にデータがメモリ５６および５８の一方または双方に対して読み出されまたは書き込まれるべきかを示すことに加えて、前記「書込みイネーブル」信号はそのようなメモリアクセスを行う場合に外部装置にタイミング情報を提供する。前に述べたように、このタイミング情報の多くはアクセスされている外部装置に依存する。例えば、メモリバンク５５のメモリ５６および５８のような、いくつかの外部装置はデータプロセッサ１０によって書き込まれるデータ値を記憶するのに多少の時間を必要とする。本発明はアクセスされている外部装置の形式に依存して「書込みイネーブル」信号が肯定されるべき時間の長さを最適化するためのメカニズムを提供する。
【００４８】
さらに、前に説明したように、バーストアクセス動作のような、いくつかの形式のメモリアクセス動作においては、最初のメモリ読出しアクセス動作はその後の読出しアクセス動作よりも多くの時間を必要とするであろう。この形式の動作に応じて、本発明は現在のメモリ読出し動作の一連の順序に応じて「出力イネーブル」信号の長さを最適化する。「出力イネーブル」信号および「書込みイネーブル」信号を必要とするこれらの動作のおのおのについては引き続きより詳細に説明する。
【００４９】
本発明の機能を実施するために、前記複数の制御レジスタ９４（図４に示されている）は外部メモリアクスセ動作の間に「書込みイネーブル」信号の機能を制御する。前記複数の制御レジスタ９４および「書込みイネーブル」信号の動的な制御可能性については後により詳細に説明する。
【００５０】
データプロセッサの動作の間に、複数の制御レジスタ９４はメモリアクセスを行うデータ処理動作の実行に先立って制御情報が書き込まれる。さらに、データプロセッサ１０の動作の間に、ＣＰＵ１２は外部バスサイクルを開始することができる。外部バスサイクルはバス６０および６２を介してデータプロセッサ１０の外部にドライブされるバスサイクルである。ＣＰＵ１２はアドレス値、対応するデータ値、および適切な制御信号をバス２４上にドライブすることにより外部バスサイクルを開始する。比較回路１０１はバス２４からアドレス値をかつ制御レジスタ９４の複数の制御レジスタ３００および４００の内の１つのビット［０：１０］から複数のアドレス範囲ビットを受ける。比較回路１０１は次に受信したアドレス値に関連するアドレス範囲を決定する。本発明の１つの実施形態では、比較回路１０１はバス２４からのアドレス値の少なくとも一部を前記複数の制御レジスタ９４によって提供されるおのおのの組のアドレス範囲ビットと比較する。本発明においては、アドレスビット［３１：２０］は前記複数の制御レジスタ９４のおのおのによって提供される。しかしながら、本発明の別の実施形態では、複数のアドレス範囲ビットはアドレス範囲を特定するために任意の方法および任意の数のビットフィールドを使用することができる。
【００５１】
比較回路１０１は次に制御信号１２１を制御回路１０２に転送する。制御信号１２１はどのアドレス範囲がかつ、従って、どの「チップ選択」信号および前記複数のレジスタ３００〜４００（図４に示される複数の制御レジスタ９４の内の）どの１つが制御情報を制御回路１０２に提供するために使用されるかを示す。制御回路１０２は次に前記複数の「チップ選択」信号の内のどれが肯定されるべきかを選択するために制御信号１１８をチップ選択発生回路１０４に提供する。制御回路１０２はまた前記複数のレジスタ３００〜４００の内のどれが選択されるべきかを選択するために導体１２２を介して制御信号を前記複数の制御レジスタ９４に送る。
【００５２】
たとえば、もし受信されたアドレス値が第１の複数のアドレス範囲ビットによって特定される第１のアドレス範囲にあれば、制御回路１０２は前記複数の制御レジスタ９４の内の第１の制御レジスタを選択することになる。該第１の制御レジスタが選択されたとき、該第１の制御レジスタはＥＢＣ制御信号に論理回路１０５をデコードするためそこに格納されたＥＢＣビット（ここでは示されていない）の値にもとづきある論理値を与える。さらに、前記第１の制御レジスタは第１のＷＰ値、第１のＰＡ値、および第１のＳＡ値を制御回路１０２に提供する。同様に、もし第２の受信アドレス値が第２の複数のアドレス範囲ビットによって特定される第２のアドレス範囲にあれば、制御回路１０２は前記複数の制御レジスタ９４の内の第２の制御レジスタを選択することになる。第２の制御レジスタが選択されたとき、該第２の制御レジスタは論理回路１０５をデコードするためにそこに格納されたＥＢＣビットの値にもとづきある論理値をＥＢＣ制御信号に与える。さらに、第２の制御レジスタは第２のＷＰ値、第２のＰＡ値、および第２のＳＡ値を制御回路１０２に提供する。ＷＰ値、ＰＡ値、およびＳＡ値を所定の「チップ選択」信号に関連する複数の制御レジスタ３００および４００の内の１つに格納された値に応じて動的に提供することにより、前記「書込みイネーブル」および「出力イネーブル」信号が何らかの形式の外部ソフトウエアまたはハードウエアの介在なしにデータプロセッサ１０によるおのおののメモリアクセスに際して動的に変更できる。同様に、所定の「チップ選択」信号に関連する制御レジスタに格納された値に応じてＥＢＣ制御信号の値を決定することにより、ＥＢＣ制御信号もまた何らかの形式のソフトウエアの介在なしにデータプロセッサ１０によるおのおののバイトのアクセスに際して動的に変更することができる。
【００５３】
前に述べたように、複数の制御レジスタ９４は導体１２２を介してチップ選択制御ビットを制御回路１０２に提供しかつ「選択」信号１１４をバス結合回路１００に提供する。「選択」信号１１４によって提供される値にもとづき、バス結合回路１００はバス６０および６２の内のどれによって情報が通信されるべきかを決定する。制御回路１０２は前記複数の導体１１６を介してタイミングまたは他の制御情報をバス結合回路１００に提供することができる。さらに、前記複数の制御レジスタ９４が導体１２２を介してチップ選択制御ビットを制御回路１０２に提供するとき、制御回路１０２はまたそれに応じて「書込みイネーブル」、「出力イネーブル」および適切な「チップ選択」信号を発生する。
【００５４】
図３において、複数のターミナル１２４はデータプロセッサ１０の外部にバス６０を提供することに注目すべきである。複数のターミナル１２６はバス６２をデータプロセッサ１０の外部に提供し、かつ複数のターミナル１２８はチップ選択信号６４〜６７をデータプロセッサ１０の外部に提供する。
【００５５】
複数のターミナル１２８によって提供される「イネーブルバイト」を発生するため、デコード論理回路１０５は「アドレス」導体１１０によって通信されるアドレス値の一部、ＥＢＣ制御信号、「サイズ」信号、およびＲ／＊Ｗ信号を論理的に組み合せる。Ｒ／＊Ｗ信号はデータプロセッサ１０が読出しまたは書込み動作を行っているか否かを指示する。さらに、本発明のこの実施形態では、前記アドレス値はアクセスされるアドレスのアドレスビット０（Ａ０）および１（Ａ１）に対応する。ＥＢＣ制御信号は複数の制御レジスタ９４（ここでは図示されていない）の内の１つにおけるＥＢＣビットの値に応じて選択的に肯定される。「サイズ」情報もまたデータプロセッサ１０によるアクセスのサイズを決定するためにデコード論理１０５によって必要とされる。
【００５６】
一例として、データプロセッサ１０によってアクセスされる第１のアドレスがメモリバンク５５に格納されたメモリに対応するものと仮定する。従って「チップ選択１」信号が肯定される。さらに、データ処理システム１５のユーザが複数の制御レジスタ９４を適切にプログラムしたものと仮定する。従って、制御回路１０２がメモリバンク５５がアクセスされたことを示した場合、複数の制御レジスタ９４の対応する１つもアクセスされる。複数の制御レジスタ９４の対応する１つはＥＢＣ制御信号をデコード論理１０５に提供する。メモリバンク５５は８ビットより大きな幅のデータを有するメモリのみを含むから、デコード論理１０５はアクセスされたメモリロケーションに対応する「イネーブルバイト」信号を肯定するのみである。
【００５７】
この第１の例では、第１の「イネーブルバイト」信号がＵＢ入力のために必要であり、かつ第２の「イネーブルバイト」信号がアクセスされているＬＢ入力のために必要である。さらに、この第１の例では、デコード論理１０５はＥＢＣ制御信号、「サイズ」信号、および「アドレス」信号に応じて「イネーブルバイト」信号を肯定する。従って、「サイズ」信号が４つのバイトがアクセスされるべきであることを示した場合には、「イネーブルバイト」信号２０４〜２１０のおのおのが肯定されてデータプロセッサ１０がメモリ５６およびメモリ５８の双方に格納された上位および下位バイトのデータをアクセスする。
【００５８】
もし単一のバイトのみがアクセスされるべきであれば、「サイズ」信号はこの要求をデコード論理１０５に指示する。「アドレス」信号は次に上位バイトまたは下位バイトのいずれがアクセスされるべきであるかを決定するために使用される。この例では、もしデータプロセッサ１０がある値をメモリ５６に格納されたアドレス値の上位バイトにのみ書き込めば、「イネーブルバイト２０８」信号が肯定される。さらに、「チップ選択１」信号および「書込みイネーブル」信号が肯定される。
【００５９】
同様に、もし２つのバイトがアクセスされるべきであれば、「サイズ」信号はこの要求をデコード論理１０５に指示する「アドレス」信号は次に上位バイトおよび下位バイトの双方がアクセスされるべきか否かを決定するために使用される。この例では、もしデータプロセッサ１０が１６ビットの値をメモリ５６に格納されるアドレス値に書き込めば、「イネーブルバイト２０８」信号および「イネーブルバイト２１０」信号の双方が肯定されることになる。さらに、「チップ選択１」信号および「書込みイネーブル」信号が肯定される。
【００６０】
これらの状況のおのおのにおいて、制御回路１０２はデータプロセッサ１０によって実行されるメモリアクセス動作および複数の制御レジスタ３００および４００に格納された制御値に応じて「書込みイネーブル」信号を肯定する。従って、データプロセッサ１０があるデータ値をメモリバンク５５のメモリロケーションに書き込むとき、「チップ選択１」信号が肯定される。「チップ選択１」信号に対応する前記複数の制御レジスタ３００および４００の内の１つがそこに格納されたＷＰ値、ＰＡ値、およびＳＡ値を制御回路１０２に提供する。制御回路１０２はその後該ＷＰ，ＰＡおよびＳＡ値のおのおのを使用して外部ユーザによって決定される様式でメモリバンク５５を動的にアクセスする。制御回路１０２に提供されるＷＰ，ＰＡおよびＳＡ値は外部メモリまたは装置をアクセスするために肯定される「チップ選択」信号によって動的に決定されることに注目すべきである。従って、「チップ選択１」信号がメモリバンク５５にアクセスするために肯定されたとき、第１の組のＷＰ，ＰＡおよびＳＡ値がデータプロセッサ１０の動作を制御するために使用される。同様に、集積回路７０が「チップ選択２」信号によりアクセスされる場合は、第２の組のＷＰ，ＰＡおよびＳＡ値がデータプロセッサ１０の動作を制御するために使用される。
【００６１】
データ処理システム１５におけるＷＰ，ＰＡおよびＳＡ値の使用の例については後により詳細に説明する。
【００６２】
＜メモリアクセス動作および書込みパルス（ＷＰ）値＞
データプロセッサ１０が書込み動作を実行するとき、制御回路１０２はプログラムされたＷＰ値に適合する様式で「書込みイネーブル」信号を肯定する。
【００６３】
前に述べたように、ＷＰ値は外部ユーザによってプログラムされかつタイミングサイクルごとのベースで選択的にアクセスされる。データプロセッサ１０が外部装置をアクセスするとき、対応する制御レジスタもまたアクセスされて適切なタイミングおよび制御情報を外部装置に提供する。従って、おのおののタイミングサイクルに際して、異なるチップ選択レジスタおよび異なるタイミングおよび制御情報がアクセスされる。本発明のこの実施形態では、ＷＰ値は書込み動作の長さを動的にかつ現在アクセスされているメモリロケーションに応じて制御する。この機能はユーザに、外部装置に読出しおよび書込みタイミング制御を提供するのに必要とされる外部集積回路ピンの数を増大することなく、より大きな機能的な柔軟性を与える。さらに、ＷＰ値は外部装置のために読出しおよび書込みアクセスを行うのに必要とされるタイミングがその装置の仕様に従って最適化されるようにユーザが外部装置のためのタイミングを最適化できるようにする。
【００６４】
図６は、読出し動作の間にメモリバンク５５に提供される「書込みイネーブル（＊ＷＥ）」信号に関するＷＰ値の効果を示すタイミング図である。図６において、「アドレス」信号がバス２４を介してシステム統合ユニット２２に提供されるものと仮定する。「アドレス」信号は「チップ選択１」信号および適切な「イネーブルバイト」信号（ここでは示されていない）を発生するために使用される。図６において、「チップ選択１」信号は＊ＣＳ信号で表現されていることに注意を要する。なお、記号“＊”は信号の論理的反転を示し、図面にも使用されている上線に対応する。「チップ選択１」信号が肯定されたとき、制御回路１０２は「出力イネーブル」信号をメモリバンク５５のメモリ５６および５８に提供する。図６においては、「出力イネーブル」信号は＊ＯＥ信号によって表されている。
【００６５】
さらに、これは読出し動作であり、かつ書込み動作でないから、制御回路１０２はメモリバンク５５のメモリ５６および５８のおのおのに提供される「書込みイネーブル」信号を否定する。「書込みイネーブル」信号は図６においては＊ＷＥ信号によって表されている。読出し動作（「読出しデータ」信号によって示されている）の間にアクセスされるデータはその後メモリバンク５５のメモリ５６および５８の内の一方または双方によって提供される。
【００６６】
この例では、書込み動作は実行されないから、ＷＰ値は読出し動作のタイミングに影響を与えない。この動作においては、複数の制御レジスタ３００および４００の内の対応する１つにおけるＰＡ値として格納された一次アクセス値は制御回路１０２がメモリバンク５５におけるメモリ５６および５８の一方または双方に対し「出力イネーブル（＊ＯＥ）」信号を肯定する時間量を決定する。図６に示された例では、アクセスされたメモリロケーションに対応する複数の制御レジスタ３００および４００の内の１つのＰＡ値は、「出力イネーブル（＊ＯＥ）」信号の肯定と外部装置からの有効なデータの受信との間に６つのハーフクロックサイクルが経過したから、％０１１の値を有する。ＰＡ値は後により詳細に説明する。
【００６７】
図７は、ＷＰ値がデータプロセッサ１０の書込み動作のタイミングに影響を与える第２のタイミング例を示す。図７において、「アドレス」信号がバス２４を介してシステム統合ユニット２２に提供されるものと仮定する。該「アドレス」信号は前記「チップ選択１」信号および適切な「イネーブルバイト」信号（ここでは図示されていない）を発生するために使用される。図７において、「チップ選択１」信号は＊ＣＳ信号によって表わされることに注意を要する。これは書込み動作であって、読出し動作ではないから、制御回路１０２はメモリバンク５５のメモリ５６および５８の各々に提供される「出力イネーブル」信号を否定する。「出力イネーブル」信号は図７においては＊ＯＥで表わされている。
【００６８】
さらに、「チップ選択１」信号が肯定された時、制御回路１０２は前記「書込みイネーブル」信号をメモリバンク５５のメモリ５６および５８に提供する。図７においては、「書込みイネーブル」信号は＊ＷＥ信号によって表わされている。書込み動作（「書込みデータ」信号によって示されている）の間にアクセスされるデータはその後メモリバンク５５のメモリ５６および５８の一方または双方に提供される。
【００６９】
この例では、データプロセッサ１０の２つの動作モードが示されたことに注意を要する。第１の動作モード、幅モード（ｗｉｄｔｈ  ｍｏｄｅ）、では、ＷＰ値は「書込みイネーブル」信号が肯定される時間の長さを示す。この場合、ＷＰ値は％０１に等しくかつ、従って、制御回路１０２は「書込みイネーブル」信号を２クロックサイクルの間肯定する（表３を参照）。「書込みイネーブル」信号が２クロックサイクルの間メモリバンク５５のメモリ５６および５８のうちの１つに対して肯定された時、適切な「イネーブルバイト」信号によってイネーブルされた装置（単数または複数）は「書込みイネーブル」信号が肯定されている２クロックサイクルの間にバス６０からデータをかつバス６２からアドレス情報を読出す。
【００７０】
動作の間に、データ処理システム１５のユーザは複数の制御レジスタ３００および４００の各々を外部装置に対しデータ値を書込むのに必要とされる時間量を最適化する様式でプログラムする。従って、図７に示される第１の例では、外部装置はそこにデータ値を格納するために少なくとも２クロックサイクルの間「書込みイネーブル」信号が肯定されることを要求する。
【００７１】
第２の動作モード、遅延モード、においては、ＷＰ値は固定の長さの時間の間「書込みイネーブル」信号が肯定される前に経過しなければならない時間の長さを示す。この場合、ＷＰ値は％１０に等しくかつ、従って、制御回路１０２は３クロックサイクルが経過した後「書込みイネーブル」信号を肯定する（表３を参照）。３クロックサイクルの後に、「書込みイネーブル」信号はメモリバンク５５のメモリ５６および５８のうちの１つに対し１クロックサイクルの間肯定され、適切な「イネーブルバイト」信号によってイネーブルされた装置（単数または複数）は「書込みイネーブル」信号が肯定されている単一のクロックサイクルの間にバス６０からデータをかつバス６２からアドレス情報を取り出す。
【００７２】
動作においては、データ処理システム１５のユーザは外部装置にデータ値を書き込むのに要求される時間量を最適化する様式で複数の制御レジスタ３００および４００の各々をプログラムする。従って、図７に示される第２の例では、外部装置はデータ値をそこに格納するために「書込みイネーブル」信号が３クロックサイクルの後に肯定されるべきことを要求する。
【００７３】
要するに、複数の制御レジスタ３００および４００の各々におけるＷＰ値は対応する外部装置の書込みタイミング要求を示す。ＷＰ値はアクセス毎のベースでアクセスされた外部装置に対する最適化された書込みタイミング期間を提供するようプログラムできる。さらに、前記ＰＡ値はアクセス毎のベースでアクセスされる外部装置に対する最適化された読出しタイミング期間を提供するために使用できる。ＰＡ値は後により詳細に説明する。ＰＡ値によって提供される読出しタイミング期間とは独立に書込みタイミング期間をプログラムするためにＷＰ値を与えることにより、データプロセッサ１０は種々の外部装置の読出しおよび書込み動作に対して独立に最も制限的な仕様に適合することができる。従って、書込み動作に関連するペナルティが非書込タイミングサイクルに関して避けることができる。言い換えれば、読出し動作はできるだけ迅速に実行することができかつ書込み動作と同じ時間量を消費することを要求されない。書込み動作は読出し動作より長いかあるいは短いから、タイミングサイクルはいずれの動作に対してもならびにアクセスされる外部装置のタイプに対しても最適化することができる。
【００７４】
＜ＰＡおよびＳＡ値を使用したメモリアクセス＞
前記複数の制御レジスタ３００および４００の各々は外部装置から第１のデータ値を読出すために必要とされる初期時間量に対するタイミング制御を提供するＰＡ（１次アクセス）値を含む。前記複数の制御レジスタ３００および４００の各々は外部装置からその後のデータ値を読出すために必要とされる各々の引き続く時間量のためのタイミング制御を提供するＳＡ（２次アクセス）値を含む。
【００７５】
前記複数の制御レジスタ３００および４００の各々におけるおけるＰＡおよびＳＡ値の使用は特に、データキャッシュ４４のような、キャッシュメモリがデータ処理システム１５に含まれている場合に重要である。例えば、データプロセッサ１０があらかじめ選択されたメモリロケーションから第１のデータ値をアクセスする場合、タグメモリ１５６が使用されて該第１のデータ値がデータキャッシュ１６０に記憶されているか否かを判定する。もしタグメモリ１５６が前記第１のデータ値がデータキャッシュ１６０に記憶されておりかつステータスアレイ１５８の対応するロケーションがデータキャッシュ１６０に記憶された第１のデータ値が有効であることを示していれば、前記第１のデータ値はデータキャッシュ１６０からアクセスされかつバス２４を介してＣＰＵ１２に提供される。データキャッシュ、タグメモリ、およびステータスアレイの使用方法についてはデータ処理技術の上でよく知られておりかつ以後はこれ以上詳細には説明しない。
【００７６】
しかしながらもしタグメモリ１５６が前記第１のデータ値がデータキャッシュ１６０に記憶されていないことを示した場合には、ＣＰＵ１２は前記第１のデータ値に対応するアドレスをシステム統合ユニット２２の部分に提供する。システム統合ユニット２２は該アドレスを使用して前記第１のデータ値がアクセスされるべき外部装置を示すチップ選択信号を発生する。
【００７７】
外部装置を選択するために該チップ選択信号が肯定された場合、前記複数の制御レジスタ３００および４００の内の対応する１つが前記ＰＡ，ＳＡおよびＷＰ値を含む複数の制御値を提供する。その後、外部装置がアクセスされた時、前記第１のデータ値が取り出されかつデータプロセッサ１０のデータキャッシュ１６０に格納される。さらに、もしデータプロセッサ１０がバースト動作モードで動作していれば、あらかじめ選択された数の付加的なデータ値もまた取り出されかつ将来のデータ処理動作の間に使用するためにデータキャッシュ１６０に格納される。読出されるその後のデータ値の各々は前記第１のデータ値よりもアクセスするのに少ない時間ですむ。
【００７８】
本発明によって実施されるＰＡおよびＳＡ値は外部ユーザが前記第１のデータ値の１次アクセスおよび複数の引き続くデータ値の複数の２次アクセスの双方のタイミングを最適化できるようにする。ＰＡ値はバースト動作の間における前記第１のデータ値の１次アクセスの間にデータプロセッサ１０が外部装置をアクセスするのに必要とされる時間量を動的に決定する。同様に、ＳＡ値はバースト動作の各々の２次アクセスの間にデータプロセッサ１０が外部装置をアクセスするのに必要とされる時間量を動的に決定する。
【００７９】
ＰＡ値およびＳＡ値がメモリアクセス動作の間に前記複数の制御レジスタ３００および４００のうちの１つから取り出された時、該ＰＡ値およびＳＡ値は制御回路１０２に与えられる。制御回路１０２は該ＰＡおよびＳＡ値をデコードしてあらかじめ選択された期間の間「出力イネーブル」信号を提供する。「出力イネーブル」信号は外部装置から第１のデータ値を読出すために前記ＰＡ値によって指示される第１の期間の間肯定される。同様に、「出力イネーブル」信号は外部装置からあらかじめ選択された数のデータ値を読出すためにＳＡ値によって指示される第２の期間の間肯定される。前記ＰＡ値およびＳＡ値は肯定された「チップ選択」信号に応じて動的に決定されることに注意を要する。従って、チップ選択信号が肯定される時、前記複数の制御レジスタ３００および４００の内の対応する１つに格納されたＰＡ値およびＳＡ値は制御回路１０２に提供される。
【００８０】
図１０は、バースト読出し動作が外部装置をアクセスするために肯定されたチップ選択信号に対応するＰＡおよびＳＡ値に応じて実行される第１の例を示す。図１０においては、「アドレス」信号がバス２４を介してシステム統合ユニット２２に提供されるものと仮定する。前記「アドレス」信号は「チップ選択１」信号および適切な「イネーブルバイト」信号（ここでは図示されていない）を発生するために使用される。図１０において、「チップ選択１」信号は＊ＣＳ信号によって表わされていることに注意を要する。「チップ選択１」信号が肯定されたとき、制御回路１０２は「出力イネーブル」信号をメモリバンク５５のメモリ５６および５８に提供する。図１０においては、「出力イネーブル」信号は＊ＯＥ信号によって表わされている。
【００８１】
図１０において、ＰＡ値は％０１１に等しくしたがってデータプロセッサ１０がメモリバンク５５のメモリ５６および５８から有効なデータにアクセスできる前に６つのハーフクロックサイクルが経過しなければならない。さらに、ＳＡ値は％００１に等しく、したがってデータプロセッサ１０がメモリバンク５５のメモリ５６および５８によって提供されるデータ値にアクセスできる前に１つだけのハーフクロックサイクルが経過しなければならない。さらに、これは読出し動作であり、かつ書込み動作でないから、制御回路１０２はメモリバンク５５のメモリ５６および５８の各々に提供される「書込みイネーブル」信号を否定する。「書込みイネーブル」信号は図１０においては＊ＷＥ信号によって表わされている。この例では、書込み動作は実行されないから、ＷＰ値は読出し動作のタイミングに影響を与えないことに注目すべきである。
【００８２】
バースト動作モードの間に外部メモリの１次および２次アクセスに対する最適のタイミングを反映するためにユーザが前記複数の制御レジスタ３００および４００の各々をプログラムできるようにすることにより、本発明のＰＡ値およびＳＡ値は効率的にバーストメモリ読出し動作を行なう。
【００８３】
図５は、バースト書込み動作が外部装置へのアクセスのために肯定されたチップ選択信号に対応するＰＡ値およびＳＡ値に応じて実行される第２の例を示す。図５においては、「アドレス」信号はバス２４を介してシステム統合ユニット２２に提供されるものと仮定する。「アドレス」信号は前記「チップ選択１」信号および適切な「イネーブルバイト」信号（ここでは図示されていない）を発生するために使用される。図５においては、「チップ選択１」信号は＊ＣＳ信号によって表わされていることに注目すべきである。「チップ選択１」信号が肯定されたとき、制御回路１０２は「出力イネーブル」信号および「書込みイネーブル」信号をメモリバンク５５のメモリ５６および５８に提供する。図５においては、「出力イネーブル」信号は＊ＯＥ信号によって表わされかつ「書込みイネーブル」信号は＊ＷＥ信号によって表わされている。
【００８４】
図５においては、ＰＡ値は％１０１に等しく、したがってデータプロセッサ１０がメモリバンク５５のメモリ５６および５８に有効なデータを書込むことができる前に９個のハーフクロックサイクルが経過しなければならない。さらに、ＳＡ値は％１００に等しく、したがってデータプロセッサ１０がメモリバンク５５のメモリ５６および５８にその後のデータ値を書き込むことができる前に４つのハーフクロックサイクルのみが経過する必要がある。さらに、これは書込み動作であり、かつ読出し動作ではないから、制御回路１０２はメモリバンク５５のメモリ５６および５８の各々に提供される「出力イネーブル」信号を否定する。「出力イネーブル」信号は図５では＊ＯＥによって表わされている。
【００８５】
前述のように、バーストモードの動作の間に外部メモリの１次および２次アクセスのための最適のタイミングを反映するためにユーザが前記複数の制御レジスタ３００および４００の各々をプログラムできるようにすることにより、本発明のＰＡ値およびＳＡ値は効率的にバーストメモリ書込み動作を行なう。
【００８６】
〈ＰＡ，ＳＡおよびＷＰビットの各々に応じて行なわれる動作〉
図８は、バースト書込み動作が前記ＰＡおよびＷＰビットの各々によって実現される書込み制御タイミングにより最善の書込みバーストサイクルタイムをもって実行されるタイミング例を示す。前の例と同様に、「アドレス」信号がバス２４を介してシステム統合ユニット２２に提供されるものと仮定する。「アドレス」信号は「チップ選択１」信号および適切な「イネーブルバイト」信号（ここでは図示されていない）を発生するために使用される。図８においては、「チップ選択１」信号は＊ＣＳ信号によって表わされていることに注意を要する。「チップ選択１」信号が肯定されたとき、制御回路１０２は「出力イネーブル」信号および「書込みイネーブル」信号をメモリバンク５５のメモリ５６および５８に提供する。図８においては、「出力イネーブル」信号は＊ＯＥ信号により表わされ、かつ「書込みイネーブル」信号は＊ＷＥ信号によって表わされている。
【００８７】
図８において、第１のデータ値が「アドレス」信号によって特定されるアドレスに書き込まれる１次アクセスが終了し、かつ２次アクセスの各々がその後タイミングサイクルＰ＋１から前進して実行される。この例では、前記ＷＰ値の使用は書込みバースト動作を行なうのに必要とされる時間量を決定する上でＳＡ値が無効になるようにするが、それはＳＡ値はＷＰ値によって与えられる制約を越えるタイミング標準を確立するからである。例えば、ＳＡ値は２次書込み動作が４つのハーフタイミングサイクルで行なわれることを特定することができ、一方ＷＰ値は全ての書込み動作が２つのハーフタイミングサイクルで行なわれることを要求する。ＷＰ値はＳＡ値よりも制限的なタイミング要求を課すから、ＳＡ値はバースト書込み動作のタイミング構造に影響を与えない。
【００８８】
さらに、前の例と同様に、データプロセッサ１０の２つの動作モードが図８に示されている。第１の動作モード、幅モード、では、ＷＰ値は「書込みイネーブル」信号が肯定される時間の長さを指示する。この場合、ＷＰ値は％０１に等しくかつ、したがって、制御回路１０２は「書込みイネーブル」信号を２クロックサイクルの間肯定する（表３を参照）。「書込みイネーブル」信号がメモリバンク５５のメモリ５６および５８の内の１つに対し２クロックサイクルの間肯定されたとき、適切な「イネーブルバイト」信号によってイネーブルされた装置（単数または複数）は「書込みイネーブル」信号が肯定されている２クロックサイクルの間にバス６０からデータをかつバス６２からアドレス情報を取り出す。
【００８９】
動作の間に、データ処理システム１５のユーザは外部装置にあるデータ値を書き込むのに要求される時間量を最適化する様式で複数の制御レジスタ３００および４００の各々をプログラムする。この第１の例では、書込み動作を行なうのに必要とされるサイクルタイムは１次アクセス（ＰＡ値によって決定される）を行なうのに必要なタイミングサイクルの数と［（ＷＰ＋１）×（ｎ−１）］のバーストタイミング値を加算したものに等しく、この場合ｎはバースト動作の間に書き込まれるべきメモリロケーションの数に等しい。したがって、図８に示される第１の例では、外部装置はデータ値をそこに格納するために「書込みイネーブル」信号が少なくとも２クロックサイクル肯定されることを要求する。
【００９０】
第２の動作モード、遅延モード、においては、ＷＰ値は「書込みイネーブル」信号が固定された時間の長さだけ肯定される前に経過しなければならない時間の長さを示す。この場合、ＷＰ値は％００に等しくかつ、したがって、制御回路１０２は１クロックサイクルが経過した後に「書込みイネーブル」信号を肯定する（表３を参照）。１クロックサイクルの後に、「書込みイネーブル」信号はメモリバンク５５のメモリ５６および５８の内の１つに対し単一のクロックサイクルの間肯定され、適切な「イネーブルバイト」信号によってイネーブルされた装置（単数または複数）は「書込みイネーブル」信号が肯定された単一のクロックサイクルの間にバス６０からデータをかつバス６２からアドレス情報を取り出す。
【００９１】
動作の間に、データ処理システム１５のユーザは書込みバースト動作の間に外部装置にデータ値を書き込むのに必要とされる時間量を最適化する様式で複数の制御レジスタ３００および４００の各々をプログラムする。この第２の例では、書込み動作を行なうのに必要とされるサイクルタイムは１次アクセスを行なうのに必要とされるタイミングサイクルの数（ＰＡ値によって決定される）に［（ＷＰ＋２）×（ｎ−１）］のバーストタイミング値を加算したものに等しく、この場合ｎはバースト動作の間に書き込まれるべきメモリロケーションの数に等しい。したがって、図８に示された第２の例では、外部装置はデータ値をその中に格納できるようにするための肯定の前に「書込みイネーブル」信号が少なくとも１クロックサイクル遅延されることを要求する。
【００９２】
これに対し、図９は前記ＰＡおよびＳＡビットの各々によって実現される書込み制御タイミングのため最善の書込みバーストサイクルタイムをもってバースト書込み動作が実行されるタイミング例を示す。前の例と同様に、「アドレス」信号がバス２４を介してシステム統合ユニット２２に提供されるものと仮定する。「アドレス」信号は「チップ選択１」信号および適切な「イネーブルバイト」信号（ここでは図示されていない）を発生するために使用される。図９においては、「チップ選択１」信号は＊ＣＳ信号によって表わされていること注意を要する。「チップ選択１」信号が肯定されたとき、制御回路１０２は「出力イネーブル」信号および「書込みイネーブル」信号ををメモリバンク５５のメモリ５６および５８に提供する。図９においては、「出力イネーブル」信号は＊ＯＥ信号によって表わされ、かつ「書込みイネーブル」信号は＊ＷＥ信号によって表わされている。
【００９３】
図９において、第１のデータ値が「アドレス」信号によって特定されるアドレスに書き込まれる１次アクセスが終了し、かつ各々の２次アクセスがその後タイミングサイクルＰ＋１から前進して実行される。この例では、ＷＰ値を使用することは書込みバースト動作を行なうために必要とされる時間量を決定する上でＳＡ値を無効にし、それはＳＡ値はＷＰ値によって課される制約を越えるタイミング標準を確立するからである。例えば、ＷＰ値は２次書込み動作が２つのハーフタイミングサイクルで行なわれることを特定することができ、一方ＳＡ値は全ての書込み動作が４つのハーフタイミングサイクルで行なわれることを要求する。ＷＰ値はＳＡ値よりも制限的なタイミング要求を課すから、ＳＡ値はバースト書込み動作のタイミング構造に影響を与えない。
【００９４】
さらに、前の例と同様に、データプロセッサ１０の２つの動作モードが図９に示されている。第１の動作モード、幅モード、においては、ＷＰ値は「書込みイネーブル」信号が肯定される時間の長さを指示する。この場合、ＷＰ値は％０１に等しくかつ、したがって、制御回路１０２は「書込みイネーブル」信号を２クロックサイクルの間肯定する（表３を参照）。「書込みイネーブル」信号がメモリバンク５５のメモリ５６および５８の内の１つに対し２クロックサイクルの間肯定されたとき、適切な「イネーブルバイト」信号によってイネーブルされた装置（単数または複数）は「書込みイネーブル」信号が肯定された２クロックサイクルの間にバス６０からデータをそしてバス６２からアドレス情報を取り出す。
【００９５】
動作の間に、データ処理システム１５のユーザは外部装置にデータ値を書き込むのに必要とされる時間量を最適化する様式で前記複数の制御レジスタ３００および４００の各々をプログラムする。この第１の例では、書込み動作を行なうのに必要とされるサイクルタイムは１次アクセスを行なうのに必要とされるタイミングサイクルの数（ＰＡ値によって決定される）に［（ＳＡ（ｎ−１）］のバーストタイミング値を加算したものに等しく、この場合ｎはバースト動作の間に書き込まれるべきメモリロケーションの数に等しい。
【００９６】
第２の動作モード、遅延モード、においては、ＷＰ値は「書込みイネーブル」信号が固定された長さの時間の間肯定される前に経過しなければならない時間の長さを指示する。この場合、ＷＰ値は％００に等しくかつ、したがって、制御回路１０２は１クロックサイクルが経過した後に「書込みイネーブル」信号を肯定する（表３を参照）。１クロックサイクルの後に、「書込みイネーブル」信号はメモリバンク５５のメモリ５６および５８の内の１つに対し単一のクロックサイクルの間肯定され、適切な「イネーブルバイト」信号によってイネーブルされた装置（単数または複数）が「書込みイネーブル」信号が肯定されている前記単一のクロックサイクルの間にバス６０からデータをかつバス６２からアドレス情報を取り出す。
【００９７】
動作の間に、データ処理システム１５のユーザは書込みバースト動作の間に外部装置にあるデータ値を書き込むのに必要とされる時間量を最適化する様式で複数の制御レジスタ３００および４００の各々をプログラムする。前の例と同様に、書込み動作を行なうのに必要とされるサイクルタイムは１次アクセスを行なうのに必要とされるタイミングサイクルの数（ＰＡ値によって決定される）に［（ＳＡ（ｎ−１）］のバーストタイミング値を加算したものに等しく、この場合ｎはバースト動作の間に書き込まれるべきメモリロケーションの数に等しい。
【００９８】
【発明の効果】
書込み動作の間またはバーストアクセス動作の間に外部装置とインタフェースするのに必要とされる時間の長さを選択的にプログラムする能力は広範囲に変化するインタフェース要求を有する増大する数の周辺装置と通信しなければならないデータプロセッサのための柔軟性ある解決方法を提供する。本発明は制御レジスタにおける制御ビットが選択された外部装置への現在のアクセスのベースで「書込みイネーブル」および「出力イネーブル」信号のタイミングを決定できるようにする。したがって、「書込みイネーブル」および「出力イネーブル」信号の双方のタイミングは１つの形式のメモリのアクセスから他のものへとソフトウェアの介在なしに動的に変えることができる。ほとんどソフトウェアの介在なしにそのような柔軟性を提供することにより、本発明は全ての集積回路マイクロプロセッサと共に使用するための低価格のインタフェース回路を提供する。
【００９９】
ここに説明された本発明の構成は実例によってのみ与えられておりかつここに説明した機能を実行するために数多くの他の構成が存在し得る。例えば、前記複数の制御レジスタ９４の各々におけるＰＡ，ＳＡおよびＷＰ値はより多くのビットを含むよう拡張できかつ、したがって、より大きな機能を提供できる。
【０１００】
本発明が特定の実施形態に関して示されかつ述べられたが、当業者にはさらに他の変更および改善を行なうことができる。したがって、本発明は示された特定の形式に限定されるのではなくかつ添付の特許請求の範囲によってこの発明の範囲から離れることのない全ての変更をカバーするものと理解されるべきである。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるデータ処理システムを示すブロック図である。
【図２】図１のデータ処理システムのキャッシュメモリユニットを示すブロック図である。
【図３】図１のデータ処理システムのシステム統合ユニットを示すブロック図である。
【図４】本発明の一実施形態に係わる複数の制御レジスタを図表形式で示す説明図である。
【図５】本発明の一実施形態にしたがって実行されるバースト書込み動作の例を示すタイミング図である。
【図６】本発明の一実施形態にしたがって実行される読出し動作の例を示すタイミング図である。
【図７】本発明の一実施形態にしたがって実行されるノンバースト書込み動作の例を示すタイミング図である。
【図８】本発明の一実施形態にしたがって実行される書込み動作を示すタイミング図である。
【図９】本発明の一実施形態にしたがって実行されるバースト書込み動作の例を示すタイミング図である。
【図１０】本発明の一実施形態にしたがって実行されるバースト読出し動作の例を示すタイミング図である。
【符号の説明】
１０  データプロセッサ
１２  中央処理ユニット（ＣＰＵ）
２２  システム統合回路
２４  キャッシュメモリユニット
１５  データ処理システム
５５  メモリバンク
５６，５８  メモリ
６０，６２  バス
６５  チップ選択１導体
６６  チップ選択２導体
９４  制御レジスタ
１００  バス結合回路
１０１  比較回路
１０２  制御回路
１０４  チップ選択発生回路
１０５  デコード論理
１２３，１２４，１２６，１２８  ターミナル
１５６  タグメモリ
１５８  ステータスアレイ
１６０  データキャッシュ
【図１】
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【図２】
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【図４】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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