(57)【特許請求の範囲】
【請求項１】
パッケージに実装された複数のＬＳＩへのクロック分配構成に具備されたマルチ配線クロック異常検出回路において、前記複数のＬＳＩに接続された配線上の任意の位置にクロック信号を抽出するための２つバッファを配置し、前記２つのバッファに抽出された２つのクロック信号をアップ・ダウンカウンタに入力し、前記アップ・ダウンカウンタは前記２つのクロック信号のいずれか一方のクロック信号の入力毎にカウンタ値を１ずつ加算し、かつ、他方のクロック信号の入力毎にカウンタ値を１ずつ減算して出力し、アラーム発出部は前記アップ・ダウンカウンタから０もしくは＋１のいずれかの値以外のカウンタ値が入力したときにクロック信号の異常を通知するためのアラーム信号を出力することを特徴とするマルチ配線クロック異常検出回路。
【請求項２】
前記アラーム信号を保持するためのラッチ回路を備えていることを特徴とする請求項１記載のマルチ配線クロック異常検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パッケージに実装されたＬＳＩへのクロック分配構成のクロック異常検出回路に関する。
【０００２】
【従来の技術】
従来のパッケージに実装されたＬＳＩへのクロック分配構成においては、複数のＬＳＩのバッファに対し１つのクロック信号を送出しているのみである。
【０００３】
【発明が解決しようとする課題】
上述した従来のパッケージに実装されたＬＳＩへのクロック分配構成では、パッケージに実装されたＬＳＩへのマルチ配線によるクロックの分配において、その配線上の波形劣化は常時監視していなかった。
【０００４】
マルチ配線は１対１の配線とは異なり、全てのバッファにおける入力波形の最適化を行うことは困難である。例えば最終段のＬＳＩの入力バッファにおいて波形を最適化すると、初段のＬＳＩの入力バッファにおいて最適化ができないという状況や、その逆の初段のＬＳＩの入力バッファにおいて波形を最適化すると、最終段のＬＳＩの入力バッファにおいて最適化ができないという状況となる。また反射やノイズによる波形への影響は、個体差や動作状況、温度等によって変化するため、マルチ配線上の全てのＬＳＩの入力バッファにおいて最適化することは大変困難となる。
【０００５】
本発明は、マルチ配線上の任意のバッファの入力波形において、反射やノイズによる波形への悪影響が生じた場合に、迅速に発見することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、パッケージに実装された複数のＬＳＩへのクロック分配構成に具備されたマルチ配線クロック異常検出回路において、前記複数のＬＳＩに接続された配線上の任意の位置にクロック信号を抽出するための２つバッファを配置し、前記２つのバッファに抽出された２つのクロック信号をアップ・ダウンカウンタに入力し、前記アップ・ダウンカウンタは前記２つのクロック信号のいずれか一方のクロック信号の入力毎にカウンタ値を１ずつ加算し、かつ、他方のクロック信号の入力毎にカウンタ値を１ずつ減算して出力し、アラーム発出部は前記アップ・ダウンカウンタから０もしくは＋１のいずれかの値以外のカウンタ値が入力したときにクロック信号の異常を通知するためのアラーム信号を出力することを特徴とする。
【０００７】
【発明の実施の形態】
次に、本発明のマルチ配線クロック異常検出回路の実施の形態について、図面を参照しながら詳細に説明する。
【０００８】
本発明のマルチ配線クロック異常検出回路の実施例における構成を図１を参照しながら説明すると、アップダウン・カウンタ２と、アラーム発出部３と、クロックのマルチ配線上における出力バッファ６から一番近いＬＳＩ７の入力ピンの直近に配置されるバッファ４、及び最終段に配置されたＬＳＩ１０の入力ピンの直近に配置されるバッファ５とで構成される。
アップダウン・カウンタ２は、初期値０から始まり、バッファ４からのアップ・ダウンカウンタ入力２１のクロックにより１加算され、バッファ５からのアップ・ダウンカウンタ入力２２のクロックにより１減算される。また、その時に算出されたカウンタの値をアラーム発出部３に出力する。アラーム発出部３はアップダウン・カウンタ２より入力されたカウンタの値を監視し、異常値になった場合はアラームを出力する。
アップダウン・カウンタ２のカウンタの値は、マルチ配線上におけるクロック波形に異常がない場合、常に０もしくは＋１のいずれかの値を示すが、反射やノイズの影響による波形異常がマルチ配線上のクロックに発生し初段のＬＳＩと最終段のＬＳＩとのどちらかの入力位置で余剰欠落が生じた場合、それ以外の値を示す。以上の構成によって、その値を判定することによりクロックの異常を検出することが可能となる。
次に、本実施例の動作について説明する。
まず、マルチ配線上におけるクロック波形に異常がない場合の動作について図２のタイミング図を参照しながら説明する。アップ・ダウンカウンタ入力２１に対しアップ・ダウンカウンタ入力２２は遅れているのでＴ０においてアップダウン・カウンタのカウンタ値は初期値０より＋１にカウントアップされる。そして、その直後のＴ１においてカウンタ値は＋１から０にカウントダウンされる。０に戻ったカウンタ値は再びＴ２において＋１にカウントアップされ、Ｔ３において０にカウントダウンされる。このように正常動作の場合、カウンタ値は０と＋１のいずれかになり、カウンタ値がこれらの値であった場合アラーム発出部はアラームを発出しない。
アップ・ダウンカウンタ入力２１が反射及びノイズ等の影響を受けクロック波形に異常を生じた場合の動作について図３のタイミング図を参照しながら説明する。Ｔ４において初期値０より＋１にカウントアップされたカウンタ値は、アップ・ダウンカウンタ入力２１のクロックに余剰が発生しているＴ５において＋２にカウントアップされる。このとき、カウンタ値を監視するアラーム発出部がアラームを発出する。さらにＴ６で＋１にカウントダウンされ、一旦アラームは解除されるが、Ｔ７で再びカウンタ値は＋２になりアラームが発出される。
アップ・ダウンカウンタ入力２２が反射及びノイズ等の影響を受けクロック波形に異常を生じた場合の動作について図４のタイミング図を参照しながら説明する。Ｔ１０において初期値０より＋１にカウントアップされたカウンタ値は、Ｔ１１において０にカウントダウンされる。その後、アップ・ダウンカウンタ入力２２のクロックに余剰が発生しているＴ１２において−１にカウントダウンされる。この時、カウンタ値を監視するアラーム発出部がアラームを発出する。さらにＴ１３で０にカウントアップされ、一旦アラームは解除されるが、Ｔ１４で再びカウンタ値は−１になりアラームが発出される。
次に、本発明の他の実施例について図５を参照しながら説明する。
この実施例における構成では、アラーム発出部の出力段に、アラームのラッチ回路３２が設けられている。これにより、１回でもマルチ配線上のクロックに異常が発生した場合、アラームを保持することが可能となる。この実施例は、長時間に１回しか発生しないクロックの異常も見逃すことなく発見することを可能とする。
【０００９】
尚、上述の実施形態は、クロックのマルチ配線上における出力バッファ６から一番近いＬＳＩ７の入力ピンの直近に配置されるバッファ４、及び最終段に配置されたＬＳＩ１０の入力ピンの直近に配置されるバッファ５とで構成された場合について述べたが、本発明の好適な実施の一例であり、本発明の実施形態はこの構成に限定されない。つまり、上記バッファ４及びバッファ５はＬＳＩ７〜１０に接続された配線上に配置されている限り、本発明の目的を達成することは可能となる。
【００１０】
【発明の効果】
以上説明したように、本発明は、パッケージに実装された複数のＬＳＩへのクロックの分配において、マルチ配線上の任意の位置での波形劣化を容易に検出することができ、反射やノイズによる波形への悪影響が生じた場合等に、迅速に発見することが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の第１の実施例を示すブロック図である。
【図２】  本発明の動作を説明するためのタイミング図である。
【図３】  本発明の動作を説明するためのタイミング図である。
【図４】  本発明の動作を説明するためのタイミング図である。
【図５】  本発明の他の実施例のブロック図である。
【符号の説明】
１  マルチ配線クロック異常検出回路
２  アップダウン・カウンタ
３  アラーム発出部
４，５  バッファ
６  出力バッファ
７〜１０  ＬＳＩ
２１，２２  アップ・ダウンカウンタ入力
２３  アップ・ダウンカウンタ値出力
３１  アラーム出力
３２  ラッチ回路
３３  アラーム出力
【図１】
0004002445.tif 000002
【図２】
0004002445.tif 000003
【図３】
0004002445.tif 000004
【図４】
0004002445.tif 000005
【図５】
0004002445.tif 000006