(57)【特許請求の範囲】
【請求項１】
第１および第２のＭＯＳトランジスタからなる差動対と、差動対に対する第３および第４のＭＯＳトランジスタからなる能動負荷対と、第１および第２のＭＯＳトランジスタのドレイン・バックゲート間印加電圧を緩和する第１および第２の印加電圧緩和素子からなる印加電圧緩和素子対とを電源端子および接地端子間に具備した差動増幅回路であって、
前記第１および第２の印加電圧緩和素子が、電源端子および接地端子間に印加される電源電圧に応じて、前記電源電圧が前記第１および第２のＭＯＳトランジスタの耐圧より所定値高い電源電圧のとき有効となるように制御され、前記第１および第２のＭＯＳトランジスタの耐圧より高く前記所定値高い電源電圧より低い電源電圧のときショートに制御されることを特徴とする差動増幅回路。
【請求項２】
前記第１および第２のＭＯＳトランジスタが低耐圧の高速対応のＭＯＳトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１および第２の印加電圧緩和素子がゲート・ドレイン間ショートの第５および第６ＭＯＳトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項４】
前記第１および第２の印加電圧緩和素子に第７および第８のＭＯＳトランジスタが並列接続され、第７および第８のＭＯＳトランジスタのゲートに第９および第１０のＭＯＳトランジスタからなるＣＭＯＳインバータの出力端が接続され、ＣＭＯＳインバータの入力端にゲート・ドレイン間ショートの第１１のＭＯＳトランジスタおよびゲートを電源端子と接地端子のうちゲートオン側に接続した第１２のＭＯＳトランジスタからなるＭＯＳインバータの出力端が接続されて、前記各印加電圧緩和素子をショートまたは有効とするようにしたことを特徴とする請求項１記載の差動増幅回路。
【請求項５】
定電流源と、
ソースが定電流源に共通接続された一導電チャネル型の第１および第２のＭＯＳトランジスタからなる差動対と、
ドレインが第１および第２のＭＯＳトランジスタのドレインに接続された他導電チャネル型の第３および第４のＭＯＳトランジスタからなる能動負荷対と、
第１および第２のＭＯＳトランジスタと第３および第４のＭＯＳトランジスタ間に挿入接続され、第１および第２のＭＯＳトランジスタのドレイン・バックゲート間印加電圧を緩和する一導電または他導電チャネル型の第５および第６のＭＯＳトランジスタからなる印加電圧緩和素子対とを電源端子と接地端子間に具備した差動増幅回路であって、
さらに、第５および第６のＭＯＳトランジスタに並列接続された一導電または他導電チャネル型の第７および第８のＭＯＳトランジスタと、
電源端子と接地端子間に接続され、出力端が第７および第８のＭＯＳトランジスタのゲートに接続された他導電チャネル型の第９ＭＯＳトランジスタおよび一導電チャネル型の第１０のＭＯＳトランジスタからなるＣＭＯＳインバータと、
電源端子と接地端子間に接続され、出力端がＣＭＯＳインバータの入力端に接続されたゲート・ドレイン間ショートの他導電／または一導電チャネル型の第１１のＭＯＳトランジスタおよびゲートを電源端子と接地端子のうちゲートオン側に接続した一導電／または他導電チャネル型の第１２のＭＯＳトランジスタからなるＭＯＳインバータとを具備し、
前記第７および第８のＭＯＳトランジスタが、電源端子および接地端子間に印加される電源電圧に応じて、前記電源電圧が前記第１および第２のＭＯＳトランジスタの耐圧より所定値高い電源電圧のときＯＦＦ制御され、前記第１および第２のＭＯＳトランジスタの耐圧より高く前記所定値高い電源電圧より低い電源電圧のときＯＮ制御されることを特徴とする差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算増幅器や比較器等に利用される差動増幅回路に関する。
【０００２】
【従来の技術】
従来より、差動対を構成する一方のトランジスタに供給された入力信号と他方のトランジスタに供給された入力信号との差を増幅して出力する差動増幅回路が一般的に知られている。この差動増幅回路は、電気信号を増幅する演算増幅器や電気信号を閾値電圧と比較する比較器等を構成する回路として、広く用いられている。この差動増幅回路の一例を第４図を参照して説明する。この差動増幅回路１０は、ソースが共通接続されたＮチャネル型ＭＯＳトランジスタＮ１１，Ｎ１２からなるＮチャネル型差動対１１と、電源端子ＶＤＤとトランジスタＮ１１，Ｎ１２のドレイン間にソースとドレインとで接続されたカレントミラー構成のＰチャネル型ＭＯＳトランジスタＰ１１，Ｐ１２からなる能動負荷対１２と、トランジスタＮ１１，Ｎ１２のソースと接地端子ＧＮＤ間に接続され動作電流を決定する定電流源１３とにより構成されている。ＭＯＳトランジスタＮ１１のゲートは正相入力端Ｖ１となり、ＭＯＳトランジスタＮ１２のゲートは逆相入力端Ｖ２となる。ＭＯＳトランジスタＰ１１は、ドレイン・ゲート間がショートされ、そのドレイン・ゲートがＭＯＳトランジスタＰ１２のゲートに接続されている。また、ＭＯＳトランジスタＮ１１，Ｎ１２のバックゲートは最低電位である接地端子ＧＮＤに、ＭＯＳトランジスタＰ１１，Ｐ１２のバックゲートは最高電位である電源端子ＶＤＤに接続される。
【０００３】
上記構成の差動増幅回路１０の動作を説明する。ＭＯＳトランジスタＮ１１のゲートにＶ１およびＭＯＳトランジスタＮ１２のゲートにＶ２（Ｖ１＞Ｖ２）なる信号が入力されたとすると、ＭＯＳトランジスタＮ１１のゲートが正相入力であるため、出力ＶＯはＨｉｇｈとなる。逆にＭＯＳトランジスタＮ１１のゲートにＶ１およびＭＯＳトランジスタＮ１２のゲートにＶ２（Ｖ１＜Ｖ２）なる信号が入力されたとすると、ＭＯＳトランジスタＮ１１のゲートが正相入力であるため、出力ＶＯはＬｏｗとなる。
【０００４】
差動増幅回路の他の例を第５図を参照して説明する。この差動増幅回路２０は、ソースが共通接続されたＰチャネル型ＭＯＳトランジスタＰ２１，Ｐ２２からなるＰチャネル型差動対２１と、トランジスタＰ２１，Ｐ２２のドレインと接地端子ＧＮＤ間にドレインとソースとで接続されたカレントミラー構成のＮチャネル型ＭＯＳトランジスタＮ２１，Ｎ２２からなる能動負荷対２２と、電源端子ＶＤＤとトランジスタＰ２１，Ｐ２２のソース間に接続され動作電流を決定する定電流源２３とにより構成されている。ＭＯＳトランジスタＰ２１のゲートは正相入力端Ｖ１となり、ＭＯＳトランジスタＰ２２のゲートは逆相入力端Ｖ２となる。ＭＯＳトランジスタＮ２１は、ドレイン・ゲート間がショートされ、そのドレイン・ゲートがＭＯＳトランジスタＮ２２のゲートに接続されている。また、ＭＯＳトランジスタＰ２２のドレインとＭＯＳトランジスタＮ２２のドレインの接続点は出力端ＶＯとなる。また、ＭＯＳトランジスタＰ２１，Ｐ２２のバックゲートは最高電位である電源端子ＶＤＤに、ＭＯＳトランジスタＮ２１，Ｎ２２のバックゲートは最低電位である接地端子ＧＮＤに接続される。
【０００５】
上記構成の差動増幅回路２０の動作を説明する。ＭＯＳトランジスタＰ２１のゲートにＶ１およびＭＯＳトランジスタＰ２２のゲートにＶ２（Ｖ１＞Ｖ２）なる信号が入力されたとすると、ＭＯＳトランジスタＰ２１のゲートが正相入力であるため、出力ＶＯはＨｉｇｈとなる。逆にＭＯＳトランジスタＰ２１のゲートにＶ１およびＭＯＳトランジスタＰ２２のゲートにＶ２（Ｖ１＜Ｖ２）なる信号が入力されたとすると、ＭＯＳトランジスタＰ２１のゲートが正相入力であるため、出力ＶＯはＬｏｗとなる。
【０００６】
【発明が解決しようとする課題】
ところで、上述の差動増幅回路１０、２０を高速化対応して電源電圧ＶＤＤ＝５Ｖで用いたい場合、高速化対応のために、ＭＯＳトランジスタＮ１１，Ｎ１２やＰ２１，Ｐ２２を耐圧が３Ｖ程度のＭＯＳトランジスタで構成すると、電源電圧ＶＤＤ＝５Ｖにより、ＭＯＳトランジスタＮ１１，Ｎ１２やＰ２１，Ｐ２２のドレイン・バックゲート間に耐圧３Ｖ以上の電圧が印加される虞がある。このため、差動増幅回路１０、２０をこのままの回路構成で、電源電圧ＶＤＤ＝５Ｖで高速化対応して用いるのは困難である。
【０００７】
そこで、ＭＯＳトランジスタＮ１１，Ｎ１２やＰ２１，Ｐ２２に印加される電圧を緩和するためにつぎのような回路構成が考えられる。先ず、差動増幅回路１０のＭＯＳトランジスタＮ１１，Ｎ１２に印加される電圧を緩和した差動増幅回路３０について、図６を参照して説明する。尚、図４と同一のものについては同一符号を付してその説明を省略する。図４の差動増幅回路１０と異なるのは、ＭＯＳトランジスタＰ１１およびＭＯＳトランジスタＮ１１のドレイン間とＭＯＳトランジスタＰ１２およびＭＯＳトランジスタＮ１２のドレイン間とに、印加電圧緩和素子対１４を構成するＮチャネル型ＭＯＳトランジスタＮ１３，Ｎ１４をそれぞれ挿入接続している点である。ＭＯＳトランジスタＮ１３は、ドレイン・ゲート間がショ−トされ、ドレインがＭＯＳトランジスタＰ１１のドレインに、ソースがＭＯＳトランジスタＮ１１のドレインに接続されている。ＭＯＳトランジスタＮ１４は、ドレイン・ゲート間がショ−トされ、ドレインがＭＯＳトランジスタＰ１２のドレインに、ソースがＭＯＳトランジスタＮ１２のドレインに接続されている。
【０００８】
上記差動増幅回路３０では、電源端子ＶＤＤに５Ｖが印加された場合、ＭＯＳトランジスタＮ１３，Ｎ１４によって１Ｖ程度の電圧降下が発生するため、ＭＯＳトランジスタＮ１１，Ｎ１２のドレイン・バックゲート間に耐圧３Ｖ以上の電圧が印加される虞はなく、差動増幅回路３０を高速化対応で用いることができる。
【０００９】
次に、差動増幅回路２０のＭＯＳトランジスタＰ２１，Ｐ２２に印加される電圧を緩和した差動増幅回路４０について、図７を参照して説明する。尚、図５と同一のものについては同一符号を付してその説明を省略する。図５の差動増幅回路２０と異なるのは、ＭＯＳトランジスタＰ２１およびＭＯＳトランジスタＮ２１のドレイン間とＭＯＳトランジスタＰ２２およびＭＯＳトランジスタＮ２２のドレイン間とに、印加電圧緩和素子対２４を構成するＮチャネル型ＭＯＳトランジスタＮ２３，Ｎ２４をそれぞれ挿入接続している点である。ＭＯＳトランジスタＮ２３は、ドレイン・ゲート間がショ−トされ、ドレインがＭＯＳトランジスタＰ２１のドレインに、ソースがＭＯＳトランジスタＮ２１のドレインに接続されている。ＭＯＳトランジスタＮ２４は、ドレイン・ゲート間がショ−トされ、ドレインがＭＯＳトランジスタＰ２２のドレインに、ソースがＭＯＳトランジスタＮ２２のドレインに接続されている。
【００１０】
上記差動増幅回路４０では、電源端子ＶＤＤに５Ｖが印加された場合、ＭＯＳトランジスタＮ２３，Ｎ２４によって１Ｖ程度の電圧降下が発生するためＭＯＳトランジスタＰ２１，Ｐ２２のドレイン・バックゲート間に耐圧３Ｖ以上の電圧が印加される虞はなく、差動増幅回路４０を高速化対応で用いることができる。
【００１１】
以上説明したように、図６および図７に示した差動増幅回路３０，４０は、電源端子ＶＤＤに５Ｖが印加された場合、ＭＯＳトランジスタＮ１１，Ｎ１２やＭＯＳトランジスタＰ２１，Ｐ２２のドレイン・バックゲート間に耐圧３Ｖ以上の電圧が印加される虞はなく、差動増幅回路３０，４０を高速化対応で用いることができる。しかし、差動増幅回路３０，４０を電源電圧ＶＤＤ＝５Ｖの定常状態への電圧印加途中、すなわち電源電圧起動途中において、または、差動増幅回路３０，４０を電源電圧ＶＤＤが５Ｖより低い定常状態の電圧で用いる場合、つぎのような問題がある。すなわち、図６および図７の回路では高速化のために差動対１１，２１に低耐圧のＭＯＳトランジスタを使用したことによって、耐圧を確保するためＭＯＳトランジスタＮ１３，Ｎ１４やＮ２３，Ｎ２４を追加したことによって、差動増幅回路３０，４０が正常動作となるためには、ＭＯＳトランジスタＰ１２，Ｎ１２，Ｎ１４のそれぞれにＶｔ以上のゲート・ソース間電圧Ｖｇｓが必要で、それに定電流源１３に必要な電位差が加算される電圧以上が電源端子ＶＤＤに印加される必要がある。また図７の回路ではＭＯＳトランジスタＰ２１，Ｎ２１，Ｎ２３、または、ＭＯＳトランジスタＰ２２，Ｎ２２，Ｎ２４のそれぞれにＶｔ以上のゲート・ソース間電圧Ｖｇｓが必要で、それに定電流源２３に必要な電位差が加算される電圧以上が電源端子ＶＤＤに印加される必要がある。従って、差動増幅回路３０，４０を電源電圧ＶＤＤ＝５Ｖの定常状態への起動途中において、または、差動増幅回路３０，４０を電源電圧ＶＤＤが５Ｖより低い定常状態の電圧で用いる場合、差動増幅回路３０，４０が動作せず、それぞれの回路での入力端子Ｖ１，Ｖ２の状態如何にかかわらず出力ＶＯが一定となってしまうという問題がある。
本発明は上記問題に鑑み、低耐圧の高速対応のＭＯＳトランジスタを差動対に使用し、このＭＯＳトランジスタの耐圧より所定値高い電源電圧で使用しても、このＭＯＳトランジスタの耐圧を確保しつつ起動電圧を低くすることのでき、また、この差動増幅回路を上記電源電圧より低い電源電圧で使用することもできる差動増幅回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の差動増幅回路は、第１および第２のＭＯＳトランジスタからなる差動対と、差動対に対する第３および第４のＭＯＳトランジスタからなる能動負荷対と、第１および第２のＭＯＳトランジスタのドレイン・バックゲート間印加電圧を緩和する第１および第２の印加電圧緩和素子からなる印加電圧緩和素子対とを電源端子および接地端子間に具備した差動増幅回路であって、  前記第１および第２の印加電圧緩和素子が、電源端子および接地端子間に印加される電源電圧に応じて、前記電源電圧が前記第１および第２のＭＯＳトランジスタの耐圧より所定値高い電源電圧のとき有効となるように制御され、前記第１および第２のＭＯＳトランジスタの耐圧より高く前記所定値高い電源電圧より低い電源電圧のときショートに制御されることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の第１実施例の差動増幅回路５０を図１を参照して説明する。尚、図６に示す差動増幅回路３０と同一のものについては同一符号を付してその説明を省略し、異なる点のみ説明する。ＭＯＳトランジスタＰ１１およびＭＯＳトランジスタＮ１３の接続点とＭＯＳトランジスタＮ１３およびＭＯＳトランジスタＮ１１の接続点間にＮチャネル型ＭＯＳトランジスタＮ１５がドレインとソースとで接続され、ＭＯＳトランジスタＰ１２およびＭＯＳトランジスタＮ１４の接続点とＭＯＳトランジスタＮ１４およびＭＯＳトランジスタＮ１２の接続点間にＮチャネル型ＭＯＳトランジスタＮ１６がドレインとソースとで接続されている。ＭＯＳトランジスタＮ１５およびＭＯＳトランジスタＮ１６のゲートは、電源端子ＶＤＤと接地端子ＧＮＤ間に接続されたＣＭＯＳインバータ１５の出力端に接続されている。インバータ１５は、Ｐチャネル型ＭＯＳトランジスタＰ１３とＮチャネル型ＭＯＳトランジスタＮ１７とからなり、ＭＯＳトランジスタＰ１３のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＮ１７のソースが接地端子ＧＮＤに接続され、ゲートが共通接続されてインバータ１５の入力端とされ、ドレインが共通接続されてインバータ１５の出力端とされる。インバータ１５の入力端は、電源端子ＶＤＤと接地端子ＧＮＤ間に接続されたＭＯＳインバータ１６の出力端に接続されている。インバータ１６は、Ｐチャネル型ＭＯＳトランジスタＰ１４とＮチャネル型ＭＯＳトランジスタＮ１８とからなり、ＭＯＳトランジスタＰ１４のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＮ１８のソースが接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＰ１４はゲート・ドレイン間がショートされて負荷ＭＯＳとされ、ＭＯＳトランジスタＮ１８は、インバータ１６の入力にあたるゲートが電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＰ１４とＭＯＳトランジスタＮ１８とは、ドレインが共通接続されてその接続点がインバータ１６の出力端とされる。
【００１４】
上記構成の差動増幅回路５０の動作を説明する。インバータ１６の出力はインバータ１５に入力される。インバータ１６の出力電圧Ａは次の数式で示される。
【００１５】
【数１】
0003869717.tif 000002
ここで、βP14：ＭＯＳトランジスタＰ１４のβ
βN18：ＭＯＳトランジスタＰ１８のβ
ＶtP14：ＭＯＳトランジスタＰ１４の閾値電圧
ＶtN18：ＭＯＳトランジスタＮ１８の閾値電圧
ただし、β＝μＳＣＯＸＷ／Ｌで表され、μsはキャリアの表面移動度、Ｃoxは単位面積当りのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。
【００１６】
また、インバータ１５の閾値Ｂは次の数式で示される。
【００１７】
【数２】
0003869717.tif 000003
ただし、ＶtP13：ＭＯＳトランジスタＰ１３の閾値電圧
ＶtN17：ＭＯＳトランジスタＮ１７の閾値電圧
【００１８】
ここで、図３にインバータ１６の出力Ａと、インバータ１５の閾値電圧Ｂとの電源電圧ＶＤＤに対するそれぞれの波形を示す。波形Ａと波形Ｂの交点をＶＡとすると、ＶＤＤ＜ＶＡではインバータ１５の出力はＨｉｇｈであり、ＶＤＤ＞ＶＡではインバータ１５の出力はＬｏｗとなる。数式１および数式２のβは、ＭＯＳトランジスタのゲートのＷ／Ｌに比例するため、波形Ａの傾きは、ＭＯＳトランジスタＰ１４とＭＯＳトランジスタＮ１８のＷ／Ｌの設定によって調整でき、また波形Ｂの傾きは、ＭＯＳトランジスタＰ１３とＭＯＳトランジスタＮ１７のＷ／Ｌの設定によって調整できる。このことから波形Ａと波形Ｂの交点ＶＡは任意に調整できる。
【００１９】
電源電圧の起動当初であるＶＤＤ＜ＶＡの時では、インバータ１５の出力がＨｉｇｈとなるため、ゲートが接続されているＭＯＳトランジスタＮ１５，Ｎ１６はＯＮとなることで、耐圧確保のため挿入したＭＯＳトランジスタＮ１３，Ｎ１４のドレイン・ソース間がショートとなり、このときの差動増幅回路としての等価回路は差動増幅回路１０に等しくなり、起動時に低い電源電圧から定常動作に入ることができ、また定常状態で低い電源電圧が印加される場合は、低い電源電圧で定常動作を維持できる。
【００２０】
電源電圧が上昇していき、ＶＤＤ＞ＶＡとなると、インバータ１５の出力がＬｏｗとなるため、ゲートが接続されているＭＯＳトランジスタＮ１５，Ｎ１６はＯＦＦとなることで、耐圧確保のため挿入したＭＯＳトランジスタＮ１３，Ｎ１４が有効となり、このときの差動増幅回路としての等価回路は差動増幅回路３０に等しくなり、耐圧確保が必要となるＭＯＳトランジスタＮ１１，Ｎ１２のドレイン・バックゲート間電圧を低く抑えることになる。
【００２１】
尚、図３における交点ＶＡは耐圧確保が必要となるＭＯＳトランジスタＮ１１，Ｎ１２のドレイン電圧が、耐圧以下となるＶＤＤ値に設定する必要がある。
【００２２】
差動増幅回路５０を以上の構成とすることにより、耐圧確保が必要なＭＯＳトランジスタＮ１１，Ｎ１２のドレイン・バックゲート間に印加される電圧が低い電源電圧の時はＭＯＳトランジスタＮ１３，Ｎ１４がショートとなり、耐圧確保が必要なＭＯＳトランジスタＮ１１，Ｎ１２のドレイン・バックゲート間に印加される電圧が高くなるとＭＯＳトランジスタＮ１３，Ｎ１４が有効となることで、常に耐圧確保が必要なＭＯＳトランジスタＮ１１，Ｎ１２のドレイン・バックゲート間は耐圧以下の電圧としつつ、差動増幅回路が定常状態になる起動電圧および差動増幅回路の定常状態での電源電圧を下げることができる。
【００２３】
次に、本発明の第２実施例の差動増幅回路６０を、図２を参照して説明する。尚、図７に示す差動増幅回路４０と同一のものについては同一符号を付してその説明を省略し、異なる点のみ説明する。ＭＯＳトランジスタＰ２１およびＭＯＳトランジスタＮ２３の接続点とＭＯＳトランジスタＮ２３およびＭＯＳトランジスタＮ２１の接続点間にＮチャネル型ＭＯＳトランジスタＮ２５がドレインとソースとで接続され、ＭＯＳトランジスタＰ２２およびＭＯＳトランジスタＮ２４の接続点とＭＯＳトランジスタＮ２４およびＭＯＳトランジスタＮ２２の接続点間にＮチャネル型ＭＯＳトランジスタＮ２６がドレインとソースとで接続されている。ＭＯＳトランジスタＮ２５およびＭＯＳトランジスタＮ２６のゲートは、電源端子ＶＤＤと接地端子ＧＮＤ間に接続されたＣＭＯＳインバータ２５の出力端に接続されている。ＣＭＯＳインバータ２５は、Ｐチャネル型ＭＯＳトランジスタＰ２３とＮチャネル型ＭＯＳトランジスタＮ２７とからなり、ＭＯＳトランジスタＰ２３のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＮ２７のソースが接地端子ＧＮＤに接続され、ゲートが共通接続されてインバータ２５の入力端とされ、ドレインが共通接続されてインバータ２５の出力端とされる。インバータ２５の入力端は、電源端子ＶＤＤと接地端子ＧＮＤ間に接続されたＭＯＳインバータ２６の出力端に接続されている。インバータ２６は、Ｐチャネル型ＭＯＳトランジスタＰ２４とＮチャネル型ＭＯＳトランジスタＮ２８とからなり、ＭＯＳトランジスタＰ２４のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＮ２８のソースが接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＰ２４はゲート・ドレイン間がショートされて負荷ＭＯＳとされ、ＭＯＳトランジスタＮ２８は、インバータ２６の入力にあたるゲートが電源端子ＶＤＤに接続されている。ＭＯＳトランジスタＰ２４とＭＯＳトランジスタＮ２８とは、ドレインが共通接続されてその接続点がインバータ２６の出力端とされる。
【００２４】
上記構成の差動増幅回路６０の動作を説明する。インバータ２５，２６については、実施例１のインバータ１５，１６と同様の動作であるので省略する。電源電圧の起動当初であるＶＤＤ＜ＶＡの時では、インバータ２５の出力がＨｉｇｈとなるため、ゲートが接続されているＭＯＳトランジスタＮ２５，Ｎ２６はＯＮとなることで、耐圧確保のため挿入したＭＯＳトランジスタＮ２３，Ｎ２４のドレイン・ソース間電圧がショートとなり、このときの差動増幅回路としての等価回路は差動増幅回路２０に等しくなり、起動時に低い電源電圧から定常動作に入ることができ、また定常状態で低い電源電圧が印加される場合は、低い電源電圧で定常動作を維持できる。
【００２５】
電源電圧が上昇していき、ＶＤＤ＞ＶＡとなると、インバータ２５の出力がＬｏｗとなるため、ゲートが接続されているＭＯＳトランジスタＮ２５，Ｎ２６はＯＦＦとなることで、耐圧確保のため挿入したＭＯＳトランジスタＮ２３，Ｎ２４が有効となり、このときの差動増幅回路としての等価回路は差動増幅回路４０に等しくなり、耐圧確保が必要となるＭＯＳトランジスタＰ２１，Ｐ２２のドレイン・バックゲート間電圧を低く抑えることになる。
【００２６】
尚、図３における交点ＶＡは耐圧確保が必要となるＭＯＳトランジスタＰ２１，Ｐ２２のドレイン電圧が、耐圧以下となるＶＤＤ値に設定する必要がある。
【００２７】
差動増幅回路６０を以上の構成とすることにより、耐圧確保が必要なＭＯＳトランジスタＰ２１，Ｐ２２のドレイン・バックゲート間に印加される電圧が低い電源電圧の時はＭＯＳトランジスタＮ２３，Ｎ２４がショートとなり、耐圧確保が必要なＭＯＳトランジスタＰ２１，Ｐ２２のドレイン・バックゲート間に印加される電圧が高くなるとＭＯＳトランジスタＮ２３，Ｎ２４が有効となることで、常に耐圧確保が必要なＭＯＳトランジスタＰ２１，Ｐ２２の耐圧は確保しつつ、差動増幅回路が定常状態になる起動電圧および差動増幅回路の定常状態での電源電圧を下げることができる。
【００２８】
尚、上記実施例では、耐圧確保のため挿入したＭＯＳトランジスタＮ１３，Ｎ１４やＮ２３，Ｎ２４と、これらをショートおよび有効にするためのＭＯＳトランジスタＮ１５，Ｎ１６やＮ２５，Ｎ２６をＮチャネル型で説明したが、Ｐチャネル型ＭＯＳトランジスタでも可能である。但し、ＭＯＳトランジスタＮ１５，Ｎ１６やＮ２５，Ｎ２６をＰチャネル型ＭＯＳトランジスタとする場合においては、動作論理が逆になるためインバータ１５，２４の次段にインバータを１段追加しその出力をＰチャネル型ＭＯＳトランジスタのゲートに接続する必要がある。
また、上記実施例では、ＭＯＳインバータ１６，２６の入力ＭＯＳとしてＮチャネル型ＭＯＳトランジスタＮ１８，Ｎ２８で、負荷ＭＯＳとしてＰチャネル型ＭＯＳトランジスタＰ１４，Ｐ２４で説明したが、入力ＭＯＳとしてＰチャネル型、負荷ＭＯＳとしてＮチャネル型でも可能である。
【００２９】
尚、上記実施例での差動増幅回路５０，６０は一般的な演算増幅回路や比較器に利用可能である。
【００３０】
【発明の効果】
以上説明したように、本発明の差動増幅回路によれば、低耐圧の高速対応のＭＯＳトランジスタを差動対に使用し、このＭＯＳトランジスタの耐圧より所定値高い電源電圧で使用しても、素子の耐圧を確保しつつ、起動電圧を下げることができ、また、この差動増幅回路を上記電源電圧より低い電源電圧で使用することもできる。
【図面の簡単な説明】
【図１】  本発明の第１実施例を示す回路図。
【図２】  本発明の第２実施例を示す回路図。
【図３】  本発明の実施例におけるＭＯＳインバータの出力電圧波形およびＣＭＯＳインバータの閾値電圧波形を示す図。
【図４】  従来のＮチャネル型差動対を有する差動増幅回路の回路図。
【図５】  従来のＰチャネル型差動対を有する差動増幅回路の回路図。
【図６】  図４の差動増幅回路の変形例の回路図。
【図７】  図５の差動増幅回路の変形例の回路図。
【符号の説明】
１１、２１  差動対
１２、２２  能動負荷対
１３、２３  定電流回路
１４、２４  印加電圧緩和素子対
１５、２５  ＣＭＯＳインバータ
１６、２６  ＭＯＳインバータ
Ｎ１１〜Ｎ１８、Ｎ２１〜Ｎ２８  Ｎチャネル型ＭＯＳトランジスタ
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２４  Ｐチャネル型ＭＯＳトランジスタ
【図１】
0003869717.tif 000004
【図２】
0003869717.tif 000005
【図３】
0003869717.tif 000006
【図４】
0003869717.tif 000007
【図５】
0003869717.tif 000008
【図６】
0003869717.tif 000009
【図７】
0003869717.tif 000010