(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ及び該薄膜トランジスタのソース電極に接続された画素電極を備えた表示パネルにおいて、
前記薄膜トランジスタは、
ゲート電極と、
該ゲート電極上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上のデバイスエリアに設けられた半導体膜と、
該半導体膜上のドレイン側に設けられたＮ型半導体膜と、
該Ｎ型半導体膜上に設けられたシリサイド膜と、
該シリサイド膜上に形成されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるドレイン電極と、
前記半導体膜上のソース側に設けられたＮ型半導体膜と、
該Ｎ型半導体膜上に設けられたシリサイド膜と、
該シリサイド膜上に形成され前記画素電極が接続されたシリサイド化可能な金属膜及び前記金属膜上に形成されたＡｌ系金属膜からなるソース電極と、
によって構成され、
前記ソース電極のＡｌ系金属膜によって前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面が覆われていることを特徴とする表示パネル。
【請求項２】
薄膜トランジスタ及び該薄膜トランジスタのソース電極に接続された画素電極を備えた表示パネルにおいて、
前記薄膜トランジスタは、
ゲート電極と、
該ゲート電極上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上のデバイスエリアに設けられた半導体膜と、
前記ゲート絶縁膜上であって前記半導体膜の両側に設けられたドレイン側及びソース側のＮ型半導体膜と、
前記ドレイン側のＮ型半導体膜上に設けられたシリサイド膜と、
該シリサイド膜上に形成されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるドレイン電極と、
前記ソース側のＮ型半導体膜上に設けられたシリサイド膜と、
該シリサイド膜上に形成され前記画素電極が接続されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるソース電極と、
によって構成され、
前記ソース電極のＡｌ系金属膜によって前記ソース側の前記シリサイド膜及び前記シリサイド化可能な金属膜の端面が覆われていることを特徴とする表示パネル。
【請求項３】
薄膜トランジスタ及び該薄膜トランジスタのソース電極に接続された画素電極を備えた表示パネルにおいて、
前記薄膜トランジスタは、
ゲート電極と、
該ゲート電極上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上のデバイスエリアに設けられた半導体膜と、
該半導体膜上のドレイン側に設けられたＮ型半導体膜と、
該Ｎ型半導体膜上に設けられたシリサイド膜と、
該シリサイド膜上に形成されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるドレイン電極と、
前記半導体膜上のソース側に設けられたＮ型半導体膜と、
該Ｎ型半導体膜上に設けられたシリサイド膜と、
該シリサイド膜上に形成されたシリサイド化可能な金属膜及び前記金属膜上に形成された前記画素電極に接続され、該画素電極と同一の導電材料からなるソース電極と、
によって構成され、
前記ソース電極の前記導電材料によって前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面が覆われていることを特徴とする表示パネル。
【請求項４】
基板上にゲート電極、ゲート絶縁膜、半導体膜、Ｎ型半導体膜及びシリサイド化可能な金属膜をこの順で形成して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、
前記シリサイド膜を残して前記シリサイド化可能な高融点金属膜を剥離する工程と、
前記半導体膜上のドレイン側及びソース側に前記Ｎ型半導体膜及び前記シリサイド膜を残存させる工程と、
前記ソース側のシリサイド膜に接続されるＩＴＯからなる画素電極を形成する工程と、
上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜し、これらの金属膜をウェットエッチングによりパターニングすることにより、前記ドレイン側のシリサイド膜上にドレイン電極を形成するとともにその上に前記保護用金属膜を残存させ、且つ前記ソース側のシリサイド膜上にソース電極を形成するとともにその上に前記保護用金属膜を残存させ、この後残存する前記保護用金属膜を剥離する工程と、
を具備することを特徴とする表示パネルの製造方法。
【請求項５】
基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、
前記半導体膜上の所定の箇所にチャネル保護膜を形成し、該チャネル保護膜をマスクとして前記半導体膜にＮ型イオンを打ち込むことにより、前記チャネル保護膜下以外の領域における前記半導体膜をＮ型半導体膜とする工程と、
前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、
前記シリサイド膜を残して前記シリサイド化可能な高融点金属膜を剥離する工程と、
前記ソース側のシリサイド膜に接続されるＩＴＯからなる画素電極を形成する工程と、
上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜し、これらの金属膜をウェットエッチングによりパターニングすることにより、前記ドレイン側のシリサイド膜上にドレイン電極を形成するとともにその上に前記保護用金属膜を残存させ、且つ前記ソース側のシリサイド膜上にソース電極を形成するとともにその上に前記保護用金属膜を残存させ、この後残存する前記保護用金属膜を剥離する工程と、
を具備することを特徴とする表示パネルの製造方法。
【請求項６】
基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、
前記半導体膜上のドレイン側及びソース側にＮ型半導体膜を形成する工程と、
前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、
前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成する工程と、
上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、
これらの金属膜をウェットエッチングして、前記Ａｌ系金属膜からなるソース電極形成用金属膜が前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うようにパターニングすることにより、前記ドレイン側の金属膜上にＡｌ系金属膜からなるドレイン電極を形成するとともに、前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うＡｌ系金属膜からなるソース電極を形成する工程と、
を具備することを特徴とする表示パネルの製造方法。
【請求項７】
基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、
前記半導体膜上の所定の箇所にチャネル保護膜を形成し、該チャネル保護膜をマスクとして前記半導体膜にＮ型イオンを打ち込むことにより、前記チャネル保護膜下以外のドレイン及びソース領域における前記半導体膜をＮ型半導体膜とする工程と、
前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、
前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成する工程と、
上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、
これらの金属膜をウェットエッチングして、前記Ａｌ系金属膜からなるソース電極形成用金属膜が前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うようにパターニングすることにより、前記ドレイン側の金属膜上にＡｌ系金属膜からなるドレイン電極を形成するとともに、前記ソース側の前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うＡｌ系金属膜からなるソース電極を形成する工程と、
を具備することを特徴とする表示パネルの製造方法。
【請求項８】
基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、
前記半導体膜上のドレイン側及びソース側にＮ型半導体膜を形成する工程と、
前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、
前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成するとともに、該画素電極と同一の導電材料によって前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うソース電極を形成する工程と、
上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、
これらの金属膜をウェットエッチングによりパターニングし、不要な部分を除去することにより、前記ドレイン側の前記金属膜上にＡｌ系金属膜からなるドレイン電極を形成する工程と、
を具備することを特徴とする表示パネルの製造方法。
【請求項９】
基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、
前記半導体膜上の所定の箇所にチャネル保護膜を形成し、該チャネル保護膜をマスクとして前記半導体膜にＮ型イオンを打ち込むことにより、前記チャネル保護膜下以外のソース及びドレイン領域における前記半導体膜をＮ型半導体膜とする工程と、
前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、
前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成するとともに、該画素電極と同一の導電材料によって前記ソース側の前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うソース電極を形成する工程と、
上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、
これらの金属膜をウェットエッチングによりパターニングし、不要な部分を除去することにより、前記ドレイン側の前記金属膜上にＡｌ系金属膜からなるドレイン電極を形成する工程と、
を具備することを特徴とする表示パネルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示パネル等の表示パネル及びその製造方法に関する。
【０００２】
【従来の技術】
図２５（Ａ）は従来の液晶表示パネルの一例の一部の平面図を示し、図２５（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したものである。この液晶表示パネルを製造する場合には、まず、図２６に示すように、ガラス基板１の上面の所定の個所にＡｌまたはＡｌ合金からなるゲート電極２及びゲートライン（走査線）３（図２５（Ａ）参照）を形成し、その上面に窒化シリコンからなるゲート絶縁膜４を成膜し、その上面に中性アモルファスシリコンからなる半導体膜５を成膜し、その上面であってゲート電極２上の所定の個所に窒化シリコンからなるチャネル保護膜６を形成する。次に、フッ化アンモニウム溶液による表面処理により、チャネル保護膜６下以外の領域における半導体膜５の表面の自然酸化膜（図示せず）を除去する。次に、図２７に示すように、上面全体にＮ型アモルファスシリコンからなるＮ型半導体膜７を成膜する。次に、図２８に示すように、フォトリソグラフィ法により、Ｎ型半導体膜７及び半導体膜５の不要な部分を除去する。この状態では、ゲート絶縁膜４の上面の所定の箇所でゲート電極２に対応する部分つまりデバイスエリアに半導体膜５Ａが形成されている。また、チャネル保護膜６の上面両側及びその両側における半導体膜５Ａの上面にＮ型半導体膜７Ｄ、７Ｓが形成されている。次に、図２５（Ａ）、（Ｂ）に示すように、ソース側のＮ型半導体膜７Ｓの上面及びゲート絶縁膜４の上面の所定の箇所にＩＴＯからなるソース電極８及び画素電極９を形成する。次に、ドレイン側のＮ型半導体膜７Ｄの上面及びゲート絶縁膜４の上面の他の所定の箇所にＡｌからなるドレイン電極１０及びドレインライン（信号線）１１を形成する。この場合、ゲート電極２、ゲート絶縁膜４、半導体膜５Ａ、Ｎ型半導体膜７Ｓ、７Ｄ、ソース電極８、ドレイン電極１０により、スイッチング素子としての薄膜トランジスタが構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のこのような液晶表示パネルの製造方法では、Ｎ型半導体膜７を成膜する工程とドレイン電極１０及びドレインライン１１を形成するためのＡｌ系金属膜を成膜する工程との間に、フォトリソグラフィ法によりＮ型半導体膜７Ｄ、７Ｓ及び半導体膜５Ａを形成する工程、ＩＴＯ膜を成膜してフォトリソグラフィ法によりソース電極８及び画素電極９を形成する工程が存在するので、Ｎ型半導体膜７Ｄ、７Ｓの表面が酸化・汚染されやすく、Ｎ型半導体膜７Ｄ、７Ｓとソース電極８及びドレイン電極１０との間のコンタクト抵抗が高くなり、薄膜トランジスタのオン電流が減少するという問題があった。
この発明の課題は、ソース側及びドレイン側のＮ型半導体膜とその各上に形成されるソース電極及びドレイン電極との間のコンタクト抵抗を小さくすることである。
【０００４】
【課題を解決するための手段】
請求項１記載の発明に係る表示パネルは、薄膜トランジスタ及び該薄膜トランジスタのソース電極に接続された画素電極を備えた表示パネルにおいて、前記薄膜トランジスタを、ゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上のデバイスエリアに設けられた半導体膜と、該半導体膜上のドレイン側に設けられたＮ型半導体膜と、該Ｎ型半導体膜上に設けられたシリサイド膜と、該シリサイド膜上に形成されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるドレイン電極と、前記半導体膜上のソース側に設けられたＮ型半導体膜と、該Ｎ型半導体膜上に設けられたシリサイド膜と、該シリサイド膜上に形成され前記画素電極が接続されたシリサイド化可能な金属膜及び前記金属膜上に形成されたＡｌ系金属膜からなるソース電極と、によって構成し、前記ソース電極のＡｌ系金属膜によって前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆ったものである。請求項２記載の発明に係る表示パネルは、薄膜トランジスタ及び該薄膜トランジスタのソース電極に接続された画素電極を備えた表示パネルにおいて、前記薄膜トランジスタを、ゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上のデバイスエリアに設けられた半導体膜と、前記ゲート絶縁膜上であって前記半導体膜の両側に設けられたドレイン側及びソース側のＮ型半導体膜と、前記ドレイン側のＮ型半導体膜上に設けられたシリサイド膜と、該シリサイド膜上に形成されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるドレイン電極と、前記ソース側のＮ型半導体膜上に設けられたシリサイド膜と、該シリサイド膜上に形成され前記画素電極が接続されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるソース電極と、によって構成し、前記ソース電極のＡｌ系金属膜によって前記ソース側の前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆ったものである。請求項３記載の発明に係る表示パネルは、薄膜トランジスタ及び該薄膜トランジスタのソース電極に接続された画素電極を備えた表示パネルにおいて、前記薄膜トランジスタは、ゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上のデバイスエリアに設けられた半導体膜と、該半導体膜上のドレイン側に設けられたＮ型半導体膜と、該Ｎ型半導体膜上に設けられたシリサイド膜と、該シリサイド膜上に形成されたシリサイド化可能な金属膜及び該金属膜上に形成されたＡｌ系金属膜からなるドレイン電極と、前記半導体膜上のソース側に設けられたＮ型半導体膜と、該Ｎ型半導体膜上に設けられたシリサイド膜と、該シリサイド膜上に形成されたシリサイド化可能な金属膜及び前記金属膜上に形成された前記画素電極に接続され、該画素電極と同一の導電材料からなるソース電極と、によって構成され、前記ソース電極の前記導電材料によって前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆ったものである。請求項４記載の発明に係る表示パネルの製造方法は、基板上にゲート電極、ゲート絶縁膜、半導体膜、Ｎ型半導体膜及びシリサイド化可能な金属膜をこの順で形成して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、前記シリサイド膜を残して前記シリサイド化可能な高融点金属膜を剥離する工程と、前記半導体膜上のドレイン側及びソース側に前記Ｎ型半導体膜及び前記シリサイド膜を残存させる工程と、前記ソース側のシリサイド膜に接続されるＩＴＯからなる画素電極を形成する工程と、上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜し、これらの金属膜をウェットエッチングによりパターニングすることにより、前記ドレイン側のシリサイド膜上にドレイン電極を形成するとともにその上に前記保護用金属膜を残存させ、且つ前記ソース側のシリサイド膜上にソース電極を形成するとともにその上に前記保護用金属膜を残存させ、この後残存する前記保護用金属膜を剥離する工程と、を具備したものである。請求項５記載の発明に係る表示パネルの製造方法は、基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、前記半導体膜上の所定の箇所にチャネル保護膜を形成し、該チャネル保護膜をマスクとして前記半導体膜にＮ型イオンを打ち込むことにより、前記チャネル保護膜下以外の領域における前記半導体膜をＮ型半導体膜とする工程と、前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、前記シリサイド膜を残して前記シリサイド化可能な高融点金属膜を剥離する工程と、前記ソース側のシリサイド膜に接続されるＩＴＯからなる画素電極を形成する工程と、上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜し、これらの金属膜をウェットエッチングによりパターニングすることにより、前記ドレイン側のシリサイド膜上にドレイン電極を形成するとともにその上に前記保護用金属膜を残存させ、且つ前記ソース側のシリサイド膜上にソース電極を形成するとともにその上に前記保護用金属膜を残存させ、この後残存する前記保護用金属膜を剥離する工程と、を具備したものである。請求項６記載の発明に係る表示パネルの製造方法は、基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、前記半導体膜上のドレイン側及びソース側にＮ型半導体膜を形成する工程と、前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成する工程と、上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、これらの金属膜をウェットエッチングして、前記Ａｌ系金属膜からなるソース電極形成用金属膜が前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うようにパターニングすることにより、前記ドレイン側の金属膜上にＡｌ系金属膜からなるドレイン電極を形成するとともに、前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うＡｌ系金属膜からなるソース電極を形成する工程と、を具備したものである。請求項７記載の発明に係る表示パネルの製造方法は、基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、前記半導体膜上の所定の箇所にチャネル保護膜を形成し、該チャネル保護膜をマスクとして前記半導体膜にＮ型イオンを打ち込むことにより、前記チャネル保護膜下以外のドレイン及びソース領域における前記半導体膜をＮ型半導体膜とする工程と、前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成する工程と、上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、これらの金属膜をウェットエッチングして、前記Ａｌ系金属膜からなるソース電極形成用金属膜が前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うようにパターニングすることにより、前記ドレイン側の金属膜上にＡｌ系金属膜からなるドレイン電極を形成するとともに、前記ソース側の前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うＡｌ系金属膜からなるソース電極を形成する工程と、を具備したものである。請求項８記載の発明に係る表示パネルの製造方法は、基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、前記半導体膜上のドレイン側及びソース側にＮ型半導体膜を形成する工程と、前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成するとともに、該画素電極と同一の導電材料によって前記ソース側の前記Ｎ型半導体膜、前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うソース電極を形成する工程と、上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、これらの金属膜をウェットエッチングによりパターニングし、不要な部分を除去することにより、前記ドレイン側の前記金属膜上にＡｌ系金属膜からなるドレイン電極を形成する工程と、を具備したものである。請求項９記載の発明に係る表示パネルの製造方法は、基板上にゲート電極、ゲート絶縁膜及び半導体膜をこの順で形成する工程と、前記半導体膜上の所定の箇所にチャネル保護膜を形成し、該チャネル保護膜をマスクとして前記半導体膜にＮ型イオンを打ち込むことにより、前記チャネル保護膜下以���のソース及びドレイン領域における前記半導体膜をＮ型半導体膜とする工程と、前記Ｎ型半導体膜上にシリサイド化可能な金属膜を成膜して前記Ｎ型半導体膜と前記金属膜との界面にシリサイド膜を形成する工程と、前記ソース側の金属膜に接続されるＩＴＯからなる画素電極を形成するとともに、該画素電極と同一の導電材料によって前記ソース側の前記シリサイド膜及び前記シリサイド化可能な金属膜の端面を覆うソース電極を形成する工程と、上面全体にＡｌ系金属膜からなるソース・ドレイン電極形成用金属膜及びウェットエッチング時に前記Ａｌ系金属膜と前記画素電極とが電池反応を起こさないようにするためのＣrからなる保護用金属膜をこの順で成膜する工程と、これらの金属膜をウェットエッチングによりパターニングし、不要な部分を除去することにより、前記ドレイン側の前記金属膜上にＡｌ系金属膜からなるドレイン電極を形成する工程と、を具備したものである。そして、以上の発明によれば、ドレイン側及びソース側のＮ型半導体膜とその各上に形成されたドレイン電極及びソース電極との間に良質のシリサイド膜を形成しているので、ドレイン側及びソース側のＮ型半導体膜とその各上に形成されたドレイン電極及びソース電極との間のコンタクト抵抗を小さくすることができる。
【０００５】
【発明の実施の形態】
（第１実施形態）
図１（Ａ）はこの発明の第１実施形態における液晶表示パネルの要部の平面図を示し、図１（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したものである。この液晶表示パネルを製造する場合には、まず、図２に示すように、ガラス基板２１の上面の所定の箇所に、スパッタ法により成膜したＡｌまたはＡｌ合金からなるＡｌ系金属膜をフォトリソグラフィ法（以下、ＰＬ法という。）により所定のパターンに加工することにより、ゲート電極２２及びゲートライン（走査線）２３（図１（Ａ）参照）を形成する。次に、上面全体に、ＣＶＤ法により、窒化シリコンからなるゲート絶縁膜２４、中性アモルファスシリコンからなる半導体膜２５及び窒化シリコンからなるチャネル保護膜形成用膜２６を連続して成膜する。次に、チャネル保護膜形成用膜２６をＰＬ法により所定のパターンに加工することにより、半導体膜２５の上面であってゲート電極２２上の所定の個所にチャネル保護膜２６Ａを形成する。次に、フッ化アンモニウム溶液による表面処理により、チャネル保護膜２６Ａ下以外の領域における半導体膜２５の表面の自然酸化膜（図示せず）を除去する。
【０００６】
次に、図３に示すように、上面全体にＣＶＤ法によりＮ型アモルファスシリコンからなるＮ型半導体膜２７を成膜する。次に、フッ化アンモニウム溶液による表面処理により、Ｎ型半導体膜２７の表面の自然酸化膜（図示せず）を除去する。次に、Ｎ型半導体膜２７の上面にスパッタ法によりＣｒ膜２８を成膜する。すると、Ｎ型半導体膜２７とＣｒ膜２８との界面が清浄であるので、Ｎ型半導体膜２７とＣｒ膜２８との界面に良質なＣｒシリサイド膜２９が形成される。次に、図４に示すように、ＰＬ法により、Ｃｒ膜２８、Ｃｒシリサイド膜２９、Ｎ型半導体膜２７及び半導体膜２５の不要な部分を除去する。この状態では、ゲート絶縁膜２４の上面の所定の箇所でゲート電極２２に対応する部分つまりデバイスエリアに半導体膜２５Ａが形成されている。また、チャネル保護膜２６Ａの上面両側及びその両側における半導体膜２５Ａの上面にＮ型半導体膜２９Ｄ、２９Ｓ、Ｃｒシリサイド膜２９Ｄ、２９Ｓ及びＣｒ膜２８Ｄ、２８Ｓが形成されている。
【０００７】
次に、図５に示すように、スパッタ法により成膜した透明なＩＴＯ（インジウム−錫酸化物）等からなる透明金属膜膜をＰＬ法により所定のパターンに加工することにより、ソース側のＣｒ膜２８Ｓの上面の所定の箇所及びゲート絶縁膜２４の上面の所定の箇所に画素電極３０を形成する。次に、図６に示すように、上面全体にスパッタ法によりＡｌ系金属膜３１及び保護用Ｃｒ膜３２を連続して成膜する。次に、保護用Ｃｒ膜３２の上面の所定の箇所に、ドレイン電極、ドレインライン（信号線）及びソース電極を形成するためのレジスト膜３３Ｄ、３３Ｓを形成する。この場合、レジスト膜３３ＤのＣｒ膜２８Ｄ上におけるサイズは同Ｃｒ膜２８Ｄのサイズと同じなっているが、レジスト膜３３ＳのサイズはＣｒ膜２８Ｓのサイズよりも所定の大きさだけ大きくなっている。また、保護用Ｃｒ膜３２は、レジスト現像時にＩＴＯからなる画素電極３０とＡｌ系金属膜３１とが電池反応により腐食しないようにするためのものである。
【０００８】
次に、図７に示すように、レジスト膜３３Ｄ、３３Ｓをマスクとしてウェットエッチングを行うことにより、保護用Ｃｒ膜３２及びＡｌ系金属膜３１の不要な部分を除去する。次に、レジスト膜３３Ｄ、３３Ｓを剥離する。次に、保護用Ｃｒ膜３２をウェットエッチングにより剥離する。すると、図１（Ａ）、（Ｂ）に示すように、Ｃｒ膜２８Ｄの上面及びゲート絶縁膜２４の上面の所定の箇所にＡｌ系金属膜３１からなるドレイン電極３４及びドレインライン３５が形成される。また、Ｃｒ膜２８Ｓの上面及びその周囲の所定の箇所にＡｌ系金属膜３１からなるソース電極３６が形成される。この場合、Ｃｒ膜２８Ｓ、Ｃｒシリサイド膜２９Ｓ及びＮ型半導体膜２７Ｓの端面はソース電極３６によって覆われている。このようにした理由については後で説明する。そして、ゲート電極２２、半導体膜２５Ａ、Ｎ型半導体膜２７Ｄ、２７Ｓ、Ｃｒシリサイド膜２９Ｄ、２９Ｓ、Ｃｒ膜２８Ｄ、２８Ｓ、ドレイン電極３４、ソース電極３６により、スイッチング素子としての薄膜トランジスタが構成されている。
【０００９】
ここで、ソース側のＣｒ膜２８Ｓ、Ｃｒシリサイド膜２９Ｓ及びＮ型半導体膜２７Ｓの端面をソース電極３６で覆った理由について説明する。まず、図８（Ａ）、（Ｂ）に示すように、レジスト膜３３Ｓの所定の３つの端面ａ、ｂ、ｃがＣｒ膜２８Ｓの所定の３つの端面と一致する場合には、レジスト膜３３Ｓをマスクとしてウェットエッチングを行うことにより、保護用Ｃｒ膜３２及びＡｌ系金属膜３１の不要な部分を除去すると、Ｃｒ膜２８Ｄの所定の３つの端面が露出されることになる。この状態で、レジスト膜３３Ｄ、３３Ｓを剥離した後に、保護用Ｃｒ膜３２をウェットエッチングにより剥離すると、ＩＴＯからなる画素電極３０とＣｒ膜２８Ｄとが接続されているので、Ｃｒエッチャント中におけるＩＴＯ−Ｃｒ系の電池反応により、図９（Ａ）、（Ｂ）に示すように、Ｃｒ膜２８Ｓのサイドエッチングが激しく進行し、１０秒程度で１／３程度に減少してしまう。このような場合には、ソース側におけるコンタクト特性が劣化してしまい、好ましくない。そこで、図７に示すように、ソース側のＣｒ膜２８Ｓ、Ｃｒシリサイド膜２９Ｓ及びＮ型半導体膜２７Ｓの端面をソース電極３６で覆うと、Ｃｒ膜２８Ｓのサイドエッチングが防止されることになる。
【００１０】
そして、以上のようにして製造された液晶表示パネルでは、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間に良質のＣｒシリサイド膜２９Ｄ、２９Ｓ及びＣｒ膜２８Ｄ、２８Ｓを形成しているので、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間のコンタクト抵抗を小さくすることができ、ひいては寄生抵抗によるオン電流の低下を少なくすることができる。
【００１１】
（第２実施形態）
図１０（Ａ）はこの発明の第２実施形態における液晶表示パネルの要部の平面図を示し、図１０（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したものである。この液晶表示パネルを製造する場合、図２〜図４に示すまでの工程は上記第１実施形態の場合と同じであるので、その後の工程から説明する。図１１に示すように、ソース側のＣｒ膜２８Ｓの上面及びその周囲の所定の箇所とゲート絶縁膜２４の上面の所定の箇所に、スパッタ法により成膜したＩＴＯ膜をＰＬ法により所定のパターンに加工することにより、ソース電極３６及び画素電極３０を形成する。この場合、Ｃｒ膜２８Ｓ、Ｃｒシリサイド膜２９Ｓ及びＮ型半導体膜２７Ｓの所定の３つの端面はソース電極３６によって覆われ、残りの１つの端面は画素電極３０によって覆われている。次に、図１２に示すように、上面全体にスパッタ法によりＡｌ系金属膜３１及び保護用Ｃｒ膜３２を連続して成膜する。次に、保護用Ｃｒ膜３２の上面の所定の箇所に、ドレイン電極及びドレインラインを形成するためのレジスト膜３３Ｄを形成する。この場合、レジスト膜３３ＤのＣｒ膜２８Ｄ上におけるサイズは同Ｃｒ膜２８Ｄのサイズと同じなっている。また、保護用Ｃｒ膜３２は、レジスト現像時にＩＴＯからなる画素電極３０とＡｌ系金属膜３１とが電池反応により腐食しないようにするためのものである。
【００１２】
次に、図１３に示すように、レジスト膜３３Ｄをマスクとしてウェットエッチングを行うことにより、保護用Ｃｒ膜３２及びＡｌ系金属膜３１の不要な部分を除去する。次に、レジスト膜３３Ｄを剥離する。次に、保護用Ｃｒ膜３２をウェットエッチングにより剥離する。すると、図１０（Ａ）、（Ｂ）に示すように、Ｃｒ膜２８Ｄの上面及びゲート絶縁膜２４の上面の所定の箇所にＡｌ系金属膜３１からなるドレイン電極３４及びドレインライン３５が形成される。この場合、Ｃｒ膜２８Ｓ、Ｃｒシリサイド膜２９Ｓ及びＮ型半導体膜２７Ｓの端面はＩＴＯからなるソース電極３６によって覆われているので、Ｃｒ膜２８Ｓのサイドエッチングが防止される。
【００１３】
そして、以上のようにして製造された液晶表示パネルでも、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間に良質のＣｒシリサイド膜２９Ｄ、２９Ｓ及びＣｒ膜２８Ｄ、２８Ｓを形成しているので、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間のコンタクト抵抗を小さくすることができ、ひいては寄生抵抗によるオン電流の低下を少なくすることができる。
【００１４】
（第３実施形態）
図１４（Ａ）はこの発明の第３実施形態における液晶表示パネルの要部の平面図を示し、図１４（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したものである。この液晶表示パネルを製造する場合、図２〜図３に示すまでの工程は上記第１実施形態の場合と同じであるので、その後の工程から説明する。図１５に示すように、図３に示すＣｒ膜２８をウェッチエッチングにより剥離する。次に、図１６に示すように、ＰＬ法により、Ｃｒシリサイド膜２９、Ｎ型半導体膜２７及び半導体膜２５の不要な部分を除去する。この状態では、ゲート絶縁膜２４の上面の所定の箇所でゲート電極２２に対応する部分つまりデバイスエリアに半導体膜２５Ａが形成されている。また、チャネル保護膜２６Ａの上面両側及びその両側における半導体膜２５Ａの上面にＮ型半導体膜２７Ｄ、２７Ｓ及びＣｒシリサイド膜２９Ｄ、２９Ｓが形成されている。
【００１５】
次に、図１７に示すように、スパッタ法により成膜したＩＴＯ膜をＰＬ法により所定のパターンに加工することにより、ソース側のＣｒシリサイド膜２９Ｓの上面の所定の箇所及びゲート絶縁膜２４の上面の所定の箇所に画素電極３０を形成する。次に、上面全体にスパッタ法によりＡｌ系金属膜３１及び保護用Ｃｒ膜３２を連続して成膜する。次に、保護用Ｃｒ膜３２の上面の所定の箇所に、ドレイン電極、ドレインライン（信号線）及びソース電極を形成するためのレジスト膜３３Ｄ、３３Ｓを形成する。この場合、レジスト膜３３ＤのＣｒシリサイド膜２９Ｄ上におけるサイズは同Ｃｒシリサイド膜２９Ｄのサイズと同じなっており、またレジスト膜３３ＳのＣｒシリサイド膜２９Ｓ上におけるサイズも同Ｃｒシリサイド膜２９Ｓのサイズと同じとなっている。また、保護用Ｃｒ膜３２は、レジスト現像時にＩＴＯからなる画素電極３０とＡｌ系金属膜３１とが電池反応により腐食しないようにするためのものである。
【００１６】
次に、図１８に示すように、レジスト膜３３Ｄ、３３Ｓをマスクとしてウェットエッチングを行うことにより、保護用Ｃｒ膜３２及びＡｌ系金属膜３１の不要な部分を除去する。次に、レジスト膜３３Ｄ、３３Ｓを剥離する。次に、保護用Ｃｒ膜３２をウェットエッチングにより剥離する。すると、図１４（Ａ）、（Ｂ）に示すように、Ｃｒシリサイド膜２９Ｄの上面及びゲート絶縁膜２４の上面の所定の箇所にＡｌ系金属膜３１からなるドレイン電極３４及びドレインライン３５が形成される。また、Ｃｒシリサイド膜２９Ｓの上面及び画素電極３０の上面の所定の箇所にＡｌ系金属膜３１からなるソース電極３６が形成される。そして、ゲート電極２２、半導体膜２５Ａ、Ｎ型半導体膜２７Ｄ、２７Ｓ、Ｃｒシリサイド膜２９Ｄ、２９Ｓ、ドレイン電極３４、ソース電極３６により、スイッチング素子としての薄膜トランジスタが構成されている。
【００１７】
そして、以上のようにして製造された液晶表示パネルでは、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間に良質のＣｒシリサイド膜２９Ｄ、２９Ｓを形成しているので、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間のコンタクト抵抗を小さくすることができ、ひいては寄生抵抗によるオン電流の低下を少なくすることができる。
【００１８】
（参考実施形態）
図１９（Ａ）はこの発明の第４実施形態における液晶表示パネルの要部の平面図を示し、図１９（Ｂ）はそのＢ−Ｂ線に沿う断面図を示したものである。この液晶表示パネルを製造する場合、図２に示すまでの工程は上記第１実施形態の場合と同じであるので、その後の工程から説明する。図２０に示すように、上面全体にスパッタ法によりＣｒ膜２８を成膜する。すると、チャネル保護膜２６Ａ下以外の領域における半導体膜２５とＣｒ膜２８との界面が清浄であるので、チャネル保護膜２６Ａ下以外の領域における半導体膜２５とＣｒ膜２８との界面に良質なＣｒシリサイド膜２９が形成される。次に、図２１に示すように、チャネル保護膜２６Ａをマスクとしてリンイオン等のＮ型イオンを打ち込む。打ち込まれたＮ型イオンは、Ｃｒ膜２８に注入されるとともに、Ｃｒ膜２８及びＣｒシリサイド膜２９を貫通してチャネル保護膜２６Ａ下以外の領域における半導体膜２５に注入される。この結果、Ｃｒ膜２８の膜質はＮ型イオンの注入により改善される。また、チャネル保護膜２６Ａ下に中性アモルファスシリコンからなる半導体膜２５Ａが形成され、Ｃｒシリサイド膜２９下にＮ型アモルファスシリコンからなるＮ型半導体膜２７が形成される。
【００１９】
次に、図２２に示すように、ＰＬ法により、Ｃｒ膜２８、Ｃｒシリサイド膜２９、Ｎ型半導体膜２７の不要な部分を除去する。この状態では、ゲート絶縁膜２４の上面の所定の箇所でゲート電極２２に対応する部分つまりデバイスエリアに半導体膜２５Ａ及びＮ型半導体膜２７Ｄ、２７Ｓが形成されている。また、Ｎ型半導体膜２７Ｄ、２７Ｓの上面にＣｒシリサイド膜２９Ｄ、２９Ｓが形成されている。さらに、チャネル保護膜２６Ａの上面両側及びＣｒシリサイド膜２９Ｄ、２９Ｓの上面にＣｒ膜２８Ｄ、２８Ｓが形成されている。
【００２０】
次に、図２３に示すように、スパッタ法により成膜したＩＴＯ膜をＰＬ法により所定のパターンに加工することにより、ソース側のＣｒ膜２８Ｓの上面の所定の箇所及びゲート絶縁膜２４の上面の所定の箇所に画素電極３０を形成する。次に、上面全体にスパッタ法によりＡｌ系金属膜３１及び保護用Ｃｒ膜３２を連続して成膜する。次に、保護用Ｃｒ膜３２の上面の所定の箇所に、ドレイン電極、ドレインライン（信号線）及びソース電極を形成するためのレジスト膜３３Ｄ、３３Ｓを形成する。この場合、レジスト膜３３ＤのＣｒ膜２８Ｄ上におけるサイズは同Ｃｒ膜２８Ｄのサイズと同じなっており、レジスト膜３３ＳのＣｒ膜２８Ｓ上におけるサイズは同Ｃｒ膜２８Ｓのサイズと同じとなっている。また、保護用Ｃｒ膜３２は、レジスト現像時にＩＴＯからなる画素電極３０とＡｌ系金属膜３１とが電池反応により腐食しないようにするためのものである。
【００２１】
次に、図２４に示すように、レジスト膜３３Ｄ、３３Ｓをマスクとしてウェットエッチングを行うことにより、保護用Ｃｒ膜３２及びＡｌ系金属膜３１の不要な部分を除去する。次に、レジスト膜３３Ｄ、３３Ｓを剥離する。次に、保護用Ｃｒ膜３２をウェットエッチングにより剥離する。すると、図１９（Ａ）、（Ｂ）に示すように、Ｃｒ膜２８Ｄの上面及びゲート絶縁膜２４の上面の所定の箇所にＡｌ系金属膜３１からなるドレイン電極３４及びドレインライン３５が形成される。また、Ｃｒ膜２８Ｓの上面及び画素電極３０の上面の所定の箇所にＡｌ系金属膜３１からなるソース電極３６が形成される。この場合、Ｃｒ膜２８Ｓの端面はソース電極３６によって覆われていないが、Ｃｒ膜２８の膜質がＮ型イオンの注入により改質されているので、Ｃｒ膜２８Ｓのサイドエッチングが防止される。そして、ゲート電極２２、半導体膜２５Ａ、Ｎ型半導体膜２７Ｄ、２７Ｓ、Ｃｒシリサイド膜２９Ｄ、２９Ｓ、Ｃｒ膜２８Ｄ、２８Ｓ、ドレイン電極３４、ソース電極３６により、スイッチング素子としての薄膜トランジスタが構成されている。
【００２２】
そして、以上のようにして製造された液晶表示パネルでも、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間に良質のＣｒシリサイド膜２９Ｄ、２９Ｓ及びＣｒ膜２８Ｄ、２８Ｓを形成しているので、Ｎ型半導体膜２７Ｄ、２７Ｓとその各上に形成されたドレイン電極３４及びソース電極３６との間のコンタクト抵抗を小さくすることができ、ひいては寄生抵抗によるオン電流の低下を少なくすることができる。
【００２３】
なお、上記第１〜第３実施形態では、半導体膜２５Ａの上面両側にＮ型半導体膜２７Ｄ、２７Ｓを形成した場合について説明したが、これに限定されるものではない。例えば、図２において、チャネル保護膜２６Ａをマスクとして半導体膜２５にリンイオン等のＮ型イオンを打ち込み、チャネル保護膜２６Ａ下以外の領域にＮ型半導体膜を形成するようにしてもよい。また、上記第１〜第３実施形態では、チャネル保護膜２６Ａを設けた場合について説明したが、これに限らず、チャネル保護膜２６Ａを省略してもよい。さらに、上記第１〜第４実施形態では、アモルファスシリコンを用いて薄膜トランジスタを形成した場合について説明したが、これに限らず、ポリシリコンを用いて薄膜トランジスタを形成するようにしてもよい。
【００２４】
【発明の効果】
以上説明したように、この発明によれば、ドレイン側及びソース側のＮ型半導体膜とその各上に形成されたドレイン電極及びソース電極との間に良質のシリサイド膜を形成しているので、ドレイン側及びソース側のＮ型半導体膜とその各上に形成されたドレイン電極及びソース電極との間のコンタクト抵抗を小さくすることができ、ひいては寄生抵抗によるオン電流の低下を少なくすることができる。
【図面の簡単な説明】
【図１】（Ａ）はこの発明の第１実施形態における液晶表示パネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２】図１に示す液晶表示パネルの製造に際し、当初の工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に示す工程においてソース側のＣｒ膜、Ｃｒシリサイド膜及びＮ型半導体膜の端面をソース電極で覆わない場合を説明するために示すものであって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図９】図８に示す場合の不都合を説明するために示すものであって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１０】（Ａ）はこの発明の第２実施形態における液晶表示パネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１１】図１０に示す液晶表示パネルの製造に際し、所定の工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】（Ａ）はこの発明の第３実施形態における液晶表示パネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１５】図１４に示す液晶表示パネルの製造に際し、所定の工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】（Ａ）はこの発明の第４実施形態における液晶表示パネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２０】図１９に示す液晶表示パネルの製造に際し、所定の工程を示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】図２３に続く工程を示す断面図。
【図２５】（Ａ）は従来の液晶表示パネルの一例の一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２６】図２５に示す液晶表示パネルの製造に際し、当初の工程を示す断面図。
【図２７】図２６に続く工程を示す断面図。
【図２８】図２７に続く工程を示す断面図。
【符号の説明】
２１  ガラス基板
２２  ゲート電極
２４  ゲート絶縁膜
２５Ａ  半導体膜
２６Ａ  チャネル保護膜
２７Ｄ、２７Ｓ  Ｎ型半導体膜
２８Ｄ、２８Ｓ  Ｃｒ膜
２９Ｄ、２９Ｓ  Ｃｒシリサイド膜
３０  画素電極
３４  ドレイン電極
３６  ソース電極
【図１】
0003873158.tif 000002
【図２】
0003873158.tif 000003
【図３】
0003873158.tif 000004
【図４】
0003873158.tif 000005
【図５】
0003873158.tif 000006
【図６】
0003873158.tif 000007
【図７】
0003873158.tif 000008
【図８】
0003873158.tif 000009
【図９】
0003873158.tif 000010
【図１０】
0003873158.tif 000011
【図１１】
0003873158.tif 000012
【図１２】
0003873158.tif 000013
【図１３】
0003873158.tif 000014
【図１４】
0003873158.tif 000015
【図１５】
0003873158.tif 000016
【図１６】
0003873158.tif 000017
【図１７】
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【図１８】
0003873158.tif 000019
【図１９】
0003873158.tif 000020
【図２０】
0003873158.tif 000021
【図２１】
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【図２２】
0003873158.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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