(57)【特許請求の範囲】
【請求項１】
第一導電型半導体層の一主面の表面層の一部に形成された第二導電型ベース領域および第二導電型ウェル領域と、その第二導電型ベース領域の表面層に形成された第一導電型エミッタ領域と、その第一導電型エミッタ領域の表面に接して設けられたカソード電極と、第二導電型ウェル領域の表面に接して設けられカソード電極と接続されたウェル電極と、前記第一導電型半導体層の表面層の他の一部に形成された第二導電型エミッタ領域と、その第二導電型エミッタ領域表面に接して設けられたアノード電極と、第一導電型エミッタ領域と第一導電型半導体層とに挟まれた第二導電型ベース領域の表面露出分部上のゲート絶縁膜上に、その第二導電型ベース領域の上に端をもち第一導電型エミッタ領域から遠い側に延びたゲート電極とを有する横型ＭＯＳサイリスタにおいて、第二導電型エミッタ領域と第二導電型ウェル領域との間隔を、第二導電型エミッタ領域と第二導電型ベース領域との間隔より狭くすることを特徴とする横型ＭＯＳサイリスタ。
【請求項２】
第一導電型半導体層の一主面の表面層の一部に形成された第二導電型ベース領域および第二導電型ウェル領域と、その第二導電型ベース領域の表面層に形成された第一導電型エミッタ領域と、その第一導電型エミッタ領域の表面に接して設けられたカソード電極と、第二導電型ウェル領域の表面に接して設けられカソード電極と接続されたウェル電極と、前記第一導電型半導体層の表面層の他の一部に形成された第二導電型エミッタ領域と、その第二導電型エミッタ領域表面に接して設けられたアノード電極と、第一導電型エミッタ領域と第一導電型半導体層とに挟まれた第二導電型ベース領域の表面露出分部上のゲート絶縁膜上に、その第二導電型ベース領域の上に端をもち第一導電型エミッタ領域から遠い側に延びたゲート電極とを有する横型ＭＯＳサイリスタにおいて、第二導電型エミッタ領域と第二導電型ベース領域とに対向する第二導電型ウェル領域の角部が鋭角をなすことを特徴とする横型ＭＯＳサイリスタ。
【請求項３】
第二導電型エミッタ領域と第二導電型ベース領域とに対向する第二導電型ウェル領域の角部の角度が３０〜６０度の範囲にあることを特徴とする請求項２記載の横型ＭＯＳサイリスタ。
【請求項４】
第一導電型半導体層が誘電体により他の半導体領域と分離されていることを特徴とする請求項１ないし３のいずれかに記載の横型ＭＯＳサイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体スイッチングデバイスの一つであり、ＭＯＳ（金属−酸化膜−半導体）構造のゲートをもつ横型ＭＯＳサイリスタに関する。
【０００２】
【従来の技術】
パワーＩＣの出力段素子には、高耐圧パワーＭＯＳＦＥＴや大電流を制御可能なＩＧＢＴが広く用いられている。また、発明者は先に、特願平０−０００００において、より大電流を取り扱うことのできる横型ＭＯＳサイリスタを提案した。
図４は、その横型ＭＯＳサイリスタの基本的な拡散層およびゲート電極の配置を示す平面図である。
【０００３】
半導体基板の不純物濃度の低いｎ‐ ベース層１の表面層に、ｎ‐ ベース層１より不純物濃度の高いｐベース領域２、ｐエミッタ領域３およびｐウェル領域４が形成されており、ｐベース領域２の内部に更に高濃度ｎ+ エミッタ領域５が形成されていて、ｐエミッタ領域３、ｎ‐ ベース層１、ｐベース領域２、ｎ+ エミッタ領域５のｐｎｐｎ四領域からなる横型サイリスタが構成されている。
ｐベース領域２とおよびｐウェル領域４からｎ‐ ベース層１にかけて薄い酸化膜を介してゲート電極６が設けられている。
【０００４】
図５は、図４中の線Ａ−Ａに沿って切断した断面図である。ｎ+ エミッタ領域５の表面にはカソード電極７となる金属電極が、またｐエミッタ領域３の表面には、アノード電極８となる金属電極がそれぞれ設けられている。図には示されていないが、ｐウェル領域３の表面にもウェル電極が設けられており、カソード電極７に接続されている。９は薄い酸化膜のゲート絶縁膜、１０は厚い酸化膜のフィールド絶縁膜である。
【０００５】
この横型サイリスタの動作原理は、次の通りである。カソード電極７を基準電位としアノード電極８を正、ゲート電極６の電位を基準電位と等しくする。ｐベース領域２とｎ‐ ベース層１間のｐｎ接合は、逆バイアスされるのでアノード電流は流れない。次に、ゲート電極６の電位を正にすると、ゲート電極６とｐベース領域２とで構成されるＭＯＳキャパシタンスに、ｎ+ エミッタ領域５を介して充電電流が流れる。この充電電流がｎ+ エミッタ領域５／ｐベース領域２／ｎ‐ ベース層１／ｐエミッタ領域３で構成される横型サイリスタのトリガ電流として働くので、アノード電極８からカソード電極７へとアノード電流が流れる。
【０００６】
更に、ゲート電極６の電位を負にすると、ｐベース領域２／ｎ‐ ベース層１／ｐウェル領域４の表面部分で構成されるｐチャネルＭＯＳＦＥＴがオン状態となるので、ｐベース領域２からｐウェル領域４にベース電流が引き抜かれ、横型サイリスタをオフ状態にすることができる。
このような横型ＭＯＳサイリスタは、ＩＧＢＴと比較してターンオン特性に優れており、例えば、ＡＣ型プラズマディスプレイのような容量性の負荷を高速に充電する用途に適している。
【０００７】
【発明が解決しようとする課題】
図４、５に平面図、断面図を示した横型ＭＯＳサイリスタでは、順方向のアバランシェ耐量が弱く破壊し易いという問題があった。
前述のようにオフ状態でアノード電極８の電位を正にすると、ｐベース領域２とｎ‐ ベース層１間のｐｎ接合が逆バイアスされて、そのｐｎ接合を中心として空乏層が広がる。同時に隣接するｐウェル領域４とｎ‐ ベース層１間のｐｎ接合の近傍にも空乏層が広がる。この二箇所からの空乏層が、比較的低い電圧において繋がるように各領域は設計、配置されている。
【０００８】
空乏層が形成される際の接合容量への充電電流は、ｐベース領域２／ｎ+ エミッタ領域５経由ではなく、ｐウェル領域４を経由してカソード電極７に流れる。そのため、途中でサイリスタ動作することなしに設計通りの耐圧を確保することが可能である。
しかしながら、アバランシェ電流が流れだすと、これをすべてｐウェル領域４に効果的に導くことができず、ｐベース領域２にも流れはじめ、ラッチアップが起きて素子が破壊することがあった。
【０００９】
なお、破壊した箇所を調査したところ、図４の領域Ｂで囲まれた部分、すなわち、ｐエミッタ領域３に対向する部分のｐベース領域２とｐウェル領域４との境界近傍に大電流が流れた痕跡が多く見られた。
このような状況に鑑み本発明の目的は、順方向のアバランシェ耐量が大きく、破壊しにくい横型ＭＯＳサイリスタを提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため本発明は、第一導電型半導体層の一主面の表面層の一部に形成された第二導電型ベース領域および第二導電型ウェル領域と、その第二導電型ベース領域の表面層に形成された第一導電型エミッタ領域と、その第一導電型エミッタ領域の表面に接して設けられたカソード電極と、30第二導電型ウェル領域の表面に接して設けられカソード電極と接続されたウェル電極と、前記第一導電型半導体層の表面層の他の一部に形成された第二導電型エミッタ領域と、その第二導電型エミッタ領域表面に接して設けられたアノード電極と、第一導電型エミッタ領域と第一導電型半導体層とに挟まれた第二導電型ベース領域の表面露出分部上のゲート絶縁膜上に、その第二導電型ベース領域の上に端をもち第一導電型エミッタ領域から遠い側に延びたゲート電極とを有する横型ＭＯＳサイリスタにおいて、第二導電型エミッタ領域と第二導電型ウェル領域との間隔を、第二導電型エミッタ領域と第二導電型ベース領域との間隔より狭くするものとする。
【００１１】
そのようにすれば、素子耐圧は、間隔の短い第二導電型エミッタ領域と第二導電型ウェル領域間の間隔で決定される。最も電界強度が強い部分には第二導電型ウェル領域／第一導電型半導体層のｐｎ接合面となり、同部分で発生するアバランシェ電流は、第二導電型ウェル領域に効果的に引き抜くことができるので、アバランシェ耐量が向上する。
【００１２】
また、第二導電型エミッタ領域と第二導電型ベース領域とに対向する第二導電型ウェル領域の角部が鋭角をなすものとしてもよい。
そのようにすれば、第二導電型エミッタ領域に対向する第二導電型ベース領域のｐｎ接合の電界よりも、第二導電型エミッタ領域に対向する第二導電型ウェル領域のｐｎ接合の電界が大きくなるので、アバランシェ電流は第二導電型ウェル領域に流れ、アバランシェ耐量が向上する。
【００１３】
特に、第二導電型エミッタ領域と第二導電型ベース領域とに対向する第二導電型ウェル領域の角部の角度が３０〜６０度の範囲にあることが重要である。
角部の角度が２０度以下であると、アバランシェ電流が狭い部分に集中するためアバランシェ耐量が向上しない。また、角度が７０度以上であると、アバランシェ電流が第二導電型ベース領域へも流れ、アバランシェ耐量がばらつく。
【００１４】
更に、第一導電型半導体層が誘電体により他の半導体領域と分離されているものとする。
誘電体により他の半導体領域と分離されている誘電体分離基板を使用すれば、低電圧駆動のデジタル回路部分と、高電圧駆動のパワー素子部分とを一枚の半導体基板に共存させ易い利点がある。
【００１５】
【発明の実施の形態】
以下実施例をもとに本発明の実施の形態を説明する。
［実施例１］
図１に本発明第一の実施例の横型ＭＯＳサイリスタの平面図である。図４の従来例と同様に拡散層とゲート電極の平面的な配置のみを記載している。また、図中の番号で示す各部分の名称は従来例と同じであるので、説明は省略する。
従来例との違いは、ｐエミッタ領域３とｐウェル領域４間の距離ＬS が、ｐエミッタ領域３とｐベース領域２間の距離Ｌに比べて、短くなっている点である。
【００１６】
試作では、従来品はＬ＝ＬS ＝３０μｍ、本実施例ではＬ＝３０μｍ、ＬS ＝２７μｍとした。製造方法は、一般的なＬＳＩ工程を適用することで可能である。基板には、ｎ‐ ベース１となるｎ型で、比抵抗１０〜２０Ω・ｃｍ（不純物濃度で１０15／ｃｍ3 オーダー）、厚さ１０μｍの素子形成領域を有するＳＯＩ基板を用いた。ｐエミッタ領域３を取り囲むようにｐベース領域２とｐウェル領域４とが配置されている。これらの領域の表面不純物濃度は、１０17〜１０19／ｃｍ3 で、深さは約３μｍである。ｎ+ エミッタ領域５の表面不純物濃度は、１０20／ｃｍ3 以上で、深さは約０．５μｍである。ゲート酸化膜９の厚さは、２０ｎｍで、その上に多結晶シリコンのゲート電極６を形成した。その他、耐圧構造や電極、保護膜の形成を適宜実施した。
【００１７】
図３（ａ）には実施例１の、同図（ｂ）に従来品の耐圧波形をそれぞれ示す。従来品の素子耐圧は、２５０Ｖであるが、更にアノード・カソード電極間に電圧をかけていくと、約１．５μＡのアバランシェ電流が流れた時点で素子が破壊したのに対し、本実施例１の横型ＭＯＳサイリスタでは、素子耐圧は２１０Ｖと低くなったが、アバランシェ電流が５μＡ以上流れても破壊せず、十分な耐量を得ることができた。耐圧が低くなったのは、ＬS ＝２７μｍとｐベース領域２とｐエミッタ領域５間の距離を短くしたためである。
【００１８】
［実施例２］
図２は、本発明第二の実施例の横型ＭＯＳサイリスタの平面図であり、従来例と同様に拡散層とゲート電極の平面的な配置のみを記載している。また、図中の番号で示す各部分の名称も従来例と同じであるので、説明は省略する。
【００１９】
図４の従来例との違いは、ｐエミッタ領域３に対向するｐウェル領域４の角部を鋭角に形成し、一方ｐエミッタ領域３に対向するｐベース領域２の角部は、鈍角に形成した点にある。
【００２０】
前にも述べたように従来の横型ＭＯＳサイリスタの破壊点は、ｐエミッタ領域３対向するｐベース領域２の部分が多かった。そこで、ｐベース領域２より先にｐウェル領域４に電流が流れ込み易い構造を検討した結果、図３に代表される拡散層の平面構造を取ればよいと考え、このような構造とした。
試作には、従来品と同様にＬ＝ＬS ＝３０μｍとし、ｐウェル領域４のゲート電極に重なる角部は４０度の鋭角とした。一方ｐベース領域２側は、１４０度の鈍角とした。他の構造は実施例１で示した通りである。
【００２１】
図３（ｃ）に、本実施例２の横型ＭＯＳサイリスタの耐圧波形を示す。素子耐圧は、２４０Ｖで、従来品と殆ど変わらなかった。アバランシェ電流は５μＡ以上流すことができた。この場合は素子耐圧は殆ど低下していない。
他に、ｐウェル領域４層のゲート電極に重なる角部について、種々の角度のものを試作した。２０度の鋭角とした場合、アバランシェ耐量は２μＡ程度であった。そしてその破壊点は、ｐウェル領域４層の角部であった。角度が小さすぎると、アバランシェ電流の流れるｐウェル領域４の幅が狭く、電流が集中すると考えられる。
【００２２】
また７０度の鋭角とした場合は、安定したアバランシェ耐量を確保することができなかった。ｐベース拡散層との差異が小さくなり、安定性が確保できないと従って、ｐウェル領域４層の角部を鋭角とし、その角度については３０度から６０度の鋭角が最適な範囲であることがわかった。ｐｎ接合に逆バイアスを印加した際、不純物濃度が高い方により鋭角な部分を形成した方が、同部分の電界強度が最も強くなるためである。
なお、実施例２では、直線的に拡散領域の境界を示したが、実際は熱拡散で形成するため、端部は丸みをもつ。また、階段状に変化させても電界の分布は、同様になると推測されるので、そのような場合も本発明に含まれる。
【００２３】
【発明の効果】
以上説明したように本発明によれば、直接カソード電極と接しているｐウェル領域を、ｎ+ 拡散層を介してカソード電極と電流をやりとりするｐベース領域に比べて、アノード電極と接しているｐエミッタ領域に近づけて配置することにより、急激に増加するアバランシェ電流を効果的にカソード電極に流すことができるようになり、アバランシェ耐量を向上させることができる。
【００２４】
また、ｐウェル領域の一部を鋭角とし、一方でｐベース領域はむしろ鈍角とすることにより、ｐベース領域の電界強度を弱めて、アバランシェ電流をｐウェル領域に流すことにより、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明実施例１の横型ＭＯＳサイリスタの平面図
【図２】本発明実施例２の横型ＭＯＳサイリスタの平面図
【図３】（ａ）、（ｂ）、（ｃ）はそれぞれ実施例１、実施例２、従来の横型ＭＯＳサイリスタの耐圧波形図
【図４】従来の横型ＭＯＳサイリスタの平面図
【図５】従来の横型ＭＯＳサイリスタのＡ−Ａ線に沿った断面図
【符号の説明】
１        ｎ‐ ベース層
２        ｐベース領域
３        ｐエミッタ領域
４        ｐウェル領域
５        ｎ+ エミッタ領域
６        ゲート電極
７        カソード電極
８        アノード電極
９        ゲート酸化膜
１０        フィールド酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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