(57)【特許請求の範囲】
【請求項１】
複数の半導体増幅素子が従属接続された多段構成の出力回路と、前記半導体増幅素子を制御電圧に応じて駆動するバイアス回路とを備えた高周波電力増幅回路であって、
前記複数の出力用半導体増幅素子とそれぞれカレントミラー回路を構成するように接続された半導体増幅素子を備え、
前記バイアス回路は、制御電圧を電流に変換する電圧−電流変換回路と、該電圧−電流変換回路から供給される電流を電圧に変換する第１抵抗と、第１定電流源およびこれと直列に接続された第１半導体増幅素子を有し該第１半導体増幅素子のしきい値電圧に相当する電圧を発生する制御電圧生成回路と、該制御電圧生成回路で生成された電圧と前記第１抵抗で変換された電圧との合成電圧に応じた電流を生成する第２半導体増幅素子とを含み、該第２半導体増幅素子に流れる電流と同一特性の電流を、前記カレントミラー回路を構成するように接続された半導体増幅素子にそれぞれ流して、前記出力用半導体増幅素子を電流で駆動するようにしたことを特徴とする高周波電力増幅回路。
【請求項２】
前記制御電圧生成回路は、前記第１半導体増幅素子のしきい値電圧に相当する電圧を入力電圧とする第１差動回路からなるボルテージフォロワを備え、該ボルテージフォロワの出力端子に前記第１抵抗が接続され、該第１抵抗を介して前記電圧−電流変換回路から供給される電流が前記ボルテージフォロワ内に流れるように構成されていることを特徴とする請求項１に記載の高周波電力増幅回路。
【請求項３】
前記第２半導体増幅素子の制御端子に接続され前記電圧−電流変換回路から供給される電流を引き込む第２定電流源を有することを特徴とする請求項２に記載の高周波電力増幅回路。
【請求項４】
前記第１定電流源は、定電圧回路からの定電圧を入力とする第２差動回路と、該第２差動回路の出力電圧によって定電流を流す第３半導体増幅素子とを有することを特徴とする請求項２または３に記載の高周波電力増幅回路。
【請求項５】
前記第２差動回路は、その出力が前記第３半導体増幅素子とカレントミラー接続された増幅素子のゲート端子に接続されるとともに、該増幅素子と直列に第２抵抗が接続され、前記増幅素子と第２抵抗との接続点の電位が前記差動回路の入力端子にフィードバックされることによって該第２差動回路は前記定電圧に比例した電圧を出力し、該出力によって前記第３半導体増幅素子が駆動されて定電流を流すように構成され、前記第２抵抗は外付け素子で構成されていることを特徴とする請求項４に記載の高周波電力増幅回路。
【請求項６】
前記第２定電流源は、定電圧回路からの定電圧を入力とする第３差動回路と、該第３差動回路の出力電圧によって定電流を流す第４半導体増幅素子とを有することを特徴とする請求項３〜５のいずれかに記載の高周波電力増幅回路。
【請求項７】
前記第３差動回路は、その出力が前記第４半導体増幅素子とカレントミラー接続された増幅素子のゲート端子に接続されるとともに、該増幅素子と直列に第３抵抗が接続され、前記増幅素子と第３抵抗の接続点の電位が前記第３差動回路の入力端子にフィードバックされることによって該第３差動回路は前記定電圧に比例した電圧を出力し、該出力によって前記第４半導体増幅素子が駆動されて定電流を流すように構成され、前記第３抵抗は前記第１〜第４半導体増幅素子とともに同一の半導体チップ上に形成されていることを特徴とする請求項６に記載の高周波電力増幅回路。
【請求項８】
前記複数の出力用半導体増幅素子のそれぞれに対応して前記第１抵抗と前記第２半導体増幅素子と前記第２電流源とが設けられ、前記第１抵抗の抵抗値と前記第２電流源の電流値は各々異なる値に設定されていることを特徴とする請求項３〜７のいずれかに記載の高周波電力増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体増幅素子が従属接続された多段構成の高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ携帯電話機等の無線通信装置に適用して有効な技術に関し、特に半導体増副素子の特性ばらつきに依存することなく所望の特性の出力が得られる高周波電力増幅回路に関する。
【０００２】
【従来の技術】
自動車電話機、携帯電話機等の無線通信装置（移動体通信装置）の送信側出力段には、図１に示されているように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）やＧａＡｓ−ＭＥＳＦＥＴ等の半導体増幅素子Ｑ１，Ｑ２，Ｑ３を従属接続した多段構成の高周波電力増幅回路が組み込まれている。なお、図１の高周波電力増幅回路は、最終段の半導体増幅素子Ｑ３がディスクリートの部品（出力パワーＭＯＳＦＥＴ等）で構成され、前段の半導体増幅素子Ｑ１，Ｑ２およびバイアス回路ＢＩＡＳは１つの半導体チップ上に半導体集積回路として構成されることが多い。以下、これらの半導体増幅素子部品やバイアス回路を含む半導体集積回路、容量素子などを組み合わせたものを、高周波電力増幅器モジュールあるいは単にモジュールと呼ぶ。
【０００３】
また、一般に、携帯電話機では使用環境に合わせて基地局からのパワーレベル指示信号によって周囲環境に適応するように出力（送信パワー）を変えて通話を行い、他の携帯電話機との間で混信を生じさせないようシステムが構成されている。例えば北米の９００ＭＨｚ帯の標準方式や欧州のＧＳＭ（Global System for Mobile Communication）方式等のセルラ方式携帯電話機における送信側出力段の高周波電力増幅器モジュールは、ＡＰＣ（Automatic Power Control）回路の出力電圧Ｖapcによって通話に必要な出力電力となるように、出力パワーＭＯＳＦＥＴ  Ｑ１〜Ｑ３のゲートバイアス電圧が制御される構成になっている。
【０００４】
従来、上記出力パワーＭＯＳＦＥＴのゲートバイアス電圧の生成には、図１に示されているような抵抗分割回路からなるバイアス回路ＢＩＡＳが使用されており、抵抗Ｒ１１とＲ１２，Ｒ３１とＲ３２，Ｒ３１とＲ３２の各抵抗比でそれぞれＡＰＣ回路の出力電圧Ｖapcを分割することでゲートバイアス電圧Ｖｇ１，Ｖｇ２，Ｖｇ３が生成されていた（例えば特開平１１−１５０４８３号参照）。
【０００５】
また、図２に示されているように直列接続された複数の抵抗Ｒ１〜Ｒ４とダイオード接続されたＭＯＳＦＥＴ  Ｑｄとによって構成され、Ｖapcが大きい２Ｖ付近で最大の出力電力が得られるように各抵抗の比を調整して各段の出力パワーＭＯＳＦＥＴのゲートバイアス電圧Ｖｇ１，Ｖｇ２，Ｖｇ３を生成するようにしたバイアス回路もある（例えば特開２００１−１０２８８１号参照）。
【０００６】
このように、上記従来のゲートバイアス回路は、いずれもＡＰＣ回路の出力電圧Ｖapcを抵抗で分圧して発生したバイアス電圧を出力パワーＭＯＳＦＥＴのゲートに印加するものであった。
【０００７】
【発明が解決しようとする課題】
ところで、出力パワーＭＯＳＦＥＴは、製造ばらつきや温度変動によってそのしきい値電圧がばらついたり変化したりする。しかも、出力パワーＭＯＳＦＥＴのうち特に最終段のＭＯＳＦＥＴ  Ｑ３はディスクリートの部品が使用されることが多い。そのため、最終段のＭＯＳＦＥＴ  Ｑ３と前段のＭＯＳＦＥＴ  Ｑ１，Ｑ２のしきい値電圧のばらつきはそれぞれ異なる。つまり、各出力パワーＭＯＳＦＥＴのゲート電圧−ドレイン電流特性がそれぞれ異なることとなる。
【０００８】
そして、このように出力パワーＭＯＳＦＥＴのしきい値がばらつきを有する高周波電力増幅器モジュールにおいて、上記のようにＡＰＣ回路の出力電圧Ｖapcを抵抗分割することで生成されたゲートバイアス電圧が出力パワーＭＯＳＦＥＴのゲート端子に印加されると、高周波電力増幅回路の出力特性が所望の特性から大きく外れてしまう。その結果、抵抗分割でゲートバイアス電圧を生成するバイアス回路を備えたモジュールにおいては、バイアス回路を構成する抵抗の値を微調整しなければならず、余分なトリミング作業およびトリミング抵抗が必要になるという課題があることが明らかになった。
【０００９】
この発明の目的は、バイアス回路を構成する抵抗の値を調整せずに所望の特性を得ることができる高周波電力増幅回路を提供することにある。
【００１０】
この発明の他の目的は、出力の制御性の良い高周波電力増幅回路を提供することにある。
【００１１】
この発明の他の目的は、低消費電力で効率良く高出力が得られる高周波電力増幅回路を提供することにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数の出力用半導体増幅素子（Ｑ１，Ｑ２，Ｑ３）が従属接続された多段構成の高周波電力増幅回路において、前記複数の出力用半導体増幅素子とそれぞれカレントミラー回路を構成するように接続された半導体増幅素子（Ｑ１１，Ｑ１２，Ｑ１３）を備え、該半導体増幅素子に制御電圧に応じて所定の特性で変化する電流（Ｉ１１，Ｉ１２，Ｉ１３）を流して、前記複数の出力用半導体増幅素子を電流で駆動するようにしたものである。
【００１４】
上記した手段によれば、出力用半導体増幅素子が所定の特性を有する電流で駆動されるため、出力用半導体増幅素子のしきい値電圧などの特性がばらついてもそれに依存しない出力特性を有する高周波電力増幅回路を得ることができるようになる。
【００１５】
また、望ましくは、前記半導体増幅素子は電界効果トランジスタであり、前記所定の特性は電界効果トランジスタのゲート電圧−ドレイン電流特性とする。電界効果トランジスタのドレイン電流はゲート電圧の２乗に比例するので、制御電圧が電界効果トランジスタのしきい値電圧の近傍のあたりでの出力の変化率を小さくし、制御電圧が大きくなると出力の変化率を大きくすることができ、これによって出力の制御性が良くしかも大きな出力電力を得ることができる。
【００１６】
本出願の他の発明は、複数の半導体増幅素子（Ｑ１，Ｑ２，Ｑ３）が従属接続された多段構成の出力回路と、前記半導体増幅素子を制御電圧に応じて駆動するバイアス回路とを備えた高周波電力増幅回路において、前記複数の出力用半導体増幅素子とそれぞれカレントミラー回路を構成するように接続された半導体増幅素子（Ｑ１１，Ｑ１２，Ｑ１３）を備え、前記バイアス回路は、制御電圧を電流に変換する電圧−電流変換回路（１０）と、該電圧−電流変換回路から供給される電流（Ｉ１，Ｉ３）を電圧に変換する第１抵抗（Ｒ１）と、第１定電流源（３１）およびこれと直列に接続された第１半導体増幅素子（Ｑ３２）を有し該第１半導体増幅素子のしきい値電圧に相当する電圧を発生する制御電圧生成回路（３０）と、該制御電圧生成回路で生成された電圧と前記第１抵抗で変換された電圧との合成電圧に応じた電流を生成する第２半導体増幅素子（Ｑ２１，Ｑ３１）とを含み、該第２半導体増幅素子に流れる電流（Ｉ２１）と同一特性の電流（Ｉ１１）を、前記カレントミラー回路を構成するように接続された半導体増幅素子にそれぞれ流して、前記出力用半導体増幅素子を電流で駆動するようにしたものである。
【００１７】
また、望ましくは、前記制御電圧生成回路は、第１半導体増幅素子のしきい値電圧に相当する電圧を入力電圧とする第１差動回路からなるボルテージフォロワ（３３）を備え、該ボルテージフォロワの出力端子に前記第１抵抗（Ｒ１）が接続され、該第１抵抗を介して前記電圧−電流変換回路から供給される電流（Ｉ１，Ｉ３）が前記ボルテージフォロワ内に流れるように構成する。これにより、ボルテージフォロワは出力インピーダンスが小さいので、電圧−電流変換回路から供給される電流（Ｉ１，Ｉ３）を充分に引き込むことができ、第１抵抗によって電圧−電流変換回路から供給される電流（Ｉ１，Ｉ３）に比例した電圧を発生して第２半導体増幅素子の制御端子に印加して電流を流すことができる。
【００１８】
さらに、望ましくは、前記第２半導体増幅素子の制御端子に接続され前記電圧−電流変換回路から供給される電流を引き込む第２定電流源（２１ａ，２１ｃ）を設ける。これにより、第２半導体増幅素子により流される電流が変化を開始する初期制御電圧をずらすことができ、所望の電流特性を得やすくなる。
【００１９】
また、前記第１定電流源（３１）は、定電圧を発生する定電圧回路（３１１）からの定電圧（Ｖref）を入力とする第２差動回路（３１２）と、該第２差動回路の出力によって定電流を流す第３半導体増幅素子（Ｑ３０）とを有するように構成する。これにより、電源電圧のばらつきにかかわらず出力用の第１半導体増幅素子の電流特性を一定にすることができる。
【００２０】
さらに、前記第２差動回路（３１２）は、その出力が増幅素子（Ｑ４４）と第２抵抗（Ｒ４）とを有する回路を介して一方の入力にフィードバックされている。このフィードバックによって前記第２差動回路は前記定電圧（Ｖref）に比例した電圧（Ｖｃ１）を出力端子より出力する。前記第３半導体増幅素子（Ｑ３０）は、上記増幅素子（Ｑ４４）とカレントミラーを構成し、上記第２抵抗（Ｒ４）の抵抗値に応じた電流を定電流（Ｉ４）として流すようになる。ここで、前記第２抵抗（Ｒ４）は外付け素子で構成する。外付け素子はチップ上の素子よりも精度が高いものを使用できるので、回路の動作精度を高めることができる。
【００２１】
さらに、前記第２定電流源（２１ａ，２１ｃ）は、前記電源電圧に対して依存性が少ない定電圧を発生する定電圧回路（３１１）からの定電圧（Ｖref）を入力とする第３差動回路（３２１）と、該第３差動回路の出力（Ｖｃ２）によって定電流を流す第４半導体増幅素子（Ｑ３１）とを有するように構成する。これにより、電源電圧のばらつきにかかわらず出力用の第１半導体増幅素子の電流特性を一定にすることができる。
【００２２】
また、前記第３差動回路（３２１）の出力は増幅素子（Ｑ４５）と第３抵抗（Ｒ５）とを有する回路を介して一方の入力にフィードバックされている。このフィードバックによって前記第３差動回路は前記定電圧（Ｖref）に比例した電圧（Ｖｃ２）を出力端子より出力する。前記第４半導体増幅素子（Ｑ３１）は、上記増幅素子（Ｑ４５）とカレントミラーを構成し、上記第３抵抗（Ｒ５）の抵抗値に応じた電流を定電流（Ｉ４）として流すように構成され、前記第３抵抗（Ｒ５）は前記第１〜第４半導体増幅素子とともに同一の半導体チップ上に形成する。これにより、電圧−電流変換回路（１０）に設けられている抵抗（Ｒ２）の製造ばらつきにより出力電流（Ｉ１，Ｉ３）が変動したときに、第２定電流源（２１ａ，２１ｃ）を構成する第３抵抗（Ｒ５）が電圧−電流変換回路内の抵抗と同じようにばらつくことにより、電流（Ｉ５）が変動して出力電流（Ｉ１，Ｉ３）の変動分をキャンセルすることができる。
【００２３】
さらに、前記複数の出力用半導体増幅素子のそれぞれに対応して前記第１抵抗と前記第２半導体増幅素子と前記第２電流源とを設け、前記第１抵抗の抵抗値と前記第２電流源の電流値は各々異なる値に設定する。これにより、複数の出力用半導体増幅素子のそれぞれ所望の特性で別々に制御することができ、出力の制御性の良いとともに、低消費電力で効率良く出力が得られる高周波電力増幅回路を実現することができるようになる。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。なお、以下の説明においては半導体増幅素子の例として電界効果トランジスタ（ＦＥＴ）を開示するが、半導体増幅素子は電界効果トランジスタに限られるものではなく、バイポーラトランジスタ、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ＨＥＭＴ（high-electron-mobility transistor）等を含み、またトランジスタを形成する半導体基板についてもシリコン基板に限られるものでなく、シリコン−ゲルマニウム基板やガリウム−砒素基板等を含むものである。
【００２５】
図３には、本発明に係る高周波電力増幅回路の一実施例が示されている。図３において、Ｑ１，Ｑ２，Ｑ３は出力用トランジスタとしての出力パワーＭＯＳＦＥＴで、これらの出力パワーＭＯＳＦＥＴ  Ｑ１，Ｑ２，Ｑ３は、前段のＦＥＴのドレイン端子に容量素子Ｃ１，Ｃ２を介して次段のＦＥＴのゲート端子がそれぞれ接続されている。また、初段の出力パワーＭＯＳＦＥＴ  Ｑ１のゲート端子には、容量素子Ｃ０を介して高周波信号ＲＦｉｎが入力され、最終段の出力パワーＭＯＳＦＥＴ  Ｑ３のドレイン端子は容量素子Ｃ３を介して出力端子ＯＵＴに接続されており、高周波信号ＲＦｉｎの直流成分をカットし交流成分のみを増幅して出力する。そして、このときの出力電力が以下に説明するバイアス回路によって制御される。
【００２６】
この実施例においては、上記各出力パワーＭＯＳＦＥＴ  Ｑ１，Ｑ２，Ｑ３と並列に、ゲートとドレインが結合されたいわゆるダイオード接続のＭＯＳＦＥＴＱ１１，Ｑ１２，Ｑ１３がそれぞれ設けられ、各ＭＯＳＦＥＴ  Ｑ１１，Ｑ１２，Ｑ１３と上記各出力パワーＭＯＳＦＥＴ  Ｑ１，Ｑ２，Ｑ３とは互いのゲートが共通に接続されることにより、カレントミラー回路を構成している。
【００２７】
なお、図３の高周波電力増幅回路は、最終段の出力パワーＭＯＳＦＥＴ  Ｑ３と、Ｑ３と共にカレントミラー回路を構成するＭＯＳＦＥＴ  Ｑ１３の２つのＦＥＴが１つの半導体チップ上に形成されたディスクリートの部品とされ、前段の出力パワーＭＯＳＦＥＴ  Ｑ１，Ｑ２およびこれらとカレントミラー回路を構成するＭＯＳＦＥＴ  Ｑ１１，Ｑ１２と、ＭＯＳＦＥＴ  Ｑ１１〜Ｑ１３にバイアス電流を流すバイアス回路が別の半導体チップ上に半導体集積回路として構成されている。また、各容量素子Ｃ０，Ｃ１，Ｃ２，Ｃ３はディスクリートの部品が用いられ、上記バイアス回路を含む半導体集積回路に外付け素子として接続される。
【００２８】
上記バイアス回路は、制御電圧Ｖapcに比例した電流Ｉ１，Ｉ３を出力する電圧−電流変換回路１０と、該電流Ｉ１，Ｉ３に基づいてしきい値依存性のない所望の特性の電流を生成して前記カレントミラー用ＭＯＳＦＥＴ  Ｑ１１，Ｑ１２，Ｑ１３に流す電流生成回路２０Ａ，２０Ｂ，２０Ｃと、これらの電流生成回路２０Ａ〜２０Ｃに対するバイアス電圧を生成して上記電流生成回路２０Ａ〜２０Ｃより所定の特性に従った電流を出力させるゲート電圧制御回路３０とから構成されている。
【００２９】
上記電流生成回路２０Ａと２０Ｃは同一の回路構成を有する。また、特に制限されるものでないが、この実施例においては、２段目の出力パワーＭＯＳＦＥＴＱ２とカレントミラー接続されたＭＯＳＦＥＴ  Ｑ１２に流される電流Ｉ１２を生成する電流生成回路２０Ｂは、上記電流生成回路２０Ａの出力ＭＯＳＦＥＴＱ２２とカレントミラー接続されたＭＯＳＦＥＴ  Ｑ２０により構成されており、上記電流生成回路２０ＡからＭＯＳＦＥＴ  Ｑ１１に供給される電流Ｉ１１と同一特性の電流Ｉ１２がＭＯＳＦＥＴ  Ｑ２０により生成される。上記電流Ｉ１１とＩ１２の比は、上記ＭＯＳＦＥＴ  Ｑ２２とＱ２０のサイズ比を変えることで調整することができる。
【００３０】
ゲート電圧制御回路３０は、電源依存性の少ない電流を流す定電流源３１と、該定電流源３１と直列に接続されたＭＯＳＦＥＴ  Ｑ３２と、該ＭＯＳＦＥＴ Ｑ３２のドレイン電圧を受けてボルテージフォロワとして動作する差動アンプ３３とから構成されている。ここで、上記ＭＯＳＦＥＴ  Ｑ３２は、ゲートとドレインとが結合されたいわゆるダイオード接続とされることにより、そのしきい値電圧Ｖgs1に相当する電圧をドレイン端子より差動アンプ３３に出力し、差動アンプ３３は入力電圧と同一のレベルすなわちＭＯＳＦＥＴ  Ｑ３２のしきい値電圧Ｖgs1と同一レベルの電圧を出力する。
【００３１】
電流生成回路２０Ａは、ソースフォロワ型のＭＯＳＦＥＴ  Ｑ２１と、該ＭＯＳＦＥＴ  Ｑ２１のゲート端子と前記ゲート電圧制御回路３０の差動アンプ３３の出力端子との間に接続された抵抗Ｒ１と、該ＭＯＳＦＥＴ  Ｑ２１のゲート端子と接地点との間に接続され定電流Ｉ５ａを流す定電流源２１ａと、上記ＭＯＳＦＥＴ  Ｑ２１のドレイン端子と電源電圧端子Ｖｄｄとの間に直列に接続されたＭＯＳＦＥＴ  Ｑ２２と、該ＭＯＳＦＥＴ  Ｑ２２とカレントミラー回路を構成するように互いにゲート同士が接続されたＭＯＳＦＥＴ  Ｑ２３とから構成されている。
【００３２】
前記電圧−電流変換回路１０から出力される前記制御電圧Ｖapcに応じた電流Ｉ１を供給する配線の終端は、前記抵抗Ｒ１とＭＯＳＦＥＴ  Ｑ２１のゲート端子との接続ノードｎ１に結合されている。これにより、前記電圧−電流変換回路１０からの電流Ｉ１は、Ｉ１＞Ｉ５ａのときは上記定電流源２１ａと差動アンプ３３の出力端子とに分配されて流れ、Ｉ１＜Ｉ５ａのときはすべて定電流源２１ａに流されるように構成されている。また、Ｉ１＜Ｉ５ａのときは、（Ｉ５ａ−Ｉ１）に相当する電流が差動アンプ３３の出力端子から抵抗Ｒ１を介して定電流源２１ａに向かって流される。
【００３３】
次に、電流生成回路２０Ａの動作を説明する。
先ず、電流生成回路２０Ａに定電流源２１ａがないものと仮定して考えると、電圧−電流変換回路１０からの電流Ｉ１は、抵抗Ｒ１を介して差動アンプ３３の出力端子からアンプ内部に流れ込むこととなる。また、差動アンプ３３の出力電圧は、前述したようにＭＯＳＦＥＴ  Ｑ３２のしきい値電圧Ｖgs1と同一レベルである。そのため、ＭＯＳＦＥＴ  Ｑ２１のゲート電圧ＶG2は、差動アンプ３３の出力電圧Ｖgs1よりもＲ１・Ｉ１だけ高い電圧（Ｖgs1＋Ｒ１・Ｉ１）となる。ここで、電圧−電流変換回路１０から供給される電流Ｉ１は、前述したように制御電圧Ｖapcに比例している。
【００３４】
そのため、ＭＯＳＦＥＴ  Ｑ２１のゲート電圧ＶG2は、図４に符号Ａで示すように、制御電圧Ｖapcに比例してほぼ直線的に変化することとなる。すると、ＭＯＳＦＥＴ  Ｑ２１に流れる電流Ｉ２１は、ＭＯＳＦＥＴのドレイン電流特性に従って、制御電圧Ｖapcに応じて図５に符号ａで示すように変化することとなる。ここで、上記ＭＯＳＦＥＴ  Ｑ３２とＱ２１は、１つの半導体チップ上に形成されているため、しきい値電圧のばらつきは同じである。つまり、Ｑ３２のしきい値電圧が高くなるとＱ２１のしきい値電圧も同じだけ高くなり、Ｑ３２のしきい値電圧が低くなるとＱ２１のしきい値電圧も同じだけ低くなる。
【００３５】
その結果、ＭＯＳＦＥＴ  Ｑ２１に流れる電流Ｉ２１は、しきい値電圧のばらつきに関係なく所定の特性で変化することとなる。そして、この電流Ｉ２１がＭＯＳＦＥＴ  Ｑ２２，Ｑ２３とＱ１１，Ｑ１の２つのカレントミラー回路を介して出力パワーＭＯＳＦＥＴ  Ｑ１に流されることとなる。そのため、出力パワーＭＯＳＦＥＴ  Ｑ１には、ＭＯＳＦＥＴ  Ｑ２１のドレイン電流特性と同一の電流特性を有する電流が流されるようになる。つまり、プロセスのばらつきや温度変化に起因してＭＯＳＦＥＴ  Ｑ１のしきい値電圧が所望の値からずれても、プロセスや温度変化に依存しない出力特性が得られる。
【００３６】
一方、定電流源２１ａに流れる電流Ｉ５ａを考慮した場合には、この電流Ｉ５ａによって電圧−電流変換回路１０から抵抗Ｒ１を介して差動アンプ３３内部に流れ込む電流が減らされるため、ＭＯＳＦＥＴ  Ｑ２１のゲート電圧ＶG2は、Ｖgs1＋Ｒ１・Ｉ１−Ｒ１・Ｉ５ａとなる。つまり、定電流源２１ａがあるときのＭＯＳＦＥＴ  Ｑ２１のゲート電圧ＶG2は、図４に符号Ｂで示すように、直線ＡをＲ１・Ｉ５ａだけ下にずらした直線となる。
【００３７】
ここで、定電流源２１ａに流れるＩ５ａは制御電圧Ｖapcにかかわらず一定にされている。また、電圧−電流変換回路１０から供給される電流Ｉ１は制御電圧Ｖapcに比例している。そのため、直線Ｂの傾きは直線Ａの傾きと同じである。これによって、ＭＯＳＦＥＴ  Ｑ２１に流れる電流Ｉ２１は、制御電圧Ｖapcに応じて図５に符号ｂで示すような曲線に沿って変化することとなる。図４の直線Ａ，Ｂの傾きは抵抗Ｒ１の値によって調整することができ、抵抗Ｒ１を小さくすることによって直線Ａ，Ｂの傾きを小さくすることができるので、制御電圧Ｖapcによる出力用パワーＭＯＳＦＥＴ  Ｑ１〜Ｑ３の制御性を向上させることができる。
【００３８】
電流生成回路２０Ｃは、電流生成回路２０Ａと同様に、ソースフォロワ型のＭＯＳＦＥＴ  Ｑ３１と、該ＭＯＳＦＥＴ  Ｑ３１のゲート端子と前記ゲート電圧制御回路３０の差動アンプ３３の出力端子との間に接続された抵抗Ｒ３と、該ＭＯＳＦＥＴ  Ｑ３１のゲート端子と接地点との間に接続され定電流Ｉ５ｃを流す定電流源２１ｃと、上記ＭＯＳＦＥＴ  Ｑ３１のドレイン端子と電源電圧端子Ｖｄｄとの間に直列に接続されたＭＯＳＦＥＴ  Ｑ３２と、該ＭＯＳＦＥＴ  Ｑ３２とカレントミラー回路を構成するように互いのゲート同士が接続されたＭＯＳＦＥＴ  Ｑ３３とから構成されている。定電流源２１ｃの電流Ｉ５ｃと抵抗Ｒ３の値は、電流生成回路２０Ａの定電流源２１ａの電流Ｉ５ａと抵抗Ｒ１の値と異なる値に設定される。
【００３９】
これにより、ＭＯＳＦＥＴ  Ｑ３１のゲート電圧ＶG3は、例えば図４の符号Ｃで示すような直線に従って変化する。その結果、ドレイン電流すなわちＭＯＳＦＥＴ  Ｑ１３，Ｑ３に流されるバイアス電流Ｉ１３は、図５に符号ｃで示すような特性となる。電流生成回路２０Ｂの定電流源２１ｃの電流Ｉ５ｃと抵抗Ｒ３の値および電流生成回路２０Ａの定電流源２１ａの電流Ｉ５ａと抵抗Ｒ１の値を、それぞれ最適に設定することにより小さな動作電流で大きな出力を得ることができる。
【００４０】
なお、図１の実施例のバイアス回路においては、２段目の出力ＭＯＳＦＥＴ  Ｑ２のバイアス電流を生成する電流生成回路２０Ｂを、電流生成回路２０ＡのＭＯＳＦＥＴ  Ｑ２２とカレントミラー接続されたＭＯＳＦＥＴ  Ｑ２０のみで構成しているが、電流生成回路２０Ｂを電流生成回路２０Ａと同一の構成とし、定電流源２１ａに相当する電流源の電流と抵抗Ｒ１に相当する抵抗の値を、使用する出力ＭＯＳＦＥＴ  Ｑ１〜Ｑ３に応じてそれぞれ適切に設定することで、モジュール全体としての特性が所望の特性となるようにすることができる。
【００４１】
図６には、制御電圧Ｖapcに基づいて電流生成回路２０Ａ，２０Ｃに供給される電流Ｉ１，Ｉ３を生成する電圧−電流変換回路１０の具体例が示されている。この実施例の電圧−電流変換回路１０は、制御電圧Ｖapcを入力とするＣＭＯＳ差動増幅回路からなる差動アンプ１１と、該差動アンプ１１の反転出力ノードの電位がゲート端子に印加されたＭＯＳＦＥＴ  Ｑ４１，Ｑ４２，Ｑ４３と、ＭＯＳＦＥＴ  Ｑ４１と直列に接続された抵抗Ｒ２とから構成され、ＭＯＳＦＥＴＱ４１と抵抗Ｒ２との接続ノードの電位が差動アンプ１１の他方の入力端子にフィードバックされることにより、ＭＯＳＦＥＴ  Ｑ４２とＱ４３にそれぞれ入力電圧Ｖapcに比例したドレイン電流が流されるように構成されている。そして、このＱ４２とＱ４３のドレイン電流は、ＭＯＳＦＥＴ  Ｑ４１とＱ４２のサイズ比（ゲート幅Ｗの比）と抵抗Ｒ２の値およびＱ４１とＱ４３のサイズ比と抵抗Ｒ２の値によってそれぞれ任意に設定することができ、これが電流生成回路２０Ａ，２０Ｃに供給される電流Ｉ１，Ｉ３として出力される。
【００４２】
図７には、前記ゲート電圧制御回路３０を構成する定電流源３１としての定電流回路の具体例が示されている。この実施例の定電流回路（３１）は、電源依存性の少ない基準電圧Ｖrefを発生するバンドギャップリファランス回路３１１と、該バンドギャップリファランス回路３１１からの基準電圧Ｖrefを入力として一方の入力に受ける差動回路３１２と、該差動回路３１２の出力をそのゲートに受けるＭＯＳＦＥＴ  Ｑ４４と、該Ｑ４４と接地点との間に接続された抵抗Ｒ４と、差動回路３１２の出力電圧Ｖｃ１をゲート端子に受けるＭＯＳＦＥＴ  Ｑ３０とから構成されており、Ｑ４４と抵抗Ｒ４の接続点から差動回路３１２の他方の入力にフィードバックが行なわれている。
【００４３】
図７の定電流回路（３１）は、上記差動回路３１２の出力がＭＯＳＦＥＴＱ４４と抵抗Ｒ４とを有する回路を介して他方の入力にフィードバックされている。これにより、抵抗Ｒ４の値に応じた定電圧Ｖｃ１が差動回路３１２の出力端子から得られる。また、この定電圧Ｖｃ１はＭＯＳＦＥＴ  Ｑ３０のゲートにも供給されているため、ＭＯＳＦＥＴ  Ｑ３０はＭＯＳＦＥＴ  Ｑ４４とカレントミラーを構成することとなる。そのため、上記抵抗Ｒ２の値に応じた電流を、上記ＭＯＳＦＥＴ  Ｑ３０が電流Ｉ４として流すこととなる。この実施例においては、上記抵抗Ｒ２として外付けの抵抗素子を用いている。これにより、チップ上に形成された抵抗を使用する場合に比べて精度の高い電流Ｉ４を出力できるように構成されている。
【００４４】
図８には、前記電流生成回路２０Ａ（２０Ｃ）を構成する定電流源２１ａ（２１ｃ）としての定電流回路の具体例が示されている。この実施例の定電流回路（２１ａ，２１ｃ）は、前記定電流回路（３１）と共通のバンドギャップリファランス回路３１１から出力される基準電圧Ｖrefを入力として受ける差動回路３２１と、該差動回路３２１の出力を受けるＭＯＳＦＥＴ  Ｑ４５と、該Ｑ４５と接地点との間に接続されている抵抗Ｒ５と、差動回路３２１の出力電圧Ｖｃ２をゲート端子に受けるＭＯＳＦＥＴ  Ｑ３１と、該Ｑ３１と直列に接続されたＭＯＳＦＥＴ  Ｑ３２と、該Ｑ３２とカレントミラー接続されたＭＯＳＦＥＴ  Ｑ３３とから構成されており、上記ＭＯＳＦＥＴ  Ｑ４５と抵抗Ｒ５の接続点から差動回路３２１の入力へのフィードバックが行なわれている。
【００４５】
図８の定電流回路２１ａ（２１ｃ）は、上記差動回路３２１の出力がＭＯＳＦＥＴ  Ｑ４５と抵抗Ｒ５とを有する回路を介してその入力にフィードバックされている。これにより、抵抗Ｒ５の値に応じた定電圧Ｖｃ２が差動回路３２１の出力端子から得られる。また、この定電圧Ｖｃ２はＭＯＳＦＥＴ  Ｑ３１のゲートにも供給されているため、ＭＯＳＦＥＴ  Ｑ４５とＭＯＳＦＥＴ  Ｑ３１とによってカレントミラーが構成されており、上記抵抗Ｒ５の抵抗値に応じた電流がＭＯＳＦＥＴ  Ｑ３１を流れることとなる。このＭＯＳＦＥＴ  Ｑ３１を流れるドレイン電流は、カレントミラー回路を構成するＭＯＳＦＥＴ  Ｑ３２，Ｑ３３によりコピーされてＱ３３に定電流Ｉ５ａ（Ｉ５ｃ）が流されるように構成されている。
【００４６】
なお、この実施例の定電流回路においては、図７に示されている定電流Ｉ４を流す定電流回路３１と異なり、上記抵抗Ｒ５として外付け素子でなくチップ内部に形成されている抵抗を用いている。これにより、図６に示されている電圧−電流変換回路１０に設けられている抵抗Ｒ２の製造ばらつきにより出力電流Ｉ１，Ｉ３が変動したときに、図８の定電流回路２１ａ（２１ｃ）を構成する抵抗Ｒ５が電圧−電流変換回路１０内の抵抗Ｒ２と同じようにばらつくことにより、出力電流Ｉ５ａが変動して上記電圧−電流変換回路１０からの出力電流Ｉ１，Ｉ３の変動分をキャンセルすることができる。
【００４７】
なお、上記差動回路３１２，３２１は、特に制限されないが、一対の差動トランジスタＱｐ１，Ｑｐ２、その負荷回路を構成するカレントミラートランジスタＱｃ１，Ｑｃ２および定電流素子Ｉとによって構成されている。
【００４８】
図９は、図３の高周波電力増幅回路を組込んだ移動電話（携帯電話機）の一部を示す回路ブロック図である。
携帯電話機は、図９に示されているように、変調用の発振器（ＶＣＯ）７０の発振動作で生成されたＲＦ送信信号が、高周波電力増幅器モジュール１の入力端子（Ｐin）に入力される。ＲＦ送信信号は、高周波電力増幅器モジュール１で増幅され出力端子（Ｐout）から出力され、電力検出回路７１、送信フィルタ７２を経由してアンテナ７３に至り、アンテナ７３から電波となって送信される。
【００４９】
一方、アンテナ７３により受信されたＲＦ受信信号は、受信回路８０で信号処理される。また、受信回路８０からは受信強度信号ＳRIが出力され、Ａ／Ｄ変換器８１でデジタル信号に変換されてコントロールロジック８２に供給される。コントロールロジック８２はパワーレベル指示信号ＳPLを出力し、出力レベル制御回路８３のロジック回路８４に供給される。このロジック回路８４は、送られて来たパワーレベル指示信号ＳPLを処理して制御コードを生成し、生成された制御コードはＤ／Ａ変換器８５でアナログ信号に変換され、パワーレベル指示電圧ＶPLとして自動電力制御（ＡＰＣ）回路７４に供給される。ＡＰＣ回路７４は、パワーレベル指示電圧ＶPLに応じたパワーコントロール信号Vapcを形成して高周波電力増幅器モジュール１に供給し、高周波電力増幅器モジュール１はこの信号に応じて出力トランジスタを駆動する。なお、９０は、高周波電力増幅器モジュール１に電源電圧Vddを供給する電池である。
【００５０】
図１０は、前記実施例の高周波電力増幅回路を応用した携帯電話器の全体構成を示すブロック図である。
この実施例の携帯電話器は、表示部としての液晶パネル２００、送受信用のアンテナ３２１、音声出力用のスピーカ３２２、音声入力用のマイクロホン３２３、上記液晶パネル２００を駆動して表示を行なわせる液晶コントロールドライバ３１０、スピーカ３２２やマイクロホンの信号の入出力を行なう音声インタフェース３３０、アンテナ３２１を介してＧＳＭ方式等で携帯電話通信を行なう高周波インタフェース３４０、音声信号や送受信信号に係る信号処理を行なうＤＳＰ（Digital Signal Processor）３５１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（Application  Specific  Integrated  Circuits）３５２、表示制御を含め装置全体の制御を行なうマイクロプロセッサもしくはマイクロコンピュータなどからなるシステム制御装置３５３およびデータやプログラムの記憶用メモリ３６０、発振回路（ＯＳＣ）３７０等を備えてなる。上記ＤＳＰ３５１、ＡＳＩＣ３５２およびシステム制御装置としてのマイコン３５３により、いわゆるベースバンド部３５０が構成される。上記実施例の高周波電力増幅回路は、高周波インタフェース３４０の送信出力部に使用される。
【００５１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、出力用トランジスタを３段接続しているが、２段構成あるいは４段以上であっても良い。また、前記実施例では、最終段の出力用トランジスタＱ３およびこれとカレントミラー接続されたトランジスタＱ１３を別のチップで構成していると説明したが、他の出力トランジスタＱ１，Ｑ２と同様にバイアス回路と同一のチップ上に形成されていても良いし、逆に出力トランジスタＱ１とそのカレントミラー用トランジスタＱ１１や出力トランジスタＱ２とそのカレントミラー用トランジスタＱ１２も別のチップで構成するようにしても良い。
【００５２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線通信装置に適用される高周波電力増幅回路について説明したが、本発明はそれに限定されるものでなく、複数の半導体増幅素子が従属接続された多段構成の増幅回路およびそれを有するシステムに広く利用することができる。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、制御電圧に応じた所望の特性を有する電流で出力用トランジスタが駆動されるため、出力用トランジスタのしきい値がばらついてもそれに依存しない出力特性を有する高周波電力増幅回路を得ることができる。また、各段の出力用トランジスタを別々のバイアス電流で駆動することによって、出力の制御性の良好であるとともに、低消費電力で効率良く高出力が得られる高周波電力増幅回路を実現することができる。
【図面の簡単な説明】
【図１】従来の多段構成の高周波電力増幅回路の一例を示す回路図である。
【図２】従来の高周波電力増幅回路におけるバイアス回路の他の例を示す回路図である。
【図３】本発明に係る高周波電力増幅回路の一実施例を示す回路図である。
【図４】本発明に係る高周波電力増幅回路のバイアス回路における制御電圧Ｖapcとバイアス電流生成用のＭＯＳＦＥＴのゲート電圧との関係を示すグラフである。
【図５】本発明に係る高周波電力増幅回路のバイアス回路における制御電圧Ｖapcとバイアス電流生成用のＭＯＳＦＥＴのドレイン電流との関係を示すグラフである。
【図６】制御電圧Ｖapcをバスアス回路に供給する電流に変換する電圧−電流変換回路の具体例を示す回路図ある。
【図７】電源電圧に依存しない定電流を発生する定電流回路の具体例を示す回路図ある。
【図８】電圧−電流変換回路から出力される電流のばらつきをキャンセルする定電流を発生する定電流回路の具体例を示す回路図ある。
【図９】図３の高周波電力増幅回路を組込んだ移動電話（携帯電話機）の一部を示す回路ブロック図である。
【図１０】実施例の高周波電力増幅回路を応用した携帯電話機の全体構成を示すブロック図である。
【符号の説明】
１０  電圧−電流変換回路
２０Ａ，２０Ｂ，２０Ｃ  バイアス電流生成回路
３０  ゲート制御電圧生成回路
Ｑ１，Ｑ２，Ｑ３  出力用トランジスタ（出力パワーＭＯＳＦＥＴ）
７０  発振器
７１  電力検出回路
７２  送信フィルタ
７３  アンテナ
７４  ＡＰＣ回路
８０  受信回路
８１  Ａ／Ｄ変換器
８２  コントロールロジック
８３  出力パワーレベル制御回路
８４  ロジック回路
８５  Ｄ／Ａ変換器
９０  電池
【図１】
0003942007.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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