(57)【特許請求の範囲】
【請求項１】
ソース電極とバックゲート電極に入力端子を接続し、ゲート電極に第１制御信号を入力されるＰ型ＭＯＳトランジスタと、
ソース電極に前記Ｐ型ＭＯＳトランジスタのドレイン電極を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に前記第１制御信号と逆極性の第２制御信号を入力されるディプレッション型Ｎ型ＭＯＳトランジスタと、
を具備し、
前記入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている、
アナログスイッチ回路。
【請求項２】
ソース電極とバックゲート電極に入力端子を接続し、ゲート電極に第２制御信号を入力されるＮ型ＭＯＳトランジスタと、
ソース電極に前記Ｎ型ＭＯＳトランジスタのドレイン電極を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に前記第２制御信号と逆極性の第１制御信号を入力されるディプレッション型Ｐ型ＭＯＳトランジスタと、
を具備し、
前記入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている、
アナログスイッチ回路。
【請求項３】
ソース電極に入力端子を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第１制御信号を入力される第１Ｐ型ＭＯＳトランジスタと、
ソース電極に前記入力端子を、ドレイン電極に前記第１Ｐ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第１制御信号と逆極性の第２制御信号を入力されるディプレッション型Ｎ型ＭＯＳトランジスタと、
ソース電極及びバックゲート電極に高電位電源を、ドレイン電極に前記第１Ｐ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第２制御信号を入力される第２Ｐ型ＭＯＳトランジスタと、
を具備し、
前記入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている、
アナログスイッチ回路。
【請求項４】
ソース電極に入力端子を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第２制御信号を入力される第１Ｎ型ＭＯＳトランジスタと、
ソース電極に前記入力端子を、ドレイン電極に前記第１Ｎ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第２制御信号と逆極性の第１制御信号を入力されるディプレッション型Ｐ型ＭＯＳトランジスタと、
ソース電極及びバックゲート電極に低電位電源を、ドレイン電極に前記第１Ｎ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第１制御信号を入力される第２Ｎ型ＭＯＳトランジスタと、
を具備し、
前記入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている、
アナログスイッチ回路。
【請求項５】
高位側電源と低位側電源との間に直列に接続された抵抗ストリング回路と、
前記抵抗ストリング回路に接続され、制御信号に基づいて、前記抵抗ストリング回路にて生成される複数のアナログ電圧値のうちのいずれかの１値を選択し、出力端子へ出力するセレクタ回路と、
を具備し、
前記セレクタ回路は、前記複数のアナログ電圧値に対応する複数のトランジスタスイッチとしての複数のアナログスイッチ回路を備え、
前記複数のアナログ電圧値のうちの中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、前記中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さく、
前記中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、
ソース電極とバックゲート電極に前記抵抗ストリング回路を接続し、ゲート電極に第１制御信号を入力されるＰ型ＭＯＳトランジスタと、
ソース電極に前記Ｐ型ＭＯＳトランジスタのドレイン電極を、ドレイン電極に前記出力端子をそれぞれ接続し、ゲート電極に前記第１制御信号と逆極性の第２制御信号を入力されるディプレッション型Ｎ型ＭＯＳトランジスタと、
を具備する、
階調セレクタ回路。
【請求項６】
高位側電源と低位側電源との間に直列に接続された抵抗ストリング回路と、
前記抵抗ストリング回路に接続され、制御信号に基づいて、前記抵抗ストリング回路にて生成される複数のアナログ電圧値のうちのいずれかの１値を選択し、出力端子へ出力するセレクタ回路と、
を具備し、
前記セレクタ回路は、前記複数のアナログ電圧値に対応する複数のトランジスタスイッチとしての複数のアナログスイッチ回路を備え、
前記複数のアナログ電圧値のうちの中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、前記中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さく、
前記中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、
ソース電極とバックゲート電極に前記抵抗ストリング回路を接続し、ゲート電極に第２制御信号を入力されるＮ型ＭＯＳトランジスタと、
ソース電極に前記Ｎ型ＭＯＳトランジスタのドレイン電極を、ドレイン電極に前記出力端子をそれぞれ接続し、ゲート電極に前記第２制御信号と逆極性の第１制御信号を入力されるディプレッション型Ｐ型ＭＯＳトランジスタと、
を具備する、
階調セレクタ回路。
【請求項７】
高位側電源と低位側電源との間に直列に接続された抵抗ストリング回路と、
前記抵抗ストリング回路に接続され、制御信号に基づいて、前記抵抗ストリング回路にて生成される複数のアナログ電圧値のうちのいずれかの１値を選択し、出力端子へ出力するセレクタ回路と、
を具備し、
前記セレクタ回路は、前記複数のアナログ電圧値に対応する複数のトランジスタスイッチとしての複数のアナログスイッチ回路を備え、
前記複数のアナログ電圧値のうちの中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、前記中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さく、
前記中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、
ソース電極に前記抵抗ストリング回路を、ドレイン電極に前記出力端子をそれぞれ接続し、ゲート電極に第１制御信号を入力される第１Ｐ型ＭＯＳトランジスタと、
ソース電極に前記抵抗ストリング回路を、ドレイン電極に前記第１Ｐ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第１制御信号と逆極性の第２制御信号を入力されるディプレッション型Ｎ型ＭＯＳトランジスタと、
ソース電極及びバックゲート電極に高電位電源を、ドレイン電極に前記第１Ｐ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第２制御信号を入力される第２Ｐ型ＭＯＳトランジスタと、
を具備する、
階調セレクタ回路。
【請求項８】
高位側電源と低位側電源との間に直列に接続された抵抗ストリング回路と、
前記抵抗ストリング回路に接続され、制御信号に基づいて、前記抵抗ストリング回路にて生成される複数のアナログ電圧値のうちのいずれかの１値を選択し、出力端子へ出力するセレクタ回路と、
を具備し、
前記セレクタ回路は、前記複数のアナログ電圧値に対応する複数のトランジスタスイッチとしての複数のアナログスイッチ回路を備え、
前記複数のアナログ電圧値のうちの中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、前記中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さく、
前記中間付近のアナログ電圧値を選択する前記アナログスイッチ回路は、
ソース電極に前記抵抗ストリング回路を、ドレイン電極に前記出力端子をそれぞれ接続し、ゲート電極に第２制御信号を入力される第１Ｎ型ＭＯＳトランジスタと、
ソース電極に前記抵抗ストリング回路を、ドレイン電極に前記第１Ｎ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第２制御信号と逆極性の第１制御信号を入力されるディプレッション型Ｐ型ＭＯＳトランジスタと、
ソース電極及びバックゲート電極に低電位電源を、ドレイン電極に前記第１Ｎ型ＭＯＳトランジスタのバックゲート電極をそれぞれ接続し、ゲート電極に前記第１制御信号を入力される第２Ｎ型ＭＯＳトランジスタと、
を具備する、
階調セレクタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログスイッチ回路及び階調セレクタ回路に関し、特に、複数のアナログ電圧値の１つを選択的に出力するために用いられるアナログスイッチ回路及び階調セレクタ回路に関する。
【０００２】
【従来の技術】
複数のアナログ電圧値のうちから、制御信号に基づいて１つを選択的に出力する階調セレクタ回路が知られている。以下、従来の階調セレクタ回路について説明する。
図６は、従来の階調セレクタ回路の構成を示す回路図である。従来の階調セレクタ回路１１０は、抵抗ストリング回路１１４と、セレクタ回路１１１とを備える。
抵抗ストリング回路１１４は、高位側電源と低位側電源との間に、抵抗素子Ｒを直列に接続して構成されている。
セレクタ回路１１１は、抵抗ストリング回路１１４の各抵抗素子Ｒの接続点と階調セレクタ回路１１０の出力端子との間に各々接続された複数のアナログスイッチ回路１１１ａ、１１１ｂ、１１１ｃ、…を含む。
【０００３】
階調セレクタ回路１１０において、抵抗ストリング回路１１４の各抵抗素子Ｒの接続点では、高位側電源と低位側電源との間の電圧を各抵抗素子Ｒによって分圧して得られるアナログ電圧が発生する。
セレクタ回路１１１では、入力されるデータ（制御信号）に応じて複数のアナログスイッチ回路１１１ａ、１１１ｂ、１１１ｃ、…の内の１つだけが選択されて、オンになる。そして、選択されたアナログスイッチ回路１１１ｘ（ｘ＝ａ、ｂ、ｃ，…）に対応した接続点で発生するアナログ電圧が、階調セレクタ回路１１０の出力端子から出力される。
従来の階調セレクタ回路１１０では、アナログスイッチ回路として、例えば、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを並列に接続したもの（アナログスイッチ回路１１１ａ、１１１ｂ、１１１ｃ、…）が用いられている。
【０００４】
図６に示す従来技術では、アナログスイッチ回路１１１ａ…における各々のトランジスタのソース電極の電位とバックゲート電極の電位との間に電位差が生じる。そのため、バックゲート効果によってＭＯＳトランジスタのしきい値電圧が上昇する。そして、アナログスイッチ回路１１１ａ…が中間電位付近のアナログ電圧に対応するものになるに連れてオン抵抗が高くなり、動作速度が遅くなったり、階調セレクタ回路１１０の出力端子から出力される電圧精度の誤差が大きくなる。
上記問題を回避するには、しきい値のコントロールやトランジスタのサイズ変更等の方法があるが、いずれもチップコスト上昇の原因となる。
【０００５】
関連する技術として、特開２０００−７７９９２号公報に、アナログスイッチの技術が開示されている。図７は、同公報に開示の階調セレクタ回路に用いるアナログスイッチ１２０の一例の構成を示す回路図である。
アナログスイッチ１２１は、Ｎ型ＭＯＳトランジスタ１２３と、Ｎ型ＭＯＳトランジスタ１２５と、Ｎ型ＭＯＳトランジスタ１２７が接続されている。ただし、Ｎ型ＭＯＳトランジスタ１２３は、第１端子と第２端子の間に接続されている。Ｎ型ＭＯＳトランジスタ１２５は、第１端子とＮ型ＭＯＳトランジスタ１２３のバックゲート電極の間に接続されている。Ｎ型ＭＯＳトランジスタ１２７は、Ｎ型ＭＯＳトランジスタ１２３のバックゲート電極と低電位電源の間に接続されている。
また、アナログスイッチ１２２は、Ｐ型ＭＯＳトランジスタ１２４と、Ｐ型ＭＯＳトランジスタ１２６と、Ｐ型ＭＯＳトランジスタ１２８が接続されている。
ただし、Ｐ型ＭＯＳトランジスタ１２４は、第１端子と第２端子の間に接続されている。Ｐ型ＭＯＳトランジスタ１２６は、第１端子とＰ型ＭＯＳトランジスタ１２４のバックゲート電極の間に接続されている。Ｐ型ＭＯＳトランジスタ１２８は、Ｐ型ＭＯＳトランジスタ１２４のバックゲート電極と高電位電源の間に接続されている。
この２つのアナログスイッチ１２１、１２２が並列に接続され、同図に示すアナログスイッチ１２０を構成している。
ここで第１端子は図６における抵抗ストリング回路１１４に接続され、第２端子は出力端子に接続される構成となる。
【０００６】
アナログスイッチ１２０をオンする場合は、各トランジスタのソース電極とバックゲート電極の電位がＮ型ＭＯＳトランジスタ１２５とＰ型ＭＯＳトランジスタ１２６を介して同電位となる。そのため、バックゲート効果によるしきい値電圧の増加を抑えることができる。そして、中間電圧付近のアナログ電圧に対応する各トランジスタのオン抵抗値を低くすることができる。
また、アナログスイッチ１２０をオフする場合は、各トランジスタのバックゲート電極の電位はＮ型ＭＯＳトランジスタ１２７とＰ型ＭＯＳトランジスタ１２８を介して、高電位電源と低電位電源に接続されるために、第１端子と第２端子とが異電位となった時のリーク電流を抑えることができる。
この構成を採用することで、動作速度の向上や、出力電圧の精度の向上を図ることができるとしている。
【０００７】
この技術では、トランジスタのしきい値電圧が高いプロセス、あるいは、低電圧での使用が要求される場合において、Ｎ型ＭＯＳトランジスタ１２５、あるいは、Ｐ型ＭＯＳトランジスタ１２６が十分にオンできない場合が発生する。その結果、Ｎ型ＭＯＳトランジスタ１２３、あるいは、Ｐ型ＭＯＳトランジスタ１２４のソース電極とバックゲート電極の電位が同電位とならず、その結果アナログスイッチ１２０のオン抵抗は下がらなくなる場合が発生する。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、トランジスタのしきい値電圧が高いプロセスや低電圧での回路設計が必要な場合においても、オン抵抗を低くすることが可能なアナログスイッチ回路及び階調セレクタ回路を提供することにある。
【０００９】
また、本発明の他の目的は、トランジスタのしきい値電圧が高いプロセスや低電圧での回路設計が必要な場合においても、高速動作が可能なアナログスイッチ回路及び階調セレクタ回路を提供することにある。
【００１０】
本発明の更に他の目的は、トランジスタのしきい値電圧が高いプロセスや低電圧での回路設計が必要な場合においても、出力電圧精度の高いアナログスイッチ回路及び階調セレクタ回路を提供することにある。
を提供する。
【００１１】
また、本発明の別の目的は、上記の目的をチップコスト上昇を抑えて実現可能なアナログスイッチ回路及び階調セレクタ回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
従って、上記課題を解決するために、本発明のアナログスイッチ回路は、Ｐ型ＭＯＳトランジスタ（２２）と、ディプレッション型Ｎ型ＭＯＳトランジスタ（２３）とを具備する。
Ｐ型ＭＯＳトランジスタ（２２）は、ソース電極とバックゲート電極に入力端子を接続し、ゲート電極に第１制御信号（Φ−）を入力される。ディプレッション型Ｎ型ＭＯＳトランジスタ（２３）は、ソース電極にＰ型ＭＯＳトランジスタ（２２）のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）と逆極性の第２制御信号（Φ）を入力される。
そして、入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている。
Ｐ型ＭＯＳトランジスタ（２２）は、ソース電極とバックゲート電極の両方に入力端子を接続しているので、中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さい。
【００１４】
また、本発明のアナログスイッチ回路は、Ｎ型ＭＯＳトランジスタ（３２）と、ディプレッション型Ｐ型ＭＯＳトランジスタ（３３）とを具備する。
Ｎ型ＭＯＳトランジスタ（３２）は、ソース電極とバックゲート電極に入力端子を接続し、ゲート電極に第２制御信号（Φ）を入力される。ディプレッション型Ｐ型ＭＯＳトランジスタ（３３）は、ソース電極にＮ型ＭＯＳトランジスタ（３２）のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第２制御信号（Φ）と逆極性の第１制御信号（Φ−）を入力される。
入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている。
Ｎ型ＭＯＳトランジスタ（３２）は、ソース電極とバックゲート電極の両方に入力端子を接続しているので、中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さい。
【００１５】
更に、本発明のアナログスイッチ回路は、第１Ｐ型ＭＯＳトランジスタ（４２）と、ディプレッション型Ｎ型ＭＯＳトランジスタ（４３）と、第２Ｐ型ＭＯＳトランジスタ（４４）とを具備する。
第１Ｐ型ＭＯＳトランジスタ（４２）は、ソース電極に入力端子を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）を入力される。ディプレッション型Ｎ型ＭＯＳトランジスタ（４３）は、ソース電極に入力端子を、ドレイン電極に第１Ｐ型ＭＯＳトランジスタ（４２）のバックゲート電極をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）と逆極性の第２制御信号（Φ）を入力される。第２Ｐ型ＭＯＳトランジスタ（４４）は、ソース電極及びバックゲート電極に高電位電源（ＶＨ）を、ドレイン電極に第１Ｐ型ＭＯＳトランジスタ（４２）のバックゲート電極をそれぞれ接続し、ゲート電極に第２制御信号（Φ）を入力される。
そして、入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている、
第１Ｐ型ＭＯＳトランジスタ（４２）は、ディプレッション型Ｎ型ＭＯＳトランジスタ（４３）を介してソース電極とバックゲート電極の両方に入力端子を接続しているので、中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さい。
【００１６】
更に、本発明のアナログスイッチ回路は、第１Ｎ型ＭＯＳトランジスタ（５２）と、ディプレッション型Ｐ型ＭＯＳトランジスタ（５３）と、第２Ｎ型ＭＯＳトランジスタ（５４）とを具備する。
第１Ｎ型ＭＯＳトランジスタ（５２）は、ソース電極に入力端子を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第２制御信号（Φ）を入力される。ディプレッション型Ｐ型ＭＯＳトランジスタ（５３）は、ソース電極に入力端子を、ドレイン電極に第１Ｎ型ＭＯＳトランジスタ（５２）のバックゲート電極をそれぞれ接続し、ゲート電極に第２制御信号（Φ）と逆極性の第１制御信号（Φ−）を入力される。第２Ｎ型ＭＯＳトランジスタ（５４）は、ソース電極及びバックゲート電極に低電位電源（ＶＬ）を、ドレイン電極に第１Ｎ型ＭＯＳトランジスタ（５２）のバックゲート電極をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）を入力される。
そして、入力端子は、高電位と低電位との間の互いに異なるアナログ電圧値を発生する複数の接続点のうち、中間付近のアナログ電圧値を発生する接続点に接続されている。
第１Ｎ型ＭＯＳトランジスタ（５２）は、ディプレッション型Ｐ型ＭＯＳトランジスタ（５３）を介してソース電極とバックゲート電極の両方に入力端子を接続しているので、中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さい。
【００１７】
上記課題を解決するために、本発明の階調セレクタ回路は、抵抗ストリング回路（１４）と、セレクタ回路（１９）とを具備する。
抵抗ストリング回路（１４）は、高位側電源と低位側電源との間に直列に接続されている。セレクタ回路（１９）は、抵抗ストリング回路（１４）に接続され、制御信号（Φ／Φ−）に基づいて、抵抗ストリング回路（１４）にて生成される複数のアナログ電圧値のうちのいずれかの１値を選択し、出力端子へ出力する。ただし、セレクタ回路（１９）は、複数のアナログ電圧値に対応する複数のトランジスタスイッチとしての複数のアナログスイッチ回路（１１（−１〜４）／１２／１３）を備えている。
そして、複数のアナログ電圧値のうちの中間付近のアナログ電圧値を選択するアナログスイッチ回路（１１（−１〜４））は、中間付近のアナログ電圧値でもオンすることが可能なように十分にオン抵抗値が小さい。
【００１８】
また、本発明の階調セレクタ回路は、中間付近のアナログ電圧値を選択するアナログスイッチ回路（１１−１）が、Ｐ型ＭＯＳトランジスタ（２２）と、ディプレッション型Ｎ型ＭＯＳトランジスタ（２３）とを具備する。
Ｐ型ＭＯＳトランジスタ（２２）は、ソース電極とバックゲート電極に抵抗ストリング回路（１４）を接続し、ゲート電極に第１制御信号（Φ−）を入力される。ディプレッション型Ｎ型ＭＯＳトランジスタ（２３）は、ソース電極にＰ型ＭＯＳトランジスタ（２２）のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）と逆極性の第２制御信号（Φ）を入力される。
【００１９】
また、本発明の階調セレクタ回路は、中間付近のアナログ電圧値を選択するアナログスイッチ回路（１１−２）が、Ｎ型ＭＯＳトランジスタ（３２）と、ディプレッション型Ｐ型ＭＯＳトランジスタ（３３）とを具備する。
Ｎ型ＭＯＳトランジスタ（３２）は、ソース電極とバックゲート電極に抵抗ストリング回路（１４）を接続し、ゲート電極に第２制御信号（Φ）を入力される。ディプレッション型Ｐ型ＭＯＳトランジスタ（３３）は、ソース電極にＮ型ＭＯＳトランジスタ（３２）のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第２制御信号（Φ）と逆極性の第１制御信号（Φ−）を入力される。
【００２０】
更に、本発明の階調セレクタ回路は、中間付近のアナログ電圧値を選択するアナログスイッチ回路（１１−３）が、第１Ｐ型ＭＯＳトランジスタ（４２）と、ディプレッション型Ｎ型ＭＯＳトランジスタ（４３）と、第２Ｐ型ＭＯＳトランジスタ（４４）とを具備する。
第１Ｐ型ＭＯＳトランジスタ（４２）は、ソース電極に抵抗ストリング回路（１４）を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）を入力される。ディプレッション型Ｎ型ＭＯＳトランジスタ（４３）は、ソース電極に抵抗ストリング回路（１４）を、ドレイン電極に第１Ｐ型ＭＯＳトランジスタ（４２）のバックゲート電極をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）と逆極性の第２制御信号（Φ）を入力される。第２Ｐ型ＭＯＳトランジスタ（４４）は、ソース電極及びバックゲート電極に高電位電源（ＶＨ）を、ドレイン電極に第１Ｐ型ＭＯＳトランジスタ（４２）のバックゲート電極をそれぞれ接続し、ゲート電極に第２制御信号（Φ）を入力される。
【００２１】
更に、本発明の階調セレクタ回路は、中間付近のアナログ電圧値を選択するアナログスイッチ回路（１１−４）が、第１Ｎ型ＭＯＳトランジスタ（５２）と、ディプレッション型Ｐ型ＭＯＳトランジスタ（５３）と、第２Ｎ型ＭＯＳトランジスタ（５４）とを具備する。
第１Ｎ型ＭＯＳトランジスタ（５２）は、ソース電極に抵抗ストリング回路（１４）を、ドレイン電極に出力端子をそれぞれ接続し、ゲート電極に第２制御信号（Φ）を入力される。ディプレッション型Ｐ型ＭＯＳトランジスタ（５３）は、ソース電極に抵抗ストリング回路（１４）を、ドレイン電極に第１Ｎ型ＭＯＳトランジスタ（５２）のバックゲート電極をそれぞれ接続し、ゲート電極に第２制御信号（Φ）と逆極性の第１制御信号（Φ−）を入力される。第２Ｎ型ＭＯＳトランジスタ（５４）は、ソース電極及びバックゲート電極に低電位電源（ＶＬ）を、ドレイン電極に第１Ｎ型ＭＯＳトランジスタ（５２）のバックゲート電極をそれぞれ接続し、ゲート電極に第１制御信号（Φ−）を入力される。
【００２２】
【発明の実施の形態】
以下、本発明である階調セレクタ回路の実施の形態に関して、添付図面を参照して説明する。
なお、各実施の形態において同一又は相当部分には同一の符号を付して説明する。
【００２３】
（実施例１）
以下、本発明の階調セレクタ回路の第１の実施の形態について、図面を参照して説明する。
図１は、本発明である階調セレクタ回路の第１の実施の形態における構成を示すブロック図である。階調セレクタ回路１０は、抵抗ストリング回路１４と、セレクタ回路１９とを備える。
【００２４】
抵抗ストリング回路１４は、高位側電源と低位側電源との間に、抵抗素子Ｒを直列に接続して構成されている。高位側電源と低位側電源の電圧、抵抗素子Ｒの大きさ及び数は、階調セレクト回路の用途に基づいて設計により決定される。
セレクタ回路１９は、複数のアナログスイッチ回路１２と、複数のアナログスイッチ回路１１と、複数のアナログスイッチ回路１３とを有する。
【００２５】
複数のアナログスイッチ回路１２は、入力側を抵抗ストリング回路１４の各抵抗素子Ｒの接続点のうち、そこで発生するアナログ電圧が高電位である複数の点に、それぞれ接続している。また、出力側を階調セレクタ回路１０の出力端子に接続している。図１では、アナログスイッチ回路１２の１つの回路図のみを表示している。複数のアナログスイッチ回路１２は、従来用いられているアナログスイッチ回路（例示：Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとの並列接続）を用いることが出来る。
【００２６】
複数のアナログスイッチ回路１１は、入力側を抵抗ストリング回路１４の各抵抗素子Ｒの接続点のうち、そこで発生するアナログ電圧が中間電位である複数の点に、それぞれ接続している。また、出力側を階調セレクタ回路１０の出力端子に接続している。図１では、アナログスイッチ回路１１の１つのブロックのみを表示している。アナログスイッチ回路１１の詳細は後述する。
【００２７】
複数のアナログスイッチ回路１３は、入力側を抵抗ストリング回路１４の各抵抗素子Ｒの接続点のうち、そこで発生するアナログ電圧が低電位である複数の点に、それぞれ接続している。また、出力側を階調セレクタ回路１０の出力端子に接続している。図１では、アナログスイッチ回路１３の１つの回路図のみを表示している。複数のアナログスイッチ回路１３は、従来用いられているアナログスイッチ回路（例示：Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとの並列接続）を用いることが出来る。
【００２８】
この階調セレクタ回路１０において抵抗ストリング回路１４の各抵抗素子Ｒの接続点では高位側電源と低位側電源との間の電圧を各抵抗素子Ｒによって分圧して得られるアナログ電圧が発生する。
複数のアナログスイッチ回路１１、１２、１３の内の１つのアナログスイッチ回路だけがオンになる。そして、各接続点で発生するアナログ電圧のうち、オンになったアナログスイッチ回路に対応するアナログ電圧のみが、階調セレクタ回路１０の出力端子から出力される。
【００２９】
ここで、アナログ電圧の高電位／中間電位／低電位とは、高位側電源の電圧から低位側電源の電圧までの電圧を３分割し、高位側電源の側から順に高電位、中間電位、低電位とする。分割は、３等分、概ね３等分、あるいは、各階調セレクタ回路１０の素子毎にシミュレーションや実験的に決定される。
【００３０】
複数のアナログスイッチ回路１１について更に説明する。
図２は、複数のアナログスイッチ回路１１の１つの略断面を含む図１の階調セレクタ回路１０を示す図である。階調セレクタ回路１０は、抵抗ストリング回路１４と、セレクタ回路１９とを備える。セレクタ回路１９は、複数のアナログスイッチ回路１１である複数のアナログスイッチ回路１１−１を有する（図２中は、１つのアナログスイッチ回路１１−１を表示）。他の構成は、図１と同様であるのでその説明を省略する。
【００３１】
アナログスイッチ回路１１−１は、Ｐ型ＭＯＳトランジスタ２２と、ディプレッション型Ｎ型ＭＯＳトランジスタ２３とを具備する。
【００３２】
Ｐ型ＭＯＳトランジスタ２２は、ソース電極（ソース２２−２に接合）及びバックゲート電極（Ｎ-ウェル２５に接合）に、抵抗ストリング回路１４の接続点ａを接続している。そして、ゲート電極（ゲート２２−１に接合）に第１制御信号Φ−を入力される。ただし、Φ−の“−”は、図中では“Φ”の上部に記されている（本明細書及び図面において同じ）。
【００３３】
ディプレッション型Ｎ型ＭＯＳトランジスタ２３は、ソース電極（ソース２３−２に接合）にＰ型ＭＯＳトランジスタ２２のドレイン電極（ドレイン２２−３に接合）を接続している。また、ドレイン電極（ドレイン２３−３に接合）に出力端子ｂを接続している。そして、ゲート電極（ゲート２３−１に接合）に第１制御信号Φ−の反転信号（逆極性）である第２制御信号Φを入力される。
【００３４】
次に、本発明の階調セレクタ回路の第１の実施の形態の動作について、図２を参照して説明する。
（１）第２制御信号Φがハイ（Ｈｉｇｈ）レベルの場合
第２制御信号Φがハイレベルの場合、Ｐ型ＭＯＳトランジスタ２２（第１制御信号Φ−で制御）とディプレッション型Ｎ型ＭＯＳトランジスタ２３（第２制御信号Φで制御）の両トランジスタがオンになる。
その場合、Ｐ型ＭＯＳトランジスタ２２のバックゲート電極とソース電極とは電位差が発生しない。従って、バックゲート効果によるＰ型ＭＯＳトランジスタ２２のしきい値電圧の上昇が無くなるので、それに伴うオン抵抗の上昇が発生しない。
更に、ディプレッション型Ｎ型ＭＯＳトランジスタ２３は、しきい値電圧が０Ｖ以下の値を取るので、ディプレッション型Ｎ型ＭＯＳトランジスタ２３でのしきい値電圧分の電圧降下が発生しない。従って、アナログスイッチ回路１１−１は、電圧精度の高い電圧を出力することができる。
すなわち、アナログスイッチ回路１１−１は、オン抵抗が小さく、高い電圧精度を有する電圧を出力することが可能となる。
【００３５】
（２）第２制御信号Φがロウ（Ｌｏｗ）レベルの場合
第２制御信号Φがロウレベルの時、Ｐ型ＭＯＳトランジスタ２２とディプレッション型Ｎ型ＭＯＳトランジスタ２３の両トランジスタがオフになる。
ここで、Ｐ型ＭＯＳトランジスタのソース電極にバックゲート電極が接続されている場合において、ドレイン電極の電位がソース電極の電位よりも高い電位となった場合、ＰＮ接続部が順方向接続となってしまい、ソース電極とドレイン電極とにリーク電流が発生してしまう。しかし、本発明では、ディプレッション型Ｎ型ＭＯＳトランジスタ２３を直列に配置しているので、上記したリーク電流を防止することが出来る。
一方、ディプレッション型Ｎ型ＭＯＳトランジスタ２３のゲート電極の電位はロウレベルであっても出力端子の電位がロウレベル付近の値であれば、ディプレッション型Ｎ型ＭＯＳトランジスタ２３はオン状態となる。しかし、Ｐ型ＭＯＳトランジスタはバックゲート電極がソース電極に接続されていてもロウレベル付近の値に対してはオフ状態となる。
従って、本発明のＰ型ＭＯＳトランジスタ２２とディプレッション型Ｎ型ＭＯＳトランジスタ２３とはお互いのオフ抵抗を相補的に補う関係にある。
【００３６】
従って、オン抵抗を低くし、リーク電流を防止することが出来る。そして、高速動作及び出力電圧の精度の高い動作を実行することができる。
また、従来と比較して、素子の数は増加せず、使用する制御信号も同様である。すなわち、チップコスト上昇を抑えて上記の特性を有するアナログスイッチ回路を有する階調セレクタ回路を実現することが可能となる。
【００３７】
図２のアナログスイッチ回路１１−１において、Ｐ型基板をＮ型基板にした場合も、同様に上記の効果を得ることが出来る。その例を図３に示す。
図３は、複数のアナログスイッチ回路１１の１つの略断面を含む図１の階調セレクタ回路１０を示す図である。ただし、複数のアナログスイッチ回路１１は、図２のアナログスイッチ回路１１−１においてＰ型基板をＮ型基板にした場合であるアナログスイッチ回１１−２（図３中は、１つのアナログスイッチ回路１１−２を表示）である。
【００３８】
アナログスイッチ回路１１−２は、Ｎ型ＭＯＳトランジスタ３２と、ディプレッション型Ｐ型ＭＯＳトランジスタ３３とを具備する。
【００３９】
Ｎ型ＭＯＳトランジスタ３２は、ソース電極（ソース３２−２に接合）及びバックゲート電極（Ｐ−ウェル３５に接合）に抵抗ストリング回路１４の接続点ａを接続している。そして、ゲート電極（ゲート３２−１に接合）に第２制御信号Φを入力される。
【００４０】
ディプレッション型Ｐ型ＭＯＳトランジスタ３３は、ソース電極（ソース３３−２に接合）にＮ型ＭＯＳトランジスタ３２のドレイン電極（ドレイン３２−３に接合）を接続している。また、ドレイン電極（ドレイン３３−３に接合）に出力端子ｂを接続している。ゲート電極（ゲート３３−１に接合）に第１制御信号Φ−を入力される。
【００４１】
図３における階調セレクタ回路１０の動作に関しては、図２の場合に関して、Ｐ型基板をＮ型基板にした場合の発明であるので、その説明は省略する。
【００４２】
（実施例２）
以下、本発明の階調セレクタ回路の第２の実施の形態について、図面を参照して説明する。
図１は、本発明である階調セレクタ回路の第２の実施の形態における構成を示すブロック図である。階調セレクタ回路１０は、抵抗ストリング回路１４、及び、複数のアナログスイッチ回路１２と複数のアナログスイッチ回路１１と複数のアナログスイッチ回路１３とを有するセレクタ回路１９を備える。
抵抗ストリング回路１４、複数のアナログスイッチ回路１２及び複数のアナログスイッチ回路１３は、実施例１と同様であるのでその説明を省略する。
【００４３】
複数のアナログスイッチ回路１１について説明する。
図４は、複数のアナログスイッチ回路１１の１つの略断面を含む図１の階調セレクタ回路１０を示す図である。階調セレクタ回路１０は、抵抗ストリング回路１４と、セレクタ回路１９とを備える。セレクタ回路１９は、複数のアナログスイッチ回路１１である複数のアナログスイッチ回路１１−３を有する（図４中は、１つのアナログスイッチ回路１１−３を表示）。他の構成は、図１と同様であるのでその説明を省略する。
【００４４】
アナログスイッチ回路１１−３は、第１Ｐ型ＭＯＳトランジスタ４２と、ディプレッション型Ｎ型ＭＯＳトランジスタ４３と、第２Ｐ型ＭＯＳトランジスタ４４とを具備する。
【００４５】
第１Ｐ型ＭＯＳトランジスタ４２は、ソース電極（ソース４２−２に接合）に抵抗ストリング回路１４の接続点ａを接続している。また、ドレイン電極（ドレイン４２−３に接合）に出力端子ｂを接続している。そして、ゲート電極（ゲート４２−１に接合）に第１制御信号Φ−を入力される。
【００４６】
ディプレッション型Ｎ型ＭＯＳトランジスタ４３は、ソース電極（ソース４３−２に接合）に抵抗ストリング回路１４の接続点ａを接続している。また、ドレイン電極（ドレイン４３−３に接合）に第１Ｐ型ＭＯＳトランジスタ４２のバックゲート電極（Ｎ−ウェル４７に接合）を接続している。そして、ゲート電極（ゲート４３−１に接合）に第１制御信号Φ−の反転信号（逆極性）である第２制御信号Φを入力される。
【００４７】
第２Ｐ型ＭＯＳトランジスタ４４は、ソース電極（ソース４４−２に接合）及びバックゲート電極（Ｎ−ウェル４６に接合）に高電位電源ＶＨを接続している。また、ドレイン電極（ドレイン４４−３に接合）に第１Ｐ型ＭＯＳトランジスタ４２のバックゲート電極を接続している。そして、ゲート電極（ゲート４４−１に接合）に第２制御信号Φを入力される。
高電位電源ＶＨの電位は、第２制御信号Φがロウレベルの場合に第１Ｐ型ＭＯＳトランジスタ４２のソース電極の電位として予測される最高電位よりも高い電位とする。
【００４８】
次に、本発明の階調セレクタ回路の第２の実施の形態の動作について、図４を参照して説明する。
（１）第２制御信号Φがハイレベルの場合
第２制御信号Φがハイレベルの場合、ディプレッション型Ｎ型ＭＯＳトランジスタ４３（第２制御信号Φで制御）と第１Ｐ型ＭＯＳトランジスタ４２（第１制御信号Φ−で制御）がオンになり、第２Ｐ型ＭＯＳトランジスタ４４（第２制御信号Φで制御）はオフになる。
第１Ｐ型ＭＯＳトランジスタ４２のバックゲート電極とソース電極はディプレッション型Ｎ型ＭＯＳトランジスタ４３を介して接続されるので、電位差が発生しない。そのため、抵抗ストリング回路４６で発生した中間電位においても、バックゲート効果による第１Ｐ型ＭＯＳトランジスタ４２のしきい値電圧の上昇が無くなるので、それに伴うオン抵抗の上昇が発生しない。
更に、ディプレッション型Ｎ型ＭＯＳトランジスタ４３は、しきい値電圧が０Ｖ以下の値を取るので、ディプレッション型Ｎ型ＭＯＳトランジスタ４３でのしきい値電圧分による電圧降下が発生しない。従って、アナログスイッチ回路１１−３は、電圧精度の高い電圧を出力することができる。
すなわち、アナログスイッチ回路１１−３は、オン抵抗が小さく、高い電圧精度を有する電圧を出力することが可能となる。
【００４９】
（２）第２制御信号Φがロウレベルの場合
第２制御信号Φがロウレベルの場合、第２Ｐ型ＭＯＳトランジスタ４４がオンになり、第１Ｐ型ＭＯＳトランジスタ４２とディプレッション型Ｎ型ＭＯＳトランジスタ４３がオフになる。
第１Ｐ型ＭＯＳトランジスタ４２のバックゲート電極と高電位電源は、第２Ｐ型ＭＯＳトランジスタ４４を介して接続される。そのため、第１Ｐ型ＭＯＳトランジスタ４２のソース電極がバックゲート電極より高い電位になることはなくなる。従って、リーク電流は流れない。
【００５０】
従って、オン抵抗を低くし、リーク電流を防止することが出来る。そして、高速動作及び出力電圧の精度の高い動作を実行することができる。
また、従来と比較して、素子の数は増加せず、使用する制御信号も同様である。すなわち、チップコスト上昇を抑えて上記の特性を有するアナログスイッチ回路を有する階調セレクタ回路を実現することが可能となる。
【００５１】
図４のアナログスイッチ回路１１−３において、Ｐ型基板をＮ型基板にした場合も、同様に上記の効果を得ることが出来る。その例を図５に示す。
図５は、複数のアナログスイッチ回路１１の１つの略断面を含む図１の階調セレクタ回路１０を示す図である。ただし、複数のアナログスイッチ回路１１は、図４のアナログスイッチ回路１１−３においてＰ型基板をＮ型基板にした場合であるアナログスイッチ回１１−４（図５中は、１つのアナログスイッチ回路１１−４を表示）である。
【００５２】
アナログスイッチ回路１１−４は、第１Ｎ型ＭＯＳトランジスタ５２と、ディプレッション型Ｐ型ＭＯＳトランジスタ５３と、第２Ｎ型ＭＯＳトランジスタ５４とを具備する。
【００５３】
第１Ｎ型ＭＯＳトランジスタ５２は、ソース電極（ソース５２−２に接合）と抵抗ストリング回路１４の接続点ａとを接続している。また、ドレイン電極（ドレイン４２−３に接合）と出力端子ｂとを接続している。そして、ゲート電極（ゲート５２−１に接合）に第２制御信号Φを入力される。
【００５４】
ディプレッション型Ｐ型ＭＯＳトランジスタ５３は、ソース電極（ソース５３−２に接合）と抵抗ストリング回路１４の接続点ａとを接続している。また、ドレイン電極（ドレイン５３−３に接合）と第１Ｎ型ＭＯＳトランジスタ５２のバックゲート電極（Ｐ−ウェル５７に接合）とを接続している。そして、ゲート電極（ゲート５３−１に接合）に第２制御信号Φの反転信号（逆極性）である第１制御信号Φ−を入力される。
【００５５】
第２Ｎ型ＭＯＳトランジスタ５４は、ソース電極（ソース５４−２に接合）及びバックゲート電極（Ｐ−ウェル５６に接合）に低電位電源ＶＬを、ドレイン電極（ドレイン５４−３に接合）と第１Ｎ型ＭＯＳトランジスタ５２のバックゲート電極とを接続している。そして、ゲート電極（ゲート５４−１に接合）に第１制御信号Φ−を入力される。
低電位電源ＶＬの電位は、第１制御信号Φ−がロウレベルの場合に第１Ｎ型ＭＯＳトランジスタ５２のソース電極の電位として予測される最低電位よりも低い電位とする。
【００５６】
図５における階調セレクタ回路１０の動作に関しては、図４の場合に関して、Ｐ型基板をＮ型基板にした場合の発明であるので、その説明は省略する。
【００５７】
階調セレクタ回路において、特に、中間電位を出力する場合、本発明のアナログスイッチ回路（アナログスイッチ回路１１−１〜アナログスイッチ回路１１−４）を用いることにより、トランジスタのしきい値電圧が高いプロセスや低電圧での回路設計が必要な場合においても、オン抵抗が低い、リーク電流が無い、高速動作が可能である、出力電圧精度が高い等の特徴を有する階調セレクタ回路を、チップコストの上昇を抑えて実現することが可能となる。
【００５８】
【発明の効果】
本発明により、階調セレクタ回路において、オン抵抗が低く、リーク電流を防止でき、高速動作及び出力電圧の精度の高い動作を実行することができる。
【図面の簡単な説明】
【図１】本発明である階調セレクタ回路の実施の形態における構成を示すブロック図である。
【図２】アナログスイッチ回路の略断面を含む図１の階調セレクタ回路を示す図である。
【図３】他のアナログスイッチ回路の略断面を含む図１の階調セレクタ回路を示す図である。
【図４】更に他のアナログスイッチ回路の略断面を含む図１の階調セレクタ回路を示す図である。
【図５】別のアナログスイッチ回路の略断面を含む図１の階調セレクタ回路を示す図である。
【図６】従来の階調セレクタ回路の構成を示す回路図である。
【図７】階調セレクタ回路に用いるアナログスイッチの一例の構成を示す回路図である。
【符号の説明】
１１、１２、１３    アナログスイッチ回路
１１−１、１１−２、１１−３、１１−４    アナログスイッチ回路
１４    抵抗ストリング回路
１９    セレクタ回路
２４、４５    Ｐ型基板
２５、４６、４７    Ｎ−ウェル
３４、５５    Ｎ型基板
３５、５６、５７    Ｐ−ウェル
２２    Ｐ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン）
２３    ディプレッション型Ｎ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン、−４  ディプレッションレイヤ）
３２    Ｎ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン）
３３    ディプレッション型Ｐ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン、−４  ディプレッションレイヤ）
４２    第１Ｐ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン）
４３    ディプレッション型Ｎ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン、−４  ディプレッションレイヤ）
４４    第２Ｐ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン）
５２    第１Ｎ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン）
５３    ディプレッション型Ｐ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン、−４  ディプレッションレイヤ）
５４    第２Ｎ型ＭＯＳトランジスタ
（−１  ゲート、−２  ソース、−３  ドレイン）
１１０    階調セレクタ回路
１１１    セレクタ回路
１１１ａ、１１１ｂ、１１１ｃ    アナログスイッチ回路
１１４    抵抗ストリング回路
１２０    階調セレクタ回路
１２１、１２２    アナログスイッチ
１２３、１２５、１２７    Ｎ型ＭＯＳトランジスタ
１２４、１２６、１２８    Ｐ型ＭＯＳトランジスタ
【図１】
0003942487.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003942487.tif 000006
【図６】
0003942487.tif 000007
【図７】
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