(57)【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート構造を形成する工程を具えるＭＯＳゲート半導体装置の製造方法において、ドーパントマスクとして前記ゲート構造の縦壁を用いるプロセス中に、ドーパントを基板内へ導入して、前記ゲート構造の下において前記基板の表面を第１位置に向けて横方向に延びる第１導電型の第１のドープ領域を形成し、ドーパントマスクとして前記縦壁を再度用いるプロセス中に、前記ゲート構造の下において前記基板の表面を前記第１位置と間隔を置いた第２位置に向けて横方向に延びる第２導電型の第２のドープ領域を前記第１の領域の中に形成し、前記ゲート構造の前記縦壁と、前記ゲート構造に隣接し前記第１及び第２の領域の上に位置する前記基板表面の部分とを、前記ゲート構造より薄いマスキング層で被覆し、前記基板表面部分を被覆しているマスキング層を貫通するには充分であるが、前記縦壁を被覆しているマスキング層を貫通するには不十分なエネルギーで前記基板表面に向けてイオンを当てて、全体が前記第１のドープ領域の中にあり、前記第２位置よりも前記ゲートの中央からさらに離れた第３位置に向けて前記ゲート方向に横方向に延びる前記第１導電型の第３のドープ領域を形成することを特徴とするＭＯＳゲート半導体装置の製造方法。
【請求項２】
請求項１に記載のＭＯＳゲート半導体装置の製造方法において、前記基板表面部分に前記被覆する工程が、均一な厚さの被覆を形成することを特徴とするＭＯＳゲート半導体装置の製造方法。
【請求項３】
請求項１に記載のＭＯＳゲート半導体装置の製造方法において、前記第１のドープ領域の前記第１位置への前記横方向の移動が、前記第２のドープ領域が形成される前に生じることを特徴とするＭＯＳゲート半導体装置の製造方法。
【請求項４】
請求項１に記載のＭＯＳゲート半導体装置の製造方法において、前記被覆する工程が、低温酸化でなされることを特徴とするＭＯＳゲート半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明を適用する技術分野】
本発明はＭＯＳゲート半導体装置に関するものであり、特に、この半導体装置の部品をを小型化するための改良手段およびこの半導体装置の電気的な性能を改良する手段に関するものである。
【０００２】
【従来の技術】
現在は、様々なタイプの金属−酸化物−半導体（ＭＯＳ）ゲート制御構造を用いた半導体装置が存在する。例えば小信号用の相補型ＭＯＳ装置（ＣＭＯＳ）やＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）などのパワー装置などであり、このような半導体装置は、半導体基板の表面に薄い誘電層（酸化膜）を設け、この上に金属電極を具えるゲート制御構造を利用しており、ゲート電極の下に設けられ、ゲート制御構造のソース領域とドレイン領域の間に延在するチャネル領域を有している。
【０００３】
半導体装置のパッキング密度を最大にして、高速の回路動作を得るためには、ゲート制御構造をできるだけ小さくする必要がある。電力を扱う容量を得るために一般的に大きなコンポジット構造が要求されるパワー装置においても、ゲート制御構造部分をできるだけ小さくして、コンポジットパワー装置の中で多数のゲート制御構造を並列に接続する事によって、より良い電気的特徴が得られる。
【０００４】
【発明が解決しようとする課題】
様々なゲート制御構造を製造するのに現在好ましいとされているプロセスには、マスク層の使用と、このマスクを介して正確な寸法を有し正確に位置決めされたウインドを提供して下の基板にドーパントを導入するホトリソグラフィックパターンニング工程が含まれている。現在、ゲート制御構造をいかに小さくかつ精密にできるかについての限界は、あるドーパントを基板内に位置させる正確さにかかっている。本発明は、少なくとも一つのドーパントの導入ステップでの正確さを向上させるものであり、より小さくより正確な寸法の装置を製造することができる。
【０００５】
【課題を解決するための手段】
本発明に係るＭＯＳゲート半導体装置の製造方法は、半導体基板の表面上にゲート構造を形成する工程と、ドーパントマスクとしてこのゲート構造の縦壁を使用するプロセスで、前記基板の中にドーパントを注入して前記ゲート構造の下に半導体表面の第１のインターセプトを有する第１導電型の第１のドープ領域を形成し、次いで、再度ドーパントマスクとして前記縦壁を使用するプロセスで、前記第１領域の中に前記第１インターセプトから離れた基板表面第２インターセプトを有する第２導電型の第２のドープ領域を形成し、次いで、前記ゲート構造の前記縦壁と前記ゲート構造に隣接してＰの前記第１及び第２の領域の上に位置する前記基板表面の部分を前記ゲート構造より薄いマスク層にてコーティングし、前記基板表面の部分を被覆している前記マスク層を貫通するには充分であるが、前記縦壁を被覆している前記マスク層を貫通するには不十分なエネルギーで前記基板表面に向けてイオンを当てて、全体が前記第１のドープ領域の中にあり、前記第２の領域の前記基板表面の第２のインターセプトを形成している部分を除いて前記第２のドープ領域を囲む前記第１導電型の第３のドープ領域を形成することを特徴とする。
【０００６】
ゲート制御構造が、半導体基板の表面部分の上の酸化物層の上に正確に整列させた導電性材料でできた層を具えるゲート電極構造を具えており、このゲート電極構造を公知のセルフアラインメント技術におけるマスクとして使用して、基板にドーパントを導入してこのゲート制御構造の第１ドープ（チャネル）領域部分を形成することが好ましい。次いで、このゲート電極構造をマスクとして利用して再度基板内にドーパントを導入して、全体が前記第１領域の中にある第２のドープ（ソース）領域を形成する。次いで、従来の工程で使用されているホトリソグラフィックパターンニング工程をひとつ減らすために、ゲート構造と先に形成したドープ領域の基板表面上の部分をゲート電極構造の厚さより薄いマスキング材料層で被覆する。このマスキング層はゲート電極構造の縦壁を被覆しており、したがって、少なくともマスキング層の厚さだけ壁が横方向に長くなる。次いで、マスキング層をパターンニングすることなく、基板表面（第３ドープ領域、本体領域）を被覆しているマスキング層の厚さを貫通するには充分であるがゲート電極構造の縦壁を被覆しているマスキング層の縦方向の厚さを貫通するには不十分なエネルギーで基板表面へ向けてドーパントイオンを当てる。すなわち、先に設けた第１及び第２の領域に対して第３のドープ領域をより正確に位置決めするために、横方向に寸法が延びたゲート電極構造を再度マスクとして利用する。
【０００７】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を以下に説明する。
【０００８】
公知のＭＯＳゲート半導体装置１０の能動領域の一例を図１に示す。図１は、内部にさまざまなドープ領域を有する半導体基板（通常はシリコン）１２を示す。また、図１では、基板１２の上側表面１４の上の層が順次カットされている。図に示す通り、金属層１６が基板の下側面１８を被覆している。図２は、図１に示す装置の一部分の断面図であり、ここでは、基板の上側表面上に設けた層の最も底側の装置が一対だけ示されている（より明確にする為に、上側の層は割愛されている）。装置１０はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）であり、図２は、基本的に、装置１０の表面にいくつも設けられているゲート制御構造のひとつを示す。このゲート制御構造は、上述したＣＭＯＳ、ＭＯＳＦＥＴおよびＭＣＴ装置に用いられるゲート制御構造の代表的なものである。
【０００９】
装置１０は１組のターミナルを有するシングルデバイスであるが、互いに並列に接続された独立セルを複数具えている。このひとつであるセルＣが図２に断面図として示されており、このセルは図１示す基板部分の前後に全体に亘って延在している。各セルは、基板１２の表面１４に一体的に接合されている下層２４（代表的なものとしては２酸化シリコン）に正確に整合された金属層２２（代表的なものとしてはドープした多結晶シリコン）を具える明確な「ゲート電極構造２０」を具えている。（ずべてのゲート構造は、接続金属層によって並列に接続されているが、ここには示されていない）
【００１０】
ゲート電極構造２０はゲート制御構造の一部を成しており、このゲート制御構造はＰ-領域３０とＰ+領域３２とを含むＰ型コンポジット領域によってＮ-ドレイン領域２８から離隔して配置されているソース領域２６（本例ではＮ+導電型）を含む。
【００１１】
Ｐ-領域の基板表面１４に隣接する部分は、ＭＯＳ制御構造のチャンネル領域３４を構成しており、ソース領域２６の下のＰ+領域３２は本体領域とされる。
【００１２】
上述した通り、様々な層が基板１２の上に設けられている。このような層のひとつである層３５は、例えば、アルミニウムなどの金属でできており、下側に延在部分３６を有している（図１）。この延在部分３６は基板１２の表面１４でＮ+領域２６に接続しており、更に、Ｎ+領域２６を縦に貫通する部分３８を介してＰ+領域３２に接続している。
【００１３】
図１は、Ｎ-領域２８が装置の全セルの下に延在しているとともに、より導電性が高いＮ領域４０の上に延在しており、この領域４０は装置のＰ+領域４２とＰ−Ｎ接合を形成していることを示している。
【００１４】
装置１０は、図１及び２に示す装置とゲート制御構造はほぼ同じであるが、ゲート制御構造の下のドープ領域の配列が異なるＭＯＳゲート装置の他のタイプの特性を示している。例えば、図１に示すＮ-領域２８と金属層１６との間に配置されているＮ領域４０とＰ+領域４２を、単一のＮ+領域に置き換えることによって、ＭＯＳＦＥＴ装置になる。
【００１５】
本発明はこのようなＭＯＳゲートを有するすべての装置に使用できるゲート制御構造を提供する。
【００１６】
ＭＯＳ構造のチャネル３４（図２）は、Ｎ+ソース領域２６とＮ-ドレイン領域２８の間に配置されているＰ-領域の上側部分によって構成される。Ｐ+領域３２がＮ+領域２６の下に配設されており、完全にではないがほとんどチャネル領域２６へ延在している。このＰ+領域を設ける目的は、知られているように、Ｎ型ソース領域２６、Ｐ型コンポシット領域３０，３２およびＮ型ドレイン領域２８によって構成される縦型寄生ＮＰＮバイポーラトランジスタのゲインを小さくするためである。この目的のために、（導電性が高い）Ｐ+領域３２をＮ+ソース領域２６とＰ-領域３０の間に形成されているＰ−Ｎ接合の全長に亘って配設することが好ましい（Ｎ+Ｐ+結合におけるエミッタはＮ+Ｐ-結合におけるエミッタよりはるかに効果が劣る）。反対に、チャネル領域３４の導通の制御に望ましい低いスレッシュホールド電圧を得る為に、チャネル領域３４はドーピング濃度が低くなくてはならない（Ｐ-）。従って、受け入れることのできる妥協は、あらかじめ選択された近い距離までチャネル領域３４へ延在するがその中までは入り込んでいないＰ+領域３２を設けることである。
【００１７】
どのような装置でも、特に大量生産ベースの装置では絶対的な精度を出すことはできない。また、現実の設計あるいはチャネル領域３４に対するＰ+領域３２の位置決めは、使用する製造プロセスによる寸法上の誤差を考慮して行なわなければならない。チャネル領域３４に対するＰ+領域３２の位置についての重要な条件は、Ｐ+領域３２がチャネル領域３４内に入り込まないことである。Ｐ+領域３２とチャネル領域３４との名目距離Ｄは最適な距離よりわずかに大きい距離を故意に選択する。所望の目的は、前もって必要な超過距離Ｄを小さくする手段である。
【００１８】
距離Ｄを小さくするもうひとつの理由は、距離Ｄが各セルＣの全幅におけるファクタであることである。セル幅は、例えば、使用する製造プロセスによって決定されるＰ+領域３２とチャネル領域３４の幅は得られうる最小幅とすることによってすでに可能な限り小さくされているとすると、距離Ｄが長くなるほどセル幅が長くなる。成し得る最小幅のセルＣが要求される。
【００１９】
図３から７は、図２に示すゲート制御構造を製造する好ましいプロセスの一連の工程を示す図である。
【００２０】
図３は、公知のプロセスを用いて製造されたワークピースを示す。製造プロセスにおけるこの時点で、図１に示す装置の下側の層２８、４０及び４２がゲート電極構造２０及びＰ-領域３０と共にすでに形成されている。Ｐ-領域３０はゲート電極構造２０をマスクとして使用してイオン注入によって形成されており、従ってＰ-領域３０の端面５２はゲート電極構造２０の縦壁５４と正確に整合されている。
【００２１】
次いで、公知のホトリソグラフィックプロセス技術を用いてＰ+領域３２（図２に示す）が形成される。この工程は基板のワークピースの上側表面全体をホトレシズト層で覆い、ホトマスクを用いてホトレジスト層を露出してこのホトレジストに領域を規定する工程を含む。次いで、この領域のホトレジストは除去されて、ホトレジスト層５８の中に図４に示すウインドウ５６などのウインドウを設けて、基板表面の領域を露出する。
【００２２】
図１及び２において、Ｐ-領域３０の端面５２は、チャネル領域３４（図２）のドレイン端を規定している。したがって、Ｐ+領域３２の端面６０は、Ｐ-領域３０の端面５２から充分に離れていなくてはならない。このスペースは、ホトレジスト層５８に形成されたウィンドウ５６の端面６２とゲート構造２０の縦壁５４との間の距離Ｅによって決まる。
【００２３】
公知のポトリソグラフィックプロセスは、極めて正確ではあるが、いくらかの誤差が生じる。また、上述した通り、ウインドウの端面６２と電極構造の端面５４との間の距離Ｅは、最適距離よりいくらか大きくとる必要がある。
【００２４】
ここで、Ｐ+領域３２が正しい位置にある状態でワークピースを加熱すると、領域３０と３２に拡散が生じてＰ-領域３０の端面５２はゲート構造２０の下へ移動するが、Ｐ+領域３２の端面６０はゲート構造２０の下までは移動しない。その結果を図５に示す。
【００２５】
ついで（図６）、ゲート構造２０を用いてイオン注入ウインドウ６８を規定して、Ｎ型導電性のイオンを基板１２に注入して、Ｎ+領域２６を形成する。
【００２６】
ゲート電極構造２０が、Ｎ+領域２６とＰ-領域３０の端面を位置決めする為のマスクとして用いられているので、チャネル領域３４は高精度をもって規定される。反対に、パターンが形成されたホトレジスト層５８に設けたウインドウ５６の端面６２（図４）がＰ+領域３２の端面６０を規定するのに使用されているので、ここでは得られうる精度が若干劣ることになる。
【００２７】
次の工程で、ワークピースを加熱して図７に示す位置にドープ領域を拡散させる。Ｎ+領域２６の端面６９はゲート構造２０の下へ移動し、Ｐ-領域３０の基板表面のインターセプト５２ａから正確に間隔を空けて設けたライン６９ａに沿って基板表面１４をインターセプトする。
【００２８】
半導体基板のワークピースが、まず図３に示す状態までは公知のプロセスで処理される。次いで、むしろ直ちに図４及び５に示すＰ+領域３２が形成され、従来技術に基づいてＮ+領域２６（図６）を形成し、一連の工程を逆に行い、これに加えてプロセス技術が使用される。
【００２９】
まず、図３に示すワークピースから始めて、このワークピースを加熱してＰ-領域３０を正確に拡散させて（図８）、その深さを所望の値にすると共に、図３においてゲート構造２０に正確に整合しているＰ-領域３０の端面５２を移動させて、ゲート構造２０の下の公知の位置に正確に位置させる。
【００３０】
次に（図９）、ゲート構造をマスクとして用いて、Ｎ型導電性の不純物を注入してＮ+領域２６を形成する。電極構造２０の側壁５４がマスクとして使用されている為、Ｎ+領域２６の端面６９はＰ-領域３０の端面５２に対して正確に位置決めされる。これらの領域面６９と５２の間の基板表面１４に隣接しているＰ-領域３０の部分がチャネル領域３４である。
【００３１】
次いで、マスク材料層７６（図１０）をワークピースの上に蒸着する。本実施例では、シリコン基板１２と、ポリシリコンゲート電極２２と二酸化シリコン層２４とを用いる。マスク層７６は好ましくは、公知の低温蒸着プロセスで蒸着した二酸化シリコンでなり、結果としてできた層７６は、「低温酸化物（ＬＴＯ）」と呼ばれる。好ましいＬＴＯ蒸着プロセスは、反応器内で酸素とシランガスを反応させ、ワークピースの上に二酸化シリコンの微細粒子を蒸着させる工程を含む。
【００３２】
蒸着させる際、ＬＴＯ層７６は、粒子形状であり、従ってワークピースを加熱して層７６を活性化する。比較的低い加熱温度（例えば９００℃程度）が要求されるのみであり、これは先に注意深く位置決めした領域２６と３０の拡散を少量に抑えるために重要である。Ｎ+領域の表面インターセプト６９ａがゲート構造２０の縦壁５４を超えて内側に配置されるときに、チャネル領域３４の長さが短くなりすぎると、装置の動作特性が変わってしまうため、このことは大変重要である。
【００３３】
ＬＴＯ層７６の重要な特徴は、正確な厚さ、例えば許容誤差±５％（すなわち、厚さ１５００オングストロームのＬＴＯ層７６に対して７５オングストロームまたはそれ以下）で、ＬＴＯの厚さを、例えば５００ないし３０００オングストローム、代表的なものとしては１，５００オングストローム（約９０００オングストロームのゲート構造２０に比して）と極めて薄くことができ、かつ均一な厚さで電極構造の縦壁５４に密着させられることである。
【００３４】
ＬＴＯ層７６をその後パターン化しないことは重要な意味を持つ。むしろ、正しい位置にあるＬＴＯ層７６を用いて、公知のイオン注入プロセスを用いてＰ型不純物ドーパントイオン（例えば、ボロン）を基板１４側に当てる。ここで使用されるイオン注入エネルギーは、基板１２の表面１４の上に直接のっているＬＴＯ層７６の水平方向に延びる部分を貫通するのに充分なエネルギーである。これに対して、イオンは、主に、基板表面１４に垂直にかつゲート構造の縦壁５４に平行な方向に基板に向けて当てられるので、イオンはＬＴＯ層７６の縦の長さ方向には貫通しない。従って、極めて薄いＬＴＯ層７６が、ゲート構造２０の横の部分を効果的に大きくしており、その結果、このように注入されたＰ+領域３２が基板１２内へＬＴＯ７６の厚さと等しい距離だけ壁５４の突出部から離れることになる。
【００３５】
注入プロセスのイオンビームエネルギーは、Ｎ+領域２６を通って、下のＰ-領域３０の中にＰ型ドーパントイオンをドライブするのに充分なエネルギーをもつ。このように注入されたイオンはＰ-領域３０内のＰ+領域３２として示される。
【００３６】
重要なのは、Ｐ+領域３２の端面６０とＮ+領域２６の端面６９との間のスペースが、主に、電極構造２０の上のＬＴＯ層７６の厚さと、Ｐ+領域を注入する工程の前のＬＴＯ低温層を加熱する工程中に生じるＮ+領域のわずかな拡散によって決まることである。図１０に示す本発明のプロセスから生じる構造を図７に示す従来技術のプロセスから生じる構造と比較すると、一見両構造ともにほぼ同じように見えるが、Ｎ+領域２６に対するＰ+領域３２の位置決め精度が異なる。すなわち、本発明のプロセスでは上述したＬＴＯ蒸着プロセス（ホトリソグラフィック工程を用いていない）の機能によって位置決めをおこなうのに対して、従来技術においては、上述したホトリソグラフィックパターンニング工程の機能によって行われる点である。このＬＴＯプロセスにおける位置決めの許容誤差は、例えば±７５オームストロングまたはそれ以下であり、ホトリソグラフィックの許容誤差（例えば、５０００オームストロングまたはそれ以上）より小さい。したがって、本発明の工程を用いることによって、Ｐ+領域の端面６０を、その許容誤差、例えば約５０００オームストロングの差分だけ、Ｎ+領域の端面６９に近づけることができる。
【００３７】
従って、また、図２の説明に関連してすでに述べた通り、Ｎ+領域２６の側部端面６９にＰ+領域３２をより近づけることによって、より狭いセルＣ、代表的なものとしては１０％狭いセルＣとこれに対応するより優れた性能のデバイスを実現することができる。これに加えて、また、すでに述べた通り、Ｐ+領域３２の端面６０をＮ+領域２６の端面６９により近づけて配置することが可能となり、したがって、Ｎ+領域２６とＰ-領域３０の間の接合部分の長さを最小にすることによって、チャネル領域３４に隣接する寄生ＮＰＮバイポーラトランジスタのゲインを下げることができる。
【００３８】
たとえば、層７６は公知の比較的低温の蒸着プロセスを利用して窒化シリコンで作ることができる。例えば、ボロン−ホスホシリケート（ＢＰＳＧ）やホスホシリケイト（ＰＳＧ）などのパッシベーションの目的で使用される様々なガラス層を使用することができる。また、例えば、ホトレジスト材料などの公知の有機物を使用することができるが、上述した材料に似ていないものは、結局はワークピースから除去するべきである。また、上述したＬＴＯ層７６は他の公知のプロセス、例えば、公知の液体スピンオン工程を適用して形成することもできる。ＭＯＳゲート半導体装置のゲート電極制御構造は４つのドープ領域を含む。封入コンポジット領域とともの第１Ｐ−Ｎ接合を形成する第１領域、このコンポジット領域に含まれる第２の軽ドープ（チャネル）領域、第２領域に全体的に封入されており、第１領域を部分的に封じている第３の重ドープ（ボディ）領域、第３領域とともにＰ−Ｎ接合を形成する第４（ドレイン）領域の４つである。ゲート電極制御構造は公知のゲート電極セルフアラインメントドーピングプロセスを用いて製造されているが、第３の重ドープ領域を形成するプロセスでは、ゲート電極の上にスペーサ層を設けて、第３領域とチャネル領域との間のスペースを規定している。
【図面の簡単な説明】
【図１】図１は，ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の一部分を示す斜視図である。
【図２】図２は、図１における２−２線に沿った断面図である。
【図３】図３は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、図２に示す装置の製造工程を示す。
【図４】図４は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、図２に示す装置の製造工程を示す。
【図５】図５は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、図２に示す装置の製造工程を示す。
【図６】図６は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、図２に示す装置の製造工程を示す。
【図７】図７は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、図２に示す装置の製造工程を示す。
【図８】図８は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、本発明による製造工程を示す。
【図９】図９は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、本発明による製造工程を示す。
【図１０】図１０は、図２に示す装置の一部に対応するワークピースの一部を示す図であり、本発明による製造工程を示す。
【符号の説明】
１０    絶縁ゲート型バイポーラトランジスタ
１２    半導体基板
１４    基板上側表面
１６    金属層
１８    基板下側表面
２０    ゲート電極構造
２２    金属層
２４    酸化膜
２６    ソース領域
２８    ドレイン領域
３０、３２    コンポジット領域
３４    チャネル領域
５２    端面
５４    縦壁
６０    端面
６９    端面
７６    マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003971838.tif 000009
【図９】
0003971838.tif 000010
【図１０】
0003971838.tif 000011