(57)【特許請求の範囲】
【請求項１】
システムクロックによるローアドレスの一部をデコードするローアドレスプリデコーダ及び該ローアドレスプリデコーダの出力線を多数のバンクで共有するマルチバンク構造としたメモリセルアレイを有する半導体メモリ装置において、
システムクロック、ローアドレスストローブ信号、及びバンク選択アドレス信号に応じてバンクを選択し、ローアドレスサンプリングのタイミング制御のための第１制御信号を発生するローストローブバッファと、
前記第１制御信号の活性化から第１時間後に、ワード線を活性化するためにローアドレスサンプリング制御信号を活性化すると共に、前記第１制御信号の非活性化に応じて前記第１時間よりも大きい第２時間後に、ワード線を非活性化するためにローアドレスサンプリング制御信号を非活性化するローアドレスサンプリング制御信号発生回路と、
前記ローアドレスサンプリング制御信号に従ってローアドレスプリデコーダの出力信号をラッチする各バンクのローデコーダと、
前記ローアドレスサンプリング制御信号の活性化から所定時間遅延後に、ビット線感知エネーブル制御信号を活性化するビット線感知エネーブル制御信号発生回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
ローアドレスサンプリング制御信号発生回路は、多数のバンクごとに独立して備えられる請求項１記載の半導体メモリ装置。
【請求項３】
ローストローブバッファは、
ロー活性化時に第１制御信号を論理“ハイ”出力するように調節する活性化スイッチと、
ロープリチャージ動作時に前記第１制御信号を論理“ロウ”出力するように調節するプリチャージスイッチと、を有する請求項１記載の半導体メモリ装置。
【請求項４】
ローアドレスサンプリング制御信号発生回路は、ロープリチャージ動作期間のうちにローアドレスサンプリング制御信号を非活性化してワード線エネーブル信号によるプリチャージ動作を行い、このときに、ビット線感知エネーブル制御信号発生回路は、ビット線感知エネーブル制御信号を非活性化させる請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、マルチバンク構造の半導体メモリ装置のワード線とビット線の活性化及びプリチャージに関する。
【０００２】
【従来の技術】
中央処理装置（ＣＰＵ）及びメモリにおいて、ＤＲＡＭのバンク構造が増加すればするほど活性化(Activation)状態に保持可能なワード線が多くなり、これにより、キャッシュミス(Cache miss)のときにＤＲＡＭのページキャッシュ記憶装置の的中率(Page hit ratio)が高められ、従ってデータアクセス動作を速くできる。最近では、ＤＲＡＭのバンク数を増加させてキャッシュとして用いられているＳＲＡＭをＤＲＡＭに置き換えようとする傾向もある。
【０００３】
図１は、マルチバンク構造のメモリの構成を示したブロック図である。図示のように、メモリセルアレイ及びビット線センスアンプからなる４つのバンク(BANK)０，１，２，３を配置し、そして、ローアドレスプリデコーダ１０，３０，６０，８０をそれぞれ対応するバンク０，１，２，３ごと別途に配設してあり、各ローアドレスプリデコーダの出力線３，５，７，９も別途に配設してある。更に、カラムデコーダ５０，５１，５２，５３もやはり各バンク別に配設してある。従って、バンクを増加させる場合にチップサイズがかなり増大するという問題が生じる。
【０００４】
図２は、ローアドレスプリデコーダ及びローアドレスプリデコーダの出力線を共有する積層マルチバンクの構造を示している。図示のように、ローアドレスバッファ、ローアドレスプリデコーダ１０，３０，６０，８０及び各ローアドレスプリデコーダの出力線３，５，７，９のそれぞれを、バンク群ａ（バンクａ１〜ａｍ）、バンク群ｂ（バンクｂ１〜ｂｍ）、バンク群ｃ（バンクｃ１〜ｃｍ）、バンク群ｄ（バンクｄ１〜ｄｍ）内で共有するようにしている。そして、各バンクのワード線のエネーブル及びディスエーブルとビット線センスアンプの感知動作について、外部システムの前クロックのロー活性化命令(Active command)による活性化動作が次のクロックで与えられる他のバンクのロープリチャージ命令(Precharge command) によってディスエーブルされるようになっている。従って、ワード線のディスエーブル前にプリチャージ動作が開始する、或いは、ワード線のエネーブル前にビット線センスアンプが感知動作を開始するというような問題が発生する。
【０００５】
【発明が解決しようとする課題】
上記従来技術に鑑みて本発明では、マルチバンク構造のメモリ装置において、ワード線の活性化、プリチャージ、ビット線センスアンプの感知動作の効率的動作時間制御の可能なローストローブバッファ、ローアドレスサンプリング回路及びローデコーダを提供する。また、ローアドレスプリデコーダ及びローアドレスプリデコーダの出力線を共有するマルチバンク構造のメモリ装置において、ワード線の活性化、プリチャージ、ビット線センスアンプの感知動作の効率的動作時間制御を行えるビット線感知エネーブル信号発生回路及びローアドレスサンプリング制御信号発生回路を提供する。
【０００６】
【課題を解決するための手段】
この目的のために本発明は、システムクロックによるローアドレスの一部をデコードするローアドレスプリデコーダ及び該ローアドレスデコーダの出力線を多数のバンクで共有するマルチバンク構造としたメモリセルアレイを有する半導体メモリ装置において、システムクロック、ローアドレスストローブ信号、及びバンク選択アドレス信号に応じてバンクを選択し、ローアドレスサンプリングのタイミング制御のための第１制御信号を発生するローストローブバッファと、前記第１制御信号に応じて所定時間後に、各バンクのワード線活性化及び非活性化を制御するためにローアドレスサンプリング制御信号を発生するローアドレスサンプリング制御信号発生回路と、前記ローアドレスサンプリング制御信号に従ってローアドレスプリデコーダの出力信号をラッチする各バンクのローデコーダと、を備えることを特徴とする。ローアドレスサンプリング制御信号発生回路は、多数のバンクごとに独立して備えられるものとするとよい。更に、ローアドレスサンプリング制御信号発生回路は、ロープリチャージ動作期間のうちにローアドレスサンプリング制御信号を発生してワード線エネーブル信号によるプリチャージ動作を行い、このときにビット線感知エネーブル制御信号がディスエーブルされるようにしてあるとよい。また、ローストローブバッファは、ロー活性化時に第１制御信号を論理“ハイ”出力するように調節する活性化スイッチと、ロープリチャージ動作時に前記第１制御信号を論理“ロウ”出力するように調節するプリチャージスイッチと、を有する構成とすることができる。
【０００７】
或いは本発明によれば、システムクロックによるローアドレスの一部をデコードするローアドレスプリデコーダ及び該ローアドレスデコーダの出力線を多数のバンクで共有するマルチバンク構造としたメモリセルアレイを有する半導体メモリ装置において、システムクロック、ローアドレスストローブ信号、及びバンク選択アドレス信号に応じてバンクを選択し、ローアドレスサンプリング及びビット線感知エネーブルのタイミング制御のための第１制御信号を発生するローストローブバッファと、前記第１制御信号に応じて所定時間後に、各バンクのワード線活性化及び非活性化を制御するためにローアドレスサンプリング制御信号を発生するローアドレスサンプリング制御信号発生回路と、前記第１制御信号に応じて前記ローアドレスサンプリング制御信号よりも所定時間遅延後に、各バンクのビット線センスアンプのエネーブル及びディスエーブルを制御するためにビット線感知エネーブル制御信号を発生するビット線感知エネーブル制御信号発生回路と、を備えることを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【０００９】
図３に、マルチバンク構造のマルチバンク制御の経路を示したブロック図を示す。図示のように、縦方向ｎ個のバンクｂ１〜ｂｎがローアドレスプリデコーダ３０とローアドレスプリデコーダの出力線５を共有する。またカラムデコーダ５１はバンクｂ１〜ｂｎを制御する。このマルチバンク構造は、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂ１〜ＲＡＤＳＡＢｂｎそれぞれの制御を受けるローアドレスサンプリング回路及びローデコーダ１０〜ｎ０と、ビット線感知エネーブル制御信号ＳＡＥＢｂ１〜ＳＡＥＢｂｎの制御に従ってバンクｂ１〜ｂｎのビット線センスアンプを制御するためのＮセンスアンプ駆動信号ＬＡＮＧｂ１〜ＬＡＮＧｂｎ及びＰセンスアンプ駆動信号ＬＡＰＧｂ１〜ＬＡＰＧｂｎを発生するビット線センスアンプ駆動回路１１〜ｎ１と、ローアドレスサンプリング回路及びローデコーダ１０〜ｎ０の各出力信号であるワード線エネーブル駆動信号ＷＬＥｉ１〜ＷＬＥｉｎをそれぞれ受けてワード線駆動信号ＷＬｉ１〜ＷＬｉｎを発生するワード線駆動回路１２〜ｎ２と、から構成されている。
【００１０】
同期式ＤＲＡＭ(Synchronous Dynamic RAM) は、外部クロックの立ち上がりエッジ(Rising Edge) に同期して１つのバンクのロー活性化命令(Row Active Command)を与え、次の外部クロックで他のバンクのロープリチャージ命令(Row Precharge Command) を与えることができる。また逆に、外部クロック立ち上がりエッジでロープリチャージ命令を与えることもできる。
【００１１】
図３に示すように、ローアドレスプリデコーダ３０とローアドレスプリデコーダの出力線５を多数のバンク、例えばバンクｂ１〜ｂｎが共有する場合、バンクｂ１のロー活性化命令が与えられてから次のクロックでバンクｂ２のロープリチャージ命令が与えられるときに、前のクロックで与えられるロー活性化命令による該当バンクのビット線センスアンプの感知動作は遅く開始され、次のクロックの他のバンクプリチャージによるロープリチャージ動作は速く行われる。そこで、前のクロックの活性化命令による活性化動作が次のクロックで与えられる他のバンクのプリチャージ命令によりディスエーブルされるのを防止するために、各バンクが独立してロー活性化時にローアドレスプリデコーダの出力をサンプリング方式でラッチしてワード線を活性化し、また、プリチャージ動作時にローアドレスサンプリング回路及びローデコーダのプリチャージ動作を行うための制御信号ＲＡＤＳＥＢと、ロー活性化又はプリチャージ動作時にビット線センスアンプの感知エネーブル及びディスエーブルを制御する信号ＳＡＥＢを各バンクが別途に用いている。
【００１２】
図４は、マルチバンク構造のバンク制御信号発生回路の回路図である。図示のように、第１制御信号ＰＲｂ１〜ＰＲｂｎを入力としてローアドレスサンプリング制御信号ＲＡＤＳＥＢｂ１〜ＲＡＤＳＥＢｂｎを発生させるローアドレスサンプリング制御信号発生回路１０−１〜１０−ｎと、第１制御信号ＰＲｂ１〜ＰＲｂｎを入力としてビット線感知エネーブル制御信号ＳＡＥＢｂ１〜ＳＡＥＢｂｎを発生させるビット線感知エネーブル制御信号発生回路１１−１〜１１−ｎと、ローアドレスストローブ信号バーＲＡＳ、外部システムクロックＣＬＫ、及びバンク選択アドレス信号ＢＡｉ（ｉ＝０〜ｎ）に応じて第１制御信号ＰＲｂ１〜ＰＲｂｎを発生させるローストローブバッファ(Row Strobe Buffer) １００と、から構成されている。
【００１３】
ローストローブバッファ１００と、ローアドレスサンプリング制御信号発生回路１０−１〜１０−ｎ及びビット線感知エネーブル制御信号発生回路１１−１〜１１−ｎは、図５〜図７に詳細を示してある。
【００１４】
図５の第１制御信号ＰＲｂ１〜ＰＲｂｎを発生させるローストローブバッファ１００は、外部システムクロックＣＬＫを所定時間遅延させる偶数個のインバータチェーン５と、ワード線活性化時に外部電源電圧Ｖｃｃにつながれ且つプリチャージ時に接地電圧Ｖｓｓにつながれるスイッチ動作を行う活性化スイッチ８０と、ワード線非活性化時に電源電圧Ｖｃｃへつながれ且つプリチャージ動作時に接地電圧Ｖｓｓへつながれるスイッチ動作を行うプリチャージスイッチ９０と、バンク選択アドレス信号ＲＡｉを否定積演算するＮＡＮＤゲート３０と、ローアドレスストローブ信号バーＲＡＳをインバータ３で反転して受け、活性化スイッチ８０の出力及びインバータ１１により反転したＮＡＮＤゲート３０の出力と共に否定積演算するＮＡＮＤゲート１０と、ローアドレスストローブ信号バーＲＡＳをインバータ３で反転して受け、プリチャージスイッチ９０の出力及びインバータ１１により反転したＮＡＮＤゲート３０の出力と共に否定積演算するＮＡＮＤゲート２０と、両端が電源電圧Ｖｃｃと接地電圧Ｖｓｓとに接続され、ＮＡＮＤゲート１０の出力信号、インバータチェーン５における奇数インバータの出力信号、ＮＡＮＤゲート２０の出力信号、及びインバータチェーン５の出力信号をそれぞれゲート入力とするＰＭＯＳトランジスタ４０，５０及びＮＭＯＳトランジスタ６０，７０と、ＰＭＯＳトランジスタ５０のドレイン及びＮＭＯＳトランジスタ６０のドレインの相互接続ノードｎ１に出力される信号をラッチするインバータチェーン７と、インバータチェーン７の出力を反転して第１制御信号ＰＲｂｉを出力するインバータ９と、から構成されている。この回路によると、ワード線の活性化時に第１制御信号ＰＲｂｉは論理“ハイ”になり、プリチャージ時には論理“ロウ”になる。
【００１５】
図６のローアドレスサンプリング制御信号発生回路及びビット線感知エネーブル制御信号発生回路の回路図によると、活性化される各バンクが決定されることにより第１制御信号ＰＲｂｉが発生し、この信号ＰＲｂｉは、インバータ３，５を通じ所定時間遅延されてＮＯＲゲート５０の一入力になる。更に、インバータ３，５を通過した信号は、偶数個のインバータからなるインバータチェーン７を通じて所定時間遅延後にＮＯＲゲート５０の他入力となる。ＮＯＲゲート５０による否定和演算出力は、インバータチェーン１３を通じて所定時間遅延後にローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉとして出力される。
【００１６】
一方、ビット線感知エネーブル制御信号回路の方は、インバータ３，５の出力信号を所定時間遅延して反転する奇数個のインバータからなるインバータチェーン９と、インバータチェーン９の出力信号を所定時間遅延させる偶数個のインバータからなるインバータチェーン１１と、インバータチェーン９の出力信号及びインバータチェーン１１の出力信号を２入力として否定和演算するＮＯＲゲート８０と、ＮＯＲゲート８０の出力信号を所定時間遅延して反転し、ビット線感知エネーブル制御信号ＳＡＥＢｂｉを出力するインバータチェーン１５と、から構成される。
【００１７】
この図６に示す回路の動作を次に説明する。ワード線活性化時、第１制御信号ＰＲｂｉが論理“ハイ”になり、この信号に応じてインバータ３，５から所定の遅延時間後に同じ論理状態の信号が出力される。従って、インバータ３，５による論理“ハイ”とインバータチェーン７による遅延後の論理“ハイ”がＮＯＲゲート５０で演算されるので、論理“ロウ”のショートパルスが発生する。これにより、インバータチェーン１３の遅延時間後に論理“ロウ”のローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉが発生される。一方、インバータ３，５を通過した論理“ハイ”信号は、インバータチェーン９を通じて所定時間遅延されて論理“ロウ”の信号として出力される。このインバータチェーン９による論理“ロウ”信号と、インバータチェーン１１による所定時間遅延後の論理“ロウ”信号とがＮＯＲゲート８０で演算される結果、論理“ハイ”が出力される。この論理“ハイ”信号がインバータチェーン１５を通じることにより所定遅延時間後に反転した論理“ロウ”のビット線感知エネーブル制御信号ＳＡＥＢｂｉが出力される。尚、ワード線非活性化時には、第１制御信号ＰＲｂｉが論理“ロウ”入力されるので、上記同様の過程を通じることにより、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉ及びビット線感知エネーブル制御信号ＳＡＥＢｂｉは、論理“ハイ”で出力される。
【００１８】
図７は、ローアドレスサンプリング回路及びローデコーダの回路図である。図示のように、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉ及びこれをインバータチェーン３で反転遅延させた信号を演算するＮＯＲゲート１００と、ＮＯＲゲート１００の出力を遅延して出力するインバータチェーン５と、からローアドレスサンプリング回路が構成されている。そして、インバータ７によりローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉをゲートへ反転入力し、ソースを電源電圧Ｖｃｃへ、ドレインを接続ノードｎ２へ接続したＰＭＯＳトランジスタ１０と、接続ノードｎ２と接地電圧Ｖｓｓとの間に直列接続され、ローアドレスプリデコーダによるローアドレスＤＲＡｉｊ，ＤＲＡｋｌ，ＤＲＡｍｎ及びインバータチェーン５の出力信号をゲート入力とするＮＭＯＳトランジスタ２０，３０，４０，５０と、接続ノードｎ２のラッチ用のインバータチェーン９と、遅延反転用のインバータチェーン１１と、からローデコーダが構成されている。
【００１９】
この回路の動作について説明する。ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉがワード線活性化時に論理“ロウ”で入力されると、所定の遅延時間後にショートパルスの論理“ハイ”信号がローアドレスサンプリング回路５００から出力される。そして、ローアドレスプリデコーダの出力であるローアドレスＤＲＡｉｊ，ＤＲＡｋｌ，ＤＲＡｍｎが論理“ハイ”の場合、ＮＭＯＳトランジスタ２０，３０，４０，５０はターンオンとなり、インバータ７による論理“ハイ”を受けるＰＭＯＳトランジスタ１０はターンオフになる。これにより、接続ノードｎ２は論理“ロウ”の状態になる。接続ノードｎ２の論理“ロウ”はインバータチェーン９でラッチされ、インバータチェーン１１を介して所定時間遅延された後に反転される結果、ワード線エネーブル制御信号ＷＬＥｉが出力される。
【００２０】
一方、ワード線非活性化時は、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂｉが論理“ハイ”で入力されるので、これに応じるローアドレスサンプリング回路５００から出力される論理“ロウ”でＮＭＯＳトランジスタ５０がターンオフになる。インバータ７による反転信号を受けたＰＭＯＳトランジスタ１０はターンオンするので、接続ノードｎ２は電源電圧ＶｃｃからＰＭＯＳトランジスタ１０のしきい値電圧を引いた値の論理“ハイ”になる。この論理“ハイ”がインバータチェーン９によりラッチされ、このラッチ信号を遅延反転するインバータチェーン１１からは論理“ロウ”のワード線エネーブル制御信号ＷＬＥｉが出力される。
【００２１】
図８に、図３に示すようなバンクのロー活性化及びプリチャージ時の動作タイミングを示してある。
【００２２】
クロックＣＬＫはシステムクロックであり、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂ１，ＲＡＤＳＡＢｂ２は、図８中２，３の符号で示したロー活性化を与えるクロック部分で第１制御信号ＰＲｂ１，ＰＲｂ２によって論理“ロウ”にエネーブルされる。これにより、ローアドレスプリデコーダの出力線５に有効(Valid) ローアドレスが出力された後に図７のローアドレスサンプリング回路から論理“ハイ”が発生して該当ワード線エネーブル制御信号ＷＬＥｉが論理“ハイ”になり、該当アドレスのワード線が論理“ハイ”の状態になる。また、図８中２，３の符号で示したクロック部分では、第１制御信号ＰＲｂ１，ＰＲｂ２によりビット線感知エネーブル制御信号ＳＡＥＢｂ１，ＳＡＥＢｂ２がワード線エネーブル制御信号ＷＬＥｉよりも遅く遅延して論理“ロウ”へエネーブルされる。これに従って、ビット線センスアンプ駆動信号ＬＡＮＧが論理“ハイ”、駆動信号ＬＡＰＧが論理“ロウ”になる。つまり感知動作が開始される。
【００２３】
図８中１，４で示すクロック部分でロープリチャージ命令が与えられると、第１制御信号ＰＲｂ１，ＰＲｂ２が論理“ロウ”になり、この第１制御信号ＰＲｂ１，ＰＲｂ２により制御信号ＰＡＤＳＡＢｂ１，ＰＡＤＳＡＢｂ２が論理“ハイ”になる。これでローデコーダ内部が論理“ハイ”の状態にプリチャージされることにより、制御信号ＷＬＥｉ１，ＷＬＥｉ２は論理“ロウ”にディスエーブルされ、該当ワード線ＷＬｉが論理“ロウ”ディスエーブルとなる。このときに、第１制御信号ＰＲｂ１，ＰＲｂ２が論理“ロウ”になるとエネーブル動作より少ない遅延でビット線感知エネーブル制御信号ＳＡＥＢｂ１，ＳＡＥＢｂ２は論理“ハイ”になる。そしてビット線センスアンプ駆動信号ＬＡＮＧが論理“ロウ”、駆動信号ＬＡＰＧが論理“ハイ”になることでビット線センスアンプの動作がディスエーブルされる。
【００２４】
以上、本発明の実施形態を説明したが、本発明はこれに限られるものではなく、その他にも多様な形態が可能であることは勿論である。
【００２５】
【発明の効果】
本発明によれば、ローアドレスプリデコーダとローアドレスプリデコーダの出力線とを共有するマルチバンク構造の半導体メモリ装置において、ワード線の活性化及びプリチャージ、ビット線センスアンプの感知動作について効率的な動作時間制御を行え、且つ迅速な速度を得られるという長所がある。
【図面の簡単な説明】
【図１】従来におけるマルチバンク構造のメモリを示すブロック図。
【図２】従来におけるローアドレスプリデコーダ及びローアドレスプリデコーダの出力線を共有する積層マルチバンクの構造を示すブロック図。
【図３】本発明によるマルチバンク構造の制御経路を示したブロック図。
【図４】本発明によるマルチバンク構造のマルチバンク制御信号発生回路を示したブロック図。
【図５】図４に示した第１制御信号発生回路（ローストローブバッファ）の回路図。
【図６】図４に示したローアドレスサンプリング制御信号発生回路及びビット線感知エネーブル制御信号発生回路の回路図。
【図７】図３に示したローアドレスサンプリング回路及びローデコーダの回路図。
【図８】図３に示したバンクのロー活性化及びプリチャージ時の動作タイミングを説明する信号波形図。
【符号の説明】
１０〜ｎ０  ローアドレスサンプリング回路及びローデコーダ
１１〜ｎ１  ビット線センスアンプ駆動回路
１０−１〜１０−ｎ  ローアドレスサンプリング制御信号発生回路
１１−１〜１１−ｎ  ビット線感知エネーブル制御信号発生回路
１００  ローストローブバッファ（第１制御信号発生回路）
【図１】
0004003841.tif 000002
【図２】
0004003841.tif 000003
【図３】
0004003841.tif 000004
【図４】
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【図５】
0004003841.tif 000006
【図６】
0004003841.tif 000007
【図７】
0004003841.tif 000008
【図８】
0004003841.tif 000009