(57)【特許請求の範囲】
【請求項１】
基板上に少なくともチャネル層及びキャップ下地層及び第１のキャップ層及びチャネル層と同じエッチング手段でエッチングされる第２のキャップ層を順次積層形成する工程と、
次いで、トランジスタ形成予定部分の周囲を表面からチャネル層を越えるエッチングを行って素子間分離領域を形成する工程と、
次いで、第２のキャップ層及び第１のキャップ層にゲート・リセスを形成する工程と、
次いで、第２のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第１のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップを形成する工程と、
その後、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極を形成する工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【請求項２】
キャップ下地層は少なくともＩｎとＰとを含む材料からなること
を特徴とする請求項１記載の電界効果型半導体装置の製造方法。
【請求項３】
第１のキャップ層は少なくともＡｌを含む材料からなり且つ第２のキャップ層は少なくともＩｎとＡｓとを含む材料からなること
を特徴とする請求項１記載の電界効果型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）或いはＭＥＳＦＥＴ（ｍｅｔａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）などの化合物半導体を材料とする電界効果型半導体装置を製造するのに好適な方法に関する。
【０００２】
【従来の技術】
一般に、化合物半導体を材料とする電界効果型半導体装置、特にＨＥＭＴは、優れた低雑音特性をもつので、マイクロ波やミリ波などの周波数帯域で用いる増幅器、或いは、光通信に於ける信号処理回路などに多用されている。
【０００３】
前記したような電界効果型半導体装置のうち、特にＩｎＰ系材料を用いたものは高速動作性に優れ、また、低雑音である為、前記分野で用いるには好適であるが、例えばＩｎＰ系ＨＥＭＴは、素子間分離を行なう場合、イオン注入法に依る絶縁領域形成は困難であることから、メサ化に依る素子間分離を行なっている。
【０００４】
素子間分離を積層した各半導体層のメサ化で実現した場合、メサ側面には各半導体層の側面が表出されることになり、その状態でゲート電極を形成した場合、その導出端部はメサ側面を這うことになるので、そのままでは、ゲート電極と例えばＩｎＧａＡｓチャネル層とが接触してしまう。
【０００５】
そこで、ＩｎＧａＡｓチャネル層をサイド・エッチングしてエア・ギャップと呼ばれる空間を生成させ、ゲート電極がＩｎＧａＡｓチャネル層に接触しない構成を採っている。
【０００６】
通常、ＩｎＧａＡｓチャネル層は、その上下をＩｎＡｌＡｓバッファ層とＩｎＡｌＡｓキャリア供給層とで挟まれているので、サイド・エッチングする場合には、ＩｎＡｌＡｓに対してＩｎＧａＡｓを選択的にエッチングすることができるエッチング液を用いることで容易にエア・ギャップを形成することができる。
【０００７】
前記した状態で真空蒸着法に依ってゲート電極材料膜を形成した場合、前記エア・ギャップは、そのまま維持されるので、チャネルとゲートとの短絡は回避することができる。尚、前記サイド・エッチングは、ゲート電極を形成する直前に実施するのが普通である。
【０００８】
さて、チャネルとゲートとが短絡する旨の前記問題とは別にＩｎＰ系ＨＥＭＴはＧａＡｓ系ＨＥＭＴに比較してドレイン耐圧が低いという問題もあり、この問題を回避する為、ゲート・リセスを二段に形成してゲート・ドレイン間に加わる電界を緩和してドレイン耐圧を向上することが行なわれている。
【０００９】
ところで、前記エア・ギャップの形成、及び、二段ゲート・リセスの形成は、それぞれ別の工程で実施されるので、全体の工程数は増加し、且つ、複雑になってしまう旨の問題がある。
【００１０】
【発明が解決しようとする課題】
本発明では、工程数の増加を低く抑えながら、ゲートとチャネルとが短絡しないように、また、ドレイン耐圧を向上させることができるようにする。
【００１１】
【課題を解決するための手段】
本発明では、ゲート・リセスを形成する工程中にエア・ギャップも形成できるようにすることが基本になっている。
【００１２】
例えばＩｎＰ系ＨＥＭＴの半導体層構成に於いては、ゲート・リセスのエッチング停止層にはＩｎＰ層を用いることが多く、また、キャップ層としてＩｎＡｌＡｓ（エッチング停止層側）／ＩｎＧａＡｓ（表面側）の積層構造を用いる。
【００１３】
この積層構造の場合、ゲート・リセスを形成するには、ＩｎＧａＡｓ層、ＩｎＡｌＡｓ層をＩｎＰ層に対して選択的にエッチングすることで第１のリセス開口を形成し、次いで、ＩｎＧａＡｓ層のみを選択的にエッチングすることで第２のリセスとチャネル層のエア・ギャップを同時に形成する。
【００１４】
前記手段、即ち、ゲート・リセス形成途中にエア・ギャップを形成することで二段リセスが自動的に形成され、ゲート及びチャネル間の短絡回避、及び、二段リセス構造に依るドレイン耐圧の向上の二つの課題を少ない工程で容易に解決することができる。
【００１５】
【発明の実施の形態】
図１は本発明の一実施の形態に依って作製した電界効果型半導体装置を表す要部切断平面図であり、図に於いて、５はｉ−ＩｎＰエッチング停止層、６はｎ−ＩｎＡｌＡｓキャップ層、７はｎ−ＩｎＧａＡｓキャップ層、８はソース電極、９はドレイン電極、１０はゲート電極をそれぞれ示している。
【００１６】
図２は図１に見られる電界効果型半導体装置を表す要部切断側面図であって、（Ａ）は図１に見られる線Ｘ−Ｘに沿う要部切断側面、（Ｂ）は図１に見られる線Ｙ−Ｙに沿う要部切断側面であり、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１７】
図２に於いて、１は半絶縁性ＩｎＰ基板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧａＡｓチャネル層、３Ａはチャネル層３をアンダ・カットして形成したエア・ギャップ、４はｎ−ＩｎＡｌＡｓキャリア（この場合は電子）供給層をそれぞれ示している。
【００１８】
図１に見られる最外側は素子間分離の為のメサ側壁を示し、図２から明らかであるが、ソース電極８及びドレイン電極９に挟まれて二段のゲート・リセスが形成されている。
【００１９】
ゲート電極１０は素子間分離のメサに依る段差側面を経てリセス内に形成されて、その段差側壁に於いてチャネル層３のエッジが存在する箇所を這うのであるが、チャネル層３のエッジはアンダ・カットされてエア・ギャップ３Ａが形成されているので、チャネル層３とゲート電極１０との短絡が発生することは皆無である。
【００２０】
図３乃至図６は本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図であり、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、何れの図に於いても（Ａ）は図１に見られる線Ｘ−Ｘに沿う要部切断側面、（Ｂ）は図１に見られる線Ｙ−Ｙに沿う要部切断側面であり、以下、これ等の図を参照しつつ説明する。
【００２１】
図３参照
（１）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依って、基板１上にバッファ層２、チャネル層３、キャリア供給層４、エッチング停止層５、キャップ層６、キャップ層７を成長する。
【００２２】
図３に見られる各半導体部分に関する主要なデータを例示すると以下の通りである。
▲１▼  基板１
材料：半絶縁性ＩｎＰ
▲２▼  バッファ層２
材料：ｉ−ＩｎＡｌＡｓ
厚さ：３００〔ｎｍ〕
▲３▼  チャネル層３
材料：ｉ−ＩｎＧａＡｓ
厚さ：２５〔ｎｍ〕
▲４▼  キャリア供給層４
材料：ｎ−ＩｎＡｌＡｓ
不純物濃度：３×１０18〔cm-3〕
厚さ：２５〔ｎｍ〕
▲５▼  エッチング停止層５
材料：ｉ−ＩｎＰ
厚さ：６〔ｎｍ〕
▲６▼  キャップ層６
材料：ｎ−ＩｎＡｌＡｓ
不純物濃度：５×１０18〔cm-3〕
厚さ：２０〔ｎｍ〕
▲７▼  キャップ層７
材料：ｎ−ＩｎＧａＡｓ
不純物濃度：１×１０19〔cm-3〕
厚さ：３０〔ｎｍ〕
【００２３】
（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、素子間分離領域形成予定部分のみを露出させるレジスト層１１を形成する。
【００２４】
（３）
リン酸＋過酸化水素＋水の混合液をエッチャントとするウエット・エッチング法を適用することに依り、露出されているキャップ層７の表面からエッチング停止層５に達するメサ・エッチングを行なう。
【００２５】
塩酸をエッチャントとするウエット・エッチング法を適用することに依り、ＩｎＰからなるエッチング停止層５を除去してから、再び前記リン酸系エッチング液を用いてバッファ層２内に達するメサ・エッチングを行なって素子間分離領域２Ａを形成する。
【００２６】
図４参照
（４）
レジスト剥離液中に浸漬してレジスト層１１を除去してから改めてリソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース電極形成予定部分及びドレイン電極形成予定部分のみを露出させるレジスト層を形成する。
【００２７】
（５）
真空蒸着法を適用することに依り、基板側から１０〔ｎｍ〕厚のＴｉ膜／  ３０〔ｎｍ〕厚のＰｔ膜／３００〔ｎｍ〕厚のＡｕ膜を成膜する。
【００２８】
（６）
工程（４）で形成したレジスト層を工程（５）で形成した各金属膜と共に除去するリフト・オフ法を適用することに依り、ソース電極８及びドレイン電極９を形成する。
【００２９】
（７）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・リセス形成予定部分のみを露出させるレジスト層１２を形成する。この場合、レジスト・プロセスには、フォト・リソグラフィを適用して良いが、必要あれば電子ビーム・リソグラフィを適用して良い。
【００３０】
（８）
リン酸＋過酸化水素＋水の混合液をエッチャントとするウエット・エッチング法を適用することに依り、露出されているキャップ層７及びキャップ層６のエッチングを行なってゲート・リセス６Ａを形成する。
【００３１】
この場合、キャップ層７及びキャップ層６は略同じようにエッチングされるので、ゲート・リセス６Ａの開口は等しい。
【００３２】
図５参照
（９）
クエン酸＋過酸化水素＋水の混合液をエッチャントとするウエット・エッチング法を適用することに依り、図５（Ｂ）に見られるようにメサ側壁に露出されているＩｎＧａＡｓからなるチャネル層３をＩｎＡｌＡｓに対して選択的にエッチングすることに依ってアンダ・カットし、エア・ギャップ３Ａを生成させる。
【００３３】
ここで、前記エア・ギャップ３Ａを生成させるエッチング工程中に同じエッチャントに依ってＩｎＧａＡｓからなるキャップ層７のみがサイド・エッチングされ、従って、キャップ層７及びキャップ層６とで構成されるゲート・リセス６Ａは自動的に二段構造となる。
【００３４】
図６参照
（１０）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極形成予定部分のみを露出させるレジスト層を形成する。この場合、レジスト・プロセスには、フォト・リソグラフィを適用して良いが、必要あれば電子ビーム・リソグラフィを適用して良い。
【００３５】
（１１）
真空蒸着法を適用することに依り、基板側から１０〔ｎｍ〕厚のＴｉ膜／  ３０〔ｎｍ〕厚のＰｔ膜／６００〔ｎｍ〕厚のＡｕ膜を成膜する。
【００３６】
（１２）
工程（１０）で形成したレジスト層を工程（１１）で形成した各金属膜と共に除去するリフト・オフ法を適用してゲート電極１０を形成する。
【００３７】
前記工程を経て作製された電界効果型半導体装置、即ち、ＨＥＭＴでは、図６（Ａ）に見られるように、二段構造のゲート・リセス６Ａが形成され、そして、図６（Ｂ）に見られるように、ゲート電極１０がメサ側壁に沿って延在してもチャネル層３に接触することはなく、しかも、このような構造、即ち、エア・ギャップ３Ａの生成と二段構造のゲート・リセス６Ａの形成は同時に達成されることが明らかである。
【００３８】
前記実施の形態では、ＩｎＰ系ＨＥＭＴを採り上げて説明したが、これに限られることなく、例えばＧａＡｓ系ＨＥＭＴについても本発明を適用することができ、その場合には、チャネル層にＩｎＧａＡｓを、キャリア供給層にＩｎＧａＰを、キャップ層にＩｎＧａＡｓ／ＧａＡｓ、又は、ＩｎＧａＡｓ／ＡｌＧａＡｓをそれぞれ採用すれば、前記説明したＩｎＰ系ＨＥＭＴの場合と全く同じ効果を享受することができる。
【００３９】
また、エネルギ・バンド・ギャップが広い半導体を擬似ゲート絶縁膜とすると共にヘテロ接合を用いたＭＩＳＦＥＴやＭＥＳＦＥＴなど、他の電界効果型半導体装置についても同様に本発明を適用することができ、更にまた、前記実施の形態に見られるゲート電極１０はＴ型ゲート電極、或いは、ノッチ型ゲート電極に代替することは任意である。
【００４０】
前記したところから明らかであるが、本発明はＩｎＰ系ＨＥＭＴの他に種々な構成の電界効果型トランジスタに実施することができるので、ＩｎＰ系ＨＥＭＴで第１のキャップ層、即ち、基板側のキャップ層の下地になっているＩｎＰエッチング停止層は、他の構成の電界効果型トランジスタではキャリヤ供給層の場合もあるし、また、前記ＭＩＳＦＥＴなどではエネルギ・バンド・ギャップが広い半導体層がキャップ下地層になっている場合もある。
【００４１】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
（付記１）
基板（例えば半絶縁性ＩｎＰ基板１）上に少なくともチャネル層（例えばｉ−ＩｎＧａＡｓチャネル層３）及びキャップ下地層（例えばｉ−ＩｎＰエッチング停止層５、他の構造の電界効果型トランジスタではキャリヤ供給層、エネルギ・バンド・ギャップが広い半導体層など）及び第１のキャップ層（例えばｎ−ＩｎＡｌＡｓキャップ層６）及びチャネル層と同じエッチング手段でエッチングされる第２のキャップ層（例えばｎ−ＩｎＧａＡｓキャップ層７）を順次積層形成する工程と、次いで、トランジスタ形成予定部分の周囲を表面（例えば第２のキャップ層であるｎ−ＩｎＧａＡｓキャップ層７の表面）からチャネル層を越えるエッチングを行って素子間分離領域（例えば素子間分離領域２Ａ）を形成する工程と、次いで、第２のキャップ層及び第１のキャップ層にゲート・リセス（例えばゲート・リセス６Ａ）を形成する工程と、次いで、第２のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第１のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップ（例えばエア・ギャップ３Ａ）を形成する工程と、その後、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極（例えばゲート電極１０）を形成する工程とが含まれてなることを特徴とする電界効果型半導体装置の製造方法。
【００４２】
（付記２）
キャップ下地層は少なくともＩｎとＰとを含む材料（例えばＩｎＰ）からなることを特徴とする（付記１）記載の電界効果型半導体装置の製造方法。
【００４３】
（付記３）
第１のキャップ層は少なくともＡｌを含む材料（例えばＩｎＡｌＡｓ）からなり且つ第２のキャップ層は少なくともＩｎとＡｓとを含む材料（例えばＩｎＧａＡｓ）からなることを特徴とする（付記１）記載の電界効果型半導体装置の製造方法。
【００４４】
【発明の効果】
本発明に依る電界効果型半導体装置の製造方法に於いては、基板上に少なくともチャネル層及びキャップ下地層及び第１のキャップ層及びチャネル層と同じエッチング手段でエッチングされる第２のキャップ層を順次積層形成し、トランジスタ形成予定部分の周囲を表面からチャネル層を越えるエッチングを行って素子間分離領域を形成し、第２のキャップ層及び第１のキャップ層にゲート・リセスを形成し、第２のキャップ層に形成されたゲート・リセスを拡大するエッチングを行って第１のキャップ層に於けるゲート・リセスと相俟って二段構造となるゲート・リセスを形成すると同時に素子間分離領域側面に表出されたチャネル層のエッジをアンダ・カットするエッチングを行ってエア・ギャップを形成し、ゲート・リセス内に表出されたキャップ下地層上に形成されエア・ギャップを越えて素子間分離領域にまで導出されるゲート電極を形成する。
【００４５】
前記構成を採ることに依り、二段リセスを形成する工程中にチャネル層のアンダ・カットに依るエア・ギャップの形成が自動的に実施され、ゲート及びチャネルの短絡を回避できる構造、及び、ドレイン耐圧を向上することが可能な二段リセス構造を少ない工程で容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に依って作製した電界効果型半導体装置を表す要部切断平面図である。
【図２】図１に見られる電界効果型半導体装置を表す要部切断側面図である。
【図３】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【図４】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【図５】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【図６】本発明の一実施の形態を説明する為の工程要所に於ける電界効果型半導体装置を表す要部切断側面図である。
【符号の説明】
１  基板
２  バッファ層
２Ａ  素子間分離領域
３  ｉ−ＩｎＧａＡｓチャネル層
３Ａ  エア・ギャップ
４  ｎ−ＩｎＡｌＡｓキャリア供給層
５  エッチング停止層
６  キャップ層（第１のキャップ層）
６Ａ  ゲート・リセス
７  キャップ層（第２のキャップ層）
８  ソース電極
９  ドレイン電極
１０  ゲート電極
１１  レジスト層
【図１】
0003903243.tif 000002
【図２】
0003903243.tif 000003
【図３】
0003903243.tif 000004
【図４】
0003903243.tif 000005
【図５】
0003903243.tif 000006
【図６】
0003903243.tif 000007