(57)【特許請求の範囲】
【請求項１】
中空配線構造を有する多層配線を備える半導体集積回路装置に於いて、
柱状支持体が位置する部分に幅方向に拡大部分をもつ下層配線及び柱状支持体が位置する部分に該下層配線に於ける該拡大部分に比較して大きい拡大部分をもつ上層配線からなる多層化された配線と、
該各配線の該各拡大部分の直下に柱状に形成されて該各配線を支持する絶縁物質からなる支持体と、
該下層配線と該上層配線を電気的に接続する導電柱と、
該柱状に形成されて該各配線を支持する絶縁物質からなる支持体を支える半導体基板とを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
前記柱状支持体が半導体基板を覆う絶縁膜上に起立するものであること
を特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
下層配線と上層配線とが空間で交差すると共に交差部分では上層配線が狭幅化されてなること
を特徴とする請求項１或いは請求項２記載の半導体集積回路装置。
【請求項４】
前記半導体基板を覆う絶縁膜がＢＣＢからなる層間絶縁膜を有すること
を特徴とする請求項１乃至請求項３の何れか１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低容量化した多層配線を半導体基板上に形成してなる半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路装置に於ける配線構造は、例えば低誘電率層間絶縁膜であるＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）を材料とする層間絶縁膜を介して配線を積層した多層配線が多用されている。
【０００３】
また、近年は、レジストを利用して配線の周囲に空間を生成させるエアブリッジ構造の研究開発が盛んになっている。
【０００４】
エアブリッジ構造は、長いと機械的強度を維持することができず、断線などの不良を発生し易いので、そのような場合には所定間隔で金属の支持体を付設することが必要となる。
【０００５】
然しながら、このエアブリッジ構造を多層化する場合、支持体が金属であることから、その直下には配線を形成することができず、高集積化の阻害要因になっている。
【０００６】
【発明が解決しようとする課題】
本発明では、配線容量を低減させながらも配線の高集積化を可能にすると共に信頼性を向上した半導体集積回路装置を実現しようとする。
【０００７】
【課題を解決するための手段】
本発明では、大部分が中空に浮いた構造になっている、いわゆる、中空配線と呼ばれる配線を実現するのであるが、当初は配線を層間絶縁膜上に積層形成し、その後、層間絶縁膜をドライ・エッチングして配線の支持体とするのであるが、この場合、支持体が帯状の壁となって延在する構成の場合には、配線の幅を上層に位置するものほど広くしておくことが基本であり、また、配線の支持体が適所に設けた柱状をなす構成の場合には、下層配線であると上層配線であるとに拘わらず同じ幅で良いが、柱状支持体を形成する部分の配線に拡大部分を形成し、その拡大部分は上層配線となるにつれ大型化させることが基本になっている。
【０００８】
この場合のドライ・エッチングは、配線直下の層間絶縁膜を除去する為、サイド・エッチングが起こり易い等方性の条件を採用して実施される。
【０００９】
図１５はサイド・エッチング量（サイド・エッチングの入り込み）について説明する為の工程要所に於ける半導体チップを表す要部切断側面図であり、図に於いて、１は半導体基板、２は層間絶縁膜、３は下層配線、４は上層配線をそれぞれ示している。尚、当然のことながら、層間絶縁膜２は実際には２層からなっている。
【００１０】
図１５（Ａ）に見られるように、下層配線３及び上層配線４を形成した後、図１５（Ｂ）に見られるように、層間絶縁膜２をエッチングして下層配線３及び上層配線４を支える部分を残して他を除去するのであるが、この場合のエッチングは１回で行うので、上層配線４の直下に在る層間絶縁膜２は下層配線３の直下に適切なサイド・エッチングが入るまでエッチング・ガスに曝されて大きくエッチングされる。
【００１１】
本発明では、中空配線となる配線の直下に絶縁体からなる支持体を形成する場合、各配線層毎に両サイド・エッチング量、即ち、サイド・エッチング量の２倍よりも配線幅を広くすること、従って、配線幅は上層になるにつれて幅広になることが特徴になっている。
【００１２】
低容量配線化を更に進める為に中空配線とする場合、配線幅は両サイド・エッチング量よりも細くすれば良いが、配線の機械的強度を維持する為、適切な間隔で支持体を形成することが必要となる。
【００１３】
その場合、支持体を形成すべき箇所に対応する配線の配線幅を両サイド・エッチング量に比較して幅広に形成しておくことで、層間絶縁膜を一律にエッチングを行っても支持体が残ることになる。
【００１４】
配線が交差する部分の配線間を空気絶縁するには、交差する配線の上側配線の幅を狭くしておくことに依り、交差部分の上側配線及び下側配線間に在る層間絶縁膜は完全に除去される。
【００１５】
また、半導体チップをフリップ・チップ実装するには、半導体チップ上にピラーを形成しなければならないが、その為には、ピラーを載せるパッドを形成する必要があり、本発明の場合、このパッドは最上層配線を用いて形成され、その大きさは、ピラーを平面で見た大きさと層間絶縁膜のサイド・エッチング量との和よりも大きくする。
【００１６】
半導体チップのフリップ・チップ実装後に樹脂封止したい場合には、半導体チップの周辺を囲むようにパッドを形成し、そのパッドに金属壁を形成し、その半導体チップを実装基板にフリップ・チップ実装すれば、金属壁の内側、即ち、中空配線が存在する部分は気密になって耐湿性は向上し、その後、樹脂をポッティングして樹脂封止しても樹脂が金属壁の内側に侵入することはなくなり、樹脂が配線に触れることはないから配線の低容量特性を維持しながら樹脂封止技術を適用することが可能である。尚、この場合の金属壁は、最上層配線の層厚を厚くして共用することもできる。
【００１７】
【発明の実施の形態】
図１乃至図４は本発明の実施の形態を説明する為の工程要所に於ける半導体チップを表す要部切断側面図及び要部説明図（図４のみ）であり、以下、これ等の図を参照しつつ説明する。尚、図４には半導体チップの要部平面を表す図が付加されている。
【００１８】
図１（Ａ）参照
（１）
トランジスタ１１Ａ、抵抗１１Ｂ、キャパシタ１１Ｃ等が作り込まれたＧａＡｓ基板１１を用意し、スピン・コート法を適用することに依って、厚さが２〔μｍ〕の低誘電率材料であるＢＣＢからなる層間絶縁膜１２を形成する。
【００１９】
（２）
化学気相成長（ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、層間絶縁膜１２上に厚さが２００〔ｎｍ〕のＳｉＯ2 からなるエッチング停止層１３を形成する。尚、エッチング停止層１３はＢＣＢからなる層間絶縁膜１２のエッチングを自動停止させる役割を果たし、ＳｉＯ2 の他にＳｉＯＮやＳｉＮに代替することができる。
【００２０】
（３）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＨＦ3 ＋ＳＦ6 とするドライ・エッチング法を適用することに依って、ＳｉＯ2 からなるエッチング停止層１３のエッチングを行い、次いで、エッチング・ガスをＯ2 ＋ＳＦ6 とするドライ・エッチング法を適用することに依って、ＢＣＢからなる層間絶縁膜１２のエッチングを行って電極コンタクト・ホール１２Ａを形成する。
【００２１】
図１（Ｂ）参照
（４）
スパッタリング法を適用することに依り、電極コンタクト・ホール１２Ａ内も含め、メッキ種メタルとして厚さ１００〔ｎｍ〕のＴｉＷ膜（図示せず）を形成する。
【００２２】
（５）
レジスト・プロセスを適用することに依り、電極コンタクト・ホール１２Ａを含む配線パターンの開口をもつレジスト膜（図示せず）を全面に形成する。
【００２３】
（６）
メッキ法を適用することに依り、厚さ１〔μｍ〕の金層を形成してからレジスト膜の剥離を行い、リフト・オフ法に依る該金層のパターニングを行う。
【００２４】
（７）
エッチング・ガスをＯ2 とするミリング法を適用することに依り、メッキ種メタルとして用いたＴｉＷ膜を前記金層をマスクとして選択的に除去し、ＴｉＷ膜と金層とが積層された第１層目配線１４を形成する。尚、図には、第１層目配線１４がビア１４Ａを介してトランジスタ１１Ａと導電接続されている状態が示されている。
【００２５】
図２（Ａ）参照
（８）
スピン・コート法を適用することに依って、厚さが２〔μｍ〕のＢＣＢからなる層間絶縁膜１５を形成する。
【００２６】
（９）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＯ2 ＋ＳＦ6 とするドライ・エッチング法を適用することに依り、層間絶縁膜１５のエッチングを行って電極コンタクト・ホール１５Ａを形成する。
【００２７】
図２（Ｂ）参照
（１０）
スパッタリング法を適用することに依り、電極コンタクト・ホール１５Ａ内も含め、メッキ種メタルとして厚さ１００〔ｎｍ〕のＴｉＷ膜（図示せず）を形成する。
【００２８】
（１１）
レジスト・プロセスを適用することに依り、電極コンタクト・ホール１５Ａを含む配線パターンの開口をもつレジスト膜（図示せず）を全面に形成する。
【００２９】
（１２）
メッキ法を適用することに依り、厚さ１〔μｍ〕の金層を形成してからレジスト膜の剥離を行い、リフト・オフ法に依る該金層のパターニングを行う。
【００３０】
（１３）
エッチング・ガスをＯ2 とするミリング法を適用することに依り、メッキ種メタルとして用いたＴｉＷ膜を前記金層をマスクとして選択的に除去し、ＴｉＷ膜と金層とが積層された第２層目配線１６を形成する。尚、図には、第２層目配線１６がビア１６Ａを介して第１層目配線１４と導電接続されている状態が示されている。
【００３１】
図３（Ａ）参照
（１４）
前記工程（８）〜（１３）を繰り返すことに依り、層間絶縁膜１７、第３層目配線１８、内部端子ピラー形成用パッド１９、チップ周辺ピラー形成用パッド２０が形成される。尚、図には第３層目配線１８がビア１８Ａを介して第２層目配線１６と接続された状態が示されている。
【００３２】
図３（Ｂ）参照
（１５）
レジスト・プロセスを適用することに依り、パッド１９及び２０上の内部端子ピラー及びチップ周辺ピラーの形成予定部分に開口をもつレジスト膜を形成する。
【００３３】
（１６）
メッキ法を適用することに依り、厚さが２０〔μｍ〕の金膜を形成してからレジスト膜を剥離除去して内部端子ピラー２１及びチップ周辺ピラー２２を形成する。
【００３４】
ここで、内部端子ピラー２１は文字通りピラーの形状をなすものであるが、チップ周辺ピラー２２はピラーの名称を付与してはあるが、実際には、チップ周辺を囲んで帯状に延在する金属壁をなしているものである。
【００３５】
図４（Ａ）参照
（１７）
この後、第２層目配線１６及び第３層目配線１８を中空配線構造化する工程の説明に入るのであるが、ここまで用いてきた各図には、ビア１６Ａや１８Ａが表されていて、説明には不適当である為、図４からは半導体チップの切断面を別の部分にしたものを採用したが、第２層目配線１６及び第３層目配線１８の存在位置が若干変り、且つ、ビア１６Ａ及び１８Ａがないのみで基本的な変更はない。尚、図４（Ａ）には、要部平面を表す図が付加されていて、内部端子ピラー２１及びチップ周辺ピラー２２の存在が明らかにされている。
【００３６】
図４（Ｂ）参照
（１８）
エッチング・ガスをＯ2 ＋ＳＦ6 とするドライ・エッチング法を適用することに依り、第３層目配線１８、パッド１９並びに２０、第２層目配線１６などをマスクにして層間絶縁膜１５及び１７を等方性エッチングして、支持体２３Ａ、２３Ｂ、２３Ｃを残し、他を除去して半導体集積回路装置を完成する。
【００３７】
以上のようにして作製した半導体チップに於いて、第２層目配線１６及び第３層目配線１８が低容量配線になることは云うまでもなく、そして、エッチング停止層１３の下地にＢＣＢからなる層間絶縁膜１２が存在しているが、この層間絶縁膜１２は、ＧａＡｓ半導体基板１１の誘電率が１３と大きい為、その誘電率に依る配線容量増大を低減する役割を果たしていると共にドライ・エッチングがトランジスタ等に損傷を与えるのを防止する役割も果たしている。
【００３８】
ここで、層間絶縁膜からなる支持体を配線直下に帯状に残す実施例の場合、支持体の最小幅を０．５〔μｍ〕とし、必要な層間絶縁膜の厚さに依存するサイド・エッチング量を実験的に求めると２層目が０．７５〔μｍ〕、３層目が１．５〔μｍ〕であって、この条件からすると配線幅の最小値は、２層目は２〔μｍ〕（＝０．７５×２＋０．５）、そして、３層目は３．５〔μｍ〕（＝１．５×２＋０．５）である。
【００３９】
また、層間絶縁膜からなる支持体を適所に柱状に残す実施例の場合、サイド・エッチング量に比較して配線幅を狭くすればよく、最大配線幅として２層目は１〔μｍ〕（＜０．７５×２）、３層目は２．５〔μｍ〕（＜１．５×２）とし、また、柱状の支持体を残す箇所に於いては、配線を拡幅して例えば正方形のパッド状にすれば良く、その大きさとしては、各層でのサイド・エッチング量よりも大きくする必要があり、例えば２層目では２．５〔μｍ〕角（＞０．７５×２）とし、３層目では４〔μｍ〕角（＞１．５×２）とすれば良い。
【００４０】
更にまた、図４について説明したようにフリップ・チップ実装する為の内部端子ピラー形成用パッド１９は３層目配線１８と同じ材料層を利用して１００〔μｍ〕角に形成し、内部端子ピラー２１は径を４０〔μｍ〕、高さを２０〔μｍ〕とし、また、チップ周辺ピラー形成用パッド２０は同じく３層目配線１８と同じ材料層を利用して幅１００〔μｍ〕に形成し、チップ周辺ピラー２２は幅を４０〔μｍ〕、高さを２０〔μｍ〕として形成した。
【００４１】
図５は本発明に依る半導体チップを実装基板にフリップ・チップ接続して実装した状態の半導体集積回路装置を表す要部切断側面図であり、図１乃至図４に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００４２】
図に於いて、３１はアルミナセラミックからなる実装基板、３２は実装基板に於ける引き出し配線、３３Ａはチップ周辺ピラー用パッド、３３Ｂは内部端子ピラー用パッド、３４はビアをそれぞれ示している。
【００４３】
図５に見られる半導体集積回路装置は、図１乃至図４について説明した製造工程を経て製造された半導体チップを実装したものであって、それを実装基板３１に実装するには、半導体チップを通常の手段、例えば温度を３５０〔℃〕とした熱圧着法を適用することに依ってフリップ・チップ接続すれば良い。尚、引き出し配線３２を実装基板３１の裏面から取り出す構成は、実装密度を向上させる場合や実装基板を多層化する場合に有利である。
【００４４】
図６は耐湿性を向上した半導体集積回路装置を例示する要部切断側面図であって、図５に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００４５】
図６に見られる実施の形態では、ＧａＡｓ基板１１と実装基板３１との間の周囲にエポキシ系樹脂をポッティングして防湿膜３５を形成してあり、この構成を採ることで、中空配線が形成されている空間は高い気密性を維持することができる。
【００４６】
図７は支持体を柱状にした半導体チップを用いた半導体集積回路装置を表す要部切断側面図であり、図６に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００４７】
図から明らかなように、第２層目配線１６及び第３層目配線１８は空間に浮いたように表されているが、これは適所に於いて、層間絶縁膜を利用して形成された柱状の支持体で支持してあるか、或いは、その両端のみを支持した構成にしてあることに依る。
【００４８】
図８はチップ周辺ピラーを省略した半導体チップを用いた半導体集積回路装置を表す要部切断側面図であり、図６に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００４９】
この実施の形態に於ける半導体集積回路装置では、半導体チップの第３層目配線１８と同じ材料層を利用して形成したチップ周辺ピラー形成用パッド２０上にチップ周辺ピラー２２を設けず、パッド２０を実装基板３１のパッド３３Ａに直付けした構成になっている。
【００５０】
図９は多層にした実装基板を用いた半導体集積回路装置を表す要部切断側面図であり、図６に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００５１】
図に於いて、４１はアルミナセラミックからなる下層実装基板、４２は下層実装基板に於ける引き出し配線、４３はビアをそれぞれ示している。尚、多層実装基板の材料としては、前記アルミナセラミックの他に低温焼成セラミック（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｃｏｆｉｒｅｄ  ｃｅｒａｍｉｃｓ：ＬＴＣＣ）やフッ素系樹脂（テフロン：米国デュポン社の商品名）基板を用いることができる。
【００５２】
図１０は多層実装基板を用いた半導体集積回路装置の他の例を表す要部切断側面図であり、図９に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００５３】
この実施の形態では、上層の実装基板３１の表面に引き出し配線４４を形成した構成が図９について説明した実施の形態と相違している。
【００５４】
図１１は中空配線を適所で支持する支持体を形成する場合の配線の構成を明らかにする要部説明図であり、（Ａ）は平面を、（Ｂ）は要部切断側面をそれぞれ示し、図１に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００５５】
図に於いて、５１は第１層目配線、５２は第２層目配線、５２Ａ及び５２Ｂは支持体形成用拡大部、５３は第３層目配線、５３Ａは支持体形成用拡大部、５４Ａ及び５４Ｂは第１層目層間絶縁膜を等方性ドライ・エッチングして形成した支持体、５５Ａは第２層目層間絶縁膜及び第１層目層間絶縁膜を等方性ドライ・エッチングして形成した支持体、５６は第１層目層間絶縁膜に形成したビアであった導電柱、５７は第２層目層間絶縁膜に形成したビアであった導電柱をそれぞれ示している。
【００５６】
図からすると、第１層目層間絶縁膜をサイド・エッチングして形成する支持体５４Ａ及び５４Ｂのマスクとして作用する支持体形成用拡大部５２Ａ及び５２Ｂに比較し、第２層目層間絶縁膜及び第１層目層間絶縁膜をサイド・エッチングして形成する支持体５５Ａのマスクとして作用する支持体形成用拡大部５３Ａはサイド・エッチング量を配慮して大型化されていることが看取されよう。
【００５７】
図１２並びに図１３は本発明の実施の形態を説明する為の工程要所に於ける半導体チップを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１乃至図４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものであり、従って、この実施の形態を理解するには、図１乃至図４及びその説明を参照することは有効である。
【００５８】
図１２（Ａ）参照
（１）
この実施の形態では、内部端子ピラー形成用パッド１９及びチップ周辺ピラー形成用パッド２０をエッチング停止層１３上に形成された第１層目配線１４の形成材料及び形成プロセスを利用して同時に形成することが図１乃至図４について説明した実施の形態と相違するところであり、従って、図では内部端子ピラー形成用パッド１９及びチップ周辺ピラー形成用パッド２０は層間絶縁膜１５中に埋め込まれた状態になっている。
【００５９】
（２）
層間絶縁膜１５を形成してから、第２層目配線１６、層間絶縁膜１７、第３層目配線１８を形成する。
【００６０】
図１２（Ｂ）参照
（３）
層間絶縁膜１５及び層間絶縁膜１７を等方性エッチングし、支持体２３Ａ及び２３Ｂを残して他を除去する。
【００６１】
図１３参照
（４）
レジスト・プロセスを適用することに依り、パッド１９及びパッド２０上の内部端子ピラー及びチップ周辺ピラーの形成予定部分に開口をもつレジスト膜を形成する。
【００６２】
（５）
メッキ法を適用することに依り、厚さが２０〔μｍ〕の金膜を形成してからレジスト膜を剥離除去して内部端子ピラー２１及びチップ周辺ピラー２２を形成し、半導体集積回路装置を完成する。
【００６３】
図１４は本発明に依る半導体チップを実装基板にフリップ・チップ接続して実装した状態の半導体集積回路装置を表す要部切断側面図であり、図５、図１２及び図１３に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００６４】
図に於いて、３１はアルミナセラミックからなる実装基板、３２は実装基板に於ける引き出し配線、３３Ａはチップ周辺ピラー用パッド、３３Ｂは内部端子ピラー用パッド、３４はビアをそれぞれ示している。
【００６５】
図１４に見られる半導体集積回路装置は、図１２及び図１３について説明した製造工程を経て製造された半導体チップを実装したものであり、その実装には、図５について説明した工程と同じ工程を適用することができる。
【００６７】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
（付記１）
中空配線構造を有する多層配線を備える半導体集積回路装置に於いて、
柱状支持体が位置する部分に幅方向に拡大部分をもつ下層配線及び柱状支持体が位置する部分に該下層配線に於ける該拡大部分に比較して大きい拡大部分をもつ上層配線からなる多層化された配線と、
該各配線の該各拡大部分の直下に柱状に形成されて該各配線を支持する絶縁物質からなる支持体と、
該下層配線と該上層配線を電気的に接続する導電柱と、
該柱状に形成されて該各配線を支持する絶縁物質からなる支持体を支える半導体基板とを備えてなることを特徴とする半導体集積回路装置。
【００６８】
（付記２）
前記柱状支持体が半導体基板を覆う絶縁膜上に起立するものであること
を特徴とする（付記１）記載の半導体集積回路装置。
【００６９】
（付記３）
下層配線と上層配線とが空間で交差すると共に交差部分では上層配線が狭幅化されてなること
を特徴とする（付記１）或いは（付記２）記載の半導体集積回路装置。
【００７０】
（付記４）
前記半導体基板を覆う絶縁膜がＢＣＢからなる層間絶縁膜を有すること
を特徴とする（付記１）乃至（付記３）の何れか１記載の半導体集積回路装置。
【００７１】
（付記５）
半導体基板を覆う絶縁膜がポリイミド樹脂からなる層間絶縁膜及びシリコン系絶縁物質からなるエッチング停止層で構成されてなること
を特徴とする（付記１）乃至（付記３）の何れか１記載の半導体集積回路装置。
【００７２】
（付記６）
最上層の配線と導電接続して設けられたピラーを介して半導体基板を実装基板にフリップ・チップ実装してなること
を特徴とする（付記１）乃至（付記５）の何れか１記載の半導体集積回路装置。
【００７３】
（付記７）
最下層の配線と導電接続して設けられたピラーを介して半導体基板を実装基板にフリップ・チップ実装してなること
を特徴とする（付記１）乃至（付記５）の何れか１記載の半導体集積回路装置。
【００７４】
本発明に依る半導体集積回路装置に於いては、中空配線構造を有する多層配線を備える半導体集積回路装置に於いて、柱状支持体が位置する部分に幅方向に拡大部分をもつ下層配線及び柱状支持体が位置する部分に該下層配線に於ける該拡大部分に比較して大きい拡大部分をもつ上層配線からなる多層化された配線と、該各配線の該各拡大部分の直下に柱状に形成されて該各配線を支持する絶縁物質からなる支持体と、該下層配線と該上層配線を電気的に接続する導電柱と、該柱状に形成されて該各配線を支持する絶縁物質からなる支持体を支える半導体基板とを備えてなることを基本とする。
【００７５】
前記構成を採ることに依り、配線の容量を低減させながらも機械的強度を高く維持することができ、中空配線の高集積化を可能にすると共に信頼性を向上した高速動作の半導体集積回路装置が実現される。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置を説明する為の工程要所に於ける半導体チップを表す要部切断側面図である。
【図２】本発明の実施の形態１である半導体集積回路装置を説明する為の工程要所に於ける半導体チップを表す要部切断側面図である。
【図３】本発明の実施の形態１である半導体集積回路装置を説明する為の工程要所に於ける半導体チップを表す要部切断側面図である。
【図４】本発明の実施の形態１である半導体集積回路装置を説明する為の工程要所に於ける半導体チップを表す要部説明図である。
【図５】本発明に依る半導体チップを実装基板にフリップ・チップ接続して実装した状態の半導体集積回路装置を表す要部切断側面図である。
【図６】耐湿性を向上した半導体集積回路装置を例示する要部切断側面図である。
【図７】支持体を柱状にした半導体チップを用いた半導体集積回路装置を表す要部切断側面図である。
【図８】チップ周辺ピラーを省略した半導体チップを用いた半導体集積回路装置を表す要部切断側面図である。
【図９】多層にした実装基板を用いた半導体集積回路装置を表す要部切断側面図である。
【図１０】多層実装基板を用いた半導体集積回路装置の他の例を表す要部切断側面図である。
【図１１】中空配線を適所で支持する支持体を形成する場合の配線の構成を明らかにする要部説明図である。
【図１２】本発明の実施の形態を説明する為の工程要所に於ける半導体チップを表す要部切断側面図である。
【図１３】本発明の実施の形態を説明する為の工程要所に於ける半導体チップを表す要部切断側面図である。
【図１４】本発明に依る半導体チップを実装基板にフリップ・チップ接続して実装した状態の半導体集積回路装置を表す要部切断側面図である。
【図１５】サイド・エッチング量（サイド・エッチングの入り込み）について説明する為の工程要所に於ける半導体チップを表す要部切断側面図である。
【符号の説明】
１１  ＧａＡｓ基板
１１Ａ  トランジスタ
１１Ｂ  抵抗
１１Ｃ  キャパシタ
１２  層間絶縁膜
１２Ａ  電極コンタクト・ホール
１３  エッチング停止層
１４  第１層目配線
１４Ａ  ビア
１５  層間絶縁膜
１５Ａ  電極コンタクト・ホール
１６  第２層目配線
１６Ａ  ビア
１７  層間絶縁膜
１８  第３層目配線
１８Ａ  ビア
１９  内部端子ピラー形成用パッド
２０  チップ周辺ピラー形成用パッド
２１  内部端子ピラー
２２  チップ周辺ピラー
２３Ａ〜２３Ｃ  支持体
３１  実装基板
３２  引き出し配線
３３Ａ  チップ周辺ピラー用パッド
３３Ｂ  内部端子ピラー用パッド
３４  ビア
３５  防湿膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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