(57)【特許請求の範囲】
【請求項１】
集積回路レイアウトセクションであって、
複数のＰ領域と、
Ｐ領域の各々の中の複数のＮチャネルデバイスと、
複数のＮ領域と、
Ｎ領域の各々の中の複数のＰチャネルデバイスとを含み、
Ｎ領域およびＰ領域は、少なくとも第１の行および第２の行を有するチェッカー盤パターンに編成され、各々の行は、２つのＰ領域と交互の、少なくとも２つのＮ領域を有し、それにより第１の行の各々のＮ領域は、第２の行のＰ領域に隣接し、
集積回路レイアウトセクションはさらに、
第１の行に隣接する第１のクロック線と、
第２の行に隣接する第２のクロック線とを含み、
第１および第２のクロック線が交差して重ね合わさることなく、第１の行におけるゲート素子は第１のクロック線にのみ結合され、第２の行におけるゲート素子は第２のクロック線にのみ結合される、集積回路レイアウトセクション。
【請求項２】
チェッカー盤パターンに編成された複数のＮ領域およびＰ領域は第３の行をさらに含み、それにより第３の行の各々のＮ領域は、第２の行のＰ領域に隣接する、請求項１に記載の集積回路レイアウトセクション。
【請求項３】
ＮチャネルデバイスおよびＰチャネルデバイスは、ラッチのアレイを含む、請求項１に記載の集積回路レイアウトセクション。
【請求項４】
レイアウトは、ラッチのアレイを含む第１のレイアウトセクションをさらに含み、集積回路レイアウトは、メモリセルアレイを含む第２のレイアウトセクションをさらに含む、請求項１に記載の集積回路レイアウト。
【請求項５】
第２のレイアウトセクションは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルアレイを含む、請求項４に記載の集積回路レイアウト。
【発明の詳細な説明】
【０００１】
［関連する特許出願との相互参照］
この発明は、２０００年１０月５日に出願された米国仮特許出願連続番号第６０／２３８，２２８号からの優先権を主張し、その開示がこの引用によりここに特に援用される。
【０００２】
【発明の分野】
この発明は、スタンダードセルおよびマスクプログラムゲートアレイ集積回路設計の分野に関する。特に、この発明は、クロック線入力配線の減じられた寄生容量を可能にするＣＭＯＳゲートアレイ集積回路設計で用いるためのセル設計に関する。
【０００３】
【発明の背景】
クロック線ルーティング遅延は、集積回路設計の技術分野における長年の問題である。一般的なクロックドインバータまたはマルチプレクサベースの「フリップフロップ」設計が、ゆっくりとしたかつ遅延したクロックエッジの間に「クロウバー」電流を導通し得るため、クロック線のゆっくりとした立上がりおよび立下がり時間により過度の電力ドレインが生じ得ることは公知である。信号は、チップの論理設計が求めるものとは異なるクロックサイクルで伝播することがあるため、チップの異なるフリップフロップに対するクロックスキューまたはクロック遅延における過度の差が論理の誤作動を引起し得ることも公知である。
【０００４】
集積回路上での、クロックルーティング遅延を含む信号ルーティング遅延は、主に、信号を分布する配線の分布抵抗（Ｒ）と、信号が駆動する分布負荷容量（Ｃ）との関数（Ｆ）である。関数Ｆは、ＲおよびＣの構成のされ方の複雑な関数であり、主に、ＲおよびＣのさまざまな成分の積の関数でありかつ、関数Ｆのその部分はルーティングのＲ−Ｃ遅延である。
【０００５】
容量Ｃは、負荷デバイスのゲート容量だけでなく、隣接する信号ルーティング、他の層の上の金属配線、集積回路基板、デバイスのソースおよびドレイン領域ならびにチップ上の他の特徴に信号ルーティングを結合する寄生容量を含む。抵抗Ｒは、チップの層の間の接続の抵抗と、配線の面積抵抗率から生じる抵抗とを含む。金属配線の面積抵抗率はスクエア当り０．０５Ωの低さであり得るが、０．０５Ωの材料のわずか４分の１インチ長さの０．２５ミクロン幅の金属線が約１２５０Ωの抵抗を示し、これは十分に大きいものである。
【０００６】
集積回路上のクロック線ルーティングでの高いＲ−Ｃ遅延は、ゆっくりとしたかつ遅延した立上がりおよび立下がり時間を引起し得ることが公知である。さらに、クロック線ルーティングにおける高いＲ−Ｃ遅延は、過度のクロックスキューを引起す可能性がある。したがって、クロック線のＲ−Ｃ遅延を低く保ち、チップが十分に働くのを確実にすることが望ましい。
【０００７】
集積回路上のクロック線Ｒ−Ｃ遅延の量および影響を減じるため、多くの技術が用いられてきた。許容可能な結果をもたらすため、いくつかの技術を組合せなければならないことがしばしばである。一般的な技術は以下のものを含む。
１．  ドライバサイズおよび配線格子またはツリーレイアウトのバランスをとって、結果として生じる多数の格子およびツリーの間の遅延を等化しながら、チップ上に多数のクロックドライバを分布させる。
２．  クロック分布用に最小よりも幅広の金属を用いてＲを減じる。
３．  クロック分布線を格子またはツリー構造に接続してＲを減じる。
４．  長く、ゆっくりとしたまたは重く負荷をかけられたクロック線を多数の点で駆動する。
５．  絶縁体上シリコン技術を用いて寄生容量を減じる。
６．  フリップフロップ設計に故意に遅延を加えてスキュー感度を減じる。
７．  フリップフロップでまたはその内部でクロック線のローカルのバッファリングを行ない、クロック線が駆動するデバイスの数を減じ、それによりクロック線上の負荷Ｃを減じる。
８．  チップの他の場所で用いられる最小の間隔よりも、他の回路構成から遠くにクロック線の間隔をとる。
【０００８】
これらの技術には、実質的な設計の労力、回路構成、プロセスの費用、レイアウト空間または潜在的な性能の犠牲が必要である。したがって、他のまたはさらなる方法でクロック線のＲ−Ｃ遅延の影響を減じることが望ましい。
【０００９】
今日用いられる多くのフリップフロップ設計は、多数のクロックドインバータまたは、同等には、クロック制御されたトランスミッションゲートを介して駆動する標準インバータを有する。これらの構造はしばしば対に結合され、対の第２のインバータが高いインピーダンス状態にある間に第１のクロックドインバータが駆動する。クロックが反対の値を有するときは、第１のインバータが高いインピーダンスにあり、第２のインバータが駆動する。典型的なＤ型エッジトリガフリップフロップ設計は、２つのそのようなクロックドインバータの対を組入れる。クロックドＮＡＮＤ、ＮＯＲ、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴおよびＯＲ−ＡＮＤ−ＩＮＶＥＲＴゲートなどの他のクロックドゲートは、しばしばクロックドインバータと対にされ、リセット入力を有する一般的なタイプのＤ型エッジトリガフリップフロップを含む、他のフリップフロップを構成する。
【００１０】
マスクプログラムゲートアレイ集積回路は典型的には、ＰおよびＮ型トランジスタの規則的なアレイを有するマスタスライスの上に構成される。そのようなアレイのための基本セルは、回路レイアウトの中に複製されてアレイのより大きな部分を形成し得るような規則的なアレイの小さな部分である。ラッチアップを考慮すると、隣接するＮおよびＰ型トランジスタ間の間隔が必要なため、これらのトランジスタは典型的に行に構成され、ここでは同じ行のデバイスは同じタイプのものである。これにより、単位面積当り、他の設計で可能であるよりも多くのデバイスの実装が可能になる。「シーオブゲート」ルータとともに用いるための一般的な設計は、Ｎ型デバイスの行の対をＰ型デバイスの行の対と交互にする。同様に、チャネルルータとともに用いるための一般的な設計は、ルーティングチャネルで分離されたデバイスストリップを有する。各々のデバイスストリップは、Ｐ型デバイスの行に隣接してＮ型デバイスの行を含む。
【００１１】
スタンダードセル集積回路設計は、典型的な論理機能を実行するために標準化された設計のライブラリをまず設計することによって作られるのが典型的であり、各々のそのような標準化された設計が「セル」として公知である。ライブラリのセルを起動する、集積回路またはその一部の論理設計が作られ、セルのタイプおよびセル間の配線を明示する。必要なセルをチップレイアウト中に置くことにより、次に回路の論理設計が求めるようにセルおよびいずれの周囲の論理も配線することにより、レイアウトが行なわれる。
【００１２】
スタンダードセルライブラリのセルは、同じライブラリの他のセルに隣接して置かれることがしばしばである。したがって、ライブラリのどの他のセルの隣に置くことによっても、（間隔の違反などの）不測の設計ルール違反または隣接するセル部分の間の短絡による機能的な問題を引起さないように、各セルを設計しなければならない。これは、１組のセル−エッジルールに従ってセルを設計することにより実施される。確実にセル−エッジルールを満たすため、各セルのトランジスタが規則的なパターンで行に作成され、より高レベルの配線がトランジスタの接続を規定するところにセルライブラリを設計した。規則的なパターンのそのようなデバイスのセクションも基本セルとして説明することができる。
【００１３】
モダンなダイナミックメモリデバイスはしばしばそれらの中に論理を有することも公知である。たとえば、メモリデバイスは、２倍データ速度変換またはオンチップのキャッシング機能を行なうデータレジスタを含んでもよい。同様に、内部リフレッシュアドレスカウンタおよびマルチプレクサに加えて、多重化されたアドレスを受取りかつバーストモードの読出または書込動作を行なうためのアドレスラッチおよびカウンタを有するメモリデバイスが公知である。
【００１４】
【発明の概要】
Ｐウェル中のＮチャネルデバイスおよびＮウェル中のＰチャネルデバイスを基本セルの各行に組入れる基本セルレイアウトが考案された。この基本セルは、ゲートアレイまたはスタンダードセルのいずれかの設計方法に好適である。基本セルは２つの行を有し、第２の行のＮウェル中のＰチャネルデバイスの領域は、第１の行のＰウェル中のＮチャネルデバイスの領域に隣接する。
【００１５】
基本セルは、そっくり再現されかつフリップされたセルのコピーとともに、ゲートアレイまたはスタンダードセル設計レイアウト中にコピーされかつアレイにされるため、ウェルマスクはチェッカー盤の外観を有する。このアレイレイアウトは、Ｎウェル、Ｐウェルまたはツインウェル型のものであり得る、接合絶縁された（絶縁体上シリコンではない）集積回路作製プロセスでの作製に意図される。
【００１６】
これは、典型的な行ベースのゲートアレイよりも、単位面積当りより少ないデバイス合計を有しながら、クロックドゲートの対およびマルチプレクサ回路のレイアウトにより好都合なゲートアレイを生じる。クロックドインバータの対を含む大量のクロックドゲートを有する回路は、典型的なレイアウト上で達成されるよりも少ない、クロックおよびノット（クロック）線上の配線抵抗および容量を備えるゲートアレイにレイアウト可能である。
【００１７】
特に、この発明の基本セルレイアウトは、オンチップのクロック線を実質的に真直ぐな線形の配置にレイアウトできるようにしているが、これはデバイスの全体的な性能および設計時間を補助するところが大きく、必要なオンチップ面積または「不動産」（real estate）をごくわずかしか増加させずに市場に出る。
【００１８】
この発明の以上のおよび他の特徴、有用性および利点は、添付の図面に図示されるように、この発明の好ましい実施例の以下のより特定的な説明から明らかになるであろう。
【００１９】
【詳細な説明】
ＣＭＯＳ集積回路設計の技術分野で一般的に用いられるようなラッチは、第１（１００）（図１）および第２（１０２）のプルダウンデバイスならびに第１（１０６）および第２（１０４）のプルアップデバイスを含む第１のクロックドインバータを有する。ラッチは、第３（１０８）および第４（１１０）のプルダウンデバイスならびに第３（１１２）および第４（１１４）のプルアップデバイスを含む第２のクロックドインバータも有する。ラッチは、出力Ｑを生成するインバータ段１１６も有し、３つの入力すなわちＩＮ、クロックおよびノット（クロック）を受ける。
【００２０】
このタイプの２つのラッチが、逆転されたクロックおよびノット（クロック）入力と組合されて、エッジトリガＤ型フリップフロップを形成し得ることは公知である。エッジトリガＤ型フリップフロップの１つまたはそれ以上のラッチの、１つまたはそれ以上のクロックドインバータを、他のタイプの１つまたはそれ以上のクロックドゲートと置き換えて、フリップフロップに、リセットまたはセット入力などのさらなる入力を加えてもよいことも公知である。
【００２１】
本願については、「クロックドゲート」という用語は、クロックドインバータ、クロックドＮＯＲゲート、クロックドＮＡＮＤゲート、クロックドＡＮＤ−ＯＲゲートおよび他のタイプの複雑なクロックドゲートを含む。１つまたはそれ以上のラッチのインバータも、必要に応じて、ＮＡＮＤ、ＮＯＲまたは他のゲートで置き換えて、フリップフロップに適切な論理機能を与えてもよい。いくつかのフリップフロップ設計はクロックインバータも含み、クロックの１つの位相をローカルに発生する。
【００２２】
モダンな集積回路は、数百または数千すらの、このタイプのラッチおよびフリップフロップを組入れてもよい。
【００２３】
すべてのそのようなラッチにおいて、ラッチのクロックおよびノット（クロック）線上に、容量１１８および１２０などの寄生ルーティング容量が存在することは避けられない。配線抵抗も不可避である。この寄生ルーティング容量は、デバイス１０４、１０２、１１０および１１２のゲート容量を含む他の容量ならびに配線抵抗を含む抵抗と組合さって、デバイス１０４、１０２、１１０および１１２などのクロックデバイスとクロックドライバとの間に有効なＲＣ遅延を発生させる。
【００２４】
各々が図１のラッチの対から構成される、１対のＤ型フリップフロップ２００（図２）および２０２を考察する。クロックおよびノット（クロック）線上に、潜在的に４つの異なるＲＣ遅延２０４、２０６、２０８および２１０が存在する。第２のフリップフロップ２０２のクロックおよびノット（クロック）線上の遅延２０８および２１０が第１のフリップフロップ２００のクロックおよびノット（クロック）線上の遅延２０４および２０６よりもある量だけ大きければ、第１のフリップフロップ２００がそれをサンプリングする同じクロックサイクル中に、データが第２のフリップフロップ２０２を通ってスキップし得ることは公知である。これは、過度のクロックスキューとして公知の、クロック遅延における過度な差が引起し得るいくつかのタイプの誤動作の１つである。
【００２５】
ルーティング容量１１８（図１）および１２０を最小限に保持することを含むいくつかの方法で有効なＲＣ遅延を減じ得ることが公知である。
【００２６】
ＣＭＯＳ集積回路レイアウトのための伝統的な基本セルは、Ｐ型デバイスのストリップを有する。モダンなプロセスでは、これらをＮウェル３１６（図３）に形成してもよく、ここでは、ポリシリコンゲート「ドッグボーン」３００、３０２、３０４、３０６、３０８、３１０、３１２および３１４がＰ型拡散領域３２０、３２２および３２４と交差する。これらのポリシリコン領域はドッグボーンとして公知である。というのも、それらはしばしば、コンタクトのために十分に広くなければならないそれらの端よりも、それらの中央部でより狭く作られるからである。
【００２７】
同様に、Ｐウェル３２６に形成された、Ｎ型デバイスの平行なストリップが存在し、ここでは、ポリシリコンゲート「ドッグボーン」３３０、３３２、３３４、３３６、３３８、３４０、３４２および３４４がＮ型拡散領域３５０、３５２および３５４と交差する。デバイスへのゲート接続用のいずれかの端のコンタクト（図示せず）によって各々のドッグボーンに接触してもよく、潜在的なコンタクト場所３６０および３６２などのコンタクト場所で、拡散領域へのソースまたはドレイン接続がもたらされてもよい。各々の基本セルには、技術分野で公知のようなラッチアップの防止のために、ウェルと基板とのタイも存在する。
【００２８】
これらの基本セルから形成される典型的なＣＭＯＳ集積回路は、そっくり再現された形でアレイにされた多数の基本セルを有するため、隣接する基本セルの同じ極性のウェルは可能な限り最大限に併合される。これは典型的に、ウェルからウェルへの間隔設計ルールと関連するチップ面積のコストを回避するために行なわれる。その結果、Ｐウェル４０２中のＮ型デバイスの行の特徴的な対４００（図４）およびＮウェル４０６中のＰ型デバイスの行の対４０４を、典型的なアレイに見ることができる。これらの行は、各チップを横切る大きな距離にわたって延びてもよい。カスタマイズされたコンタクト、金属およびバイア（金属から金属への接続）の層を用いて、基本セルのデバイスを、多数のクロックドインバータまたはフリップフロップを形成する回路構成を含む回路構成に接続してもよいことが公知である。同様に、同様の基本セルを組入れて、スタンダードセルを設計することができる。スタンダードセルは、集積回路を形成するように配線される。
【００２９】
この発明の基本セルも２つの行を有する。第１の行に、それはＰ型デバイスの短いストリップを有し、ここでは、ポリシリコンゲートドッグボーン５００（図５）は、Ｎウェル５０４であり得る比較的深いＮ型領域中のＰ型拡散領域５０２と交差する。Ｐ型デバイスの短いストリップに隣接しておよびそれと同じ行にＮ型デバイスのストリップがあり、ここではポリシリコンゲートドッグボーン５０６は、Ｐウェル５１０であり得る比較的深いＰ型領域中のＮ型拡散領域５０８と交差する。深いＰ領域５１６は、第１の端縁に沿って深いＮ領域５２４におよび第２の端縁に沿って比較的深いＮ領域５０４に隣接し、ここでは第１および第２の端縁は垂直である。同様に、比較的深いＮ領域５０４は、第１の端縁に沿って比較的深いＰ領域５１６におよび第２の端縁に沿って比較的深いＰ領域５１０に隣接し、ここでは第１および第２の端縁は垂直である。
【００３０】
第２の行には、第１の行のＰ型デバイスの短いストリップに隣接して、ポリシリコンゲートドッグボーン５１２が形成するＮ型デバイスの短いストリップがあり、ポリシリコンゲートドッグボーンは、Ｐウェル５１６であり得る比較的深いＰ型領域中のＮ型拡散領域５１４と交差する。同様に、第１の行のＮ型デバイスのストリップに隣接して、ポリシリコンゲートドッグボーン５２０が形成するＰ型デバイスのストリップがあり、ポリシリコンゲートドッグボーンは、Ｎウェル５２４であり得る比較的深いＮ型領域中のＰ型拡散領域５２２と交差する。各々の基本セルには、技術分野で公知のような、ラッチアップの防止のための、ウェルおよび／または基板のタイ５３０も存在する。
【００３１】
基本セルの比較的深い領域またはウェルの４つが頂点５３２の付近に編成される。
【００３２】
基本セルは、デバイスの中央タップスタックに２段および４段のパターンを与える。ＣＭＯＳ集積回路設計の技術分野で公知の態様で、これらをさまざまな論理ゲートに結合することができる。
【００３３】
この発明の典型的なＣＭＯＳ設計レイアウトは、そっくり再現された形でアレイにされた多数の基本セルを有するため、隣接する基本セルのウェルはかなりの程度併合される。その結果、Ｎウェル６０６中のＰ型デバイス６０４の短いストリップと交互の、Ｐウェル６０２中のＮ型デバイス６００（図６）の短いストリップのチェッカー盤パターンをアレイの各行の対に見ることができる。これらの行の対は、各々の第１の行の対が第２の行の対に隣接し、それにより第１の行の対のＰウェル中のＮ型デバイスのストリップが第２の行の対のＮウェル中のＰ型デバイスのストリップに隣接するように作製される。したがってこのアレイは、交互のウェルタイプ中に、交互のデバイスタイプのチェッカー盤パターンを示す。
【００３４】
この発明のＣＭＯＳ基本セルは、図１のものと同様のラッチに、コンタクトおよび金属層で接続されるのに向いている。そのようなラッチは、入力ＩＮ（図７）、出力Ｑ、電力レール７００、接地レール７０２、クロック入力７０４およびノット（クロック）入力７０６を有する。ラッチの２つのクロックデバイス７０８および７０９ならびに２つのノット（クロック）デバイス７１０および７１１は、各々の対が１つの列にあるところにレイアウト可能であり、それにより最小のクロックおよびノット（クロック）ルーティングが可能になる。クロックおよびノット（クロック）デバイスは、ＮウェルおよびＰウェルのチェッカー盤状のパターンの頂点７１２の付近にさらにレイアウトされる。これにより、クロックおよびノット（クロック）線上の小さな寄生負荷が可能になる。
【００３５】
図示されたようなラッチは、クロック７０４、ノット（クロック）７０６、電力レール７００および接地レール７０２を含む、第１のレベルの金属ならびにＩＮ入力およびＱ出力を有する第２のレベルの金属を用いる。金属層は、バイア７１６とともに、技術分野で公知のようなコンタクト７１８により、ポリシリコンドッグボーンおよび拡散領域に接続される。これらの信号の各々に用いられる金属層は設計者の選択であるが、この発明のアレイの上に構成されるラッチは、図７に図示されたものとは異なる実際のレイアウトを有してもよい。
【００３６】
すべてのクロックおよびノット（クロック）デバイスがパターンの頂点にある必要はなく、たとえば、しかし制限の目的のためではなく、この発明の原則から不当に逸脱することなく、図７のラッチでデバイス７１１と７１４とを切換えることができたであろう。しかしながら、クロックおよびノット（クロック）線の寄生容量は、それらをラッチまたはフリップフロップ中のどこに設けるとしても、これらの線をそれらの関連するトランジスタに接続するのに用いる配線の長さを最小化することにより、低く保持されることが望ましい。配線の長さを最小化し、それらのトランジスタにこれらの線を接続することは、関連するクロックまたはノット（クロック）線の近くにトランジスタを置くことによって行なわれる。
【００３７】
同様に、リセットまたはプリセット入力を備えるＤ型フリップフロップおよびＤフリップフロップを含む他のレジスタタイプも、各構成要素のラッチがそのクロックおよびノット（クロック）線上に寄生配線負荷をほとんど有しないように、レイアウト可能である。
【００３８】
この発明は、ラッチへのクロックおよびノット（クロック）入力信号を参照して説明されたが、フリップフロップはラッチから構成されるため、この発明はフリップフロップに等しく適用可能である。この発明は、高速マルチプレクサを含む、他の形の論理にも適用可能である。２つの相補的なセレクト入力ＳＥＬおよびＳＥＬＸを有するマルチプレクサの場合、ＳＥＬ線がクロックと同等であり、ＳＥＬＸ線が、前述のように、ノット（クロック）線と同等である。
【００３９】
図８および図９は、この発明の特定の実現例を示し、アレイにされた、単純化されたクロック回路を示しかつ、交互の、逆転されたＰｃｈ２＜−＞Ｎｃｈ２およびＰｃｈ４＜−＞Ｎｃｈ４ワイヤアップを備える外部ｃｌｋおよびｃｌｋｂを有するものである。
【００４０】
この発明の基本セル設計は、４つのデバイスの対にされたスタックとして実現された２対１マルチプレクサなどのマルチプレクサのセレクト線上の負荷を最小化するのにも役立つ。そのようなマルチプレクサの各スタックはクロックドインバータと類似しており、クロックドインバータのクロックおよびノット（クロック）デバイスが、代わりに、マルチプレクサのセレクトおよびノット（セレクト）入力に接続するという点において異なっている。
【００４１】
図示された２段ウェルの接合絶縁されたプロセスに加えて、ＰウェルおよびＮウェルの接合絶縁されたプロセスが公知である。Ｐウェルプロセスでは、Ｎウェルの代わりに基板が用いられる。同様に、Ｎウェルプロセスでは、Ｎ型拡散デバイス領域に対して深いＰ拡散領域として、Ｐウェルの代わりに基板が用いられる。したがって、述べられたものと同等の基本セルをＰウェルプロセスまたはＮウェルプロセスで作製可能である。
【００４２】
この発明は、すべてのトランジスタがすべての設計に存在する基本セルを参照して説明された。この発明は、特定のセル設計に必要ではない特定の「ドッグボーン」をレイアウトから省略するスタンダードセル設計にも適用可能である。不必要なデバイスを省略することは、セル−エッジルールを依然として守りながら、寄生容量および抵抗を減じるという点において利点を有する。
【００４３】
この発明の特定の群の実施例では、本明細書中に記載されたようなレイアウトを有するラッチセルのアレイが、ダイナミックＲＡＭ回路に一体化されたデータレジスタのアレイに結合される。これらの実施例のうちあるものでは、本明細書中に記載されたようなデータレジスタを用いて、２倍データ速度および４倍データ速度データ出力レジスタおよび内部キャッシュレジスタを形成する。
【００４４】
この発明は、その好ましい実施例を参照して特に示されかつ説明されたが、この発明の精神および範囲から逸脱することなく、形および詳細のさまざまな他の変更を行ない得ることが当業者には理解されるであろう。
【図面の簡単な説明】
【図１】  ＣＭＯＳ集積回路の設計で一般的に用いられるような、ラッチ設計の概略図である。
【図２】  クロック線のＲＣ遅延が過剰であれば、クロックスキューが引起すレーススルー（racethrough）の例の図である。
【図３】  技術分野で公知のようなゲートアレイ基本セルのレイアウトの図である。
【図４】  トランジスタが、ＰおよびＮ型ウェル中のＮおよびＰ型トランジスタの行にそれぞれ存在する、技術分野で公知のような基本セル中のトランジスタのアレイの例示的なレイアウトの図である。
【図５】  この発明の基本セルレイアウトに従うトランジスタのアレイの図である。
【図６】  ウェルが「チェッカー盤」の態様に編成された、この発明の基本セルのトランジスタのアレイの例示的なレイアウトの図である。
【図７】  この発明の基本セル上に実現されるラッチの例の図である。
【図８】  アレイにされた、単純化されたクロック回路を示しかつ、交互の、逆転されたＰｃｈ２＜−＞Ｎｃｈ２およびＰｃｈ４＜−＞Ｎｃｈ４ワイヤアップを備える外部ｃｌｋおよびｃｌｋｂ線を有する、この発明の特定の実現例の図である。
【図９】  アレイにされた、単純化されたクロック回路を示しかつ、交互の、逆転されたＰｃｈ２＜−＞Ｎｃｈ２およびＰｃｈ４＜−＞Ｎｃｈ４ワイヤアップを備える外部ｃｌｋおよびｃｌｋｂ線を有する、この発明の特定の実現例の図である。
【符号の説明】
５００、５０６、５１２、５２０  ポリシリコンゲートドッグボーン、５０４、５２４  Ｎウェル、５１０、５１６  Ｐウェル。
【図１】
0004002412.tif 000002
【図２】
0004002412.tif 000003
【図３】
0004002412.tif 000004
【図４】
0004002412.tif 000005
【図５】
0004002412.tif 000006
【図６】
0004002412.tif 000007
【図７】
0004002412.tif 000008
【図８】
0004002412.tif 000009
【図９】
0004002412.tif 000010