(57)【特許請求の範囲】
【請求項１】
表面層のシリコンリッチ層と底面層の金属リッチ層とに区分されている金属シリサイド層上に前記金属シリサイド層の一部が露出するマスクパターンを形成し、
第１蝕刻液を使用して前記金属シリサイド層の露出した一部を等方性蝕刻し、溝が形成された金属シリサイド層を形成し、
第２蝕刻液を使用して前記溝が形成された金属シリサイド層表面に存在するシリコン成分による欠陥を除去することを特徴とする半導体素子の製造方法。
【請求項２】
前記第１蝕刻液はNH4OH、H2O2及びH2Oの混合液であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２蝕刻液はHNO3、CH3COOH、HF及びH2Oの混合液であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記金属シリサイド層はタングステンシリサイド、チタンシリサイド、タンタルシリサイドまたはコバルトシリサイドからなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
半導体基板上に金属シリサイド層を形成し、
前記金属シリサイド層が表面層のシリコンリッチ層と底面層の金属リッチ層とに区分された後、前記金属シリサイド層上に前記金属シリサイド層の上面が一部露出するマスクパターンを形成し、
前記マスクパターンをエッチングマスクとして前記金属シリサイド層の一部を第１蝕刻液で等方性蝕刻し、溝が形成された金属シリサイド層を形成し、
前記マスクパターンをエッチングマスクとして前記溝が形成された金属シリサイド層を第２蝕刻液で等方性蝕刻し、前記マスクパターンの底面エッジ近辺のシリコン成分による欠陥を除去した表面によってアンダーカット領域を限定する要部が形成された金属シリサイド層を形成し、
前記マスクパターンをエッチングマスクとして前記金属シリサイド層の露出した部分を異方性エッチングし、前記半導体基板の周面に対して実質的に垂直の側壁プロファイルを有する下部エッジと前記アンダーカット領域の輪郭に沿って面取りが形成された上部エッジとを備えた金属シリサイド層パターンを形成することを特徴とする半導体素子の製造方法。
【請求項６】
前記第１蝕刻液はNH4OH、H2O2及びH2Oの混合液であることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１蝕刻液は３０〜９０℃に維持されることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１蝕刻液は、その総質量を基準として０．５〜３質量％のNH4OH及び２〜２０質量％のH2O2を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記第２蝕刻液として、前記第１蝕刻液よりシリコンに対する蝕刻能に優れたものを使用することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１０】
前記第２蝕刻液は、HNO3、CH3COOH、HF及びH2Oの混合液であることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１１】
前記第２蝕刻液は常温で維持されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第２蝕刻液はその総質量を基準として３〜３８質量％のHNO3、０．５〜３．５質量％のCH3COOH及び０．０５〜０．６５質量％のHFを含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記金属シリサイド層パターンは両側で前記面取りによってその幅が限定される上面を有し、前記上面は前記マスクパターンの幅の１／２より大きい幅を有するように形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１４】
前記マスクパターンの側壁及び前記金属シリサイド層パターンの側壁に絶縁スペーサを形成し、
前記絶縁スペーサ及び前記半導体基板の活性領域が同時に露出する自己整列コンタクトホールが形成された層間絶縁膜パターンを形成し、
前記自己整列コンタクトホール内に導電物質を充填して前記金属シリサイド層パターンによって自己整列されるコンタクトプラグを形成する段階をさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１５】
前記絶縁スペーサは窒化膜からなることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記金属シリサイド層上に絶縁膜を形成し、
前記絶縁膜上にフォトレジストパターンを形成し、
前記フォトレジストパターンを蝕刻マスクとして前記絶縁膜をエッチングして前記マスクパターンを形成し、
前記フォトレジストパターンをアッシングして除去し、
前記アッシング段階後、残っている残留物を湿式洗浄システム内でストリップして除去する段階をさらに含み、
前記第１蝕刻液による蝕刻段階及び第２蝕刻液による蝕刻段階は、前記湿式洗浄システム内で前記ストリップ段階直後連続して実施されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１７】
前記絶縁膜は窒化膜を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に金属シリサイド層で構成される導電層によって自己整列されるコンタクトプラグを含む半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されるにつれて下部配線層と上部配線層とを連結するコンタクトホールとその周辺配線との間隔が狭くなり、また前記コンタクトホールのアスペクト比が増加する。従って、多層配線構造を採用する高集積半導体素子でリソグラフィー工程を用いてコンタクトホールを形成する場合、正確で厳しい工程条件が要求され、特にデザインルールが０．２５μｍ以下の素子を製造することにおいて現在のリソグラフィー技術では希望の工程を再現性をもって実現するのには限界がある。
【０００３】
それにより、コンタクトホールを形成する場合、リソグラフィー工程の限界を乗り越えるために自己整列方法でコンタクトホールを形成する技術が開発された。このような自己整列コンタクトホール形成方法の一つとして窒化膜スペーサをエッチング障壁層として使用する方法がある。
【０００４】
窒化膜スペーサをエッチング障壁層として自己整列コンタクトホールを形成するための従来の方法では、まず通常のフォトリソグラフィー工程を用いたパタニング方法により半導体基板上に断面状が概略四角状の所定の下部構造物、例えばゲート電極のような導電層を形成した後、前記結果物全面に窒化膜を形成しエッチバックして前記導電層の側壁に窒化膜スペーサを形成し、次いで酸化膜よりなる層間絶縁膜を順次に形成する。その後、コンタクトホール領域と予定された部分上の層間絶縁膜を露出させるフォトレジストパターンを形成し、前記露出された層間絶縁膜をエッチングして自己整列コンタクトホールを形成する。
【０００５】
前記のような従来の技術によって自己整列コンタクトホールを形成する方法では、前記層間絶縁膜と窒化膜スペーサとのエッチング選択比差が大きい条件で前記層間絶縁膜をエッチングしてコンタクトホールを形成し、エッチング工程時エッチング選択比を増やすために、多量のポリマーを発生させる過炭素炭化ふっ素ガス、例えばC4F8、C5F8を使用する。
従って、エッチング選択比を増やす条件でエッチング工程を実施すると、ポリマー生成量が増加してコンタクトホールが形成される前にエッチングが止まるという問題点が発生する。
【０００６】
一方、層間絶縁膜と窒化膜スペーサとのエッチング選択比差を小さくすればコンタクトホール形成前にエッチングが止まるという問題は発生しないが、層間絶縁膜エッチング時前記窒化膜スペーサが消耗される恐れがある。従って、エッチング後、残存している窒化膜スペーサでは前記導電層の側壁で必要な絶縁長さを確保し難い。その結果、前記コンタクトホール内に形成される自己整列コンタクトと前記導電層との間で短絡が発生しやすい。
【０００７】
特に、デザインルールが０．２５μｍ以下の高集積半導体素子製造工程では、窒化膜のようなエッチング障壁層で覆われたゲート電極またはビットラインのような導電層上に自己整列コンタクトホールを形成する場合、前記導電層とその上に形成される自己整列コンタクトとの間で確保されるべき絶縁厚さのマージンが足りない。従って、自己整列コンタクトホール形成のためのエッチング工程時、層間絶縁膜とエッチング障壁層とのエッチング選択比差が小さい条件でエッチング工程を行なえば、エッチング障壁層が消耗されたり損傷されて導電層のエッジ部分では最小限の絶縁長さを確保し難く、前記導電層のエッジ部分がコンタクトホール内部に露出されやすい。
従って、高集積半導体素子製造のための自己整列コンタクトホール形成時、最適工程条件の工程マージンが少なく、素子の再現性が低下されるだけでなく素子動作の信頼性が低下する。
【０００８】
【発明が解決しようとする課題】
本発明は前記のような従来の問題点を解決するためのものであって、本発明の目的は、高集積半導体素子製造のための自己整列コンタクト形成工程で下部導電層と自己整列コンタクトとの間で必要な絶縁長さを確保できるように工程マージンを増やせる構造を有する半導体素子の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明の半導体素子の製造方法では、表面層のシリコンリッチ層と底面層の金属リッチ層とに区分されている金属シリサイド層上に前記金属シリサイド層の一部を露出させるマスクパターンを形成する。第１蝕刻液を使用して前記金属シリサイド層の露出された一部を等方性蝕刻して溝が形成された金属シリサイド層を形成する。第２蝕刻液を使用して前記溝が形成された金属シリサイド層表面に存在するシリコン成分による欠陥を除去する。ここで、「シリコン成分による欠陥」とは、第１蝕刻液を使用して金属シリサイド層を等方性蝕刻した際に、特にシリコンリッチ層において蝕刻されずに残っているシリコン成分に起因して発生する粗い表面状を起こす微細な毛羽状の欠陥をいう。
望ましくは、前記第１蝕刻液はNH4OH、H2O2及びH2Oの混合液であり、前記第２蝕刻液はHNO3、CH3COOH、HF及びH2Oの混合液である。
【００１０】
本発明の半導体素子の製造方法では、半導体基板上に金属シリサイド層を形成する。前記金属シリサイド層が表面層のシリコンリッチ層と底面層の金属リッチ層とに区分された後、前記金属シリサイド層上に前記金属シリサイド層の上面を一部露出させるマスクパターンを形成する。前記マスクパターンをエッチングマスクとして前記金属シリサイド層の一部を第１蝕刻液で等方性蝕刻して溝が形成された金属シリサイド層を形成する。前記マスクパターンをエッチングマスクとして前記溝が形成された金属シリサイド層を第２蝕刻液で等方性蝕刻して、前記マスクパターンの底面エッジ近辺のシリコン成分による欠陥を除去した表面によってアンダーカット領域を限定する要部が形成された金属シリサイド層を形成する。前記マスクパターンをエッチングマスクとして前記金属シリサイド層の露出された部分を異方性エッチングし、前記半導体基板の周面に対して実質的に垂直の側壁プロファイルを有する下部エッジと前記アンダーカット領域の輪郭に沿って面取り（以下、この面取りを「チャンファ」と呼ぶ）が形成された上部エッジとを備えた金属シリサイド層パターンを形成する。
【００１１】
望ましくは、前記第２蝕刻液として、前記第１蝕刻液よりシリコンに対する蝕刻能にさらに優れたものを使用する。
また望ましくは、前記金属シリサイド層パターンは両側でチャンファによってその幅が限定される上面を有し、前記上面は前記マスクパターンの幅の１／２より大きい幅を有するように形成される。
【００１２】
また、本発明に係る半導体素子の製造方法では、前記マスクパターンの側壁及び前記金属シリサイド層パターンの側壁に絶縁スペーサを形成する。前記絶縁スペーサ及び前記半導体基板の活性領域を同時に露出させる自己整列コンタクトホールが形成された層間絶縁膜パターンを形成する。前記自己整列コンタクトホール内に導電物質を充填して前記金属シリサイド層パターンによって自己整列されるコンタクトプラグを形成する。
【００１３】
また、本発明に係る半導体素子の製造方法は、前記金属シリサイド層上に絶縁膜を形成し、前記絶縁膜上にフォトレジストパターンを形成し、前記フォトレジストパターンを蝕刻マスクとして前記絶縁膜をエッチングして前記マスクパターンを形成し、前記フォトレジストパターンをアッシングして除去し、前記アッシング段階後残っている残留物を湿式洗浄システム内でストリップして除去する段階をさらに含むことができる。この時、前記第１蝕刻液による蝕刻段階及び第２蝕刻液による蝕刻段階は、前記湿式洗浄システム内で前記ストリップ段階直後連続して行なわれる。
【００１４】
本発明によれば、素子の電気的特性に全く悪影響を与えずゲート構造のような導電層の上部エッジに毛羽状の欠陥がないきれいな表面を有するチャンファを形成することによって、前記導電層とその導電層によって自己整列されるコンタクトプラグ間で充分の幅を維持する絶縁スペーサによって必要な絶縁長さを確保できる。また、半導体素子製造に必ず伴われる工程を効率的に用いることによって最小限の工程数によってアンダーカット領域を形成することができる。
【００１５】
【発明の実施の形態】
次に、本発明の望ましい実施例に対して添付図面を参照して詳細に説明する。本発明の実施例はいろいろな形態に変形されられるが、本発明の範囲が後述する実施例に限定されることではない。本発明の実施例は、当業者に本発明をより完全に説明するために提供されるものである。添付図面において、層または領域の厚さは明細書の明確性のために誇張された。添付図面で同じ符号は同じ要素を示す。また、ある層が他の層または基板の"上部"にあると記載された場合、前記ある層が前記他の層または基板の上部に直接存在する場合もあり、その間に第３の他の層が介在される場合もある。
【００１６】
図１から図８は、本発明の望ましい実施例に係る半導体素子の製造方法を説明するために工程順序に従って示す断面図である。
図１を参照すれば、半導体基板１０上に酸化膜１１を形成した後、その上にドーピングされたポリシリコン層１２と金属シリサイド層１４とを形成する。前記金属シリサイド層１４は、例えばタングステンシリサイド、チタンシリサイド、タンタルシリサイドまたはコバルトシリサイドにより形成されている。
【００１７】
その後、前記金属シリサイド層１４上にシリコン窒化膜２２、HTO（high temperature oxide）膜２４及び反射防止膜２６を順次形成する。前記HTO膜２４及び反射防止膜２６は必要に応じて選択的に形成するものであって、省略可能である。その後、反射防止膜２６上にコンタクト形成予定領域上の前記反射防止膜２６の上面を露出させるフォトレジストパターン３０を形成する。
【００１８】
この際、前記金属シリサイド層１４の形成後、前記金属シリサイド層１４内ではシリコン原子の移動現象が発生する。その結果、前記金属シリサイド層１４は前記金属シリサイド層１４の露出面１４ｓから一定深度にわたって延びるＳｉリッチ層１４ａと相対的にＳｉ含量が少ない金属リッチ層１４ｂとに区分される。前記Ｓｉリッチ層１４ａは、シリコン対金属の量論的比が相対的に大きい値で存在する領域である。例えば、前記金属シリサイド層１４がタングステンシリサイドでなされた場合において、前記Ｓｉリッチ層１４ａは、望ましいＷSi2相よりＳｉ含量が多いＷSi2.2〜ＷSi2.5相で存在する。
【００１９】
また、前記金属シリサイド層１４では後続工程で伴われるアニーリングによる逆効果として結晶化がなされる場合がある。この際、それぞれの結晶グレーンの内部とその境界部分との間では金属対シリコンの組成比が変わり、その結果前記金属シリサイド層１４の内部にはＷSi2相よりＳｉ含量が相対的に大きいＳｉリッチ領域が存在する。
【００２０】
図２を参照すれば、前記フォトレジストパターン３０をエッチングマスクとして使用して、前記反射防止膜２６、HTO膜２４及びシリコン窒化膜２２を異方性乾式エッチングしてシリコン窒化膜パターン２２ａ、HTO膜パターン２４ａ及び反射防止膜パターン２６ａからなるマスクパターン２０を形成する。その結果、所定の幅Ｗｍで前記金属シリサイド層１４の上面を覆うように形成された前記マスクパターン２０によって前記金属シリサイド層１４の上面の一部が露出される。
【００２１】
図３を参照すれば、前記フォトレジストパターン３０をO2プラズマを用いたアッシング工程によって除去する。前記アッシング工程時必要に応じてN2、HeまたはHe-O2ガスを追加する場合もある。
その後、前記フォトレジストパターン３０のアッシング工程後残っているウェーハ上の汚染物を除去するために硫酸溶液からなるストリップ溶液を使用してストリップ工程を行なう。その後、通常の方法によってリンス工程を実施可能である。
【００２２】
次いで、前記マスクパターン２０を蝕刻マスクとし、NH4OH、H2O2及びH2Oの混合液（以下、「ＳＣ１溶液」という。）からなる第１蝕刻液４０を使用して前記金属シリサイド層１４の一部を等方性湿式蝕刻し浅い溝４４が形成された金属シリサイド層１５を形成する。その後、通常の方法によってリンス工程を実施可能である
【００２３】
ここで、前記第１蝕刻液４０として用いられるＳＣ１溶液はその総質量を基準として約０．５〜３質量％のNH4OH及び約２〜２０質量％のH2O2を含む。より望ましくは、前記ＳＣ１溶液はその総質量を基準として約１．５〜２質量％のNH4OH及び約３．８〜４．５質量％のH2O2を含む。
前記金属シリサイド層１４を等方性湿式蝕刻する時、前記第１蝕刻液４０として用いられるＳＣ１溶液の温度は約３０〜９０℃、望ましくは約７０℃で維持される。
【００２４】
前記のような組成を有するＳＣ１溶液は、前記金属シリサイド層１４に対して約２：１の垂直方向蝕刻量対水平方向蝕刻量の比を提供するものであって、一般に金属に対しは除去効果が高い。しかし、シリコン成分に対しはその蝕刻能が多少落ちる。従って、前記金属シリサイド層１５に形成された前記浅い溝４４内部の露出表面１５ｓには、前記金属シリサイド層１５の結晶化によって形成されたＳｉリッチ領域で蝕刻されずに残っているシリコン成分に起因して粗い表面状を起こす微細な毛羽状の欠陥４２ｒが存在する。また、前記Ｓｉリッチ層１４ａは、前記ＳＣ１溶液による蝕刻量が比較的小さいだけでなく前記金属シリサイド層１５で前記Ｓｉリッチ層１４ａが残っている頂上表面１５ｔのエッジ部分４２ｍではさらに激しいシリコン移動によって尖ったプロファイルを形成する。その結果、前記ＳＣ１溶液からなる前記第１蝕刻液４０によって前記金属シリサイド層１４を湿式蝕刻すれば前記マスクパターン２０の底面エッジを効果的に露出させ難い。
従って、本実施例では、前記第１蝕刻液４０による湿式蝕刻段階後シリコンに対する蝕刻能に優れた蝕刻液を使用したさらに他の湿式蝕刻段階をさらに経る。
【００２５】
これに対して図４を参照して詳細に説明すれば、前記マスクパターン２０を蝕刻マスクとし、HNO3、CH3COOH、HF及びH2Oの混合液（以下、「ＤＳＰＥ：dilution polyetchant」）からなる第２蝕刻液５０を使用し前記浅い溝４４が形成された金属シリサイド層１５の露出された部分を等方性湿式蝕刻する。前記ＤＳＰＥはシリコン成分に対して比較的優れた蝕刻能を示し、金属シリサイド膜に対して約１．２：１〜１．４：１の垂直方向蝕刻量対水平方向蝕刻量の比を提供する。従って、前記第２蝕刻液５０による等方性蝕刻工程後には前記微細な毛羽状の欠陥４２ｒ及び尖ったプロファイルを形成するエッジ部分４２ｍが全て蝕刻によって除去され、滑らかな表面１６ｓによって限定される要部５４の形成された金属シリサイド層１６が形成される。前記マスクパターン２０の底面エッジ近辺では前記要部５４によってアンダーカット領域５２が限定される。
【００２６】
前記第２蝕刻液５０として用いられるＤＳＰＥは前記第１蝕刻液４０として用いられるＳＣ１溶液に比べて水平方向蝕刻特性に優れるので、前記ＤＳＰＥによる等方性蝕刻によって前記マスクパターン２０の底面エッジを効果的に露出させるアンダーカット領域５２を確保できる。また、前記アンダーカット領域５２は前記要部５４内の滑らかな表面１６ｓによってその範囲が限定されるので、前記アンダーカット領域５２の断面プロファイルは前記アンダーカット領域５２によって絶縁マージンを確保することにおいて有利な良好な形状を有する。
【００２７】
前記第２蝕刻液５０を使用して前記浅い溝４４が形成された金属シリサイド層１５を等方性湿式蝕刻する場合、前記第２蝕刻液５０の組成及び蝕刻時間を調節することによって前記金属シリサイド層１５での水平方向蝕刻量及び垂直方向蝕刻量を正確に調節すべきである。
【００２８】
望ましくは、前記第２蝕刻液５０を使用した蝕刻工程時、前記金属シリサイド層１６の頂上表面１６ｔの幅Ｗｔを前記マスクパターン２０の幅Ｗｍの１／２（すなわちＷｍ／２）より大きくする。前記のような制限条件下で、前記アンダーカット領域５２により露出された前記マスクパターン２０の底面エッジの露出幅、すなわち、前記第１蝕刻液４０による水平方向蝕刻量と第２蝕刻液５０による水平方向蝕刻量の和を約５０〜１０００Å、より望ましくは約２００Åにすることが望ましい。
【００２９】
ここで、前記第２蝕刻液５０として用いられるＤＳＰＥは、その総質量を基準として約３〜３８質量％のHNO3、約０．５〜３．５質量％のCH3COOH、及び約０．０５〜０．６５質量％のHFを含む。特に望ましくは、前記ＤＳＰＥはその総質量を基準として約２４．８質量％のHNO3、約１．８質量％のCH3COOH、及び約０．４３質量％のHFを含む。
前記ＤＳＰＥを使用した湿式蝕刻工程は常温で実施することができる。
前記滑らかな表面１６ｓを有する金属シリサイド層１６が形成された後、結果物を純水を使用してリンスする。
【００３０】
図３を参照して説明した前記ストリップ工程及びリンス工程、第１蝕刻液４０による蝕刻工程及びリンス工程、図４を参照して説明した第２蝕刻液５０による蝕刻工程及び純水を使用したリンス工程は、各々複数のバスを具備した一つの洗浄システムで必要なバスを順次に経ることによって連続して実施可能である。
【００３１】
図５を参照すれば、前記マスクパターン２０をエッチングマスクとして、前記滑らかな表面１６ｓを有する金属シリサイド層１６及び前記ドーピングされたポリシリコン層１２を異方性乾式蝕刻してドーピングされたポリシリコン層パターン１２ａ及び金属シリサイド層パターン１７よりなされるゲート構造５６を形成する。
【００３２】
前記金属シリサイド層パターン１７は、前記半導体基板１０の周面に対して実質的に垂直の側壁プロファイルを有する下部エッジ１７ａと、前記アンダーカット領域５２の輪郭に沿ってチャンファが形成された上部エッジ１７ｂを備えている。前記金属シリサイド層パターン１７は、両側の前記上部エッジ１７ｂに形成されたチャンファによってその幅が限定される上面１７ｄを備える。
【００３３】
前記金属シリサイド層パターン１７の上面１７ｄは前記マスクパターン２０の幅Ｗｍより小さく前記幅Ｗｍの１／２（すなわち、Ｗｍ／２）より大きい幅Ｗｔを有し、前記金属シリサイド層パターン１７の底面１７ｃは前記マスクパターン２０の幅Ｗｍと実質的に同じ大きさの幅Ｗｂを有する。ここで、前記金属シリサイド層パターン１７の最大幅は前記ドーピングされたポリシリコン層パターン１２ａの幅と実質的に同一である。
【００３４】
前記金属シリサイド層パターン１７及び前記ドーピングされたポリシリコン層パターン１２ａを形成するためのエッチング工程は、各々SF6、O2、N2、HBr及びHe-O2からなる群から選択される少なくとも一つのガスとCl2ガスとからなるガス混合物を使用するプラズマエッチング方法を用いて実施可能である。この際、エッチング装置として、例えばTCP（tansformer coupled plasma）ソース型装置またはDPS（decoupled plasma source）型装置を利用可能である。前記例示したエッチング装置以外に他のエッチング装置を使用する場合もある。
【００３５】
前記言及したガス混合物でガス組成比を適切に調節して、前記金属シリサイド層パターン１７を形成するためのエッチング工程と前記ドーピングされたポリシリコン層パターン１２ａを形成するためのエッチング工程を同時に実施することができる。または、まず通常的に適用される組成比で混合された前記ガス混合物を使用したエッチング工程によって前記金属シリサイド層パターン１７を形成した後、前記酸化膜１１との蝕刻選択比を大きくできる組成比で混合された前記ガス混合物を使用したエッチング工程によって前記ドーピングされたポリシリコン層パターン１２ａを形成する場合もある。
【００３６】
図６を参照すれば、前記マスクパターン２０で覆われているゲート構造５６が形成された結果物全面にシリコン窒化膜を蒸着した後、これをエッチバックして前記マスクパターン２０の側壁及び前記ゲート構造５６の側壁を覆うスペーサ６０を形成する。
【００３７】
前記スペーサ６０形成のためのエッチバック工程時オーバーエッチングによって前記各スペーサ６０間の領域で露出される酸化膜１１が除去され前記半導体基板１０の活性領域１０ａが露出され、前記ゲート構造５６及びスペーサ６０によって覆われているゲート酸化膜１１ａが残る。
【００３８】
図７を参照すれば、前記スペーサ６０が形成された結果物上に平坦化された層間絶縁膜７０を形成した後、フォトレジストパターン（図示せず）を用いてコンタクトホール領域と予定された部分上の前記第１層間絶縁膜７０を選択的にエッチングして、前記スペーサ６０及び前記半導体基板１０の活性領域１０ａを同時に露出させる自己整列コンタクトホール７２を形成する。
【００３９】
図８を参照すれば、前記自己整列コンタクトホール７２内に導電物質、例えばドーピングされたポリシリコンを充填して前記ゲート構造５６によって自己整列されるコンタクトプラグ７５を形成する。
【００４０】
前記ゲート構造５６を構成する前記金属シリサイド層パターン１７はチャンファが形成された上部エッジ１７ｂを備えており、前記マスクパターン２０の底面エッジ近辺に前記チャンファが形成された上部エッジ１７ｂに対応する輪郭を有するアンダーカット領域５２が形成されているので、前記ゲート構造５６と前記コンタクトプラグ７５との間で必要な絶縁長さを前記スペーサ６０によって確保できる。
【００４１】
上記のように、本発明に係る半導体素子の製造方法では、金属シリサイド層を含むゲート構造の上部エッジにチャンファを形成するために、まず金属に対して相対的に蝕刻能に優れた第１蝕刻液を使用して前記金属シリサイド層の一部を等方性蝕刻した後、シリコンに対して前記第１蝕刻液より蝕刻能に優れた第２蝕刻液を使用して前記浅い溝が形成された金属シリサイド層を再び等方性蝕刻する方法を用いる。
【００４２】
上記実施例ではゲート構造によって自己整列されるコンタクトを形成するのに本発明を適用したが、本発明はこれに限定されない。本発明に係る半導体素子の製造方法は、金属シリサイド層を含む全ての導電層の上部エッジにチャンファを形成するための工程に効果的に適用できる。例えば、金属シリサイド層を含むビットラインでその上部エッジにチャンファを形成する時本発明に係る方法を適用できる。このような場合には、COB（capacitor over bit line）構造を有する半導体メモリ素子のキャパシタを半導体基板の活性領域に連結するためのコンタクトプラグ、またはビットライン上部に形成される中間パッドと連結されるコンタクトプラグを前記ビットラインによって自己整列されるように形成することにおいて、前記ビットラインと前記コンタクトプラグとの絶縁マージンを効果的に確保できる。
【００４３】
本発明に係る半導体素子の製造方法では、金属シリサイド層を含むゲート構造の上部エッジにチャンファを形成するために、まず金属に対して相対的に蝕刻能に優れた第１蝕刻液を使用して前記金属シリサイド層の一部を等方性蝕刻する。前記蝕刻によって形成された浅い溝内の露出表面で蝕刻されずに残っているシリコン成分に起因して粗い表面形状を作る微細な毛羽状の欠陥を除去し、エッジ部分で形成される劣ったプロファイルを除去するために、シリコンに対して相対的に蝕刻能に優れた第２蝕刻液を使用して前記浅い溝が形成された金属シリサイド層を再び等方性蝕刻する方法を用いる。従って、金属シリサイド層でチャンファが形成された表面が滑らかできれいになり、マスクパターンの底面エッジで充分のアンダーカット空間が確保される。その結果、ゲート構造とこのゲート構造によって自己整列されるコンタクトプラグとの間で絶縁マージンを極大化できる。従って、本発明はデザインルールが０．２５μｍ以下の高集積半導体素子を製造するのに有利に適用される。
【００４４】
また、上部エッジにチャンファが形成された金属シリサイド層パターンを形成するために複雑な工程を追加せずに、その代わりに金属シリサイド層のパタニング時使われたフォトレジストパターンを除去するために必ず伴われるフォトレジストパターンのストリップ工程と共に進行される。
【００４５】
すなわち、本発明に係る方法では、前記フォトレジストパターンを前記アッシング工程によって除去した後、単一の洗浄システム内で既存のストリップ工程と連続して行なわれる２段階の等方性湿式蝕刻工程を用いる。従って、半導体素子製造に必ず伴われる工程を効率的に用いることによって最小限の工数によってアンダーカット領域を形成できる。
【００４６】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明はこれに限らず、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によっていろいろな変形が可能である。
【図面の簡単な説明】
【図１】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図２】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図３】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図４】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図５】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図６】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図７】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【図８】本発明の望ましい実施例に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１０    半導体基板
１１    酸化膜
１２    ポリシリコン層
１４    金属シリサイド層
１４ａ  Ｓｉリッチ層
１４ｂ  金属リッチ層
２２    シリコン窒化膜
２４    HTO膜
２６    反射防止膜
３０    フォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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