(57)【特許請求の範囲】
【請求項１】
集積回路メモリ装置の単一ビットテスト方法において、
集積回路メモリ装置のテストモード信号を第一論理状態へ設定することによってテストモードへ入り、
前記集積回路メモリ装置のメモリセルのビット線負荷装置をターンオフし、その場合に前記集積回路メモリ装置の前記メモリセルは前記ビット線負荷装置を介して第一供給電圧へ接続されているビット線へ接続しており、
テストされるべき前記集積回路メモリ装置のメモリセルの単一ビットをアドレス選択によって選択し、その場合に前記ビット線は前記単一ビットと関連しており、
前記集積回路メモリ装置を書込モードとさせ、
前記単一ビットと関連していない前記集積回路メモリ装置の複数個のビット線を第二論理状態に設定し、その場合に前記第一論理状態は前記第二論理状態と等しいものではなく、
前記単一ビットと関連している前記ビット線を供給バスへ接続し、尚前記供給バスはテストパッドへ接続しており、
前記テストパッド上の前記単一ビットの電気的特性をモニタする、
上記各ステップを有することを特徴とする方法。
【請求項２】
請求項１において、前記単一ビットと関連していない前記集積回路メモリ装置の前記複数個のビット線の論理状態は、前記テストモードに入る場合に画定されることを特徴とする方法。
【請求項３】
請求項１において、前記集積回路メモリ装置の単一ビットを選択するステップが、前記メモリセルへ接続しているワード線バスを前記第一論理状態へ設定し且つ選択装置を制御する選択バスを前記第一論理状態へ設定することによって実施されることを特徴とする方法。
【請求項４】
請求項３において、前記選択装置が列選択トランジスタであり且つ前記選択バスが列バスであることを特徴とする方法。
【請求項５】
請求項１において、前記単一ビットと関連していない複数個のビット線を前記第二論理状態へ設定するステップがバッファ回路によって実施されることを特徴とする方法。
【請求項６】
請求項１において、前記テストパッド上の単一ビットの電気的特性をモニタするステップが、マイクロプローブ動作なしで前記ビット線の電気的特性をモニタすることを可能とすることを特徴とする方法。
【請求項７】
集積回路メモリ装置の単一ビットテスト方法において、
テストすべき集積回路メモリ装置のテストモード信号を第一論理状態へ設定することによってテストモードへ入り、
前記集積回路メモリ装置のメモリセルの第一ビット線負荷装置及び第二ビット線負荷装置をターンオフし、尚前記集積回路メモリ装置の前記メモリセルは「真」ビット線及び「補元」ビット線へ接続しており、且つ前記「真」ビット線は前記第一ビット線負荷装置を介して第一供給電圧へ接続しており且つ前記「補元」ビット線は前記第二ビット線負荷装置を介して前記第一供給電圧へ接続しており、
テストされるべき集積回路メモリ装置のメモリセルの単一ビットをアドレス選択によって選択し、尚、前記「真」ビット線及び「補元」ビット線は前記単一ビットと関連しており、
前記集積回路メモリ装置を書込モードとさせ、
前記単一ビットと関連していない前記集積回路メモリ装置の複数個の「真」ビット線及び複数個の「補元」ビット線を第二論理状態へ設定し、
前記単一ビットと関連している「真」ビット線及び「補元」ビット線を「真」供給バス及び「補元」供給バスへ夫々接続し、尚前記「真」供給バスは第一テストパッドへ接続しており且つ「補元」供給バスは第二テストパッドへ接続しており、
前記第一テストパッド及び前記第二テストパッド上で前記単一ビットの電気的特性をモニタする、
上記各ステップを有することを特徴とする方法。
【請求項８】
請求項７において、前記単一ビットと関係していない前記集積回路メモリ装置の前記複数個の「真」ビット線及び「補元」ビット線の論理状態は、前記テストモードに入る場合に画定されることを特徴とする方法。
【請求項９】
請求項７において、前記集積回路メモリ装置の単一ビットを選択するステップが、前記メモリセルへ接続しているワード線バスを前記第一論理状態へ設定し且つ第一選択装置及び第二選択装置を制御する選択バスを前記第一論理状態へ設定することによって実施され、尚前記第一選択装置は「真」ビット線へ接続しており且つ前記第二選択装置は「補元」ビット線へ接続していることを特徴とする方法。
【請求項１０】
請求項９において、前記第一選択装置は第一列選択トランジスタであり、前記第二選択装置は第二列選択トランジスタであり、且つ前記選択バスは列バスであることを特徴とする方法。
【請求項１１】
請求項７において、前記単一ビットと関連していない集積回路メモリ装置の複数個の「真」ビット線及び複数個の「補元」ビット線を第二論理状態へ設定するステップがバッファ回路によって実施されることを特徴とする方法。
【請求項１２】
請求項７において、前記「真」ビット線を前記「真」供給バスへ接続するステップが「真」ビット線へ接続している第一選択装置及び前記第一選択装置へ接続している第一ドライバによって実施され、且つ前記「補元」ビット線を前記「補元」供給バスへ接続するステップが前記「補元」ビット線へ接続している第二選択装置及び前記第二選択装置へ接続している第二ドライバによって実施されることを特徴とする方法。
【請求項１３】
請求項７において、前記第一テストパッド及び第二テストパッド上の単一ビットの電気的特性をモニタするステップが、マイクロプローブ動作なしで前記単一ビットと関連している前記「真」ビット線の電気的特性及び前記「補元」ビット線の電気的特性をモニタすることを可能としていることを特徴とする方法。
【請求項１４】
請求項１３において、前記「真」ビット線の電気的特性は電圧であり且つ前記「補元」ビット線の電気的特性は電圧であることを特徴とする方法。
【請求項１５】
請求項１３において、前記「真」ビット線の電気的特性は電流であり且つ前記「補元」ビット線の電気的特性は電流であることを特徴とする方法。
【請求項１６】
集積回路のメモリ装置の単一ビットをテストする集積回路メモリ装置構成体において、
集積回路メモリ装置のメモリセルが設けられており、
第一供給電圧へ接続しており且つテストモード信号によって制御されるビット線負荷装置が設けられており、前記テストモード信号が第一論理状態と等しい場合には、前記集積回路メモリ装置は、テストモードにあり、その期間中に前記メモリセルの単一ビットをテストすることが可能であり、
ワード線バスが前記メモリセルへ接続しており、
ビット線が前記ビット線負荷装置及び前記メモリセルへ接続しており、
前記ビット線へ接続しており且つ選択バスによって制御される選択装置が設けられており、
バスによって前記選択装置へ接続されているドライバが設けられており、前記ドライバはデータ入力信号を受取り且つテストパッドへ電気的に接続される電圧供給信号によって制御され且つ前記単一ビットの電気的特性は前記テストパッド上でモニタすることが可能であり、
前記単一ビットと関連していない前記集積回路メモリ装置の複数個の「真」ビット線及び複数個の「補元」ビット線を前記テストモード期間中に第二論理状態へ設定する手段が設けられている、
ことを特徴とする集積回路メモリ装置構成体。
【請求項１７】
集積回路メモリ装置の単一ビットをテストするための集積回路メモリ装置構成体において、
集積回路メモリ装置のメモリセルが設けられており、
第一供給電圧へ接続されており且つテストモード信号によって制御される第一ビット線負荷装置が設けられており、前記テストモード信号が第一論理状態に等しい場合に、前記集積回路メモリ装置はテストモードにあり、その期間中に前記メモリセルの単一ビットをテストすることが可能であり、
前記第一供給電圧へ接続されており且つテストモード信号によって制御される第二ビット線負荷装置が設けられており、
ワード線バスが前記メモリセルへ接続しており、
「真」ビット線が前記第一ビット線負荷装置及び前記メモリセルへ接続しており、
「補元」ビット線が前記第二ビット線負荷装置及び前記メモリセルへ接続しており、
前記「真」ビット線へ接続しており且つ選択バスによって制御される第一選択装置が設けられており、
前記「補元」ビット線へ接続しており且つ前記選択バスによって制御される第二選択装置が設けられており、
「真」バスによって前記第一選択装置へ接続されている第一ドライバが設けられており、前記第一ドライバは「補元」データ入力信号を受取り且つ第一テストパッドへ電気的に接続されている「真」電圧供給信号によって制御され、
「補元」バスによって前記第二選択装置へ接続されている第二ドライバが設けられており、前記第二ドライバは「真」データ入力信号を受取り第二テストパッドへ電気的に接続している「補元」電圧供給信号によって制御され、前記単一ビットの電気的特性は前記第一テストパッド及び前記第二テストパッド上でモニタすることが可能であり、
前記単一ビットと関連していない前記集積回路メモリ装置の複数個の「真」ビット線及び複数個の「補元」ビット線をテストモード期間中に第二論理状態へ設定する手段が設けられている、
ことを特徴とする集積回路メモリ装置構成体。
【請求項１８】
請求項１７において、前記「真」電圧供給信号が前記集積回路メモリ装置の複数個のドライバへ供給されることを特徴とする集積回路メモリ装置構成体。
【請求項１９】
請求項１７において、前記「補元」電圧供給信号が前記集積回路メモリ装置の複数個のドライバへ供給されることを特徴とする集積回路メモリ装置構成体。
【請求項２０】
請求項１７において、前記第一ビット線負荷装置がトランジスタであり、且つ前記第二ビット線負荷装置がトランジスタであることを特徴とする集積回路メモリ装置構成体。
【請求項２１】
請求項１７において、前記メモリセルがポリシリコン抵抗メモリセルであることを特徴とする集積回路メモリ装置構成体。
【請求項２２】
請求項１７において、前記メモリセルが６Ｔメモリセルであることを特徴とする集積回路メモリ装置構成体。
【請求項２３】
請求項１７において、前記第一ドライバが第一インバータを形成する第一トランジスタと第二トランジスタとを有しており、前記第一トランジスタは前記「真」電圧供給信号によって制御され、前記第二トランジスタは第二供給電圧へ接続しており、且つ前記第一トランジスタのゲート及び前記第二トランジスタのゲートは「補元」データ入力信号へ接続され、前記第二ドライバは第二インバータを形成する第三トランジスタと第四トランジスタとを有しており、前記第三トランジスタは「補元」電圧供給信号によって制御され、前記第四トランジスタは前記第二供給電圧へ接続しており、且つ前記第三トランジスタのゲート及び前記第四トランジスタのゲートは「真」データ入力信号へ接続されることを特徴とする集積回路メモリ装置構成体。
【請求項２４】
請求項２３において、前記第一ドライバが「真」書込ドライバであり、前記「真」バスは「真」書込バスであり、前記第二ドライバは「補元」書込ドライバであり、前記「補元」バスは「補元」書込バスであることを特徴とする集積回路メモリ装置構成体。
【請求項２５】
請求項１７において、前記「真」供給バス信号は第一スイッチングトランジスタ回路によって前記第一テストパッドへ電気的に接続され、且つ前記「補元」供給バス信号は第二スイッチングトランジスタ回路によって前記第二テストパッドへ電気的に接続されることを特徴とする集積回路メモリ装置構成体。
【請求項２６】
請求項２５において、前記第一スイッチングトランジスタ回路が第一トランジスタと第二トランジスタとを有しており、前記第一トランジスタの第一端子は前記第一供給電圧へ接続しており、前記第一トランジスタの第二端子は前記「真」供給バス信号へ接続され、前記第一トランジスタのゲートは「補元」テストモード信号によって制御され、前記第二トランジスタの第一端子は前記第一テストパッドへ接続しており、前記第二トランジスタの第二端子は前記第一トランジスタの第二端子及び前記「真」供給バス信号へ接続され、前記第二トランジスタのゲートは前記テストモード信号によって制御され、前記第二スイッチングトランジスタ回路は第三トランジスタと第四トランジスタとを有しており、前記第三トランジスタの第一端子は前記第一供給電圧へ接続しており、前記第三トランジスタの第二端子は前記「補元」供給バス信号へ接続され、前記第三トランジスタのゲートは前記テストモード信号によって制御され、前記第四トランジスタの第一端子は前記第二テストパッドへ接続しており、前記第四トランジスタの第二端子は、前記第三トランジスタの第二端子及び前記「補元」供給バス信号へ接続され、且つ前記第四トランジスタのゲートは「補元」テストモード信号によって制御されることを特徴とする集積回路メモリ装置構成体。
【請求項２７】
請求項１７において、前記第一テストパッド及び前記第二テストパッドが前記第一供給電圧へダウンボンディングされていることを特徴とする集積回路メモリ装置構成体。
【請求項２８】
請求項１７において、前記第一ドライバ及び前記第二ドライバが、前記「真」ビット線及び「補元」ビット線上の電圧レベルが０≦ＶBL≦ＶCC−ＶTNとして定義されるＶBLとなることを可能とし、尚ＶCCが第一供給電圧を表わすものであり且つＶTNがＮチャンネルトランジスタのスレッシュホールド電圧を表わすものであることを特徴とする集積回路メモリ装置構成体。
【請求項２９】
請求項１７において、前記第一ドライバが第一トランジスタと、第二トランジスタと、第三トランジスタと、第一インバータとを有しており、前記第一トランジスタのゲートは前記第二トランジスタのゲートへ接続しており、前記第一インバータの第一端子は前記第一トランジスタのゲート及び前記第二トランジスタのゲートへ接続しており、前記第一インバータの第二端子は前記第三トランジスタのゲートへ接続しており、前記第一インバータ、第一トランジスタ、第二トランジスタは「補元」データ入力信号によって制御され、前記第一トランジスタの第一端子及び前記第三トランジスタの第一端子が「真」電圧供給信号へ接続され、前記第一トランジスタの第二端子、前記第二トランジスタの第一端子、前記第三トランジスタの第二端子が「真」バスへ接続しており、且つ前記第二トランジスタの第二端子が第二供給電圧へ接続していることを特徴とする集積回路メモリ装置構成体。
【請求項３０】
請求項１７において、前記第二ドライバが、第一トランジスタと、第二トランジスタと、第三トランジスタと、第一インバータとを有しており、前記第一トランジスタのゲートが前記第二トランジスタのゲートへ接続しており、前記第一インバータの第一端子が前記第一トランジスタのゲート及び前記第二トランジスタのゲートへ接続しており、前記第一インバータの第二端子が前記第三トランジスタのゲートへ接続しており、前記第一インバータ、第一トランジスタ、第二トランジスタが「真」データ入力信号によって制御され、前記第一トランジスタの第一端子及び前記第三トランジスタの第一端子が「補元」電圧供給信号へ接続しており、前記第一トランジスタの第二端子、前記第二トランジスタの第一端子、前記第三トランジスタの第二端子が「補元」バスへ接続しており、前記第二トランジスタの第二端子が第二供給電圧へ接続していることを特徴とする集積回路メモリ装置構成体。
【請求項３１】
請求項１７において、前記メモリセルへ接続しているワード線バスを制御する論理要素の電源は前記ワード線バスの電源を第一トランジスタの第一端子へ接続し、前記第一トランジスタの第二端子を第二トランジスタの第一端子へ接続し、前記第一トランジスタの第二端子及び前記第二トランジスタの第一端子を前記ワード線バスへ接続し、前記第一トランジスタのゲート及び前記第二トランジスタのゲートを論理信号で駆動し、且つ前記第二トランジスタの第二端子を第二供給電圧へ接続することによって変調させることが可能であることを特徴とする集積回路メモリ装置構成体。
【請求項３２】
請求項１７において、前記単一ビットと関連していない集積回路メモリ装置の複数個の「真」ビット線及び複数個の「補元」ビット線を前記第二論理状態へ設定する手段が、前記複数個の「真」ビット線の各「真」ビット線及び前記複数個の「補元」ビット線の各「補元」ビット線と関連しているバッファ回路であることを特徴とする集積回路メモリ装置構成体。
【請求項３３】
請求項３２において、前記「真」ビット線又は「補元」ビット線のいずれかが接地電圧と等しくないことを特徴とする集積回路メモリ装置構成体。
【請求項３４】
請求項３２において、前記バッファ回路が、
集積回路メモリ装置の出力ピンへ接続しているパッド、
前記パッドへ接続しているＴＴＬ（トランジスタ・トランジスタ・ロジック）バッファ、尚前記パッド上の信号は前記ＴＴＬバッファの入力信号である、
前記ＴＴＬバッファへ接続しており前記ＴＴＬバッファの出力信号を入力信号として受取る第一インバータ、
前記第一インバータへ接続しており且つ前記テストモード信号及び「補元」テストモード信号によって制御されるパスゲート、尚前記テストモード信号及び「補元」テストモード信号は前記テストモード信号を第二入力信号として有する第一論理要素に対していつ前記第一インバータの出力信号を反転し且つ第一入力信号として供給するかを決定し、且つ前記第一インバータの出力信号は前記第一論理要素への第一入力信号として供給される前に第三インバータへ接続している第二インバータから構成されるラッチを介して通過し、
出力イネーブル入力信号、入力信号として前記テストモード、及び出力信号を有する第二論理要素、
第一入力信号として前記第二論理要素の出力信号、第一入力信号として書込信号、出力信号を有する第三論理要素、
第一トランジスタ、第二トランジスタ、第三トランジスタ、第四トランジスタ、第五トランジスタ及び第六トランジスタ、尚前記第一トランジスタのゲート及び前記第六トランジスタのゲートは前記第一論理要素の出力信号によって制御され、前記第一トランジスタの第一端子は前記第一供給電圧へ接続しており前記第一トランジスタの第二端子は前記第二トランジスタの第一端子及び前記第三トランジスタの第一端子へ接続しており、前記第二トランジスタのゲート及び前記第四トランジスタのゲートは前記ＴＴＬバッファの出力信号によって制御され、前記第三トランジスタのゲート及び前記第五トランジスタのゲートは前記第三論理要素の出力信号によって制御され、前記第二トランジスタの第二端子、前記第三トランジスタの第二端子、前記第四トランジスタの第一端子、前記第六トランジスタの第一端子は前記「補元」データ入力信号へ接続され、前記第四トランジスタの第二端子は前記第五トランジスタの第一端子へ接続されており、前記第五トランジスタの第二端子及び前記第六トランジスタの第二端子は第二供給電圧へ接続されており、
第七トランジスタ、第八トランジスタ、第九トランジスタ、第十トランジスタ、第十一トランジスタ及び第十二トランジスタ、尚前記第七トランジスタのゲートは前記第一論理要素の出力信号、前記第一トランジスタのゲート、前記第六トランジスタのゲート、前記第十二トランジスタのゲートへ接続され、前記第七トランジスタの第一端子は前記第一供給電圧へ接続され、前記第七トランジスタの第二端子は前記第八トランジスタの第一端子及び前記第九トランジスタの第一端子へ接続され、前記第八トランジスタのゲート及び前記第十トランジスタのゲートは前記ＴＴＬバッファの出力信号の反転信号によって制御され、前記第九トランジスタのゲート及び前記第十一トランジスタのゲートは前記第三論理要素の出力信号によって制御され、前記第八トランジスタの第二端子、前記第九トランジスタの第二端子、前記第十トランジスタの第一端子、前記第十二トランジスタの第一端子は、前記「真」データ入力信号ヘ接続され、前記第十トランジスタの第二端子は前記第十一トランジスタの第一端子へ接続され、前記第十一トランジスタの第二端子及び前記第十二トランジスタの第二端子は前記第二供給電圧へ接続されている、
ことを特徴とする集積回路メモリ装置構成体。
【請求項３５】
請求項３４において、前記ＴＴＬバッファがインバータであり、前記第一論理要素がＡＮＤ論理ゲートであり、前記第二論理要素がＮＡＮＤ論理ゲートであり、前記第三論理要素がＡＮＤ論理ゲートであることを特徴とする集積回路メモリ装置構成体。
【請求項３６】
請求項３４において、前記第一トランジスタ、第二トランジスタ、第三トランジスタ、第七トランジスタ、第八トランジスタ、第九トランジスタがＰチャンネルトランジスタであり、且つ前記第四トランジスタ、第五トランジスタ、第六トランジスタ、第十トランジスタ、第十一トランジスタ、第十二トランジスタがＮチャンネルトランジスタであることを特徴とする集積回路メモリ装置構成体。
【請求項３７】
集積回路メモリ装置のビット線電圧をモニタする構成体において、
集積回路メモリ装置のメモリセル、
前記メモリセルへ接続している「真」ビット線、
前記メモリセルへ接続している「補元」ビット線、
前記メモリセルへ接続しているワード線バス、
前記「真」ビット線へ接続しており且つ第一供給電圧へ接続している選択バスによって制御される第一選択装置、
前記「補元」ビット線へ接続しており且つ前記選択バスによって制御される第二選択装置、
「真」バスによって前記第一選択装置へ接続しており且つ第二テストパッドへ接続している第一ドライバ、尚前記第一ドライバは「補元」データ入力信号を受取り且つ「真」電圧供給信号によって制御され、
「補元」バスによって前記第二選択装置へ接続しており且つ第三テストパッドへ接続している第二ドライバ、尚前記第二ドライバは「真」データ入力信号を受取り且つ「補元」電圧供給信号によって制御され、
前記「補元」データ入力信号を前記第一ドライバへ供給し且つ前記「真」データ入力信号を前記第二ドライバへ供給するバッファ回路、
第四テストパッド、尚前記第四テストパッド上の信号は前記バッファ回路の入力信号であり、
を有することを特徴とする構成体。
【請求項３８】
請求項３７において、前記バッファ回路が、更に、
前記集積回路メモリ装置の出力ピンへ接続しているパッド、
前記パッドへ接続しているＴＴＬ（トランジスタ・トランジスタ・ロジック）バッファ、尚前記パッド上の信号は前記ＴＴＬバッファの入力信号であり、
入力信号として前記ＴＴＬバッファの出力信号を有しており前記ＴＴＬバッファへ接続している第一インバータ、
前記第一インバータへ接続しており且つ前記テストモード信号及び「補元」テストモード信号によって制御されるパスゲート、尚前記テストモード信号及び「補元」テストモード信号は、いつ前記第一インバータの出力信号が反転され且つ第二入力信号として前記テストモード信号を有する第一論理要素への第一入力信号として供給するかを決定し、且つ前記第一インバータの出力信号は前記第一論理要素への第一入力信号として供給される前に第三インバータへ接続している第二インバータから構成されるラッチを介して通過し、
出力イネーブル信号、入力信号としての前記テストモード、出力信号を有する第二論理要素、
第一入力信号として前記第二論理要素の出力信号、第一入力信号として書込信号、出力信号を有する第三論理要素、
第一トランジスタ、第二トランジスタ、第三トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ、尚前記第一トランジスタのゲート及び前記第六トランジスタのゲートは前記第一論理要素の出力信号によって制御され、前記第一トランジスタの第一端子は前記第一供給電圧へ接続され、前記第一トランジスタの第二端子は前記第二トランジスタの第一端子及び前記第三のトランジスタの第一端子へ接続され、前記第二トランジスタのゲート及び前記第四トランジスタのゲートは前記ＴＴＬバッファの出力信号によって制御され、前記第三トランジスタのゲート及び前記第五トランジスタのゲートは前記第三論理要素の出力信号によって制御され、前記第二トランジスタの第二端子、前記第三トランジスタの第二端子、前記第四トランジスタの第一端子、前記第六トランジスタの第一端子は前記「補元」データ入力信号へ接続され、前記第四トランジスタの第二端子は前記第五トランジスタの第一端子へ接続され、前記第五トランジスタの第二端子及び前記第六トランジスタの第二端子は第二供給電圧へ接続され、
第七トランジスタ、第八トランジスタ、第九トランジスタ、第十トランジスタ、第十一トランジスタ、第十二トランジスタ、尚前記第七トランジスタのゲートは前記第一論理要素の出力信号、前記第一トランジスタのゲート、前記第六トランジスタのゲート、前記第十二トランジスタのゲートへ接続され、前記第七トランジスタの第一端子は前記第一供給電圧へ接続され、前記第七トランジスタの第二端子は前記第八トランジスタの第一端子及び前記第九トランジスタの第一端子へ接続され、前記第八トランジスタのゲート及び前記第十トランジスタのゲートは前記ＴＴＬバッファの出力信号の反転信号によって制御され、前記第九トランジスタのゲート及び前記第十一トランジスタのゲートは前記第三論理要素の出力信号によって制御され、前記第八トランジスタの第二端子、前記第九トランジスタの第二端子、前記第十トランジスタの第一端子、前記第十二トランジスタの第一端子は前記「真」データ入力信号へ接続され、前記第十トランジスタの第二端子は前記第十一トランジスタの第一端子へ接続され、前記第十一トランジスタの第二端子及び前記第十二トランジスタの第二端子は前記第二供給電圧へ接続され、
を有することを特徴とする構成体。
【請求項３９】
請求項３８において、前記ＴＴＬバッファがインバータであり、前記第一論理要素がＡＮＤ論理ゲートであり、前記第二論理要素がＮＡＮＤ論理ゲートであり、前記第三論理要素がＡＮＤ論理ゲートであることを特徴とする構成体。
【請求項４０】
請求項３８において、前記第一トランジスタ、第二トランジスタ、第三トランジスタ、第七トランジスタ、第八トランジスタ、第九トランジスタがＰチャンネルトランジスタであり、且つ前記第四トランジスタ、第五トランジスタ、第六トランジスタ、第十トランジスタ、第十一トランジスタ、第十二トランジスタがＮチャンネルトランジスタであることを特徴とする構成体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大略、集積回路メモリ装置の単一ビット欠陥のテスト技術に関するものであって、更に詳細には、集積回路メモリ装置の単一ビット欠陥をテストするための回路及び方法に関するものである。
【０００２】
【従来の技術】
集積回路メモリ装置の機能性及び信頼性を確かめるために、集積回路メモリ装置の製造及び組立過程中にテストが行なわれる。集積回路メモリ装置の内部セルの電気的特性をテストすることは、メモリ装置の単一ビット欠陥の根本原因を決定する場合にますます有用なものとなっている。単一ビット欠陥は、例えばコンタクト過剰エッチング条件、粒子欠陥、回路内の短絡、ホトリソグラフィ欠陥等の回路に対する機械的損傷等の設計上の問題又は本質的なプロセス上の問題等の多様な条件によって発生される場合がある。
【０００３】
集積回路メモリ装置の単一ビットをテストするための内部セル電気的測定の従来の方法は、最初に何等かのタイプの機能テストによって解析すべきあるセルを選択することによって行なわれる。次いで、フォーカストイオンビーム（ＦＩＢ）及び／又はレーザによって、テストすべきセルへアクセスし且つそれと関連する負荷及び内部セル電気測定に提供を与えるようなその他の回路から切断するための処理が行なわれる。ＦＩＢ技術は、集積回路メモリ装置のビット線に対するコンタクトを形成するために使用することが可能であり、その場合に列負荷を切断し且つＦＩＢビット線パッドに変調を与えながらメモリ装置のＩ−Ｖ（電流−電圧）特性を測定する。ＦＩＢ技術は、更に、集積回路メモリ装置のメタルラインを切断するか、又は破断したメタルラインを再度接続するためにメタルを付着するため、又はダイ上でプローブすることの可能なパッドを構成するために使用することが可能である。最後に、実際の測定を行なうためには、厄介で且つ時間のかかるセルの内部マイクロプローブ動作が必要である。
【０００４】
単一ビット欠陥の内部セル電気測定は現在手作業によって行なわれており、従って労力を必要とするものであるので、単一ビット欠陥の解析を行なう集積回路メモリ装置のテストモード特徴は当該技術分野において非常に有用なものである。
【０００５】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、集積回路メモリ装置の単一ビット欠陥を効率的に解析することを可能とする装置及び方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明によれば、集積回路メモリ装置の単一ビット欠陥を解析する方法及び装置（構成体）が提供される。集積回路メモリ装置の単一ビット欠陥を解析する方法によれば、集積回路メモリ装置は、テストモード信号によって制御されるテストモードへ入る。次いで、メモリセルと関連するビット線負荷装置がターンオフされる。次いで、集積回路メモリ装置の単一ビットが選択され且つ集積回路メモリ装置は書込モードとされる。その単一ビットと関連していない集積回路メモリ装置の複数個の「真」ビット線及び複数個の「補元」ビット線は低論理レベルに設定される。尚、本明細書において、「真」及び「補元」は互いに相補的な関係にある。次いで、その単一ビットと関連している「真」ビット線及び「補元」ビット線を、夫々、「真」供給バス及び「補元」供給バスへ接続し、それらのバスはテストパッドへ接続されている。最後に、テストパッド上において該単一ビットの電気的特性をモニタすることが可能である。
【０００７】
本発明装置（構成体）によれば、集積回路メモリ装置のビット線負荷装置がテストモード信号によって制御され、テストモード信号の状態は、いつテストモードに入るかを決定する。これらのビット線負荷装置は、メモリセルへ接続されている「真」ビット線及び「補元」ビット線へ接続されている。列選択トランジスタ等の選択装置が「真」ビット線及び「補元」ビット線へ接続しており、それらは、更に、例えば書込バス、読取バス、又は書込／読取バス等の「真」バス及び「補元」バスによってドライバ回路へ接続されている。該ドライバ回路は、「真」及び「補元」供給電圧及び「真」データ信号及び「補元」データ信号が供給される。集積回路メモリ装置を介してのドライバ回路のマルチ配置は、１つの「真」供給バス及び１つの「補元」供給バスの使用を共用する。更に、バッファ回路は、テスト中の単一ビットに関連していない「真」ビット線及び「補元」ビット線を低論理レベルとさせることを可能とする。ダミー構成体がマイクロプローブ動作の必要性なしで、集積回路メモリ装置のビット線を直接モニタする可能性を与えている。
【０００８】
【発明の実施の形態】
本発明は、効率的な態様で集積回路メモリ装置の単一ビットに関する診断テスト動作を行なうテスト方法及び回路を提供している。本発明テスト技術は、フォーカストイオンビーム（ＦＩＢ）及びレーザ技術を使用する従来の手作業により単一ビットをテストする技術と比較して好適なものである。ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＦＩＦＯ（先入先出）、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＥＰＲＯＭ（電気的にプログラム可能なリードオンリメモリ）及びメモリを内蔵する論理装置等の装置を包含する多様な集積回路メモリ装置は本発明を使用することが可能である。更に、本発明を使用することの可能な内蔵メモリを具備した多数のその他の集積回路装置があり、例えばマイクロプロセサ、ＲＩＳＣ（縮少命令セットチップ）グラフィックスチップ及びコントローラ等がある。
【０００９】
図１を参照すると、ＳＲＡＭ集積回路メモリ装置の単一ビットをテストするための回路１０が示されている。図１のＳＲＡＭ回路１０は一例であって、本発明はＳＲＡＭへ限定されるべきものであることを意味するものではない。テストモード信号１２がプルアップビット線負荷トランジスタ１４及び１６のゲートへ供給され、プルアップビット線負荷トランジスタ１４が「真」ビット線１８へ接続しており、一方プルアップビット線負荷トランジスタ１６が「補元」ビット線２０へ接続している。メモリセル２４は「真」ビット線１８と「補元」ビット線２０との間に存在しており且つ抵抗２５及び２６、トランジスタ２７，２８，２９，３０を有している。抵抗２５は一方の端子がＶcc等の供給電圧へ電気的に接続しており且つ他方の端子はノードＡへ電気的に接続しており、抵抗２６の第一端子は、同様に、Ｖcc等の供給電圧へ電気的に接続しており且つ第二端子はノードＢへ電気的に接続している。トランジスタ２７は第一ソース／ドレインを有しており、それは「真」ビット線１８へ電気的に接続しており、トランジスタ２７の第二ソース／ドレインはノードＡへ電気的に接続しており、且つそのゲートはワード線バス２２へ電気的に接続している。トランジスタ２８は「補元」ビット線２０へ電気的に接続している第一ソース／ドレインと、ノードへ電気的に接続している第二ソース／ドレインと、ワード線バス２２へ電気的に接続しているゲートとを有している。トランジスタ２９は、ノードＡへ電気的に接続している第一ソース／ドレインと、例えばＶss等の接地電圧へ電気的に接続している第二ソース／ドレインと、ノードＢへ接続しているゲートとを有している。最後に、トランジスタ３０は、ノードＢへ電気的に接続している第一ソース／ドレインと、Ｖssへ電気的に接続している第二ソース／ドレインと、ノードＡへ接続しているゲートとを有している。上述した接続から容易に推測することが可能であるように、ノードＡは、トランジスタ２７の第二ソース／ドレインと、抵抗２５の第二端子と、トランジスタ２９の第一ソース／ドレインと、トランジスタ３０のゲートとによって構成されている電気的接続部であり、同様に、ノードＢは、抵抗２６の第二端子と、トランジスタ２８の第二ソース／ドレインと、トランジスタ３０の第一ソース／ドレインと、トランジスタ２９のゲートとによって構成されている電気的接続部である。
【００１０】
列選択トランジスタ３４の第一ソース／ドレインは「真」ビット線１８へ電気的に接続しており、一方第二ソース／ドレインは「真」書込バス３８へ電気的に接続している。列選択トランジスタ３６の場合には、トランジスタ３６の第一ソース／ドレインが、「補元」ビット線２０へ電気的に接続しており、一方第二ソース／ドレインが「補元」書込バス４０へ電気的に接続している。列バス３２は列選択トランジスタ３４及び３６のゲートへ接続している。「真」書込バス３８はトランジスタ５２と５４との間の共通ノードへ電気的に接続している。「真」供給バス５０はトランジスタ５２のソース／ドレインへ電圧を供給し且つ「補元」データバス５６はＰチャンネルトランジスタ５２及びＮチャンネルトランジスタ５４の両方のゲートへ接続している。トランジスタ５４の第二ソース／ドレインは接地電圧即ちＶssへ電気的に接続している。「補元」書込バス４０はトランジスタ４４と４６との間の共通ノードへ電気的に接続している。「補元」供給バス４２はトランジスタ４４のソース／ドレインへ接続しており且つデータバス４８はＰチャンネルトランジスタ４４及びＮチャンネルトランジスタ４６のゲートへ接続している。トランジスタ４６の第二ソース／ドレインは接地電圧Ｖssへ電気的に接続している。
【００１１】
メモリセル２４は通常Ｐｏｌｙ−Ｒ（ポリシリコン抵抗）メモリＳＲＡＭセルと呼ばれる。何故ならば、抵抗２５及び２６が集積回路メモリ装置のポリシリコン層内に形成されるからである。然しながら、メモリセル２４の代りにその他のメモリセルを本発明において使用することも可能であり、例えば６トランジスタ（６Ｔ）メモリセル、ＴＦＴ（薄膜トランジスタ）メモリセル、及びその他のタイプのメモリセルを使用することも可能である。これらの変更は本発明に対し何等著しい変更を施すことなく回路１０において行なうことが可能である。例えば、図１Ａを参照すると、６Ｔメモリセルが示されている。このメモリセルも「真」ビット線１８と「補元」ビット線２０との間に設けられている。この場合にも図１のトランジスタ２７，２８，２９，３０が設けられており、トランジスタ２７及び２８のゲートはワード線バス２２へ接続している。図１の抵抗２５及び２６はトランジスタ３１及び３３によって置換されて６Ｔメモリセルを形成している。トランジスタ２９及び３１のゲートはトランジスタ２８のソース／ドレインへ接続しており、一方トランジスタ３０及び３３のゲートはトランジスタ２７のソース／ドレインへ接続している。
【００１２】
図１の回路は読取バス及び書込バスを包含するように拡張することが可能である。図１ｂを参照すると、書込ドライバへ接続する「真」書込バス３８及び「補元」書込バス４０に加えて、センスアンプ回路へ接続する「真」読取バス３８′及び「補元」読取４０′を設けることが可能である。図１の「真」書込バス３８及び「補元」書込バス４０もセンスアンプ回路へ接続することが可能である。「真」読取バス３８′はＰチャンネルトランジスタ３５を介して「真」ビット線１８へ接続しており、一方「補元」読取バス４０′はＰチャンネルトランジスタ３７を介して「補元」ビット線２０へ接続している。Ｐチャンネルトランジスタ３５及び３７のゲートは「補元」列バス３１によって駆動される。
【００１３】
更に、書込及び読取バス機能は、図１ｃに示したように、１個の「真」及び「補元」バスへ結合させることが可能である。読取及び書込バス機能は、各ビット線上にパスゲートを形成することによって結合させることが可能である。従って、パスゲート４１は「真」ビット線１８へ電気的に接続しており、一方パスゲート４３は「補元」ビット線２０へ電気的に接続している。両方のパスゲート４１及び４３は、図示したように、列バス３２及び「補元」列バス３１によって制御される。パスゲート４１は「真」読取／書込バス３９へ接続しており、該バス３９は図１ｄに示した「真」読取／書込ドライバ及びセンスアンプ回路へ接続している。同様に、パスゲート４３は、図１ｄに示したドライバ回路と同様の「補元」読取／書込ドライバ及びセンスアンプ回路へ接続している。
【００１４】
図１ｄを参照すると、図１ｃと共に使用すべきドライバ回路の一例が示されている。「真」読取／書込バス３９はトランジスタ５２及び５４によって形成された「真」読取／書込ドライバへ接続している。書込ドライバは読取サイクル期間中トライステート状態でなければならないので、イネーブル信号５７及び「補元」イネーブル信号５５がトランジスタ５３及び５１のゲートへ夫々供給される。図示したように、トランジスタ５１のソース／ドレインは「真」供給バスへ接続している。イネーブル信号５７は低論理状態へ移行し、且つ「補元」イネーブル信号５５は高論理状態へ移行して該書込ドライバをディスエーブル即ち動作不能状態とさせる。図１の場合におけるように、「補元」データバス５６がトランジスタ５２及び５４のゲートへ接続されている。図１ｃの「補元」読取／書込バス４５は図１ｄに示したものと同様のドライバ回路へ接続している。
【００１５】
再度図１を参照すると、「補元」供給バス４２及び「真」供給バス５０の両方がテストパッドへ電気的に接続しており、そのことは集積回路メモリ装置の単一ビットのテスト動作を容易なものとさせている。図２ａを参照すると、「補元」供給バス４２等の供給信号をテストパッド５８へ接続させることが可能であり、テストパッド５８は究極的にＶｃｃへダウンボンディングさせることが可能である。ダウンボンディング（ｄｏｗｎ−ｂｏｎｄｉｎｇ）が必要とされないような態様で供給信号をテストパッドへ接続（供給）する別の方法を図２ｂ及び図２ｃに示してある。図２ｂを参照すると、「補元」供給バス４２はスイッチングトランジスタ６０及び６２の第一ソース／ドレインへ接続している。トランジスタ６２のソース／ドレインはテストパッド６６へ接続している。テストモード信号１２がＰチャンネルトランジスタ６０のゲートへ供給され且つ「補元」テストモード信号６４がＰチャンネルトランジスタ６２のゲートへ供給される。テストモードにおいては、テストモード信号１２は高論理レベルであり、一方「補元」テストモード信号６４は低論理レベルであって、テストパッド６６を「補元」供給信号４２へ接続させる。図２ｃを参照すると、「真」供給バス５０がスイッチングトランジスタ６０及び６２の第一ソース／ドレインへ接続している。トランジスタ６２の第二ソース／ドレインは、テストパッド６６へ接続している。「補元」テストモード信号６４がＰチャンネルトランジスタ６０のゲートへ供給され且つテストモード信号１２がＰチャンネルトランジスタ６２のゲートへ供給される。テストモードにおいては、テストモード信号１２は高論理レベルであり、一方「補元」テストモード信号６４は低論理レベルであってテストパッド６６を「真」供給信号５０へ接続させる。
【００１６】
図１に示したように、「真」書込ドライバはトランジスタ５２及び５４によって形成されており、一方「補元」書込ドライバはトランジスタ４４及び４６によって形成されている。ドライバを形成するトランジスタはデータバス信号を反転させる。任意の与えられた集積回路メモリ装置においては「真」及び「補元」の両方の複数個の書込ドライバが設けられており、このような書込ドライバの数は装置の寸法に依存する。集積回路メモリ装置に対して「真」書込ドライバ及び「補元」書込ドライバをマルチ配置させる場合があるが、集積回路メモリ装置の全てのドライバは共通の「真」共通バスか又は共通の「補元」共通バスのいずれかへ接続することが可能である。従って、「真」供給バス５０は「真」ビット線１８と関連しており、且つトランジスタ５２及び５４から構成される「真」書込ドライバへ接続し、且つ「補元」供給バス４２は「補元」ビット線２０と関連しており且つトランジスタ４４及び４６から構成される「補元」書込ドライバへ接続しており、そのことは集積回路メモリ装置の全ての列に対して同様である。注意すべきことであるが、集積回路メモリ装置は１個を超えた「真」供給バス及び１個を超えた「補元」供給バスを有することが可能なものであって、例えば１つの「真」供給バス及び１つの「補元」供給バスが集積回路メモリ装置の指定した部分、例えば該装置の左側及び右側に対して動作するようにすることが可能である。
【００１７】
テストモード信号１２は「真」高信号であって、従ってテストモードにおいては、高論理レベルへ移行し、ビット線負荷トランジスタ１４及び１６をターンオフさせる。図２ｂのスイッチングトランジスタ６０及び６２が使用される場合には、「補元」供給バス４２及び「真」供給バス５０へのＶｃｃ接続もターンオフされる。テストされるべき単一ビットはその行アドレスと列アドレスの関数として選択される。従って、テストすべき単一ビットを選択するために、ワード線バス２２及び列バス３２は両方とも高論理状態に等しい。テストされるべき単一ビットを選択した後に、集積回路メモリ装置は書込モードとされる。メモリ装置が×８メモリ装置、例えば８Ｋ×８ＲＡＭである場合には、８本ビット線（「真」ビット線１８又は「補元」ビット線２０）をプルダウンするために８個のドライバがアクティブ即ち活性状態である。１個のメモリセル、従って１つの列のみの電流をモニタすることが必要であるが、全てのドライバが同一の「補元」供給バス４２及び「真」供給バス５０を共用しているという問題がある。メモリ装置がより幅広となり、例えば８Ｋ×８ＲＡＭよりも幅広となると、各データ線に対して別個の「補元」供給バス４２及び「真」供給バス５０を設けることはより厄介なこととなり、例えば、×３２メモリ装置は、２×３２即ち６４個の別個のバス及びテストパッドを必要とすることとなる。
【００１８】
この別個の「補元」供給バス４２及び「真」供給バス５０を設けることの困難性は、集積回路メモリ装置のビット線を適宜操作することによって対処される。再度×８メモリ装置を仮定すると、テスト中のビットと関連していないメモリ装置のその他の７個のドライバはテストモードとされ、その場合に各ドライバと関連する「真」ビット線１８及び「補元」ビット線２０の両方が論理低状態である。データバス４８及び「補元」データバス５６の両方が高論理レベルと等しく、且つ「真」ビット線１８及び「補元」ビット線２０は低論理レベルに等しく、そのことはテスト中の単一ビットと関連していない列に対して言える。その結果、×８メモリ装置のその他の７個のドライバは「真」供給バス５０又は「補元」供給バス４２を「真」書込バス３８及び「補元」書込バス４０へ又は「真」ビット線１８及び「補元」ビット線２０へ夫々駆動することはない。従って、「真」供給バス５０及び「補元」供給バス４２は、夫々、「真」ビット線１８及び「補元」ビット線２０からこれら７個のドライバに対して分離されている。テスト中の単一ビットと関連している８番目のドライバは「真」ビット線１８及び「補元」ビット線２０から分離されていない。
【００１９】
次いで、テスト中の単一ビットの列は、その「真」ビット線１８及び「補元」ビット線２０を夫々「真」供給バス５０及び「補元」供給バス４２へ接続させることが可能である。テストパッド電圧をスイープし且つ各テストパッドの電流をモニタすることが可能である。「補元」データバス５６が低論理レベルに等しい場合には、その「真」ビット線１８は「真」供給バス５０へ接続し、同様に、データバス４８が低論理レベルに等しい場合には、その「補元」ビット線２０が「補元」供給バス４２へ接続される。このように、供給バスの変調はそれと関連するビット線を変調させる効果を有している。従って、テスト中のビット線と関連するメモリ装置のデータピン（ＤＱ）の状態、「真」供給バス５０の状態、及び「補元」供給バス４２の状態は問題のメモリセルのビット線の電圧レベルを制御する。
【００２０】
本発明の別の条件は、テスト中の単一ビットの両方のビット線、即ち「真」ビット線１８及び「補元」ビット線２０は同時的に変調されねばならず、そのことはデータバス４８及び「補元」データバス５６の両方が同時に低論理レベルと等しいことを必要とするということである。このことは、メモリ装置が書込モードにはなく、その代わりに読取又はチップ非選択モードにある場合に発生する場合がある。従って、集積回路メモリ装置は書込モードから抜け出されねばならない。然しながら、メモリ装置を書込モードから抜け出させることは、メモリ装置のセンスアンプを活性化させる場合があり且つ関連するセンスアンプが活性化されるためにビット線に悪影響を与える場合があり、従ってこのアプローチは問題となる場合がある。
【００２１】
別のアプローチは、一方のビット線が低論理レベルであり、且つ他方のビット線が高論理レベルである状態で集積回路メモリ装置の出力イネーブル（「補元」Ｇ）ピン上の低論理レベルが通常のデータをメモリ装置内へ駆動し、一方メモリ装置の出力イネーブルピン上の高論理レベルがデータバス４８及び「補元」データバス５６の両方を低論理レベルと等しくさせ、その際に擬似的読取モードを画定させるように、書込サイクル期間中にテストモードを画定することである。
【００２２】
注意すべきことであるが、ビット線１８及び「補元」ビット線２０は、データバス４８又は「補元」データバス５６が高論理レベルにある場合には、夫々ドライバプルダウンＮチャンネルトランジスタ５４及び４６を介して０Ｖへプルされる場合があり、又は、データバス４８又は「補元」データバス５６が低論理レベルである場合に「真」供給バス５０又は「補元」供給バス４２のいずれかの電圧レベルがＶTPより低い場合には、ＶTP（Ｐチャンネルトランジスタのスレッシュホールド電圧）を介して０Ｖへプルされる場合がある。「真」供給バス５０又は「補元」供給バス４２がＶTPより低い場合には、書込ドライバのＰチャンネルトランジスタ（夫々、トランジスタ５２又は４４）は、ビット線電圧がＶTPより低い場合には、ターンオフする。然しながら、「真」供給バス５０又は「補元」供給バス４２がＶTPよりも高い場合には、「真」ビット線１８及び「補元」ビット線２０は書込ドライバに追従するが、書込のためにＮチャンネルパスゲートのみが使用される場合には、ＶCOL −ＶTNによってクランプされ、尚ＶCOL は列バス３２の電圧に等しく且つＶTNはＮチャンネルトランジスタのスレッシュホールド電圧に等しい。書込のためにＰチャンネルトランジスタも使用される場合には、クランプが発生することはない。そうでなければ、ビット線上で所望の電圧を得るためにＶccが調節され且つ必要な場合には５Ｖを超える場合がある。更に、両方のビット線を低論理レベルへプルする場合には、全てのＤＱ（集積回路メモリ装置のデータ出力ピン）が連続するビット線に対して連続してグループ化されている場合には、メモリセル２４に隣接するメモリセルが維持され、且つメモリセル２４に隣接する列は両方のビット線を低状態へプルするために選択されることはない。一方、ビット線は、その負荷トランジスタがオフである場合には、接地電圧へ放電される場合がある。後述するように、これらの制限事項は図４の回路によって対処される。
【００２３】
本発明は、再度×８集積回路メモリ装置を仮定して、８個のＤＱのうちの７個をこのような「両方のビット線が低状態」モードとさせる幾つかの方法を提供している。例えば、この「両方のビット線が低状態」テストモードは、テストモード期間中又はテストモードに入る場合にメモリ装置のデータ入力バッファ内のレジスタ内にロードさせることが可能である。一例として、テストモードに入る場合にＤＱが低論理レベルである場合には、これをラッチ入力させて「両方のビット線が低状態」を表わすことが可能である。ＤＱが高論理レベルである場合には、これがＤＱを変調させることを表わし、且つラッチ動作は発生せず、従ってこのＤＱはテストモードで動作させることが可能である。このようなデータ入力バッファ回路の一例を図３に示してある。
【００２４】
図３を参照すると、データ入力バッファ回路７０は、集積回路メモリ装置（不図示）のＤＱピンへ接続しているＤＱパッド７２、インバータ７４，７６，８０，８２，９８，１１４，１２８、パスゲート７８、ＡＮＤ論理ゲート８４，１１２、ＮＡＮＤ論理ゲート１０８、トランジスタ８６，８８，９０，９２，９４，９６，１１６，１１８，１２０，１２２，１２４，１２６を有している。ＤＱパッド７２上のＤＱ信号はデータ入力バッファ回路７０に対してＴＴＬ（トランジスタ・トランジスタ・ロジック）バッファとして作用するインバータ７４を介して通過する。ＴＴＬバッファ７４の出力信号７５はインバータ７６及び１１４への入力信号として作用し、且つトランジスタ８８及び９２のゲートを駆動する。同様に、出力信号７５はトランジスタ１１８及び１２２のゲートを駆動する前にインバータ１１４を介して通過する。パスゲート７８はテストモード信号１０６及び「補元」テストモード信号１０７によって制御され、それらの信号はいつインバータ７６の出力信号が反転され次いでＡＮＤ論理ゲート８４への入力信号として供給されるかを決定する。テストモード信号１０６はＡＮＤ論理ゲート８４への第二入力信号である。ラッチループがインバータ８０及び８２によって形成されている。ＡＮＤ論理ゲート８４の出力信号８５はＰチャンネルプルアップトランジスタ８６及び１１６のゲート及びＮチャンネルプルダウントランジスタ９６及び１２６のゲートを駆動する。
【００２５】
出力イネーブル（「補元」Ｇ）信号１０４及びテストモード信号１０６はＮＡＮＤ論理ゲート１０８への入力信号であり、ＮＡＮＤ論理ゲート１０８の出力信号１０９はＡＮＤ論理ゲート１１２への第一入力信号であり、一方書込信号１１０はＡＮＤ論理ゲート１１２への第二入力信号を与える。前述した如く、出力イネーブル信号１０４、即ち「真」低信号、を高論理レベルへ駆動し、その際にデータバス１３０及び「補元」データバス１０２の両方を低論理レベルと等しくさせることによって擬似的読取モードを確立することが可能である。
【００２６】
図３の回路７０において具体化されている通常のデータ入力バッファに対する変更は、「真」又は「補元」ビット線が接地電圧に等しくない電圧において変調することが必要である場合に必要とされるに過ぎない。「真」ビット線又は「補元」ビット線のいずれかが接地電圧に等しい場合には、集積回路メモリ装置全体にわたっての他の７つのＤＱ信号のデータ状態を、興味のあるＤＱ信号のみを検査するように、それらのＤＱピンの操作を介して反転させることが可能である。０Ｖ及びＶTP≦ＶBL≦ＶCC−ＶTNにおいて「真」及び「補元」ビット線を変調する上で困難性がある場合には、図４に示したように、図１の書込ドライバを０ＶとＶTPとの間で動作することを可能とするように調節することが可能である。ＶBLはビット線の電圧に等しい。図４の書込ドライバ回路１４０は図１の「補元」供給信号４２と類似した「補元」供給信号１５２を有しており、それはＮチャンネルトランジスタ１４６及びＰチャンネルトランジスタ１４８の第一ソース／ドレインへ供給される。「補元」書込バス信号１４２はＮチャンネルトランジスタ１４６及びＰチャンネルトランジスタ１４８の第二ソース／ドレイン及びプルダウントランジスタ１５０の第一ソース／ドレインへ供給され、トランジスタ１５０の第二ソース／ドレインは図示した如く接地電圧へ接続している。図１のデータバス信号４８と類似したデータバス信号１５４はトランジスタ１４８及び１５０のゲートを駆動し、且つインバータ１４４によって反転された後にトランジスタ１４６のゲートも駆動する。図４の書込ドライバ回路１４０は０≦ＶBL≦ＶCC−ＶTNとして定義されるビット線電圧レベルの動作を可能とする。
【００２７】
図５は、例えば図１のワード線バス２２を駆動するワード線ドライバの電源の変調のためにパッドへもってくることが可能であることを示している。論理信号１６２はトランジスタ１６４及び１６６のゲートを駆動する。トランジスタ１６４の第一ソース／ドレインはワード線供給信号１６４（ワード線ドライバの電源）へ接続されており、一方トランジスタ１６４の第二ソース／ドレイン及びトランジスタ１６６の第一ソース／ドレインはワード線１６８へ接続している。トランジスタ１６６の第二ソース／ドレインは接地電圧へ接続している。
【００２８】
これまで説明した特徴に加えて、本発明は、更に、問題の実際のビット線をマイクロプローブ動作することの必要性なしに、興味のある実際のビット線電圧の典型的なモニタ動作を行なうことを可能とする。このことは、特定のビット線上の電圧を検証することが必要である場合に特に有用である。例えば、与えられたビット線が例えばＶCC−ＶT 等の特定の電圧を有するか否かを確かめることが望ましい場合がある。代表的モニタ動作は図６に示したダミー構成体を使用して実行することが可能である。
【００２９】
図６のダミーメモリ構成体１７０は回路１８５を有しており、それは図３のデータ入力バッファ回路７０と類似した回路を包含しているブロック２２０へ接続している図１の回路に類似している。回路１８５は、図１の回路１０と同様に第一抵抗１７５、第二抵抗１７６、第一トランジスタ１７７、第二トランジスタ１７８、交差結合したトランジスタ１７９及び１８０を具備するメモリセルを有している。このメモリセルはトランジスタ１７７及び１７８のソース／ドレインへの接続を介して夫々「真」ビット線１８８及び「補元」ビット線１９０の間に位置されている。「真」ビット線１８８の電圧はテストパッド１７２を介してモニタすることが可能であり、一方「補元」ビット線１９０の電圧はテストパッド１７４を介してモニタすることが可能である。
【００３０】
トランジスタ１７７及び１７８のゲートはワード線バス１８９へ接続しており、その電圧は所望により例えばＶcc等の供給電圧（電源電圧）へ接続することも可能なテストパッド１８６を介してモニタすることが可能である。列選択トランジスタ２０６及び１９４のゲートは列バス１９２によって共通接続されており且つ図示したようにＶcc電圧へプルアップされている。トランジスタ２００，２０２，２０４及びインバータ１９６から構成されている「真」書込ドライバはトランジスタ２００及び２０２の第一ソース／ドレインを介して「真」供給バス信号１９８が供給される。「真」書込ドライバはトランジスタ２００及び２０２の第二ソース／ドレイン及びトランジスタ２０４の第一ソース／ドレインによって列選択トランジスタ１９４へ接続している。トランジスタ２０４の第二ソース／ドレインは接地電圧Ｖssへ接続している。ブロック２２０によって与えられる「補元」データバス２２４は、インバータ１９６を介してトランジスタ２００のゲートへ信号を供給し且つトランジスタ２０２及び２０４のゲートへ信号を供給する。トランジスタ２１０，２１２，２１４及びインバータ２０８から構成されている「補元」書込ドライバはトランジスタ２１０及び２１２の第一ソース／ドレインを介して「補元」供給バス信号２１６が供給される。「補元」書込ドライバはトランジスタ２１０及び２１２の第二ソース／ドレイン及びトランジスタ２１４の第一ソース／ドレインによって負荷トランジスタ２０６へ接続している。トランジスタ２１４の第二ソース／ドレインは接地電圧Ｖssへ接続している。ブロック２２０の図３の回路によって与えられるデータバス２２２がインバータ２０８を介してトランジスタ２１０のゲートへ信号を与え且つトランジスタ２１４及び２１２のゲートへ信号を与える。ブロック２２０の図３の回路は、メモリ装置のＤＱピンとすることの可能なテストパッド２１８へ供給されるＤＱ入力信号２１９によって駆動される。ブロック２２０のデータバス２２２出力信号は図３のデータバス信号１３０と類似している。同様に、ブロック２２０の「補元」データバス２２４は図３の「補元」データバス信号１０２と類似している。
【００３１】
図６のダミーメモリ構成体回路１７０は、テストパッド２１８上に入力信号を供給した後にテストパッド１７２及び１７４上のビット線電圧レベルをモニタすることが可能であるという利点を提供している。更に、ワード線バス１８９をオフとしたままビット線のテストを行なうことが必要である場合には、テストパッド１８６上の信号を適宜操作することによって行なうことが可能である。例えば「真」アドレス及び「補元」アドレスが非活性化状態へジャムした場合又はテスト信号がメモリ装置の行デコード経路内の入力信号である場合等、長い書込テスト期間中に図１のワード線バス２２をターンオフすることが望ましい場合がある。従って、単一ビット解析、長い書込テスト、行と列との短絡及びその他のメモリ装置の欠陥を解析することが可能である。
【００３２】
本発明の内部セル電気測定を行なわせるテストモードは集積回路メモリ装置の内部セル性能を特性付けるための多様な適用場面において使用することが可能である。歩留まり改善解析、信頼性解析、及び欠陥性メモリ装置の顧客／フィールドからの返品に対する欠陥解析は、本発明によって直接的に恩恵をこうむることが可能である。更に、本発明の効率は、単一ビット欠陥に関するより多くの統計的に有意性のあるデータを獲得するために従来のものよりもより多くのセルを検査することを可能としている。
【００３３】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明に基づく集積回路メモリ装置の単一ビットテスト回路を示した概略図。
【図１ａ】  ６Ｔメモリセルを示した概略図。
【図１ｂ】  本発明に基づく別個の読取及び書込バス回路を示した概略図。
【図１ｃ】  本発明に基づく結合させた読取及び書込バス回路を示した概略図。
【図１ｄ】  本発明に基づく図１ｃの回路と関連して使用すべき書込ドライバ回路を示した概略図。
【図２ａ】  本発明に基づいて供給バスをテストパッドへ物理的に接続させるための回路を示した概略図。
【図２ｂ】  本発明に基づいてダウンボンディングが必要とされないような態様で供給バスをテストパッドへ接続する回路を示した概略図。
【図２ｃ】  本発明に基づいてダウンボンディングが必要とされないような態様で供給バスをテストパッドへ接続する回路を示した概略図。
【図３】  本発明に基づくバッファ回路におけるデータを示した概略図。
【図４】  本発明に基づいて０ＶとＶTPとの間での動作を可能とする書込ドライバ回路を示した概略図。
【図５】  本発明に基づいてワード線ドライバの電源を変調用テストパッドへ接続する回路を示した概略図。
【図６】  本発明に基づくダミーメモリ構成体を示した概略図。
【符号の説明】
１０  単一ビットテスト回路
１２  モード信号
１４，１６  プルアップビット線負荷トランジスタ
１８  「真」ビット線
２０  「補元」ビット線
２４  メモリセル
２５，２６  抵抗
２７，２８，２９，３０  トランジスタ
３４，３６  列選択トランジスタ
３８  「真」書込バス
４０  「補元」書込バス
５０  「真」供給バス
５６  「補元」データバス
【図１】
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【図１ａ】
0003901250.tif 000003
【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図２ａ】
0003901250.tif 000007
【図２ｂ】
0003901250.tif 000008
【図２ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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