(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数の絶縁膜と、
前記複数の絶縁膜上に形成された表示層とを備え、
前記複数の絶縁膜のうちの最上層の絶縁膜は上面が平坦であり、
前記表示層の上面には、前記半導体基板又は前記複数の絶縁膜に形成された集積回路の回路情報を示すように凹凸による表示が施されていることを特徴とする半導体集積回路装置。
【請求項２】
前記絶縁膜は配線を含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記回路情報は回路要素の位置情報であることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記凹凸は前記回路要素の上方の領域に形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記凹凸は前記回路要素の周辺部の上方の領域に形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記凹凸は前記回路要素の外形線の上方の領域に形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項７】
前記最上層の絶縁膜の上面は化学機械研磨法により平坦化されていることを特徴とする請求項１〜６のいずれかに記載の半導体集積回路装置。
【請求項８】
半導体基板上に複数の絶縁膜を形成する工程と、
前記複数の絶縁膜のうちの最上層の絶縁膜の上面を平坦化する工程と、
前記最上層の絶縁膜上に表示層を形成する工程と、
前記表示層の上面に、前記半導体基板又は前記複数の絶縁膜に形成された集積回路の回路情報を示すように凹凸による表示を施す工程とを備えていることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図１９（ａ）は従来の半導体集積回路装置の断面構造を示しており、図１９（ａ）に示すように、半導体基板１００の上に第１層の絶縁膜１０１を介して第１層の配線１０２が形成され、該第１層の配線１０２の上に第２層の絶縁膜１０３を介して第２層の配線１０４が形成され、該第２層の配線１０４の上に第３層の絶縁膜１０５を介して第３層の第１の配線１０６Ａ及び第２の配線１０６Ｂが形成され、該第３層の第１及び第２の配線１０６Ａ，１０６Ｂの上に第４層の絶縁膜１０７が形成されている。
【０００３】
前記の半導体集積回路装置において、第３層の第１の配線１０６Ａと第２の配線１０６Ｂとは接続されていないが、その後、第１の配線１０６Ａと第２の配線１０６Ｂとを接続したい場合がある。このような場合が発生するのは次のような原因が考えられる。すなわち、例えば、▲１▼第１の配線１０６Ａと第２の配線１０６Ｂとは、本来接続されているべきであるが、プロセス上のミスや設計上のミスなどの理由により接続されていなかった場合、▲２▼特定の機能素子が所定の動作をしないときにバックアップ用の機能素子を接続するために配線を変更する場合、▲３▼同じ仕様の複数の半導体集積回路装置を作成しておいた後、一部の半導体集積回路装置の配線を変更することにより、異なる仕様の半導体集積回路装置を得たい場合などがある。また、図示は省略しているが、本来接続されるべきでない配線同士が何かの原因により接続されてしまったような場合に、配線の接続部を切断したい場合もある。
【０００４】
このような場合に、例えば集束イオンビーム装置（Focused Ion Beam : FIB）を用いて、第３層の第１の配線１０６Ａと第２の配線１０６Ｂとを接続したり、又は互いに接続されている配線同士を切断したりするが、配線の接続箇所又は切断箇所を特定する必要がある。そして、配線の接続箇所又は切断箇所を特定するためには、第４層の絶縁膜１０７の表面の凹凸形状から第１及び第２の配線１０６Ａ，１０６Ｂの位置及び形状を認識した後、第４層の絶縁膜１０７における第３層の配線の接続箇所又は切断箇所に相当する部分を削り取って、配線の接続箇所又は切断箇所を露出させる。
【０００５】
【発明が解決しようとする課題】
ところが、従来の半導体集積回路装置においては、第４層の絶縁膜１０７の表面の凹凸形状から第３層の第１の配線１０６Ａの位置と形状とを認識する場合、第１の配線１０６Ａの幅寸法がＬであるのに対して、第４層の絶縁膜１０７に形成された凸部の幅寸法はＭと認識され、該凸部の幅：Ｍは第１の配線１０６Ａの幅寸法：Ｌよりも大きい。このため、第１の配線１０６Ａの形状及び位置の認識精度が十分ではないという問題がある。特に、デザインルールが微細になってくると、第４層の絶縁膜１０７に形成される凸部同士が接近してくるため、第４層の絶縁膜１０７に形成される凹凸形状が少なくなるので、第４層の絶縁膜１０７に形成される凸部によって第１の配線１０６Ａの形状及び位置を特定することが困難であるという問題がある。
【０００６】
また、上層の配線層に形成された配線の形状及び位置は特定できても、下層の配線層になればなるほど、最上層の絶縁膜に形成される凹凸によって配線の形状及び位置を特定することが困難であるという問題もある。
【０００７】
さらに、図１９（ｂ）に示すように、近時は、第２、第３及び第４層の絶縁膜１０３，１０５，１０７に対してＣＭＰ（化学機械研磨）を行なうことがあるが、ＣＭＰにより絶縁膜が平坦化されると、絶縁膜の表面に凹凸形状が現われないので、第１の配線１０６Ａの形状及び位置の特定が不可能になるという問題もある。
【０００８】
前述した問題は、絶縁膜の下側に形成された配線の形状及び位置を特定する場合に限られず、絶縁膜の下側に形成されるトランジスタ、メモリセル、機能ブロックなどのように、論理回路を構成する論理要素の種類、形状及び位置を特定する場合にも該当する問題である。
【０００９】
前記に鑑み、本発明は、絶縁膜によって覆われている半導体基板又は回路要素の種類、形状若しくは位置などの半導体情報を確実に特定できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、請求項１の発明が講じた解決手段は、半導体集積回路装置を、半導体基板と、前記半導体基板上に形成されており回路素子及び機能領域などの回路要素よりなる集積回路と、前記集積回路の上方に形成されており、前記半導体基板又は回路要素の種類、形状若しくは位置などの半導体情報を示す凹凸状の表示部を有する表示層とを備えている構成とするものである。
【００１１】
請求項１の構成により、集積回路の上方に、半導体基板又は回路要素の半導体情報を示す凹凸状の表示部を有する表示層が形成されているため、表示部に基づいて半導体基板又は回路要素の種類、形状若しくは位置などの半導体情報を的確に認識することができる。
【００１２】
請求項２の発明は、請求項１の構成に、前記表示層は、前記集積回路の上に形成された平坦な層の上に形成されている構成を付加するものである。
【００１３】
請求項３の発明は、請求項１の構成に、前記表示層は、前記集積回路の上に形成され且つ化学機械研磨法により表面が平坦化された層の上に形成されている構成を付加するものである。
【００１４】
請求項４の発明は、請求項１の構成に、前記表示部は、前記表示層における前記回路要素の上方に形成されている構成を付加するものである。
【００１５】
請求項５の発明は、請求項１の構成に、前記表示部は、前記表示層における前記回路要素の周辺部の上方に形成されている構成を付加するものである。
【００１６】
請求項６の発明は、請求項１の構成に、前記表示部は、前記表示層における前記回路要素の外形線の上方に形成されている構成を付加するものである。
【００１７】
請求項７の発明は、請求項１の構成に、前記半導体情報は、前記集積回路の設計データの位置アドレスである構成を付加するものである。
【００１８】
請求項８の発明が講じた解決手段は、半導体集積回路装置の製造方法を、半導体基板上に、回路素子や機能領域などの回路要素よりなる集積回路を形成する工程と、前記集積回路の上方に、前記半導体基板又は回路要素の種類、形状若しくは位置などの半導体情報を示す凹凸状の表示部を有する表示層を形成する工程とを備えている構成とするものである。
【００１９】
請求項８の構成により、集積回路の上方に、半導体基板又は回路要素の半導体情報を示す凹凸状の表示部を有する表示層を形成するため、表示部に基づいて半導体基板又は回路要素の種類、形状若しくは位置などの半導体情報を的確に認識することができる。
【００２０】
【発明の実施の形態】
以下、本発明の各実施形態に係る半導体集積回路装置について説明する。
【００２１】
（第１の実施形態）
第１の実施形態に係る半導体集積回路装置は、配線領域を表示する表示層を有している。
【００２２】
図１（ｃ）は、第１の実施形態に係る半導体集積回路装置の断面構造を示しており、図１（ａ）〜（ｃ）は第１の実施形態に係る半導体集積回路装置の製造方法の各工程を示している。
【００２３】
まず、図１（ａ）に示すように、半導体基板１０の上に第１層の絶縁膜１１を介して第１層の配線１２を形成した後、該第１層の配線１２の上に第２層の絶縁膜１３を介して第２層の配線１４を形成する。その後、第２層の配線１４の上に第３層の絶縁膜１５を介して第３層の配線１６を形成した後、該第３層の配線１６の上に第４層の絶縁膜１７を形成する。その後、第４層の絶縁膜１７の上に配線の形状及び位置などを表示する表示部が形成される絶縁膜よりなる表示層１８を形成する。
【００２４】
次に、図１（ｂ）に示すように、表示層１８の上に、配線の位置や形状を表示する配線表示部２０（図１（ｃ）を参照）と対応する領域に開口部１９ａを有するレジストパターン１９を形成する。レジストパターン１９の開口部１９ａは以下のような基準で設ける。すなわち、図２は、第１層の配線２１、第２層の配線２２及び第３層の配線２３の配線パターンを示しており、図３は、図２に示す第１層〜第３層の配線２１，２２，２３のうち将来認識する必要が発生する可能性のある配線部分と対応する領域に開口部１９ａを有するレジストパターン１９の平面構造を示している。尚、図１（ｂ）におけるレジストパターン１９は、図３におけるＩ−Ｉ線の断面構造と対応している。
【００２５】
次に、レジストパターン１９をマスクとして表示層１８に対してエッチングを行なって、図１（ｃ）に示すような凹状の配線表示部２０を形成する。
【００２６】
第１の実施形態によると、表示層１８における配線表示部２０は、図２に示す第１層〜第３層の配線２１，２２，２３のうち将来認識する必要が発生する可能性のある配線部分と対応しているため、配線表示部２０によって第１層〜第３層の配線２１，２２，２３の形状及び位置を認識することができるので、第１層〜第３層の配線２１，２２，２３における接続箇所及び切断箇所を確実に特定することができる。
【００２７】
尚、配線表示部２０は、凹状に限られず、凸状でもよいし、表示層１８の所定領域が開口した形状でもよい。
【００２８】
（第２の実施形態）
第２の実施形態に係る半導体集積回路装置はコンタクト領域を表示する表示層を有している。
【００２９】
図４は、第２の実施形態に係る半導体集積回路装置における、第１層の配線２１、第２層の配線２２及び第３層の配線２３と、表示層１８の第１、第２及び第３のコンタクト表示部２４ａ，２４ｂ，２４ｃとを重ねて示している。第１のコンタクト表示部２４ａは第１層の配線２１と第２層の配線２２とのコンタクト領域を表示し、第２のコンタクト表示部２４ｂは第２層の配線２２と第３層の配線２４とのコンタクト領域を表示し、第３のコンタクト表示部２４ｃは第１層の配線２１と第３層の配線２３とのコンタクト領域を表示している。
【００３０】
尚、第１の実施形態における表示層の上に、ポリイミドなどよりなる中間層を介して第２の実施形態に係る表示層を形成してもよい。このようにすると、第１〜第３層の配線及びこれらの配線同士を接続するコンタクトの形状及び位置を認識できるので、図１７において、第１の信号線１と第２の信号線２Ａとをコンタクト２を介して接続するべきであったところを間違って、第１の信号線１と第２の信号線２Ａ及び第３の信号線２Ｂとをコンタクト２を介して接続してしまったような場合、第３の信号線２Ｂを露出させて該第３の信号線２Ｂを切断することが容易になる。
【００３１】
（第３の実施形態）
第３の実施形態は、半導体集積回路装置に形成されたトランジスタ領域を表示する表示層を有している。
【００３２】
図５は第３の実施形態に係る半導体集積回路装置におけるトランジスタ領域２５を示しており、図５において、２６は配線、２７はゲート電極領域、２８はドレイン領域、２９はソース領域、３０はドレインコンタクト領域、３１はソースコンタクト領域を表している。
【００３３】
図６（ａ），（ｂ）は、第３の実施形態に係る半導体集積回路装置の表示層１８に形成されるトランジスタ領域表示部の第１の例を示しており、図６（ａ），（ｂ）において、３２ａはゲート電極領域２７を表示する凹状のゲート電極表示部、３２ｂはドレインコンタクト領域３０を表示する凹状のドレインコンタクト表示部、３２ｃはソースコンタクト領域３１を表示する凹状のソースコンタクト表示部である。
【００３４】
図７（ａ），（ｂ）は、第３の実施形態に係る半導体集積回路装置の表示層１８に形成されるトランジスタ領域表示部の第２の例を示しており、図７（ａ），（ｂ）において、３３ａはゲート電極領域２７を表示する凸状又は平坦状のゲート電極表示部、３３ｂはドレイン領域２８を表示する凹状のドレイン表示部、３３ｃはソース領域２９を表示する凹状のソース表示部である。
【００３５】
図８（ａ），（ｂ）は、第３の実施形態に係る半導体集積回路装置の表示層１８に形成されるトランジスタ領域表示部の第３の例を示しており、図８（ａ），（ｂ）において、３４ａはゲート電極領域２７を表示する凸状又は平坦状のゲート電極表示部、３４ｂはドレイン領域２８を表示する凹状のドレイン表示部、３４ｃはソース領域２９を表示する凹状のソース表示部、３４ｄはドレインコンタクト領域３０を表示する凸状又は平坦状のドレインコンタクト表示部、３４ｅはソースコンタクト領域３１を表示する凸状又は平坦状のソースコンタクト表示部である。
【００３６】
第３の実施形態によると、トランジスタの特性が満足できないため該トランジスタの構造を解析したい場合、又は、論理回路における特定のトランジスタが正常に動作していないと思われるため該トランジスタを論理回路から除外したい場合などに、該当するトランジスタのゲート電極の位置及び形状を認識できるので、例えば、該当するトランジスタのゲート電極を確実に切断することができる。
【００３７】
（第４の実施形態）
第４の実施形態は、半導体集積回路装置に形成されたＤＲＡＭのメモリセル領域を表示する表示層を有している。
【００３８】
図９は、第４の実施形態に係る半導体集積回路装置の表示層１８に形成されるメモリセル表示部の第１の例を示しており、図９において、３５はＤＲＡＭのメモリセル領域、３６ａはメモリセル領域３５の種類を表示するメモリセル種類表示部、３６ｂはメモリセル領域３５の内部位置を特定する目盛りとなるメモリセル内部位置表示部である。
【００３９】
図１０は、第４の実施形態に係る半導体集積回路装置の表示層１８に形成されるメモリセル表示部の第２の例を示しており、図１０において、３７ａはメモリセル領域のコーナー部を表示するメモリセルコーナー表示部、３７ｂはメモリセル領域の側辺の中央部の位置を表示するメモリセル側辺中央表示部、３７ｃはメモリセル領域の内部位置を表示する目盛りとなるメモリセル内部位置表示部、３７ｄは目盛りセル領域の中央部を表示するメモリセル中央表示部である。
【００４０】
図１１は、第４の実施形態に係る半導体集積回路装置の表示層１８に形成されるメモリセル表示部の第３の例を示しており、図１１において、３８はメモリセル領域の輪郭形状及び内部位置を特定する目盛りとなる碁盤状のメモリセル位置表示部である。
【００４１】
図１２は、第４の実施形態に係る半導体集積回路装置の表示層１８に形成されるメモリセル表示部の第４の例を示しており、図１２において、Ａ，Ｂ，Ｃ，……，はメモリセルの位置及び種類を表示するメモリセル表示部である。
【００４２】
ＤＲＡＭは多数のメモリセルによって構成されているため、不良のメモリセルの位置を特定することは困難であるが、第４の実施形態によると、不良のメモリセルの位置を特定する作業が容易になる。
【００４３】
（第５の実施形態）
第５の実施形態は、半導体集積回路装置に形成された半導体チップを表示する表示層を有している。
【００４４】
図１３は、第５の実施形態に係る半導体集積回路装置の表示層１８に形成される表示部の例を示しており、図１３において、Ａ１１，Ａ１２，Ａ１３，Ｂ１１，……，Ｄ３２，Ｄ３３は半導体ウェハ３９上に形成された半導体チップの種類又は位置を表示する半導体チップ表示部である。
【００４５】
半導体集積回路装置の製造プロセスにおいて、半導体ウェハ３９のＡ、Ｂ、Ｃ，Ｄの各領域毎に、例えば不純物のイオン注入量を変化させ、しきい値電圧ひいては駆動電圧が異なる複数種類のＭＯＳトランジスタを有する半導体チップを製造する場合があるが、表示層に図１３に示すような半導体チップ表示部Ａ１１，Ａ１２，……，Ｄ３３を設けると、各半導体チップが半導体ウェハ３９上のいずれの領域において製造されたかを確実に認識することができる。
【００４６】
（第６の実施形態）
第６の実施形態に係る半導体集積回路装置は機能ブロックの位置を表示する表示層を有している。
【００４７】
図１４は、第６の実施形態に係る半導体集積回路装置に形成される機能ブロックの領域を示しており、図１４において、Ａ，Ｂ，Ｃ，Ｄ，Ｅは機能ブロックの種類を表示している。図１５は、表示層に形成された、機能ブロックの位置アドレスを表示する機能ブロック表示部４０を示している。
【００４８】
第６の実施形態によると、機能ブロック表示部４０により機能ブロックの位置アドレスを認識できるので、機能ブロックＡ〜Ｅの種類、位置及び機能ブロックＡ〜Ｅ内部の位置を特定することができる。
【００４９】
（第７の実施形態）
第７の実施形態に係る半導体集積回路装置は半導体チップにおける位置情報を表示する表示層を有している。
【００５０】
図１６は、第７の実施形態に係る半導体集積回路装置の表示層１８に形成される半導体チップ情報表示部の例を示しており、図１６において、４１ａは半導体チップの輪郭を表示するチップ輪郭表示部、４１ｂ半導体チップにおける位置を特定する目盛りとなるチップ位置表示部である。
【００５１】
半導体チップに形成される、機能素子の種類及び位置、配線の始点、終点及び幅、コンタクトの位置などの各種の半導体チップ情報は、Ｘ軸方向及びＹ軸方向の距離に基づく設計データとして保存されている。従って、図１６に示すチップ輪郭表示部４１ａ及びチップ位置表示部４１ｂにより認識される位置情報と、設計データから読み出した位置情報とを照合することにより、半導体チップ情報を実際の半導体チップ上において特定することができる。一例を挙げると、図１８に示すように、半導体チップ４上に形成された特定のコンタクト５の位置が設計データからＸ方向の距離＝１０１０、Ｙ軸方向の距離＝２２５であると分かると、図１６に示すチップ輪郭表示部４１ａ及びチップ位置表示部４１ｂから、半導体チップ４における特定のコンタクト５の位置を特定することができる。
【００５２】
尚、前記各実施形態においては、図示はしていないが、必要に応じて、表示層１８の上にポリイミドなどよりなる保護膜を形成してもよい。また、各表示部が形成される表示層は絶縁膜が好ましいが、必ずしも絶縁膜でなくてもよい。例えば、金属膜の上に各表示部を凸状で形成すると、光学顕微鏡による認識が容易になる。
【００５３】
また、前記各実施形態においては、最上層の絶縁膜の上に、表示部を形成するための専用の表示層１８を設けたが、最上層又は中間層に形成される絶縁膜に前述した各表示部を形成してもよい。
【００５４】
また、前記各実施形態において、表示層１８に形成される各表示部の形状については、凸状又は凹状でもよいし、表示層に形成された開口部でもよい。
【００５５】
さらに、表示層１８に形成される各表示部の線幅については、例えば０．５μｍ程度に細くすると、位置精度が向上して誤差が低減する一方、例えば数μｍ程度に太くすると、低い倍率の顕微鏡で認識できるので広い範囲を一度に検索することができる。
【００５６】
【発明の効果】
請求項１の発明に係る半導体集積回路装置によると、表示層に形成されている表示部に基づいて半導体基板又は回路要素の半導体情報を認識することができるため、絶縁膜によって覆われている半導体基板又は回路要素の種類、形状若しくは位置などを的確に認識することができるので、半導体基板や論理回路の特性を分析したり、論理回路の配線の接続状態を変更したり、論理回路の不良箇所の解析を行なったりする作業が容易になる。
【００５７】
請求項２の発明に係る半導体集積回路装置によると、表示層は集積回路の上側に形成された平坦な層の上に形成されているため、表示層の下側の平坦な層により半導体基板又は回路要素の半導体情報を的確に認識することができない場合でも、表示層の表示部によって半導体情報を認識することが可能になる。
【００５８】
請求項３の発明に係る半導体集積回路装置によると、表示層は化学機械研磨法により表面が平坦化された層の上に形成されているため、化学研磨法により平坦化された層により半導体基板又は回路要素の半導体情報を的確に認識することができない場合でも、表示層の表示部によって半導体情報を認識することが可能になる。
【００５９】
請求項４の発明に係る半導体集積回路装置によると、表示部は回路要素の上に形成されているため、該表示部によって回路素子及び機能領域などの回路要素を認識することができる。
【００６０】
請求項５の発明に係る半導体集積回路装置によると、表示部は回路要素の周辺部の上に形成されているため、該表示部によって回路素子及び機能領域などの回路要素を認識することができる。
【００６１】
請求項６の発明に係る半導体集積回路装置によると、表示部は回路要素の外形線の上に形成されているため、該表示部によって回路素子及び機能領域などの回路要素の外形線を認識することができる。
【００６２】
請求項７の発明に係る半導体集積回路装置によると、半導体情報は集積回路の設計データの位置アドレスであるため、表示層の表示部と設計データの位置アドレスとを照合することによって、集積回路を構成する回路要素の位置等を認識することができる。
【００６３】
請求項８の発明に係る半導体集積回路装置の製造方法によると、半導体基板又は回路要素の種類、形状若しくは位置などの半導体情報を的確に認識することができる表示部を有する表示層を形成することができるので、請求項１の発明に係る半導体集積回路装置を確実に製造することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体集積回路装置及びその製造方法の各工程を示す断面図である。
【図２】前記第１の実施形態に係る半導体集積回路装置に形成される各層の配線を示す平面図である。
【図３】前記第１の実施形態に係る半導体集積回路装置の製造方法に用いるレジストパターンの平面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路装置に形成される各層の配線、コンタクト及びコンタクト表示部を示す平面図である。
【図５】本発明の第３の実施形態に係る半導体集積回路装置のトランジスタ領域を示す平面図である。
【図６】前記第３の実施形態に係る半導体集積回路装置に形成されるトランジスタ領域表示部の第１の例を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）におけるVI−VI線の断面図である。
【図７】前記第３の実施形態に係る半導体集積回路装置に形成されるトランジスタ領域表示部の第２の例を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）におけるVII −VII 線の断面図である。
【図８】前記第３の実施形態に係る半導体集積回路装置に形成されるトランジスタ領域表示部の第３の例を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）におけるVIII−VIII線の断面図である。
【図９】本発明の第４の実施形態に係る半導体集積回路装置に形成されるメモリセル表示部の第１の例を示す平面図である。
【図１０】本発明の第４の実施形態に係る半導体集積回路装置に形成されるメモリセル表示部の第２の例を示す平面図である。
【図１１】本発明の第４の実施形態に係る半導体集積回路装置に形成されるメモリセル表示部の第３の例を示す平面図である。
【図１２】本発明の第４の実施形態に係る半導体集積回路装置に形成されるメモリセル表示部の第４の例を示す平面図である。
【図１３】本発明の第５の実施形態に係る半導体集積回路装置に形成される半導体チップ表示部を示す平面図である。
【図１４】本発明の第６の実施形態に係る半導体集積回路装置に形成される機能ブロックの領域を示す平面図である。
【図１５】前記第６の実施形態に係る半導体集積回路装置に形成される機能ブロックを示す平面図である。
【図１６】本発明の第７の実施形態に係る半導体集積回路装置に形成される半導体チップ情報表示部を示す平面図である。
【図１７】前記第１及び第２の実施形態に係る半導体集積回路装置に形成される表示部の使用方法を説明する平面図である。
【図１８】前記第７の実施形態に係る半導体集積回路装置に形成される表示部の使用方法を説明する平面図である。
【図１９】（ａ），（ｂ）は従来の半導体集積回路装置の断面図である。
【符号の説明】
１０  半導体基板
１１  第１層の絶縁膜
１２  第１層の配線
１３  第２層の絶縁膜
１４  第２層の配線
１５  第３層の絶縁膜
１６  第３層の配線
１７  第４層の絶縁膜
１８  表示層
１９  レジストパターン
１９ａ  開口部
２０  配線表示部
２１  第１層の配線
２２  第２層の配線
２３  第３層の配線
２４ａ  第１のコンタクト表示部
２４ｂ  第２のコンタクト表示部
２４ｃ  第３のコンタクト表示部
２５  トランジスタ領域
２６  配線
２７  ゲート電極領域
２８  ドレイン領域
２９  ソース領域
３０  ドレインコンタクト領域
３１  ソースコンタクト領域
３２ａ  ゲート電極表示部
３２ｂ  ドレインコンタクト表示部
３２ｃ  ソースコンタクト表示部
３３ａ  ゲート電極表示部
３３ｂ  ドレイン表示部
３３ｃ  ソース表示部
３４ａ  ゲート電極表示部
３４ｂ  ドレイン表示部
３４ｃ  ソース表示部
３４ｄ  ドレインコンタクト表示部
３４ｅ  ソースコンタクト表示部
３５  メモリセル領域
３６ａ  メモリセル種類表示部
３６ｂ  メモリセル内部位置表示部
３７ａ  メモリセルコーナー表示部
３７ｂ  メモリセル側辺中央表示部
３７ｃ  メモリセル内部位置表示部
３７ｄ  メモリセル中央表示部
３８  メモリセル位置表示部
３９  半導体ウェハ
４０  機能ブロック表示部
４１ａ  チップ輪郭表示部
４１ｂ  チップ位置表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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