(57)【特許請求の範囲】
【請求項１】
信号配線に接続された複数個の半導体集積回路が回路基板に搭載された電子回路であって、
前記信号配線の内の少なくとも一つは、前記所定の半導体集積回路から別の半導体集積回路に至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還するダミー配線であり、
前記所定の半導体集積回路は、
信号遷移時間を可変に設定できる出力回路と、
前記信号遷移時間の設定動作に利用するためのテスト信号を発生する信号発生回路と、
前記テスト信号を前記ダミー配線に出力する出力端子と、
前記ダミー配線から帰還されたテスト信号を入力し、前記出力端子から出力したテスト信号に対する前記入力テスト信号の遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための前記信号遷移時間を決定し、前記出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する制御手段と、
を有する電子回路。
【請求項２】
信号配線に接続された複数個の半導体集積回路が回路基板に搭載された電子回路であって、
前記信号配線の内の少なくとも一つは、前記所定の半導体集積回路からコネクタに至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還するダミー配線であり、
前記所定の半導体集積回路は、
信号遷移時間を可変に設定できる出力回路と、
前記信号遷移時間の設定動作に利用するためのテスト信号を発生する信号発生回路と、
前記テスト信号を前記ダミー配線に出力する出力端子と、
前記ダミー配線から帰還されたテスト信号を入力し、前記出力端子から出力したテスト信号に対する前記入力テスト信号の遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための信号遷移時間を決定し、前記出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する制御手段と、
を有する電子回路。
【請求項３】
前記半導体集積回路はメモリアクセスの指示に応答してメモリアクセスに必要なデータ、アドレス信号及びストローブ信号のインタフェース制御を行うメモリコントローラであり、
前記コネクタはメモリモジュールが装着される装着コネクタである請求項２記載の電子回路。
【請求項４】
前記出力回路は、
書込みデータの出力に対するデータストローブ信号の出力回路である請求項３記載の電子回路。
【請求項５】
前記半導体集積回路はメモリモジュールを構成する複数個のメモリチップであり、
前記コネクタは各メモリチップをアクセス可能に外部に接続する接続コネクタである請求項２記載の電子回路。
【請求項６】
前記出力回路は、
前記メモリチップから読み出されるデータの外部出力に対するデータストローブ信号の出力回路である請求項５記載の電子回路。
【請求項７】
メモリコントローラが搭載されたマザーボードと、複数個のメモリが搭載され前記メモリコントローラにインタフェースされたメモリモジュールとを含む電子回路であって、
前記メモリから前記メモリコントローラに至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還する第１のダミー配線と、
前記メモリコントローラから前記メモリに至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還する第２のダミー配線と、
を有し、
前記メモリは、
信号遷移時間を可変に設定できる第１出力回路と、
前記信号遷移時間の設定動作に利用するためのテスト信号を発生する第１信号発生回路と、
前記第１信号発生回路から前記第１のダミー配線に出力されて帰還されたテスト信号の伝播遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための信号遷移時間を決定し、前記第１出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する第１制御手段と、
を有し、
前記メモリコントローラは、
信号遷移時間を可変に設定できる第２出力回路と、
前記信号遷移時間を設定するためのテスト信号を発生する第２信号発生回路と、
前記第２信号発生回路から前記第２のダミー配線に出力されて帰還されたテスト信号の伝播遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための信号遷移時間を決定し、前記第２出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する第２制御手段と、
を有する電子回路。
【請求項８】
前記第１出力回路は、メモリからの読み出したデータに対するデータストローブ信号の出力回路であり、
前記第２出力回路は、書込みデータの出力に対するデータストローブ信号の出力回路である請求項７記載の電子回路。
【請求項９】
メモリコントローラが搭載されたマザーボードと、複数個のメモリが搭載され前記メモリコントローラにコネクタを介してインタフェースされたメモリモジュールとを含む電子回路であって、
前記メモリコントローラから前記メモリに至る信号配線経路を模擬して帰還する第１のダミー配線と、
前記メモリから前記メモリコントローラに至る信号配線経路上における前記メモリコントローラから前記コネクタまでの信号配線経路を模擬して帰還する第２のダミー配線と、
を有し、
前記メモリは信号遷移時間を可変に設定できる第１出力回路を有し、
前記メモリコントローラは、
信号遷移時間を可変に設定できる第２出力回路と、
前記信号遷移時間の設定動作に利用するためのテスト信号を発生する信号発生回路と、
前記信号発生回路から第１のダミー配線に出力されて帰還されたテスト信号と前記信号発生回路から第２のダミー配線に出力されて帰還されたテスト信号との伝播時間の差を計測し、得られた伝播時間の差を用いて前記コネクタにおける信号の反射を抑制するための信号遷移時間を決定し、前記第１出力回路から送出する信号の信号遷移時間を、該決定した信号遷移時間に設定する第１制御手段と、
前記信号発生回路から前記第２のダミー配線に出力されて帰還されたテスト信号の伝播遅延時間を計測し、得られた遅延時間を用いて前記コネクタにおける信号の反射を抑制するための信号遷移時間を決定し、前記第２出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する第２制御手段と、
を有する電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号伝送線における特性インピーダンスの不連続若しくはミスマッチングなどによる信号の反射、それにともなうリンギングを緩和する技術に関し、半導体集積回路、電子回路、メモリモジュール、メモリモジュールを搭載したマザーボードなどに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体デバイスの高速化及び低電源電圧化などにより半導体デバイス間の伝送信号はＴＴＬインタフェースから更に小振幅化される傾向にある。これにより、半導体デバイス間の信号伝送で生ずる反射の影響が相対的に大きくなり、半導体デバイスは伝送される信号論理値の判定に誤りを生じ易くなり、半導体デバイスや電子回路の動作の信頼性を低下させ、また、半導体デバイスの動作の高速化を妨げることにもなる。
【０００３】
そのようなインピーダンスミスマッチングに着目した従来技術として特開平１０−４１８０３号公報に記載のものがある。これは、インピーダンスマッチングの一つの要素である半導体デバイスそれ自体の出力インピーダンスに着目したものである。すなわち、プロセスばらつき等によって半導体デバイスの出力インピーダンスを均一にすることは難しく、仮に均一にできてもパッケージやプリント基板のインダクタンス成分などによってマッチングがずれる可能性がある。そこで、半導体デバイスを製造した後に出力インピーダンスを可変できるように、出力回路の最終出力段トランジスタの数を制御可能にしたものである。
【０００４】
【発明が解決しようとする課題】
一般に、有限長の伝送線路をその特性インピーダンスに等しい負荷で終端させれば電圧波や電流波の伝わり方が無限長線路の場合と同じになる、とされる。そのようなインピーダンスマッチングによって、伝送線路上における電圧反射などによる信号波形のリンギング（減衰的に振動する歪み）の発生を抑える事が可能になる。
【０００５】
しかしながら、電子回路等の伝送線路は種々のバス接続によって複雑に分岐されて多数の回路やデバイスに共有される場合が多く、また、電子回路の構成もマザーボードにドータボードやメモリモジュールを搭載するという構成が広く採用されている。このため、伝送線路の分岐点やコネクタの接続点で生ずる特性インピーダンスの不整合点が多数存在することが予想される。このときにも、インピーダンスマッチングを最優先とするならば、特性インピーダンスの不整合点毎にスタブ抵抗や終端抵抗を設ければよいが、随所に抵抗を配置すると不所望な信号伝播遅延や信号減衰が増え、逆に、小信号振幅による高速動作を実現できなくなることが本発明者によって見出された。すなわち、動作速度が高められ、電子回路の規模が大きくなり、システムが複雑化し、バスの構成や回路基板が階層的に構成され、また、デバイスや回路基板には製造誤差や温度特性等のあることを考慮すると、インピーダンスマッチングの完全化には限界のあることが見出された。
【０００６】
そこで本発明者は半導体デバイスのスルーレートに着目した。ここで、スルーレートとは、信号遷移時間若しくは単位時間当りの出力電圧の変化率として把握する事ができる。半導体デバイスにおける出力信号のスルーレートは半導体デバイスの製造ばらつき、電源電圧、雰囲気温度等によって変わる。本発明者は、ＳＳＴＬインタフェースの特定の実装系をシミュレーションした。これによれば、スルーレートを例えば８Ｖ／ｎｓ（立ち上がり時間０．２５ｎｓ）にした場合は伝送波形にリンギングが見られるが、スルーレートを２．４Ｖ／ｎｓ（立ち上がり時間０．９ｎｓ）に抑えると、伝送波形のリンギングが緩和された。このリンギングは実装配線上での信号反射に起因することが本発明者によって明らかにされた。リンギングが大きくなるとその信号によるタイミング指示若しくは論理値判定に誤りを生ずる虞がある。例えば高速にデータ転送されるデータのデータストローブ信号に比較的大きなリンギングを生ずると、データ送受信において誤動作を引き起こすことが懸念される。
【０００７】
このリンギングの程度（反射の程度）は実装系の状態に応じて異なるから、スルーレートを固定している半導体デバイスではスルーレートをリンギングの出易い（反射の起きやすい）実装系からリンギングの出難い（反射の起きにくい）実装系まで幅広く対応させる事は難しい。
【０００８】
この点に関し、特開平９−３０７４１９号公報には、伝送速度や伝送路の分岐数がユーザによって異なるという点に着目して、立ち上がり波形のスルーレートを可変に設定可能とした、オープンドレインバッファの記載がある。これはオープンドレイントランジスタをスイッチ制御する回路の動作遅延を大きくする事によってスルーレートを小さくし、逆にその回路の動作遅延を小さくする事によってスルーレートを大きくすることを可能にするものである。
【０００９】
しかしながら、上記従来技術では、オープンドレイントランジスタの制御電圧を生成するコントローラを設け、回路を使用する温度環境条件やプロセス条件を検出した結果に基づいて前記コントローラが制御電圧を制御してスルーレートを決めるようになっており、実装系の状態に応じてスルーレートを自動的に制御することは行われていない。本発明者による前述の検討結果に鑑みれば、小信号振幅による高速動作という要求の下では、インピーダンスマッチングの完全化は実現し難く、そのようなときに、データ送受信における誤動作の虞を未然に防止するには、実装系の状況に応じてスルーレートを自動的に制御できるようにすることが必要になる。
【００１０】
本発明の目的は、小信号振幅で高速動作される場合にも、伝送線上で生ずるリンギングを実装系の状況に即して抑制する事を可能にする半導体集積回路、そして電子回路を提供することにある。
【００１１】
本発明の別の目的は、実装系の状況に拘わらず、伝送線を伝播する信号によるタイミング指示若しくは信号の論理値判定に対する誤りを緩和させる事ができる半導体集積回路、更には電子回路を提供することにある。
【００１２】
本発明のその他の目的は、実装系の状況に応じてスルーレートを自動的に制御可能にする半導体集積回路、そして電子回路を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
本発明は半導体集積回路若しくは電子回路に、出力信号のスルーレートを実装系若しくは信号伝播系に合わせて制御するための機能を持たせるものである。
【００１６】
この観点による第１の発明は、スルーレート可変のデータ出力回路を有し、実装配線を再現するダミー配線を使って、信号送出ポイントから信号反射ポイントまでの信号遅延時間を計測し、得られた遅延時間を用いて、送出する信号のスルーレートを決定する。例えば、信号の遷移時間を少なくとも信号送出ポイントから最近端の配線分岐までの信号遅延時間の２倍とする。
【００１７】
第１の発明においては、ダミー配線を用いて信号送出ポイントから反射ポイント例えば最近端の配線分岐までの信号遅延時間を計測し、少なくとも前記信号遅延時間の２倍の時間をスルーレートとするので、最近端の反射ポイントによる反射を緩和した信号伝送が可能となる。尚、緩和したい反射に対応する反射ポイントに対してダミー配線を作成する事により任意の反射ポイントによる反射を緩和するスルーレートが得られる。
【００１８】
第２の発明は、スルーレート可変のデータ出力回路を有し、また信号の受信端には波形の乱れを検出する手段を有し、波形の乱れを検出した場合は波形の乱れが検出されなくなるまで、信号送出側のスルーレートを緩和させる。
【００１９】
第２の発明においては、信号受信端において波形の乱れ（ハザード）を検出し、波形の乱れが出なくなるまでスルーレートを緩和するので、実動作において、信号受信端において波形の乱れのない信号伝送が可能となる。
【００２０】
第３の発明は、スルーレート可変のデータ出力回路を有し、データの送受信テストを行い、エラーが発見された場合にはエラーが発見されなくなるまでスルーレートを緩和させる。これにより、実動作において、送受信エラーの発生を低減若しくは抑えて信号伝送が可能となる。
【００２１】
上記第１乃至第３の何れの発明によっても、実装系に対して好適なスルーレートを用いて信号出力ができるので、多くの実装系に対して幅広く安定したデータ伝送ができる。更に、半導体集積回路や電子回路の信頼性は実装条件に殆ど影響されなくなる。換言すれば、広い実装条件に対応することが可能となる。
【００２２】
以下に、上記第１乃至第３の発明の具体的な態様を列挙する。
【００２７】
第１の発明《電子回路》上記半導体集積回路とその実装系を含めた観点の発明である電子回路は、信号配線に接続された複数個の半導体集積回路が回路基板に搭載される。前記信号配線の内の少なくとも一つは、前記所定の半導体集積回路から別の半導体集積回路に至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還するダミー配線である。前記所定の半導体集積回路は、信号遷移時間を可変に設定できる出力回路と、前記信号遷移時間の設定動作に利用するためのテスト信号を発生する信号発生回路と、前記テスト信号を前記ダミー配線に出力する出力端子と、前記ダミー配線から帰還されたテスト信号を入力し、前記出力端子から出力したテスト信号に対する前記入力テスト信号の遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための前記信号遷移時間を決定し、前記出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する制御手段とを有する。
【００２８】
マザーボード、メモリモジュール等のドータボードのコネクタを特性インピーダンス不整合点として認識した電子回路は、信号配線に接続された複数個の半導体集積回路が回路基板に搭載される。前記信号配線の内の少なくとも一つは、前記所定の半導体集積回路からコネクタに至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還するダミー配線である。前記所定の半導体集積回路は、信号遷移時間を可変に設定できる出力回路と、前記信号遷移時間の設定動作に利用するためのテスト信号を発生する信号発生回路と、前記テスト信号を前記ダミー配線に出力する出力端子と、前記ダミー配線から帰還されたテスト信号を入力し、前記出力端子から出力したテスト信号に対する前記入力テスト信号の遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための前記信号遷移時間を決定し、前記出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する制御手段とを有する。
【００２９】
マザーボードの観点に立ったとき、前記半導体集積回路はメモリアクセスの指示に応答してメモリアクセスに必要なデータ、アドレス信号及びストローブ信号のインタフェース制御を行うメモリコントローラであり、前記コネクタはメモリモジュールが装着される装着コネクタである。このとき、前記出力回路は、例えば書込みデータの出力に対するデータストローブ信号の出力回路である。
【００３０】
メモリモジュールの観点に立ったとき、前記半導体集積回路はメモリモジュールを構成する複数個のメモリチップであり、前記コネクタは各メモリチップをアクセス可能に外部に接続する接続コネクタである。このとき、前記出力回路は、例えば前記メモリチップから読み出されるデータの外部出力に対するデータストローブ信号の出力回路である。
【００３１】
メモリモジュールとメモリコントローラの夫々が信号遷移時間設定のための遅延時間測定を行う観点に立つと、電子回路は、メモリコントローラが搭載されたマザーボードと、複数個のメモリが搭載され前記メモリコントローラにインタフェースされたメモリモジュールとを含む。電子回路は、前記メモリから前記メモリコントローラに至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還する第１のダミー配線と、前記メモリコントローラから前記メモリに至る信号配線経路上における所定の特性インピーダンス不整合点までの経路を模擬して帰還する第２のダミー配線とを有する。前記メモリは、信号遷移時間を可変に設定できる第１出力回路と、前記信号遷移時間の設定動作に利用するためのテスト信号を発生する第１信号発生回路と、前記第１信号発生回路から前記第１のダミー配線に出力されて帰還されたテスト信号の伝播遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための前記信号遷移時間を決定し、前記第１出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する第１制御手段とを有する。前記メモリコントローラは、信号遷移時間を可変に設定できる第２出力回路と、前記信号遷移時間を設定するためのテスト信号を発生する第２信号発生回路と、前記第２信号発生回路から前記第２のダミー配線に出力されて帰還されたテスト信号の伝播遅延時間を計測し、得られた遅延時間を用いて前記所定の特性インピーダンス不整合点における信号の反射を抑制するための前記信号遷移時間を決定し、前記第２出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する第２制御手段とを有する。
【００３２】
メモリコントローラがメモリモジュールのために信号遷移時間設定のための遅延時間測定を行う観点に立つと、電子回路は、メモリコントローラが搭載されたマザーボードと、複数個のメモリが搭載され前記メモリコントローラにコネクタを介してインタフェースされたメモリモジュールとを含む。電子回路は、前記メモリコントローラから前記メモリに至る信号配線経路を模擬して帰還する第１のダミー配線と、前記メモリから前記メモリコントローラに至る信号配線経路上における前記メモリコントローラから前記コネクタまでの信号配線経路を模擬して帰還する第２のダミー配線とを有する。前記メモリは信号遷移時間を可変に設定できる第１出力回路を有する。前記メモリコントローラは、信号遷移時間を可変に設定できる第２出力回路と、前記信号遷移時間の設定動作に利用するためのテスト信号を発生する信号発生回路と、前記信号発生回路から第１のダミー配線に出力されて帰還されたテスト信号と前記信号発生回路から第２のダミー配線に出力されて帰還されたテスト信号との伝播時間の差を計測し、得られた伝播時間の差を用いて前記コネクタにおける信号の反射を抑制するための信号遷移時間を決定し、前記第１出力回路から送出する信号の信号遷移時間を、該決定した信号遷移時間に設定する第１制御手段と、前記信号発生回路から前記第２のダミー配線に出力されて帰還されたテスト信号の伝播遅延時間を計測し、得られた遅延時間を用いて前記コネクタにおける信号の反射を抑制するための信号遷移時間を決定し、前記第２出力回路から送出する信号の前記信号遷移時間を、該決定した信号遷移時間に設定する第２制御手段とを有する。
【００４７】
【発明の実施の形態】
《スルーレートの可変制御》
図３には本発明に係る電子回路の一例としてメモリコントローラとＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）が実装状態で示される。マザーボード１には、メモリコントローラ２が実装され、このメモリコントローラ２に接続するコネクタ３がメモリスロットを構成する。前記コネクタ３に例えば４個のメモリモジュール４が装着されている。夫々のメモリモジュール４は、ドータボードとしてのモジュール基板５に複数個のＳＤＲＡＭ６を実装して構成される。特に図示はしないが、例えばマザーボード１にはＳＤＲＡＭ６のアクセス主体となるマイクロプロセッサやＤＭＡＣなどの半導体デバイスがバスを介してメモリコントローラ２に接続されている。ＳＤＲＡＭ６は例えばマイクロプロセッサのメインメモリ等に利用されるクロック同期動作される高速メモリである。メモリコントローラ２はマイクロプロセッサなどからのアクセス要求に応答してＳＤＲＡＭ６をアクセスするためのアドレス、データ、コマンド及びストローブ信号などのインタフェース制御を行う。
【００４８】
図４にはメモリコントローラとメモリモジュールとの間の信号伝送系を一つの信号分を代表として例示してある。その信号伝送系における信号インタフェースは、メモリモジュール向けの小振幅インタフェースであるＳＳＴＬ（Stub Series Terminated Transceiver logic）である。例えば、ＳＳＴＬ２（クラス２）における信号の規格では、ＶＴＴ＝１．２５ボルトに対して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨ（ハイ）レベルとみなされ、ＶＴＴに対して０．３５Ｖ以下のレベルすなわち０．９０ボルト以下のレベルがＬ（ロー）レベルとみなされる。
【００４９】
図４において１０はマザーボード1上に形成された特性インピーダンス５０Ωの伝送線（ボード配線）である。伝送線１０はメモリコントローラ２を基点に延在され、途中で順次コネクタ３の端子（コネクタ端子）３Ａを介して直列的にメモリモジュール４に接続され、終端抵抗Ｒｔｔを介して終端電圧ＶＴＴに接続される。
【００５０】
前記伝送線１０からコネクタ端子３Ａへの分岐（スタブ）ＳＴＢは、特性インピーダンス不整合点を構成するので、スタブＳＴＢでの電圧反射を抑える目的で、メモリコントローラ２側にスタブ抵抗Ｒｓｃが配置され、また、図５に例示されるようにメモリモジュール４のモジュール配線１１にも予めスタブ抵抗Ｒｓが配置されている。前記終端抵抗Ｒｔｔ、スタブ抵抗Ｒｓｃ，Ｒｓだけでは伝送線１０，１１に対するインピーダンスマッチングは完全化され難く、逆に完全化を企図して更に多くのスタブ抵抗を挿入すれば、ＳＳＴＬのような小信号振幅故に信号の減衰が大きくなり過ぎてしまう。
【００５１】
図６には出力回路の一例としてメモリモジュール４の出力回路が例示される。特に図示はしないがメモリコントローラ２の出力回路も同様に構成される。同図に示される出力回路１４はトライステート（３ステート）出力回路であり、最終出力段を構成する出力段回路１５、前記出力段回路１５の出力動作を制御するプリバッファ１６を有する。
【００５２】
出力段回路１５はｐチャンネル型ＭＯＳトランジスタＭ１とｎチャンネル型ＭＯＳトランジスタＭ２を直列接続したＣＭＯＳインバータによって構成される。ＶＤＤＱはＳＤＲＡＭの電源電圧、ＶＳＳＱは回路の接地電圧である。前記終端電圧ＶＴＴは電源電圧ＶＤＤＱの約半分の電圧とされる。
【００５３】
プリバッファ１６はナンドゲート１７、ノアゲート１８、及びインバータ１９を有し、データＤＯＪＴと出力制御信号ＤＯＣが入力される。出力制御信号ＤＯＣがＨレベルにされると、データＤＯＪＴが出力段回路１５の出力端子ＤＯＵＴから出力される。出力制御信号ＤＯＣがＬレベルのとき、ナンドゲート１７の出力信号ＤＯＢＰがＨレベル、ノアゲート１８の出力信号ＤＯＢＮがＬレベルになり、ＭＯＳトランジスタＭ１，Ｍ２は双方ともオフ状態になり、出力端子ＤＯＵＴは高出力インピーダンス状態（Ｈｉ−Ｚ）にされる。
【００５４】
図７には前記ナンドゲート１７の一例が示される。この回路は、ｐチャンネル型ＭＯＳトランジスタＭ３，Ｍ４とｎチャンネル型ＭＯＳトランジスタＭ５，Ｍ６から成る２入力型のＣＭＯＳナンドゲートの構成を主体とし、ＭＯＳトランジスタＭ３，Ｍ４のコモンドレインと前記ＭＯＳトランジスタＭ５のドレインとの間に、夫々ゲート幅の異なるｎチャンネル型ＭＯＳトランジスタＭ１１〜Ｍ１５が並列配置され、ダンピング抵抗Ｒ１〜５Ｒ１を構成する。ダンピング抵抗Ｒ１〜５Ｒ１の抵抗値はＲ１に対して順次１，２，３，４，５倍にされる。前記ダンピング抵抗Ｒ１〜５Ｒ１による合成抵抗値、即ちＭＯＳトランジスタＭ１１〜Ｍ１５のスイッチ状態は、スルーレート設定レジスタとしてのレジスタ２０の設定データによって決まる。ＭＯＳトランジスタＭ１１〜Ｍ１５はトランジスタＭ５、Ｍ６を流れる電流を制限しており，ＭＮ５，ＭＮ６がオンした時の出力ＤＯＢＰの立ち下がり速度を制御する。
【００５５】
図８には前記ノアゲート１８の一例が示される。この回路は、ｐチャンネル型ＭＯＳトランジスタＭ７，Ｍ８とｎチャンネル型ＭＯＳトランジスタＭ９，Ｍ１０から成る２入力型のＣＭＯＳノアゲートの構成を主体とし、ＭＯＳトランジスタＭ８のコモンドレインと前記ＭＯＳトランジスタＭ９，Ｍ１０のコモンドレインとの間に、夫々ゲート幅の異なるｎチャンネル型ＭＯＳトランジスタＭ２１〜Ｍ２５が並列配置され、ダンピング抵抗Ｒ１〜５Ｒ１を構成する。それらダンピング抵抗Ｒ１〜５Ｒ１による合成抵抗値、即ちＭＯＳトランジスタＭ２１〜Ｍ２５のスイッチ状態は、スルーレート設定レジスタとしてのレジスタ２１の設定データによって決まる。ＭＯＳトランジスタＭ２１〜Ｍ２５はトランジスタＭ７、Ｍ８を流れる電流を制限しており，ＭＮ７，ＭＮ８がオンした時の出力ＤＯＢＮの立ち上がり速度を制御する。
【００５６】
図７及び図８の回路構成において前記出力端子ＤＯＵＴの出力を反転させる場合、ナンドゲート１７の出力ＤＯＢＰの立ち下がり速度が遅いほど、また、ノアゲート１８の出力ＤＯＢＮの立ち上がり速度が遅いほど、出力段回路１５を構成するＣＭＯＳインバータの過渡応答動作時間が長くなり、出力端子ＤＯＵＴの単位時間当たりの電圧変化若しくは信号遷移時間であるスルーレートが緩和される。
【００５７】
図９にはシミュレーションで得られたスルーレートによる伝送信号波形の違いが例示される。図９の（ａ）はスルーレートを８Ｖ／ｎｓ（立ち上がり時間０．２５ｎｓ）にした場合であり、伝送波形に比較的大きなリンギングが見られる。同図の（ａ）において電圧Ｖ１以上をハイレベルと見なし、電圧Ｖ２以下をローレベルとみなすように回路特性が決定された入力回路は、上記リンギングによりハイレベルパルスを途中で誤ってローレベルパルスの入力と判定したりする虞がある。図９の（ｂ）はスルーレートを２．４Ｖ／ｎｓ（立ち上がり時間０．９ｎｓ）に抑えた場合であり、伝送波形のリンギングが緩和されている。
【００５８】
以下、伝送線１０やスタブ抵抗Ｒｓｃ等の実装系の状況に応じてスルーレートを制御してリンギングを緩和するための構成について説明する。
【００５９】
《遅延時間測定によるスルーレート最適化》
まず、遅延時間を測定してスルーレートを最適化する例を前記電子回路を一例として説明する。そのような最適化のための制御を行う回路は、図３の例に従えば、ＳＤＲＡＭ４、メモリコントローラ２が備える。
【００６０】
図１にはメモリコントローラ２が自らの出力回路のスルーレートを最適化するための構成を示す。この例は、一般に、スルーレートが信号送出ポイントから伝送線の特性インピーダンスの不整合点（反射ポイント）の往復に要する信号伝搬遅延時間より大きいと反射が緩和される、という点に着目している。
【００６１】
図１では、メモリコントローラ２において、メモリモジュール４の配線分岐（スタブ）ＳＴＢでの反射、メモリモジュール４内のＳＤＲＡＭ６の受信端（入力ノード）における反射を緩和するためのスルーレートを得るために、メモリコントローラ２の出力回路（信号送出ポイント）からメモリモジュール４の配線分岐ＳＴＢまでの信号遅延時間ＴＰＤ１とメモリモジュール４の配線分岐からメモリモジュール４に実装されているＳＤＲＡＭ６の受信端反射ポイントに達するまでの信号遅延時間ＴＰＤ２の和の２倍（往復分）を計測するダミー配線２５が設けられている。即ち、マザーボード１にはメモリコントローラ２から一つのメモリモジュール４までのデータ配線の往復分を再現若しくは模擬するダミー配線２５ａを形成し、一つのメモリモジュール４のモジュール基板５には、配線分岐ＳＴＢから一つのＳＤＲＡＭ６のデータ入力ピンまでのデータ配線の往復分を再現するダミー配線２５ｂを形成する。双方のダミー配線２５ａ，２５ｂはコネクタ３によって接続され、メモリコントローラ２を基点に一往復して帰還するダミー配線２５を実現する。前記ダミー配線２５は、メモリコントローラ２において、メモリモジュール４の配線分岐（スタブ）ＳＴＢでの反射、メモリモジュール４内のＳＤＲＡＭ６の受信端（入力ノード）における反射を緩和するためのスルーレートを得ることを考慮したものである。最近端の大きな反射ポイントである特性インピーダンス不整合点、即ちコネクタ３での反射を緩和することを専ら考慮する場合には、前記ダミー配線２５ａをコネクタ３で折り返して帰還させるようにしてよい。
【００６２】
前記ダミー配線２５は、当然、インピーダンスなどの点において実配線を模擬する配線である。例えば、メモリコントローラ２からＳＤＲＡＭ４に向けて信号を伝達する実配線２６に対して、前記ダミー配線２５は実質的に等しいインピーダンスを有する配線である。尚、図１では実配線２６は相互に等長配線であると仮定している。
【００６３】
メモリコントローラ２は、ワンショットパルス発生回路２８、ダミー配線２５における信号遅延時間を検出する検出回路２９、スルーレート設定レジスタ３０、スルーレート可変のデータ出力回路３１を有する。ワンショットパルス発生回路２８はダミー配線２５に送出する信号を発生する。ダミー配線２５における信号遅延時間を検出する回路２９はワンショットパルス発生回路２８から出力された信号とダミー配線２５を介して帰ってきた信号の立ち上がりタイミングの時間差を検出し，得られた時間差に対応した制御コード（ディジタルコード）をスルーレート設定レジスタ３０に設定する。
【００６４】
前記出力回路３１は出力信号線毎に図６の回路構成を有する。前記出力回路３１の設計において、同回路のナンドゲート１７及びノアゲート１８におけるＲ１〜５Ｒ１のダンピング抵抗の選択態様は、前記信号遅延時間を検出する回路２９による検出結果と整合を採ることができるようになっている。例えば、検出回路２９が出力するディジタルコードは、当該検出回路２９が検出した遅延時間を出力回路３０の信号遷移時間とするように、換言すれば、出力回路３１のスルーレートで前記検出した遅延時間を再現できるように、前記ダンピングＭＯＳトランジスタＭ１１〜Ｍ１５、Ｍ２１〜Ｍ２５による合成抵抗を生成するように設計されている。尚、温度、電源電圧、プロセスばらつきによるチップ内デバイスの特性変動（Ｉｄｓ）に対しては、スルーレート可変のデータ出力回路３１と信号遅延時間を検出する回路とは同じ特性変動を持つＭＯＳトランジスタで構成されている。これにより、スルーレート可変のデータ出力回路３１のスルーレート（立ち上がり時間）の変動と信号遅延時間を検出する回路２９内の遅延段における信号遅延時間の変動とは同様の傾向を採ることになるので、スルーレート可変のデータ出力回路３１のスルーレートと信号遅延時間を検出する回路２９の制御コードコードとの整合は容易に崩れ難い。
【００６５】
これによって、スルーレート可変の出力回路３１はダミー配線２５における信号遅延時間を信号遷移時間とするスルーレートで信号を出力する事ができる。
【００６６】
図２にはＳＤＲＡＭ６が自らの出力回路のスルーレートを最適化するための構成を示す。この例では、ＳＤＲＡＭ６において、そのＳＤＲＡＭ６を搭載しているメモリモジュール４の配線分岐ＳＴＢでの反射及びメモリコントローラ２の信号受信端における反射を緩和できるスルーレートを得るために、信号送出ポイントからメモリモジュールの配線分岐ＳＴＢまでの信号遅延時間ＴＰＤ２と、メモリモジュール４の配線分岐ＳＴＢからメモリコントローラ２の信号受信端までの信号遅延時間ＴＰＤ１との和の２倍（往復分）を計測するためのダミー配線３３が設けられている。即ち、メモリモジュール４のモジュール基板５にはＳＤＲＡＭ６からコネクタ３の配線分岐ＳＴＢまでのデータ配線（往復分）を再現若しくは模擬するためのダミー配線３３ａが形成される。また、マザーボード１にはコネクタ３の配線分岐ＳＴＢからメモリコントローラ２のデータ入力ピンまでのデータ配線（往復分）を再現若しくは模擬するダミー配線３３ｂが設けられる。双方のダミー配線３３ａ，３３ｂはコネクタ３によって接続され、ＳＤＲＡＭ６を基点に一往復して帰還するダミー配線３３を実現する。前述と同様に、最近端の大きな反射ポイントである特性インピーダンス不整合点、即ちコネクタ３での反射を緩和することを専ら考慮する場合には、前記ダミー配線３３ａをコネクタ３で折り返して帰還させるようにしてよい。
【００６７】
前記ダミー配線３３は、当然、インピーダンスなどの点において実配線を模擬する配線である。即ち、ＳＤＲＡＭ６からメモリコントローラ２に向けて信号を伝達する図示を省略する実配線に対して、前記ダミー配線３３は実質的に等しいインピーダンスを有する配線である。
【００６８】
ＳＤＲＡＭ６には前述のメモリコントローラ２と同様にワンショットパルス発生回路３５、ダミー配線における信号遅延時間を検出する回路３６、スルーレート設定レジスタ３７、スルーレート可変のデータ出力回路３８を有する。データ出力回路３８は信号線毎に図６の出力回路を有する。スルーレート設定レジスタ３７は図７、図８のレジスタ２０，２１に対応される。図２ではダミー配線３３は各ＳＤＲＡＭ６毎に設けられる。仮に、各ＳＤＲＡＭ６からメモリコントローラ２への実配線が等長で、また、一つのＳＤＲＡＭ６に設定されたレジスタ値を他のＳＤＲＡＭ６に伝達する信号配線があれば、ダミー配線３３を一つにＳＤＲＡＮＭ６に関して設け、他のＳＤＲＡＭにはワンショットパルス発生回路３５及び検出回路３６を設けなくてもよい。
【００６９】
図２の構成によれば、ＳＤＲＡＭ６も前述のメモリコントローラ２と同様にスルーレート可変のデータ出力回路はダミー配線における信号遅延時間を信号遷移時間とするスルーレートで信号を出力するが可能になる。
【００７０】
図１０にはダミー配線における信号遅延時間を検出する回路２９の一例が示される。図１１には検出回路２９に含まれるラッチ回路４０，４３の論理構成が例示されている。図２の検出回路３６も図１０と同様に構成することができる。
【００７１】
検出回路２９は、主に、ラッチ回路４０を複数段直列接続した遅延線を有し、遅延線の各ラッチ回路４０の入出力値の一致／不一致を判定するイクスクルッシブ・オアゲート４１が設けられ、イクスクルッシブ・オアゲート４１の並列出力が前記制御コードＣＯＤＥ０〜ＣＯＤＥ４とされる。ラッチ回路４０はワンショットパルス発生回路２８の発生端からの信号ｉｎ１をデータ入力とし、ダミー配線２５から帰還されてくる信号ｉｎ２のハイレベルへの変化によってスルー状態からラッチ状態へ制御される。ラッチ回路４３は反転遅延回路４４を通して供給される前記信号ｉｎ２の反転信号でラッチ状態からスルー状態に制御される事により、イクスクルッシブ・オアゲート４１の出力確定タイミングを生成する。イクスクルッシブ・オアゲート４５は検出完了信号ＣＰＬを出力する。
【００７２】
図１０において、リセット信号ＲＳＴにより全てのラッチ回路４０，４３がリセットされる。このとき信号ｉｎ２はローレベルであるから、ラッチ回路４１はスルー状態にされ、ラッチ回路４３はラッチ状態にされ、夫々ローレベルを出力する。次に、ワンショットパルス信号ｉｎ１が入力されると、信号ｉｎ１は縦列接続されたラッチ回路４０を順次伝播していく。その後、信号ｉｎ１の変化から一定時間ｔｄだけ遅延して帰還されてきた信号ｉｎ２が入力されると、その信号ｉｎ２のハイレベル変化に同期して、ラッチ回路４０はラッチ状態にされる。これにより、信号ｉｎ１が縦列接続されたラッチ回路４０を時間ｔｄだけ進んだところで、伝播が停止される。即ち、信号ｉｎ１が通過したところのラッチ回路４０まではハイレベルを出力し、その後段のラッチ回路４０はローレベル出力を維持している。したがって、信号ｉｎ１が時間ｔｄで到達したラッチ回路４０の位置に対応するイクスクルッシブ・オアゲート４１がハイレベルを出力し、他のイクスクルッシブ・オアゲート４１がローレベルを出力する。これにより、複数のイクスクルッシブ・オアゲート４１が出力する時間差コード（制御コード）ＣＯＤＥ０〜ＣＯＤＥ４からどのイクスクルッシブ・オアゲート４１がハイレベルを出力しているかが判定できるので、これによって信号ｉｎ１と信号ｉｎ２の時間差、即ち信号ｉｎ２の信号ｉｎ１に対する遅延時間を示す事ができる。イクスクルッシブ・オアゲート４１による制御コードＣＯＤＥ０〜ＣＯＤＥ４の出力が確定した後、ラッチ回路４３がスルー状態にされるので、これによって検出完了信号ＣＰＬはハイレベルにされる。スルーレート設定レジスタ３０はこの検出完了信号ＣＰＨのハイレベル出力をトリガにして、前記時間差コード（制御コード）ＣＯＤＥ０〜ＣＯＤＥ４を取り込む。
【００７３】
図１２にはスルーレート設定レジスタに対する制御データ設定動作のフローチャートが示され、図１３には前記フローチャートによる処理の動作タイミングが示される。
【００７４】
図１２のフローチャートの処理はメモリコントローラ、ＳＤＲＡＭ共に共通であり、それぞれが処理を独立に、或いは並列に行うことができる。
【００７５】
パワーオンリセット或いはスルーレート設定レジスタの設定動作リクエストコマンドを受け付けることにより、スルーレート設定シーケンスが開始され、先ず信号遅延時間検出回路がリセットされる。次にワンショットパルス回路がダミー配線にワンショットパルスを送出する。この時、その信号は信号遅延時間検出回路にも信号ｉｎ１として入力される。前記ワンショットパルスがダミー配線から戻ってきて、信号遅延時間検出回路に信号ｉｎ２として入力される。信号遅延時間検出回路で遅延時間（ＴＰＤ１＋ＴＰＤ２）×２が検出され、検出された遅延時間に対応する制御コードＣＯＤＥ０〜ＣＯＤＥ４（ＣＯＤＥｎ）が出力される。そして、完了信号ＣＰＬに同期して前記制御コードＣＯＤＥｎがスルーレート設定レジスタに取り込まれる。
【００７６】
以上述べたように、マザーボードやモジュール基板上で緩和したい電圧反射に対応する反射ポイントに応じたダミー配線を生成しておき、そのダミー配線における信号伝播遅延時間の計測結果に基づいてデータ出力回路のスルーレートを設定するから、マザーボードやモジュール基板上の実装系の状況に即して、所望の反射ポイント（特性インピーダンス不整合点）における電圧反射を緩和するために資するスルーレートを自動的に設定でき、信頼性の高いデータ伝送の実現に寄与することができる。
【００７７】
図１４にはメモリコントローラがＳＤＲＡＭのためのスルーレート設定のための遅延時間測定動作も行うことができるようにした電子回路の例を示す。
【００７８】
図１４の例では、ダミー配線５０とダミー配線５１とを用いる。ダミー配線５０は、図１のダミー配線２５におけるコネクタ３までの一部のダミー配線２５ａをコネクタ３で折り返して帰還させた配線である。他方のダミー配線５１は、図１のダミー配線２５におけるコネクタ３までの一部のダミー配線２５ａに対応する部分５１ａと、図２のダミー配線３３におけるコネクタ３までの一部のダミー配線３３ａに対応する部分５１ｂとを組み合わせたもので、コネクタ３を介してメモリコントローラ２からメモリコントローラ２に帰還する接続形態が採用されている。ダミー配線５０とダミー配線５１の一部５１ａとは実質的に等しい伝播遅延時間を有している。
【００７９】
ワンショットパルス出力回路５２は双方のダミー配線５０，５１にテスト信号を出力する。遅延差検出回路５３は図１０と同様に構成され、信号ｉｎ１はダミー配線５０の帰還信号、信号ｉｎ２はダミー配線５１の帰還信号とされる。遅延差検出回路５３の前記コードＣＯＤＥ０〜ＣＯＤＥ４のような検出出力に対して、遅延回路５４、位相比較回路列５５、及びＤＬＬ（ディレイ・ロックド・ループ）５６を介することにより、前記遅延差検出回路５３で計測した信号遅延時間がシステムクロック信号ＣＬＫのサイクル時間の整数（ｎ）分の１を基準にして何倍になるかを示すデータＫＣＬＫｍを生成する。生成したデータＫＣＬＫｍをＳＤＲＡＭ６に送り、ＳＤＲＡＭ６はそのデータＫＣＬＫｍを基にスルーレートを設定するようになっている。
【００８０】
更に詳しく説明する。システムクロック信号ＣＬＫのサイクル時間の整数（ｎ）分の１を生成するにはｎ段のアナログ遅延段を有するＤＬＬ５６を使用する。ＤＬＬ５６は遅延回路列５８、バイアス回路５９及び位相比較回路６０によってアナログ遅延手段が構成され、遅延回路列５８の単位遅延時間がバイアス回路５９のバイアス電圧で制御され、バイアス電圧は遅延回路列５８の出力とシステムクロック信号ＣＬＫの位相とが揃うように遅延回路列５８の単位遅延時間を制御する。
【００８１】
前記遅延差検出回路５３で得られたデータ（図１０のメモリコントローラのスルーレート設定データＣＯＤＥｎと同じ）は、遅延差検出回路５３に用いているのと同じ遅延回路列（遅延線）５４に入力され、システムクロック信号ＣＬＫに対しメモリコントローラ２の遅延差検出回路５３で計測した信号遅延時間だけ遅れたタイミングのクロック信号ＤＬＹＣＰＹが生成される。信号ＤＬＹＣＰＹは、前記遅延回路列５８の各遅延出力段からの出力信号と位相比較回路列５５で位相比較され、信号ＤＬＹＣＰＹの位相に最も位相の近い遅延段出力は何段目の遅延段かを示す情報ＫＣＬＫｍがイクスクルッシブ・オア回路列６１から出力される。前記情報ＫＣＬＫｍは、特に制限されないが、ＳＤＲＡＭ６のモードレジスタセット用の信号（モードレジスタセットコマンド）を用いてＳＤＲＡＭ６のモードレジスタ６３に与えられる。
【００８２】
メモリコントローラ２の遅延差検出回路５３で計測した信号遅延時間をシステムクロック信号ＣＬＫのサイクル時間を基準にして何倍かを示すデータを、ＳＤＲＡＭ６におけるスルーレート設定データに変換するには、上記同様に、サイクル時間の整数（ｎ）分の１をつくるＤＬＬ６４、セレクタ６５、及び遅延差検出回路６６を用いる。上記とは逆に、先ず、モードレジスタ６３に設定されたデータＫＣＬＫｍに基いてＤＬＬ６３の遅延回路列６７の各遅延段の出力の内からセレクタ６５で一つを選択させ、選択された遅延信号を遅延差検出回路６６に入力して、メモリコントローラ２の遅延差検出回路５３で計測した信号遅延時間を、ＳＤＲＡＭ６におけるスルーレート設定データに変換して、レジスタ３８に設定する。
【００８３】
なお、特に図示はしないが、メモリコントローラ２のスルーレート設定データは、ダミー配線５０を利用し、図１と同様の構成並びに手法によってメモリコントローラ２が自動的に取得する。尚、前記遅延差検出回路６６も図１０と同様の回路構成を有する。
【００８４】
図１５にはＳＤＲＡＭのスルーレート設定レジスタに対するメモリコントローラによる制御データ設定動作のフローチャートが示され、図１６には前記フローチャートによる処理の動作タイミングが示される。
【００８５】
図１４の構成によりＳＤＲＡＭ側でダミー配線が殆ど不要になり、メモリモジュールやボードの配線面積を小さくすることができる。
【００８６】
《ＳＤＲＡＭの概要》
ここで前記ＳＤＲＡＭ６について概要を説明する。図１７にはＳＤＲＡＭ６のブロック図が示される。図１７には前記スルーレート自動設定にための回路構成は図示を省略してある。
【００８７】
ＳＤＲＡＭ６は、特に制限されないが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する。前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線ＢＬ，ＢＬの一方のビット線ＢＬに結合される。同図にはワード線ＷＬと相補ビット線ＢＬは一部だけが代表的に示されているが、実際にはマトリクス状に多数配置され、センスアンプを中心とした折り返しビット線構造を有している。
【００８８】
前記メモリバンクＢＮＫ０〜ＢＮＫ３毎に、ロウデコーダＲＤＥＣ０〜ＲＤＥＣ３、データ入出力回路ＤＩＯ０〜ＤＩＯ３、カラムデコーダＣＤＥＣ０〜ＣＤＥＣ３が設けられている。
【００８９】
前記ワード線ＷＬは、メモリバンクＢＮＫ０〜ＢＮＫ３毎に設けられたロウデコーダＲＤＥＣ０〜ＲＤＥＣ３によるロウアドレス信号のデコード結果に従って選ばれて選択レベルに駆動される。
【００９０】
前記データ入出力回路ＤＩＯ０〜ＤＩＯ３は、センスアンプ、カラム選択回路、及びライトアンプを有する。センスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補ビット線ＢＬ，ＢＬに現れる微小電位差を検出して増幅する増幅回路である。前記カラム選択回路は、相補ビット線ＢＬ，ＢＬを選択して相補共通データ線のような入出力バス７２に導通させるためのスイッチ回路である。カラム選択回路はカラムデコーダＣＤＥＣ０〜ＣＤＥＣ３のうち対応するものによるカラムアドレス信号のデコード結果に従って選択動作される。ライトアンプは書き込みデータに従って、カラムスイッチ回路を介して相補ビット線ＢＬ，ＢＬを差動増幅する回路である。
【００９１】
前記入出力バス７２にはデータ入力回路７３及びデータ出力回路７４が接続される。データ入力回路７３は書込みモードにおいて外部から供給される書込みデータを入力して前記入出力バス７２に伝達する。前記データ出力回路７４は、読み出しモードにおいてメモリセルＭＣから入出力バス７２に伝達された読み出しデータを入力して外部に出力する。前記データ入力回路７３の入力端子と前記データ出力回路７４の出力端子は、特に制限されないが、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に結合される。便宜上、ＳＤＲＡＭ６が外部と入出力するデータにもＤＱ０〜ＤＱ１５の参照符号を付して説明することがある。
【００９２】
ＳＤＲＡＭ６は、特に制限されないが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有する。アドレス入力端子Ａ０〜Ａ１４はアドレスバッファ７５に結合される。前記アドレスバッファ７５にマルチプレクス形態で供給されるアドレス情報の内、ロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスラッチ７６に、カラムアドレス信号ＡＹ０〜ＡＹ１１はカラムアドレスラッチ７７に、バンク選択信号とみなされるバンクセレクト信号ＡＸ１３、ＡＸ１４はバンクセレクタ７８に、そして、モードレジスタ設定情報Ａ０〜Ａ１４はモードレジスタ７９に、供給される。
【００９３】
４個のメモリバンクＢＮＫ０〜ＢＮＫ３は２ビットのバンク選択信号ＡＸ１３，ＡＸ１４の論理値にしたがってバンクセレクタ７８で動作が選択される。即ち、動作が選択されたメモリバンクだけがメモリ動作可能にされる。例えば、センスアンプ、ライトアンプ、及びカラムデコーダ等は動作が非選択のメモリバンクでは活性化されない。
【００９４】
ロウアドレスラッチ７６にラッチされたロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスデコーダＲＤＥＣ０〜ＲＤＥＣ３に供給される。
【００９５】
カラムアドレスラッチ７７にラッチされたカラムアドレス信号ＡＹ０〜ＡＹ１１は、カラムアドレスカウンタ８０にプリセットされて前記カラムアドレスデコーダＣＤＥＣ０〜ＣＤＥＣ３に供給される。連続的なメモリアクセスであるバーストアクセスが指示されている場合、その連続回数（バースト数）分だけ、カラムアドレスカウンタ８０がインクリメント動作されて、カラムアドレス信号が内部で生成される。
【００９６】
リフレッシュカウンタ８１は記憶情報のリフレッシュ動作を行なうロウアドレスを自ら生成するアドレスカウンタである。リフレッシュ動作が指示されたとき、リフレッシュカウンタ８１から出力されるロウアドレス信号に従ってワード線ＷＬが選択されて記憶情報のリフレッシュが行なわれる。
【００９７】
制御回路８２は、特に制限されないが、クロック信号ＣＬＫ、ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、ライトイネーブル信号ＷＥｂ、データマスク信号ＤＭＵ，ＤＭＬ、及びデータストローブ信号ＤＱＳなどの外部制御信と共に、モードレジスタ７９から所定の情報が入力される。ＳＤＲＡＭ６の動作はそれら入力信号の状態の組み合わせによって規定されるコマンドで決定され、制御回路８２は、そのコマンドで指示される動作に応じた内部タイミング信号を形成するための制御ロジックを有する。
【００９８】
クロック信号ＣＬＫ、ＣＬＫｂはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００９９】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【０１００】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【０１０１】
クロックイネーブル信号ＣＫＥはパワーダウンモード及びセルフリフレッシュモードのコントロール信号であり、パワーダウンモード（ＳＤＲＡＭにおいてデータリテンションモードでもある）とする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【０１０２】
データマスク信号ＤＭＵ，ＤＭＬは入力した書込みデータに対するバイト単位のマスクデータであり、データマスク信号ＤＭＵのハイレベルは書込みデータの上位バイトによる書込み抑止を指示し、データマスク信号ＤＭＬのハイレベルは書込みデータの下位バイトによる書込み抑止を指示する。
【０１０３】
前記データストローブ信号ＤＱＳは書込み動作時にライトストローブ信号として外部から供給される。即ち、クロック信号ＣＬＫに同期して書き込み動作が指示されたとき、その指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号ＤＱＳに同期するデータの供給が規定されている。読み出し動作時には前記データストローブ信号ＤＱＳはリードストローブ信号として外部に出力される。即ち、データの読み出し動作では読み出しデータの外部出力に同期してデータストローブ信号が変化される。そのためにＤＬＬ回路８３及びＤＱＳ出力バッファ８４が設けられている。ＤＬＬ回路８３は、ＳＤＲＡＭ６が受けるクロック信号ＣＬＫとデータ出力回路７４によるデータの出力タイミングを同期させるために、データ出力動作制御用のクロック信号（リード動作時におけるデータストローブ信号ＤＱＳと同相の制御クロック信号）８５の位相を整えるものである。ＤＬＬ回路８３は、特に制限されないが、レプリカ回路技術と、位相同期技術とによって、内部回路の信号伝播遅延時間特性を補償し得る内部クロック信号８５を再生し、これにより、内部クロック信号８５に基づいて出力動作されるデータ出力回路７４は、外部クロック信号ＣＬＫに確実に同期したタイミングでデータを出力することが可能とされる。ＤＱＳバッファ８４は前記内部クロック信号８５と同相でデータストローブ信号ＤＱＳを外部に出力する。
【０１０４】
前記ロウアドレス信号（ＡＸ０〜ＡＸ１２）は、クロック信号ＣＬＫの立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンド（アクティブコマンド）サイクルにおけるアドレス入力端子Ａ０〜Ａ１２のレベルによって定義される。このアクティブコマンドサイクルにおいて、アドレス入力端子Ａ１３、Ａ１４から入力される信号ＡＸ１３，ＡＸ１４はバンク選択信号とみなされる。バンク選択信号によって選択されたメモリバンクはリードコマンドによるデータ読み出し、ライトコマンドによるデータ書込み、プリチャージコマンドによるプリチャージの対象にされる。
【０１０５】
前記カラムアドレス信号（ＡＹ０〜ＡＹ１１）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のカラムアドレス・リードコマンド（リードコマンド）サイクル、カラムアドレス・ライトコマンド（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１のレベルによって定義される。これによって指定されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【０１０６】
ＳＤＲＡＭのコマンドはＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ等の信号レベルの組み合わせによって指定される。例えば、モードレジスタセットコマンドは、上記モードレジスタ９をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１４を介して与えられる。また、ロウアドレスストローブ・バンクアクティブコマンドは、ロウアドレスストローブの指示とＡ１３、Ａ１４によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル（“０”）、ＣＡＳｂ，ＷＥｂ＝ハイレベル（“１”）によって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルが夫々対応する相補データ線に導通される。カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ１０にプリセットされる。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、クロック信号ＣＬＫに同期してカラムアドレスカウンタ１０から出力されるアドレス信号に従って、例えば３２ビット単位で順次メモリバンクで選択され、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して１６ビット単位で外部に連続的に出力される。
【０１０７】
前記図１、図２の例において、スルーレートを最適化する信号出力回路は、アドレス、データ、及び各種ストローブ信号であってよい。ここで、特に、前記データストローブ信号ＤＱＳの出力回路を対象にすることが好ましい。データストローブ信号ＤＱＳは、書込みデータに対してはその有効性を示し、読み出しデータに対しては出力データの確定を意味する。したがって、データストローブ信号ＤＱＳはメモリ動作若しくはシステム動作上タイミング信号として用いられる。データストローブ信号ＤＱＳのエッジ変化に同期して、リードデータの取り込みを行い、或いは書込み動作を行うような場合には、リンギングによる信号波形の乱れは、その動作タイミングを乱すことに成り、比較的少ないタイミングマージンで高速動作されているような場合には致命的な誤動作につながる虞が高い。この意味において、前記スルーレートを最適化する信号出力回路として、データストローブ信号ＤＱＳのようなタイミング信号の出力回路を対象とする事は、誤動作防止の観点よりすれば、アドレスやデータの出力回路よりも効果的な場合が多いと考えられる。
【０１０８】
《波形測定によるスルーレート最適化》
次に、信号波形を測定してスルーレートを最適化する例を図３の電子回路を一例として説明する。
【０１０９】
図１８にはメモリコントローラ及びメモリモジュールにおいてデータストローブ信号ＤＱＳを出力する出力回路のスルーレートを最適化する構成が例示される。図１８において９０はデータ用信号線、９１はコマンド用信号線、９２はアドレス用信号線、９３はデータストローブ信号ＤＱＳの信号線である。
【０１１０】
ここで着目する出力回路はメモリコントローラ２に設けられたデータストローブ信号ＤＱＳの出力回路９４、そしてＳＤＲＡＭ６に設けられたデータストローブ信号ＤＱＳの出力回路９５である。同図には代表的に１個のＳＤＲＡＭの出力回路９５が図示されている。出力回路９４，９５は図６の出力回路１４と同様に構成され、ＭＯＳトランジスタＭ１１〜Ｍ１５、Ｍ２１〜Ｍ２５から成るダンピング抵抗の選択状態に応じてスルーレートを可変に設定可能にされる。
【０１１１】
メモリコントローラ２から最近端のメモリモジュール４は、波形判定回路１１０を有している。波形判定回路１１０の入力はＳＤＲＡＭ６のデータストローブ信号ＤＱＳ用のピンのうちスタブからの距離が最も長いものに接続されている。
【０１１２】
先ず、波形判定によるスルーレート設定機能について概略を説明する。前記出力回路９４のスルーレート設定動作では、それが出力するデータストローブ信号ＤＱＳの波形をメモリモジュール４側の波形判定回路１１０で判定し、その判定結果が波形判定信号９９としてメモリコントローラ２に返され、これがラッチ回路１０８及びインクリメンタ１０２を介してレジスタ１０１の値を更新して出力回路９４のスルーレートを緩和方向に変化させる。波形の乱れを検出できなくなるまで上記動作が繰り返されることによって、信号線９３に対する実装状況に即して前記出力回路９４のスルーレートが最適化される。更に詳しくは、メモリコントローラ２の制御回路１１２は例えばパワーオンリセット処理の一環として、出力回路９４にテスト信号としてデータストローブ信号ＤＱＳを出力させ、また、力出力回路９８に波形判定コマンド９７を出力させる。このコマンドに応答して波形判定回路１１０は、入力されたデータストローブ信号ＤＱＳに対する波形判定を行う。例えば、波形に乱れがあれば、波形判定信号９９をパルス状に変化させる。このパルス変化をラッチ回路１０８がラッチし、これをインクリメントパルスとして入力するインクリメンタ１０２がインクリメント動作を行う。インクリメンタ１０２の計数値がレジスタ１０１の設定データとされ、出力回路９４のスルーレートを決定する。制御回路１１２は出力回路９４に出力動作させてインクリメンタ１０２から得られた計数値が前回と同じであることを検出する事によってスルーレート調整完了を検出する。この動作形態は図１９の（ａ）に概略的に示され、その動作タイミングの一例は図２０に示される。
【０１１３】
前記出力回路９５のスルーレート設定動作は、制御回路１１２が信号線９１を介してコマンドでＳＤＲＡＭ４の制御回路１１３に指示する。これによって出力回路が出力するデータストローブ信号ＤＱＳの波形をメモリコントローラ２側の波形判定回路１０３で判定する。判定結果は前述のように直接専用信号線でＳＤＲＡＭ６に返されず、ラッチ回路１０９及びインクリメンタ１０５を介して出力回路９５のスルーレート調整用データレジスタ１０４の値を更新する。レジスタ１０４の値は出力回路１０６からアドレス用信号線９２を介してＳＤＲＡＭ６のモードレジスタ１１１に与えられ、制御回路１１３の制御を介して出力回路９５のダンピング抵抗の選択状態をスルーレート緩和方向に変化させる。波形の乱れを検出できなくなるまで上記動作が繰り返されることによって、信号線９３に対する実装状況に即して前記出力回路９５のスルーレートが最適化される。この動作形態は図１９の（ｂ）に概略的に示され、その動作タイミングの一例は図２１に示される。
【０１１４】
尚、出力回路９５のスルーレート調整完了は、波形判定回路１０３により波形の乱れが検出されない状態によって制御回路１１２が認識する。ラッチ回路１０９及びインクリメンタ１０５の動作は前記ラッチ回路１０８及びインクリメンタ１０２と同じである。
【０１１５】
図２２には出力回路のスルーレートを決定するためのメモリコントローラ及びメモリモジュールの動作がフローチャートで示される。
【０１１６】
先ず、メモリコントローラ２からテスト信号としてデータストローブ信号ＤＱＳを出力する（Ｓ１）。次にメモリモジュール４側において波形判定を行う（Ｓ２）。このとき波形に乱れがない（ＯＫ）ならばメモリコントローラ２側のスルーレート調整は完了となり、波形に乱れがある（ＮＧ）ならばダンピング抵抗を調整するレジスタ（ＭＣ側調整用レジスタ）１０１の値をインクリメントし（Ｓ３）、再度テスト信号の出力動作（Ｓ１）に戻る。これを波形に乱れがないと判定されるまで繰り返す。次にＳＤＲＡＭ６がテスト信号としてデータストローブ信号ＤＱＳを出力する（Ｓ４）。これはメモリコントローラ２からＳＤＲＡＭ６にテストコマンドを与えることで指示される。次にメモリコントローラ２側において波形判定を行う（Ｓ５）。このとき波形に乱れがない（ＯＫ）ならばＳＤＲＡＭ６側のスルーレート調整は完了となり、波形に乱れがある（ＮＧ）ならばメモリコントローラ２内のインクリメンタ１０５でレジスタ１０４の値をインクリメントし（Ｓ６）、再度テスト信号出力動作に戻る（Ｓ４）。これを波形に乱れがないと判定されるまで繰り返す。全てのＳＤＲＡＭに対して上記処理を行う。
【０１１７】
以上の処理においてクロック信号ＣＬＫｎはシステムクロックＣＬＫをｎ分周した専用クロック信号である。ｎは２以上の自然数で、クロックＣＬＫｎのサイクルタイムとして、リンギングにより信号タイミングのばらつきや配線遅延が問題にならない程度に大きくなる値を用いる。例えばシステムクロックＣＬＫが２００ＭＨｚ（=５ｎｓ）のとき、テスト専用クロック信号ＣＬＫｎとして４０ＭＨｚ（=２５ｎｓ）を採用する。
【０１１８】
図２３には前記波形判定回路の一例が示される。同図に示される波形判定回路は、参照電圧Ｖｒｅｆを入力を有するアンプ１２０、カウンタ１２１、及びノアゲート１２２から成る。アンプ１２０は参照電圧Ｖｒｅｆ付近でのハザード（電圧の凹凸的変化）を電源振幅まで増幅し、ハザードをパルスに変換して出力する。カウンタ１２１はパルスの数をカウントする。カウンタ１２１の出力はリセットされた後、全ビット論理値“０”にされる。カウント値が1以上であれば、判定信号出力Ｖｏｕｔがハイレベルに反転され、波形に乱れにあることを示す。
【０１１９】
図２４はアンプ１２０、カウンタ１２１、及びノアゲート１２２の回路を３組有し、各アンプ１２０に異なる参照電圧Ｖｒｅｆ−α、Ｖｒｅｆ、Ｖｒｅｆ＋αが入力されるようになっている。これにより、３種類のハザードを検出可能になり、何れかを検出すると、夫々のノアゲート１２２の出力を受けるノアゲート１２３の出力がハイレベルに反転され、これによって波形の乱れを検出することができる。
【０１２０】
図２５には出力回路からテスト信号を出力可能にする回路を例示する。同図に示される回路は、メモリコントローラ２側であればその制御回路１１２に含まれていて信号ＤＯＪＴを出力回路９４に出力するものであり、ＳＤＲＡＭ６側であればその制御回路１１３に含まれていて信号ＤＯＪＴを出力回路９５に出力するものである。
【０１２１】
同図に示される回路はフリップフロップ回路１２５、セレクタ１２６及び出力レジスタ１２７によって構成される。フリップフロップ１２５はリセット信号ＲＥＳＥＴによりローレベル出力状態になるが、その次にクロック信号ＣＬＫが変化されるとハイレベル出力状態に反転する。テスト信号出力イネーブル信号ＴＳＥがハイレベルにされると、セレクタ１２６はフリップフロップ１２５からの出力を選択して出力レジスタ１２７に供給し、これにより、ローレベルからハイレベルに変化する信号がデータ出力回路に送られ、これによってテスト信号としてのデータストローブ信号の出力が行われる。通常動作時はテスト信号出力イネーブル信号ＴＳＥはローレベルにされ、これによって通常動作に必要なタイミングで生成されるデータストローブ信号ＤＱＳが選択される。
【０１２２】
以上述べたように、信号受信端での波形の乱れを検知し、波形の乱れがなくなるまで出力回路９４，９５のスルーレートを緩和するので、実装状態に対して好適なスルーレートが得られ、信頼性の高いデータ伝送を行うことができる。
【０１２３】
図２６にはクロストークを計測して出力回路のスルーレートを設定可能にした例が示される。図２７には図２６の回路による動作タイミングが例示される。上述の例では、メモリコントローラ２とＳＤＲＡＭ６とを接続する実配線上での波形の乱れを計測したが、図２６では、ＳＤＲＡＭ６やメモリコントローラ２が出力する自己出力信号にクロストークの影響を与えることを可能にして、その信号を帰還入力する。それ以外の機能は前述の構成と同様である。メモリコントローラ２とＳＤＲＡＭ６共に同じ構成を採用して良い。
【０１２４】
クロストークの影響を与える信号波形は、パターン発生回路１３０とダミー配線対１３１，１３２とを用いて形成する。ダミー配線対１３１，１３２は隣接したピンＰ１，Ｐ２に接続された並列配線であり、その間隔は信号線に関する実装ルール上、最小値として、クロストークを検出し易いようにする。またダミー配線１３１の他方は終端抵抗１３３で終端されている。ダミー配線１３２は両端がピンＰ２，Ｐ３に接続されているが、ダミー配線１３１のピンＰ１と隣接しているピンＰ２とは逆側のピンＰ３は終端抵抗１３４で終端される。前記ピンＰ３にはＳＤＲＡＭ６やメモリコントローラ２等の半導体集積回路チップ内部に設けられた出力回路１３５からローレベルの一定信号が与えられる。
【０１２５】
前記パターン発生回路１３０で“Ｌ”→“Ｈ”→“Ｌ”の信号をピンＰ１からダミー配線１３１に出力する。このときピンＰ１に隣接するピンＰ２には、ダミー配線１３１に出力された信号が近端クロストークとして影響する。ピンＰ２は半導体集積回路の内部で入力バッファ１３６を介して波形判定回路１３７に接続されており、近端クロストークで発生したハザード波形を検出する。また波形判定を行うピンＰ２と出力を“Ｌ”レベルに固定するピンＰ３を入れ替えれば、遠端クロストークで発生したハザード波形を検出することができる。波形判定回路１４７の構成はもとより、その他の構成は前述の構成と同様であるから、その他の点については詳細な説明を省略する。
【０１２６】
図２６の構成により、クロストークの影響を緩和できるように出力回路のスルーレートを自動的に設定することができ、クロストーク等による誤動作を防止することができる。
【０１２７】
《データエラー検出によるスルーレート最適化》
次に、データエラーを検出してスルーレートを最適化する例を図３の電子回路を一例として説明する。
【０１２８】
図２８には図１８と同じくメモリコントローラ及びメモリモジュールにおいてデータストローブ信号ＤＱＳを出力する出力回路のスルーレートを最適化する構成が例示される。図１８ではテスト信号の波形の乱れをアナログ的に検出したが、図２８の例では伝送したデータパターンにデータエラーがあるか否かをディジタル的に判定するものである。ここでは、その相違点に関係する部分を詳細に説明し、図１８と同一機能を有する回路要素についてはそれと同じ参照符号を付して詳細な説明を省略する。
【０１２９】
ここで着目する出力回路はメモリコントローラ２に設けられたデータストローブ信号ＤＱＳの出力回路９４、そしてＳＤＲＡＭ６に設けられたデータストローブ信号ＤＱＳの出力回路９５である。同図には代表的に１個のＳＤＲＡＭの出力回路９５が図示されている。出力回路９４，９５は図６の出力回路１４と同様に構成され、ＭＯＳトランジスタＭ１１〜Ｍ１５、Ｍ２１〜Ｍ２５から成るダンピング抵抗の選択状態に応じてスルーレートを可変に設定可能にされる。
【０１３０】
前記出力回路９４のスルーレート設定動作では、制御回路１４５に含まれる連続データ発生回路１４６で生成した連続パターンデータを出力回路９４から信号線９３に出力させ、出力されたデータを入力バッファ１４０で受けてメモリモジュール４側の判定回路１４１でデータエラーの有無を判定し、その判定結果が比較判定信号１４２としてメモリコントローラ２に返され、これがラッチ回路１０８及びインクリメンタ１０２を介してレジスタ１０１の値を更新して出力回路９４のスルーレートを緩和方向に変化させる。データエラーを検出できなくなるまで上記動作が繰り返されることによって、信号線９３に対する実装状況に即して前記出力回路９４のスルーレートが最適化される。メモリコントローラ２の制御回路１４５は例えばパワーオンリセット処理の一環として、出力回路９４にテストパターンデータを出力させ、また、出力回路９８に比較判定コマンド１４３を出力させる。このコマンドに応答して判定回路１４１は前述のデータエラーの有無を判定する。データエラーを判定するために、例えば、判定回路１４１は制御回路１４５が生成したデータパターンと同じデータパターンを参照データとして生成する回路を備え、その参照データと信号線９３を介して受信したパターンデータとを比較して、データエラーの有無を判定することができる。この動作形態は図２９の（ａ）に概略的に示され、その動作タイミングの一例は図３０に示される。
【０１３１】
前記出力回路９５のスルーレート設定動作は、制御回路１４５が信号線９１を介してコマンドでＳＤＲＡＭ４の制御回路１４４に指示する。これによって制御回路１４４内の連続データ発生回路１４８が出力回路９５を介して連続パターンデータを信号線９３に出力させる。出力された連続パターンデータはメモリコントローラ２側の入力バッファ１４７を介して判定回路１４９が入力する。判定回路１４９は入力データにデータエラーがあるか否かを判定する。上記同様にデータエラーを判定するために、例えば、判定回路１４９は制御回路１４４が生成したデータパターンと同じデータパターンを参照データとして生成する回路を備え、その参照データと信号線９３を介して受信したパターンデータとを比較して、データエラーの有無を判定することができる。判定結果は前述のように直接専用信号線でＳＤＲＡＭ６に返されず、ラッチ回路１０９及びインクリメンタ１０５を介して出力回路９５のスルーレート調整用データレジスタ１０４の値を更新する。レジスタ１０４の値は出力回路１０６からアドレス用信号線９２を介してＳＤＲＡＭ６のモードレジスタ１１１に与えられ、制御回路１４４の制御を介して出力回路９５のダンピング抵抗の選択状態をスルーレート緩和方向に変化させる。データエラーを検出できなくなるまで上記動作が繰り返されることによって、信号線９３に対する実装状況に即して前記出力回路９５のスルーレートが最適化される。この動作形態は図２９の（ｂ）に概略的に示され、その動作タイミングの一例は図３１に示される。
【０１３２】
図３２には出力回路のスルーレートを決定するためのメモリコントローラ及びメモリモジュールの動作がフローチャートで示される。
【０１３３】
まず、メモリコントローラ２から所定の連続データが出力される（Ｓ１）。次にＳＤＲＡＭ６側において連続データの比較を行う（Ｓ２）。このとき受信した連続データに誤りがない（ＯＫ）ならばＳＤＲＡＭ側のスルーレート調整は完了となり、受信した連続データに誤りがある（ＮＧ）ならばダンピング抵抗を調整するレジスタ１０１をスルーレートが緩くなる方にインクリメントし（Ｓ３）、データパターン出力動作に戻る（Ｓ１）。受信した連続データに誤りがないと判定されるまで上記動作を繰り返す。
【０１３４】
次にＳＤＲＡＭ６から所定の連続パターンデータが出力される（Ｓ４）。これはメモリコントローラ２からＳＤＲＡＭ６に連続データ送出コマンドを与えることで行う。次にメモリコントローラ２側で受信した連続データの比較判定を行う（Ｓ５）。このとき受信データに誤りがない（ＯＫ）ならばＳＤＲＡＭ６側のスルーレート調整は完了となり、受信データに誤りがある（ＮＧ）ならばメモリコントローラ２内のレジスタ１０４の値をスルーレートが緩くなる方にインクリメントし（Ｓ６）、連続パターンデータ出力動作に戻る（Ｓ４）。受信した連続データに誤りがないと判定されるまで上記処理を繰り返す。ＳＤＲＡＭに対するスルーレート設定処理は全てのＳＤＲＡＭ６について実施する。尚、各メモリモジュールにおいて１つのＳＤＲＡＭ６を代表にしてＳＤＲＡＭ６単位でなくメモリモジュール単位で実施すれば処理を効率化できる。
【０１３５】
図３３には連続データ発生回路の一例が示される。同図に示される例は７ビットＭ 系列発生器であり、図３４に例示されるように、クロックＣＬＫに同期して１２７ステップからなる擬似ランダムパターンを繰り返し発生する。
【０１３６】
図３５には前記判定回路１４１，１４９を構成する連続データ比較回路の一例を示す。この回路は、前記連続データ発生回路１５０、イクスクルッシブ・オアゲート１５１、フリップフロップ１５２，１５３、７ビットカウンタ１５４，１５５、ＳＲラッチ回路１５６、７入力型のオアゲート１５７、及び７入力型のアンドゲート１５８から構成される。前記連続データ発生回路１５０は図３３の７ビットＭ系列発生回路と同じ回路構成を有する。
【０１３７】
図３５の連続データ比較回路はリセット端子ＲＥＳＥＴに正のパルスが入力されると、クロック信号ＣＬＫに同期しデータ端子ＤＡＴＡに入力された連続データと連続データ発生回路１５０で発生させた連続データとをイクスクルッシブ・オアゲート１５１で比較し、比較結果をクロック同期でフリップフロップ１５２に取込む。イクスクルッシブ・オアゲート１５１による比較結果の不一致はフリップフロップ１５２からハイレベルパルスを出力させる。カウンタ１５４はこのパルス数を計数する。従って、１回以上データ不一致を検出すれば、オアゲート１５７の出力がハイレベルに反転される。これがそれまでに受信したステップにおける連続データ比較結果である。またカウンタ１５５は連続データの全ステップ（１２７ステップ）を計数し、全ステップ受信したら次段のアンドゲート１５８の出力がハイレベルになる。これによって、その時のオアゲート１５７の出力がフリップフロップ１５３にラッチされ、ラッチされた信号が比較判定信号とされ、ＳＲラッチ１５６から出力される信号ＣＰＬのハイレベル変化が連続データ比較動作完了を示す。
【０１３８】
以上述べたように、連続データ送受信テストによって実装系に含まれる伝送線の信号受端でデータ受信誤りを生ずるか否かを検出し、受信データの誤りがなくなるまでスルーレートを緩和する制御を行うから、実装系の状態に即してリンギングの発生を低減し若しくは抑えることができ、信頼性の高いデータ伝送を行うことができる。
【０１３９】
図３６にはＳＤＲＡＭのメモリ機能を連続データ発生回路として流用する例を示す。同図において１６０はＳＤＲＡＭ６のメモリセルアレイや制御回路等を総称する機能モジュールである。メモリコントローラ２の出力回路９４のスルーレートを設定するためにメモリコントローラ２からＳＤＲＡＭ６に連続データを送信する場合、連続データ比較コマンドとしてメモリライトコマンドを用いる。その後、ＳＤＲＡＭ６にライトされたデータを、データ転送速度を実動作に比べて遅くして、換言すれば、それによってデータエラーが生じない状態で、メモリコントローラ２がリードし、リードしたデータを参照データと比較して判定回路１４６でデータエラー判定を行う。
【０１４０】
また、ＳＤＲＡＭ６の出力回路９５のスルーレートを設定するためにＳＤＲＡＭ６からメモリコントローラ２に連続データを送信する場合、連続データ比較コマンドとしてリードコマンドを用いる。ＳＤＲＡＭ６からリードしたデータを比較回路１４６で参照データと比較してデータエラーの有無を判定する。このように、ＳＤＲＡＭ２側からの連続データ発生を行う場合、先のテストでＳＤＲＡＭにライトされた連続データがメモリセルアレイから読み出されてメモリコントローラ２に与えられ、メモリコントローラ２で前述のデータエラー判定が行われる。これにより、ＳＤＲＡＭ６には連続データ発生回路やデータエラーの判定回路を一切設けなくてもよくなる。
【０１４１】
またメモリコントローラ２からＳＤＲＡＭ６に対する連続データ比較コマンド用信号線に既存のＲＡＳ、ＣＡＳ、ＷＥといったコマンド用信号線とアドレス信号線を用いることになり（つまりモードレジスタセットにより連続データ比較モードに入る）、また連続データ比較判定信号用信号線にデータ（ＤＱ）信号線を用いる（共用する）ことになるので、ピン数及び配線数を最小化できる。
【０１４２】
またメモリコントローラ２からＳＤＲＡＭ６側への連続データ送受信テストを行う場合、マザーボード上のマイクロプロセッサ若しくはＣＰＵがプログラムで擬似乱数パターンを出力し、メモリコントローラ２を使ってＳＤＲＡＭ６に連続データをライトすれば、メモリコントローラ２にも連続データ発生回路を不要にでき、占有面積を更に低減可能になる。
【０１４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４４】
例えば、半導体集積回路はＳＤＲＡＭやメモリコントローラに限定されない。その他のメモリ、マイクロプロセッサ、ＤＭＡＣ等の種々の半導体集積回路であってよい。また、電子回路もメモリモジュールを有するものに限定されず、種々の電子回路に適用可能である。
【０１４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１４６】
緩和したい反射に対応する反射ポイントに向けたダミー配線を作成する事により任意の反射ポイントによる反射を緩和するスルーレートを得ることができる。
【０１４７】
信号受信端において波形の乱れ（ハザード）を検出し、波形の乱れが出ないスルーレートを出力回路に設定するから、信号受信端において波形の乱れのない信号伝送が可能となる。
【０１４８】
信号の送受信テストを行い、テストデータで送受信エラーが発生しないスルーレートを出力回路に設定するから、送受信エラーの発生し難い信号伝送が可能となる。
【０１４９】
出力回路に対するスルーレートの設定は、実装系の状態に即して行われるから、多くの実装系に対して幅広く安定したデータ伝送を可能にすることができる。
【０１５０】
上記により、小信号振幅で高速動作される場合にも、伝送線上で生ずるリンギングを実装系の状況に即して抑制する事を可能にする半導体集積回路、そして電子回路を提供することができる。更に、実装系の状況に拘わらず、伝送線を伝播する信号によるタイミング指示若しくは信号の論理値判定に対する誤り緩和させる事ができる。
【図面の簡単な説明】
【図１】メモリコントローラが自らの出力回路のスルーレートを最適化するための構成を例示するブロック図である。
【図２】ＳＤＲＡＭが自らの出力回路のスルーレートを最適化するための構成を例示するブロック図である。
【図３】本発明に係る電子回路の一例としてメモリコントローラとＳＤＲＡＭを実装状態で示す説明図である。
【図４】メモリコントローラとメモリモジュールとの間の信号伝送系を１信号分を代表として例示した説明図である。
【図５】メモリモジュール内のスタブ抵抗とモジュール内配線の状態を示す説明図である。
【図６】出力回路の一例を示す論理回路図である。
【図７】ナンドゲートの一例を示す回路図である。
【図８】ノアゲートの一例を示す回路図である。
【図９】シミュレーションで得られたスルーレートによる伝送信号波形の違いを例示する波形図である。
【図１０】ダミー配線における信号遅延時間を検出する回路の一例を示す論理回路図である。
【図１１】検出回路に含まれるラッチ回路の論理構成を例示する論理回路図である。
【図１２】スルーレート設定レジスタに対する制御データ設定動作を示すフローチャートである。
【図１３】図１２のフローチャートによる処理の動作タイミングを示すタイミング図である。
【図１４】メモリコントローラがＳＤＲＡＭのためのスルーレート設定のための遅延時間測定動作も行うことができるようにした電子回路の例を示すブロック図である。
【図１５】ＳＤＲＡＭのスルーレート設定レジスタに対するメモリコントローラによる制御データ設定動作を例示するフローチャートである。
【図１６】図１５のフローチャートによる処理動作を例示するタイミングチャートである。
【図１７】ＳＤＲＡＭのブロック図である。
【図１８】メモリコントローラ及びメモリモジュールにおいてデータストローブ信号を出力する出力回路のスルーレートを最適化する構成を例示するブロック図である。
【図１９】波形判定によるスルーレート設定機能を例示するブロック図である。
【図２０】メモリコントローラ側のスルーレート設定動作を例示するタイミングチャートである。
【図２１】ＳＤＲＡＭ側のスルーレート設定動作を例示するタイミングチャートである。
【図２２】出力回路のスルーレートを決定するためのメモリコントローラ及びメモリモジュールの動作を示すフローチャートである。
【図２３】波形判定回路の一例を示す論理回路図である。
【図２４】波形判定回路の別の例を示す論理回路図である。
【図２５】出力回路からテスト信号を出力可能にする回路の論理回路図である。
【図２６】クロストークを計測して出力回路のスルーレートを設定可能にした例を示すブロック図である。
【図２７】図２６の回路による動作タイミングを例示するタイミングチャートである。
【図２８】メモリコントローラ及びメモリモジュールにおいてデータストローブ信号を出力する出力回路のスルーレートを最適化する別の構成を例示するブロック図である。
【図２９】出力回路のスルーレート設定動作の態様を示す説明図である。
【図３０】メモリコントローラ側のスルーレート設定動作を例示するタイミングチャートである。
【図３１】ＳＤＲＡＭ側のスルーレート設定動作を例示するタイミングチャートである。
【図３２】図２８の出力回路のスルーレートを決定するためのメモリコントローラ及びメモリモジュールの動作を例示するフローチャートである。
【図３３】連続データ発生回路を例示する論理回路図である。
【図３４】図３３の回路で生成される擬似ランダムパターンの説明図である。
【図３５】判定回路を構成する連続データ比較回路の一例を示す論理回路図である。
【図３６】ＳＤＲＡＭのメモリ機能を連続データ発生回路として流用する例を示すブロック図である。
【符号の説明】
１  マザーボード
２  メモリコントローラ
３  コネクタ
４  メモリモジュール
５  モジュール基板
６  ＳＤＲＡＭ
１０  伝送線
１１  モジュール配線
１４  出力回路
１５  出力段回路
１６  プリバッファ
２５  ダミー配線
２６  実配線
２８  出力回路
２９  遅延時間検出回路
３０  スルーレート設定レジスタ
３１  データ出力回路
３３  ダミー配線
３５  出力回路
３６  遅延時間検出回路
３７  スルーレート設定レジスタ
３８  データ出力回路
ＤＱＳ  データストローブ信号
９４，９５  出力回路
１０３，１１０  波形判定回路
１３１，１３２  ダミー配線
１４１，１４９  判定回路
１４６  連続データ発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004002378.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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