(57)【特許請求の範囲】
【請求項１】
第１のコンデンサ素子が第２のコンデンサ素子に結合された読み取り回路における画像センサピクセルの出力信号の処理方法であって、
（ａ）前記第１及び第２のコンデンサ素子に基準電圧ＶREFを印加するステップと、
（ｂ）前記画像センサピクセルからの第１のサンプル信号ＶS1を前記第１のコンデンサ素子に印加し、前記第１のコンデンサ素子に電荷を配置するステップと、
（ｃ）前記電荷を前記第１のコンデンサ素子から前記第２のコンデンサ素子に移すステップと、
（ｄ）前記画像センサピクセルからの第２のサンプル信号ＶS2を前記第１のコンデンサ素子に印加し、前記第１のコンデンサ素子に電荷を配置するステップと、
（ｅ）前記電荷を前記第２のコンデンサ素子から前記第１のコンデンサ素子に移し、前記第２のサンプル信号ＶS2と前記第１のサンプル信号ＶS1との差の関数である出力信号を提供するステップと、
を含む、画像センサピクセルの出力信号の処理方法。
【請求項２】
前記ステップ（ｅ）が、前記電荷を前記第２のコンデンサ素子から前記第１のコンデンサ素子に移し、ＶO＝ＶS2−ＶS1＋ＶREFである出力信号ＶOを提供することを含む、請求項１記載の方法。
【請求項３】
ＶS1はピクセル上の光強度に比例するサンプル電圧であり、ＶS2はピクセルリセット電圧である、請求項１記載の方法。
【請求項４】
入力端子、基準端子、及び出力端子を備える演算増幅器と、第１及び第２の端子を有し、前記第２端子が前記入力端子に結合された第１のコンデンサと、第１及び第２の端子を有し、前記第２端子が前記入力端子に結合された第２のコンデンサと、を有する読み出し回路における、画像センサピクセルの出力信号の処理方法であって、
（ａ）前記演算増幅器の前記基準端子を基準電圧ＶREFに接続するステップと、
（ｂ）前記基準電圧ＶREFを前記第１及び第２のコンデンサ素子の前記第１端子に印加するステップと、
（ｃ）前記画像センサピクセルからの第１のサンプル信号ＶS1を前記第１のコンデンサ素子の前記第１端子に印加し、前記第１のコンデンサ素子に電荷を配置するステップと、
（ｄ）前記電荷を前記第１のコンデンサ素子から前記第２のコンデンサ素子に移すステップと、
（ｅ）前記画像センサピクセルからの第２のサンプル信号ＶS2を前記第１のコンデンサ素子の前記第１端子に印加し、前記第１のコンデンサ素子に電荷を配置するステップと、
（ｆ）前記電荷を前記第２のコンデンサ素子から前記第１のコンデンサ素子に移し、前記第２のサンプル信号ＶS2と前記第１のサンプル信号ＶS1との差の関数である出力信号ＶOを前記演算増幅器の前記出力端子に提供するステップと、
を含む、画像センサピクセルの出力信号の処理方法。
【請求項５】
ＶO＝ＶS2−ＶS1＋ＶREFである、請求項４記載の方法。
【請求項６】
ＶS1はピクセル上の光強度に比例するサンプル電圧であり、ＶS2はピクセルリセット電圧である、請求項４記載の方法。
【請求項７】
入力端子、第１の基準電圧に接続された基準端子、及び出力端子を備える演算増幅器と、第１及び第２の端子を有し、前記第２端子が前記入力端子に結合された第１のコンデンサ素子と、第１及び第２の端子を有し、前記第２端子が前記入力端子に結合された第２のコンデンサ素子と、第２の基準電圧と前記第１のコンデンサ素子の前記第１端子との間に接続された第１のスイッチ手段と、ピクセルと前記第１のコンデンサ素子の前記第１端子との間に接続された第２のスイッチ手段と、第３の基準電圧と前記第２のコンデンサ素子の前記第１端子との間に接続された第３のスイッチ手段と、前記演算増幅器の前記入力端子と前記出力端子との間に接続された第４のスイッチ手段と、前記第２のコンデンサ素子の前記第２端子と前記演算増幅器の前記出力端子との間に接続された第５のスイッチ手段と、前記第１のコンデンサ素子の前記第１端子と前記演算増幅器の前記出力端子との間に接続された第６のスイッチ手段と、を有する読み出し回路における、画像センサピクセルの出力信号の処理方法であって、
（ａ）全ての前記スイッチ手段を開くステップと、
（ｂ）前記第１、第３、及び第４のスイッチ手段を閉めるステップと、
（ｃ）全ての前記スイッチ手段を開くステップと、
（ｄ）前記第２及び第５のスイッチ手段を閉めるステップと、
（ｅ）前記第５のスイッチ手段を開き、前記第４のスイッチ手段を閉めるステップと、
（ｆ）全ての前記スイッチ手段を開くステップと、
（ｇ）前記第３及び第６のスイッチ手段を閉めるステップと、
（ｈ）前記演算増幅器の前記出力端子の前記出力電圧ＶOを読み取るステップと、
を含む、画像センサピクセルの出力信号の処理方法。
【請求項８】
前記第１、第２、及び第３の基準電圧がＶREFに等しい、請求項７記載の方法。
【請求項９】
前記ステップ（ｄ）が、ピクセルのサンプル信号ＶS1を前記第１のコンデンサ素子に印加することを含む、請求項８記載の方法。
【請求項１０】
前記ステップ（ｅ）が、ピクセルのサンプル信号ＶS2を前記第１のコンデンサ素子に印加することを含む、請求項９記載の方法。
【請求項１１】
ＶO＝ＶS2−ＶS1＋ＶREFである、請求項１０記載の方法。
【請求項１２】
ＶS1はピクセル上の光強度に比例するサンプル電圧であり、ＶS2はピクセルリセット電圧である、請求項１１記載の方法。
【請求項１３】
画像センサピクセル用の読み出し回路であって、
第１及び第２の端子を有する第１のコンデンサ手段と、
第１及び第２の端子を有する第２のコンデンサ手段と、
入力端子及び出力端子を有し、前記第１及び第２のコンデンサ手段の前記第２端子が前記入力端子に接続された増幅器手段と、
前記第１のコンデンサ手段の前記第１端子に接続された第１のスイッチ手段と、
前記第２のコンデンサ手段の前記第１端子に接続された第２のスイッチ手段と、
前記増幅器手段の前記入力端子と前記出力端子との間に接続された第３のスイッチ手段と、
前記第２のコンデンサ手段の前記第２端子と前記増幅器手段の前記出力端子との間に接続された第４のスイッチ手段と、
前記第１のコンデンサ手段の前記第１端子と前記増幅器手段の前記出力端子との間に接続された第５のスイッチ手段と、
を含む、読み出し回路。
【請求項１４】
前記増幅器手段が、基準電圧ＶREFに接続された基準端子を更に含む、請求項１３記載の読み出し回路。
【請求項１５】
前記第１のスイッチ手段が、
前記第１のコンデンサ手段の前記第１端子を基準電圧ＶREFに結合する第１の結合手段と、
前記第１のコンデンサ手段の前記第１端子をピクセルに結合する第２の結合手段と、
を含む、請求項１４記載の読み出し回路。
【請求項１６】
前記第２のスイッチ手段が、前記第２のコンデンサ手段の前記第１端子を基準電圧ＶREFに結合する、請求項１５記載の読み出し回路。
【請求項１７】
前記第１及び第２の結合手段と、前記第２、第３、第４、及び第５のスイッチ手段とを制御する手段を含む、請求項１６記載の読み出し回路。
【請求項１８】
前記制御手段は、前記第２のスイッチ手段、前記第３のスイッチ手段、及び前記第１の結合手段をほぼ同時に閉める、請求項１７記載の読み出し回路。
【請求項１９】
前記制御手段は、前記第４のスイッチ手段及び前記第２の結合手段をほぼ同時に閉める、請求項１８記載の読み出し回路。
【請求項２０】
前記制御手段は、前記第３のスイッチ手段及び前記第２の結合手段をほぼ同時に閉める、請求項１９記載の読み出し回路。
【請求項２１】
前記制御手段は、前記第２のスイッチ手段及び前記第５のスイッチ手段をほぼ同時に閉める、請求項２０記載の読み出し回路。
【請求項２２】
前記第１及び第２の結合手段、ならびに前記第２、第３、第４、及び第５のスイッチ手段はトランジスタである、請求項１６記載の読み出し回路。
【請求項２３】
前記第１及び第２の結合手段、ならびに前記第２、第３、第４、及び第５のスイッチ手段はＣＭＯＳトランジスタである、請求項１６記載の読み出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に画像走査デバイスに関し、より詳細にはＣＭＯＳ画像センサに関する。
【０００２】
【従来の技術】
電気通信デバイス及び個人用携帯情報端末の人気が高まるにつれて、新しく興味深い機能に対する要求も増加している。デジタルビデオ通信又ははめ込み画像撮像装置を含みうるこのような機能は、これらのデバイスと両立しうる仕様の、即ち、低電力消費、小さなサイズ、高解像度、及び高速の、変換器の使用を必要とする。
【０００３】
１９７３年２月６日発行のワイマー（Weimer）の米国特許第３，７１５，４８５号に開示されるタイプの電荷結合素子（ＣＣＤ）は、画像を電気信号として表すのに使用される現在最も有効な商用ＩＣ変換器である。相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳ）画像センサ及びＣＣＤセンサはほぼ同時期に開発されたが、初めて製造された際に、ＣＭＯＳ画像センサはＳＮ比が大きく、競争力のないことがわかった。ＣＭＯＳ画像形成装置の基本的な例は、１９７９年５月１５日発行のオーバら(Ohba et al)の米国特許第４，１５５，０９４号に記載されている。
【０００４】
しかしながら、ＣＭＯＳセンサには、ＣＣＤセンサに勝る利点がいくつかある。ＣＭＯＳ画像センサは、デジタル信号処理回路などの関連回路を画像センサと同一の基板に一体化させることができ、画像センサと連動するのに必要な周辺回路の大きさを減少させることができる。更に、集積化処理及び取得回路により、設計者はこれらの段階間でより幅広なデータパスを利用することができる。
【０００５】
同様に、ＣＭＯＳ画像センサは、現行の標準ＣＭＯＳ製造技術を用いて製造可能であり、特殊な製造技術を必要とする代替的なＣＣＤ画像センサを使用するよりもコストの点で非常に有利である。ＣＭＯＳは、より少数のマスク層を用いたより安価な技術であり、商業的により大きい生産量を有する、より成熟した製造技術である。ＣＣＤ技術は複雑であるため、製造の際の歩留りがより低い。
【０００６】
ＣＭＯＳ画像形成装置の不利な点であるノイズは、デバイス内の種々の段階で対処されている。特に、１９７６年４月６日発行のマルーグ(Malueg)の米国特許第３，９４９，１６２号に記載の相関二重サンプリング（ＣＤＳ）が開発されている。
【０００７】
ＣＤＳは、画像ピクセルから情報を読み出す際に用いられる。この動作は、まず、ピクセルエレメント（素子）に蓄積された電荷のレベルを読み出してこれをコンデンサに蓄積し、次にピクセルエレメントに蓄積された電荷をリセット電圧によって読み出してこれをコンデンサに蓄積することにより行われる。次にこれらの２つの信号は組み合わされ、ピクセル信号を表すノイズの低減された信号が形成される。このプロセスは、暗電流ノイズ、浮動拡散ノードからのｋＴ／Ｃノイズ、ピクセル内のしきい値電圧差から生じるＭＯＳトランジスタの固定パターンノイズ（ＦＰＮ）、及びソースフォロアＭＯＳトランジスタによって生じる低周波数ノイズなど、アクティブピクセルセンサ（ＡＰＳ）に関連するノイズの殆どを低減する。しかしながら、このプロセスは、列（コラム）読み出し回路におけるコンデンサの不整合が一因となる、列に関連したＦＰＮを低減しない。
【０００８】
【発明が解決しようとする課題】
従って、列読み出し回路によって生じる固定パターンノイズを有効に取り除く方法及び装置が必要である。
【０００９】
本発明は、画像センサピクセルの出力信号の処理方法及び装置に関する。
【００１０】
【課題を解決するための手段】
この方法は、共通端子で互いに結合された第１及び第２コンデンサ素子に基準電圧ＶREFを印加するステップと、画像センサピクセルからの第１のサンプル信号ＶS1を第１のコンデンサ素子に印加し、第１のコンデンサ素子に電荷を配置するステップと、この電荷を第１のコンデンサ素子から第２のコンデンサ素子に移すステップと、画像センサピクセルからの第２のサンプル信号ＶS2を第１のコンデンサ素子に印加し、第１のコンデンサ素子に電荷を配置するステップと、電荷を第２のコンデンサ素子から第１のコンデンサ素子に移し、第２のサンプル信号ＶS2と第１のサンプル信号ＶS1との差の関数である出力信号を提供するステップと、を含む。
【００１１】
本発明の別の態様によると、演算増幅器が第１コンデンサ素子と第２コンデンサ素子との間の共通端子に結合されており、演算増幅器の出力はＶO＝ＶS2−ＶS1＋ＶREFである。更に、ＶS1はピクセル上の光強度に比例するサンプル電圧であり、ＶS2はピクセルリセット電圧である。
【００１２】
本発明の更なる態様に関しては、画像センサピクセル用の読み出し回路は、第１及び第２の端子を有する第１のコンデンサ素子と、第１及び第２の端子を有する第２のコンデンサ素子と、入力端子及び出力端子を有し、入力端子が第１及び第２のコンデンサ素子の第２端子に接続された増幅器と、を含む。読み出し回路は、基準電圧と第１のコンデンサ素子の第１端子との間に接続された第１のスイッチと、ピクセルと第１のコンデンサ素子の第１端子との間に接続された第２のスイッチと、基準電圧と第２のコンデンサ素子の第１端子との間に接続された第３のスイッチと、増幅器の入力端子と出力端子との間に接続された第４のスイッチと、第２のコンデンサ素子の第２端子と増幅器の出力端子との間に接続された第５のスイッチと、第１のコンデンサ素子の第１端子と増幅器の出力端子との間に接続された第６のスイッチと、を更に含む。
【００１３】
本発明の更なる態様に関して、読み出し回路は、第１〜第６のスイッチを制御するコントローラを更に含む。特に、コントローラは第１、第３、及び第４のスイッチを同時に閉め、第２及び第５のスイッチを同時に閉め、第２及び第４のスイッチを同時に閉め、そして第３及び第６のスイッチを同時に閉めるようになっている。
【００１４】
本発明の特定の態様によると、増幅器は、基準電圧に接続するための基準端子を有するＣＭＯＳ演算増幅器であり、スイッチは全てＣＭＯＳトランジスタである。
【００１５】
本発明の別の態様によると、前述の読み出し回路の作動方法は、全てのスイッチを開くステップと、第１、第３、及び第４のスイッチを閉めるステップと、全てのスイッチを開くステップと、第２及び第５のスイッチを閉めるステップと、第５のスイッチを開いて第４のスイッチを閉めるステップと、全てのスイッチを開くステップと、第３及び第６のスイッチを閉めるステップと、演算増幅器の出力端子の出力電圧ＶOを読み取るステップと、を含む。
【００１６】
基準電圧がＶREFに等しく、ピクセルサンプル信号がＶS1及びＶS2である場合、ＶO＝ＶS2−ＶS1＋ＶREFである。ＶS1がピクセル上の光強度に比例するサンプル電圧であり、ＶS2がピクセルリセット電圧である場合、出力ＶOは、第１及び第２のコンデンサ素子の値に依存しないピクセル上の光強度の関数である。
【００１７】
本発明の態様及び利点、ならびに本発明の種々の実施の形態の構造及び作用は、添付の図面に関連させて本発明の下記の説明を検討するにつれ、当業者には明白になるであろう。
【００１８】
本発明は、添付の図面を参照して説明される。
【００１９】
【発明の実施の形態】
基本的な相関二重サンプリング（ＣＤＳ）列読み出し回路１００が図１に示されている。回路１００は、演算増幅器１０１、コンデンサ１０５及び１０７、ならびにトランジスタ１０２、１０６、１０９、及び１１０を含む。列のビットラインはライン１２０を介してトランジスタ１０２のソースに接続されている。回路１００は、このビットラインから第１の有効ピクセル電荷ＶA、そしてリセットピクセル電荷ＶBを以下のように連続的にサンプリングする。
【００２０】
第１の周期の際、大きな値の信号φAがトランジスタ１０２、１０６、及び１１０のゲートに印加され、これらは導電状態になる。トランジスタ１０９は、ゲートの信号の値が小さいため、非導電状態である。この周期の間、フィードバックコンデンサ１０７は演算増幅器１０１のオフセット電圧ＶOS1に帯電され、入力コンデンサ１０５は、（ライン１１５の基準電圧ＶREF−演算増幅器のオフセット電圧ＶOS1）を入力ピクセル電圧ＶAから引いて得られた値に帯電される。従って、コンデンサ１０５における電荷Ｑ1は下記のようになる。
Ｑ1＝［ＶA−（ＶREF−ＶOS1）］Ｃ1
【００２１】
第２の周期の際、トランジスタ１０６及び１１０は非導電モードになり、トランジスタ１０２及び１０９は、大きな値の信号φBをトランジスタ１０２及び１０９のゲートに印加することによって導電モードになる。これにより、演算増幅器１０１は電荷フィードバック増幅設定になる。これと同時に、ＶBがライン１２０に印加される。コンデンサ１０５及び１０７のキャパシタンスが整合している場合、フィードバックコンデンサ１０７に蓄積されたオフセット電圧ＶOS1は演算増幅器のオフセット電圧ＶOS2を補償し、入力電圧の差がＶOとして出力端子１１３に伝わる。ここで、ＶO＝ＶREF＋ＶA−ＶBである。しかしながら、コンデンサ１０５及び１０７が不整合である場合、電圧差（ＶA−ＶB）は増幅され、蓄積されたオフセット電圧ＶOS1は第２のサンプリングの際にオフセット電圧ＶOS2の増幅効果を相殺しない。これにより、コンデンサの不整合による列のＦＰＮが生じる。
【００２２】
この問題は、本発明に従って、図２に示される列読み出し回路２００によって解決される。読み出し回路の対応クロック信号が図３に示されている。図３は、クロック信号φ1、φ2、φ3、及びφ4を示している。トランジスタ２１０、２０２、及び２０６にそれぞれ送られる、組み合わされたクロック信号φ1＋φ4、φ2＋φ3、及びφ1＋φ3も示されている。サンプル信号ＶS1及びＶS2も図３に示されている。回路２００は、読み出し回路２００を介する電荷の流れを制御する、ＮＭＯＳトランジスタ２０２、２０３、２０６、２０９、２１０、及び２１４などのいくつかのスイッチングデバイスと、ピクセルの電荷の読み出し値を蓄積する２つのコンデンサ素子２０５及び２０７と、最終的な読み出し値を増幅させる演算増幅器２０１と、を含む。図面及び後述の説明において、コンデンサ２０５及び２０７のそれぞれの値Ｃ1及びＣ2は、この場合では工程の不整合として知られる、集積回路の形成工程に特有の差により、互いに対して等しくない。増幅器２０１の、コンデンサ２０５及び２０７の値への依存性を取り除くことによってこれらの差を効果的に吸収することが、本発明の意図するところである。
【００２３】
読み出しの第１ステップ即ちリセットステップでは、図４に示されるように、列読み出し回路２００は、トランジスタ２０３、２０６、及び２１０のゲートでφ1を高論理レベルに設定し、これらのトランジスタを導電状態にすることによってリセットされる。他のトランジスタは全て、非導電状態のままにされる。これにより、基準電圧ＶREFが第１のコンデンサ素子２０５の陽極及び第２のコンデンサ２０７の陽極に接続される。このステップは、コンデンサ２０５及び２０７の電荷を演算増幅器２０１のオフセット電圧ＶOSに設定し、出力ＶOを（基準電圧ＶREF−オフセット電圧ＶOS）に設定する。要約すると、以下のようになる。
ＶC1＝ＶOS            （式１．１）
ＶC2＝ＶOS            （式１．２）
ＶO＝ＶREF−ＶOS      （式１．３）
【００２４】
図５に示されるような第２のステップは、第１のサンプル信号ＶS1の取得である。この信号の取得は、φ1を低論理レベルに戻し、φ2を高論理レベルに上げることによって達成される。φ2がトランジスタ２０２及び２０９のゲートに印加されると、これらのトランジスタは導電状態になる。他のトランジスタは全て、非導電状態にある。ライン２２０は、第１のサンプル電圧ＶS1を有するピクセルエレメントに列のラインを介して接続される。
【００２５】
第１のコンデンサ２０５の陽極は予めＶREFに帯電されているため、このノードにＶS1を取り込むと電荷の差が生じる。電荷保存の法則により、２つのコンデンサ２０５及び２０７間の電荷の総量は変化しない。即ち、下記の通りである。
Ｑ1＋Ｑ2＝Ｋ          （式２．１）
式中、Ｑはコンデンサに関連する電荷であり、ΔＱはコンデンサにおける電荷の差であり、Ｋは定数である。
即ち、ΔＱ1＋ΔＱ2＝０である。
【００２６】
電荷保存の法則から、この回路に関連する式を決定することができる。
ＶC1＝ＶS1−（ＶREF−ＶOS）  （式２．２）
【００２７】
電荷保存の法則から、下記のようになる。
ΔＶC1＝−（ＶREF−ＶS1）
ΔＱ1＝−（ＶREF−ＶS1）×Ｃ1
【００２８】
次いで、
ΔＱ2＝−ΔＱ1
ΔＱ2＝＋（ＶREF−ＶS1）×Ｃ1
【００２９】
そして、
ＶC2＝ＶC2OLD＋ΔＱ2／Ｃ2
【００３０】
従って、
ＶC2＝ＶOS＋（Ｃ1／Ｃ2）×（ＶREF−ＶS1）  （式２．３）
【００３１】
もちろん、
ＶC2＝ＶO−（ＶREF−ＶOS）
であるので、下記のようになる。
【００３２】
ＶO＝ＶREF＋（Ｃ1／Ｃ2）×（ＶREF−ＶS1）  （式２．４）
【００３３】
本質的に、回路はピクセルデータの第１のサンプリングを完了した。このサンプリングは、第１のサンプル信号を第１のコンデンサ２０５に配置し、次に取得された第１ピクセルデータを第２のコンデンサ２０７に移すことによって達成された。これにより第１のコンデンサ２０５に回路スペースがもたらされ、ピクセルデータの第２のサンプル信号ＶS2がこのスペースを用いて取得される。
【００３４】
図６に示されるような、第２のサンプル信号ＶS2の取得を含む第３のステップは、φ2信号を低論理レベルに戻し、φ3信号を高論理レベルに設定することによって行われる。これによってトランジスタ２０２及び２０６は導電状態になり、回路２００内の他のトランジスタは全て非導電状態のままである。
【００３５】
これにより、ライン２２０からの第２のサンプル信号ＶS2を第１のコンデンサ２０５の陽極に配置することができる。コンデンサ２０５の両側にかかる電圧は下記の値を有する。
ＶC1＝ＶS2−（ＶREF−ＶOS）    （式３．１）
【００３６】
同様に、演算増幅器２０１の出力は演算増幅器２０１の反転入力２１６に関係しているため、下記の値となる。
ＶO＝ＶREF−ＶOS    （式３．２）
【００３７】
更に、第２のコンデンサ素子２０７の陽極は影響を及ぼすあらゆる電位から切断されており、陰極は前のステップと同一の電圧に維持されているため、前のステップの電荷を維持することができる。従って、以下のようになる。
ＶC2＝ＶOS＋（Ｃ1／Ｃ2）×（ＶREF−ＶS1）  （式３．３）
【００３８】
本質的に、第１のサンプル信号ＶS1は取得され、第２のコンデンサ２０７に蓄えられた。次いで、第２のサンプル信号ＶS2が取得され、第１のコンデンサ素子２０５に蓄えられた。これにより、２つのピクセルデータ値を評価するステップのみが残る。
【００３９】
図７に示すような、ピクセルデータの評価に関する第４のステップは、φ3を低論理レベルに戻し、φ4を高論理レベルにすることによって達成される。φ4クロック信号はトランジスタ２１４及び２１０を制御し、トランジスタ２１４及び２１０のゲートでφ4を高論理レベルに設定することによりトランジスタ２１４及び２１０が導電状態になり、他のトランジスタは全て非導電状態のままである。
【００４０】
演算増幅器２０１の入力値間の実質上の短絡により、コンデンサ２０７の陽極はＶREFに接続されており、陰極は（ＶREF−ＶOS）に接続されている。これにより、以下の値の電荷がコンデンサ２０７上に設けられる。
Ｑ2＝ＶREF−（ＶREF−ＶOS）×Ｃ2
【００４１】
従って、下記のようになる。
ＶC2＝ＶOS    （式４．１）
【００４２】
電荷保存の法則によると、
ΔＱ1＋ΔＱ2＝０
【００４３】
従って、
0004027087.tif 000002
【００４４】
また、
ΔＱ1＝−ΔＱ2
だから、下記のようになる。
【００４５】
0004027087.tif 000003
【００４６】
また、下記のようにも表すことができる。
ＶC1＝ＶO−（ＶREF−ＶOS）
【００４７】
従って、
ＶO＝ＶC1＋（ＶREF−ＶOS）
【００４８】
よって、下記のように決定することができる。
ＶO＝ＶS2−ＶS1＋ＶREF    （式４．３）
【００４９】
ここまで生じたことに関しては、第２のコンデンサ２０７に蓄積された電荷が第１のコンデンサ２０５に移され、回路２００の出力ＶOには評価が残される。コンデンサ２０５及び２０７の値とは独立した評価が増幅器において使用され、従って、工程の不整合によって生じる、コンデンサ２０５及び２０７に関連したノイズを有効に取り除く。更に、本発明は、コンデンサ２０５及び２０７間の差が小さいか又は存在しない場合でも、同様に適用可能である。
【００５０】
従って、ＣＭＯＳ画像形成装置用の独特で有用な列読み出し回路が上記に詳細に説明された。しかしながら、本発明は必ずしもＣＭＯＳ画像形成装置に限られているわけではなく、読み出し回路からのノイズなしで２つの電気信号の評価を行わなくてはならないいかなる状況下でも本発明を用いることができる。
【００５１】
本発明は、目下最も実用的で好適な実施の形態とみなされるものに従って説明されたが、本発明はここに開示された実施の形態に限定されないことを理解せねばならない。請求の範囲に定義されるような本発明の趣意及び範囲から逸脱せずに種々の変更物や同等の構造及び機能が形成可能であることを、当業者は理解するであろう。従って、請求の範囲に定義されるような本発明に対しては、このような変更物、ならびに同等の構造及び機能を全て含むように、最も広義の解釈がなされる必要がある。
【図面の簡単な説明】
【図１】基本的な従来技術の相関二重サンプリング（ＣＤＳ）列読み出し回路を示す図である。
【図２】本発明の列読み出し回路を示す図である。
【図３】列読み出し回路のための制御信号を示す図である。
【図４】読み出し処理のステップを概略的に例示する図である。
【図５】読み出し処理のステップを概略的に例示する図である。
【図６】読み出し処理のステップを概略的に例示する図である。
【図７】読み出し処理のステップを概略的に例示する図である。
【符号の説明】
２００    列読み出し回路
２０１    演算増幅器
２０２、２０３、２０６、２０９、２１０、２１４    トランジスタ
２０３、２０７    コンデンサ
２２０    ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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