(57)【特許請求の範囲】
【請求項１】
前置増幅回路であって、
それぞれが差動入力を有して互いに結合され、ハードディスクドライブのヘッドに対応する信号を連続的に増幅するように動作することができる複数の増幅段と、
増幅段に動作可能に結合され、ハードディスクドライブが書込み状態から読出し状態に遷移しつつあるときに実質的に同時に増幅段に電力を供給するように動作することができる電力供給回路と、
増幅段に動作可能に結合され、複数の増幅段の中の少なくとも二つの差動入力を短絡するスケルチ回路のスイッチの開放を連続的に制御するための制御回路であって、まず前記前置増幅回路の入力に最も近い増幅段の差動入力を短絡したスイッチを開放し、その次に前記前置増幅回路の入力から離れた増幅段の差動入力を短絡したスイッチを開放し、かつ該スイッチの開放が増幅段に電力を供給した後に行われ、これにより、グリッチが前記前置増幅回路を通って伝搬することを実質的に防止することにより前記前置増幅回路の出力の飽和を防止し、書込み−読出し遷移時間を短縮させる制御回路と
を具備する前記前置増幅回路。
【請求項２】
第１項記載の前置増幅回路であって、複数の前記増幅段が互に直列に結合された４個の増幅回路を含み、４個の増幅回路は各々、ゼロより大きい利得をそなえている、前記前置増幅回路。
【請求項３】
第１項記載の前置増幅回路であって、前記電力供給回路は更に、前記各増幅段にほぼ同時に電力を供給するように動作することができる、前記前置増幅回路。
【請求項４】
第１項記載の前置増幅回路であって、前記電力供給回路は、スイッチング回路を介して前記各増幅段に結合された電源回路を含み、該スイッチング回路は該電源回路からの電力を前記各増幅段にほぼ同時に供給することにより、前記前置増幅回路の電源投入に伴う総合整定時間を短縮するように動作することができる、前記前置増幅回路。
【請求項５】
第１項記載の前置増幅回路であって、前記電力供給回路が複数の前記増幅段に電力を与えた後に、複数の前記増幅段の中の第１の増幅段の差動入力の両端間の前もって短絡された第１のスイッチを開放するように前記制御回路が動作することができる、前記前置増幅回路。
【請求項６】
第５項記載の前置増幅回路であって、複数の前記増幅段の中の第１増幅段以外の増幅段の差動入力または差動出力の両端間の、短絡された第２のスイッチを開放する前に、第１のスイッチを開放するように前記制御回路が動作することができる、前記前置増幅回路。
【請求項７】
第５項記載の前置増幅回路であって、前記第１のスイッチの開放から所定の時間後に、第３の増幅段の差動出力の両端間に結合された、前もって短絡された第２のスイッチを開放するように前記制御回路が更に動作することができる、前記前置増幅回路。
【請求項８】
第７項記載の前置増幅回路であって、前記第２のスイッチの開放から所定の時間後に、第４の増幅段の差動出力の両端間に結合された、前もって短絡された第３のスイッチを開放するように前記制御回路が更に動作することができる、前記前置増幅回路。
【請求項９】
第１項記載の前置増幅回路であって、複数の増幅段の中の一つの増幅段に動作可能に結合された極シフト回路を更に具備し、該極シフト回路は高域フィルタ回路に関連するカットオフ周波数を高くし、該カットオフ周波数より低い周波数を持った前記グリッチが前記前置増幅回路の出力に伝搬しないように動作することができる、前記前置増幅回路。
【請求項１０】
第９項記載の前置増幅回路であって、前記極シフト回路は帰還回路内の極をシフトすることにより、前記高域フィルタ回路に関連する前記カットオフ周波数を高くするように動作することができる、前記前置増幅回路。
【請求項１１】
第９項記載の前置増幅回路であって、前記極シフト回路は、前記電力供給回路が前記増幅段に電力を供給するほぼそのときに、前記高域フィルタ回路の前記カットオフ周波数を高くするように動作することができる、前記前置増幅回路。
【請求項１２】
第１１項記載の前置増幅回路であって、前記極シフト回路は、所定の期間後に前記高域フィルタ回路の前記カットオフ周波数を下げて、ほぼ初期周波数に戻すように動作することができる、前記前置増幅回路。
【請求項１３】
第９項記載の前置増幅回路であって、前記極シフト回路が複数の増幅段の中の第３の増幅段に結合され、前記極シフト回路が
第３の増幅段の差動入力に結合された、差動入力をそなえるもう一つの増幅段と、
前記もう一つの増幅段の差動入力に結合された入力をそなえる低域フィルタ回路と、
前記第３の増幅段の差動出力に結合され、
前記低域フィルタ回路の出力に結合された減算回路であって、前記第３の増幅段の出力から前記低域フィルタ回路の出力を減算するように動作することができ、これにより前記第３の増幅段の出力において、関連するカットオフ周波数より低い信号を除去する高域フィルタとして動作する減算回路と
を具備する、前記前置増幅回路。
【請求項１４】
第１項記載の前置増幅回路であって
複数の前記増幅段の各々に正と負のＤＣバイアス電圧を選択的に供給するためのＤＣバイアス供給回路であって、複数の前記増幅段の各々に該正と負のＤＣバイアス電圧をほぼ同時に供給するように動作することができる前記ＤＣバイアス供給回路と、
前記増幅段と結合された前記スケルチ回路であって、前記増幅段への正と負の前記ＤＣバイアス電圧の供給の間、複数の前記増幅段の中の一つ以上の増幅段の差動入力または差動出力を短絡するように動作するスケルチ回路と
をさらに具備する前記前置増幅回路。
【請求項１５】
第１４項記載の前置増幅回路であって、前記ＤＣバイアス供給回路は、それぞれの正または負のＤＣバイアス電圧を、複数の増幅段にそれぞれ結合させるように動作できる複数のスイッチを具備し、該複数のスイッチの各々はほぼ同時にこのような結合を行うように動作することができる、前記前置増幅回路。
【請求項１６】
ハードディスクドライブ前置増幅回路の書込み−読出し切換え時間を短縮するための方法であって、
読出し状態の開始を検出するステップと、
前記読出し状態を検出したときに前記前置増幅回路の複数の増幅段に一つ以上のＤＣバイアス電圧を実質的に同時に結合するステップと、
前記読出し状態を検出したときに、複数の増幅段を連続的な順序で選択的にスケルチ動作を解除し、該スケルチ動作の解除が、１つまたは複数の増幅段の差動入力または差動出力を短絡したスイッチの開放と、第１段のスケルチ動作の解除の後に第２段のスケルチ動作の解除を行うことを含み、これによりＤＣバイアス電圧の実質的に同時の結合によって生じ得るグリッチが前記前置増幅回路を飽和させないようにするステップと
を含む書込み−読出し切換え時間の短縮方法。
【請求項１７】
第１６項記載の方法であって、複数の前記増幅段に一つ以上の前記ＤＣバイアス電圧を実質的に同時に結合するステップは、ほぼ同時に複数の増幅段の各々に前記ＤＣバイアス電圧をほぼ同時刻に結合するステップを含む、方法。
【請求項１８】
第１７項記載の方法であって、複数の前記増幅段に前記ＤＣバイアス電圧を結合するステップは、複数の前記増幅段の各々に結合されたスイッチをほぼ同時に短絡することにより、複数の前記増幅段の各々に前記ＤＣバイアス電圧をそれぞれ結合するステップを含む、方法。
【請求項１９】
第１６項記載の方法であって、複数の前記増幅段を選択的にスケルチするステップが、
読出し状態の検出の前は、複数の前記増幅段の中の少なくとも２個の増幅段の差動入力をスケルチされた状態に維持するステップと、
読出し状態の検出から第１の所定の期間の後に、前期増幅段の中の第１の前記増幅段のスケルチを解除するステップと、
読出し状態の検出から第１の所定の期間より長い第２の所定の期間の後に、前記増幅段の中の第２の増幅段のスケルチを解除するステップと
を含む、方法。
【請求項２０】
第１６項記載の方法であって、前記前置増幅回路は差動入力と差動出力とをそなえた４個の増幅段を具備し、該４個の増幅段は互に直列に結合され、複数の前記増幅段を所定の順序で選択的に作動させるステップが、
読出し状態の検出の前は、第１と第４の増幅段の差動入力と第４の増幅段の差動出力とを短絡するステップと、
前記読出し状態の検出から第１の所定の期間の後に、前記第１の増幅段の差動入力に関連する短絡状態を解除するステップと、
前記読出し状態の検出から前記第１の所定の期間より長い第２の所定の期間の後に、前記第４の増幅段の差動入力に関連する短絡状態を解除するステップと、
前記読出し状態の検出から前記第２の所定の期間より長い第３の所定の期間の後に、前記第４の増幅段の差動出力に関連する短絡状態を解除するステップと、
を含む、方法。
【請求項２１】
第１６項記載の方法であって、前記読出し状態が検出されると、所定期間の間、複数の前期増幅段と結合された高域フィルタのカットオフ周波数を選択的に上昇させることにより、前記高域フィルタによって除去される周波数の範囲を増加させて、前記読出し状態検出時に低周波グリッチが前置増幅回路を飽和させることを防止するステップを更に含む、方法。
【請求項２２】
第２１項記載の方法であって、前記高域フィルタの前記カットオフ周波数を上昇させるステップが、所定の期間の間、関連する極を移動させるステップを含む、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に大容量記憶装置に関するものであり、更に詳しくは前置増幅回路での書込み−読出し切換え時間を短縮するためのシステムと方法に関するものである。
【０００２】
【従来の技術】
図１に示される一例のドライブ１０のようなハードディスクドライブは、情報を記憶するために使用される磁気コーティングされたプラタ１２のスタックを含む。磁気コーティングされたプラタ１２はスピンドル１４を通してスタック位置に一緒にとう載される。これはプラタスタックと呼ぶことができる。プラタスタックは通常、スピンドルモータまたはサーボモータ（図示しない）と呼ばれるモータによって回転させられる。各プラタの間に空間が設けられているので、読出し／書込みヘッドまたはスライダ２０が結合されたアーム１８を各プラタ１２の両側に配置することができ、情報の記憶と検索を行うことができる。情報は各プラタの両側に記憶され、一般にセクタ、トラック、ゾーン、およびシリンダに編成される。
【０００３】
各読出し／書込みヘッドまたはスライダ２０は専用のサスペンションアーム１８の一端に取り付けられるので、各読出し／書込みヘッドを希望に応じて位置決めすることができる。各サスペンションアーム１８の反対側の端が音声コイルモータ（ＶＣＭ：ｖｏｉｃｅ  ｃｏｉｌ  ｍｏｔｏｒ）１６で一緒に結合されることにより、一つのユニットまたはアセンブリ（しばしばヘッドスタックアセンブリと呼ばれる）が形成され、これは音声コイルモータにより位置決めすることができる。各サスペンションアーム１８は相互に固定された位置に設けられる。活性状態の読出し／書込みヘッド２０が適正に位置決めされて情報の読出し／書込みを行うように、音声コイルモータ１６はすべてのサスペンションアーム１８の位置決めを行う。読出し／書込みヘッド２０は各プラタ１２の少なくとも内径から、データが記憶される各プラタ１２の外径へ移動することができる。この距離はデータストロークと呼ばれることがある。
【０００４】
ハードディスクドライブは、データを処理し、その全体動作を制御するための様々の電子回路をも含む。この電子回路は、ハードディスクドライブの動作を制御し、ハードディスクドライブをシステムバスに適切にインタフェースさせるために、前置増幅器、読出しチャネル、書込みチャネル、サーボ制御器、モータ制御回路、読出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、および様々なディスク制御回路（図示しない）を含むことができる。前置増幅器は、読出し前置増幅器、および書込みドライバとも呼ばれる書込み前置増幅器を含むことができる。前置増幅器は、読出し前置増幅器および書込み前置増幅器または書込みドライバのような単一の集積回路または別々の集積回路で実現することができる。ディスク制御回路は一般に、メモリに記憶された命令を実行して、ハードディスクドライブの動作とインタフェースを制御するための別個のマイクロプロセッサを含む。
【０００５】
データを記憶し、検索するときに、ハードディスクドライブは書込み、読出し、およびサーボの動作を行う。一般に書込み動作は、システムバスからデータを受信し、データをＲＡＭに記憶することを含む。マイクロプロセッサは、書込みチャネルを介してＲＡＭからプラタ１２に情報を転送できるように、一連のイベントのスケジュールを作成する。情報が転送される前に、読出し／書込みヘッド２０が適切なトラックに位置決めされ、トラックの適切なセクタが突き止められる。次に、ＲＡＭからのデータがディジタル書込み信号として書込みチャネルに伝えられる。書込みチャネルはディジタル書込み信号を処理し、アナログ書込み信号を作成する。これを行う際、書込みチャネルは後でデータをより確実に検索できるようにデータを符号化することができる。次に、ディジタル書込み信号を先ず前置増幅器で調整した後、適切な読出し／書込みヘッド２０に与えることができる。記録媒体またはプラタ１２のデータの書込みは通常、ヘッド２０のコイルに電流を印加して、隣接の透磁性のあるコアに磁界を誘導し、コアがディスクの間隔を横切って磁気信号を通し、ディスクに対応する媒体の小さなパターンまたはディジタルビットを磁化することにより行われる。
【０００６】
読出し動作に対応する回路は図２に示されており、参照番号３０で表されている。読出し動作では、読み出すべき適切なセクタが突き止められ、プラタ１２に前に書き込まれたデータが検出される。適切な読出し／書込みヘッド２０（図２で磁気抵抗負荷２０ａとして示されている）が磁束の変化を検知し、対応するアナログ読出し信号を作成する。アナログ読出し信号は電子回路へ戻され、そこで前置増幅回路３２がアナログ読出し信号を増幅する。次に、増幅されたアナログ読出し信号は読出しチャネル回路３４に与えられ、そこで読出しチャネルは信号を調整し、信号から”０”と”１”を検出することにより、ディジタル読出し信号を発生する。読出しチャネルはたとえば、自動利得制御（ＡＧＣ：ａｕｔｏｍａｔｉｃ  ｇａｉｎ  ｃｏｎｔｒｏｌ）技術を使用して信号を適切なレベルに増幅することにより、信号を調整することができる。次に読出しチャネルは、信号のフィルタリングを行って不要な高周波雑音を除去し、チャネルの等化を行い、信号からのデータ回復を行い、ディジタル読出し信号のフォーマット化を行うことができる。次に、ディジタル読出し信号が読出しチャネルから転送されて、ＲＡＭ（図示しない）に記憶される。次に、マイクロプロセッサはデータ転送の用意ができたことをホストに伝えることができる。
【０００７】
読出しチャネル回路３４は、様々な既知の、または入手可能な読出しチャネルのどれかを使用して実現することができる。たとえば、読出しチャネル回路３４は、ピーク検出型の読出しチャネルとして、または離散時間信号処理を利用した、より進んだ型の読出しチャネルとして実現することができる。ピーク検出型の読出しチャネルでは、増幅されたアナログ読出し信号のレベル検出が行われ、サンプリング窓の間に波形レベルが閾値レベルを上回るか判定される。離散時間信号処理型の読出しチャネルはデータ回復クロックを使用して、増幅されたアナログ読出し信号の同期サンプリングを行う。次に、信号処理理論を使用した一連の数学操作によりサンプルの処理を行うことにより、ディジタル読出し信号を作成する。数個の型の離散時間信号処理読出しチャネル、たとえば、部分応答、最大尤度（ＰＲＭＬ：ｐａｒｔｉａｌ  ｒｅｓｐｏｎｓｅ，ｍａｘｉｍｕｍ  ｌｉｋｅｌｉｈｏｏｄ）チャネル、伸長されたＰＲＭＬチャネル、増強された伸長ＰＲＭＬチャネル、固定遅延トリー探索チャネル、および判断帰還等化チャネルがある。
【０００８】
ディスクプラタ１２が回転しているとき、読出し／書込みヘッド２０は特定のトラックにそろってとどまることにより、トラック上のデータを正確に読出さなければならない。これは、サーボ制御ループ内に設けられたサーボ制御器を使用するサーボ動作により遂行される。典型的なプラタ１２の平面図を示す図３に示すように、サーボ動作では、トラック識別情報とトラック不整合情報４４を一般に含むトラック４２からサーボウェッジ４０が読み出される。トラック不整合情報は位置誤差情報と呼ぶこともできる。位置誤差情報４４はサーボバーストとして与えることができる。読出しと書込みの両方の動作の間に位置誤差情報４４を使用して、読出し／書込みヘッドがトラック上に正しく合わされる。位置誤差情報の受信の結果、サーボ制御器は読出し／書込みヘッド２０を位置決めするための対応する制御信号を音声コイルモータを介して発生する。読出しと書込みの動作の間にサーボウェッジ４０からのトラック識別情報４４も使用することにより、トラック４２を正しく識別することができる。
【０００９】
ハードディスクドライブ設計者は、高い信号対雑音比と低いビットエラーレートで動作する、より大容量のドライブを提供しようと努めている。より大容量にするためには、各プラタの各々の側に記憶されるデータの密度を大きくしなければならない。これはハードディスクドライブ電子回路に対してかなりの負担となる。たとえば、密度が大きくなるにつれて、プラタ上にデータを記憶するために使用される磁気遷移は物理的に、より近接して配置されなければならない。その結果、読出し動作を行うとき、しばしば符号間干渉が生じる。その結果、ハードディスクドライブ電子回路は、より高周波で動作することにより符号間干渉とより高周波の読出し信号を正確に処理する、より洗練された処理回路を提供しなければならない。場合によっては、スピンドルモータ速度が増大し、これによって読出し信号と書込み信号の周波数が更に大きくなる。更に、密度を増大するために、サーボ制御システムの帯域幅を大きくして、読出し／書込みヘッドの位置決め分解能を増大する必要がある。
【００１０】
前記のように、データ記憶密度の増大に対処するために、スピンドルモータ速度が約５４００ＲＰＭのプラタ回転速度から約７２００ＲＰＭへ増大される。速度の増大に対処するために、ヘッド２０に対する書込みから読出しへの遷移タイミングが重要になる。たとえば、書込み動作を行っているとき、プラタが下で回転するにつれて、ヘッド２０がプラタ１２上のトラツク４２を横切っている。図３に示すように、サーボ領域またはウェッジ４０に出会うと、ヘッド２０は書込み状態から読出し状態へ素早く遷移して、その中に記憶されたサーボ情報を読出した後、素早く書込み状態に戻るように遷移して、プラタ１２へのデータ の書込みを続行する。書込みから読出しへの遷移タイミングが遅い場合には、プラタがほぼ一定の速度で回転しているので、サーボウェッジ４０はより大きくなければならない。プラタ１２上には多数のサーボウェッジ４０が存在する（たとえば、約６０個）ので、最適化された書込みから読出しへの遷移タイミングによりウェッジ４０を最小にすることができ、これによりその上のデータ記憶密度を大きくすることができる。
【００１１】
書込みから読出しへの切換え時間を短縮した前置増幅回路を提供することが当業界で求められている。
【００１２】
【発明が解決しようとする課題】
本発明は、ハードディスクドライブ前置増幅回路の書込み−読出し切換え時間を短縮するためのシステムと方法に関するものである。
【００１３】
【課題を解決するための手段】
本発明によれば、前置増幅回路のすべての段へＤＣバイアス電圧を同時に印加しながら、前置増幅回路の飽和を防止するためにスタガスケルチ不活性化機構を始動することにより、従来の前置増幅回路に比べて書込み−読出し切換え時間が短縮される。前置増幅回路のすべての段へＤＣバイアス電圧を実質的に同時に印加することにより、すべての増幅段に対応する整定時間は短縮される。これにより、書込み状態から読出し状態への切換え時に前置増幅回路はより早い時点でデータの読出しを開始することができる。更に、スタガスケルチ不活性化機構は、ＤＣバイアス電圧によって生じ得るグリッチが増幅回路を飽和させることを防止することにより、ＤＣバイアス電圧の同時印加を可能にする。
【００１４】
本発明では、スタガスケルチ不活性化機構により生じ得る低周波グリッチが前置増幅回路を飽和させることを防止するように動作し得る極シフト回路を前置増幅回路に含めることもできる。極シフト回路は選択的に用いることができる、すなわち、プログラマブルである。起動されると、極は所定期間シフトされる。その点で、高域フィルタに対応するカットオフ周波数は上昇させられるので、前置増幅回路を通るこのようなグリッチはどれも除去される。所定期間の後、極はそのもとの位置に戻される。これにより、高域フィルタのカットオフ周波数は低下するので、低周波で迅速にデータを読出すことが可能となる。
【００１５】
本発明の一側面によれば、前置増幅回路は、ハードディスクドライブのヘッドによって検出される信号を連続的に増幅するように動作し得る複数の増幅段を含む。前置増幅回路は更に、増幅段に動作可能に結合され、実質的に同時に各増幅段に電力を供給することにより対応する整定時間を短縮するように動作し得る電力供給回路を含む。更に、制御回路が増幅段に動作可能に結合され、制御回路はスタガ形式で対応するスケルチ機構を不活性化することにより増幅段を活性化し、これにより、増幅段に電力を実質的に同時に印加することに伴うグリッチが前置増幅回路を飽和させることを防止または軽減するように動作し得る。
【００１６】
本発明のもう一つの側面によれば、前置増幅回路は、増幅段に動作可能に結合され、このような増幅段とインタフェースしてプログラマブルな高域フィルタ回路を形成するように動作し得る極シフト回路を含む。読出し状態が検出されたとき、たとえば、対応するカットオフ周波数を上昇させることにより、ＤＣバイアスの同時印加やスタガスケルチ不活性化によって生じ得る低周波雑音を除去して、前置増幅回路の飽和を防止するという程度まで、高域フィルタ回路はプログラマブルにできる。所定の期間の後、対応する極をほぼそのもとの位置にシフトすることによりカットオフ周波数は下げられ、より低い信号周波数で存在し得るデータを通過させることができる。
【００１７】
本発明の更にもう一つの側面によれば、前置増幅回路は、直列に一緒に結合された複数の差動増幅段を含む。前置増幅回路は、読出しモードが検出されたときに複数の増幅段の各々に正と負のＤＣバイアス電圧をほぼ同時に供給するように動作することができるＤＣバイアス供給回路を含む。複数の増幅段の各々にこのようなＤＣバイアス電圧をほぼ同時に印加することは、すべての増幅段に対する総合整定時間を短縮し、したがって従来の解に比べてより早くデータを読出すことを可能とする。更に前置増幅回路は、読出しモードが検出された後に所定のタイミングに従ってスタガ形式で複数の増幅段の差動入力または差動出力を短絡するように動作し得るスケルチ回路を含む。複数の増幅段に対する種々のスケルチ状態の不活性化をスタガ形式で行うことにより、実質的に同時のＤＣバイアス電圧の印加と、より早いスケルチ不活性化に伴うグリッチが前置増幅回路を飽和させることが防止される。
【００１８】
本発明の更にもう一つの側面によれば、プログラマブルな高域フィルタ回路は上記のＤＣバイアス供給回路およびスケルチ回路と協同動作して、それらに伴う低周波雑音またはグリッチが書込み−読出し切換え時間に悪影響を及ぼすことを防止する。読出しモードが検出されたときに、プログラマブルな高域フィルタ回路はそれに対応するカットオフ周波数を上昇させるように動作し得る。その結果、スケルチ回路によって生じ得るいかなる低周波グリッチまたは逸脱も書込み−読出し切換えの間は前置増幅回路で除去される。所定の期間の後、極をそのもとの位置に戻すことにより、カットオフ周波数は下げられるので、ヘッドにより読出された低周波データは通過することができる。
【００１９】
本発明のもう一つの側面によれば、ハードディスクドライブ前置増幅回路の書込み−読出し切換え時間を短縮する方法が開示される。この方法は、読出しモードの開始を検出することと、前置増幅回路の複数の増幅段にＤＣバイアス電圧をほぼ同時に結合することとを含む。その結果、増幅段の電源投入に伴う総合の整定時間は短縮される。更に、この方法は、読出し状態を検出したときに、対応する一つ以上のスケルチ状態を不活性化することにより増幅段を所定の順序で選択的に活性化することを含む。このような選択的活性化は、ＤＣバイアス電圧の印加に伴うグリッチが前置増幅回路を飽和させることを防止する。
【００２０】
本発明の更にもう一つの側面によれば、書込み−読出し切換え時間を短縮する方法は更に、読出し状態を検出したときに増幅段に結合された高域フィルタのカットオフ周波数を上昇させることにより、ＤＣバイアス電圧または所定の順序での増幅段の選択的活性化によって生じる低周波グリッチまたは雑音を除去することを含む。所定の期間の後、カットオフ周波数はもとの値に下げられ、これにより低周波データ信号は通過できる。
【００２１】
前記の目的および関連する目的の達成のため、本発明は以下に詳しく説明され、特に請求の範囲に指摘された特徴を含む。以下の説明および付図は本発明のいくつかの側面と具体化を詳細に示す。しかし、これらは本発明の原理を用い得る種々の仕方の中のほんの少しを示すに過ぎない。本発明の他の目的、利点、および新規な特徴は付図を参照した以下の本発明の詳細な説明から明らかとなる。
【００２２】
【発明の実施の形態】
付図を参照して本発明を説明する。付図では、同じ参照番号の要素は同じ部品を表す。本発明は、ハードディスクドライブシステムで書込み−読出し切換え時間を短縮するシステムと方法を対象としている。
【００２３】
本発明に関連する種々の原理を理解するために、以下、書込み−読出し切換え時間の簡単な説明を行う。ハードディスクドライブが書込みモードにあるとき、前置増幅回路の読出し部分の電源を断にして、電力消費を削減し、スプリアス雑音等が通過して前置増幅回路の読出し部分の出力に達することを防止する。ハードディスクドライブシステムが書込み動作から読出し動作に切換わったとき、読出し動作を開始するために前置増幅回路の読出し部分の電源を投入しなければならない。前置増幅回路の読出し部分の電源投入のためには、その中の種々の回路が落ち着くことが必要である。前置増幅回路がその最終安定値の１０ｍＶ内に落ち着くために要する時間は通常、前置増幅器の書込み−読出し切換え時間と定義される。上記の説明から明らかなように、ディスクドライブの利用を最大限にするために書込み−読出し切換え時間を最小にすることが望ましい。
【００２４】
本発明の発明者は、従来の前置増幅回路のいくつかの側面により、望ましくないほど長い書込み−読出し切換え時間という負の効果が生じることを見出した。本発明の種々の側面が理解されるように、図４で従来の前置増幅回路について簡単に説明する。図４で従来の前置増幅回路は参照番号１００で表されている。前置増幅回路１００は、直列に一緒に結合された複数の差動増幅段１０２、１０４、１０６、および１０８を含む。第１の増幅器１０２は高利得段増幅器であり、（負荷抵抗ＲMRで表される）ヘッド両端間の差動信号を検出し、それに対応する増幅された信号をその出力として出力する。第２の増幅段１０４は通常、数個の読出しチャネルを一緒に多重化する。これにより、複数の第１段１０２を駆動する多数のヘッドからの信号は多重化されて単一の第２段１０４に加えられ、その出力で増幅される。第３の増幅段１０６と第４の増幅段１０８は通常、低利得段であり、利得制御のような種々の機能を果たす。
【００２５】
前置増幅回路１００が書込みモードにあるとき、電力消費を節減するために、複数の段１０２、１０４、１０６、および１０８に電力が与えられない。すなわち、たとえば、図４に示すようにスイッチ１１０を介してこのようなＤＣバイアス電圧を切断することにより、ＶDDとＶSSのようなＤＣバイアス電圧を種々の段に印加されない。読出しモードが検出されると、制御回路（図示しない）は複数の制御信号を介してスイッチ１１０を閉じることにより増幅段１０２、１０４、１０６、および１０８の電力を投入する。しかし、ＤＣバイアス電圧に対応するグリッチが前置増幅回路１００を飽和させることを避けるために、制御回路はまず第１の増幅段１０２に対応するスイッチを閉じ（たとえば、時点ｔ1に）た後、高利得増幅段１０２が整定する（ｓｅｔｔｌｅ）のを待って、他の段に対するスイッチを（たとえば、後の時点ｔ2に）閉じる。増幅段をこのように相次いで活性化するのは、ＤＣバイアス電圧の結合により段に生じ得るグリッチが伝搬して、種々の段で増幅され、前置増幅回路を飽和させるのを防止するためである。
【００２６】
したがって、回路１００のような従来の前置増幅回路は二つ以上の離散期間にＤＣバイアス電圧を各増幅段に印加する。したがって、前置増幅回路１００に対する総合の整定時間は第１の段１０２と他の段１０４、１０６、および１０８の整定時間の組合わせに基づく。このような総合整定時間は前置増幅回路の書込み−読出し切換え時間に悪影響を及ぼすということを本発明の発明者は見出した。
【００２７】
本発明の一つの代表的な側面による前置増幅回路が図５に示されており、参照番号１５０で表されている。前置増幅回路１５０は図４と同様に、直列に一緒に結合された複数の差動増幅段１０２、１０４、１０６、および１０８を含む。更に、前置増幅回路１５０はＤＣバイアス電圧ＶDDおよびＶSSをもそなえている。ＤＣバイアス電圧ＶDDおよびＶSSはスイッチ１１０を介して増幅段に選択的に結合される。前置増幅回路１５０が図４の従来の前置増幅回路１００と異なる点は、ＤＣバイアス電圧が実質的に同時に各増幅段に与えられるということである。すなわち、読出しモード状態の検出時に、ほぼ同時に、たとえば、実質的に同時にＤＣバイアス電圧は複数の増幅段の各々に結合される。この目的のため、前置増幅回路１５０は制御回路１５２のような電力供給回路を含む。制御回路１５２は、信号１５４を介して読出しモードの開始を検出して、ほぼ同時（たとえば、ｔall）に各スイッチ１１０を活性化するために複数の制御信号を発生するように動作することができる。
【００２８】
更に、図５の前置増幅回路１５０は更に、まとめて参照番号１６０で表されたスケルチ回路を含む。スケルチ回路１６０は、たとえば、制御回路１５２を介して読出しモードを検出したときに増幅段のいくつかを所定の順に活性化するように動作できる。本発明の代表的な一側面によれば、スケルチ回路１６０は、増幅段の各段の差動入力または出力を横切って結合された複数のスイッチＳ１、Ｓ２およびＳ３を含む。書込みモードで閉じられると、スイッチＳ１、Ｓ２およびＳ３は増幅段１０２および１０８を短絡して、ヘッドＲMRからのスプリアス雑音またはグリッチがそれらを通過してそれらの出力（たとえば、差動出力ＲＤＸおよびＲＤＹとして示されている）に達するのを防止する。
【００２９】
制御回路１５２により読出しモードが検出されると、スケルチ回路１６０はスイッチＳ１、Ｓ２およびＳ３を所定の順序で開放することにより複数の増幅段を活性化するように動作することができる。たとえば、所定の期間待った後に（たとえば、ｔD1）、制御回路１５２はスイッチＳ１を開放し、第１の増幅段１０２を活性化する。次に、読出しモードが検出されてからもう一つの所定の期間待った後に（たとえば、ｔD2）、制御回路１５２はスイッチＳ２を開放し、期間ｔD3の後、Ｓ３が開放される。したがって、スケルチ回路１６０および制御回路１５２はスイッチＳ１、Ｓ２およびＳ３をスタガ形式で開放するように動作する。
【００３０】
スケルチ回路１６０は増幅段へのＤＣバイアス電圧の実質的に同時の印加に伴うグリッチを防止するように動作する。たとえば、増幅段１０２、１０４、１０６および１０８にＶDDおよびＶSSが印加されたとき、それらの中にグリッチが生じる。しかし、Ｓ１が閉じて、スケルチ状態を示すので、第１の増幅段１０２の出力にグリッチが形成されない。同様に、ＤＣバイアス電圧により増幅段１０４および１０６に生じるグリッチは、ＤＣバイアス電圧が与えられたとき閉成されるＳ２によってスケルチされる。最後に、最後の増幅段１０８に生じるグリッチは閉成されたＳ３によってスケルチされる。したがって、スケルチ回路１６０は、ＤＣバイアス電圧が増幅段に実質的に同時に与えられたときに前置増幅回路１５０の飽和を防止するように動作するので、より早い整定時間と書込み−読出し切換え時間の短縮が可能となる。
【００３１】
所定の期間の後（たとえば、ｔD1）に、ＤＣバイアス電圧の印加に対応するグリッチがスケルチされる。次に、制御回路１５２によりＳ１が開放される。Ｓ１自身の開放により、増幅段１０２の出力にグリッチが生じ、これが増幅段１０４および１０６を通って伝搬する。しかし、Ｓ２がまだ閉じているので、グリッチがスケルチされ、前置増幅回路１５０の飽和が防止される。読出しモードが検出されてから第２の所定の期間が経過した後に（たとえば、ｔD2、ここでｔD2＞ｔD1）、Ｓ２は開放し、それ自身が最後の増幅段１０８にグリッチを生じる。しかし、Ｓ３がまだ閉じているので、グリッチはスケルチされるので、前置増幅回路１５０の飽和が防止される。最後に、読出しモードの検出から第３の所定の期間が経過した後に（たとえば、ｔD3、ここでｔD3＞ｔD2）、Ｓ３は開放し、それ自体で出力ＲＤＸおよびＲＤＹにごく小さいグリッチを生じることができる。しかし、このようなグリッチは、それがある場合には、かなり小さいので、無視できる。
【００３２】
上記のようにして、実質的に同時のＤＣバイアス電圧の印加による前置増幅回路１５０の飽和をスケルチ回路１６０がどのように防止するかがわかる。更に、スイッチＳ１、Ｓ２およびＳ３のスタガ不活性化が更に前置増幅回路の飽和を防止することは明らかである。更に、ほぼ同時に各増幅段にＤＣバイアス電圧を加えることにより、書込み−読出し切換え時間が短縮され、それに対応するグリッチはスケルチ回路によってスケルチされる。これにより、前置増幅回路１５０の望ましくない飽和が防止される。
【００３３】
本発明の代表的な一つの側面によれば、図６に示すようにスイッチＳ１、Ｓ２およびＳ３のスタガ活性化すなわち開放が以下のように行われる。読出しモードが検出された後（たとえば、ｔ0）、制御回路１５２は期間ｔD1（たとえば、約５５ｎｓ）待つ。これは充分に長いので、ほぼ同時に各増幅段にＤＣバイアス電圧を結合することに伴うどのグリッチもスケルチされて、前置増幅器の飽和が防止されると予想される期間である。ｔD1でＳ１が開放することにより、増幅段１０２、１０４および１０６を通ってグリッチが伝搬する。しかし、Ｓ２がまだ閉じているので、このようなグリッチはどれもスケルチされる。制御回路１５２が第２の期間（ｔD2）（たとえば、約６５ｎｓ）待った後、制御回路１５２を介してＳ２が開放される。ｔD1とｔD2との間の１０ｎｓは、Ｓ１の開放によって形成されるグリッチがＳ２の開放の前にスケルチされるのに充分な時間である。制御回路１５２が第３の期間（ｔD3）（たとえば、約７０ｎｓ）待った後、制御回路１５２を介してＳ３が開放される。ｔD2とｔD3との間の５ｎｓは、Ｓ２の開放によって形成されるグリッチがＳ３の開放の前にスケルチされるのに充分な時間である。
【００３４】
上記のように、実質的に同時にＤＣバイアス電圧を印加することに関連したスケルチ回路１６０は前置増幅回路の書込み−読出し切換え時間を従来の解に比べて短縮する。しかし、たとえスケルチ回路１６０があっても、書込み−読出しモード遷移の間にいくつかの逸脱（ｅｘｃｕｒｓｉｏｎ）はまだ起こり得る。たとえば、Ｓ１が開放したとき、低周波で、継続時間が比較的長い（たとえば、時定数が約１５０ｎｓで、周波数が約１−２ＭＨｚの）グリッチが生じて、スケルチ動作にもかかわらず、これが増幅段１０４、１０６および１０８を通って伝搬することがあり得る。したがって、本発明のもう一つの側面によれば、たとえば、第３の増幅段１０６と結合された回路を補うことにより、プログラマブルな、または別の仕方で選択的に用いることができる高域フィルタ回路が図５の前置増幅回路に組込まれる。本発明は、書込み−読出しモードの遷移の検出に基づいてカットオフ周波数を変化させるプログラマブルな高域フィルタ回路を使用することを意図する。
【００３５】
一般に、プログラマブルな高域フィルタ回路は極シフト回路として動作することができる。この極シフト回路は、読出しモードが検出されたときにそれに対応する極をシフトするように動作することにより、所定の期間の間、対応するカットオフ周波数を（たとえば、約１−２ＭＨｚから約１０ＭＨｚに）上昇させる。この所定の期間の間、前置増幅器出力ＲＤＸおよびＲＤＹに伝搬するはずの、増幅段で生じる低周波数の逸脱は高域フィルタの上昇したカットオフ周波数より下にあるので、除去される。所定の期間（たとえば、約９０ｎｓのｔDELAY）の後、極がシフトされて、ほぼそのもとの位置に戻されることにより、それに対応するカットオフ周波数を下げ（たとえば、約１−２ＭＨｚにもどし）て読出しモードの間に低周波データが読出せるようにする。
【００３６】
次に図７には、本発明の代表的な一側面による高域フィルタ回路１９０の概略図が示されている。高域フィルタ回路１９０では、第３の増幅段１０６と並列にもう一つの増幅段１９２が設けられており、増幅段１０６と１９２は同じ利得をそなえている。増幅段１９２の差動出力は低域フィルタ（ＬＰＦ：ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ）回路１９４に与えられる。低域フィルタ回路１９４にはプログラマブルカットオフ周波数制御信号１９６が結合されている。制御信号１９６はディジタル型信号を与えるように動作することができる。その一つの状態は第１のカットオフ周波数を指示し、第２の状態は第２のカットオフ周波数を指示する。低域フィルタ回路１９４の出力信号は、カットオフ周波数を超えるずべての信号周波数成分が除去されている。次に、低域フィルタ回路１９４の出力は減算回路１９８に与えられ、低域フィルタ回路１９４の出力が第３の増幅段１０６の出力から減算される。したがって、減算回路の出力信号では、ＬＰＦ１９４のカットオフ周波数より下のずべての信号周波数成分は除去される。これにより、減算回路は巨視的に高域フィルタとして動作する。
【００３７】
高域フィルタ回路１９０はプログラマブルなカットオフ周波数をそなえ、このカットオフ周波数は、たとえば、制御回路１５２からのカットオフ周波数制御信号１９６によって制御される。最初、読出しモードの前、たとえば、書込みモードの間に、低域フィルタ回路１９４のカットオフ周波数は第１の、より低い周波数（たとえば、約１−２ＭＨｚ）に設定される。本発明の代表的な一側面によれば、読出しモードが検出されたときに制御信号１９６は状態を変化させ、低域フィルタ回路１９４はそのカットオフ周波数を調整して第２の、より高い周波数（たとえば、約１０ＭＨｚ）とする。この期間の間、高域フィルタ回路１９０はより大きな周波数範囲である第２のカットオフ周波数より下のどの雑音、または低周波数逸脱も除去するように動作することができる。このような低周波の逸脱の放出が完了すると予想される所定の期間（たとえば、約９０ｎｓ）後に、制御信号１９６は再び状態を変化させることにより、低域フィルタ回路１９４のカットオフ周波数は読出しモードの残りの間、そのもとのカットオフ周波数に戻る。より低いカットオフ周波数が再設定されると、高域フィルタ回路１９０は、ヘッドにより読出されたデータを含むかも知れない２ＭＨｚ範囲の低周波信号を通過させる。
【００３８】
図７の高域フィルタ回路１９０がどのように動作するかを更に示すために、高域フィルタ回路１９０の極をシフトするための代表的な一つの機能回路が図８ａに示されており、参照番号２５０で表されている。回路２５０は入力２５２を含んでおり、増幅段１０６の出力が入力２５２を介して遅延ブロック２５４および低域フィルタ回路２５６に与えられる。後続の、判断ブロック２５８で行われる、入力をフィルタに通したものからの入力２５２の減算を同期させるために、遅延ブロック２５４が都合よく用いられる。低域フィルタ回路２９６はカットオフ周波数より下の周波数をそなえた信号を通過させるように動作することができる。カットオフ周波数ｆLPFは所望の極の関数である。
【００３９】
図８ｂは読出しモードでの低域フィルタ１９４に対する代表的な低域応答を示す。カットオフ周波数ｆLPFより上の周波数をそなえた信号は除去される。図８ｂに示されるように、第１のグラフ３１０は低域フィルタ１９４の入力信号に対応する周波数範囲を表し、第２のグラフ３１２は低域フィルタ１９４の出力に対応する周波数範囲を表す。応答３１０から低域応答３１２を減算することにより、図８ｂに示すように高域応答３１４が得られる。ここで、低周波数カットオフｆLPFは低域フィルタのカットオフ周波数の関数である。したがって、低域フィルタ１９４のカットオフ周波数を変えることにより、書込み状態のような非読出し状態から読出し状態へ前置増幅器が遷移しているとき、回路の極を第１の周波数から第２の周波数に動かすことができる。
【００４０】
上記のように、本発明の種々の側面は一緒に作用して、グリッチ、雑音等が回路を飽和させることなく、前置増幅回路の書込み−読出し切換え時間を短縮するように動作する。本発明によって得られる有利な性能の利点を示すために、図９は三つの異なる前置増幅回路の書込み−読出し切換え時間を示す。一つの電圧波形４０２は図４の従来の前置増幅回路１００に対応している。読出しモードが検出されると、このような前置増幅回路１００は約１マイクロ秒の期間で、ＤＣバイアス電圧を連続して印加することに注意すべきである。波形４０２は、ほぼ従来の前置増幅回路１００の書込み−読出し切換え時間である約３５０ｎＳ以内に、その最終想定整定時間値０Ｖの約１０ｍＶに結局入る。
【００４１】
第２の波形４０４は、ほぼ同時に各増幅段にＤＣバイアス電圧を印加し、付随するグリッチを軽減するスケルチ回路を含む図５の前置増幅回路１５０を示す。波形４０４は（波形４０２より早い初期スパイクによって示されるように）増幅段が動作状態になるための総合整定時間がより短いことを示す。しかし、波形４０４は比較的低い周波数のグリッチが伝搬するので、書込み−読出し切換え時間が約２００ｎＳとなることを示している。これは前置増幅回路１００に比べてかなり改善されている。
【００４２】
最後に、図９には第３の波形４０６が示されている。これは、図７のプログラマブル高域フィルタ回路１９０をそなえた前置増幅回路１５０を含む場合である。波形４０６で注意すべきことは、波形４０４の低周波グリッチがフィルタで除去されているということである。したがって、波形４０６の信号は、書込み−読出し切換え時間を測定するために使用される１０ｍＶの防護帯域の外側に伸びていない。しかし、カットオフ周波数が約１０ＭＨｚに上昇するプログラマブル期間は約９０ｎＳであり、カットオフ周波数を約１−２ＭＨｚに戻すのに更に１０ｎＳを要するので、データ読出しを開始してもよい最小時間は約１００ｎＳである。したがって、本発明の種々の側面の組合わせにより、前置増幅器の書込み−読出し切換え時間を約３５０ｎＳから約１００ｎＳに短縮することができる。
【００４３】
本発明のもう一つの側面によれば、書込み−読出し切換え時間を短縮する方法が図１０に示されるように開示される。説明を簡単にするために図１０の方法は一連のステップとして図示され、説明されているが、本発明はステップのこの順序に限定されるものではなく、本発明に従って、いくつかのステップはここに図示し、説明するのとは異なる順序で行われてもよいし、他のステップと同時に行われてもよいことは理解されるべきである。たとえば、本発明の一側面による方法は（たとえば、状態図の中の）種々の状態の組合わせとして表されてもよい。更に、本発明の一側面による方法を実行するために、図示されたステップをすべて必要でないこともある。
【００４４】
図１０で、方法はステップ５０２で開始され、そこで読出しモードの開始が検出される。たとえば、このような検出は、２進信号のステータスまたはハードディスクドライブのステータスを表すディジタルワードの値を監視することにより行うことができる。しかし、読出しモード状態を検出するどのような方法も利用することができ、本発明の範囲内に入るものと考えられる。
【００４５】
前に説明したように、前置増幅回路の読出し部分が読出しモードにないとき、その中の増幅段には電力を与えないで、消費電力を節減する。したがって、ステップ５０４では、読出しモードが検出された後、各増幅段に電力を与えるために使用されるＤＣバイアス電圧は実質的に同時にそれらに結合される。すなわち、従来行われているように、ＤＣバイアス電圧は増幅段の中の選択された増幅段に結合された後、最初に電源を与えられた段が整定できるように所定の待ち時間後に他の段に印加されるのではない。ＤＣバイアス電圧を各増幅段にほぼ同時に印加することにより、すべての段が電源を与えられて動作できる状態になる総合整定時間が大幅に短縮される。
【００４６】
方法５００はステップ５０６で継続される。ステップ５０６で、スケルチ回路の選択された部分がスタガ形式で不活性化される。たとえば、読出し状態が検出される前に、スケルチ回路の部分が駆動されることにより、増幅段の一つ以上がスケルチされて、読出し状態でないときにスプリアス雑音等が読出し前置増幅器を通過しないようにする。ステップ５０２で読出しモードが検出されると、スケルチ回路はその選択的不活性化モードを開始することにより、ＤＣバイアス電圧の同時印加によって生じるグリッチが前置増幅器を飽和させないようにする。
【００４７】
本発明の代表的な一側面によれば、ステップ５０６では、所定の期間の間（たとえば、約５５ｎＳの間）増幅段に対してスケルチ状態を維持することにより、ＤＣバイアス電圧グリッチが事実上スケルチされるようにする。次に、第１の増幅段（たとえば、段１０２）に対するスケルチ状態は不活性化されるが、他のスケルチ状態は維持されるので、それから生じるグリッチが前置増幅回路を飽和させることは防止される。次に、更にある時間（たとえば、更に１０ｎＳ）の後、前置増幅回路出力に対応する、もう一つのスケルチ状態が不活性化される。スケルチ状態のスタガ不活性化により、ＤＣバイアスグリッチが前置増幅器を飽和させることが防止され、またスケルチ不活性化プロセス自身に対応するグリッチが前置増幅器を飽和させることも防止される。
【００４８】
更に、ステップ５０２で読出しモードが検出された後、ステップ５０８で所定の期間の間、高域フィルタ出力のカットオフ周波数が上昇させられる。したがって、スケルチ不活性化プロセスによって生じるどんな低周波雑音または逸脱も除去される。所定の期間（たとえば、約９０ｎＳ）の後、高域フィルタのカットオフ周波数はそのもとの状態に戻されて、低周波データの読出しが可能となる。
【００４９】
ある好適実施例について本発明を図示し、説明してきたが、この明細書と付図を読んで理解することにより、他の当業者が同等の変更および変形を考えつき得ることは明らかである。特に上記の構成要素（アセンブリ、装置、回路等）が遂行する種々の機能については、このような構成要素を説明するために使用された用語（「手段」についての言及を含む）は別に指示されていない限り、たとえ本発明のここで説明されている実施例で機能を果たす開示された構造と構造的に同等でなくても、説明された構成要素の指定された機能を遂行する（すなわち、機能的に同等の）任意の構成要素に対応するように想定されている。更に、本発明の特定の特徴をいくつかの実施例の中の唯一つの実施例について開示したが、このような特徴は、任意の与えられた、または特定の用途に対して望ましいように、そして都合のよいように他の実施例の一つ以上の特徴と組合わせてもよい。更に、「含む」という用語が詳細な説明と請求の範囲で使用されている場合、このような用語は「具備する」という用語と同様に、包含する意味で使用されている。
【００５０】
以上の説明に関して更に以下の項を開示する。
（１）前置増幅回路であって、
一緒に結合され、ハードディスクドライブのヘッドに対応する信号を連続的に増幅するように動作することができる複数の増幅段と、
増幅段に動作可能に結合され、ハードディスクドライブが書込み状態から読出し状態に遷移しつつあるときに実質的に同時に増幅段に電力を供給するように動作することができる電力供給回路と、
増幅段に動作可能に結合され、増幅段に電力を供給した後に複数の増幅段の中の少なくとも二つをほぼ連続して活性化するように動作することができ、これにより、グリッチが前置増幅回路を通って伝搬することを実質的に防止することにより前置増幅回路の出力の飽和を防止し、大幅に高速の書込み−読出し遷移時間を実現する制御回路と
を具備する前置増幅回路。
【００５１】
（２）第１項記載の前置増幅回路であって、複数の増幅段が直列に一緒に結合された４個の増幅回路を含み、４個の増幅回路は各々、０より大きい利得をそなえている、前置増幅回路。
【００５２】
（３）第１項記載の前置増幅回路であって、電力供給回路は更に、各増幅段にほぼ同時に電力を供給するように動作することができる、前置増幅回路。
（４）第１項記載の前置増幅回路であって、電力供給回路は、スイッチング回路を介して各増幅段に結合された電源回路を含み、スイッチング回路は電源回路からの電力を各増幅段にほぼ同時に供給することにより、前置増幅回路の電源投入に伴う総合整定時間を短縮するように動作することができる、前置増幅回路。
【００５３】
（５）第１項記載の前置増幅回路であって、電力供給回路が複数の増幅段に電力を与えた後に、複数の増幅段の中の第１の増幅段の差動入力の両端間の前もって閉成された第１のスイッチを開放するように制御回路が動作することができる、前置増幅回路。
（６）第５項記載の前置増幅回路であって、複数の増幅段の中の他の増幅段の差動入力または差動出力の両端間の閉成された第２のスイッチの開放の前に、第１のスイッチを開放するように制御回路が動作することができる、前置増幅回路。
【００５４】
（７）第５項記載の前置増幅回路であって、第１のスイッチの開放から所定の時間後に、第３の増幅段の差動出力の両端間に結合された前もって閉成された第２のスイッチを開放するように制御回路が更に動作することができる、前置増幅回路。
（８）第５項記載の前置増幅回路であって、第１のスイッチの開放から所定の時間後に、第３の増幅段の差動出力の両端間に結合された前もって閉成された第２のスイッチを開放するように制御回路が更に動作することができる、前置増幅回路。
【００５５】
（９）第５項記載の前置増幅回路であって、複数の増幅段の中の一つの増幅段に動作可能に結合された極シフト回路を更に具備し、極シフト回路は高域フィルタ回路に対応するカットオフ周波数を高くし、カットオフ周波数より低い周波数をそなえたグリッチが前置増幅回路の出力に伝搬しないように動作することができる、前置増幅回路。
【００５６】
（１０）第９項記載の前置増幅回路であって、極シフト回路は帰還回路内の極をシフトすることにより、高域フィルタ回路に対応するカットオフ周波数を高くするように動作することができる、前置増幅回路。
（１１）第９項記載の前置増幅回路であって、極シフト回路は電力供給回路が増幅段に電力を供給するほぼそのときに、高域フィルタ回路のカットオフ周波数を高くするように動作することができる、前置増幅回路。
（１２）第１１項記載の前置増幅回路であって、極シフト回路は所定の期間後に高域フィルタ回路のカットオフ周波数を下げて、ほぼ初期周波数に戻すように動作することができる、前置増幅回路。
【００５７】
（１３）第９項記載の前置増幅回路であって、極シフト回路が複数の増幅段の中の第３の増幅段に結合され、極シフト回路が
第３の増幅段の差動出力に結合された差動入力をそなえるもう一つの増幅段と、
前記もう一つの増幅段の差動入力に結合された入力をそなえる低域フィルタ回路と、
第３の増幅段の差動出力に結合され、低域フィルタ回路の出力に結合された減算回路であって、第３の増幅段の出力から低域フィルタ回路の出力を減算するように動作することができ、これにより対応するカットオフ周波数より下の第３の増幅段の出力における信号を除去するように動作することができる高域フィルタが形成されるような
減算回路と
を具備する、前置増幅回路。
【００５８】
（１４）書込み−読出し切換え時間を短縮する、ハードディスクドライブのための前置増幅回路であって、
対応する差動入力および差動出力をそなえる複数の増幅段であって、互いに直列に一緒に結合された複数の増幅段と、
複数の増幅段の各々に正と負のＤＣバイアス電圧を選択的に供給するためのＤＣバイアス供給回路であって、複数の増幅段の各々に正と負のＤＣバイアス電圧をほぼ同時に供給するように動作することができるＤＣバイアス供給回路と、
増幅段と結合されたスケルチ回路であって、増幅段への正と負のＤＣバイアス電圧の供給の間、複数の増幅段の中の一つ以上の増幅段の差動入力または差動出力を短絡するように動作することにより、書込み状態から読出し状態へ遷移するときＤＣバイアス電圧に伴うグリッチが前置増幅回路を飽和させることを防止するスケルチ回路と
を具備する前置増幅回路。
【００５９】
（１５）第１４項記載の前置増幅回路であって、ＤＣバイアス供給回路は、複数の増幅段にそれぞれの正または負のＤＣバイアス電圧をそれぞれ結合するように動作することができる複数のスイッチを具備し、複数のスイッチの各々はほぼ同時にこのような結合を行うように動作することができる、前置増幅回路。
（１６）第１５項記載の前置増幅回路であって、ハードディスクドライブが非読出し状態にあるときに複数のスイッチを開放し、読出し状態の間、複数のスイッチを閉成するように動作することができる制御回路を更に具備する前置増幅回路。
【００６０】
（１７）第１４項記載の前置増幅回路であって、前置増幅回路が４個の増幅段を含み、スケルチ回路が
制御回路と、
制御回路に動作可能なように結合された３個のスイッチング回路であって、第１のスイッチング回路は第１の増幅段の差動入力の両端間に結合され、第２のスイッチング回路は第４の増幅段の差動入力の両端間に結合され、第３のスイッチング回路は第４の増幅段の差動出力の両端間に結合される３個のスイッチング回路と
を具備し、
制御回路はハードディスクドライブが非読出し状態にあるとき３個のスイッチング素子を閉成するように動作することができ、ハードディスクドライブが読出し状態に遷移しつつあるとき所定のタイミングに従って３個のスイッチング回路の各々を選択的に開放するように動作することができる、
前置増幅回路。
【００６１】
（１８）第１７項記載の前置増幅回路であって、３個のスイッチング回路と結合された制御回路は第２のスイッチング回路の前に第１のスイッチング回路を開放するように動作することができ、そして第３のスイッチング回路の前に第２のスイッチング回路を開放するように動作することができ、これにより第１および第２のスイッチング回路の開放に伴って生じ得るグリッチが前置増幅回路の出力を飽和させることが防止される、前置増幅回路。
（１９）第１８項記載の前置増幅回路であって、制御回路は読出し状態の開始を検出し、そして読出し状態の開始の検出から測った第１、第２、および第３の所定のタイミング遅延に基づいて連続的に第１、第２、および第３のスイッチング回路を開放するように動作することができる、前置増幅回路。
【００６２】
（２０）第１９項記載の前置増幅回路であって、第１の所定のタイミング遅延は約５５ｎｓであり、第２の所定のタイミング遅延は約６５ｎｓであり、第３の所定のタイミング遅延は約７０ｎｓである、前置増幅回路。
（２１）第１４項記載の前置増幅回路であって、複数の増幅段に結合されて、所定のカットオフ周波数より下の信号が複数の増幅段の中の一つ以上の増幅段を通って伝搬することを選択的に防止する極シフト回路を更に具備する前置増幅回路。
【００６３】
（２２）第２１項記載の前置増幅回路であって、極シフト回路は非読出し状態の間、第１の周波数値でのカットオフ周波数を指示する、それに対応する初期位置に極をそなえるように動作することができ、更に極を第２の位置に動かすことによりカットオフ周波数を高くして第２の周波数値とすることにより、検出された読出し状態の第１の部分の間、より大きな範囲の低周波数を除去するように動作することができ、更に極をほぼ初期の位置に戻してカットオフ周波数を下げて、ほぼ第１の周波数値に戻すことにより、検出された読出し状態の第２の部分の間、大幅に、より小さな範囲の低周波数を除去するように動作することができる、前置増幅回路。
【００６４】
（２３）第２２項記載の前置増幅回路であって、検出された読出し状態の第１の部分は読出し状態の開始で駆動されることにより複数の増幅段が整定している期間に対応し、検出された読出し状態の第２の部分はハードディスクドライブのヘッドでデータが検出され、読出しのために複数の増幅段で増幅されている期間に対応する、前置増幅回路。
【００６５】
（２４）第２１項記載の前置増幅回路であって、極シフト回路が、
複数の増幅段の中の第３の増幅段の差動入力に結合された差動入力をそなえるもう一つの増幅段と、
前記もう一つの増幅段の差動入力に結合された入力をそなえ、実質的に除去される所定のカットオフ周波数より上の周波数成分をそなえる信号を出力する低域フィルタ回路と、
第３の増幅段の差動出力に結合された入力と、低域フィルタ回路に結合された入力と、第４の増幅段の差動入力に結合された出力とをそなえる減算回路と
を具備し、
減算回路は第３の増幅段から出力される信号から低域フィルタ回路からの信号を減算するように動作することができ、これにより所定のカットオフ周波数より下の周波数成分をそなえた出力信号を実質的に除去することにより、前置増幅回路内の低周波グリッチを除去する、
前置増幅回路。
【００６６】
（２５）ハードディスクドライブ前置増幅回路の書込み−読出し切換え時間を短縮するための方法であって、
読出し状態の開始を検出するステップと、
読出し状態を検出したときに前置増幅回路の複数の増幅段に一つ以上のＤＣバイアス電圧を実質的に同時に結合するステップと、
読出し状態を検出したときに複数の増幅段を所定の順序で選択的に活性化し、
これによりＤＣバイアス電圧の実質的に同時の結合によって生じ得るグリッチが前置増幅回路を飽和させないようにするステップと
を含む書込み−読出し切換え時間の短縮方法。
【００６７】
（２６）第２５項記載の方法であって、複数の増幅段に一つ以上のＤＣバイアス電圧を実質的に同時に結合するステップは、ほぼ同時に複数の増幅段の各々にＤＣバイアス電圧をほぼ同時に結合するステップを含む、方法。
（２７）第２６項記載の方法であって、複数の増幅段にＤＣバイアス電圧を結合するステップは、複数の増幅段の各々に結合されたスイッチをほぼ同時に閉成することにより複数の増幅段の各々にＤＣバイアス電圧をそれぞれ結合するステップを含む、方法。
【００６８】
（２８）第２５項記載の方法であって、複数の増幅段を選択的に活性化するステップが、
読出し状態の検出の前は、複数の増幅段の中の少なくとも２個の増幅段の差動入力をスケルチされた状態に維持するステップと、
読出し状態の検出から第１の所定の期間の後に、増幅段の中の第１の増幅段のスケルチを不活性化するステップと、
読出し状態の検出から第１の所定の期間より長い第２の所定の期間の後に、増幅段の中の第２の増幅段のスケルチを不活性化するステップと
を含む、方法。
【００６９】
（２９）第２５項記載の方法であって、前置増幅回路は差動入力と差動出力とをそなえた４個の増幅段を具備し、４個の増幅段は直列に一緒に結合され、複数の増幅段を選択的に活性化するステップが、
読出し状態の検出の前は、第１と第４の増幅段の差動入力と第４の増幅段の差動出力とを短絡するステップと、
読出し状態の検出から第１の所定の期間の後に、第１の増幅段の差動入力に対応する短絡状態をディセーブルするステップと、
読出し状態の検出から第１の所定の期間より長い第２の所定の期間の後に、第４の増幅段の差動入力に対応する短絡状態をディセーブルするステップと、
読出し状態の検出から第２の所定の期間より長い第３の所定の期間の後に、第４の増幅段の差動出力に対応する短絡状態をディセーブルするステップと、
を含む、方法。
【００７０】
（３０）第２５項記載の方法であって、読出し状態が検出されると、所定期間の間、増幅段と結合された高域フィルタのカットオフ周波数を選択的に上昇させることにより、高域フィルタによって除去される周波数の範囲を上昇させて、読出し状態検出時に低周波グリッチが前置増幅回路を飽和させることを防止するステップを更に含む、方法。
（３１）第３０項記載の方法であって、高域フィルタのカットオフ周波数を上昇させるステップが、所定の期間の間、対応する極を移動させるステップを含む、方法。
【００７１】
（３２）本発明は、一緒に結合された複数の増幅段を含み、ハードディスクドライブのヘッドからの信号を連続的に増幅するように動作し得る前置増幅回路に関するものである。前置増幅回路は更に、増幅段に動作可能に結合され、ハードディスクドライブが書込み状態から読出し状態に遷移しつつあるときに複数の増幅段に実質的に同時に電力を供給するように動作することができる電力供給回路を含む。更に前置増幅回路は、増幅段に動作可能に結合され、増幅段への電力の供給後に複数の増幅段の中の少なくとも２個の増幅段をほぼ連続的に活性化するように動作し得る制御回路を含む。上記のようにして、前置増幅回路を通るグリッチの伝搬を実質的に防止して、書込み−読出し遷移時間を大幅に高速にすることにより、前置増幅回路の出力の飽和が避けられる。
【図面の簡単な説明】
【図１】従来技術のディスクドライブ大容量記憶システムの透視図である。
【図２】ディスクドライブ大容量記憶システムでの読出し／書込み動作に対応する回路を示す概略図である。
【図３】その上で読出し／書込みヘッドを正確に位置決めする際に使用するためのサーボウェッジが結合されたプラタを示す平面図である。
【図４】インクリメンタルＤＣバイアス電圧制御構成をそなえた従来の４段前置増幅回路を示す概略図である。
【図５】本発明による書込み−読出し切換え時間の改善を容易にするＤＣバイアス電圧およびスケルチ回路をそなえた４段前置増幅器を示す概略図である。
【図６】本発明の一側面による、図５の種々のスケルチ回路を不活性化するためのタイミング信号を示す一連の波形図である。
【図７】本発明の一側面による、書込み状態から読出し状態への遷移で利用される第一の周波数と第二の周波数との間のカットオフ周波数を調整するための回路をそなえた前置増幅回路の一つの増幅段を示す概略図である。
【図８】本発明の一側面による、第一の周波数と第二の周波数との間で、前置増幅器に対応する極をシフトする回路と方法例を示す図であって、ａは回路を示すブロック図であり、ｂは方法例を示す一連の波形図である。
【図９】本発明による、書込み−読出し切換え時間に対する本発明のいくつかの側面の性能の影響を示す一連の波形図である。
【図１０】本発明のもう一つの側面による、ハードディスクドライブ前置増幅回路の書込み−読出し切換え時間を短縮する方法を示すフローチャートである。
【符号の説明】
１０  ハードディスクドライブ
２０  読出し／書込みヘッド
１０２  第１の増幅段
１０４  第２の増幅段
１０６  第３の増幅段
１０８  第４の増幅段
１１０  スイッチ
１５０  前置増幅回路
１５２  制御回路
１６０  スケルチ回路
１９０  高域フィルタ回路
１９２  もう一つの増幅段
１９４  低域フィルタ回路
１９８  減算回路
２５０  極シフト回路
５０２  読出しモード検出ステップ
５０４  ＤＣバイアス電圧結合ステップ
５０６  スケルチ回路選択的不活性化ステップ
５０８  高域フィルタ回路カットオフ周波数上昇ステップ
Ｓ１  スイッチ
Ｓ２  スイッチ
Ｓ３  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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