(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体素材の表層部に形成された第一導電型と逆導電型である第二導電型の第二導電型高濃度領域と、
第二導電型で前記第二導電型高濃度領域より不純物濃度が低く、前記第二導電型高濃度領域の少なくとも外周部に接合し、前記半導体素材表面に前記第二導電型高濃度領域の外周に隣接して露出するように形成された第二導電型低濃度領域と、
前記半導体素材の表層部であって、前記第二導電型低濃度領域より外方に形成されたチャネルストップ領域と、
前記半導体素材表面上を所定パターンで覆う絶縁膜と、
前記第二導電型高濃度領域側の電極と、
前記半導体素材の裏面又は前記半導体素材を裏面で支持する半導体基板の裏面に被着された第一導電型領域側の電極と、
前記チャネルストップ領域に一部を接続し、前記第一導電型領域側の電極と同電位に保持された等電位リング電極とを備える半導体装置において、
前記第二導電型低濃度領域の前記半導体素材表面に露出する面が、前記絶縁膜により覆われ、
前記等電位リング電極の内端部が前記絶縁膜上に敷設され、前記第二導電型低濃度領域の外周直上位置より内側まで延設されてなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、耐圧維持構造を備えた半導体装置に関し、特にＰＮ接合が等電位リング（Equi-Potential-Ring）で取り囲まれた構造を有するものに関する。
【０００２】
【従来の技術】
一般に、ＰＮ接合が逆電圧を受けるとき、その接合部に電界集中を受けやすく破壊の原因ともなる。ｐｎ接合の降伏は、空乏領域の最大電界Ｅｍａｘが臨界電界Ｅｃｒｉｔに達するときに起こるというのが実験結果によく一致する一般的な理論であり、この電界集中を緩和させ一定印加電圧に対する最大電界Ｅｍａｘを下げることにより、耐圧を向上することができる。
【０００３】
図１９(a)に従来技術の一例として最も基本的な構造の半導体装置１０１を示した。図１９(a)に示すように従来例の半導体装置１０１は、Ｎ+型の半導体基板１と、半導体基板１上にＮ-型でエピタキシャル成長により形成された半導体層２とを備える。半導体層２の表層中央部にはＰ+型領域３が不純物導入により形成され、半導体層２の表層外周部にはＮ+型のチャネルストップ領域４が不純物導入により形成され、残存部がＮ-型領域５となる。
さらに従来例の半導体装置１０１は、半導体層２の表面に形成されたシリコン酸化膜等の絶縁膜６と、絶縁膜６に設けられた開口部を介してＰ+型領域３に接続する陽極電極７と、半導体基板１の裏面に被着された陰極電極８と、絶縁膜６の外周においてチャネルストップ領域４に接続する等電位リング（Equi-Potential-Ring）電極９とを備えて構成される。陽極電極７、陰極電極８、等電位リング電極９はアルミニウム等により構成される。
等電位リング電極９は、チャネルストップ領域４の電位を陰極電極８の電位と同電位に固定するものであり、素子周辺の電位を安定化させる効果を有するため広く採用されている。
【０００４】
電極７、８間に逆方向電圧が印加されると、Ｐ+-Ｎ-接合面の両側に空乏層１０a,１０bが広がる。Ｎ-型領域５はＰ+型領域３に比較的して不純物濃度が低いため、図示するようにＮ-型領域５に広がる空乏層１０bは、Ｐ+型領域３に広がる空乏層１０aより広範囲に広がる。
このときＰ+-Ｎ-接合部、特にコーナー部１１に急峻な電界集中による最大電界Ｅｍａｘが生じ、より高い逆電圧を印加すれば、降伏、ひいては破壊が起こり得る。
このような従来の半導体装置１０１によれば、Ｐ+-Ｎ-接合部に電界集中を受けやすく、高い電圧用途に対して信頼性の高い動作を確保しがたい。
【０００５】
その解決策の一つとしてＪＴＥ（Junction-Termination -Extension）構造が考案されている。
【０００６】
図１９(b)に従来のＪＴＥ構造の半導体装置１０２を示した。図１９(b)に示すように従来のＪＴＥ構造の半導体装置１０２は、図１９(a)に示した半導体装置１０１に対し、Ｐ-型領域１２が形成されている点で異なり、その他は同様である。
Ｐ-型領域１２は、少なくともＰ+型領域３の外周部（上記コーナー部１１を含む）に接合し、リング状若しくはＰ+型領域３の底面とも接合する形状に形成される。
かかるＪＴＥ構造の半導体装置１０２によれば、ＪＴＥ構造を持たない半導体装置１０１において急峻であった空乏層が比較的低不純物濃度のＰ-型領域１２内で拡張されて電界集中が緩和され、一定印加電圧に対する最大電界Ｅｍａｘが下がるので、より高耐圧の耐圧維持構造が得られる。その詳細は、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-31,NO.9,SEPTEMBER 1984,pp.1126-1135 “Breakdown Voltage Optimization of Silicon ｐ-π-ν Planar Junction Diodes”by KYUWOON HWANG and DAVID H.NAVON)や、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-33,NO.1,JANUARY 1986,pp.80-84 “Computer Study of a High-Voltage aｐ-π-ｎ--ｎ+  Diode and Comparison with a Field-Limiting Ring Structure”by VIVIANE BOISSON, MICHEL LE HELLEY, AND JEAN-PIERRE  CHANTE”にも述べられている。
【０００７】
【発明が解決しようとする課題】
しかし、本願発明者らの計算によれば、以上の従来のＪＴＥ構造の半導体装置１０２にあっては、Ｐ-型領域１２の外端部とＮ-型領域５との接合部１３に急峻な電界集中による高い最大電界Ｅｍａｘが生じ、多量のキャリアが発生することが確認された。したがって、従来のＪＴＥ構造の半導体装置１０２にあっては、主に前記接合部１３における電界集中を緩和し、さらに高耐圧の耐圧維持構造を実現することが望まれる。
また、Ｐ-型領域１２により空乏層の横方向の広がりも大きくなり、その分、耐圧維持構造に要する面積も拡大するため、素子の大面積化をもたらしてしまう。
【０００８】
本発明は以上の従来技術における問題に鑑みてなされたものであって、耐圧維持構造（ＪＴＥ構造）と、ＰＮ接合周囲の等電位リング（Equi-Potential-Ring）とを備えた半導体装置において、従来品と同一厚及び同一不純物濃度でも従来品より高耐圧に構成すること、言い換えれば、従来品と同一耐圧に構成しても従来品より軽薄・高濃度に構成することにより小型高性能に構成することができる半導体装置を提供することを課題とする。
また、素子の小面積化も可能な特性を得ることを課題とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するための請求項１記載の発明は、例えば図１、図２又は図３に示すように、
第一導電型の半導体素材２の表層部に形成された第一導電型と逆導電型である第二導電型の第二導電型高濃度領域３（２１a,２７）と、
第二導電型で前記第二導電型高濃度領域より不純物濃度が低く、前記第二導電型高濃度領域の少なくとも外周部に接合し、前記半導体素材表面に前記第二導電型高濃度領域の外周に隣接して露出するように形成された第二導電型低濃度領域１２と、
前記半導体素材の表層部であって、前記第二導電型低濃度領域より外方に形成されたチャネルストップ領域４と、
前記半導体素材表面上を所定パターンで覆う絶縁膜６と、
前記第二導電型高濃度領域側の電極７（１５）と、
前記半導体素材の裏面又は前記半導体素材を裏面で支持する半導体基板の裏面に被着された第一導電型領域側の電極８（１６）と、
前記チャネルストップ領域に一部を接続し、前記第一導電型領域側の電極と同電位に保持された等電位リング電極１４とを備える半導体装置において、
前記第二導電型低濃度領域の前記半導体素材表面に露出する面が、前記絶縁膜により覆われ、
前記等電位リング電極の内端部１４aが前記絶縁膜上に敷設され、前記第二導電型低濃度領域の外周直上位置１７より内側まで延設されてなることを特徴とする半導体装置である。
【００１０】
かかる請求項１記載の発明によれば、等電位リング電極の絶縁膜上に敷設される内端部が第二導電型低濃度領域の外周直上位置より内側まで延設されていることに起因して、従来のＪＴＥ構造の半導体装置において問題であった第二導電型低濃度領域の外端部と第一導電型領域との接合部における電界集中は緩和し、最大電界Ｅｍａｘの低下、キャリア発生の低下という利点が認められる。その結果、従来品と同一厚及び同一不純物濃度でも従来品より高耐圧の半導体装置を得ること、或いは、従来品と同一耐圧に構成しても従来品より軽薄・高濃度に構成でき小型高性能の半導体装置を得ることができる。
また請求項１記載の発明によれば、第二導電型低濃度領域から横方向への空乏層の広がりが抑えられるという利点がある。その結果、耐圧維持構造に要する面積を小面積化することが可能であり、それにより素子を小面積化することができる。
【００１１】
以上の請求項１記載の発明の利点は、第二導電型低濃度領域の外周直上位置より内側まで延設された等電位リング電極の作用によって、横方向の電界強度分布（空乏層の広がり）が中心寄りに絞られるとともに、印加逆電圧のより多くの部分を半導体素材上の絶縁膜が負担し、半導体素材中の電界集中が緩和されるという現象によるものと認められる。
かかる現象では、絶縁膜中の最大電界Ｅｍａｘの上昇が認められる。しかし、シリコン酸化膜等の絶縁膜の破壊強度は半導体素材のそれに比較して各段に高く、本発明の適用により上昇した絶縁膜中の最大電界Ｅｍａｘであっても、絶縁膜の破壊強度に対して実用上安全とされ、必要な動作信頼性が得られる程度に、十分に低いことが発明者らの計算により確認されている。また発明者らの調査によれば、その他に問題視すべき電界集中部分は認められなかった。
したがって本発明によれば、軽薄短小で高耐圧、高性能の半導体装置を容易に得ることができる。
【００１２】
前記半導体素材として、Ｎ+型又はＰ+型半導体基板上に積層したＮ-型半導体層や、Ｎ-型単結晶基板を用いることができる。
【００１３】
【発明の実施の形態】
以下に本発明の一実施形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００１４】
〔第１の実施形態〕
まず、本発明の第１の実施形態につき、図１を参照して説明する。図１は本発明の第１の実施形態の半導体装置を示す部分表面図（図の上部）及び部分断面図（図の下部）である。なお、本実施形態はダイオードへの適用例である。また、本実施形態においては、Ｐ+型領域３が前記第二導電型高濃度領域に対応し、Ｐ-型領域１２が前記第二導電型低濃度領域に対応する。
【００１５】
図１に示すように本実施形態の半導体装置１０３は、ＪＴＥ構造を有するダイオードであって、上記従来のＪＴＥ構造の半導体装置１０２（図１９（b）参照）と同様に、Ｎ+型の半導体基板１と、半導体基板１上にＮ-型でエピタキシャル成長により形成された半導体層２とを備える。また、半導体層２の表層中央部にはＰ+型領域３が不純物導入により形成され、半導体層２の表層外周部にはＮ+型又はＰ+型のチャネルストップ領域４が不純物導入により形成され、さらに、ＪＴＥ構造としてＰ-型領域１２が形成され、残存部がＮ-型領域５となる。Ｐ-型領域１２は、少なくともＰ+型領域３の外周部（コーナー部１１を含む）に接合し、リング状（実線で示す）若しくはＰ+型領域３の底面とも接合する形状（破線で示す）に形成される。
図１に示すように、Ｐ-型領域１２は、半導体層２の表面にＰ+型領域３の外周の外側に隣接して露出するように形成される。チャネルストップ領域４は、Ｐ+型領域３を中心としてＰ-型領域１２より外方に間隔隔てて形成される。その間隔領域においてはＮ-型領域５が半導体層２表面に露出する。
【００１６】
また半導体装置１０３は、半導体層２の表面に形成されたシリコン酸化膜等の絶縁膜６と、絶縁膜６に設けられた開口部を介してＰ+型領域３に接合する陽極電極７と、半導体基板１の裏面に被着された陰極電極８と、絶縁膜６の外周においてチャネルストップ領域４に接合する等電位リング（Equi-Potential-Ring）電極１４とを備えて構成される。陽極電極７はＰ+型領域３側の電極となり、陰極電極８はＮ-型領域５側の電極となる。陽極電極７、陰極電極８、等電位リング電極１４はアルミニウム等により構成される。
【００１７】
一方、本発明による半導体装置１０３の等電位リング電極１４は、従来の等電位リング電極９（図１９参照）とその敷設範囲が異なる。
図１に示すように、等電位リング電極１４の絶縁膜６上に敷設される内端部１４aが第二導電型低濃度領域であるＰ-型領域１２の外周直上位置より内側まで延設されている。
絶縁膜６は半導体層２の表面に敷設され、半導体層２の表面に露出するＰ-型領域１２及びＮ-型領域５を覆っている。
等電位リング電極１４は陰極電極８と等電位に保持されているものであり、絶縁膜６外周の開口部を介してチャネルストップ領域４に外端部を接続する。等電位リング電極１４はＰ+型領域３を取り囲むようにリング状に形成され、その内側の縁部が内端部１４aに相当し、外側の縁部が外端部に相当する。この外端部はチャネルストップ領域４に接合している。等電位リング電極１４は、Ｎ-型領域５の露出面の直上となる範囲においては絶縁膜６上を完全に覆っており、さらに、Ｐ-型領域１２の直上となる範囲にまで進出するように延設されている。すなわち、Ｐ+型領域３側となる内端部１４aはＰ-型領域１２の外周直上位置より内側まで延設されている。等電位リング電極１４はＰ-型領域１２の直上となる範囲においては絶縁膜６を完全に覆っておらず、Ｐ-型領域１２の直上となる範囲の一定幅の外周縁において絶縁膜６上に敷設されている。半導体装置１０３を平面視すれば、等電位リング電極１４の内端側（Ｐ+型領域３側）の一部、すなわち、内端部１４aはＰ-型領域１２の外周ライン１７より内側（Ｐ+型領域３側）に存在し、Ｐ+型領域３の外周ライン１８より外側に存在する。
一方、絶縁膜６は等電位リング電極１４の内端部１４aより内側まで敷設され、Ｐ-型領域１２の露出面を覆っている。
【００１８】
本発明の効果を得るためには、Ｐ-型領域１２の半導体層２表面に露出する面が絶縁膜６により覆われていることと、等電位リング電極１４の内端部１４aがＰ-型領域１２の外周直上位置より内側まで延設されていることが重要となる。後者により、半導体層２から絶縁膜６へ電界集中が移動するような電界分布の変化が誘起され、前者の絶縁膜により移動した電界集中を負担することとなる。結果的に半導体層２中の電界集中が緩和されて接合部１３等における最大電界が低下するとともに、平面的にはより狭い範囲に電界が分布することとなるが、その効果の程は下記シミュレーションにより明らかである。
等電位リング電極１４のＰ-型領域１２の直上範囲への延出幅、すなわち、Ｐ-型領域１２の外周直上位置から等電位リング電極１４の内端までの寸法を如何にするかによって、効果に差が生じるので設計上注意を要する（参考：下記シミュレーション及び図１７）。一方、この延出幅をあまりに大きく取り、等電位リング電極１４を陽極電極７に近づけすぎると電極間の放電等の不都合が予測される。そのような不都合が生じる場合には、必要な手当てを施すべきである。例えば、陽極電極７の外周は図示される位置より内側に設定しても良い。また陽極電極７の外縁が絶縁膜６上に載っている必要は無く、場合によってはＰ+型領域３上の絶縁膜６の開口部の縁より内側に設定してもよい。
【００１９】
〔第２の実施形態〕
次に、本発明の第２の実施形態につき、図２を参照して説明する。図２は本発明の第２の実施形態の半導体装置を示す部分表面図（図の上部）及び部分断面図（図の下部）である。ここでは、ＭＯＳＦＥＴへの適用例及びＩＧＢＴへの適用例につき説明する。なお、図１のダイオードの各部と同一の構造となる部分については同一の符号を付ける。また、本実施形態においては、Ｐ+型領域２１aが前記第二導電型高濃度領域に対応し、Ｐ-型領域１２が前記第二導電型低濃度領域に対応する。
ＩＧＢＴはＭＯＳＦＥＴのドレイン側にＰＮ接合を一つ追加した構成であり、図２に示す構成は、半導体基板１をＮ+型とする場合においてＭＯＳＦＥＴの構成であり、半導体基板１をＰ+型とする場合においてＩＧＢＴの構成である。その他の点は、ＭＯＳＦＥＴとＩＧＢＴとで共通である。
【００２０】
図２に示すように、本実施形態の半導体装置１０４は、Ｎ+型又はＰ+型の半導体基板１上に積層されたＮ-層２を有する。図示するように、このＮ-層２の表層中心部にＰ+型領域２１a,２１b、Ｐ++型領域２３、Ｎ+型領域２４が所定パターンで形成され、Ｎ-層２上に酸化膜２５、ゲートポリシリコン２６、アルミ電極１５が所定パターンで積層されることによりＭＯＳＦＥＴ構造が構成される。半導体基板１をＮ+型とする場合、半導体装置１０４はＭＯＳＦＥＴであってドレイン（電極１６）、ソース（電極１５）、ゲート（ゲートポリシリコン２６）の三つの電極を有する。一方、半導体基板１をＰ+型とする場合、半導体装置１０４はＩＧＢＴであってコレクタ（電極１６）、エミッタ（電極１５）、ゲート（ポリシリコン２６）の三つの電極を有する。
図２に示すようにＰ+型領域２１a、２１b内にＰ++型領域２３、Ｎ+型領域２４が形成され、電極１５はＰ++型領域２３及びＮ+型領域２４に接合する。電極１６は半導体基板１の裏面に被着される。電極１５はＰ+型領域２１a側の電極となり、電極１６はＮ-型領域５側の電極となる。
【００２１】
図２に示すように半導体装置１０４の周辺部は半導体装置１０３の周辺部と同様に、Ｎ+型又はＰ+型のチャネルストップ領域４、ＪＴＥ構造としてＰ-型領域１２、絶縁膜６及び等電位リング電極１４が形成されている。Ｐ-型領域１２は、少なくともＰ+型領域２１aの外周部（コーナー部１１を含む）に接合し、リング状に形成される。
絶縁膜６は半導体層２の表面に敷設され、半導体層２の表面に露出するＰ-型領域１２及びＮ-型領域５を覆っている。
また同様に、等電位リング電極１４は電極１６と等電位に保持されているものであり、絶縁膜６外周の開口部を介してチャネルストップ領域４に外端部を接続する。等電位リング電極１４は、Ｎ-型領域５の露出面の直上となる範囲においては絶縁膜６を完全に覆っており、さらに、Ｐ-型領域１２の直上となる範囲にまで進出するように延設される。すなわち、等電位リング電極１４の絶縁膜６上に敷設される内端部１４aが第二導電型低濃度領域であるＰ-型領域１２の外周直上位置より内側まで延設される。
【００２２】
〔第３の実施形態〕
次に、本発明の第３の実施形態につき、図３を参照して説明する。図３は本発明の第３の実施形態の半導体装置を示す部分表面図（図の上部）及び部分断面図（図の下部）である。ここでは、ＭＯＳＦＥＴへの適用例及びＩＧＢＴへの適用例につき説明する。なお、図２の半導体装置１０４の各部と同一の構造となる部分については同一の符号を付ける。また、本実施形態においては、Ｐ+型領域２７が前記第二導電型高濃度領域に対応し、Ｐ-型領域１２が前記第二導電型低濃度領域に対応する。
ＩＧＢＴはＭＯＳＦＥＴのドレイン側にＰＮ接合を一つ追加した構成であり、図３に示す構成は、半導体基板１をＮ+型とする場合においてＭＯＳＦＥＴの構成であり、半導体基板１をＰ+型とする場合においてＩＧＢＴの構成である。その他の点は、ＭＯＳＦＥＴとＩＧＢＴとで共通である。
【００２３】
図３に示すように、本実施形態の半導体装置１０５は、Ｎ+型又はＰ+型の半導体基板１上に積層されたＮ-層２を有する。図示するように、このＮ-層２の表層中心部にＰ+型領域２７,２１b、Ｐ++型領域２３、Ｎ+型領域２４が所定パターンで形成され、Ｎ-層２上に酸化膜２５,２８、ゲートポリシリコン２６,２９、アルミ電極１５が所定パターンで積層されることによりＭＯＳＦＥＴ構造が構成される。
半導体基板１をＮ+型とする場合、半導体装置１０５はＭＯＳＦＥＴであってドレイン（電極１６）、ソース（電極１５）、ゲート（ゲートポリシリコン２６）の三つの電極を有する。一方、半導体基板１をＰ+型とする場合、半導体装置１０５はＩＧＢＴであってコレクタ（電極１６）、エミッタ（電極１５）、ゲート（ポリシリコン２６）の三つの電極を有する。
図３に示すようにＰ+型領域２１b内にＰ++型領域２３、Ｎ+型領域２４が形成され、電極１５はＰ++型領域２３及びＮ+型領域２４に接合する。またＰ+型領域２７内には更なる不純物導入はされず、電極１５はＰ+型領域２７に接合する。電極１６は半導体基板１の裏面に被着される。電極１５はＰ+型領域２７側の電極となり、電極１６はＮ-型領域５側の電極となる。
【００２４】
図３に示すように半導体装置１０５の周辺部は半導体装置１０３又は１０４の周辺部と同様に、Ｎ+型又はＰ+型のチャネルストップ領域４、ＪＴＥ構造としてＰ-型領域１２、絶縁膜６及び等電位リング電極１４が形成されている。Ｐ-型領域１２は、Ｐ+型領域２７の外周部（コーナー部１１を含む）、内周部及び底面に接合する形で形成される。
絶縁膜６は半導体層２の表面に敷設され、半導体層２の表面にＰ+型領域２７の外周の外側に隣接して露出するＰ-型領域１２、及び、さらにＰ-型領域１２の外周の外側に隣接して露出するＮ-型領域５を覆っている。
また同様に、等電位リング電極１４は電極１６と等電位に保持されているものであり、絶縁膜６外周の開口部を介してチャネルストップ領域４に外端部を接続する。等電位リング電極１４は、Ｎ-型領域５の露出面の直上となる範囲においては絶縁膜６を完全に覆っており、さらに、Ｐ-型領域１２の直上となる範囲にまで進出するように延設される。すなわち、等電位リング電極１４の絶縁膜６上に敷設される内端部１４aが第二導電型低濃度領域であるＰ-型領域１２の外周直上位置より内側まで延設される。
【００２５】
〔シミュレーション〕
上記実施形態に該当する構造につきシミュレーションを行った。以下にその内容を開示する。以下の内容はシミュレーション１とシミュレーション２とからなる。以下のすべてのシミュレーションにおいて印加電圧は２６０（ｖ）である。
【００２６】
まず、シミュレーション１につき説明する。
シミュレーション１の対象とした構造（以下、「本発明例」という。）は図４〜図７に示される。図４は本発明例の計算対象部分断面図であり、上記実施形態の対応する部分と同一の符号を付すが、絶縁膜６はシリコン酸化物（SiO2）、電極７（又は１５）及び等電位リング電極１４はアルミニウム、半導体層２はシリコン（Si）としている。等電位リング電極１４の幅は２８（μｍ）となっている。
図４に示す縦軸をY軸、横軸をX軸とする。図５はX＝６５（μｍ）におけるY：０〜１０（μｍ）の範囲の不純物濃度の片対数グラフである。図６はX＝３０（μｍ）におけるY：０〜１０（μｍ）の範囲の不純物濃度の片対数グラフである。図７はX＝０（μｍ）におけるY：０〜１０（μｍ）の範囲の不純物濃度の片対数グラフである。
【００２７】
従来技術による比較例についても計算を行った。比較例は以上の図４〜図７に示す本発明例に対し、等電位リング電極の幅を１１（μｍ）としたものであり、その他の点は共通である。
【００２８】
以下にシミュレーション１の結果を開示する。
▲１▼電位分布
まず比較例及び本発明例の電位分布シミュレーション結果を示し比較する。図８に比較例の電位分布図を、図９に本発明例の電位分布図を示す。図１０は図８の部分拡大図、図１１は図９の部分拡大図である。
これらの図を参照すればわかるように、比較例の等電位線が半導体層から酸化膜に向かってほぼ垂直に抜け出ているのに対し、本発明例では、特に等電位リング電極直下で、等電位線がシリコン―酸化膜界面において強く内側に曲げられ、等電位リング電極の内端方向へと褶曲している。本発明例の電位分布は比較例に対して全体的に素子中心部へ寄っており、比較例における１９５（V）値（破線で示す）のラインがＰ-型領域の側部とＮ-型領域との接合付近を通っているのに対し、本発明例における１９５（V）値（破線で示す）のラインは、Ｐ-型領域内部を通っている。比較例におけるシリコン中の等電位線の密集具合に対し、本発明例のそれは緩和されている。一方、比較例における酸化膜中の等電位線の密集具合に対し、本発明例では等電位リング電極の内端直下で高い密集が見られる。
【００２９】
▲２▼シリコン層中の横方向電界強度分布
次に比較例及び本発明例のシリコン層中の横方向の電界強度分布シミュレーション結果を示し比較する。図１２に比較例及び本発明例のY＝0.5（μｍ）におけるX：０〜６５（μｍ）の範囲の電界強度曲線を示す。
Ｐ-型領域の側部とＮ-型領域との接合のX座標はX＝２３（μｍ）である。したがって図１２を参照すれば分かるように、比較例ではその接合部で高い電界集中が認められ、最大電界強度はＥmax≒2.25×105（V/ｃｍ）を示している。これに対し本発明例では、電界集中は２つに割れ、その最大電界強度はＥmax＝1.85×105（V/ｃｍ）と低下していることが認められる。
比較例及び本発明例の平面接合における降伏時最大電界の理論値はＥ＝2.987×105（V/ｃｍ）と計算できる。但し、比抵抗ρ≒6.5（Ω・ｃｍ）（Ｎｄ≒7.1×１０14（/ｃｍ3）とした。かかる理論値に対し比較例の最大電界は約0.75倍であるのに対し、本発明例では約0.62倍となり、本発明例の方が安全性を確保し易い。
【００３０】
▲３▼キャリア発生率Ｇ
次に比較例及び本発明例のキャリア発生率Ｇシミュレーション結果を示し比較する。図１３に比較例及び本発明例のY＝0.5（μｍ）におけるX：０〜６５（μｍ）の範囲のキャリア発生率の片対数グラフを示す。
図１３を参照すれば分かるように、比較例のキャリア発生率Ｇの最大値に対し本発明例のそれは１０分の１程度に抑えられている。これによりリーク電流が絞られ、降伏し難くなり高耐圧が得られるといえる。
【００３１】
▲４▼酸化膜中の電界強度分布
次に比較例及び本発明例の酸化膜中の電界強度分布シミュレーション結果を示し比較する。図１４に比較例及び本発明例のY＝−0.5（μｍ）におけるX：０〜６５（μｍ）の範囲の電界強度曲線を示す。
図１４を参照すれば分かるように、比較例の酸化膜中の最大電界が約2.0×105（V/ｃｍ）であるのに対し本発明例のそれは約6.25×105（V/ｃｍ）と、約３倍となっている。しかし、酸化膜の破壊電界は６〜８×106（V/ｃｍ）であり、本発明例においても最大電界は破壊電界の１０分の１程度に抑えられており、繰返し動作の信頼性上問題ない程度である。なお、本シミュレーションでは酸化膜厚を1.2（μｍ）としている。シリコン層より先に破壊しない程度の酸化膜の膜厚を確保することが好ましい。
【００３２】
▲５▼シリコン層中の縦方向電界強度分布
次に、比較例及び本発明例の縦方向の電界強度分布シミュレーション結果を示し比較する。図１５に比較例のX＝18,20,23,29.3,40,65（μｍ）におけるY：０〜３０（μｍ）の範囲の電界強度曲線を示す。図１６に本発明例のX＝18,20,23,29.3,40,65（μｍ）におけるY：０〜３０（μｍ）の範囲の電界強度曲線を示す。
図１５及び図１６を参照して比較例と本発明例の縦方向の電界強度分布シミュレーション結果を比較すると、X＝18（μｍ）, X＝20（μｍ）, X＝23（μｍ）, X＝29.3（μｍ）のいずれにおいても本発明例の方が低いレベルとなっている。本発明例においてX＝18〜29.3（μｍ）の範囲は等電位リング電極の直下及びその近辺であり、等電位リング電極の影響が顕著な部分であるが、縦方向に観察しても電界強度の異常な高まりは発見できず、全体的に低下していることが分かった。特にこの範囲で最大値を示す等電位リング電極内端直下近傍（X＝29.3（μｍ））の電界強度も比較例に対して低下しているため、安全性が確保される。
また、 X＝40（μｍ）, X＝65（μｍ）においては比較例と本発明例の双方ともほぼ同様の電界強度分布を示しており、大きな差は認められない。すなわち、Ｐ-型領域（X＝40（μｍ））及びＰ+型領域（X＝65（μｍ））に対して本発明例の幅広の等電位リング電極による影響はほとんど無く、従来と同様の活性領域及びＪＴＥ構造の能力を維持できる。
【００３３】
以上のシミュレーション結果により、本発明例は比較例に対してシリコン層上の酸化膜が印加電圧のより多くの部分を負担する結果、シリコン層中の電界集中が緩和され、高耐圧の半導体装置が得られ易いということが分かる。言い換えると、本発明例によるシリコン層中の電界集中の緩和は、酸化膜が印加電圧のより多くの部分を負担することによるものと考えられる。
【００３４】
次に、シミュレーション２につき説明する。シミュレーション２は等電位リング電極幅の異なる各構造についてシリコン層中の横方向電界強度分布を計算したものである。等電位リング電極幅（以下、EQR幅といい、記号Ｗで表す。）は図１７(a)に示す表にあるように11.0〜38.0（μｍ）の範囲の８つの値を採用した。その他の条件はシミュレーション１と同じである。図１８にEQR幅Ｗの異なる各構造のY＝0.5（μｍ）におけるX：０〜６５（μｍ）の範囲の電界強度曲線を示し、各曲線の最大値（最大電界強度）を図１７(b)にプロットした。図１７(a)はEQR幅Ｗに対する最大電界強度をまとめた表であり、図１７(b)はEQR幅Ｗに対する最大電界強度の変化を表すグラフである。
【００３５】
図１７(b)に示されるように、Ｐ-型領域１２の外周直上位置であるEQR幅Ｗ＝23.0を境にして変化の様子が異なるのが分かる。すなわち、EQR幅Ｗ＜23.0の範囲においては、EQR幅Ｗの増大に従って電界強度は上昇し、EQR幅Ｗ＝23.0で電界強度は変化は極大を迎え、EQR幅Ｗ＞23.0の範囲においては、EQR幅Ｗの増大に従って電界強度は低下する。言い換えると、等電位リング電極１４がＰ-型領域１２の外周直上位置より内側まで延設されることにより電界強度は低下が得られる。図１７（ｂ）によれば、本シミュレーション対象の場合、実用的にはEQR幅Ｗ＞25.0の範囲を選択するのが設計上好ましいことが分かる。EQR幅Ｗ＝23.0付近では、却って電界強度が高まるので、EQR幅Ｗ＝11.0程度にして従来技術によるか、EQR幅Ｗ＝30.0程度として本発明を利用するか検討して設計する。しかし、電界強度については従来技術と同レベルであっても本発明による場合は、上述したように横方向への空乏層の広がりが抑えられ、耐圧維持構造に要する面積を小面積化することが可能であるので、その点を考慮に入れて検討すると良い。
【００３６】
【発明の効果】
上述したように本発明によれば、等電位リング電極の絶縁膜上に敷設される内端部が第二導電型低濃度領域の外周直上位置より内側まで延設されていることにより、半導体層中の電界集中は緩和され、最大電界Ｅｍａｘの低下、キャリア発生の低下という効果が得られる。その結果、従来品と同一厚及び同一不純物濃度でも従来品より高耐圧の半導体装置、或いは、従来品と同一耐圧に構成しても従来品より軽薄・高濃度に構成でき、小型高性能の半導体装置を得ることができるという効果がある。
また、第二導電型低濃度領域から横方向への空乏層の広がりが抑えられ、耐圧維持構造に要する面積を小面積化することが可能であり、それにより素子を小面積化することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す部分表面図（図の上部）及び部分断面図（図の下部）である。
【図２】本発明の第２の実施形態の半導体装置を示す部分表面図（図の上部）及び部分断面図（図の下部）である。
【図３】本発明の第３の実施形態の半導体装置を示す部分表面図（図の上部）及び部分断面図（図の下部）である。
【図４】本発明例の計算対象部分断面図である。
【図５】図４中、横座標X＝６５（μｍ）における縦座標Y：０〜１０（μｍ）の範囲の不純物濃度の片対数グラフである。
【図６】図４中、横座標X＝３０（μｍ）における縦座標Y：０〜１０（μｍ）の範囲の不純物濃度の片対数グラフである。
【図７】図４中、横座標X＝０（μｍ）における縦座標Y：０〜１０（μｍ）の範囲の不純物濃度の片対数グラフである。
【図８】比較例の電位分布図である。
【図９】本発明例の電位分布図である。
【図１０】図８の部分拡大図である。
【図１１】図９の部分拡大図である。
【図１２】比較例及び本発明例の横方向の電界強度曲線である。
【図１３】比較例及び本発明例のキャリア発生率の片対数グラフである。
【図１４】比較例及び本発明例の酸化膜中の電界強度曲線である。
【図１５】比較例の異なる横方向位置における縦方向の電界強度曲線である。
【図１６】本発明例の異なる横方向位置における縦方向の電界強度曲線
【図１７】  (a)は等電位リング幅に対する最大電界強度をまとめた表であり、図１７(b)は等電位リング幅に対する最大電界強度の変化を表すグラフである。
【図１８】等電位リング電極幅の異なる各構造の横方向の電界強度曲線である。
【図１９】  (a)は従来の基本的な構造の半導体装置の断面図であり、(b)は従来のＪＴＥ構造を有する半導体装置の断面図である。
【符号の説明】
１…半導体基板,２…半導体層,３,２１a,２７…Ｐ+型領域,４…チャネルストップ領域,５…Ｎ-型領域,６…絶縁膜, ７…陽極電極, ８…陰極電極, ９…等電位リング電極, １２…Ｐ-型領域, １４…等電位リング電極, １５…電極,１６…電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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