(57)【特許請求の範囲】
【請求項１】
半導体基板の表面層に異方性エッチングによってトレンチを形成する工程と、
前記トレンチの側壁に生成された保護膜をエッチングにより除去する工程と、
等方性エッチングにより前記トレンチのコーナー部を丸める工程と、
１０００℃以上１１５０℃以下の温度での水素アニールにより前記トレンチの側壁を平坦化する工程と、
前記トレンチの側壁および底面を被覆するゲート絶縁膜を形成する工程と、
を順におこなうとともに、
前記トレンチのコーナー部を丸めた後、前記水素アニールをおこなう前に、
常圧で、５０％以上１００％以下の水素濃度で、１０００℃以上１１５０℃以下の温度で、５秒以上３０秒以下のアニール時間で水素アニールをおこなうことによって、前記トレンチの側壁のクリーニングをおこなうことを特徴とする半導体装置の製造方法。
【請求項２】
前記水素アニール時の圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記水素アニール時の水素の分圧は１０００ｐｐｍ以上１００％以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記水素アニールにつづいて同一炉内でゲート絶縁膜を形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
半導体基板の表面層に異方性エッチングによってトレンチを形成する工程と、
前記トレンチの側壁に生成された保護膜をエッチングにより除去する工程と、
ＣＤＥにより前記トレンチのコーナー部を丸める工程と、
１０００℃以上１１５０℃以下の温度での水素アニールにより前記トレンチの側壁を平坦化する工程と、
前記水素アニールに続いて同一炉内で前記トレンチの側壁および底面を被覆するゲート絶縁膜を形成する工程と、
を順におこなうことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成されたトレンチ内にゲート絶縁膜が形成された構成の半導体装置の製造方法に関し、特にゲート絶縁膜の形成前に、トレンチコーナー部の丸め処理、トレンチ側壁のクリーニング処理およびトレンチ側壁の平坦化処理をおこなうトレンチＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、トレンチＭＯＳ型半導体装置の製造方法として、半導体基板の表面層にトレンチを形成した後、それにつづいてゲート絶縁膜を形成する方法が知られている。図１３および図１４は、従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【０００３】
従来は、まずシリコン半導体基板１の表面上に所望のパターンのシリコン酸化膜を形成し、これをマスクとしてトレンチエッチングをおこない、シリコン半導体基板１にトレンチ３を形成する。このとき、トレンチ側壁にＳｉＯ2系の側壁保護膜が生成されるため、これをＨＦ系エッチング液を用いて除去する。また、マスクとしたシリコン酸化膜も除去する。
【０００４】
つづいて、エッチングによるダメージ層を除去するためのエッチングと犠牲酸化をおこない、ＨＦ系エッチング液を用いて犠牲酸化膜を除去する（図１３）。その後、ゲート絶縁膜５を形成し、トレンチ３内を多結晶シリコン６で埋める（図１４）。そして、ソースおよびドレインの形成等をおこなうことにより、トレンチＭＯＳ型半導体装置が形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来の製造方法では、トレンチコーナー部の曲率半径が小さく、トレンチコーナー部が尖っているため、ゲート絶縁膜が局所的に薄くなるおそれがある。また、エッチングによるダメージ層を除去する際のエッチングにより、トレンチ側壁が荒れて凸凹が多くなってしまう。このようにトレンチ側壁に凹凸が発生したり、ゲート絶縁膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧が低くなり、また耐圧のバラツキが大きくなるという問題点がある。これらの原因によって、従来のトレンチＭＯＳ型半導体装置の歩留まりは５０％以下である。
【０００６】
ところで、特開平１０−２８４５８８号公報には、トレンチの埋め込み後に水素アニール処理により基板表面を平坦化する方法が開示されている。しかし、この公報では、トレンチ側壁の平坦化については言及されていない。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、凹凸のない平坦なトレンチ側壁に、局所的に薄い部分のない均質なゲート絶縁膜を形成するため、トレンチ形成後、ゲート絶縁膜を形成する前に、トレンチの側壁保護膜を除去する処理、トレンチコーナー部を丸める処理、およびトレンチ側壁を平坦化する処理を制御性よく、かつ再現性よくおこなうことが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体基板の表面層にトレンチを形成する工程と、前記トレンチの側壁に生成された保護膜をエッチングにより除去する工程と、等方性エッチングにより前記トレンチのコーナー部を丸める工程と、１０００℃以上１１５０℃以下の温度での水素アニールにより前記トレンチの側壁を平坦化する工程と、前記トレンチの側壁および底面を被覆するゲート絶縁膜を形成する工程と、を順におこなうことを特徴とする。
【０００９】
この発明において、たとえば、水素アニール時の圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分以下であってもよいし、また、水素アニール時の水素の分圧は１０００ｐｐｍ以上１００％以下であってもよい。この発明によれば、水素アニール時に、トレンチにボーイングによる逆テーパーが形成されない範囲で、シリコン原子の表面拡散が起こるので、トレンチコーナー部の丸めを維持しながらトレンチ側壁が平坦化される。
【００１０】
また、上記発明において、前記トレンチのコーナー部を丸めた後、前記水素アニールをおこなう前に、常圧で、５０％以上１００％以下の水素濃度で、１０００℃以上１１５０℃以下の温度で、５秒以上３０秒以下のアニール時間で水素アニールをおこなうことによって、前記トレンチの側壁のクリーニングをおこなう構成としてもよい。このようにすれば、水素アニールによる酸化膜のエッチング作用により、トレンチ内のＳｉＯ2系の残渣が除去される。
【００１１】
また、上記発明において、前記水素アニールにつづいて同一炉内でゲート絶縁膜を形成する構成としてもよい。このようにすれば、同一炉内での連続処理によって自然酸化膜の形成が防止されるため、再現性のよい安定したゲート絶縁膜が形成される。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１〜図６は、本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。まず、シリコン半導体基板１１に、通常のＭＯＳ型半導体装置の形成プロセスにしたがって、図示しないウェル等を形成する。ついで、シリコン半導体基板１１の表面上にマスクとなるたとえばシリコン酸化膜１２を形成する（図１）。
【００１３】
つづいて、シリコン酸化膜１２の表面上に、トレンチ形成領域を開口させたパターンのフォトレジスト等のマスクを形成する。このレジストマスクを用いてシリコン酸化膜１２のエッチングをおこない、所定のトレンチパターンを有するマスクを形成する（図２）。そして、このマスクを用いて、たとえばＨＢｒガス等を用いた反応性イオンエッチング等の異方性エッチングによってシリコン半導体基板１１のエッチングをおこない、深さ約３μｍのトレンチ１３を形成する。その際、トレンチ側壁にはＳｉＯ2系の側壁保護膜１４が生成される（図３）。つぎに、ＨＦ系エッチング液等を用いてエッチングをおこない、側壁保護膜１４およびシリコン酸化膜１２を除去する（図４）。そして、水洗およびスピン乾燥をおこなう。
【００１４】
つぎに、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）などの等方性エッチングによるトレンチコーナー部の丸め処理をおこなう。これによって、トレンチコーナー部１３３，１３４，１３５，１３６が丸まる（図５）。つづいて、常圧で、１０００℃以上１１５０℃以下の高温で水素アニール処理を短時間、たとえば５秒以上３０秒以下の時間でおこなう。これによって、水素アニールによる酸化膜のエッチング作用により、トレンチ内部に取りきれずに残ったＳｉＯ2系の残渣、および基板表面やトレンチ内面の自然酸化膜が除去される。
【００１５】
このクリーニング処理時の水素濃度は、エッチング効果を確保するために５０％以上１００％以下であるのが望ましい。また、この処理により、トレンチ側壁１３１，１３２が平坦化され、側壁表面の荒れの発生が抑制される。また、トレンチエッチング時のダメージの回復も進む。
【００１６】
つづいて、１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下の圧力で、１０００℃以上１１５０℃以下の高温で水素アニール処理を１分以上１０分以下の時間でおこなう。このときの水素の分圧は１０００ｐｐｍ以上１００％以下である。この水素アニール中にシリコン原子の表面拡散が起こり、トレンチ側壁１３１，１３２の平坦化が促進され、より一層平坦化される（図５）。
【００１７】
上記平坦化処理が終了したら、そのまま炉内に半導体ウェハを入れた状態で、炉内を窒素などの不活性ガスで置換する。その後、炉内に酸素を封入してゲート絶縁膜１５を形成する。つまり、水素アニール処理とゲート絶縁膜の形成処理を同一炉内で連続しておこなう。そして、トレンチ１３内に多結晶シリコン１６を埋め込む（図６）。
【００１８】
その後、特に図示しないが、ソースおよびドレインの形成、層間絶縁膜、配線、およびパッシベーション膜等を形成することによって、図示しないトレンチＭＯＳ型半導体装置が完成する。なお、水素アニール処理前のトレンチ内部に残渣が少ない場合には、クリーニング処理を省略して、後半の水素アニール処理のみをおこなうようにしてもよい。
【００１９】
図７は、上述した水素アニール処理後のトレンチ側壁表面の粗さを示す図である。水素アニール処理後のトレンチ側壁表面の粗さとして、Ｒｍｓ（Ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ：粗さの平均自乗偏さ）値は０．３ｎｍである。それに対して、図８は、水素アニール処理前のトレンチ側壁表面の粗さを示す図であるが、同図に示すように、水素アニール処理前のトレンチ側壁表面の粗さとして、Ｒｍｓ値は１．４ｎｍである。
【００２０】
したがって、トレンチ形成後に水素アニール処理をおこなうことによって、トレンチ側壁が水素アニール処理前の約１／５まで平坦化されることが確認される。１０００℃、７６０Ｔｏｒｒで３分間の水素アニール処理をおこなった後のトレンチの断面写真の模式図を図９に示す。図９より、トレンチコーナー部が丸くなっていることと、トレンチ側壁が平坦化されていることが確認される。
【００２１】
上述した実施の形態によれば、トレンチ１３を形成し、側壁保護膜１４を除去した後、等方性エッチングによるトレンチコーナー部の丸め処理により、トレンチコーナー部１３３，１３４，１３５，１３６を丸めるため、丸め処理をおこなう前に酸化膜の残渣などが残っていても、エッチングにより残渣の除去および丸め処理をおこなうことができる。また、丸め処理につづいて水素アニール処理をおこなうことにより、酸化膜のエッチング作用によりトレンチ内の残渣を除去することができ、また、シリコン原子の表面拡散作用により、トレンチ側壁１３１，１３２を平坦化することができる。
【００２２】
したがって、ゲート絶縁膜１５の耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性が向上し、さらに歩留まりが改善されるという効果が得られる。試作の結果によれば、歩留まりを９０％まで改善することができた。
【００２３】
また、上述した実施の形態によれば、水素アニール処理につづいて同一炉内でゲート絶縁膜１５を形成するため、水素アニール処理によるクリーニング処理および平坦化処理の終わった半導体ウェハを大気に曝さずに済むので、自然酸化膜の形成を防いで、再現性のよい安定したゲート絶縁膜１５を形成することができる。したがって、半導体装置の良品率が向上するという効果と、工程数の減少によるコストダウンを図ることができるという効果が得られる。
【００２４】
なお、上述した実施の形態において、水素アニール処理とゲート絶縁膜形成処理を別々の炉でおこなってもよいのは勿論である。また、上述した実施の形態において、たとえば水素アニール処理によるトレンチ側壁の平坦化処理が済んだ後、トレンチ側壁部にチャネル領域を形成するためのイオン注入をおこなうようにしてもよい。この場合には、トレンチ内面を露出させ、かつ基板表面を覆うレジストマスク２１を形成し、イオン注入をおこない、注入したイオンを拡散させてチャネル領域２２を形成する（図１０）。そして、レジストマスク２１を除去した後、犠牲酸化をおこない、ＨＦ系エッチング液を用いて犠牲酸化膜を除去する（図１１）。その後、ゲート絶縁膜１５を形成し、トレンチ１３内に多結晶シリコン１６を埋め込む（図１２）。
【００２５】
このようにすれば、レジストマスク２１中の微量の重金属によるゲート絶縁膜の汚染を犠牲酸化により除去することができるので、ゲート絶縁膜の膜質低下を防ぐことができる。したがって、ゲート絶縁膜の信頼性を損なわずに、トレンチ側壁のチャネル領域の移動度が安定し、ゲート絶縁膜の耐圧および閾値電圧などが向上するという効果が得られる。
【００２６】
【発明の効果】
本発明によれば、水素アニールによる酸化膜のエッチング作用により、トレンチ内の残渣、および基板表面やトレンチ内面の自然酸化膜を除去することができる。また、水素アニール時の、シリコン原子の表面拡散作用により、トレンチコーナー部の丸めを維持しながらトレンチ側壁を平坦化することができる。したがって、ゲート絶縁膜の耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性が向上し、さらに歩留まりが改善されるという効果が得られる。
【００２７】
また、水素アニールにつづいて同一炉内でゲート絶縁膜を形成するようにすれば、自然酸化膜の形成を防ぐことができるので、再現性のよい安定したゲート絶縁膜を形成することができる。したがって、半導体装置の良品率が向上するという効果と、工程数の減少によるコストダウンを図ることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図７】水素アニール処理後のトレンチ側壁表面の粗さを示す図である。
【図８】水素アニール処理前のトレンチ側壁表面の粗さを示す図である。
【図９】水素アニール処理後のトレンチ形状を示す断面写真の模式図である。
【図１０】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１１】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１２】本発明の実施の形態にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１３】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１４】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【符号の説明】
１１  シリコン半導体基板
１２  シリコン酸化膜
１３  トレンチ
１３１，１３２  トレンチ側壁
１３３，１３４，１３５，１３６  トレンチコーナー部
１４  側壁保護膜
１５  ゲート絶縁膜
１６  多結晶シリコン
【図１】
0003896881.tif 000002
【図２】
0003896881.tif 000003
【図３】
0003896881.tif 000004
【図４】
0003896881.tif 000005
【図５】
0003896881.tif 000006
【図６】
0003896881.tif 000007
【図７】
0003896881.tif 000008
【図８】
0003896881.tif 000009
【図９】
0003896881.tif 000010
【図１０】
0003896881.tif 000011
【図１１】
0003896881.tif 000012
【図１２】
0003896881.tif 000013
【図１３】
0003896881.tif 000014
【図１４】
0003896881.tif 000015