(57)【特許請求の範囲】
【請求項１】
ドレイン電極とゲート電極との間に接続された第１スイッチを有する電界効果トランジスタを具える粗電流メモリセルと、ドレイン電極とゲート電極との間に接続された第２スイッチ、及びゲート電極とバイアス電位源との間に接続された第３スイッチを有する第２電界効果トランジスタを具える密電流メモリセルと、記憶すべき入力電流を前記粗電流メモリセルの入力端子及び前記密電流メモリセルの入力端子へ供給する手段と、前記粗電流メモリセル及び前記密電流メモリセルから加算結合点へ出力電流を供給する手段と、記憶された電流を前記加算結合点から引き出す手段とを具えるアナログ電流メモリであって、前記第１及び第３スイッチは、前記入力電流の供給期間中の第１期間中に閉じ、前記第２スイッチは、前記入力電流の供給期間中の第２期間中に閉じるアナログ電流メモリにおいて、
前記電流メモリはさらに、前記第２期間の初期部分中に前記加算結合点におけるキャパシタンス用の放電路を形成する手段を具え、前記放電路は、前記キャパシタンスの少なくとも一部の電荷を、前記第２トランジスタ以外の経路で放電させることを特徴するアナログ電流メモリ。
【請求項２】
請求項１に記載の電流メモリにおいて、前記放電路を形成する手段が、前記第２及び第３スイッチを含み、前記第３スイッチが前記第２期間の前記初期部分中に閉じられるアナログ電流メモリ。
【請求項３】
請求項１又は請求項２に記載の電流メモリにおいて、前記放電路を形成する手段が、前記第２期間の前記初期部分中に閉じられる第４スイッチを具え、前記第４スイッチが前記バイアス電位源と前記加算結合点との間に接続されるアナログ電流メモリ。
【請求項４】
請求項１〜３のいずれかに記載の電流メモリにおいて、前記第３スイッチと並列に接続された第５スイッチを有し、前記第５スイッチは、前記第２期間の前記初期部分中に閉じられるアナログ電流メモリ。
【請求項５】
各々が請求項１〜４のいずれかに記載のアナログ電流メモリである第１電流メモリと第２電流メモリとを結合して成る差動入力電流用のアナログ電流メモリにおいて、前記第１電流メモリの前記加算結合点及び前記第２電流メモリの前記加算結合点におけるキャパシタンス用の放電路が、前記第２期間の前記初期部分中に、前記第１電流メモリの加算結合点と前記第２電流メモリの加算結合点とを互いに接続することによって形成されるアナログ電流メモリ。
【請求項６】
請求項１〜５のいずれかに記載の電流メモリを２個結合したものを含む積分器。
【発明の詳細な説明】
本発明は、ドレイン電極とゲート電極との間に接続された第１スイッチを有する電界効果トランジスタを具えている粗電流メモリセルと、ドレイン電極とゲート電極との間に接続された第２スイッチ及びゲート電極とバイアス電位源との間に接続された第３スイッチを有する第２電界効果トランジスタを具えている密電流メモリセルと、前記粗及び密電流メモリセルの入力端子へ記憶されるべき入力電流を加えるための手段と、加算結合点へ前記の粗及び密電流メモリセルからの出力電流を加えるための手段と、前記の加算結合点から記憶された電流を引き出すための手段とを具えているアナログ電流メモリに関するものであり、ここで第１及び第３スイッチが入力電流の付加の間の第１期間の間閉じられて、且つ第２スイッチが入力電流の付加の間の第２期間の間閉じられる。
そのようなアナログ電流メモリは、特開平6-236697号公報に開示されている。Ｓ2I電流メモリと呼ばれていたこの電流メモリは切換電流回路のために先に提案され、且つC. Toumazou, J.B. Hughes，及びN.C. Battersbyにより編集されて、「SWITCHED-CURRENTS an analogue technique for digital technology」と表題を付けられ、且つ1993年にPeter Peregrinus Limitedにより発行された本の第36頁において図3.4に示された、単純な電流メモリよりも良い性能を与えるけれども、それはまだ理想的な性能を与えない。
冒頭部分に述べられ、且つ電流メモリの出力端子において入力電流の一層正確な複製を発生する特開平6-236697号公報に開示されたような、アナログ電流メモリの供給を可能にすることが本発明の目的である。
第１の態様によると、本発明は、電流メモリが更に第２期間の初期部分の間加算結合点におけるキャパシタンスのための放電路を接続するための手段を具えていることを特徴とする、冒頭部分に述べられたようなアナログ電流メモリを提供し、前記の放電路が前記のキャパシタンス上の少なくとも幾らかの電荷を第２トランジスタを通る以外に放電させる。
特開平6-236697号公報に記載された電流メモリにおいては、サンプリング動作は二つのステップで行われ、すなわち入力資料が細かいステップより追従されるＮＭＯＳＴメモリセル内にほぼ記憶されるステップで、その間に粗いステップの誤差が引き出され且つＰＭＯＳＴメモリセル内に記憶される。それで出力はＮＭＯＳＴ及びＰＭＯＳＴメモリセルの双方から引き出されるので、誤差が入力資料の正確な複製を残すために減算される。寄生キャパシタンスがＮＭＯＳＴ及びＰＭＯＳＴメモリセルの接合点（加算結合点Ｓ）に存在する場合には、動作が次の方法で妨害される。
第１期間（φ1a）の間にＰＭＯＳＴのゲートがバイアス電位源（Ｖref）へ接続され、且つバイアス電流Ｊを発生する。ダイオード接続されたＮＭＯＳＴが電流Ｊ＋ｉを粗くサンプリングし、ここでｉはそれらのＭＯＳＴの理想的でない性能による誤差と一緒になった入力電流である。加算結合点Ｓにおける電圧はＶSN＝ＶgsNであって、すなわち信号依存であるＮＭＯＳＴのゲート-ソース電位である。
第２期間（φ1b）の間は、ＮＭＯＳＴ内の電流はＩN＝Ｊ＋ｉ＋δiである。ＰＭＯＳＴ内の電流はＩp＝Ｊ＋δiに向かって整定し、且つ加算結合点における電圧はＶSP＝Ｖdd−ＶgsPであり、ここでＶgsPはＰＭＯＳＴに対するゲート-ソース電位であり、それはδiが小さいので、信号振幅にほぼ無関係である。
必然的にＶSN≠ＶSPであり、且つ位相φ1bの開始において加算結合点上の電圧の値に不可避のステップがある。これが特別の電流を加算結合点における寄生キャパシタンスからダイオード接続されたＰＭＯＳＴ内へ流れさせる。
ＩPがこの充電電流から回復する間にそれは位相φ1bの増大した持続期間を必要とする付加的な時間を不可避に要し、あるいは増大した持続期間が容認できない場合にはそれが特別の整定誤差を発生する。これは最大動作周波数を低減するか又は伝達誤差を増大するかのいずれかの影響を有する。
本発明は、第１及び第３スイッチが開き且つ第２スイッチが閉じた場合の加算結合点における電圧の値の変化と加算結合点における寄生キャパシタンスとが、特別の電流を密メモリセルを形成しているトランジスタ内へ流れさせ、且つ従って整定時間を増大させると言う実感に基づいている。寄生キャパシタンスに対する第２期間の開始における短い時間の間、加算結合点からの代わりの放電路を設けることによって、この放電は密電流メモリの整定時間に少ししか影響を有しない。
この放電路は第２及び第３スイッチを具えてもよく、その第３スイッチは第２期間の初期部分の間閉じられる。
代わりに、その放電路は第２期間の初期部分の間閉じられる第４スイッチを具えてもよく、その第４スイッチはバイアス電位源と加算結合点との間に接続される。
第１の代案は、付加的なスイッチを必要とせず、単に第３スイッチのための制御波形の変化を要するのみであると言う利点を有するが、バイアス電位源へ第２及び第３スイッチを通過する放電が特に効果的ではないので、多くの放電電流がまだ第２トランジスタを通過するから、その代案の性能が制限される。低い「オン」抵抗を有するように設計され得る第４スイッチを設けることにより、もと効果的な放電路が設けられ得て、それが加算結合点における寄生キャパシタンスを迅速に放電させて、密メモリトランジスタに対する一層短い整定時間を可能にする。
この放電路は第３スイッチと並列に接続される第５スイッチを具えるか又は付加的に具えてもよく、この第５スイッチは第２期間の初期部分の間閉じられる。
これは、その第５スイッチが低い「オン」抵抗を有するように構成され得るのに対して、第３スイッチはそれが第１期間の終端において開くので、第２トランジスタのゲート-ソースキャパシタンスへの電荷注入を制限するために最小寸法を用いて有利に構成されると言う利点を有している。
第２の態様によると、本発明は本発明の第１の態様に従って第１及び第２電流メモリを具えている差動入力電流用のアナログ電流メモリを提供し、その電流メモリでは第１及び第２電流メモリのそれぞれの加算結合点におけるキャパシタンスのための放電路が、第２期間の初期部分の間第１及び第２電流メモリのそれぞれの加算結合点を一緒に接続することにより設けられる。
この形の差動メモリにより、一方のメモリの加算結合点はＶref以上の電位にあるのに対して、他方の加算結合点の電位はＶref以下の電位にあり、且つこれらの電位は共通モード信号が無い場合にＶrefの付近で平衡する。かくして、結合点を一緒に接続することにより、一方の結合点における寄生キャパシタンスは他方の結合点における寄生キャパシタンスへ放電する。それに加えて他の放電路を設けること、すなわち各メモリにおいて第４及び第５スイッチを介してこのキャパシタンスの放電の速度を最大にすること、及び共通モード電圧が作られる所で有効になることが好都合である。
本発明の上記の及びその他の特徴と利点とを、添付の図面を参照して、実例によって、本発明の実施例の以下の記載により更に説明しよう。
図１に示したように、電流メモリは入力電流ｉが加えられる入力端子１を有している。この入力端子１は、加算結合点２へスイッチＳ１を介して接続されている。電流メモリは更にスイッチＳ２を介して加算結合点へ接続された出力端子３を有している。電流メモリは、粗電流メモリセルＭ１と、密電流メモリセルＭ２とを具えている。粗電流メモリセルＭ１は、ソース電極が電源線Ｖssへ接続され、且つドレイン電極が加算結合点２へ接続されている、Ｎチャネル電界効果トランジスタＴ１を具えている。スイッチＳ３がトランジスタＴ１のドレイン電極とゲート電極との間に接続されている。第２メモリセルＭ２は、ソース電極が電源線Ｖddへ接続され、且つドレイン電極が加算結合点２へ接続されているＰチャネル電界効果トランジスタＴ２を具えている。スイッチＳ４がトランジスタＴ２のドレイン電極とゲート電極との間に接続されている。別のスイッチＳ５がトランジスタＴ２のゲート電極をバイアス電位源Ｖrefが印加される端子４へ接続している。これらのスイッチＳ１〜Ｓ５は図７に図解されているクロック波形により動作される。スイッチＳ１はクロック波形φ１が高である場合に閉じられる。スイッチＳ３とＳ５とはクロック波形φ1aが高の場合に閉じられ、スイッチＳ４はクロック波形φ1bが高の場合に閉じられ、且つスイッチＳ２はクロック波形φ２が高の場合に閉じられる。
位相φ１の間入力電流ｉが電流メモリセルＭ１とＭ２との入力端子へ加えられて、その入力端子はそれぞれトランジスタＴ１とＴ２とのドレイン電極により形成されている。位相φ1aの間スイッチＳ５が閉じられて電流ＪをトランジスタＴ２により生じさせる。これは双方向性入力電流が電流メモリにより取り扱われることを可能にするバイアス電流である。同時にスイッチＳ３が閉じられて粗メモリセルＭ１が入力電流をサンプリングする。位相φ1aの終端において、スイッチＳ３が開いてトランジスタＴ１を通る電流ＩNがトランジスタのゲート-ソースキャパシタンス上の電荷により維持される。トランジスタＴ１を通るこの電流、ＩNはｉ＋Ｊ＋δiと等しく、ここでδiはトランジスタＴ１における理想的でない性質とスイッチＳ３の開放により生じたゲート-ソースキャパシタンスへの電荷注入とにより起こされる誤差電流である。位相φ1aの終端においてスイッチＳ３とＳ５とが開き且つ位相φ1bの開始においてスイッチＳ４が閉じる。入力電流はまだメモリセルＭ１及びＭ２の入力端子へ加えられている。電流メモリセルＭ１により引き出される電流であるトランジスタＴ１を通る電流はＪ＋ｉ＋δiであるから、密メモリセルＭ２により感知される電流はＪ＋δiである。スイッチＳ４が位相φ1bの終端において開く場合に、電流Ｊ＋δiが密メモリセルＭ２により発生される。かくして加算結合点２においてｉに等しい電流が発生され、且つスイッチＳ２は今や閉じられるので出力電流が出力端子３において発生される。
この記載は結合点２における寄生キャパシタンスＣnの存在を無視していた。先に記載したように、位相φ1bの開始において加算結合点２上の電圧の値において不可避のステップがある。これが特別の電流を加算結合点２における寄生コンデンサからダイオード接続されたトランジスタＴ２内へ流れさせる。この効果が図２に示されており、そこでは電流ＩNとＩPとがそれぞれトランジスタＴ１とＴ２とを通る電流を表現している。図２の考察から、位相φ1aの間にＰチャネルトランジスタＴ２がバイアス電圧Ｖrefの値により決められる電流Ｊを生じることを見ることができる。ＮチャネルトランジスタＴ１により感知される電流が徐々にＪ＋ｉに向かって上昇し、ここでｉは入力電流であるが、トランジスタＴ１が理想的ではないので値Ｊ＋ｉには実際に到達せず、実際にはＪ＋ｉ＋δiの値に到達し、ここでδiは誤差電流である。この誤差電流δiもまたスイッチＳ３が開いた場合の電荷注入による成分を含んでいる。位相φ1bにおいて、ゲート-ドレインスイッチＳ３が今や開き且つ電流がトランジスタＴ１のゲート-ソースキャパシタンスにより維持されるので、粗メモリセルＭ１が電流Ｊ＋ｉ＋δiを生じる。トランジスタＴ２はスイッチＳ４が閉じられるので、今やダイオード接続され、且つ入力電流に電流メモリセルＭ１により生じた電流を加えたものを感知する。トランジスタＴ２はコンデンサＣnの放電電流ｉdをも感知する。これが、密メモリセルＭ２がそれにより結局は回復するがそうするためには時間を必要とする付加的な誤差電流を生じる。入力信号の再生の所定の精度が必要な場合に、これがクロック信号の速度、すなわちφ1bの期間の最小長さをを制限する。代わりにφ1bの期間が固定された場合には、φ1bの期間の長さが回復を許容するために不充分である場合に、これが出力電流に付加的な誤差を生じる。
図３は、図１の態様の記載において説明された問題点を克服するための手段を含んでいる、本発明による電流メモリの一実施例を示している。図３において、図１におけるものと同じ形と機能とを有する素子は、対応する参照符号を与えられた。図３における電流メモリは２個のスイッチＳ６及びＳ７の付加により修正された。スイッチＳ６は加算結合点２とバイアス電圧源Ｖrefとの間に接続されている。スイッチＳ７はスイッチＳ５と並列に接続されている。これら２個のスイッチが加算結合点２から基準電圧源Ｖrefへの付加的な放電路を与える。その結果、寄生コンデンサＣnの放電が一層迅速に且つメモリトランジスタＴ２への少ない影響によって行われ得る。これらのスイッチＳ６及びＳ７は位相φ1bの開始において短い期間sh1の間閉じられる。スイッチＳ７を設ける代案として、スイッチＳ５は、波形φ1aにより単に制御される代わりに、位相φ1bの短い初期期間の間閉じられたままに制御されてもよい。ある種の応用においては、スイッチＳ６により与えられる放電路のみを設けることで充分であり得る。代わりに、スイッチＳ５が位相φ1bの短い初期期間の間閉じられる場合にはスイッチＳ４及びＳ５により、あるいはスイッチＳ４及びＳ７により与えられる放電路を設けることで単に許容できる。明らかに最良の動作のためには、スイッチＳ６及びＳ７の双方の設置が望ましい。スイッチＳ５と並列にスイッチＳ７を付加することは、それらのスイッチが二つの異なる機能に対して適当に設計され得ると言う利点を有している。すなわちスイッチＳ５は、スイッチＳ４及びＳ５が反対方向クロック縁により動作するので、クロック貫通接続を最小にするためにスイッチＳ４と同じ寸法を有してもよい。スイッチＳ４は最小チャネル長さを正規に与えられるが、幅Ｗは必要な整定応答を得るように選択される。スイッチＳ７はこれに反して低い「オン」抵抗を有するように構成され得るので、もっと有効な放電路が作られ、トランジスタＴ２はダイオード接続されているのでスイッチＳ７が開いている時間には電荷注入は重要ではないから、スイッチＳ７のキャパシタンスの影響は最小である。
図４は図３に示された電流メモリから改善された動作がいかに作られるかを図解している。粗メモリセルＭ１を通る電流が図１に対する態様に対するのと同じままであることが判るだろう。しかしながらトランジスタＴ２を通る電流は位相φ1bの間修正される。位相φ1bの短い初期期間の間はスイッチＳ６及びＳ７は結合点２のキャパシタンスＣnを放電するように働く。かくしてトランジスタＴ２により感知される電流の増加は非常に低減されて、それが非常に短い時間に誤差電流δiへ収斂することを可能にする。
２個のスイッチＳ６及びＳ７は、位相φ1bの開始において、少しの期間、位相sh1の間閉じる。それは放電電流が流れ始める場合である。この方法においては放電電流がトランジスタＴ１からスイッチＳ６を介して基準電圧源Ｖref１内へ迂回される。このスイッチが低い「オン」抵抗を与えられた場合には、キャパシタンスＣnは非常に迅速に電圧Ｖdd−Ｖrefへ充電されて、且つ期間sh1は整定のために位相φ1bに留まっている期間上の非常に小さい衝撃により短くされ得る。実際上は、非常に低い「オン」抵抗はキャパシタンスの当然の増大によりスイッチの長さに対する幅の比を大きくすることにより達成される。これを回避するためにより小さい長さに対する幅の比が、幾らかの充電電流が位相sh1において閉じられるスイッチＳ４を通って漏洩すると言う結果により選択される。sh1の間スイッチＳ７も閉じられるので、この漏洩電流のほとんどが基準電源Ｖref内へ迂回される。これら２個の特別のスイッチの組み合わせが、トランジスタＴ１のゲートキャパシタンスへ到達するキャパシタンスＣnからの充電電流のほとんど全部を防止する。その結果は密メモリトランジスタＴ２のゲート電極とドレイン電極とが各々基準電圧Ｖrefに保持され、且つトランジスタＴ２を通る電流ＩPが位相sh1の間Ｊと等しいことになる。一旦sh1が完成すると、メモリトランジスタＴ２は電流ＩP＝Ｊから電流ＩP＝Ｊ＋δiに向かって正規の方法で整定し得る。その結果Ｃnが位相φ1bからの時間sh1の小さい損失を除いて０と等しいかのように、密メモリセルが振る舞う。
図５はこの発明が平衡電流メモリへいかにして応用されるかを図解している。この平衡電流メモリは、粗メモリセルＭ51と密メモリセルＭ52とを含んでいる第１電流メモリと、粗電流メモリセルＭ61と密電流メモリセルＭ62とを具えている第２電流メモリとを具えている。この電流メモリは平衡入力電流を受け取るために２個の入力端子51と61とを有している。入力端子51は加算結合点52へスイッチＳ51を介して与えられる。加算結合点52はスイッチＳ52を介して出力端子53へ接続されている。同様に入力端子62が加算結合点62へスイッチＳ61を通って与えられ、加算結合点62はスイッチＳ62を介して出力端子63へ接続されている。第１電流メモリの一部を形成する粗電流メモリセルＭ51はソース電極が電源線Ｖssへ接続され、且つドレイン電極が加算結合点52へ接続されたＮチャネル電界効果トランジスタＴ51を具えている。スイッチＳ53がトランジスタＴ51のゲート電極とドレイン電極との間へ接続されている。密電流メモリセルＭ52はソース電極が電源線Ｖddへ接続され、且つドレイン電極が加算結合点52へ接続されたＰチャネル電界効果トランジスタＴ52を具えている。スイッチＳ54がトランジスタＴ52のゲート電極とドレイン電極との間に接続され、一方スイッチＳ55がトランジスタＴ52のゲート電極と電圧基準源Ｖrefが接続されている端子54との間に接続されている。同様にこの電流メモリはソース電極が電源線Ｖssへ接続され、ドレイン電極が加算結合点62へ接続されているＮチャネル電界効果トランジスタＴ61から成る粗メモリセルＭ61を具えている。スイッチＳ63がトランジスタＴ61のゲート電極とドレイン電極との間に接続されている。密電流メモリセルＭ62はソース電極が電源線Ｖddへ接続され、ドレイン電極が加算結合点62へ接続されたＰチャネル電界効果トランジスタＴ62を具えている。スイッチＳ64がトランジスタＴ62のゲート電極とドレイン電極との間に接続され、一方Ｔ62のゲート電極はバイアス基準電位ＶrefへスイッチＳ65を介して接続されている。結合点52は更に、スイッチＳ56を介してバイアス基準電位Ｖrefへ接続され、結合点62は更にスイッチＳ66を介してバイアス基準電位Ｖrefへ接続されている。参照符号Ｃn52とＣn62とはそれぞれ結合点52と62とにおける寄生キャパシタンスを示すものである。スイッチＳ56及びＳ66は図３の実施例におけるスイッチＳ６に対応している。平衡電流メモリセルにより２個の別のスイッチＳ70とＳ71とが設けられている。スイッチＳ70が２個の加算結合点52と62とを接続し、一方スイッチＳ71がトランジスタＴ52とＴ62とのゲート電極を接続している。
図５に示された実施例においては、スイッチＳ51とＳ61とが波形φ１により制御され、スイッチＳ52とＳ62とが波形φ２により制御され、スイッチＳ53，Ｓ55,Ｓ63及びＳ65が波形φ1aより全部制御されて、且つスイッチＳ54とＳ64とが波形φ1bにより制御される。スイッチＳ56及びＳ66は波形sh1により制御される。スイッチＳ70とＳ71とも波形sh1により制御される。この平衡装置においては、スイッチＳ70がφ1b期間の開始において短い初期期間sh1の間結合点52と62とを接続する。平衡電流が加えられた場合に一方がＶref以上の電圧を呈し、且つ他方がＶref以下の電圧を呈するので、これが寄生キャパシタンスＣn52とＣn62とを相互内へ放電させる。スイッチＳ71は期間sh1中も閉じられ、且つトランジスタＴ52及びＴ62上の記憶コンデンサに同じ電圧、通常はＶrefを呈させる。トランジスタＴ52及びＴ62のゲート-ソースキャパシタンス上のこれらの値からのあらゆる発散は、電位Ｖrefの付近で等しく偏移する傾向になる。かくして、入力信号の平衡成分から生じる加算結合点における寄生コンデンサの放電電流は、２結合点セルを一緒に接続することにより迂回され得る。結合点52及び62とバイアス基準電源Ｖrefとの間に接続された付加的なスイッチＳ56及びＳ66は、加算結合点における電圧変化の共通モード成分から生じる充電電流を迂回するように働く。
Ｓ2Iメモリを制止した条件のもとで次の条件のいずれかを適合するように設計することが可能である。
１．ＶgsN＋ＶgsP＝Ｖdd
２．ＶgsN＋ＶgsP＞Ｖdd
３．ＶgsN＋ＶgsP＜Ｖdd
ここでＶgsNはＮチャネルトランジスタＴ１のゲート-ソース電位であり、且つＶgsPはＰチャネルトランジスタＴ２のゲート-ソース電位である。
第１の場合には完全に平衡した入力電流を呈する共通モード電圧はなくなり、一方第２及び第３の場合には位相φ1aからφ1bへの共通モード電圧跳躍となる。明らかに第２及び第３の場合にはスイッチＳ56及びＳ66を設けることで利点となる。
図６は本発明の技術が適用された平衡積分器を示している。この積分器は第１入力端子31と第２入力端子71とを有している。この入力端子31は加算結合点32へスイッチＳ31を介して接続され、一方入力端子71は加算結合点72へスイッチＳ71を介して接続される。加算結合点32は、第１の電流メモリは粗メモリセルＭ31及び密メモリセルＭ32を具え、第２の電流メモリは粗メモリセルＭ41及び密メモリセルＭ42を具えている、２個の相互接続された電流メモリの入力端子と第１出力端子とを与える。粗メモリセルＭ31は電源線Ｖssへ接続されたそれのソース電極と、加算結合点33へ接続されたそれのドレイン電極とを有するＮチャネル電界効果トランジスタＴ31を具えている。スイッチＳ33がトランジスタＴ31のゲート電極とドレイン電極との間に接続されている。それに加えて別のＮチャネル電界効果トランジスタＴ33が電源線Ｖssへ接続されたそれのソース電極と、トランジスタＴ31のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ33のドレイン電極はこの積分器の出力端子33へ接続されている。密電流メモリセルＭ32はソース電極が電源線Ｖssへ接続され、ドレイン電極が加算結合点32へ接続されたＰチャネル電界効果トランジスタＴ32を具えている。トランジスタＴ32のゲート電極とドレイン電極とはスイッチＳ34を介して接続され、一方トランジスタＴ32のゲート電極はスイッチＳ35を介してバイアス基準電圧Ｖrefへ接続されている。別のＰチャネル電界効果トランジスタＴ34が電源線Ｖddへ接続されたそれのソース電極と、トランジスタＴ32のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ34のドレイン電極はこの積分器の第１出力端子33へ接続されている。ソース電極が電源線Ｖssへ接続され、ドレイン電極が結合点32へ接続されているＮチャネル電界効果トランジスタＴ41を具えている粗電流メモリセルＭ41も結合点32へ接続さている。スイッチＳ43がトランジスタＴ41のゲート電極とドレイン電極との間に接続されている。別のＮチャネル電界効果トランジスタＴ43が電源線Ｖssへ接続されたそれのソース電極と、トランジスタＴ41のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ43のドレイン電極はこの積分器の出力端子73へ接続されている。ソース電極が電源線Ｖddへ接続され且つドレイン電極が結合点32へ接続されたＰチャネル電界効果トランジスタＴ42から成る密電流メモリセルＭ42も結合点32へ接続されている。スイッチＳ44がトランジスタＴ42のゲート電極とドレイン電極との間に接続され、一方スイッチＳ45がトランジスタＴ42のゲート電極とバイアス電圧源Ｖrefとの間に接続されている。別のＰチャネル電界効果トランジスタＴ44が電源線Ｖddへ接続されたそれのソース電極と、トランジスタＴ42のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ44のドレイン電極はこの積分器の出力端子73へ接続されている。
結合点72は第１の電流メモリが粗電流メモリセルＭ71と密電流メモリセルＭ72とを具え、且つ第２の電流メモリセルは粗電流メモリセルＭ81と密電流メモリセルＭ82とを具えている２個の別の電流メモリへ接続されている。電流メモリセルＭ71はソース電極が電源線Ｖssへ接続され、ドレイン電極が結合点72へ接続されているＮチャネル電界効果トランジスタＴ71を具えている。スイッチＳ73がトランジスタＴ71のゲート電極とドレイン電極との間に接続されている。別のＮチャネル電界効果トランジスタＴ73が電源線Ｖssへ接続されたそれのソース電極と、トランジスタＴ71のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ73のドレイン電極は積分器の出力端子33へ接続されている。密電流メモリセルＭ72はソース電極が電源線Ｖddへ接続され、ドレイン電極が結合点72へ接続されているＰチャネル電界効果トランジスタＴ72から成っている。スイッチＳ74がトランジスタＴ72のゲート電極とドレイン電極との間に接続され、一方スイッチＳ75がトランジスタＴ72のゲート電極とバイアス電圧基準Ｖrefとの間に接続されている。別のＰチャネル電界効果トランジスタＴ74が電源線Ｖddへ接続されたそれのソース電極と、トランジスタＴ72のゲート電極へ接続さたそれのゲート電極とを有している。トランジスタＴ74のドレイン電極は積分器の出力端子33へ接続されている。この第２電流メモリは、ソース電極が電源線Ｖssへ接続され、ドレイン電極が結合点72へ接続されたＮチャネル電界効果トランジスタＴ81から成っている粗電流メモリセルＭ81を具えている。スイッチＳ83がトランジスタＴ81のゲート電極とドレイン電極との間に接続されている。別のＮチャネル電界効果トランジスタＴ83が電源線Ｖssへ接続されたそれのソース電極と、トランジスタＴ81のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ83のドレイン電極は積分器の出力端子73へ接続されている。密電流メモリセルＭ82はソース電極が電源線Ｖddへ接続され、ドレイン電極が加算結合点72へ接続されているＰチャネル電界効果トランジスタＴ82から成っている。スイッチＳ84がトランジスタＴ82のドレイン電極とゲート電極との間に接続され、一方スイッチＳ85がトランジスタＴ82のゲート電極とバイアス基準源Ｖrefとの間に接続されている。別のＰチャネル電界効果トランジスタＴ84が電源線Ｖddへ接続されたそれのソース電極と、トランジスタＴ82のゲート電極へ接続されたそれのゲート電極とを有している。トランジスタＴ84のドレイン電極は積分器の出力端子73へ接続されている。別のスイッチＳ32が入力端子31と結合点72との間に接続され、一方スイッチＳ72が入力端子71と結合点32との間に接続さている。
スイッチＳ31及びＳ71はクロック波形φ１によって働かされ、スイッチＳ33,Ｓ35，Ｓ83及びＳ85はクロック波形φ1aによって働かされる。スイッチＳ43及びＳ84はクロック波形φ1bによって働かされ、スイッチＳ43，Ｓ45，Ｓ73及びＳ75はクロック波形φ2aによって働かされて、一方スイッチＳ44及びＳ74はクロック波形φ2bによって働かされる。スイッチＳ32及びＳ72はクロック波形φ２によって働かされる。
ここまでに記載された装置は欧州特許明細書EP-A-0642095Aに開示されたような平衡積分器を示している。密電流メモリセルＭ32，Ｍ42，Ｍ72及びＭ82に対する増大する整定時間を生じる結合点32及び72における漏洩キャパシタンスに関連する問題を克服するために、多数の別のスイッチが設けられている。スイッチＳ36が結合点32とバイアス基準源Ｖrefとの間に接続されている。別のスイッチＳ46が結合点32とバイアス基準源Ｖrefとの間に接続されている。同様に、別のスイッチＳ76とＳ86とが結合点72とバイアス基準源Ｖrefとの間に接続されている。２個の別のスイッチＳ37とＳ77とが結合点32と72との間に接続され、一方スイッチＳ38がトランジスタＴ44とＴ74とのゲート電極の間に接続されて、且つ別のスイッチＳ39がトランジスタＴ34とＴ84とのゲート電極の間に接続されている。スイッチＳ36，Ｓ37，Ｓ39及びＳ76が短いパルスsh1の制御のもとで閉じられ、一方スイッチＳ46，Ｓ77，Ｓ86及びＳ38が短いパルス信号sh2の制御のもとで閉じられる。図６に示されたこの回路装置の簡単な考察が、スイッチＳ36が図５のスイッチＳ56に対応し一方スイッチＳ46は図５におけるスイッチＳ66に対応することを示すだろう。同様に、スイッチＳ76が図５におけるスイッチＳ56に対応し、一方スイッチＳ86は図５におけるスイッチＳ66と対応する。スイッチＳ37とＳ77とは図５におけるスイッチＳ70に対応し、一方スイッチＳ38とＳ39とはスイッチＳ71に対応する。この方法で積分器を形成する結果として、整定時間への結合点キャパシタンスの影響が低減される。明らかに、スイッチの対Ｓ36とＳ46，Ｓ76とＳ86、及びＳ37とＳ77は各々、波形sh1とsh2との双方により閉じられる単一のスイッチにより置き換えられ得る。
本開示を読むことにより、他の修正がこの技術に熟達した人々に対して明らかになるだろう。そのような修正は、電気的又は電子的回路及びそれの構成部品の設計及び使用において既に既知であり、且つここにすでに記載された特徴の代わりに又はそれに加えて用いられ得る他の特徴を伴い得る。請求の範囲はこの出願においては特徴の特定の組み合わせを策定したけれども、本出願の開示の範囲は明示的であり暗示的であれここに開示されあらゆる新奇な特徴又はあらゆる特徴の新奇な組み合わせをも含み、又はあらゆる請求項に現在記載されているのと同じ発明に関係するかどうかにかかわらず、且つ本発明が緩和するのと同じ技術問題のうちの幾らか又は全部を緩和するかどうかにかかわらず、この技術に熟達した人々に明らかになる一つ又はそれ以上の特徴のあらゆる一般化をも含むことは理解されねばならない。本出願人はここに、本出願の、又は本出願から引き出されたあらゆる別の出願の継続中に、そのような特徴とそのような特徴の組み合わせとの双方又はいずれか一方に新しい請求項が策定され得ると言う注意を与えておく。
【図面の簡単な説明】
図１は特開平6-236697号公報に開示された従来技術の電流メモリの回路図である。
図２は図１の電流メモリにおける電流波形を示している。
図３は本発明による電流メモリの第１実施例の回路図である。
図４は図３の電流メモリにおける電流波形を示している。
図５は本発明による電流メモリの第２実施例の回路図である。
図６は図５に示されたような電流メモリを用いる積分器の回路図である。
図７は図１，３，５及び６に示された電流メモリ及び積分器における種々のスイッチを動作させるために用いられるクロック波形を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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