(57)【要約】【課題】コストの低減を図りつつ、かつ、精度よく基準電流を生成することが可能な半導体装置、光ディスク装置及び半導体装置のテスト方法を提供する。【解決手段】半導体装置１００は、基準電流を生成する電流生成回路と、記生成された基準電流をテスタ３００へ出力する外部端子Ｔ１と、基準電流の電流値を制御するための電流制御データを、外部端子Ｔ１から出力された基準電流に応じてテスタ３００により設定される外部端子Ｔ２と、テスタ３００により設定された電流制御データにしたがって、電流生成回路により生成される基準電流が所定値となるように調整する電流制御部１４と、を備える半導体装置。【選択図】図１
2013114446.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を生成する電流生成回路と、
前記生成された基準電流をテスタへ出力する第１の外部端子と、
前記基準電流の電流値を制御するための電流制御データを、前記第１の外部端子から出力された基準電流に応じて前記テスタにより設定される第２の外部端子と、
前記テスタにより設定された電流制御データにしたがって、前記電流生成回路により生成される基準電流が所定値となるように調整する電流制御回路と、
を備える半導体装置。
【請求項２】
前記電流制御データを記憶するレジスタを有し、
前記第２の外部端子は、前記テスタから前記レジスタの書き込みを制御するレジスタ制御端子である、
請求項１に記載の半導体装置。
【請求項３】
前記電流生成回路は、
定電圧に応じた抵抗電流を抵抗により生成する抵抗電流生成部と、
前記生成された抵抗電流をミラーする第１のカレントミラー回路のミラー比を、前記電流制御回路から入力される電流制御データに応じて切り替えることで前記基準電流を生成する電流切替部と、を備える
請求項１または２に記載の半導体装置。
【請求項４】
前記抵抗電流生成部は、
一方の入力端子に前記定電圧が入力されたオペアンプと、
制御端子が前記オペアンプの出力端子に接続され、第１の端子が前記抵抗を介して第１の電源に接続された第１のトランジスタと、を有し、
前記電流切替部は、
各制御端子が前記第１のトランジスタの制御端子に共通接続され、各第１の端子が前記第１の電源に共通接続され、前記第１のカレントミラー回路を構成する複数の第２のトランジスタと、
前記複数の第２のトランジスタの各第２の端子と前記基準電流を生成する基準電流生成ノードとの間のそれぞれに接続され、前記電流制御データに応じてそれぞれオン／オフされる複数のスイッチと、を備えた、
請求項３に記載の半導体装置。
【請求項５】
前記抵抗は、ポリシリコン抵抗である、
請求項３または４に記載の半導体装置。
【請求項６】
前記複数の第２のトランジスタに含まれる各トランジスタは、それぞれ異なるトランジスタサイズである、
請求項４または５に記載の半導体装置。
【請求項７】
前記複数の第２のトランジスタに含まれる各トランジスタのトランジスタサイズは、それぞれ前記電流制御データの各ビットに対応している、
請求項６に記載の半導体装置。
【請求項８】
前記複数の第２のトランジスタと前記複数のスイッチとの間のそれぞれに接続され、各制御端子が共通接続された複数の第１のカスコードトランジスタを有する、
請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
所定の演算処理を行う演算処理部を有し、
前記電流切替部は、前記演算処理に基づいて前記演算処理部から出力される割り込み信号により設定された前記電流制御データに応じて前記基準電流を生成する、
請求項３乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記電流生成回路は、
前記電流切替部により生成された前記基準電流を第２のカレントミラー回路によりミラーして出力する電流出力部を、さらに備えた、
請求項３乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記電流生成回路は、
第１の端子及び制御端子が前記基準電流生成ノードに接続され、第２の端子が前記第２の電源に接続された第３のトランジスタと、
各制御端子が前記第３のトランジスタの制御端子に共通接続され、各第１の端子が出力先の回路に接続され、各第２の端子が前記第２の電源に共通接続されて、第２のカレントミラー回路を構成する複数の第４のトランジスタと、を備えた、
請求項４乃至９のいずれか一項に記載の半導体装置。
【請求項１２】
前記第３のトランジスタ及び前記複数の第４のトランジスタに含まれる各トランジスタは、同じトランジスタサイズである、
請求項１１に記載の半導体装置。
【請求項１３】
前記基準電流生成ノードと、前記第３のトランジスタ及び前記複数の第４のトランジスタの各第１の端子との間のそれぞれに接続され、各制御端子が共通接続された複数の第２のカスコードトランジスタを有する、
請求項１１または１２に記載の半導体装置。
【請求項１４】
前記電流生成回路が生成する基準電流を測定する電流測定回路を有し、
前記テスタにより前記電流制御データが設定された後、前記電流制御回路は、前記電流測定回路による前記基準電流の測定結果に応じて、前記電流生成回路により生成される基準電流が前記所定値となるようにさらに調整する、
請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記電流測定回路による測定結果に対し演算処理を行う電流演算処理部を有し、
前記電流制御回路は、前記測定結果に基づいて前記電流演算処理部から出力される割り込み信号に応じて前記電流生成回路の基準電流を調整する、
請求項１４に記載の半導体装置。
【請求項１６】
温度を測定する温度センサを有し、
前記テスタにより前記電流制御データが設定された後、前記電流制御回路は、前記温度センサによる温度の測定結果に応じて、前記電流生成回路により生成される基準電流が前記所定値となるようにさらに調整する、
請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１７】
前記温度センサによる測定結果に対し演算処理を行う温度演算処理部を有し、
前記電流制御回路は、前記測定結果に基づいて前記温度演算処理部から出力される割り込み信号に応じて前記電流生成回路の基準電流を調整する、
請求項１６に記載の半導体装置。
【請求項１８】
前記テスタは、前記半導体装置に含まれるメモリの欠陥救済のためのメモリテスト工程において、前記第１の外部端子から出力された基準電流を測定し、前記基準電流の測定結果に応じて前記第２の外部端子へ前記電流制御データを設定する、
請求項１乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
光ディスクにレーザ光を照射するピックアップと、前記ピックアップの動作を制御する半導体装置を備えた光ディスク装置であって、
前記半導体装置は、
基準電流を生成する電流生成回路と、
前記生成された基準電流をテスタへ出力する第１の外部端子と、
前記基準電流の電流値を制御するための電流制御データを、前記第１の外部端子から出力された基準電流に応じて前記テスタにより設定される第２の外部端子と、
前記テスタにより設定された電流制御データにしたがって、前記電流生成回路により生成される基準電流が所定値となるように調整する電流制御回路と、
前記調整された前記電流生成回路の基準電流に基づいて、前記ピックアップから出力される信号を処理する信号処理回路と、
を備える光ディスク装置。
【請求項２０】
基準電流を生成する電流生成回路と前記生成される基準電流を調整する電流制御回路と第１及び第２の外部端子とを有する半導体装置のテスト方法であって、
テスタは、前記第１及び第２の外部端子にプローブを接続し、前記第１の外部端子を介して前記電流生成回路と電気的に接続し、前記第２の外部端子を介して前記電流制御回路と電気的に接続し、
前記テスタは、前記基準電流の電流値を制御するための電流制御データの初期値を決定し、前記初期値として決定した前記電流制御データを前記第２の外部端子を介して前記電流制御回路へ変更可能に設定し、
前記電流制御回路は、前記設定された電流制御データにしたがって、前記電流生成回路により生成される基準電流を調整し、
前記電流生成回路は、前記電流制御データにより調整された前記基準電流を前記第１の外部端子を介して前記テスタへ出力し、
前記テスタは、前記出力された基準電流の電流値を測定し、前記基準電流の測定結果と前記所定値との比較結果に応じて、前記電流制御データの最適値を決定し、
前記テスタは、前記最適値として決定した電流制御データを前記第２の外部端子を介して前記電流制御回路へ変更不可能に設定する、
半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、光ディスク装置及び半導体装置のテスト方法に関し、特に、所定の電流を生成する電流生成回路を有する半導体装置、光ディスク装置及び半導体装置のテスト方法に関する。
【背景技術】
【０００２】
近年、光ディスク装置など様々な電子機器において、取り扱う情報量の増大に伴い、動作速度の高速化が急速に進んでいる。このため、より高速に安定して動作するため、電子機器に搭載される半導体装置の特性ばらつきを低減することが強く望まれている。
【０００３】
例えば、半導体装置には、供給される基準電流に応じた周波数の発振クロックを生成する発振回路や、供給される基準電流に応じた周波数特性を有するフィルタ回路が設けられている。この発振クロックやフィルタの特性を安定させるためには、一定の基準電流を生成する定電流回路（基準電流回路）の特性変動を抑える必要がある。
【０００４】
従来の定電流回路を備えた半導体装置として、例えば、図１０及び図１１の構成が知られている。
【０００５】
図１０に示すように、従来の半導体装置９００は、半導体装置の内部に定電流回路９１０を備えており、半導体装置の外部に抵抗９１８が接続されている。定電流回路９１０は、定電圧源（ＶＢＧ）９１１、オペアンプ９１２、ＰＭＯＳトランジスタ９１３，９１４、ＮＭＯＳトランジスタ９１５,９１６を備えている。
【０００６】
オペアンプ９１２は、非反転（正転）入力端子が定電圧源９１１に接続され、出力端子がＰＭＯＳトランジスタ９１３のゲートとＰＭＯＳトランジスタ９１４のゲートに共通接続されている。ＰＭＯＳトランジスタ９１３のソースとＰＭＯＳトランジスタ９１４のソースは電源電位ＶＣＣに共通接続され、オペアンプ９１２の反転入力端子とＰＭＯＳトランジスタ９１３のドレインが外部端子９１７に接続されている。
【０００７】
ＮＭＯＳトランジスタ９１５とＮＭＯＳトランジスタ９１６は、互いのドレイン及びゲートがＰＭＯＳトランジスタ９１４のドレインに共通接続され、互いのソースが接地電位ＧＮＤに共通接続されている。ＰＭＯＳトランジスタ９１６のソースは、出力電流Ｉｏｕｔの出力先の回路に接続されている。そして、半導体装置９００の外部では、外部端子９１７と接地電位ＧＮＤとの間に抵抗９１８が接続されている。
【０００８】
従来の半導体装置９００の定電流回路９１０では、定電圧源９１１の電圧と外部の抵抗９１８の抵抗値とに応じた電流Ｉ０が生成される。そして、ＰＭＯＳトランジスタ９１３，９１４及びＮＭＯＳトランジスタ９１５，９１６を介して、電流Ｉ０と等しい出力電流Ｉｏｕｔが他の回路へ出力される。
【０００９】
また、図１１に示すように、従来の半導体装置９０１は、半導体装置の内部に定電流回路９２０を備えている。定電流回路９２０は、定電圧源（ＶＢＧ）９２１、オペアンプ９２２、ＰＭＯＳトランジスタ９２３，９２４、ＮＭＯＳトランジスタ９２５、抵抗９２６を備えている。
【００１０】
オペアンプ９２２は、非反転入力端子が定電圧源９２１に接続され、出力端子が反転入力端子とＮＭＯＳトランジスタ９２５のゲートに接続されている。ＮＭＯＳトランジスタ９２５のソースと接地電位ＧＮＤとの間に抵抗９２６が接続されている。
【００１１】
ＰＭＯＳトランジスタ９２３とＰＭＯＳトランジスタ９２４は、互いのソースが電源電位ＶＣＣに共通接続され、互いのゲートがＰＭＯＳトランジスタ９２４のドレインとＰＭＯＳトランジスタ９２５のソースに共通接続されている。ＰＭＯＳトランジスタ９２３のドレインは、出力電流Ｉｏｕｔの出力先の回路に接続されている。
【００１２】
定電流回路９２０では、定電圧源９２１の電圧及びＮＭＯＳトランジスタ９２５の閾値電圧Ｖｔｈから決まる電圧と、抵抗９２６の抵抗値とに応じた電流Ｉ０が生成される。そして、ＰＭＯＳトランジスタ９２４，９２３を介して、電流Ｉ０と等しい出力電流Ｉｏｕｔが他の回路へ出力される。
【００１３】
なお、特許文献１には、トリミング回路により電流をトリミングする定電流回路が記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１０−２１７９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１０に示した従来の半導体装置９００では、半導体装置の外部に抵抗９１８を外付けとしている。半導体装置９００内の定電流回路９１０が生成する定電流は、定電圧源９１１の電圧と抵抗９１８の抵抗値とにより決まる。このため、抵抗９１８として特性ばらつきの小さい高精度な抵抗を接続することにより、定電流回路９１０の出力電流の変動を抑えることができる。抵抗９１８は半導体装置の製造ばらつき等による特性変動がないため、製造プロセス（ｆａｂ）が変更となった場合でも一定の電流を生成することができる。
【００１６】
しかしながら、従来の半導体装置９００では、外部の抵抗を接続するための外部端子が必要となる。半導体装置に外部抵抗専用の外部端子を設けると、外部端子が増加するため、半導体装置の小型化や低コスト化の妨げとなる。特に、近年、半導体装置の小型化に伴い外部端子数は減少傾向にあるため、外部抵抗専用の外部端子を設けることは困難となってきている。また、従来の半導体装置９００では、外部に接続する抵抗として、特性変動の少ない高精度な抵抗を用意する必要となり、そのような抵抗は一般にコストが高いことから、コストが増大するという問題がある。
【００１７】
一方、図１１に示した従来の半導体装置９０１は、従来の半導体装置９００と比べると、外部端子が不要であり、外部に抵抗を用意する必要がないため、半導体装置９００よりもコストを低減することが可能である。
【００１８】
しかしながら、従来の半導体装置９０１は、抵抗９２６に製造ばらつき等による特性変動の影響を受けるため、製造プロセスが変更となった場合の特性変動が大きく、定電流回路９２０の出力電流のばらつきが大きいという問題がある。例えば、半導体装置内の抵抗の絶対値ばらつきが±２０％とすると、定電流回路の出力電流も±２０％変動することになる。
【００１９】
このように、従来の半導体装置では、コストの低減を図りつつ、かつ、精度よく基準電流を生成することが困難であるという問題があった。
【課題を解決するための手段】
【００２０】
本発明に係る半導体装置は、電流生成回路（図３の電流生成部１１、電流切替部１３及び電流出力部１７に相当）、第１の外部端子（図３の外部端子Ｔ１に相当）、第２の外部端子（図３の外部端子Ｔ２に相当）及び電流制御回路（図３の電流制御部１４に相当）を備えている。電流生成回路は、基準電流（Ｉｏｕｔ及びＩＲＥＦに相当）を生成する電流生成回路である。また、第１の外部端子は、電流生成回路により生成された基準電流をテスタへ出力するための端子である。そして、第２の外部端子は、電流生成回路が生成する基準電流の電流値を制御するための電流制御データを、第１の外部端子から出力された基準電流に応じてテスタにより設定される端子である。さらに、電流制御回路は、第２の外部端子を介してテスタにより設定された電流制御データにしたがって、電流生成回路により生成される基準電流が所定値となるように調整する。以上の構成により、基準電流の電流値を一定の所定値にトリミングすることができるため、抵抗等により生じる電流ばらつきを防ぎ精度のよい基準電流を生成できる。また、外部に高精度な抵抗を別途用意する必要がないため、コストを低減することができる。
【００２１】
ここで、電流生成回路は、抵抗電流生成部（図３の電流生成部１１に相当）と電流切替部（図３の電流切替部１３に相当）とを備えていてもよい。抵抗電流生成部は、定電圧に応じた抵抗電流を抵抗により生成する。電流切替部は、抵抗電流生成部により生成された抵抗電流をミラーする第１のカレントミラー回路のミラー比を、電流制御回路から入力される電流制御データに応じて切り替えることで基準電流を生成する。
【００２２】
また、電流生成回路は、電流出力部（図３の電流出力部１７に相当）をさらに備えていてもよい。電流出力部は、電流切替部により生成された基準電流を第２のカレントミラー回路によりミラーして出力する。
【００２３】
また、上記第１のカレントミラー回路または上記第２のカレントミラー回路には、カスコードトランジスタ（図５のカスコードトランジスタ群２０、カスコードトランジスタ群２１に相当）が接続されていてもよい。これにより、カレントミラー回路の電流ミラーの精度が向上するため、より精度のよい基準電流を生成することができる。
【００２４】
さらに、上記半導体装置は、電流生成回路が生成する基準電流を測定する電流測定回路（図６の電流計に相当）を有していてもよい。そして、テスタにより電流制御データが設定された後、電流制御回路は、電流測定回路による基準電流の測定結果に応じて、電流生成回路により生成される基準電流が所定値となるようにさらに調整してもよい。また、上記半導体装置は、温度を測定する温度センサ（図７の温度センサ２３に相当）を有していてもよい。そして、テスタにより電流制御データが設定された後、電流制御回路は、温度センサによる温度の測定結果に応じて、前記電流生成回路により生成される基準電流が前記所定値となるようにさらに調整してもよい。これにより、テスタにより電流トリミングした後においても、半導体装置内部で基準電流を一定の所定値とすることができるため、温度等により生じる電流ばらつきを防ぎさらに精度のよい基準電流を生成できる。
【００２５】
また、上記半導体装置では、テスタが、メモリのテストと基準電流のテストとを同じ工程で実施してもよい。すなわち、テスタが、半導体装置に含まれるメモリの欠陥救済のためのメモリテスト工程において、第１の外部端子から出力された基準電流を測定し、基準電流の測定結果に応じて前記第２の外部端子へ電流制御データを設定してもよい。これにより、メモリと基準電流のテスト及びトリミングをまとめて実施できるため、効率よくテスト及びトリミングを行うことができ、テストのコストを低減することができる。
【００２６】
本発明に係る光ディスク装置は、光ディスクにレーザ光を照射するピックアップと、ピックアップの動作を制御する半導体装置を備えている。そして、半導体装置は、電流生成回路、第１の外部端子、第２の外部端子、電流制御回路及び信号処理回路（図１のＲＦ系回路１１３、ウォブル検出回路１１４、ライトＰＬＬ１１５、サーボ系回路１１６に相当）を備えている。電流生成回路、第１の外部端子、第２の外部端子及び電流制御回路の構成は上記半導体装置と同様である。また、信号処理回路は、電流制御回路により記調整された電流生成回路の基準電流に基づいて、ピックアップから出力される信号を処理する。以上の構成により、光ディスク装置において、基準電流の電流値を一定の所定値にトリミングし、抵抗等により生じる電流ばらつきを防ぎ精度のよい基準電流を生成できる。また、外部に高精度な抵抗を別途用意する必要がないため、コストを低減することができる。そして、基準電流を安定させることで、光ディスク装置における信号処理回路の特性ばらつきを抑止し、倍速モード等の場合でも精度よく動作することが可能である。
【００２７】
本発明に係る半導体装置のテスト方法は、基準電流を生成する電流生成回路と生成される基準電流を調整する電流制御回路と第１及び第２の外部端子とを有する半導体装置のテスト方法である。半導体装置のテスト方法では、まず、テスタは、第１及び第２の外部端子にプローブを接続し、第１の外部端子を介して電流生成回路と電気的に接続し、第２の外部端子を介して電流制御回路と電気的に接続する。次に、テスタは、基準電流の電流値を制御するための電流制御データの初期値を決定し、初期値として決定した前記電流制御データを前記第２の外部端子を介して電流制御回路へ変更可能に設定する。次に、電流制御回路は、設定された電流制御データにしたがって、電流生成回路により生成される基準電流を調整する。次に、電流生成回路は、電流制御データにより調整された基準電流を第１の外部端子を介してテスタへ出力する。次に、テスタは、出力された基準電流の電流値を測定し、基準電流の測定結果と所定値との比較結果に応じて、電流制御データの最適値を決定する。次に、テスタは、最適値として決定した電流制御データを第２の外部端子を介して電流制御回路へ変更不可能に設定する。以上の動作により、基準電流の電流値を一定の所定値にトリミングすることができるため、抵抗等により生じる電流ばらつきを防ぎ精度のよい基準電流を生成できる。また、外部に高精度な抵抗を別途用意する必要がないため、コストを低減することができる。
【発明の効果】
【００２８】
本発明によれば、コストの低減を図りつつ、かつ、精度よく基準電流を生成することが可能な半導体装置、光ディスク装置及び半導体装置のテスト方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る光ディスク装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る光ディスク装置の信号特性を示すグラフである。
【図３】本発明の実施の形態１に係る半導体装置の回路構成を示す回路図である。
【図４】本発明の実施の形態１に係る半導体装置のテスト方法（トリミング方法）を示すフローチャートである。
【図５】本発明の実施の形態２に係る半導体装置の回路構成を示す回路図である。
【図６】本発明の実施の形態３に係る半導体装置の回路構成を示す回路図である。
【図７】本発明の実施の形態４に係る半導体装置の回路構成を示す回路図である。
【図８】本発明の実施の形態５に係る半導体装置のテスト構成を示す構成図である。
【図９】本発明の実施の形態５に係る半導体装置のテスト方法（トリミング方法）を示すフローチャートである。
【図１０】従来の半導体装置の回路構成を示す回路図である。
【図１１】従来の半導体装置の回路構成を示す回路図である。
【発明を実施するための形態】
【００３０】
（本発明の実施の形態１）
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本発明の実施の形態１に係る光ディスク装置（光ディスクシステム）１の構成を示している。図１に示すように、光ディスク装置１は、半導体装置１００とピックアップ２００とを備えている。
【００３１】
ピックアップ２００は、半導体装置１００からの制御にしたがって光ディスクにレーザ光を照射する光ピックアップである。ピックアップ２００は、光電変換回路ＯＥＩＣ２０１、フロントモニタダイオードＦＭＤ２０２、レーザダイオードドライバＬＤＤ２０３を備えている。ピックアップ２００内には、その他、光ディスクに対してレーザ光を照射するレーザダイオードや、フォーカス方向及びトラッキング方向に位置合わせをするサーボ機構（アクチュエータ）等が備えられている（不図示）。
【００３２】
レーザダイオードドライバＬＤＤ２０３は、レーザダイオードを駆動する駆動回路である。フロントモニタダイオードＦＭＤ２０２は、レーザダイオードの発光強度を調整するために光ディスクからの反射光を検出する検出回路である。
【００３３】
光電変換回路ＯＥＩＣ２０１は、光ディスクからの反射光を電気信号に変換する変換回路である。例えば、光ディスクからの反射光を検出する検出回路（フォトディテクタ）がＡ，Ｂ，Ｃ，Ｄの４つの領域に田の字状に分割されている。光電変換回路ＯＥＩＣ２０１は、４つの各領域で検出された信号Ａ，Ｂ，Ｃ，Ｄを電気信号として出力する。また、信号Ａ，Ｂ，Ｃ，Ｄとは別にデータを示すＲＦ（Radio Frequency）信号を出力することも可能である。
【００３４】
半導体装置１００は、ＡＦＥ（Analog Front End）部１１０、ＤＳＰ（Digital Signal Processor ）部１２０を備えている。また、半導体装置１００は、外部装置と接続するための外部端子Ｔ１，Ｔ２を有している。後述のように、外部端子Ｔ１，Ｔ２は、テスト時（トリミング時）にのみテスト端子として使用し、通常動作時は、各内部回路が外部と入出力を行うための通常の外部端子として使用可能である。
【００３５】
ＡＦＥ部１１０は、ピックアップ２００から入力される各信号をＤＳＰ部１２０で処理可能な信号に変換するアナログ回路である。ＤＳＰ部１２０は、ＡＦＥ部１１０を介して入力されるピックアップ２００の各信号に基づいて演算処理を行い、データのリード／ライト、サーボ制御等を行うデジタル回路である。
【００３６】
例えば、半導体装置１００は、ＳｏＣ（System on Chip）やＳｉＰ（System in Package）の半導体装置である。ＡＦＥ部１１０及びＤＳＰ部１２０を含む１つの半導体チップから構成されてもよいし、ＡＦＥ部１１０の半導体チップとＤＳＰ部１２０の半導体チップを１パッケージとして構成してもよいし、ＡＦＥ部１１０の半導体チップとＤＳＰ部１２０の半導体チップ、メモリ１２７の半導体チップを１パッケージとして構成してもよい。
【００３７】
ＡＦＥ部１１０は、基準電流生成回路１０、基準電圧生成回路１１１、インタフェースＩＦ１１２、ＲＦ系回路１１３、ウォブル（Ｗｏｂｂｌｅ）検出回路１１４、ライトＰＬＬ１１５、サーボ系回路１１６、ＡＰＣ回路（自動パワー制御回路）１１７、ＡＤＣ（Ａ／Ｄコンバータ）１１８を備えている。ＡＦＥ部１１０には、レジスタ１２８の一部であるアナログレジスタ１２８ａも含まれている。
【００３８】
基準電流生成回路１０は、一定の基準電流ＩＲＥＦ（定電流）を生成し、半導体装置１００内のＡＦＥ部１１０及びＤＳＰ部１２０の各回路へ基準電流ＩＲＥＦ（バイアス電流）を供給する定電流回路である。後述のように、基準電流生成回路１０は、レジスタ１２８に保持されている電流コード値（電流制御データ）にしたがって基準電流ＩＲＥＦを可変に設定することができる。また、基準電流生成回路１０は、外部端子Ｔ１に接続されており、テスト時に、生成した基準電流ＩＲＥＦを外部端子Ｔ１を介して外部のテスタへ出力する。
【００３９】
基準電圧生成回路１１１は、一定の基準電圧ＶＲＥＦ（定電圧）を生成し、半導体装置１００内のＡＦＥ部１１０及びＤＳＰ部１２０の各回路へ基準電圧ＶＲＥＦ（バイアス電圧）を供給する定電圧回路である。基準電圧生成回路１１１は、基準電圧ＶＲＥＦとして温度等によるばらつきが少ないバンドギャップ電圧ＶＢＧを生成するバンドギャップ電圧生成回路である。
【００４０】
インタフェースＩＦ１１２は、ピックアップ２００とのインタフェースであり、ピックアップ２００の光電変換回路ＯＥＩＣ２０１で光電変換された各信号が入力され、レベル変換等を行って、各信号を処理するＲＦ系回路１１３、ウォブル検出回路１１４、サーボ系回路１１６へ出力する。すなわち、インタフェースＩＦ１１２は、信号Ａ、Ｂ、Ｃ、Ｄから、ＲＦ信号、ウォブル信号、フォーカスエラー信号、トラッキングエラー信号等を生成するために各回路へ出力する。また、ピックアップ２００からＲＦ信号が入力される場合は、インタフェースＩＦ１１２は、入力されたＲＦ信号をＲＦ系回路１１３へ出力する。
【００４１】
ＲＦ系回路１１３は、ＲＦ信号からデータを示す再生データ信号を生成する。ＲＦ系回路１１３は、インタフェースＩＦ１１２からＲＦ信号が入力される場合は、入力される信号を使用し、信号Ａ，Ｂ，Ｃ，Ｄが入力される場合には、例えば、信号（Ａ＋Ｂ＋Ｃ＋Ｄ）の演算からＲＦ信号を生成する。ＲＦ系回路１１３は、基準電流ＩＲＥＦに応じて動作するフィルタ等を有している。ＲＦ系回路１１３は、ＲＦ信号からフィルタにより所定周波数成分を除去し、包絡線の抽出等を行って、再生データ信号を生成する。
【００４２】
ウォブル検出回路１１４は、インタフェースＩＦ１１２により入力される信号から、光ディスク上のアドレスや同期タイミングを示すウォブルを検出してウォブル信号を生成する。ウォブル検出回路１１４は、基準電流ＩＲＥＦに応じて動作するフィルタ等を有している。例えば、ウォブル検出回路１１４は、信号（Ａ＋Ｄ）−（Ｂ＋Ｃ）の演算を行い、演算された信号からフィルタにより所定周波数成分を除去し、包絡線の抽出等を行って、ウォブル信号を生成する。
【００４３】
ライトＰＬＬ１１５は、ウォブル検出回路１１４により生成されたウォブル信号に基づいて、光ディスクに書き込みを行うためのライトクロックを生成する。ライトＰＬＬ１１５は、基準電流ＩＲＥＦに応じて動作する発振回路を有している。ライトＰＬＬ１１５は、ウォブル信号が入力されると、発振回路による発振を繰り返してロック状態となり、ライトクロックを生成する。
【００４４】
サーボ系回路１１６は、インタフェースＩＦ１１２により入力される信号から、サーボ制御のためのサーボ制御信号を生成する。サーボ系回路１１６は、位相差を検出するＤＰＤ回路を有している。例えば、サーボ系回路１１６は、信号（Ａ＋Ｂ）−（Ｃ＋Ｄ）の演算からトラッキング方向に制御するためのトラッキングエラー信号ＴＥを生成し、信号（Ａ＋Ｃ）−（Ｂ＋Ｄ）の演算からフォーカス方向に制御するためのフォーカスエラー信号ＦＥを生成し、信号（Ａ＋Ｃ）,（Ｂ＋Ｄ）の位相差からサーボ制御するためのＤＰＤ信号を生成し、サーボ制御信号として出力する。
ＡＰＣ回路（自動パワー制御回路）１１７は、フロントモニタダイオードＦＭＤ２０２が検出したレーザダイオードの発光強度が入力され、検出した発光強度に応じて、レーザダイオードが所定の発光強度となるように、レーザダイオードドライバＬＤＤ２０３へ発光制御する発光制御信号を出力する。
【００４５】
ＡＤＣ１１８は、サーボ系回路１１６のサーボ制御信号やＡＰＣ回路１１７の出力するアナログ信号をデジタル信号に変換して、ＤＳＰ部１２０のサーボＤＳＰ１２５やＣＰＵ１２６へ出力する。なお、ＡＤＣ１１８のデータ処理は、アナログ回路でもデジタル回路でも構成できるため、ＡＦＥ部１１０に設けてもよいし、ＤＳＰ部１２０に設けてもよい。
【００４６】
ＤＳＰ部１２０は、データストローブ回路１２１、デコーダ１２２、エンコーダ１２３、ＡＴＩＰ・ＡＤＩＰ回路１２４、サーボＤＳＰ１２５、ＣＰＵ１２６、メモリ１２７、レジスタ１２８を備えている。
【００４７】
データストローブ回路１２１は、ＲＦ系回路１１３により生成された再生データ信号からデータをデコードするタイミングを示すデータストローブ信号を生成する。デコーダ１２２は、データストローブ回路１２１により生成されたデータストローブ信号のタイミングに基づいて、再生データ信号を伸長・復号化処理等によりデコードし、リードデータを生成する。リードデータは、メモリ１２７に記憶されて、外部のデータ処理装置等へ出力される。
【００４８】
エンコーダ１２３は、外部のデータ処理装置等からメモリ１２７に記憶されたライトデータを、圧縮・符号化処理等によりエンコードし、ライトデータを生成する。ライトデータは、インタフェースＩＦ１１２を介してピックアップ２００へ出力され、ライトＰＬＬ１１５により生成されたライトクロックに基づいて光ディスクへ書き込まれる。
【００４９】
ＡＴＩＰ・ＡＤＩＰ回路１２４は、ウォブル検出回路１１４により生成されたウォブル信号に対し、ＡＴＩＰ復調やＡＤＩＰ復調を行い、アドレス情報や絶対位置情報を生成する。このアドレス情報や絶対位置情報に基づいて、ライトデータの書き込み等が行われる。
【００５０】
サーボＤＳＰ１２５は、ＡＤＣ１１８を介して入力されるサーボ制御信号に基づいて、ピックアップ２００のサーボを制御し、ピックアップ２００の位置を調整する。サーボＤＰＳ１２５は、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥ、ＤＰＤ信号等に基づいて、演算処理を行い、トラッキングサーボやフォーカスサーボを制御してピックアップ２００の位置合わせを行う。
【００５１】
ＣＰＵ１２６は、メモリ１２７に記憶されたプログラムを実行し、プログラムにしたがって演算処理を行ってシステム全体の動作を制御する演算処理部である。メモリ１２７は、フラッシュメモリやＳＤＲＡＭ等で構成され、各種のプログラムやデータを記憶し、また、光ディスクのリードデータ、ライトデータ等を記憶する。
【００５２】
レジスタ１２８は、ＣＰＵ１２６における演算処理等で用いるデータや、各回路で必要とするデータを保持する。レジスタ１２８は、アナログ回路で構成されるアナログレジスタ１２８ａと、デジタル回路で構成されるデジタルレジスタ１２８ｂを含んでいる。
【００５３】
このような半導体装置１００において、本実施形態では、基準電流生成回路１０の生成する基準電流ＩＲＥＦは、主に、ＲＦ系回路１１３、ウォブル検出回路１１４、ライトＰＬＬ１１５、サーボ系回路１１６へ供給されている。これらの回路に基準電流ＩＲＥＦを供給し、回路動作を電流制御することで、電圧制御の場合と比べて、幅広いダイナミックレンジに対応でき、必要な電源電圧を小さくすることができる。
【００５４】
ＲＦ系回路１１３、ウォブル検出回路１１４では、内部のフィルタに基準電流ＩＲＥＦが供給されている。このフィルタは、例えば、ｇｍｃフィルタであり、入力される基準電流ＩＲＥＦに従って動作し、基準電流ＩＲＥＦを用いたフィルタの設定を切り替えることでブースト量・ブースト周波数やカットオフ周波数等の周波数特性を変化させることができる。
【００５５】
図２は、ＲＦ系回路１１３におけるＲＦ信号の周波数特性を示している。光ディスク装置では、読み出し速度を選択することができ、選択される読み出し速度によってＲＦ信号の周波数特性が異なる。たとえば、図２（ａ）は、ブースト前のＲＦ信号、図２（ｂ）は、ある光ディスクの４倍速モードで読み出す場合のＲＦ信号、図２（ｃ）は、８倍速モードで読み出す場合のＲＦ信号の周波数特性である。
【００５６】
ＲＦ系回路１１３では、このＲＦ信号の周波数特性に合わせてフィルタの特性を設定する。すなわち、図２（ｂ）、図２（ｃ）に示すように倍速モードの場合、フィルタは倍速数に応じた周波数をブーストする設定となる。また、他の倍速モードでは、他の周波数をブーストまたはカットする必要がある。
【００５７】
したがって、ＲＦ系回路１１３やウォブル検出回路１１４では、倍速モードによってフィルタ特性のブーストやカットが必要であり、より高精度な特性が求められるため、フィルタに供給される基準電流ＩＲＥＦのばらつきを抑える必要がある。
【００５８】
また、サーボ系回路１１６では、基準電流ＩＲＥＦに応じて、ピックアップから入力されるＤＣ信号のオフセット調整や入力バッファのバイアス調整等が行われている。このため、サーボ系回路１１６で、入力信号からサーボ制御信号を精度よく生成するためには、基準電流ＩＲＥＦのばらつきを抑える必要がある。
【００５９】
なお、ＡＤＣ１１８は、サーボ系回路１１６から出力される複数のサーボ制御信号ごとにレベルがばらついていると、正常にＡ／Ｄ変換できない場合があるため、サーボ制御信号のレベルを一定に保つためにも、サーボ系回路１１６に供給する基準電流ＩＲＥＦのばらつきを抑える必要がある。
【００６０】
また、ライトＰＬＬ回路１１５では、基準電流ＩＲＥＦに応じて、ウォブル信号に基づいた所定周波数のライトクロックを生成している。このため、ライトＰＬＬ回路１１５で、ウォブル信号に同期したライトクロックを精度よく生成するためには、基準電流ＩＲＥＦのばらつきを抑える必要がある。
【００６１】
このため、本実施形態では、基準電流ＩＲＥＦの精度を向上させ、ＲＦ系回路１１３、ウォブル検出回路１１４、ライトＰＬＬ１１５、サーボ系回路１１６等を安定して動作させるために、以下のような構成とした。図３は、本発明の実施の形態１に係る基準電流生成回路１０の回路構成、及びテスト時のテスタ３００の接続状態を示している。
【００６２】
図３に示すように、半導体装置１００における基準電流生成回路１０は、電流生成部１１、電流切替部１３、電流制御部１４、電流出力部１７を備えている。例えば、電流生成部１１と電流切替部１３と電流出力部１７とが、基準電流ＩＲＥＦを生成する電流生成回路であり、電流制御部１４が、電流コード値にしたがって、基準電流ＩＲＥＦを所定値となるように調整する電流制御回路である。
【００６３】
電流生成部（抵抗電流生成部）１１は、定電圧ＶＢＧと抵抗に基づいて、主に抵抗によるばらつきを含む電流Ｉ０を生成する。電流生成部１１は、定電圧源１２、オペアンプＯＰ１、ＰＭＯＳトランジスタＰ０、抵抗Ｒ１を備えている。
【００６４】
定電圧源１２は、定電圧として定電圧（バンドギャップ電圧）ＶＢＧを生成するバンドギャップ電圧生成回路である。定電圧源１２は、製造ばらつきによる電圧変動が少なく、温度変化に対しても電圧変動が少なくなるように回路構成されている。例えば、定電圧源１２は、図１の基準電圧生成回路１１１に対応しており、定電圧ＶＢＧは、基準電圧生成回路１１１が生成する基準電圧ＶＲＥＦそのものか、もしくは基準電圧ＶＲＥＦに基づいた所定の電圧である。
【００６５】
オペアンプＯＰ１は、非反転入力端子と反転入力端子に入力される入力信号を差動増幅した出力信号を出力端子から出力する差動増幅回路である。オペアンプＯＰ１は、非反転入力端子に定電圧源１２からバンドギャップ電圧ＶＢＧが入力されている。ＰＭＯＳトランジスタＰ０は、ソースが電源電位ＶＣＣに接続され、ゲートがオペアンプＯＰ１の出力端子に接続され、ドレイン（ノードＮＤ１）がオペアンプＯＰ１の反転入力端子と抵抗Ｒ１の一端とに接続されている。
【００６６】
抵抗Ｒ１の他端は接地電位ＧＮＤに接続されている。抵抗Ｒ１は、ポリシリコンにより形成されたポリシリコン抵抗である。抵抗Ｒ１の抵抗値は、主に製造工程により生じる絶対値ばらつきを有し、また、温度変化によるばらつきも有する。
【００６７】
オペアンプＯＰ１では反転入力端子にノードＮＤ１から帰還信号が入力されるため、オペアンプＯＰ１、ＰＭＯＳトランジスタＰ０及び抵抗Ｒ１により負帰還増幅回路が構成される。そうすると、オペアンプＯＰ１はイマジナルショートの状態となって、非反転入力端子と反転入力端子の電圧が同じとなり、ＰＭＯＳトランジスタＰ０と抵抗Ｒ１間のノードＮＤ１の電圧が、定電圧ＶＢＧと等しくなる。したがって、抵抗Ｒ１及びＰＭＯＳトランジスタＰ０に、定電圧ＶＢＧと抵抗Ｒ１の抵抗値に応じた電流Ｉ０（抵抗電流）が流れる。例えば、定電圧ＶＢＧ＝１．２５Ｖ、抵抗Ｒ１＝１２．５ＫΩとすると、電流Ｉ０＝１００μＡとなる。
【００６８】
電流切替部（電流選択部）１３は、電流生成部１１により生成された電流Ｉ０をもとに、電流コード値にしたがって電流値を切り替えて出力電流Ｉｏｕｔを生成する。電流切替部１３は、電流Ｉ０をミラーするカレントミラー回路のミラー比を、電流コード値に応じて切り替えることで出力電流Ｉｏｕｔを生成する。電流切替部１３は、電流コード値のデジタル値に応じたアナログ値の電流を出力する電流ＤＡＣ（Ｄ／Ａコンバータ）でもある。電流切替部１３は、ＰＭＯＳトランジスタＰ１〜Ｐ５、スイッチＳＷ１〜ＳＷ５を備えている。
【００６９】
ＰＭＯＳトランジスタＰ１〜Ｐ５は、各ソースが電源電位ＶＣＣに共通接続され、各ゲートがＰＭＯＳトランジスタＰ０のゲートに共通接続され、各ドレインがそれぞれスイッチＳＷ１〜ＳＷ５を介して出力電流Ｉｏｕｔを生成するノードＮＤ２（基準電流生成ノード）に接続されている。
【００７０】
ＰＭＯＳトランジスタＰ０とＰＭＯＳトランジスタＰ１〜Ｐ５とはカレントミラー接続された第１のカレントミラー回路を構成している。したがって、ＰＭＯＳトランジスタＰ０の電流Ｉ０に対して、ＰＭＯＳトランジスタＰ０とＰＭＯＳトランジスタＰ１〜Ｐ５とのトランジスタサイズ比に応じた電流Ｉ１〜Ｉ５が、ＰＭＯＳトランジスタＰ１〜Ｐ５に生成される。そうすると、ノードＮＤ２において電流Ｉ１〜Ｉ５を合計した電流が出力電流Ｉｏｕｔとなる。このため、スイッチＳＷ１〜ＳＷ５のオン／オフを切り替えて合計する電流Ｉ１〜Ｉ５を選択することで出力電流Ｉｏｕｔを可変可能としている。
【００７１】
ここでは、スイッチＳＷ１は常にオンとし、スイッチＳＷ２〜ＳＷ５を切り替え可能とする。４ビットの電流コード値の各ビットをスイッチＳＷ２〜ＳＷ５及びＰＭＯＳトランジスタＰ２〜Ｐ５に対応付け、電流コード値にしたがってスイッチＳＷ２〜ＳＷ５をオン／オフし出力電流Ｉｏｕｔを切り替える。なお、スイッチＳＷ１を切り替え可能としてもよい。
【００７２】
電流コード値のＭＳＢ（最上位ビット）がスイッチＳＷ２及びＰＭＯＳトランジスタＰ２に対応し、電流コード値のＬＳＢ（最下位ビット）がスイッチＳＷ５及びＰＭＯＳトランジスタＰ５に対応している。ＰＭＯＳトランジスタＰ２：Ｐ３：Ｐ４：Ｐ５のサイズ比（カレントミラー比）は、８：４：２：１であり、電流Ｉ２：Ｉ３：Ｉ４：Ｉ５の比も、８：４：２：１となる。これにより、電流コード値の各ビットの数値に対応した電流Ｉｏｕｔが生成される。
【００７３】
例えば、ＰＭＯＳトランジスタＰ０〜Ｐ５の電流を、Ｉ０＝１００μＡ、Ｉ１＝７８μＡ、Ｉ２＝２４μＡ、Ｉ３＝１２μＡ、Ｉ４＝６μＡ、Ｉ５＝３μＡとする。基準となるＰＭＯＳトランジスタＰ５のＷ／Ｌサイズを基準サイズとして、ＰＭＯＳトランジスタＰ０〜Ｐ４を、ＰＭＯＳトランジスタＰ５に対する電流比に応じたサイズとする。この場合、Ｉｏｕｔ＝７８μＡ＋（電流コード値×３）μＡとなる。したがって、電流コード値＝（０００１）の場合、Ｉｏｕｔ＝７８＋３＝８１μＡとなり、電流コード値＝（０１１１）の場合、Ｉｏｕｔ＝７８＋１２＋６＋３＝９９μＡとなり、電流コード値＝（１１１１）の場合、Ｉｏｕｔ＝７８＋２４＋１２＋６＋３＝１２３μＡとなる。
【００７４】
電流制御部１４は、ヒューズレジスタ１５または割り込みレジスタ１６の電流コード値にしたがって電流切替部１３が生成する電流Ｉｏｕｔの電流値を制御する。電流制御部１４は、スイッチＳＷ１〜ＳＷ５、ヒューズレジスタ１５及び割り込みレジスタ１６に接続されている。電流制御部１４は、ロジック回路で構成されており、ヒューズレジスタ１５または割り込みレジスタ１６に保持されている電流コード値に応じた制御信号を生成し、スイッチＳＷ１〜ＳＷ５のオン／オフを切り替える。
【００７５】
ヒューズレジスタ１５と割り込みレジスタ１６のいずれの電流コード値により電流制御するかは、選択可能である。例えば、いずれを選択するか制御する選択制御信号をＣＰＵから電流制御部１４に供給し、選択制御信号にしたがって電流コード値を選択してもよい。また、ヒューズレジスタ１５の電流コード値を優先的に設定してもよいし、割り込みレジスタ１６の電流コード値を優先的に設定してもよい。この場合、両方のレジスタに電流コード値が設定されている場合、優先させるレジスタの電流コード値を使用する。
【００７６】
また、ヒューズレジスタ１５と割り込みレジスタ１６の両方の電流コード値により電流制御してもよい。例えば、ヒューズレジスタ１５の電流コード値を基準値とし、割り込みレジスタの電流コード値を補正値として、基準値と補正値の加算値あるいは減算値により電流制御してもよい。
【００７７】
ヒューズレジスタ１５は、ヒューズの切断により電流コード値を固定的に変更不可能な状態で保持し、割り込みレジスタ１６は、ＣＰＵやテスタ等からの入力により電流コード値を動的に変更可能な状態で保持する。ヒューズレジスタ１５及び割り込みレジスタ１６は、外部端子Ｔ２に接続されており、テスタ３００から外部端子Ｔ２を介して電流制御値を書き込むことができる。外部端子Ｔ２は、テスタ３００からレジスタの書き込みを制御するレジスタ制御端子である。なお、ヒューズレジスタ１５及び割り込みレジスタ１６は、図１のレジスタ１２８のアナログレジスタ１２８ａもしくはデジタルレジスタ１２８ｂに対応している。
【００７８】
電流出力部１７は、電流切替部１３により生成された出力電流Ｉｏｕｔ（基準電流ＩＲＥＦ）を半導体装置１００内の各回路へ出力し、また、テストのために外部へも出力する。電流出力部１７は、ＮＭＯＳトランジスタＮ１〜Ｎ４を備えている。
【００７９】
ＮＭＯＳトランジスタＮ１のドレインが、ノードＮＤ２に接続されるとともに、ＮＭＯＳトランジスタＮ１〜Ｎ４のゲートに共通接続されている。ＮＭＯＳトランジスタＮ１〜Ｎ４のソースは接地電位ＧＮＤに共通接続されている。ＮＭＯＳトランジスタＮ２〜Ｎ４のドレインは、それぞれ出力電流Ｉｏｕｔの出力先の回路に接続されている。
【００８０】
ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２〜Ｎ４とはカレントミラー接続された第２のカレントミラー回路を構成している。したがって、ＮＭＯＳトランジスタＮ１の電流Ｉｏｕｔに対して、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２〜４とのトランジスタサイズ比に応じた電流がＮＭＯＳトランジスタＮ２〜Ｎ４に流れる。ここでは、ＮＭＯＳトランジスタＮ１〜Ｎ４は全て同じサイズのトランジスタであり、ＮＭＯＳトランジスタＮ１の電流と同じ出力電流Ｉｏｕｔ（基準電流ＩＲＥＦ）が、ＮＭＯＳトランジスタＮ２〜Ｎ４にも流れて、各接続先の回路に出力される。なお、ＮＭＯＳトランジスタＮ２〜Ｎ４のサイズを変更して、各回路に出力電流Ｉｏｕｔに基づいた電流を出力することもできる。
【００８１】
ＮＭＯＳトランジスタＮ２，Ｎ３は、半導体装置１００の内部回路へ電流Ｉｏｕｔ（基準電流ＩＲＥＦ）を出力する出力回路である。すなわち、電流Ｉｏｕｔを、ＲＦ系回路１１３、ウォブル検出回路１１４、ライトＰＬＬ１１５、サーボ系回路１１６等へ出力する。
【００８２】
ＮＭＯＳトランジスタＮ４は、半導体装置１００の外部のテスタ３００へ電流Ｉｏｕｔ（基準電流ＩＲＥＦ）を出力する出力回路である。ＮＭＯＳトランジスタＮ４は、マルチプレクサ１８、内部バッファ１９を介して外部端子Ｔ１に接続される。
【００８３】
マルチプレクサ１８は、ＮＭＯＳトランジスタＮ４の他に、通常動作時に外部装置と入出力を行う内部回路と接続されている。マルチプレクサ１８と外部端子Ｔ１との接続、内部バッファ１９と外部端子Ｔ１との接続はスイッチＳＷ１１、ＳＷ１２により切り替えられる。
【００８４】
通常動作時、マルチプレクサ１８が内部回路との接続を選択し、スイッチＳＷ１１がオン、スイッチＳＷ１２がオフしている。このため、内部回路と外部端子Ｔ１が接続された状態となり、外部端子Ｔ１を介して、内部回路と外部装置が電気的に接続される。また、テスト時（トリミング時）は、マルチプレクサ１８、スイッチＳＷ１１，ＳＷ１２にテスト選択信号が入力されると、マルチプレクサ１８がＮＭＯＳトランジスタＮ４との接続を選択し、スイッチＳＷ１１がオフし、スイッチＳＷ１２がオンする。このため、ＮＭＯＳトランジスタＮ４と外部端子Ｔ１が接続された状態となり、外部端子Ｔ１を介して、ＮＭＯＳトランジスタＮ４とテスタ３００とが電気的に接続され、テスタ３００へ出力電流Ｉｏｕｔ（基準電流ＩＲＥＦ）が出力される。
【００８５】
なお、外部端子Ｔ１も同様にテスト選択信号により、通常動作時とテスト時で接続が切り替えられて、テスト時にのみ、外部端子Ｔ１を介してヒューズレジスタ１５及び割り込みレジスタ１６とテスタ３００とが接続される。
【００８６】
テスタ３００は、半導体装置１００の動作をテストするための装置であり、また、基準電流生成回路１０の出力電流Ｉｏｕｔ（基準電流ＩＲＥＦ）を測定して、所定の電流となるようにトリミングを行う装置である。
【００８７】
テスタ３００は、複数のプローブを有しており、プローブテスト時に半導体装置１００の外部端子Ｔ１，Ｔ２にプローブを接続する。テスタ３００は、電流計３０１を有しており、外部端子Ｔ１を介してＮＭＯＳトランジスタＮ４から出力される出力電流Ｉｏｕｔの電流を測定する。テスタ３００は、出力電流Ｉｏｕｔの測定結果に応じて、出力電流Ｉｏｕｔが所定値となるように電流コード値を決定し、外部端子Ｔ２を介してヒューズレジスタ１５または割り込みレジスタ１６へ書き込む。
【００８８】
出力電流Ｉｏｕｔの電流測定方法として、種々の方法が採用できる。例えば、テスタ３００のテストボード上に設けられた特性ばらつきの少ない高精度抵抗を外部端子Ｔ１に接続して、電圧変換した値により電流測定してもよい。また、テスタ３００が有する電流計により、電流Ｉｏｕｔを直接測定してもよい。
【００８９】
図４は、本発明の実施の形態１に係るテスト方法の流れを示している。このテスト方法は、図３の構成により、テスタ３００が半導体装置１００の基準電流ＩＲＥＦをトリミングする方法である。
【００９０】
まず、テスタ３００は、ＬＳＩを初期化する（Ｓ１０１）。テスタ３００は、基準電流ＩＲＥＦをトリミングするため、プローブを外部端子Ｔ１，Ｔ２に接続し、半導体装置１００をテストモードに設定し、必要な初期設定を行う。ここでは、電流コード値の初期値を決定する。４ビットの初期値としては、最小値（００００）、最大値（１１１１）、中心値（０１１１または１０００）等を使用できる。中心値から測定を開始することが、最も効率よくテストできるため、中心値を初期値に決定する。また、他の半導体装置１００のテストがすでに完了している場合、他の半導体装置１００でトリミング設定した電流コード値を初期値と決定してもよい。
【００９１】
次に、テスタ３００は、電流コード値を割り込みレジスタ１６に設定する（Ｓ１０２）。テスタ３００は、Ｓ１０１またはＳ１０４の判定により決定した電流コード値を検証するため、外部端子Ｔ２を介して割り込みレジスタ１６へ書き込む。Ｓ１０４の電流判定後に再度設定する場合には、測定した測定電流と目標とする目標電流との大小に応じて、電流コード値を１（１ＬＳＢ）ずつ加算または減算し、電流を逐次比較する。１より大きい数値を加算または減算してもよいし、順次中心値を選択して二分探索するようにしてもよい。目標値との差分に応じた値を加算または減算してもよい。また、他の半導体装置１００のテストがすでに完了している場合、他の半導体装置１００で加算または減算した値をもとに設定してもよい。
【００９２】
次に、テスタ３００は、半導体装置１００の基準電流ＩＲＥＦの電流を測定する（Ｓ１０３）。テスタ３００は、外部端子Ｔ２を介して出力される基準電流ＩＲＥＦを、電流計等により測定する。
【００９３】
次に、テスタ３００は、測定した基準電流ＩＲＥＦの大小を判定する（Ｓ１０４）。テスタ３００は、測定した基準電流ＩＲＥＦの電流値と、目標とする目標電流値とを比較し、基準電流ＩＲＥＦが目標とする範囲内かどうか判定する。例えば、±１ＬＳＢの範囲かどうか判定する。つまり、１ＬＳＢが３μＡとすると、±３μＡの範囲かどうか判定する。±１ＬＳＢの範囲内であれば、現在の電流コード値を最適値として決定してＳ１０５へ進み、±１ＬＳＢの範囲外であれば、Ｓ１０２以降を再度繰り返し、電流コード値の最適値を求める。
【００９４】
次に、テスタ３００は、電流コード値をヒューズレジスタ（トリミング用メモリ）１５に格納する（Ｓ１０５）、トリミングを実行する（Ｓ１０６）。テスタ３００は、電流測定により最適値と決定された電流コード値を、外部端子Ｔ２を介してヒューズレジスタ１５へ書き込む。これにより、電流コード値が固定的に設定され、基準電流ＩＲＥＦが絶対値ばらつきの無い電流にトリミングされる。
【００９５】
以上のように、本実施形態では、半導体装置の基準電流をテスタにより測定し、基準電流が所定値となるように電流コード値を決定し、電流コード値を半導体装置に設定するようにした。これにより、抵抗の絶対値ばらつきにより生じる電流変動をトリミングすることができるため、精度のよい基準電流を生成することができる。実際に出力される基準電流に基づいて電流をトリミングするため、抵抗のばらつきの他、ＶＢＧのばらつき等も含めてトリミングすることができる。また、外部端子を介して外部に抵抗を接続する必要がないため、効果な抵抗を用意する必要がなく、外部端子も不要であるため、コストを低減することができる。
【００９６】
従来回路では、例えば±２０％の電流ばらつきを有する場合、要求されるダイナミックレンジと帯域を確保するためには、−２０％の特性を考慮して電力を２０％大きくする必要があるが、本実施形態では、電流をトリミングして安定化させることで、各ブロックのバイアス電流を必要最小限とすることができるため、電力低減を図ることが可能である。
【００９７】
（本発明の実施の形態２）
以下、図面を参照して本発明の実施の形態２について説明する。図５は、本発明の実施の形態２に係る基準電流生成回路１０の回路構成を示しており、その他の構成については、実施の形態１と同様である。
【００９８】
図５の基準電流生成回路１０では、図３の回路構成に加えて、ＰＭＯＳトランジスタＰ１１〜Ｐ１５（第１のカスコードトランジスタ）を含むカスコードトランジスタ群２０、ＮＭＯＳトランジスタＮ１１〜Ｎ１２（第２のカスコードトランジスタ）を含むカスコードトランジスタ群２１を有している。
【００９９】
図５に示すように、基準電流生成回路１０は、ＰＭＯＳトランジスタＰ１〜Ｐ５とスイッチＳＷ１〜ＳＷ５との間に、それぞれＰＭＯＳトランジスタＰ１１〜Ｐ１５が接続されている。すなわち、ＰＭＯＳトランジスタＰ１１〜Ｐ１５は、各ソースがそれぞれＰＭＯＳトランジスタＰ１〜Ｐ５の各ドレインに接続され、各ゲートがバイアス入力端子に共通接続され、各ドレインがそれぞれスイッチＳＷ１〜ＳＷ５の一端に接続されている。
【０１００】
したがって、ＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ１〜Ｐ５及びＰＭＯＳトランジスタＰ１１〜Ｐ１５によりカスコード接続されたカスコードカレントミラー回路を構成している。カスコードカレントミラー回路の効果により、ＮＤ２からみたＰ１〜Ｐ５およびＰ１１〜Ｐ１５の出力抵抗が高くなり、ＮＤ２が変動した場合においても精度よくカレントミラー比に応じた電流Ｉ０〜Ｉ５を生成できる。
【０１０１】
同様に、基準電流生成回路１０は、ＮＭＯＳトランジスタＮ１〜Ｎ２とＮＤ２の間に、それぞれＮＭＯＳトランジスタＮ１１〜Ｎ１２が接続されている。すなわち、ＮＭＯＳトランジスタＮ１〜Ｎ２及びＮＭＯＳトランジスタＮ１１〜Ｎ１２によりカスコード接続されたカスコードカレントミラー回路を構成している。したがって、精度よくカレントミラー比に応じた電流が生成でき、ここでは、ＮＭＯＳトランジスタＮ１及びＮ１１と同じ電流Ｉｏｕｔが、ＮＭＯＳトランジスタＮ２及びＮ１２で生成される。なお、ＮＭＯＳトランジスタＮ３，Ｎ４の図示を省略しているが、同様にカスコード接続されている。
【０１０２】
このように、本実施形態では、基準電流生成回路のカレントミラー回路をカスコード接続されたカスコードカレントミラー回路とした。これにより、カレントミラーの電流コピー比の精度が向上するため、基準電流ＩＲＥＦをより一定に保つことができる。
【０１０３】
（本発明の実施の形態３）
以下、図面を参照して本発明の実施の形態３について説明する。図６は、本発明の実施の形態３に係る基準電流生成回路１０を含む半導体装置１００の回路構成を示しており、その他の構成については、実施の形態１と同様である。なお、図６では、図３及び図４と同様にして、すでにテスタにより電流トリミングが行われており、ヒューズレジスタ１５に電流コード値が設定されている状態である。
【０１０４】
図６の半導体装置１００では、図３の回路構成に加えて、電流計２２を有しており、電流計２２、ＡＤＣ１１８、ＣＰＵ１２６、割り込みレジスタ１６の順に接続されている。
【０１０５】
電流計２２は、電流生成部１１が生成する電流Ｉ０の電流値を測定する。電流Ｉ０の測定方法としては、電流計により直接電流Ｉ０を測定してもよいし、特性ばらつきの少ない高精度抵抗を用いて電流を測定してもよい。
【０１０６】
電流計２２の測定値をＡＤＣ１１８によりＡ／Ｄ変換し、ＣＰＵ１２６がＡ／Ｄ変換された測定値を演算処理する。ＣＰＵ１２６（電流演算処理部）は、電流Ｉ０の電流値の変動に応じて、基準電流ＩＲＥＦが一定となるように電流コード値を決定し、電流コード値を割り込みレジスタ１６に設定する。トリミング完了後の電流Ｉ０の初期値と、現在の電流Ｉ０とを比較し、電流値の大小に応じて、電流コード値を決定する。なお、ＣＰＵ１２６に限らず、その他のロジック回路により構成してもよい。
【０１０７】
なお、ここでは、電流Ｉ０を測定したがその他の電流等を測定してもよい。例えば、電流Ｉｏｕｔを測定し、電流Ｉｏｕｔの変動に応じて電流制御してもよい。また、基準電流ＩＲＥＦ（電流Ｉｏｕｔ）が供給されているフィルタや発振回路の特性変動を検出し、この特性変動に応じて電流制御してもよい。
【０１０８】
このように、本実施形態では、テスタによりトリミング完了後に、半導体装置内部で、電流を測定し電流値の変動に応じて電流制御することとした。これにより、トリミング完了後に、温度変化等により電流がばらついた場合でも、基準電流ＩＲＥＦを一定に保つことができる。
【０１０９】
（本発明の実施の形態４）
以下、図面を参照して本発明の実施の形態４について説明する。図７は、本発明の実施の形態４に係る基準電流生成回路１０を含む半導体装置１００の回路構成を示しており、その他の構成については、実施の形態１、実施の形態３と同様である。なお、図６では、実施の形態３と同様に、すでにテスタにより電流トリミングが行われており、ヒューズレジスタ１５に電流コード値が設定されている状態である。
【０１１０】
図７の半導体装置１００では、図６の構成と比べて、電流計２２の代わりに、温度センサ２３を備えている。温度センサ２３は、ダイオード等で構成することができる。また、温度センサ２３として、定電圧源１２に内蔵される温度センサを用いてもよい。
【０１１１】
温度センサ２３は、半導体装置１００の温度を測定し、この測定結果が、ＡＤＣ１１８を介してＣＰＵ１２６に入力される。ＣＰＵ１２６（温度演算処理部）は、温度センサ２３の検出した温度の変動に応じて、基準電流ＩＲＥＦが一定となるように電流コード値を決定し、電流コード値を割り込みレジスタ１６に設定する。例えば、抵抗Ｒ１の温度特性を予め設定しておき、検出する温度にしたがって、温度特性から抵抗Ｒ１の変動を求めることで、電流コード値を決定する。
【０１１２】
このように、本実施形態では、テスタによりトリミング完了後に、半導体装置内部で、温度を測定し温度の変動に応じて電流制御することとした。これにより、トリミング完了後に、温度変化により電流がばらついた場合でも、基準電流ＩＲＥＦを一定に保つことができる。
【０１１３】
（本発明の実施の形態５）
以下、図面を参照して本発明の実施の形態５について説明する。図８は、本発明の実施の形態５に係る半導体装置１００及びテスト時のテスタ３００の接続状態を示している。半導体装置１００の内部構成については実施の形態１〜４と同様である。
【０１１４】
図８に示すように、本実施形態では、半導体装置１００のプローブテスト時に、半導体装置１００の外部端子Ｔ１〜Ｔ３と半導体装置１００とを接続する。外部端子Ｔ１を介して、基準電流生成回路１０とテスタ３００とを接続し、外部端子Ｔ２を介して、レジスタ１２８（割り込みレジスタ及びヒューズレジスタ）とテスタ３００とを接続し、外部端子Ｔ３を介して、メモリ１２７とテスタ３００とを接続する。そして、テスタ３００は、メモリ１２７のテストを行うとともに、図４と同様に、基準電流生成回路１０の基準電流ＩＲＥＦのトリミングテストも行う。
【０１１５】
図９は、本発明の実施の形態５に係るテスト方法の流れを示している。図９に示すように、メモリのテスト工程において、まず、テスタ３００は、半導体装置１００に対しメモリのテストを行い（Ｓ２０１）、メモリのトリミングを行う（Ｓ２０２）。テスタ３００は、プローブを外部端子Ｔ１〜Ｔ３に接続して、半導体装置１００をテストモードに設定する。テスタ３００は、外部端子Ｔ３を介してメモリ１２７の欠陥の有無を検証するためにテストを行う。そして、テスタ３００は、メモリ１２７に欠陥を発見した場合には、欠陥メモリセルを救済するためにメモリの救済情報をメモリ１２７に設定し、メモリのトリミングを行う。
【０１１６】
次に、テスタ３００は、半導体装置１００に対し基準電流のテストを行い（Ｓ２０３）、基準電流のトリミングを行う（Ｓ２０４）。図４のＳ１０１〜Ｓ１０６と同様に、テスタ３００は、外部端子Ｔ１を介して基準電流ＩＲＥＦを測定して、電流コード値を決定し、最適な電流コード値を外部端子Ｔ２を介してレジスタ１２８（ヒューズレジスタ１５）に設定することで、基準電流のトリミングを行う。
【０１１７】
なお、図９のテスト方法において、先にＳ２０３〜Ｓ２０４の電流トリミングを実施し、次にＳ２０１〜Ｓ２０２のメモリトリミングを実施してもよい。また、電流トリミングとメモリトリミングを同時に実施してもよい。
【０１１８】
このように、本実施形態では、メモリのテスト及びトリミングと、基準電流のテスト及びトリミングを同じプローブテストにより実施することとした。メモリテストは、メモリの欠陥救済のために常に必要なテスト工程であるため、基準電流のためのテストを別工程で実施する必要がなく、効率よくテスト及びトリミングを行うことができる。
【０１１９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の例では、光ディスク装置について説明したが、定電流回路を有するその他の電子機器であってもよい。
【符号の説明】
【０１２０】
１      光ディスク装置
１０    基準電流生成回路
１１    電流生成部
１２    定電圧源
１３    電流切替部
１４    電流制御部
１５    ヒューズレジスタ
１６    割り込みレジスタ
１７    電流出力部
１８    マルチプレクサ
１９    内部バッファ
２０    カスコードトランジスタ群
２１    カスコードトランジスタ群
２２    電流計
２３    温度センサ
１００  半導体装置
１１０  ＡＦＥ（アナログフロントエンド）部
１１１  基準電圧生成回路
１１２  インタフェースＩＦ
１１３  ＲＦ系回路
１１４  ウォブル検出回路
１１５  ライトＰＬＬ回路
１１６  サーボ系回路
１１７  ＡＰＣ回路
１１８  ＡＤＣ
１２０  ＤＳＰ（デジタルシグナルプロセッサ）部
１２１  データストローブ回路
１２２  デコーダ
１２３  エンコーダ
１２４  ＡＴＩＰ・ＡＤＩＰ回路
１２５  サーボＤＳＰ
１２６  ＣＰＵ
１２７  メモリ
１２８  レジスタ
１２８ａ  アナログレジスタ
１２８ｂ  デジタルレジスタ
２００  ピックアップ
２０１  光電変換回路ＯＥＩＣ
２０２  フロントモニタダイオードＦＭＤ
２０３  レーザダイオードドライバＬＤＤ
３００  テスタ
３０１  電流計
ＯＰ１  オペアンプ
Ｒ１    抵抗
Ｐ０〜Ｐ５，Ｐ１１〜Ｐ１５  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４，Ｎ１１〜Ｎ１２  ＮＭＯＳトランジスタ
ＳＷ１〜ＳＷ５，ＳＷ１１〜ＳＷ１２  スイッチ
Ｔ１〜Ｔ３  外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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