(57)【要約】【課題】半導体ウェハの第１の主面を支持基板に接着剤層により接着し、第２の主面を研削する工程において、支持基板の接着の際に押し出され、あるいは流出した未硬化の接着剤が、半導体ウェハの外周部を回り込んで第２の主面に到達し、研削工程を不安定にする問題を解決する。【解決手段】半導体ウェハの第１の主面に外周部に沿って溝を形成し、支持基板の接着の際に押し出され、あるいは流出した未硬化接着剤を捕捉する。【選択図】図４Ａ
2013131652.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハの第１の面に、前記半導体ウェハの外周部に沿って溝部を形成する工程と、
前記第１の面上に半導体素子を形成する工程と、
前記第１の面に、前記半導体素子を覆って接着剤層を形成する工程と、
前記第１の面上に、前記接着剤層により、支持基板を接着する工程と、
前記支持基板の接着の後、前記第１の面に対向する前記半導体ウェハの第２の面を研削する工程と、
前記研削する工程の後、前記半導体ウェハを個々の半導体チップにダイシングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子を形成する工程は、前記第１の面において前記半導体ウェハ中に、前記第２の深さに達する金属ビアプラグを形成する工程を含み、前記金属ビアプラグは前記半導体ウェハを研削する工程により、貫通ビアプラグを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体ウェハを研削する工程の後、前記半導体ウェハ中に、前記第１の面から前記第２の面まで貫通する貫通ビアプラグを形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記溝部は、前記半導体ウェハのエッジを構成する外壁部により外端が画成され、前記支持基板の接着の際に前記接着剤層から排出される接着剤の体積を超える容積を有することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記第２の面から測った前記外壁部の高さは、前記第１の面の高さよりも低いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記溝部は、前記半導体ウェハの半径方向に、底面と相対向する側壁面により画成された矩形断面を有することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
前記溝部は、前記溝の底面に形成された、前記第２の面から測って前記第１の面よりも低い一または複数の突起部により、複数の部分に分割されていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記溝部は、０．６ｍｍから０．２５ｍｍの範囲の深さと０．３ｍｍから１ｍｍの範囲の幅を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記溝部は、前記外壁部の上端から前記半導体ウェハの半径方向内側に向かって、前記第１の面に対する深さを増大させる第１の斜面と、前記第１の斜面に連続し、前記半導体ウェハの半径方向内側に向かって前記第１の面に対する深さを減少させ、前記第１の面に到達する第２の斜面により画成された三角形状の断面を有することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項１０】
前記溝部は、前記半導体ウェハの半径方向内側に向かって前記第１の面に対する深さを増大させる第１の斜面と、前記第１の斜面に連続し、前記半導体ウェハの半径方向内側に向かって前記第１の面に対する深さを減少させる第２の斜面により画成された三角形状の凹部が、前記半導体ウェハの半径方向に鋸歯状に繰り返し形成されていることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項１１】
半導体ウェハの第１の面に、前記半導体ウェハの外周部に沿って溝部を形成する工程と、
前記第１の面上に半導体素子を形成する工程と、
前記第１の面に、前記半導体素子を覆って接着剤層を形成する工程と、
前記第１の面上に、前記接着剤層により、支持基板を接着する工程と、
前記支持基板の接着の後、前記第１の面に対向する前記半導体ウェハの第２の面を研削する工程と、
を含むことを特徴とする半導体ウェハの加工方法。
【請求項１２】
第１の面と、
前記第１の面に対向する第２の面と、
前記第１の面と前記第２の面を接続し半円形状の断面を有する外周部と、
を備え、
前記第１の面には前記外周部に沿って、０．６ｍｍから０．２５ｍｍの範囲の深さと０．３ｍｍから１ｍｍの範囲の幅を有する溝部が形成されていることを特徴とする半導体ウェハ。
【請求項１３】
前記第１の面には、半導体素子が形成されていることを特徴とする請求項１２記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に説明する実施形態は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細加工技術の進歩に伴い、今日では非常に高い集積密度の半導体集積回路装置が実現されている。
【０００３】
また今日では、さらなる集積密度の向上を図るべく、二次元半導体集積回路装置を多数積層した三次元集積回路装置の研究がなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９７５０号公報
【特許文献２】特開２０１１−２３６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
三次元集積回路装置を実現するためには、前記三次元集積回路装置を構成する一の二次元半導体集積回路装置を隣接の二次元半導体集積回路に最短の経路で電気接続することが望まれる。このため、個々の二次元半導体集積回路において半導体基板の厚さを減じ、さらに前記半導体基板中に貫通ビアプラグ（ＴＳＶ）を形成する技術が求められている。
【課題を解決するための手段】
【０００６】
半導体装置の製造方法は、半導体ウェハの第１の面に、前記半導体ウェハの外周部に沿って溝部を形成する工程と、前記第１の面上に半導体素子を形成する工程と、前記第１の面に、前記半導体素子を覆って接着剤層を形成する工程と、前記第１の面上に、前記接着剤層により、支持基板を接着する工程と、前記支持基板の接着の後、前記第１の面に対向する前記半導体ウェハの第２の面を研削する工程と、前記研削する工程の後、前記半導体ウェハを個々の半導体チップにダイシングする工程と、を含む。
【発明の効果】
【０００７】
一の実施形態によれば半導体ウェハの第１の主面に、前記半導体ウェハの外周部に沿って溝部を形成しておくことにより、前記第１の主面に対向する第２の主面を研削するに先立って、前記第１の主面に接着剤層を介して支持基板を接着する際に、押し出され、あるいは流出した接着剤がかかる溝部により捕捉され、研削がなされる半導体ウェハの第２の主面に、外周部を回り込んで到達することがない。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態による三次元実装半導体集積回路装置の構成を示す断面図である。
【図２】図１の三次元実装半導体集積回路装置の一部を示す拡大断面図である。
【図３Ａ】図２に示す半導体チップの製造工程を説明する工程断面図（その１）である。
【図３Ｂ】図２に示す半導体チップの製造工程を説明する工程断面図（その２）である。
【図３Ｃ】図２に示す半導体チップの製造工程を説明する工程断面図（その３）である。
【図３Ｄ】図２に示す半導体チップの製造工程を説明する工程断面図（その４）である。
【図３Ｅ】図２に示す半導体チップの製造工程を説明する工程断面図（その５）である。
【図３Ｆ】図２に示す半導体チップの製造工程を説明する工程断面図（その６）である。
【図３Ｇ】図２に示す半導体チップの製造工程を説明する工程断面図（その７）である。
【図３Ｈ】図２に示す半導体チップの製造工程を説明する工程断面図（その８）である。
【図３Ｉ】図２に示す半導体チップの製造工程を説明する工程断面図（その９）である。
【図４Ａ】図３Ｅの工程を詳細に示す断面図である。
【図４Ｂ】本実施形態による溝部を詳細に説明する断面図である。
【図５Ａ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１）である。
【図５Ｂ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その２）である。
【図５Ｃ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その３）である。
【図５Ｄ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その４）である。
【図５Ｅ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その５）である。
【図５Ｆ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その６）である。
【図５Ｇ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その７）である。
【図５Ｈ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その８）である。
【図５Ｉ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その９）である。
【図５Ｊ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１０）である。
【図５Ｋ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１１）である。
【図５Ｌ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１２）である。
【図５Ｍ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１３）である。
【図５Ｎ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１４）である。
【図５Ｏ】図１および図２の半導体装置の製造工程を説明する拡大断面図（その１５）である。
【図６】第１の実施形態の一変形例を示す断面図である。
【図７】第１の実施形態の他の変形例を示す断面図である。
【図８】第１の実施形態のさらに他の変形例を示す断面図である。
【図９Ａ】第２の実施形態による半導体チップの製造工程を説明する工程断面図（その１）である。
【図９Ｂ】第２の実施形態による半導体チップの製造工程を説明する工程断面図（その２）である。
【図９Ｃ】第２の実施形態による半導体チップの製造工程を説明する工程断面図（その３）である。
【図９Ｄ】第２の実施形態による半導体チップの製造工程を説明する工程断面図（その４）である。
【図９Ｅ】第２の実施形態による半導体チップの製造工程を説明する工程断面図（その５）である。
【図９Ｆ】第２の実施形態による半導体チップの製造工程を説明する工程断面図（その６）である。
【図１０】図９Ｃに対応した拡大断面図である。
【図１１Ａ】第３の実施形態による半導体チップの製造工程を説明する工程断面図（その１）である。
【図１１Ｂ】第３の実施形態による半導体チップの製造工程を説明する工程断面図（その２）である。
【図１１Ｃ】第３の実施形態による半導体チップの製造工程を説明する工程断面図（その３）である。
【図１１Ｄ】第３の実施形態による半導体チップの製造工程を説明する工程断面図（その４）である。
【図１１Ｅ】第３の実施形態による半導体チップの製造工程を説明する工程断面図（その５）である。
【発明を実施するための形態】
【０００９】
［第１の実施形態］
図１は、第１の実施形態による３次元実装構造を有する半導体集積回路装置１０の一例を示す断面図である。
【００１０】
図１を参照するに前記半導体集積回路装置１０は、上主面１１Ａに接続パッド１１ａを、また下主面１１Ｂに接続バッド１１ｂを有し、ビルドアップ絶縁膜１１ｃおよび配線パタ―ン１１Ｃを交互に積層した構造のパッケージ基板１１と、前記パッケージ基板１１上にフリップチップ実装された第１の半導体チップ１２と、前記第１の半導体チップ上にさらにフリップチップ実装された第２の半導体チップ１３と、前記第２の半導体チップ１３上にフリップチップ実装された第３の半導体チップ１４を含み、前記半導体チップ１２中には、例えば銅よりなる貫通ビアプラグ１２Ｂが行列状に形成されている。同様に半導体チップ１３中にも貫通ビアプラグ１３Ｂが、行列状に形成されている。
【００１１】
前記半導体チップ１２はその下主面にＭＯＳトランジスタなどの半導体素子および多層配線構造１２Ａを形成されており、各々の貫通ビアプラグ１２Ｂは前記半導体チップ１２の上主面から下主面まで延在し、前記下主面においては前記多層配線構造１２Ａ中に形成された接続パッド１２ｂに連続する。前記接続パッド１２ｂは、対応する前記パッケージ基板１１上の接続パッド１１ａにはんだバンプ１２ａにより電気的に接続される。その結果、前記半導体チップ１２は前記パッケージ基板１１に対して機械的にもしっかりと結合される。
【００１２】
同様に前記半導体チップ１３はその下主面にＭＯＳトランジスタなどの半導体素子および多層配線構造１３Ａを形成されており、各々の貫通ビアプラグ１３Ｂは前記半導体チップ１３の上主面から下主面まで延在し、前記下主面において、前記多層配線構造１３Ａの一部を構成する接続パッド１３ｂに連続する。一方、前記接続パッド１３ｂは、前記半導体チップ１２の対応する貫通プラグ１２Ｂにはんだバンプ１３ａにより電気的に接続される。その結果、前記半導体チップ１３はその下の半導体チップ１２に対して機械的にもしっかりと結合される。
【００１３】
さらに前記半導体チップ１４はその下主面に、電極パッド１４ｂを有する多層配線構造１４Ａを形成されており、前記電極パッド１４ｂを、その下の半導体チップ１３中の対応する貫通ビアプラグ１３Ｂに、はんだバンプ１４ａを介して接続することにより、前記半導体チップ１４が半導体チップ１３に対して電気的および機械的にしっかりと結合される。
【００１４】
さらに前記パッケージ基板１１と半導体チップ１２の間の空間は封止樹脂１２Ｒにより封止され、同様に半導体チップ１２と半導体チップ１３の間の空間も封止樹脂１３Ｒにより封止されている。さらに半導体チップ１３と半導体チップ１４の間の空間が、封止樹脂１４Ｒにより封止されている。
【００１５】
さらに前記パッケージ基板１１の下面１１Ｂにおいては、それぞれの電極パッド１１ｂに対応するはんだバンプ１１Ｄが形成されている。
【００１６】
図２は、前記図１の半導体集積回路装置１０のうち、破線で囲んだ部分を詳細に示す断面図である。
【００１７】
図２を参照するに、半導体チップ１２および１３はいずれも厚さが２０μｍ〜３００μｍ、例えば１００μｍのシリコン基板より構成されており、前記半導体チップ１２には、図示の状態では下面となっているその回路形成面１２ＣＫＴに、例えばＭＯＳトランジスタなどよりなる半導体素子１２Ｔが形成されている。同様に半導体チップ１３には、図示の状態では下面となっている回路形成面１３ＣＫＴに、例えばＭＯＳトランジスタなどよりなる半導体素子１３Ｔが形成されている。
【００１８】
前記回路形成面１２ＣＫＴ上において前記半導体素子１２Ｔは絶縁膜１２Ｏｘにより覆われ、さらに前記絶縁膜１２Ｏｘ上には、詳細な説明は省略するが、多数の配線層を、層間絶縁膜を介して積層した多層配線構造１２Ａが形成される。同様に前記回路形成面１３ＣＫＴ上において前記半導体素子１３Ｔは絶縁膜１３Ｏｘにより覆われ、さらに前記絶縁膜１３Ｏｘ上には同様な、多数の配線層を、層間絶縁膜を介して積層した多層配線構造１３Ａが形成されている。
【００１９】
前記半導体チップ１２を構成するシリコン基板中には、前記回路形成面１２ＣＫＴから対向面１２ＤＫＴまで延在する貫通ビアホール１２Ｖが形成されており、前記貫通ビアホール１２Ｖ中には前記貫通ビアプラグ１２Ｂが、前記対向面１２ＤＫＴを超えて延在するように形成されている。また前記貫通ビアプラグ１２Ｂの下端に対応して、前記多層配線構造１２Ａ中に接続パッド１２ｂが形成されている。前記貫通ビアホール１２Ｖの側壁面には熱酸化膜などよりなる絶縁膜１２Ｂｏが形成されており、前記貫通ビアプラグ１２Ｂはかかる貫通ビアホール１２Ｖ中に、前記絶縁膜１２Ｂｏにより前記半導体チップ１２を構成するシリコンから絶縁された状態で形成される。
【００２０】
前記接続パッド１２ｂは、前記パッケージ基板１１上の対応する接続パッド１１ａに、はんだバンプ１２ａにより電気的に接続され、また機械的に結合される。図示の例では、前記多層配線構造１２ａ上には、シリコン窒化膜やポリイミド膜よりなり前記はんだバンプ１２ａに対応した開口部を有する保護膜１２Ｐが形成されている。
【００２１】
同様に前記半導体チップ１３を構成するシリコン基板中には、その回路形成面１３ＣＫＴから対向面１３ＤＫＴまで貫通ビアホール１３Ｖが形成されており、前記貫通ビアホール１３Ｖ中には前記貫通ビアプラグ１３Ｂが、前記対向面１３ＤＫＴを超えて延在するように形成されている。また前記貫通ビアプラグ１３Ｂの下端に対応して、前記多層配線構造１３Ａ中に接続パッド１３ｂが形成されている。前記貫通ビアホール１３Ｖの側壁面には熱酸化膜などよりなる絶縁膜１３Ｂｏが形成されており、前記貫通ビアプラグ１３Ｂはかかる貫通ビアホール１３Ｖ中に、前記絶縁膜１３Ｂｏにより前記半導体チップ１３を構成するシリコンから絶縁された状態で形成される。
【００２２】
前記接続パッド１３ｂは、前記半導体チップ１２上の対応する貫通ビアプラグ１２Ｂに、はんだバンプ１３ａにより電気的に接続され、また機械的に結合される。図示の例では、前記多層配線構造１３ａ上には、シリコン窒化膜やポリイミド膜よりなり前記はんだバンプ１３ａに対応した開口部を有する保護膜１３Ｐが形成されている。
【００２３】
さらに前記半導体チップ１２の対向面１２ＤＫＴには、前記突出する貫通ビアプラグ１２Ｂを保護して、例えばシリコン窒化膜などよりなる保護膜１２Ｑが形成されている。同様に前記半導体チップ１３の対向面１３ＤＫＴには、突出する貫通ビアプラグ１３Ｂを保護して、例えばシリコン窒化膜などよりなる保護膜１３Ｑが形成されている。
【００２４】
このような三次元実装半導体集積回路装置では、装置全体の寸法を縮小し、貫通ビアプラグ１２Ｂあるいは１３Ｂを介して、一の半導体チップから他の半導体チップへと伝送される信号の遅延を最小化すべく、前記半導体チップ１２，１３の厚さを可能な限り減少させ、貫通ビアプラグ１２Ｂあるいは１３Ｂの長さを短縮するのが好ましい。例えば前記半導体チップ１２，１３の厚さを、このような三次元実装半導体集積回路装置では、１００μｍ以下、例えば５０μｍあるいはそれ以下に設定するのが好ましい。このためには、半導体チップ１２あるいは１３が切り出される半導体ウェハの厚さを低減させる必要がある。
【００２５】
以下、図３Ａ〜図３Ｈを参照して、本実施形態における半導体ウェハの厚さ低減技術について説明する。
【００２６】
図３Ａを参照するに、シリコンウェハ４０は前記半導体チップ１２あるいは１３を構成するシリコン基板に対応しており、前記回路形成面１２ＣＫＴあるいは１３ＣＫＴに対応する平坦な上主面４０Ａを有し半導体素子１２Ｔや１３Ｔなどが形成される主要部４０Ｍと、前記主要部４０Ｍの外側に形成され丸められたエッジを含む外周部４０Ｒを含む。図３Ａの工程では、前記外周部４０Ｒにおいて矢印のように回転する研削ホイール３１が適用され、図３Ｂに示すように所定の深さと幅を有する溝部４０Ｇが前記上主面４０Ａを囲んでリング状に形成される。このような研削ホイール３１としては、例えばＤＩＳＣＯ社より商品面Ｐ１Ａシリーズで市販されている研削ホイールを使うことができ、例えば前記シリコンウェハ４０および前記研削ホイール３１を回転させ、前記研削ホイール３１を前記シリコンウェハ４０に押しつけることにより、所望の溝部４０Ｇを形成することができる。
【００２７】
図３Ｂを参照するに、前記外周部４０Ｒは、前記シリコンウェハ４０と一体で前記シリコンウェハ４０の最外周部を構成する外壁部４０ｇを有し、前記本体部４０Ｍと前記外壁部４０ｇの間には、前記外壁部４０ｇの内壁面４０ｈと、前記内壁面４０ｈに対向する前記ウェハ主要部４０Ｍの外壁面４０ｉと、前記内壁面４０ｈと外壁面４０ｉの間を接続する底面４０ｊとよりなる溝部４０Ｇが形成されている。
【００２８】
後で詳細に説明するが前記溝部４０Ｇは、前記溝部４０Ｇの深さ、より正確には前記側壁面４０ｉの前記底面４０ｊから測った高さが、前記半導体チップ１２あるいは１３を構成するシリコン基板の膜厚に対応するように形成される。また前記外壁部４０ｇの高さ、すなわち側壁面４０ｈの高さは、前記側壁面４０ｉの高さよりも低く設定されている。
【００２９】
さらに図３Ｃに示すように前記図３Ｂの状態のシリコンウェハ４０の上主面４０Ａに、前記主要部４０Ｍに形成される多数の半導体素子に対応して、前記半導体チップ１２あるいは１３を構成するシリコン基板の厚さを超える深さで多数のビアホール（図示せず）を前記ビアホール１２Ｖあるいは１３Ｖに対応して形成し、これを例えば銅の電解メッキなどで充填することにより、多数のビアプラグ４０Ｃｕを前記ビアプラグ１２Ｂあるいは１３Ｂに対応して形成する。また図３Ｃの工程では前記主要部４０Ｍの上主面４０Ａに、図示は省略するが、図２における半導体素子１２Ｔあるいは１３Ｔ、および多層配線構造１２Ａあるいは１３Ａを形成する。ただし前記ビアプラグ４０Ｃｕは銅のビアプラグに限定されるものではなく、他の金属、例えば金（Ａｕ）を電解メッキした場合には、前記ビアプラグ４０Ｃｕとして金のビアプラグが形成される。
【００３０】
図示の例では、前記ビアプラグ４０Ｃｕは、前記溝部４０Ｇの深さに対応する深さを有するように形成されているが、本実施形態は、かかる特定の構成に限定されるものではなく、前記ビアプラグ４０Ｃｕの先端は、前記溝部４０Ｇの底４０ｊよりも浅い位置に形成されている場合も深い位置に形成されている場合も可能である。
【００３１】
なお本実施形態では、先にビアプラグ４０Ｃｕを形成した後で半導体素子１２Ｔあるいは１３Ｔおよび多層配線構造１２Ａあるいは１３Ａを形成しているが、先に半導体素子１２Ｔあるいは１３Ｔおよび多層配線構造１２Ａあるいは１３Ａを形成し、その後でビアプラグ４０Ｃｕを形成してもよい。
【００３２】
さらに図３Ｄに示すように前記シリコンウェハ４０を５００ｒｐｍ〜５０００ｒｐｍ、例えば３０００ｒｐｍの高速で回転させ、前記シリコンウェハ４０に、接着剤４１Ａを滴下することにより、前記シリコンウェハ４０の上主面４０Ａに仮接着剤層４１をスピンコーティング法などにより形成する。このようにして形成された仮接着剤層４１は、前記シリコン基板４１の上主面に形成された半導体素子１２Ｔや１３Ｔ、多層配線構造１２Ａや１３Ａ、さらにこれらに伴う様々なバンプを覆うため、ウェハ上の位置により厚さが、１μｍ〜１００μｍの範囲で様々に変化する。かかる接着剤４１Ａは表面張力が高く粘性が低いのが好ましい。ただし前記仮接着剤層４１の形成はスピンコーティング法に限定されるものではなく、例えばスクリーン印刷法やスロットコート法などにより形成することも可能である。
【００３３】
さらに図３Ｄの工程の後、図３Ｅに示すように前記シリコンウェハ４０の上主面４０Ａ上に、ガラスなどよりなる仮支持基板５１を、前記仮接着剤層４１を介して接着する。
【００３４】
このような仮支持基板５１の接着工程は例えば１５０℃から２５０℃の温度で実行されるが、図３Ｅの状態では前記仮接着剤層４１は未硬化状態であり、図３Ｅに概略的に示すように、前記接着剤４１Ａは、わずかではあるが、前記仮接着剤層４１からウェハ４０の側方へと押し出され、あるいは流出する。これに対し、本実施形態においては、前記ウェハ４０の外周部４０Ｒに前記溝部４０Ｇが形成されているため、このように押し出され、あるいは流出した接着剤はかかる溝部４０Ｇに保持され、前記シリコンウェハ４０の下主面４０Ｂへと、ウェハ４０の外周部４０Ｒを回り込むことがない。このような溝部４０Ｇを形成しなかった場合には、押し出されあるいは流出した接着剤４１Ａが、わずかであっても、前記シリコンウェハ４０の背面に回り込み、以下に説明するが、かかる背面を研削する工程に悪影響を及ぼす。このような、押し出されあるいは流出した接着剤４１Ａのシリコンウェハ４０の背面への回り込みによる研削工程への悪影響は、本願の発明者により、本願の基礎となる研究においてはじめて見出されたものである。
【００３５】
図３Ｅの工程において前記仮接着剤層４１を硬化させた後、前記シリコンウェハ４０を図３Ｆに示すように、前記仮支持基板５１が接着された状態で上下反転させ、図３Ｇに示すように前記支持基板５１を研削装置の定盤１５０上に固定し、さらに前記シリコンウェハ４０の下主面４０Ｂを、図３Ｇに矢印で示すように回転する研削ホイール３２により研削する。さらにドライエッチングを行うことにより、前記ビアプラグ４０Ｃｕを露出させる。図３Ｇの工程の結果、前記ビアプラグ４０Ｃｕは、いわゆる貫通ビアプラグ（ＴＳＶ：Through Silicon Via）となる。以下では、貫通ビアプラグとなったビアプラグ４０Ｃｕを４０Ｃｕ（ＴＳＶ）と記すことにする。
【００３６】
本実施形態では、図３Ｅで説明したように、前記仮接着剤層４１から押し出され、あるいは流出した未硬化の接着剤４１Ａがシリコンウェハ４０の下主面４０Ｂへと外周部４０Ｒを回り込むことがないため、図３Ｇの研削工程において、このような回り込んだ樹脂により研削が不均一になったり、不良を発生させたりする問題は生じない。
【００３７】
先にも述べたように前記ビアプラグ４０Ｃｕの先端部の深さは、必ずしも前記溝部４０Ｇの底の深さに一致する必要はなく、前記シリコンウェハ４０の下主面４０Ｂから開始した研削が前記溝部４０Ｇの底４０ｊに到達した図３Ｇの状態において、前記ビアプラグ４０Ｃｕの先端部が未だ露出していない場合、あるいは前記シリコンウェハ４０の厚さが前記半導体チップ１２あるいは１３の所定の厚さに到達していない場合も考えられる。
【００３８】
このような場合には、前記研削ホイール３２を使った研削を継続して、前記シリコンウェハ４０の厚さを所定値に合わせればよい。図３Ｇの工程では前記仮接着剤層４１は固化しているため、このような研削を行っても、先に図３Ｅで説明した、未硬化接着剤の前記仮接着剤層４１からの回り込み、およびこれに伴う研削の不均一の問題が生じることはない。
【００３９】
図３Ｇの工程では、前記溝部４０Ｇを画成していた外壁部４０ｇが前記仮接着剤層４１ｇにより結合された状態でリング状に残っているが、図３Ｈの工程において前記仮接着剤層４１を、例えばアルカリ性の強い溶媒により溶解除去することにより、前記シリコンウェハ４０が前記仮支持基板５１から離れると同時に、前記外壁部４０ｇも除去される。
【００４０】
図３Ｈの工程で得られたシリコンウェハ４０は、前記図３Ｇの工程における研削およびドライエッチングの結果、大略、前記溝部４０Ｇの深さに対応する厚さを有することになる。
【００４１】
さらにこのようにして得られたシリコン基板４０を図３Ｉに示すように個々の半導体チップ１２あるいは１３にダイシングし、得られた半導体チップを積層してはんだづけすることにより、先の図１の三次元半導体集積回路１０を形成することができる。
【００４２】
なお図１の構成における半導体チップ１４は、貫通ビアプラグ（ＴＳＶ）は含んでおらず、通常の半導体チップの製造工程により製造することができる。また半導体チップ１４の実装は、通常のフリップチップ実装と異ならない。このため半導体チップ１４の製造およびフリップチップ実装については説明を省略する。ただし、前記半導体チップ１４の製造においても、図３Ａ〜図３Ｉと同様な工程により、半導体チップ１４を構成するシリコン基板の厚さを低減させることが可能である。この場合には、図３Ｃの工程において、図６に示すような半導体ウェハを使えばよい。図６の変形例については、後で説明する。
【００４３】
このように本実施形態によれば、シリコンウェハ４０の外周部４０Ｒに外壁部４０ｇで画成された溝部４０Ｇを形成することにより、前記外壁部４０ｇがダムとして機能し、図３Ｅの工程で仮支持基板５１を接着する際に、未硬化状態の接着剤層４１から押し出され、あるいは流出した接着剤４１Ａがウェハ４０の下主面４０Ｂへと前記外周部４０Ｒを回り込むのが回避され、前記下主面４０Ｂをクリーニングせずとも、図３Ｆおよび図３Ｇにおける前記シリコンウェハ４０の下主面４０Ｂの研削工程においてかかる接着剤の存在により研削が不安定になる問題を回避することができる。その結果、半導体チップ１２あるいは１３として得られるシリコン基板の厚さが変化することにより発生する不良を回避することが可能となる。
【００４４】
図４Ａは、前記図３Ｅの工程における前記外周部４０Ｒの様子をより詳細に示す拡大断面図である。
【００４５】
図４Ａを参照するに、前記仮支持基板５１は前記シリコンウェハ４０に対し、図中の矢印Ａで示すように軽く押圧され、その結果、未硬化の仮接着剤層４１は外周方向に押し出され、あるいは流出し、矢印Ｂで示すように前記外周部４０Ｒに形成された溝部４０Ｇに保持される。その際、前記溝部４０Ｇの容積を適切な値に設定しておくことにより、押し出され、あるいは流出する仮接着剤４１Ａが溢れるのを回避することができる。
【００４６】
図４Ｂは本実施形態による前記溝部４０Ｇの一例を示す拡大断面図である。
【００４７】
図４Ｂを参照するに、前記シリコンウェハ４０の上主面４０Ａから測った前記溝部４０Ｇの底面４０ｊまでの前記深さＨは、先の図３Ｈの説明よりわかるように、前記半導体チップ１２あるいは１３の厚さに対応しており、従って前記深さＨは前記半導体チップ１２あるいは１３の厚さに対応するように、５０μｍ〜３５０μｍ、例えばチップ厚さが１００μｍであれば例えば１５０μｍの値に設定される。
【００４８】
さらに前記外壁部４０ｇの高さＨ１は、前記溝部４０Ｇが図３Ｄのスピンコート工程において遠心力でとばされる接着剤４Ａを捕捉しないように、前記シリコンウェハ４０の上主面４０Ａの高さＨよりも高さＨ２だけ低くなるように設定される。ここで前記高さＨ２は、
塗布材料の粘性、スピンコートのプロセス回転数に合わせて設定することが望ましい。
【００４９】
さらに図４Ｂの断面図において、矩形形状断面を有する前記溝部４０Ｇの容積は、先にも説明したように、前記支持基板５１の接着の際に押し出され、あるいは流出する未硬化接着剤を溢れさせることなく保持できるように設定される。その際、前記高さＨ１は半導体チップ１２，１３におけるシリコン基板の厚さにより決定されるため、前記側壁面４０ｈから側壁面４０ｉまでの幅Ｗ１が前記容積に対応して設定される。
【００５０】
図３Ｅあるいは図４Ａの工程において押し出され、あるいは流出して前記溝部４０Ｇに捕捉される未硬化接着剤の量は、正確な測定は困難であるが、スピンコートにより前記シリコンウェハ４０Ａの上主面に形成される未硬化接着剤層４１の量のおおよそ１％未満であると見積もられている。シリコンウェハ４０が３０ｃｍ径のウェハであった場合、前記シリコンウェハ４０の上主面４０Ａに形成される仮接着剤層４１の量は、層４１の膜厚が１μｍの場合０．０７ｍｍ3、１００μｍの場合７０ｍｍ3と概算され、そこで前記溝部４０Ｇの容積を、この程度の体積の樹脂を捕捉できるようにしておけば、仮にすべての仮接着剤層４１が押し出され、あるいは流出したとしても、流出した接着剤による図３Ｇの研削工程への影響を阻止することが可能となる。
【００５１】
例えば前記深さＨ１が０．０６ｍｍで幅Ｗ１が０．３ｍｍの場合の場合、前記溝部４１Ｇの容積は１６．９ｍｍ３となり、また前記幅Ｗ１が１ｍｍの場合、５６．３ｍｍ３となる。同様に前記深さＨ１が０．２５ｍｍで幅Ｗ１が０．３ｍｍの場合、前記溝部４１Ｇの容積は７０．５ｍｍ３となり、幅Ｗ１が１ｍｍの場合、２３４．７ｍｍ３となる。
【００５２】
先にも述べたように、前記溝部４１Ｇに流入する接着剤は、前記仮接着剤層４１の１％未満と見積もられているので、前記深さＨ１を所望のシリコン基板の厚さに対応して０．６ｍｍから０．２５ｍｍの範囲に設定し、前記幅Ｗ１を０．３ｍｍから１ｍｍの範囲に設定することにより、前記未硬化の仮接着剤層４１から図３Ｅあるいは図４Ａの工程において押し出され、あるいは流出する接着剤を、前記溝部４０Ｇにより、溢れさせることなく捕捉することが可能である。
【００５３】
次に、前記図１の三次元半導体集積回路装置１０の製造工程の詳細を、前記図３Ｃのシリコンウェハ４０上へ半導体素子の形成工程および図３Ｇの研削工程を含めて、図５Ａ〜図５Ｐを参照しながら説明する。
【００５４】
図５Ａを参照するに、シリコンウェハ４０の上主面４０Ａにはビアホール４０Ｖが、所望の半導体チップ１２あるいは１３におけるシリコン基板の厚さに等しい、あるいはそれを超える深さＤに形成され、さらに熱酸化処理を行うことにより、図５Ｂに示すように前記ビアホール４０Ｖの底面および側壁面に連続してシリコン酸化膜４０Ｏｘを形成する。
【００５５】
さらにかかるシリコン酸化膜４０Ｏｘ上に、図示は省略するが、銅などよりなるメッキシード層をスパッタ法あるいは無電解メッキ法などにより形成し、さらにメッキ浴中においてかかるメッキシード層に通電することにより電解メッキを行い、図５Ｃに示すように前記ビアホール４０Ｖをビアプラグ４０Ｃｕにより充填する。
【００５６】
さらに前記シリコン基板４０の上主面４０Ａに前記半導体素子１２Ｔあるいは１３Ｔに対応したＭＯＳトランジスタなどよりなる半導体素子４０Ｔを図５Ｄに示すように形成し、前記半導体素子４０Ｔを、前記シリコン酸化膜１２Ｏｘあるいは１３Ｏｘに対応する絶縁膜４１で覆った後、図５Ｅに示すように、さらに前記絶縁膜４１上に、前記多層配線構造１２Ａあるいは１３Ａに対応する多層配線構造４２を形成する。
【００５７】
先にも述べたように多層配線構造４２は多数の配線層を、層間絶縁膜を介して積層することにより形成されており、各々の配線層には、前記ビアプラグ４０Ｃｕに対応する接続パッドが、例えば銅パターンにより、配線パタ―ンの一部として形成されている。これらの接続パッドは上の接続パッドあるいは下の接続パッドと多数のビアプラグにより電気的および機械的に接続されており、前記接続パッド４４は、図示は省略するが、実際にはこのような多数の接続パッドの積層により形成されている。各配線層において接続パッドとビアプラグとは、デュアルダマシン法により容易に形成することができる。さらに必要に応じて、このような接続パッド４４上にバリア膜や密着膜などが形成される。
【００５８】
さらに前記レジストパターンＲ１を除去した後、図５Ｆに示すように前記多層配線構造４３を覆って、シリコン窒化膜あるいはポリイミド膜などよりなる保護膜４５を、前記保護膜１２Ｐあるいは１３Ｐに対応して形成する。このようにして形成された保護膜４５は、前記接続パッド４４の側壁面および上面の一部を覆ってもよい。
【００５９】
さらに図５Ｇの工程において、前記図３Ｄおよび図３Ｅの工程に対応して前記図５Ｆの構造上に前記仮接着剤層４１がスピンコート法により塗布され、前記仮接着剤層４１上に仮支持基板５１が接着される。先にも説明したように、本実施形態では前記シリコンウェハ４０の外周部４０Ｒに溝部４０Ｇが形成されているため、このような接着工程を行っても、仮接着剤層４１から押し出され、あるいは流出する接着剤４１Ａは前記溝部４０Ｇにて捕捉され、シリコンウェハ４０の下主面４０Ｂへと前記外周部４０Ｒを回り込むことはない。前記シリコンウェハ４０の上主面４０Ａ上には前記半導体素子４０Ｔや多層配線構造４３、さらに接続パッド４４が多数形成されて凹凸構造を形成するため、前記仮接着剤層４１の膜厚ｔは、先にも述べたように１μｍ〜１００μｍの範囲で様々に変化する。
【００６０】
さらに図５Ｈに示すように図５Ｉの構造が上下反転され、前記シリコンウェハ４０の下主面４０Ｂが、図３Ｇに対応した研削工程により、図中に矢印で示すように研削される。図５Ｈの工程において、前記支持基板５１は、先に図３Ｇに示した研削装置の定盤１５０上に保持されている。図５Ｈの研削工程は、前記ビアプラグ４０Ｃｕの先端を覆う熱酸化膜４０Ｏｘが露出する手前で終了され、その後は図５Ｉに示すように前記シリコンウェハ４０を、反応性イオンエッチングなどのドライエッチングにより前記熱酸化膜４０Ｏｘに対して選択的にエッチバックすることにより、前記シリコンウェハ４０の厚さを、前記半導体チップ１２あるいは１３のシリコン基板の厚さに設定する。
【００６１】
図５Ｉの状態において、前記シリコン基板４０の下主面４０Ｂが図２における半導体チップ１２の対向面１２ＤＫＴあるいは半導体チップ１３の対向面１３ＤＫＴに対応し、上主面４０Ａが半導体チップ１２の下面１２ＣＫＴあるいは半導体チップ１３の回路形成面１３ＣＫＴに対応する。前記図５Ｊのエッチバックの結果、前記ビアプラグ４０Ｃｕは前記シリコンウェハ４０の下主面４０Ｂから前記図２の構造に対応して上方に突出し、貫通ビアプラグ（ＴＳＶ）に変化する。
【００６２】
さらに図５Ｊの工程において、前記シリコンウェハ４０の下主面４０Ｂ上に、前記貫通ビアプラグ４０Ｃｕ（ＴＳＶ）の突出部を、前記熱酸化膜４０Ｏｘを介して覆うように、例えばシリコン窒化膜よりなる保護膜４６が、前記図２の構成における保護膜１２Ｑあるいは１３Ｑに対応して形成される。
【００６３】
さらに図５Ｋに示すように前記図５Ｋの工程で得られた構造上にレジスト膜Ｒ２が、前記貫通ビアプラグ４０Ｃｕ（ＴＳＶ）の突出部を覆うように、スピンコーティング法により形成される。
【００６４】
前記レジスト膜Ｒ２は平坦な主面を有するため、本実施形態ではさらに図５Ｌに示すように図５Ｋの構造に対して矢印で概略的に示すようにドライエッチングを行い、前記レジスト膜Ｒ２をエッチバックする。かかるドライエッチングの結果、前記貫通ビアプラグ４４Ｃｕ（ＴＳＶ）の先端部に形成されていた絶縁膜４６および熱酸化膜４０Ｏｘが同時に略同一のエッチング速度で除去され、前記貫通ビアプラグ４４Ｃｕ（ＴＳＶ）の先端部が露出される。
【００６５】
さらに図５Ｍに示すように、残留しているレジスト膜Ｒ２を除去し、図５Ｎに示すように前記支持基板５１を除去する。
【００６６】
さらに図５Ｎで得られた構造を、図３Ｉの工程においてダイシングし、得られた半導体チップ１２や１３などをパッケージ基板１１上に積層し、はんだバンプ１２ａあるいは１３ａによりはんだ接合することにより、図５Ｏに示す構造が得られる。なお図５Ｏでは、半導体チップ１４の図示は省略している。
【００６７】
さらにこのようにして得られた構造において、半導体チップ１２，１３，１４相互間の空間を封止樹脂１２Ｒ，１３Ｒ，１４Ｒにより封止することにより、前記図１，２の三次元半導体集積回路装置１０が得られる。
【００６８】
なお本実施形態では、図３Ｃの工程において、図５Ａ〜図５Ｄで説明したように先に銅ビアプラグ４４Ｃｕを形成し、その後で半導体素子４０Ｔを形成しているが、先に図５Ｄの工程を実行して半導体素子４０Ｔを形成し、その後で図５Ａ〜図５Ｃの工程を実行して銅ビアプラグ４４Ｃｕを形成することも可能である。
【００６９】
図６は、本実施形態の一変形例による溝部４０Ｇ１の構成を示す断面図である。
【００７０】
図６を参照するに前記溝部４０Ｇ１は、前記溝部４０Ｇと同様に、前記主要部４０Ｍの外壁面４０ｉとこれに対向する前記外壁部４０ｇの内壁面４０ｈにより画成されているが、前記溝部４０Ｇ１中には凸形状で幅がＷ２の段差部４０ＧＤが形成されており、その結果、前記溝部４０Ｇ１は底面４０ｊＡを有する溝部４０ＧＡと、底面４０ｊＢを有する溝部４０ＧＢと、底面４０ｊＣを有する溝部４０ＧＣに分割されており、前記上主面４０Ａに形成された仮接着剤層４１から押し出され、あるいは流出した接着剤４１Ａは、まず溝部４０ＧＡに保持されるが、前記溝部４０ＧＡから溢れた場合でも、次の溝部４０ＧＢに保持される。さらに前記溝部４０ＧＢが溢れた場合でも、接着剤４１Ａは最後の溝部４０ＧＣにより保持される。
【００７１】
図６の構成においても、各々の溝部４０ＧＡ〜４０ＧＣの深さＨ１に対応して幅Ｗ１およびＷ２を適切に設定することにより、前記溝部４０ＧＡ〜４０ＧＣの合計の容積を、先に説明したように十分な値に確保することができ、図３Ｅの工程における仮接着剤層４１から押し出され、あるいは流出した接着剤４１Ａの、前記シリコンウェハ４０の裏面、すなわち下主面４０Ｂへの回り込みを回避することができる。
【００７２】
図７は、本実施形態の一変形例による溝部４０Ｇ２の構成を示す断面図である。
【００７３】
図７を参照するに、本実施形態では溝部４０Ｇ２が、互いに直交する二つの斜面４０ｋおよび４０ｌにより画成されている。
【００７４】
このため本実施形態では前記溝部４０Ｇ２の深さは、底面４０ｌが傾斜しているため、前記外壁部４０ｇからの距離により変化するが、最深部の深さＨが、所望の半導体チップのシリコン基板の厚さに対応するように設定される。さらに前記幅Ｗ１と、前記斜面４０ｋが前記シリコン基板４０の上主面４０Ａに対してなす角度θを設定することにより、前記溝部４０Ｇ２の容積を、先に説明したように十分な値に確保することができ、図３Ｅの工程における仮接着剤層４１から押し出され、あるいは流出した接着剤４１Ａの、前記シリコンウェハ４０の裏面、すなわち下主面４０Ｂへの回り込みを回避することができる。
【００７５】
さらに図８は、本実施形態の一変形例による溝部４０Ｇ3の構成を示す断面図である。
【００７６】
図８を参照するに、本実施形態では図７の溝部４０Ｇ２の一変形例となっており、前記斜面４０ｌの代わりにそれぞれ斜面４０ｌＡ，４０ｌＢ，４０ｌＣを有する領域４０ＧＡ，４０ＧＢ，４０ＧＣが、斜面４０ｋＢおよび４０ｋＣよりなる段差部４０ＧＤにより区画されて形成されている。すなわち領域４０ＧＡは斜面４０ｋＡと斜面４０ｌＡにより画成されており、領域４０ＧＢは斜面４０ｋＢと斜面４０ｌＢにより区画されており、領域４０ＧＣは斜面４０ｋＣと４０ｌＣにより区画されており、斜面４０ｋＡ，４０ｋＢ，４０ｋＣが急な段差を形成している。
【００７７】
かかる構成においても、前記幅Ｗ１と、前記斜面４０ｋが前記シリコン基板４０の上主面４０Ａに対してなす角度θを適切に設定し、かつそれぞれの斜面４０ｌＡ，４０ｌＢ，４０ｌＣの長さを適切に設定することにより、前記溝部４０Ｇ３全体の容積を、先に説明したように十分な値に確保することができ、図３Ｅの工程における仮接着剤層４１から押し出され、あるいは流出した接着剤４１Ａの、前記シリコンウェハ４０の裏面、すなわち下主面４０Ｂへの回り込みを回避することができる。
【００７８】
［第２の実施形態］
先に、半導体チップ１４のような、貫通ビアプラグ（ＴＳＶ）を含まない半導体装置の製造においても、本実施形態による、シリコンウェハの外周部に溝部を形成して、接着剤がシリコンウェハの裏面に前記ウェハのエッジを回り込むのを抑止しながら、シリコンウェハの裏面を研削して、半導体チップを構成するシリコン基板の厚さを低減させる技術が適用可能であることを説明した。
【００７９】
図９Ａは、このような貫通ビアプラグ（ＴＳＶ）を含まない半導体素子が形成されたシリコンウェハ６０を示す断面図である。
【００８０】
図９Ａを参照するに、前記シリコンウェハ６０は先の実施形態のシリコンウェハ４０と同様に、平坦な上主面６０Ａを有する主要部６０Ｍと、その外周に形成され、丸められたエッジを有する外周部６０Ｒとより構成され、前記主要部６０Ｍにおいては前記上主面６０Ａに多数の半導体素子および多層配線構造により、半導体集積回路６０ＩＣが形成されている。前記半導体集積回路６０ＩＣは多数のトランジスタと、これらを電気接続する多層配線構造より構成されており、スクライブラインにより、それぞれの半導体チップに対応する素子領域に分割されている。また前記半導体集積回路６０ＩＣは接続パッド６４が多数形成されている。
【００８１】
本実施形態でも前記外周部６０Ｒには、前記溝部４０Ｇに対応して、前記シリコンウェハ６０の最外周部を構成する外壁部６０ｇと、前記外壁部６０ｇの内壁面６０ｈに対向する前記ウェハ主要部６０Ｍの外壁面６０ｉと、前記内壁面６０ｈと外壁面６０ｉの間を接続する底面６０ｊとにより、溝部６０Ｇが形成されている。
【００８２】
前記溝部６０Ｇは、前記半導体集積回路６０ＩＣの形成に先立って形成してもよいが、前記半導体集積回路６０ＩＣの形成の後で形成してもよい。前記溝部６０Ｇを半導体集積回路６０ＩＣよりも先に形成しておけば、溝部６０Ｇの形成後に十分にクリーニングを行うことにより、半導体集積回路６０ＩＣへのパーティクルの影響を回避することができる。また前記溝部６０Ｇを半導体集積回路６０ＩＣの後に形成した場合、前記溝部６０Ｇへの半導体集積回路６０ＩＣの形成に伴う様々な絶縁層や金属層の堆積の問題を回避することができる。
【００８３】
本実施形態では先の図３Ｄの工程に対応して図９Ｂに示すように前記シリコンウェハ６０の上主面６０Ａ上に接着剤６１Ａがスピンコートされて仮接着剤層６１が形成され、さらに前記仮接着剤層６１が未硬化な状態で、図３Ｅの支持基板５０と同様な支持基板７１が前記仮接着剤層６１上に、図９Ｃに示すように接着される。その際、本実施形態でも、前記支持基板７１の接着に伴って仮接着剤層６１から押し出され、あるいは流出する接着剤６１Ａは前記溝部６０Ｇに捕捉され、後で研削されるシリコンウェハ６０の下主面６０Ｂへとウェハの外周部６０Ｒを回り込むことはない。
【００８４】
図１０は、図９Ｃの状態における前記シリコンウェハ６０の一部分を拡大して示す図である。
【００８５】
図１０を参照するに、前記シリコンウェハ６０の上主面６０ＡにはＭＯＳトランジスタなどの半導体素子６０Ｔが、前記半導体素子４０Ｔと同様に形成されており、さらに前記半導体素子４０Ｔ上には、シリコン酸化膜などよりなり、前記絶縁膜４２に対応する絶縁膜６２を介して多層配線構造６３が形成されている。
【００８６】
前記多層配線構造６３には所々に例えば銅よりなる接続パッド６４が形成され、またその他の構造物も存在しているため、前記仮接着剤層６１は、先の実施形態の場合と同様、場所により膜厚を、例えば１μｍから１００μｍの範囲で変化させており、従って、支持基板７１を接着しても、スピンコートにより塗布された仮接着剤層６１がすべて押し出され、あるいは流出してしまうことはなく、先の実施形態と同様に、押し出され、あるいは流出する量は、塗布された仮接着剤層６１の１％未満となる。このため、前記溝部６０Ｇも、先の実施形態における溝部４０Ｇと同様に、深さを所望のシリコン基板の厚さに対応して０．６ｍｍから０．２５ｍｍの範囲に設定し、幅を０．３ｍｍから１ｍｍの範囲に設定しておけば、前記未硬化の仮接着剤層６１から図３Ｅあるいは図４Ａの工程において押し出され、あるいは流出する接着剤を、前記溝部４０Ｇにより、溢れさせることなく捕捉するのに十分である。
【００８７】
さらに前記仮接着剤層６１を硬化させた後、図９Ｄに示すように図９Ｃのシリコンウェハ６０を、接着されている支持基板７１ともども上下反転させ、前記支持基板７１を研削装置の定盤（図示せず）に保持した状態で前記下主面６０Ｂを研削ホイール５２により研削し、さらにドライエッチングによるエッチバックを行うことにより、前記シリコンウェハ６０の厚さが、所望の半導体チップにおけるシリコン基板の厚さまで減少させられる。
【００８８】
さらにこのようにして得られたシリコンウェハ６０を図９Ｅに示すように前記支持基板５１から分離させた後、所定のスクライブラインに沿ってダイシングすることにより、図９Ｆに示すように多数の半導体チップ１４が得られる。
【００８９】
このように、シリコンウェハ６０の外周部６０Ｒに溝部６０Ｇを形成し、支持基板７１を接合する際に押し出され、あるいは流出る接着剤をかかる溝部６０Ｇにて捕捉し、接着剤がウェハの外周部６０Ｒを回り込んで裏面６０Ｂに到達するのを抑制する本実施形態による技術は、貫通ビアプラグが形成された、あるいは形成されるウェハのみならず、このような貫通ビアプラグが形成されないウェハに対しても適用可能である。
【００９０】
なお本実施形態において前記半導体集積回路６０ＩＣの形成を図９Ａの工程においては行わず、図９Ｅの段階、すなわち前記シリコンウェハ６０の厚さが低減された後で行うようにしてもよい。この場合にはシリコンウェハ６０の上主面６０Ａは平坦で、図９Ｃの工程において支持基板７１を接着した場合、仮接着剤層６１の大部分が前記溝部６０Ｇに流れ込む可能性があるが、前記溝部６０Ｇの容積を先の実施形態で説明したように十分に確保しておけば、未硬化の接着剤が溝部６０Ｇからあふれ出してエッジ６０ｇを回り込んで下主面６０Ｂに到達するのを抑制することができる。
【００９１】
このように薄いシリコンウェハ６０上に半導体集積回路６０ＩＣを形成することにより、次の実施形態で説明するように、半導体集積回路６０ＩＣの形成後に貫通ビアプラグを形成することが可能となる。
【００９２】
［第３の実施形態］
次に第３の実施形態について、図１１Ａ〜図１１Ｅを参照しながら説明する。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９３】
第３の実施形態は先の第２の実施形態の変形例であり、図１１Ａに示すように銅ビアプラグが形成されていないシリコンウェハ６０の裏面を、先の図９Ｄの工程と同様にして研削ホイール７２により研削し、さらにドライエッチングを行うことにより、前記シリコンウェハ６０の厚さが、所望の半導体チップのシリコン基板の厚さまで低減される。
【００９４】
次に本実施形態では、図１１Ｂに示すように、このようにして厚さの減じたシリコンウェハ６０を、前記仮接着剤層６１を除去することにより前記支持基板７１から分離させ、また同時にリング状に残留していた側壁部６０ｇを除去する。
【００９５】
次に図１１Ｃに示すように、このようにして得られたシリコンウェハ６０を新たな支持基板８１上に、新たな仮接着剤層８２により接着し、さらに前記シリコンウェハ６０の主面６０Ｂ上に形成したレジストパタ―ンＲ１１をマスクに前記シリコンウェハ６０をドライエッチングし、前記下主面６０Ｂから上主面６０Ａに到達する貫通ビアホール６０Ｖを、前記多層配線構造６０ＩＣ中の接続パッド６４に対応して形成する。このような貫通ビアホール６０Ｖを形成する際のドライエッチングは、前記半導体集積回路６０ＩＣに、前記接続パッド６４に対応してエッチングストッパとなる膜を形成しておけば、停止させることができる。前記レジストパターンＲ１１中には、前記貫通ビアホール６０Ｖに対応したレジスト開口部Ｒ１１Ａが形成されているのがわかる。
【００９６】
さらに図１１Ｄに示すように同じレジストパターンＲ１１をマスクに銅の電解メッキを行い、前記貫通ビアホール６０Ｖを銅により充填し、銅よりなる貫通ビアプラグ６０Ｃｕ（ＴＳＶ）を形成する。
【００９７】
さらに図１１Ｅに示すように、このようにして得られたシリコンウェハ６０を前記支持基板８１から、前記仮接着剤層８２を除去することにより分離させ、さらにスクライブラインに沿ってダイシングすることにより、先の図１および図２における半導体チップ１２あるいは１３を形成することができる。
【００９８】
さらに本実施形態によれば、同一のシリコンウェハ６０を使い、貫通ビアプラグ６０Ｃｕ（ＴＳＶ）を形成しない領域に半導体チップ１４に対応した半導体素子を形成し、また貫通ビアプラグ６０Ｃｕ（ＴＳＶ）が形成される領域に半導体チップ１２，１３に対応した半導体素子を形成することも可能である。
【００９９】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【０１００】
１０  三次元実装半導体集積回路装置
１１  パッケージ基板
１１Ａ  パッケージ基板上主面
１１Ｂ  パッケージ基板下主面
１１Ｄ，１２ａ，１３ａ，１４ａ  はんだバンプ
１１ａ，１１ｂ，１２ｂ，１３ｂ，１４ｂ  接続パッド
１１ｃ  ビルドアップ層
１２，１３  半導体チップ
１２Ａ，１３Ａ  多層配線構造
１２Ｂ，１３Ｂ  貫通ビアプラグ
１２ＣＫＴ，１３ＣＫＴ  回路形成面
１２ＤＫＴ，１３ＤＫＴ  対向面
１２Ｐ，１２Ｑ，１３Ｐ，１３Ｑ  保護膜
１２Ｏｘ，１３Ｏｘ  絶縁膜
１２Ｒ，１３Ｒ，１４Ｒ  封止樹脂層
１２Ｔ，１３Ｔ  半導体素子
１２Ｖ，１３Ｖ  貫通ビアホール
１２Ｂｏ，１３Ｂｏ  熱酸化膜
３１，３２，５２  研削ホイール
４０，６０  シリコンウェハ
４０Ａ，６０Ａ  シリコンウェハ上主面
４０Ｂ，６０Ｂ  シリコンウェハ下主面
４０Ｃｕ，６０Ｃｕ  ビアプラグ
４０Ｃｕ（ＴＳＶ），６０Ｃｕ（ＴＳＶ）  貫通ビアプラグ
４０Ｇ，４０Ｇ１，４０Ｇ２，６０Ｇ  溝部
４０ＧＡ，４０ＧＢ，４０ＧＣ  溝部領域
４０ＧＤ  段差部
４０Ｍ，６０Ｍ  主要部
４０Ｒ，６０Ｒ  外周部
４０ｇ，６０ｇ  外壁部
４０ｈ  外周部内壁面
４０ｉ  主要部外壁面
４０ｊ，４０ｊＡ，４０ｊＢ，４０ｊＣ  底面
４０ｋ，４０ｋＡ，４０ｌ，４０ｌＡ  斜面
４１，６１  仮接着剤層
４１Ａ  接着剤
４２  絶縁膜
４３  多層配線構造
４４，６４  接続パッド
４５，４６，６５  保護膜
５１，７１  支持基板
６０ＩＣ  半導体集積回路
１５０  研磨装置定盤
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ１１  レジストパターン
Ｒ３Ａ，Ｒ４Ａ  レジスト開口部
【図１】
2013131652.tif 000003
【図２】
2013131652.tif 000004
【図３Ａ】
2013131652.tif 000005
【図３Ｂ】
2013131652.tif 000006
【図３Ｃ】
2013131652.tif 000007
【図３Ｄ】
2013131652.tif 000008
【図３Ｅ】
2013131652.tif 000009
【図３Ｆ】
2013131652.tif 000010
【図３Ｇ】
2013131652.tif 000011
【図３Ｈ】
2013131652.tif 000012
【図３Ｉ】
2013131652.tif 000013
【図４Ａ】
2013131652.tif 000014
【図４Ｂ】
2013131652.tif 000015
【図５Ａ】
2013131652.tif 000016
【図５Ｂ】
2013131652.tif 000017
【図５Ｃ】
2013131652.tif 000018
【図５Ｄ】
2013131652.tif 000019
【図５Ｅ】
2013131652.tif 000020
【図５Ｆ】
2013131652.tif 000021
【図５Ｇ】
2013131652.tif 000022
【図５Ｈ】
2013131652.tif 000023
【図５Ｉ】
2013131652.tif 000024
【図５Ｊ】
2013131652.tif 000025
【図５Ｋ】
2013131652.tif 000026
【図５Ｌ】
2013131652.tif 000027
【図５Ｍ】
2013131652.tif 000028
【図５Ｎ】
2013131652.tif 000029
【図５Ｏ】
2013131652.tif 000030
【図６】
2013131652.tif 000031
【図７】
2013131652.tif 000032
【図８】
2013131652.tif 000033
【図９Ａ】
2013131652.tif 000034
【図９Ｂ】
2013131652.tif 000035
【図９Ｃ】
2013131652.tif 000036
【図９Ｄ】
2013131652.tif 000037
【図９Ｅ】
2013131652.tif 000038
【図９Ｆ】
2013131652.tif 000039
【図１０】
2013131652.tif 000040
【図１１Ａ】
2013131652.tif 000041
【図１１Ｂ】
2013131652.tif 000042
【図１１Ｃ】
2013131652.tif 000043
【図１１Ｄ】
2013131652.tif 000044
【図１１Ｅ】
2013131652.tif 000045