【手続補正書】
【提出日】平成28年6月22日(2016.6.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のキャッシュメモリラインを含むキャッシュメモリと、
複数のダーティマスクを含むダーティバッファと、
それぞれのキャッシュメモリラインへの書き込みがフル書き込みでないときに、前記それぞれのキャッシュメモリラインに前記複数のダーティマスクのうちの１つを割り振ることと、ここにおいて、前記複数のダーティマスクのうちの前記１つは前記それぞれのキャッシュメモリライン内のデータユニットのダーティ状態を指示する、
前記複数のダーティマスクのうちの前記１つを、前記複数のダーティマスクのうちの前記１つが割り振られた前記それぞれのキャッシュメモリラインと関連付ける識別（ＩＤ）情報を記憶することと、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティであるとき、前記それぞれのキャッシュメモリラインから前記複数のダーティマスクのうちの前記１つを割り振り解除することと、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティでないとき、前記それぞれのキャッシュメモリラインから前記複数のダーティマスクのうちの前記１つを割り振り解除することと、
を行うように構成されるキャッシュコントローラと、
を備える、キャッシュメモリシステム。
【請求項２】
前記複数のキャッシュメモリラインのそれぞれは、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティであるときを指示する完全ダーティフラグを記憶する場所と、
前記ＩＤ情報を記憶するためのダーティバッファインデックスを記憶する場所と、
を含む、請求項１に記載のキャッシュメモリシステム。
【請求項３】
前記複数のキャッシュメモリラインのそれぞれは、
前記それぞれのキャッシュメモリラインの少なくとも１つのデータユニットが、メインメモリからのデータの最後の書き込み以降に書き込まれたことを指示するダーティフラグを記憶する場所
をさらに含む、請求項２に記載のキャッシュメモリシステム。
【請求項４】
前記それぞれのキャッシュメモリラインの少なくとも１つのデータユニットが、前記メインメモリからのデータの前記最後の書き込み以降に書き込まれたことを指示する前記ダーティフラグは１ビットフラグを備える、請求項３に記載のキャッシュメモリシステム。
【請求項５】
前記完全ダーティフラグは１ビットフラグを備える、請求項２に記載のキャッシュメモリシステム。
【請求項６】
前記ダーティバッファインデックスは、前記ダーティマスクが割り振られた前記それぞれのキャッシュメモリラインを指示するダーティマスクに関するアドレスを与える、請求項２に記載のキャッシュメモリシステム。
【請求項７】
前記ダーティバッファインデックスは、前記ダーティバッファ内のダーティマスクの場所へのポインタを備える、請求項２に記載のキャッシュメモリシステム。
【請求項８】
前記キャッシュコントローラは、前記それぞれのキャッシュメモリラインへの書き込み要求が生じるときに、前記それぞれのキャッシュメモリラインに割り振られた前記複数のダーティマスクのうちの前記１つに対する更新を引き起こすようにさらに構成される、請求項１に記載のキャッシュメモリシステム。
【請求項９】
前記ダーティバッファは前記キャッシュメモリの一部を備える、請求項１に記載のキャッシュメモリシステム。
【請求項１０】
前記ダーティバッファは、前記キャッシュメモリとは別のメモリを備える、請求項１に記載のキャッシュメモリシステム。
【請求項１１】
前記キャッシュメモリに結合されるプロセッサと、前記プロセッサに結合されるメインメモリとをさらに備え、
前記プロセッサは前記キャッシュメモリおよび前記メインメモリに対してデータの読み出しおよび書き込みを行うように構成される、請求項１に記載のキャッシュメモリシステム。
【請求項１２】
複数のキャッシュメモリラインを含むキャッシュメモリにデータを書き込むことと、
それぞれのキャッシュメモリラインへの書き込みがフル書き込みでないときに、前記複数のキャッシュメモリラインのうちの前記それぞれのキャッシュメモリラインに複数のダーティマスクのうちの１つを割り振ることと、ここにおいて、前記複数のダーティマスクのうちの前記１つは、前記それぞれのキャッシュメモリライン内のデータユニットのダーティ状態を指示し、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティであるとき、前記それぞれのキャッシュメモリラインから前記複数のダーティマスクのうちの前記１つを割り振り解除することと、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティでないとき、前記それぞれのキャッシュメモリラインから前記複数のダーティマスクのうちの前記１つを割り振り解除することと、
前記複数のダーティマスクのうちの前記１つを、前記複数のダーティマスクのうちの前記１つが割り振られた前記それぞれのキャッシュメモリラインと関連付ける識別（ＩＤ）情報を記憶することと、
を備える、メモリシステムを動作させる方法。
【請求項１３】
前記複数のキャッシュメモリラインのそれぞれが、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティであるときを指示する完全ダーティフラグを記憶する場所と、
前記ＩＤ情報を記憶するためのダーティバッファインデックスを記憶する場所と、
を含む、請求項１２に記載の方法。
【請求項１４】
前記複数のダーティマスクのうちの前記１つを含む前記それぞれのキャッシュメモリラインへの書き込み要求が生じるとき、前記複数のダーティマスクのうちの前記１つに対する更新を引き起こすことをさらに備える、請求項１２に記載の方法。
【請求項１５】
前記それぞれのキャッシュメモリラインの少なくとも１つのデータユニットが、メインメモリからのデータの最後の書き込み以降に書き込まれたことを指示することをさらに備える、請求項１２に記載の方法。
【請求項１６】
前記それぞれのキャッシュメモリラインが完全にダーティであることを指示することをさらに備える、請求項１２に記載の方法。
【請求項１７】
前記複数のダーティマスクのうちの前記１つが割り振られた前記それぞれのキャッシュメモリラインを指示することをさらに備える、請求項１２に記載の方法。
【請求項１８】
プロセッサと、
前記プロセッサに結合されるメインメモリと、
前記プロセッサに結合されるキャッシュメモリと、
を備えるシステムであって、
前記キャッシュメモリは、
キャッシュコントローラと、
複数のキャッシュメモリラインと、
複数のダーティマスクを含むダーティバッファと、
を含み、
前記キャッシュコントローラは、それぞれのキャッシュメモリラインへの書き込みがフル書き込みでないときに、前記複数のキャッシュメモリラインのうちの前記それぞれのキャッシュメモリラインに前記複数のダーティマスクのうちの１つを割り振るように構成され、ここにおいて、前記複数のダーティマスクのうちの前記１つは、前記それぞれのキャッシュメモリライン内のデータユニットのダーティ状態を指示し、
前記キャッシュコントローラは、前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティであるとき、前記それぞれのキャッシュメモリラインから前記複数のダーティマスクのうちの前記１つを割り振り解除するように構成され、
前記キャッシュコントローラは、前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティでないとき、前記それぞれのキャッシュメモリラインから前記複数のダーティマスクのうちの前記１つを割り振り解除するように構成され、
前記キャッシュコントローラは、前記複数のダーティマスクのうちの前記１つを、前記複数のダーティマスクのうちの前記１つが割り振られた前記それぞれのキャッシュメモリラインと関連付ける識別（ＩＤ）情報を記憶するように構成される、システム。
【請求項１９】
前記キャッシュメモリラインのそれぞれが、
前記それぞれのキャッシュメモリライン内の前記データユニットのそれぞれがダーティであるときを指示する完全ダーティフラグを記憶する場所と、
前記ＩＤ情報を記憶するためのダーティバッファインデックスを記憶する場所と、
を含む、請求項１８に記載のシステム。
【請求項２０】
前記キャッシュメモリラインのそれぞれが、前記それぞれのキャッシュメモリラインの少なくとも１つのデータユニットが前記メインメモリ内の対応するデータユニットとは異なることを指示するダーティフラグを記憶する場所をさらに含む、請求項１９に記載のシステム。
【請求項２１】
前記複数のダーティマスクのうちの前記１つが割り振られた前記それぞれのキャッシュメモリラインを指示する前記複数のダーティマスクのうちの前記１つに関するアドレスを与える前記ダーティバッファインデックス、請求項１９に記載のシステム。
【請求項２２】
前記キャッシュコントローラは、前記複数のダーティマスクのうちの前記１つを含む前記それぞれのキャッシュメモリラインへの書き込み要求が生じるとき、前記複数のダーティマスクのうちの前記１つに対する更新を引き起こすようにさらに構成される、請求項１８に記載のシステム。
【請求項２３】
前記キャッシュコントローラは、前記それぞれのキャッシュメモリライン内の１つの場所に、前記それぞれのキャッシュメモリラインに関する前記ＩＤ情報を記憶するように構成される、請求項１８に記載のシステム。
【請求項２４】
前記ダーティバッファは前記キャッシュメモリの一部を備える、請求項１８に記載のシステム。
【請求項２５】
前記ダーティバッファは前記キャッシュメモリとは別のメモリを備える、請求項１８に記載のシステム。