(57)【要約】【課題】トレンチゲート型トランジスタを有する半導体装置において、第1の不純物を拡散させることにより、ゲート電極用溝底面に接する半導体基板内に第1の不純物拡散領域を形成する際に、前記第1の不純物がゲート電極用溝側方の半導体基板内に注入され、前記ゲート電極用溝に埋設するゲート電極の形状により前記トランジスタの特性変動が増大することを防ぐ。【解決手段】第１の方向に延在して半導体基板に設けられ、底面と対向する第１，第２の側面とを有するゲート電極用溝と、前記ゲート電極用溝底部に形成された第1の不純物を含む第1の半導体膜と、前記第1の不純物の前記半導体基板内への拡散により前記第1の半導体膜の底部に接して形成された第１の不純物拡散領域と、前記第１，第２の側面および前記第1の半導体膜の上面を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜に囲まれた空間の下部に形成されたゲート電極を有する半導体装置。【選択図】図２
2013149859.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在するように半導体基板の表面側に設けられ、底面および対向する第１および第２の側面を有するゲート電極用溝と、
前記ゲート電極用溝の底部に形成された第1の不純物を含む第1の半導体膜と、
前記第1の不純物が前記第1の半導体膜から前記第1の半導体膜に接する前記半導体基板内に拡散することにより、前記第1の半導体膜に接するように形成された第１の不純物拡散領域と、
前記ゲート電極用溝の前記第１および第２の側面および前記第1の半導体膜の上面を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜に囲まれた空間の下部に埋め込み形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記第1の半導体膜の側面にサイドウォール膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極用溝の前記第１の側面側の前記半導体基板に形成された第２の不純物を含む第２の不純物拡散領域と、
前記ゲート電極用溝の前記第２の側面側に形成され、前記第1の不純物拡散領域と接合するように形成された第３の不純物を含む第３の不純物拡散領域と、
を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２の側面が対向するように、隣り合う位置に前記ゲート電極用溝が２つ設けられ、
前記第３の不純物拡散領域が、２つの前記ゲート電極用溝の間に設けられた前記半導体基板全体に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３の不純物拡散領域と電気的に接続され、かつ、前記ゲート電極と交差する第２の方向に延在するビット線が形成されていることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極上の前記ゲート電極用溝を埋めるように形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜および前記半導体基板の上部に形成された層間絶縁膜と、
前記第２の不純物拡散領域の上面と接触するように前記埋め込み絶縁膜および前記層間絶縁膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に形成された前記コンタクトプラグの上面と接するキャパシタコンタクトパッドと、
前記キャパシタコンタクトパッド上に形成されたキャパシタと、
を有することを特徴とする請求項３〜請求項５のいずれかの請求項に記載の半導体装置。
【請求項７】
第１の方向に延在するように半導体基板の表面側に底面および対向する第１および第２の側面を有するゲート電極用溝を形成する工程と、
前記ゲート電極用溝の底部に第1の不純物を含む第1の半導体膜を形成する工程と、
前記第1の不純物を前記第1の半導体膜から前記第1の半導体膜に接する前記半導体基板内に拡散させることにより、前記第1の半導体膜に接するように第1の不純物拡散領域を形成する工程と、
前記ゲート電極用溝の前記第１および第２の側面および前記第1の半導体膜の上面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に囲まれた空間の下部にゲート電極を埋め込み形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第1の半導体膜を形成する工程の前に、
前記ゲート電極用溝の前記第1および第２の側面にサイドウォール膜を形成する工程と、
前記第1の半導体膜を形成する工程において、
前記ゲート電極用溝を埋め込むように第1の不純物を含む第1の半導体膜を形成する工程と、
前記第1の不純物拡散領域を形成する工程の後に、
前記ゲート電極用溝の底部のみに残存するように前記第1の半導体膜および前記サイドウォール膜を掘り下げる工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極用溝の前記第１の側面側の前記半導体基板に第２の不純物を含む第２の不純物拡散領域を形成する工程と、
前記ゲート電極用溝の前記第２の側面側の前記半導体基板に、前記第1の不純物拡散領域と接合するように第３の不純物を含む第３の不純物拡散領域を形成する工程と、
を有することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極用溝を形成する工程において、
前記第２の側面が対向するように隣り合う位置に前記ゲート電極用溝を２つ形成し、
前記第３の不純物拡散領域を形成する工程において、
前記半導体基板のうち、２つの前記ゲート電極用溝の間に設けられた前記半導体基板の部分全体に前記第３の不純物拡散領域を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第1の半導体膜を形成する工程前に、
前記ゲート電極用溝の前記第1および第２の側面にサイドウォール膜を形成する工程と、
２つの前記ゲート電極用溝のうち、一方の前記ゲート電極用溝の前記第２の側面の前記サイドウォール膜のみを除去して前記半導体基板を露出させ、前記２つのゲート電極用溝内壁を覆うように前記第３の不純物を含む第２の半導体膜を形成する工程と、
前記第３の不純物を前記第２の半導体膜から前記第２の半導体膜に当接する前記半導体基板に拡散させることにより前記第３の不純物拡散領域を形成する工程と、
前記第1の半導体膜を形成する工程において、
前記ゲート電極用溝内の前記第２の半導体膜の底面を掘り下げて前記ゲート電極用溝に凹部を形成する工程と、
前記凹部に前記第1の半導体膜を埋設する工程と、
前記ゲート電極用溝内に残存している前記第２の半導体膜および前記サイドウォール膜を除去する工程と、
を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第３の不純物拡散領域と電気的に接続され、かつ、前記ゲート電極と交差する第２の方向に延在するビット線を形成することを特徴とする請求項９〜請求項１１のいずれかの請求項に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極上の前記ゲート電極用溝内を埋めるように埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記半導体基板の上部に層間絶縁膜を形成する工程と、
前記第２の不純物拡散領域の上面と接触するように前記埋め込み絶縁膜および前記層間絶縁膜にコンタクトプラグを内設する工程と、
前記層間絶縁膜上に前記コンタクトプラグの上面と接するキャパシタコンタクトパッドを形成する工程と、
前記キャパシタコンタクトパッド上にキャパシタを形成する工程と、
を有することを特徴とする請求項９〜請求項１２のいずれかの請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置の微細化が進められている。例えば、半導体装置に用いるトランジスタのゲート長が縮小されている。しかしながら、トランジスタのゲート長を縮小すると、トランジスタの短チャネル効果が顕著となり、トランジスタの閾値電圧が低下するという問題が発生する。
【０００３】
この問題に対し、トランジスタの閾値電圧の低下を抑制するために、半導体基板の不純物濃度を増加させると、接合リーク電流が増大してしまう。半導体装置としてＤＲＡＭを用いて、ＤＲＡＭのメモリセルを微細化した場合、この接合リーク電流の増大により、リフレッシュ特性の劣化が深刻な問題となる。
【０００４】
上記のような問題を回避するための構造として、特許文献１，２には、半導体基板の表面側に形成した溝にゲート電極を埋め込んだトレンチゲート型トランジスタが開示されている。特許文献１，２に示されているＤＲＡＭでは、トランジスタのチャネルが溝の対向する側面および底面の３面に沿って形成される。
【０００５】
メモリセルに用いるトランジスタを、上記のトレンチゲート型トランジスタとすることにより、最小加工寸法が６０ｎｍ以下の微細なメモリセルを有し、ゲート長が十分に確保されたＤＲＡＭを実現できる。ところが、ＤＲＡＭのメモリセルをさらに微細化していくと、メモリセルに形成されるトレンチゲート型トランジスタのディスターブ不良が顕在化する。
【０００６】
図６０および図６１を用いて、ＤＲＡＭにおけるトランジスタのディスターブ不良の現象について説明する。
ＤＲＡＭ２００の半導体基板３０１には、規則的に配列された複数の活性領域３０２が設けられている。図６０に示すように、各活性領域３０２は素子分離領域３０３により区分されている。また、活性領域３０２と交差するように、Ｙ方向に延在する複数のワード線ＷＬ１，ＷＬ２が配置されている。２つのワード線ＷＬ１，ＷＬ２は、各々対応する２つのトランジスタＴｒ１，Ｔｒ２のゲート電極を構成する。
【０００７】
図６１に示すように、ワード線ＷＬ１，ＷＬ２は、半導体基板３０１の表面側に設けられたゲート電極用溝内に、ゲート絶縁膜３０５を介して埋め込み形成されている。ワード線ＷＬ１，ＷＬ２上には、カバー絶縁膜３０６が形成されている。カバー絶縁膜３０６側方には、トランジスタＴｒ１，Ｔｒ２の共通のソース領域として機能する不純物拡散領域３０８と、それぞれのドレイン領域として機能する不純物拡散領域３０７，３１２が配置されている。不純物拡散領域３０８は、ビット線コンタクトプラグ３１１を介してビット線ＢＬに電気的に接続されている。また、不純物拡散領域３０７，３１２のそれぞれに接続されるようにキャパシタコンタクトプラグ３１０が形成され、キャパシタコンタクトプラグ３１０の上面に、キャパシタの下部電極３１３，３１４が形成されている。
ゲート電極用溝の底面および対向する２つの側面間の半導体基板３０１には、トランジスタＴｒ１，Ｔｒ２の動作時にチャネルが形成される。
【０００８】
このような構成を有するＤＲＡＭ２００において、下部電極３１３にデータ「０」の情報を蓄積させ（以降、この状態をＬ状態と表記する）、下部電極３１４にデータ「１」の情報を蓄積させた（以降、この状態をＨ状態と表記する）状態を形成する。この状態でＬ側の下部電極３１３に対応するワード線ＷＬ１のオン・オフを繰り返す。
その結果、図６１に示すようにトランジスタＴｒ１のチャネルに誘起された電子（図６１に示すｅ−）が、隣接する不純物拡散領域３１２に到達し、下部電極３１４に蓄積されているＨ情報を破壊してＬ状態に変化させてしまう。すなわち、データ「１」がデータ「０」に変化するモードの不良が発生する。この現象がディスターブ不良である。隣接するメモリセルは、本来個々に独立して情報を保持しなければならないため、このようなディスターブ不良が発生すると、ＤＲＡＭ２００の正常動作が阻害されてしまう。
【０００９】
前述のように、ＤＲＡＭ等の半導体装置のメモリセルが縮小され、ワード線の間隔が５０ｎｍより小さくなると、上記説明したディスターブ不良の問題が、より顕在化する。
このディスターブ不良の発生を回避するために、最近では、２つのゲート電極用溝の底部に設けられた第１の不純物拡散領域と接合し、かつ、２つのゲート電極用溝間の半導体基板全体に第３の不純物拡散領域を形成するトレンチゲート型トランジスタが提案されている。このトランジスタの第１および第３の不純物拡散領域は、トランジスタのソース領域として機能する。また、２つのゲート電極用溝間で対向していない側面上部には、トランジスタのドレイン領域として機能する第２の不純物拡散領域が設けられる。
【００１０】
この構成によれば、２つの隣接するトランジスタの一方のワード線のオン・オフ動作を繰り返した際に、一方のトランジスタのチャネルに誘起された電子が、第１および第３の不純物拡散領域にトラップされる。これにより、一方のトランジスタのチャネルに誘起された電子が、他方のトランジスタの第２の不純物拡散領域に到達することを防止できる。したがって、一方のトランジスタのチャネルに誘起された電子が、他方のトランジスタと電気的に接続された下部電極に蓄積されているＨ情報を破壊して、Ｌ状態に変化させることがなく、ディスターブ不良の発生が抑制される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記のようなトレンチゲート型トランジスタを有する半導体装置の製造においては、半導体基板の表面側に設けられたゲート電極用溝の内壁にゲート絶縁膜を形成し、ゲート電極用溝の上方から、ゲート絶縁膜を介して半導体基板内に不純物をイオン注入し、ゲート電極用溝の下方にトランジスタのソース領域の一部となる第１の不純物拡散領域を形成する。
しかしながら、半導体装置におけるディスターブ不良の発生を防止するために、より深くゲート電極用溝を形成した場合、第１の不純物拡散領域形成時のイオン注入において、ゲート電極用溝の側面の半導体基板にもゲート絶縁膜を介して不純物ドーパントが注入される。これにより、第１の不純物拡散領域形成後に、ゲート電極用溝底部にゲート電極を埋め込み形成すると、チャネルが形成されるゲート電極側面の半導体基板内に、予め不純物ドーパントが注入された状態になってしまう。その結果、埋め込み形成されるゲート電極の形状により、ＤＲＡＭのトランジスタの特性変動が大きくなる問題があった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１の方向に延在するように半導体基板の表面側に設けられ、底面および対向する第１および第２の側面を有するゲート電極用溝と、前記ゲート電極用溝の底部に形成された第1の不純物を含む第1の半導体膜と、前記第1の不純物が前記第1の半導体膜から前記第1の半導体膜に接する前記半導体基板内に拡散することにより、前記第1の半導体膜に接するように形成された第１の不純物拡散領域と、前記ゲート電極用溝の前記第１および第２の側面および前記第1の半導体膜の上面を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜に囲まれた空間の下部に埋め込み形成されたゲート電極と、を有することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、第１の方向に延在するように半導体基板の表面側に底面および対向する第１および第２の側面を有するゲート電極用溝を形成する工程と、前記ゲート電極用溝の底部に第1の不純物を含む第1の半導体膜を形成する工程と、前記第1の不純物を前記第1の半導体膜から前記第1の半導体膜に接する前記半導体基板内に拡散させることにより、前記第1の半導体膜に接するように第1の不純物拡散領域を形成する工程と、前記ゲート電極用溝の前記第１および第２の側面および前記第1の半導体膜の上面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に囲まれた空間の下部にゲート電極を埋め込み形成する工程と、を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ゲート電極用溝の底部に、不純物がドープされたシリコン等からなる第１の半導体膜が予め埋設される。また、第１の半導体膜下方の半導体基板内に第１の半導体膜から第１の不純物が拡散され、半導体装置のトランジスタのソース領域となる第１の不純物拡散領域が形成される。その後、第１の不純物拡散領域の上方にゲート絶縁膜が設けられ、ゲート絶縁膜で囲まれた空間内の下部にゲート電極が埋設される。この構成により、第１の不純物がゲート電極用溝の側面にゲート絶縁膜を介して注入されることがなく、トランジスタのチャネルが形成される半導体基板の部分への第１の不純物のイオン注入を回避できる。
結果として、埋め込み形成されるゲート電極の形状等によらず、安定した特性を有するトランジスタを備えた半導体装置を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態における半導体装置の構成を示す平面図である。
【図２】本発明の第１実施形態における半導体装置の要部の構成を示す断面図であって、図１に示すＡ−Ａ´線に沿った断面図である。
【図３】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図４】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３に示すＡ−Ａ´線に沿った断面図である。
【図５】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図３に示すＢ−Ｂ´線に沿った断面図である。
【図６】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図７】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図６に示すＡ−Ａ´線に沿った断面図である。
【図８】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図６に示すＢ−Ｂ´線に沿った断面図である。
【図９】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１０】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図９に示すＡ−Ａ´線に沿った断面図である。
【図１１】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図９に示すＢ−Ｂ´線に沿った断面図である。
【図１２】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１３】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１２に示すＡ−Ａ´線に沿った断面図である。
【図１４】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図１２に示すＢ−Ｂ´線に沿った断面図である。
【図１５】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１６】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１５に示すＡ−Ａ´線に沿った断面図である。
【図１７】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図１５に示すＢ−Ｂ´線に沿った断面図である。
【図１８】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図１９】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図１８に示すＡ−Ａ´線に沿った断面図である。
【図２０】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図１８に示すＢ−Ｂ´線に沿った断面図である。
【図２１】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２２】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２１に示すＡ−Ａ´線に沿った断面図である。
【図２３】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図２１に示すＢ−Ｂ´線に沿った断面図である。
【図２４】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２５】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２４に示すＡ−Ａ´線に沿った断面図である。
【図２６】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図２４に示すＢ−Ｂ´線に沿った断面図である。
【図２７】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図２８】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図２７に示すＡ−Ａ´線に沿った断面図である。
【図２９】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図２７に示すＢ−Ｂ´線に沿った断面図である。
【図３０】本発明の第１実施形態における半導体装置の一製造工程を示す平面図である。
【図３１】本発明の第１実施形態における半導体装置の一製造工程を示す断面図であって、図３０に示すＡ−Ａ´線に沿った断面図である。
【図３２】本発明の第１実施形態における半導体装置の一製造工程を示す別の断面図であって、図３０に示すＢ−Ｂ´線に沿った断面図である。
【図３３】本発明の第１実施形態における半導体装置の一製造工程を示すさらに別の断面図である。
【図３４】本発明の第１実施形態における半導体装置の一製造工程を示す他の断面図である。
【図３５】本発明の第２実施形態における半導体装置の要部の構成を示す断面図であって、図１に示すＡ−Ａ´線に沿った断面図である。
【図３６】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図３７】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図３６に示すＡ−Ａ´線に沿った断面図である。
【図３８】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図３６に示すＢ−Ｂ´線に沿った断面図である。
【図３９】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図４０】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図３９に示すＡ−Ａ´線に沿った断面図である。
【図４１】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図３９に示すＢ−Ｂ´線に沿った断面図である。
【図４２】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図４３】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図４２に示すＡ−Ａ´線に沿った断面図である。
【図４４】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図４２に示すＢ−Ｂ´線に沿った断面図である。
【図４５】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図４６】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図４５に示すＡ−Ａ´線に沿った断面図である。
【図４７】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図４５に示すＢ−Ｂ´線に沿った断面図である。
【図４８】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図４９】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図４８に示すＡ−Ａ´線に沿った断面図である。
【図５０】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図４８に示すＢ−Ｂ´線に沿った断面図である。
【図５１】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図５２】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５１に示すＡ−Ａ´線に沿った断面図である。
【図５３】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図５１に示すＢ−Ｂ´線に沿った断面図である。
【図５４】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図５５】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５４に示すＡ−Ａ´線に沿った断面図である。
【図５６】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図５４に示すＢ−Ｂ´線に沿った断面図である。
【図５７】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図５８】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図５７に示すＡ−Ａ´線に沿った断面図である。
【図５９】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図５７に示すＢ−Ｂ´線に沿った断面図である。
【図６０】従来の半導体装置の構成を示す平面図である。
【図６１】従来の半導体装置の要部の構成を示す断面図であって、図６０に示すＺ−Ｚ´線に沿った断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を適用した半導体装置の製造方法について、図１〜図５９を参照し、詳細に説明する。また、図１〜図５９においては、同一の構成要素には同一の符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの比率等は実際のものと同一とは限らない。
【００１８】
（第１実施形態）
先ず、本発明の第１実施形態である半導体装置およびその製造方法について、図１〜図３４を参照しながら説明する。
本発明を適用した、第１実施形態の半導体装置の一例として、ＤＲＡＭ（半導体装置）１０を挙げて説明する。ＤＲＡＭ１０は、図１および図２に示すメモリセルアレイ１１が形成されるセル領域と、セル領域の周囲に配置された図示しない周辺回路領域と、を有する。
【００１９】
図１にＤＲＡＭ１０のメモリセルアレイ１１の構成を示す。図１において、Ｙ方向（第１の方向）はゲート電極２２および第２の素子分離領域１７の延在方向を示しており、Ｘ方向（第２の方向）はビット線３４の延在方向を示している。第１の素子分離領域１４は、Ｘ方向に対して一定の角度傾斜したＸ´方向（第３の方向）に延在する。素子形成領域Ｒは第１の素子分離領域１４と第２の素子分離領域１７により区画されている。
また、説明の便宜上、図１ではメモリセルアレイ１１の構成要素のうち、半導体基板１３、第１および第２の素子分離領域１４，１７、活性領域１６、ゲート電極用溝１８、ゲート電極２２、ビット線３４、キャパシタコンタクトプラグ４２、キャパシタコンタクトパッド４４、および複数の素子形成領域Ｒのみを図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
【００２０】
各素子形成領域Ｒには、トレンチゲート型トランジスタである第１および第２のトランジスタ１９−１，１９−２が配置されている。図２に示すように、第１および第２のトランジスタ１９−１，１９−２は、ゲート電極用溝１８と、不純物ドープ単結晶シリコン膜（第1の半導体膜）３１と、サイドウォール膜２０と、第１の不純物拡散領域２７と、第２の不純物拡散領域２８と、第３の不純物拡散領域２９と、ゲート絶縁膜２１と、ゲート電極２２と、キャップ絶縁膜（埋め込み絶縁膜）２４と、ビット線コンタクトプラグ（コンタクトプラグ）３３と、ビット線３４と、キャパシタコンタクトプラグ４２と、キャパシタコンタクトパッド４４と、キャパシタ４８と、を有する。また、第１および第２のトランジスタ１９−１，１９−２は、隣接して形成されている。本実施例ではｐ型単結晶シリコン基板１３中に含有されるボロンなどのｐ型不純物の濃度は１×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ３の範囲であり、不純物ドープ単結晶シリコン膜３１と第１の不純物拡散領域２７および第３の不純物拡散領域２９に含有されるｎ型不純物の濃度は１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲で設定される。また、第２の不純物拡散領域２８に含有されるｎ型不純物の濃度は１×１０１９〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の範囲で設定される。
【００２１】
各トランジスタのゲート電極用溝１８の底面１８ｃ上には、不純物ドープ単結晶シリコン膜３１が埋設されている。不純物ドープ単結晶シリコン膜３１には、半導体基板１３と異なる導電型の不純物がドープされたシリコン膜等が用いられる。ＤＲＡＭ１０の半導体基板１３にｐ型シリコン基板が用いられる場合、不純物ドープ単結晶シリコン膜３１にドープされる不純物としてはヒ素あるいはリン等のｎ型不純物（第１の不純物）が用いられる。
不純物ドープ単結晶シリコン膜３１の両側面には、サイドウォール膜２０が設けられている。
【００２２】
第１の不純物拡散領域２７は、不純物ドープ単結晶シリコン膜３１の底面に当接するように不純物ドープ単結晶シリコン膜３１の下方に形成されている。また、第１の不純物拡散領域２７は、不純物ドープ単結晶シリコン膜３１に含まれるｎ型不純物が、不純物ドープ単結晶シリコン膜３１から不純物ドープ単結晶シリコン膜３１に当接する半導体基板１３内に拡散することにより形成される領域である。
【００２３】
第３の不純物拡散領域２９は、２つのゲート電極用溝１８間の半導体基板１３全体に形成されている。そのため、第３の不純物拡散領域２９は、２つのゲート電極用溝１８の対向する第２の側面１８ｂに設けられたゲート絶縁膜２１の全面を覆っている。半導体基板１３がｐ型シリコン基板である場合、第３の不純物拡散領域２９は、半導体基板１３にｎ型不純物（第３の不純物）をイオン注入することで形成される。
【００２４】
第１の不純物拡散領域２７の底部２７Ａは、第３の不純物拡散領域２９の底部２９Ａと接合されている。これにより、隣接する二つの第１の不純物拡散領域２７は中央に位置する第３の不純物拡散領域２９を介して接続された構成となっている。また、図２においては、第１の不純物拡散領域２７の底部２７Ａは、第３の不純物拡散領域２９の底部２９Ａよりも半導体基板１３の裏面１３ｂ側に深さ５６で突出しているが、第３の不純物拡散領域２９の底部２９Ａが第１の不純物拡散領域２７の底部２７Ａよりも半導体基板１３の裏面１３ｂ側に突出することもある。
上述のように、二つの第１の不純物拡散領域２７と第３の不純物拡散領域２９とは一体化された一つの不純物拡散領域を構成し、第１および第２のトランジスタ１９−１，１９−２に共有されるソース領域として機能する。なお、ＭＯＳ型トランジスタの場合、ソースおよびドレインは電圧の印加方向によって変化し得るが、ここでは説明の便宜上ソース領域とする。後述のドレイン領域についても同様である。
【００２５】
ゲート絶縁膜２１は、ゲート電極用溝１８の第１および第２の側面１８ａ，１８ｂと不純物ドープ単結晶シリコン膜３１の上面３１ａを覆うように形成されている。また、ゲート絶縁膜２１は、第１の不純物拡散領域２７が形成された後に設けられている。したがって、後述の製造方法で説明するように、不純物ドープ単結晶シリコン膜３１の上面３１ａに位置するゲート絶縁膜２１の膜厚は、第１および第２の側面１８ａ，１８ｂ上に位置するゲート絶縁膜２１の膜厚より１．２〜１．５倍の範囲で厚くなっている。
【００２６】
ゲート電極２２は、ゲート絶縁膜２１で囲まれたゲート電極用溝１８内の空間の下部に埋め込み形成されている。したがって、ゲート絶縁膜２１を介して、ゲート電極２２の下方に、第１の不純物拡散領域２７が配置されており、ゲート電極２２の側方に第１の不純物拡散領域２７が延在することはない。
ゲート電極２２は、例えば、窒化チタン単層膜、あるいは窒化チタン膜とタングステン膜を順次積層した積層構造にすることができる。
【００２７】
第２の不純物拡散領域２８は、ゲート電極用溝１８の第１の側面１８ａに形成されたゲート絶縁膜２１の上部２１Ａを覆うように、第１の側面１８ａ側に位置する半導体基板１３へのｎ型不純物（第２の不純物）のイオン注入によって形成されている。第２の不純物拡散領域２８は、第１および第２のトランジスタ１９−１，１９−２のドレイン領域として機能する。
【００２８】
第１の不純物拡散領域２７と第２の不純物拡散領域２８との間には、第１の側面１８ａに設けられたゲート絶縁膜２１が位置している。第１および第２のトランジスタ１９−１，１９−２のオン動作時には、第１の不純物拡散領域２７と第２の不純物拡散領域２８との間の第１の側面１８ａに設けられたゲート絶縁膜２１に接する半導体基板１３に、チャネルが形成される。したがって、本実施例におけるトランジスタ１９−１，１９−２は半導体基板１３の表面１３ａに垂直な方向となるＺ方向にチャネルが延在する縦型トランジスタを構成している。チャネルが形成される半導体基板領域は、図１の平面図に示すように、Ｙ方向を第１の素子分離領域１４で挟まれている。また、Ｘ´方向の一方に第２の素子分離領域１７が配置され、対向する他の一方にゲート絶縁膜２１が位置する構成となっている。これにより、チャネルが形成される半導体基板領域は四方を絶縁膜で囲まれ独立した半導体ピラーで構成される。図２において、チャネルとなる領域をＸ´方向に横切る線上に注目して、紙面を左に９０度回転させた配置で断面を見ると、ゲート電極２２の下方にゲート絶縁膜２１を介してチャネルとなる半導体基板が位置し、チャネルとなる半導体基板の下に第２の素子分離領域１７が接して配置されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｅｒ）トランジスタ構成となっている。チャネルとなる半導体基板領域は、四方を絶縁膜で囲むことによって物理的に限定されており、完全空乏化型のトランジスタを構成する。これにより、動作制御性に優れたトランジスタを実現できる。
【００２９】
本実施形態のＤＲＡＭ１０では、前述のようにゲート絶縁膜２１およびゲート電極２２の形成前に、両側面にサイドウォール膜２０が設けられた不純物ドープ単結晶シリコン膜３１が、ゲート電極用溝１８の底部に埋設されている。また、第１の不純物拡散領域２７は、不純物ドープ単結晶シリコン膜３１に含まれる不純物が、ゲート電極用溝１８の底面１８ｃに当接している半導体基板１３内に拡散することにより、形成されている。したがって、従来のように、第１の不純物拡散領域２７の形成時に、ゲート電極用溝１８側方の半導体基板１３内へ、不純物が注入されることはない。すなわち、第１および第２のトランジスタ１９−１，１９−２のチャネルが形成される領域に、第１の不純物拡散領域２７の母体である不純物ドープ単結晶シリコン膜３１の不純物が注入されることはない。また、ゲート電極２２と第１の不純物拡散領域２７は、不純物ドープ単結晶シリコン膜３１の上面３１ａにおいてのみ、ゲート絶縁膜２１を介して隣接する。このことにより、トランジスタ毎のゲート電極２２の形状や厚みのばらつきが生じても、第１および第２のトランジスタ１９−１，１９−２の特性変動は低減される。
【００３０】
また、上記で説明したＤＲＡＭ１０の構成により、第１のトランジスタ１９−１のゲート電極２２のオン・オフを繰り返した際に、第１のトランジスタ１９−１のチャネルに誘起された電子は、互いに接合している第１および第３の不純物拡散領域２７，２９にトラップされる。これにより、第１のトランジスタ１９−１のチャネルに誘起された電子が、第２のトランジスタ１９−２と電気的に接続されたキャパシタ４８の下部電極５７に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、２つのトランジスタ１９−１，１９−２におけるディスターブ不良の発生が抑制される。
【００３１】
第１および第２のトランジスタ１９−１，１９−２のビット線コンタクトプラグ３３と、ビット線３４と、キャパシタコンタクトプラグ４２と、キャパシタ４８、およびその他の図２に示す構成要素は、公知のトレンチゲート型トランジスタの構成と同様に配置されている。
【００３２】
次いで、メモリセルアレイ１１の製造方法について、図３〜図３４を参照しながら説明する。
【００３３】
先ず、図３〜図５に示す工程では、ｐ型の単結晶シリコン基板からなる半導体基板１３の表面１３ａ側に、Ｘ方向（第２の方向）に対して一定の角度傾斜したＸ´方向（第３の方向）に延在する第１の素子分離用溝５１を形成する。ＨＤＰ法あるいはＳＯＧ法等により、第１の素子分離用溝５１に、シリコン酸化膜からなる第１の素子分離用絶縁膜５２を形成する。続いて、半導体基板１３にＹ方向（第１の方向）に延在する第２の素子分離用溝５４を形成し、第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５５を形成する。その後、半導体基板１３上にシリコン酸化膜からなる絶縁膜２６を形成する。
本工程により、第１および第２の素子分離領域１４，１７により区画され、Ｘ方向に一定の角度だけ傾斜したＸ´方向（第３の方向）に延在する帯状の素子形成領域ＲがＹ方向に繰り返し形成される。ここでは素子形成領域Ｒおよび第１の素子分離領域１４のＸ´方向に垂直な方向の幅を各々４０ｎｍとする。なお、素子形成領域Ｒおよび第１の素子分離領域１４の第３の方向に垂直な方向の幅は等しくなくても良く、例えば、第１の素子分離領域１４の前記幅が素子形成領域Ｒの前記幅より狭い構成であっても良い。
【００３４】
次に、図６〜図８に示す工程では、エッチングにより、２つの第２の素子分離領域１７の間に、底面１８ｃおよび対向する第１および第２の側面１８ａ，１８ｂを有する２つのゲート電極用溝１８を形成する。
このとき、２つのゲート電極用溝１８は、半導体基板１３を介して、第２の側面１８ｂが対向するように形成する。また、ゲート電極用溝１８の半導体基板１３の表面１３ａからの深さＤ３は、第１および第２の素子分離用溝５１，５４の半導体基板１３の表面１３ａからの深さＤ１，Ｄ２よりも浅くなるように形成する。本実施例では、Ｄ１，Ｄ２を２００〜３００ｎｍの範囲、Ｄ３を１００〜１８０ｎｍの範囲で設定する。ここでは、Ｄ１，Ｄ２を２５０ｎｍ、Ｄ３を１５０ｎｍとした。第２の素子分離溝５４およびゲート電極用溝１８の各々のＸ方向の幅およびは４０ｎｍとした。また、隣接する各々の溝の間隔も４０ｎｍとした。
【００３５】
次に、図９〜図１１に示す工程では、絶縁膜２６の上面２６ａと、第１および第２の素子分離用絶縁膜５２，５５の上面５２ａ，５５ａと、ゲート電極用溝１８の内面とを覆うようにシリコン酸化膜１５を形成する。シリコン酸化膜１５は、熱酸化法等により形成できる。
続いて、図１２〜図１４に示す工程では、絶縁膜２６の上面２６ａと、第１および第２の素子分離用絶縁膜５２，５５の上面５２ａ，５５ａと、ゲート電極用溝１８の底面１８ｃ上のシリコン酸化膜１５のみを、エッチバックにより除去する。これにより、２つのゲート電極用溝１８の第１および第２の側面１８ａ，１８ｂにシリコン酸化膜１５が残存し、サイドウォール膜２０が設けられる。また、ゲート電極用溝１８の底面１８ｃにおいて半導体基板１３が露出する。
【００３６】
次に、図１５〜図１７に示す工程では、絶縁膜２６の上面２６ａと、第１および第２の素子分離用絶縁膜５２，５５の上面５２ａ，５５ａと、サイドウォール膜２０と、ゲート電極用溝１８の底面１８ｃとを埋め込むように、不純物ドープ非晶質シリコン膜３１ｐを形成する。不純物ドープ非晶質シリコン膜３１ｐにドープされる不純物としては、ｎ型不純物であるリンまたはヒ素を用いることができる。具体的には、例えばモノシラン（ＳｉＨ４）を原料ガスとし、ホスフィン（ＰＨ３）を不純物原料ガスとする低圧ＣＶＤ法において成膜温度を５００〜５４０℃とすることにより不純物ドープ非晶質シリコン膜３１ｐを形成することができる。ヒ素を含有させる場合は、ホスフィンに代えてアルシン（ＡｓＨ３）を用いれば良い。非晶質シリコン膜に含有される不純物濃度は上記不純物原料ガスの原料ガスに対する流量比で制御することができる。ここでは、不純物ドープ非晶質シリコン膜３１ｐに含有される不純物濃度を１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲となるように形成する。非晶質シリコン膜で形成する理由は、成膜表面を極めて平坦な状態で形成できる利点があるからである。成膜温度を５８０℃以上とした状態ではポリ（多結晶）シリコン膜が形成されるが、ポリシリコン膜は結晶成長を伴うために成膜表面に凹凸が生じてしまう。凹凸が生じた状態で、ゲート電極用溝１８内に埋設するためのエッチバックを行うと、エッチバック表面に上記の凹凸がそのまま残存する。その結果、凹凸面に形成されるゲート絶縁膜の絶縁性が劣化し、後の工程で形成される第１の不純物拡散領域２７とゲート電極２２とがショートしやすくなる問題が発生する。非晶質シリコン膜の状態で形成すれば、上記問題を回避することができる。
【００３７】
続いて、不純物ドープ非晶質シリコン膜３１ｐから、リンまたはヒ素のｎ型不純物を、不純物ドープ非晶質シリコン膜３１ｐに接する半導体基板１３内に拡散させる。具体的には、８００〜１０００℃の温度範囲で５〜２０分の熱処理を行う。これにより、図１８〜図２０に示すように、各々のゲート電極用溝１８の下方に、底面１８ｃに接する第１の不純物拡散領域２７を形成する。第１の不純物拡散領域２７は、１×１０２０〜８×１０２０ａｔｏｍｓ／ｃｍ３の不純物濃度を有するｎ型高濃度拡散層で形成される。なお、第１の不純物拡散領域２７の底部２７Ａは、ゲート電極用溝１８の底面１８ｃから３０〜５０ｎｍ深い位置となるように形成する。この時、第１および第２の素子分離領域１４，１７の底面より浅い位置になるようにする。前述のように、第１および第２の素子分離領域１４，１７の深さを２５０ｎｍ、ゲート電極用溝１８の深さを１５０ｎｍとしているので、第１の不純物拡散領域２７の底部２７Ａは、第１および第２の素子分離領域１４，１７の底面より浅い位置となっている。
上記の熱処理によって、第１の不純物拡散領域２７を形成すると同時に、不純物ドープ非晶質シリコン膜３１ｐは不純物ドープ単結晶シリコン膜３１に変換される。すなわち、成膜段階で非晶質状態の不純物ドープ非晶質シリコン膜３１ｐは、ゲート電極溝１８の底面１８ｃにおいて単結晶のシリコン半導体基板１３と接しているため上記の熱処理によって、半導体基板１３の表面を種とする固層エピタキシャル結晶成長が生じ、単結晶シリコン膜に変換される。少なくとも、次の工程でゲート電極用溝１８内に残存させる厚さＤＳに相当する部分は完全に単結晶化される。なお、この熱処理は、次工程のエッチバック後に行っても良い。非晶質シリコン膜が単結晶膜に変換されても、非晶質シリコン膜の表面の平坦性はそのまま保持される。
【００３８】
次に、図２１〜図２３に示す工程では、不純物ドープ単結晶シリコン膜３１およびサイドウォール膜２０がゲート電極用溝１８の底部１８ｃのみに厚みＤＳを有して残存するように、不純物ドープ単結晶シリコン膜３１およびサイドウォール膜２０をエッチバックする。ただし、上記のように、第１の不純物拡散領域２７を形成した後に不純物ドープ単結晶シリコン膜３１をエッチバックする場合は、不純物ドープ単結晶シリコン膜３１を残存させる必要はない。しかし、不純物ドープ非晶質シリコン膜３１ｐをエッチバックした後に上記熱処理を施して第１の不純物拡散領域２７を形成する場合は、不純物拡散源が必要なので、ゲート電極用溝１８の底部１８ｃのみに厚みＤＳを有して残存するように不純物ドープ非晶質シリコン膜３１ａおよびサイドウォール膜２０をエッチバックする必要がある。この場合、ＤＳは２０〜５０ｎｍの範囲とする。
また、このエッチバック工程では、不純物ドープ単結晶シリコン膜３１およびサイドウォール膜２０を同時にエッチバックしているが、シリコン膜の高選択エッチ条件を用いて不純物ドープ単結晶シリコン膜３１だけを選択的に除去し、その後フッ酸含有溶液を用いてシリコン酸化膜からなるサイドウォール２０を除去しても良い。エッチバックではフッ素含有プラズマによるドライエッチングを用いるが、ゲート絶縁膜が形成されるゲート電極用溝１８の側壁１８ａおよび１８ｂにプラズマダメージが残存してゲート絶縁膜の信頼性を低下させる懸念がある。フッ酸含有溶液を用いてシリコン酸化膜からなるサイドウォール２０を除去すれば、プラズマダメージの影響を回避できる。不純物ドープ非晶質シリコン膜３１ｐをエッチバックした後に上記熱処理を施して第１の不純物拡散領域２７を形成する場合も同様に、サイドウォール２０を残すように不純物ドープ非晶質シリコン膜３１ｐだけを高選択エッチ条件でエッチバックし、熱処理によって第１の不純物拡散領域２７を形成した後、フッ酸含有溶液を用いてシリコン酸化膜からなるサイドウォール２０を除去することができる。シリコンの高選択エッチには、例えば、臭化水素（ＨＢｒ）、塩素（Ｃｌ２）、酸素（Ｏ２）の混合ガスプラズマを用いることができる。
【００３９】
次に、図２４〜図２６に示すように、ゲート電極用溝１８の第１および第２の側面１８ａ，１８ｂに露出している半導体基板１３と、不純物ドープ単結晶シリコン膜３１の上面３１ａを覆う、ゲート絶縁膜２１を形成する。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化したシリコン酸窒化膜、積層されたシリコン酸化膜、シリコン酸化膜上にシリコン窒化膜を積層させた積層膜等を用いることができる。ゲート絶縁膜２１として、単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１は熱酸化法により形成することができる。ゲート絶縁膜２１を熱酸化法で形成すると不純物ドープ単結晶シリコン膜３１の上面に形成されたゲート絶縁膜２１の厚さは、ゲート電極用溝１８の第１および第２の側面１８ａ，１８ｂに形成されるゲート絶縁膜２１の厚さよりも１．２〜１．５倍の範囲で厚く形成される。これは、高濃度に含有されている不純物の増速酸化効果によるものである。これによって、不純物ドープ単結晶シリコン膜３１の上面３１ａに形成されたゲート絶縁膜２１の厚さを自己整合的に厚く形成することができるのでゲート絶縁膜２１を貫通するリーク電流を抑制する効果がある。この効果は、酸素（Ｏ２）雰囲気中で酸化するよりも、水蒸気（Ｈ２Ｏ）雰囲気中で酸化した方が、より顕著に現れる。
【００４０】
続いて、ゲート絶縁膜２１で囲まれたゲート電極用溝１８内の空間の下部にゲート電極２２を埋め込み形成する。ゲート電極２２としては、例えば窒化チタン膜とタングステン膜との積層膜を用いることができる。具体的には、最初に厚さ５ｎｍの窒化チタン膜を形成する。四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を原料ガスとし、成膜温度を５５０〜６５０℃の範囲とするＣＶＤ法により形成する。次に、原料ガスに六フッ化タングステン（ＷＦ６）を、還元ガスにモノシラン（ＳｉＨ４）あるいは水素（Ｈ２）を用い、成膜温度を４００〜５００℃の範囲とするＣＶＤ法によりタングステン膜を形成する。タングステン膜は、ゲート電極用溝１８内の空間が完全に埋設される厚さで形成する。その後、ドライエッチング法によりエッチバックして、窒化チタン膜およびタングステン膜の各々の上面がゲート電極用溝１８の内部で、且つ半導体基板１３の上面よりも低い位置となるまで掘り下げる。これにより、ゲート電極２２が形成される。この場合、窒化チタン膜は、タングステン膜とゲート絶縁膜２１の反応を防止するバリヤ膜として機能する。ゲート電極２２は、上記の積層膜に限らず、窒化チタン単層膜やその他の材料を用いることもできる。
引き続き、ゲート電極２２の上面２２ａを覆うとともに、ゲート電極用溝１８および開口部２６Ｂを埋め込むように窒化シリコン膜からなるキャップ絶縁膜２４を全面に形成する。その後、シリコン酸化膜からなる絶縁膜２６の上面が露出するまでキャップ絶縁膜２４をＣＭＰ法により研磨する。
【００４１】
次に、図２７〜図２９に示す工程では、図２４〜図２６に示す構造体の上面全体に、リンあるいはヒ素等のｎ型半導体をイオン注入し、ゲート電極用溝１８の第１の側面１８ａ側の半導体基板１３に第２の不純物拡散領域２８を形成する。第２の不純物拡散領域２８は含有される不純物濃度が１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲となるように形成する。第２の不純物拡散領域２８に含有される不純物濃度は、第１に不純物拡散領域２７より低く形成している。これは、図２に示すように、キャパシタ４８が接続されるドレインすなわち第２の不純物拡散領域２８の不純物濃度が高くなると接合電界が強まり、キャパシタ４８に蓄積されている電荷がリークしやすくなる問題を回避するためである。第２の不純物拡散領域２８は、ゲート電極用溝１８の第１の側面１８ａにおけるゲート絶縁膜２１の上部２１Ａを覆うように設けられる。また、第２の不純物拡散領域２８の底面がゲート電極２２の上面と同等か浅い位置となるように形成する。この理由は、上記と同様に接合リーク電流の発生を回避することにある。本工程において、２つのゲート電極用溝１８間に位置する半導体基板１３に、第３の不純物拡散領域２９の一部を構成する不純物拡散領域７１を形成する。
【００４２】
次に、図３０〜図３２に示す工程では、窒化シリコン膜からなるキャップ絶縁膜２４，シリコン酸化膜からなる絶縁膜２６および第２の素子分離用絶縁膜５５の各々の上面２４ａ，２６ａ、５５ａに、キャップ絶縁膜２４間に位置する開口部７３ａを有するレジスト膜７３を形成する。開口部７３ａは、図３０に示すように、Ｘ方向に対向する開口端部が隣接するキャップ絶縁膜２４上にそれぞれ位置し、Ｙ方向に配置されている複数の活性領域に跨るラインの開口として形成される。
続いて、フッ酸含有溶液を用いて開口部７３ａに露出しているシリコン酸化膜からなる絶縁膜２６を選択的に除去する。開口部７３ａ内には窒化シリコン膜からなるキャップ絶縁膜２４も露出しているが、窒化シリコン膜はフッ酸含有溶液ではエッチングされない。したがって、絶縁膜２６をキャップ絶縁膜２４に対して自己整合的に除去することができる。これにより、開口部７３ａ内にＹ方向に延在するラインのビット線コンタクト溝３２が形成される。ラインのビット線コンタクト溝３２内の活性領域１６には不純物拡散領域７１の上面７１ａが露出する。その後、露出された不純物拡散領域７１の上面７１ａに、ｎ型不純物であるリンあるいはヒ素を選択的にイオン注入する。その後、熱処理を行い、図３１，図３２に示すように２つのゲート電極用溝１８の間の半導体基板１３全体にｎ型不純物を含む第３の不純物拡散領域２９を形成する。このとき、第３の不純物拡散領域２９は、隣接する２つのゲート電極用溝１８の下方に形成された二つの第１の不純物拡散領域２７と接合され、かつ、底部２９Ａの位置が第１の不純物拡散領域２７の底部２７Ａの位置よりも浅い位置になるようにする。二つの第１の不純物拡散領域２７は、二つの第１の不純物拡散領域２７の中央に位置する第３の不純物拡散領域２９によって互いに接続された構成となり、３つの拡散層領域は一体化されて一つの拡散層領域として機能する。一体化された３つの拡散層領域は、第１および第２のトランジスタ１９−１，１９−２に共有されるソース領域となる。次に、レジスト膜７３を除去する。
【００４３】
上記の工程により、メモリセルアレイ１１を構成する第１および第２のトランジスタ１９−１，１９−２が形成される。
次に、図３３に示すように、ビット線コンタクト溝３２を埋め込むビット線コンタクトプラグ３３と、ビット線コンタクトプラグ３３上に配置され、Ｘ方向に延在するビット線３４と、を一括形成する。まず、ビット線コンタクト溝３２を埋設するように全面に不純物含有ポリシリコン膜を全面に形成し、その後、ＣＭＰ法によりキャップ絶縁膜２４および２６の上面に形成された不純物含有ポリシリコン膜を研磨除去して、ビット線コンタクト溝３２内に不純物含有ポリシリコン膜を埋設する。不純物含有ポリシリコン膜は、図１９に示した不純物含有非晶質シリコン膜を単結晶シリコン膜に変換する手法を用いて、不純物含有単結晶シリコン膜とすることもできる。次に、全面にビット線３４となる窒化チタン膜およびタングステン膜とカバー絶縁膜３６とを順次成膜する。次に、図１の平面図に示すように、各々の活性領域１６においてビット線コンタクトプラグ３３が形成される領域のビット線コンタクト溝３２と交差し、Ｘ方向に延在するビット線マスクパターンを図示しないホトレジストを用いて形成する。次に、ビット線マスクパターンをマスクとして、カバー絶縁膜３６、タングステン膜および窒化チタン膜を順次にエッチングする。さらに、ビット線コンタクト溝３２内に埋設されている不純物含有ポリシリコン膜を第１の素子分離領域１４の上面が露出するまでエッチング除去する。これにより、各々隣接するビット線間が絶縁分離され、各々独立したＸ方向に延在するビット線３４とビット線の下面に接続してビット線コンタクト溝３２内に埋設されたビット線コンタクトプラグ３３が形成される。
続いて、ビット線３４上のカバー絶縁膜３６、ビット線３４とカバー絶縁膜３６との側面を覆うサイドウォール膜３７、サイドウォール膜３７の側方を埋める層間絶縁膜３８を従来方法と同様の方法で形成する。カバー絶縁膜３６とサイドウォール膜３７と層間絶縁膜３８には、それぞれ窒化シリコン膜とシリコン酸窒化膜とシリコン酸化膜を用いることができる。
【００４４】
次に、図３４に示すように、ＣＶＤ法等により、層間絶縁膜３８を貫通し、第２の不純物拡散領域２８の上面２８ａと接するキャパシタコンタクトプラグ４２を形成する。その後、層間絶縁膜３８の上面３８ａおよび、キャパシタコンタクトプラグ４２の上面４２ａの一部に接するキャパシタコンタクトパッド４４を形成する。この後、キャパシタコンタクトパッド４４を覆うようにストッパ膜４６を形成する。
【００４５】
次に、公知技術を用いて、キャパシタコンタクトパッド４４の上面に接するように、下部電極５７とキャパシタ絶縁膜５８と上部電極５９から構成されるキャパシタ４８を形成する。なお、図２に示す上部電極５９の上面５９ａに、図示しない層間絶縁膜および上部配線等を形成してもよい。
以上の工程により、図１および図２に示すＤＲＡＭ１０のメモリセルアレイ１１が完成する。
【００４６】
上記の第１実施形態の半導体装置の製造方法では、ゲート電極用溝１８にゲート電極２２を埋設する前に、予めゲート電極用溝１８の底部に、リンやヒ素等のｎ型不純物を含む不純物ドープ非晶質シリコン膜３１ｐを形成する。また、不純物ドープ非晶質シリコン膜３１ｐに接している半導体基板１３内に、不純物ドープ非晶質シリコン膜３１ｐからｎ型不純物が拡散することにより、トランジスタ１９−１，１９−２のソース領域の一部となる第１の不純物拡散領域２７が形成される。ｎ型不純物を拡散させるための熱処理において、不純物ドープ非晶質シリコン膜３１ｐは不純物含有単結晶シリコン膜３１に変換される。不純物ドープ単結晶シリコン膜３１の側面には、サイドウォール膜２０を設けているため、第１の不純物拡散領域２７は不純物ドープ単結晶シリコン膜３１の下方に配置される。
【００４７】
また、上記の製造方法では、不純物ドープ単結晶シリコン膜３１の上方に、ゲート絶縁膜２１を介して、ゲート電極２２を埋設する。したがって、第１の不純物拡散領域２７の形成時における、ゲート電極２２側方の半導体基板１３内へのｎ型不純物の侵入を防止することができる。すなわち、トランジスタ１９−１，１９−２のチャネルが形成される、第１の不純物拡散領域２７と第２の不純物拡散領域２８との間の、ゲート絶縁膜２１側方の半導体基板１３内に、ｎ型不純物が侵入することはない。これにより、ゲート電極の埋設時の形状による半導体装置のトランジスタの特性変動を確実に抑えることができる。
その結果、埋め込み形成されるゲート電極の形状に依存しない、安定した特性を有するトランジスタを備えた半導体装置を製造することができる。
【００４８】
（第２の実施形態）
次いで、本発明の第２実施形態である半導体装置およびその製造方法について、図３５〜図５９を参照しながら説明する。
本発明を適用した第２実施形態の半導体装置の一例として、ＤＲＡＭ１００（半導体装置）を挙げて説明する。また、図３５に示すＤＲＡＭ１００において、図１および図２に示すＤＲＡＭ１０と同一の構成要素には同一の符号を付し、その説明を省略する。
【００４９】
図３５に示すように、ＤＲＡＭ１００は、ＤＲＡＭ１０に設けられたメモリセルアレイ１１の替わりにメモリセルアレイ１０１を備えた以外は、ＤＲＡＭ１０と同様に構成されている。
メモリセルアレイ１０１における不純物ドープ単結晶シリコン膜３１は、ゲート電極用溝１８の底面１８ｃに形成された、ゲート電極用溝１８よりも幅の狭い凹部１８´内に、サイドウォール膜２０を備えずに埋設されている。
【００５０】
また、メモリセルアレイ１０１における第１の不純物拡散領域２７は、不純物ドープ単結晶シリコン膜３１の側面および底面に当接するように形成されている。すなわち、第１の不純物拡散領域２７は、ゲート電極用溝１８の凹部１８´の側面１８ｅ，１８ｆおよび底面１８ｄに当接している。なお、第１の不純物拡散領域２７は、第３の不純物拡散領域２９の底部２９Ａで接する場合に限らず、第３の不純物拡散領域２９の一部と接するように形成される。
【００５１】
さらに、メモリセルアレイ１１における第３の不純物拡散領域２９が、半導体基板１３の上面１３ａからｎ型半導体のイオンが注入されることにより形成されているのに対し、第３の不純物拡散領域２９は、ゲート電極用溝１８の間の半導体基板１３の側面のうちの１面に当接して形成された不純物ドープ単結晶ポリシリコン膜３１に含まれるｎ型不純物が半導体基板１３に拡散することにより、形成されている。
メモリセルアレイ１０１における第３の不純物拡散領域２９は、トランジスタ１９−１，１９−２のソース領域の一部として、ゲート電極用溝１８の第２の側面１８ｂ側の半導体基板１３に、第１の不純物拡散領域に接合して形成されている。
その他のメモリセルアレイ１０１の構成要素は、メモリセルアレイ１１と同様に配置されている。
【００５２】
次いで、図３６〜図５９を参照して、メモリセルアレイ１０１の製造工程について説明する。
始めに、メモリセルアレイ１１の製造方法で説明した図３〜図１７に示す工程と同様な処理を行うことで、図１５〜図１７に示す構造体と同様の構造を形成する。
この後、以下に説明する製造工程を行う。
【００５３】
次に、図３６〜図３８に示す工程では、ゲート電極用溝１８の第１および第２の側面１８ａ，１８ｂのみにシリコン酸化膜からなるサイドウォール膜８０を形成する。
続いて、絶縁膜２６の上面２６ａと、第１および第２の素子分離用絶縁膜５５の上面５５ａと、サイドウォール膜８０と、ゲート電極用溝１８の底面１８ｃとを覆うように、不純物がドープされていない単結晶シリコン膜９０を形成する。
さらに、隣接する２つのゲート電極用溝１８のうち、いずれか１つのゲート電極用溝１８内面を露出するマスクレジスト膜９１を形成する。マスクレジスト膜９１は複数の活性領域１６に跨ってＹ方向に延在するラインの開口部として形成される。
【００５４】
次に、図３９〜図４１に示す工程では、半導体基板１３の斜め上方向から不純物のイオン注入（以降、斜めイオン注入と称する）を行う。本工程における不純物としては、ｐ型半導体であるホウ素を用いることができる。このとき、斜めイオン注入の条件は、マスクレジスト膜９１が形成されていないゲート電極用溝１８の第１の側面１８ａに露出している単結晶シリコン膜９０のみに、イオン注入が行われるように、設定する。注入エネルギーは５ｋｅＶ、注入ドーズ量は１×１０１５ａｔｏｍｓ／ｃｍ２とする。また、斜めイオン注入時のエネルギー、ドーズ量、注入角度等は、図４０に示す幅Ｗｔと深さＤｔを勘案して設定することが好ましい。
【００５５】
次に、図４２〜図４４に示す工程では、マスクレジスト膜９１を除去した後、薬液あるいはガス等を用いて、一方のゲート電極用溝１８の第２の側面１８ｂの、斜めイオン注入が施されない単結晶シリコン膜９０のみを除去する。前述のように、不純物としてホウ素を用いた場合は、単結晶シリコン膜９０の一部を除去するために、例えばアンモニア水を用いることができる。この工程により、単結晶シリコン膜９０が除去された、一方のゲート電極用溝１８の第２の側面１８ｂにサイドウォール膜８０が露出する。
続いて、フッ化水素を含む薬液等を用いて、露出したサイドウォール膜８０のみを除去し、一方のゲート電極用溝１８の第２の側面１８ｂに半導体基板１３を露出させる。その後、マスクレジスト膜９１を除去する。
【００５６】
次に、図４５〜図４７に示す工程では、残存している単結晶シリコン膜９０と、一方のゲート電極用溝１８の第２の側面１８ｂに露出した半導体基板１３を覆うように、不純物ドープ単結晶シリコン膜９２を形成する。不純物ドープ単結晶シリコン膜９２にドープされる不純物としては、リンあるいはヒ素等のｎ型不純物を用いることができる。
【００５７】
図４８〜図５０に示すように、一方のゲート電極用溝１８の第２の側面１８ｂにおいて、不純物ドープ単結晶シリコン膜９２と半導体基板１３が当接する。この後、不純物ドープ単結晶シリコン膜９２から第２の側面１８ｂ側の半導体基板１３にｎ型不純物を拡散させる。このような不純物の拡散は熱処理により行うことができる。本工程の熱処理は、第３の不純物拡散領域２９の底部２９Ａがゲート電極用溝１８の底面１８ｃより、下方に位置するように行う。なお、不純物ドープ単結晶シリコン膜９２のｎ型不純物濃度および熱処理の条件等は、ゲート電極用溝１８の大きさや形状を勘案して設定することが好ましい。
上記の工程により、２つのゲート電極用溝１８の間の半導体基板１３内に第３の不純物拡散領域２９が形成される。第３の不純物拡散領域２９は、トランジスタ１９−１，１９−２におけるソース領域の一部として機能する。
【００５８】
続いて、図４８〜図５０に示すように、ゲート電極用溝１８下方の半導体基板１３をえぐるように、不純物ドープ単結晶シリコン膜９２および単結晶シリコン膜９０の底面のエッチバックを行う。このとき、新たに形成されるゲート電極用溝１８の凹部１８´の底面１８ｄが、第３の不純物拡散領域２９の底面２９ｃよりも上方に位置するように、エッチバックの条件を設定する。
この工程において、各ゲート電極用溝１８の凹部１８´の側面１８ｅ，１８ｆおよび底面１８ｄに半導体基板１３が露出する。
【００５９】
次に、図５１〜図５３に示す工程では、不純物ドープ単結晶シリコン膜９２とゲート電極用溝１８の凹部１８´を埋め込むように、不純物ドープ非晶質シリコン膜３１ｐを形成する。不純物ドープ非晶質シリコン膜３１ｐは、ＤＲＡＭ１０における不純物ドープ非晶質シリコン膜３１ｐと同様、トランジスタ１９−１，１９−２のソース領域として機能する第１の不純物拡散領域２７の母体となる。そのため、不純物ドープ非晶質シリコン膜３１ｐにドープされる不純物としては、半導体基板１３であるｐ型シリコン基板とは異なる導電型の不純物、すなわち、ｎ型不純物であるリンまたはヒ素を用いることができる。具体的には、ＤＲＡＭ１０の製造工程と同様に、例えばモノシラン（ＳｉＨ４）を原料ガスとし、ホスフィン（ＰＨ３）を不純物原料ガスとする低圧ＣＶＤ法において成膜温度を５００〜５４０℃とすることにより不純物ドープ非晶質シリコン膜３１ｐを形成することができる。
【００６０】
続いて、不純物ドープ非晶質シリコン膜３１ｐから、リンまたはヒ素のｎ型不純物を、側面１８ｅ，１８ｆおよび底面１８ｄで不純物ドープ非晶質シリコン膜３１ｐに接する半導体基板１３内に拡散させる。具体的には、８００〜１０００℃の温度範囲で５〜２０分の熱処理を行う。
ＤＲＡＭ１０の製造工程と同様に、上記の熱処理によって、不純物ドープ非晶質シリコン膜３１ｐは不純物ドープ単結晶シリコン膜３１に変換される。
同時に、各ゲート電極用溝１８の凹部１８´の側方および下方に、不純物ドープ単結晶シリコン膜３１に当接した第１の不純物拡散領域２７が形成される。また、第１の不純物拡散領域２７は、図５２に示すように、既に形成されている第３の不純物拡散領域２９に接合するように形成される。
【００６１】
次に、図５４〜図５６に示す工程では、不純物ドープ単結晶シリコン膜３１の上面３１ａがゲート電極用溝１８の底面１８ｃと同一面になるように、不純物ドープ単結晶シリコン膜３１のエッチバックを行う。これにより、各ゲート電極用溝１８の凹部１８´に不純物ドープ単結晶シリコン膜３１が埋設される。不純物ドープ単結晶シリコン膜３１の幅は、ゲート電極用溝１８の幅より、ゲート電極用溝１８内のサイドウォール８０と単結晶シリコン膜９０と不純物ドープ単結晶シリコン膜９２の膜厚の分のみ狭くなっている。
ただし、ＤＲＡＭ１０の製造工程と同様に、第１の不純物拡散領域２７を形成した後に不純物ドープ単結晶シリコン膜３１をエッチバックする場合は、不純物ドープ単結晶シリコン膜３１を残存させる必要はない。しかし、不純物ドープ非晶質シリコン膜３１ｐをエッチバックした後に上記熱処理を施して第１の不純物拡散領域２７を形成する場合は、不純物拡散源が必要なので、凹部１８´のみに残存するように不純物ドープ非晶質シリコン膜３１ａおよびサイドウォール膜２０をエッチバックする必要がある。
【００６２】
この後、ＤＲＡＭ１０の製造方法で説明した図２４〜図２６に示す工程を順次同様に行う。これにより、各ゲート電極用溝１８内に、図５５に示すような、シリコン酸化膜からなるゲート絶縁膜２１と、窒化チタンとタングステンの積層膜等からなるゲート電極２２と、シリコン酸化膜からなるキャップ絶縁膜２４が形成される。
【００６３】
次に、図５７〜図５９に示す工程では、キャップ絶縁膜２４の上面２４ａと、第３の不純物拡散領域２９上の絶縁膜２６の上面２６ａを覆うようにマスクレジスト膜９５を形成し、図５７〜図５９に示す構造体の上方から、リンあるいはヒ素等のｎ型不純物をイオン注入する。これにより、ゲート電極用溝１８の第１の側面１８ａ側の半導体基板１３に第２の不純物拡散領域２８を形成する。この後、マスクレジスト膜９５を除去する。
なお、本工程において、第３の不純物拡散領域２９の上部に、ｎ型不純物のイオン注入を追加してもトランジスタ１９−１，１９−２の特性が変動しない場合は、マスクレジスト膜９５を設けなくてもよい。
【００６４】
この後、メモリセルアレイ１１の製造方法で説明した図３０〜図３４に示す工程における、ビット線コンタクトプラグ３３およびビット線３４の一括形成以降の工程を順次同様に行うことにより、図５７〜図５９に示す構造体に、ビット線コンタクトプラグ３３、ビット線３４，カバー絶縁膜３６，サイドウォール膜３７，層間絶縁膜３８，キャパシタコンタクトプラグ４２，キャパシタコンタクトパッド４４，ストッパ膜４６、およびキャパシタ４８を形成する。
以上の工程により、図３５に示すＤＲＡＭ１００のメモリセルアレイ１０１が完成する。
【００６５】
上記の第２実施形態の半導体装置の製造方法では、メモリセルアレイ１１におけるサイドウォール膜２０を備えた不純物ドープ単結晶シリコン膜３１と第１の不純物拡散領域２７の変形例として、不純物ドープ単結晶シリコン膜３１と第１の不純物拡散領域２７を、それぞれゲート電極用溝１８の凹部１８´と、その側方および下方に形成することにより、第１実施形態の半導体装置の製造方法と同様の効果を得ることができる。
すなわち、第２実施形態の半導体装置の製造方法では、メモリセルアレイ１０１のゲート電極用溝１８の底面１８ｃに、ゲート電極用溝１８よりもやや幅の狭い凹部１８´を形成する。また、凹部１８´に不純物ドープ非晶質シリコン膜３１ｐを埋設し、凹部１８´の側面１８ｅ，１８ｆおよび底面１８ｄに当接するように第１の不純物拡散領域２７を形成する。その後、不純物ドープ単結晶シリコン膜３１の上方に、ゲート絶縁膜２１を介して、ゲート電極２２を埋設する。
【００６６】
このような半導体装置の構成およびその製造方法により、第１の不純物拡散領域２７の形成時における、ゲート電極２２側方の半導体基板１３内へのｎ型不純物の侵入を防止することができる。すなわち、第１の不純物拡散領域２７と第２の不純物拡散領域２８との間の、ゲート絶縁膜２１側方の半導体基板１３内に、不純物ドープ非晶質シリコン膜３１ｐのｎ型不純物が侵入することを回避することができる。これにより、ゲート電極の形状による半導体装置のトランジスタの特性変動が確実に低減される。
【００６７】
また、上記の製造方法では、ゲート電極用溝１８の間の半導体基板１３の側面のうち、いずれか１面の半導体基板１３全面に当接して形成された不純物ドープ非晶質シリコン膜３１ｐから、ｎ型不純物を半導体基板１３内に拡散させることにより、トランジスタ１９−１，１９−２ソース領域の一部となる第３の不純物拡散領域２９が形成される。また、ｎ型不純物を拡散させるための熱処理において、不純物ドープ非晶質シリコン膜３１ａは不純物含有単結晶シリコン膜３１に変換される。このようにして、２つのゲート電極用溝１８の間の半導体基板１３全体に第３の不純物拡散領域を形成する。この方法により、メモリセルアレイ１１の第３の不純物拡散領域２９の形成方法に比べて、第３の不純物拡散領域２９の形成時間を短くすることができる。また、第３の不純物拡散領域２９の深さの制御が容易になり、第３の不純物拡散領域２９に第１の不純物拡散領域２７を確実に接合させることができる。
これにより、隣接する一方のメモリセルの動作状態により他方のメモリセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
【００６８】
以上、本発明の好ましい実施形態について詳しく説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６９】
１０，１００，２００…ＤＲＡＭ（半導体装置）、１１，１０１…メモリセルアレイ、１３，３０１…半導体基板、１３ａ…表面、１３ｂ…裏面、１４…第１の素子分離領域、１５…シリコン酸化膜、１６，３０２…活性領域、１７…第２の素子分離領域、１８…ゲート電極用溝、１８ａ…第１の側面、１８ｂ…第２の側面、１８ｃ，１８ｄ，２９ｃ…底面、１８ｅ，１８ｆ…側面、１９−１…第１のトランジスタ、１９−２…第２のトランジスタ、２０，３７，８０…サイドウォール膜、２１，３０５…ゲート絶縁膜、２１Ａ…上部、２２…ゲート電極、１４ａ，１７ａ，２２ａ，２４a，２６ａ，２８ａ，３１ａ，３８ａ，４２ａ，５２ａ，５５ａ，５９ａ，７１ａ…上面、２４…キャップ絶縁膜（埋め込み絶縁膜）、２６…絶縁膜、２６Ｂ，３２，７３ａ…開口部、２７…第１の不純物拡散領域、２７Ａ，２９Ａ…底部、２８…第２の不純物拡散領域、２９…第３の不純物拡散領域、３１…不純物ドープ単結晶シリコン膜（第１の半導体膜）、３１ｐ…不純物ドープ非晶質シリコン膜、３２…ビットコンタクト溝、３３，３１１…ビット線コンタクトプラグ（コンタクトプラグ）、３４…ビット線、３６，３０６…カバー絶縁膜、３８…層間絶縁膜、４１…コンタクトホール、４２，３１０…キャパシタコンタクトプラグ、４４…キャパシタコンタクトパッド、４６…ストッパ膜、４８…キャパシタ、５１…第１の素子分離用溝、５２…第１の素子分離用絶縁膜、５４…第２の素子分離用溝、５５…第２の素子分離用絶縁膜、５７，３１３，３１４…下部電極、５８…キャパシタ絶縁膜、５９…上部電極、９０…単結晶シリコン膜、９１，９５…マスクレジスト膜、９２…不純物ドープ単結晶シリコン膜、３０３…素子分離領域、３０７，３０８，３１２…不純物拡散領域
【図１】
2013149859.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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