【手続補正書】
【提出日】平成28年3月15日(2016.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のガリウム窒化物電界効果トランジスタ（ＧａＮ  ＦＥＴ）と、
前記第１のＧａＮ  ＦＥＴのゲートに結合される第１のドライバと、
前記第１のＧａＮ  ＦＥＴのソースに結合されるアノードを有するキャパシタと、
前記キャパシタのカソードに結合されるカソードを有するダイオードと、
ブートストラップキャパシタクランプ（ＢＣＣ）コントローラと、
を含む装置であって、
前記ＢＣＣコントローラが、
前記ダイオードのアノードに結合される電界効果トランジスタ（ＦＥＴ）と、
前記ＦＥＴのゲートに結合されるコンパレータと、
を含み、
前記コンパレータが、
（ａ）前記ＦＥＴに印加される入力電圧（ＶＤＲＶ）を表わす信号と、
（ｂ）接地（ＧＮＤ）と、
（ｃ）前記キャパシタの前記アノードの電圧を表わすブート信号（Ｂｏｏｔ）と、
（ｄ）前記第１のＧａＮ  ＦＥＴの前記ソースの電圧を表わす信号と、
を入力として受信するように構成され、
前記ＢＣＣコントローラが、
（ａ）第１の比較信号を生成するための（ｉ）前記ＶＤＲＶと前記ＧＮＤとの差を、
（ｂ）第２の比較信号を生成するための（ｉｉ）前記Ｂｏｏｔと前記第１のＧａＮ  ＦＥＴの前記ソースとの差、
と比較するように構成され、
前記ＢＣＣコントローラが、前記比較に基づいて前記第１の比較信号と前記第２の比較信号との間の関係を保つように更に構成され、
前記ＢＣＣコントローラが更に、この関係を保つため前記第１のＧａＮ  ＦＥＴへのゲート出力信号を駆動するように更に構成される、装置。
【請求項２】
請求項１に記載の装置であって、
前記ＦＥＴのドレインが、前記ダイオードの前記アノードに結合される、装置。
【請求項３】
請求項１に記載の装置であって、
前記第１のＧａＮ  ＦＥＴのソースに結合されるドレインを有する第２のＧａＮ  ＦＥＴを更に含み、前記第１のＧａＮ  ＦＥＴがハイサイドＧａＮ  ＦＥＴであり、前記第２のＧａＮ  ＦＥＴがローサイドＧａＮ  ＦＥＴである、装置。
【請求項４】
請求項３に記載の装置であって、
前記第１のＧａＮ  ＦＥＴの前記ソースに結合されるインダクタを更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記装置がハーフブリッジ電圧整流器内に含む、装置。
【請求項６】
請求項１に記載の装置であって、
前記関係が、（ｉ）前記ＶＤＲＶと前記ＧＮＤとの間と（ｉｉ）前記Ｂｏｏｔと前記第１のＧａＮ  ＦＥＴのソースとの間の電圧降下比較に実質的に等しい、装置。
【請求項７】
請求項１に記載の装置であって、
前記第１のＧａＮ  ＦＥＴのソースに結合される第２のＧａＮ  ＦＥＴと、
前記第２のＧａＮ  ＦＥＴのゲートに結合される第２のドライバと、
前記第１のドライバの入力と前記第２のドライバとに結合されるデッドタイム制御と、
を含む、装置。
【請求項８】
請求項１に記載の装置であって、
前記第１のドライバの上側レールが前記キャパシタのカソードに結合され、前記第１のドライバの下側レールが前記第１のＧａＮ  ＦＥＴの前記ソースに結合される、装置。
【請求項９】
（ａ）ＧａＮ  ＦＥＴと、
（ｂ）前記ＧａＮ  ＦＥＴのゲートに結合されるブートストラップキャパシタクランプ（ＢＣＣ）コントローラと、
を含むシステムであって、
前記ＢＣＣコントローラが、
コンパレータと、
そのゲートが前記コンパレータの出力に結合されるＦＥＴと、
前記コンパレータの正の入力に結合される第１の隔離スイッチであって、前記第１の隔離スイッチのドレインが第１のレジスタと第２のレジスタとの間に結合され、前記第１のレジスタがキャパシタのアノードに更に結合され、前記第２のレジスタが接地に結合される、前記第１の隔離スイッチと、
前記コンパレータの負の入力に結合される第２の隔離スイッチであって、前記第２の隔離スイッチのドレインが第３のレジスタと第４のレジスタとの間に結合され、前記第３のレジスタが信号電圧（ＶＤＲＶ）を表わす信号に更に結合され、前記第４のレジスタが前記ＧａＮ  ＦＥＴのソースに更に結合される、前記第２の隔離スイッチと、
を含む、システム。
【請求項１０】
請求項１１に記載のシステムであって、
前記第１の隔離スイッチと前記第２の隔離スイッチとが、ローサイドＧａＮ  ＦＥＴオン（ＬＳ＿ＯＮ）信号を受け取るときにイネーブルされる、システム。
【請求項１１】
請求項１０に記載のシステムであって、
前記キャパシタのアノードの電圧とＧＮＤ電圧との間の差が前記ＶＤＲＶと前記ＧａＮ  ＦＥＴのソースの電圧との間の差より大きいときに、前記コンパレータが前記ＦＥＴをオンにする、システム。
【請求項１２】
請求項９に記載のシステムであって、
前記ＢＣＣコントローラと前記キャパシタのカソードとの間に結合されるダイオードを更に含む、システム。
【請求項１３】
請求項１２に記載のシステムであって、
前記ダイオードと前記ＧａＮ  ＦＥＴのソースとの間に結合されるキャパシタを更に含む、システム。
【請求項１４】
請求項９に記載のシステムであって、
前記コンパレータにより前記ＦＥＴをオフに駆動することにより、前記キャパシタの電圧を浮遊させ、それにより、前記ＧａＮ  ＦＥＴのゲートとソースとの間の差を過駆動させない、システム。
【請求項１５】
請求項９に記載のシステムであって、
前記ＢＣＣコントローラが、前記コンパレータの正の入力と前記コンパレータの負の入力との間の電圧差を実質的に一定に保つように構成される、システム。
【請求項１６】
請求項１１に記載のシステムであって、
前記システムが集積回路上に組み込まれる、システム。
【請求項１７】
第１のガリウム窒化電界効果トランジスタ（ＧａＮ  ＦＥＴ）と、
前記第１のＧａＮ  ＦＥＴのゲートに結合される第１のドライバと、
前記第１のＧａＮ  ＦＥＴのソースに結合されるアノードを有するキャパシタと、
前記第１のＧａＮ  ＦＥＴのソースに結合されるインダクタと、
前記第１のＧａＮ  ＦＥＴのソースに結合されるドレインを有する第２のＧａＮ  ＦＥＴと、
前記キャパシタのカソードに結合されるカソードを有するダイオードと、
ブートストラップキャパシタクランプ（ＢＣＣ）コントローラと、
を含むシステムであって、
前記ＢＣＣコントローラが、
前記ダイオードのアノードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、
前記ＦＥＴのゲートに結合されるコンパレータであって、
前記ＦＥＴのソースに印加される入力電圧（ＶＤＲＶ）を表す信号と、
接地と、
前記キャパシタのアノードの電圧を表すブート信号と、
前記第１のＧａＮ  ＦＥＴのソースの電圧を表す信号と、
を入力として受ける、前記コンパレータと、
を含み、
前記ＢＣＣコントローラが、
第１の比較信号を発生するため前記ＶＤＲＶと前記接地の差を、
第２の比較信号を発生するため前記Ｂｏｏｔと前記第１のＧａＮ  ＦＥＴのソースの電圧の差、
と比較するように構成され、
前記ＢＣＣコントローラが、前記比較に基づいて前記第１の比較信号と前記第２の比較信号との間の関係を維持するように構成され、
前記ＢＣＣコントローラが、前記第１のＧａＮ  ＦＥＴのソースに結合される前記第２のＧａＮ  ＦＥＴへのゲート出力信号を駆動するように更に構成される、システム。
【請求項１８】
請求項１７に記載のシステムであって、
前記ＢＣＣコントローラが、
前記コンパレータの正の入力に結合される第１の隔離スイッチであって、前記第１の隔離スイッチのドレインが第１の抵抗器と第２の抵抗器との間に結合され、前記第１の抵抗器が前記キャパシタのアノードにもまた結合され、前記第２の抵抗器が前記接地に結合される、前記第１の隔離スイッチと、
前記コンパレータの負の入力に結合される第２の隔離スイッチであって、前記第２の隔離スイッチのドレインが第３の抵抗器と第４の抵抗器とに結合され、前記第３の抵抗器がまた信号電圧（ＶＤＲＶ）を表す信号に結合され、前記第４の抵抗器がまた前記第１のＧａＮ  ＦＥＴのソースに結合される、システム。
【請求項１９】
請求項１８に記載のシステムであって、
前記コンパレータにより前記ＦＥＴをオフに駆動することが、前記キャパシタの電圧を浮遊させ、それにより、前記第１のＧａＮ  ＦＥＴのゲートとソースとの間の差を過駆動させない、システム。
【請求項２０】
請求項１８に記載のシステムであって、
前記ＢＣＣコントローラが、前記コンパレータの正の入力と前記コンパレータの負の入力との間の電圧差を実質的に一定に保つように構成される、システム。
【請求項２１】
請求項１８に記載のシステムであって、
前記システムがハーフブリッジ電圧整流器内に含む、システム。
【請求項２２】
請求項１８に記載のシステムであって、
前記第１のＧａＮ  ＦＥＴがハイサイドＧａＮ  ＦＥＴであり、前記第２のＧａＮ  ＦＥＴがローサイドＧａＮ  ＦＥＴである、システム。
【請求項２３】
請求項１７に記載のシステムであって、
前記システムが集積回路上に組み込まれる、システム。