(57)【要約】      （修正有）【課題】アナログ入力信号の全ての入力電圧範囲を精度良くデジタル信号に変換することができるアナログ／デジタル変換装置を提供する。【解決手段】基準電圧Ｖｍを生成する電圧生成回路２と、アナログ入力電圧Ｖｉｎと、基準電圧Ｖｍとの電位差を比較するコンパレータ３と、アナログ入力電圧Ｖｉｎを保持し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、アナログ入力電圧Ｖｉｎから予め設定された第１電圧を減算した第１出力電圧Ｖａを出力し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、アナログ入力電圧Ｖｉｎに予め設定された第２電圧を加算した第２出力電圧Ｖａを出力するサンプルホールド回路４と、第１出力電圧Ｖａと第１電圧とを加算した電圧に相当する第１デジタル出力信号１０７、または、第２出力電圧Ｖａから第２電圧を減算した電圧に相当する第２デジタル出力信号１０７を出力する変換回路５とを具備する。【選択図】図２
2013131813.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する電圧生成回路と、
アナログ入力電圧と、前記基準電圧との電位差を比較する第１比較回路と、
前記アナログ入力電圧を保持し、前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ入力電圧から予め設定された第１電圧を減算した第１出力電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ入力電圧に予め設定された第２電圧を加算した第２出力電圧を出力するサンプルホールド回路と、
前記アナログ入力電圧が前記基準電圧より高い場合、前記第１出力電圧と前記第１電圧とを加算した電圧に相当する第１デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第２出力電圧から前記第２電圧を減算した電圧に相当する第２デジタル出力信号を出力する変換回路と
を具備する
アナログ／デジタル変換装置。
【請求項２】
請求項１に記載のアナログ／デジタル変換装置であって、
前記サンプルホールド回路は、前記アナログ入力電圧を前記第２デジタル出力信号へ変換するための変換開始を表す変換信号に基づいて、保持している前記アナログ入力電圧を前記第１出力電圧又は前記第２出力電圧へ変換し、
前記変換回路は、前記変換信号に基づいて、前記第１出力電圧又は前記第２出力電圧を前記第２デジタル出力信号に変換する
アナログ／デジタル変換装置。
【請求項３】
請求項２に記載のアナログ／デジタル変換装置であって、
前記変換回路は、
前記変換信号に基づいて、所定のデジタル信号を出力する逐次比較レジスタと、
前記デジタル信号を表すアナログ電圧を生成するデジタル／アナログ変換回路と、
前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧から前記第１電圧を減算した第１比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧に前記第２電圧を加算した第２比較電圧を出力するアナログ演算回路と、
前記第１出力電圧と前記第１比較電圧、又は、前記第２出力電圧と前記第２比較電圧とを比較し、比較結果を表す第３出力信号を出力する第２比較回路と
を備え、
前記逐次比較レジスタは、前記第３出力信号と、前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第１デジタル出力信号又は前記第２デジタル出力信号を決定し、出力する
アナログ／デジタル変換装置。
【請求項４】
請求項３に記載のアナログ／デジタル変換装置であって、
前記アナログ演算回路は、
前記アナログ電圧から前記第１電圧を減算した前記第１比較電圧を生成するアナログ減算器と、
前記アナログ電圧と前記第２電圧とを加算した前記第２比較電圧を生成するアナログ加算器と、
一方の端子が前記アナログ減算器に接続し、他方の端子が前記第２比較回路に接続する第１スイッチと、
一方の端子が前記アナログ加算器に接続し、他方の端子が前記第２比較回路に接続する第２スイッチと、
前記変換信号と、前記第１比較回路の比較結果とを入力し、前記アナログ入力電圧が前記基準電圧より高い場合、前記第１スイッチをオンに制御し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第２スイッチをオンに制御する論理回路と
を備える
アナログ／デジタル変換装置。
【請求項５】
請求項２に記載のアナログ／デジタル変換装置であって、
前記変換回路は、
前記変換信号に基づいて、所定のデジタル信号を出力する逐次比較レジスタと、
前記デジタル信号を表すアナログ電圧を生成するデジタル／アナログ変換回路と、
前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧と、前記第１出力電圧に前記第１電圧を加算した電圧との差分に、更に第１電源電圧と前記基準電圧との差分を加算した第１比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧と、前記第２出力電圧から前記第２電圧を減算した電圧との差分に、更に前記基準電圧と第２電源電圧の差分を加算した第２比較電圧を出力するアナログ演算回路と、前記第１電源電圧は前記基準電圧より高く、前記第２電源電圧は前記基準電圧より低く、
前記第１比較電圧と前記基準電圧、又は、前記第２比較電圧と前記基準電圧とを比較し、比較結果を表す第３出力信号を出力する第３比較回路と
を備え、
前記逐次比較レジスタは、前記第３出力信号と、前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第１デジタル出力信号又は前記第２デジタル出力信号を決定し、出力する
アナログ／デジタル変換装置。
【請求項６】
請求項２に記載のアナログ／デジタル変換装置であって、
前記変換回路は、
前記変換信号に基づいて、前記第１出力電圧又は前記第２出力電圧を、デジタル値の第３デジタル出力信号に変換する変換部と、
前記アナログ入力電圧が前記基準電圧より高い場合、前記第３デジタル出力信号と前記第１電圧に相当するデジタル値とを加算した、前記アナログ入力電圧を表す前記第１デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第３デジタル出力信号から前記第２電圧に相当するデジタル値とを減算した、前記アナログ入力電圧を表す前記第２デジタル出力信号を出力するデジタル加減算器と
を備える
アナログ／デジタル変換装置。
【請求項７】
請求項１乃至６の何れか一項に記載のアナログ／デジタル変換装置であって、
前記サンプルホールド回路は、
一方の端子に前記アナログ入力電圧が印加される第３スイッチと、
一方の端子が前記第３スイッチの他方の端子と接続する第１コンデンサと、
反転入力端子に前記第１コンデンサの他方の端子が接続し、非反転入力端子に前記基準電圧が印加され、出力端子が前記変換回路に接続するオペアンプと、
一方の端子が前記第３スイッチの他方の端子、及び、前記第１コンデンサの一方の端子に接続し、他方の端子が前記出力端子に接続する第４スイッチと、
一方の端子が前記反転入力端子、及び、前記第１コンデンサの他方の端子に接続し、他方の端子が前記出力端子に接続する第５スイッチと、
一方の端子が前記第１コンデンサの他方の端子、前記第５スイッチの一方の端子、及び、前記反転入力端子に接続し、他方の端子に前記基準電圧と、前記基準電圧より高い第３電源電圧と、前記基準電圧より低い第４電源電圧とのうちの何れかが印加される第２コンデンサと
を備え、
前記アナログ入力電圧を保持するとき、
前記第３スイッチ及び前記第５スイッチはオンに制御され、
前記第４スイッチはオフに制御され、
前記第２コンデンサの他方の端子は、前記基準電圧が印加され、
前記第１出力電圧又は前記第２出力電圧を出力するとき、
前記第３スイッチ及び前記第５スイッチはオフに制御され、
前記第４スイッチはオンに制御され、
前記第２コンデンサの他方の端子は、前記アナログ入力電圧が前記基準電圧より高い場合、前記第３電源電圧が印加され、前記アナログ入力電圧が前記基準電圧より低い場合、前記第４電源電圧が印加される
アナログ／デジタル変換装置。
【請求項８】
アナログ入力電圧を保持するステップと、
前記アナログ入力電圧と、基準電圧との電位差を比較するステップと、
前記比較するステップの比較結果に基づいて、前記アナログ入力電圧をデジタル出力信号に変換するステップと
を具備し、
前記変換するステップは、
前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ入力電圧から予め設定された第１電圧を減算した第１出力電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ入力電圧に予め設定された第２電圧を加算した第２出力電圧を出力するステップと、
前記アナログ入力電圧が前記基準電圧より高い場合、前記第１出力電圧と前記第１電圧とを加算した電圧に相当する第１デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第２出力電圧から前記第２電圧を減算した電圧に相当する第２デジタル出力信号を出力するステップと、
を備える
アナログ／デジタル変換方法。
【請求項９】
請求項８に記載のアナログ／デジタル変換方法であって、
前記変換するステップは、前記アナログ入力電圧を前記デジタル出力信号へ変換するための変換開始を表す変換信号に基づいて、変換を実行する
アナログ／デジタル変換方法。
【請求項１０】
請求項９に記載のアナログ／デジタル変換方法であって、
前記変換するステップは、
前記変換信号に基づいて、所定のデジタル信号を出力するステップと、
前記デジタル信号を表すアナログ電圧を生成するステップと、
前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧から前記第１電圧を減算した第１比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧に前記第２電圧を加算した第２比較電圧を出力するステップと、
前記第１出力電圧と前記第１比較電圧、又は、前記第２出力電圧と前記第２比較電圧を比較して、比較結果を表す第３出力信号を出力するステップと、
前記第３出力信号と前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第１デジタル出力信号又は前記第２デジタル出力信号を決定し、出力するステップと
を備える
アナログ／デジタル変換方法。
【請求項１１】
請求項１０に記載のアナログ／デジタル変換方法であって、
前記第１比較電圧又は前記第２比較電圧を出力するステップは、
前記アナログ電圧から前記第１電圧を減算した前記第１比較電圧を生成するステップと、
前記アナログ電圧と前記第２電圧とを加算した前記第２比較電圧を生成するステップと、
前記変換信号と、前記比較するステップの比較結果とを入力し、前記アナログ入力電圧が前記基準電圧より高い場合、前記第１比較電圧が出力されるように制御し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第２比較電圧が出力されるように制御するステップと
を備える
アナログ／デジタル変換方法。
【請求項１２】
請求項９に記載のアナログ／デジタル変換方法であって、
前記変換するステップは、
前記変換信号に基づいて、所定のデジタル信号を出力するステップと、
前記デジタル信号を表すアナログ電圧を生成するステップと、
前記アナログ入力電圧が前記基準電圧より高い場合、前記アナログ電圧と、前記第１出力電圧に前記第１電圧を加算した電圧との差分に、更に第１電源電圧と前記基準電圧との差分を加算した第１比較電圧を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記アナログ電圧と、前記第２出力電圧から前記第２電圧を減算した電圧との差分に、更に前記基準電圧と第２電源電圧の差分を加算した第２比較電圧を出力するステップと、前記第１電源電圧は前記基準電圧より高く、前記第２電源電圧は前記基準電圧より低く、
前記第１比較電圧と前記基準電圧、又は、前記第２比較電圧と前記基準電圧とを比較し、比較結果を表す第３出力信号を出力するステップと、
前記第３出力信号と前記デジタル信号とに基づいて、前記アナログ入力電圧を表す前記第１デジタル出力信号又は前記第２デジタル出力信号を決定し、出力するステップと
を備える
アナログ／デジタル変換方法。
【請求項１３】
請求項９に記載のアナログ／デジタル変換方法であって、
前記変換するステップは、
前記変換信号に基づいて、前記第１出力電圧又は前記第２出力電圧を、デジタル値の第３デジタル出力信号に変換するステップと、
前記アナログ入力電圧が前記基準電圧より高い場合、前記第３デジタル出力信号と前記第１電圧に相当するデジタル値とを加算した、前記アナログ入力電圧を表す前記第１デジタル出力信号を出力し、前記アナログ入力電圧が前記基準電圧より低い場合、前記第３デジタル出力信号から前記第２電圧に相当するデジタル値とを減算した、前記アナログ入力電圧を表す前記第２デジタル出力信号を出力するステップと
を備える
アナログ／デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ／デジタル変換に関する。
【背景技術】
【０００２】
Ａ／Ｄ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）コンバータは、温度センサ、圧力センサ、濃度センサおよびバッテリー電圧センサなど、各種のアナログ入力信号をデジタル値に変換する用途に用いられている。一般的にＡ／Ｄコンバータは、複数のアナログ入力信号の中から、マルチプレクサによって選択されたアナログ入力信号を入力してデジタル信号に変換している。マルチプレクサを用いるとＡ／Ｄコンバータの数を減らすことができるメリットがあるが、同一時刻で一つのＡ／Ｄコンバータに対して一つのアナログ入力信号しかサンプリングできないというデメリットもある。
また、Ａ／Ｄコンバータは、モータ制御技術の分野においても使用されている。このようなＡ／Ｄコンバータには、モータの回転角度を正確に把握するために、複数の角度センサからのアナログ出力を同一時刻でサンプリングしてＡ／Ｄ変換する要求などがある。
【０００３】
アナログ／デジタル変換に関して、特許文献１〜２が開示されている。
特許文献１（特開平１０−１３２３１号公報）にはアナログ／デジタルコンバータが開示されている。このアナログ／デジタルコンバータは、コンバータセルと、シフトレジスタとを具備している。コンバータセルは、サンプルホールド回路と、コンパレータと、容量Ｄ／Ａコンバータとを備える。サンプルホールド回路は、入力電圧をサンプリングしてホールドする。コンパレータは、サンプルホールド回路でホールドされたサンプル電圧を第１電圧と第２電圧の平均電圧である基準電圧と比較して、その結果を示す１ビットのビットデータを出力する。容量Ｄ／Ａコンバータは、サンプル電圧が基準電圧より高いとき、サンプル電圧から基準電圧を減算して２倍に増幅した電圧を入力電圧としてサンプルホールド回路に帰還させる。また、容量Ｄ／Ａコンバータは、サンプル電圧が基準電圧より低いとき、サンプル電圧を２倍に増幅した電圧を入力電圧としてサンプルホールド回路に帰還させる。このようなコンバータセルを備えるアナログ／デジタルコンバータによれば、分解能を高くしても、小さいチップ面積のＩＣが可能になるとされている。
【０００４】
特許文献２（特開平０４−１２７７２０号公報）のＡ／Ｄ変換回路は、Ｓ／Ｈ（Ｓａｍｐｌｅ  ａｎｄ  Ｈｏｌｄ）部と、第１の基準電圧発生部と、減算部と、カウンタと、第２の基準電圧発生部と、マルチプレクサと、コンパレータと、エンコーダとを備える。
Ｓ／Ｈ部は、入力アナログ信号を一定期間保持する。減算部は、Ｓ／Ｈ部の出力と、第１の基準電圧発生部が発生する第１の基準電圧との差をとる。マルチプレクサは、カウンタが発生するデジタル符号に基づいて、減算部からのアナログ信号を切換える。コンパレータは、マルチプレクサからのアナログ信号と、第２の基準電圧発生部が発生する第２の基準電圧とを比較する。エンコーダは、コンパレータからのデジタル信号を２進符号化する。このようなＡ／Ｄ変換回路は、コンパレータ数を増加することなく、Ａ／Ｄ変換の分解能を高めることができるとされている。
【０００５】
その他、本発明に関連する技術として、特許文献３（特開平１０−２７０９５５号公報）には、演算増幅回路の出力電圧範囲を拡大できる半導体装置が開示されている。この半導体装置は、出力電圧に応じて、演算増幅回路の出力段の機能がＮＰＮトランジスタのエミッタホロワ回路と、ＰＮＰトランジスタのエミッタホロワ回路に切り替わることを特徴としている。このような半導体装置によれば、最低電源電圧から高電位側電源電圧までの出力電圧範囲で出力できるとされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１３２３１号公報
【特許文献２】特開平０４−１２７７２０号公報
【特許文献３】特開平１０−２７０９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１は、特許文献１のアナログ／デジタルコンバータにおける、コンバータセル２００の回路図である。このコンバータセル２００は、サンプルホールド回路２１０と、コンパレータ２２０と、容量Ｄ／Ａコンバータ２３０とを備えている。ここで、サンプルホールド回路２１０は、アナログ入力信号Ｖｉｎのサンプリングとホールドを行う回路であり、オペアンプ２１１とコンデンサＣ２０１とを有している。詳細には、オペアンプ２１１の非反転入力端がスイッチＳＷ２０１を介してアナログ入力電圧Ｖｉｎの入力端２０１ａに接続され、出力端が反転入力端に帰還されている。そして、このオペアンプ２１１の非反転入力端とスイッチＳＷ２０１との間にコンデンサＣ２０１が接続されている。また、このコンデンサＣ２０１は、スイッチＳＷ２０２を介して容量Ｄ／Ａコンバータ２３０の出力側に接続されている。
【０００８】
コンパレータ２２０は、オペアンプ２１１からの出力電圧Ｖａ（サンプル電圧）を、第１電圧Ｖｒｂと第２電圧Ｖｒｔとの平均電圧である基準電圧Ｖｍと比較し、出力電圧Ｖａが基準電圧Ｖｍよりも大きいときに、「１」のビットデータＱを出力し、出力電圧Ｖａが基準電圧Ｖｍよりも小さいときに、「０」のビットデータＱを出力するように動作する。しかし、オペアンプには一般的に出力電圧範囲に制限があるため、特許文献１のサンプルホールド回路２１０では、オペアンプ２１１の動作用の低位側電源電圧や高位側電源電圧の付近を精度良くサンプリング及びホールドすることはできない。つまり、このようなコンバータセル２００では、アナログ入力信号Ｖｉｎの全ての入力電圧範囲を精度良くＡ／Ｄ変換することができない問題がある。回路構成の変更やトランジスタサイズの見直しにより、オペアンプ２１１の出力電圧範囲を広げることは可能ではある。しかし、それらに基づいて制限を完全になくすことは困難である。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明のアナログ／デジタル変換装置（１）は、基準電圧（Ｖｍ）を生成する電圧生成回路（２）と、アナログ入力電圧（Ｖｉｎ）と、基準電圧（Ｖｍ）との電位差を比較する第１比較回路（３）と、アナログ入力電圧（Ｖｉｎ）を保持し、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より高い場合、アナログ入力電圧（Ｖｉｎ）から予め設定された第１電圧を減算した第１出力電圧（Ｖａ）を出力し、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より低い場合、アナログ入力電圧（Ｖｉｎ）に予め設定された第２電圧を加算した第２出力電圧（Ｖａ）を出力するサンプルホールド回路（４）と、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より高い場合、第１出力電圧（Ｖａ）と第１電圧とを加算した電圧に相当する第１デジタル出力信号（１０７、１３１）を出力し、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より低い場合、第２出力電圧（Ｖａ）から第２電圧を減算した電圧に相当する第２デジタル出力信号（１０７、１３１）を出力する変換回路（５）とを具備する。
【００１１】
本発明のアナログ／デジタル変換方法は、アナログ入力電圧（Ｖｉｎ）を保持するステップと、アナログ入力電圧（Ｖｉｎ）と、基準電圧（Ｖｍ）との電位差を比較するステップと、比較するステップの比較結果に基づいて、アナログ入力電圧（Ｖｉｎ）をデジタル出力信号（１０７、１３１）に変換するステップとを具備する。変換するステップは、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より高い場合、アナログ入力電圧（Ｖｉｎ）から予め設定された第１電圧を減算した第１出力電圧（Ｖａ）を出力し、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より低い場合、アナログ入力電圧（Ｖｉｎ）に予め設定された第２電圧を加算した第２出力電圧（Ｖａ）を出力するステップと、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より高い場合、第１出力電圧（Ｖａ）と第１電圧とを加算した電圧に相当する第１デジタル出力信号（１０７、１３１）を出力し、アナログ入力電圧（Ｖｉｎ）が基準電圧（Ｖｍ）より低い場合、第２出力電圧（Ｖａ）から第２電圧を減算した電圧に相当する第２デジタル出力信号（１０７、１３１）を出力するステップとを備える。
【発明の効果】
【００１２】
本発明のアナログ／デジタル変換装置は、オペアンプの出力電圧範囲の制限に係らず、アナログ入力信号の全ての入力電圧範囲を精度良くデジタル信号に変換することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１のアナログ／デジタルコンバータにおける、コンバータセル２００の回路図である。
【図２】図２は、本発明のアナログ／デジタル変換装置（以降、Ａ／Ｄ変換装置と称する）１の構成を示すブロック図である。
【図３】図３は、サンプルホールド回路４の回路図である。
【図４】図４は、Ａ／Ｄコンバータ５の回路図である。
【図５】図５は、本発明の第１の実施の形態によるアナログ／デジタル変換装置１のアナログ／デジタル変換方法を示したフローチャートである。
【図６】図６は、本発明の第１の実施の形態によるアナログデジタル変換装置１のアナログデジタル変換方法を示すタイミングチャートである。
【図７Ａ】図７Ａは、オペアンプの入出力電圧特性を示す図である。
【図７Ｂ】図７Ｂは、本発明のサンプルホールド回路４の入出力電圧特性を示す図である。
【図７Ｃ】図７Ｃは、Ａ／Ｄ変換装置１の入出力特性を示す図である。
【図８】図８は、本発明の第２の実施の形態によるＡ／Ｄ変換装置１ａの構成を示すブロック図である。
【図９】図９は、Ａ／Ｄコンバータ５ａの回路図である。
【図１０】図１０は、本発明の第２の実施の形態によるアナログ／デジタル変換装置１ａのアナログ／デジタル変換方法を示したフローチャートである。
【図１１】図１１は、本発明の第２の実施の形態によるアナログデジタル変換装置１ａのアナログデジタル変換方法を示すタイミングチャートである。
【図１２】図１２は、本発明の第３の実施の形態によるＡ／Ｄ変換装置１ｂの構成を示すブロック図である。
【図１３】図１３は、Ａ／Ｄコンバータ５ｂの回路図である。
【図１４】図１４は、本発明の第３の実施の形態によるアナログ／デジタル変換装置１ｂのアナログ／デジタル変換方法を示したフローチャートである。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して本発明の実施の形態によるアナログ／デジタル変換装置を説明する。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。図２は、本発明のアナログ／デジタル変換装置（以降、Ａ／Ｄ変換装置と称する）１の構成を示すブロック図である。図２を参照すると、Ａ／Ｄ変換装置１は、電圧生成回路２と、比較回路（以降、コンパレータと称する）３と、サンプルホールド回路４と、アナログ／デジタル変換回路（以降、Ａ／Ｄコンバータと称する）５とを具備する。
【００１６】
電圧生成回路２は基準電圧Ｖｍの基準信号１０４を生成し、コンパレータ３、サンプルホールド回路４、及びＡ／Ｄコンバータ５に出力する。
【００１７】
コンパレータ３は、非反転入力端子（正側）が端子１３に接続し、反転入力端子（負側）が電圧生成回路２に接続し、出力端子がサンプルホールド回路４及びＡ／Ｄコンバータ５に接続する。コンパレータ３は、端子１３を介してアナログ入力信号１０３のアナログ入力電圧Ｖｉｎを非反転入力端子に入力し、基準電圧Ｖｍを反転入力端子に入力する。コンパレータ３は、アナログ入力電圧Ｖｉｎと基準電圧Ｖｍとの電位差を比較し、比較の結果を表す比較結果１０５をサンプルホールド回路４及びＡ／Ｄコンバータ５に出力する。コンパレータ３は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高いことを表す比較結果１０５（以降、「１」の比較結果１０５と称する）を出力し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低いことを表す比較結果１０５（以降、「０」の比較結果１０５と称する）を出力する。
【００１８】
サンプルホールド回路４は、電圧生成回路２、コンパレータ３、Ａ／Ｄコンバータ５、端子１１、端子１２、及び端子１３に接続する。サンプルホールド回路４は、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎをサンプリング及びホールドする。詳細には、サンプルホールド回路４は、端子１２を介してサンプリングの実行を表すサンプリング信号１０２（以降、「１」のサンプリング信号１０２と称する）、又は、サンプリングの非実行を表すサンプリング信号１０２（以降、「０」のサンプリング信号１０２と称する）を受け取る。サンプルホールド回路４は、「１」のサンプリング信号１０２を受け取ると、端子１３を介して受け取るアナログ入力信号１０３のアナログ入力電圧Ｖｉｎをサンプリングする。サンプルホールド回路４は、「０」のサンプリング信号１０２を受け取ると、アナログ入力電圧Ｖｉｎのサンプリングを終了し、受け取ったアナログ入力電圧Ｖｉｎを保持する（ホールド）。
【００１９】
更に、サンプルホールド回路４は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、保持しているアナログ入力電圧Ｖｉｎから予め設定された所定の第１電圧を減算した電圧Ｖａの出力信号１０６を出力し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、保持しているアナログ入力電圧Ｖｉｎに予め設定された所定の第２電圧を加算した電圧Ｖａの出力信号１０６を出力する。詳細には、サンプルホールド回路４は、サンプリング終了後に、端子１１を介してアナログ入力電圧Ｖｉｎをデジタル出力信号１０７へ変換するための変換開始を表す変換信号１０１（以降、「１」の変換信号１０１と称する）を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、サンプリングしたアナログ入力電圧Ｖｉｎから所定の第１電圧を減算した電圧Ｖａの出力信号１０６を出力する（変換）。一方、サンプルホールド回路４は、サンプリング終了後に、「１」の変換信号１０１を受け取り、更に、「０」の比較結果１０５を受け取ると、サンプリングしたアナログ入力電圧Ｖｉｎに所定の第２電圧を加算した電圧Ｖａの出力信号１０６を出力する（変換）。
【００２０】
Ａ／Ｄコンバータ５は、電圧生成回路２、コンパレータ３、サンプルホールド回路４、端子１０、端子１１、及び端子１４に接続する。Ａ／Ｄコンバータ５は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、つまり、端子１１を介して「１」の変換信号１０１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、出力信号１０６の電圧Ｖａと第１電圧とを加算した電圧に相当するデジタル出力信号１０７を生成（変換）し、出力する。また、Ａ／Ｄコンバータ５は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、つまり、端子１１を介して「１」の変換信号１０１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧に相当するデジタル出力信号１０７を生成（変換）し、出力する。即ち、Ａ／Ｄコンバータ５は、サンプルホールド回路４でアナログ入力電圧Ｖｉｎに加減算された第１電圧又は第２電圧を除いて、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎを、ｎビットのデジタル出力信号１０７として端子１４を介して出力する。
【００２１】
図３は、サンプルホールド回路４の回路図である。図３を参照すると、サンプルホールド回路４は、論理回路４１と、論理回路４２と、オペアンプ４３と、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４、スイッチＳＷ５、スイッチＳＷ６、コンデンサＣ１、及び、コンデンサＣ２を備える。ここでは、主に接続関係を説明し、詳細な動作は後述する。
【００２２】
論理回路４１は、変換信号１０１と比較結果１０５とを入力し、その出力でスイッチＳＷ３のオン／オフを制御する。論理回路４２は、変換信号１０１と、比較結果１０５の反転信号とを入力し、その出力でスイッチＳＷ４のオン／オフを制御する。
【００２３】
オペアンプ４３は、反転入力端子（負側）がノード４６を介してコンデンサＣ１、コンデンサＣ２、及び、スイッチＳＷ６に接続し、非反転入力端子（正側）が基準電圧Ｖｍの基準信号１０４を生成する電圧生成回路２に接続し、出力端子がノード４８を介してスイッチＳＷ５、スイッチＳＷ６、及びＡ／Ｄコンバータ５に接続する。オペアンプ４３の非反転入力端子には、基準電圧Ｖｍが印加される。
【００２４】
スイッチＳＷ１は、一方の端子が端子１３に接続し、他方の端子がノード４５を介してコンデンサＣ１及びスイッチＳＷ５に接続する。つまり、スイッチＳＷ１の一方の端子には、アナログ入力電圧Ｖｉｎが印加される。スイッチＳＷ１は、サンプリング信号１０２に基づいてオン／オフが制御される。
【００２５】
スイッチＳＷ２は、一方の端子が基準電圧Ｖｍの基準信号１０４を生成する電圧生成回路２に接続し、他方の端子がノード４７を介してコンデンサＣ２に接続する。スイッチＳＷ２は、サンプリング信号１０２に基づいてオン／オフが制御される。
【００２６】
スイッチＳＷ３は、一方の端子が基準電圧Ｖｍよりも高い電源電圧Ｖｄｄの入力端子に接続し、他方の端子がノード４７を介してコンデンサＣ２に接続する。スイッチＳＷ３は、論理回路４１に基づいてオン／オフが制御される。尚、電源電圧Ｖｄｄは、オペアンプ４３の動作用の高位側電源電圧（図示略）と同じであることが好ましいが、異なるものでもよい。
【００２７】
スイッチＳＷ４は、一方の端子が基準電圧Ｖｍよりも低いＧＮＤ電圧の入力端子に接続し、他方の端子がノード４７を介してコンデンサＣ２に接続する。スイッチＳＷ４は、論理回路４２に基づいてオン／オフが制御される。尚、ＧＮＤ電圧は、オペアンプ４３の動作用の低位側電源電圧（図示略）と同じであることが好ましいが、異なるものでもよい。
【００２８】
スイッチＳＷ５は、一方の端子がノード４５を介してスイッチＳＷ１及びコンデンサＣ１に接続し、他方の端子がノード４８を介してオペアンプ４３の出力端子に接続する。スイッチＳＷ５は、変換信号１０１に基づいてオン／オフが制御される。
【００２９】
スイッチＳＷ６は、一方の端子がノード４６を介してオペアンプ４３の反転入力端子、コンデンサＣ１、及びコンデンサＣ２に接続し、他方の端子がノード４８を介してオペアンプ４３の出力端子に接続する。スイッチＳＷ６は、サンプリング信号１０２に基づいてオン／オフが制御される。
【００３０】
コンデンサＣ１は、一方の端子がノード４５を介してスイッチＳＷ１及びスイッチＳＷ５に接続され、他方の端子がノード４６を介してコンデンサＣ２、スイッチＳＷ６、及びオペアンプ４３の反転入力端子に接続される。コンデンサＣ２は、一方の端子がノード４６を介してコンデンサＣ１、スイッチＳＷ６、及び、オペアンプ４３の反転入力端子に接続し、他方の端子がスイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ４と接続する。つまり、コンデンサＣ２の他方の端子には、基準電圧Ｖｍと、電源電圧Ｖｄｄと、ＧＮＤ電圧との何れかが印加される。
【００３１】
図４は、Ａ／Ｄコンバータ５の回路図である。図４を参照すると、Ａ／Ｄコンバータ５は、逐次比較レジスタ５１と、デジタル／アナログ変換回路（以降、Ｄ／Ａコンバータと称する）５２と、アナログ演算回路５３と、比較回路（以降、コンパレータと称する）５４とを備える。
【００３２】
逐次比較レジスタ５１は、クロック信号１００、変換信号１０１、及び、コンパレータ５４の出力信号１１３を入力する。逐次比較レジスタ５１は、２分木探査手法などの方法に基づいて、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎに相当するｎビットのデジタル出力信号１０７を決定し、出力する。詳細には、逐次比較レジスタ５１は、変換開始を表す「１」の変換信号１０１を受け取ると、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２に出力する。その後、逐次比較レジスタ５１は、コンパレータ５４の出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定し、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２に出力する。このようにして、逐次比較レジスタ５１は、ｎビットのデジタル信号１１０の各ビットを順々に決定していき、最終的に、逐次比較レジスタ５１は、アナログ入力電圧Ｖｉｎを表すｎビットのデジタル出力信号１０７を出力する。
【００３３】
Ｄ／Ａコンバータ５２は、逐次比較レジスタ５１のデジタル信号１１０をアナログに変換した、電圧Ｖｃのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２は、アナログ信号１１１をアナログ演算回路５３に出力する。
【００３４】
アナログ演算回路５３は、「１」の変換信号１０１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｃから第１電圧を減算した電圧Ｖｄの比較信号１１２をコンパレータ５４に出力する。第１電圧は、サンプルホールド回路４が、アナログ入力電圧Ｖｉｎから減算した所定の第１電圧である。一方、アナログ演算回路５３は、「１」の変換信号１０１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｃと第２電圧とを加算した電圧Ｖｄの比較信号１１２をコンパレータ５４に出力する。第２電圧は、サンプルホールド回路４が、アナログ入力電圧Ｖｉｎに加算した所定の第２電圧である。
【００３５】
アナログ演算回路５３の詳細を説明すると、アナログ演算回路５３は、論理回路５５、論理回路５６と、アナログ加算器５７と、アナログ減算器５８と、スイッチＳＷ１０と、スイッチＳＷ１１とを備える。
【００３６】
論理回路（５５、５６）は、「１」の変換信号１０１と、「１」又は「０」の比較結果１０５とを入力し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、スイッチＳＷ１１をオンに制御し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、スイッチＳＷ１０をオンに制御する。詳細には、論理回路５５は、変換信号１０１と、比較結果１０５の反転信号とを入力し、その出力でスイッチＳＷ１０のオン／オフを制御する。論理回路５６は、変換信号１０１と、比較結果１０５とを入力し、その出力でスイッチＳＷ１１を制御する。
【００３７】
アナログ加算器５７は、Ｄ／Ａコンバータ５２のアナログ信号１１１を入力し、アナログ信号１１１の電圧Ｖｃと第２電圧とを加算した、電圧Ｖｄの比較信号１１２を生成する。アナログ加算器５７は、基準電圧Ｖｍも入力されており、基準電圧Ｖｍに基づいて第２電圧を算出する。但し、アナログ加算器５７は、基準電圧Ｖｍを入力せず、予め第２電圧を保持するように構成されていてもよい。アナログ加算器５７は、スイッチＳＷ１０がオンのとき、電圧Ｖｄの比較信号１１２をコンパレータ５４の非反転入力端子に出力する。
【００３８】
アナログ減算器５８は、Ｄ／Ａコンバータ５２のアナログ信号１１１を入力し、アナログ信号１１１の電圧Ｖｃから第１電圧を減算した電圧Ｖｄの比較信号１１２を生成する。アナログ減算器５８は、基準電圧Ｖｍも入力されており、基準電圧Ｖｍに基づいて第１電圧を算出する。但し、アナログ減算器５８は、基準電圧Ｖｍを入力せず、予め第１電圧を保持するように構成されていてもよい。アナログ減算器５８は、スイッチＳＷ１１がオンのとき、電圧Ｖｄの比較信号１１２をコンパレータ５４の非反転入力端子に出力する。
【００３９】
スイッチＳＷ１０は、一方の端子がアナログ加算器５７に接続し、他方の端子がノード６１を介してコンパレータ５４の非反転入力端子に接続する。スイッチＳＷ１０は、論理回路５５に基づいてオン／オフが制御される。スイッチＳＷ１１は、一方の端子がアナログ減算器５８に接続し、他方の端子がノード６１を介してコンパレータ５４の非反転入力端子に接続する。スイッチＳＷ１１は、論理回路５６に基づいてオン／オフが制御される。
【００４０】
コンパレータ５４は、非反転入力端子がノード６１を介してアナログ演算回路５３に接続し、反転入力端子がサンプルホールド回路４に接続する。コンパレータ５４は、比較信号１１２の電圧Ｖｄと、出力信号１０６の電圧Ｖａとを入力する。コンパレータ５４は、出力信号１０６の電圧Ｖａと、比較信号１１２の電圧Ｖｄとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１に出力する。前述したように、比較信号１１２の電圧Ｖｄは、アナログ信号１１１の電圧Ｖｃから、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎから減算された第１電圧分が同様に減算された電圧、又は、アナログ信号１１１の電圧Ｖｃに、アナログ入力電圧Ｖｉｎに加算された第２電圧分が同様に加算された電圧である。従って、コンパレータ５４は、Ｄ／Ａコンバータ５２のアナログ信号１１１の電圧Ｖｃと、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎとを比較していることになる。
【００４１】
図５は、本発明の第１の実施の形態によるアナログ／デジタル変換装置１のアナログ／デジタル変換方法を示したフローチャートである。図６は、本発明の第１の実施の形態によるアナログデジタル変換装置１のアナログデジタル変換方法を示すタイミングチャートである。図５及び図６を参照しながら、本発明によるアナログ／デジタル変換方法を説明する。
【００４２】
ステップＳ０１（図６の時刻ｔ１）：
Ａ／Ｄ変換装置１は、端子１０を介してクロック信号１００を受け取り、端子１１を介して変換を開始しないことを表す「０」の変換信号１０１を受け取り、端子１２を介してサンプリングの非実行を表す「０」のサンプリング信号１０２を受け取り、端子１３を介してアナログ入力電圧Ｖｉｎのアナログ入力信号１０３を受け取る。
【００４３】
サンプルホールド回路４は、「０」のサンプリング信号１０２に基づいて、スイッチＳＷ１、スイッチＳＷ２、及びスイッチＳＷ６をオフに制御し、「０」の変換信号１０１に基づいてスイッチＳＷ５をオフに制御する。更に、サンプルホールド回路４の論理回路４１は、「０」の変換信号１０１に基づいて、スイッチＳＷ３をオフに制御し、論理回路４２は、「０」の変換信号１０１に基づいて、スイッチＳＷ４をオフに制御する。
【００４４】
Ａ／Ｄコンバータ５の逐次比較レジスタ５１は、「０」の変換信号１０１に基づいて待機中である。
【００４５】
ステップＳ０２（図６の時刻ｔ２）：
Ａ／Ｄ変換装置１は、サンプリングの実行を表す「１」のサンプリング信号１０２を受け取る。サンプルホールド回路４は、「１」のサンプリング信号１０２を受け取ると、端子１３を介して受け取るアナログ入力信号１０３のアナログ入力電圧Ｖｉｎのサンプリングを開始する。詳細には、サンプルホールド回路４は、「１」のサンプリング信号１０２に基づいて、スイッチＳＷ１、スイッチＳＷ２、及びスイッチＳＷ６をオンに制御する。尚、スイッチＳＷ３、スイッチＳＷ４、スイッチＳＷ５は、オフのままである。尚、電圧Ｖｂは、ノード４５の電圧を表している。
【００４６】
コンデンサＣ１は、ノード４５に接続する一方の端子にアナログ入力電圧Ｖｉｎが印加され、ノード４６に接続する他方の端子に基準電圧Ｖｍが印加される。ここでは、オペアンプ４３のゲインは十分高いものとする。従って、コンデンサＣ１の容量をＣ１として、コンデンサＣ１に蓄えられる電荷量をＱ１とすると、Ｑ１は式（１）で表される。
Ｑ１＝Ｃ１×（Ｖｉｎ−Ｖｍ）    ・・・・・式（１）
【００４７】
コンデンサＣ２は、ノード４６に接続する一方の端子と、ノード４７に接続する他方の端子とに、基準電圧Ｖｍが印加される。従って、コンデンサＣ２の容量をＣ２として、コンデンサＣ２に蓄えられる電荷量をＱ２とすると、Ｑ２は式（２）で表される。
Ｑ２＝Ｃ２×（Ｖｍ−Ｖｍ）＝０  ・・・・・式（２）
【００４８】
ステップＳ０３（図６の時刻ｔ３）：
Ａ／Ｄ変換装置１は、サンプリングの非実行を表す「０」のサンプリング信号１０２を受け取る。サンプルホールド回路４は、「０」のサンプリング信号１０２を受け取ると、端子１３を介して受け取るアナログ入力信号１０３のアナログ入力電圧Ｖｉｎのサンプリングを終了し、受け取ったアナログ入力電圧Ｖｉｎを保持する（ホールド）。詳細には、サンプルホールド回路４は、「０」のサンプリング信号１０２に基づいて、スイッチＳＷ１、スイッチＳＷ２、及びスイッチＳＷ６をオンからオフに制御する。尚、スイッチＳＷ３、スイッチＳＷ４、スイッチＳＷ５は、オフのままである。
【００４９】
コンパレータ３は、アナログ入力電圧Ｖｉｎと基準電圧Ｖｍとの電位差を比較し、比較の結果を表す比較結果１０５をサンプルホールド回路４及びＡ／Ｄコンバータ５に出力する。図６の例では、コンパレータ３は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高いと判定し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高いことを表す「１」の比較結果１０５を出力する。
【００５０】
ステップＳ０４（図６の時刻ｔ４）：
Ａ／Ｄ変換装置１は、変換開始を表す「１」の変換信号１０１を受け取り、Ａ／Ｄ変換動作を開始する。
【００５１】
ステップＳ０５（図６の時刻ｔ４）：
サンプルホールド回路４は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、アナログ入力電圧Ｖｉｎを低い側にシフトさせる。詳細には、サンプルホールド回路４は、サンプリング終了後に、「１」の変換信号１０１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、サンプリングしたアナログ入力電圧Ｖｉｎから所定の第１電圧を減算した電圧Ｖａの出力信号１０６を出力する。
【００５２】
図６の例では、サンプルホールド回路４は、「１」の変換信号１０１に基づいてスイッチＳＷ５をオンに制御する。更に、アナログ入力電圧Ｖｉｎは基準電圧Ｖｍより高いため、サンプルホールド回路４の論理回路４１は、「１」の変換信号１０１と、「１」の比較結果１０５とに基づいて、スイッチＳＷ３をオンに制御する。ここで、スイッチＳＷ６がオフ状態であるため、コンデンサＣ１及びコンデンサＣ２に蓄えられた電荷量のＱ１及びＱ２は保持される。コンデンサＣ１は、ノード４５に接続する端子がノード４８を介して電圧Ｖａの出力信号１０６に接続される。コンデンサＣ２は、ノード４７に接続する端子がスイッチＳＷ３を介して電源電圧Ｖｄｄに接続される。従って、式（３）が成り立つ。尚、ここでもオペアンプ４３のゲインは十分高いとしており、以降も同様である。
Ｑ１＋Ｑ２＝Ｃ１×（Ｖｉｎ−Ｖｍ）＝Ｃ１×（Ｖａ−Ｖｍ）＋Ｃ２×（Ｖｄｄ−Ｖｍ）  ・・・・・式（３）
式（３）よりオペアンプ４３の出力信号１０６の電圧Ｖａは式（４）で表される。
Ｖａ＝Ｖｉｎ−Ｃ２／Ｃ１×（Ｖｄｄ−Ｖｍ）・・・・・式（４）
式（４）は、Ｃ２／Ｃ１×（Ｖｄｄ−Ｖｍ）の電圧分、アナログ入力電圧Ｖｉｎを低くシフトしたことを表している。即ち、この電圧分が第１電圧であって、第１電圧はコンデンサＣ１とコンデンサＣ２の容量比に基づいて決定される。
【００５３】
ステップＳ０６
一方、サンプルホールド回路４は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、アナログ入力電圧Ｖｉｎを高い側にシフトさせる。詳細には、サンプルホールド回路４は、サンプリング終了後に、「１」の変換信号１０１を受け取り、更に、「０」の比較結果１０５を受け取ると、サンプリングしたアナログ入力電圧Ｖｉｎに所定の第２電圧を加算した電圧Ｖａの出力信号１０６を出力する。
【００５４】
この場合、サンプルホールド回路４は、「１」の変換信号１０１に基づいてスイッチＳＷ５をオンに制御する。更に、アナログ入力電圧Ｖｉｎは基準電圧Ｖｍより低いため、サンプルホールド回路４の論理回路４２は、「１」の変換信号１０１と、「０」の比較結果１０５とに基づいて、スイッチＳＷ４をオンに制御する。前述のステップＳ０５と同様に、スイッチＳＷ６がオフ状態であるため、コンデンサＣ１及びコンデンサＣ２に蓄えられた電荷量のＱ１及びＱ２は保持される。コンデンサＣ１は、ノード４５に接続する端子がノード４８を介して電圧Ｖａの出力信号１０６に接続される。コンデンサＣ２は、ノード４７に接続する端子がスイッチＳＷ４を介してＧＮＤ電圧に接続される。従って、式（５）が成り立つ。
Ｑ１＋Ｑ２＝Ｃ１×（Ｖｉｎ−Ｖｍ）＝Ｃ１×（Ｖａ−Ｖｍ）＋Ｃ２×（０−Ｖｍ）  ・・・・・式（５）
式（５）よりオペアンプ４３の出力信号１０６の電圧Ｖａは式（６）で表される。
Ｖａ＝Ｖｉｎ＋Ｃ２／Ｃ１×Ｖｍ  ・・・・・式（６）
式（６）は、Ｃ２／Ｃ１×Ｖｍの電圧分、アナログ入力電圧Ｖｉｎを高くシフトしたことを表している。即ち、この電圧分が第２電圧であって、第２電圧はコンデンサＣ１とコンデンサＣ２の容量比に基づいて決定される。
【００５５】
図７Ａは、オペアンプの入出力電圧特性を示す図である。入力電圧範囲として低電位側電源電圧から高電位側電源電圧までの全電源電圧範囲を与えると、オペアンプは低位側電源電圧付近と高位側電源電圧付近は出力することができず、出力電圧範囲は図７Ａに示したようになる。一方、本発明のサンプルホールド回路４は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合には、式（４）に示したようにアナログ入力電圧ＶｉｎをＣ２／Ｃ１×（Ｖｄｄ−Ｖｍ）の電圧分低くシフトし、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合には、式（６）に示したようにアナログ入力電圧ＶｉｎをＣ２／Ｃ１×Ｖｍの電圧分高くシフトする。図７Ｂは、本発明のサンプルホールド回路４の入出力電圧特性を示す図である。図７Ｂに示すように、本発明のサンプルホールド回路４は、オペアンプの出力電圧範囲の制限を受けずに出力できる効果を奏する。
【００５６】
ステップＳ０７（図６の時刻ｔ４〜ｔ６）：
Ａ／Ｄコンバータ５は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、アナログ信号１１１の電圧Ｖｃを低い側にシフトさせてＡ／Ｄ変換を行なう。詳細には、逐次比較レジスタ５１は、「１」の変換信号１０１を受け取ると、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２に出力する。Ｄ／Ａコンバータ５２は、逐次比較レジスタ５１のデジタル信号１１０をアナログに変換した、電圧Ｖｃのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２は、アナログ信号１１１をアナログ演算回路５３に出力する。アナログ演算回路５３は、「１」の変換信号１０１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｃから第１電圧を減算した電圧Ｖｄの比較信号１１２をコンパレータ５４に出力する。つまり、Ａ／Ｄコンバータ５は、アナログ信号１１１の電圧Ｖｃを低い側にシフトさせてＡ／Ｄ変換を行なう。
【００５７】
アナログ演算回路５３の詳細を説明する。論理回路５５は、「１」の変換信号１０１と、「１」の比較結果１０５の反転信号とに基づいて、スイッチＳＷ１０をオフに制御する。論理回路５６は、「１」の変換信号１０１と、「１」の比較結果１０５とに基づいて、スイッチＳＷ１１をオンに制御する。
【００５８】
アナログ加算器５７は、Ｄ／Ａコンバータ５２のアナログ信号１１１を入力し、アナログ信号１１１の電圧Ｖｃと第２電圧とを加算した電圧Ｖｄの比較信号１１２を生成する。アナログ加算器５７は、基準電圧Ｖｍも入力されており、基準電圧Ｖｍに基づいてＣ２／Ｃ１×Ｖｍに相当する第２電圧を算出する。ここでは、アナログ加算器５７は、スイッチＳＷ１０がオフであるため、電圧Ｖｄの比較信号１１２をコンパレータ５４の非反転入力端子に出力しない。
【００５９】
アナログ減算器５８は、Ｄ／Ａコンバータ５２のアナログ信号１１１を入力し、アナログ信号１１１の電圧Ｖｃから第１電圧を減算した電圧Ｖｄの比較信号１１２を生成する。アナログ減算器５８は、基準電圧Ｖｍも入力されており、基準電圧Ｖｍに基づいてＣ２／Ｃ１×（Ｖｄｄ−Ｖｍ）に相当する第１電圧を算出する。アナログ減算器５８は、スイッチＳＷ１１がオンであるため、電圧Ｖｄの比較信号１１２をコンパレータ５４の非反転入力端子に出力する。
【００６０】
コンパレータ５４は、ノード６１を介して比較信号１１２の電圧Ｖｄを入力し、出力信号１０６の電圧Ｖａを入力する。コンパレータ５４は、出力信号１０６の電圧Ｖａと、比較信号１１２の電圧Ｖｄとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１に出力する。比較信号１１２の電圧Ｖｄと、出力信号１０６の電圧Ｖａとは、共に第１電圧分が減算されたものである。従って、コンパレータ５４は、Ｄ／Ａコンバータ５２のアナログ信号１１１の電圧Ｖｃと、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎとを比較していることになる。
【００６１】
逐次比較レジスタ５１は、コンパレータ５４の出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定する。逐次比較レジスタ５１は、クロック信号１００に基づいて、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２に出力する。以降も同様に、逐次比較レジスタ５１は、ｎビットのデジタル信号１１０の各ビットを順々に決定していく。
【００６２】
ステップＳ０８：
一方、Ａ／Ｄコンバータ５は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、アナログ信号１１１の電圧Ｖｃを低い側にシフトさせてＡ／Ｄ変換を行なう。詳細には、逐次比較レジスタ５１は、「１」の変換信号１０１を受け取ると、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２に出力する。Ｄ／Ａコンバータ５２は、逐次比較レジスタ５１のデジタル信号１１０をアナログに変換した、電圧Ｖｃのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２は、アナログ信号１１１をアナログ演算回路５３に出力する。アナログ演算回路５３は、「１」の変換信号１０１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｃに第２電圧を加算した電圧Ｖｄの比較信号１１２をコンパレータ５４に出力する。つまり、Ａ／Ｄコンバータ５は、アナログ信号１１１の電圧Ｖｃを高い側にシフトさせてＡ／Ｄ変換を行なう。
【００６３】
アナログ演算回路５３の詳細を説明する。論理回路５５は、「１」の変換信号１０１と、「０」の比較結果１０５の反転信号とに基づいて、スイッチＳＷ１０をオンに制御する。論理回路５６は、「１」の変換信号１０１と、「０」の比較結果１０５とに基づいて、スイッチＳＷ１１をオフに制御する。
【００６４】
アナログ加算器５７は、スイッチＳＷ１０がオンであるため、アナログ信号１１１の電圧Ｖｃと第２電圧とを加算した電圧Ｖｄの比較信号１１２を、コンパレータ５４の非反転入力端子に出力する。
【００６５】
アナログ減算器５８は、スイッチＳＷ１１がオフであるため、アナログ信号１１１の電圧Ｖｃから第１電圧を減算した電圧Ｖｄの比較信号１１２をコンパレータ５４の非反転入力端子に出力しない。
【００６６】
コンパレータ５４は、ノード６１を介して比較信号１１２の電圧Ｖｄを入力し、出力信号１０６の電圧Ｖａを入力する。コンパレータ５４は、出力信号１０６の電圧Ｖａと、比較信号１１２の電圧Ｖｄとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１に出力する。比較信号１１２の電圧Ｖｄと、出力信号１０６の電圧Ｖａとは、共に第２電圧分が加算されたものである。従って、コンパレータ５４は、Ｄ／Ａコンバータ５２のアナログ信号１１１の電圧Ｖｃと、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎとを比較していることになる。
【００６７】
逐次比較レジスタ５１は、コンパレータ５４の出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定する。逐次比較レジスタ５１は、クロック信号１００に基づいて、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２に出力する。以降も同様に、逐次比較レジスタ５１は、ｎビットのデジタル信号１１０の各ビットを順々に決定していく。
【００６８】
ステップＳ０９：
逐次比較レジスタ５１は、アナログ入力電圧Ｖｉｎを表すｎビットのデジタル出力信号１０７を、端子１４を介して出力する。アナログ加算器５７の加算量はＣ２／Ｃ１×Ｖｍであり、アナログ減算器５８の減残量はＣ２／Ｃ１×（Ｖｄｄ−Ｖｍ）であるため、サンプルホールド回路４でシフトしたシフト量と同じとなり、アナログ入力電圧Ｖｉｎはシフトも加減算もされずにそのままの電圧でＡ／Ｄ変換されたのと同じ結果となる。このように、Ａ／Ｄコンバータ５は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、出力信号１０６の電圧Ｖａに第１電圧を加算した電圧に相当するデジタル出力信号１０７に変換し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧に相当するデジタル出力信号１０７に変換する。図７Ｃは、Ａ／Ｄ変換装置１の入出力特性を示す図である。このように、本発明のＡ／Ｄ変換装置１は、オペアンプの出力電圧範囲の制限を受けずにＡ／Ｄ変換することができる。
【００６９】
以上のように、本発明のＡ／Ｄ変換装置１は、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍよりも高い場合、サンプルホールド回路４でアナログ入力電圧Ｖｉｎを低くシフトし、後段のＡ／Ｄコンバータ５にて変換の基準となるＤ／Ａコンバータ５２のアナログ信号１１１の電圧Ｖｃを低い方にシフトさせることで最終的なデジタル出力信号１０７を出力している。一方、Ａ／Ｄ変換装置１は、アナログ入力電圧Ｖｉｎのレベルが基準電圧Ｖｍよりも低い場合、サンプルホールド回路４でアナログ入力電圧Ｖｉｎを高くシフトし、後段のＡ／Ｄコンバータ５にて変換の基準となるＤ／Ａコンバータ５２のアナログ信号１１１の電圧Ｖｃを高い方にシフトさせることで最終的なデジタル出力信号１０７を出力している。その結果、本発明のＡ／Ｄ変換装置１は、サンプルホールド回路４で使用するオペアンプ４３の出力電圧範囲の制限を受けずにＡ／Ｄ変換動作を行うことができ、低位側電源電圧から高位側電源電圧までの全電圧範囲において精度良くＡ／Ｄ変換動作を行うことができる。
【００７０】
（第２の実施の形態）
本発明の第２の実施の形態を説明する。第２の実施の形態のＡ／Ｄ変換装置は、Ａ／Ｄコンバータの構成が第１の実施の形態と異なる。図８は、本発明の第２の実施の形態によるＡ／Ｄ変換装置１ａの構成を示すブロック図である。図８を参照すると、Ａ／Ｄ変換装置１ａは、電圧生成回路２と、コンパレータ３と、サンプルホールド回路４と、Ａ／Ｄコンバータ５ａとを具備する。第１の実施の形態と同様の構成には、同じ符号を付して説明を省略する。
【００７１】
Ａ／Ｄコンバータ５ａは、電圧生成回路２、コンパレータ３、サンプルホールド回路４、端子１０、端子１１、及び端子１４に接続する。Ａ／Ｄコンバータ５ａは、第１の実施の形態のＡ／Ｄコンバータ５と同様に、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、つまり、端子１１を介して「１」の変換信号１０１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、出力信号１０６の電圧Ｖａと第１電圧とを加算した電圧に相当するデジタル出力信号１０７を生成し、出力する。また、Ａ／Ｄコンバータ５ａは、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、つまり、端子１１を介して「１」の変換信号１０１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧に相当するデジタル出力信号１０７を生成し、出力する。即ち、Ａ／Ｄコンバータ５ａは、第１の実施の形態のＡ／Ｄコンバータ５と同様に、サンプルホールド回路４でアナログ入力電圧Ｖｉｎに加減算された第１電圧又は第２電圧を除いて、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎを、ｎビットのデジタル出力信号１０７として端子１４を介して出力する。
【００７２】
図９は、Ａ／Ｄコンバータ５ａの回路図である。図９を参照すると、Ａ／Ｄコンバータ５ａは、逐次比較レジスタ５１ａと、Ｄ／Ａコンバータ５２ａと、アナログ演算回路５３ａと、コンパレータ５４ａと、スイッチＳＷ２２と、スイッチＳＷ３０とを備える。
【００７３】
逐次比較レジスタ５１ａは、クロック信号１００、変換信号１０１、及び、コンパレータ５４ａの出力信号１１３を入力する。逐次比較レジスタ５１ａは、第１の実施の形態の逐次比較レジスタ５１と同様に、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎに相当するｎビットのデジタル出力信号１０７を決定し、出力する。詳細には、逐次比較レジスタ５１ａは、変換開始を表す「１」の変換信号１０１を受け取ると、出力信号１０６の電圧Ｖａのサンプリング実行を表すＡＤサンプリング信号１２０（以降、「１」のＡＤサンプリング信号１２０と称する）、又は、出力信号１０６の電圧Ｖａのサンプリング非実行を表すＡＤサンプリング信号１２０（以降、「０」のＡＤサンプリング信号１２０と称する）を、アナログ演算回路５３ａ、スイッチＳＷ２２、及びスイッチＳＷ３０に出力する。ここでは、逐次比較レジスタ５１ａは、クロック信号１００と変換信号１０１とに基づいて、所定の時間（コンデンサＣ１０、コンデンサＣ１１の充電に必要な時間）をカウントした後に、ＡＤサンプリング信号１２０を「１」から「０」に変化させる。その後、逐次比較レジスタ５１ａは、ＡＤ変換開始を表すＡＤ変換信号１２１（以降、「１」のＡＤ変換信号１２１と称する）をアナログ演算回路５３ａに出力する。ここでは、逐次比較レジスタ５１ａは、ＡＤ変換信号１２１が「０」から「１」に変化するように制御する。
【００７４】
そして、逐次比較レジスタ５１ａは、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ａに出力する。その後、逐次比較レジスタ５１ａは、コンパレータ５４ａの出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定し、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ａに出力する。このようにして、逐次比較レジスタ５１ａは、ｎビットのデジタル信号１１０の各ビットを順々に決定していき、最終的に、逐次比較レジスタ５１ａは、アナログ入力電圧Ｖｉｎを表すｎビットのデジタル出力信号１０７を出力する。
【００７５】
Ｄ／Ａコンバータ５２ａは、逐次比較レジスタ５１ａのデジタル信号１１０をアナログに変換した、電圧Ｖｆのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２ａは、アナログ信号１１１をアナログ演算回路５３ａに出力する。
【００７６】
スイッチＳＷ２２は、一方の端子がノード８４を介して基準電圧Ｖｍの基準信号１０４を生成する電圧生成回路２に接続し、他方の端子がアナログ演算回路５３ａに接続する。スイッチＳＷ２２は、ＡＤサンプリング信号１２０に基づいてオン／オフが制御される。
【００７７】
スイッチＳＷ３０は、一方の端子がノード８５を介してアナログ演算回路５３ａに接続し、他方の端子がノード８６、８４を介して基準電圧Ｖｍの基準信号１０４を生成する電圧生成回路２に接続する。スイッチＳＷ３０は、ＡＤサンプリング信号１２０に基づいてオン／オフが制御される。
【００７８】
アナログ演算回路５３ａは、基準信号１０４、比較結果１０５、出力信号１０６、アナログ信号１１１、ＡＤサンプリング信号１２０、ＡＤ変換信号１２１を入力し、比較信号１２２をコンパレータ５４ａに出力する。詳細には、アナログ演算回路５３ａは、「１」のＡＤサンプリング信号１２０を受け取ると、出力信号１０６の電圧Ｖａをサンプリングし、「０」のＡＤサンプリング信号１２０を受け取るとサンプリングした出力信号１０６の電圧Ｖａを保持する。その後、アナログ演算回路５３ａは、「１」のＡＤ変換信号１２１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａに第１電圧を加算した電圧との差分に、更に電源電圧Ｖｄｄと基準電圧Ｖｍとの差分を加算した、電圧Ｖｅの比較信号１２２をコンパレータ５４ａに出力する。第１電圧は、サンプルホールド回路４が、アナログ入力電圧Ｖｉｎから減算した所定の第１電圧である。式で表すと式（７）として表すことができる。
Ｖｅ＝Ｖｆ−（Ｖａ＋第１電圧）＋（Ｖｄｄ−Ｖｍ）  ・・・（７）
【００７９】
一方、アナログ演算回路５３は、「１」のＡＤ変換信号１２１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧との差分に、更に基準電圧ＶｍとＧＮＤ電圧の差分を加算した電圧Ｖｅの比較信号１２２をコンパレータ５４ａに出力する。第２電圧は、サンプルホールド回路４が、アナログ入力電圧Ｖｉｎに加算した所定の第２電圧である。式で表すと式（８）として表すことができる。
Ｖｅ＝Ｖｆ−（Ｖａ−第２電圧）＋（０−Ｖｍ）  ・・・（８）
【００８０】
アナログ演算回路５３ａの詳細を説明すると、アナログ演算回路５３ａは、論理回路７１、論理回路７２、スイッチＳＷ２０、スイッチＳＷ２１、スイッチＳＷ２３、スイッチＳＷ２４、コンデンサＣ１０、及びコンデンサＣ１１を備える。
【００８１】
論理回路７１は、ＡＤ変換信号１２１と、比較結果１０５とを入力し、その出力でスイッチＳＷ２３のオン／オフを制御する。論理回路７２は、ＡＤ変換信号１２１と、比較結果１０５の反転信号とを入力し、その出力でスイッチＳＷ２４のオン／オフを制御する。
【００８２】
スイッチＳＷ２０は、一方の端子がサンプルホールド回路４に接続し、他方の端子がノード８０を介してコンデンサＣ１０に接続する。スイッチＳＷ２０は、ＡＤサンプリング信号１２０に基づいてオン／オフが制御される。
【００８３】
スイッチＳＷ２１は、一方の端子がＤ／Ａコンバータ５２ａに接続し、他方の端子がノード８０を介してコンデンサＣ１０に接続する。スイッチＳＷ２１は、ＡＤ変換信号１２１に基づいてオン／オフが制御される。
【００８４】
スイッチＳＷ２３は、一方の端子が基準電圧Ｖｍよりも高い電源電圧Ｖｄｄの入力端子に接続し、他方の端子がノード８２を介してコンデンサＣ１１に接続する。スイッチＳＷ２３は、論理回路７１に基づいてオン／オフが制御される。尚、電源電圧Ｖｄｄは、オペアンプ４３の動作用の高位側電源電圧（図示略）と同じであることが好ましいが、異なるものでもよい。
【００８５】
スイッチＳＷ２４は、一方の端子が基準電圧Ｖｍよりも低いＧＮＤ電圧の入力端子に接続し、他方の端子がノード８３を介してコンデンサＣ１１に接続する。スイッチＳＷ２４は、論理回路７２に基づいてオン／オフが制御される。尚、ＧＮＤは、オペアンプ４３の動作用の高位側電源電圧（図示略）と同じであることが好ましいが、異なるものでもよい。
【００８６】
コンデンサＣ１０は、一方の端子がノード８０を介してスイッチＳＷ２０及びスイッチＳＷ２１に接続され、他方の端子がノード８１、８５を介してスイッチＳＷ３０及びコンパレータ５４ａの非反転入力端子に接続される。コンデンサＣ１１は、一方の端子がノード８２、８３を介してスイッチＳＷ２２、スイッチＳＷ２３、及び、スイッチＳＷ２４に接続し、他方の端子がノード８１、８５を介してコンパレータ５４ａの非反転入力端子に接続する。
【００８７】
コンパレータ５４ａは、非反転入力端子がノード８５を介してアナログ演算回路５３ａに接続し、反転入力端子がノード８６、８４を介して基準電圧Ｖｍの基準信号１０４を生成する電圧生成回路２に接続する。コンパレータ５４ａは、比較信号１２２の電圧Ｖｅと、基準電圧Ｖｍとを入力する。コンパレータ５４ａは、比較信号１２２の電圧Ｖｅと、基準電圧Ｖｍとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１ａに出力する。前述したように、比較信号１２２の電圧Ｖｅは、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａに第１電圧又は第２電圧を加減算した電圧（即ち、アナログ入力電圧Ｖｉｎそのもの）である。従って、コンパレータ５４ａは、Ｄ／Ａコンバータ５２ａのアナログ信号１１１の電圧Ｖｆと、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎとを比較していることになる。
【００８８】
図１０は、本発明の第２の実施の形態によるアナログ／デジタル変換装置１ａのアナログ／デジタル変換方法を示したフローチャートである。図１１は、本発明の第２の実施の形態によるアナログデジタル変換装置１ａのアナログデジタル変換方法を示すタイミングチャートである。図１０及び図１１を参照しながら、本発明によるアナログ／デジタル変換方法を説明する。尚、ステップＳ１１からステップＳ１６は、第１の実施の形態のステップＳ０１からステップＳ０６と同様であるため説明を省略する。
【００８９】
ステップＳ１７（図１１の時刻ｔ４〜ｔ６）：
Ａ／Ｄコンバータ５ａは、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、出力信号１０６の電圧Ｖａを高い側にシフトさせてＡ／Ｄ変換を行なう。
詳細には、図１１の時刻ｔ４において、逐次比較レジスタ５１ａは、「１」の変換信号１０１を受け取ると、「１」のＡＤサンプリング信号１２０をアナログ演算回路５３ａ、スイッチＳＷ２２、及びスイッチＳＷ３０に出力する。スイッチＳＷ２２と、スイッチＳＷ３０とは、オンに制御される。
【００９０】
アナログ演算回路５３ａでは、「１」のＡＤサンプリング信号１２０に基づいて、スイッチＳＷ２０がオンに制御される。尚、ＡＤ変換信号１２１が「０」であるため、スイッチＳＷ２１、スイッチＳＷ２３、スイッチＳＷ２４はオフ状態である。
【００９１】
コンデンサＣ１０は、ノード８０に接続する一方の端子に出力信号１０６の電圧Ｖａが印加され、ノード８１に接続する他方の端子に基準電圧Ｖｍが印加される。コンデンサＣ１０の容量をＣ１０として、コンデンサＣ１０に蓄えられる電荷量をＱ１０とすると、Ｑ１０は式（９）で表される。
Ｑ１０＝Ｃ１０×（Ｖａ−Ｖｍ）  ・・・・・式（９）
【００９２】
コンデンサＣ１１は、ノード８３、８２に接続する一方の端子と、ノード８１に接続する他方の端子とに、基準電圧Ｖｍが印加される。従って、コンデンサＣ１１の容量をＣ１１として、コンデンサＣ１１に蓄えられる電荷量をＱ１１とすると、Ｑ１１は式（１０）で表される。
Ｑ１１＝Ｃ１１×（Ｖｍ−Ｖｍ）＝０  ・・・・・式（１０）
【００９３】
逐次比較レジスタ５１ａは、クロック信号１００に基づいて、所定の時間（コンデンサＣ１０、コンデンサＣ１１の充電に必要な時間）をカウントした後に、ＡＤサンプリング信号１２０を「１」から「０」に変化させる。図１１の時刻ｔ５において、逐次比較レジスタ５１ａは、「０」のＡＤサンプリング信号１２０をアナログ演算回路５３ａ、スイッチＳＷ２２、及びスイッチＳＷ３０に出力する。スイッチＳＷ２２と、スイッチＳＷ３０とは、オフに制御される。
【００９４】
アナログ演算回路５３ａでは、「０」のＡＤサンプリング信号１２０に基づいて、スイッチＳＷ２０がオフに制御される。尚、ＡＤ変換信号１２１が「０」であるため、スイッチＳＷ２１、スイッチＳＷ２３、スイッチＳＷ２４はオフ状態のままである。このとき、コンデンサＣ１０は電荷量のＱ１０を保持し、コンデンサＣ１１は電荷量のＱ１１を保持する。
【００９５】
図１１の時刻ｔ６において、逐次比較レジスタ５１ａは、ＡＤ変換開始を表す「１」のＡＤ変換信号１２１をアナログ演算回路５３ａに出力する。
【００９６】
アナログ演算回路５３ａでは、「１」のＡＤ変換信号１２１に基づいて、スイッチＳＷ２１がオンに制御される。論理回路７１は、「１」のＡＤ変換信号１２１と、「１」の比較結果１０５とに基づいて、スイッチＳＷ２３をオンに制御する。論理回路７２は、「１」の変換信号１０１と、「１」の比較結果１０５とに基づいて、スイッチＳＷ２４をオフに制御する。
【００９７】
また、逐次比較レジスタ５１ａは、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ａに出力する。Ｄ／Ａコンバータ５２ａは、逐次比較レジスタ５１ａのデジタル信号１１０をアナログに変換した、電圧Ｖｆのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２ａは、アナログ信号１１１をアナログ演算回路５３ａに出力する。
【００９８】
アナログ演算回路５３ａは、「１」のＡＤ変換信号１２１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａに第１電圧を加算した電圧との差分に、更に電源電圧Ｖｄｄと基準電圧Ｖｍとの差分を加算した、電圧Ｖｅの比較信号１２２をコンパレータ５４ａに出力する。詳細には、電荷量のＱ１０とＱ１１との合計は保持されるため、式（１１）が成り立つ。
Ｑ１０＋Ｑ１１＝Ｃ１０×（Ｖａ−Ｖｍ）＝Ｃ１０×（Ｖｆ−Ｖｅ）＋Ｃ１１×（Ｖｄｄ−Ｖｅ）  ・・・・・式（１１）
式（１１）より、コンパレータ５４ａの非反転入力端子に入力される比較信号１２２の電圧Ｖｅは、
Ｖｅ＝Ｃ１０／（Ｃ１０＋Ｃ１１）×（Ｖｆ−Ｖａ）＋（Ｃ１０×Ｖｍ＋Ｃ１１×Ｖｄｄ）／（Ｃ１０＋Ｃ１１）  ・・・・・式（１２）
となる。これは、コンデンサＣ１１がない場合に比べて、
Ｃ１１／（Ｃ１０＋Ｃ１１）×（Ｖｄｄ−Ｖｍ）  ・・・・・式（１３）
の電圧分、出力信号１０６の電圧Ｖａを高くシフトしたことを表し、出力信号１０６の電圧Ｖａを高い側にシフトさせてＡ／Ｄ変換を行なうことを意味する。式（１３）で表される電圧シフト量をＣ２／Ｃ１×（Ｖｄｄ−Ｖｍ）と等しく設定することで、サンプルホールド回路４でシフトした量を逆方向にシフトすることができ、アナログ入力電圧Ｖｉｎは電圧シフトをされずにそのままの電圧でＡ／Ｄ変換されたのと同じ結果となる。
【００９９】
コンパレータ５４ａは、ノード８５を介して比較信号１２２の電圧Ｖｅを入力し、ノード８６を介して基準信号１０４の基準電圧Ｖｍを入力する。コンパレータ５４ａは、比較信号１２２の電圧Ｖｅと、基準電圧Ｖｍとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１ａに出力する。比較信号１２２の電圧Ｖｅは、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａに第１電圧を加算した電圧（即ち、アナログ入力電圧Ｖｉｎそのもの）である。従って、コンパレータ５４ａは、Ｄ／Ａコンバータ５２ａのアナログ信号１１１の電圧Ｖｆと、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎとを比較している。
【０１００】
逐次比較レジスタ５１ａは、コンパレータ５４ａの出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定する。逐次比較レジスタ５１ａは、クロック信号１００に基づいて、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ａに出力する。以降も同様に、逐次比較レジスタ５１ａは、ｎビットのデジタル信号１１０の各ビットを順々に決定していく。
【０１０１】
ステップＳ１８：
一方、Ａ／Ｄコンバータ５ａは、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、出力信号１０６の電圧Ｖａを低い側にシフトさせてＡ／Ｄ変換を行なう。
詳細には、逐次比較レジスタ５１ａは、「１」の変換信号１０１を受け取ると、「１」のＡＤサンプリング信号１２０をアナログ演算回路５３ａ、スイッチＳＷ２２、及びスイッチＳＷ３０に出力する。ここでは、前述のステップＳ１７と同様に、コンデンサＣ１０に電荷量のＱ１０が蓄えられ、コンデンサＣ１１に電荷量のＱ１１が蓄えられる。その後、逐次比較レジスタ５１ａは、「０」のＡＤサンプリング信号１２０をアナログ演算回路５３ａ、スイッチＳＷ２２、及びスイッチＳＷ３０に出力する。
【０１０２】
アナログ演算回路５３ａでは、「０」のＡＤサンプリング信号１２０に基づいて、スイッチＳＷ２０がオフに制御される。尚、ＡＤ変換信号１２１が「０」であるため、スイッチＳＷ２１、スイッチＳＷ２３、スイッチＳＷ２４はオフ状態のままである。このとき、コンデンサＣ１０は電荷量のＱ１０を保持し、コンデンサＣ１１は電荷量のＱ１１を保持する。
【０１０３】
次に、逐次比較レジスタ５１ａは、ＡＤ変換開始を表す「１」のＡＤ変換信号１２１をアナログ演算回路５３ａに出力する。
【０１０４】
アナログ演算回路５３ａでは、「１」のＡＤ変換信号１２１に基づいて、スイッチＳＷ２１がオンに制御される。論理回路７１は、「１」のＡＤ変換信号１２１と、「０」の比較結果１０５とに基づいて、スイッチＳＷ２３をオフに制御する。論理回路７２は、「１」の変換信号１０１と、「０」の比較結果１０５とに基づいて、スイッチＳＷ２４をオンに制御する。
【０１０５】
また、逐次比較レジスタ５１ａは、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ａに出力する。Ｄ／Ａコンバータ５２ａは、逐次比較レジスタ５１ａのデジタル信号１１０をアナログに変換した、電圧Ｖｆのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２ａは、アナログ信号１１１をアナログ演算回路５３ａに出力する。
【０１０６】
アナログ演算回路５３ａは、「１」のＡＤ変換信号１２１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧との差分に、更に基準電圧ＶｍとＧＮＤ電圧の差分を加算した電圧Ｖｅの比較信号１２２をコンパレータ５４ａに出力する。詳細には、電荷量のＱ１０とＱ１１との合計は保持されるため、式（１４）が成り立つ。
Ｑ１０＋Ｑ１１＝Ｃ１０×（Ｖａ−Ｖｍ）＝Ｃ１０×（Ｖｆ−Ｖｅ）＋Ｃ１１×（０−Ｖｅ）  ・・・・・式（１４）
式（１４）より、コンパレータ５４ａの非反転入力端子に入力される比較信号１２２の電圧Ｖｅは、
Ｖｅ＝Ｃ１０／（Ｃ１０＋Ｃ１１）×（Ｖｆ−Ｖａ）＋（Ｃ１０×Ｖｍ）／（Ｃ１０＋Ｃ１１）  ・・・・・式（１５）
となる。これは、コンデンサＣ１１がない場合に比べて、
−Ｃ１１／（Ｃ１０＋Ｃ１１）×Ｖｍ  ・・・・・式（１６）
の電圧分、出力信号１０６の電圧Ｖａを低くシフトしたことを表し、出力信号１０６の電圧Ｖａを低い側にシフトさせてＡ／Ｄ変換を行なうことを意味する。式（１６）で表される電圧シフト量をＣ２／Ｃ１×Ｖｍと等しく設定することで、サンプルホールド回路４でシフトした量を逆方向にシフトすることができ、アナログ入力電圧Ｖｉｎは電圧シフトをされずにそのままの電圧でＡ／Ｄ変換されたのと同じ結果となる。
【０１０７】
コンパレータ５４ａは、ノード８５を介して比較信号１２２の電圧Ｖｅを入力し、ノード８６を介して基準信号１０４の基準電圧Ｖｍを入力する。コンパレータ５４ａは、比較信号１２２の電圧Ｖｅと、基準電圧Ｖｍとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１ａに出力する。比較信号１２２の電圧Ｖｅは、アナログ信号１１１の電圧Ｖｆと、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧（即ち、アナログ入力電圧Ｖｉｎそのもの）である。従って、コンパレータ５４ａは、Ｄ／Ａコンバータ５２ａのアナログ信号１１１の電圧Ｖｆと、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎとを比較している。
【０１０８】
逐次比較レジスタ５１ａは、コンパレータ５４ａの出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定する。逐次比較レジスタ５１ａは、クロック信号１００に基づいて、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ａに出力する。以降も同様に、逐次比較レジスタ５１ａは、ｎビットのデジタル信号１１０の各ビットを順々に決定していく。
【０１０９】
ステップＳ１９：
逐次比較レジスタ５１ａは、アナログ入力電圧Ｖｉｎを表すｎビットのデジタル出力信号１０７を、端子１４を介して出力する。このように、Ａ／Ｄコンバータ５ａは、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、出力信号１０６の電圧Ｖａに第１電圧を加算した電圧に相当するデジタル出力信号１０７に変換し、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧に相当するデジタル出力信号１０７に変換する。Ａ／Ｄ変換装置１ａの入出力特性は、図７Ｃと同様である。このように、本発明のＡ／Ｄ変換装置１ａは、オペアンプの出力電圧範囲の制限を受けずにＡ／Ｄ変換することができる。
【０１１０】
以上のように、本発明の第２の実施の形態のＡ／Ｄ変換装置１ａは、第１の実施の形態のＡ／Ｄ変換装置１と同様に、オペアンプの出力電圧範囲の制限を受けずにＡ／Ｄ変換できる効果を奏している。第２の実施の形態のＡ／Ｄ変換装置１ａは、Ａ／Ｄコンバータ５ａのコンパレータ５４ａに基準電圧Ｖｍが入力されるため、第１の実施の形態よりも回路設計が行ないやすい効果を奏している。
【０１１１】
（第３の実施の形態）
本発明の第３の実施の形態を説明する。第３の実施の形態のＡ／Ｄ変換装置は、Ａ／Ｄコンバータの構成が第１、第２の実施の形態と異なる。図１２は、本発明の第３の実施の形態によるＡ／Ｄ変換装置１ｂの構成を示すブロック図である。図１２を参照すると、Ａ／Ｄ変換装置１ｂは、電圧生成回路２と、コンパレータ３と、サンプルホールド回路４と、Ａ／Ｄコンバータ５ｂとを具備する。第１の実施の形態と同様の構成には、同じ符号を付して説明を省略する。
【０１１２】
Ａ／Ｄコンバータ５ｂは、電圧生成回路２、コンパレータ３、サンプルホールド回路４、端子１０、端子１１、及び端子１４に接続する。Ａ／Ｄコンバータ５ｂは、第１、第２の実施の形態と同様に、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより高い場合、つまり、端子１１を介して「１」の変換信号１０１を受け取り、更に、コンパレータ３から「１」の比較結果１０５を受け取ると、出力信号１０６の電圧Ｖａと第１電圧とを加算した電圧に相当するデジタル出力信号１３１を生成し、出力する。また、Ａ／Ｄコンバータ５ｂは、アナログ入力電圧Ｖｉｎが基準電圧Ｖｍより低い場合、つまり、端子１１を介して「１」の変換信号１０１を受け取り、更に、コンパレータ３から「０」の比較結果１０５を受け取ると、出力信号１０６の電圧Ｖａから第２電圧を減算した電圧に相当するデジタル出力信号１３１を生成し、出力する。即ち、Ａ／Ｄコンバータ５ｂは、サンプルホールド回路４でアナログ入力電圧Ｖｉｎに加減算された第１電圧又は第２電圧を除いて、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎを、ｎビットのデジタル出力信号１３１として端子１４を介して出力する。
【０１１３】
図１３は、Ａ／Ｄコンバータ５ｂの回路図である。図１３を参照すると、Ａ／Ｄコンバータ５ｂは、変換部５０と、デジタル加減算器９０とを備える。
【０１１４】
変換部５０は、出力信号１０６の電圧Ｖａをデジタル値のデジタル出力信号１３０に変換する。変換部５０は、逐次比較レジスタ５１ｂと、Ｄ／Ａコンバータ５２ｂと、コンパレータ５４ｂとを備える。
【０１１５】
逐次比較レジスタ５１ｂは、クロック信号１００、変換信号１０１、及び、コンパレータ５４ｂの出力信号１１３を入力する。逐次比較レジスタ５１ｂは、出力信号１０６の電圧Ｖａに相当するｎビットのデジタル出力信号１３０を決定し、出力する。詳細には、逐次比較レジスタ５１ｂは、変換開始を表す「１」の変換信号１０１を受け取ると、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ｂに出力する。その後、逐次比較レジスタ５１ｂは、コンパレータ５４ｂの出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定し、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ｂに出力する。このようにして、逐次比較レジスタ５１ｂは、ｎビットのデジタル信号１１０の各ビットを順々に決定していき、出力信号１０６の電圧Ｖａを表すｎビットのデジタル出力信号１３０を出力する。
【０１１６】
Ｄ／Ａコンバータ５２ｂは、逐次比較レジスタ５１ｂのデジタル信号１１０をアナログに変換した、電圧Ｖｇのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２ｂは、アナログ信号１１１をアナログ演算回路５３ａに出力する。
【０１１７】
コンパレータ５４ｂは、非反転入力端子がＤ／Ａコンバータ５２ｂに接続し、反転入力端子が電圧Ｖａの出力信号１０６を生成するサンプルホールド回路４に接続する。コンパレータ５４ｂは、アナログ信号１１１の電圧Ｖｇと、出力信号１０６の電圧Ｖａとを入力する。コンパレータ５４ｂは、アナログ信号１１１の電圧Ｖｇと、出力信号１０６の電圧Ｖａとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１ｂに出力する。
【０１１８】
デジタル加減算器９０は、出力信号１０６の電圧ＶａをＡ／Ｄ変換したデジタル出力信号１３０と、コンパレータ３からの比較結果１０５とを入力する。デジタル加減算器９０は、コンパレータ３から「１」の比較結果１０５を受け取ると、デジタル出力信号１３０とデジタル値で表した第１電圧とを加算した、デジタル出力信号１３１を出力する。第１電圧は、サンプルホールド回路４が、アナログ入力電圧Ｖｉｎから減算した所定の第１電圧である。一方、デジタル加減算器９０は、コンパレータ３から「０」の比較結果１０５を受け取ると、デジタル出力信号１３０からデジタル値で表した第２電圧を減算した、デジタル出力信号１３１を出力する。第２電圧は、サンプルホールド回路４が、アナログ入力電圧Ｖｉｎに加算した所定の第２電圧である。デジタル加減算器９０は、第１電圧及び第２電圧のデジタル値を予め保持している。
【０１１９】
図１４は、本発明の第３の実施の形態によるアナログ／デジタル変換装置１ｂのアナログ／デジタル変換方法を示したフローチャートである。図１４を参照して、本発明によるアナログ／デジタル変換方法を説明する。尚、ステップＳ２１からステップＳ２６は、第１の実施の形態のステップＳ０１からステップＳ０６と同様であるため説明を省略する。
【０１２０】
ステップＳ２７：
Ａ／Ｄコンバータ５ｂは、出力信号１０６の電圧ＶａのＡ／Ｄ変換を行なう。詳細には、逐次比較レジスタ５１ｂは、「１」の変換信号１０１を受け取ると、クロック信号１００に基づいて、所定のｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ｂに出力する。Ｄ／Ａコンバータ５２ｂは、逐次比較レジスタ５１ｂのデジタル信号１１０をアナログに変換した、電圧Ｖｇのアナログ信号１１１を生成する。Ｄ／Ａコンバータ５２ｂは、アナログ信号１１１をコンパレータ５４ｂに出力する。
【０１２１】
コンパレータ５４ｂは、アナログ信号１１１の電圧Ｖｇと、出力信号１０６の電圧Ｖａとを入力する。コンパレータ５４ｂは、アナログ信号１１１の電圧Ｖｇと、出力信号１０６の電圧Ｖａとの電位差を比較し、比較の結果を表す出力信号１１３を逐次比較レジスタ５１ｂに出力する。
【０１２２】
逐次比較レジスタ５１ｂは、コンパレータ５４ｂの出力信号１１３に基づいて出力済みのｎビットのうちの１ビットの値を決定する。逐次比較レジスタ５１ｂは、クロック信号１００に基づいて、決定したビットを含む新たなｎビットのデジタル信号１１０をＤ／Ａコンバータ５２ｂに出力する。以降も同様に、逐次比較レジスタ５１ａは、ｎビットのデジタル信号１１０の各ビットを順々に決定していく。逐次比較レジスタ５１ｂは、出力信号１０６の電圧Ｖａを表すｎビットのデジタル出力信号１３０を、デジタル加減算器９０に出力する。
【０１２３】
ステップＳ２８：
デジタル加減算器９０は、出力信号１０６の電圧ＶａをＡ／Ｄ変換したデジタル出力信号１３０と、コンパレータ３からの比較結果１０５とを入力する。デジタル加減算器９０は、コンパレータ３から「１」の比較結果１０５を受け取ると、デジタル出力信号１３０とデジタル値で表した第１電圧とを加算する。
【０１２４】
ステップＳ２９：
一方、Ａ／Ｄコンバータ５ｂが、コンパレータ３から「０」の比較結果１０５を受け取る場合を説明する。ステップＳ２９は、ステップＳ２７と同様である。つまり、逐次比較レジスタ５１ｂは、出力信号１０６の電圧Ｖａを表すｎビットのデジタル出力信号１３０を、デジタル加減算器９０に出力する。
【０１２５】
ステップＳ３０：
デジタル加減算器９０は、出力信号１０６の電圧ＶａをＡ／Ｄ変換したデジタル出力信号１３０と、コンパレータ３からの比較結果１０５とを入力する。デジタル加減算器９０は、コンパレータ３から「１」の比較結果１０５を受け取ると、デジタル出力信号１３０からデジタル値で表した第２電圧を減算する。
【０１２６】
ステップＳ３１：
デジタル加減算器９０は、アナログ入力信号１０３のアナログ入力電圧Ｖｉｎに相当するｎビットのデジタル出力信号１３１を出力する。
【０１２７】
以上のように、本発明の第３の実施の形態のＡ／Ｄ変換装置１ｂは、第１、第２の実施の形態のＡ／Ｄ変換装置１、１ａと同様に、オペアンプの出力電圧範囲の制限を受けずにＡ／Ｄ変換できる効果を奏している。第３の実施の形態のＡ／Ｄ変換装置１ｂは、Ａ／Ｄコンバータ５ｂがデジタル値で加減算処理しているため、アナログ値で演算処理するよりも製造時の素子のばらつきに基づいた影響を受けにくい効果を奏している。
【符号の説明】
【０１２８】
１、１ａ、１ｂ    アナログ／デジタル変換装置（Ａ／Ｄ変換装置）
２    電圧生成回路
３    比較回路（コンパレータ）
４    サンプルホールド回路
５、５ａ、５ｂ  アナログ／デジタル変換回路（Ａ／Ｄコンバータ）
１０、１１、１２、１３、１４  端子
４１、４２  論理回路
４３    オペアンプ
４５、４６、４７、４８  ノード
５０    変換部
５１、５１ａ、５１ｂ  逐次比較レジスタ
５２、５２ａ、５２ｂ  デジタル／アナログ変換回路（Ｄ／Ａコンバータ）
５３、５３ａ    アナログ演算回路
５４、５４ａ、５４ｂ  比較回路（コンパレータ）
５５、５６    論理回路
５７    アナログ加算器
５８    アナログ減算器
６０、６１    ノード
７１、７２    論理回路
８０、８１、８２、８３、８４、８５、８６    ノード
９０    デジタル加減算器
１００    クロック信号
１０１    変換信号
１０２    サンプリング信号
１０３    アナログ入力信号
１０４    基準信号
１０５    比較結果
１０６    出力信号
１０７    デジタル出力信号
１１０    デジタル信号
１１１    アナログ信号
１１２    比較信号
１１３    出力信号
１２０    ＡＤサンプリング信号
１２１    ＡＤ変換信号
１２２    比較信号
１３０、１３１    デジタル出力信号
Ｃ１、Ｃ２、Ｃ１０、Ｃ１１    コンデンサ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６    スイッチ
ＳＷ１０、ＳＷ１１    スイッチ
ＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ３０    スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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