(57)【要約】【課題】従来のエアギャップ構造は、製造工程を追加しなければならない問題があった。【解決手段】本発明の半導体装置の製造方法は、回路形成領域１０と、配線形成領域と、第１のトレンチ２４と、第２のトレンチ２５と、により形成される少なくとも１つの中空構造を有するエアギャップ領域１２と、を有する半導体装置の製造方法であって、第１のトレンチ２４を、回路形成領域１０に形成されるシャロートレンチ２３を形成する工程と、回路素子に直接接続されるコンタクト配線２６が埋め込まれるコンタクト溝を形成する工程、とのいずれか一方の工程において形成し、第２のトレンチ２５を、素子配線が埋め込まれる配線溝を形成する工程と、異なる配線形成層に形成される素子配線２７を接続するビア配線２８が埋め込まれるビア溝を形成する工程と、の少なくとも一方の工程において形成する。【選択図】図２
2013120870.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に回路素子が形成される回路形成領域と、
前記半導体基板の上層に形成され、前記回路素子間を接続する素子配線が形成される配線形成領域と、
前記回路形成領域の外周に形成され、前記半導体基板の表面から前記半導体基板の表面よりも深い領域にかけて形成される第１のトレンチと、前記第１のトレンチの上の前記配線形成領域であって、前記半導体基板の表面からチップ表面までの領域を貫通する領域に形成される第２のトレンチと、を含み、前記第１のトレンチ及び前記第２のトレンチにより形成される少なくとも１つの中空構造を有するエアギャップ領域と、
を有する半導体装置の製造方法であって、
前記第１のトレンチを、前記回路形成領域に形成されるシャロートレンチを形成する工程と、前記回路素子に直接接続されるコンタクト配線が埋め込まれるコンタクト溝を形成する工程、とのいずれか一方の工程において形成し、
前記第２のトレンチを、前記素子配線が埋め込まれる配線溝を形成する工程と、異なる配線形成層に形成される前記素子配線を接続するビア配線が埋め込まれるビア溝を形成する工程と、の少なくとも一方の工程において形成する
半導体装置の製造方法。
【請求項２】
前記第２のトレンチは、第１の配線と第２の配線に挟まれる領域に形成され、
前記第１の配線と前記第２の配線との配線間距離は、前記回路形成領域の最小配線間距離よりも小さい請求項１に記載の半導体装置の製造方法。
【請求項３】
前記回路形成領域と前記エアギャップ領域との間にシールリング領域を有し、
前記シールリング領域には、前記半導体基板の表面から前記配線形成領域の最上層配線層までの連続した領域に前記素子配線及び前記ビア配線によりシールリング配線が形成される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１、第２のトレンチにより形成される中空構造は、貫通した１つの中空構造を構成する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記エアギャップ領域は、前記回路形成領域の外周を囲む連続した領域に前記中空構造を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記エアギャップ領域は、前記回路形成領域の外周を囲む不連続な領域に前記中空構造を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、前記エアギャップ領域の外周にさらに前記第１、第２のトレンチにより形成される前記中空構造を有するスクライブ領域を有する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ダイシング時に半導体チップを破損させるクラックを防止する破損防止構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、１枚のウェハ上に形成された複数の半導体集積回路をダイシングによって、個片化した半導体チップにより形成される。このダイシング処理では、半導体集積回路を分離するためにウェハ上に形成されたスクライブ領域に沿ってウェハを分割する。そのため、ダイシング処理では、スクライブ領域側から半導体チップにクラックが入り、半導体チップが破損する問題がある。そこで、半導体チップのクラックを防止する技術が特許文献１〜４に開示されている。
【０００３】
特許文献１〜２では、半導体チップの配線形成領域のうち、回路形成領域の外周部に中空構造を形成する。そして、当該中空構造によりクラックが回路形成領域に及ぶことを防止する。
【０００４】
特許文献３では、半導体チップの配線形成領域を貫通するように溝を形成し、当該溝によってクラックが半導体チップの回路形成領域に及ぶことを防止する。
【０００５】
特許文献４では、シリコン基板にクラックが発生しても、クラックが半導体装置の内部に進行することを抑制できる半導体装置及びその製造方法を開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１２３７３４号公報
【特許文献２】特開２００９−１０５２６９号公報
【特許文献３】特表２００７−５００９４４号公報
【特許文献４】特開２００７−２０１１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献４に記載の技術では、最上層配線層まで形成した後に、一度のエッチング処理により溝を形成する。そのため、この溝を形成するために、特別にフォトレジストを作成し、当該フォトレジストを用いたエッチング工程を追加しなければならない。このような、フォトレジスト及び工程を追加した場合、半導体装置の製造期間が長くなる問題がある。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体装置の製造方法の一態様は、半導体基板に回路素子が形成される回路形成領域と、前記半導体基板の上層に形成され、前記回路素子間を接続する素子配線が形成される配線形成領域と、前記回路形成領域の外周に形成され、前記半導体基板の表面から前記半導体基板の表面よりも深い領域にかけて形成される第１のトレンチと、前記第１のトレンチの上の前記配線形成領域であって、前記半導体基板の表面からチップ表面までの領域を貫通する領域に形成される第２のトレンチと、を含み、前記第１のトレンチ及び前記第２のトレンチにより形成される少なくとも１つの中空構造を有するエアギャップ領域と、を有する半導体装置の製造方法であって、前記第１のトレンチを、前記回路形成領域に形成されるシャロートレンチを形成する工程と、前記回路素子に直接接続されるコンタクト配線が埋め込まれるコンタクト溝を形成する工程、とのいずれか一方の工程において形成し、前記第２のトレンチを、前記素子配線が埋め込まれる配線溝を形成する工程と、異なる配線形成層に形成される前記素子配線を接続するビア配線が埋め込まれるビア溝を形成する工程と、の少なくとも一方の工程において形成する。
【０００９】
本発明にかかる半導体装置の製造方法によれば、回路形成領域へのクラックの侵入を防止する第１のトレンチ及び第２のトレンチを、回路形成領域の素子あるいは配線を形成する工程と同一の工程で形成できる。つまり、本発明にかかる半導体装置の製造方法では、工程を追加することなく、クラック防止構造（例えば、第１のトレンチ及び第２のトレンチにより形成される中空構造）を有する半導体装置を形成することができる。
【発明の効果】
【００１０】
本発明にかかる半導体装置の製造方法によれば、クラック防止構造を有する半導体装置の製造期間を短縮することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる半導体装置に搭載される半導体チップが形成されるウェハの概略図である。
【図２】実施の形態１にかかる半導体チップの断面図である。
【図３】実施の形態１にかかる半導体チップの第１の製造工程を示す半導体装置の断面図である。
【図４】実施の形態１にかかる半導体チップの第２の製造工程を示す半導体装置の断面図である。
【図５】実施の形態１にかかる半導体チップの第３の製造工程を示す半導体装置の断面図である。
【図６】実施の形態１にかかる半導体チップの第４の製造工程を示す半導体装置の断面図である。
【図７】実施の形態１にかかる半導体チップの第５の製造工程を示す半導体装置の断面図である。
【図８】実施の形態２にかかる半導体チップの断面図である。
【図９】実施の形態２にかかる半導体チップの第１の製造工程を示す半導体装置の断面図である。
【図１０】実施の形態２にかかる半導体チップの第２の製造工程を示す半導体装置の断面図である。
【図１１】実施の形態３にかかる半導体チップの断面図である。
【図１２】実施の形態３にかかる半導体チップの第３の製造工程を示す半導体装置の断面図である。
【図１３】実施の形態３にかかる半導体チップの第４の製造工程を示す半導体装置の断面図である。
【図１４】実施の形態３にかかる半導体チップのカバー層まで形成した状態の半導体装置の断面図である。
【図１５】実施の形態４にかかる半導体チップのエアギャップ領域の第１の形成例を示す平面レイアウトの概略図である。
【図１６】実施の形態４にかかる半導体チップのエアギャップ領域の第２の形成例を示す平面レイアウトの概略図である。
【図１７】エアギャップ領域をスクライブ領域に形成した実施の形態５にかかるウェハのスクライブ領域の平面レイアウトの第１の例を示す概略図である。
【図１８】エアギャップ領域をスクライブ領域に形成した実施の形態５にかかるウェハのスクライブ領域の平面レイアウトの第２の例を示す概略図である。
【発明を実施するための形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる半導体装置は、半導体チップを搭載する。そこで、図１に本発明にかかる半導体装置に搭載される半導体チップが形成されるウェハの概略図を示す。図１に示すように、半導体チップは、１枚のウェハ上に複数形成される。半導体チップは、回路形成領域１０、シールリング領域１１、エアギャップ領域１２を有する。
【００１３】
回路形成領域１０には、半導体チップに搭載される機能を実現するための回路が形成される。エアギャップ領域１２は、回路形成領域１０を囲むように形成される。エアギャップ領域１２は、第１のトレンチ及び第２のトレンチにより形成される少なくとも１つの中空構造を有する。第１のトレンチは、回路形成領域１０の外周に形成され、半導体基板の表面から半導体基板の表面よりも深い領域にかけて形成される。第２のトレンチは、第１のトレンチの上の配線形成領域であって、半導体基板の表面からチップ表面までの領域を貫通する領域に形成される。このエアギャップ領域１２の詳細は後述する。
【００１４】
シールリング領域１１は、回路形成領域１０とエアギャップ領域１２との間に形成される。さらに、シーリング領域１１は、回路形成領域１０を囲むように形成される。シールリング領域１１には、半導体基板の表面から配線形成領域の最上層配線層までの連続した領域に素子配線及びビア配線によりシールリング配線が形成される。つまり、シールリング領域１１を設けることで、回路形成領域１０は、シールリング配線により囲まれる形状となる。このようなシールリング領域１１を設けることで、製造後の回路形成領域１０に対する防湿効果を高めることができる。
【００１５】
複数の半導体チップは、ウェハ上で、スクライブ領域１３により分離されるように形成される。半導体チップは、スクライブ領域で分離されることで、個片化され、その後パッケージングされることで半導体装置となる。このとき、実施の形態１にかかる半導体チップ１は、半導体基板の表面よりも深い領域からチップ表面に至る領域に中空構造を有するエアギャップ領域１２を有する。そのため、実施の形態１にかかる半導体チップ１は、このエアギャップ領域１２により個片化時に生じるクラックが回路形成領域１０に至ることを防止することができる。以下では、実施の形態１にかかる半導体チップ１のエアギャップ領域１２を含む半導体チップの製造方法について説明する。
【００１６】
まず、実施の形態１にかかる半導体チップ１の断面図を図２に示す。図２に示す断面図は、図１のＩＩ−ＩＩ線に沿った半導体チップ１の断面図である。図２に示すように、半導体チップ１が形成されるチップ領域は、回路形成領域１０、シーリング領域１１、及び、エアギャップ領域１２を含む。図２に示すように、半導体チップ１は、半導体基板ＳＵＢの上層に配線形成領域及びカバー層ＣＡＶが形成される。この配線形成領域には、コンタクト配線形成層Ｖ１、配線形成層Ｌ１〜Ｌ４、及び、配線分離層Ｖ２〜Ｖ５が含まれる。
【００１７】
配線形成層Ｌ１〜Ｌ４には、回路素子間を接続する素子配線２７が形成される。また、配線分離層Ｖ２〜Ｖ４には異なる配線形成層に形成される素子配線２７を接続するビア配線２８が形成される。配線分離層Ｖ５は、最上層の層になるためビア配線２８は形成されない。そして、カバー層ＣＡＶ、配線形成層Ｌ４、及び、配線分離層Ｖ５は、第１のトレンチ２４及び第２のトレンチ２５が形成される領域を端部としてスクライブ領域１３側には形成されない。このような構成とすることにより、個片化工程におけるチップ領域の破損を防止するとともにスクライブ領域の破壊を容易にする。
【００１８】
半導体基板ＳＵＢは、第１の導電型（例えば、Ｐ型）の半導体で形成される。そして、半導体基板ＳＵＢの一方の面には回路素子が形成される。この回路素子が形成される面を以下では半導体基板ＳＵＢの表面と称す。図２に示す例では、回路素子としてＮＭＯＳトランジスタを示したが、半導体チップ１は、ＰＭＯＳトランジスタ、抵抗等の他の回路素子も有する。ＮＭＯＳトランジスタは、拡散層領域２０、ゲート酸化膜２１、及びゲート電極２２により形成される。拡散層領域２０は、ＮＭＯＳトランジスタのソースまたはドレインである。また、ゲート電極２２は、半導体基板ＳＵＢの表面に形成されるゲート酸化膜２１の上層にポリシリコンにより形成される。
【００１９】
また、図２に示す例では、半導体基板ＳＵＢにシャロートレンチ２３が形成される。シャロートレンチ２３には、酸化膜が充填される。そして、シャロートレンチ２３は、素子分離素子として機能する。図２に示す例では、シャロートレンチ２３は、回路形成領域１０とエアギャップ領域１２とに形成される。そして、エアギャップ領域１２に形成されるシャロートレンチ２３には、第１のトレンチ２４が形成される。
【００２０】
シールリング領域１１には、半導体基板ＳＵＢの表面から最上層の配線形成層Ｌ４に至る連続した領域にシールリング配線が形成される。図２に示す例では、シールリング配線は、コンタクト配線形成層Ｖ１に形成されるコンタクト配線２６、配線形成層Ｌ１〜Ｌ４に形成される素子配線２７、及び、素子分離層Ｖ２〜Ｖ４に形成されるビア配線２８により形成される。
【００２１】
エアギャップ領域１２には、第１のトレンチ２４及び第２のトレンチ２５により形成される少なくとも１つの中空構造を有する。図２に示す例では、第１のトレンチ２４の上部、及び、第２のトレンチ２５の上部に残留タングステン２９を示した。この残留タングステン２９は、コンタクト配線２６及びビア配線２８を形成する際にトレンチの開口部に残るものである。第１のトレンチ２４及び第２のトレンチ２５の上部の開口部は、この残留タングステン２９により塞がれている場合もあるが、残留タングステン２９が除去されて穴が開いている場合もある。
【００２２】
また、エアギャップ領域１２の、配線形成層Ｌ１〜Ｌ４には素子配線２７が形成される。この素子配線２７は、回路素子形成領域１０に形成される回路素子とは接続されない。この素子配線２７は、第２のトレンチ２５を形成する工程において、第２のトレンチ２５をより深い領域まで形成するために利用する層間絶縁膜内の鬆を形成するために設けられるものである。この鬆の効果についての詳細は、後述する
【００２３】
続いて、実施の形態１にかかる半導体チップ１の製造工程を製造工程毎に説明する。図３〜図７に、半導体チップ１の製造工程毎の断面図を示す。図３は、第１の製造工程完了後の半導体チップ１の断面図を示すものである。
【００２４】
図３に示すように、第１の製造工程では、半導体基板ＳＵＢ上に回路素子を形成する。図３に示す例では、半導体基板ＳＵＢの回路形成領域１０にはＮＭＯＳトランジスタ及びシャロートレンチ２３が形成される。また、半導体基板ＳＵＢのエアギャップ領域１２にはシャロートレンチ２３が形成される。一方、シールリング領域１１には回路素子は形成されない。
【００２５】
続いて、図４に第２の製造工程完了後の半導体チップ１の断面図を示す。第２の製造工程では、コンタクト配線形成層Ｖ１にコンタクト配線２６を形成する。また、第２の製造工程では、コンタクト配線２６が形成されるコンタクト溝と同時に第１のトレンチ２４を形成する。
【００２６】
第２の製造工程では、まず、半導体基板ＳＵＢの上層に層間絶縁膜を形成する。そして、コンタクト配線２６及び第１のトレンチ２４が形成される領域の層間絶縁膜を選択的にエッチングする。このとき、シャロートレンチ２３を構成する酸化膜は、素子分離領域２３及び半導体基板ＳＵＢよりもエッチングレートが高いため、第１のトレンチ２４の深さは、コンタクト配線２６が埋め込まれるコンタクト溝よりも深くなる。図４に示す例では、第１のトレンチ２４は、シャロートレンチ２３の底部に達する深さまで形成される。一方、コンタクト溝は、半導体基板ＳＵＢの表面に達する深さで形成される。また、第１のトレンチ２４の幅ｄ１は、コンタクト溝の幅ｄ０よりも狭くなるように形成される。
【００２７】
そして、コンタクト溝に対して配線材量（例えば、タングステン）を充填することでコンタクト配線２６が形成される。このとき、第１のトレンチ２４に対してもコンタクト溝と同様にタングステンが堆積されるが、第１のトレンチ２４では開口部のみにタングステンが堆積される。これは、第１のトレンチ２４の幅ｄ１がコンタクト溝の幅ｄ０よりも狭いため、第１のトレンチ２４の深い位置までタングステンが入り込めないためである。そして、タングステンを堆積させた後に、層間絶縁膜上に堆積したタングステンをＣＭＰ（Chemical Mechanical Polishing）により除去する。このＣＭＰ工程において、第１のトレンチ２４の開口部付近の残留タングステン２９は除去されることもある。このように、第１のトレンチ２４には配線材量となるタングステンが入り込まないため、第１のトレンチ２４をコンタクト溝とともに形成しても中空構造となる。
【００２８】
続いて、図５に第３の製造工程完了後の半導体チップ１の断面図を示す。第３の製造工程では、まず、リソグラフィ技術を用いて素子配線２７を形成する。このとき、エアギャップ領域１２に形成される素子配線２７の間の距離ｄ３を回路形成領域１０の素子配線２７に対して規定される最小配線間距離ｄ２よりも小さくする。そして、素子配線２７を覆うように層間絶縁膜を形成する。この層間絶縁膜形成工程では、エアギャップ領域１２の素子配線２７の配線間距離が最小配線間距離ｄ２よりも小さいため、エアギャップ領域１２の素子配線２７の間の層間絶縁膜に鬆２５０ができる。
【００２９】
続いて、図６に第４の製造工程完了後の半導体チップ１の断面図を示す。第４の製造工程では、素子分離層Ｖ２にビア配線２８を形成する。また、第４の製造工程では、ビア配線２８と同時に第２のトレンチ２５を形成する。第４の製造工程では、まず、第３の製造工程で形成した層間絶縁膜のうちビア配線２８及び第２のトレンチ２５が形成される領域の層間絶縁膜を選択的にエッチングする。なお、第２のトレンチ２５は、平面レイアウトにおいて、第１のトレンチ２４と同じ位置に形成される。このとき、エアギャップ領域１２の第２のトレンチ２５が形成される領域には、素子配線２７が形成されていないため、第２のトレンチ２５の深さは、ビア配線２８が埋め込まれるビア溝よりも深くなる。また、第３の製造工程において、第２のトレンチ２５が形成される領域に鬆２５０が形成されているため、この鬆２５０によって第２のトレンチ２５の深さはより深い位置まで形成される。一方、ビア溝は、配線形成層Ｌ１に形成された素子配線２７の上部が露出する深さで形成される。また、第２のトレンチ２５の幅は、第１のトレンチ２４を形成するときと同様に、ビア配線２８が形成されるビア溝の幅ｄ０'よりも狭くなるように形成される。
【００３０】
そして、ビア溝に対してタングステンを充填することでビア配線２８が形成される。このとき、第２のトレンチ２５に対してもビア溝と同様にタングステンが堆積されるが、第２のトレンチ２５では、開口部のみにタングステンが堆積される。これは、第２のトレンチ２５の幅がコンタクト溝の幅よりも狭いため、第２のトレンチ２５の深い位置までタングステンが入り込めないためである。そして、タングステンを堆積させた後に、層間絶縁膜上に堆積したタングステンをＣＭＰにより除去する。このＣＭＰ工程において、第２のトレンチ２５の開口部付近の残留タングステン２９は除去されることもある。このように、第２のトレンチ２５には配線材量となるタングステンが入り込まないため、第２のトレンチ２５をビア溝とともに形成しても中空構造となる。
【００３１】
続いて、第３の製造工程及び第４の製造工程と同様の工程により配線形成層Ｌ２、Ｌ３配線分離層Ｖ３、Ｖ４を形成する。その後、配線分離層Ｖ４を形成した後に配線形成層Ｌ４を形成する。
【００３２】
そこで、配線形成層Ｌ４の製造工程を含む第５の製造工程完了後の半導体チップ１の断面図を図７に示す。第５の製造工程では、まず、配線形成層Ｌ４をリソグラフィ技術により形成する。このとき、エアギャップ領域１２に形成される素子配線２７の間の距離を回路形成領域１０の素子配線２７に対して規定される最小配線間距離ｄ２よりも小さくする。そして、素子配線２７を覆うように層間絶縁膜を形成する。この層間絶縁膜形成工程では、エアギャップ領域１２の素子配線２７の配線間距離が最小配線間距離ｄ２よりも小さいため、エアギャップ領域１２の素子配線２７の間の層間絶縁膜に鬆２５０ができる。また、この層間絶縁膜のうち配線形成層Ｌ４の上層に形成される層間絶縁膜の層が配線分離層Ｖ５となる。
【００３３】
そして、第５の製造工程では、配線分離層Ｖ５の上層にカバー層ＣＡＶを形成する。なお、第５の製造工程では、配線分離層Ｖ５にはビア配線を形成しない。また、第５の製造工程では、配線分離層Ｖ５に対してはＣＭＰによる平坦化処理は行わない。
【００３４】
続いて、チップ領域のうちシールリング領域１１と回路形成領域１０とを少なくとも含む領域以外の部分のカバー層ＣＡＶ、配線分離層Ｖ５及び配線形成層Ｌ４をエッチングにより除去することで、半導体チップ１は、図２に示す形態となる。
【００３５】
上記説明より、実施の形態１にかかる半導体装置の製造方法では、エアギャップ領域１２において中空構造を構成する第１のトレンチ２４及び第２のトレンチ２５を、配線形成領域１０のコンタクト配線２６を形成する工程（例えば、第２の製造工程）及びビア配線２８を形成する工程（例えば、第４の製造工程）において形成する。より具体的には、実施の形態１にかかる半導体装置の製造方法では、第１のトレンチ２４をコンタクト配線２６が埋め込まれるコンタクト溝を形成する工程において形成し、第２のトレンチ２５を、ビア配線２８が埋め込まれるビア溝を形成する工程において形成する。このように、実施の形態１にかかる半導体装置の製造方法では、第１のトレンチ２４及び第２のトレンチ２５を形成するために特別な工程及びフォトレジストを必要としない。これにより、実施の形態１にかかる半導体装置の製造方法では、製造工程の期間を短縮することができる。また、特別なフォトレジストを利用しないことで、マスク作成コストを削減することができる。
【００３６】
また、実施の形態１にかかる半導体チップ１の第１のトレンチ２４及び第２のトレンチ２５は、配線材量が入り込まない程狭い幅で形成される。そのため、半導体チップ１においてエアギャップ領域１２のトレンチを追加することによるウェハ上でのチップ面積の増加を抑制することができる。つまり、実施の形態１にかかる半導体チップ１では、エアギャップ領域１２を追加することで１枚のウェハ上に形成することができるチップ数が減少することを防止することができる。一方、特許文献４のように、半導体チップを最上層配線まで形成した後にクラックを防止するトレンチを形成した場合、一度のエッチング工程で深い位置までトレンチを形成する必要があるため、トレンチの幅が大きくなりウェハ上でのチップ面積が増大する問題がある。
【００３７】
また、特許文献１、２に記載の技術では、中空構造が層間絶縁膜により分離される構造を有するため、中空構造を分離する層間絶縁膜を介してクラックが回路形成領域に及ぶおそれがある。さらに、特許文献３に記載の技術では、半導体基板には溝が形成されていないため、半導体基板を介してクラックが回路形成領域に及ぶ危険がある。しかしながら、実施の形態１にかかる半導体チップ１では、半導体基板の表面よりも深い領域から回路形成領域を貫通する領域に中空構造を有するエアギャップ領域１２を有する。つまり、半導体装置１では、配線層を介するクラック進入経路及び半導体基板ＳＵＢを介するクラック進入経路のいずれも存在しない。これにより、実施の形態１にかかる半導体装置１では、特許文献１〜３に記載の半導体装置よりも高い信頼性を確保することができる。
【００３８】
実施の形態２
実施の形態２にかかる半導体チップ２の断面図を図８に示す。図８に示すように、実施の形態２にかかる半導体チップ２は、エアギャップ領域１２において第１のトレンチ２４を形成する領域にシャロートレンチ２３を有していない。実施の形態２では、シャロートレンチ２３を形成することなく第１のトレンチ２４を形成する方法について説明する。なお、実施の形態２にかかる半導体チップの製造方法のうち実施の形態１と同じ工程については説明を省略する。
【００３９】
実施の形態２にかかる半導体チップ２の第１の製造工程完了後の断面図を図９に示す。実施の形態２にかかる第１の製造工程では、シャロートレンチ２３を形成する際に、エアギャップ領域１２の第１のトレンチ２４に相当する部分に、回路形成領域１０のシャロートレンチ２３の幅ｄ４よりも狭い幅ｄ５で、第１のトレンチ２４を形成する。そして、形成したトレンチに対して酸化膜を成長させる。このとき、第１のトレンチ２４は、開口部が小さいため、酸化膜が開口部近辺にしか形成されず、第１のトレンチ２４は中空構造となる。なお、図９では、第１のトレンチ２４の開口部に酸化膜３０が残留している状態を示したが、この残留酸化膜３０は、その後になくなることもある。また、実施の形態２にかかる第１の製造工程では、第１のトレンチ２４の形成方法以外は、実施の形態１と同じである。
【００４０】
続いて、実施の形態２にかかる半導体チップ２の第２の製造工程完了後の断面図を図１０に示す。実施の形態２にかかる第２の製造工程では、まず、半導体基板ＳＵＢの上層に層間絶縁膜を形成する。そして、コンタクト配線２６及び第１のトレンチ２４が形成される領域の層間絶縁膜を選択的にエッチングする。図１０に示す例では、第１のトレンチ２４は、コンタクト配線２６と同じ深さまで形成される。また、第１のトレンチ２４の幅ｄ１は、コンタクト溝の幅ｄ０よりも狭くなるように形成される。
【００４１】
そして、コンタクト溝に対して配線材量（例えば、タングステン）を充填することでコンタクト配線２６が形成される。このとき、第１のトレンチ２４に対してもコンタクト溝と同様にタングステンが堆積されるが、第１のトレンチ２４では開口部のみにタングステンが堆積される。これは、第１のトレンチ２４の幅ｄ１がコンタクト溝の幅ｄ０よりも狭いため、第１のトレンチ２４の深い位置までタングステンが入り込めないためである。そして、タングステンを堆積させた後に、層間絶縁膜上に堆積したタングステンをＣＭＰにより除去する。このＣＭＰ工程において、第１のトレンチ２４の開口部付近の残留タングステン２９は除去されることもある。このように、第１のトレンチ２４には配線材量となるタングステンが入り込まないため、第１のトレンチ２４をコンタクト溝とともに形成しても中空構造となる。
【００４２】
第３の製造工程以降の製造工程は、実施の形態１で説明した工程と同じであるため、ここでは説明を省略する。以上、説明したように、エアギャップ領域１２にシャロートレンチ２３を形成しない場合は、半導体基板ＳＵＢに入り込む第１のトレンチ２４をシャロートレンチ２３を形成する工程で形成することができる。この場合も、フォトマスク及び工程を追加することが無いため、実施の形態１と同様に製造工程を簡略化ながら、クラックを防止するエアギャップ領域１２を形成することができる。
【００４３】
実施の形態３
実施の形態３では、ダマシン法により素子配線及びビア配線を形成した場合における第１のトレンチ２４及び第２のトレンチ２５の形成方法について説明する。ダマシン法では、層間絶縁膜を形成した後に、当該層間絶縁膜にビア溝及び配線溝を形成し、当該溝に配線材（例えば、銅）を埋め込むものである。また、ダマシン法では、シングルダマシン法とデュアルダマシン法とがある。シングルダマシン法では、ビア配線と素子配線とを交互に形成する。一方、デュアルダマシン法では、ビア溝と配線溝とを形成した後にビア配線と素子配線とを一度の埋め込み工程で形成する。以下では、デュアルダマシン法を適用してビア配線と素子配線とを形成する例について説明する。
【００４４】
実施の形態３にかかる半導体チップ３の断面図を図１１に示す。図１１に示すように、実施の形態３にかかる半導体チップ３は、素子配線４０及びビア配線４１を有する。この素子配線４０及びビア配線４１は、銅により形成される。一方、半導体チップ３においてもコンタクト配線２６は、実施の形態１と同様にタングステンで形成される。
【００４５】
また、実施の形態３にかかる半導体チップ３では、エアギャップ領域１２には、素子配線４０は形成されない。これにより、半導体チップ３は、実施の形態１にかかる半導体チップ１よりもチップサイズを小さくすることができる。
【００４６】
続いて、実施の形態３にかかる半導体チップ３の製造方法について説明する。実施の形態３にかかる半導体チップ３の製造方法では、第１、第２の製造工程については、実施の形態１と同じであるため、以下では、第３の製造工程以降の工程について説明する。
【００４７】
図１２に実施の形態３にかかる半導体チップ３の第３の製造工程完了後の断面図を示す。実施の形態３における第３の製造工程では、配線形成領域Ｌ１の素子配線４０及び第２のトレンチ２５を形成する。実施の形態３にかかる第３の製造工程では、まず、層間絶縁膜を形成する。そして、当該層間絶縁膜において素子配線４０及び第２のトレンチ２５を形成する領域に溝を形成する。このとき、第２のトレンチ２５に対応する溝の幅は、回路形成領域１０のビア配線４１の幅よりも狭く形成される。その後、当該溝に配線材を埋め込む。このとき、第２のトレンチ２５の幅が狭いため、配線材料は、第２のトレンチ２５の深い部分には入り込まず、第２のトレンチ２５は中空構造となる。また、図１２では、第２のトレンチ２５の開口部に残留銅４２を示したが、この残留銅は、その後の工程においてなくなる事もある。
【００４８】
続いて、実施の形態３にかかる半導体チップ３の第４の製造工程完了後の断面図を図１３に示す。実施の形態３における第４の製造工程では、配線分離層Ｖ２に形成されるビア配線４１、配線形成領域Ｌ２の素子配線４０及び配線分離層Ｖ２と配線形成領域Ｌ２とを貫通する第２のトレンチ２５を形成する。実施の形態３にかかる第４の製造工程では、まず、層間絶縁膜を形成する。そして、当該層間絶縁膜においてビア配線４１及び第２のトレンチ２５を形成する領域に溝を形成する。このとき、第２のトレンチ２５に対応する溝の幅は、回路形成領域１０のビア配線４１の幅よりも狭く形成される。その後、再度層間絶縁膜をエッチングして、素子配線４０を形成する領域に溝を形成する。そして、当該溝に配線材を埋め込む。このとき、第２のトレンチ２５の幅が狭いため、配線材料は、第２のトレンチ２５の深い部分には入り込まず、第２のトレンチ２５は中空構造となる。また、図１３では、第２のトレンチ２５の開口部に残留銅４２を示したが、この残留銅は、その後の工程においてなくなる事もある。
【００４９】
この第４の製造工程と同じ工程により、配線分離層Ｖ３、Ｖ４に形成されるビア配線４１、配線形成領域Ｌ３、Ｌ４の素子配線４０及び配線分離層Ｖ３、Ｖ４と配線形成領域Ｌ３、Ｌ４とを貫通する第２のトレンチ２５を形成する。その後、第５の製造工程により、配線分離層Ｖ５の層間絶縁膜及びカバー層ＣＡＶを第５の製造工程で形成する。そこで、半導体チップ３の第５の製造工程完了後の断面図を図１４に示す。なお、図１４に示すように、配線分離層Ｖ５にはビア配線を形成しない。また、第５の製造工程では、配線分離層Ｖ５に対してはＣＭＰによる平坦化処理は行わない。
【００５０】
続いて、チップ領域のうちシーリング領域１１と回路形成領域１０とを少なくとも含む領域以外の部分のカバー層ＣＡＶ、配線分離層Ｖ５及び配線形成層Ｌ４をエッチングにより除去することで、半導体チップ３は、図１１に示す形態となる。
【００５１】
上記説明より、実施の形態３にかかる半導体チップ３では、ビア配線４１及び素子配線４０が埋め込まれる溝と共に第２のトレンチ２５を形成する。これにより、実施の形態３にかかる製造方法においても、フォトマスク及び工程を別途追加することなく第１のトレンチ２４及び第２のトレンチ２５を形成することができる。
【００５２】
実施の形態４
実施の形態４では、エアギャップ領域１２を形成する領域の例について説明する。そこで、エアギャップ領域１２の第１の形成例を図１５に示す。図１５に示す例では、回路形成領域１０の外周を囲む連続した領域に第１のトレンチ２４及び第２のトレンチ２５により構成される中空構造を有するエアギャップ領域１２を形成する。また、図１５に示す例では、エアギャップ領域１２と回路形成領域１０との間にシールリング領域が形成される。このシールリング領域１１は、回路形成領域１０の外周を囲む連続した領域に形成される。
【００５３】
また、エアギャップ領域１２の第２の形成例を図１６に示す。図１６に示す例では、回路形成領域１０の外周を囲む不連続な領域に第１のトレンチ２４及び第２のトレンチ２５により構成される中空構造を有するエアギャップ領域１２を形成する。また、図１６に示す例では、エアギャップ領域１２と回路形成領域１０との間にシールリング領域が形成される。このシールリング領域１１は、回路形成領域１０の外周を囲む連続した領域に形成される。
【００５４】
このように、エアギャップ領域１２の中空構造は、連続した領域として形成してもよく、また、不連続な領域に形成しても良い。なお、中空構造は、連続した領域に形成した方がクラックが回路形成領域１０に達することを防止する効果は高い。一方、中空構造を不連続な領域に形成した場合、ウェハの強度を高めることができるため、ウェハの破損を防ぐ効果を高めることができる。
【００５５】
実施の形態５
実施の形態５では、スクライブ領域１３に、第１のトレンチ２４及び第２のトレンチ２５による中空構造を形成する例について説明する。
【００５６】
そこで、第１のトレンチ２４及び第２のトレンチ２５による中空構造を形成したスクライブ領域の第１の例の概略図を図１７に示す。図１７に示すように、スクライブ領域１３には、プロセスのばらつきを確認するための検査素子が形成されるアクセサリ領域が形成される。そして、当該アクセサリ領域を除く領域に、第１のトレンチ２４及び第２のトレンチ２５による中空構造が形成される。図１７に示す例では、第１のトレンチ２４及び第２のトレンチ２５による中空構造が形成される領域をエアギャップ領域で示した。また、図１７に示す例では、エアギャップ領域を形成するために用いられる素子配線２７を示した。
【００５７】
また、第１のトレンチ２４及び第２のトレンチ２５による中空構造を形成したスクライブ領域の第２の例の概略図を図１８に示す。図１８に示す例は、図１７に示したエアギャップ領域を不連続に形成したものである。
【００５８】
このように、スクライブ領域に中空構造を形成することで、ウェハを分割して半導体チップを個片化した場合にクラックが生じても、当該クラックがスクライブ領域内で停止する。これにより、半導体チップにクラックが到達する可能性を高めることができるため、実施の形態５にかかるウェハによれば、半導体チップの信頼性をより向上させることができる。また、スクライブ領域に形成されるエアギャップ領域も実施の形態１と同様に半導体チップの回路形成領域を形成する工程内で同時に形成することができるため、このエアギャップ領域によりフォトマスク及び工程を特別に追加する必要はない。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
（付記１）
半導体基板に回路素子が形成される回路形成領域と、
前記半導体基板の上層に形成され、前記回路素子間を接続する素子配線が形成される配線形成領域と、
前記回路形成領域の外周に形成され、前記半導体基板の表面から前記半導体基板の表面よりも深い領域にかけて形成される第１のトレンチと、前記第１のトレンチの上の前記配線形成領域であって、前記半導体基板の表面からチップ表面までの領域を貫通する領域に形成される第２のトレンチと、を含み、前記第１のトレンチ及び前記第２のトレンチにより形成される少なくとも１つの中空構造を有するエアギャップ領域と、
前記エアギャップ領域の外周に形成され、前記第１、第２のトレンチにより形成される前記中空構造を有するスクライブ領域と、
を有する半導体装置。
（付記２）
前記第１、第２のトレンチは、前記回路形成領域の一辺に平行な連続した領域に前記中空構造を形成する付記１に記載の半導体装置。
（付記３）
前記第２のトレンチは、第１の配線と第２の配線に挟まれる領域に形成され、
前記第１の配線と前記第２の配線との配線間距離は、前記回路形成領域の最小配線間距離よりも小さい付記１又は２に記載の半導体装置。
（付記４）
前記回路形成領域と前記エアギャップ領域との間にシールリング領域を有し、
前記シールリング領域には、前記半導体基板の表面から前記配線形成領域の最上層配線層まで連続した領域に前記素子配線及び異なる配線形成層に形成される前記素子配線を接続するビア配線によりシールリング配線が形成される付記１乃至３のいずれか１つに記載の半導体装置。
（付記５）
前記第１、第２のトレンチにより形成される前記中空構造は、貫通した１つの中空構造を構成する付記１乃至４のいずれか１つに記載の半導体装置。
【符号の説明】
【００６０】
１〜３  半導体チップ
１０  回路形成領域
１１  シールリング領域
１２  エアギャップ領域
１３  スクライブ領域
２０  拡散層領域
２１  ゲート酸化膜
２２  ゲート電極
２３  シャロートレンチ
２４  第１のトレンチ
２５  第２のトレンチ
２６  コンタクト配線
２７、４０  素子配線
２８、４１  ビア配線
２９  残留タングステン
３０  残留酸化膜
４２  残留銅
Ｌ１〜Ｌ４  配線形成層
Ｖ１  コンタクト配線形成層
Ｖ２〜Ｖ５  配線分離層
ＣＡＶ  カバー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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