(57)【要約】【課題】相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善する。【解決手段】相関二重サンプリング回路１１の差動増幅器ＣＤＳの差動入力に第１と第２の可変容量Ｃ５、Ｃ６と第１と第２の入力制御部ＣＧ１、ＣＧ２と直列接続され、ＣＤＳの差動出力には可変利得増幅器１２を介してＡ／Ｄ変換器１３の差動入力が接続される。Ａ／Ｄ変換器１３のデジタル変換出力信号ＤＯＵＴと黒レベル指示信号ＣＬＰ＿ＬＶがデジタル比較器１４に供給され、比較器１４の出力によりＣ５、Ｃ６の容量値が制御される。入力制御部ＣＧ１、ＣＧ２は、入力抵抗Ｒ２、Ｒ３と入力制御スイッチＳＷ１４、ＳＷ１５の並列接続を含む。ＳＷ１４、ＳＷ１５は、フィード・スルー期間の前半と信号期間の前半で導通状態に制御され、フィード・スルー期間の後半と信号期間の後半で非導通状態に制御される。【選択図】図１
2013162437.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路は、第１可変容量と、第２可変容量と、相関二重サンプリング回路と、アナログ・デジタル変換器とデジタル比較器とを具備して、
前記第１可変容量の一端には固体撮像デバイスのイメージ・センサ出力信号が供給可能とされ、前記第２可変容量の一端には接地電圧が供給可能とされ、
前記相関二重サンプリング回路は、差動増幅器と第１入力スイッチと第２入力スイッチと第１帰還容量と第２帰還容量と第１帰還スイッチと第２帰還スイッチとを含み、
前記第１可変容量の他端は前記第１入力スイッチの第１端子に接続され、前記第１入力スイッチの第２端子は前記差動増幅器の非反転入力端子に接続され、前記第１入力スイッチの第３端子は前記接地電圧に接続され、
前記第２可変容量の他端は前記第２入力スイッチの第１端子に接続され、前記第２入力スイッチの第２端子は前記差動増幅器の反転入力端子に接続され、前記第２入力スイッチの第３端子は前記接地電圧に接続され、
前記第１帰還容量と前記第１帰還スイッチは前記差動増幅器の前記非反転入力端子と反転出力端子との間に直列に接続され、前記第２帰還容量と前記第２帰還スイッチは前記差動増幅器の前記反転入力端子と非反転出力端子との間に直列に接続され、
前記第１入力スイッチの前記第１端子と前記第３端子の間の経路と前記第２入力スイッチの前記第１端子と前記第３端子の間の経路とは、第１パルス信号の第１レベルに応答して、前記固体撮像デバイスのリセット期間後のフィード・スルー期間において導通状態に制御され、
前記第１入力スイッチの前記第１端子と前記第３端子の間の前記経路と前記第２入力スイッチの前記第１端子と前記第３端子の間の前記経路とは、前記第１パルス信号の前記第１レベルと異なる第２レベルに応答して、非導通状態に制御され、
前記第１帰還スイッチと前記第２帰還スイッチとは、第２パルス信号の反転信号である反転第２パルス信号の前記第１レベルに応答して、前記固体撮像デバイスの前記フィード・スルー期間後の信号期間に導通状態に制御され、
前記第１帰還スイッチと前記第２帰還スイッチとは、前記反転第２パルス信号の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御され、
前記第１入力スイッチの前記第１端子と前記第２端子の間の経路と前記第２入力スイッチの前記第１端子と前記第２端子の間の経路とは、前記反転第２パルス信号の前記第１レベルに応答して導通状態に制御され、
前記第１入力スイッチの前記第１端子と前記第２端子の間の前記経路と前記第２入力スイッチの前記第１端子と前記第２端子の間の前記経路とは、前記反転第２パルス信号の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御され、
前記アナログ・デジタル変換器の差動入力端子が前記相関二重サンプリング回路の前記差動増幅器の前記反転出力端子と前記非反転出力端子との間の差動増幅出力信号に応答することによって、前記アナログ・デジタル変換器の出力端子からデジタル変換出力信号が生成され、
前記デジタル比較器の第１入力端子と第２入力端子とには、それぞれ前記デジタル変換出力信号と前記イメージ・センサ出力信号の黒レベルに対応するクランプレベルを示すデジタル指示信号とが供給可能とされ、
前記デジタル比較器は、前記固体撮像デバイスの前記フィード・スルー期間において前記アナログ・デジタル変換器の前記出力端子から生成される前記デジタル変換出力信号が前記デジタル指示信号と一致するように、前記第１可変容量と前記第２可変容量の容量値を制御するものであり、
前記半導体集積回路は、並列接続された第１入力抵抗と第１入力制御スイッチとを含む第１入力制御部と、並列接続された第２入力抵抗と第２入力制御スイッチとを含む第２入力制御部とを更に具備して、
前記第１可変容量の前記一端に前記第１入力制御部を介して前記前記固体撮像デバイスの前記イメージ・センサ出力信号が供給可能とされ、前記第２可変容量の前記一端に前記第２入力制御部を介して前記接地電圧が供給可能とされ、
前記第１入力制御部の前記第１入力制御スイッチと前記第２入力制御部の前記第２入力制御スイッチとは、スイッチ制御信号の前記第１レベルによって導通状態に制御されるものであり、
前記第１入力制御部の前記第１入力制御スイッチと前記第２入力制御部の前記第２入力制御スイッチとは、前記スイッチ制御信号の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御され、
前記第１パルス信号が前記第１レベルである前記フィード・スルー期間の前半と前記反転第２パルス信号が前記第１レベルである前記信号期間の前半とにおいて、前記スイッチ制御信号は前記第１レベルに設定されることによって、前記第１入力制御スイッチと前記第２入力制御スイッチとは前記導通状態に制御されるものであり、
前記第１パルス信号が前記第１レベルである前記フィード・スルー期間の後半と前記反転第２パルス信号が前記第１レベルである前記信号期間の後半とにおいて、前記スイッチ制御信号は前記第２レベルに設定されることによって、前記第１入力制御スイッチと前記第２入力制御スイッチとは前記非導通状態に制御される
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記スイッチ制御信号の前記第１レベルによって前記導通状態に制御される前記第１入力制御スイッチのオン抵抗と前記第２入力制御スイッチのオン抵抗とは、前記第１入力抵抗の抵抗値と前記第２入力抵抗の抵抗値とよりも低い抵抗値に設定された
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記半導体集積回路は、可変利得増幅器を更に具備して、
前記アナログ・デジタル変換器の前記差動入力端子は、前記可変利得増幅器を介して前記相関二重サンプリング回路の前記差動増幅器の前記反転出力端子および前記非反転出力端子と接続された
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、クランプ制御部を更に具備して、
前記デジタル比較器の比較出力信号が、前記クランプ制御部を介して、前記第１可変容量および記第２可変容量の容量値制御端子に供給される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記第１可変容量と前記第２可変容量とは、重み付けされた複数の容量の並列接続をそれぞれ含んだ
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記第１可変容量と前記第２可変容量とは、複数の制御スイッチをそれぞれ含んだものであり、
前記第１可変容量と前記第２可変容量では、前記複数の容量の各容量と前記複数の制御スイッチの各制御スイッチが直列に接続された
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記複数の制御スイッチは、前記クランプ制御部から生成される複数のスイッチ制御信号によって制御される
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記第１帰還スイッチと前記第２帰還スイッチと前記第１入力制御スイッチと前記第２入力制御スイッチとは、それぞれＣＭＯＳアナログスイッチ回路によって構成された
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記アナログ・デジタル変換器は、パイプライン型Ａ／Ｄ変換器である
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記固体撮像デバイスは、ＣＣＤである
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
従来から、携帯電話に搭載されたカメラやデジタルスチルカメラ等のアナログフロントエンド(ＡＦＥ)と呼ばれるアナログ画像処理回路では、外乱等の同相ノイズを除去するために、シングルエンド型の増幅回路ではなく差動型の増幅回路が使用される。ＣＣＤ(Charge Coupled Device)やＣＭＯＳイメージ・センサ等の固体撮像デバイスのイメージ・センサ出力信号は、相関二重サンプリング回路(Correlated Double Sampling)によってサンプリングされ、後段の可変増幅器(ＰＧＡ：Programmable Gain Amplifier)増幅器の入力端子に供給される。
【０００３】
近年、イメージ・センサの高画素化に伴った読み出し周波数の向上により、センサ出力信号に高周波雑音が重畳して、Ｓ／Ｎ比が劣化して、高品質の画像信号が得られないと言う問題があった。更にＣＣＤでは、暗電流ショット・ノイズ、フローティング・ディフュージョン(ＦＤ)でのリセット・ノイズ、ＦＤアンプ・ノイズ、光ショット・ノイズ等のランダム・ノイズが発生するものである。尚、フローティング・ディフュージョン(ＦＤ)は、水平ＣＣＤの最終段に隣接してシリコン基板に形成されたＮ型領域によって構成され、フローティング・ディフュージョン・アンプ(ＦＤＡ)の入力端子として機能するものである。
【０００４】
下記特許文献１には、固体撮像デバイスとしてのＣＣＤの上述したリセット・ノイズを低減するために、固体撮像デバイスであるＣＣＤの出力端子に相関二重サンプリング回路(ＣＤＳ)の入力端子を接続することが記載されている。更に下記特許文献１には、相関二重サンプリング回路(ＣＤＳ)を、第１と第２と第３とのサンプルホールド回路と減算回路で構成して、第１のサンプルホールド回路の入力端子と第２のサンプルホールド回路の入力端子にＣＣＤの出力信号を供給して、第３のサンプルホールド回路の入力端子には第２のサンプルホールド回路の出力端子を接続することが記載されている。減算回路の第１入力端子と第２入力端子には第１のサンプルホールド回路の出力端子と第３のサンプルホールド回路の出力端子がそれぞれ接続され、第１のサンプルホールド回路と第３のサンプルホールド回路には第２パルス信号が供給され、第２のサンプルホールド回路には第１パルス信号が供給される。第１パルス信号はリセット期間の後のフィード・スルー期間にハイレベルとされて、第２パルス信号はフィード・スルー期間の後の信号期間にハイレベルとされる。従って、減算回路の第１入力端子には第１のサンプルホールド回路を介して信号期間の画素信号が供給され、減算回路の第２入力端子には第２のサンプルホールド回路と第３のサンプルホールド回路とを介してフィード・スルー期間の電圧が供給され、減算回路の出力端子からフィード・スルー期間の電圧と信号期間の画素信号の電圧との差電圧出力が生成され、この減算回路での減算の際にノイズ成分が除去されるとされている。
【０００５】
更に下記特許文献１には、相関二重サンプリング回路(ＣＤＳ)によるサンプリングにより発生する折り返しノイズを低減するため、固体撮像デバイスであるＣＣＤの出力端子と相関二重サンプリング回路(ＣＤＳ)の入力端子との間にローパスフィルタを接続することが記載され、高域ノイズのサンプリングによる折り返しの影響を小さくするとされている。
【０００６】
下記特許文献２には、ＣＣＤの出力のノイズを低減するための相関二重サンプリング回路(ＣＤＳ)による高域ノイズのサンプリングによる折り返しノイズを低減するために、第１と第２のローパスフィルタと第１と第２のゲート回路とを使用することが記載されている。第１と第２のゲート回路の両方の入力端子にはＣＣＤの出力信号が供給され、第１のゲート回路にフィード・スルー期間にハイレベルとされる第１パルス信号が供給されて、第２のゲート回路に信号期間の画素信号のタイミングでハイレベルとされる第２パルス信号が供給される。第１のゲート回路は第１パルス信号のハイレベル期間にフィード・スルー期間の電圧を抽出して、第２のゲート回路は第２パルス信号のハイレベル期間に信号期間の画素信号の電圧を抽出する。第１のゲート回路の出力のフィード・スルー期間の抽出電圧は、第２のローパスフィルタと相関二重サンプリング回路(ＣＤＳ)の第２のサンプルホールド回路と第３のサンプルホールド回路とを介して減算回路としての差動アンプの第２入力端子に供給される。第２のゲート回路の出力の信号期間の画素信号の抽出電圧は、第１のローパスフィルタと相関二重サンプリング回路(ＣＤＳ)の第１のサンプルホールド回路を介して減算回路としての差動アンプの第１入力端子に供給される。第２のサンプルホールド回路にはフィード・スルー期間にハイレベルとされる第３パルス信号が供給されて、第１のサンプルホールド回路と第３のサンプルホールド回路には信号期間の画素信号のタイミングでハイレベルとされる第４パルス信号が供給される。減算回路としての差動アンプは、第１のサンプルホールド回路の出力信号と第３のサンプルホールド回路の出力信号とを減算することによって、ＣＣＤのリセット・ノイズと１／ｆノイズとが相殺された画像信号を出力するとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−６８２１０号  公報
【特許文献２】特開平８−９２６２号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者等は本発明に先立って、携帯電話に搭載されたカメラやデジタルスチルカメラ等のアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の開発に従事した。
【０００９】
図６は、本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【００１０】
図６に示す半導体集積回路ＩＣに内蔵されたアナログフロントエンド(ＡＦＥ)は、サンプルホールド回路(ＳＨ)１０と、相関二重サンプリング回路(ＣＤＳ)１１と可変利得増幅器(ＰＧＡ)１２とアナログ・デジタル変換器(ＡＤＣ)１３とデジタル比較器(ＣＭＰ)１４とクランプ制御部１５とを含んでいる。尚、図６では、破線ＩＣの内部の回路や素子は、半導体集積回路ＩＣの半導体チップに集積化されている。
【００１１】
図６では、端子Ｔ１には固体撮像デバイスとしてのＣＣＤからのイメージ・センサ出力信号ＣＤＳＩＮが供給される。端子Ｔ１のイメージ・センサ出力信号ＣＤＳＩＮは入力結合容量ＣＩＮを介して端子Ｔ２に供給され、端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮはサンプルホールド回路(ＳＨ)１０と相関二重サンプリング回路(ＣＤＳ)１１とに供給される。
【００１２】
サンプルホールド回路(ＳＨ)１０の差動増幅器の非反転入力端子＋にはスイッチＳＷ１と容量Ｃ１が接続されて、この差動増幅器の反転入力端子−にはスイッチＳＷ２と容量Ｃ２が接続される。スイッチＳＷ１の一端は端子Ｔ２に接続され、スイッチＳＷ１の他端は容量Ｃ１の一端と差動増幅器の非反転入力端子＋とに接続され、容量Ｃ１の他端は接地電圧に接続される。スイッチＳＷ２の一端はフィードバック端子ＦＢＣとして機能する端子Ｔ５に接続され、スイッチＳＷ２の他端は容量Ｃ２の一端と差動増幅器の反転入力端子−とに接続され、容量Ｃ２の他端は接地電圧に接続される。サンプルホールド回路(ＳＨ)１０の差動増幅器の出力端子は、サンプルホールド端子ＳＨＣとして機能する端子Ｔ６と抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は端子Ｔ７を介して外部容量Ｃ４の一端に接続され、外部容量Ｃ４の他端は接地電圧に接続される。フィードバック端子ＦＢＣとして機能する端子Ｔ５とサンプルホールド端子ＳＨＣとして機能する端子Ｔ６との間には、外部容量Ｃ３が接続される。リセット期間後のフィード・スルー期間にハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１、ＳＷ２が駆動されるので、リセット期間後のフィード・スルー期間の黒レベルがサンプルホールド回路(ＳＨ)１０の差動増幅器の非反転入力端子＋の容量Ｃ１にサンプリングされ、サンプルホールド回路(ＳＨ)１０の差動増幅器の出力端子にバッファリングされる。
【００１３】
相関二重サンプリング回路(ＣＤＳ)１１には、スイッチＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０、ＳＷ９と容量Ｃ５、Ｃ６、Ｃ７、Ｃ８とが接続されている。スイッチＳＷ３の一端に端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮが供給され、スイッチＳＷ４の一端はサンプルホールド回路(ＳＨ)１０の差動増幅器の出力端子に接続され、スイッチＳＷ３の他端はスイッチＳＷ５の一端と容量Ｃ５の一端とに接続され、スイッチＳＷ４の他端はスイッチＳＷ５の他端と容量Ｃ６の一端とに接続される。スイッチＳＷ３、ＳＷ４はフィード・スルー期間後の信号期間の画素信号のタイミングにおいてハイレベルとされる第２パルス信号φ２により駆動され、スイッチＳＷ５は第２パルス信号φ２の反転信号である反転第２パルス信号／φ２により駆動される。
【００１４】
容量Ｃ５の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋と容量Ｃ７の一端とスイッチＳＷ６の一端に接続され、容量Ｃ６の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転入力端子−と容量Ｃ８の一端とスイッチＳＷ７の一端とに接続され、スイッチＳＷ６の他端とスイッチＳＷ７の他端とは接地電圧に接続される。容量Ｃ７の他端はスイッチＳＷ８の一端とスイッチＳＷ１０の一端とに接続され、スイッチＳＷ８の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と可変利得増幅器(ＰＧＡ)１２の非反転入力端子＋とに接続されて、スイッチＳＷ１０の他端は接地電圧に接続される。容量Ｃ８の他端はスイッチＳＷ９の一端とスイッチＳＷ１１の一端とに接続され、スイッチＳＷ９の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転出力端子＋と可変利得増幅器(ＰＧＡ)１２の反転入力端子−とに接続され、スイッチＳＷ１１の他端は接地電圧に接続される。スイッチＳＷ６、ＳＷ７、ＳＷ１０、ＳＷ１１は第２パルス信号φ２により駆動され、スイッチＳＷ８、ＳＷ９は第２パルス信号φ２の反転信号である反転第２パルス信号／φ２により駆動される。
【００１５】
アナログ・デジタル変換器(ＡＤＣ)１３の差動アナログ入力端子は可変利得増幅器(ＰＧＡ)１２を介して相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と非反転出力端子＋に接続され、デジタル変換出力信号ＤＯＵＴは端子Ｔ３に生成される。デジタル比較器(ＣＭＰ)１４の第１入力端子と第２入力端子には、フィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号ＣＬＰ＿ＬＶとがそれぞれ供給される。デジタル比較器(ＣＭＰ)１４の比較出力信号がクランプ制御部１５の入力端子に供給され、クランプ制御部１５の出力信号がフィードバック端子ＦＢＣとして機能する端子Ｔ５とスイッチＳＷ２の一端とに供給される。その結果、フィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴが黒レベル・デジタル信号ＣＬＰ＿ＬＶ(黒レベルに対応するクランプレベル)と一致するように、サンプルホールド回路(ＳＨ)１０や相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器のオフセットが補償されることが可能となる。
【００１６】
サンプルホールド回路(ＳＨ)１０の差動増幅器の出力端子に生成されるオフセット補償後の黒レベル信号は、スイッチＳＷ４と容量Ｃ６を介して第２パルス信号φ２のハイレベル期間に相関二重サンプリング回路回路(ＣＤＳ)１１の差動増幅器の反転入力端子−に供給される。すなわち、この黒レベル信号は、第２パルス信号φ２のハイレベル期間に、容量Ｃ６の両端子間にサンプリングされる。
【００１７】
端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮのフィード・スルー期間の後の信号期間の画素信号は、スイッチＳＷ３と容量Ｃ５を介して第２パルス信号φ２のハイレベル期間に相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋に供給される。すなわち、信号期間の画素信号は、第２パルス信号φ２のハイレベル期間に、容量Ｃ５の両端子間にサンプリングされる。
【００１８】
反転第２パルス信号／φ２のハイレベル期間には、スイッチＳＷ５、ＳＷ８、ＳＷ９はオン状態となる。その結果、この期間では、容量Ｃ５にサンプリングされた信号期間の画素信号は容量Ｃ５、Ｃ７と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第１負帰還増幅経路で増幅され、容量Ｃ６にサンプリングされた黒レベル信号は容量Ｃ６、Ｃ８と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第２負帰還増幅経路で増幅される。従って、相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と非反転出力端子＋とからフィード・スルー期間の黒レベル信号と信号期間の画素信号の電圧との差電圧出力が生成され、その際にノイズ成分が除去されることが可能となる。
【００１９】
図７は、図６に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の動作を説明するための波形を示す図である。
【００２０】
図７には、端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮと第１パルス信号φ１と第２パルス信号φ２と反転第２パルス信号／φ２の波形とアナログ・デジタル変換器(ＡＤＣ)１３から生成されるデジタル変換出力信号ＤＯＵＴとが示されている。
【００２１】
図７の期間Ｔ１、Ｔ５、Ｔ９はリセット期間であり、固体撮像デバイスとしてのＣＣＤのフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ型領域はリセット電圧にリセットされる。図７の期間Ｔ２、Ｔ６、Ｔ１０はリセット期間後のフィード・スルー期間であり、このフィード・スルー期間では、イメージ・センサ出力信号ＣＤＳＩＮは画素信号の黒レベルに対応するものである。図７の期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２はフィード・スルー期間後の信号期間であり、この信号期間では、イメージ・センサ出力信号ＣＤＳＩＮは被写体の画素信号に対応するものである。図７の期間Ｔ１、Ｔ２、Ｔ５、Ｔ６、Ｔ９、Ｔ１０は信号期間後の相関二重サンプリング回路(ＣＤＳ)１１と可変利得増幅器(ＰＧＡ)１２とによる増幅期間である。
【００２２】
フィード・スルー期間Ｔ２、Ｔ６、Ｔ１０にハイレベルの第１パルス信号φ１により黒レベルのクランプ動作が実行され、信号期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２にハイレベルの第２パルス信号φ２により黒レベルのサンプリング動作と信号期間の画素信号のサンプリング動作とが実行される。増幅期間Ｔ１、Ｔ２、Ｔ５、Ｔ６、Ｔ９、Ｔ１０にハイレベルの反転第２パルス信号／φ２により、フィード・スルー期間の黒レベル信号と信号期間の画素信号の電圧との差電圧出力の生成動作と増幅動作が実行される。この増幅期間Ｔ１、Ｔ２、Ｔ５、Ｔ６、Ｔ９、Ｔ１０に生成される差動増幅信号に応答して、デジタル変換出力信号ＤＯＵＴである出力データＤＡＴＡ(ｎ−２)、ＤＡＴＡ(ｎ−１)、ＤＡＴＡ(ｎ)が生成される。
【００２３】
しかし、図６に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路では、大きな容量値を有する外部容量Ｃ３、Ｃ４が接続される必要があり、更に大きな容量値を有する外部容量Ｃ３、Ｃ４によるクランプ動作での大きなループ遅延が発生する。従って、クランプ動作での不所望な発振を防止するためには、ループゲインを比較的小さな値に設定する必要があり、クランプ動作の引き込み時間の短縮が困難である。
【００２４】
図８は、図６に示した半導体集積回路の問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【００２５】
図８に示す半導体集積回路ＩＣでは、図６に示した半導体集積回路ＩＣと比較すると、サンプルホールド回路(ＳＨ)１０と大きな容量値を有する外部容量Ｃ３、Ｃ４とスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５と容量Ｃ１、Ｃ２とが省略されている。その代わり、図８に示す半導体集積回路ＩＣには、図６に示した半導体集積回路ＩＣと比較すると、スイッチＳＷ１２、ＳＷ１３が追加され、容量Ｃ５、Ｃ６は容量型デジタル・アナログ変換器(容量ＤＡＣ)として機能する可変容量によって構成されている。すなわち、可変容量Ｃ５、Ｃ６の容量値が、クランプ制御部１５のデジタル出力信号によって設定されるものである。
【００２６】
可変容量Ｃ５の一端には端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮが供給され、可変容量Ｃ６の一端は端子Ｔ８を介して接地電圧に接続される。可変容量Ｃ５の他端はスイッチＳＷ１２の第１端子に接続され、スイッチＳＷ１２の第２端子と第３端子とは相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋と接地電圧とにそれぞれ接続される。可変容量Ｃ６の他端はスイッチＳＷ１３の第１端子に接続され、スイッチＳＷ１３の第２端子と第３端子とは相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転入力端子−と接地電圧とにそれぞれ接続される。
【００２７】
ハイレベルの反転第２パルス信号／φ２に応答して、スイッチＳＷ１２の第１端子と第２端子の間の経路が接続状態とされ、スイッチＳＷ１２の第１端子と第３端子の間の経路が非接続状態とされ、スイッチＳＷ１３の第１端子と第２端子の間の経路が接続状態とされ、スイッチＳＷ１３の第１端子と第３端子の間の経路が非接続状態とされる。更にハイレベルの第１パルス信号φ１に応答して、スイッチＳＷ１２の第１端子と第２端子の間の経路が非接続状態とされ、スイッチＳＷ１２の第１端子と第３端子の間の経路が接続状態とされ、スイッチＳＷ１３の第１端子と第２端子の間の経路が非接続状態とされ、スイッチＳＷ１３の第１端子と第３端子の間の経路が接続状態とされる。
【００２８】
スイッチＳＷ１２の第２端子は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋と容量Ｃ７の一端とスイッチＳＷ６の一端に接続され、スイッチＳＷ１３の第２端子は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転入力端子−と容量Ｃ８の一端とスイッチＳＷ７の一端とに接続され、スイッチＳＷ６の他端とスイッチＳＷ７の他端とは接地電圧に接続される。容量Ｃ７の他端はスイッチＳＷ８の一端とスイッチＳＷ１０の一端とに接続され、スイッチＳＷ８の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と可変利得増幅器(ＰＧＡ)１２の非反転入力端子＋とに接続されて、スイッチＳＷ１０の他端は接地電圧に接続される。容量Ｃ８の他端はスイッチＳＷ９の一端とスイッチＳＷ１１の一端とに接続され、スイッチＳＷ９の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転出力端子＋と可変利得増幅器(ＰＧＡ)１２の反転入力端子−とに接続されて、スイッチＳＷ１１の他端は接地電圧に接続される。スイッチＳＷ６、ＳＷ７、ＳＷ１０、ＳＷ１１は第２パルス信号φ２によって駆動され、スイッチＳＷ８、ＳＷ９は第２パルス信号φ２の反転信号である反転第２パルス信号／φ２により駆動される。
【００２９】
図８に示す半導体集積回路ＩＣでも、アナログ・デジタル変換器(ＡＤＣ)１３の差動アナログ入力端子は可変利得増幅器(ＰＧＡ)１２を介して相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と非反転出力端子＋とに接続され、デジタル変換出力信号ＤＯＵＴは端子Ｔ３に生成される。デジタル比較器(ＣＭＰ)１４の第１入力端子と第２入力端子には、フィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号ＣＬＰ＿ＬＶとがそれぞれ供給される。デジタル比較器(ＣＭＰ)１４の比較出力信号がクランプ制御部１５を介して可変容量Ｃ５、Ｃ６の容量値制御端子に供給されているので、可変容量Ｃ５、Ｃ６の容量値がクランプ制御部１５のデジタル出力信号によって設定されるものである。その結果、可変容量Ｃ５、Ｃ６の容量値の大小に従ってフィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴが黒レベル・デジタル信号ＣＬＰ＿ＬＶ(黒レベルに対応するクランプレベル)と一致するように、サンプルホールド回路(ＳＨ)１０や相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器のオフセットが補償されることが可能となる。
【００３０】
すなわち、このオフセット補償動作では、リセット期間後のフィード・スルー期間の前半にハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１２の第１端子と第３端子との間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量Ｃ５の両端子間にサンプリングされる。この時に、ハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１３の第１端子と第３端子との間の経路が接続状態とされるので、端子Ｔ８の接地電圧が可変容量Ｃ６の両端子間にサンプリングされる。
【００３１】
更に、オフセット補償動作では、フィード・スルー期間の後半にハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１２の第１端子と第２端子との間の経路が接続状態とされるので、可変容量Ｃ５の両端子間にサンプリングされた黒レベルの電圧が容量Ｃ５、Ｃ７と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第１負帰還増幅経路で増幅される。この時、ハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１３の第１端子と第２端子との間の経路が接続状態とされるので、可変容量Ｃ６の両端子間にサンプリングされた接地電圧が容量Ｃ６、Ｃ８と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第２負帰還増幅経路で増幅される。
【００３２】
このオフセット補償動作期間の相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の差動出力端子での黒レベル増幅信号は、可変利得増幅器(ＰＧＡ)１２を介して、アナログ・デジタル変換器(ＡＤＣ)１３の差動アナログ入力端子に供給される。その結果、黒レベル増幅信号に対応するデジタル変換出力信号ＤＯＵＴがアナログ・デジタル変換器(ＡＤＣ)１３の出力端子Ｔ３に生成される。
【００３３】
デジタル比較器(ＣＭＰ)１４の第１入力端子と第２入力端子に、フィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号ＣＬＰ＿ＬＶとがそれぞれ供給される。デジタル比較器(ＣＭＰ)１４の比較出力信号がクランプ制御部１５を介して可変容量Ｃ５、Ｃ６の容量値制御端子に供給されているので、可変容量Ｃ５、Ｃ６の容量値がクランプ制御部１５のデジタル出力信号によって設定される。その結果、可変容量Ｃ５、Ｃ６の容量値の大小に従ってフィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴが黒レベル・デジタル信号ＣＬＰ＿ＬＶ(黒レベルに対応するクランプレベル)と一致するように、サンプルホールド回路(ＳＨ)１０や相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器のオフセットが補償されることが可能となる。
【００３４】
上述したオフセット補償動作の終了後の通常動作は、以下のように実行される。
【００３５】
すなわち、リセット期間後のフィード・スルー期間にハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１２の第１端子と第３端子の間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量Ｃ５の両端子間にサンプリングされる。この時には、ハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１３の第１端子と第３端子との間の経路が接続状態とされるので、端子Ｔ８の接地電圧が可変容量Ｃ６の両端子間にサンプリングされる。
【００３６】
フィード・スルー期間後の信号期間にハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１２の第１端子と第２端子の間の経路が接続状態とされるので、信号期間の画素信号の電圧と可変容量Ｃ５の両端子間にサンプリングされた黒レベルの差電圧が容量Ｃ５、Ｃ７と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第１負帰還増幅経路で増幅される。更に、フィード・スルー期間後の信号期間にハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１３の第１端子と第２端子の間の経路が接続状態とされるので、端子Ｔ８の接地電圧と可変容量Ｃ６の両端子間にサンプリングされた接地電圧との略ゼロボルトの差電圧が容量Ｃ６、Ｃ８と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第２負帰還増幅経路で増幅される。従って、相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と非反転出力端子＋とからフィード・スルー期間の黒レベル信号と信号期間の画素信号の電圧との差電圧出力が生成され、その際にノイズ成分が除去されることが可能となる。
【００３７】
図９は、図８に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の動作を説明するための波形を示す図である。
【００３８】
図９には、端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮと第１パルス信号φ１と第２パルス信号φ２と反転第２パルス信号／φ２の波形とアナログ・デジタル変換器(ＡＤＣ)１３から生成されるデジタル変換出力信号ＤＯＵＴとが示されている。
【００３９】
図９の期間Ｔ１、Ｔ５、Ｔ９はリセット期間であり、固体撮像デバイスとしてのＣＣＤのフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ型領域はリセット電圧にリセットされる。図９の期間Ｔ２、Ｔ６、Ｔ１０はリセット期間後のフィード・スルー期間であり、このフィード・スルー期間では、イメージ・センサ出力信号ＣＤＳＩＮは画素信号の黒レベルに対応するものである。図９の期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２はフィード・スルー期間後の信号期間であり、この信号期間では、イメージ・センサ出力信号ＣＤＳＩＮは被写体の画素信号に対応する。図９の期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２は、信号期間の相関二重サンプリング回路(ＣＤＳ)１１と可変利得増幅器(ＰＧＡ)１２とによる増幅期間である。
【００４０】
フィード・スルー期間Ｔ２、Ｔ６、Ｔ１０にハイレベルとされる第１パルス信号φ１によってフィード・スルー期間の黒レベルの可変容量Ｃ５へのサンプリングと端子Ｔ８の接地電圧と可変容量Ｃ６のへのサンプリングとが実行される。次に増幅期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２には、ハイレベルの反転第２パルス信号／φ２により信号期間の画素信号の電圧と可変容量Ｃ５のサンプリング黒レベルの差電圧の増幅動作と端子Ｔ８の接地電圧と可変容量Ｃ６のサンプリング接地電圧との略ゼロボルトの差電圧の増幅動作とが実行される。従って、この増幅期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２に生成される差動増幅信号に応答して、デジタル変換出力信号ＤＯＵＴである出力データＤＡＴＡ(ｎ−１)、ＤＡＴＡ(ｎ)、ＤＡＴＡ(ｎ＋１)が生成される。
【００４１】
しかし、図６と図８とに示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路においては、上記特許文献１と上記特許文献２とに記載されたように、相関二重サンプリング回路(ＣＤＳ)１１による高域ノイズのサンプリングによる折り返しノイズが発生すると言う問題を有することも本発明に先立った本発明者等による検討によって明らかとされた。
【００４２】
図１０は、図６に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路における上述の折り返しノイズの問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【００４３】
図１０に示す半導体集積回路ＩＣには、図６に示した半導体集積回路ＩＣと比較すると、抵抗Ｒ２と容量Ｃ９を含む第１のローパスフィルタＬＰＦ１と抵抗Ｒ３と容量Ｃ１０を含む第２のローパスフィルタＬＰＦ２とが追加されている。尚、この第１のローパスフィルタＬＰＦ１と第２のローパスフィルタＬＰＦ２とは、上記特許文献１と上記特許文献２とに記載された折り返しノイズを低減するためのローパスフィルタと類似するものである。
【００４４】
すなわち、第１のローパスフィルタＬＰＦ１は端子Ｔ２と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋との間にスイッチＳＷ３と直列に接続され、第２のローパスフィルタＬＰＦ２は端子Ｔ２とサンプルホールド回路(ＳＨ)１０の差動増幅器の非反転入力端子＋との間にスイッチＳＷ１と直列に接続されている。
【００４５】
しかし、図１０に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路は、折り返しノイズの低減は可能であるが、端子Ｔ１に供給されるＣＣＤからのイメージ・センサ出力信号ＣＤＳＩＮの信号レベルの変化に対する相関二重サンプリング回路(ＣＤＳ)１１の応答性が良好でないと言う問題を有することが本発明者等による検討により明らかとされた。更に図１０に示した本発明に先立って本発明者等によって検討された半導体集積回路は、図６に示した本発明に先立って本発明者等によって検討された半導体集積回路と同様に、大きな容量値の外部容量Ｃ３、Ｃ４が接続される必要があり、更にクランプ動作の引き込み時間の短縮が困難であると言う問題を有する。
【００４６】
図１１は、図１０に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路における上述した問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【００４７】
図１１に示す半導体集積回路ＩＣには、図８に示した半導体集積回路ＩＣと比較すると、抵抗Ｒ２と容量Ｃ９を含む第１のローパスフィルタＬＰＦ１と抵抗Ｒ３と容量Ｃ１０を含む第２のローパスフィルタＬＰＦ２とが追加されている。尚、この第１のローパスフィルタＬＰＦ１と第２のローパスフィルタＬＰＦ２とは、上記特許文献１と上記特許文献２とに記載された折り返しノイズを低減するためのローパスフィルタと類似するものである。
【００４８】
すなわち、第１のローパスフィルタＬＰＦ１は端子Ｔ２と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋との間に可変容量Ｃ５と直列に接続されて、第２のローパスフィルタＬＰＦ２は端子Ｔ８と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転入力端子−との間に可変容量Ｃ６と直列に接続されている。
【００４９】
従って、図１１に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路は、折り返しノイズの低減とクランプ動作の引き込み時間の短縮とが可能で、大きな容量値の外部容量Ｃ３、Ｃ４の接続も不必要である。しかし、図１１に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路は、図１０に示す半導体集積回路ＩＣと同様に、端子Ｔ１に供給されるＣＣＤからのイメージ・センサ出力信号ＣＤＳＩＮの信号レベルの変化に対する相関二重サンプリング回路(ＣＤＳ)１１の応答性が良好でないと言う問題を有することが本発明者等による検討により明らかとされた。
【００５０】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００５１】
従って、本発明の目的とするところは、相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善することにある。
【００５２】
また、本発明の他の目的とするところは、大きな容量値の外部容量の接続個数を低減することにある。
【００５３】
また、本発明の更に他の目的とするところは、黒レベルのクランプ動作の引き込み時間の短縮を可能することにある。
【００５４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００５５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００５６】
すなわち、本発明の代表的な実施の形態による半導体集積回路(ＩＣ)は、第１可変容量(Ｃ５)と、第２可変容量(Ｃ６)と、相関二重サンプリング回路(１１)と、アナログ・デジタル変換器(１３)とデジタル比較器(１４)とを具備する。
【００５７】
前記第１可変容量(Ｃ５)の一端には固体撮像デバイスのイメージ・センサ出力信号(ＣＤＳＩＮ)が供給され、前記第２可変容量(Ｃ６)の一端には接地電圧が供給される。
【００５８】
前記相関二重サンプリング回路(１１)は、差動増幅器(ＣＤＳ)と第１入力スイッチ(ＳＷ１２)と第２入力スイッチ(ＳＷ１３)と第１帰還容量(Ｃ７)と第２帰還容量(Ｃ８)と第１帰還スイッチ(ＳＷ８)と第２帰還スイッチ(ＳＷ９)とを含む。
【００５９】
前記第１可変容量(Ｃ５)の他端は前記第１入力スイッチ(ＳＷ１２)の第１端子に接続され、前記第１入力スイッチ(ＳＷ１２)の第２端子は前記差動増幅器(ＣＤＳ)の非反転入力端子(＋)に接続され、前記第１入力スイッチ(ＳＷ１２)の第３端子は前記接地電圧に接続される。
【００６０】
前記第２可変容量(Ｃ６)の他端は前記第２入力スイッチ(ＳＷ１３)の第１端子に接続され、前記第２入力スイッチ(ＳＷ１３)の第２端子は前記差動増幅器(ＣＤＳ)の反転入力端子(−)に接続され、前記第２入力スイッチ(ＳＷ１３)の第３端子は前記接地電圧に接続される。
【００６１】
前記第１帰還容量(Ｃ７)と前記第１帰還スイッチ(ＳＷ８)は前記差動増幅器(ＣＤＳ)の前記非反転入力端子(＋)と反転出力端子(−)との間に直列に接続され、前記第２帰還容量(Ｃ８)と前記第２帰還スイッチ(ＳＷ９)は前記差動増幅器(ＣＤＳ)の前記反転入力端子(−)と非反転出力端子(＋)との間に直列に接続される。
【００６２】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第３端子の間の経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第３端子の間の経路とは、第１パルス信号(φ１)の第１レベルに応答して、前記固体撮像デバイスのリセット期間後のフィード・スルー期間において導通状態に制御される。
【００６３】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第３端子の間の前記経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第３端子の間の前記経路とは、前記第１パルス信号(φ１)の前記第１レベルと異なる第２レベルに応答して、非導通状態に制御される。
【００６４】
前記第１帰還スイッチ(ＳＷ８)と前記第２帰還スイッチ(ＳＷ９)とは、第２パルス信号(φ２)の反転信号である反転第２パルス信号(／φ２)の前記第１レベルに応答して、前記固体撮像デバイスの前記フィード・スルー期間後の信号期間に導通状態に制御される。
【００６５】
前記第１帰還スイッチ(ＳＷ８)と前記第２帰還スイッチ(ＳＷ９)とは、前記反転第２パルス信号(／φ２)の前記第１レベルと異なる第２レベルに応答して非導通状態に制御される。
【００６６】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第２端子の間の経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第２端子の間の経路とは、前記反転第２パルス信号(／φ２)の前記第１レベルに応答して導通状態に制御される。
【００６７】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第２端子の間の前記経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第２端子の間の前記経路とは、前記反転第２パルス信号(／φ２)の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御される。
【００６８】
前記アナログ・デジタル変換器(１３)の差動入力端子が前記相関二重サンプリング回路(１１)の前記差動増幅器(ＣＤＳ)の前記反転出力端子(−)と前記非反転出力端子(＋)との間の差動増幅出力信号に応答することによって、前記アナログ・デジタル変換器(１３)の出力端子(Ｔ３)からデジタル変換出力信号(ＤＯＵＴ)が生成される。
【００６９】
前記デジタル比較器(１４)の第１入力端子と第２入力端子とには、それぞれ前記デジタル変換出力信号(ＤＯＵＴ)と前記イメージ・センサ出力信号(ＣＤＳＩＮ)の黒レベルに対応するクランプレベルを示すデジタル指示信号(ＣＬＰ＿ＬＶ)とが供給可能とされる。
【００７０】
前記デジタル比較器(１４)は、前記固体撮像デバイスの前記フィード・スルー期間において前記アナログ・デジタル変換器(１３)の前記出力端子(Ｔ３)から生成される前記デジタル変換出力信号(ＤＯＵＴ)が前記デジタル指示信号(ＣＬＰ＿ＬＶ)と一致するように、前記第１可変容量(Ｃ５)と前記第２可変容量(Ｃ６)の容量値を制御するものである。
【００７１】
前記半導体集積回路(ＩＣ)は、並列接続された第１入力抵抗(Ｒ２)と第１入力制御スイッチ(ＳＷ１４)とを含む第１入力制御部(ＧＣ１)と、並列接続された第２入力抵抗(Ｒ３)と第２入力制御スイッチ(ＳＷ１５)とを含む第２入力制御部(ＧＣ２)とを更に具備する。
【００７２】
前記第１可変容量(Ｃ５)の一端に前記第１入力制御部(ＧＣ１)を介して前記前記固体撮像デバイスの前記イメージ・センサ出力信号(ＣＤＳＩＮ)が供給可能とされ、前記第２可変容量(Ｃ６)の前記一端に前記第２入力制御部(ＧＣ２)を介して前記接地電圧が供給可能とされる。
【００７３】
前記第１入力制御部(ＧＣ１)の前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御部(ＧＣ２)の前記第２入力制御スイッチ(ＳＷ１５)とは、スイッチ制御信号(φＳＷ＿ＥＮ)の前記第１レベルによって導通状態に制御されるものである。
【００７４】
前記第１入力制御部(ＧＣ１)の前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御部(ＧＣ２)の前記第２入力制御スイッチ(ＳＷ１５)とは、前記スイッチ制御信号(φＳＷ＿ＥＮ)の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御される。
【００７５】
前記第１パルス信号(φ１)が前記第１レベルである前記フィード・スルー期間の前半と前記反転第２パルス信号(／φ２)が前記第１レベルである前記信号期間の前半とにおいて、前記スイッチ制御信号(φＳＷ＿ＥＮ)は前記第１レベルに設定されることによって、前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御スイッチ(ＳＷ１５)とは前記導通状態に制御されるものである。
【００７６】
前記第１パルス信号(φ１)が前記第１レベルである前記フィード・スルー期間の後半と前記反転第２パルス信号(／φ２)が前記第１レベルである前記信号期間の後半とにおいて、前記スイッチ制御信号(φＳＷ＿ＥＮ)は前記第２レベルに設定されることによって、前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御スイッチ(ＳＷ１５)とは前記非導通状態に制御されることを特徴とするものである(図１、図４参照)。
【発明の効果】
【００７７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７８】
すなわち、本発明によれば、相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善することができる。
【図面の簡単な説明】
【００７９】
【図１】図１は、本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による半導体集積回路ＩＣに含まれた容量型デジタル・アナログ変換器(容量ＤＡＣ)として機能する可変容量Ｃ５、Ｃ６の構成を示す図である。
【図３】図３は、図１に示した本発明の実施の形態１による半導体集積回路ＩＣに含まれたスイッチＳＷ６〜ＳＷ１１、ＳＷ１４、ＳＷ１４の各スイッチＳＷの構成を示す図である。
【図４】図４は、図１に示した本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路ＩＣの動作を説明するための波形を示す図である。
【図５】図５は、図１に示す本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路ＩＣのアナログ・デジタル変換器(ＡＤＣ)１３として好適なパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【図６】図６は、本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【図７】図７は、図６に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の動作を説明するための波形を示す図である。
【図８】図８は、図６に示した半導体集積回路の問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【図９】図９は、図８に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の動作を説明するための波形を示す図である。
【図１０】図１０は、図６に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路における上述の折り返しノイズの問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【図１１】図１１は、図１０に示した本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路における上述した問題を解消するために本発明に先立って本発明者等によって検討されたアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００８０】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００８１】
〔１〕本発明の代表的な実施の形態による半導体集積回路(ＩＣ)は、第１可変容量(Ｃ５)と、第２可変容量(Ｃ６)と、相関二重サンプリング回路(１１)と、アナログ・デジタル変換器(１３)とデジタル比較器(１４)とを具備する。
【００８２】
前記第１可変容量(Ｃ５)の一端には固体撮像デバイスのイメージ・センサ出力信号(ＣＤＳＩＮ)が供給可能とされ、前記第２可変容量(Ｃ６)の一端には接地電圧が供給可能とされる。
【００８３】
前記相関二重サンプリング回路(１１)は、差動増幅器(ＣＤＳ)と第１入力スイッチ(ＳＷ１２)と第２入力スイッチ(ＳＷ１３)と第１帰還容量(Ｃ７)と第２帰還容量(Ｃ８)と第１帰還スイッチ(ＳＷ８)と第２帰還スイッチ(ＳＷ９)とを含む。
【００８４】
前記第１可変容量(Ｃ５)の他端は前記第１入力スイッチ(ＳＷ１２)の第１端子に接続され、前記第１入力スイッチ(ＳＷ１２)の第２端子は前記差動増幅器(ＣＤＳ)の非反転入力端子(＋)に接続され、前記第１入力スイッチ(ＳＷ１２)の第３端子は前記接地電圧に接続される。
【００８５】
前記第２可変容量(Ｃ６)の他端は前記第２入力スイッチ(ＳＷ１３)の第１端子に接続され、前記第２入力スイッチ(ＳＷ１３)の第２端子は前記差動増幅器(ＣＤＳ)の反転入力端子(−)に接続され、前記第２入力スイッチ(ＳＷ１３)の第３端子は前記接地電圧に接続される。
【００８６】
前記第１帰還容量(Ｃ７)と前記第１帰還スイッチ(ＳＷ８)は前記差動増幅器(ＣＤＳ)の前記非反転入力端子(＋)と反転出力端子(−)との間に直列に接続され、前記第２帰還容量(Ｃ８)と前記第２帰還スイッチ(ＳＷ９)は前記差動増幅器(ＣＤＳ)の前記反転入力端子(−)と非反転出力端子(＋)との間に直列に接続される。
【００８７】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第３端子の間の経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第３端子の間の経路とは、第１パルス信号(φ１)の第１レベルに応答して、前記固体撮像デバイスのリセット期間後のフィード・スルー期間において導通状態に制御される。
【００８８】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第３端子の間の前記経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第３端子の間の前記経路とは、前記第１パルス信号(φ１)の前記第１レベルと異なる第２レベルに応答して、非導通状態に制御される。
【００８９】
前記第１帰還スイッチ(ＳＷ８)と前記第２帰還スイッチ(ＳＷ９)とは、第２パルス信号(φ２)の反転信号である反転第２パルス信号(／φ２)の前記第１レベルに応答して、前記固体撮像デバイスの前記フィード・スルー期間後の信号期間に導通状態に制御される。
【００９０】
前記第１帰還スイッチ(ＳＷ８)と前記第２帰還スイッチ(ＳＷ９)とは、前記反転第２パルス信号(／φ２)の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御される。
【００９１】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第２端子の間の経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第２端子の間の経路とは、前記反転第２パルス信号(／φ２)の前記第１レベルに応答して導通状態に制御される。
【００９２】
前記第１入力スイッチ(ＳＷ１２)の前記第１端子と前記第２端子の間の前記経路と前記第２入力スイッチ(ＳＷ１３)の前記第１端子と前記第２端子の間の前記経路とは、前記反転第２パルス信号(／φ２)の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御される。
【００９３】
前記アナログ・デジタル変換器(１３)の差動入力端子が前記相関二重サンプリング回路(１１)の前記差動増幅器(ＣＤＳ)の前記反転出力端子(−)と前記非反転出力端子(＋)との間の差動増幅出力信号に応答することによって、前記アナログ・デジタル変換器(１３)の出力端子(Ｔ３)からデジタル変換出力信号(ＤＯＵＴ)が生成される。
【００９４】
前記デジタル比較器(１４)の第１入力端子と第２入力端子とには、それぞれ前記デジタル変換出力信号(ＤＯＵＴ)と前記イメージ・センサ出力信号(ＣＤＳＩＮ)の黒レベルに対応するクランプレベルを示すデジタル指示信号(ＣＬＰ＿ＬＶ)とが供給可能とされる。
【００９５】
前記デジタル比較器(１４)は、前記固体撮像デバイスの前記フィード・スルー期間において前記アナログ・デジタル変換器(１３)の前記出力端子(Ｔ３)から生成される前記デジタル変換出力信号(ＤＯＵＴ)が前記デジタル指示信号(ＣＬＰ＿ＬＶ)と一致するように、前記第１可変容量(Ｃ５)と前記第２可変容量(Ｃ６)の容量値を制御するものである。
【００９６】
前記半導体集積回路(ＩＣ)は、並列接続された第１入力抵抗(Ｒ２)と第１入力制御スイッチ(ＳＷ１４)とを含む第１入力制御部(ＧＣ１)と、並列接続された第２入力抵抗(Ｒ３)と第２入力制御スイッチ(ＳＷ１５)とを含む第２入力制御部(ＧＣ２)とを更に具備する。
【００９７】
前記第１可変容量(Ｃ５)の前記一端に前記第１入力制御部(ＧＣ１)を介して前記前記固体撮像デバイスの前記イメージ・センサ出力信号(ＣＤＳＩＮ)が供給可能とされ、前記第２可変容量(Ｃ６)の前記一端に前記第２入力制御部(ＧＣ２)を介して前記接地電圧が供給可能とされる。
【００９８】
前記第１入力制御部(ＧＣ１)の前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御部(ＧＣ２)の前記第２入力制御スイッチ(ＳＷ１５)とは、スイッチ制御信号(φＳＷ＿ＥＮ)の前記第１レベルによって導通状態に制御されるものである。
【００９９】
前記第１入力制御部(ＧＣ１)の前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御部(ＧＣ２)の前記第２入力制御スイッチ(ＳＷ１５)とは、前記スイッチ制御信号(φＳＷ＿ＥＮ)の前記第１レベルと異なる前記第２レベルに応答して非導通状態に制御される。
【０１００】
前記第１パルス信号(φ１)が前記第１レベルである前記フィード・スルー期間の前半と前記反転第２パルス信号(／φ２)が前記第１レベルである前記信号期間の前半とにおいて、前記スイッチ制御信号(φＳＷ＿ＥＮ)は前記第１レベルに設定されることによって、前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御スイッチ(ＳＷ１５)とは前記導通状態に制御されるものである。
【０１０１】
前記第１パルス信号(φ１)が前記第１レベルである前記フィード・スルー期間の後半と前記反転第２パルス信号(／φ２)が前記第１レベルである前記信号期間の後半とにおいて、前記スイッチ制御信号(φＳＷ＿ＥＮ)は前記第２レベルに設定されることによって、前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御スイッチ(ＳＷ１５)とは前記非導通状態に制御されることを特徴とするものである(図１、図４参照)。
【０１０２】
前記実施の形態によれば、相関二重サンプリング回路の折り返しノイズを低減して、更にその応答性を改善することができる。
【０１０３】
好適な実施の形態では、前記スイッチ制御信号(φＳＷ＿ＥＮ)の前記第１レベルによって前記導通状態に制御される前記第１入力制御スイッチ(ＳＷ１４)のオン抵抗と前記第２入力制御スイッチ(ＳＷ１５)のオン抵抗とは、前記第１入力抵抗(Ｒ２)の抵抗値と前記第２入力抵抗(Ｒ３)の抵抗値とよりも低い抵抗値に設定されたことを特徴とするものである(図１参照)。
【０１０４】
他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、可変利得増幅器(１２)を更に具備する。
【０１０５】
前記アナログ・デジタル変換器(１３)の前記差動入力端子は、前記可変利得増幅器(１２)を介して前記相関二重サンプリング回路(１１)の前記差動増幅器(ＣＤＳ)の前記反転出力端子(−)および前記非反転出力端子(＋)と接続されたことを特徴とするものである(図１参照)。
【０１０６】
更に他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、クランプ制御部(１５)を更に具備する。
【０１０７】
前記デジタル比較器(１４)の比較出力信号が、前記クランプ制御部(１５)を介して、前記第１可変容量(Ｃ５)および記第２可変容量(Ｃ６)の容量値制御端子に供給されることを特徴とするものである(図１参照)。
【０１０８】
より好適な実施の形態では、前記第１可変容量(Ｃ５)と前記第２可変容量(Ｃ６)とは、重み付けされた複数の容量(１＊Ｃ０、２＊Ｃ０、４＊Ｃ０…３２＊Ｃ０)の並列接続をそれぞれ含んだことを特徴とするものである(図２参照)。
【０１０９】
他のより好適な実施の形態では、前記第１可変容量(Ｃ５)と前記第２可変容量(Ｃ６)とは、複数の制御スイッチ(ＳＷ５０、ＳＷ５１、ＳＷ５２…ＳＷ５５)をそれぞれ含んだものである。
【０１１０】
前記第１可変容量(Ｃ５)と前記第２可変容量(Ｃ６)では、前記複数の容量(１＊Ｃ０、２＊Ｃ０、４＊Ｃ０…３２＊Ｃ０)の各容量と前記複数の制御スイッチ(ＳＷ５０、ＳＷ５１、ＳＷ５２…ＳＷ５５)の各制御スイッチが直列に接続されたことを特徴とするものである(図２参照)。
【０１１１】
更に他のより好適な実施の形態では、前記複数の制御スイッチ(ＳＷ５０、ＳＷ５１、ＳＷ５２…ＳＷ５５)は、前記クランプ制御部(１５)から生成される複数のスイッチ制御信号(Ｄ５０、Ｄ５１、Ｄ５２…Ｄ５５)によって制御されることを特徴とするものである(図２参照)。
【０１１２】
具体的な実施の形態では、前記第１帰還スイッチ(ＳＷ８)と前記第２帰還スイッチ(ＳＷ９)と前記第１入力制御スイッチ(ＳＷ１４)と前記第２入力制御スイッチ(ＳＷ１５)とは、それぞれＣＭＯＳアナログスイッチ回路によって構成されたことを特徴とするものである(図３参照)。
【０１１３】
他の具体的な実施の形態では、前記アナログ・デジタル変換器(１３)は、パイプライン型Ａ／Ｄ変換器であることを特徴とするものである(図５参照)。
【０１１４】
最も具体的な実施の形態では、前記固体撮像デバイスは、ＣＣＤであることを特徴とするものである(図１参照)。
【０１１５】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１１６】
［実施の形態１］
《ＡＦＥを内蔵する半導体集積回路の構成》
図１は、本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路の構成を示す図である。
【０１１７】
図１に示す本発明の実施の形態１による半導体集積回路ＩＣが、図１１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣと相違するのは、次の点である。
【０１１８】
すなわち、図１に示す本発明の実施の形態１による半導体集積回路ＩＣでは、図１１に示す半導体集積回路ＩＣで使用されていた第１のローパスフィルタＬＰＦ１と第２のローパスフィルタＬＰＦ２の代わりに、第１のゲイン制御部ＧＣ１と第２のゲイン制御部ＧＣ２とが使用されている。
【０１１９】
従って、図１に示す本発明の実施の形態１による半導体集積回路ＩＣでは、第１のゲイン制御部ＧＣ１は抵抗Ｒ２とスイッチＳＷ１４との並列接続によって構成され、第２のゲイン制御部ＧＣ２は抵抗Ｒ３とスイッチＳＷ１５との並列接続によって構成されている。第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５とはゲインスイッチ制御信号φＳＷ＿ＥＮによって駆動されて、ハイレベルのゲインスイッチ制御信号φＳＷ＿ＥＮによってスイッチＳＷ１４、ＳＷ１５は導通状態とされ、ローレベルのゲインスイッチ制御信号φＳＷ＿ＥＮによってスイッチＳＷ１４、ＳＷ１５は非導通状態とされる。
【０１２０】
また、ハイレベルのゲインスイッチ制御信号φＳＷ＿ＥＮによって導通状態とされるスイッチＳＷ１４、ＳＷ１５のオン抵抗は、抵抗Ｒ２、Ｒ３の抵抗値よりも十分低い抵抗値に設定されたものである。
【０１２１】
図１に示す本発明の実施の形態１による半導体集積回路ＩＣのその他の構成は、図１１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣと同一である。
【０１２２】
従って、図１に示す本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路ＩＣでは、端子Ｔ１に固体撮像デバイスとしてのＣＣＤからのイメージ・センサ出力信号ＣＤＳＩＮが供給されて、端子Ｔ１のイメージ・センサ出力信号ＣＤＳＩＮは入力結合容量ＣＩＮを介して第２端子Ｔ２に供給される。
【０１２３】
端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮは、第１のゲイン制御部ＧＣ１と容量型デジタル・アナログ変換器(容量ＤＡＣ)として機能する可変容量Ｃ５とスイッチＳＷ１２とを介して相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋に供給される。端子Ｔ８の接地電圧は、第２のゲイン制御部ＧＣ２と容量型デジタル・アナログ変換器(容量ＤＡＣ)として機能する可変容量Ｃ２とスイッチＳＷ１３とを介して相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子−に供給される。
【０１２４】
従って、可変容量Ｃ５の一端は第１のゲイン制御部ＧＣ１を介して端子Ｔ２に接続され、可変容量Ｃ６の一端は第２のゲイン制御部ＧＣ２を介して端子Ｔ８に接続される。
【０１２５】
可変容量Ｃ５の他端はスイッチＳＷ１２の第１端子に接続され、スイッチＳＷ１２の第２端子と第３端子とは相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋と接地電圧とにそれぞれ接続される。可変容量Ｃ６の他端はスイッチＳＷ１３の第１端子に接続され、スイッチＳＷ１３の第２端子と第３端子とは相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転入力端子−と接地電圧とにそれぞれ接続される。
【０１２６】
ハイレベルの反転第２パルス信号／φ２に応答して、スイッチＳＷ１２の第１端子と第２端子の間の経路が接続状態とされ、スイッチＳＷ１２の第１端子と第３端子の間の経路が非接続状態とされ、スイッチＳＷ１３の第１端子と第２端子の間の経路が接続状態とされ、スイッチＳＷ１３の第１端子と第３端子の間の経路が非接続状態とされる。更に、ハイレベルの第１パルス信号φ１に応答して、スイッチＳＷ１２の第１端子と第２端子の間の経路が非接続状態とされ、スイッチＳＷ１２の第１端子と第３端子の間の経路が接続状態とされ、スイッチＳＷ１３の第１端子と第２端子の間の経路が非接続状態とされ、スイッチＳＷ１３の第１端子と第３端子の間の経路が接続状態とされる。
【０１２７】
スイッチＳＷ１２の第２端子は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転入力端子＋と容量Ｃ７の一端とスイッチＳＷ６の一端に接続され、スイッチＳＷ１３の第２端子は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転入力端子−と容量Ｃ８の一端とスイッチＳＷ７の一端とに接続され、スイッチＳＷ６の他端とスイッチＳＷ７の他端とは接地電圧に接続される。容量Ｃ７の他端はスイッチＳＷ８の一端とスイッチＳＷ１０の一端とに接続され、スイッチＳＷ８の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と可変利得増幅器(ＰＧＡ)１２の非反転入力端子＋とに接続されて、スイッチＳＷ１０の他端は接地電圧に接続される。容量Ｃ８の他端はスイッチＳＷ９の一端とスイッチＳＷ１１の一端とに接続され、スイッチＳＷ９の他端は相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の非反転出力端子＋と可変利得増幅器(ＰＧＡ)１２の反転入力端子−とに接続されて、スイッチＳＷ１１の他端は接地電圧に接続される。スイッチＳＷ６、ＳＷ７、ＳＷ１０、ＳＷ１１は第２パルス信号φ２によって駆動されて、スイッチＳＷ８、ＳＷ９は第２パルス信号φ２の反転信号である反転第２パルス信号／φ２によって駆動される。尚、可変利得増幅器(ＰＧＡ)１２は、図１では示されていないが複数ビットのデジタル制御信号によってその増幅ゲインが可変設定可能とされるものである。
【０１２８】
《オフセット補償動作》
図１に示す本発明の実施の形態１による半導体集積回路ＩＣでも、アナログ・デジタル変換器(ＡＤＣ)１３の差動アナログ入力端子は可変利得増幅器(ＰＧＡ)１２を介して相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の反転出力端子−と非反転出力端子＋とに接続され、デジタル変換出力信号ＤＯＵＴは端子Ｔ３に生成される。デジタル比較器(ＣＭＰ)１４の第１入力端子と第２入力端子には、フィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号ＣＬＰ＿ＬＶとがそれぞれ供給される。デジタル比較器(ＣＭＰ)１４の比較出力信号がクランプ制御部１５を介して可変容量Ｃ５、Ｃ６の容量値制御端子に供給されているので、可変容量Ｃ５、Ｃ６の容量値がクランプ制御部１５のデジタル出力信号によって設定されるものである。その結果、可変容量Ｃ５、Ｃ６の容量値の大小に従ってフィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴが黒レベル・デジタル信号ＣＬＰ＿ＬＶ(黒レベルに対応するクランプレベル)と一致するように、相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器のオフセットが補償されることが可能となる。
【０１２９】
すなわち、このオフセット補償動作では、リセット期間後のフィード・スルー期間の前半にハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１２の第１端子と第３端子との間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量Ｃ５の両端子間にサンプリングされる。この時に、ハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１３の第１端子と第３端子との間の経路が接続状態とされるので、端子Ｔ８の接地電圧が可変容量Ｃ６の両端子間にサンプリングされる。
【０１３０】
更に、オフセット補償動作では、フィード・スルー期間の後半にハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１２の第１端子と第２端子との間の経路が接続状態とされるので、可変容量Ｃ５の両端子間にサンプリングされた黒レベルの電圧が容量Ｃ５、Ｃ７と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第１負帰還増幅経路で増幅される。この時、ハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１３の第１端子と第２端子との間の経路が接続状態とされるので、可変容量Ｃ６の両端子間にサンプリングされた接地電圧が容量Ｃ６、Ｃ８と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第２負帰還増幅経路で増幅される。
【０１３１】
このオフセット補償動作期間の相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器の差動出力端子での黒レベル増幅信号は、可変利得増幅器(ＰＧＡ)１２を介して、アナログ・デジタル変換器(ＡＤＣ)１３の差動アナログ入力端子に供給される。その結果、黒レベル増幅信号に対応するデジタル変換出力信号ＤＯＵＴがアナログ・デジタル変換器(ＡＤＣ)１３の出力端子Ｔ３に生成される。
【０１３２】
デジタル比較器(ＣＭＰ)１４の第１入力端子と第２入力端子に、フィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴと画素信号の黒レベルに対応するクランプレベルを示すデジタル信号ＣＬＰ＿ＬＶとがそれぞれ供給される。デジタル比較器(ＣＭＰ)１４の比較出力信号がクランプ制御部１５を介して可変容量Ｃ５、Ｃ６の容量値制御端子に供給されているので、可変容量Ｃ５、Ｃ６の容量値がクランプ制御部１５のデジタル出力信号によって設定される。その結果、可変容量Ｃ５、Ｃ６の容量値の大小に従ってフィード・スルー期間に端子Ｔ３に生成されるデジタル変換出力信号ＤＯＵＴが黒レベル・デジタル信号ＣＬＰ＿ＬＶ(黒レベルに対応するクランプレベル)と一致するように、相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器のオフセットが補償されることが可能となる。
【０１３３】
《容量ＤＡＣ》
図２は、図１に示した本発明の実施の形態１による半導体集積回路ＩＣに含まれた容量型デジタル・アナログ変換器(容量ＤＡＣ)として機能する可変容量Ｃ５、Ｃ６の構成を示す図である。
【０１３４】
図２に示すように、可変容量Ｃ５、Ｃ６の各可変容量は、１＊Ｃ０、２＊Ｃ０、４＊Ｃ０、８＊Ｃ０、１６＊Ｃ０、３２＊Ｃ０…のバイナリ・ウェイトの重み付けされた複数の容量の並列接続を含んでいる。容量１＊Ｃ０にはスイッチ制御信号Ｄ５０によって駆動されるスイッチＳＷ５０が直列接続され、容量２＊Ｃ０にはスイッチ制御信号Ｄ５１によって駆動されるスイッチＳＷ５１が直列接続される。容量４＊Ｃ０にはスイッチ制御信号Ｄ５２によって駆動されるスイッチＳＷ５２が直列接続され、容量８＊Ｃ０には、スイッチ制御信号Ｄ５３によって駆動されるスイッチＳＷ５３が直列接続される。容量１６＊Ｃ０にはスイッチ制御信号Ｄ５４によって駆動されるスイッチＳＷ５４が直列接続され、容量３２＊Ｃ０にはスイッチ制御信号Ｄ５５によって駆動されるスイッチＳＷ５５が直列接続される。
【０１３５】
尚、可変容量Ｃ５、Ｃ６の各可変容量に供給されるスイッチ制御信号Ｄ５０、Ｄ５１、Ｄ５２、Ｄ５３、Ｄ５４、Ｄ５５は、クランプ制御部１５から生成されるデジタル出力信号である。
【０１３６】
《スイッチの構成》
図３は、図１に示した本発明の実施の形態１による半導体集積回路ＩＣに含まれたスイッチＳＷ６〜ＳＷ１１、ＳＷ１４、ＳＷ１４の各スイッチＳＷの構成を示す図である。
【０１３７】
図３の左上の各スイッチＳＷのシンボルでは、制御端子ＣＴに供給される制御信号のハイレベルとローレベルにより端子Ｔ１と端子Ｔ２との間がそれぞれ導通状態と非導通状態とに制御される。
【０１３８】
図３の左下の回路図は、図３の左上の各スイッチＳＷのシンボルの機能を実現するＣＭＯＳアナログスイッチ回路ＳＷの構成を示すものである。すなわち、ＣＭＯＳアナログスイッチ回路ＳＷはＰチャネルＭＯＳトランジスタＱｐとＮチャネルＭＯＳトランジスタＱｎとＣＭＯＳインバータＩｎｖとによって構成されている。端子Ｔ１にはＰチャネルＭＯＳトランジスタＱｐのソースＳとＮチャネルＭＯＳトランジスタＱｎのドレインＤが接続され、端子Ｔ２にはＰチャネルＭＯＳトランジスタＱｐのドレインＤとＮチャネルＭＯＳトランジスタＱｎのソースＳが接続される。制御端子ＣＴにはＰチャネルＭＯＳトランジスタＱｐのゲートＧとＣＭＯＳインバータＩｎｖの入力端子とが接続され、ＣＭＯＳインバータＩｎｖの出力端子にはＮチャネルＭＯＳトランジスタＱｎのゲートＧが接続される。
【０１３９】
《通常動作》
上述したオフセット補償動作の終了後の図１に示した本発明の実施の形態１による半導体集積回路ＩＣの通常動作は、以下のように実行される。
【０１４０】
すなわち、リセット期間後のフィード・スルー期間にハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１２の第１端子と第３端子の間の経路が接続状態とされるので、フィード・スルー期間の黒レベルが可変容量Ｃ５の両端子間にサンプリングされる。この時には、ハイレベルとされる第１パルス信号φ１によりスイッチＳＷ１３の第１端子と第３端子との間の経路が接続状態とされるので、端子Ｔ８の接地電圧が可変容量Ｃ６の両端子間にサンプリングされる。更にハイレベルの第１パルス信号φ１のパルス期間の前半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５とに供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがハイレベルとされ、スイッチＳＷ１４、ＳＷ１５はオン状態に制御される。その結果、黒レベルの可変容量Ｃ５へのサンプリングと、接地電圧の可変容量Ｃ６へのサンプリングとが高速化されて、アナログフロントエンド(ＡＦＥ)の応答性を改善することが可能となる。また更にハイレベルの第１パルス信号φ１のパルス期間の後半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５とに供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがローレベルとされ、スイッチＳＷ１４、ＳＷ１５はオフ状態に制御される。従って、この状態では、第１のゲイン制御部ＧＣ１の抵抗Ｒ２と第２のゲイン制御部ＧＣ２の抵抗Ｒ３の大きな抵抗値により、相関二重サンプリング回路(ＣＤＳ)１１の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図１に示した本発明の実施の形態１による半導体集積回路ＩＣによれば、相関二重サンプリング回路(ＣＤＳ)１１の折り返しノイズを低減することが可能となる。
【０１４１】
フィード・スルー期間後の信号期間にハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１２の第１端子と第２端子の間の経路が接続状態とされるので、信号期間の画素信号の電圧と可変容量Ｃ５の両端子間にサンプリングされた黒レベルの差電圧が容量Ｃ５、Ｃ７と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器とからなる第１負帰還増幅経路で増幅される。更に、フィード・スルー期間後の信号期間にハイレベルとされる反転第２パルス信号／φ２によりスイッチＳＷ１３の第１端子と第２端子の間の経路が接続状態とされるので、端子Ｔ８の接地電圧と可変容量Ｃ６の両端子間にサンプリングされた接地電圧との略ゼロボルトの差電圧が容量Ｃ６、Ｃ８と相関二重サンプリング回路(ＣＤＳ)１１の差動増幅器からなる第２負帰還増幅経路で増幅される。更に反転第２パルス信号／φ２のパルス期間の前半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５に供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがハイレベルとされて、スイッチＳＷ１４、ＳＷ１５はオン状態に制御される。その結果、信号期間の画素信号の電圧と黒レベルとの差電圧の第１負帰還増幅経路による増幅と端子Ｔ８の接地電圧と可変容量Ｃ６のサンプリング接地電圧との差電圧の第２負帰還増幅経路による増幅が高速化され、アナログフロントエンド(ＡＦＥ)の応答性を改善することが可能となる。更に反転第２パルス信号／φ２のパルス期間の後半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５に供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがローレベルとされて、スイッチＳＷ１４、ＳＷ１５はオフ状態に制御される。従って、この状態では、第１のゲイン制御部ＧＣ１の抵抗Ｒ２と第２のゲイン制御部ＧＣ２の抵抗Ｒ３の大きな抵抗値により、相関二重サンプリング回路(ＣＤＳ)１１の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図１に示した本発明の実施の形態１による半導体集積回路ＩＣによれば、相関二重サンプリング回路(ＣＤＳ)１１の折り返しノイズを低減することが可能となる。
【０１４２】
《半導体集積回路の動作波形》
図４は、図１に示した本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路ＩＣの動作を説明するための波形を示す図である。
【０１４３】
図４には、端子Ｔ２のイメージ・センサ出力信号ＣＤＳＩＮと第１パルス信号φ１と第２パルス信号φ２と反転第２パルス信号／φ２とゲインスイッチ制御信号φＳＷ＿ＥＮの波形とアナログ・デジタル変換器(ＡＤＣ)１３から生成されるデジタル変換出力信号ＤＯＵＴとが示されている。
【０１４４】
図４の期間Ｔ１、Ｔ５、Ｔ９はリセット期間であり、固体撮像デバイスとしてのＣＣＤのフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ型領域はリセット電圧にリセットされる。図４の期間Ｔ２、Ｔ６、Ｔ１０はリセット期間後のフィード・スルー期間であり、このフィード・スルー期間では、イメージ・センサ出力信号ＣＤＳＩＮは画素信号の黒レベルに対応するものである。図４の期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２はフィード・スルー期間後の信号期間であり、この信号期間では、イメージ・センサ出力信号ＣＤＳＩＮは被写体の画素信号に対応する。図４の期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２は、信号期間の相関二重サンプリング回路(ＣＤＳ)１１と可変利得増幅器(ＰＧＡ)１２とによる増幅期間である。
【０１４５】
《フィード・スルー期間》
フィード・スルー期間Ｔ２、Ｔ６、Ｔ１０にハイレベルとされる第１パルス信号φ１によってフィード・スルー期間の黒レベルの可変容量Ｃ５へのサンプリングと端子Ｔ８の接地電圧と可変容量Ｃ６のへのサンプリングとが実行される。
【０１４６】
更にハイレベルの第１パルス信号φ１のパルス期間(フィード・スルー期間)の前半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５とに供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがハイレベルとされて、スイッチＳＷ１４、ＳＷ１５はオン状態に制御される。その結果、黒レベルの可変容量Ｃ５へのサンプリングと、接地電圧の可変容量Ｃ６へのサンプリングとが高速化されて、アナログフロントエンド(ＡＦＥ)の応答性を改善することが可能となる。また更にハイレベルの第１パルス信号φ１のパルス期間(フィード・スルー期間)の後半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５に供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがローレベルとされ、スイッチＳＷ１４、ＳＷ１５はオフ状態に制御される。従って、この状態では、第１のゲイン制御部ＧＣ１の抵抗Ｒ２と第２のゲイン制御部ＧＣ２の抵抗Ｒ３の大きな抵抗値により、相関二重サンプリング回路(ＣＤＳ)１１の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図１に示した本発明の実施の形態１による半導体集積回路ＩＣによれば、相関二重サンプリング回路(ＣＤＳ)１１の折り返しノイズを低減することが可能となる。
【０１４７】
《増幅期間》
次に増幅期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２には、ハイレベルの反転第２パルス信号／φ２によって、信号期間の画素信号の電圧と可変容量Ｃ５のサンプリング黒レベルの差電圧の増幅動作と端子Ｔ８の接地電圧と可変容量Ｃ６のサンプリング接地電圧との略ゼロボルトの差電圧の増幅動作とが実行される。
【０１４８】
更に、反転第２パルス信号／φ２のパルス期間(増幅期間)の前半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５に供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがハイレベルとされて、スイッチＳＷ１４、ＳＷ１５はオン状態に制御される。その結果、信号期間の画素信号の電圧と黒レベルとの差電圧の第１負帰還増幅経路による増幅と端子Ｔ８の接地電圧と可変容量Ｃ６のサンプリング接地電圧との差電圧の第２負帰還増幅経路による増幅が高速化され、アナログフロントエンド(ＡＦＥ)の応答性を改善することが可能となる。
【０１４９】
また更に、反転第２パルス信号／φ２のパルス期間(増幅期間)の後半では、第１のゲイン制御部ＧＣ１のスイッチＳＷ１４と第２のゲイン制御部ＧＣ２のスイッチＳＷ１５とに供給されるゲインスイッチ制御信号φＳＷ＿ＥＮがローレベルとされ、スイッチＳＷ１４、ＳＷ１５はオフ状態に制御される。従って、この状態では、第１のゲイン制御部ＧＣ１の抵抗Ｒ２と第２のゲイン制御部ＧＣ２の抵抗Ｒ３の大きな抵抗値によって、相関二重サンプリング回路(ＣＤＳ)１１の入力高周波ノイズに対するゲインは低い値に制御されるものとなる。その結果、図１に示した本発明の実施の形態１による半導体集積回路ＩＣによれば、相関二重サンプリング回路(ＣＤＳ)１１の折り返しノイズを低減することが可能となる。
【０１５０】
この増幅期間Ｔ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１、Ｔ１２に生成される差動増幅信号に応答して、デジタル変換出力信号ＤＯＵＴである出力データＤＡＴＡ(ｎ−１)、ＤＡＴＡ(ｎ)、ＤＡＴＡ(ｎ＋１)が生成される。
【０１５１】
《パイプライン型Ａ／Ｄ変換器》
図５は、図１に示す本発明の実施の形態１によるアナログフロントエンド(ＡＦＥ)を内蔵する半導体集積回路ＩＣのアナログ・デジタル変換器(ＡＤＣ)１３として好適なパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【０１５２】
図５に示すアナログ・デジタル変換器(ＡＤＣ)１３として好適なパイプライン型Ａ／Ｄ変換器は、高精度と低消費電力とを実現することが可能なものである。
【０１５３】
図５に示したパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージ１、２、…、ｊ、(ｊ＋１)と、エンコーダＥＮＣとによって構成されている。初段のＡ／Ｄ変換ステージ１と最終段のＡ／Ｄ変換ステージ(ｊ＋１)とは３ビットの分解能を持ち、他の中間段のＡ／Ｄ変換ステージ２、…、ｊは１．５ビットの分解能を持っている。また、初段のＡ／Ｄ変換ステージ１は、アナログ入力信号Ｖｉが供給されるサブＡ／Ｄ変換器１０と、サブＡ／Ｄ変換器１０からの信号ｄｏ、ｄ１、ｄ２が供給されるサブＤ／Ａ変換器１１と、スイッチドキャパシタ回路１２(Ｓｃｏｄ、Ｓｃｅｖ)と、差動増幅器１３(ＡＭＰ)を含む。それによって、差動増幅器１３(ＡＭＰ)から次段のＡ／Ｄ変換ステージ２への剰余信号Ｖｒｅｓが形成される。
【０１５４】
図５に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器では、初段のＡ／Ｄ変換ステージ１がアナログ入力信号Ｖｉの信号レベルを監視する。アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジのプラス側の最大値を超過する過大信号レベルとなると、初段のＡ／Ｄ変換ステージ１はレベル過大を示す異常検出信号を形成してエンコーダ１００(ＥＮＣ)に供給する。すると、エンコーダ１００(ＥＮＣ)からは、最大コードである１６ビット出力信号が生成される。アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジのマイナス側の最大値を超過する過小信号レベルとなると、初段のＡ／Ｄ変換ステージ１はレベル過小を示す異常検出信号を形成してエンコーダ１００(ＥＮＣ)に供給する。すると、エンコーダ１００(ＥＮＣ)からは、最小コードである１６ビット出力信号が生成される。
【０１５５】
図５には、初段のＡ／Ｄ変換ステージ１と２段のＡ／Ｄ変換ステージ２の構成も示されている。
【０１５６】
初段のＡ／Ｄ変換ステージ１は、３ビットサブＡ／Ｄ変換器１０と、１．５ビットサブＤ／Ａ変換器１１と、加算器を内蔵するスイッチドキャパシタ回路１２と、増幅器１３(ＡＭＰ)とを含んでいる。初段のステージ１のアナログ入力信号ＶｉはサブＡ／Ｄ変換器１０によって粗く量子化され、サブＡ／Ｄ変換器１０のデジタル信号からサブＤ／Ａ変換器Ｄ１１により量子化アナログ電圧が生成される。スイッチドキャパシタ回路１２の加算器によって原アナログ入力信号Ｖｉから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器１３(ＡＭＰ)により増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。特に、初段のＡ／Ｄ変換ステージ１のスイッチドキャパシタ回路１２は、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖとを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行い、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、初段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。
【０１５７】
第２段のＡ／Ｄ変換ステージ２は、１．５ビットサブＡ／Ｄ変換器２０と、１．５ビットサブＤ／Ａ変換器２１と、加算器を内蔵するスイッチドキャパシタ回路２２と、増幅器２３(ＡＭＰ)を含んでいる。１．５ビットサブＡ／Ｄ変換器２０には初段のＡ／Ｄ変換ステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓが供給されることにより、エンコーダ１００(ＥＮＣ)と次段とに供給される１．５ビットのデジタル信号が生成される。１．５ビットサブＤ／Ａ変換器２１には初段のＡ／Ｄ変換ステージ１から１．５ビットのデジタル信号が供給されることにより量子化アナログ電圧を生成する。スイッチドキャパシタ回路２２の加算器により初段のステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器２３(ＡＭＰ)によって増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。第２段のＡ／Ｄ変換ステージ２の１．５ビットサブＡ／Ｄ変換器２０からの１．５ビットのデジタル信号と増幅器２３(ＡＭＰ)からのアナログ信号の段間剰余信号Ｖｒｅｓとは、第３段のＡ／Ｄ変換ステージ３に供給される。同様にして、最終段のＡ／Ｄ変換ステージ(ｊ＋１)まで、１．５ビットのデジタル信号と段間剰余信号Ｖｒｅｓとが前段から後段に伝達される。また、第２段のＡ／Ｄ変換ステージ２のスイッチドキャパシタ回路２２も、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖとを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作を行い、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、第２段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。
【０１５８】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【０１５９】
ＩＣ…半導体集積回路
ＣＤＳＩＮ…イメージ・センサ出力信号
ＣＩＮ…入力結合容量
Ｒ２、Ｒ３…抵抗
ＳＷ１、ＳＷ２…スイッチ
ファイＳＷ＿ＥＮ…ゲインスイッチ制御信号
ＧＣ１…第１ゲイン制御部
ＧＣ２…第２ゲイン制御部
Ｃ５、Ｃ６…可変容量
１１…相関二重サンプリング回路(ＣＤＳ)
１２…可変利得増幅器(ＰＧＡ)
１３…アナログ・デジタル変換器(ＡＤＣ)
１４…デジタル比較器(ＣＭＰ)
１５…クランプ制御部
ＳＷ６〜ＳＷ１２…スイッチ
Ｃ７、Ｃ８…容量
φ１…第１パルス信号
φ２…第２パルス信号
／φ２…反転第２パルス信号
ＤＯＵＴ…デジタル変換出力信号
ＣＬＰ＿ＬＶ…クランプレベルデジタル信号
Ｔ１、Ｔ２、Ｔ３、Ｔ４…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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