(57)【特許請求の範囲】
【請求項１】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップに形成された少なくとも１つのモニタ・セルであって、前記少なくとも１つのモニタ・セルを充電するための第１のゲートが設けられ、前記少なくとも１つのモニタ・セルに、前記少なくとも１つのモニタ・セルに蓄積される電荷を評価するための第２のゲートが設けれる、少なくとも１つのモニタ・セルと、
前記少なくとも１つのモニタ・セルの電圧レベルを前記第２のゲートを通して、一連の電圧比較器に印加し、前記少なくとも１つのモニタ・セルの電圧レベルを識別することにより、前記少なくとも１つのモニタ・セルのリーク・レートを測定する手段と、
測定された前記リーク・レートにもとづき、セル・リフレッシュ・レートを動的に調整する手段とを含む、セル・リーク・モニタ・システム。
【請求項２】
前記識別された前記セル電圧レベルにもとづき、前記セル・リフレッシュ・レートを調整する、請求項１記載のシステム。
【請求項３】
前記ダイナミック・ランダム・アクセス・メモリは、メモリ・セルのアレイを有し、前記少なくとも１つのモニタ・セルが、最悪セル・リーク状態を表すように設計される、請求項１記載のシステム。
【請求項４】
前記ダイナミック・ランダム・アクセス・メモリ上に前記一連の電圧比較器が形成される、請求項１記載のシステム。
【請求項５】
ダイナミック・ランダム・アクセス・メモリ・チップに形成される少なくとも１つのモニタ・セルであって、前記少なくとも１つのモニタ・セルを充電するための第１のゲートと、前記少なくとも１つのモニタ・セルに蓄積される電荷を評価するための第２のゲートとを含む、少なくとも１つのモニタ・セルと、
前記ダイナミック・ランダム・アクセス・メモリ・チップに形成され、前記少なくとも１つのモニタ・セルのリーク・レートを測定するためのセル・リーク・モニタ回路であって、一連の電圧比較器と、前記少なくとも１つのモニタ・セルの電圧レベルを前記第２のゲートを通して前記一連の電圧比較器に印加し、前記少なくとも１つのモニタ・セルの電圧レベルを識別するサブ回路とを含むセル・リーク・モニタ回路と、
測定された前記リーク・レートにもとづき、セル・リフレッシュ・レートを調整するリフレッシュ・レート調整回路と
を含む、ダイナミック・ランダム・アクセス・メモリ。
【請求項６】
前記調整回路が、識別された前記電圧レベルにもとづき、前記セル・リフレッシュ・レートを調整する、請求項５記載のダイナミック・ランダム・アクセス・メモリ。
【請求項７】
電荷を蓄積するキャパシタと、前記キャパシタを充電するための第１のゲートと、前記キャパシタに蓄積された電荷を評価するための第２のゲートを備えたモニタ・セルのリーク・レートを評価することにより、リフレッシュする・サイクル時間を調整する方法において、
ＢＩＳＴエンジンが前記モニタ・セルをプリチャージし、セルフ・リフレッシュ回路を活動化するリフレッシュ・コマンドを発行するステップと、
前記セルフ・リフレッシュ回路が第１のワードライン・アドレスから最後のワードライン・アドレスまで、最初のリフレッシュ・サイクルを開始するステップと、
前記最後のワードライン・アドレスをリフレッシュした後、前記モニタ・セルの電圧レベルを前記第２のゲートを通して、一連の電圧比較器に印加し、前記モニタ・セルの電圧レベルを識別することにより、前記モニタ・セルのリーク・レートを評価するステップと、
前記モニタ・セルのリーク・レートを評価した後、前記モニタ・セルを再充電するステップと、
前記リーク・レートの評価結果を用いて制御回路を通じて、前記リフレッシュ・サイクル時間を調整するステップと、
前記セルフ・リフレッシュ回路が、前記第１のワードライン・アドレスから前記最後のワードライン・アドレスまで、次のリフレッシュ・サイクルを開始するステップと
を含む、方法。
【請求項８】
前記調整するステップが、
前記モニタ・セルのリーク・レートの評価結果にもとづき、第１及び第２の信号セットを生成するステップと、
前記第１の信号セットを用いて、前記リフレッシュ・サイクル時間の粗調整を行うステップと、
前記第２の信号セットを用いて、前記リフレッシュ・サイクル時間の微調整を行うステップと
を含む、請求項７記載の方法。
【請求項９】
前記粗調整を行うステップが、前記第１の信号セットを印加して、カウンタをセットするステップを含み、
前記微調整を行うステップが、前記第２の信号セットを印加して、基本クロック発生器の周波数を調整するステップを含む、請求項８記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、ＤＲＡＭのリフレッシュ・レートを調整する方法及びシステムに関し、特に、ＤＲＡＭのセル・リーク・レートの直接測定にもとづくこうした方法及びシステムに関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の１つの主な欠点は、特定の周期でセルがリフレッシュされなければならず、さもないとセル内に記憶されたデータが無効になることである。これはセル内に記憶された電荷が絶えず漏れて失われていることによる。記憶キャパシタの多くのリーク経路が存在する。例えば、これらのキャパシタは素子の拡散接合領域を通じて、または伝達ゲートを通じて、或いはトンネル機構によりゲート自体を通じてもリークし得る。リークはチップ温度、プロセス変化、及び電圧変動などの多数の要因の関数である。
【０００３】
素子寸法が縮小されると、接合領域の低減によりリークの大きさもそれに比例して低減される。例えば、１６ＭのＤＲＡＭのリフレッシュ時間が約３２ｍｓの場合、類似の技術により６４ＭのＤＲＡＭを形成するとき、リフレッシュ・レートは半分になる。しかしながら、チャネル長、しきい値電圧、接合インプラントなどのプロセス変化は、ウエハ毎にまたは１ウエハに渡ってさえも、僅かに異なり得る。今日の１Ｇｂまたは４ＧｂのＤＲＡＭなどの大きなチップでは、こうした変化が１チップ内でも発生し得る。
【０００４】
更に、例えばＤＲＡＭがプロセッサ・チップ内に組み込まれるとき、低電力動作が重要となる。アクティブ・モードの間にプロセッサが完全にアクティブなとき、チップ温度は独立型のＤＲＡＭチップの場合よりも非常に高い温度に達する。こうしたときには、データ保全性を保つために高リフレッシュ・レートが実現されなければならない。しかしながら、チップがスタンバイ・モードまたはスリープ・モードのときには、チップ温度は大幅に低下する。これらのときには電荷リークは少ないので、リフレッシュ消費電力を低減するように、リフレッシュ・サイクル時間を増加することが望ましい。
【０００５】
米国特許第５２７８７９６号は、別個の温度検出素子を用い、ＤＲＡＭアレイの温度にもとづきリフレッシュ・レートを調整することにより、ＤＲＡＭ電力を節減する方法を教示する。温度センサがＤＲＡＭの近くに配置され、ＤＲＡＭ温度に比例する電圧を出力する。分圧器が使用され、１４０ｍＶの増分（すなわちチップ温度の１４℃の上昇）毎にリフレッシュ・サイクル時間が半分にされる。
【０００６】
米国特許第５４４６６９６号は、ＤＲＡＭのリフレッシュ時間を最適化するために、プロセッサまたはメモリ制御装置内に温度センサを設置し、周囲温度を測定する。
【０００７】
米国特許第５７４８３２８号は、チップ温度を示す信号を生成する温度センサを有するＤＲＡＭアレイについて述べている。制御回路が温度センサから信号を受信し、それに応答して所与のＲＯＭルックアップ・テーブルに従い、リフレッシュ信号をリフレッシュ回路に生成する。テーブルは、特定の温度に対する所望のリフレッシュ・レートを示す複数のエントリを提供する。
【０００８】
従って、チップ温度に従いＤＲＡＭリフレッシュ・サイクル時間を調整する概念を言及する従来技術が存在する。この従来技術の間では、周囲温度、プロセス温度またはＤＲＡＭ温度を測定するために、別個のまたは一体化温度センサが使用される。こうした温度情報が、リフレッシュ・サイクル周期を決定するためにリフレッシュ回路に供給され、リフレッシュ電力が低減される。
【０００９】
しかしながらこのアプローチには、幾つかの重大な欠点が存在する。例えば、温度はＤＲＡＭセル内の電荷リークを引き起こす唯一の要因ではない。プロセス変化、欠陥密度、電圧変動、ノイズ結合などの他の要因も、全てセル・リーク機構に寄与する。更に、リフレッシュ・レートを調整するために温度をモニタするには、正確で信頼できる温度センサが必要である。特に一体型センサでは、センサは一旦形成されると較正されなければならない。センサが正確でないと、リフレッシュ・レートが制御不能になる。更に、チップ寿命の間のセンサ品質の劣化も未知の要因である。センサがバーンイン・テストに耐え得るか否か、或いはセンサ材料がシリコン基板と適合するか否かなどの重要な問題が調査されなければならない。
【００１０】
前記の従来のアプローチの別の重要な欠点は、温度センサをチップ上に一体化する場合の余分なコストである。通常、異なる材料を使用する余分なプロセス・ステップが必要とされる。例えば、米国特許第５１５４５１４号は、広いバンドギャップ（例えば３．０Ｖ）の金属酸化物半導体から成るショットキ・バリア・ダイオードを使用するオンチップ温度センサを開示する。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、ＤＲＡＭのための改善されたリーク・モニタ素子及び方法を提供することである。
【００１２】
本発明の別の目的は、チップがセルフ・リフレッシュ・サイクルに入っているときにプリチャージされるように、ＤＲＡＭリーク・モニタを設計することである。
【００１３】
更に本発明の別の目的は、リーク・モニタ・セルを評価し、セル内の残りの電荷レベルに関する情報を、次のリフレッシュ・サイクルのリフレッシュ・レートを決定するデジタル出力信号に変換することである。
【００１４】
更に本発明の別の目的は、ＤＲＡＭチップの各バンクに対してセットされる、個々のモニタ・セル及びリフレッシュ回路を提供することである。本発明の目的は、低電力リーク・モニタ回路を提供することである。
【００１５】
【課題を解決するための手段】
これらの及び他の目的は、新規のＤＲＡＭリフレッシュ方法及びシステムにより、また低電力リーク・モニタ素子を設計する新規の方法により達成される。ＤＲＡＭリフレッシュ方法により、リフレッシュ・サイクル時間が直接セル・リーク状態にもとづき調整される。低電力リーク・モニタ素子を設計する方法は、実アレイ内のセルと同一のメモリ・セルを使用する。このモニタ・セルは、平均セルまたは最悪セル・リーク状態を表すように設計される。リークがひどい場合、リフレッシュ・サイクル時間が大幅に短縮され、例えば半分にされる。リーク・レベルが非常に低いか、検出不能な場合には、リフレッシュ・サイクル時間は大幅に増加され、例えば２倍にされる。リークが普通か、または通常範囲内の場合、リフレッシュ時間が最適化され、ＤＲＡＭリフレッシュに使用される消費電力は最小化される。
【００１６】
既存の方法に勝るこの方法、すなわち、チップ温度にもとづきリフレッシュ・サイクル時間を調整する方法の利点には、１）非温度依存のリーク要因の寄与が考慮される、２）本発明は、こうした素子をチップ内に一体化するための異なるプロセス・ステップ、または余分なプロセス・コストを要求しない、及び３）本発明は直接的な方法であって、モニタ・セルが較正を必要としない、などが含まれる。更に、そのリーク機構及び信頼性問題は、実アレイ内のセルと全て同一である。
【００１７】
好適な実施例では、リーク・モニタ素子は、同一のプロセス・ステップ、材料及び類似の素子構造を使用することにより、ＤＲＡＭアレイに物理的に隣接して形成される。従って、このモニタ・セルはアレイ内の任意の実セルと比較して、同一のまたは僅かに悪いリーク特性を有するはずである。このモニタ・セルが実セルよりも僅かにリークの大きい状況で形成される理由は、それがアレイ内の最悪のセルを表し得るからである。或いは、リーク・レベルが平均化されるように、モニタ・セルが適切なビットライン負荷を有する複数のセルにより構成されてもよい。
【００１８】
本発明の１態様によれば、チップがセルフ・リフレッシュに入っているときにプリチャージされるようにモニタ・セルが設計される。このとき、モニタ・セルは周期的に、例えば毎リフレッシュ・サイクルに１度評価される。ここでは、毎サイクルは、結局アレイ内のワード・ラインが１度リフレッシュされることを意味する。リーク状態は劇的に変化し得るので、適切で控え目な評価周期が推奨される。評価の後、モニタ・セルが自動的に再充電され、次のサイクル評価のために保持される。
【００１９】
本発明の別の態様は、セル内の残りの電荷レベルに関する情報を、次のリフレッシュ・サイクルのリフレッシュ・レートを決定するデジタル出力信号に変換することである。リーク・レベルが非常に高い場合、リフレッシュ・レートを速くする全体調整が発せられる。逆に、リーク・レートが極めて低い場合には、リフレッシュ・レートを遅くする全体調整が発せられる。リーク・レートが適度で、適性範囲内にある場合、リフレッシュ・レートの微調整のための複数ステップが発せられる。
【００２０】
本発明の別の態様によれば、個々のモニタ・セル及びリフレッシュ回路セットが、ＤＲＡＭチップの各バンクに対して設けられる。その結果、各バンクがそのリフレッシュ・レートをローカル・リーク情報にもとづき独立に調整できる。更に、モニタ・セル及びリフレッシュ回路セットが、メモリ・チップの各アレイ上に設けられる。こうしたモニタ・セルはまた、モジュール上に導入されるあらゆるチップ上に設けられ、チップのリーク・センサとして作用する。
【００２１】
更に好適には、ここで開示されるリーク・モニタ回路は低電力回路である。これらの回路で使用される総電力は１０μＡ以下であり、このフィーチャを用いて節減される電力はｍＡの値域であり、またアプリケーションにも依存する。
【００２２】
本発明の追加の利点は、本発明の好適な実施例を示す添付の図面に関連して後述する詳細な説明から明らかとなろう。
【００２３】
【発明の実施の形態】
図１は、ＤＲＡＭセル・リーク・モニタ・システム１００の第１の実施例を示す。単一モニタ・セル１１０は、キャパシタ１１２と２つの伝達ゲート１１４及び１１６とを有する１つのＤＲＡＭを含む。第１のｎＭＯＳゲート１１４は、ダミー・ビットライン（BL_dum）を通じて、セル・キャパシタ１１２をプリチャージまたは再充電するために使用される。プリチャージの後、ダミー・ビットラインがビットライン・ハイレベル（Vblh）に保持される。第２の伝達ｎＭＯＳ１１６は、キャパシタ１１２に蓄積される電荷を評価するために使用される。Ａ／Ｄ変換器１２０は、直列に接続される複数の抵抗素子Ｒ１乃至Ｒ６を含む抵抗分圧器と、幾つかの差動増幅器Ａ１乃至Ａ５とを含む。モニタ素子１１０からの出力ノードBL_monは、全ての差動増幅器Ａ１乃至Ａ５の第１のレグ（leg）に接続される。抵抗器Ｒ１とＲ２、Ｒ２とＲ３、Ｒ３とＲ４、Ｒ４とＲ５、及びＲ５とＲ６との間の中間ノードＰ４乃至Ｐ０は、差動増幅器Ａ１乃至Ａ５の第２のレグにそれぞれ接続される。差動増幅器の出力ピンは、comp4、comp3、comp2、comp1及びcomp0で参照される。当業者には明らかなように、おおよそ５ステージのレベル比較が使用される。図１に示される実施例では、５ステージ比較方式が１例として使用される。
【００２４】
抵抗器チェーンが電源電圧Vres（例えば１．６Ｖ）に接続される。各抵抗素子のサイズは、セル・リークが適切にモニタされるように慎重に選択される。より詳細には、セルに蓄積される"ハイ"信号の電圧レベルが、特定の臨界レベルよりも低いとき、セル信号は無効になる。例えば、セルから有効な"ハイ"読出し出力を得るには、２つの相補ビットライン間で、少なくとも約１００ｍＶの信号マージンが要求される。これはセンス増幅器が信号を正しく識別し、増幅するために必要とされる。これらの要件は、セルの最低の"ハイ"電圧を決定する。例えば、ビットライン・ハイレベルVblhは１．６Ｖ、ビットライン等化レベルVblegは０．８Ｖ、セル・キャパシタンスは４０ｆＦ、及びビットライン及びセンス増幅器の寄生キャパシタンスは１５０ｆＦである。これらの値では、相補ビットライン間で１００ｍＶの信号マージンを得るためにセルは評価の間に少なくとも１．２７５Ｖを有さねばならない。そして、これが抵抗器Ｒ６の値を決定する。
【００２５】
リークが全く存在しない場合、１リフレッシュ・サイクル後のセルの最大電圧は、フルVblk（すなわち１．６Ｖ）である。これはＰ４の電圧、または抵抗値の合計Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６を決定する。最大電圧レベルと最小電圧レベルとの間が、３つ以上のステージに均等に分割され、その結果、Ｒ２乃至Ｒ５の抵抗値が決定される。推定リフレッシュ・レートが最悪条件を満足するように、モニタ・セルがアレイの最悪のセルを表すことを保証するために、モニタ・セルは意図的に２つの伝達ゲートにより構成される。それにより、セルは２つの伝達素子のチャネルと、ソースから両素子の基板への接合とを通じて、より高いリークを有する。
【００２６】
図２は、並列に構成される１つ以上の単一セル・モニタ素子を含むグループ・セル・モニタ素子の回路図を示す。これは奇数セル効果を平均化する。このとき、BL_monはこれに従いロードされるはずである。
【００２７】
一旦セル電荷がモニタされ、デジタル化されると、comp0乃至comp4が制御回路３００に供給される。この制御回路の回路図が図４に示され、以下で詳述される。
【００２８】
図３は、従来の差動増幅器の回路図を示す。前述のように、モニタ・セル１１０からのBL_monは一方のレグに入力され、Ｐi（ｉ＝０乃至４）ノードが他のレグに入力される。基準電圧Vrefは差動増幅器の電流源をバイアスするために使用される。Ｐｉノードの電圧がBL_monに達すると、差動増幅器の出力Compiは、ハイからローにスイングする。
【００２９】
図４は制御回路３００の例を示し、５入力ＮＯＲゲート３１０と、５入力ＡＮＤゲート３３０と、２入力ＮＯＲゲート３２０とを含む。最悪ケースと見なされるのは、図５の４１０で示されるように、全ての出力信号comp0乃至comp4が全てハイである場合である。このとき、ゲート３３０の出力Ｃはハイであり、リフレッシュ・サイクル時間は例えば８μｓにセットされる。しかしながら、図５の４４０に示されるように、Ａ／Ｄ変換器からの全ての出力信号が"ロー"である場合、これはセル内の電荷（またはVnode電圧）が余りリークしてないことを示す。これらの状況下では、ゲート３１０の出力Ａが"ハイ"となる。このとき、リフレッシュ時間は３２μｓにセットされる。出力信号comp0乃至comp4に"ハイ"と"ロー"が混在する場合、ゲート３２０の出力Ｂがハイとなり、この時リフレッシュ・レートは１２μｓ乃至２４μｓの範囲で選択される。"ハイ"信号が多いほどリフレッシュ時間は８μｓに近づく。"ハイ"信号が少ないほどリフレッシュ時間は３２μｓに近づく。ＤＲＡＭの既存技術では、デフォルト・リフレッシュ・サイクル時間は１６μｓである。出力Ｘ、Ｙ、及びＺの設定を通じて僅かな調整が行われる。その結果、リフレッシュ電力が節減される。
【００３０】
次に示す表１は、リフレッシュ・サイクル時間がセル・リークの程度に応じて制御回路からの出力信号により、個別に適合化されることを示す。表１において、マイクロ秒で示されるリフレッシュ・サイクル時間は、便宜上使用される相対値である。
【表１】
0004018907.tif 000002
【００３１】
図６は、リフレッシュ回路と、リーク・モニタ及び制御回路との組み合わせを示す。リーク・モニタ・コンポーネント５１０からの出力Ｘ、Ｙ、及びＺがリフレッシュ・レートの粗調整のために、基本クロック発生器５２０に送信される。リフレッシュ回路のタイミング図が図７に示される。
【００３２】
例えば、セルフ・リフレッシュ・モードに入るとき、基本クロック発生器５２０及びカウンタ５３０の両方を使用可能にするリフレッシュ許可信号が発せられる。基本クロックの単純化回路図が図８に示される。基本的に、この回路は低周波クロック信号ｓ１を生成するＲＣタイマを含む。この信号は、例えば１２ｎｓの幅及び１μｓの周期を有する。図８に示される基本クロック発生器５２０は、プルアップｐＭＯＳ素子７１０と、抵抗素子７４０と、調整可能なキャパシタ素子７３０と、放電ｎＭＯＳ素子７２０と、差動増幅器７５０とを含む。ノード"Ｋ"は、Ｒ素子とＣ素子との間のノードである。基準電圧が差動増幅器７５０の一方のレグに印加され、ノード"Ｋ"入力が他のレグに印加される。図８は幾つかのインバータ７６０、７７０、７８０、及び７９０を含む、インバータ・チェーンを示す。
【００３３】
ＲＣタイマは、キャパシタ７３０が素子７１０を通じて、ＲＣ遅延をもって充電されるように動作する。従って、キャパシタ・サイズが大きいほど充電にかかる時間が長くなる。ノードＫにおける電圧が基準電圧のレベルに達すると、差動増幅器７５０により信号が生成される。チェーン・インバータ遅延の後、この信号がフィードバックされ、プルアップｐＭＯＳをオフし、Ｋノードの電圧を放電する。ＲＣ充電遅延が基本クロックのパルス距離を決定し、フィードバック遅延がパルス幅を決定する。従って、パルス周期が容量性負荷を調整することにより調整される。図９に示されるように、モニタ・セル制御回路５１０からのＸ、Ｙ、及びＺの３ビット入力を通じて、キャパシタのサイズを調整することにより、幾つかの異なるパルス周期が達成される。
【００３４】
ＲＣタイマ・クロック・レートを調整する例が、図９に示される。主キャパシタ以外に、Ｘ、Ｙ、及びＺの入力ピンによりオンまたはオフにスイッチされる、幾つかの小さなキャパシタが存在し得る。
【００３５】
図６に示される回路により、８ビット・カウンタ５３０が周波数分割器として使用され、Ｎμｓの典型的なサイクル時間を有する信号ｓ２を生成する。このサイクル時間はデフォルト値であり、ヒューズ・プログラミングにより変更可能である。例えば、セルのデフォルト保持時間が１２８ｍｓで、８Ｋリフレッシュ・モードが使用される、すなわち、毎回８０００ワードラインをリフレッシュする必要がある場合、Ｎ＝１２８ｍｓ／８Ｋ＝１６μｓをデフォルト値として得ることができる。リフレッシュ回路５１０からの出力ピンＡ、Ｂ、及びＣを使用することにより、異なるＮ値を選択することができる。例えば、Ａ＝１の場合、Ｎ＝３２であり、Ｂ＝１の場合、Ｎ＝１６（デフォルト値）であり、Ｃ＝１の場合、Ｎ＝８である。このように、リフレッシュ・サイクル時間がリフレッシュ要件を満たすように変更される。これはリフレッシュ・レートの粗調整である。
【００３６】
パルス発生器５４０は８ビット・カウンタからのｓ２信号を狭いパルス信号ｓ３に変換し、これがリフレッシュ・アドレス発生器５５０に送信されて、リフレッシュ・ワードライン・アドレスを選択するために使用される。信号ｓ１、ｓ２、及びｓ３の詳細なパルス・タイミング図が、図７に示される。
【００３７】
図１０は、独立型のＤＲＡＭチップ内でリーク・モニタ機構が実現される様子を示す。この実施例では、１つのモニタ素子と、１つのリフレッシュ回路コンポーネントだけが含まれる。ＢＩＳＴエンジン９３０がリーク・モニタ及びセルフ・リフレッシュ・コンポーネントと通信する。リフレッシュ・サイクル時間はセル・リーク状態にもとづき調整される。セルのリークが大きいほどデータ保全性を維持するために、リフレッシュ頻度が高くなる。セルのリークが小さいと、リフレッシュ・レートは頻度的に少なくなり、消費電力を最小化する。
【００３８】
図１１を参照すると、例えば１Ｇ以上のＤＲＡＭでは、一般にマルチバンク・アーキテクチャが使用される。図１１のこの実施例では、各バンクがそれ自身のリーク・モニタ素子と、分離セルフ・リフレッシュ・コンポーネントとを有する。この構成では、各バンクがそのバンクのセル・リーク状態に応じて、それ自身のレートでリフレッシュを行う。
【００３９】
図１２は、組み込みＤＲＡＭキャッシュを示す。１つ以上のリーク・モニタ素子及びセルフ・リフレッシュ回路コンポーネントが含まれる。ＢＩＳＴエンジンは、個々のそれぞれのＤＲＡＭアレイのリフレッシュ・レートを追跡するために使用される。
【００４０】
図１３は、モジュール内に導入される幾つかのＤＲＡＭチップを示す。各チップはそれぞれのリーク・モニタ素子及びリフレッシュ回路を有する。ＣＰＵチップ内のＢＩＳＴエンジンが各チップに対してモニタ信号を発し、各チップのリーク・レベルを評価し、各チップのリフレッシュ・サイクルを調整するように指示する。
【００４１】
図１４は、高機能リフレッシュのフローチャートである。動作シーケンスは次のようである。すなわち、
１）ＢＩＳＴエンジンがリフレッシュ・コマンドを発し（ステップ１３１５）、モニタ・セルをプリチャージし（ステップ１３２０）、セルフ・リフレッシュ回路を活動化するように指示する（ステップ１３１０）。
２）セルフ・リフレッシュ回路が第１のワードライン・アドレスからリフレッシュ動作を開始する（ステップ１３３０）。
３）最後のワードライン・アドレスをリフレッシュ後（ステップ１３５０）、モニタ・セルが評価される（ステップ１３６０）。
４）評価の実行後、モニタ・セルが再充電される（ステップ１３７０）。
５）評価の結果に従い、制御回路を通じてリフレッシュ・サイクル時間を調整する（ステップ１３９０）。
６）第１のワードラインから最後のワードラインまで、新たなリフレッシュ・サイクル時間が次のリフレッシュ・サイクルで使用される。
【００４２】
ここで開示した本発明は、前述の目的を達成するように十分に考慮されたが、当業者であれば、本発明の趣旨及び範囲から逸れることなく、様々な変更及び他の実施例を考案することができよう。そして、これらの変更及び実施例も本発明の範囲に含まれるものである。
【００４３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４４】
（１）セル・リーク・モニタにもとづき、ＤＲＡＭリフレッシュ・レートを動的に調整する方法であって、
ＤＲＡＭのセルのリーク・レートを直接測定するステップと、
測定された前記リーク・レートにもとづき、セル・リフレッシュ・レートを調整するステップと
を含む、方法。
（２）前記直接測定するステップが、
多数の一体化メモリ・セルを有する前記ＤＲＡＭを形成するステップと、
前記一体化メモリ・セルの少なくとも１つのリーク・レートを直接測定するステップと
を含む、前記（１）記載の方法。
（３）前記形成するステップが、
前記少なくとも１つのメモリ・セルに、該１つのセルを充填するための第１の充電ゲートを設けるステップと、
前記少なくとも１つのメモリ・セルに、該１つのセルに蓄積される電荷を評価する第２のゲートを設けるステップと
を含み、前記直接測定するステップが、前記少なくとも１つのセルの電圧レベルを第２のゲートを通じて、一連の電圧比較器に印加し、前記少なくとも１つのセルの電圧レベルを識別することにより、前記１つのセルを評価するステップを含む、
前記（２）記載の方法。
（４）前記少なくとも１つのメモリ・セルがモニタ・セルまたはモニタ・セル・グループである、前記（３）記載の方法。
（５）前記調整するステップが、識別された前記セル電圧レベルにもとづき、前記セル・リフレッシュ・レートを調整するステップを含む、前記（３）記載の方法。
（６）低電力ＤＲＡＭリーク・モニタ素子を設計する方法であって、
均一なメモリ・セルのアレイを有するＤＲＡＭを形成するステップと、
前記メモリ・セルの少なくとも１つを、最悪セル・リーク状態を表すように、特別に設計するステップと
を含む、方法。
（７）前記少なくとも１つのメモリ・セルのリーク・レートを直接測定するステップと、
測定された前記リーク・レートにもとづき、前記ＤＲＡＭのセル・リフレッシュ・レートを調整するステップと
を含む、前記（６）記載の方法。
（８）前記形成するステップが、前記ＤＲＡＭ上に一連の電圧比較器を形成するステップを含み、
前記直接測定するステップが、前記少なくとも１つのセルの電圧を前記一連の電圧比較器に印加し、前記少なくとも１つのセルの電圧レベルを識別するステップを含む、前記（７）記載の方法。
（９）前記調整するステップが、識別された前記セル電圧レベルにもとづき、前記セル・リフレッシュ・レートを調整するステップを含む、前記（８）記載の方法。
（１０）ＤＲＡＭ内に一体に形成されるメモリ・セルのアレイと、
前記ＤＲＡＭ内に一体に形成され、前記ＤＲＡＭの前記セルの少なくとも１つのリーク・レートを直接測定するセル・リーク・モニタ回路と、
測定された前記リーク・レートにもとづき、セル・リフレッシュ・レートを調整するリフレッシュ・レート調整回路と
を含む、ダイナミック・ランダム・アクセス・メモリ。
（１１）前記少なくとも１つのセルが、
該１つのセルを充填するための第１の充電ゲートと、
該１つのセルに蓄積される電荷を評価する第２のゲートと
を含み、前記セル・リーク・モニタ回路が、
一連の電圧比較器と、
前記少なくとも１つのセルの電圧レベルを前記一連の電圧比較器に印加し、前記少なくとも１つのセルの電圧レベルを識別するサブ回路と
を含む、前記（１０）記載のダイナミック・ランダム・アクセス・メモリ。
（１２）前記調整回路が、識別された前記電圧レベルにもとづき、前記セル・リフレッシュ・レートを調整する、前記（１１）記載のダイナミック・ランダム・アクセス・メモリ。
（１３）ＤＲＡＭのセルをリフレッシュする方法であって、
モニタ・セルをプリチャージし、セルフ・リフレッシュ回路を活動化するリフレッシュ・コマンドを発行するステップと、
前記セルフ・リフレッシュ回路が第１のワードライン・アドレスから最後のワードライン・アドレスまで、リフレッシュ動作を開始するステップと、
前記最後のワードライン・アドレスをリフレッシュした後、前記モニタ・セルを評価するステップと、
前記モニタ・セルを評価した後、前記モニタ・セルを再充電するステップと、前記評価の結果を用いて制御回路を通じて、前記リフレッシュ・サイクル時間を調整するステップと、
前記第１のワードラインから前記最後のワードラインまで、次のリフレッシュ・サイクルにおいて、調整された前記リフレッシュ・サイクル時間を使用するステップと
を含む、方法。
（１４）前記調整するステップが、
前記モニタ・セルの評価にもとづき、第１及び第２の信号セットを生成するステップと、
前記第１の信号セットを用いて、前記リフレッシュ・サイクル時間の粗調整を行うステップと、
前記第２の信号セットを用いて、前記リフレッシュ・サイクル時間の微調整を行うステップと
を含む、前記（１３）記載の方法。
（１５）前記粗調整を行うステップが、前記第１の信号セットを印加して、カウンタをセットするステップを含み、
前記微調整を行うステップが、前記第２の信号セットを印加して、基本クロック発生器の周波数を調整するステップを含む、前記（１４）記載の方法。
（１６）前記ＤＲＡＭが独立型のＤＲＡＭチップである、前記（１３）記載の方法。
（１７）前記ＤＲＡＭがマルチバンク・アーキテクチャを有する、前記（１３）記載の方法。
（１８）前記ＤＲＡＭが組み込みＤＲＡＭキャッシュである、前記（１３）記載の方法。
（１９）前記ＤＲＡＭが、モジュール内に導入される幾つかのＤＲＡＭチップを含む、前記（１３）記載の方法。
【図面の簡単な説明】
【図１】本発明を実現する単一セル・モニタ素子を有するＤＲＡＭセル・リーク・モニタ・システムの第１の実施例を示す図である。
【図２】グループ・セル・モニタ素子を示す図である。
【図３】従来の差動増幅器の回路図である。
【図４】本発明の実施例で使用されるリーク・モニタ制御回路の１例を示す図である。
【図５】様々な条件下でのリーク・モニタ素子のシミュレート出力を示す図である。
【図６】本発明の実施例で使用されるリフレッシュ回路及びリーク・モニタ及び制御回路の組み合わせを示す図である。
【図７】リフレッシュ・パルス・タイミング図である。
【図８】図６のリフレッシュ回路の基本クロック発生器のブロック図である。
【図９】デコード・キャパシタ要素を通じて達成される様々なリフレッシュ・サイクル時間調整を示す図である。
【図１０】独立型ＤＲＡＭチップ上で実現される本発明のリーク・モニタ機構を示す図である。
【図１１】本発明を採用するマルチバンクＤＲＡＭアーキテクチャを示す図である。
【図１２】本発明によるリフレッシュ機構を組み込む、組み込み型ＤＲＡＭキャッシュを示す図である。
【図１３】モジュール内に導入される幾つかのＤＲＡＭチップを示す図である。
【図１４】本発明を実現するリフレッシュ・プロシージャの概略を示すフローチャートである。
【符号の説明】
１００  ＤＲＡＭセル・リーク・モニタ・システム
１１０  単一モニタ・セル
１１２  キャパシタ
１１４、１１６  伝達ゲート
１２０  Ａ／Ｄ変換器
３００  制御回路
３１０  ５入力ＮＯＲゲート
３２０  ２入力ＮＯＲゲート
３３０  ５入力ＡＮＤゲート
５１０  リーク・モニタ・コンポーネント
５２０  基本クロック発生器
５３０  カウンタ
５４０  パルス発生器
５５０  リフレッシュ・アドレス発生器
７１０  プルアップｐＭＯＳ素子
７２０  放電ｎＭＯＳ素子
７３０  キャパシタ素子
７４０  抵抗素子
７５０  差動増幅器
７６０、７７０、７８０、７９０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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