(57)【要約】【課題】バンクをまたぐアクセスを効率的に行う半導体記憶装置を提供する。【解決手段】半導体記憶装置は，複数のメモリセルを有する第１及び第２のバンクと，第１のコマンドに応答して選択された第１及び第２のバンクのいずれのバンク内の奇数アドレスに対応するメモリセルと偶数アドレスに対応するメモリセルとを選択し，コマンドに応答して選択された第１及び第２のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と，メモリ選択部で選択された奇数アドレスに対応するメモリセルのデータと，偶数アドレスに対応するメモリセルのデータとを，クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部とを有する。【選択図】図６
2013131272.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有する第１及び第２のバンクと，
コマンドに応答して選択された第１及び第２のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と，
前記メモリ選択部で選択された前記奇数アドレスに対応するメモリセルのデータと，偶数アドレスに対応するメモリセルのデータとを，クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部とを有する半導体記憶装置。
【請求項２】
請求項１において，
前記第１及び第２のバンクはバンクグループを構成し，
前記メモリ選択部は，アドレス生成部と，前記アドレス生成部が生成する内部アドレスをデコードするアドレスデコーダとを有し，
前記アドレス生成部は，前記コマンドと共に入力される前記第１及び第２のバンクの一方のバンクのメモリセルを選択する入力アドレスに基づいて，前記第１及び第２のバンクの他方のバンクのメモリセルを選択する内部アドレスを生成する半導体記憶装置。
【請求項３】
請求項２において，
前記コマンドと共に入力される入力アドレスが奇数アドレスであり，
前記アドレス生成部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルでは，前記入力アドレスが選択する前記一方のバンクのメモリセルを選択する第１の内部アドレスと前記他方のバンクのメモリセルを選択する第２の内部アドレスとを生成し，前記データ入出力の最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記他方のバンクのメモリセルを選択する第３及び第４の内部アドレスを生成し，
前記入出力部は，前記第１及び第２の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力し，前記第３及び第４の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する半導体装置。
【請求項４】
請求項２において，
前記メモリ選択部は，さらに，コラムタイミング制御回路を有し，
前記コラムタイミング制御回路は，コラムタイミング信号を，前記入力アドレスが選択する前記一方のバンクと前記内部アドレスが選択する他方のバンクに供給する半導体記憶装置。
【請求項５】
請求項４において，
前記コマンドと共に入力される入力アドレスが奇数アドレスであり，
前記コラムタイミング制御回路は，前記コマンドに対応する最初のクロックサイクルでは，前記入力アドレスが選択する前記一方のバンクの奇数アドレスのメモリセルアレイに供給する第１のコラムタイミング信号と，前記内部アドレスが選択する他方のバンクの偶数アドレスのメモリセルアレイに供給する第２のコラムタイミング信号とを生成し，前記最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記他方のバンクの偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイにそれぞれ供給する第３及び第４のコラムタイミング信号を生成する半導体記憶装置。
【請求項６】
請求項１において，
前記第１及び第２のバンクはバンクグループを構成し，
前記コマンドと共に入力される入力アドレスが奇数アドレスであり，
前記入出力部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルでは，クロックの立ち上がりエッジに同期して前記メモリ選択部で選択された前記一方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記バンクグループ内の他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。
【請求項７】
請求項１において，
前記メモリ選択部がアドレス生成部を有し，
前記アドレス生成部は，前記コマンドと共に入力される前記第１のバンク内のメモリセルを指定する第１の入力アドレスと，前記コマンドと共に入力される前記第２のバンク内のメモリセルを指定する第２の入力アドレスとに基づいて，前記第１及び第２のバンク内のメモリセルを選択する内部アドレスをそれぞれ生成する半導体装置。
【請求項８】
請求項７において，
前記アドレス生成部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルでは，前記第１の入力アドレスが選択する第１のバンクのメモリセルを選択する第１の内部アドレスと，前記第２の入力アドレスが選択する第２のバンクのメモリセルを選択する第２の内部アドレスとを生成し，前記データ入出力の最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記第２のバンクのメモリセルを選択する第３及び第４の内部アドレスを生成し，
前記入出力部は，前記第１及び第２の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力し，前記第３及び第４の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力する半導体装置。
【請求項９】
請求項１において，
前記コマンドは，クロックの立ち下がりエッジで入力される第１のCASコマンドとクロックの立ち上がりエッジで入力される第２のCASコマンドとを有し，
前記第１のCASコマンドと共に前記第１のバンク内のメモリセルを指定する第１の入力アドレスが入力され，前記第２のCASコマンドと共に前記第２のバンク内のメモリセルを指定する第２の入力アドレスが入力され，
前記入出力部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルで，クロックの立ち上がりエッジに同期して前記第１の入力アドレスに対応する第１のバンク内のメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記第２の入力アドレスに対応する第２のバンク内のメモリセルのデータを入出力する半導体記憶装置。
【請求項１０】
請求項９において，
前記入出力部は，前記最初のクロックサイクルに続く第２のクロックサイクル以降では，クロックの立ち上がりエッジに同期して前記他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置には，DRAM，SRAM，フラッシュメモリ，FeRAM，ROMなど様々なメモリがある。そのなかでもDRAMは大容量メモリとして様々な分野で利用されている。近年のDRAMは，同期型のSDRAMが主流であり，特にクロックの立ち上がりエッジと立ち下がりエッジに同期してデータの入力と出力を行うDDRタイプのSDRAMが普及している。
【０００３】
DDRタイプのSDRAMは，大容量であることに加えて，データの入出力レートが高いことが求められる。特に，画像データを記憶するSDRAMは，アクセスに対して入出力レートを向上させることが求められる。
【０００４】
SDRAMについては，以下の特許文献に記載されている。
【０００５】
二次元の画像データを記憶するSDRAMは，主にラスタスキャンにおいて入出力レートを向上させることができるように，二次元の画像データをメモリセルアレイの構成にマッピングする。例えば，所定ブロックの画像データを複数のバンク内の同じロウアドレスのセルにマッピングし，RASコマンドであるACTIVEコマンドでバンクアドレスとロウアドレスで選択されるワード線を駆動し，CASコマンドであるREADやWRITEコマンドでバンクアドレスとコラムアドレスをスタートアドレスとして選択して，ラスタスキャン方向の画像データ（画素データ）をバーストアクセスする。そして，異なるバンクにまたがる画像データをアクセスするためには，異なるバンク毎にRASコマンドとCASコマンドを入力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５８７８３号公報
【特許文献２】特開２００２−８２８３１号公報
【特許文献３】特開平１１−２２４２２１号公報
【特許文献４】特開２００２−５６６７６号公報
【特許文献５】特許第３９６６５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，DDRタイプのSDRAMの場合は，CASコマンドでコラムアドレスを指定し，１クロックサイクルのクロックの立ち上がりエッジと立ち下がりエッジで，指定したコラムアドレスとその次のコラムアドレスのデータを入出力する。つまり，連続する立ち上がりエッジと立ち下がりエッジで同じバンク内の連続コラムアドレスにしかアクセスできない。したがって，CASコマンドで偶数のコラムアドレスを指定した場合は，その指定した偶数のコラムアドレスとその次の奇数のコラムアドレスのメモリセルにアクセスし，クロックの立ち上がりエッジと立ち下がりエッジでコラムアドレスのメモリセルのデータを連続して入出力する。一方，CASコマンドで奇数のコラムアドレスを指定した場合は，その指定した奇数のコラムアドレスとその次の偶数のコラムアドレスのメモリセルにアクセスし，同様にデータを連続して入出力する。
【０００８】
そのため，異なるバンク内のメモリセルにアクセスする場合であって，CASコマンドで奇数のコラムアドレスを選択した場合は，バンクの境界において，クロックの立ち下がりエッジでのアクセスが無駄になる。
【０００９】
さらに，異なるバンク内のメモリセルのデータを，クロックの立ち上がりエッジと立ち下がりエッジで連続して入出力することはできず，アクセス効率が低下している。
【００１０】
そこで，本発明の目的は，アクセスの効率を高くした半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１１】
実施の形態の第１の側面は，半導体記憶装置において，
複数のメモリセルを有する第１及び第２のバンクと，
コマンドに応答して選択された第１及び第２のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と，
前記メモリ選択部で選択された前記奇数アドレスに対応するメモリセルのデータと，偶数アドレスに対応するメモリセルのデータとを，クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部とを有する。
【発明の効果】
【００１２】
第１の側面によれば，効率的にバンクをまたぐアクセスを行うことができる。
【図面の簡単な説明】
【００１３】
【図１】画像データに対するメモリ領域のマッピング例を示す図である。
【図２】図１のロウアドレスRA1の４バンクブロックを拡大した図である。
【図３】DDRタイプのSDRAMの画像領域１０のリード動作の例である。
【図４】第１の実施の形態におけるメモリマッピング例を示す図である。
【図５】第１の実施の形態に対応するステップオーバリードの動作を示す図である。
【図６】第１の実施の形態におけるDDR-SDRAMの全体構成図である。
【図７】メモリセルアレイの回路図である。
【図８】第１のコマンドであるリードRDやライトWRでのバンク選択動作を示す図である。
【図９】第１のコマンドであるリードRDやライトWRでのコラム選択とデータの流れを示す図である。
【図１０】第１のコマンドの動作を示すタイミングチャート図である。
【図１１】第２のコマンドに対する最初のクロックサイクルでのバンク選択を示す図である。
【図１２】第２のコマンドであるリードRDやライトWRでのコラム選択とデータの流れを示す図である。
【図１３】第２のコマンドに対する第２のクロックサイクル以降のバンク選択を示す図である。
【図１４】コラムタイミング制御回路３０の構成図である。
【図１５】コラムアドレス制御回路２８の構成図である。
【図１６】第１，第２のコマンドに対応するバンク選択を説明する図である。
【図１７】コラムタイミング制御回路とコラムアドレス制御回路の動作を説明する図ある。
【図１８】第２のコマンドSRDが入力された場合の動作を示すタイミングチャート図である。
【図１９】第２の実施の形態を説明する図である。
【図２０】第２の実施の形態における動作を示すタイミングチャート図である。
【図２１】第２の実施の形態で実現できる画像領域の例を示す図である。
【図２２】第２の実施の形態におけるDDR-SDRAMの構成図である。
【図２３】第２のコマンドSRDに対する最初のクロックサイクルでのバンク選択を示す図である。
【図２４】第２のコマンドSRDに対する最初のクロックサイクルでのコラム選択とデータの流れを示す図である。
【図２５】２番目のクロックサイクル以降のバースト動作でのバンク選択を示す図である。
【図２６】第２の実施の形態におけるコマンドデコーダを示す図である。
【図２７】第２の実施の形態におけるアドレス（ロウアドレスまたはコラムアドレス）に対するアドレスバッファを示す図である。
【図２８】第２の実施の形態におけるバンクアドレスに対するアドレスバッファを示す図である。
【図２９】コラムアドレス制御回路の一部の構成を示す図である。
【図３０】コラムアドレス制御回路の一部の構成を示す図である。
【図３１】コラムタイミング制御回路を示す図である。
【図３２】コラムタイミング制御回路とコラムアドレス制御回路の動作を示す図である。
【図３３】第２のコマンドSRD,SWRが入力されるときの第１の動作例を示すタイミングチャートである。
【図３４】第２のコマンドSRD,SWRが入力されるときの第１の動作例を示すタイミングチャートである。
【図３５】第２のコマンドSRD,SWRが入力されるときの第２の動作例を示すタイミングチャートである。
【図３６】第２のコマンドSRD,SWRが入力されるときの第２の動作例を示すタイミングチャートである。
【図３７】第２のコマンドSRD,SWRが入力されるときの第３の動作例を示すタイミングチャートである。
【図３８】第２のコマンドSRD,SWRが入力されるときの第３の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
［画像データとメモリマッピング］
図１は，画像データに対するメモリ領域のマッピング例を示す図である。半導体記憶装置の一例としてDDRタイプのSDRAMは，それぞれ複数のメモリセルを有する複数のバンクを有する。図１では，４つのバンクBANK0-3を有するSDRAMを例にしている。複数のバンクを有するSDRAMの場合，バンクアドレスBAとロウアドレスRAとコラムアドレスCAとに基づいて，メモリセルが選択される。現在普及しているSDRAMは，RASコマンドと共にバンクアドレスBAとロウアドレスRAとを入力し，さらに，CASコマンドと共にバンクアドレスBAとコラムアドレスCAとを入力する。
【００１５】
SDRAMは，RASコマンドであるアクティブコマンド（以下アクティブACT）に応答して，そのバンクアドレスBAに対応するバンク内のロウアドレスRAに対応するメモリセルのワード線を駆動し，ビット線に接続されるセンスアンプを活性化してメモリセル内のデータに対応するビット線の電位を検出する。さらに，SDRAMは，CASコマンドであるリードコマンド（以下リードRD）やライトコマンド（以下ライトWR）に応答して，そのバンクアドレスBAに対応するバンク内のコラムアドレスCAに対応するメモリセルのデータをクロックに同期して入出力する。また，バーストモードでは，バーストレングスに対応する回数，上記コラムアドレスCAとそれを順次インクリメントしたコラムアドレスに対応するメモリセルのデータをクロックに同期して入出力する。
【００１６】
上記のようなSDRAMの構成を考慮して，図１のメモリマッピング例では，画像データのフレームFrameに対して，４バンクBANK0-3内の同じロウアドレスRAで選択される複数のメモリセルからなるブロックが，ロウアドレスRAの昇順で二次元的にマッピングされている。つまり，ロウアドレスRA0〜RAn-1(RAn-1はフレームメモリFrameの右端)に対応する複数のメモリセルが１行目に配置され，次の行には，ロウアドレスRan〜RA2n-1(RAn-2はフレームメモリFrameの右端)に対応する複数のメモリセルが配置され，それ以降の行にも同様に配置される。
【００１７】
そして，各バンク内には，コラムアドレスCAの順番に，単一のメモリセルまたは複数のメモリセルからなるメモリセルユニット（以下簡単にメモリセルと称することもある。）が二次元的にマッピングされる。つまり，ここでいうメモリセルユニットは，一組のバンクアドレスBA,ロウアドレスRA,コラムアドレスCAによりアクセスされるメモリセル単位を意味する。例えば、メモリセルユニットが１６ビットデータを記憶する複数のメモリセルをメモリセル単位とする場合は，DDRタイプのSDRAMでは，データ入出力のクロックサイクルの立ち上がりエッジに同期して１６ビットデータが入出力され，立ち下がりエッジに同期して１６ビットデータが入出力される。通常のDDRタイプのSDRAMは，バーストレングス２が最小のバーストレングスである。
【００１８】
このようなメモリマッピングにすることで，図１中の画像領域１０の画像データを入出力するラスタスキャンは，次のように行われる。
【００１９】
図２は，図１のロウアドレスRA1の４バンクブロックを拡大した図である。また，図３は，DDRタイプのSDRAMの画像領域１０のリード動作の例である。図２の例では，画像データに対して，各バンクBANK0-4内にコラムアドレスCA00-07,08-15,16-23（10進数表記）が二次元状にマッピングされている。一例として，アクセスされる画像領域１０が，バンクBANK0内のロウアドレスRA1のコラムアドレスCA19-23に対応するメモリセルユニットと，バンクBANK1内のロウアドレスRA1のコラムアドレスCA16-18に対応するメモリセルユニットとする。
【００２０】
DDR-SDRAMは，クロックの立ち上がりエッジCK1でRAS側のアクティブコマンドACTと共にバンクアドレスBA0とロウアドレスRA1とを入力してRAS側の動作を実行し，クロックエッジCK1からレイテンシの４クロック後のクロックの立ち上がりエッジCK3でCAS側のリードコマンドRDと共にバンクアドレスBA1と領域１０の左端に対応するコラムアドレスCA=19とを入力して，バンクBANK0内の領域１０の長さに対応するバーストレングスでCAS側の動作を実行する。そして，バンクBANK1内の領域１０に対しても，SDRAMは，CK1後のクロックの立ち上がりエッジCK2でアクティブコマンドACTとRA1,BA1を入力してRAS側の動作を実行し，クロックの立ち上がりエッジCK4でリードコマンドRDとBA1,CA=16を入力してCAS側の動作を実行する。その結果，DDR-SDRAMは，クロックCK5からバンクBANK0内のコラムアドレス19-23のデータD19-D23をクロックの立ち上がりエッジと立ち下がりエッジに同期して順次出力し，クロックCK6からバンクBANK1内のコラムアドレス16-19のデータD16-D19をクロックの両エッジに同期して順次出力する。クロックCK7でバーストストップコマンドBSTが入力され，バースト動作を停止している。
【００２１】
CASコマンドがライトコマンドWRの場合も同様である。ただし，ライトコマンドWRの場合はバンクアドレスBA,コラムアドレスCAと共に書込みデータが入力される。
【００２２】
上記のとおり，DDR-SDRAMは，同じバンク内の連続したコラムアドレスのデータを，クロックCLKの連続した立ち上がりエッジと立ち下がりエッジ（クロックCLKの立ち下がりエッジは反転クロック/CLKの立ち上がりエッジと同じ。）に同期して入出力する。つまり，バーストレングスBL=2以上でしか動作できない。そのため，スタートのコラムアドレスが奇数の場合であって異なるバンクBANKにアクセスする場合に無駄な動作が発生する。図３の例では，バンクBANK0内のコラムアドレスCA=24のデータD24の出力動作と，バンクBANK1内のコラムアドレスCA=19のデータDA19の出力動作が無駄になっている。
【００２３】
つまり，アクセス領域１０には８つのコラムアドレスのデータしか含まれていないのに，１０のコラムアドレスのデータが出力されている。特に，画像データをラスタスキャンする場合には，画像領域において隣接し且つ異なるバンクBANK0,1に連続してアクセスすることが行われる。そのように隣接するバンクBANK0,BANK1をまたがる連続アクセスを行う場合であって，スタートコラムアドレスが奇数の場合には、DDR-SDRAMでは無駄なデータの入出力動作が発生する。ライトコマンドWRの場合も同様である。
【００２４】
［第１の実施の形態］
図４は，第１の実施の形態におけるメモリマッピング例を示す図である。図５は，第１の実施の形態に対応するステップオーバリードの動作を示す図である。第１の実施の形態におけるステップオーバリードコマンドに対応する動作では，図４中に示したスタートコラムアドレスが奇数（領域１０はCA=19,領域１１はCA=21,領域１２はCA=23）の場合であって，隣接し且つ異なるバンク内に連続してアクセスする場合に，図２，３で説明した従来のDDR-SDRAMのような無駄な出力動作が発生しない。図示しないが，ステップオーバライトの場合も同様に無駄な入力動作が発生しない。
【００２５】
図５は，図４の領域１０をアクセスする場合のDDR-SDRAMの動作を示している。第２の実施の形態では，DDR-SDRAMのCASコマンドは，同じクロックサイクル内の連続する立ち上がりエッジと立ち下がりエッジで同じバンク内の連続するコラムアドレスにアクセスする第１のコマンド（リードRD,ライトWR）に加えて，同じクロックサイクル内の連続する立ち上がりエッジと立ち下がりエッジで異なるバンク内の非連続のコラムアドレスにアクセスする第２のコマンド（ステップオーバリードSRD,ステップオーバライトSWR）を有する。
【００２６】
図５の例では，DDR-SDRAMが，CK1でアクティブACTとロウアドレスRA1とバンクアドレスBA0を入力し，CK2でアクティブACTとロウアドレスRA1とバンクアドレスBA1を入力し，CK3で第１のコマンドであるリードRDとコラムアドレスCA=19とバンクアドレスBA0とを入力する。ここまでは図３の動作と同じである。
【００２７】
さらに，DDR-SDRAMは，CK3から２クロックサイクルCLK=2の後のCK4でステップオーバリードSRDとコラムアドレスCA=23とバンクアドレスBA0とを入力する。これに応答して，DDR-SDRAMは，クロックCLKの立ち上がりエッジCK6でこのステップオーバリードSRDのバンクBA0内のスタートコラムアドレスCA=23のデータD23を出力し，次の立ち下がりエッジ（反転クロック/CLKの立ち上がりエッジ）/CK6でバンクBANK1内のコラムアドレスCA=16のデータD16を出力する。図３の動作では，クロックCLKの立ち下がりエッジでバンクBANK0内のコラムアドレスCA=24のデータD24が出力されていたが，第１の実施の形態の図５では，データD24は出力されない。つまり，第１の実施の形態では，従来と異なり，データバンクBANK0内のデータD23とバンクBANK1内のデータD16とを，クロックCLKの連続する立ち上がりエッジCK6と立ち下がりエッジ/CK6に同期して出力する。
【００２８】
そして，さらに，DDR-SDRAMは，最初のクロックサイクルの次のクロックCLKの立ち上がりエッジCK7とその立ち下がりエッジで，バンクBANK1内のコラムアドレスCA=17,18のデータD17,D18を連続して出力する。その後，立ち上がりエッジCK7でバーストストップBSTを入力している。つまり，ステップオーバリードSRDのバーストレングスは４である。図３の動作では，クロックCLKの立ち下がりエッジでバンクBANK1内のコラムアドレスCA=19のデータD19が出力されていたが，図５では，データD19は出力されない。
【００２９】
上記のように，異なるバンクにまたがる領域１０にアクセスする場合は，クロックCLKの立ち上がりエッジCK3のリードRDから２クロック後の立ち上がりエッジCK4でステップオーバリードSRDを入力すれば，無駄なくデータD19-D23,D16-D18を出力することができる。また，領域１１にアクセスする場合は，リードRDとコラムアドレスCA=21とバンクアドレスBA1を入力し，その１クロックサイクル後にステップオーバリードSRDとコラムアドレスCA=23とバンクアドレスBA0を入力し，３クロックサイクル後にバーストストップBSTを入力すれば良い。この場合のステップオーバリードSRDではバーストレングスは６である。さらに，領域１２をアクセスする場合は，ステップオーバリードSRDとコラムアドレスCA=23とバンクアドレスBA1を入力し，４クロックサイクル後にバーストストップBSTを入力すれば良い。この場合はバーストレングスは８である。
【００３０】
ライト動作の場合も上記のリード動作と同じであり，CASコマンドのステップオーバリードSRDに代えてステップオーバライトSWRと書込みデータを入力すれば良い。
【００３１】
［半導体記憶装置の全体構成］
図６は，第１の実施の形態におけるDDR-SDRAMの全体構成図である。このDDR-SDRAMは，クロックイネーブルCKEがアクティブ状態の時にクロックCLKとその反転クロック/CLKを入力し内部の各回路ブロックに供給するクロックバッファ２０と，アドレス（ロウとコラム）とバンクアドレスを入力するアドレスバッファ２２と，コマンド信号/CS,/RAS,/CAS,/WEを入力しデコードして内部コマンドを出力するコマンドデコーダ２４と，データを入出力端子DQで入出力する入出力バッファ２６とを有する。コマンドデコーダ２４は，コマンド信号の組み合わせに応じて，RASコマンドであるアクティブACTなどをロウタイミング制御回路３６に出力し，CASコマンドであるリードRD,ライトWR,ステップオーバリードSRD,ステップオーバライトSWR，プリチャージPREなどをコラムタイミング制御回路３０に出力する。
【００３２】
さらに，DDR-SDRAMは，アドレスバッファ２２から入力されるCAS系のアドレスであるコラムアドレスCAとバンクアドレスBAを入力して内部コラムアドレスS28とコラムバンク選択信号CBANK[#]を生成するコラムアドレス制御回路２８と，コラムバンク選択信号CBANK[#]とコラム系の内部コマンドに応じて，コラムタイミング信号S32を生成するコラムタイミング制御回路３０を有する。また，メモリは，ロウ側にもコラム系と同様のロウアドレス制御回路３４とロウタイミング制御回路３６とを有する。
【００３３】
メモリセルアレイ５０は，４つのバンクBANK0-3に分割されている。ワードデコーダ３８は，内部ロウアドレスS34をデコードし，ロウタイミング信号S36のタイミングで選択したバンク内のワード線を駆動する。コラムデコーダ３２は，内部コラムアドレスS28をデコードし，コラムタイミング信号S32に含まれるコラム選択信号CLを選択ビット線対に出力する。リードアンプ４０は，コラムタイミング信号S32に含まれるリードアンプイネーブル信号RAEに応答して，メモリセルアレイ内で選択されたビット線対に接続されるデータバスDBのデータ信号を増幅する。ライトアンプ５０は，入力されたライトデータを，コラムタイミング信号S32に含まれるライトアンプイネーブル信号WAEに応答して増幅し，データバスDBに出力する。リードアンプ４０とライトアンプ４２は，各バンクBANK0-3内の偶数側（CA[0]=0）メモリセルアレイと奇数側（CA[0]=1）メモリセルアレイとにそれぞれ設けられる。
【００３４】
データバス制御回路４４は，読み出し動作では，リードアンプ４０が増幅したリードデータをコラムデータバスCDB経由で入力し，偶数側のリードデータと奇数側のリードデータとをコラムデータバスCDBE,CDBOに並列に出力する。また，書込み動作では，入出力バッファ２６が入力した書き込みデータをコラムデータバスCDBE,CDBOから並列に入力し，データバス制御回路４４は，偶数側と奇数側の書込みデータを選択されたバンクの対応するライトアンプ４２に出力する。
【００３５】
図６内のアドレスバッファ２２，コラムアドレス制御回路２８，コラムタイミング制御回路３０，及びコラムデコーダ３２は，メモリセルを選択するメモリ選択部に対応する。また，データバス制御回路４４と入出力バッファ２６は，メモリ選択部が選択したメモリセルまたはメモリセルユニットのデータをクロックCLKに同期して順次入出力する入出力部に対応する。
【００３６】
図７は，メモリセルアレイの回路図である。メモリセルアレイは，複数のワード線WL0,WL1とそれに交差する複数のビット線対BL,/BLと，それらの交差位置に設けられそれぞれスイッチトランジスタQとセルキャパシタCとを有するメモリセルMCと，ビット線対BL,/BL毎に設けられたセンスアンプ４４と，コラムアドレスで選択されたビット線対BL,/BLとデータバス線対DB,/DBとを接続するコラムスイッチ４６と，データバス線対間の電位を等電位にリセットするイコラーザ４８とを有する。コラムスイッチ４６は，コラムタイミング信号に含まれるコラム選択信号CLに応答して，ビット線対BL,/BLとデータバス線対DB,/DBとを接続する。
【００３７】
第１の実施の形態におけるDDR-SDRAMは，次のような機能を有する。
【００３８】
（１）連続したクロックCLKの立ち上がりエッジと，立ち下がりエッジ（反転クロック/CLKの立ち上がりエッジ）とで，異なるバンクのコラムアドレスに対応するメモリセルユニットにアクセス（データ入出力）できる。ただし，アクセスできるバンクとコラムアドレス等には次の条件がある。
【００３９】
（２）第２のコマンドであるステップオーバリードSRDまたはステップオーバライトSWRと共に入力されるコラムアドレス（バースト動作のスタートコラムアドレス）は奇数アドレスである。つまり，図４，５で示したバンクBANK0内のメモリマップ上で隣接するバンクBANK1との境界の奇数コラムアドレス２３などである。
【００４０】
（３）第２のコマンドSRD,SWRでまたぐことができるバンクは，２つのバンクからなるバンクグループ内のバンクである。図１，図４の例では，バンクグループを構成する２つのバンクは，BANK0,1とBANK1,0とBANK2,3とBANK3,2の４組である。
【００４１】
（４）第２のコマンドSRD,SWRに対応するデータ入出力の最初のクロックサイクルでは，クロックの立ち上がりエッジに同期して第２のコマンドと共に入力されるスタートコラムアドレスのメモリセルのデータが入出力され，立ち下がりエッジに同期してスタートコラムアドレスのメモリセルのバンクと隣接するバンク内であって，同じバンクグループの他のバンク内の左端のコラムアドレスのメモリセルのデータが入出力される。この立ち下がりエッジで入出力するメモリセルのコラムアドレスは，スタートコラムアドレスの下位の数ビットを０にリセットしたコラムアドレスであり，このリセットする下位のビット数はメモリマッピングに依存して設定される。
【００４２】
図４の例では，バンク内のコラムアドレスのマッピングは，８つのコラムアドレス毎に改行されているので，０にリセットする下位のビット数は３ビットである。つまり，スタートアドレスCA=23の下位３ビットを０にリセットするとCA=16になる。下位３，４，５ビットを０にリセットする場合は，バンクグループ内の一方のバンク内のスタートコラムアドレスと他方のバンク内のコラムアドレスは次の関係になる。
【００４３】
下位3ビットを０にリセット：07/00，15/08，23/16，…
下位4ビットを０にリセット：15/00，31/16，47/32，…
下位5ビットを０にリセット：31/00，63/32，95/64，…
なお，第１のコマンドRD,WRの場合は，データ入出力の最初のクロックサイクルでは，クロックの立ち上がりエッジに同期して第１のコマンドと共に入力されるスタートコラムアドレスのメモリセルのデータが入出力され，そのクロックの立ち下がりエッジに同期してスタートコラムアドレスの次のコラムアドレスのメモリセルのデータが入出力される。
【００４４】
また，第１の実施の形態におけるDDR-SDRAMは，第１のコマンドRD,WR,WRAと，第２のコマンドSRD,SWRとを，例えば次のように外部から入力し，コマンドデコーダ２４がそれぞれのコマンドを検出する。
【００４５】
第１，第２のコマンドは，例えばコマンド信号/CS,/RAS,/CAS,/WEと,コラムアドレスでは使用されないアドレスA10，A11の組み合わせで入力され，次の通りである。
リードRDは/CS=L,/RAS=H,/CAS=L,/WE=H,A10=L,A11=L
ステップオーバリードSRDは/CS=L,/RAS=H,/CAS=L,/WE=H,A10=L,A11=H
ライトWRは/CS=L,/RAS=H,/CAS=L,/WE=L,A10=L,A11=L
ステップオーバライトWRは/CS=L,/RAS=H,/CAS=L,/WE=L,A10=L,A11=H
つまり，アドレスA11により第１のコマンドRD,WRと第２のコマンドSRD,SWRとを区別する。アドレス端子A11は一例であり，新たな入力端子を設けても良い。
【００４６】
［第１のコマンドRD,WRでの動作］
図８は，第１のコマンドであるリードRDやライトWRでのバンク選択動作を示す図である。第１のコマンドの場合は，４つのバンクBANK0-3のうち，第１のコマンドRDまたはWRで指定されたバンクアドレスで選択される１つのバンク100（BANK0）のメモリセルアレイ１００が選択される。さらに，その選択されたバンクBANK0に対応するリードアンプまたはライトアンプがコラムタイミング信号RAE,WAEで選択される。
【００４７】
図８に示されるとおり，バンクBANK0は，コラムアドレスCAの最下位ビットがCA[0]=0の場合の偶数側メモリセルアレイARY0Lと，CA[0]=1の場合の奇数側メモリセルアレイARY0Hとを有し，偶数側と奇数側メモリセルアレイARY0L,ARY0Hそれぞれにリードアンプとライトアンプを有する。それに伴って，コラムデコーダ32-0も，図示しないが，偶数側と奇数側メモリセルアレイARY0L,ARY0Hそれぞれに設けられ，コラムアドレス制御回路２８が生成する内部コラムアドレスCAL[m:1]，CAH[m:1]をそれぞれデコードし，コラムタイミング制御回路３０が生成するコラム選択信号CLを選択されたビット線対のコラムスイッチ回路４６に供給する。
【００４８】
コラムアドレス制御回路２８は，後述するとおり，コラムバンクアドレスBAをデコードしてバンクBANK0-nをそれぞれ選択するコラムバンク選択信号CBANK[n:0]を生成すると共に，入力されるコラムアドレスCAの最下位アドレスCA[0]が０（偶数）か１（奇数）かに応じて，偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]を生成する。この偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は，最下位ビットCA[0]が除かれている。本実施の形態では，この偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は，全てのバンクBANK0-nに供給される。但し，後述するようにそれには限定されず，選択されたバンクにだけ供給しても良い。
【００４９】
一方，コラムタイミング制御回路３０は，コラムバンク選択信号CBANK[n:0]で選択されるバンクにだけコラムタイミング信号CL,RAE,WAE,EQを出力する。その結果，選択されたバンク１００内の偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]で選択されたビット線対にコラム選択信号CLが供給される。
【００５０】
図９は，図８と同様に，第１のコマンドであるリードRDやライトWRでのコラム選択とデータの流れを示す図である。図９には，図８の選択バンク１００であるバンクBANK0の構成が詳しく示されている。また，図９には，バンクBANK0の偶数側と奇数側メモリセルアレイARY0L,ARY0Hそれぞれに設けられたコラムデコーダ32-0L,323-0Hも示されている。
【００５１】
前述したとおり，コラムバンクアドレスBAをデコードしたコラムバンク選択信号CBANK[0]=1によりバンクBANK0が選択され，そのバンクBANK0内のCA[0]=0の偶数側メモリセルアレイARY0LとCA[0]=1の奇数側メモリセルアレイARY0Hのメモリセルのデータが入出力される。
【００５２】
コラムアドレス制御回路２８は，CASコマンド入力時のアドレスADD[m:0]から偶数側と奇数側アレイに対する内部コラムアドレスCAL[m:1],CAH[m:1]と,入力アドレスADDの最下位ビットのコラムアドレスCA[0]を生成する。内部コラムアドレスCAL[m:1],CAH[m:1]は最下位ビットCA[0]を有していない。
【００５３】
スタートアドレスの最下位コラムアドレスがCA[0]=0と偶数アドレスの場合は，偶数のコラムアドレスのメモリセルのデータをクロックの立ち上がりエッジで入出力し，奇数のコラムアドレスのメモリセルのデータを立ち下がりエッジで入出力する。従って，コラムアドレス制御回路２８は，内部コラムアドレスCAL[m:1],CAH[m:1]を入力アドレスADD[m:1]と等しくする。そして，バースト動作ではクロックCLKに同期して両内部コラムアドレスCAL[m:1],CAH[m:1]を＋１インクリメントする。つまり，クロックの立ち上がりエッジと立ち下がりエッジでの入出力データは偶数コラムアドレスと奇数コラムアドレスの組み合わせになり，図１０のCK4でのリードRDの例では，リードRDで入力されるコラムアドレスCAが16と偶数であるので，コラムアドレスが16/17,18/19,20/21,22/23の組み合わせ順でバースト動作が行われる。
【００５４】
一方，スタートアドレスの最下位コラムアドレスがCA[0]=1の場合は，奇数のコラムアドレスのメモリセルのデータをクロックの立ち上がりエッジで入出力し，偶数のコラムアドレスのメモリセルのデータを立ち下がりエッジで入出力する。従って，コラムアドレス制御回路２８は，内部コラムアドレスCAL[m:1]をADD[m:1]+1とし,CAH[m:1]をADD[m:1]と等しくする。この場合も，バースト動作ではクロックCLKに同期して両内部コラムアドレスCAL[m:1],CAH[m:1]を＋１インクリメントする。つまり，クロックの立ち上がりエッジと立ち下がりエッジでの入出力データは奇数コラムアドレスと偶数コラムアドレスの組み合わせになり，図１０のCK3でのリードRDの例では，リードRDで入力されるコラムアドレスCAが19と奇数であるので，コラムアドレスが19/20,21/22,23/24の組み合わせ順でバースト動作が行われる。よって，偶数CA[0]=0側の内部コラムアドレスCAL[m:1]は，奇数CA[0]=1側の内部コラムアドレスCAH[m:1]より＋１大きいことが必要である。
【００５５】
さらに，CASコマンドで指定され選択されたバンクBANK0のリードアンプ40L,40Hまたはライトアンプ42L,42Hは，コラムタイミング制御回路３０から出力されるコラムタイミング信号により選択され，選択されたバンクBANK0内の偶数側アレイARY0Lと奇数側アレイARY0Hのデータが同時に読み出しまたは書き込みされる。
【００５６】
データバス制御回路４４は，読み出し動作ではリードアンプ４０から入出力バッファ２６へのデータパスを生成し，書込み動作では入出力バッファ２６からライトアンプ４２へのデータパスを生成する。しかも，入力コラムアドレスが偶数CA[0]=0の場合は，コラムデータバスの間を偶数側CDBLと立ち上がりエッジ側CDBEとを接続し，奇数側CDBHと立ち下がりエッジ側CDBOとを接続し，奇数CA[0]=1の場合は，コラムデータバスの接続を偶数側CDBLとCDBOとを接続し，奇数側CDBHとCDBEとを接続する。
【００５７】
入出力バッファは，クロックCLKの立ち上がりエッジでコラムデータバスCDBEのデータを入出力し，立ち下がりエッジ(/CLKの立ち上がりエッジ)でコラムデータバスCDBOのデータを入出力する。
【００５８】
図１４は，コラムタイミング制御回路３０の構成図である。コラムタイミング制御回路３０は，コマンドデコーダ２４が出力するコマンドRD,WR,SRD,SWR,PREに対応するコラムタイミング信号EQ,CL,RAE,WAEを生成する。ステップオーバ制御信号SC0,SC1,SC2は，後述する第２のコマンドであるステップオーバリードSRDとステップオーバライトSWRが生成された時に生成され，第１のコマンドRD,WRの場合はいずれもSC0,SC1,SC2=Lである。
【００５９】
コラムタイミング制御回路３０は，コラムアドレス制御回路２８内のバンクアドレスラッチ／デコーダ２８１が生成するコラムバンク選択信号CBANK[0:n]のうちバンクグループを構成する１対のコラム選択信号，例えばCBANK[0:1]の組み合わせに応じて，コラムタイミング信号EQ,CL,RAE,WAEを，選択されたバンクの偶数アレイと奇数アレイとに供給する。ただし，第１のコマンドRD,WRの場合は，単にコラムバンク選択信号CBANK=1の選択バンクの偶数CA[0]=0と奇数CA[0]=1のアレイとにコラムタイミング信号を供給する。
【００６０】
図１５は，コラムアドレス制御回路２８の構成図である。バンクアドレスラッチ／デコーダ２８１は，上記したとおりである。アドレスカウンタ２８２は，バースト動作においてクロックCLKに同期してアドレスADD[m:1]を＋１ずつインクリメントする。このインクリメント動作はバーストレングスBLの数だけクロックCLKに同期して繰り返される。SC1=1の場合の動作は後述する。
【００６１】
アドレスカウンタ２８２が出力する最下位ビットCA[0]を除いたコラムアドレスCA[m:1]が，偶数CA[0]=0側の内部コラムアドレスCAL[m:1]としてアドレスラッチAL-Lによりラッチされ出力されると共に，奇数CA[0]=1側の内部コラムアドレスCAH[m:1]としてアドレスラッチAL-Hによりラッチされ出力される。また，最下位ビットADD[0]は，アドレスラッチ２８４によりラッチされ最下位の内部コラムアドレスCA[0]として出力される。
【００６２】
前述したとおり，入力コラムアドレスが偶数で最下位ビットがCA[0]=0の場合は，偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は共にADD[m:1]と等しくなるので，アドレスアダー２８３はアドレスを＋１加算しない。一方，奇数でCA[0]=1の場合は，偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は, CAL[m:1]=ADD[m:1],CAH[m:1]=ADD[m:1]+1になるので，アドレスアダー２８３はアドレスCA[m:1]を＋１加算する。そして，生成された偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は，全てのバンクの偶数側と奇数側アレイに対応するコラムアドレスデコーダに供給される。ただし，選択されたバンクの偶数側と奇数側アレイに対応するコラムアドレスデコーダにだけ供給されても良い。
【００６３】
図１０は，第１のコマンドの動作を示すタイミングチャート図である。クロックの立ち上がりエッジCK3で入力された第１のコマンドRD，コラムアドレスCA=19,バンクアドレスBA0に対応する動作では，CA[0]=1である。したがって，コラムアドレス制御回路内のアドレスアダー２８４が＋１の加算を実行し，クロックエッジCK3では偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は，19/2=9,19/2+1=10となっている。その後のバースト動作では，それぞれ10/11,11/12とインクリメントされている。そして，クロックエッジCK3以降の３クロックサイクルでは，バンクアドレスBA0で選択されたバンクBANK0に対するコラム選択信号CL0がHレベルになっている。
【００６４】
次に，クロックの立ち上がりエッジCK4で入力された第１のコマンドRD，コラムアドレスCA=16,バンクアドレスBA1に対応する動作では，CA[0]=0である。したがって，コラムアドレス制御回路内のアドレスアダー２８４が＋１の加算を実行せず，クロックエッジCK3では偶数側と奇数側の内部コラムアドレスCAL[m:1]，CAH[m:1]は，16/2=8,16/2=8となっている。その後のバースト動作では，それぞれ9/9,10/10,11/11とインクリメントされている。そして，クロックエッジCK3以降の４クロックサイクルでは，バンクアドレスBA1で選択されたバンクBANK1に対するコラム選択信号CL1がHレベルになっている。
【００６５】
［第２のコマンド，ステップオーバリードSRD，ステップオーバライトSWRでの動作］
次に，本実施の形態で新たに提案した第２のコマンドSRD,SWRの動作について説明する。第２のコマンドSRD,SWRに応答して，DDR-SDRAMは，その第２のコマンドに対するデータ入出力の最初のクロックサイクルでは，クロックの立ち上がりエッジに同期して，第２のコマンドで指定されたコラムアドレスで選択された一方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力し，その後，クロックの立ち下がりエッジに同期して，バンクグループの他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力する。
【００６６】
さらに，最初のクロックサイクルに続く第２のクロックサイクル以降では，クロックの立ち上がりエッジに同期してバンクグループの他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する。これらの動作について以下説明する。
【００６７】
［最初のクロックサイクルでの動作］
図１１は，第２のコマンドに対する最初のクロックサイクルでのバンク選択を示す図である。図１１中の構成は，図８と同じである。図４のクロックエッジCK4で入力された第２のコマンドSRDに応答して，最初のクロックサイクルでは，DDR-SDRAMは，そのコマンドで指定されたバンクアドレスBA0で選択されるバンクBANK0内のコラムアドレスCA=23で選択される奇数側のアレイARY0Hと，バンクBANK0とバンクグループを構成する他方のバンクBANK1内のコラムアドレスCA=23の下位３ビットを０にリセットしたコラムアドレスCA=16の偶数側アレイARY1Lとを選択する。そして，バンクBANK0の奇数側アレイARY0HとバンクBANK1の偶数側アレイARY1Lに対応するリードアンプとライトアンプも選択される。
【００６８】
図１２は，図１１と同様に，第２のコマンドであるリードRDやライトWRでのコラム選択とデータの流れを示す図である。図１２には示されていないが，図９と同様に，バンクBANK0の偶数側と奇数側メモリセルアレイARY0L,ARY0Hそれぞれにコラムデコーダ32-0L,323-0Hが設けられている。
【００６９】
第２のコマンドSRD,SWRで指定されたコラムバンクアドレスBAに基づくコラムバンク選択信号CBANK[0]=1によりバンクBANK0が選択されると共に，そのバンクBANK0とバンクグループを構成する他方のバンクBANK1が選択される。そして，バンクBANK0内のCA[0]=1の奇数側メモリセルアレイARY0Hと，バンクグループの他方のバンクBANK1内のCA[0]=0の偶数側メモリセルアレイARY1Lのメモリセルのデータが入出力される。
【００７０】
コラムアドレス制御回路２８は，第２のコマンドSRD,SWR入力時のアドレスADD[m:0]から偶数側と奇数側アレイに対する内部コラムアドレスCAL[m:1],CAH[m:1]と,入力アドレスADDの最下位ビットのコラムアドレスCA[0]を生成する。すなわち，第２のコマンドSRD,SWR入力時にバンクBANK0を選択した場合，最初のクロックサイクルでは，コラムアドレス制御回路２８は，奇数側アレイARY0Hに対する内部コラムアドレスCAH[m:1]を入力アドレスADD[m:1]と等しくし，偶数側アレイARY1Lに対する内部コラムアドレスCAL[m:1]を入力アドレスADD[m:1]の下位j-１ビット（j＝３）を０にリセットした値にする。つまり，CAL[m:j+1]=ADD[m:j+1], CAL[j:1]=0とする。リセットする桁数jはメモリマップに応じて設定される。図３の例ではj＝３である。
【００７１】
そして，最初のクロックサイクル後の第２のクロックサイクル以降のバースト動作時には，コラムアドレス制御回路２８は，
偶数側はCAL[m:j+1]=ADD[m:1]，CAL[j:1]=CAH[j:1]+1に, 
奇数側はCAH[m:j+1]=ADD[m:j+1]，CAH[j:1]=0にするスタートアドレスから，
クロックCLKに同期して両内部コラムアドレスCAL[m:1]，CAH[m:1]を＋１ずつインクリメントする。
【００７２】
例えば，図１８の例では，クロックエッジCK4で入力された第２のコマンドSRDの場合は，最初のクロックサイクルCK4では，CAL[m:1]は23/2=11（1011）の下位２ビットをリセットした8（1000）に,CAH[m:1]は23/2=11になっている。これにより，偶数側ではコラムアドレスCAL[m:0]＝16(10000)に，奇数側ではコラムアドレスCAL[m:0]＝23(10111)のメモリセルが選択される。さらに，その次のクロックサイクルCK5以降のクロックサイクルでは，バースト動作となり，CAL[m:1]とCAH[m:1]は，9/8,10/9,11/10と＋１ずつインクリメントされ，コラムアドレス18/17,20/19,22/21のメモリセルが選択される。
【００７３】
さらに，第２のコマンドSRD,SWRで指定され選択されたバンクBANK0のCA[0]=1のリードアンプ40Hまたはライトアンプ42Hと，そのバンクグループの他方のバンクBANK1のCA[0]=0のリードアンプ40Lまたはライトアンプ42Lとが，コラムタイミング制御回路３０から出力されるコラムタイミング信号RAE,WAEにより選択され，選択されたバンクBANK0内の奇数側アレイARY0Hと，バンクBANK1内の偶数側アレイARY1Lのデータが同時に読み出しまたは書き込みされる。
【００７４】
データバス制御回路４４は，読み出し動作ではリードアンプ４０から入出力バッファ２６へのデータパスを生成し，書込み動作では入出力バッファ２６からライトアンプ４２へのデータパスを生成する。しかも，第２のコマンドSRD,SWRでは奇数アドレスであるので，CA[0]=1の場合の接続と同様に，データ制御回路４４は，コラムデータバスCDBLとCDBOとを接続し，CDBHとCDBEとを接続する。この接続関係は，データ入出力の最初のクロックサイクルと第２のクロックサイクル以降も同じである。
【００７５】
入出力バッファは，クロックCLKの立ち上がりエッジでコラムデータバスCDBEのデータを入出力し，立ち下がりエッジ(/CLKの立ち上がりエッジ)でコラムデータバスCDBOのデータを入出力する。
【００７６】
［最初のクロックサイクルに続く第２クロックサイクル以降の動作］
次に，図１３を参照して，第２のクロックサイクル以降の動作について説明する。図１３は，第２のコマンドに対する第２のクロックサイクル以降のバンク選択を示す図である。図１３の構成は，図１１と同じである。前述したとおり，第２のクロックサイクル以降は，第２のコマンドSRD,SWRで指定されたバンクのバンクグループ内の他方のバンクBANK1内の両メモリセルアレイ100-3,100-4が選択される。内部コラムアドレスCAL[m:1],CAH[m:1],CA[0]の生成については，図１２で説明した通りである。
【００７７】
第２のコマンドSRDのコラムアドレスが奇数アドレスCA[0]=1であるため，図９のCK3でのリードコマンドRDでのバンク内選択と同様に，コラムアドレス制御回路２８は，偶数側CA[0]=0のメモリセルアレイのコラムアドレスCAL[m:1]を，奇数側のメモリセルアレイのコラムアドレスCAH[m:1]に＋１したアドレスにする。また，データバス制御回路４４は，奇数側CA[0]=1のメモリセルアレイのコラムデータバスCDBH[0:k]をクロックの立ち上がりエッジ側のコラムデータバスCDBE[0:k]側に接続し，偶数側CA[0]=0のメモリセルアレイのコラムデータバスCDBL[0:k]をクロックの立ち下がりエッジ側のコラムデータバスCDBO[0:k]側に接続する。
【００７８】
［コラムタイミング制御回路，コラムアドレス制御回路］
次に，第２のコマンドSRD,SWRに対応する図１４のコラムタイミング制御回路と図１５のコラムアドレス制御回路の動作について説明する。
【００７９】
図１６は，第１，第２のコマンドに対応するバンク選択を説明する図である。図１７は，コラムタイミング制御回路とコラムアドレス制御回路の動作を説明する図である。
【００８０】
さらに，図１８は，第２のコマンドSRDが入力された場合の動作を示すタイミングチャート図である。図１６，１７，図１８を参照しながら，第２のコマンドに対応する動作を説明する。
【００８１】
図１４のコラムタイミング制御回路３０は，コラムタイミング信号生成回路２８と，各バンク毎に設けられたバンク別コラムタイミング制御回路３０２とを有する。コラムタイミング信号生成回路２８は，コマンドデコーダ２４がデコードしたコマンドRD,WR,SRD,SWR,PREに対応するコラムタイミング信号CL,RAE,WAE,EQを生成し，バンク別コラムタイミング制御回路３０２は，そのコラムタイミング信号を選択されるバンクの偶数側CA[0]=0または奇数側CA[0]=1のメモリセルアレイに区別して供給する。
【００８２】
コラムタイミング信号生成回路３０１は，さらに，第２のコマンドSRD,SWRに応答して，第２コマンド制御信号SC0,SC1を後述するタイミングで生成する。また，バンク別コラムタイミング制御回路３０２は，バンクアドレスラッチ／デコーダ２８１によりコラムバンクアドレスBADDをデコードしたコラムバンク選択信号CBANK[n:0]のバンクグループに対応する組み合わせと，第２コマンド制御信号SC0,SC1に応じて，選択されたバンクのセルアレイにタイミング信号を出力する。
【００８３】
すなわち，図１８の第２コマンドSRDに応答する動作に示されるとおり，バンク別コラムタイミング制御回路３０２は，最初のクロックサイクルCK4で生成される制御信号SC0=1のときに，選択されたバンク（例えばBANK0）の偶数CA[0]=0側へのコラムタイミング信号を止めて，バンクグループ（例えばCBANK0,1の組み合わせ）の他方のバンク（例えばBANK1）の偶数CA[0]=0側にコラムタイミング信号を出力する。また，バンク別コラムタイミング制御回路３０２は，選択されたバンク（例えばBANK0）の奇数側へのコラムタイミング信号を出力する。さらに，バンク別コラムタイミング制御回路３０２は，第２のクロックサイクルCK5以降に生成される制御信号SC2=1のときに，選択されたバンク（例えばBANK0）へのコラムタイミング信号を止めて，バンクグループの他方のバンク（例えばBANK1）の偶数側CA[0]=0と奇数側CA[0]=1にコラムタイミング信号を供給する。
【００８４】
各バンク別コラムタイミング制御回路３０２は，バンクグループの１対のコラムバンク選択信号CBANK0,1，CBANK1,0を入力し，その組み合わせに応じて，最初のクロックサイクルで，上記のように選択バンクの奇数側セルアレイと，同じバンクグループの他方のバンクの偶数側セルアレイに，コラムタイミング信号を出力する。そして，２番目のクロックサイクル後は，他方のバンクの奇数側セルアレイと偶数側セルアレイとにコラムタイミング信号を出力する。
【００８５】
図１５のコラムアドレス制御回路２８は，コラムバンクアドレスBADDをデコードしてコラムバンク選択信号CBANK[n:0]を生成するバンクアドレスラッチ／デコーダ２８１と，CASコマンドで供給されるアドレスADD[m:0]のうち最下位のアドレスADD[0]をコラムアドレスCA[0]としてラッチするアドレスラッチ２８４と，最下位ビットを除くアドレスADD[m:1]をクロックCLKに同期してバーストレングスBLの1/2の回数インクリメントしてコラムアドレスCA[m:1]を生成するアドレスカウンタ２８２と，コラムアドレスCA[m:1]を最下位アドレスCA[0]＝１の時に＋１加算して偶数側CA[0]=0のコラムアドレスCAL[m:1]を生成するアドレスアダー２８３と，そのコラムアドレスCAD[m:1]をラッチするアドレスラッチ２８５と，アドレスカウンタが生成するコラムアドレスCA[m:1]を奇数側CA[0]=1のコラムアドレスCAH[m:1]としてラッチするアドレスラッチ２８６とを有する。
【００８６】
本実施の形態では，アドレスラッチしたコラムアドレスCAL[m:1],CAH[m:1],CA[0]は，全バンクに供給される。ただし，選択されたバンクにのみ供給するようにしてもよい。
【００８７】
［SRD,SWRの具体的な動作］
図１８の第２コマンドSRDに応答する動作に示されるとおり，アドレスアダー２８３は，第２のクロックサイクルCK5だけに生成される第２コマンド制御信号SC0=0のときに，インクリメント動作がディセーブルされ，メモリマッピングに応じた下位ビットを０にリセットする。アドレスカウンタ２８２は，第２コマンド制御信号SC1=1のときにメモリマッピングに応じた下位ビットを０にリセットする。
【００８８】
図１８には，クロックCK3で第１のコマンドRDが入力され，CK4で第２のコマンドSRDが入力された場合の動作が示されている。そして，図１６には，第１，第２のコマンドに対応するバンク選択の動作が示されている。さらに，図１７には，第１，第２のコマンドに対応する，コラムタイミング制御回路と，コラムアドレス制御回路内のアドレスカウンタ２８２とアドレスアダー２８３の上記の動作が記載されている。
【００８９】
第１のコマンドRDに対する動作は，すでに説明したとおりである。第１のコマンドRD,WRの場合は，図１６のバンク選択を説明する図に示されるとおり，第２コマンド制御信号SC0,1,2は全て０である。そして，選択バンクがCBANK0=1の場合は，バンクBANK0の偶数側CA[0]=0と奇数側CA[0]=1のメモリセルアレイが選択され，その偶数，奇数側メモリセルアレイのコラムデコーダにコラムタイミング信号が供給され，バースト動作ではコラムアドレス制御回路２８内のアドレスカウンタ２８２がコラムアドレスCA[m:1]をクロックに同期して＋１ずつインクリメントし，アドレスアダー２８３がCA[0]=1の時だけ＋１加算してCAL[m:1]＝CAH[m:1]+1にする。選択バンクがCBANK1=1の場合も同様の動作である。この動作もすでに説明したとおりである。
【００９０】
次に，第２のコマンドSRD,SWRの場合は，図１８に示されるとおり，第２コマンド制御信号SC0,1,2は，最初のクロックサイクルCK4だけ制御信号SC0=1になり，第２のクロックサイクルCK5の前半で制御信号SC1=1になり，第２のクロックサイクルCK5以降のバーストレングスに対応するクロックサイクル期間に制御信号SC2=1になる。
【００９１】
また，第２のコマンドSRD,SWRの場合は，図１６に示されるとおり，選択バンクがCBANK0=1の場合は，最初のクロックサイクルでバンクBANK0の奇数側CA[0]=1のメモリセルアレイと，選択バンクBANK0とバンクグループを構成するバンクBANK1の偶数側CA[0]=0のメモリセルアレイとが選択され，第２クロックサイクル以降のバースト動作では，選択バンクBANK0とバンクグループを構成するバンクBANK1の偶数側CA[0]=0と奇数側CA[0]=1のメモリセルアレイとが選択される。ただし，偶数側CA[0]=0のコラムアドレスCAL[m:1]は，奇数側のCAH[m:1]に＋１加算したアドレスになっている。選択バンクがCBANK1=1の場合は，バンクグループを構成するバンクBANK0,BANK1の関係が上記と逆の関係になる。
【００９２】
図１７，図１８を参照しながら第２コマンドSRD,SWRの場合の動作を説明する。クロックエッジCK4で第２コマンドSRDが奇数のコラムアドレスADD[m:0]=23とバンクアドレスBA0と共に入力される。クロックサイクルCK4では，アドレスカウンタ２８２が入力アドレスADD[m:0]=23に対応する上位ビットアドレスADD[m:1]=11をそのままCA[m:1]=11として出力し，SC0=1であるので，図１５のアドレスアダー２８３が偶数側CA[0]=0のコラムアドレスCAL[m:1]をCA[m:1]の下位３ビットを０にリセットしてCAL[m:1]=8にする。一方，図の１４コラムタイミング制御回路３０では，バンクグループの選択信号がCBANK0=1,CBAKN1=0で制御信号SC0=1であるので，バンクBANK0のバンク別コラムタイミング制御回路３０２が奇数側CA[0]=1のメモリセルアレイにコラムタイミング信号CL0Hを出力するとともに，バンクBANK1のバンク別コラムタイミング制御回路３０２が偶数側CA[0]=0のメモリセルアレイにコラムタイミング信号CL1Lを出力する。これにより，最初のクロックサイクルでは，選択バンクBANK0の奇数側メモリセルアレイのコラムアドレス２３のセルと，そのバンクグループの他方のバンクBANK1の偶数側メモリセルアレイのコラムアドレス１６のセルとが選択される。
【００９３】
次に，次のクロックサイクルCK5では，制御信号SC0=0，SC1=1，SC2=1となり，アドレスアダー２８３は第１のコマンドRD,WRと同様にCA[0]=1の時のみ＋１の加算動作を行い，アドレスカウンタ２８２は，SC1=1により下位３ビットを０にリセットし，コラムアドレスCA[m:1]=8にする。したがって，２番目のクロックサイクル以降のバースト動作では，コラムアドレスCAL[m:1],CAH[m:1]は，9/8，10/9，11/10とインクリメントされる。
【００９４】
さらに，図１４のコラムタイミング制御回路３０では，SC2=1により，選択バンクBANK0のバンク別コラムタイミング制御回路３０２はコラムタイミング信号CL0L,CL0Hの出力を停止し，そのバンクグループの他のバンクBANK1のバンク別コラムタイミング制御回路３０２はコラムタイミング信号CL1L,CL1Hを各クロックサイクル毎に出力する。
【００９５】
その結果，第２のクロックサイクルCK5以降のバースト動作では，選択バンクBANK0のバンクループの他方のバンクBANK1内の奇数側のメモリセルアレイと偶数側のメモリセルアレイが選択され，それらのメモリセルアレイ内のコラムアドレス18/17,20/19,22/21のデータがD17/D18,D19/D20,D21/D22の順に出力される。したがって，図３，図１０に示したようにデータD24が無駄に入出力されることはない。
【００９６】
上記の例では，第２のコマンドとしてステップオーバリードSRDを例にして説明したが，ステップオーバライトSWRの場合も同様にしてバンク選択とその中の偶数側，奇数側のメモリセルアレイと内部コラムアドレスの生成によるメモリセルの選択が行われる。
【００９７】
［第２の実施の形態］
［ステップオーバリードSRD＋RD，ステップオーバライトSWR＋WRでの動作］
図１９は，第２の実施の形態を説明する図である。図２０は，第２の実施の形態における動作を示すタイミングチャート図である。第２の実施の形態においても，図１９内の画像領域１０−１，１０−２，１０−３のように異なるバンクにまたがる領域内のデータを効率的に入出力する。図１９に示されたメモリマッピングは，第１の実施の形態で説明したものと同じである。
【００９８】
ただし，第２の実施の形態のDDR-SDRAMは，第１の実施の形態とは異なり，異なるバンクをまたぐ１対のメモリセルまたはメモリセルブロックに対して，それぞれにCASコマンドとコラムアドレスとバンクアドレスを入力する。
【００９９】
図２０には，画像領域１０−１のデータを読み出す動作例が示されている。画像領域１０−１は，バンクBANK0内のロウアドレスRA1におけるコラムアドレスCAが19-23のメモリセルまたはメモリセルブロックと，バンクBANK1内のロウアドレスRA1におけるコラムアドレスCAが16-18のメモリセルまたはメモリセルブロックとが含まれている。そこで，DDR-SDRAMは，クロックエッジCK1でアクティブACTとロウアドレスRA1とバンクアドレスBA0を，クロックエッジCK2でアクティブACTとロウアドレスRA1とバンクアドレスBA1を入力し，それぞれのバンク内のロウアドレスに対応するワード線を選択し，センスアンプがセル内のデータを検出し増幅するRAS側の動作を行う。
【０１００】
そして，DDR-SDRAMは，CAS側の動作のために，クロックエッジCK3で第１のコマンドであるリードRDとコラムアドレス19とバンクアドレスBA0とを入力し，それに応答してクロックエッジCK6からバンクBANK0内のコラムアドレス19-22に対応するデータD19-D22をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。さらに，DDR-SDRAMは，クロックエッジCK5で第１のコマンドであるリードRDとコラムアドレス16とバンクアドレスBA1とを入力すると共に，そのクロックエッジCK5の直前の立ち下がりのクロックエッジCK4Bで第２のコマンドであるステップオーバリードコマンドSRDとコラムアドレス23とバンクアドレスBA0とを入力する。これに応答して，DDR-SDRAMは，クロックCLKの立ち上がりエッジCK7でバンクBANK0内のコラムアドレス23のデータD23を出力し，立ち下がりエッジCK7BでバンクBANK1内のコラムアドレス16のデータD16を出力する。さらに，DDR-SDRAMは，クロックエッジCK8以降のバースト動作では，バンクBANK1内のコラムアドレス17,18のデータD17,D18を出力する。
【０１０１】
すなわち，第２の実施の形態では，DDR-SDRAMは，異なるバンクをまたぐデータを入出力するために，両バンクの一方のバンクとそのコラムアドレスを伴う第２のコマンドSRDと，他方のバンクとそのコラムアドレスを伴う第１のコマンドDRとを，クロックCLKの立ち下がりエッジと立ち上がりエッジで入力する。このように２つのコマンドを利用してそれぞれの選択するアドレスを指定するようにすることで，いかなるメモリマッピングに対しても，効率よくデータの入出力を行うことができる。第１の実施の形態では，メモリマッピングに対応して，コラムアドレス制御回路内のアドレスカウンタやアドレスアダーがリセットする下位ビットのビット数ｊを変更設定していた。しかし，第２の実施の形態ではそのような設定は不要になる。
【０１０２】
図１９では，画像領域１０−１，１０−２，１０−３のようにラスタ方向に連続する領域を示している。しかし，第２の実施の形態によれば，このようなラスタ方向に連続する領域以外でも，異なるバンクにまたがる領域へのデータの入出力を行うことができる。
【０１０３】
図２１は，第２の実施の形態で実現できる画像領域の例を示す図である。図示されるとおり，第２のコマンドSRDやSWRと第１のコマンドRDやWRをクロックの立ち下がりと立ち上がりの両エッジで入力することで，バンクBANK0内のコラムアドレス21のデータとバンクBANK1内のコラムアドレス09-13のデータとを無駄なく入出力することができる。もし，システム側がクロックの両クロックエッジで連続して２つのコマンドとそのアドレスを正確に入力することができる場合は，第２のコマンドと第１のコマンドは同じになってもよい。つまり，クロックCLKの立ち下がりエッジで入力されるコマンドが第２のコマンド，立ち上がりエッジで入力されるコマンドが第１のコマンドと認識される。ただし，本実施の形態では，両コマンドを異なるコマンドにして区別が容易になるようにしている。
【０１０４】
したがって，第２の実施の形態のDDR-SDRAMは，クロックCLKの立ち上がりエッジに加えて立ち下がりエッジでも，コマンド，バンクアドレス，アドレスを入力して取り込むことができる。そして，第２のコマンドSRD,SWRと第１のコマンドRD,WRを入力すると，DDR-SDRAMは，そのコマンドに対するデータ入出力の最初のクロックサイクルの立ち上がりエッジでは，第２のコマンドと共に入力されたバンクアドレスとコラムアドレスのデータを入出力し，最初のクロックサイクルの立ち下がりエッジでは，第１のコマンドと共に入力されたバンクアドレスとコマンドアドレスのデータを入出力し，２番目のクロックサイクル以降は，第１のコマンドと共に入力されたバンクアドレスとコマンドアドレスのデータをバーストモードで入出力する。つまり，第２のコマンドのバーストレングスは１であり，通常のDDR-SDRAMのバーストレングスが最小でも２であることと異なる。また，第２のコマンドSRD,SWRで指定されるコラムアドレスは必ずしも奇数アドレスである必要はない。さらに，第２のコマンドと第１のコマンドの順番が逆になってもよい。その場合は，クロックの立ち下がりエッジで第１のコマンドが，後続する立ち上がりエッジで第２のコマンドが入力される。
【０１０５】
図２２は，第２の実施の形態におけるDDR-SDRAMの構成図である。第１の実施の形態での図６の構成図と同じ構成要素には同じ引用番号を与えている。このDDR-SDRAMは，第１の実施の形態と異なり，アドレスバッファ２２とコマンドデコーダ２４が，クロックCLKの立ち上がりエッジと立ち下がりエッジ（反転クロック/CLKの立ち上がりエッジ）に同期して，コマンド信号やアドレス，バンクアドレスを入力する。さらに，DDR-SDRAMのコラムアドレス制御回路２８とコラムタイミング制御回路３０が，第１の実施の形態と異なり，第１，第２のコマンドで入力される２セットのバンクアドレスとコラムアドレスに対応して，上記したデータの入出力動作を行うような構成になっている。図２２中に示されるように，コラムアドレス制御回路２８が，第２のコマンドで入力されたバンクアドレスをデコードした第２のバンク選択信号CBANKB[#]と第１のコマンドで入力されたバンクアドレスをデコードした第２のバンク選択信号CBANK [#]とを，コラムタイミング制御回路３０に供給している。CAB[0]は第２のコマンドで入力されたコラムアドレスの最下位ビット，CA[0]は第１のコマンドで入力されたコラムアドレスの最下位ビットである。また，コラムタイミング制御回路３０が第２のコマンドに応答して第２コマンド制御信号SCA,SCBを生成し，コラムアドレス制御回路２８に供給している。この制御信号は第１の実施の形態の制御信号SC0-2とは異なる。第１の実施の形態と異なる回路構成は，後で詳述する。
【０１０６】
［最初のクロックサイクルの動作：SRD,SWRで指定したアドレスのデータをバースト長１で入出力し，RD,WRで指定したデータをバースト長１で入出力］
図２０に示した第２のコマンドであるステップオーバリードSRDと第１のコマンドであるリードRDの組み合わせに対する動作について概略を以下のとおり説明する。
【０１０７】
図２３は，第２のコマンドSRDに対する最初のクロックサイクルでのバンク選択を示す図である。図２４は，第２のコマンドSRDに対する最初のクロックサイクルでのコラム選択とデータの流れを示す図である。図２３に波線で示したメモリセルアレイ１００−１，１００−２が選択される。つまり，最初のクロックサイクルでは，クロックエッジCK4Bでの第２のコマンドSRDで選択したバンクBANK0内のコラムアドレス23に対応する奇数側CA[0]=1のメモリセルアレイARY0H及びそれに対応するリードアンプと，CK5での第１のコマンドRDで選択したバンクBANK1内のコラムアドレス16に対応する偶数側CA[0]=0のメモリアレイARY1L及びそれに対応するリードアンプとが選択される。
【０１０８】
同様に，図２４に波線で示した１対のメモリセルアレイとそれぞれに対応するリードアンプ１００−１，１００−２が選択される。
【０１０９】
ただし，図２４に示されるコラム選択とデータの流れにおいて，図１２と異なる点は，次の通りである。
【０１１０】
（１）アドレスバッファ２２が，第２のコマンドSRD,SWRで入力されたコラムアドレスADDB[m:0]と，第１のコマンドRD,WRで入力されたコラムアドレスADD[m:0]とを入力し，コラムアドレス制御回路２８に出力する。
【０１１１】
（２）コラムアドレス制御回路２８が，バンク別に内部コラムアドレスCA#L[m:1],CA#H[m:1]を生成可能であり，第２，第１のコマンドで選択された１対のバンクに対して上記のコラムアドレスADDB[m:0]，ADD[m:0]に対応する内部コラムアドレスCA#L[m:1],CA#H[m:1]と，最下位アドレスCAB[0],CA[0]を生成する。また，コラムアドレス制御回路２８内のバンクラッチ／デコーダは，第２，第１のコマンドで指定されたバンクアドレスBADDB[h:0],BADD[h:0]をそれぞれラッチしデコードして，それぞれのコラムバンク選択信号CBANKB,CBANKを生成する。
【０１１２】
（３）コラムタイミング制御回路３０が，上記のコラムバンク選択信号CBANKB,CBANKと最下位アドレスCAB[0],CA[0]とに基づいて，選択されているバンク内の選択されている偶数または奇数のメモリセルアレイARY#H,ARY#Lにコラムタイミング信号CL,RAE,WAE,EQを出力する。
【０１１３】
（４）データバス制御回路４４が，第１のコマンドのコラムアドレスの最下位ビットCA[0]から生成した制御信号CAA[0]に応じて，コラムデータバスCDB#L,CDB#HとCDBE,CDBOとを接続する。すなわち，
制御信号CAA[0]は，第２のコマンドSRD,SWRを伴わない第１のコマンドRD,WRの場合はCA[0]と同じ（CAA[0]=CA[0]），第２のコマンドを伴う第１のコマンドの場合はCA[0]の反転（CAA[0]=/CA[0]）になる。制御信号CAA[0]の生成は，図３０のコラムアドレス制御回路で行う。
そして，コラムデータバスの接続は，
第２のコマンドSRD,SWRを伴わない第１のコマンドRD,WRのみの場合は図９と同様であり，
CA[0]=CAA[0]=0でCDB#L=CDBE, CDB#H=CDBO（並列接続）
CA[0]=CAA[0]=1でCDB#L=CDBO, CDB#H=CDBE（交差接続）となる。
第２のコマンドSRD,SWRと第１のコマンドRD,WRの組み合わせの場合は,
最初のクロックサイクルでは，
コラムバンク選択信号CBANKB,CBANKと最下位アドレスCAB[0],CA[0]とに基づいて，第２のコマンドに対応するCBANKB=1のバンクのCAB[0]側のCDB#LまたはCDB#HをCDBEに接続し，第１のコマンドに対応するCBANK=1のバンクのCA[0]側のCDB#LまたはCDB#HをCDBOに接続し，
２番目のクロックサイクル以降では，図９と逆であり，
CA[0]=1,CAA[0]=0でCDB#L=CDBE, CDB#H=CDBO（並列接続）
CA[0]=0,CAA[0]=1でCDB#L=CDBO, CDB#H=CDBE（交差接続）となる。
【０１１４】
図９と逆になる理由は，第２のコマンドを伴う第１のコマンドのコラムアドレスは，クロックの立ち下がりエッジ側（CDBO側）のコラムアドレスであるので，２番目のクロックサイクルでのバースト動作では，スタートアドレスはそのコラムアドレスに＋１加えたアドレスになる。したがって，そのコラムアドレスCA[0]が奇数CA[0]=1の場合は，データバスはL=E,H=Oの並列接続になり，偶数CA[0]=0の場合はL=0,H=Eの交差接続になる。
【０１１５】
以上の構成により，第２の実施の形態のDDR-SDRAMでは，第２のコマンドのバンクアドレスとコラムアドレスと，第１のコマンドのバンクアドレスとコラムアドレスとが任意のアドレスに指定される。
【０１１６】
図２４中の破線のブロック100-1,100-2と，破線のコラムデータバスの接続は，図２０のCK4B,CK5でのSRD:23:BA0,RD:16:BA1の場合の最初のクロックサイクルに選択及び接続される例である。つまり，データバス制御回路４４が，コラムデータバスCDB0H[0:k]を，立ち上がりエッジで入出力される入出力側のコラムデータバスCDBE[0:k]に接続し，コラムデータバスCDB1L[0:k]を，立ち下がりエッジで入出力される入出力側のコラムデータバスCDBO[0:k]に接続する。そして，入出力バッファ２６が，コラムデータバスCDBE[0:k]に出力されたバンクBANK0内の奇数側アレイARY0Hのデータをクロックの立ち上がりエッジCK7に同期して出力し，コラムデータバスCDBO[0:k]に出力されたバンクBANK1内の偶数側アレイARY1Lのデータをクロックの立ち下がりエッジCK7Bに同期して出力する。
【０１１７】
［２クロック目以降の動作：RD,WRで指定したアドレスのデータを入出力］
図２５は，２番目のクロックサイクル以降のバースト動作でのバンク選択を示す図である。２番目のクロックサイクル以降は，第１のコマンドRD,WRで指定されたバンクが選択され，指定されたコラムアドレスを＋１加算したアドレスをスタートアドレスとする偶数側CA[0]=0と奇数側CA[0]=1のセルアレイが選択され，選択されたメモリセルのデータがバーストレングスBLに対応する数（BL-1回）バースト入出力される。図２５中の破線のブロック100-3,100-4と，破線のコラムデータバスの接続は，図２０のCK4B,CK5でのSRD:23:BA0,RD:16:BA1の場合の２番目のクロックサイクル以降に選択及び接続される例である。つまり，第１のコマンドRDのコラムアドレスが16であるので，CA[0]=0,CAA[0]=1であるので，上記の説明の通り，コラムデータバスは交差接続になる。
【０１１８】
［コマンドデコーダ］
図２６は，第２の実施の形態におけるコマンドデコーダを示す図である。コマンドデコーダ２４は，入力されるコマンド信号/CS,/RAS,/CAS,/WEを入力する入力バッファ２４１と，その入力をラッチするFF群とを有する。FF群にて，クロックCLKの立ち上がりエッジCLKZでラッチされたコマンド信号が，RASサイクルではRASコマンドデコーダ２４２でデコードされ，RASコマンドのアクティブACT，プリチャージPREなどが生成され，さらに，CASサイクルではCASコマンドデコーダ２４３でデコードされ，CASコマンドのリードRD，ライトWR，バーストストップBSTが生成される。
【０１１９】
一方，FF群にて，反転クロックCLKBの立ち上がりエッジCLKBZでラッチされたコマンド信号が，SRD,SWRコマンドデコーダ２４４でデコードされ，CASコマンドのステップオーバリードSRD,ステップオーバライトSWRが生成される。これらのコマンドSRD,SWRをまとめてステップオーバコマンドSCと称する。
【０１２０】
このように，第２のコマンドはクロックCLKの立ち下がりエッジで入力され，第１のコマンドはクロックCLKの立ち上がりエッジで入力される。
【０１２１】
［アドレスバッファ］
図２７は，第２の実施の形態におけるアドレス（ロウアドレスまたはコラムアドレス）に対するアドレスバッファを示す図である。アドレスバッファ２２は，アドレスA[0]-A[m]を入力する入力バッファ２２１と，クロックCLKの立ち上がりエッジCLKZでラッチするFFと反転クロックCLKBの立ち上がりエッジCLKBZでラッチするFFと，クロックエッジCLKZでラッチしたアドレス群をシフトするシフトレジスタ２２２とを有する。これにより，第２のコマンドで入力されたADDB[0]-ADDB[m]と、第１のコマンドで入力されたアドレスADD[0]-ADD[m]とが入力される。シフトレジスタ２２２はタイミングを合わせるための回路である。
【０１２２】
図２８は，第２の実施の形態におけるバンクアドレスに対するアドレスバッファを示す図である。バンクアドレスに対するアドレスバッファ２２は，バンクアドレスBA[0]-BA[h:0]を入力バッファ２２５で入力し，FFでCLKZ,CLKBZでそれぞれラッチし，シフトレジスタ２２６でタイミングを調整する。それにより，第２のコマンドで入力されたバンクアドレスBADDB[0]-ADDB[h]と、第１のコマンドで入力されたバンクアドレスBADD[0]-BADD[h]とが入力される。
【０１２３】
［コラムアドレス制御回路とコラムタイミング生成回路］
コラムアドレス制御回路は，入力されたバンクアドレスをデコードしてバンク選択信号を生成し，入力されたコラムアドレスに基づいて内部コラムアドレスを生成する。
【０１２４】
図２９は，コラムアドレス制御回路の一部の構成を示す図である。図２９には，アドレスバッファ２２が反転クロック/CLKの立ち上がりエッジに同期して第２のコマンドSRD,SWRと共に入力したバンクアドレスBADDB[h:0]と，クロックCLKの立ち上がりエッジに同期して第１のコマンドRD,WRと共に入力したバンクアドレスBADD[h:0]とをそれぞれラッチするバンクアドレスラッチ回路281-3,281-1と，それらをデコードしてバンク選択信号CBANKB[n:0]とCBANK[n:0]を同時に出力するバンクアドレスデコーダ281-4,281-2とを有する。
【０１２５】
第２のコマンドのバンクアドレスに対応するバンクデコーダ281-4は，第２のコマンドSRD,SWRと第１のコマンドSR,WRが連続して入力された時の最初のクロックサイクルの期間(SCA=1の期間)だけいずれかが１になるバンク選択信号CBANKB[n:0]を出力し，それ以外の期間(SCA=0の期間)では全てのバンク選択信号CBANKB[n:0]を０にする。
【０１２６】
図３０は，コラムアドレス制御回路の一部の構成を示す図である。図３０に示したコラムアドレス制御回路は，アドレスバッファ２２が反転クロック/CLKの立ち上がりエッジに同期して第２のコマンドSRD,SWRと共に入力したコラムアドレスADDB[m:0]と，クロックCLKの立ち上がりエッジに同期して第１のコマンドRD,WRと共に入力したバンクアドレスADD[m:0]から，バンク別に且つ偶数側CA[0]=0と奇数側CA[0]=1のメモリセルアレイ別に内部コラムアドレスCA#L,CA#Hを生成する。具体的な説明は後述する。
【０１２７】
図３１は，コラムタイミング制御回路を示す図である。コラムタイミング制御回路３０は，コマンドデコーダ２４が生成したコマンド，リードRD，ライトWR，プリチャージPRE，ステップオーバリードSRD，ステップオーバライトSWRに応じて，コラムタイミング信号として，イコライズ信号EQ，コラム選択信号CL，リードアンプイネーブル信号RAE，ライトアンプイネーブル信号WAEを生成するコラムタイミング信号生成回路３０１を有する。さらに，コラムタイミング信号生成回路３０１は，第２のコマンドSRD,SWRに応答して第２コマンド制御信号SCA,SCBを生成する。例えば，図３３に示されるとおり，第２のコマンド制御信号SCAは，第２のコマンドSRD,SWRが入力された時に最初のクロックサイクルでSCA=1になり，それ以外はSCA=0になる。もう一つの第２のコマンド制御信号SCBは，第２のコマンドSRD,SWRが入力された時に最初と２番目のクロックサイクルで，CA[0]=0の場合にSCB=1になり，CA[0]=1の場合にSCB=0になる。
【０１２８】
さらに，バンク別コラムタイミング制御回路３０２は，それらのコラムタイミング信号を，バンク別に且つ偶数側CA[0]=0と奇数側CA[0]=1のメモリセルアレイ別に出力する。この回路の動作は後述する。
【０１２９】
図３２は，コラムタイミング制御回路とコラムアドレス制御回路の動作を示す図である。図３２には，第１のコマンドRD,WRだけの場合の動作と，第２のコマンドSRD,SWRが入力された時の最初のクロックサイクル1CLKと第２のクロックサイクル以降2CLK以降の場合の制御信号SCA,SCBに対応した動作が示されている。
【０１３０】
図３３と３４，図３５と３６，図３７と３８は，第２のコマンドSRD,SWRが入力されるときの３つの動作例を示すタイミングチャートである。図３２，図３３と３４の動作例を参照しながら，図３０，図３１の回路を詳述する。
【０１３１】
図３３と３４は，第２のコマンドでSRD/23/BA0，第１のコマンドでRD/16/BA1がクロックの立ち下がりエッジと立ち上がりエッジで連続して入力された例である。これらのコマンドSRD,RDと共に入力されるコラムアドレスが奇数23(CAB[0]=1)と偶数16(CA[0]=0)になっている。このようなコマンドが入力された場合を例にして，以下，各回路の動作について説明する。
【０１３２】
図３０のコラムアドレス制御回路に戻り，アドレスカウンタ２８２は，バースト動作のために，クロックCLKの立ち上がりエッジに同期して，バーストレングスBLの回数，第１のコマンドRD,WRで供給された入力アドレスADD[m:1]をカウントアップする。但し，第２のコマンドSRD,SWRに対する最初のクロックサイクルだけは，コラムアドレスの最下位ビットがCA[0]=0の場合には，第２コマンド制御信号SCB=1によりアドレスカウンタ２８２はディセーブルされ，アドレスADD[m:1]をカウントアップせず，CA[m:1]は変化しない。
【０１３３】
図３３の例では，第２のコマンドSRD後に入力される第１のコマンドRDがRD/16/BA1であるので，コラムアドレス16（偶数CA[0]=0）により，最初のクロックサイクルでSCB=1となりアドレスADD[m:1]はカウントアップされずCA[m:1]=16/2=8のままとなり，２番目のクロックサイクル以降でSCB=0となりアドレスADD[m:1]はカウントアップされて，出力CA[m:1]は9,10となる。その理由は，第１のコマンドRDがRD/16/BA1の場合（CA[0]=0）は２番目のクロックから奇数アドレス17をスタートアドレスとしてコラムアドレス17/18,19/20（奇数アレイと偶数アレイへのコラムアドレスCA#H[m:1]/CA#L[m:1]は8/9,9/10）をバーストアクセスするからである。図３７の例も，RD/26/BA1であるので，アドレスカウンタ２８２は同様の動作になる。
【０１３４】
一方，図３５の例では，第２コマンドSRD後の第１のコマンドがRD/17/BA1であり，コラムアドレス17（奇数CA[0]=1）により，最初のクロックサイクルでもSCB=0となりアドレスADD[m:1]はカウントアップされ，CA[m:1]=17/2=8は9になり，２番目のクロックサイクル以降でもSCB=0となりアドレスADD[m:1]はカウントアップされ，出力CA[m:1]は10,11となる。その理由は，第１のコマンドがRD/17/BA1の場合は，２番目のクロックから偶数アドレス18をスタートアドレスとしてコラムアドレス18/19,20/21（CA#H[m:1]/CA#L[m:1]は9/9,10/10）をバーストアクセスするからである。
【０１３５】
次に，アドレスラッチ２８４，２８４Bは，最下位アドレスADD[0]とADDB[0]をラッチして内部コラムアドレスCA[0],CAB[0]を出力する。また，アドレスラッチ２８４Aは，第２のコマンドを入力した時に生成される内部コマンドSC(つまりSRD,SWR)がSC=1の間，最下位アドレスADD[0]を反転して制御信号CAA[0]（CAA[0]=/CA[0]）を生成する。第２のコマンドを入力しない場合は，反転せずCAA[0]=CA[0]となる。
【０１３６】
図３３の例において，RD/19/BA0では，コラムアドレス19（奇数）に対してCAA[0]=CA[0]=1となり，SRD/23/BA0とRD/16/BA1では，コラムアドレス16（偶数）に対してCAA[0]=/CA[0]=1となっている。図３７の例も同様である。
【０１３７】
一方，図３５の例では，SRD/23/BA0とRD/17/BA1では，コラムアドレス17（奇数）に対してCAA[0]=/CA[0]=0となっている。
【０１３８】
そして，バンク別アドレスラッチAL#L,AL#Hは，バンク別且つ偶数と奇数アレイ別にコラムアドレスADDB[m:1],ADD[m:1]をラッチし，対応するバンクのアレイのコラムデコーダに出力する。偶数アレイ側のバンク別アドレスラッチAL#Lは，自分宛へのバンク選択信号CBANK#またはCBANKB＃が１の場合に，アドレスADDB[m:1]か偶数側（CA[0]=0）アドレスCAD[m:1]のいずれか一方をラッチする。また，奇数アレイ側のバンク別アドレスラッチAL#Hは，自分宛へのバンク選択信号CBANK#またはCBANKB＃が１の場合に，アドレスADDB[m:1]か奇数側アドレスCA[m:1]のいずれか一方をラッチする。
【０１３９】
上記の偶数側CA[0]=0のアドレスCAD[m:1]は，アドレスアダー２８３により生成される。アドレスアダー２８３は，第２のコマンドの最初のクロックサイクルではSCA=1により，制御信号CAA[0]の値にかかわらず，ディセーブルされ＋１加算は行わない。つまり，第２のコマンドSRD,SWRが入力される場合は，それに続いて入力される第１のコマンドRD,WRの入力アドレスADD[m:1]が，クロックCLKの立ち下がりエッジで入出力されるデータに対するアドレスである。したがって，その入力アドレスADD[m:1]=CA[m:1]を＋１加算することなくそのままバンク別アドレスラッチ回路AL-#Lに供給する。
【０１４０】
また，アドレスアダー２８３は，第２のコマンドの２番目のクロックサイクル以降の制御信号SCA=0の時に，制御信号CAA[0]=1（CA[0]=0）であれば＋１加算してCAD[m:1]=CA[m:1]+1にする。
【０１４１】
第２のコマンドが入力しない場合のアドレスアダー２８３の動作は，前述したと同様である。
【０１４２】
図３３の例では，SRD/23/BA0とRD/16/BA1により，最初のクロックサイクルではSCA=1により＋１加算せずCA1L[m:1]=CA[m:1]=8であるが，２番目のクロックサイクル以降はSCA=0,CAA[0]=/CA[0]=1により＋１加算してCA1L[m:1]=CA[m:1]+1=9,10,11と変化している。その理由は，最初のクロックサイクルでは，前述のとおり，第１，第２のコマンドで指定したコラムアドレス23/16にアクセスするからであり，さらに，２番目のクロックサイクルから奇数アドレス17をスタートアドレスとしてコラムアドレス17/18,19/20（CA#H[m:1]/CA#L[m:1]は8/9,9/10）をバーストアクセスするからである。図３７の例も同様である。
【０１４３】
一方，図３５の例では，SRD/23/BA0とRD/17/BA1により，最初のクロックサイクルでは上記と同じであるが，２番目のクロックサイクルからはSCA=0,CAA[0]=/CA[0]=0により＋１加算せずCA1L[m:1]=CA[m:1]=9,10,11と変化している。その理由は，２番目のクロックサイクル以降は，偶数アドレス18をスタートアドレスとしてコラムアドレス18/19,20/21（CA#H[m:1]/CA#L[m:1]は9/9,10/10）をバーストアクセスするからである。
【０１４４】
以上のように，バンク別アドレスラッチ回路AL#H,AL#Lは，第１のコマンドRD,WRだけの場合は，偶数側CA[0]=0のアレイ用にはCAD[m:1]を，奇数側CA[0]=1のアレイ用にはCA[m:1]をそれぞれラッチし，一方で，第２のコマンドSRD,SWR入力後に第１のコマンドRD,WR入力した場合は，第２のコマンドSRD,SWRで指定したバンク（CBANKB[#]＝１）のバンク別アドレスラッチ回路はADDB[m:1]を，第１のコマンドRD,WRで指定したバンク(CBANK[#]=1)のバンク別アドレスラッチ回路は，奇数アレイ側でCA[m:1]を偶数アレイ側でCAD[m:1]をラッチする。
【０１４５】
次に，図３１のコラムタイミング制御回路では，バンク別コラムタイミング制御回路３０２が，バンクBANK0-BANKn別に設けられ，各バンク内の偶数CA[0]=0，奇数CA[0]=1別にコラムタイミング信号を出力する。そのために，バンク別コラムタイミング制御回路３０２には，それぞれ対応するバンクのコラムバンク選択信号CBANK[#],CBANKB[#]と最下位ビットCA[0],CAB[0]と，第２コマンド制御信号SCA(最初のクロックのみSCA=1)が入力される。
【０１４６】
そして，最初のクロックサイクル（SCA=1）の時は，第２のコマンドSRD,SWRと第１のコマンドRD,WRDで入力されたバンクアドレスに対応するコラムバンク選択信号CBANK[#],CBANKB[#]と最下位ビットCA[0],CAB[0]に応じて，選択されたバンクの選択された偶数または奇数側アレイに対してコラムタイミング信号を出力する。
【０１４７】
さらに，２番目のクロックサイクル（SCA=0）の時は，第１のコマンドRD,WRで入力されたバンクアドレスに対応するコラムバンク選択信号CBANK[#]に応じて，選択されたバンク（２番目のクロック以降のバーストアクセス対象のバンク）の偶数及び奇数側アレイに対してコラムタイミング信号を出力する。
【０１４８】
例えば，図３３，３４の例では，図３４で，SRD/23/BA0とRD/16/BA1の後では，最初のクロックサイクルでSCA=1により，バンクBANK0の奇数側とバンクBANK1の偶数側へのコラムタイミング信号CL0H,CL1Lが1になっている。さらに，２番目のクロックサイクルではSCA=0により，バンクBANK1の奇数側と偶数側へのコラムタイミング信号CL1L,CL1Hが１になっている。
【０１４９】
図３５，３６の例では，図３６で，SRD/23/BA0とRD/17/BA1の後では，最初のクロックサイクルでSCA=1により，バンクBANK0の奇数側とバンクBANK1の偶数側へのコラムタイミング信号CL0H,CL1Hが1になっている。さらに，２番目のクロックサイクルではSCA=0により，バンクBANK1の奇数側と偶数側へのコラムタイミング信号CL1L,CL1Hが１になっている。
【０１５０】
そして，図３７，３８の例では，図３８で，SRD/12/BA3とRD/26/BA1の後では，最初のクロックサイクルでSCA=1により，バンクBANK3の偶数側とバンクBANK1の偶数側へのコラムタイミング信号CL3L,CL1Lが1になっている。さらに，２番目のクロックサイクルではSCA=0により，バンクBANK1の奇数側と偶数側へのコラムタイミング信号CL1L,CL1Hが１になっている。
【０１５１】
［SRD,SWR/RD,WRの動作例（１）］
図３３，３４では，クロックの立ち下がりエッジに同期したコマンドSRDでバンクBA0内の奇数コラムアドレス「23」が，立ち上がりエッジに同期したコマンドRDでバンクBA1内の偶数コラムアドレス「16」が指定されている。それに応答して，DDR-SDRAMは，最初のクロックサイクルで，バンクBA0内のコラムアドレス「23」のメモリセルと，バンクBA1内のコラムアドレス「16」のメモリセルとを選択し，レイテンシ後に，それらのデータD23,D16をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。
【０１５２】
さらに，DDR-SDRAMは，２番目のクロックサイクル以降で，バンクBA1内のコラムアドレス17/18，19/20のメモリセルのデータD17/D18，D19/D20をバースト出力する。
【０１５３】
［SRD,SWR/RD,WRの動作例（２）］
図３５，３６では，クロックの立ち下がりエッジに同期したコマンドSRDでバンクBA0内の奇数コラムアドレス「23」が，立ち上がりエッジに同期したコマンドRDでバンクBA1内の奇数コラムアドレス「17」が指定されている。それに応答して，DDR-SDRAMは，最初のクロックサイクルで，バンクBA0内のコラムアドレス「23」のメモリセルと，バンクBA1内のコラムアドレス「17」のメモリセルとを選択し，レイテンシ後に，それらのデータD23,D17をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。
【０１５４】
さらに，DDR-SDRAMは，２番目のクロックサイクル以降で，バンクBA1内のコラムアドレス18/19，20/21のメモリセルのデータD18/D19，D20/D21をバースト出力する。
【０１５５】
［SRD,SWR/RD,WRの動作例（３）］
図３７，３８では，クロックの立ち下がりエッジに同期したコマンドSRDでバンクBA3内の偶数コラムアドレス「12」が，立ち上がりエッジに同期したコマンドRDでバンクBA1内の偶数コラムアドレス「26」が指定されている。それに応答して，DDR-SDRAMは，最初のクロックサイクルで，バンクBA3内のコラムアドレス「12」のメモリセルと，バンクBA1内のコラムアドレス「26」のメモリセルとを選択し，レイテンシ後に，それらのデータD12,D26をクロックCLKの立ち上がりエッジと立ち下がりエッジに同期して出力する。
【０１５６】
さらに，DDR-SDRAMは，２番目のクロックサイクル以降で，バンクBA1内のコラムアドレス27/28，29/30のメモリセルのデータD27/D28，D29/D30をバースト出力する。
【０１５７】
図示していないが，クロックの立ち下がりエッジに同期したコマンドSRDで第１のバンク内の偶数コラムアドレスが，立ち上がりエッジに同期したコマンドRDで第２のバンク内の奇数コラムアドレスが指定された場合も，上記の３つの動作例と同様の動作になる。
【０１５８】
［付記］以上の実施の形態をまとめると，次の付記のとおりである。
【０１５９】
（付記１）
複数のメモリセルを有する第１及び第２のバンクと，
コマンドに応答して選択された第１及び第２のバンクの一方のバンク内の奇数アドレスに対応するメモリセルと他方のバンク内の偶数アドレスに対応するメモリセルとを選択するメモリ選択部と，
前記メモリ選択部で選択された前記奇数アドレスに対応するメモリセルのデータと，偶数アドレスに対応するメモリセルのデータとを，クロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する入出力部(26,44)とを有する半導体記憶装置。
【０１６０】
（付記２）
付記１において，
前記第１及び第２のバンクはバンクグループを構成し，
前記メモリ選択部は，アドレス生成部と，前記アドレス生成部が生成する内部アドレスをデコードするアドレスデコーダとを有し，
前記アドレス生成部は，前記コマンドと共に入力される前記第１及び第２のバンクの一方のバンクのメモリセルを選択する入力アドレスに基づいて，前記第１及び第２のバンクの他方のバンクのメモリセルを選択する内部アドレスを生成する半導体記憶装置。
【０１６１】
（付記３）
付記２において，
前記コマンドと共に入力される入力アドレスが奇数アドレスであり，
前記アドレス生成部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルでは，前記入力アドレスが選択する前記一方のバンクのメモリセルを選択する第１の内部アドレスと前記他方のバンクのメモリセルを選択する第２の内部アドレスとを生成し，前記データ入出力の最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記他方のバンクのメモリセルを選択する第３及び第４の内部アドレスを生成し，
前記入出力部は，前記第１及び第２の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力し，前記第３及び第４の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジに同期して順次入出力する半導体装置。
【０１６２】
（付記４）
付記２において，
前記メモリ選択部は，さらに，コラムタイミング制御回路を有し，
前記コラムタイミング制御回路は，コラムタイミング信号を，前記入力アドレスが選択する前記一方のバンクと前記内部アドレスが選択する他方のバンクに供給する半導体記憶装置。
【０１６３】
（付記５）
付記４において，
前記コマンドと共に入力される入力アドレスが奇数アドレスであり，
前記コラムタイミング制御回路は，前記コマンドに対応する最初のクロックサイクルでは，前記入力アドレスが選択する前記一方のバンクの奇数アドレスのメモリセルアレイに供給する第１のコラムタイミング信号と，前記内部アドレスが選択する他方のバンクの偶数アドレスのメモリセルアレイに供給する第２のコラムタイミング信号とを生成し，前記最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記他方のバンクの偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイにそれぞれ供給する第３及び第４のコラムタイミング信号を生成する半導体記憶装置。
【０１６４】
（付記６）
付記１において，
前記第１及び第２のバンクはバンクグループを構成し，
前記コマンドと共に入力される入力アドレスが奇数アドレスであり，
前記入出力部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルでは，クロックの立ち上がりエッジに同期して前記メモリ選択部で選択された前記一方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記バンクグループ内の他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。
【０１６５】
（付記７）
付記６において，
前記入出力部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルに続く第２のクロックサイクル以降では，クロックの立ち上がりエッジに同期して前記他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。
【０１６６】
（付記８）
付記１において，
前記メモリ選択部がアドレス生成部を有し，
前記アドレス生成部は，前記コマンドと共に入力される前記第１のバンク内のメモリセルを指定する第１の入力アドレスと，前記コマンドと共に入力される前記第２のバンク内のメモリセルを指定する第２の入力アドレスとに基づいて，前記第１及び第２のバンク内のメモリセルを選択する内部アドレスをそれぞれ生成する半導体装置。
【０１６７】
（付記９）
付記８において，
前記アドレス生成部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルでは，前記第１の入力アドレスが選択する第１のバンクのメモリセルを選択する第１の内部アドレスと，前記第２の入力アドレスが選択する第２のバンクのメモリセルを選択する第２の内部アドレスとを生成し，前記データ入出力の最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記第２のバンクのメモリセルを選択する第３及び第４の内部アドレスを生成し，
前記入出力部は，前記第１及び第２の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力し，前記第３及び第４の内部アドレスのメモリセルのデータを前記データ入出力のクロックの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して順次入出力する半導体装置。
【０１６８】
（付記１０）
付記８において，
前記メモリ選択部は，さらに，コラムタイミング制御回路を有し，
前記コラムタイミング制御回路は，コラムタイミング信号を，前記第１の入力アドレスが選択する第１のバンクと前記第２の入力アドレスが選択する第２のバンクに供給する半導体記憶装置。
【０１６９】
（付記１１）
付記１０において，
前記コラムタイミング制御回路は，前記コマンドに対応する最初のクロックサイクルでは，前記第１の入力アドレスが選択する第１のバンクのメモリセルアレイに供給する第１のコラムタイミング信号と，前記第２のアドレスが選択する第２のバンクのメモリセルアレイに供給する第２のコラムタイミング信号とを生成し，前記最初のクロックサイクルに続く２番目以降のクロックサイクルでは，前記第２のバンクの偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイにそれぞれ供給する第３及び第４のコラムタイミング信号を生成する半導体記憶装置。
【０１７０】
（付記１２）
付記１において，
前記コマンドは，クロックの立ち下がりエッジで入力される第１のCASコマンドとクロックの立ち上がりエッジで入力される第２のCASコマンドとを有し，
前記第１のCASコマンドと共に前記第１のバンク内のメモリセルを指定する第１の入力アドレスが入力され，前記第２のCASコマンドと共に前記第２のバンク内のメモリセルを指定する第２の入力アドレスが入力され，
前記入出力部は，前記コマンドに対応するデータ入出力の最初のクロックサイクルで，クロックの立ち上がりエッジに同期して前記第１の入力アドレスに対応する第１のバンク内のメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記第２の入力アドレスに対応する第２のバンク内のメモリセルのデータを入出力する半導体記憶装置。
【０１７１】
（付記１３）
付記１２において，
前記入出力部は，前記最初のクロックサイクルに続く第２のクロックサイクル以降では，クロックの立ち上がりエッジに同期して前記他方のバンク内の偶数アドレスに対応するメモリセルのデータを入出力し，クロックの立ち下がりエッジに同期して前記他方のバンク内の奇数アドレスに対応するメモリセルのデータを入出力する半導体記憶装置。
【０１７２】
（付記１４）
付記７または１３において，
前記２番目のクロックサイクル以降の入出力クロックサイクル数は，バーストレングスに対応した数である半導体記憶装置。
【０１７３】
（付記１５）
付記１〜１４のいずれか１つにおいて、
前記奇数アドレスに対応する前記メモリセルと前記偶数アドレスに対応する前記メモリセルは隣り合うメモリセルである半導体記憶装置。
【０１７４】
（付記１６）
付記１〜１５のいずれか１つにおいて、
前記メモリ選択部は、前記コマンドに先立って入力される別のコマンド（RD,WR）に応答して選択された第１及び第２のバンクのいずれのバンク内の奇数アドレスに対応するメモリセルと偶数アドレスに対応するメモリセルとを選択する半導体記憶装置。
【符号の説明】
【０１７５】
２２：アドレスバッファ
２８，３０，３２：メモリ選択部，コラムアドレス制御回路，コラムタイミング制御回路，コラムデコーダ
５０：メモリセルアレイ，バンク
２６：入出力部，入出力バッファ
【図１】
2013131272.tif 000003
【図２】
2013131272.tif 000004
【図３】
2013131272.tif 000005
【図４】
2013131272.tif 000006
【図５】
2013131272.tif 000007
【図６】
2013131272.tif 000008
【図７】
2013131272.tif 000009
【図８】
2013131272.tif 000010
【図９】
2013131272.tif 000011
【図１０】
2013131272.tif 000012
【図１１】
2013131272.tif 000013
【図１２】
2013131272.tif 000014
【図１３】
2013131272.tif 000015
【図１４】
2013131272.tif 000016
【図１５】
2013131272.tif 000017
【図１６】
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【図１７】
2013131272.tif 000019
【図１８】
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【図１９】
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【図２０】
2013131272.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
2013131272.tif 000026
【図２５】
2013131272.tif 000027
【図２６】
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【図２７】
2013131272.tif 000029
【図２８】
2013131272.tif 000030
【図２９】
2013131272.tif 000031
【図３０】
2013131272.tif 000032
【図３１】
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【図３２】
2013131272.tif 000034
【図３３】
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【図３４】
2013131272.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
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