(57)【要約】【課題】浮遊状態の配線と洗浄水との間において高い密度で電荷が移動することに起因する配線の高抵抗化を防ぐ。【解決手段】半導体製造装置の製造工程中において、半導体基板１Ｓなどと絶縁された浮遊状態となる銅配線である第１層配線Ｌ１の上面に、電気的に機能する接続ビアＰＬ２と電気的に機能しないダミービアＤＰ２とを接続させて形成する。これにより、第１層配線Ｌ１の上面に接続ビアＰＬ２を形成するためのビアホールを形成した後の洗浄工程中に、第１層配線Ｌ１に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービアＤＰ２形成用のビアホールにも分散させることで、接続ビアＰＬ２形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。【選択図】図１
2013016721.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上形成されたゲートとして機能する導電膜と、
前記導電膜上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜に形成された溝部に埋め込まれ、前記導電膜と電気的に接続された第１配線と、
前記第１配線上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜を貫通して前記第１配線に電気的に接続された、回路を構成して電気的に機能する接続ビアおよび前記接続ビアと同層に形成された電気的に機能しないダミービアと、
を有することを特徴とする半導体装置。
【請求項２】
前記接続ビアおよび前記ダミービアはダマシン法により形成された、銅を含む膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記接続ビアの上部には前記接続ビアに接続された第２配線が形成されており、前記ダミービアの上部には前記ダミービアに接続されたダミー配線が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２配線および前記ダミー配線は銅を含むシングルダマシン配線であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記接続ビアおよび前記ダミービアはタングステンを含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記接続ビアの上部には前記接続ビアに接続されたアルミニウムを含む第３配線が形成されており、前記ダミービアの上面は絶縁膜で覆われていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記接続ビアおよび前記第２配線は共に銅を含み、デュアルダマシン法により形成され一体となっており、
前記ダミービアおよび前記ダミー配線は共に銅を含み、デュアルダマシン法により形成され一体となっていることを特徴とする請求項３記載の半導体装置。
【請求項８】
前記ダミー配線の側壁および上面は絶縁膜により覆われていることを特徴とする請求項３記載の半導体装置。
【請求項９】
前記導電膜はポリシリコンを含むことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第１配線と、前記第１配線の下面に電気的に接続された全ての導体との合計の長さが４ｍｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記接続ビアおよび前記ダミービアは前記半導体基板の主面に沿う方向における幅が同じであることを特徴とする請求項１記載の半導体装置。
【請求項１２】
半導体基板上に形成され、側面および下面を絶縁膜により覆われた第１配線と、
前記第１配線上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を貫通して前記第１配線に電気的に接続された、回路を構成して電気的に機能する接続ビアおよび前記接続ビアと同層に形成された電気的に機能しないダミービアと、
を有することを特徴とする半導体装置。
【請求項１３】
前記接続ビアおよび前記ダミービアはダマシン法により形成された、銅を含む膜であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記接続ビアの上部には前記接続ビアに接続された第２配線が形成されており、前記ダミービアの上部には前記ダミービアに接続されたダミー配線が形成されていることを特徴とする請求項１２記載の半導体装置。
【請求項１５】
前記第２配線および前記ダミー配線は銅を含むシングルダマシン配線であることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記接続ビアの上部には前記接続ビアに接続されたアルミニウムを含む第３配線が形成されており、前記ダミービアの上面は絶縁膜で覆われていることを特徴とする請求項１２記載の半導体装置。
【請求項１７】
前記接続ビアおよび前記第２配線は共に銅を含み、デュアルダマシン法により形成され一体となっており、
前記ダミービアおよび前記ダミー配線は共に銅を含み、デュアルダマシン法により形成され一体となっていることを特徴とする請求項１４記載の半導体装置。
【請求項１８】
前記ダミー配線の側壁および上面は絶縁膜により覆われていることを特徴とする請求項１４記載の半導体装置。
【請求項１９】
前記接続ビアおよび前記ダミービアは前記半導体基板の主面に沿う方向における幅が同じであることを特徴とする請求項１２記載の半導体装置。
【請求項２０】
前記第１配線の長さは０．７ｍｍ以上であることを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、積層構造を有する配線を含む半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、半導体装置内の配線幅が狭まり、また、下層の配線と上層の配線とを電気的に接続するビアの幅が小さくなってきている。半導体装置の配線には、銅（Ｃｕ）を主導体とする配線が多く用いられている。
【０００３】
特許文献１（特開２００９−６００３４号公報）には、ビアの断線不良の発生を防ぐことを目的として、下層配線と上層配線とを接続するビアの他に、電気接続に寄与しないダミービアを前記下層配線の上部に接続して設けることが記載されている。ここでは、電気的に機能するビアの幅に対してダミービアの幅を狭く形成することで、ダミービア底部にボイドが形成されやすい構造とし、電気的に機能するビアの底部にボイドが形成されることを防いでいる。特許文献１には、前記下層配線が基板または他の配線などと接続されていないフローティング状態であるかどうかについては記載されていない。
【０００４】
特許文献２（特開２０１０−３４２１６号公報）には、電気的に機能する配線に隣接して、電気的に機能しないダミー配線を形成し、前記配線上および前記ダミー配線上のそれぞれにビアホールを形成することで、各配線に溜まる電荷による配線表面の反応点を増やし、電荷を分散させて前記配線表面に酸化物が形成されることを防ぐことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６００３４号公報
【特許文献２】特開２０１０−３４２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、車載用の半導体装置が増加傾向にあり、これら車載用半導体装置では、安全性の観点から限りなくゼロに近い不良率が求められる。しかし、車載用半導体装置では配線形成に起因した接続ビアの抵抗の増大が確認されており、この不良の発生を防ぐことが重要な課題となっている。
【０００７】
このような半導体装置を構成するビアの底部と接する下層配線、または前記下層配線に接続されるゲート電極などを形成する際、前記ビアの形成前には、前記配線などが基板または他の配線などと電気的に接続されていないフローティング（浮遊）状態となることがある。例えば配線上にビアを形成する場合、前述したようなフローティング状態の配線の上部に絶縁膜を堆積した後、前記配線の上面を露出するビアホールをエッチング法により開口し、前記ビアホール内にビアを埋め込んで形成する。このとき、前記ビアホールを形成した後であって前記ビアを形成する前には、前記ビアホールを形成したエッチング工程により発生した残渣などを除去するため、薬液による洗浄と、純水（超純水）を用いた洗浄（リンス洗浄）とを順次行う必要がある。
【０００８】
他の導体から絶縁されたフローティング状態である前記配線には、ドライエッチングなどの半導体プロセスを行うことにより電荷が溜まる。その後、前記リンス洗浄で用いる洗浄水中に前記配線に溜まった電荷が移動したとき、ビアホールの底部の近傍の前記配線を構成する銅が溶け出し、前記配線の一部が消失して前記配線が寸断され、半導体装置が正常に動作しなくなる問題がある。このことは、半導体装置の信頼性の低下に繋がる。
【０００９】
また、同様にフローティング状態である配線上に例えばタングステン（Ｗ）などを主に含むコンタクトプラグを形成した後、前記コンタクトプラグ上に銅などを含む上層配線を形成する際、前記配線にチャージされた大きな電荷が前記コンタクトプラグを介して前記上層配線に抜け出る。この際に、前記コンタクトプラグに大きな電流が流れると、前記コンタクトプラグと前記上層配線との間に高抵抗な層が形成され、ウエハ上に形成した複数のコンタクトプラグのうちの一部のコンタクトプラグの抵抗値が高くなるため、半導体装置の性能がばらつく問題が生じる。
【００１０】
本発明の目的は、銅を含む配線が一部消失することを防ぐことにある。
【００１１】
また、本発明の他の目的は、配線の抵抗の上昇を防ぐことにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の好ましい一実施の形態である半導体装置は、半導体製造装置の製造工程中において、半導体基板などと絶縁された浮遊状態となる銅配線である第１層配線の上面に、電気的に機能する接続ビアと電気的に機能しないダミービアとを接続させて形成するものである。これにより、第１層配線の上面に接続ビアを形成するためのビアホールを形成した後の洗浄工程中に、第１層配線に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービア形成用のビアホールにも分散させることで、接続ビア形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
銅を含む配線が一部消失することを防ぐことができる。
【００１７】
また、配線の抵抗の上昇を防ぐことができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を説明するための断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】本発明の実施の形態２である半導体装置を示す断面図である。
【図３２】本発明の実施の形態２である半導体装置の変形例を示す断面図である。
【図３３】比較例である半導体装置の断面図である。
【図３４】比較例である半導体装置の断面図である。
【図３５】コンタクトプラグと配線とのコンタクト抵抗の関係を示したグラフである。
【図３６】コンタクトプラグと配線とのコンタクト抵抗の関係を示したグラフである。
【図３７】配線の長さとボイドの長さとの関係を示したグラフである。
【図３８】配線の長さと不良発生率の関係を示したグラフである。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
（実施の形態１）
本実施の形態の半導体装置を、図１を参照して説明する。図１は、本実施の形態の半導体装置の断面図であって、半導体基板１Ｓの主面に対して垂直な面における断面図である。図１には、半導体基板１Ｓの主面に形成された複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：電界効果トランジスタ）と、それぞれのＭＩＳＦＥＴに所定の電位を供給する配線、ビアおよびコンタクトプラグと、それらを埋め込む層間絶縁膜などが示されている。
【００２１】
図１において、シリコン単結晶からなる半導体基板１Ｓ上には、ＭＩＳＦＥＴＱ１、Ｑ２が形成されている。図１に示すＭＩＳＦＥＴＱ１、Ｑ２はいずれも素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成を有している。具体的には、素子分離領域で分離された活性領域にｐ型の導電型を有する複数のｐウエルＰＷが形成されており、複数のｐウエルＰＷ上にＭＩＳＦＥＴＱ１またはＭＩＳＦＥＴＱ２が形成されている。ＭＩＳＦＥＴＱ１、Ｑ２は、半導体基板１Ｓの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を介して形成されたポリシリコン膜などからなるゲート電極を有しているｎチャネル型のＭＩＳＦＥＴである。ＭＩＳＦＥＴＱ１はゲート電極Ｇ１を有しており、ＭＩＳＦＥＴＱ２はゲート電極Ｇ２を有している。
【００２２】
ゲート電極の両側の側壁には、例えば酸化シリコン膜を含むサイドウォールが形成されており、このサイドウォールの下部の半導体基板１Ｓ内に浅いｎ型の導電型を有する不純物拡散領域がゲート電極に整合して形成されている。そして、浅い不純物拡散領域の外側には、ｎ型の導電型を有し、浅い不純物拡散領域よりも深い不純物拡散領域が、サイドウォールに整合して形成されている。なお、以下ではｎ型の深い不純物拡散層をｎ型拡散層ＮＳと呼ぶ。一対の浅い不純物拡散領域と一対のｎ型拡散層ＮＳとによって、ＭＩＳＦＥＴＱ１、Ｑ２のそれぞれのソース領域およびドレイン領域が形成されている。浅い不純物拡散領域とｎ型拡散層ＮＳはいずれもｎ型の導電型を有し、ｎ型拡散層ＮＳには浅い不純物拡散層よりも高い濃度で不純物が導入されている。以上のようにして半導体基板１Ｓ上にＭＩＳＦＥＴＱ１、Ｑ２が形成されている。
【００２３】
なお、半導体基板１Ｓ上の他の領域では、半導体基板１Ｓの主面にｐウエルＰＷが形成され、ｐウエルＰＷの上面にはｐウエルＰＷよりも不純物濃度が高いｐ型の不純物拡散領域であるｐ型拡散層ＰＳが形成されている。ＭＩＳＦＥＴＱ１、Ｑ２とｐ型拡散層ＰＳとは、半導体基板１Ｓの主面に形成された素子分離領域により分離されている。
【００２４】
図１に示すように、ＭＩＳＦＥＴＱ１、Ｑ２およびｐ型拡散層ＰＳを形成した半導体基板１Ｓ上には、ＭＩＳＦＥＴＱ１、Ｑ２を覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）とを原料に使用した熱ＣＶＤ（Chemical Vapor Deposition）法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【００２５】
そして、コンタクト層間絶縁膜ＣＩＬを貫通してＭＩＳＦＥＴＱ１、Ｑ２のソース領域、ドレイン領域、ゲート電極またはｐ型拡散層ＰＳに達する複数のプラグ（コンタクトプラグ）ＰＬ１が形成されている。プラグＰＬ１は、例えばチタン／窒化チタン膜（以下、チタン／窒化チタン膜はチタン膜と前記チタン膜上に設けられた窒化チタン膜とで形成される膜を示す）よりなるバリア導体膜と、このバリア導体膜上に形成されたタングステン膜とを、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホール内に埋め込むことにより形成されている。チタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜であり、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬまたは半導体基板１Ｓなどにダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜により形成されていてもよい。
【００２６】
コンタクト層間絶縁膜ＣＩＬ上には複数の第１層配線Ｌ１が形成されている。具体的に、第１層配線Ｌ１は、プラグＰＬ１を形成したコンタクト層間絶縁膜ＣＩＬ上に形成された層間絶縁膜ＩＬ１に埋め込まれるように形成されており、第１層配線Ｌ１は層間絶縁膜ＩＬ１と接して形成されている。層間絶縁膜ＩＬ１と第１層配線Ｌ１とは同じ膜厚（高さ）を有しており、それらの上面は平坦になっており、同じ高さに位置している。つまり、第１層配線Ｌ１は層間絶縁膜ＩＬ１を貫通して形成されている。層間絶縁膜ＩＬ１は、例えば半導体基板１Ｓの上層に形成されたパッシベーション膜ＰＡＳよりも比誘電率が低いＬｏｗ−ｋ膜により構成されており、例えば、ＳｉＯＣ膜から構成されている。
【００２７】
第１層配線Ｌ１は、層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬ１が露出する配線溝に銅（Ｃｕ）を主体とする膜（以下、銅膜と記載する）を埋め込んだ後に層間絶縁膜ＩＬ１上の銅膜を研磨して除去することにより形成された、ダマシン配線である。このとき、配線溝の下部には、第１層配線Ｌ１を形成すると同時に、第１層配線Ｌ１と下部の導体膜（例えばプラグＰＬ１）とを電気的に接続する接続部であるビアを形成してはいない。すなわち、第１層配線Ｌ１はシングルダマシン法により形成されたシングルダマシン配線である。図１には示していないが、配線溝の内壁および底部と銅膜との間には、上述したプラグと同様にタンタル（Ｔａ）などを含むバリア導体膜が形成されている。本願では、第１層配線Ｌ１および第１層配線Ｌ１と同層の層間絶縁膜ＩＬ１を含む層を第１ファイン層と呼ぶこともある。なお、図示はしていないが、コンタクト層間絶縁膜ＣＩＬと層間絶縁膜ＩＬ１との間には窒化シリコンなどからなるエッチングストッパ膜があるものとする。
【００２８】
ここでは、ダマシン法を用いて絶縁膜の同層に配線のみを形成した場合の当該配線をシングルダマシン配線と呼ぶものとする。また、ダマシン法を用いて絶縁膜に開口した配線溝およびビアホールを同一工程で埋め込み、配線およびビアの形成を同時に行うことで一体となった配線およびビアを形成する方法をデュアルダマシン法と呼ぶものとする。
【００２９】
また、図ではＭＩＳＦＥＴＱ１のゲート電極Ｇ１にプラグＰＬ１が接続され、ＭＩＳＦＥＴＱ２のソース・ドレイン領域であるｎ型拡散層ＮＳにプラグＰＬ１が接続されているが、図示されていない他の領域ではＭＩＳＦＥＴＱ２のゲート電極Ｇ２にプラグが接続されており、ＭＩＳＦＥＴＱ１のソース・ドレイン領域であるｎ型拡散層ＮＳにプラグが接続されている。図示はしていないが、ゲート電極Ｇ１、Ｇ２、ｎ型拡散層ＮＳおよびｐ型拡散層ＰＳのそれぞれの上面には例えばニッケルシリサイドなどからなる金属シリサイド層が形成されており、ゲート電極Ｇ１、Ｇ２、ｎ型拡散層ＮＳおよびｐ型拡散層ＰＳとそれらの上部のプラグＰＬ１との接触抵抗を低減している。
【００３０】
第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ２と接する複数の第２層配線Ｌ２が形成されている。具体的には、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１が形成され、このバリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２が形成されている。バリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜と前記ＳｉＣＮ膜上に設けられたＳｉＯＣ膜との積層膜、ＳｉＣ膜、アモルファスカーボン膜、フッ化ホウ素膜またはＳｉＮ膜からなる。バリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２には、ダマシン配線である複数の第２層配線Ｌ２および複数の接続ビアＰＬ２が埋め込まれるように形成されている。第２層配線Ｌ２は、接続ビアＰＬ２を介して第１層配線Ｌ１と電気的に接続されている。第２層配線Ｌ２および接続ビアＰＬ２は、例えば、銅を主体とする金属膜から形成されている。バリア絶縁膜ＢＩ１は銅を主体とする金属配線（例えば第１層配線Ｌ１）と層間絶縁膜（例えば層間絶縁膜ＩＬ２）との間に形成され、前記金属配線内の金属イオンが前記層間絶縁膜内に拡散することを防ぐ機能を有する膜である。
【００３１】
第２層配線Ｌ２は層間絶縁膜ＩＬ２に形成された配線溝内に形成され、接続ビアＰＬ２は層間絶縁膜ＩＬ２に形成された前記配線溝の底部から第１層配線Ｌ１にかけて貫通するビアホール内に同一工程により埋め込まれた銅膜からなる導体膜である。具体的には、複数の前記配線溝および複数の前記ビアホールが形成された層間絶縁膜ＩＬ２上に銅膜を形成することで複数の前記配線溝内および複数の前記ビアホール内を前記銅膜で埋め込んだ後に、層間絶縁膜ＩＬ２上の銅膜を研磨して除去することで第２層配線Ｌ２および接続ビアＰＬ２をそれぞれ複数形成している。つまり、第２層配線Ｌ２および接続ビアＰＬ２はデュアルダマシン法により形成されている。
【００３２】
ＭＩＳＦＥＴＱ１のゲート電極Ｇ１にプラグＰＬ１を介して接続された第１層配線Ｌ１の上面には、前述した接続ビアＰＬ２の他に接続ビアＰＬ２と同様の構造を有するダミービアＤＰ２が接して形成され、ダミービアＤＰ２上には第２層配線Ｌ２と同様に形成されたダミー配線Ｄ２が形成されている。ダミービアＤＰ２およびダミー配線Ｄ２は接続ビアＰＬ２および第２層配線Ｌ２と同じ工程によりデュアルダマシン法を用いて形成された銅膜により構成されており、配線および接続ビアが一体となった構造を有している。ただし第２層配線Ｌ２はその上面に接続された上層の接続ビアＰＬ３を介して上層配線と接続され、半導体装置の回路の一部として使用されるのに対し、ダミー配線Ｄ２はその上面は導体に接続されておらず、ダミービアＤＰ２を介して第１層配線Ｌ１にのみ接続されている。つまり、ダミー配線Ｄ２はダミービアＤＰ２を介して第１層配線Ｌ１に電気的に接続されているが、図１に示す半導体装置において電気的に機能しない配線である。ダミービアＤＰ２および接続ビアＰＬ２は第１層配線Ｌ１およびプラグＰＬ１を介して、ポリシリコン膜からなるゲート電極Ｇ１に電気的に接続されている。
【００３３】
また、ＭＩＳＦＥＴＱ２のｎ型拡散層ＮＳに電気的に接続された第２層配線Ｌ２は、図示されていない他の領域において、その上面または下面に接続されたビアを介して第１層配線Ｌ１以外の配線に接続されており、ＭＩＳＦＥＴＱ２に所定の電位を供給する回路の一部として機能する。半導体基板１Ｓの主面に沿う方向におけるダミービアＤＰ２の幅は、同方向における同層の接続ビアＰＬ２と同じ幅となっている。つまり、ダミービアＤＰ２および接続ビアＰＬ２は同じルール（規格）で形成されており、同じ径（直径）を有し、同様の形状を有している。したがって、ダミービアＤＰ２と第１層配線Ｌ１とが接する面積と、接続ビアＰＬ２と第１層配線Ｌ１とが接する面積とは同じ大きさになる。
【００３４】
本実施の形態の半導体装置を製造する際は、半導体基板１Ｓ側から順にゲート電極、層間絶縁膜または配線などを形成していくため、ゲート電極Ｇ１に接続された第１層配線Ｌ１が形成された時点で、第１層配線Ｌ１は、ゲート絶縁膜により半導体基板１Ｓと絶縁されているゲート電極Ｇ１にのみ接続されており、半導体基板１Ｓまたは他の配線などには接続されていない。つまり、半導体装置の製造工程において、ゲート電極Ｇ１に接続された第１層配線Ｌ１は、半導体基板１Ｓなどから絶縁されたフローティングの状態で、その上部にバリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２を形成され、続いてバリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２を貫通する配線溝およびビアホールからなる開口部が形成され、第１層配線Ｌ１の上面が露出することになる。
【００３５】
前記配線溝および前記ビアホールはフォトリソグラフィ技術を用いたエッチング法により形成されることが考えられるが、このエッチング法により前記配線溝および前記ビアホールを形成した後には半導体基板１Ｓ上にエッチング残渣か残るため、この残渣などを除去するために、半導体基板１Ｓの主面を薬液により洗浄した後、さらに水（純水）を用いた洗浄を行うこととなる。なお、このように第１層配線Ｌ１の上面が露出するエッチングを行った場合、第１層配線Ｌ１に電荷が溜まる可能性が高い。
【００３６】
そして、第２層配線Ｌ２と同様にして、第２層配線Ｌ２上に第３層配線Ｌ３〜第５層配線Ｌ５が形成されている。第３層配線Ｌ３〜第５層配線Ｌ５のそれぞれは、層間絶縁膜ＩＬ３〜ＩＬ５のそれぞれと接して形成されている。
【００３７】
具体的には、層間絶縁膜ＩＬ２上、ダミー配線Ｄ２上および第２層配線Ｌ２上には層間絶縁膜ＩＬ２および第２層配線と接してバリア絶縁膜ＢＩ２が形成され、このバリア絶縁膜ＢＩ２上に層間絶縁膜ＩＬ３が形成されており、第２層配線および層間絶縁膜ＩＬ２のそれぞれの上面はバリア絶縁膜ＢＩ２と接している。バリア絶縁膜ＢＩ２は例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ３は、例えば、ＳｉＯＣ膜から形成されている。バリア絶縁膜ＢＩ２および層間絶縁膜ＩＬ３には、第３層配線Ｌ３、Ｌ３ａ、接続ビアＰＬ３が埋め込まれるように形成されている。第３層配線Ｌ３は、接続ビアＰＬ３を介して第２層配線Ｌ２と電気的に接続されている。第３層配線Ｌ３、Ｌ３ａおよび接続ビアＰＬ３は、例えば、銅膜から形成されており、第３層配線Ｌ３およびその下部の接続ビアＰＬ３はデュアルダマシン法により形成された一体の銅膜から形成されている。
【００３８】
なお、第３層配線Ｌ３の同層には、下面にビアが接していない第３層配線Ｌ３ａが形成されている。つまり、第３層配線Ｌ３ａの下面全体は層間絶縁膜ＩＬ３に接し、第３層配線Ｌ３ａはその下面を通じて他の導体物と電気的に接続されていない。
【００３９】
本実施の形態の半導体装置を製造する際は、半導体基板１Ｓ側から順に層間絶縁膜または配線などを形成していくため、下面に接続ビアが接続されていない第３層配線Ｌ３ａが形成された時点では、第３層配線Ｌ３ａはその半導体基板１Ｓまたは他の配線などとは絶縁されたフローティング状態となる。つまり、半導体装置の製造工程において第３層配線Ｌ３ａ上に形成された接続ビアが、半導体基板１Ｓなどと接続された配線と接続されるまでは、第３層配線Ｌ３ａは他の導体と電気的に絶縁されたフローティング状態となる。したがって、第３層配線Ｌ３ａは形成された時点ではフローティングの状態であり、その上部に前記接続ビアが形成される際には、まず第３層配線Ｌ３ａ上にバリア絶縁膜および層間絶縁膜が形成され、続いて前記バリア絶縁膜および前記層間絶縁膜を貫通する配線溝およびビアホールからなる開口部が形成され、第３層配線Ｌ３ａの上面が露出することになる。
【００４０】
前記配線溝および前記ビアホールはフォトリソグラフィ技術を用いたエッチング法により形成されることが考えられるが、このエッチング工程により前記配線溝および前記ビアホールを形成した後には半導体基板１Ｓ上にエッチング残渣が残るため、この残渣などを除去するために、半導体基板１Ｓの工面を薬液により洗浄した後、さらに水（純水）を用いた洗浄を行うこととなる。
【００４１】
次に、層間絶縁膜ＩＬ３上、第３層配線Ｌ３上および第３層配線Ｌ３ａ上には層間絶縁膜ＩＬ３、第３層配線Ｌ３およびＬ３ａと接してバリア絶縁膜ＢＩ３が形成され、このバリア絶縁膜ＢＩ３上に層間絶縁膜ＩＬ４が形成されている。バリア絶縁膜ＢＩ３は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ４は例えばＳｉＯＣ膜から形成されている。バリア絶縁膜ＢＩ３および層間絶縁膜ＩＬ４には、第４層配線Ｌ４、ダミー配線Ｄ４、接続ビアＰＬ４およびダミービアＤＰ４が埋め込むように形成されている。第４層配線Ｌ４は、接続ビアＰＬ４を介して第３層配線Ｌ３または第３層配線Ｌ３ａと電気的に接続されている。ダミー配線Ｄ４は、ダミービアＤＰ４を介して第３層配線Ｌ３ａと電気的に接続されている。第４層配線Ｌ４、ダミー配線Ｄ４、ダミービアＤＰ４および接続ビアＰＬ４は、例えば銅膜で構成され、デュアルダマシン法により形成されている。
【００４２】
第３層配線Ｌ３ａの上面に接して形成された接続ビアＰＬ４および接続ビアＰＬ４と一体となっている第４層配線Ｌ４は、その上面または下面に接して形成されたビアを介して第３層配線Ｌ３ａ以外の配線に電気的に接続されている。例えば、第３層配線Ｌ３ａの上面に接して形成された接続ビアＰＬ４のうちの一つの接続ビアＰＬ４は、その上面に接する接続ビアＰＬ５を介して、後述する第５層配線Ｌ５に電気的に接続されており、第３層配線Ｌ３ａの上面に接して形成された他の接続ビアＰＬ４は、図示されていない領域で他の配線に接続されている。したがって、第３層配線Ｌ３はその上面に形成された複数の接続ビアＰＬ４および第４層配線Ｌ４を介して他の配線に接続され、半導体装置の回路の一部として機能する。
【００４３】
第３層配線Ｌ３ａの上面には、接続ビアＰＬ４および第４層配線Ｌ４の形成工程と同一の工程により形成されたダミー配線Ｄ４およびダミービアＤＰ４が形成されている。ダミー配線Ｄ４はその下部のダミービアＤＰ４を介して第３層配線Ｌ３ａに接続されているが、ダミー配線Ｄ４の上面全体は絶縁膜で覆われており、半導体装置の回路として機能する他の配線には接続されていない。つまり、ダミー配線Ｄ４はダミービアＤＰ４を介して第３層配線Ｌ３ａに接続されているが、ダミー配線Ｄ４と第３層配線Ｌ３ａと接続するダミービアＤＰ４以外の経路を介して他の配線と接続されてはいない。したがって、ダミー配線Ｄ４およびダミービアＤＰ４はダミー配線Ｄ２およびダミービアＤＰ２と同じく、図１に示す半導体装置の回路としては機能しない配線、つまり電気的に機能しない配線である。
【００４４】
半導体基板１Ｓの主面に沿う方向におけるダミービアＤＰ４の幅は、同方向における同層の接続ビアＰＬ４と同じ幅となっている。つまり、ダミービアＤＰ４および接続ビアＰＬ４は同じルール（規格）で形成されており、同じ径（直径）を有し、同様の形状を有している。
【００４５】
さらに、層間絶縁膜ＩＬ４上、第４層配線Ｌ４上およびダミー配線Ｄ４上には層間絶縁膜ＩＬ４、第４層配線Ｌ４およびダミー配線Ｄ４と接してバリア絶縁膜ＢＩ４が形成され、このバリア絶縁膜ＢＩ４上に層間絶縁膜ＩＬ５が形成されている。バリア絶縁膜ＢＩ４はダミー配線Ｄ４の上面全体に接して形成されている。バリア絶縁膜ＢＩ４は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ５は例えばＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ４および層間絶縁膜ＩＬ５には、第５層配線Ｌ５および接続ビアＰＬ５が埋め込まれるように形成されている。第５層配線Ｌ５は、接続ビアＰＬ５を介して第４層配線Ｌ４と電気的に接続されている。第５層配線Ｌ５および接続ビアＰＬ５は、例えば、銅膜から形成されている。ここで、第２層配線Ｌ２〜第５層配線Ｌ５およびそれらの同層に形成された層間絶縁膜ＩＬ２〜ＩＬ５をまとめて、本願では第２ファイン層と呼ぶこともある。第２ファイン層である層間絶縁膜ＩＬ２〜ＩＬ５内には、それぞれ複数の配線が形成されている。
【００４６】
図１に示すように、第３層配線Ｌ３ａは、その上部の接続ビアＰＬ４、ＰＬ５、第４層配線Ｌ４を介して第５層配線Ｌ５に電気的に接続されており、当該第５層配線Ｌ５は、その下部に形成された第４層配線Ｌ４、第３層配線Ｌ３、第２層配線Ｌ２、第１層配線Ｌ１、接続ビアＰＬ２〜ＰＬ５およびプラグＰＬ１を介して半導体基板１Ｓの主面のｐ型拡散層ＰＳに電気的に接続されている。つまり、第３層配線Ｌ３ａはその上部に接するビアを介して半導体基板１Ｓに電気的に接続されている。
【００４７】
層間絶縁膜ＩＬ５上および第５層配線Ｌ５上には層間絶縁膜ＩＬ５および第５層配線Ｌ５と接してバリア絶縁膜ＢＩ５が形成され、このバリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６が形成されている。バリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ５、層間絶縁膜ＩＬ６には、第６層配線Ｌ６および接続ビアＰＬ６が埋め込まれるように形成されている。第６層配線Ｌ６は、接続ビアＰＬ６を介して第５層配線Ｌ５と電気的に接続されている。第６層配線Ｌ６、および接続ビアＰＬ６は、例えば、銅膜から形成されている。
【００４８】
次に、層間絶縁膜ＩＬ６上にバリア絶縁膜ＢＩ６が形成され、このバリア絶縁膜ＢＩ６上に層間絶縁膜ＩＬ７が形成されている。バリア絶縁膜ＢＩ６は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ７は、例えばＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ６、層間絶縁膜ＩＬ７には、第７層配線Ｌ７および接続ビアＰＬ７が埋め込まれるように形成されている。第７層配線Ｌ７は、接続ビアＰＬ７を介して第６層配線Ｌ６と電気的に接続されている。第７層配線Ｌ７および接続ビアＰＬ７は、例えば、銅膜から形成されている。ここで、第６層配線Ｌ６と第７層配線Ｌ７とをまとめて、本願ではセミグローバル層と呼ぶこともある。
【００４９】
さらに、層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａが形成され、このバリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａが形成されている。そして、層間絶縁膜ＩＬ８ａ上にエッチングストップ絶縁膜ＢＩ７ｂが形成され、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂが形成されている。バリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、エッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ８ａおよび層間絶縁膜ＩＬ８ｂは、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ７ａおよび層間絶縁膜ＩＬ８ａには、接続ビアＰＬ８および接続ビアＰＬ８が埋め込まれるように形成されており、エッチングストップ絶縁膜ＢＩ７ｂおよび層間絶縁膜ＩＬ８ｂには、第８層配線Ｌ８が埋め込まれるように形成されている。第８層配線Ｌ８は、接続ビアＰＬ８を介して第７層配線Ｌ７と電気的に接続されている。第８層配線Ｌ８および接続ビアＰＬ８は、例えば、銅膜から形成されている。ここで、第８層配線Ｌ８を本願ではグローバル層と呼ぶこともある。
【００５０】
層間絶縁膜ＩＬ８ｂ上にはバリア絶縁膜ＢＩ８が形成され、このバリア絶縁膜ＢＩ８上には層間絶縁膜ＩＬ９が形成されている。バリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか一つから形成されており、層間絶縁膜ＩＬ９は、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ８および層間絶縁膜ＩＬ９には、接続ビアＰＬ９が埋め込まれるように形成されている。そして、層間絶縁膜ＩＬ９上には第９層配線Ｌ９が形成されている。第９層配線Ｌ９は、接続ビアＰＬ９を介して第８層配線Ｌ８と電気的に接続されている。接続ビアＰＬ９と第９層配線Ｌ９は、例えば、アルミニウム膜から形成されている。
【００５１】
第９層配線Ｌ９上には、表面保護膜となるパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳに形成された開口部から第９層配線Ｌ９の一部が露出している。この第９層配線Ｌ９のうち露出している領域がパッドＰＤとなる。パッシベーション膜ＰＡＳは、半導体装置を不純物の侵入から保護する機能を有し、例えば、酸化シリコン膜とこの酸化シリコン膜上に設けられた窒化シリコン膜から形成されている。そして、パッシベーション膜ＰＡＳ上にはポリイミド膜ＰＩが形成されている。このポリイミド膜ＰＩもパッドＰＤの形成されている領域を開口している。パッドＰＤは、図１に示す半導体装置を含む半導体チップの電極となる領域であり、半導体チップがマウントされるパッケージ内において他の導電部材と金属ワイヤなどを介して電気的に接続される領域である。
【００５２】
図１に示すバリア絶縁膜ＢＩ１〜ＢＩ８は、それぞれのバリア絶縁膜の下面に接する銅膜内のＣｕ（銅）がそれぞれのバリア絶縁膜上の層間絶縁膜などに拡散することを防ぐ働きを有するライナー膜であり、それぞれのバリア絶縁膜上の層間絶縁膜にビアホールを形成する際のエッチングストッパ膜としても機能する。
【００５３】
以上に説明したように、本実施の形態の半導体装置は複数の層のそれぞれに形成された配線を有し、そのうちの一部の配線であって、半導体装置内において回路の一部として電気的に機能する配線は、その上面に接しているビアであって電気的に機能しないダミービアを有している。また、このダミービアの上部にはダミー配線が形成されている。このようにダミービアの下面に直接接続された配線は、製造工程において、一時的に他の導体と絶縁されたフローティング状態となり、フローティング状態でその上部に絶縁膜が形成され、続いて前記絶縁膜に開口部が形成された後に、洗浄水により前記開口部の底部において上面の一部を洗浄されることとなる配線である。
【００５４】
本発明者らは、このようにフローティング状態の配線が洗浄水に晒されたときに、前記配線上に形成されたビアホールの底部の近傍の前記配線が一部消失しボイド（空隙）が形成され、配線が高抵抗となるか、または配線が寸断されることで回路が動作しなくなる不具合が生じることを知り、配線の消失が発生しないような半導体装置について検討した。
【００５５】
ここで、比較例として、配線を構成する銅が溶け出した場合の半導体装置の断面図を図３３に示す。図３３は比較例である半導体装置の要部を拡大した断面図であり、図３３に示す第１層配線Ｌ１ｂは、例えば図１に示す第１層配線Ｌ１に対応する配線であり、第１層配線Ｌ１ｂの下面と、第１層配線Ｌ１ｂの下部のゲート電極Ｇ１の上面とはプラグＰＬ１により電気的に接続されている。また、第１層配線Ｌ１ｂの直上には第２層配線Ｌ２が配置され、第１層配線Ｌ１ｂおよび第２層配線Ｌ２の間には、第１層配線Ｌ１ｂと第２層配線Ｌ２とを接続するための接続ビアＰＬ２が形成されている。第２層配線Ｌ２上には接続ビアＰＬ３を介して第３層配線Ｌ３が形成されており、第３層配線Ｌ３の上部にはさらに複数層の配線が接続されているが、図３３では第３層配線Ｌ３よりも上層の構造の図示を省略している。
【００５６】
第１層配線Ｌ１の上部には電気的に機能する接続ビアＰＬ２は形成されているが、電気的に機能しないダミービアは形成されていない。第１層配線Ｌ１は比較的長い銅配線であって、ドライエッチングなどの半導体プロセスにより電荷が溜まりやすい性質を有している。また、第１層配線Ｌ１の上面に形成された接続ビアＰＬ２の数は極端に少ない構成となっている。なお、第１層配線Ｌ１の長さが比較的短かったとしても、その下部に接続されたゲート電極Ｇ１などが長く広い面積を有している場合、ゲート電極Ｇ１と接続されている第１層配線Ｌ１は電荷が溜まりやすい構造となる。
【００５７】
上述したように、接続ビアＰＬ２が埋め込まれたビアホールの底部の近傍の第１層配線Ｌ１ｂは一部が消失してボイドＶＯが形成されており、本来ならば第１層配線Ｌ１ｂの上面と接続ビアＰＬ２とが接していなければならないが、ここではボイドＶＯが形成されることにより第１層配線Ｌ１ｂと第２層配線Ｌ２とが絶縁された状態となっている。これにより第１層配線Ｌ１ｂと第２層配線Ｌ２とが電気的に接続されない場合、または第１層配線Ｌ１ｂと第２層配線Ｌ２との接続される界面の面積が減少した場合、半導体装置の配線の抵抗値が上昇し、または配線が完全に寸断されるため、回路が正常に動作しなくなる。このように銅配線の一部が消失する理由は、以下の通りである。
【００５８】
配線の消失は、半導体装置の製造工程においてフローティング状態となる配線上に接続ビアを形成する前の工程で、前記接続ビアを埋め込むためのビアホールを形成した後に前記配線を形成した半導体基板の表面を洗浄する際、洗浄に用いる洗浄水（純水）に配線を構成する銅が溶け出すことにより起こるものである。
【００５９】
製造工程においてフローティング状態にある配線は半導体基板または他の導体と絶縁されているため、ドライエッチングなどの半導体プロセスにより帯電（チャージアップ）しやすい。その結果、フローティング状態にある配線には大きな電荷が溜まり、その後、帯電した前記電荷が前記配線への洗浄によって洗浄水中へ移動した際に、前記ビアホールの底部に露出した配線を構成する銅（Ｃｕ）が電子（負の電荷）を奪われて銅イオン（Ｃｕ２＋）となって洗浄水中に溶け出すことで、配線の部分的な消失が起こる。このとき、配線に帯電した電荷は、配線を構成する銅を溶かし、酸化させ、イオン化させるような電気化学的反応を起こしながら洗浄水中に放出される。
【００６０】
洗浄水による洗浄工程を行う時間が長いほど、配線の消失量は大きくなる。また、ビアホールの径が小さい場合、またはビアホールの数が少ない場合は、ビアホールの底部で露出する配線の上面の面積が小さくなるため、洗浄水中に流れ出る電荷が狭い領域に集中して流れることになり、配線を構成する銅が消失しやすくなる。また、配線に帯電する電荷は配線の長さが長い場合、つまり配線の面積または体積が大きい場合により大きくなる。
【００６１】
本発明者らは、半導体基板上に評価用のテストパターンを形成したＴＥＧ（Test Element Group）を用い、長さが異なる複数の配線についてボイドの発生具合を調べた。なお、ＴＥＧの配線はコンタクトプラグにより半導体基板と接続されていない１層の配線であり、このＴＥＧを用いることで、フローティング配線に対する副作用をより感度良く評価することが可能である。図３７は配線の長さに対するボイドの長さの関係を示すグラフであり、横軸に配線の長さを示し、縦軸にボイドの長さを示している。グラフの縦軸の値が大きくなるほど、配線を構成する銅が溶け出す量が多くなり、形成されたボイドの長さが長くなる。ここでは、図３７に示すように、配線の長さが約１ｍｍ以上の場合には銅配線が一部消失してボイドが形成されることが判明した。つまり、配線の長さが１０００μｍよりも小さい場合にはボイドが発生していない。しかし、電子顕微鏡を用いた観察による外観異常も含めると配線の長さが０．７ｍｍ以上になると異常、すなわちボイドの発生を確認することができる。したがって、コンタクトプラグにより半導体基板と接続されていない１層の配線の場合、配線の長さが０．７ｍｍ以上になるとボイドが発生する。
【００６２】
このような配線の消失が発生した場合、前記洗浄を行った後の工程により前記接続ビアおよびその上層の配線を形成しても、配線が消失した領域に銅を埋め込むことは困難であるため、配線抵抗が上昇し、半導体装置を構成する回路が正常に動作しなくなる可能性が高い。したがって、製造工程においてフローティング状態となる配線を含む半導体装置では、配線が消失した場合に回路が正常に動作しなくなることで、半導体装置の信頼性が低下する問題がある。上記のように配線の一部が溶け出して消失する現象は、第１層配線または第３層配線などに限らず、他の層の配線であっても、製造工程においてフローティング状態となる銅配線を露出するビアホールを形成する箇所で起こる可能性がある。
【００６３】
また、銅配線が消失しなかったとしても、銅配線の上面の一部の領域において高い電荷密度で電荷が移動すれば、当該一部の領域の銅が酸化されて銅の酸化膜が形成されるなどして、銅配線とその上部に形成される接続ビアとの界面の抵抗が高くなる虞がある。
【００６４】
上記の問題は図１に示すゲート電極Ｇ１に接続された第１層配線Ｌ１または下面に接続ビアが形成されていない第３層配線Ｌ３ａのように、製造工程中にフローティング状態となる銅配線において起きるものである。したがって、第５層配線Ｌ５のように、形成された時点で既に第４層配線Ｌ４、第３層配線Ｌ３、第２層配線Ｌ２、第１層配線Ｌ１、接続ビアＰＬ２〜ＰＬ５およびプラグＰＬ１を介して半導体基板１Ｓの主面に接続されているような配線は、例えばドライエッチング工程により加工されるなどしても、その配線内に大きな電荷が溜まることはない。
【００６５】
また、製造工程においてフローティング状態となる配線の長さが短ければ帯電する電荷量は小さいため、接続ビアなどを含めた配線の長さが短い配線では、上記のように大きな電荷が溜まった後に洗浄水中に流れ出ることに起因して、配線を構成する銅が溶け出して配線が一部消失するような問題は起こらない。具体的には、配線がコンタクトプラグにより半導体基板と接続されている場合は、以下に説明するように、接続ビアを含めた配線の長さが４ｍｍ未満の場合にはボイドまたは高抵抗層は形成されないため、配線の高抵抗化が起こらない。
【００６６】
図３８に、半導体基板に接続されたコンタクトプラグを有する配線および半導体基板に接続されたコンタクトプラグを有していない配線の、それぞれの配線の長さと不良発生率との関係を表したグラフを示す。つまり図３８は、半導体基板と接続されているコンタクトプラグの有無による配線の不良発生率に対する影響を表わしたグラフである。図３８の横軸は配線の積層配線および単層配線のそれぞれの最上面に形成される接続ビア一つ当たりの配線面積を示しており、図３８の縦軸は積層配線または単層配線におけるボイドの発生または高抵抗層の発生に起因した配線抵抗の上昇する確率、すなわち不良発生率を示している。黒いひし形のプロットにより構成されるグラフは半導体基板に接続されたコンタクトプラグを有する配線の不良発生率を示し、白い四角のプロットにより構成されるグラフはコンタクトプラグを有していない配線の不良発生率を示している。
【００６７】
図３８に示すように、いずれの配線も配線面積が増加するにつれて不良発生率が上昇する特徴を有している。これは、配線の長さが長く、面積が大きいほど大きな電荷が溜まりやすく、洗浄時に移動する電荷密度が高くなるためにボイドまたは高抵抗層の発生率も上昇するためである。また、半導体基板と接続されているコンタクトプラグが有る場合と無い場合、すなわち半導体基板に接続されたコンタクトプラグに接続されている配線とそうでない配線とでは、コンタクトプラグが有る場合の方が不良発生率が低くなっている。
【００６８】
ここでは、半導体基板と接続されたコンタクトプラグが有る積層配線の配線面積が半導体基板と接続されたコンタクトプラグが無い積層配線の配線面積の５〜５０倍の配線面積を有するときに、不良発生率が同等となっている。つまり、単層配線が特定の配線長さを有するときに不良の発生が顕著になる場合、積層配線では、その単層配線の配線長さの５〜５０倍の配線長さを有するときに不良の発生が顕著になる。コンタクトプラグが無いＴＥＧを用いた評価では単層配線の配線長さが０．７ｍｍ以上になったときにボイドの形成が確認され、不良が発生しているため、コンタクトプラグを有する積層配線でも、その配線長さが前記単層配線の５〜５０倍である４ｍｍ以上の長さになるとボイドの発生が顕著になり、配線抵抗の上昇が問題となる。
【００６９】
上記の配線消失の問題に対し、本発明者らは、製造工程においてフローティング状態となる配線上に、半導体装置の動作のための電気的接続には用いられないダミービアを設け、洗浄工程において洗浄水が前記配線と接触する箇所を増やすことで、前記配線に帯電した電荷が洗浄水中に放出される場所を分散させ、一つのビアホール底部において流れる電流密度を低減することが可能となることを見出した。このようにして各ビアホールにおいて移動する電荷の密度を低減すれば、上記のように銅配線が一部消失することを防ぐことができる。また、同様の理由から、銅配線とその上部の接続ビアとの間に銅の酸化膜が形成されることを防ぐことも可能である。つまり、特定の配線と、当該配線の下面に電気的に接続された全ての導体（例えばゲート電極など）との合計の配線長さが４ｍｍ以上である場合であっても、銅配線の一部消失し、または接続ビア上面に酸化膜などの高抵抗膜が形成されることに起因する配線抵抗の異常な上昇を防ぐことができる。
【００７０】
以下に、本実施の形態の半導体装置の効果について説明する。本実施の形態は、２層以上の積層構造を有する多層配線を含み、前記多層配線が主に銅により構成されており、その一部の配線が製造工程においてフローティング状態であるときに前記配線の上部に接続ビアを形成する半導体装置において、前記配線の上面に接する電気的に機能しないダミービアを形成するものである。
【００７１】
すなわち、本実施の形態の半導体装置では、図１に示すように、ゲート電極Ｇ１に接続された第１層配線Ｌ１の上面に接するようにダミービアＤＰ２を形成し、第３層配線Ｌ３ａの上面に接するようにダミービアＤＰ４を形成している。また、ダミービアＤＰ２の上部にはダミービアＤＰ２と一体となっているダミー配線Ｄ２を形成しており、ダミービアＤＰ４の上部にはダミービアＤＰ４と一体となっているダミー配線Ｄ４を形成している。ダミービアＤＰ２、ＤＰ４はその上部おいて一体となっているダミー配線およびダミー配線Ｄ２、Ｄ４のそれぞれの下面が接している配線以外とは直接電気的に接続されていない。また、ダミー配線Ｄ２、Ｄ４はその下部で一体となっているダミービア以外には直接電気的に接続されておらず、その上面および側面は絶縁膜（例えばバリア絶縁膜ＢＩ２、ＢＩ４）に覆われている。つまり、ダミー配線Ｄ２、Ｄ４はいずれもその側壁および上面が絶縁膜により覆われている。
【００７２】
つまり、ダミービアＤＰ２およびダミー配線Ｄ２からなる銅配線は、その下部の第１層配線Ｌ１には直接接続されているが、他の配線などとは接続されておらず、電気的に機能しない配線、すなわち半導体装置を構成する回路の動作に寄与しない配線である。ダミービアの下面が接している配線の上面には、ダミービア以外に電気的に機能し、回路の一部を構成する接続ビアが形成されており、前記接続ビアは前記配線上の他の配線に直接接して電気的に接続されている。
【００７３】
上述したように、ゲート絶縁膜により半導体基板１Ｓと絶縁されたゲート電極Ｇ１に接続されている第１層配線Ｌ１、および下面に接続ビアが形成されていない第３層配線Ｌ３ａは、いずれも製造工程中にフローティング状態となる銅配線である。本実施の形態の半導体装置の大きな特徴は、製造工程中にフローティング状態となる銅配線の上部に電気的に機能する接続ビアが配置されている場合において、前記銅配線の上部に電気的に機能しないダミービアをさらに設けることにある。なお、同層に形成される電気的に機能する接続ビアと電気的に機能しないダミービアは同一の工程により形成されるものであり、同一の構成を有している。
【００７４】
このように配線上に電気的に機能しないダミービアを設けるものとすれば、半導体装置の製造工程において、例えば第１層配線Ｌ１を形成した後に第１層配線Ｌ１上に形成したバリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２を貫通し、第１層配線Ｌ１を露出するビアホールの数は前記ダミービアを増やした分だけ多くなる。したがって、ドライエッチングなどを行うことで第１層配線Ｌ１に電荷が溜まり、その電荷がリンス洗浄に用いられる純水中に流れ出たとしても、ビアホールの底部で第１層配線Ｌ１が露出する箇所を増やすことができるため、洗浄水中に流れ出る電荷が狭い領域に集中して流れることを防ぐことができる。これは、製造工程中においてフローティング状態となる第３層配線Ｌ３ａにおいても同様である。
【００７５】
つまり、銅配線の部分的な消失は、半導体プロセスにより配線に溜まった大きな電荷がビアホールの底部に集中して洗浄水中に流れ出ることにより起こるため、これを防ぐ目的で、本実施の形態ではダミービアを設けて配線を露出するビアホールを増やし、配線中から洗浄水中に流れ出る電荷が配線上面の各ビアホールに分散して洗浄水中に放出されるようにしている。したがって、配線上面の各ビアホールから流れ出る電荷量を小さくすることができるため、配線を構成する銅が大電流によって洗浄水中に溶け出ることを防ぐことができる。言い換えれば、ダミービアを形成するビアホールに電荷を分散させ、配線にチャージアップされた電荷が洗浄水中に移動する際の各ビアホールでの電荷移動密度を低減することが可能となるため、銅の溶出による配線の寸断または高抵抗化を防ぐことができる。この効果は、半導体装置の微細化により径が縮小された接続ビアを設ける場合に特に有効となる。
【００７６】
以上に述べたように、本実施の形態ではダミービアの形成によって、電荷の集中移動を防ぎ、銅配線の一部が消失することを防ぐことができるため、銅配線の溶出によって配線抵抗が増加することを防ぎ、半導体装置の信頼性を高めることができる。
【００７７】
上記の効果は、電荷が洗浄水中に流れ出る箇所、すなわち下層配線がビアホールにより露出される面積を増やすことで得られるため、電荷が流出する箇所を増やす観点から、ダミービアの数は図１のように一つの配線上に一つだけ設けるのではなく、一つの配線上に複数設けることが好ましい。これにより、下層配線の長さが長くて大きな電荷が溜まりやすい場合、または下層配線上に電気的に機能する接続ビアが少ない場合などであっても、効果的に銅配線の消失を防ぐことができる。
【００７８】
なお、下層配線がビアホールにより露出される面積を増やす目的でダミービアまたは接続ビアの幅を大きくし、例えば下層配線の形状に沿って延在するような大きなビアを形成することも考えられるが、ダミービアの形状と接続ビアの形状は同様に形成し、同じデザインルールで形成することが好ましい。つまり、ダミービアの幅は、電気的に機能する接続ビアと同様に最小のデザインルールで形成し、各ビアの大きさを揃えることが好ましい。これは、同層に幅が異なるビアを形成すると、ビアホールを形成したことによる残渣残りの危険性が増し、不均等な大きさのビアホールが多く存在することにより他の不具合が生じる虞があるためである。図１に示すように、同層の接続ビアとダミービアとは、同じ幅で形成し、寸法を揃えることで各ビアを確実に形成することができる。
【００７９】
また、狭い領域に配線およびビアが密集している半導体装置では、回路の構成に用いる通常の接続ビアよりも大きいダミービアを設けることは困難である場合が多いため、無理に幅が大きいダミービアまたは接続ビアを形成することは、半導体装置の微細化を妨げることとなる。
【００８０】
また、逆にダミービアを同層の電気的に機能する接続ビアよりも小さい幅（径）で形成することも考えられるが、上述したようにビアホールにより露出される下層配線の面積を増やすことが重要であるため、ダミービアの幅が接続ビアより小さいと本実施の形態の効果を得ることは難しい。また、ダミービアの幅を接続ビアよりも小さくすると、ダミービアをビアホール内に確実に埋め込んで形成することができず、このことが銅配線の一部消失を引き起こす原因となる。
【００８１】
ダミービアは電気的に機能しない配線なので、ビアホール内にビアが完全に埋め込まれないことによりビアホール底部にまでダミービアが充填されず、ダミービアと下層配線との間に空間が生じても電気回路の動作には問題がない。ただし、フローティング状態にある配線上に接続ビアおよびダミービアを形成した後であっても、前記接続ビアを形成する研磨工程の後に行う洗浄工程では、依然として銅配線が一部消失する危険性がある。このとき、前記下層配線の上部に前記下層配線に確実に接続されたダミービアが形成されていれば、上記研磨工程後の洗浄工程において接続ビア上の配線が部分的に消失することを防ぐことができる。
【００８２】
したがって、ダミービアの径は同層の接続ビアよりも小さくせず、同様の径で形成することによりダミービアを確実に下層配線と接続させて形成し、非導通のリスクを減らすことが重要である。
【００８３】
また、本実施の形態の半導体装置の効果を得るためには、デュアルダマシン法で形成されるダミービア上にはダミー配線が一体となって形成されていることが必要となる。これは、後の製造工程についての説明において記載するように、デュアルダマシン法によるビアおよび配線の形成工程ではまずビアホールを形成し、続いて配線溝（トレンチ）をエッチングにより形成した時点でビアホール下部に配線が露出し、その後に行う洗浄工程により配線の一部消失が起こるためである。つまり、ビアホールを形成した直後にはまだ下層配線は露出しておらず、ビアホール上部に配線溝を形成した後の洗浄が問題となる。
【００８４】
なお、ダミービアおよびその上のダミー配線を他の接続ビアおよびその上の上層配線と同様の形状で形成することで、より確実に安定してダミービアおよびダミー配線を形成することができる。したがって、本実施の形態では図１に示すダミービアＤＰ２、ＤＰ４、ダミー配線Ｄ２およびＤ４のように、デュアルダマシン法により形成される接続ビアおよび上層配線と同層のダミービアの上部には、ダミービアと一体となっているダミー配線を形成している。
【００８５】
なお、図１に示す配線のうち、ゲート電極Ｇ１に電気的に接続された第３層配線Ｌ３なども製造工程中にフローティング状態となる配線であるので、図１には示していないが、この第３層配線Ｌ３の上面にもダミービアおよびダミー配線を設けることで、本実施の形態の効果を得ることができる。
【００８６】
次に、図２に本実施の形態の半導体装置の変形例を示す。図２は図１と同様に積層された配線構造を有する半導体装置の断面図である。図２に示す半導体装置は図１に示す半導体装置とほぼ同様の構造を有しているが、半導体基板１Ｓの上面に形成されている半導体素子と、その同層の第１ファイン層の構造および第１ファイン層の上部に第２層配線Ｌ２およびダミービアＤＰ２、ダミー配線Ｄ２の配置が図１に示す半導体装置とは異なる。
【００８７】
まず、半導体基板１Ｓの上面に形成されている半導体素子は、スイッチング素子などとして使用されるＭＩＳＦＥＴではなく、容量素子Ｃ１およびスプリットゲート型メモリＭ１である。容量素子Ｃ１は、半導体基板上に絶縁膜を介して形成されたポリシリコン膜１と、ポリシリコン膜１上にさらに絶縁膜を介して形成されたポリシリコン膜２により構成され、ポリシリコン膜１およびポリシリコン膜２との間に蓄積される電荷を利用する素子である。なお、ポリシリコン膜１の側壁には絶縁膜からなるサイドウォールが形成され、ポリシリコン膜１よりも狭い幅で形成されているポリシリコン膜２の側面であってポリシリコン膜１の直上にもサイドウォールが形成されている。
【００８８】
また、スプリットゲート型メモリＭ１は、半導体基板１Ｓ上面のｐウエルＰＷ上に形成されたコントロールＭＩＳＦＥＴとメモリＭＩＳＦＥＴとで構成されている不揮発性メモリである。コントロールＭＩＳＦＥＴのゲート電極（コントロールゲート電極３）は、導電膜として、例えばｎ型のポリシリコン膜からなり、例えば酸化シリコン膜または酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜（ｈｉｇｈ−ｋ膜）からなるゲート絶縁膜を介して半導体基板１Ｓ上に形成されている。また、メモリＭＩＳトＦＥＴのゲート電極（メモリゲート電極４）は、導電膜として、例えばｎ型のポリシリコン膜からなり、コントロールゲート電極３の一方の側壁にゲート絶縁膜５を介して配置されている。
【００８９】
メモリゲート電極４は、コントロールゲート電極３およびｐウエルＰＷとはボトム酸化膜、窒化シリコン膜、トップ酸化膜の積層膜からなるゲート絶縁膜５を介して電気的に分離されている。なお、前記窒化シリコンは、電荷保持膜として作用する。コントロールゲート電極３の近傍のｐウエルＰＷには、メモリセルのドレイン領域およびソース領域として機能するｎ型拡散層ＮＳが形成されている。スプリットゲート型メモリＭ１は、コントロールゲート電極３、メモリゲート電極４、ゲート絶縁膜５およびｎ型拡散層ＮＳにより構成されている。スプリットゲート型メモリＭ１は、ソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロンによる書き込み動作、またはバンド開トンネリング現象により発生したホットホールを注入するＢＴＢＴ（Band to Band Tunneling）消去で行なわれる消去動作を行うことで前記窒化シリコン膜内に電荷を出し入れし、情報の書込みおよび消去を行う不揮発性メモリである。
【００９０】
図２に示すように、半導体基板１Ｓ上に形成された容量素子Ｃ１の下部電極であるポリシリコン膜１の上面にはプラグＰＬ１が接続され、ポリシリコン膜１とその上部の第１層配線Ｌ１とを電気的に接続している。容量素子Ｃ１の上部電極であるポリシリコン膜２の上面にはプラグＰＬ１およびダミービアＤＰ１が接続されており、プラグＰＬ１はポリシリコン膜２とその上部の第１層配線Ｌ１とを電気的に接続し、ダミービアＤＰ１はポリシリコン膜２とその上部のダミー配線Ｄ１とを電気的に接続している。なお、ダミービアＤＰ１とプラグＰＬ１とは同一の構造で形成され、同じ径を有する同層の接続部材である。ダミービアＤＰ１およびプラグＰＬ１は同一の製造工程により形成され、主にタングステン（Ｗ）を含んでおり、ダミー配線Ｄ１および第１層配線Ｌ１は同一の製造工程により形成されたシングルダマシン配線である。
【００９１】
ただしダミービアＤＰ１およびダミー配線Ｄ１はポリシリコン膜２にのみ接続されており、図１に示すダミー配線Ｄ２、Ｄ４、ダミービアＤＰ２およびＤＰ４と同じく、電気的に機能せず、半導体装置を構成する回路の動作に寄与しない配線である。なお、ここでは容量素子Ｃ１の上部電極であるポリシリコン膜２に接続されたダミービアＤＰ１およびダミー配線Ｄ１について説明したが、容量素子Ｃ１の下部電極であるポリシリコン膜１に接続されたダミービアおよび第１層配線Ｌ１と同層のダミー配線を設けてもよい。
【００９２】
また、半導体基板１Ｓ上に形成されたスプリットゲート型メモリＭ１を構成するメモリゲート電極４の上面にはプラグＰＬ１が接続されており、プラグＰＬ１はメモリゲート電極４とその上部の第１層配線Ｌ１とを電気的に接続している。コントロールゲート電極３およびメモリゲート電極４は絶縁膜によって半導体基板１Ｓから絶縁されたフローティング状態にある電極であり、それらの電極に接続された上層配線である第１層配線Ｌ１は、半導体装置の製造工程においてフローティング状態となる配線である。メモリゲート電極４に電気的に接続された第１層配線Ｌ１の上面には、電気的に機能する接続ビアＰＬ２が接続されているとともに、複数のダミービアＤＰ２が接続されている。このように複数のダミービアを、製造工程においてフローティング状態となる配線の上面に接続して形成することにより、上述したようにより効果的に銅配線の一部消失を防ぐことができる。
【００９３】
なお、ここではメモリゲート電極４に接続された配線上にダミービアを接続する構成についで説明したが、同様にコントロールゲート電極３に接続された第１層配線Ｌ１と同層の配線上部にダミービアを設けてもよい。また、図示はしていないが、コントロールゲート電極３、メモリゲート電極４、ポリシリコン膜１、２、ｎ型拡散層ＮＳおよびｐ型拡散層ＰＳのそれぞれの上面には例えばニッケルシリサイドなどからなる金属シリサイド層が形成されており、コントロールゲート電極３、メモリゲート電極４、ポリシリコン膜１、２、ｎ型拡散層ＮＳおよびｐ型拡散層ＰＳとそれらの上部のプラグＰＬ１との接触抵抗を低減している。
【００９４】
ここで、図２に示す容量素子Ｃ１に接続されたダミー配線Ｄ１のように、タングステンを主に含むプラグ（ダミービアＤＰ１）上にシングルダマシン法により形成した銅配線を形成する態様について説明する。ダミー配線Ｄ１を形成した目的は、製造工程において、ポリシリコン膜２に蓄積された電荷が高い密度で洗浄水中に移動することに起因する配線抵抗の上昇を防ぐことにある点で、図１に示すダミー配線Ｄ２、Ｄ４、ダミービアＤＰ２およびＤＰ４と同じである。ただし、シングルダマシン配線であるダミー配線Ｄ１を形成しない場合に配線抵抗が上昇することは、ポリシリコン膜２上に接続されたプラグＰＬ１とその上部の第１層配線Ｌ１との界面に絶縁膜が形成されることに起因している。
【００９５】
図３４に比較例として、タングステンを主に含むプラグＰＬ１と、その上部の第１層配線Ｌ１との接続部分を拡大した断面図を示す。図３４に示すように、チタン／窒化チタン膜からなるバリア導体膜６と、側壁をバリア導体膜６により覆われたタングステン膜７とからなるプラグ（コンタクトプラグ）ＰＬ１がコンタクト層間絶縁膜ＣＩＬを貫通して形成されている。また、コンタクト層間絶縁膜ＣＩＬ上には、例えば窒化シリコン膜からなるエッチングストッパ膜ＥＳ１を介して層間絶縁膜ＩＬ１が形成されており、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳ１を貫通する配線溝が形成されている。前記配線溝の内壁および底部にタンタル（Ｔａ）およびチタン（Ｔｉ）などを含むバリア導体膜８が形成され、前記配線溝を埋め込むようにバリア導体膜８上に銅（Ｃｕ）からなる主導体膜９が形成され、バリア導体膜８および主導体膜９により第１層配線Ｌ１が構成されている。プラグＰＬ１の上面は第１層配線Ｌ１の下面と接続されている。
【００９６】
しかし、プラグＰＬ１の上面は第１層配線Ｌ１の下面との界面には、プラグＰＬ１を構成するタングステン膜７が酸化した絶縁膜である酸化タングステン膜が介在している（図示しない）。プラグＰＬ１と第１層配線Ｌ１とは低抵抗で接続していることが重要であるが、この場合、上記のような酸化タングステン膜が形成されているため、配線抵抗が高くなり、半導体装置が正常に動作しなくなる虞がある。
【００９７】
このように酸化タングステン膜が形成される現象は、上述した銅配線の部分的消失と同様に、半導体装置の製造工程で行われる純水を用いた洗浄工程において、プラグＰＬ１の下部に接続された導体であって、例えば配線、ゲート電極または容量素子の電極などに帯電した電荷がプラグＰＬ１の上面から洗浄水中に移動した際に、タングステン膜７の上面が酸化されることにより起こる。
【００９８】
具体的には、プラグＰＬ１および第１層配線Ｌ１を形成する際は、まず、コンタクト層間絶縁膜ＣＩＬに設けたコンタクトホール内にプラグＰＬ１を形成した後に、プラグＰＬ１上およびコンタクト層間絶縁膜ＣＩＬ上にエッチングストッパ膜ＥＳ１および層間絶縁膜ＩＬ１を順次形成する。続いて、エッチングストッパ膜ＥＳ１および層間絶縁膜ＩＬ１を貫通しプラグＰＬ１の上面を露出する配線溝を形成した後に、純水を用いた洗浄（リンス洗浄）により半導体基板の上面のエッチング残渣などを除去する。その後、配線溝内にバリア導体膜８および主導体膜９を埋め込み、続いて層間絶縁膜ＩＬ１上の余分なバリア導体膜８および主導体膜９を研磨して除去することにより、配線溝内に残ったバリア導体膜８および主導体膜９からなる第１層配線Ｌ１を形成する。
【００９９】
この場合、プラグＰＬ１およびその下部のフローティング状態にある導体膜に電荷が蓄積し、その後前記導体膜の電荷がプラグＰＬ１の上面を介して高い密度で洗浄水中に移動した際に、タングステン膜７の表面が酸化する現象が起こる。
【０１００】
ここで、図３５および図３６に、比較例として、本発明者らが実験により測定したコンタクトプラグと配線とのコンタクト抵抗の評価結果であるグラフを示す。図３５および図３６の横幅はコンタクト抵抗の大きさを示しており、縦軸は標準偏差となっている。それぞれの図には、コンタクトプラグの上面をリンス洗浄する際の洗浄水にＣＯ２（二酸化炭素）を導入して洗浄水の導電率を高めた状態で洗浄を行った場合のグラフと、同様に洗浄水にＣＯ２を導入した上でさらに前記リンス洗浄工程において洗浄水を半導体基板表面に供給ためのノズル（放水口）を移動させながら洗浄を行った場合のグラフと、前記リンス洗浄水中にＣＯ２を導入せず、ノズルの移動も行わない場合のグラフとを示している。
【０１０１】
図３５は、コンタクトプラグの下面で接する下地配線の面積が１．０（μｍ）×１．０（μｍ）の場合のグラフであり、下地配線の長さが短く、面積が小さいため、下地配線にチャージアップされる電荷の量が小さく、洗浄水に電荷が流れ出ることによるプラグ上面の酸化生成に起因した配線抵抗の上昇は起こっていない。本来、図３５の各グラフに示されるように、コンタクト抵抗は抵抗値のばらつきが少なく、半導体基板のいずれの領域においてもほぼ一定のコンタクト抵抗を示すことが望ましい。この他に、本発明者らは下地配線の面積が１０（μｍ）×１０（μｍ）の場合、１０（μｍ）×５０（μｍ）の場合、および３０（μｍ）×１００（μｍ）の場合についてもコンタクト抵抗のばらつきが生じていないか実験を行ったが、結果は図３５のグラフと同様に抵抗値の上昇はなく、良好な結果が得られた。
【０１０２】
しかし、下地配線の面積が６０（μｍ）×１００（μｍ）の場合のグラフである図３６のグラフでは、前記リンス洗浄水中にＣＯ２を導入せず、ノズルの移動も行わない場合のグラフにおいて、大きくコンタクト抵抗が上昇し、配線抵抗にばらつきが生じている。この他に、本発明者らは下地配線の面積が１００（μｍ）×１００（μｍ）の場合についてもコンタクト抵抗のばらつきが生じていないか実験を行ったが、結果は図３６のグラフと同様に抵抗値が大幅に上昇し、抵抗値がばらつくような結果となった。
【０１０３】
このことから、図３６に示すように下地配線の面積が大きくなると、下地配線に溜まる電荷が大きくなるため、下地配線上に接続されたプラグとその上部の配線との間のコンタクト抵抗が高抵抗となる箇所が発生しやすくなることが分かる。また、ＣＯ２を導入して洗浄水の導電率を高めた場合、およびノズルから出る洗浄水が半導体基板の一箇所に集中して当たることがないようにした場合には、コンタクト抵抗が高くなるような現象が起こらないことが分かる。このことから、コンタクト抵抗のばらつきが、高抵抗な洗浄水を用いた洗浄プロセスに起因して生じるものであることが分かる。
【０１０４】
上記のように、製造工程中にフローティング状態となる配線、ゲート電極または容量素子の電極などに接続されたタングステンを含むコンタクトプラグの上部にシングルダマシン配線を形成する場合は、図２に示すように、ポリシリコン膜２に接続されたダミービアＤＰ１およびダミー配線Ｄ１を形成することで、製造工程においてプラグＰＬ１の上面から流れ出る電荷の密度を低減することができる。本実施の形態の半導体装置の変形例では、電荷が蓄積されるフローティング状態であるポリシリコン膜２上にプラグＰＬ１を形成するとともにダミービアＤＰ１を形成することで、ポリシリコン膜２から洗浄水中に移動する電荷をプラグＰＬ１およびダミービアＤＰ１に分散させ、プラグＰＬ１の上面に絶縁膜が形成されることに起因する配線抵抗の上昇を防ぐことができる。これにより、半導体装置の信頼性を向上することが可能である。
【０１０５】
なお、第１層配線Ｌ１のようなシングルダマシン配線を形成する層では、ダミー配線Ｄ１を形成せず、電気的に機能しない配線としてダミービアＤＰ１のみを形成し、ダミービアＤＰ１の上面は層間絶縁膜ＩＬ１または図３４に示すエッチングストッパ膜ＥＳ１などの絶縁膜により覆う構成とすることが考えられる。しかし、ダミー配線Ｄ１を形成しない場合、第１層配線Ｌ１を形成するための配線溝を形成してリンス洗浄を行う際に、ダミー配線Ｄ１を形成するための配線溝は形成されていないため、ダミービアＤＰ１の上面は露出しておらず、洗浄工程中にプラグから洗浄水中に移動する電荷密度を低減する効果を得ることはできない。したがって、電気的に機能するコンタクトプラグ上に銅を主に含むシングルダマシン配線を形成する半導体装置において、前記コンタクトプラグの同層に電気的に機能しないダミービアを設ける場合、前記ダミービア上に必ずシングルダマシン配線であるダミー配線を配置する必要がある。
【０１０６】
また、図２ではポリシリコン膜上にタングステンプラグを介して銅配線を形成する場合について説明したが、タングステンプラグの下地の配線はポリシリコン膜に限らず、銅またはアルミニウムを主に含む金属膜などであってもよい。
【０１０７】
次に、本実施の形態の半導体装置の製造方法について、図３〜図３０を用いて説明する。図３〜図３０は図１に示す本実施の形態の半導体装置の製造方法を示す断面図である。なお、本発明は半導体基板上に形成される積層配線に関する発明であるため、ここではＭＩＳＦＥＴを形成する詳しい工程の説明は省略する。
【０１０８】
まず、通常の半導体製造技術を使用することにより、図３に示すように、半導体基板１Ｓ上にゲート電極Ｇ１を有するＭＩＳＦＥＴＱ１、ゲート電極Ｇ２を有するＭＩＳＦＥＴＱ２、ｐウエルＰＷおよびｐ型拡散層ＰＳを形成する。なお、ｐ型拡散層ＰＳとｎ型拡散層ＮＳとを形成する際は、フォトリソグラフィ技術を用いてそれぞれの拡数層を形成するためのイオンの打ち分けを行い、別工程によりｐ型拡散層ＰＳとｎ型拡散層ＮＳとを形成する。このとき、ゲート電極Ｇ１、Ｇ２はいずれもゲート絶縁膜を介して半導体基板１Ｓ上に形成されているため、半導体基板１Ｓとは電気的に絶縁されたフローティング状態となっている。
【０１０９】
次に、図４に示すように、複数のＭＩＳＦＥＴＱ１、Ｑ２を形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、複数のＭＩＳＦＥＴＱ１、Ｑ２を覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に配置され、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１１０】
次に、図５に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＨを形成する。このコンタクトホールＣＨは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているＭＩＳＦＥＴＱ２のソース領域あるいはドレイン領域であるｎ型拡散層ＮＳに達するように加工される。なお、図示していない領域では、ＭＩＳＦＥＴＱ２のゲート電極Ｇ２の上面に達するコンタクトホールも形成されている。 ＭＩＳＦＥＴＱ１についても、そのゲート電極Ｇ１およびソース・ドレイン領域のそれぞれの上面に達するコンタクトホールＣＨが形成されるが、ここでは、ＭＩＳＦＥＴＱ１のソース・ドレイン領域に達するコンタクトホールは示していない。また、一部のコンタクトホールＣＨは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているｐ型拡散層ＰＳに達するように加工される。
【０１１１】
次に、図６に示すように、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＨに金属膜を埋め込むことによりプラグＰＬ１を形成する。具体的には、コンタクトホールＣＨを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリング法を使用してバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールＣＨの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上にコンタクトホールＣＨを埋め込むようなタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＨ内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬ１を形成することができる。ＭＩＳＦＥＴＱ１を構成するゲート電極Ｇ１、ＭＩＳＦＥＴＱ２を構成するｎ型拡散層ＮＳおよびｐ型拡散層ＰＳのそれぞれの直上にはプラグＰＬ１が形成される。
【０１１２】
次に、図７に示すように、プラグＰＬ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えばＳｉＯＣ膜により形成され、例えばプラズマＣＶＤ法を使用することにより形成される。
【０１１３】
そして、図８に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、層間絶縁膜ＩＬ１に配線溝ＷＤ１を形成する。この配線溝ＷＤ１は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬ１の表面が露出することになる。その後、配線溝ＷＤ１を形成したエッチング工程により基板上に残った残渣および塵埃などを除去するために半導体基板１Ｓの主面を薬液に晒した後、純水（超純水）を用いた洗浄（リンス洗浄）を行うことにより、配線溝ＷＤ１の内側などに残った残渣を取り除く。
【０１１４】
その後、図９に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【０１１５】
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ１を形成する。この銅膜Ｃｕ１は、配線溝ＷＤ１を埋め込むように形成される。この銅膜Ｃｕ１は、例えば、銅を主体とする膜から形成される。なお、ここでは銅膜Ｃｕ１を電解メッキ法を用いて形成しているが、ＣＶＤ法を用いて銅膜Ｃｕ１を形成しても構わない。
【０１１６】
次に、図１０に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜および銅膜Ｃｕ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１内にバリア導体膜および銅膜Ｃｕ１を埋め込んだ第１層配線Ｌ１を含む層（第１ファイン層）を形成することができる。すなわち、プラグＰＬ１の直上には銅膜Ｃｕ１を含む第１層配線Ｌ１が形成される。
【０１１７】
その後、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、第１層配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を洗浄する。続いて、図１１に示すように、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１を形成する。このバリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。そして、バリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２を形成する。さらに、層間絶縁膜ＩＬ２上にＣＭＰ保護膜ＣＭＰ１を形成する。
【０１１８】
続いて、図１２に示すように、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＰＲ１を形成する。そして、このフォトレジスト膜ＰＲ１に対して、露光・現像処理を施すことにより、フォトレジスト膜ＰＲ１をパターニングする。パターニングは、ビアホールを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜ＰＲ１をマスクにして、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２をエッチングする。これにより、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２を貫通して、バリア絶縁膜ＢＩ１を露出するビアホールＶ１、Ｖ１ｄを形成することができる。このようにバリア絶縁膜ＢＩ１は、エッチングの際にエッチングストッパとして機能する。
【０１１９】
ここで、ゲート電極Ｇ１に電気的に接続されている第１層配線Ｌ１の直上には、少なくとも２以上のビアホールを形成する。つまり、ゲート電極Ｇ１に電気的に接続されている第１層配線Ｌ１の直上に、電気的に機能させる接続ビアを埋め込むためのビアホールＶ１と、電気的に機能しないダミービアを埋め込むためのビアホールＶ１ｄとを形成する。なお、半導体基板１Ｓの主面に形成されたｎ型拡散層ＮＳまたはｐ型拡散層ＰＳに電気的に接続された第１層配線Ｌ１のそれぞれの直上に開口するビアホールは一つのみであってもよい。半導体基板１Ｓの主面に形成されたｎ型拡散層ＮＳまたはｐ型拡散層ＰＳに電気的に接続されている第１層配線Ｌ１の上部には、ビアホールＶ１は形成するが、ダミービアを埋め込むためのビアホールＶ１ｄは形成しない。
【０１２０】
次に、図１３に示すように、パターニングしたフォトレジスト膜ＰＲ１をプラズマアッシング処理により除去した後、半導体基板１Ｓの主面を洗浄する。この洗浄工程は、ビアホールＶ１、Ｖ１ｄを形成する際の加工により生じた残渣などを取り除くために、薬液および洗浄水を用いて行う。前記洗浄工程では半導体ウエハを薬液に晒した後、半導体ウエハに残る薬液を除去するために洗浄水（純水など）で半導体ウエハを洗浄する。半導体基板１Ｓは円盤状の半導体ウエハにノッチまたはオリエンテーションフラットなどを設けたものであり、洗浄水を用いた洗浄では、例えば、円形の半導体ウエハの中心から、半導体基板１Ｓに対して垂直な方向に延在する線を軸として半導体ウエハを回転させ、回転中の半導体ウエハの軸方向から半導体ウエハの中心に洗浄水を供給することにより半導体ウエハ全体を洗浄する。つまり、回転する半導体ウエハの中央にノズルから水を落とすことにより洗浄を行う。この後の工程においても、例えばエッチングを行った後などには半導体ウエハの洗浄を行い、その際には上記の洗浄工程と同様の方法を用いる。なお、配線に帯電する電荷の量は、ノズルから水が落とされる半導体ウエハの中心部ほど大きくなる傾向がある。したがって、半導体ウエハの中心部は半導体ウエハの端部に比べて配線の一部消失などに起因した配線抵抗の上昇が起こりやすい。
【０１２１】
その後、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＰＲ２を形成しこのフォトレジスト膜ＰＲ２に対して露光・現像処理を施すことにより、フォトレジスト膜ＰＲ２をパターニングする。フォトレジスト膜ＰＲ２のパターニングは、配線溝を形成する領域を開口するように行なわれる。
【０１２２】
その後、図１４に示すように、パターニングしたフォトレジスト膜ＰＲ２をマスクとした異方性エッチングにより、ＣＭＰ保護膜ＣＭＰ１をエッチングする。そして、パターニングしたフォトレジスト膜ＰＲ２をプラズマアッシング処理により除去した後、半導体基板１Ｓの主面を洗浄する。
【０１２３】
続いて、図１５に示すように、エッチバック法により、ビアホールＶ１、Ｖ１ｄの底部に露出するバリア絶縁膜ＢＩ１を除去する。これにより、ビアホールＶ１、Ｖ１ｄの底部に第１層配線Ｌ１の表面が露出することになる。このときのエッチバック工程により、パターニングされたＣＭＰ保護膜ＣＭＰ１から露出している層間絶縁膜ＩＬ２の一部もエッチングされて配線溝ＷＤ２が形成される。このように、ビアホールＶ１、Ｖ１ｄおよび配線溝ＷＤ２を開口して第１層配線Ｌ１の上面を露出させた後、純水を用いたリンス洗浄を行い、半導体基板１Ｓの主面を洗浄し、半導体基板１Ｓの表面に残るエッチング残渣などを除去する。この洗浄工程を行う時点では、ゲート電極Ｇ１に接続された第１層配線Ｌ１は半導体基板１Ｓと絶縁され、フローティング状態となっている。
【０１２４】
次に、図１６に示すように、配線溝ＷＤ２、ビアホールＶ１およびＶ１ｄを形成した層間絶縁膜ＩＬ２上およびＣＭＰ保護膜ＣＭＰ１上にバリア導体膜（図示しない）を形成する。
【０１２５】
続いて、配線溝ＷＤ２の内部およびＣＭＰ保護膜ＣＭＰ１上に形成された前記バリア導体膜上に、例えば、薄い銅膜からなるシード膜（図示しない）をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ２を形成する。この銅膜Ｃｕ２は、配線溝ＷＤ２を埋め込むように形成される。この銅膜Ｃｕ２は、例えば、銅を主体とする膜から形成される。
【０１２６】
続いて、図１７に示すように、ＣＭＰ保護膜ＣＭＰ１上に形成されている不要なバリア導体膜および銅膜Ｃｕ２をＣＭＰ法で除去する。これにより層間絶縁膜ＩＬ２を露出させ、配線溝ＷＤ２内にバリア導体膜および銅膜Ｃｕ２を埋め込んだ第２層配線Ｌ２とダミー配線Ｄ２とを形成する。また、同工程により、ビアホールＶ１内にバリア導体膜および銅膜Ｃｕ２を埋め込んだ接続ビアＰＬ２と、ビアホールＶ１ｄ内にバリア導体膜および銅膜Ｃｕ２を埋め込んだダミービアＤＰ２とを形成することができる。
【０１２７】
接続ビアＰＬ２は第１層配線Ｌ１の上面に接して形成され、第２層配線Ｌ２は接続ビアＰＬ２上に接続ビアＰＬ２と一体となって配線溝ＷＤ２内に形成される。ダミービアＤＰ２はゲート電極Ｇ１に接続された第１層配線Ｌ１の上面に接して形成され、ダミー配線Ｄ２はダミービアＤＰ２上にダミービアＤＰ２と一体となって配線溝ＷＤ２内に形成される。ＣＭＰ保護膜ＣＭＰ１は、このときのＣＭＰ法による研磨圧力やスクラッチダメージから、製造工程中の半導体装置を保護するために設けられている。
【０１２８】
なお、本実施の形態では図１２〜図１７を用いて説明したように、第２層配線Ｌ２、接続ビアＰＬ２、ダミー配線Ｄ２およびダミービアＤＰ２を形成する工程では層間絶縁膜ＩＬ２にビアホールＶ１、Ｖｌａを形成してから配線溝ＷＤ２を形成するビアファーストの製法を用いているが、層間絶縁膜ＩＬ２に配線溝ＷＤ２を形成してからビアホールＶ１、ＶＩａを形成するトレンチファーストの製法を用いても構わない。
【０１２９】
その後、図１８に示すように、第２層配線Ｌ２およびダミー配線Ｄ２を形成した層間絶縁膜ＩＬ２の表面に対してアンモニアプラズマ処理を実施して、第２層配線Ｌ２の表面および層間絶縁膜ＩＬ２の表面を洗浄する。続いて、第２層配線Ｌ２およびダミー配線Ｄ２を形成した層間絶縁膜ＩＬ２上にバリア絶縁膜ＢＩ２を形成する。このバリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜との積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。このような製造工程を繰り返すことにより、接続ビアＰＬ２〜ＰＬ５、ＰＬ２〜ＰＬ５、第３層配線Ｌ３〜第５層配線Ｌ５を形成する。これにより、第２層配線Ｌ２〜第５層配線Ｌ５を含む第２ファイン層を形成することができる。
【０１３０】
ここで、第２層配線Ｌ２の上部には第３層配線Ｌ３を形成し、第３層配線Ｌ３とその直下の第２層配線Ｌ２とは、接続ビアＰＬ２と同様の方法で形成された接続ビアＰＬ３により接続されている。つまり、第２層配線Ｌ２は他の配線と接続され、半導体装置の完成後に、半導体装置の回路として電気的に機能する配線である。これに対し、ダミー配線Ｄ２はその上部の配線とは接続されておらず、ダミー配線Ｄ２がビアを介して接続されているのは第１層配線Ｌ１のみである。したがって、ダミービアＤＰ２の直上の層間絶縁膜ＩＬ３にはダミービアＤＰ２の上面を露出するようなビアホールは形成しないため、ダミー配線Ｄ２の上部に接続ビアを介して電気的に機能する配線を接続させることはない。つまり、ダミー配線Ｄ２およびダミービアＤＰ２は電気的に機能しない配線である。
【０１３１】
また、図１８に示すように、第３層配線Ｌ３を含む層では、第３層配線Ｌ３を形成する工程により、第３層配線Ｌ３同様の構造を有する第３層配線Ｌ３ａを設ける。第３層配線Ｌ３ａは第２層配線Ｌ２とその上層配線とを接続する接続ビアＰＬ３が形成されていない領域に形成された配線であるため、第３層配線Ｌ３ａの下面は接続ビアと接していない。このため、半導体基板１Ｓと接続された第４層配線Ｌ４と第３層配線Ｌ３とが、第３層配線Ｌ３上の接続ビアＰＬ４を介して接続されるまでは、第３層配線Ｌ３ａは他の配線または半導体基板１Ｓなどと絶縁されたフローティング状態となる。
【０１３２】
また、図１８に示すように、第３層配線Ｌ３ａの上面には、接続ビアＰＬ４の他にダミービアＤＰ４を形成し、ダミービアＤＰ４の上部にはダミー配線Ｄ４を形成する。ダミービアＤＰ４およびダミー配線Ｄ４は、ダミービアＤＰ２およびダミー配線Ｄ２と同様の工程で形成された配線であり、ダミービアＤＰ２およびダミー配線Ｄ２と同様に電気的に機能しない配線として設けるものである。したがって、ダミー配線Ｄ４はその上部の電気的に機能する配線とは接続されていない。
【０１３３】
続いて、第２ファイン層上にセミグローバル層を形成する工程について説明する。図１９に示すように、第５層配線Ｌ５を形成した層間絶縁膜ＩＬ５上の表面に対してアンモニアプラズマ処理を実施して、第５層配線Ｌ５の表面および層間絶縁膜ＩＬ５の表面を洗浄する。続いて、第５層配線Ｌ５を形成した層間絶縁膜ＩＬ５上にバリア絶縁膜ＢＩ５を形成する。このバリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜との積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。その後、バリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６を形成する。この層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
【０１３４】
次に、図２０に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、層間絶縁膜ＩＬ６に配線溝ＷＤ４およびビアホールＶ３を形成する。このビアホールＶ３は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ６を貫通して底面が第５層配線Ｌ５に達するように形成される。これにより、ビアホールＶ３の底部で第５層配線Ｌ５の表面が露出することになる。
【０１３５】
次に、図２１に示すように、配線溝ＷＤ４およびビアホールＶ３を形成した層間絶縁膜ＩＬ６上に銅拡散防止膜であるバリア導体膜（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【０１３６】
続いて、配線溝ＷＤ４とビアホールＶ３の内部および層間絶縁膜ＩＬ６上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ３を形成する。この銅膜Ｃｕ３は、配線溝ＷＤ４およびビアホールＶ３を埋め込むように形成される。この銅膜Ｃｕ３は、例えば、銅を主体とする膜から形成される。
【０１３７】
次に、図２２に示すように、層間絶縁膜ＩＬ６上に形成された不要なバリア導体膜および銅膜Ｃｕ３をＣＭＰ法で除去する。これにより、配線溝ＷＤ４内にバリア導体膜および銅膜Ｃｕ３を埋め込んだ第６層配線Ｌ６と、ビアホールＶ３内にバリア導体膜および銅膜Ｃｕ３を埋め込んだ接続ビアＰＬ６とを形成することができる。接続ビアＰＬ６は第５層配線Ｌ５の上面に接して形成され、第６層配線Ｌ６は接続ビアＰＬ６上に接続ビアＰＬ６と一体となって形成される。
【０１３８】
以上のようにして、第６層配線Ｌ６を形成することができる。このような製造工程を繰り返すことにより、図２３に示すような第７層配線Ｌ７も形成する。これにより、接続ビアＰＬ６、ＰＬ７、第６層配線Ｌ６および第７層配線Ｌ７を含むセミグローバル層を形成することができる。
【０１３９】
続いて、セミグローバル層上にグローバル層を形成する工程について説明する。図２４に示すように、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７の表面に対してアンモニアプラズマ処理を実施して、第７層配線Ｌ７の表面および層間絶縁膜ＩＬ７の表面を洗浄する。続いて、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａを形成する。このバリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。
【０１４０】
次に、バリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａを形成する。この層間絶縁膜ＩＬ８ａは、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。さらに、層間絶縁膜ＩＬ８ａ上に、エッチングストップ絶縁膜ＢＩ７ｂを形成し、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂを形成する。このエッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜から形成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、この層間絶縁膜ＩＬ８ｂは、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
【０１４１】
次に、図２５に示すように、フォトリソグラフィ技術およびエッチング法を使用することにより、層間絶縁膜ＩＬ８ｂおよびエッチングストップ絶縁膜ＢＩ７ｂに配線溝ＷＤ５を形成し、かつ、層間絶縁膜ＩＬ８ａおよびバリア絶縁膜ＢＩ７ａにビアホールＶ４を形成する。このビアホールＶ４は、ＴＥＯＳ膜または酸化シリコン膜などからなる層間絶縁膜ＩＬ８ａを貫通して底面が第７層配線Ｌ７に達するように形成される。これにより、ビアホールＶ４の底部で第７層配線Ｌ７の表面が露出することになる。
【０１４２】
その後、図２６に示すように、配線溝ＷＤ５を形成した層間絶縁膜ＩＬ８ｂ上およびビアホールＶ４を形成した層間絶縁膜ＩＬ８ａ上に銅拡散防止膜であるバリア導体膜（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【０１４３】
続いて、配線溝ＷＤ５とビアホールＶ４の内部および層間絶縁膜ＩＬ８ｂ上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ４を形成する。この銅膜Ｃｕ４は、配線溝ＷＤ５およびビアホールＶ４を埋め込むように形成される。この銅膜Ｃｕ４は、例えば、銅を主体とする膜から形成される。
【０１４４】
次に、図２７に示すように、層間絶縁膜ＩＬ８ｂ上に形成された不要なバリア導体膜および銅膜Ｃｕ４をＣＭＰ法で除去する。これにより、配線溝ＷＤ５内にバリア導体膜および銅膜Ｃｕ４を埋め込んだ第８層配線Ｌ８と、ビアホールＶ４内にバリア導体膜および銅膜Ｃｕ４を埋め込んだ接続ビアＰＬ８とを形成することができる。接続ビアＰＬ８は第７層配線Ｌ７の上面に接して形成され、第８層配線Ｌ８は接続ビアＰＬ８上に接続ビアＰＬ８と一体となって形成される。以上のようにして、第８層配線Ｌ８を形成することができる。これにより、第８層配線Ｌ８を含むグローバル層を形成することができる。
【０１４５】
次に、図２８に示すように、第８層配線Ｌ８を形成した層間絶縁膜ＩＬ８ｂ上にバリア絶縁膜ＢＩ８を形成し、このバリア絶縁膜ＢＩ８上に層間絶縁膜ＩＬ９を形成する。このバリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、層間絶縁膜ＩＬ９は、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。そして、この層間絶縁膜ＩＬ９およびバリア絶縁膜ＢＩ８を貫通するビアホールを形成する。
【０１４６】
次に、ビアホールの側壁と底面、および層間絶縁膜ＩＬ９上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次積層した積層膜を形成し、この積層膜をパターニングすることにより、接続ビアＰＬ９と最上層配線である第９層配線Ｌ９とを形成する。接続ビアＰＬ９は第８層配線Ｌ８の上面に接して形成され、第９層配線Ｌ９は接続ビアＰＬ９の上面に接して形成される。
【０１４７】
次に、図２９に示すように、第９層配線Ｌ９を形成した層間絶縁膜ＩＬ９上に表面保護膜となるパッシベーション膜ＰＡＳを形成する。このパッシベーション膜ＰＡＳは、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、ＣＶＤ法により形成することができる。その後、フォトリソグラフィ技術およびエッチング法を使用することにより、パッシベーション膜ＰＡＳに開目部を形成して、第９層配線Ｌ９の一部を露出してパッドＰＤを形成する。なお、図示していない領域では、第９層配線Ｌ９の上面も露出され、パッドが形成されている。
【０１４８】
次に、図３０に示すように、パッドＰＤが露出したパッシベーション膜ＰＡＳ上にポリイミド膜ＰＩを形成する。そして、このポリイミド膜ＰＩをパターニングすることにより、パッドＰＤを露出させる。以上のようにして、半導体基板１Ｓ上に形成された拡散層に接続された多層配線を形成することで、図１および図２に示す本実施の形態の半導体装置が完成する。
【０１４９】
本実施の形態の半導体装置は、第１層配線Ｌ１または第３層配線Ｌ３のように、半導体装置が完成した時点では半導体基板１Ｓなどと接続されてフローティング状態となっていない配線であっても、製造工程において半導体基板１Ｓなどと絶縁されていると当該配線が高抵抗化する虞があるため、これを防ぐ目的で当該配線上に電気的に機能しないダミービアおよびダミー配線を設けているものである。
【０１５０】
図１５を用いて説明したように、第１層配線Ｌ１の上面を露出するビアホールＶ１および配線溝ＷＤ２を開口し、続いて純水を用いたリンス洗浄を行う時点では、ゲート電極Ｇ１に接続された第１層配線Ｌ１はフローティング状態となっている。ダミービアＤＰ２およびダミー配線Ｄ２を設けない場合、第１層配線Ｌ１に帯電した電荷が洗浄水中に移動する際、接続ビアＰＬ２（図１７参照）を形成するためのビアホールＶ１の底部に電荷が集中し、層間絶縁膜ＩＬ２から露出している第１層配線Ｌ１中の銅が洗浄水中に溶け出す虞がある。この場合、銅が溶け出した第１層配線Ｌ１と接続ビアＰＬ２との間にはボイドなどの高抵抗領域が形成されることになり、その結果、半導体装置が正常に動作しなくなるか、または半導体装置の性能にばらつきが生じるなどの問題が起こるため、半導体装置の信頼性が低下する。
【０１５１】
同様に、図３０に示す第３層配線Ｌ３ａは、製造工程の途中まで半導体基板１Ｓまたは他の配線などから絶縁された状態となる。したがって半導体装置の完成後は、第３層配線Ｌ３ａの下面に接続ビアは接しておらず、また、第３層配線Ｌ３ａの側面には他の配線または半導体基板１Ｓと第３層配線Ｌ３ａとを電気的に接続するような導体膜は形成されておらず、第３層配線Ｌ３ａの上面のみに電気的に機能する導体（接続ビア）が接続された状態となる。つまり、図３０に示す完成した半導体装置では、第３層配線Ｌ３ａの側面および下面は絶縁膜により覆われている。
【０１５２】
製造工程中における、第３層配線Ｌ３ａの上面を露出するビアホールおよび配線溝を形成した後のリンス洗浄工程では、ドライエッチングなどにより第３層配線Ｌ３ａに溜まった電荷がビアホールの底部の第３層配線Ｌ３ａに集中して流れることで、ビアホールの底部に露出した第３層配線Ｌ３ａの一部が消失する虞がある。しかし本実施の形態では、第１層配線Ｌ１上のダミービアＤＰ２およびダミー配線Ｄ２と同様に、第３層配線Ｌ３ａ上にダミービアＤＰ４およびダミー配線Ｄ４を設けている。これにより、第３層配線Ｌ３ａ上に開口するビアホールの数を増やして電荷の集中を避けることで第３層配線Ｌ３ａの一部消失を防ぎ、第１層配線Ｌ１上にダミービアＤＰ２およびダミー配線Ｄ２を形成した効果と同様の効果を得ることができる。
【０１５３】
本実施の形態では、電気的に機能しないダミービアおよびダミー配線を形成し、製造工程中にフローティング状態となる銅配線の上部に開口されるビアホールの数を増やすことで、前記ビアホールおよび配線溝の形成後に行うリンス洗浄工程において前記銅配線に耐電する電荷が洗浄水中に流れ出す際のビアホール毎の電荷密度を低減し、銅配線の一部が溶け出して配線が高抵抗化することを防ぐことを可能としている。これにより、半導体装置の回路の高抵抗化を防ぎ、半導体装置の信頼性を向上させることができる。
【０１５４】
なお、本実施の形態ではダミー配線の上面に接続されるようなプラグおよび配線を設けない例について説明したが、例えば図１に示すダミー配線Ｄ２の上部に、電気的に機能しない上層ダミービアおよび上層ダミー配線をさらに形成し、ダミー配線Ｄ２に接続させても構わない。これにより、ダミー配線Ｄ２が接続された第１層配線Ｌ１の直上の第２層配線Ｌ２上に接続ビアＰＬ３を埋め込むためのビアホールを形成した際、ダミー配線Ｄ２上にも前記上層ダミービアを形成するためのビアホールが形成されるため、その後の洗浄工程においても依然フローティング状態にある第２層配線Ｌ２を構成する銅が溶け出すなどして高抵抗化することを防ぐことができる。
【０１５５】
また、図２に示すダミービアＤＰ１およびダミー配線Ｄ１のように、半導体基板１Ｓの主面に絶縁膜を介して形成された、フローティング状態にあるポリシリコン膜等に直接ダミービアおよびダミー配線を形成してもよい。図２に示す半導体装置、半導体基板１Ｓの主面に容量素子Ｃ１およびスプリットゲート型メモリＭ１を形成する点以外は図３〜図３０を用いて説明した製造工程とほぼ同様の工程により形成することができるため、製造工程の説明は省略する。
【０１５６】
ただし、ダミービアＤＰ１およびダミー配線Ｄ１は、銅配線の一部消失に起因する配線高抵抗化を防ぐのではなく、図２を用いて説明したように、第１層配線Ｌ１を形成するための配線溝の形成後のリンス洗浄により、大きな電荷がタングステンを含むプラグＰＬ１に集中して流れることで、プラグＰＬ１の上面に酸化膜が形成されることを防ぐ目的で形成するものである。このようにダミービアＤＰ１およびダミー配線Ｄ１を形成することにより、フローティング状態にあるポリシリコン膜上にタングステンを含むプラグを介して銅配線を形成する際に、ポリシリコン膜中に帯電した電荷が前記プラグに集中して移動することを防ぎ、前記プラグの上面に酸化タングステン膜が形成されて半導体装置中の回路の配線抵抗が上昇することを防ぐことができる。これにより、半導体基板の性能のばらつきを抑え、半導体装置の信頼性を向上させることができる。
【０１５７】
（実施の形態２）
前記実施の形態１では、第１ファイン層、セミグローバル層およびグローバル層のように、ポリシリコン膜などの上にタングステンを含むプラグを介して銅配線を形成する場合、または銅配線上に銅を主に含む接続ビアを介して銅配線を形成する場合についで説明した。つまり、前記実施の形態１で説明したダミービアおよびダミー配線は、半導体基板の主面上に絶縁膜を介して形成されたポリシリコン膜上に接して形成するか、またはその上層の銅配線の上面に接して形成するものであり、積層半導体装置の中間層または下層の配線などが高抵抗化することを防ぐために設けるものである。
【０１５８】
これに対して、本実施の形態は、銅などの導体からなる配線上に銅からなる接続ビアを介してアルミニウム（Ａ１）を主に含むアルミニウム配線を形成する場合に、前記アルミニウム配線の下部に接続ビアを介して形成された配線上にダミービアを設け、接続ビアなどの配線が高抵抗化することを防ぐものである。
【０１５９】
図３１に、本実施の形態の半導体装置の断面図を示す。図３１は、図１と対応する箇所における半導体装置の断面図であり、図３１に示す半導体装置は図１に示す半導体装置とほぼ同様の構造を有している。ただし第８層配線Ｌ８の上部に、第９層配線Ｌ９と第８層配線とを電気的に接続するための接続ビアＰＬ９の他に、第９層配線Ｌ９と接続されていないビアであって、半導体層装置内において電気的に機能しないダミービアＤＰ９が形成されている点で、本実施の形態の半導体装置は前記実施の形態１で説明した半導体装置と異なる。なお、ダミービアＤＰ９の上面には、ダミー配線は形成されておらず、電気的に機能する配線も形成されていない。また、第９層配線Ｌ９上には第９層配線Ｌ９の上面を露出する開口部が形成され、露出している領域の第９層配線Ｌ９をパッドとして用いる構造となっているが、当該開口部は図示していない他の領域に設けられているものとする。
【０１６０】
半導体装置の製造工程において、図３１に示す第８層配線Ｌ８のような上層の配線であっても、形成された時点では半導体基板などと絶縁されたフローティング状態である場合がある。その場合、図３３を用いて説明したように、銅配線上に接続ビアを形成するためのビアホールを開口するドライエッチングなどにより前記銅配線および前記配線に接続された配線に電荷が溜まり、その電荷が前記ビアホールに集中して高い密度で洗浄水中に移動することで、前記銅配線の一部が消失するなどして配線の抵抗値が高くなる問題がある。
【０１６１】
これに対し、本実施の形態の半導体装置では、ダミービアＤＰ９を形成することにより、半導体装置の製造工程中に第８層配線Ｌ８の上部に開口するビアホールの数を増やし、前記ビアホール開口後の洗浄工程において第８層配線Ｌ８から洗浄水中に移動する電荷の密度を、ダミービアＤＰ９を埋め込むためのビアホールに分散させることができる。これにより、一部のビアホールから露出する第８層配線Ｌ８の上面に電荷が集中することを防ぎ、第８層配線Ｌ８を構成する銅が洗浄水中に溶け出すことを防ぐことができるので、前記実施の形態１と同様に、配線の部分的な消失を防ぐことができる。また、同様の理由により、配線と接続ビアとの界面に酸化膜が形成され、配線が高抵抗になることを防ぐことができる。したがって、半導体装置の信頼性を向上することができる。また、半導体装置の配線抵抗のばらつきの発生を抑えることが可能となる。
【０１６２】
なお、図３１に示すダミービアＤＰ９の上部には図１に示すダミービアＤＰ２、ＤＰ４および図２に示すダミービアＤＰ１のように、ダミービアの上部にダミー配線を形成する必要はない。これは、ダミービアＤＰ９の同層の接続ビアＰＬ９の上部に形成する配線がダマシン法で形成される銅配線ではなく、アルミニウム配線であることに起因する。
【０１６３】
前記実施の形態１で図２を用いて説明したように、例えばプラグＰＬ１上およびダミービアＤＰ１上にはシングルダマシン法で形成された銅を含む第１層配線Ｌ１およびダミー配線Ｄ１をそれぞれ設けているが、図３１に示すダミービアＤＰ９上に形成される配線は、スパッタリング法などで半導体基板１Ｓ上の全面にアルミニウム膜を形成した後に、当該アルミニウム膜をパターニングすることで形成する配線である。このため、ダミービアＤＰ９上の絶縁膜を一部除去してダミービアＤＰ９の上面を露出し、配線溝を形成するような加工は行わないため、ビアの上面のみを露出させてリンス洗浄を行うことがない。したがって、ダミービアＤＰ９の上部には、ダミー配線を設けなくても構わない。
【０１６４】
ただし、図３２に示すように、ダミービアＤＰ９上にダミー配線Ｄ９を形成すれば、より安定してアルミニウム配線の加工を行うことができる。なお、図３２は本実施の形態の半導体装置の変形例を示す断面図であり、ダミービアＤＰ９上にダミー配線Ｄ９が形成されている点で図３１に示す半導体装置と構造が異なる。
【０１６５】
つまり、ダミービアＤＰ９上にダミー配線Ｄ９を形成した場合、ダミービアＤＰ９およびダミー配線Ｄ９からなる構造を、電気的に機能する接続ビアＰＬ９および第９層配線Ｌ９からなる構造と同じ構造とすることができるので、ビアおよび配線の構造を揃えることで確実にダミービアを形成することができる。例えば、ダミー配線Ｄ９を形成しない場合には、第９層配線Ｌ９をエッチング法によりパターニングして形成する工程において、ダミービアＤＰ９の上面の一部もエッチングエ程により除去されてしまう虞がある。この場合、製造工程中または完成後の半導体装置の表面の平坦性が損なわれる場合がある他、意図せずダミービアＤＰ９の上部を削ることになり、予期せぬエッチング残渣が生じる可能性がある。
【０１６６】
このように、他の電気的に機能する接続ビアおよび配線と異なる構造を有するビアを形成することは、残渣の発生などの予期せぬ問題が生じる原因となるため、ダミービアＤＰ９上にダミー配線Ｄ９を形成することで配線構造を揃えてもよい。
【０１６７】
また、ダミービアＤＰ９を複数形成すれば、電荷が通る箇所をより多く設けることができるため、効果的に配線抵抗の増加を防ぐことができる。ただし、前記実施の形態１で説明したように、ダミービアＤＰ９の径はダミービアＤＰ９と同層の接続ビアＰＬ９と同じ大きさで形成することで、同層の配線の規格を合わせてビアを形成することが重要である。
【０１６８】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６９】
本発明は、製造工程中にフローティング状態となる配線およびその上部のビアを備えた半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１７０】
１    ポリシリコン膜
１Ｓ  半導体基板
２    ポリシリコン膜
３    コントロールゲート電極
４    メモリゲート電極
５    ゲート絶縁膜
６    バリア導体膜
７    タングステン膜
８    バリア導体膜
９    主導体膜
ＢＩ１〜ＢＩ８    バリア絶縁膜
ＢＩ７ａ    バリア絶縁膜
ＢＩ７ｂ    エッチングストップ絶縁膜
Ｃ１    容量素子
ＣＨ    コンタクトホール
ＣＩＬ    コンタクト層間絶縁膜
ＣＭＰ１    ＣＭＰ保護膜
Ｃｕ１〜Ｃｕ４    銅膜
Ｄ１、Ｄ２、Ｄ４、Ｄ９    ダミー配線
ＥＳ１  エッチンケストッパ膜
Ｇ１、Ｇ２    ゲート電極
ＩＬ１〜ＩＬ７    層間絶縁膜
ＩＬ８ａ    層間絶縁膜
ＩＬ８ｂ    層間絶縁膜
ＩＬ９  層間絶縁膜
Ｌ１、Ｌ１ｂ    第１層配線
Ｌ２    第層配線
Ｌ３    第３層配線
Ｌ３ａ    第３層配線
Ｌ４    第４層配線
Ｌ５    第５層配線
Ｌ６    第６層配線
Ｌ７    第７層配線
Ｌ８    第８層配線
Ｌ９    第９層配線
Ｍ１    スプリットゲート型メモリ
ＮＳ    ｎ型拡散層
ＰＡＳ    パッシベーション膜
ＰＤ    パッド
ＰＩ    ポリイミド膜
ＰＬ１  プラグ
ＰＬ２〜ＰＬ９    接続ビア
ＰＲ１、ＰＲ２    フォトレジスト膜
ＰＳ    ｐ型拡散層
ＰＷ    ｐウエル
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
Ｖ１、Ｖ１ｄ、Ｖ３、Ｖ４    ビアホール
ＶＯ    ボイド
ＷＤ１、ＷＤ２、ＷＤ４、ＷＤ５    配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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