(57)【要約】【課題】回路面積を低減させることのできる電圧生成回路を提供する。【解決手段】一の実施の形態に係る電圧生成回路は、第１の電圧値の第１電圧を発生させる第１の昇圧回路と、第２の電圧値の第２電圧を発生させる複数の第２の昇圧回路を含む第２昇圧回路群とを有する。複数の第２の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され第１昇圧回路とともに第１電圧を発生可能に構成されている。【選択図】図９Ｂ
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【特許請求の範囲】
【請求項１】
第１の電圧値の第１電圧を発生させる第１の昇圧回路と、
第２の電圧値の第２電圧を発生させる複数の第２の昇圧回路を含む第２昇圧回路群と、
第３の電圧値の第３電圧を発生させる複数の第３の昇圧回路を含む第３昇圧回路群とを有し、
前記複数の前記第２の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され前記第１昇圧回路とともに前記第１電圧を発生可能に構成され、
前記複数の前記第３の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され前記第１昇圧回路とともに前記第１電圧を発生可能に構成され、
前記第２昇圧回路群に含まれる複数の第２の昇圧回路のうちの一部が前記第２の状態において直列接続されるように構成された
ことを特徴とする電圧生成回路。
【請求項２】
第１の電圧値の第１電圧を発生させる第１の昇圧回路と、
第２の電圧値の第２電圧を発生させる複数の第２の昇圧回路を含む第２昇圧回路群とを有し、
前記複数の前記第２の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され前記第１昇圧回路とともに前記第１電圧を発生可能に構成されている
ことを特徴とする電圧生成回路。
【請求項３】
前記第２昇圧回路群に含まれる複数の第２の昇圧回路のうちの一部が前記第２の状態において直列接続されるように構成された
ことを特徴とする請求項２記載の電圧生成回路。
【請求項４】
第３の電圧値の第３電圧を発生させる複数の第３の昇圧回路を含む第３昇圧回路群をさらに備える
ことを特徴とする請求項２又は３記載の電圧生成回路。
【請求項５】
前記複数の前記第３の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され前記第１昇圧回路とともに前記第１電圧を発生可能に構成されている
ことを特徴とする請求項４記載の電圧生成回路。
【請求項６】
第１の電圧値の第１電圧を発生させる複数の第１の昇圧回路を含む第１昇圧回路群と、
第２の電圧値の第２電圧を発生させる複数の第２の昇圧回路を含む第２昇圧回路群とを有し、
前記複数の前記第１の昇圧回路の一部は、第１の状態から第２の状態に移行する際に互いに直列に接続され第３電圧を発生可能に構成されている
ことを特徴とする電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電圧生成回路に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、動作の種類に応じて様々な大きさの電圧が生成するための電圧生成回路が設けられる。そのような電圧を生成するための回路動作に必要な電圧が複数種類ある場合、それぞれの電圧に対応した昇圧回路をそれぞれ別個に設けると、半導体基板上における電圧生成回路の面積が増大するという問題が生じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−８０７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載の実施の形態が解決しようとする課題は、回路面積を低減させることのできる電圧生成回路を提供することである。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る電圧生成回路は、第１の電圧値の第１電圧を発生させる第１の昇圧回路と、第２の電圧値の第２電圧を発生させる複数の第２の昇圧回路を含む第２昇圧回路群とを有する。複数の第２の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され第１昇圧回路とともに第１電圧を発生可能に構成されている。
【図面の簡単な説明】
【０００６】
【図１】実施の形態に係る電圧生成回路が設けられる半導体記憶装置の概略構成を示す図である。
【図２】実施の形態に係る電圧生成回路の昇圧回路の構成を示す図である。
【図３】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図４】書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図５】読み出し動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図６】消去動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図７】第１の実施の形態に係る電圧生成回路の構成を説明する図である。
【図８】電圧生成回路の動作の一例を説明するタイミングチャートである。
【図９Ａ】第１の実施の形態に係る電圧生成回路の動作を説明する図である。
【図９Ｂ】第１の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１０Ａ】第２の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１０Ｂ】第２の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１１Ａ】第３の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１１Ｂ】第３の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１２Ａ】第４の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１２Ｂ】第４の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１３Ａ】第５の実施の形態に係る電圧生成回路の動作を説明する図である。
【図１３Ｂ】第５の実施の形態に係る電圧生成回路の動作を説明する図である。
【発明を実施するための形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００８】
［第１の実施の形態］
図１は、第１の実施の形態に係る電圧生成回路が設けられる半導体記憶装置の概略構成を示す図である。以下の説明では、半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリを用いて説明を行う。しかし、実施の形態に係る電圧生成回路は、ＮＡＮＤ型フラッシュメモリに限定されることなく、種々の半導体記憶装置に用いることができることは言うまでもない。
【０００９】
図１に示すように、ＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧生成回路７から構成されている。コントローラ４は、メモリセルアレイ１に対する制御部を構成するものである。
【００１０】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、直列に接続された複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。図示は省略するが、１つのメモリセルＭＣは、周知の積層ゲート型の構造とすることができる。メモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲート電極はそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。
【００１１】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲート電極はワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線ＷＬを共有するメモリセルＭＣの集合は、１ページを構成する。メモリセルＭＣが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、１本のワード線ＷＬを共有するメモリセルＭＣの集合は２ページ以上の複数ページを構成することもある。
【００１２】
図１に示すように、ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数のブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成されている。
【００１３】
メモリセルアレイ１のビット線ＢＬには、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプＳＡは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバＷＤＲＶを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１４】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１５】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【００１６】
電圧生成回路７は、コントローラ４からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧生成回路７は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【００１７】
ここで、電圧生成回路７内には電圧を生成するための複数の昇圧回路ＢＣが設けられている。昇圧回路ＢＣ内に設けられたチャージポンプを動作させることにより動作に必要な電圧を生成する。チャージポンプとしては、例えば図２に示すような構成が用いられる。このチャージポンプは、直列接続されたダイオードＤの各段にキャパシタＣの一端を接続し、キャパシタＣの他端にクロック信号が供給される回路である。キャパシタＣの他端はクロック信号に基づいて電位が制御され、それに伴いダイオードＤが接続されるキャパシタの一端側の電位も上昇する。チャージポンプはこれを繰り返して昇圧電圧を生成する。
【００１８】
図３は、メモリセルＭＣに記憶されるデータと閾値電圧の関係を示す図である。２値データ記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する“１”セル、正の閾値電圧を有している場合を論理“０”データを保持する“０”セルと定義する。メモリセルＭＣを“１”データ状態にする動作を消去動作、“０”状態にする動作を書き込み動作とする。
【００１９】
［書き込み動作］
図４は、書き込み動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロックＢＬＫ内の選択されたワード線（ＷＬ１）には書き込みパルス電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加する。また、非選択ワード線（ＷＬ０、ＷＬ２、ＷＬ３・・・）には中間電圧Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ２には、電圧Ｖｓｇを印加する。
【００２０】
この書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニット１０は、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、センスアンプ回路２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣを介して選択ワード線ＷＬ１に接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側にシフトする（“０”セル）。
【００２１】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ２の閾値電圧の値だけ低下してＮＡＮＤセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量結合によって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２２】
［読み出し動作］
図５は、読み出し動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。データ読み出し動作は、ＮＡＮＤセルユニット１０内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に読み出し電圧０Ｖを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００２３】
［消去動作］
図６は、消去動作時にＮＡＮＤセルユニット１０に印加される電圧を説明する図である。消去動作は、ブロック単位で実行される。図６に示すように、消去動作では、セルウェル(ＣＰＷＥＬＬ)に消去電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。ＦＮトンネル電流により各メモリセルＭＣの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。
【００２４】
［電圧生成回路７］
次に、電圧生成回路７の構成と、その動作について説明する。まず、電圧生成回路７の構成について図７を参照して説明した後、電圧生成回路７の動作について図８、図９Ａ及び図９Ｂを参照して説明する。
【００２５】
［電圧生成回路７の構成］
図７に示す本実施の形態に係る電圧生成回路７は、昇圧回路ＢＣ１１、ＢＣ１２からなる昇圧回路群Ｇ１を有する。ここで、昇圧回路ＢＣ１１、ＢＣ１２は、それぞれ例えば１０段のチャージポンプを備え、所定の電圧レベルＬ１の電圧を発生させることができる。また、電圧生成回路７は、昇圧回路ＢＣ２１、ＢＣ２２からなる昇圧回路群Ｇ２を有する。昇圧回路ＢＣ２１、ＢＣ２２は、それぞれ例えば５段のチャージポンプを備え、電圧レベルＬ１より低い電圧レベルＬ２の電圧を発生させることができる。そして、電圧生成回路７は、昇圧回路ＢＣ３１、ＢＣ３２、ＢＣ３３、ＢＣ３４からなる昇圧回路群Ｇ３を有する。昇圧回路ＢＣ３１、ＢＣ３２、ＢＣ３３、ＢＣ３４は、最も低い電圧レベルＬ３の電圧を発生させることができるよう、それぞれ例えば５段のチャージポンプを備える。
【００２６】
昇圧回路群Ｇ１は、ＮＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１３を介して出力電圧Ｖ１を出力可能に構成されている。また、昇圧回路群Ｇ２は、ＮＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２を介して出力電圧Ｖ２を出力可能に構成されている。また、昇圧回路群Ｇ２は、ＮＭＯＳトランジスタＭ１１を介して出力電圧Ｖ１を出力することもできる。昇圧回路群Ｇ３は、ＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４を介して出力電圧Ｖ３を出力可能に構成されている。また、本実施の形態の電圧生成回路７は、昇圧回路群Ｇ３内の昇圧回路ＢＣ３３と昇圧回路ＢＣ３４とが、出力電圧Ｖ１を出力することができるように構成されたＮＭＯＳトランジスタＭ３６、Ｍ３７を有する。
【００２７】
［電圧生成回路７の動作］
図８は、電圧生成回路７の動作の一例を説明するタイミングチャートである。また、図９Ａ及び図９Ｂは、電圧生成回路７の構成及び動作を説明する図である。
【００２８】
上述のように、ＮＡＮＤ型フラッシュメモリの動作では、複数種類の電圧が発生され、これら複数種類の電圧が必要な配線に印加される。図８のタイミングチャートは、電圧生成回路７の出力電圧Ｖ１、Ｖ２、Ｖ３を、それぞれ電圧レベルＬ１、Ｌ２、Ｌ３に上昇させる際のタイミングを示している。例えば図４に示す書き込み動作の場合、電圧レベルＬ１、Ｌ２、Ｌ３は、電圧レベルＬ１が書き込みパルス電圧Ｖｐｇｍの電圧値に、電圧レベルＬ２が選択ゲート線電圧Ｖｓｇの電圧値に、電圧レベルＬ３が中間電圧Ｖｐａｓｓの電圧値にそれぞれ対応する。
【００２９】
時刻Ｔ０から、電圧生成回路７が動作を開始し、出力電圧Ｖ１、Ｖ２、Ｖ３が上昇を始める。時刻Ｔ１において出力電圧Ｖ１、Ｖ２は電圧レベルＬ２に到達する。電圧Ｖ１、Ｖ２は、ともに時刻Ｔ２までは電圧レベルＬ２に維持される。また、時刻Ｔ１において、出力電圧Ｖ３は、電圧レベルＬ３に到達し、その後電圧レベルＬ３に維持される。
【００３０】
図９Ａには、図８の時刻Ｔ０から時刻Ｔ２までの第１の状態における電圧生成回路７の動作が示されている。図９Ａに示すように、昇圧回路群Ｇ２により、導通状態のＮＭＯＳトランジスタＭ１１、Ｍ２０、Ｍ２１、Ｍ２２を介して、出力電圧Ｖ１、Ｖ２が供給される。ここで、昇圧回路群Ｇ２は、電圧レベルＬ２の電圧を発生させるものであるため、出力電圧Ｖ１、Ｖ２はともに電圧レベルＬ２の電圧まで上昇する。また、図９Ａに示すように、昇圧回路群Ｇ３により、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４を介して、出力電圧Ｖ３が供給される。昇圧回路群Ｇ３は、電圧レベルＬ３の電圧を発生させるものであるため、出力電圧Ｖ３は電圧レベルＬ３の電圧まで上昇する。このとき、ＮＭＯＳトランジスタＭ３６、Ｍ３７は非導通状態とされる。
【００３１】
電圧生成回路７は、出力電圧Ｖ１、Ｖ２、Ｖ３が上昇した時刻Ｔ１の後は、出力電圧Ｖ１、Ｖ２、Ｖ３の電圧値を維持する。このとき、昇圧回路群Ｇ２、Ｇ３内の一部の昇圧回路を停止することもできる（図示略）。
【００３２】
次に、図８の時刻Ｔ２において、出力電圧Ｖ１が電圧レベルＬ２から更に電圧レベルＬ１に向けて上昇を始める。その後、出力電圧Ｖ１が電圧レベルＬ１に到達して、電圧生成回路７における昇圧動作が終了する。上述の書き込み動作では、選択ゲート線電圧Ｖｓｇが印加された選択ゲートトランジスタＳ２や中間電圧Ｖｐａｓｓが印加された非選択メモリセルＭＣを介してビット線電圧（０Ｖ又は電圧Ｖｄｄ）をチャネルに転送した後、書き込みパルス電圧Ｖｐｇｍを印加する。そのため、出力電圧Ｖ１は、出力電圧Ｖ２、Ｖ３よりも遅れたタイミングで電圧を上昇させることができる。
【００３３】
図９Ｂには、図８の時刻Ｔ２以降の第２の状態における電圧生成回路７の動作が示されている。図９Ｂに示すように、昇圧回路群Ｇ１により、導通状態のＮＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１３を介して、出力電圧Ｖ１が供給される。ここで、昇圧回路群Ｇ２は、電圧レベルＬ２の電圧を発生させるものであるため、出力電圧Ｖ１を電圧レベルＬ１の電圧まで上昇させることができない。そのため、時刻Ｔ２ではＮＭＯＳトランジスタＭ１１が非導通状態にされ、昇圧回路群Ｇ２は出力電圧Ｖ１の昇圧動作を停止する。昇圧回路群Ｇ２の昇圧回路ＢＣ２１、ＢＣ２２は、導通状態のＮＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２を介して電圧を供給し、これにより出力電圧Ｖ２を電圧レベルＬ２に維持する。
【００３４】
また、図９Ｂに示すように、昇圧回路群Ｇ３の昇圧回路ＢＣ３１、ＢＣ３２は、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２を介して電圧を供給し、これにより出力電圧Ｖ３を電圧レベルＬ３に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ３３、Ｍ３４は非導通状態にされ、昇圧回路ＢＣ３３、ＢＣ３４は、出力電圧Ｖ３の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ３６、Ｍ３７が導通状態となり、昇圧回路ＢＣ３３、ＢＣ３４は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ３６、Ｍ３７は、昇圧回路ＢＣ３３、ＢＣ３４を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ３３、ＢＣ３４は、１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ３３、ＢＣ３４は、昇圧回路ＢＣ１１、ＢＣ１２とともに出力電圧Ｖ１の昇圧動作を実行することができる。
【００３５】
［効果］
本実施の形態の電圧生成回路７は、昇圧動作の途中から（例えば、図８の時刻Ｔ２から）昇圧回路ＢＣ３３、ＢＣ３４を、出力電圧Ｖ３の昇圧動作に代えて、出力電圧Ｖ１の昇圧動作に用いる。昇圧回路群Ｇ１に設けられる昇圧回路は、チャージポンプの段数が多く、大きな回路面積を占めるが、昇圧回路ＢＣ３３、ＢＣ３４を出力電圧Ｖ１の昇圧動作に用いることにより、昇圧回路群Ｇ１の昇圧回路数を減らすことが可能になる。その結果、電圧生成回路７に必要な回路面積を低減することができる。また、昇圧回路ＢＣ３３、ＢＣ３４は、時刻Ｔ２において、互いに直列に接続される。そのため、電圧値の最も高い電圧レベルＬ１まで昇圧する必要のある出力電圧Ｖ１の昇圧動作も、実行することが可能となる。
【００３６】
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１０Ａ及び図１０Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００３７】
図１０Ａ及び図１０Ｂに示す第２の実施の形態の電圧生成回路７は、昇圧回路ＢＣ１２及びＮＭＯＳトランジスタＭ１３が省略されている点で図９Ａ及び図９Ｂに示す第１の実施の形態の電圧生成回路７と異なる。また、第２の実施の形態の電圧生成回路７は、昇圧回路群Ｇ２、Ｇ３内に設けられた昇圧回路の数が第１の実施の形態よりも多い。そして、第２の実施の形態の電圧生成回路７は、昇圧回路群Ｇ３内の昇圧回路ＢＣ３２、ＢＣ３３と、昇圧回路ＢＣ３４、ＢＣ３５とが、それぞれ出力電圧Ｖ１を出力することができるように構成されたＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ３９を有する点で第１の実施の形態の電圧生成回路７と異なる。
【００３８】
図１０Ａには、図８の時刻Ｔ０から時刻Ｔ２までの第１の状態における電圧生成回路７の動作が示されている。図１０Ａに示すように、昇圧回路群Ｇ２により、導通状態のＮＭＯＳトランジスタＭ１１、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を介して、出力電圧Ｖ１、Ｖ２が供給される。また、図１０Ａに示すように、昇圧回路群Ｇ３により、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５を介して、出力電圧Ｖ３が供給される。このとき、ＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ３９は非導通状態とされる。
【００３９】
電圧生成回路７は、出力電圧Ｖ１、Ｖ２、Ｖ３が上昇した時刻Ｔ１の後は、出力電圧Ｖ１、Ｖ２、Ｖ３の電圧値を維持する。このとき、昇圧回路群Ｇ２、Ｇ３内の一部の昇圧回路を停止することもできる（図示略）。
【００４０】
図１０Ｂには、図８の時刻Ｔ２以降の第２の状態における電圧生成回路７の動作が示されている。図１０Ｂに示すように、昇圧回路群Ｇ１により、導通状態のＮＭＯＳトランジスタＭ１０、Ｍ１２を介して、出力電圧Ｖ１が供給される。時刻Ｔ２ではＮＭＯＳトランジスタＭ１１が非導通状態にされ、昇圧回路群Ｇ２は出力電圧Ｖ１の昇圧動作を停止する。昇圧回路群Ｇ２の昇圧回路ＢＣ２１、ＢＣ２２は、導通状態のＮＭＯＳトランジスタＭ２０、Ｍ２１、Ｍ２２を介して電圧を供給し、これにより出力電圧Ｖ２を電圧レベルＬ２に維持する。ＮＭＯＳトランジスタＭ２３、Ｍ２４、Ｍ２５は非導通状態にされ、昇圧回路ＢＣ２３、ＢＣ２４、ＢＣ２５は、出力電圧Ｖ２の昇圧動作を停止する。
【００４１】
また、図１０Ｂに示すように、昇圧回路群Ｇ３の昇圧回路ＢＣ３１は、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１を介して電圧を供給し、これにより出力電圧Ｖ３を電圧レベルＬ３に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ３２、Ｍ３３、Ｍ３４、Ｍ３５が非導通状態にされ、昇圧回路ＢＣ３２、ＢＣ３３、ＢＣ３４、ＢＣ３５は、出力電圧Ｖ３の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ３９が導通状態となり、昇圧回路ＢＣ３２、ＢＣ３３及び昇圧回路ＢＣ３４、ＢＣ３５は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ３６、Ｍ３７は、昇圧回路ＢＣ３２、ＢＣ３３を互いに直列に接続するよう構成されている。また、ＮＭＯＳトランジスタＭ３８、Ｍ３９は、昇圧回路ＢＣ３４、ＢＣ３５を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ３２、ＢＣ３３と、昇圧回路ＢＣ３４、ＢＣ３５とは、それぞれ１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ３２、ＢＣ３３及び昇圧回路ＢＣ３４、ＢＣ３５は、昇圧回路ＢＣ１１とともに出力電圧Ｖ１の昇圧動作を実行することができる。
【００４２】
［効果］
上述のように、書き込み動作時を例にした電圧生成回路７の動作では、出力電圧Ｖ２、Ｖ３は選択ゲート線ＳＧ１、ＳＧ２に印加する電圧Ｖｓｇや、非選択ワード線ＷＬに印加する中間電圧Ｖｐａｓｓに対応する。この選択ゲート線ＳＧ１、ＳＧ２や非選択ワード線ＷＬの数が多く、昇圧回路群Ｇ２、Ｇ３内に多くの昇圧回路が設けられる場合、昇圧動作の途中から出力電圧Ｖ１の昇圧動作に用いることのできる昇圧回路の数も多くなる。本実施の形態の場合、昇圧回路群Ｇ３内には、昇圧回路ＢＣ３２、ＢＣ３３と、昇圧回路ＢＣ３４、ＢＣ３５との２組の直列接続される昇圧回路が設けられる。そのため、昇圧回路群Ｇ１内に設けられる昇圧回路の数をさらに減らすことが可能となる。もちろん直列接続される昇圧回路は、１つの昇圧回路群内に３組以上設けられていてもよい。
【００４３】
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１１Ａ及び図１１Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００４４】
図１１Ａ及び図１１Ｂに示す第３の実施の形態の電圧生成回路７は、昇圧回路群Ｇ３内の昇圧回路が、出力電圧Ｖ１を出力することができるように構成されたＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ３９が省略されている点で第２の実施の形態の電圧生成回路７と異なる。第３の実施の形態の電圧生成回路７は、昇圧回路群Ｇ２内の昇圧回路ＢＣ２２、ＢＣ２３と、昇圧回路ＢＣ２４、ＢＣ２５とが、それぞれ出力電圧Ｖ１を出力することができるように構成されたＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９を有する点で第２の実施の形態の電圧生成回路７と異なる。
【００４５】
図１１Ａには、図８の時刻Ｔ０から時刻Ｔ２までの第１の状態における電圧生成回路７の動作が示されている。図１１Ａに示すように、昇圧回路群Ｇ２により、導通状態のＮＭＯＳトランジスタＭ１１、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を介して、出力電圧Ｖ１、Ｖ２が供給される。このとき、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９は非導通状態とされる。また、図１１Ａに示すように、昇圧回路群Ｇ３により、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５を介して、出力電圧Ｖ３が供給される。
【００４６】
電圧生成回路７は、出力電圧Ｖ１、Ｖ２、Ｖ３が上昇した時刻Ｔ１の後は、出力電圧Ｖ１、Ｖ２、Ｖ３の電圧値を維持する。このとき、昇圧回路群Ｇ２、Ｇ３内の一部の昇圧回路を停止することもできる（図示略）。
【００４７】
図１１Ｂには、図８の時刻Ｔ２以降の第２の状態における電圧生成回路７の動作が示されている。図１１Ｂに示すように、昇圧回路群Ｇ１により、導通状態のＮＭＯＳトランジスタＭ１０、Ｍ１２を介して、出力電圧Ｖ１が供給される。時刻Ｔ２ではＮＭＯＳトランジスタＭ１１は非導通状態にされ、昇圧回路群Ｇ２は出力電圧Ｖ１の昇圧動作を停止する。昇圧回路群Ｇ２の昇圧回路ＢＣ２１は、導通状態のＮＭＯＳトランジスタＭ２０、Ｍ２１を介して電圧を供給し、これにより出力電圧Ｖ２を電圧レベルＬ２に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ２２、Ｍ２３、Ｍ２４、Ｍ２５が非導通状態にされ、昇圧回路ＢＣ２２、ＢＣ２３、ＢＣ２４、ＢＣ２５は、出力電圧Ｖ２の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９が導通状態となり、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ２６、Ｍ２７は、昇圧回路ＢＣ２２、ＢＣ２３を互いに直列に接続するよう構成されている。また、ＮＭＯＳトランジスタＭ２８、Ｍ２９は、昇圧回路ＢＣ２４、ＢＣ２５を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ２２、ＢＣ２３と、昇圧回路ＢＣ２４、ＢＣ２５とは、それぞれ１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５は、昇圧回路ＢＣ１１とともに出力電圧Ｖ１の昇圧動作を実行することができる。
【００４８】
また、図１１Ｂに示すように、昇圧回路群Ｇ３の昇圧回路ＢＣ３１は、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１を介して電圧を供給し、これにより出力電圧Ｖ３を電圧レベルＬ３に維持する。ＮＭＯＳトランジスタＭ３２、Ｍ３３、Ｍ３４、Ｍ３５が非導通状態にされ、昇圧回路ＢＣ３２、ＢＣ３３、ＢＣ３４、ＢＣ３５は、出力電圧Ｖ３の昇圧動作を停止する。
【００４９】
［効果］
本実施の形態の場合、昇圧動作の途中から（例えば図８の時刻Ｔ２から）出力電圧Ｖ１の昇圧動作に用いる昇圧回路は、昇圧回路群Ｇ２内に設けられた昇圧回路ＢＣ２２、ＢＣ２３と、昇圧回路ＢＣ２４、ＢＣ２５との２組である。本実施の形態においても、昇圧回路群Ｇ１内に設けられる昇圧回路の数を減らすことが可能となる。もちろん直列接続される昇圧回路は、１つの昇圧回路群内に３組以上設けられていてもよい。
【００５０】
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図１２Ａ及び図１２Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５１】
図１２Ａ及び図１２Ｂに示す第４の実施の形態の電圧生成回路７は、図１０Ａ及び図１０Ｂに示す第２の実施の形態の電圧生成回路７と、図１１Ａ及び図１１Ｂに示す第２の実施の形態の電圧生成回路７とを組み合わせたものである。
【００５２】
図１２Ａには、図８の時刻Ｔ０から時刻Ｔ２までの第１の状態における電圧生成回路７の動作が示されている。図１２Ａに示すように、昇圧回路群Ｇ２により、導通状態のＮＭＯＳトランジスタＭ１１、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を介して、出力電圧Ｖ１、Ｖ２が供給される。また、図１２Ａに示すように、昇圧回路群Ｇ３により、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５を介して、出力電圧Ｖ３が供給される。このとき、ＮＭＯＳトランジスタＭ２６〜Ｍ２９、Ｍ３６〜Ｍ３９は非導通状態とされる。
【００５３】
電圧生成回路７は、出力電圧Ｖ１、Ｖ２、Ｖ３が上昇した時刻Ｔ１の後は、出力電圧Ｖ１、Ｖ２、Ｖ３の電圧値を維持する。このとき、昇圧回路群Ｇ２、Ｇ３内の一部の昇圧回路を停止することもできる（図示略）。
【００５４】
図１２Ｂには、図８の時刻Ｔ２以降の第２の状態における電圧生成回路７の動作が示されている。図１２Ｂに示すように、昇圧回路群Ｇ１により、導通状態のＮＭＯＳトランジスタＭ１０、Ｍ１２を介して、出力電圧Ｖ１が供給される。時刻Ｔ２ではＮＭＯＳトランジスタＭ１１は非導通状態にされ、昇圧回路群Ｇ２は出力電圧Ｖ１の昇圧動作を停止する。昇圧回路群Ｇ２の昇圧回路ＢＣ２１は、導通状態のＮＭＯＳトランジスタＭ２０、Ｍ２１を介して電圧を供給し、これにより出力電圧Ｖ２を電圧レベルＬ２に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ２２、Ｍ２３、Ｍ２４、Ｍ２５が非導通状態にされ、昇圧回路ＢＣ２２、ＢＣ２３、ＢＣ２４、ＢＣ２５は、出力電圧Ｖ２の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９が導通状態となり、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ２６、Ｍ２７は、昇圧回路ＢＣ２２、ＢＣ２３を互いに直列に接続するよう構成されている。また、ＮＭＯＳトランジスタＭ２８、Ｍ２９は、昇圧回路ＢＣ２４、ＢＣ２５を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ２２、ＢＣ２３と、昇圧回路ＢＣ２４、ＢＣ２５とは、それぞれ１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５は、昇圧回路ＢＣ１１とともに出力電圧Ｖ１の昇圧動作を実行することができる。
【００５５】
また、図１２Ｂに示すように、昇圧回路群Ｇ３の昇圧回路ＢＣ３１は、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１を介して電圧を供給し、これにより出力電圧Ｖ３を電圧レベルＬ３に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ３２、Ｍ３３、Ｍ３４、Ｍ３５が非導通状態にされ、昇圧回路ＢＣ３２、ＢＣ３３、ＢＣ３４、ＢＣ３５は、出力電圧Ｖ３の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ３９が導通状態となり、昇圧回路ＢＣ３２、ＢＣ３３及び昇圧回路ＢＣ３４、ＢＣ３５は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ３６、Ｍ３７は、昇圧回路ＢＣ３２、ＢＣ３３を互いに直列に接続するよう構成されている。また、ＮＭＯＳトランジスタＭ３８、Ｍ３９は、昇圧回路ＢＣ３４、ＢＣ３５を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ３２、ＢＣ３３と、昇圧回路ＢＣ３４、ＢＣ３５とは、それぞれ１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ３２、ＢＣ３３及び昇圧回路ＢＣ３４、ＢＣ３５は、昇圧回路ＢＣ１１、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５とともに出力電圧Ｖ１の昇圧動作を実行することができる。
【００５６】
［効果］
本実施の形態の場合、昇圧回路群Ｇ２内には、昇圧回路ＢＣ２２、ＢＣ２３と、昇圧回路ＢＣ２４、ＢＣ２５との２組の直列接続される昇圧回路が設けられる。また、昇圧回路群Ｇ３内には、昇圧回路ＢＣ３２、ＢＣ３３と、昇圧回路ＢＣ３４、ＢＣ３５との２組の直列接続される昇圧回路が設けられる。本実施の形態の電圧生成回路によれば、昇圧回路群Ｇ１内に設けられる昇圧回路の数を更に減らすことが可能となる。もちろん直列接続される昇圧回路は、１つの昇圧回路群内に３組以上設けられていてもよい。
【００５７】
［第５の実施の形態］
次に、第５の実施の形態の不揮発性半導体記憶装置を、図１３Ａ及び図１３Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５８】
図１３Ａ及び図１３Ｂに示す第５の実施の形態の電圧生成回路７は、昇圧回路群Ｇ１の昇圧回路ＢＣ１１及びＮＭＯＳトランジスタＭ１２を省略した点において、図１２Ａ及び図１２Ｂに示す第４の実施の形態の電圧生成回路７と異なる。
【００５９】
図１３Ａには、図８の時刻Ｔ０から時刻Ｔ２までの第１の状態における電圧生成回路７の動作が示されている。図１３Ａに示すように、昇圧回路群Ｇ２により、導通状態のＮＭＯＳトランジスタＭ１１、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を介して、出力電圧Ｖ１、Ｖ２が供給される。また、図１３Ａに示すように、昇圧回路群Ｇ３により、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５を介して、出力電圧Ｖ３が供給される。このとき、ＮＭＯＳトランジスタＭ２６〜Ｍ２９、Ｍ３６〜Ｍ３９は非導通状態とされる。
【００６０】
電圧生成回路７は、出力電圧Ｖ１、Ｖ２、Ｖ３が上昇した時刻Ｔ１の後は、出力電圧Ｖ１、Ｖ２、Ｖ３の電圧値を維持する。このとき、昇圧回路群Ｇ２、Ｇ３内の一部の昇圧回路を停止することもできる（図示略）。
【００６１】
図１３Ｂには、図８の時刻Ｔ２以降の第２の状態における電圧生成回路７の動作が示されている。図１３Ｂに示すように、時刻Ｔ２ではＮＭＯＳトランジスタＭ１１は非導通状態にされ、昇圧回路群Ｇ２は出力電圧Ｖ１の昇圧動作を停止する。昇圧回路群Ｇ２の昇圧回路ＢＣ２１は、導通状態のＮＭＯＳトランジスタＭ２０、Ｍ２１を介して電圧を供給し、これにより出力電圧Ｖ２を電圧レベルＬ２に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ２２、Ｍ２３、Ｍ２４、Ｍ２５が非導通状態にされ、昇圧回路ＢＣ２２、ＢＣ２３、ＢＣ２４、ＢＣ２５は、出力電圧Ｖ２の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２８、Ｍ２９が導通状態となり、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ２６、Ｍ２７は、昇圧回路ＢＣ２２、ＢＣ２３を互いに直列に接続するよう構成されている。また、ＮＭＯＳトランジスタＭ２８、Ｍ２９は、昇圧回路ＢＣ２４、ＢＣ２５を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ２２、ＢＣ２３と、昇圧回路ＢＣ２４、ＢＣ２５とは、それぞれ１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５は、出力電圧Ｖ１の昇圧動作を実行することができる。
【００６２】
また、図１３Ｂに示すように、昇圧回路群Ｇ３の昇圧回路ＢＣ３１は、導通状態のＮＭＯＳトランジスタＭ３０、Ｍ３１を介して電圧を供給し、これにより出力電圧Ｖ３を電圧レベルＬ３に維持する。本実施の形態において、ＮＭＯＳトランジスタＭ３２、Ｍ３３、Ｍ３４、Ｍ３５は非導通状態にされ、昇圧回路ＢＣ３２、ＢＣ３３、ＢＣ３４、ＢＣ３５は、出力電圧Ｖ３の昇圧動作を停止する。本実施の形態では、この時刻Ｔ２において、ＮＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ３９が導通状態となり、昇圧回路ＢＣ３２、ＢＣ３３及び昇圧回路ＢＣ３４、ＢＣ３５は、出力電圧Ｖ１の昇圧動作を実行する。ここで、ＮＭＯＳトランジスタＭ３６、Ｍ３７は、昇圧回路ＢＣ３２、ＢＣ３３を互いに直列に接続するよう構成されている。また、ＮＭＯＳトランジスタＭ３８、Ｍ３９は、昇圧回路ＢＣ３４、ＢＣ３５を互いに直列に接続するよう構成されている。そのため、昇圧回路ＢＣ３２、ＢＣ３３と、昇圧回路ＢＣ３４、ＢＣ３５とは、それぞれ１０段のチャージポンプが接続された昇圧回路と同等の昇圧能力を有することになる。その結果、昇圧回路ＢＣ３２、ＢＣ３３及び昇圧回路ＢＣ３４、ＢＣ３５は、昇圧回路ＢＣ２２、ＢＣ２３及び昇圧回路ＢＣ２４、ＢＣ２５とともに出力電圧Ｖ１の昇圧動作を実行することができる。
【００６３】
［効果］
本実施の形態の電圧生成回路７は、昇圧動作の途中から（図８の時刻Ｔ２から）昇圧回路ＢＣ２２〜ＢＣ２５、ＢＣ３２〜ＢＣ３５を、出力電圧Ｖ１の昇圧動作に用いる。昇圧回路ＢＣ２２〜ＢＣ２５、ＢＣ３２〜ＢＣ３５により十分に出力電圧を昇圧させることができる場合、昇圧回路群Ｇ１を省略することができる。その結果、電圧生成回路７に必要な回路面積を更に低減することができる。
【００６４】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６５】
例えば、上述の実施の形態では、直列接続される昇圧回路ＢＣの数は、２つであるものとして説明した。しかし直列接続される昇圧回路ＢＣの数は、必要に応じて３以上の数とすることができる。また、一つの昇圧回路群Ｇに設けられる直列接続される昇圧回路ＢＣの組も、必要に応じて３以上の数とすることができる。そして、上記実施の形態では、２値記憶方式（１ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、４値記憶方式、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【符号の説明】
【００６６】
１・・・メモリセルアレイ、  ２・・・センスアンプ回路、  ３・・・ロウデコーダ、  ４・・・コントローラ、  ５・・・入出力バッファ、  ６・・・ＲＯＭフューズ、  ７・・・電圧生成回路、  １０・・・ＮＡＮＤセルユニット、  ２１・・・ＮＡＮＤ型フラッシュメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
2013114711.tif 000019
【図１３Ｂ】
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