(57)【特許請求の範囲】
【請求項１】
予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データを多重して伝送するデータ多重化回路であって、指定された前記データ長を示すデータ長パラメータを保持するパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタと、このシフト動作に応答して前記被伝送データに含まれている可変長データを順次出力するマルチプレクサとを含み、このマルチプレクサから順次出力される可変長データを多重して伝送するようにしたことを特徴とするデータ多重化回路。
【請求項２】
前記パラメータレジスタには複数のデータ長パラメータが保持されており、これら複数のデータ長パラメータを前記シフトレジスタの出力に応じて順次出力するセレクタを更に含むことを特徴とする請求項１記載のデータ多重化回路。
【請求項３】
前記シフトレジスタは、前記データ長カウンタのキャリ出力を入力クロックとして動作することを特徴とする請求項１又は２記載のデータ多重化回路。
【請求項４】
前記データ長カウンタは、そのキャリ出力に応答してカウント値がロードされることを特徴とする請求項１〜３のいずれかに記載のデータ多重化回路。
【請求項５】
前記被伝送データは、前記可変長データの他に、データ長が固定されている固定長データをも含むことを特徴とする請求項１〜４のいずれかに記載のデータ多重化回路。
【請求項６】
前記固定長データは、前記可変長データ夫々の情報量を示していることを特徴とする請求項５記載のデータ多重化回路。
【請求項７】
前記パラメータレジスタに保持されるデータ長パラメータの情報量が該パラメータレジスタのデータ保持容量よりも小であるとき該データ長パラメータが保持されていない前記パラメータレジスタの部分によるデータ長の指定を抑止する手段を更に含むことを特徴とする請求項１〜６のいずれかに記載のデータ多重化回路。
【請求項８】
予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であって、前記多重データのヘッダの内容に応じて前記データ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、前記シフトレジスタのシフト動作に応答して前記多重データを分離することを特徴とするデータ分離回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ多重化回路及びデータ分離回路に関し、特にディジタル通信装置に用いられるデータ多重化回路及びデータ分離回路におけるタイミング生成に関する。
【０００２】
【従来の技術】
一定の規則をもって整数バイトずつデータ長が変化する可変長データを所定のフレームに多重して伝送する場合には、その可変長データのデータ長を定義しておく必要がある。この場合、データ長を示すデータ長パラメータを、パラメータレジスタ内に予め設定しておく。そして、この設定したパラメータによってデータ長が決定された可変長データが多重化されて出力されることになる。
【０００３】
いま、ある特定の周期を持つフレーム内に、フレームパルスを基準に整数バイト長の固定長データＡ，Ｂと、一定の規則をもって整数バイトずつデータ長が変化する可変長データＣ，Ｄとを多重する場合を考える。この従来の回路について図４を参照して説明する。
【０００４】
同図において、可変長データＤを除くデータは、Ａ0 〜Ａn+2 のアドレスを持つパラメータレジスタ５５内に格納されている。そして、パラメータレジスタ５５のアドレスＡ0 （１バイト）には固定長データＡ、アドレスＡ1 〜Ａn （ｎバイト）には可変長データＣ、アドレスＡn+1 〜Ａn+2 （２バイト）には固定長データＢの格納領域が夫々存在するものとする。なお、同図中のアルファベットＣ，Ｄは、夫々データＣ，Ｄを多重処理するための機能の一部であることを示すものとする。
【０００５】
パラメータレジスタ５５からは、対応するバス２０５、１０６−１〜１０６−ｎ、２０７に固定長データＡ、可変長データＣ、固定長データＢが出力されているものとする。バス１０６−２〜１０６−ｎは、対応するＯＲ回路１４−２〜１４−ｎに入力されることによって論理和がとられ、この論理和出力１１３−２〜１１３−ｎが対応するＡＮＤ回路１５−２〜１５−ｎに入力されている。ＡＮＤ回路１５−２〜１５−ｎの出力１１７−２〜１１７−ｎによって、対応するセットリセット回路１２−２〜１２−ｎがセット状態になる。セットリセット回路１２−１〜１２−ｎの各出力１１８−１〜１１８−ｎは、後述するように多重タイミングゲート信号２１４−１〜２１４−ｎとして出力される。
【０００６】
また、バス２０５、１０６−１〜１０６−ｎの各内容は、対応するロード値変換回路６２、１０−１〜１０−ｎに入力されて対応するデータ長カウンタ５３、４−１〜４−ｎへのロード値２１１，１１２−１〜１１２−ｎに変換される。なお、バス２０７の内容によってセレクタ５９が制御され、アドレスカウンタ５２の出力２０４が選択されてセレクトデータバス２０８に出力される。セットリセット回路６１の出力であるイネーブル信号２１３はデータ長カウンタ５３に与えられる。
【０００７】
また、パラメータレジスタ５５は、１／８クロックでカウントアップするアドレスカウンタ５２によってアドレスＡ0 から順次アドレスを指示されるものとする。この指示されたアドレスに格納されている固定長データＡ，Ｂと可変長データＣとは順次読出され、クロック２０１が入力されるパラレルシリアルレジスタ５６によってシリアルデータ化されてパラメータ多重データ２２２となる。なお、同図中のタイミング発生器５１は、クロック２０１及びフレームパルス２０２を基に、クロック２０１を８分周した１／８クロック２０３を発生させるものである。
【０００８】
このとき、可変長データＣの格納されている最終アドレスは、固定長データＡの設定値からＡk と予めわかっている。このため、バス２０５に出力される固定長データＡとアドレスカウンタ５２からの出力２０４を比較器５８で比較する。この比較の結果、一致信号２０９を得ると、ＯＲ回路６４からロードイネーブル信号２１０が出力され、ロード値変換回路６８から出力されるアドレスＡn+1 がロード値２２３としてアドレスカウンタ５２にロードされる。これにより、アドレスカウンタ５２の指示するアドレスは固定長データＢの格納されているアドレスＡn+1 にジャンプする。
【０００９】
アドレスＡn+2 のデータを多重した後、データ長カウンタ５３のキャリ２１２をセットリセット回路１２−１のセット側に入力し、データ長カウンタ４−１のキャリ１１６−１をリセット側に入力することで可変長データＤ1 用の多重タイミングゲート信号２１４−１を生成する。一方で、データ長カウンタ４−１のキャリ１１６−１は次段のセットリセット回路１２−２のセット側に入力されて、可変長データＤ2 用の多重タイミングゲート信号２１４−２を生成する。
【００１０】
ただし、可変長データＣ以降の設定は行われない場合がある。この場合、設定値は「１」以上であるため、各可変長データＣの設定値の有無はＯＲ回路１４−２〜１４−ｎで判断できる。この判断の結果、設定値が存在しない場合にはＡＮＤ回路１５−２〜１５−ｎによって前段のデータ長カウンタＤk-1 （ｋ＝１〜ｎ）からのキャリ１１６−（ｋ−１）のセットリセット回路１２−ｋへの入力を禁止して、データ長カウンタＤk 以降をディセーブル状態にする。
【００１１】
次に、データ多重化回路を含むデータ多重化システムの構成例を示す図５を参照すると、図４の回路１００によって生成されるパラメータ多重データ２２２は、マルチプレクサ（ＭＵＸ）５００に入力される。一方、回路１００から出力される多重タイミングゲート信号２１４−１〜２１４−ｎは、対応するＡＮＤ回路５０１−１〜５０１−ｎに入力され、ｎビットのシリアルデータとの論理積がとられる。そして、この論理積出力がＡＮＤ回路５０１を介してデータＤとしてマルチプレクサ５００に入力され、多重データとして出力される。なお、ＡＮＤ回路５０１及び５０１−１〜５０１−ｎによってマルチプレクサ回路が形成されることになる。
【００１２】
【発明が解決しようとする課題】
上述したように従来の回路では、可変長データＤ1 〜Ｄk に対応するｋ個の多重タイミングゲート信号２１４−１〜２１４−ｋは、主にデータ長カウンタＤk とセット−リセット回路Ｄk とロード値変換回路Ｄk で構成される回路によって個別に生成されている。このため、同様の構成で同様の機能をする回路が複数組必要となっていた。また、パラメータレジスタ内に格納されている可変長データＣを格納領域のビット数分のバス信号で引き出しているため、このデータ格納領域の大きさに比例したバス信号線が必要であった。
【００１３】
このような従来の回路構成では、多重データ（ここでは可変長データＣ1 〜Ｃk ）の情報量に伴って多重タイミング生成回路の構成要素を増減させる必要があり、柔軟性を持ち合わせていないという欠点がある。
【００１４】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は多重データの情報量に対して柔軟な回路構成を実現できるデータ多重化回路及びデータ分離回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明によるデータ多重化回路は、予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データを多重して伝送するデータ多重化回路であって、指定された前記データ長を示すデータ長パラメータを保持するパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタと、このシフト動作に応答して前記被伝送データに含まれている可変長データを順次出力するマルチプレクサとを含み、このマルチプレクサから順次出力される可変長データを多重して伝送するようにしたことを特徴とする。また、前記パラメータレジスタには複数のデータ長パラメータが保持されており、これら複数のデータ長パラメータを前記シフトレジスタの出力に応じて順次出力するセレクタを更に含むことを特徴とする。前記シフトレジスタは、前記データ長カウンタのキャリ出力を入力クロックとして動作することを特徴とする。前記データ長カウンタは、そのキャリ出力に応答してカウント値がロードされることを特徴とする。
【００１６】
また、本発明によるデータ分離回路は、予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であって、前記多重データのヘッダの内容に応じて前記データ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、前記シフトレジスタのシフト動作に応答して前記多重データを分離することを特徴とする。
【００１７】
要するに本回路は、従来複数組設けなければならなかった回路を、シフトレジスタのシフト動作を利用することで単数設けるだけで済み、多重データの情報量に対して柔軟な回路構成を実現できるのである。
【００１８】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１９】
図１は本発明によるデータ多重化回路の実施の一形態を示すブロック図である。同図において、図４と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。本回路においては、情報量が一定の固定長データＡ，Ｂと、情報量が固定長データＡによって変化する可変長データＣと、情報量が可変長データＣによって変化する可変長データＤを、ある特定の周期を持つフレーム内に多重する場合に用いる回路である。この場合、本回路は、フレーム先頭を示すフレームパルスを基準に固定長データＡ、可変長データＣ、固定長データＢ、可変長データＤの順に多重する場合に、各々のデータの多重タイミング信号を生成するのである。なお、このように固定長データと可変長データとが混在している場合に限らず、少なくとも可変長データを多重する場合に本回路を用いることができる。
【００２０】
ここで、固定長データＡで設定した値は、可変長データＣの情報量、また、可変長データＣで設定した値は可変長データＤの情報量をそれぞれ決定しているデータである。いま仮に固定長データＡでｋ（１≦ｋ≦ｎ）を設定した場合には、可変長データＣのデータ長はｋバイトとなる。更に可変長データＣのアドレスＡ1 〜Ａk にそれぞれｍ1 〜ｍk を設定した場合には、可変長データＤのデータ長は（ｍ1 ＋ｍ2 ＋…＋ｍk ）バイトとなる。
【００２１】
図１に示されているように、本発明回路は以下に述べるブロック１００Ａとブロック１００Ｂの２回路で構成されている。
【００２２】
まず、ブロック１００Ａは、パラメータデータ多重化回路としての機能を有している。すなわちブロック１００Ａは、フレームパルス２０２を基準にクロック２０１から１／８クロック２０３を発生させるタイミング発生器５１と、１／８クロック２０３によりパラメータレジスタの指示アドレスである出力２０４を出力するアドレスカウンタ５２と、パラメータレジスタの指示アドレスを固定長データＢの格納アドレスにジャンプさせるための比較器５８と、指示されたアドレスに格納されている固定長データＡ，Ｂ，可変長データＣを１／８クロック２０３でパラレルロードしてクロック２０１によってシリアルデータ化するパラレルシリアルレジスタ５６とを含んで構成されている。このブロック１００Ａは、図４の場合と同様な構成である。
【００２３】
次に、ブロック１００Ｂは、多重タイミングゲート生成回路としての機能を有している。すなわちブロック１００Ｂは、固定長データＡの設定値から可変長データＤの先頭多重タイミングを発生させるデータ長カウンタ５３と、データ長カウンタ５３のイネーブル信号２１３をつくり出すセットリセット回路６１と、可変長データＤの先頭多重タイミングから各多重タイミングゲートを生成するシフトレジスタ５７と、シフトレジスタ５７が指示したアドレスの可変長データＣ（可変長データＤの情報量を決定しているデータ）を読出すセレクタ６０とを含んで構成されている。このブロック１００Ｂは、図４の場合と異なり、シフトレジスタ５７を設け、そのシフト動作に応答して被伝送データに含まれている可変長データを順次出力する構成なので、ロード値変換回路６３及びデータ長カウンタ５４を１組だけ設ければ足り、回路構成が簡単になる。これにより、ハードウェア量を図４の場合よりも削減できる。さらに、パラメータレジスタ５５内に設定するパラメータを変更することによって、多重データの情報量に対して柔軟な回路構成を実現できるのである。
【００２４】
図１に示されているように、可変長データＤ1 〜Ｄk の多重タイミング信号２１４−１〜２１４−ｎは連続している。このため、各多重タイミング信号の生成を同時に行う必要がない。よって、次のような方式で各多重タイミングを生成することができる。
【００２５】
すなわち、データ長カウンタ５４から出力されるキャリ２１８によって可変長データＤ1 の多重先頭タイミングが与えられると、パラメータレジスタ５５のアドレスＡ1 に格納されている可変長データＣ1 が読出され、データ長カウンタ５４によって可変長データＤ1 の多重タイミング信号の最後尾が出力される。このタイミングは、次の可変長データＤ2 の多重先頭タイミングでもある。このとき、パラメータレジスタ５５では可変長データＣ2 が読出される。以下同様に、順次多重タイミングの先頭と最後尾とを出力し、シフトレジスタ５７でゲート信号を生成する。
【００２６】
本回路の動作について詳細に説明する。なお、同図中のアルファベットＣ，Ｄは、夫々データＣ，Ｄを多重処理するための構成要素の一部であることを示している。
【００２７】
まず、多重される被伝送データは全てバイト単位で扱うため、フレームパルス２０２を基準にタイミング発生器５１によって１／８クロック２０３を発生させる。
【００２８】
アドレスカウンタ５２は、１／８クロック２０３でカウントアップするカウンタである。このアドレスカウンタ５２には、フレームパルス２０２の入力、又はアドレスカウンタ出力バスへの出力２０４と固定長データＡ出力バスへの出力２０５とが一致した時に比較器５８から出力される一致信号２０９の入力に応答してロード値変換回路６８から出力されるロード値２２３がロードされる。このとき、ロード値変換回路６８は、ロード信号がフレームパルス２０２のときにはＡ0 を、また一致信号２０９のときにはＡn+1 をアドレスカウンタ５２にロードする。
【００２９】
固定長データＡで設定されたｋは、可変長データＣのデータ長ｋ（バイト）に相当するので、一致信号２０９の出力タイミングでＡn+1 のロードを行うのは、アドレスカウンタ５２がアドレスＡk を出力した後、Ａn+1 にアドレスをジャンプさせるためである。このパラメータが保持されていない部分のアドレス（アドレスＡk+1 〜Ａn ）をジャンプさせることによって、パラメータレジスタ５５のアドレスＡk+1 〜Ａn によるデータ長の指定を抑止する。これにより、データの空白部分が多重されるのを防止し、データ伝送効率を低下させることはないのである。
【００３０】
セレクタ５９は、アドレスカウンタ出力バスへの出力２０４によって、アドレスＡ0 から指示されたアドレスのパラメータを１バイト毎に読出す。読出されたパラメータは、セレクトデータバス２０８に送出され、パラレルシリアルレジスタ５６によって１／８クロック２０３のタイミングでパラレルロードされる。そして、パラレルシリアルレジスタ５６は、クロック２０１のタイミングでパラメータ多重データ２２２としてシリアルデータに変換する。
【００３１】
データ長カウンタ５３は、フレームパルス２０２から固定長データＢまでのデータ長をカウントするものである。そして、そのキャリ２１２は、シフトレジスタ５７には可変長データＤの先頭多重タイミングとして、さらにＯＲ回路６６を介して初回のクロックとして入力される。またキャリ２１２は、データ長カウンタ５４にはＯＲ回路６６を介してロード信号として入力される。
【００３２】
シフトレジスタ出力バスに出力される多重タイミング信号２１４−１〜２１４−ｎは可変長データＣのセレクト信号となっており、アドレスＡk に格納されているパラメータ２０６はセレクタ６０によって読出される。ここで、読出された可変長データ出力バスへの出力２１５は、ロード値変換回路６３でロード値２１６に変換されてデータ長カウンタ５４に入力される。
【００３３】
データ長カウンタ５４では、可変長データＣk に設定された値から可変長データＤk のデータ長ｍk をカウントし、自身にロード信号を与えると同時にシフトレジスタ５７にクロックを与える。各多重タイミングゲート信号は、こうして与えられた多重タイミングの先頭のタイミング及び最後尾のタイミングから順次生成される。
【００３４】
ただし、先述したように、可変長データＣ2 以降の設定は行われない場合があり、設定値は１以上であるため、セレクタ６０で読出された可変長データＣの設定値の有無はＯＲ回路６５の出力であるキャリ許可信号２１７で判断できる。この判断の結果、設定値が存在しない場合には、ＡＮＤ回路６７によってキャリ２１８の出力を抑止する。これにより、シフトレジスタ５７へのクロックの入力とデータ長カウンタ５４へのロード信号の入力を抑止する。
【００３５】
ここで、図２のタイムチャートを参照して図１の回路の動作について説明する。同図には、多重後のフレーム構成に対応して、クロック２０１、１／８クロック２０３、フレームパルス２０２、アドレスカウンタ５２の出力２０４、各多重タイミング信号２１２、２１４−１〜２１４−ｋが示されている。なお、図２においては、図１中の信号と同一の信号には同じ符号が付されている。
【００３６】
同図において、固定長データＡで設定した値は、可変長データＣの情報量、また、可変長データＣで設定した値は可変長データＤの情報量を夫々決定している。仮に固定長データＡでｋを設定した場合には、可変長データＣのデータ長はｋバイトとなる。更に可変長データＣのアドレスＡ1 〜Ａk に夫々ｍ1 〜ｍk を設定した場合には、可変長データＤのデータ長はｔ＝１〜ｋによるΣｍt ＝ｍ1 ＋ｍ2 ＋…＋ｍk バイトとなる。
【００３７】
クロック２０１とフレームパルス２０２とを基に生成した１／８クロック２０３の遷移タイミングでアドレスカウンタの出力２０４が順に変化する。そして、この出力２０４の送出後、先頭多重タイミング信号２１２が送出され、この送出と同時に多重タイミング信号２１４−１が送出される。そして、この多重タイミング信号２１４−１はデータ長に対応する期間送出される。この多重タイミング信号２１４−１の送出が終了すると、次の多重タイミング信号２１４−２が送出される。同様に、多重タイミング信号２１４−３、…、２１４−ｋが順に送出される。この間、キャリ許可信号２１７はデータ長カウンタ５４のキャリ２１８の出力を許可し続けるが、多重タイミング信号２１４−ｋを送出した直後、ＯＲ回路６５はパラメータレジスタ５５内のアドレスＡk+1 に設定値が無い旨の判断を下す。それと同時に、データ長カウンタ５４のキャリ２１８はＡＮＤ回路６７によってインヒビットされる。その結果として、多重タイミング信号２１４−（ｋ＋１）〜２１４−ｎは送出されなくなり、データの空白部分が多重されなくなる。これら多重タイミング信号２１４−１〜２１４−ｋが送出されると、従来と同様に、マルチプレクサによってデータの多重が行われて送出される。つまり、先述した図５中の回路１００の代わりに、図１の回路１００を用いれば、データを多重することができるのである。しかも、この場合、上述したようにデータ長カウンタ等が単数で済み、ハードウェア量が小さくなるのである。
【００３８】
ところで本回路は、データ多重回路のみならず、データ分離回路にも適用することができる。つまり、主局及び従局からなるデータ伝送システムにおいて、主局側にデータ多重回路を設けた場合に、従局側に設けられるデータ分離回路に本回路を適用することができる。このことについて図３をも参照して説明する。図３においては、他の図と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。
【００３９】
まず、フレーム内に多重されるデータＡ，Ｂ，Ｃを、そのフレーム内のデータＤの多重情報を持つヘッダと考える。図１の回路を通信装置の主局側に、図３の回路を従局側に設け、主局側のパラメータレジスタにヘッダの設定をしておけば、従局側は受信データ中からヘッダの内容を分離できる。そして、セレクタ８５を制御してその出力３０７をパラメータレジスタ５５内に設定することができる。このパラメータレジスタ５５に格納されたヘッダ情報とシリアルデータ３０３とを対応するＡＮＤ回路８８−１〜８８−ｋに入力し、これらＡＮＤ回路から多重タイミングゲート信号３１１−１〜３１１−ｋを再生すれば、フレーム内の目的のタイムスロットに多重されているデータＤ1 〜Ｄk を抽出することができるのである。
【００４０】
以下、図３を参照してデータ分離回路としての動作について説明する。入力されたシリアルデータ３０３は、１／８クロック２０３のタイミングで、シリアルパラレルレジスタ５６においてシリアル−パラレル変換され、アドレスカウンタ５２によって指示されたパラメータレジスタ５５のアドレスに書込まれる。
【００４１】
パラメータレジスタ５５内にデータＡ，Ｂ，Ｃが設定されると、図１中のブロック１００Ｂに相当するブロック１００Ｂによって、多重時と同様にデータＤk のタイミングゲート信号が順次生成される。
【００４２】
このように、ある特定のタイムスロットのデータＤk を取出すときに、そのタイムスロットに相当するタイミングゲート信号を使って分離する回路にも本回路を適用できるのである。
【００４３】
要するに、本データ分離回路は、予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であり、多重データのヘッダの内容に応じてデータ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、シフトレジスタのシフト動作に応答して多重データを分離しているのである。この場合、ブロック１００Ｂの内部構成は、図１の場合と同様であるので、多重データの情報量に対して柔軟な回路構成を実現できるのである。
【００４４】
以上のように、データ長カウンタ回路と、シフトレジスタと、セレクタとを主な構成要素に持つ１組の多重タイミング生成回路によって複数の多重タイミングゲートを生成するので、パラメータレジスタ内のデータの格納領域の大きさに関わらず回路構成を変更する必要はないのである。また、不必要な多重タイミングゲートを生成する回路を持たないので、回路の小規模化や簡略化が図れるのである。
【００４５】
本回路によって多重化されたデータは、そのフレーム内のデータの多重情報なので、この情報を元に多重あるいは分離したいデータのタイムスロットに多重タイミングゲート信号を再生すれば、フレーム内の目的のデータを容易に多重分離することができるのである。このように、通信装置の主局及び従局に本回路を用いた場合、従局側のパラメータ設定がなされていなくても、主局側で設定したパラメータを元にデータを引込むことができるのである。
【００４６】
【発明の効果】
以上説明したように本発明は、データ長カウンタ回路やシフトレジスタ等を主な構成要素に持つ１組の多重タイミング生成回路によって複数の多重タイミングゲート信号を生成することにより、パラメータレジスタ内のデータの格納領域の大きさに関わらず回路構成を変更する必要はなく、多重データの情報量に対して柔軟な回路構成を実現できるという効果がある。また、不必要な多重タイミングゲートを生成する回路を持たないので、回路の小規模化や簡略化が図れるという効果がある。
【００４７】
という効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態によるデータ多重化回路の構成を示すブロック図である。
【図２】図１の各部の動作を示すタイムチャートである。
【図３】図１の回路を主局としたデータ伝送システムの従局側のデータ分離回路の構成例を示すブロック図である。
【図４】従来のデータ多重化回路の構成を示すブロック図である。
【図５】データ多重化回路を含むデータ多重化システムの構成例を示すブロック図である。
【符号の説明】
５１  タイミング発生器
５２  アドレスカウンタ
５３，５４  データ長カウンタ
５５  パラメータレジスタ
５６  パラレルシリアルレジスタ
５７  シフトレジスタ
５８  比較器
５９，６０  セレクタ
６１  セットリセット回路
６２，６３  ロード値変換回路
６４〜６６  ＯＲ回路
６７  ＡＮＤ回路
６８  ロード値変換回路
【図１】
0004018827.tif 000002
【図２】
0004018827.tif 000003
【図３】
0004018827.tif 000004
【図４】
0004018827.tif 000005
【図５】
0004018827.tif 000006