(57)【要約】【課題】バーンイン時に高温で高電源電圧を印加すると消費電流が大きくなり過ぎる不具合を防止することのできる半導体装置及び半導体装置の生産方法を提供する。【解決手段】差動回路と、差動回路に電源を供給する電源回路と、を備え、バーンインモード信号と差動回路の活性化制御信号との論理に基づいて、前記電源回路が前記差動回路に供給する電流を制御する。【選択図】図１
2013149338.tif 000002
【特許請求の範囲】
【請求項１】
差動回路と、
前記差動回路に電源を供給する電源回路と、
を備え、
バーンインモード信号と前記差動回路の活性化制御信号との論理に基づいて、前記電源回路が前記差動回路に供給する電流を制御することを特徴とする半導体装置。
【請求項２】
前記差動回路は、外部接続端子から入力した外部入力信号と基準電圧信号とが差動入力信号として入力し、前記活性化制御信号がアクティブレベルであるときに、前記外部入力信号の電圧レベルを前記基準電圧と比較し、その結果を出力信号として出力する差動型入力回路であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記外部入力信号を入力信号とするレシオ型入力回路と、
前記レシオ型入力回路の出力信号、又は、前記差動型入力回路の出力信号のいずれかを選択して出力する出力選択回路と、
をさらに備え、
前記出力選択回路が前記レシオ型入力回路の出力信号を選択するときに、前記電源回路が前記差動回路に供給する電流を停止するように制御することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記出力選択回路は、前記バーンインモード信号がアクティブであるときに前記レシオ型入力回路の出力信号を選択することを特徴とする請求項３記載の半導体装置。
【請求項５】
外部入力信号を基準電圧と比較して内部に取り込む差動型入力回路と、
テスト時に前記差動型入力回路に代えて前記外部入力信号を前記内部に取り込むレシオ型入力回路を含み、前記テスト時には前記差動型入力回路への電源供給を停止させるテスト回路と、
を備えることを特徴とする半導体装置。
【請求項６】
前記差動型入力回路に電源を供給する電源回路をさらに備え、
バーンインモード信号と前記差動回路の活性化制御信号との論理に基づいて、前記電源回路が前記差動型入力回路に供給する電流を制御し、
前記テスト回路は、テスト時に前記バーンインモード信号を活性化し、前記電源回路が前記差動型入力回路への電源供給を停止するように制御することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記バーンインモード信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記電源回路が前記差動型入力回路に供給する電流を停止するように制御することを特徴とする請求項２乃至４、６いずれか１項記載の半導体装置。
【請求項８】
前記バーンインモード信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記電源回路が前記差動型入力回路に電源電流を供給するように制御することを特徴とする請求項２乃至４、６、７いずれか１項記載の半導体装置。
【請求項９】
前記差動型入力回路は、
一方に前記外部入力信号が入力し、他方に前記基準電圧が入力する第１導電型トランジスタによる第１の差動対と、
前記第１の差動対の負荷となる第１の負荷回路と、
一方に前記外部入力信号が入力し、他方に前記基準電圧が入力する前記第１導電型とは逆導電型である第２導電型トランジスタによる第２の差動対と、
前記第２の差動対の負荷となる第２の負荷回路と、
を備えることを特徴とする請求項２乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記バーンインモード信号と、第１制御信号と、を入力し、前記バーンインモード信号と、前記第１制御信号と、が共にアクティブであるときに、前記電源回路が前記差動回路に供給する電流を制限する電流制限信号を生成する電流制限回路と、
をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記電源回路は、前記活性化制御信号がアクティブレベルであるときに前記差動回路に電源を供給し、前記活性化制御信号が非アクティブレベルであるときに前記差動回路に対する電源の供給を停止することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記電源回路は、前記活性化制御信号がアクティブレベルであるときに前記差動回路に電源を供給し、前記活性化制御信号が非アクティブレベルであるときに前記差動回路に対する電源の供給を停止することを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記電源回路は、
前記電流制限信号の論理レベルに係わらず前記活性化制御信号がアクティブであるときに前記差動回路に電源を供給し、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止する電源回路と、
前記電流制限信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記差動回路に電源を供給し、前記電流制限信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止する電源回路と、
を備えることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記電源回路は、
第１の電源に接続された第１、第２の電源回路と、
第２の電源に接続された第３、第４の電源回路と、
を備え、
前記第１の電源回路は、前記電流制限信号の論理レベルに係わらず前記活性化制御信号がアクティブであるときに前記第１の電源から前記差動回路に電源を供給し、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止し、
前記第２の電源回路は、前記電流制限信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記第１の電源から前記第１の電源回路と並列に前記差動回路に電源を供給し、前記電流制限信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止し、
前記第３の電源回路は、前記電流制限信号の論理レベルに係わらず前記活性化制御信号がアクティブであるときに前記第２の電源から前記差動回路に電源を供給し、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止し、
前記第４の電源回路は、前記電流制限信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記第２の電源から前記第３の電源回路と並列に前記差動回路に電源を供給し、前記電流制限信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止することを特徴とする請求項１２記載の半導体装置。
【請求項１５】
前記半導体装置は、不揮発性メモリと、前記不揮発性メモリの読み出し回路と、をさらに含み、
前記電流制限回路は、
前記読み出し回路により読み出した前記不揮発性メモリの論理と、テストモード信号と、を組み合わせて前記第１制御信号を生成する第１の組み合わせ論理回路と、
前記第１制御信号と、バーンインモード信号と、から前記電流制限信号を生成する第２の組み合わせ論理回路と、
を備えることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記電流制限回路は、前記電流制限信号と前記活性化制御信号とを組み合わせて前記第２及び第４の電源回路の導通／非導通を制御する第３の組み合わせ論理回路をさらに含み、
第１及び第３の電源回路は、それぞれ前記活性化制御信号により導通／非導通が制御される電源トランジスタを備え、
前記第２及び第４の電源回路は、それぞれ前記第３の組み合わせ論理回路の出力により導通／非導通が制御される電源トランジスタを備えることを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１７】
第１及び第３の電源回路は、それぞれ前記活性化制御信号により導通／非導通が制御される電源トランジスタを備え、
第２及び第４の電源回路は、それぞれ、前記活性化制御信号により導通／非導通が制御される第１の電源トランジスタと、前記第１の電源トランジスタと電流路が直列に接続され、前記電流制限信号により導通／非導通が制御される第２の電源トランジスタと、を備え、前記第１及び第２の電源トランジスタが共に導通に制御されたときに、それぞれ第１及び第２の電源から前記差動回路に電源を供給することを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１８】
前記差動回路は、
前記第３及び第４の電源回路に接続され、差動入力の一方に基準電圧が入力され、差動入力の他方に入力信号が接続された第１の差動対と、
前記第１の差動対と、前記第１及び第２の電源回路と、の間に接続された第１の負荷回路と、
を備え、
前記第１の差動対と前記第１の負荷回路との接続点から出力信号が取り出されていることを特徴とする請求項１４乃至１７いずれか１項記載の半導体装置。
【請求項１９】
前記差動回路は、
前記第１及び第２の電源回路に接続され、差動入力の一方に前記基準電圧が入力され、差動入力の他方に前記入力信号が接続された第２の差動対と、
前記第２の差動対と、前記第３及び第４の電源回路と、の間に接続された第２の負荷回路と、
をさらに備え、
前記第２の差動対と前記第２の負荷回路との一対の接続点は、前記第１の差動対及び前記第１の負荷回路にもそれぞれ接続されていることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記差動回路は、外部接続端子から入力した外部入力信号が前記入力信号として接続され、前記活性化制御信号がアクティブレベルであるときに、前記外部入力信号の電圧レベルを前記基準電圧と比較し、その結果を前記出力信号として出力することを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記半導体装置は、前記出力信号によって出力電圧が制御される定電圧電源回路をさらに含み、
前記定電圧電源回路の出力電圧が前記入力信号として前記差動入力の他方に帰還接続されていることを特徴とする請求項１８記載の半導体装置。
【請求項２２】
前記半導体装置は、
それぞれ前記差動回路である第１及び第２の差動回路と、
前記第１の差動回路に対応して設けられ、前記第１の差動回路に対応する前記活性化制御信号である第１の活性化制御信号により前記第１の差動回路に対する電源の供給／停止が制御される前記第１乃至第４の電源回路と、
前記第２の差動回路に対応して設けられ、前記第２の差動回路に対応する前記活性化制御信号である第２の活性化制御信号により前記第２の差動回路に対する電源の供給／停止が制御される前記第１乃至第４の電源回路と、
前記第２の差動回路によって出力電圧が制御され、当該出力電圧が前記入力信号として前記第２の差動回路の前記差動入力の他方に帰還接続された定電圧電源回路と、
を備え、
前記第１の差動回路は、外部接続端子から入力した外部入力信号が前記入力信号として接続され、前記第１の活性化制御信号がアクティブレベルであるときに、前記外部入力信号の電圧レベルを前記基準電圧と比較し、その結果を前記出力信号として出力することを特徴とする請求項１８記載の半導体装置。
【請求項２３】
前記第１の差動回路は、
対応する前記第１及び第２の電源回路に接続され、差動入力の一方に前記基準電圧が入力され、差動入力の他方に前記外部入力信号が接続された第２の差動対と、
前記第２の差動対と、前記第３及び第４の電源回路と、の間に接続された第２の負荷回路と、
をさらに備え、
前記第２の差動対と前記第２の負荷回路との一対の接続点は、前記第１の差動対及び前記第１の負荷回路にもそれぞれ接続されていることを特徴とする請求項２２記載の半導体装置。
【請求項２４】
複数の前記外部接続端子と、
前記複数の外部接続端子にそれぞれ対応して設けられた複数の前記差動回路と、
を備えることを特徴とする請求項１９、２１又は２２記載の半導体装置。
【請求項２５】
前記半導体装置は、同期式半導体記憶装置であり、前記外部接続端子が、アドレス／コマンド入力端子であり、前記定電圧回路が内部回路の定電圧電源回路であることを特徴とする請求項２２乃至２４いずれか１項記載の半導体装置。
【請求項２６】
差動回路を備えた半導体装置の生産方法であって、
バーンインを行う前の前記半導体装置について消費電流が大きい方にばらついているか否かをテストし、消費電流が大きい方にばらついていた場合は、当該半導体装置の消費電流が大きい方にばらついていることを記録するステップと、
前記記録を参照し、当該半導体装置の消費電流が大きい方にばらついていることが確認できた場合は、前記差動回路に流れる電流を制限してバーンインを行うステップと、
を備えることを特徴とする半導体装置の生産方法。
【請求項２７】
前記半導体装置はさらに不揮発性メモリを備え、前記記録するステップは、前記半導体装置のテスト工程において、当該半導体装置の消費電流が大きい方にばらついていた場合に、前記不揮発性メモリに記憶し、
前記バーンイン時には、前記不揮発性メモリの内容を読み取ることにより前記記録を参照することを特徴とする請求項２６記載の半導体装置の生産方法。
【請求項２８】
前記不揮発性メモリがヒューズであり、前記半導体装置のテスト工程において、当該半導体装置の消費電流が大きい方にばらついていた場合に、前記ヒューズを切断し、
前記バーンイン時には、前記ヒューズの状態を読み取ることにより前記記録を参照することを特徴とする請求項２７記載の半導体装置の生産方法。
【請求項２９】
前記半導体装置は、リングオシレータをさらに備え、
前記記録するステップにおいて、前記リングオシレータの発振周期をテストし、前記リングオシレータの発振周期が早い方にばらついていた場合に前記消費電流が多い方にばらついていると判断することを特徴とする請求項２６乃至２８いずれか１項記載の半導体装置の生産方法。
【請求項３０】
前記半導体装置が請求項１、２、１０乃至２５いずれか１項記載の半導体装置であることを特徴とする請求項２６乃至２９いずれか１項記載の半導体装置の生産方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の生産方法に関する。特に、バーンイン時の消費電力を抑制する機能を備えた半導体装置及びその生産方法に関する。
【背景技術】
【０００２】
半導体装置の故障は、使用開始からの期間に応じて、使用開始直後に発生する初期故障が多発する初期故障期間、初期故障の発生が落ち着いた後に偶発的な原因により故障が生じる偶発故障期間、長期間半導体装置を使用し続けた後に製品の寿命が尽きたことによって発生する摩耗故障が多発する摩耗故障期間がある。縦軸を故障発生率、横軸を時間に取ってグラフ化すると、初期故障期間は故障発生率が高く、偶発故障期間に入ると故障発生率が低くなり、摩耗故障期間に入ると再び故障発生率が高くなるいわゆるバスタブ曲線を描くことが知られている。
【０００３】
従って半導体装置の故障発生率を低くするためには、使用開始前に初期故障をスクリーニングにより除去すると、摩耗故障期間に入るまで故障発生率を低くできる。半導体製品の最終生産工程において、初期故障をスクリーニングにより除去する工程としてバーンインが行われる。このバーンインは、半導体装置の選別工程において、一応良品と判定された製品について、高電源電圧、高温の環境下において、半導体装置の実使用上の動作にできるだけ近い状態で半導体装置を動作させ、スクリーニング、エイジングを行う半導体装置の最終生産工程である。このバーンインの後、再度選別試験を行うことにより初期故障が除去され、初期故障を含まない最終製品を出荷することができる。
【０００４】
バーンインは、スクリーニングの加速化のため、高電源電圧、高温の環境下で行われるが、電源電圧、温度はいずれも高いほうがスクリーニングの加速化には、効果がある。一方、電源電圧や温度が高すぎると半導体装置を破壊することになる。従って、半導体装置のバーンインは、半導体装置を破壊しない範囲で、できるだけ高電源電圧、高温の環境下で行われる。
【０００５】
上記のようにバーンインは、高電源電圧、高温で行われるので、半導体装置の消費電力が通常の使用条件より増加する問題があることが知られている。特許文献１には、このバーンイン時に増加する消費電力を低減することが可能な半導体記憶装置（ＤＲＡＭ）が記載されている。特許文献１では、センスアンプの差動回路に用いられるＰＭＯＳトランジスタとＮＭＯＳトランジスタについて、ＰＭＯＳトランジスタの基板電圧を通常時よりバーンイン時に高くするとともに、ＮＭＯＳトランジスタの基板電圧を通常時よりバーンイン時に低くすることにより、ターンオフ状態におけるリーク電流を低減することが記載されている。なお、特許文献１には、バーンイン工程において、差動回路が動作状態にあるときの消費電流の低減については、記載されていない。
【０００６】
また、特許文献２は、バーンインに直接関係するものではないが、ＤＤＲ仕様の半導体記憶装置などで、高速に外部端子から入力されるコマンド／アドレスを取り込む差動型の入力初段回路が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２２７７１０号公報
【特許文献２】特開２００９−１０４６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明によって与えられたものである。特許文献１に記載されているオフリーク電流以外に、高電源電圧、高温の環境下でバーンインを行うと、動作時の差動回路に流れる消費電流も増加する。入力信号が変化したときのみ消費電流が流れる一般のＣＭＯＳ論理回路に比べて、差動回路は入力信号が変化しない場合にも常時バイアス電流を流す必要がある。そのバイアス電流の大きさは、差動回路に要求される応答速度等の性能に依存する。特に、入力信号のレベル変化に対して高速に応答する必要がある回路や、低い出力インピーダンスが要求される差動回路では常時流さなければならないバイアス電流も増加する。また、半導体装置の製造条件のばらつきによって、通常使用状態においても消費電流が多い方にばらついている半導体装置は、バーンインのときに差動回路に流れる消費電流が大幅に増加し、同時にバーンインを行う他の半導体装置のバーンインの障害になる場合もある。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、差動回路と、前記差動回路に電源を供給する電源回路と、を備え、バーンインモード信号と前記差動回路の活性化制御信号との論理に基づいて、前記電源回路が前記差動回路に供給する電流を制御する半導体装置が提供される。
【００１０】
本発明の第２の視点によれば、外部入力信号を基準電圧と比較して内部に取り込む差動型入力回路と、テスト時に前記差動型入力回路に代えて前記外部入力信号を前記内部に取り込むレシオ型入力回路を含み、前記テスト時には前記差動型入力回路への電源供給を停止させるテスト回路と、を備える半導体装置が提供される。
【００１１】
本発明の第３の視点によれば、差動回路を備えた半導体装置の生産方法であって、バーンインを行う前の前記半導体装置について消費電流が大きい方にばらついているか否かをテストし、消費電流が大きい方にばらついていた場合は、当該半導体装置の消費電流が大きい方にばらついていることを記録するステップと、前記記録を参照し、当該半導体装置の消費電流が大きい方にばらついていることが確認できた場合は、前記差動回路に流れる電流を制限してバーンインを行うステップと、を備える半導体装置の生産方法が提供される。
【発明の効果】
【００１２】
本発明の第１、第２の視点によれば、バーンイン時に電源回路から差動回路に供給する電流を制限することができる。従って、バーンイン時に半導体装置に過大な消費電流が流れることを制限することができる。
【００１３】
本発明の第３の視点によれば、差動回路を備えた半導体装置について、バーンイン前に消費電流が大きい方にばらついているか否かをテストし、消費電流が大きい方にばらついているものだけ差動回路に流れる電流を制限してバーンインを行うことができる。よって、過剰にバーンインが行われたり、バーンインが不足することがない。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による半導体装置におけるＱＣＲ型入力初段回路周辺の回路ブロック図である。
【図２】バーンイン装置に実装されるバーンインボートと半導体装置（ソケット）の様子を示す模式図である。
【図３】半導体装置ＡのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値とバーンイン装置における消費電流実測結果を示す図である。
【図４】従来のバーンインモードとノーマルモードにおける消費電流を示す図である。
【図５】特許文献２に記載されている従来のＱＣＲ型入力初段回路の回路ブロック図である。
【図６】第２の実施形態による半導体装置におけるＱＣＲ型入力初段回路周辺の回路ブロック図である。
【図７】第２の実施形態の変形例によるＱＣＲ型入力初段回路周辺の回路ブロック図である。
【図８】第３の実施形態による半導体装置における定電圧電源回路周辺の回路ブロック図である。
【図９】第４の実施形態による半導体装置における定電圧電源回路周辺の回路ブロック図である。
【図１０】従来のバーンインモードと、第１の実施形態によるバーンインモードと、ノーマルモードと、における消費電流の比較を示す図である。
【図１１】第５の実施形態による半導体装置全体のブロック図である。
【図１２】第６の実施形態による半導体装置の生産方法を示すフローチャートである。
【図１３】バーンインモード時の消費電流の分析結果を示す図である。
【図１４】第７の実施形態による半導体装置におけるＱＣＲ型入力初段回路周辺の回路ブロック図である。
【図１５】第８の実施形態による半導体装置における（ａ）ＱＣＲ型入力初段回路周辺の回路ブロック図と、（ｂ）そのクロックドインバータの内部回路図である。
【図１６】第９の実施形態による半導体装置全体のブロック図である。
【図１７】第９の実施形態において、コマンド入力端子に（ａ）図１４に示すＱＣＲ型入力初段回路を用いた場合のタイミングチャートと、（ｂ）図１５に示すＱＣＲ型入力初段回路を用いた場合のタイミングチャートである。
【図１８】従来のバーンインモードと、第９の実施形態によるバーンインモードと、ノーマルモードと、における消費電流の比較を示す図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態の概要について説明する。なお、概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
図１、図６〜図９、図１４に示すように、差動回路（２１、３１）と、差動回路に電源を供給する電源回路（ＭＰ１〜ＭＰ３、ＭＮ１〜ＭＮ３、ＭＰ２ａ、ＭＮ２ａ）と、を備え、バーンインモード信号（ＢＵＲＮ−ＩＮ）と差動回路の活性化制御信号（ＥＮ１Ｔ、ＥＮ１Ｎ、ＥＮ２Ｔ、ＥＮ２Ｎ、ＥＮＴ）との論理に基づいて、電源回路が差動回路に供給する電流を制御する。すなわち、活性化制御信号に基づいて、差動回路に供給する電流を制御するだけでなく、バーンイン時には、バーンインモード信号がアクティブになるので、差動回路に流れる電流をさらに制限することができる。
【００１７】
図１、図６〜図９に示すように、電流制限回路（５１、５２、５６）は、バーンインモード信号と第１制御信号ＣＮＴ１とを入力し、バーンインモード信号と第１制御信号ＣＮＴ１が共にアクティブであるときに電源回路（ＭＰ１〜ＭＰ３、ＭＰ２ａ、ＭＮ１〜ＭＮ３、ＭＮ２ａ）が差動回路（２１、３１）に供給する電流を制限する。すなわち、バーンイン時には、バーンインモード信号がアクティブになるので、消費電流が大きい方にばらついた場合に、第１制御信号ＣＮＴ１をアクティブに制御すれば、差動回路に流れる電流を制限することができる。バーンインモードであっても、第１制御信号ＣＮＴ１をアクティブにしなければ、差動回路に流れる電流は制限されないので、バーンイン時の動作電流を過剰に抑制することなく、バーンインに必要な電流を流してスクリーニングを加速させることができる。
【００１８】
図１、図６〜図９に示すように、電源回路は、第１の電源（ＶＤＤＩ、ＶＰＰ）に接続された第１の電源回路ＭＰ１及び第２の電源回路（ＭＰ２、ＭＰ３、ＭＰ２ａ）と、第２の電源ＶＳＳに接続された第３の電源回路ＭＮ１及び第４の電源回路（ＭＮ２、ＭＮ３、ＭＮ２ａ）を備えることが好ましい。活性化制御信号（ＥＮ１Ｔ、ＥＮ２Ｔ）が非アクティブレベルであるときは、上記第１〜第４の電源回路はすべて差動回路（２１、３１）への電源供給を停止するので、差動回路に流れる電流を停止することができる。また、活性化制御信号（ＥＮ１Ｔ、ＥＮ２Ｔ）がアクティブレベルであって、かつ、電流制限信号ＣＳＢが非アクティブである場合には、第１及び第２の電源回路は、第１の電源（ＶＤＤＩ、ＶＰＰ）から、第３及び第４の電源回路は、第２の電源ＶＳＳから、それぞれ並列に差動回路に電源を供給する。
【００１９】
一方、活性化制御信号（ＥＮ１Ｔ、ＥＮ２Ｔ）がアクティブレベル（ハイレベル）であっても、電流制限信号ＣＳＢがアクティブ（ロウレベル）である場合には、第２、第４の電源回路は、それぞれ差動回路（２１、３１）への電源供給を停止し、それぞれ第１、第３の電源回路のみから、差動回路へ電源を供給することができる。従って、差動回路の流れる電流の制限が必要な場合にのみ電流を制限することができる。
【００２０】
さらに、図１、図６〜図９、図１１に示すように、電流制限回路（５１、５２、５６）は、不揮発性メモリ４０と不揮発性メモリの読み出し回路４１を備え、読み出し回路により読み出した不揮発性メモリの論理と、テストモード信号ＴＥＳＴＡと、を組み合わせて第１制御信号ＣＮＴ１を生成する第１の組み合わせ論理回路５１を備えることが好ましい。そのようにすれば、バーンインを行う前に半導体装置の試験を行い試験結果に基づいて、バーンイン時に消費電力を制限する必要性の有無をあらかじめ不揮発性メモリ４０に書きこんでおくことができる。さらに、バーンイン時にはその不揮発性メモリのデータに基づいて第１制御信号ＣＮＴ１の論理を制御し、必要な場合にのみバーンイン消費電流を抑制することができる。ヒューズは、不揮発性メモリの好適な一例である。また、エクスクルーシブオア（ＥＯＲ）回路は、第１の組み合わせ論理回路５１の好適な一例である。
【００２１】
また、図５に示すように、半導体装置が様々な差動回路（２０、３０）を備える場合は、それぞれ、バーンイン時に制限が必要な場合にのみ各差動回路に流れる電流を制限することができる。
【００２２】
さらに、図１４に示すように、テスト回路（７１、７２、７３、７５、７６、ＭＮ１５、３２）がテスト時には差動型入力回路（３１）への電源供給を停止させ、差動型入力回路（３１）に代えてテスト回路の一部のゲート（７５）をトランジスタの抵抗比により動作点が決まるレシオ型入力回路として機能させ、外部入力信号（ＰＩＮ）を内部に取り込むことができる。概要の説明は以上である。
【００２３】
［従来技術の問題点についての補足説明］
次に、本発明のより具体的な実施形態の説明に移る前に、従来技術の問題点について、もう少し補正して説明しておく。図２は、半導体装置のバーンインに用いられるバーンイン装置１０１とバーンインボート１０２の模式図である。バーンインボード１０２には、複数の半導体装置実装用ソケット１１０が配置されている。半導体装置のバーンインを行う場合には、複数配列された半導体装置実装用ソケット１１０にそれぞれ半導体装置を実装する。バーンインボード１０２は、バーンイン装置１０１の各スロット１０３に実装され、バーンイン装置１０１の図示しない電源からバーンインボード１０２の接続端子１０４を介してソケット１１０に実装した半導体装置に電源やクロック信号やその他バーンインに必要な信号が供給される。
【００２４】
一般に、半導体装置には、バーンイン時には通常の使用時より大きな電流が流れる。また、バーンイン装置１０１やバーンインボード１０２には、それぞれ電流供給能力に制限がある。このバーンインを行う半導体装置の消費電流が大きすぎる場合には、バーンインボード１０２に搭載する半導体装置の数や、バーンイン装置１０１に接続するバーンインボードの枚数を制限する必要が生じ、効率的にバーンインを行うことができない。
【００２５】
図３は、バーンイン装置における差動回路を有する従来製品Ａの消費電流の実測結果を示す図である。測定は、バーンインボードに製品Ａを実装し、バーンイン装置における製品Ａ、１個あたりの消費電流を求めた。また、製品Ａの消費電流に影響を与えるパラメータとして製品ＡのＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値のばらつきが高いものと標準的なものと低いものについてそれぞれ測定を行った。図３において、Ｖｔ（Ｎｃｈ／Ｐｃｈ）がＴＹＰ、ＬＬ、ＨＬ、ＬＨは、それぞれ：ＮＭＯＳ、ＰＭＯＳ共に、閾値が標準的なもの；ＮＭＯＳ、ＰＭＯＳ共に閾値が低いもの；ＮＭＯＳの閾値が高く、ＰＭＯＳの閾値が低いもの；ＮＭＯＳの閾値が低く、ＰＭＯＳの閾値が高いもの：をそれぞれ表している。なお、ＮＭＯＳ、ＰＭＯＳ共に閾値が高いものは測定を省略した。
【００２６】
図３に示すようにＮＭＯＳ、ＰＭＯＳ共に閾値が低いもの（ＬＬ）が最も消費電流が大きく、測定した中では、ＮＭＯＳの閾値が低く、ＰＭＯＳの閾値が高いもの（ＬＨ）が最も消費電流が少なく、トランジスタの閾値とバーンイン時の消費電流について相関があることがわかった。従って、バーンイン前のテスト工程におけるトランジスタの閾値に依存する項目の測定結果からその製品のバーンイン時の消費電流を予測することが可能であることがわかる。
【００２７】
図４は、従来のバーンインモードと、実使用状態であるノーマルモードの消費電流の比較を示す。図４の横軸は周囲温度であり、縦軸は消費電流である。ノーマルモードでは電源電圧としてＶＤＤ＝１．５Ｖが供給されるのに対して、バーンインモードでは、ＶＤＤ＝３．０Ｖが供給される。電源電圧として高電圧を印加してスクリーニングを加速化するためである。従って、まず、供給される電源電圧の違いからノーマルモードよりバーンインモードの消費電流は多くなる。また、ノーマルモードでは、通常、周囲温度Ｔｅｍｐ＝２５℃前後で使用されるのに対して、バーンインモードでは、周囲温度Ｔｅｍｐ＝１２５℃近辺の高温下でバーンインが行われる。高温である方がスクリーニングを加速化することができるからである。図４では、ノーマルモードと従来のバーンインモードの周囲温度と消費電流のばらつく範囲を破線で示す。ノーマルモードでは、例えば、周囲温度０〜８５℃での使用が想定されているが、バーンインは、１２５℃近辺の周囲温度で行われる。従って、図４に示すとおり、従来のバーンインモードでは、ノーマルモードと比べると、電源電圧の違い（ノーマルモード１．５Ｖ、バーンインモード３．０Ｖ）に加えて、周囲温度の違いにより、消費電流はかなり大きな値となる。
【００２８】
さらに、バーンインモード時の消費電流の分析を行った結果を図１３に示す。図１３では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが共に標準的な閾値（ＴＹＰ）であるＤＤＲＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）について、周囲温度１２５℃でｔＣＫ＝３２０ｎｓのクロックを与えてバーンインを行った。
【００２９】
図１３の（ａ）では、ＤＲＡＭ半導体チップ全体でのバーンインモード時の消費電流の内訳を示す。電源系の消費電流（電源系）が１３．０ｍＡ、ＤＲＡＭセルのセルアレイの消費電流（アレイ）が９．６ｍＡ、コマンド制御系の消費電流（Ｃｏｍｍａｎｄ）が２２．７ｍＡであり、その他のデータ系の消費電流（Ｄａｔａ）、カラムアドレス系の消費電流（Ｃｏｌ）、ロウアドレス系の消費電流（Ｒｏｗ）はこれらに比べて小さく無視できるレベルである（図１３（ａ）では図示できないほど小さい）。
【００３０】
さらに、図１３（ｂ）に示すように、コマンド制御系の消費電流（Ｃｏｍｍａｎｄ）２２．７ｍＡのうち、２２．６ｍＡが「入力バッファ、Ｄｉｎ（ＶＤＤＩ）」の消費電流である。「コマンド制御（ＡＣＴ／ＰＲＥ）」、「コマンド制御（ＡＰ）」、「コマンド制御（Ｒ／Ｗ）」、「コマンドデコード」、「内部ＣＫ発生」、「アドレスラッチ」に要する消費電流は「入力バッファ、Ｄｉｎ（ＶＤＤＩ）」の消費電流に比べて極わずかであり、図１３（ｂ）では図示できないレベルである。また、チップ全体の消費電流（約４５ｍＡ）から見ても、「入力バッファ、Ｄｉｎ（ＶＤＤＩ）」の消費電流が約半分を占めていることが図１３（ａ）、（ｂ）からわかる。
【００３１】
図５は、特許文献２に記載されているＱＣＲ（Quad-Coupled Receiver）型入力初段回路である。このＱＣＲ型入力初段回路は、入力端子から入力した入力信号であるＰＩＮを基準電圧ＶＲＥＦと比較してその電位差を増幅して出力信号ＰＩＮ２Ｂとして出力する回路である。このＱＣＲ型入力初段回路は、差動回路３１と、差動回路３１に第１の電源ＶＤＤＩから電源を供給するＰＭＯＳトランジスタＭＰ３１と、第２の電源ＶＳＳから電源を供給するＮＭＯＳトランジスタＭＮ２１と、出力信号ＰＩＮ２Ｂの波形を整形反転して出力信号ＰＩＮ３Ｔとして出力するインバータを備えている。
【００３２】
差動回路３１は、ＮＭＯＳトランジスタＭＮ１１とＭＮ１２による第１の差動対と、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４による第１の差動対に対する第１の負荷回路と、ＰＭＯＳトランジスタＭＰ１１とＭＰ１２による第２の差動対と、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４による第２の負荷回路と、を備えている。第１の差動対と第２の差動対には、共に入力信号ＰＩＮと基準電圧ＶＲＥＦが一対の入力信号として接続されている。
【００３３】
この差動回路３１は、ＭＮ１１とＭＮ１２によるＮＭＯＳトランジスタによる第１の差動対及びこれに対応する第１の負荷回路と、ＭＰ１１とＭＰ１２によるＰＭＯＳトランジスタによる第２の差動対及びこれに対応する第２の負荷回路と、を含んでいるので、基準電圧ＶＲＥＦ、入力信号ＰＩＮの電圧値がＶＳＳに近い低い電圧である場合には、主に第２の差動対及び第２の負荷回路が機能し、基準電圧ＶＲＥＦ、入力信号ＰＩＮの電圧値がＶＤＤＩに近い高い電圧である場合には、主に第１の差動対及び第１の負荷回路が機能する。従って、基準電圧ＶＲＥＦ、入力信号ＰＩＮの電圧値に係わらず、高速に動作することができる。
【００３４】
半導体装置の動作が停止し、入力端子から入力される入力信号ＰＩＮのレベル変化を監視する必要がないときは、活性化制御信号であるＥＮ１Ｔ信号をロウレベル、ＥＮ１Ｂ信号をハイレベルにして電源トランジスタＭＰ３１、ＭＮ２１を共に非導通状態に保持する。すると、差動回路３１への電源供給は停止され、差動回路３１には電流は流れなくなる。
【００３５】
一方、入力信号ＰＩＮの立ち上がり、立ち下がりを監視し、入力信号ＰＩＮの変化に高速に反応して出力信号を出力する必要がある場合は、実際に入力信号ＰＩＮの論理レベルが変化しているか否かに関わらず、活性化制御信号ＥＮ１Ｔ信号をハイレベル、ＥＮ１Ｂ信号をロウレベルにして、電源トランジスタＭＰ３１、ＭＮ２１を導通させて置く必要がある。このときは、基準電圧ＶＲＥＦが中間電圧に設定されているので、入力信号ＰＩＮの電圧の変化の如何に係わらず、差動回路３１には、バイアス電流が流れる。
【００３６】
特に、高速動作が要求される場合には、差動回路３１に流す必要がある電流値も増加する。特に図４で説明したようにバーンインモードにおいて、高温下で高電源電圧を印加すると差動回路３１に流す電流も増加し、半導体装置全体での消費電流を押し上げる。そのような場合、図２を用いて説明したように、バーンイン装置１０１、又はバーンインボード１０２の消費電流の制限からバーンインボード１０２に実装する半導体装置の数が制限される事にもなる。
【００３７】
［第１の実施形態］
図１は、第１の実施形態による半導体装置１０におけるＱＣＲ型入力初段回路周辺の回路ブロック図である。図１を用いて第１の実施形態による半導体装置１０の構成について説明する。図１において、ヒューズ素子４０と読み出し回路４１とを備え、読み出し回路４１は、ヒューズ素子４０が切断されているか否かの状態を読み出す。なお、ヒューズ素子４０は、不揮発性メモリの一例であり、ヒューズ素子４０に代えてアンチヒューズ素子や半導体不揮発性メモリなどの他の不揮発性メモリを用いてもよい。エクスクルーシブオア回路５１は、テストモード信号であるＴＥＳＴＡ信号と、読み出し回路４１が読み出したヒューズ素子４０の論理をＦｕｓｅＡ信号として入力する。エクスクルーシブオア回路５１は、このＴＥＳＴＡ信号とＦｕｓｅＡ信号との排他的論理和を取って第１制御信号ＣＮＴ１として出力する。ＮＡＮＤ回路５２は、バーンインモード信号ＢＵＲＮ−ＩＮと第１制御信号ＣＮＴ１とのＮＡＮＤ論理を取って（反転）電流制限信号ＣＳＢを出力するゲート回路である。バーンインモード信号ＢＵＲＮ−ＩＮは、バーンインモードのときにアクティブ（ハイレベル）となり、バーンインモード以外のときに非アクティブ（ロウレベル）となる制御信号である。ＮＡＮＤ回路５２が出力する（反転）電流制限信号ＣＳＢは、アクティブ（ロウレベル）のときに差動回路３１に流れる電流を制限する制御信号である。
【００３８】
電源ＶＤＤＩと差動回路３１との間には、ＰＭＯＳトランジスタＭＰ１を有する第１の電源回路と、ＰＭＯＳトランジスタＭＰ２とＭＰ３が直列に接続された第２の電源回路と、が並列に設けられている。ＰＭＯＳトランジスタＭＰ１とＭＰ３のゲートには、反転した活性化制御信号ＥＮ１Ｂ（アクティブロウ）が接続されている。また、ＰＭＯＳトランジスタＭＰ２のゲートには、電流制限信号ＣＳＢをインバータ５３で論理反転した信号が接続されている。
【００３９】
上記接続により、第１の電源回路（ＭＰ１）は、活性化制御信号ＥＮ１Ｂがロウレベルのときは、電流制限信号ＣＳＢの論理に係わらず導通状態に制御され、電源ＶＤＤＩを差動回路３１に供給する。一方、活性化制御信号ＥＮ１Ｂがハイレベルのときは、電流制限信号ＣＳＢの論理に係わらず非導通に制御され、電源ＶＤＤＩから差動回路３１への電源供給は停止する。
【００４０】
また、第２の電源回路（ＭＰ２、ＭＰ３）は、電流制限信号ＣＳＢがハイレベルであり、かつ、活性化制御信号ＥＮ１Ｂがロウレベルのとき、ＰＭＯＳトランジスタＭＰ２、ＭＰ３が共に導通状態に制御される。このとき、第２の電源回路（ＭＰ２、ＭＰ３）は、第１の電源回路（ＭＰ１）と並列に電源ＶＤＤＩから電源電流を差動回路３１に供給する。
【００４１】
一方、電流制限信号ＣＳＢがロウレベルとなるか、活性化制御信号ＥＮ１Ｂがハイレベルのときは、直列に接続されたＰＭＯＳトランジスタＭＰ２、ＭＰ３のうち、少なくとも一つが非導通に制御される。このとき、第２の電源回路（ＭＰ２、ＭＰ３）は、電源ＶＤＤＩから差動回路３１への電源供給を停止する。
【００４２】
同様に、電源ＶＳＳと差動回路３１との間には、ＮＭＯＳトランジスタＭＮ１を有する第３の電源回路と、ＮＭＯＳトランジスタＭＮ２とＭＮ３が直列に接続された第４の電源回路が並列に設けられている。ＮＭＯＳトランジスタＭＮ１とＭＮ３のゲートには、非反転の活性化制御信号ＥＮ１Ｔが接続されている。なお、活性化制御信号ＥＮ１Ｂは活性化制御信号ＥＮ１Ｔを論理反転した信号である。また、ＰＭＯＳトランジスタＭＰ２のゲートには、電流制限信号ＣＳＢが接続されている。
【００４３】
上記接続により、第３の電源回路（ＭＮ１）は、活性化制御信号ＥＮ１Ｔがハイレベルのときは、電流制限信号ＣＳＢの論理に係わらず導通状態に制御され、電源ＶＳＳを差動回路３１に接続する。一方、活性化制御信号ＥＮ１Ｔがロウレベルのときは、電流制限信号ＣＳＢの論理に係わらず非導通に制御され、電源ＶＳＳの差動回路３１への接続を停止する。
【００４４】
また、第４の電源回路（ＭＮ２、ＭＮ３）は、電流制限信号ＣＳＢがハイレベルであり、かつ、活性化制御信号ＥＮ１Ｔもハイレベルのとき、ＮＭＯＳトランジスタＭＮ２、ＭＮ３が共に導通状態に制御される。このとき、第２の電源回路（ＭＮ２、ＭＮ３）は、第３の電源回路（ＭＮ１）と並列に電源ＶＳＳを差動回路３１に接続する。
【００４５】
一方、電流制限信号ＣＳＢがロウレベルとなるか、活性化制御信号ＥＮ１Ｔがロウレベルのときは、直列に接続されたＮＭＯＳトランジスタＭＮ２、ＭＮ３のうち、少なくとも一つが非導通に制御される。このとき、第４の電源回路（ＭＮ２、ＭＮ３）は、電源ＶＳＳの差動回路３１への接続を停止する。
【００４６】
次に差動回路３１の内部回路について説明する。差動回路３１そのものは、すでに図５を用いて説明した特許文献２に記載されているＱＣＲ（Quad-Coupled Receiver）型入力初段回路の差動回路と同一の回路である。差動回路３１は、第３及び第４の電源回路（ＭＮ１〜ＭＮ３）に接続され、差動入力の一方に基準電圧ＶＲＥＦが入力され、差動入力の他方に入力信号ＰＩＮが接続された第１の差動対（ＭＮ１１、ＭＮ１２）を備える。また、第１の差動対（ＭＮ１１、ＭＮ１２）と、第１及び第２の電源回路（ＭＰ１〜ＭＰ３）と、の間には、第１の負荷回路（ＭＰ１３、ＭＰ１４）が設けられている。第１の差動対（ＭＮ１１、ＭＮ１２）と第１の負荷回路（ＭＰ１３、ＭＰ１４）との一対の接続点のうち、少なくとも一方から出力信号ＰＩＮ２Ｂが取り出されている。
【００４７】
さらに、差動回路３１は、第１及び第２の電源回路（ＭＰ１〜ＭＰ３）に接続され、差動入力の一方に基準電圧ＶＲＥＦが入力され、差動入力の他方に入力信号ＰＩＮが接続された第２の差動対（ＭＰ１１、ＭＰ１２）を備える。また、第２の差動対（ＭＰ１１、ＭＰ１２）と、第３及び第４の電源回路（ＭＮ１〜ＭＮ３）と、の間には、第２の負荷回路（ＭＮ１３、ＭＮ１４）が設けられている。さらに、第２の差動対（ＭＰ１１、ＭＰ１２）と第２の負荷回路（ＭＮ１３、ＭＮ１４）との一対の接続点は、上記第１の差動対(ＭＮ１１、ＭＮ１２）と第１の負荷回路（ＭＰ１３、ＭＰ１４）にもそれぞれ接続されている。
【００４８】
また、入力信号ＰＩＮは、半導体装置１０の図示しない外部接続端子から入力した外部入力信号である。差動回路３１は、活性化制御信号ＥＮ１Ｔ、ＥＮ１Ｂがアクティブレベル（ＥＮ１Ｔがハイレベル、ＥＮ１Ｂがロウレベル）であるときに、外部入力信号ＰＩＮの電圧レベルを基準電圧ＶＲＥＦと比較し、その結果を出力信号ＰＩＮ２Ｂ、ＰＩＮ３Ｔとして出力する。
【００４９】
［第１の実施形態の動作］
図１の半導体装置１０において、バーンインモード以外のときは、ＢＵＲＮ−ＩＮ信号がロウレベルであるので、反転電流制限信号ＣＳＢは、ハイレベルに固定される。この場合、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２は共に導通状態に固定されるので、第２の電源回路（ＭＰ２、ＭＰ３）、第４の電源回路（ＭＮ２、ＭＮ３）は共に第１の電源回路ＭＰ１、第２の電源回路ＭＮ１と並列に活性化制御信号（ＥＮ１Ｔ、ＥＮ１Ｂ）によって導通、非導通が制御される。従って、機能的には、図５に示す従来のＱＣＲ（Quad-Coupled Receiver）型入力初段回路と動作は何ら変わらない。ただし、第１の電源回路、第３の電源回路に加えて、第２の電源回路、第４の電源回路からそれぞれ並列に差動回路に電源を供給することが異なるだけである。
【００５０】
次に、バーンインモードで、ＢＵＲＮ−ＩＮ信号がハイレベルであるときに、テストモード信号ＴＥＳＴＡ、ＦｕｓｅＡ信号のうち、一方がハイレベル、他方がロウレベルになると、反転電流制限信号ＣＳＢがアクティブレベルのロウレベルとなる。すると、第２の電源回路、第４の電源回路は、共に差動回路３１への電源の供給を停止し、第１の電源回路、第３の電源回路のみから差動回路３１に電源を供給するように制御される。従って、差動回路３１に流れる電流が抑制される。
【００５１】
なお、ＴＥＳＴＡ信号とＦｕｓｅＡ信号との合成にエクスクルーシブオア回路（排他的論理和ゲート）５１を使用しているので、テストモード信号ＴＥＳＴＡの論理を制御することにより、ヒューズ素子４０が切断されていない場合においても、バーンインモードにおいて、差動回路３１に流れる電流を抑制することが可能であり、ヒューズ素子４０が切断されている場合に、バーンインモードにおいて、差動回路３１に流れる電流を抑制しないことも可能である。
【００５２】
第１の実施形態の半導体装置１０は、図１に示すＱＣＲ型入力初段回路とその制御回路を備えることにより、以下のようにバーンインを行うことができる。まず半導体装置１０のＰ／Ｗ工程（半導体ウェハーの状態での半導体装置１０のテスト工程）で半導体装置１０の機能をテストし、不良品を除外すると共に、良品の中でも、テスト結果からそのサンプルのバーンインを行ったときの消費電流の大きさを予測する。消費電流が大きい方にばらつくと予想される場合には、ヒューズ素子４０を切断する。半導体装置１０は、ウェハー状態からペレットにペレッタイズされた後、パッケージに組み立てられる。必要に応じて再度組立後にテストを行った後、バーンインが行われる。このとき、Ｐ／Ｗ工程で、消費電流が大きくなると予想された半導体装置１０はヒューズ素子４０が切断されているので、バーンイン時に差動回路３１に流れる電流は抑制される。一方、ヒューズ素子４０が切断されていない半導体装置１０に、流れる電流は、抑制されない。従って、高電圧、高温の環境を生かし、バーンインを十分に加速化することができる。
【００５３】
［第１の実施形態の効果］
図１０は、従来のバーンインモードと、第１の実施形態によるバーンインモードと、ノーマルモードと、における消費電流の比較を示す図である。図１０は、すでに説明した図４の従来のバーンインモードとノーマルモードにおける消費電流のグラフに、第１の実施形態によるバーンインモードの消費電流を書き加えた図に相当する。従って、図１０は図４と同様に横軸は周囲温度、縦軸は消費電流である。また、ノーマルモードでは電源電圧ＶＤＤ＝１．５Ｖ、バーンインモードの電源電圧ＶＤＤ＝３．０Ｖである。
【００５４】
図１０から容易に理解できるように、従来のバーンインモードに比べて、第１の実施形態によれば、バーンインモードの最大消費電流を抑制することができる。また、第１の実施形態では、バーンインモードでの最大消費電流が一定の値を超えることが予想できるものだけ電流の制限を行うので、電流の制限を行うもの以外の半導体装置のバーンインによるスクリーニングの加速化を妨げることがない。
【００５５】
［第２の実施形態］
図６は、第２の実施形態による半導体装置１０ａにおけるＱＣＲ型入力初段回路周辺の回路ブロック図である。すでに説明した図１に示す第１の実施形態とおおよそ同一である部分については、同一の符号を付し、重複する説明を省略する。
【００５６】
図６に示す第２の実施形態の第２の電源回路ＭＰ２ａ、第４の電源回路ＭＮ２ａは、図１の第１の実施形態では、直列に接続されていたそれぞれ２つのトランジスタからなる第２の電源回路（ＭＰ２、ＭＰ３）、第４の電源回路（ＭＮ２、ＭＮ３）がそれぞれ１つのトランジスタＭＰ２ａ、ＭＮ２ａに置き換えられている。また、第２、第４の電源回路を制御する第１の実施形態の電流制限回路（５１、５２）の論理は、エクスクルーシブオア回路５１とアンドノア回路５６とに置き換わっている。
【００５７】
エクスクルーブオア回路５１の論理は図１の示す第１の実施形態と同一である。アンドノア回路５６は、機能的には、第１制御信号ＣＮＴ１とバーンインモード信号ＢＵＲＮ−ＩＮとの論理ＡＮＤと、この論理ＡＮＤと反転活性化制御信号ＥＮ１Ｂとの論理ＮＯＲとにより構成される。この論理ＡＮＤにより、第１の実施形態における反転電流制限信号ＣＳＢの論理を反転させた電流制限信号が得られる。第２の実施形態では、この電流制限信号を直接、第２、第４の電源回路の制御には用いず、さらに、反転活性化制御信号ＥＮ１Ｂとの論理ＮＯＲを取った信号ＣＳ１Ｂとその反転信号を用いて第２、第４の電源回路を制御している。この制御信号ＣＳ１Ｂは、反転活性化制御信号ＥＮ１Ｂがアクティブ（ロウレベル）で、かつ、バーンインモード信号ＢＵＲＮ−ＩＮまたは第１制御信号ＣＮＴ１信号のいずれかがロウレベルである場合にハイレベルとなる信号である。制御信号ＣＳ１Ｂがハイレベルになると第２の電源回路のＰＭＯＳトランジスタＭＰ２ａ、第４の電源回路のＮＭＯＳトランジスタＭＮ２ａは、共に導通状態に制御される。一方、反転活性化制御信号ＥＮ１Ｂが非アクティブ（ハイレベル）、または、バーンインモード信号ＢＵＲＮ−ＩＮと第１制御信号ＣＮＴ１信号が共にハイレベルのときは、制御信号ＣＳ１Ｂは、ロウレベルとなり、第２、第４の電源回路は非導通に制御される。
【００５８】
第２の実施形態の半導体装置１０ａにおけるＱＣＲ型入力初段回路の機能は、第１の実施形態と同一である。ただし、第１の実施形態と比べると第２、第４の電源回路がそれぞれ一つのトランジスタで構成されており、第１の実施形態のように直列接続された２個のトランジスタよりレイアウト面積を小さくすることが可能である。その他については、第１の実施形態と同一である。
【００５９】
［第２の実施形態の変形例］
第１の実施形態、第２の実施形態において、活性化制御信号ＥＮ１Ｂ、ＥＮ１Ｔが非アクティブとなるときには、差動回路３１は、第１の電源ＶＤＤＩ、第２の電源ＶＳＳのいずれからも切り離される。従って、出力信号ＰＩＮ２Ｂは不定な状態になる。従って、出力信号ＰＩＮ２Ｂを受けるゲート回路（例えば、インバータ３２）の貫通電流が問題となる場合は、図７に示す第２の実施形態の変形例による半導体装置１０ｂのように、活性化制御信号ＥＮ１Ｂ、ＥＮ１Ｔが非アクティブとなるときに、出力信号ＰＩＮ２Ｂをハイレベル又はロウレベルに固定するトランジスタを設ければよい。図７では、反転活性化制御信号ＥＮ１Ｂがゲートに接続されたプルダウン用ＮＭＯＳトランジスタＭＮ１５を設けている。
【００６０】
［第３の実施形態］
図８は、第３の実施形態による半導体装置１０ｃにおける定電圧電源回路周辺の回路ブロック図である。第３の実施形態の説明において、図１に示す第１の実施形態と同一である部分は、同一の符号を付し、重複する説明を省略する。図８に示す第３の実施形態の半導体装置１０ｃは、図１に示す第１の実施形態による差動回路３１が差動回路２１に置き替わっている。また、差動回路２１の出力信号により電圧値が制御される定電圧電源回路ＭＮ６を備え、定電圧電源回路の出力電圧ＶＰＥＲＩが差動回路の差動対への入力信号として帰還接続されている。また、基準電圧信号の名称がＶＰＥＲＩＲであり、活性化制御信号の名称がＥＮ２ＢとＥＮ２Ｔであり、名称が異なっているが、機能は、第１の実施形態と同一である。なお、電源ＶＰＰは、電源ＶＤＤより高電圧な電源であり、半導体装置１０ｃの内部で生成される。また、ＮＡＮＤ回路５２、インバータ回路５３には、電源ＶＰＰ系のゲートが用いられる。
【００６１】
第３の実施形態の差動回路２１は、第１の実施形態の差動回路３１と比較すると、第１の実施形態の第２の差動対と第２の負荷回路が省略されており、第１の差動対（ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）、第１の負荷回路（ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４）は、第１の実施形態と共通である。基準電圧ＶＰＥＲＩＲの電圧値についてＮＭＯＳトランジスタＭＮ１１が十分動作する程度の電圧値が十分確保できるならば、第１の実施形態のような第２の差動対、第２の負荷回路を省略することができる。
【００６２】
定電圧電源回路ＭＮ６は、ソースが電源ＶＤＤ、ゲートとドレインが出力電圧ＶＰＥＲＩに接続されたＮＭＯＳトランジスタＭＮ６を備えている。定電圧電源回路ＭＮ６の出力電圧ＶＰＥＲＩは、半導体装置１０ｃの内部回路に電源として供給される。
【００６３】
［第４の実施形態］
図９は、第４の実施形態による半導体装置１０ｄにおける定電圧電源回路周辺の回路ブロック図である。すでに説明した図１、図６、図８に示す第１乃至第３の実施形態とおおよそ同一である部分については、同一の符号を付し、重複する説明を省略する。第４の実施形態は、第３の実施形態の差動回路２１と定電圧電源回路に第２の実施形態の第２、第４の電源回路を組み合わせた実施形態に相当する。
【００６４】
図９に示す第４の実施形態における第２の電源回路ＭＰ２ａ、第４の電源回路ＭＮ２ａは、図８の第３の実施形態では、直列に接続されていたそれぞれ２つのトランジスタからなる第２の電源回路（ＭＰ２、ＭＰ３）、第４の電源回路（ＭＮ２、ＭＮ３）がそれぞれ１つのトランジスタＭＰ２ａ、ＭＮ２ａに置き換えられている。また、第２、第４の電源回路を制御する第３の実施形態の電流制限回路（５１、５２）の論理は、エスククルーシブオア回路５１とアンドノア回路５６とに置き換わっている。
【００６５】
エスククルーシブオア回路５１の論理は図１、図８に示す第１、第３の実施形態と同一である。アンドノア回路５６は、機能的には、第１制御信号ＣＮＴ１とバーンインモード信号ＢＵＲＮ−ＩＮとの論理ＡＮＤと、この論理ＡＮＤと反転活性化制御信号ＥＮ２Ｂとの論理ＮＯＲとにより構成される。この論理ＡＮＤにより、第１、第３の実施形態における反転電流制限信号ＣＳＢの論理を反転させた電流制限信号が得られる。第４の実施形態では、この電流制限信号を直接、第２、第４の電源回路の制御には用いず、さらに、反転活性化制御信号ＥＮ２Ｂとの論理ＮＯＲを取った信号ＣＳ２Ｂとその反転信号を用いて第２、第４の電源回路を制御している。この制御信号ＣＳ２Ｂは、反転活性化制御信号ＥＮ２Ｂがアクティブ（ロウレベル）で、かつ、バーンインモード信号ＢＵＲＮ−ＩＮまたは第１制御信号ＣＮＴ１信号のいずれかがロウレベルである場合にハイレベルとなる信号である。制御信号ＣＳ２Ｂがハイレベルになると第２の電源回路のＰＭＯＳトランジスタＭＰ２ａ、第４の電源回路のＮＭＯＳトランジスタＭＮ２ａは、共に導通状態に制御される。一方、反転活性化制御信号ＥＮ２Ｂが非アクティブ（ハイレベル）、または、バーンインモード信号ＢＵＲＮ−ＩＮと第１制御信号ＣＮＴ１信号が共にハイレベルのときは、制御信号ＣＳ２Ｂは、ロウレベルとなり、第２、第４の電源回路は非導通に制御される。
【００６６】
第４の実施形態の半導体装置１０ｄにおける定電圧電源回路の機能は、第３の実施形態と同一である。ただし、第３の実施形態と比べると第２、第４の電源回路がそれぞれ一つのトランジスタ（ＭＰ２ａ、ＭＮ２ａ）で構成されており、第３の実施形態のように直列接続された２個のトランジスタよりレイアウト面積を小さくすることが可能である。その他については、第３の実施形態と同一である。
【００６７】
［第５の実施形態］
図１１は、第５の実施形態による半導体装置全体の回路ブロック図である。図１１に示す半導体装置１０ｅは、外部から与えられたクロックに同期して動作を行う同期式半導体記憶装置である。図１１では、発明と関連が薄い部分について、記載を省略していることに留意されたい。
【００６８】
図１１において、ＣＫはクロック信号入力端子、ＣＫＢは反転クロック入力端子、ＣＫＥはクロックイネーブル信号入力端子である。クロックジェネレータ６１は、クロックイネーブル信号入力端子から入力したクロックイネーブル信号ＣＫＥがアクティブであるときに、クロック入力端子ＣＫ、反転クロック入力端子ＣＫＢから与えられるクロック信号に同期して内部クロック信号ＩＮＴＣＫを生成し、半導体装置１０ｅの内部に供給する。クロックイネーブル信号ＣＫＥは、非アクティブ状態のときは、外部から与えられたクロック信号ＣＫ、ＣＫＢに基づく内部クロック信号ＩＮＴＣＫの生成を停止する。
【００６９】
ＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子は、外部から与えられたアドレス信号、及び／又は、コマンド信号を入力する端子である。端子の数ｎは、製品の仕様によって決まる２以上の任意の整数である。ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）は、ＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子にそれぞれ対応して設けられ、ＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子から与えられたアドレス信号、及び／又は、コマンド信号を入力する回路である。ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）の初段には、それぞれ図１、図６、図７を用いて説明した第１の実施形態又は第２の実施形態のＱＣＲ型入力初段回路が用いられる。ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）内部の後段には、必要に応じてアドレス信号、コマンド信号を一時的に保持するレジスタが設けられる。また、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）には、基準電圧ＶＲＥＦ、電流制限信号ＣＳＢ、第１の活性化制御信号ＥＮ１Ｔが入力される。なお、反転活性化制御信号ＥＮ１Ｂは、第１の活性化制御信号ＥＮ１Ｔを論理反転して生成する。
【００７０】
ＶＤＤ、ＶＳＳは、外部から半導体装置１０ｅに与えられる電源端子である。ＶＤＤ端子には、ＶＳＳ端子より高電圧が与えられる。基準電圧発生回路６６は、外部から与えられた電源ＶＤＤ、ＶＳＳから半導体装置１０ｅの内部で必要な電圧が生成する。基準電圧ＶＲＥＦは、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）に供給され、基準電圧ＶＰＥＲＩＲは、内部電源回路２０に供給される。
【００７１】
ヒューズ回路４００は、少なくとも一つのヒューズ素子４０が設けられる。読み出し回路４１は、ヒューズ回路４００のヒューズ素子４０が切断されているか否かの情報を読み出す。バーンイン制御回路５０は、読み出し回路４１の出力信号、バーンインモード信号ＢＵＲＮ−ＩＮ、テストモード信号ＴＥＳＴＡから各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）及び内部電源回路２０のバーンイン時の消費電流を制限する信号である電流制限信号ＣＳＢを生成し、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）と、内部電源回路２０に供給する。内部電源回路２０は、基準電圧ＶＰＥＲＩＲと、電流制限信号ＣＳＢと、第２の活性化制御信号ＥＮ２Ｔを入力し、内部回路の動作に必要な電源電圧ＶＰＥＲＩを生成する。内部電源回路２０の内部回路には、図８又は図９に示す内部電源回路（例えば図８ではＭＰ２、ＭＰ２ａ、ＭＰ３、ＭＰ１、２１、ＭＮ２、ＭＮ２ａ、ＭＮ３、ＭＮ１、ＭＮ６）を用いる。
【００７２】
コマンドデコーダ６５は、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）からコマンド信号を入力してデコードし、半導体装置１０ｅの内部動作に必要な各種制御信号を生成する。カラムアドレスデコーダ６２は、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）からカラムアドレスを入力してデコードし、メモリセルアレイ６４のカラムアドレスを特定する。ロウアドレスデコーダ６３は、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）からロウアドレスを入力してデコードし、メモリセルアレイ６４のロウアドレスを特定する。メモリセルアレイ６４は、メモリセルが行列状態に配置され、カラムアドレスデコーダ６２、ロウアドレスデコーダ６３の指定するアドレスに基づいて、メモリセルを特定してリードライトを行う。なお、リードライトを行うメモリセルアレイ６４のデータは、図示しないリードライト回路を介してＤＱ端子から入出力される。
【００７３】
リングオシレータ６７は、テストモード信号ＴＥＳＴＢにより活性化され、ＴＥＳＴ１端子から発振した信号を出力する。例えば、テスト時にＴＥＳＴ１端子から出力される信号の論理から、リングオシレータ６７の発振周波数を求め、その発振周波数に基づいて、バーンイン時の消費電流を予測することもできる。
【００７４】
第５の実施形態による半導体装置１０ｅは、第１又は第２の実施形態による複数のＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０）と、第３又は第４の実施形態による内部電源回路２０を備えているので、バーンイン時の消費電流が過剰になることを防ぐことができる。また、バーンイン時の消費電流を制限する必要のない消費電流が少ない方にばらついた半導体装置には不必要な電流の制限を行わないように設定することができるので、バーンイン時に不必要に電流を制限し、スクリーニング効果を弱めてしまうことがない。
【００７５】
［第６の実施形態］
図１２に、第６の実施形態による半導体装置の生産方法のフローチャートを示す。第６の実施形態は、第１乃至第５のいずれかの実施形態による半導体装置の生産方法を示す実施形態である。図１２のフローチャートについて順を追って説明する。ステップＳ１では、半導体ウェハーの半導体基板の表面に第１乃至第５のいずれかの実施形態による半導体装置の回路パターンを作り込む。ステップＳ２では、ウェハー状態で半導体装置の機能をテストする。一般にＰ／Ｗと言われる工程である。機能テストでＮＧとなり冗長回路を用いても救済できない半導体装置は廃棄する。
【００７６】
この機能テストの中には、リングオシレータ６７（図１１参照）の評価など、半導体装置のバーンイン時の消費電流を予測するテストが含まれる（ステップＳ３）。この消費電流の評価で、良品ではあるが、消費電流が大きい方にばらついている製品はヒューズを切断する（ステップＳ５）。消費電流が大きい方にばらついていない場合は、ヒューズの切断は行わない。機能テスト（Ｐ／Ｗ）及びヒューズの切断工程が終了すると、半導体ウェハーでの製造工程は終了し、半導体装置毎のペレットに分割し、半導体パッケージにその分割した半導体ペレットを組み込む（ステップＳ６）。組み立てが終わった半導体装置は、必要に応じて選別テストを行い、組立不良等により不合格となった不良品は廃棄する（ステップＳ７）。
【００７７】
選別テスト（ステップＳ７）で合格した半導体装置は、バーンインが行われ、スクリーニングされる（ステップＳ８）。このバーンインによって選別テストでは、不良とならなかった初期不良を発見することができる。バーンインでは、バーンイン装置１０１（図２参照）からバーンインボード１０２を介してクロックが各ソケット１１０に実装された半導体装置に供給される。すると、各半導体装置は、ヒューズの状態を読み出し回路４１を介して読み出す。電流制限回路（５１、５２、５６）は、ヒューズの状態を判断してバーンイン時の消費電流制限を行うか否かを決定する（ステップＳ８ａ）。ヒューズが切断されていない場合には、電流制限を行わずにバーンインを実行する（ステップＳ８ｂ）。ヒューズが切断されている場合には、電流制限してバーンインを実行する（ステップＳ８ｃ）。
【００７８】
バーンインが終了した後、最終検査（ステップＳ９）が行われ、バーンインの結果、初期不良が発生した場合には、そのサンプルは不良として廃棄される。バーンインを行った後の最終検査において、初期不良が発生しなかった場合は、良品として出荷される。
【００７９】
第６の実施形態による半導体装置の生産方法によれば、バーンイン前におけるテスト結果に基づいて、バーンインの消費電流を制限するか否かを決定するので、バーンインの消費電流制限が必要な場合に限って電流制限を行うことができる。なお、第６の実施形態では、バーンイン工程で消費電流制限を行うか否かをヒューズに記憶させ、バーンイン時にヒューズのデータを読み出すことにより行ったが、ヒューズは、不揮発性メモリの一例であり、ヒューズに代えて、フラッシュメモリ等の半導体不揮発性メモリ等に記憶してもよい。また、テスト結果を半導体装置の外部におけるメモリ等に記録させ、その記録に基づいて、バーンイン工程において、消費電流制限を行うか否かを決定することも可能である。
【００８０】
［第７の実施形態］
図１４は、第７の実施形態による半導体装置におけるＱＣＲ型入力初段回路周辺の回路ブロック図である。図１４を用いて第７の実施形態による半導体装置１０ｆの構成について説明する。図１、図６、図７に示す第１、第２の実施形態のＱＣＲ型入力初段回路とほぼ同一である部分は同一の符号を付して重複する説明は省略する。
【００８１】
ＮＡＮＤ回路７２は、差動回路３１の活性化制御信号であるＥＮＴと、バーンインモード信号ＢＵＲＮ−ＩＮの反転信号と、を入力し、差動回路（差動型入力回路）３１の電源回路であるＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の導通、非導通を制御する。
【００８２】
また、ＮＡＮＤ回路７５は、外部入力端子（図示せず）から入力される入力信号ＰＩＮとバーンインモード信号ＢＵＲＮ−ＩＮとを入力し、論理ＮＡＮＤを取って出力する。ＮＡＮＤ回路７５は、バーンインモード信号ＢＵＲＮ−ＩＮがアクティブレベルのハイレベルであるときは、外部入力信号ＰＩＮを取り込むレシオ型入力回路として機能する。すなわち、入力信号ＰＩＮはＣＭＯＳ回路であるＮＡＮＤ回路７５の内部（図示せず）でＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートに接続され、そのＰＭＯＳトランジスタとＮＭＯＳトランジスタの抵抗比により動作点が決まるレシオ型入力回路として機能する。
【００８３】
ＮＡＮＤ回路７６は、インバータ３２の出力信号ＰＩＮ３ＴとＮＡＮＤ回路７５の出力信号を入力し、論理ＮＡＮＤを取ってＱＣＲ型入力初段回路全体の出力信号であるＯＵＴ＿Ｂ信号を出力する。ＮＡＮＤ回路７５とＮＡＮＤ回路７６は、差動回路３１の出力信号ＰＩＮ２ＢをＯＵＴ＿Ｂ信号として出力するか、ＮＡＮＤ回路７５の一部をレシオ型入力回路として機能させ、入力信号ＰＩＮを直接ＯＵＴ＿Ｂ信号として出力するかを選択する出力選択回路として機能する。
【００８４】
なお、ＮＭＯＳトランジスタＭＮ１５は、ソースが電源ＶＳＳ、ドレインが差動回路（差動型入力回路）３１の出力信号であるＰＩＮ２Ｂ、ゲートがＮＡＮＤ回路７２の出力に接続されている。図１４のＮＭＯＳトランジスタＭＮ１５は図７のＮＭＯＳトランジスタＭＮ１５とはゲートに接続されている信号が少し異なっているが、差動回路３１の電源供給を停止するときに、差動回路３１の出力信号であるＰＩＮ２Ｂをロウレベルに固定する点ではその機能は同一である。
【００８５】
次に、図１４に示す第７の実施形態の動作について説明する。バーンインモード以外のとき（通常動作時を含む）は、バーンインモード信号ＢＵＲＮ−ＩＮは非アクティブ（ロウレベル）に固定される。すると、差動回路３１の電源回路ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１は、共に差動回路３１の活性化制御信号であるＥＮＴによって導通、非導通が制御される。すなわち、活性化制御信号ＥＮＴがアクティブ（ハイレベル）であるときに導通して差動回路３１に電源を供給し、活性化制御信号ＥＮＴが非アクティブ（ロウレベル）であるときに非導通となり差動回路３１への電源供給を停止する。
【００８６】
また、バーンインモード信号ＢＵＲＮ−ＩＮが非アクティブ（ロウレベル）のときは、インバータ７３の出力がロウレベルに固定されるので、ＮＡＮＤ回路７５の出力はハイレベルで固定となり、ＮＡＮＤ回路７６は差動回路３１の出力信号であるＰＩＮ３Ｔを反転して出力信号ＯＵＴ＿Ｂとして出力する。
【００８７】
次に、バーンインモードのときは、バーンインモード信号ＢＵＲＮ−ＩＮはアクティブ（ハイレベル）に固定される。すると、ＮＡＮＤ回路７２の出力はハイレベル、インバータ７４の出力はロウレベルとなり、差動回路３１の電源回路ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１は、共に非導通状態に固定され、差動回路３１に電源電流が流れないように制御される。また、プルダウントランジスタとなるＮＭＯＳトランジスタＭＮ１５により差動回路３１の出力信号ＰＩＮ２Ｂはロウレベル、ＰＩＮ３Ｔはハイレベルに固定される。また、インバータ７３の出力信号はハイレベルに固定されるので、ＮＡＮＤ回路７５は入力信号ＰＩＮを直接入力するレシオ型入力回路として機能し、入力信号ＰＩＮの正転信号を出力信号ＯＵＴ＿Ｂとして出力する。
【００８８】
なお、図１４の回路では、入力信号ＰＩＮの論理に対する出力信号ＯＵＴ＿Ｂの論理が、非バーンインモード（バーンインモード以外）のときが反転、バーンインモードのときが非反転となっている。バーンインモードのときの論理を非バーンインモードのときと同様に反転出力とする場合には、ＰＩＮ入力とＮＡＮＤ回路７５との間にインバータを一つ追加し、この追加したインバータをレシオ型入力回路として機能させてもよい。
【００８９】
第１〜第５の実施形態による半導体装置では、差動回路が入力回路に用いられる場合は、バーンインモードにおいても、差動回路を入力回路として機能させるために電源を供給させることが必要であった。しかし、第７の実施形態では、差動回路に代えて、テスト回路の一部をレシオ型入力回路として機能させて、入力信号として取り込むため、差動回路の電源供給を完全に停止させることができる。
【００９０】
なお、差動型入力回路に代えてレシオ型入力回路を用いた場合には、動作速度等差動型入力回路を用いた場合と同等の性能は期待できない。しかし、バーンインテストでは、半導体装置全体が動作すればよく、必ずしも動作速度の上限で動作させる必要はないので問題は生じない。
【００９１】
［第８の実施形態］
図１４に示す第７の実施形態による半導体装置のＱＣＲ型入力初段回路では、非バーンインモードで、活性化制御信号ＥＮＴが非アクティブ（ロウレベル）のときに、出力信号ＯＵＴ＿Ｂはロウレベルに固定される。一方、第８の実施形態は、非バーンインモードで、活性化制御信号ＥＮＴが非アクティブのときに、出力信号ＯＵＴ＿Ｂをハイレベルに固定するＱＣＲ型入力初段回路を備える実施形態である。
【００９２】
図１５（ａ）は、第８の実施形態による半導体装置におけるＱＣＲ型入力初段回路周辺の回路ブロック図であり、図１５（ｂ）は図１５（ａ）に用いられるクロックドインバータの内部回路図である。図１５を用いて第８の実施形態による半導体装置１０ｇの構成について説明するが、図１４に示す第７の実施形態のＱＣＲ型入力初段回路とほぼ同一である部分は同一の符号を付して重複する説明は省略する。
【００９３】
図１５（ａ）に示すＱＣＲ型入力初段回路では、外部端子から直接入力される入力信号ＰＩＮと差動回路３１の出力信号ＰＩＮ２Ｂを選択して出力するクロックドインバータ８２、８３と反転出力バッファ８４とを備え、このクロックドインバータ８２、８３と反転出力バッファ８４により、バーンインモード信号ＢＵＲＮ−ＩＮの論理レベルにより、差動回路３１の出力信号を出力信号ＯＵＴ＿Ｂとして出力するか、差動回路３１を用いずに、入力端子から入力した入力信号ＰＩＮを直接出力信号ＯＵＴ＿Ｂとして出力するか切り替えている。
【００９４】
すなわち、バーンインモード信号ＢＵＲＮ−ＩＮが非アクティブ（ロウレベル）のときは、クロックドインバータ８３がアクティブ、クロックドインバータ８２が非アクティブとなり、差動回路３１の出力信号ＰＩＮ２Ｂと同相の出力信号を出力信号ＯＵＴ＿Ｂとして出力する。一方、バーンインモード信号ＢＵＲＮ−ＩＮがアクティブ（ハイレベル）のときは、クロックドインバータ８２がアクティブ、クロックドインバータ８３が非アクティブとなり、クロックドインバータ８２が外部入力信号ＰＩＮを取り込むレシオ型入力回路として機能し、外部入力信号ＰＩＮと同相の出力信号を出力信号ＯＵＴ＿Ｂとして出力する。
【００９５】
また、電源ＶＤＤと出力信号ＰＩＮ２Ｂとの間には、ソースが電源ＶＤＤ、ドレインが出力信号ＰＩＮ２Ｂ、ゲートがインバータ７４の出力に接続されたＰＭＯＳトランジスタＭＰ１５が設けられている。このＰＭＯＳトランジスタＭＰ１５により、活性化制御信号ＥＮＴが非アクティブ（ロウレベル）、又は、バーンインモード信号ＢＵＲＮ−ＩＮがアクティブ（ハイレベル）によりＮＡＮＤ回路７２の出力信号がハイレベルとなり、差動回路３１への電源供給が停止するときに、出力信号ＰＩＮ２Ｂの論理レベルをハイレベルに固定する。
【００９６】
図１５（ａ）におけるクロックドインバータ８２、８３の内部回路を図１５（ｂ）に示す。クロック信号ＣＫが非アクティブレベルのロウレベル（ＣＫＢがハイレベル）のときは、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ２が共に非導通となるので、入力端子ＩＮから入力される信号のレベルにかかわらず、出力ハイインピーダンスとなる。一方、クロック信号ＣＫがアクティブレベルのハイレベル（ＣＫＢがロウレベル）であるときは、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ２が共に導通し、入力端子ＩＮから入力される信号の論理レベルを反転して出力端子ＯＵＴから出力する。特に、クロックドインバータ８２は、入力信号ＰＩＮの電圧レベルと、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１と、のレシオにより出力端子ＯＵＴの電圧レベルが決まるレシオ回路として機能する。
【００９７】
次に、図１５に示す第８の実施形態による半導体装置１０ｇの動作について、説明する。バーンインモード以外のとき（通常動作時を含む）は、バーンインモード信号ＢＵＲＮ−ＩＮは非アクティブ（ロウレベル）に固定される。すると、差動回路３１の電源回路となるＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１は、共に差動回路３１の活性化制御信号であるＥＮＴによって導通、非導通が制御される。すなわち、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１は、共に活性化制御信号ＥＮＴがアクティブ（ハイレベル）であるときに導通して差動回路３１に電源を供給し、活性化制御信号ＥＮＴが非アクティブ（ロウレベル）であるときに非導通となり差動回路３１への電源供給を停止する。また、活性化制御信号ＥＮＴが非アクティブ（ロウレベル）であるときは、ＰＭＯＳトランジスタＭＰ１５が導通し、差動回路３１の出力信号であるＰＩＮ２Ｂをハイレベルに固定する。
【００９８】
また、クロックドインバータ８３が導通し、クロックドインバータ８２が非導通となるので、差動回路の出力信号ＰＩＮ２Ｂと同相信号が出力信号ＯＵＴ＿Ｂとして出力される。
【００９９】
次に、バーンインモードのときは、バーンインモード信号ＢＵＲＮ−ＩＮはアクティブ（ハイレベル）に固定される。すると、ＮＡＮＤ回路７２の出力はハイレベル、インバータ７４の出力はロウレベルとなり、差動回路３１の電源回路ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１は、共に非導通状態に固定され、差動回路３１に電源電流が流れないように制御される。また、プルアップトランジスタとなるＰＭＯＳトランジスタＭＰ１５により差動回路３１の出力信号ＰＩＮ２Ｂはハイレベルに固定される。さらに、クロックドインバータ８２が導通し、クロックドインバータ８３が非導通となるので、クロックドインバータ８２が入力信号ＰＩＮを反転して出力するレシオ型入力回路として機能し、入力信号ＰＩＮと同相レベルの出力信号ＯＵＴ＿Ｂが反転出力バッファ８４から出力される。
【０１００】
図１４に示す第７の実施形態による半導体装置１０ｆでは、非バーンインモード、かつ、活性化制御信号ＥＮＴが非アクティブ（ロウレベル）になると、出力信号ＯＵＴ＿Ｂはロウレベルに固定されていたのに対して、第８の実施形態は、非バーンインモード、かつ、活性化制御信号ＥＮＴが非アクティブのときに、出力信号ＯＵＴ＿Ｂをハイレベルに固定される点が異なる。また、バーンインモード信号の論理レベルに応じて、入力信号ＰＩＮの入力回路として差動回路を用いるか、レシオ回路を用いるかについて、第７の実施形態では組み合わせ論理回路であるＮＡＮＤ回路７５、７６によって切り替えていたのに対して、第８の実施形態では、クロックドゲート、すなわち、クロックドインバータ８２、８３と反転出力バッファ８４により切り替えている点が異なる。どちらもバーンインモード時に差動回路３１に流れる電流を停止できるので、バーンイン時にＱＣＲ型入力初段回路に流れる電流を抑制することができる。活性化制御信号ＥＮＴが非アクティブ時に、出力信号ＯＵＴ＿Ｂをハイレベル固定にするか、ロウレベル固定にするかどうか等の必要に応じて、第７の実施形態の入力回路と第８の実施形態の入力回路とを使い分けることができる。
【０１０１】
［第９の実施形態］
図１６に示す第９の実施形態は、第７の実施形態、又は、第８の実施形態において開示したＱＣＲ型入力初段回路を、同期式メモリである半導体装置１０ｈのアドレス信号、及び／又は、コマンド信号の入力回路に用いる実施形態である。半導体装置１０ｈは具体的にはＤＤＲＳＤＲＡＭである。図１６は、第９の実施形態によるＤＤＲＳＤＲＡＭ（半導体装置１０ｈ）全体のブロック図である。図１１に示す第５の実施形態の同期式半導体記憶装置（半導体装置１０ｅ）と同一である部分には同一の符号を用いている。
【０１０２】
図１６において、ＣＫはクロック入力端子、ＣＫＢは反転クロック入力端子、ＣＫＥはクロックイネーブル信号入力端子である。クロックジェネレータ６１は、クロックイネーブル信号入力端子から入力したクロックイネーブル信号ＣＫＥがアクティブ（ハイレベル）であるときに、クロック入力端子ＣＫ、反転クロック入力端子ＣＫＢから与えられるクロック信号に同期して内部クロック信号ＩＮＴＣＫを生成し、半導体装置１０ｈの内部に供給する。クロックジェネレータ６１は、クロックイネーブル信号ＣＫＥが非アクティブ状態（ロウレベル）のとき、外部から与えられたクロック信号ＣＫ、ＣＫＢに基づく内部クロック信号ＩＮＴＣＫの生成を停止する。また、クロックイネーブル信号ＣＫＥは、パワーダウンモード制御回路３４に接続される。パワーダウンモード制御回路３４は、クロックイネーブル信号ＣＫＥの論理に基づいて、活性化制御信号ＥＮＴを出力し、半導体装置１０ｈ全体のパワーダウンモードを制御する。パワーダウンモード制御回路３４は、クロックイネーブル信号ＣＫＥがアクティブ（ハイレベル）なときに活性化制御信号ＥＮＴをアクティブ（ハイレベル）に設定し、非パワーダウンモードに設定する。また、クロックイネーブル信号ＣＫＥが非アクティブ（ロウレベル）なときに活性化制御信号ＥＮＴを非アクティブ（ロウレベル）に設定し、パワーダウンモードに設定する。
【０１０３】
ＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子は、外部から与えられたアドレス信号、及び／又は、コマンド信号を入力する端子である。端子の数ｎは、製品の仕様によって決まる２以上の任意の整数である。ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）は、ＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子にそれぞれ対応して設けられ、ＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子から与えられたアドレス信号、及び／又は、コマンド信号を入力する回路である。ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）の初段には、それぞれ図１４、図１５を用いて説明した第７の実施形態又は第８の実施形態のＱＣＲ型入力初段回路が用いられる。後で説明するように、コマンド信号を入力する端子には、図１５に示す活性化制御信号ＥＮＴが非アクティブ時に、出力信号ＯＵＴ＿Ｂをハイレベルに固定する第８の実施形態によるＱＣＲ型入力初段回路を用いることが望ましいが、アドレス信号のみを入力する端子には、第７の実施形態によるＱＣＲ型入力初段回路を用いることもできる。
【０１０４】
各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）には、基準電圧ＶＲＥＦ、活性化制御信号ＥＮＴ、バーンインモード信号ＢＵＲＮ−ＩＮが入力され、各入力初段回路を制御する。また、ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）内部の後段には、クロックジェネレータ６１が生成する内部クロック信号ＩＮＴＣＫに同期してアドレス信号、コマンド信号を一時的に保持するレジスタが必要に応じて設けられる。
【０１０５】
ＶＤＤ、ＶＳＳは、外部から半導体装置１０ｈに与えられる電源端子である。ＶＤＤ端子には、ＶＳＳ端子より高電圧の電源電圧が与えられる。基準電圧発生回路６６は、外部から与えられた電源ＶＤＤ、ＶＳＳから半導体装置１０ｈの内部で必要な電圧を生成する。基準電圧発生回路６６が生成する基準電圧ＶＲＥＦは、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）に供給される。
【０１０６】
ＣＳＢ入力回路３３は、ＣＳＢ端子の入力バッファ回路であり、ＣＳＢ端子から、反転チップセレクト信号ＣＳＢを入力する。なお、第９の実施形態における反転チップセレクト信号ＣＳＢ（図１６）は、図１（第１の実施形態）、図８（第３の実施形態）における電流制限信号ＣＳＢとは異なる信号である。また、コマンドデコーダ６５ａは、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）から入力されたコマンド信号、及びＣＳＢ端子から入力した反転チップセレクト信号ＣＳＢを、内部クロック信号ＩＮＴＣＫに同期してデコードし、半導体装置１０ｈの内部動作に必要な各種制御信号を生成する。
【０１０７】
なお、図１６において、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）のうち、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどのコマンド信号の入力に用いられる入力回路には、活性化制御信号ＥＮＴが非アクティブとなるパワーダウン時に出力信号ＯＵＴ＿Ｂをハイレベルに固定する図１５に示すような入力初段回路を使用することが望ましい。その理由について説明する。図１７には、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢのコマンド信号の入力回路として、非バーンインモードにおいて、活性化制御信号ＥＮＴが非アクティブとなるパワーダウン時に、出力信号ＯＵＴ＿Ｂをハイレベルに固定する入力初段回路を用いた場合と、ロウレベルに固定する入力初段回路を用いた場合のタイミングチャートを示す。具体的には、図１７（ａ）は、出力信号ＯＵＴ＿Ｂをロウレベルに固定する入力初段回路（たとえば図１４に示す第７の実施形態参照）を用いた場合のタイミングチャートであり、図１７（ｂ）は、出力信号ＯＵＴ＿Ｂをハイレベルに固定する入力初段回路（たとえば図１５に示す第８の実施形態参照）を用いた場合のタイミングチャートである。
【０１０８】
図１７（ａ）において、「ＣＫＥ」はクロックイネーブル信号端子から入力されるクロックイネーブル信号、「ＣＳＢ」はＣＳＢ端子から入力される反転チップセレクト信号、「ＲＡＳＢ」、「ＣＡＳＢ」、「ＷＥＢ」はそれぞれ対応するＡＤＲ／ＣＭＤ１〜ＡＤＲ／ＣＭＤｎ端子に接続されたＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）から出力される反転ロウアドレスストーブ信号、反転カラムアドレスストローブ信号、反転ライトイネーブル信号（いずれもコマンド信号）であり、図１７（ａ）の「ＲＡＳＢ」、「ＣＡＳＢ」、「ＷＥＢ」はそれぞれ図１４のＯＵＴ＿Ｂ信号に相当する。図１７（ａ）は非バーンインモードのタイミングチャートであり、クロックイネーブル信号ＣＫＥが立ち下がるとパワーダウンモードとなり、活性化制御信号ＥＮＴが非アクティブのロウレベルとなる。すると、それぞれ図１４のＯＵＴ＿Ｂ信号に相当するＲＡＳＢ、ＣＡＳＢ、ＷＥＢ信号はいずれもロウレベルに固定される。図１７（ａ）では、「ＣＫＥ」が立ち下がって、パワーダウンモードになる前は、「ＲＡＳＢ」、「ＣＡＳＢ」、「ＷＥＢ」はいずれもハイレベルであるので、「ＣＫＥ」が立ち下がってパワーダウンモードに入ることにより、「ＲＡＳＢ」、「ＣＡＳＢ」、「ＷＥＢ」はいずれも立ち下がっている。また、ＣＫＥ信号を立ち下げてパワーダウンモードに設定するときに、ＣＳＢ端子を立ち上げて半導体装置ｈをチップセレクト状態から非チップセレクト状態に設定している。
【０１０９】
ここで、図１７（ａ）では、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ信号の立ち下がりに対して、ＣＳＢ信号の立ち上がりが遅れる場合を示している。図１７（ａ）に示すようにＣＳＢ信号の立ち上がりが遅れると、コマンドデコーダ６５ａ（図１６）の入力信号に「ハザード」が生じ、コマンドデコーダ６５ａの「ラッチクロック」となるクロックジェネレータ６１（図１６）が出力するＩＮＴＣＬＫに同期してコマンドデコーダ６５ａがＭＲＳコマンドをラッチしている。クロックイネーブル信号ＣＫＥを立ち下げてパワーダウンモードに設定しているで、本来、ＭＲＳコマンドは出力されるべきコマンドではなく、ここでは誤動作となる可能性がある。
【０１１０】
一方、図１７（ｂ）は、「ＲＡＳＢ」、「ＣＡＳＢ」、「ＷＥＢ」の入力初段回路に図１５に示す出力信号ＯＵＴ＿Ｂをハイレベルに固定する入力初段回路を用いた場合のタイミングチャートである。クロックイネーブル信号ＣＫＥを立ち下げてパワーダウンモードに設定し、活性化制御信号ＥＮＴを立ち下げると、入力初段回路の出力信号であるＯＵＴ＿Ｂはハイレベルに固定されるので、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの各信号はハイレベルを維持したままである。したがって、クロックイネーブル信号ＣＫＥを立ち下げて、パワーダウンモードに設定する際に、ＣＳＢ信号の立ち上がりが遅れてもハザードが出力され、誤ったコマンドがラッチされてしまう恐れはない。
【０１１１】
すなわち、少なくとも「ＲＡＳＢ」、「ＣＡＳＢ」、「ＷＥＢ」の各コマンド信号を入力する入力初段回路には、非バーンインモードで活性化制御信号ＥＮＴがロウレベルとなるときに、図１４のような出力信号ＯＵＴ＿Ｂをロウレベルに固定する回路ではなく、図１５のような出力信号ＯＵＴ＿Ｂをハイレベルに固定する回路を用いることが好ましい。
【０１１２】
次に第９の実施形態において、各ＱＣＲ型入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）に図１５に示す入力初段回路を用いた場合の効果について説明する。図１８は、従来のバーンインモードと、第９の実施形態によるバーンインモードと、ノーマルモードと、における消費電流の比較を示す図である。図１８における従来のバーンインモードは、図１６におけるＱＣＲ入力回路ＱＣＲ１〜ＱＣＲｎ（３０ａ）に図１５による入力初段回路を用いずに、図５に示す従来の入力初段回路を用いた場合のバーンインモードの消費電流を示す。
【０１１３】
図１８の横軸は周囲温度であり、縦軸は消費電流である。ノーマルモードにおける通常の動作温度範囲が周囲温度０〜８５℃であるのに対して、バーンイン温度範囲は１２５℃前後である。図１８に示すように、従来のバーンインモードに比べて、第９の実施形態によれば、バーンインモードの最大消費電流を抑制することができる。バーンインモードでは、ＱＣＲ型入力初段回路の差動入力回路への電源供給を停止し、差動入力回路に代えて、レシオ型入力回路を入力初段回路として用いているからである。なお、ノーマルモードの消費電流は、従来の入力初段回路と、図１５の入力初段回路を用いた場合で有意な差はない。
【０１１４】
なお、本発明について、下記の形態も可能である。
（形態１）  差動回路と、
前記差動回路に電源を供給する電源回路と、
バーンインモード信号と、第１制御信号と、を入力し、前記バーンインモード信号と、前記第１制御信号と、が共にアクティブであるときに、前記電源回路が前記差動回路に供給する電流を制限する電流制限信号を生成する電流制限回路と、
を備えることを特徴とする半導体装置。
（形態２）  前記電源回路は、活性化制御信号を入力し、前記活性化制御信号がアクティブレベルであるときに前記差動回路に電源を供給し、前記活性化制御信号が非アクティブレベルにあるときに前記差動回路に対する電源の供給を停止することを特徴とする形態１記載の半導体装置。
（形態３）  前記電源回路は、
前記電流制限信号の論理レベルに係わらず前記活性化制御信号がアクティブであるときに前記差動回路に電源を供給し、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止する電源回路と、
前記電流制限信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記差動回路に電源を供給し、前記電流制限信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止する電源回路と、
を備えることを特徴とする形態２記載の半導体装置。
（形態４）  前記電源回路は、
第１の電源に接続された第１、第２の電源回路と、
第２の電源に接続された第３、第４の電源回路と、
を備え、
前記第１の電源回路は、前記電流制限信号の論理レベルに係わらず前記活性化制御信号がアクティブであるときに前記第１の電源から前記差動回路に電源を供給し、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止し、
前記第２の電源回路は、前記電流制限信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記第１の電源から前記第１の電源回路と並列に前記差動回路に電源を供給し、前記電流制限信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止し、
前記第３の電源回路は、前記電流制限信号の論理レベルに係わらず前記活性化制御信号がアクティブであるときに前記第２の電源から前記差動回路に電源を供給し、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止し、
前記第４の電源回路は、前記電流制限信号が非アクティブであり、かつ、前記活性化制御信号がアクティブであるときに前記第２の電源から前記第３の電源回路と並列に前記差動回路に電源を供給し、前記電流制限信号がアクティブであるか、又は、前記活性化制御信号が非アクティブであるときに前記差動回路への電源の供給を停止することを特徴とする形態２記載の半導体装置。
（形態５）  前記半導体装置は、不揮発性メモリと、前記不揮発性メモリの読み出し回路と、をさらに含み、
前記電流制限回路は、
前記読み出し回路により読み出した前記不揮発性メモリの論理と、テストモード信号と、を組み合わせて前記第１制御信号を生成する第１の組み合わせ論理回路と、
前記第１制御信号と、バーンインモード信号と、から前記電流制限信号を生成する第２の組み合わせ論理回路と、
を備えることを特徴とする形態４記載の半導体装置。
（形態６）  前記電流制限回路は、前記電流制限信号と前記活性化制御信号とを組み合わせて前記第２及び第４の電源回路の導通／非導通を制御する第３の組み合わせ論理回路をさらに含み、
第１及び第３の電源回路は、それぞれ前記活性化制御信号により導通／非導通が制御される電源トランジスタを備え、
前記第２及び第４の電源回路は、それぞれ前記第３の組み合わせ論理回路の出力により導通／非導通が制御される電源トランジスタを備えることを特徴とする形態４又は５記載の半導体装置。
（形態７）  第１及び第３の電源回路は、それぞれ前記活性化制御信号により導通／非導通が制御される電源トランジスタを備え、
第２及び第４の電源回路は、それぞれ、前記活性化制御信号により導通／非導通が制御される第１の電源トランジスタと、前記第１の電源トランジスタと電流路が直列に接続され、前記電流制限信号により導通／非導通が制御される第２の電源トランジスタと、を備え、前記第１及び第２の電源トランジスタが共に導通に制御されたときに、それぞれ第１及び第２の電源から前記差動回路に電源を供給することを特徴とする形態４又は５記載の半導体装置。
（形態８）  前記差動回路は、
前記第３及び第４の電源回路に接続され、差動入力の一方に基準電圧が入力され、差動入力の他方に入力信号が接続された第１の差動対と、
前記第１の差動対と、前記第１及び第２の電源回路と、の間に接続された第１の負荷回路と、
を備え、
前記第１の差動対と前記第１の負荷回路との接続点から出力信号が取り出されていることを特徴とする形態４乃至７いずれか１記載の半導体装置。
（形態９）  前記差動回路は、
前記第１及び第２の電源回路に接続され、差動入力の一方に前記基準電圧が入力され、差動入力の他方に前記入力信号が接続された第２の差動対と、
前記第２の差動対と、前記第３及び第４の電源回路と、の間に接続された第２の負荷回路と、
をさらに備え、
前記第２の差動対と前記第２の負荷回路との一対の接続点は、前記第１の差動対及び前記第１の負荷回路にもそれぞれ接続されていることを特徴とする形態８記載の半導体装置。
（形態１０）  前記差動回路は、外部接続端子から入力した外部入力信号が前記入力信号として接続され、前記活性化制御信号がアクティブレベルであるときに、前記外部入力信号の電圧レベルを前記基準電圧と比較し、その結果を前記出力信号として出力することを特徴とする形態９記載の半導体装置。
（形態１１）  前記半導体装置は、前記出力信号によって出力電圧が制御される定電圧電源回路をさらに含み、
前記定電圧電源回路の出力電圧が前記入力信号として前記差動入力の他方に帰還接続されていることを特徴とする形態８記載の半導体装置。
（形態１２）  前記半導体装置は、
それぞれ前記差動回路である第１及び第２の差動回路と、
前記第１の差動回路に対応して設けられ、前記第１の差動回路に対応する前記活性化制御信号である第１の活性化制御信号により前記第１の差動回路に対する電源の供給／停止が制御される前記第１乃至第４の電源回路と、
前記第２の差動回路に対応して設けられ、前記第２の差動回路に対応する前記活性化制御信号である第２の活性化制御信号により前記第２の差動回路に対する電源の供給／停止が制御される前記第１乃至第４の電源回路と、
前記第２の差動回路によって出力電圧が制御され、当該出力電圧が前記入力信号として前記第２の差動回路の前記差動入力の他方に帰還接続された定電圧電源回路と、
を備え、
前記第１の差動回路は、外部接続端子から入力した外部入力信号が前記入力信号として接続され、前記第１の活性化制御信号がアクティブレベルであるときに、前記外部入力信号の電圧レベルを前記基準電圧と比較し、その結果を前記出力信号として出力することを特徴とする形態８記載の半導体装置。
（形態１３）  前記第１の差動回路は、
対応する前記第１及び第２の電源回路に接続され、差動入力の一方に前記基準電圧が入力され、差動入力の他方に前記外部入力信号が接続された第２の差動対と、
前記第２の差動対と、前記第３及び第４の電源回路と、の間に接続された第２の負荷回路と、
をさらに備え、
前記第２の差動対と前記第２の負荷回路との一対の接続点は、前記第１の差動対及び前記第１の負荷回路にもそれぞれ接続されていることを特徴とする形態１２記載の半導体装置。
（形態１４）  複数の前記外部接続端子と、
前記複数の外部接続端子にそれぞれ対応して設けられた複数の前記差動回路と、
を備えることを特徴とする形態９、１１又は１２記載の半導体装置。
（形態１５）  前記半導体装置は、同期式半導体記憶装置であり、前記外部接続端子が、アドレス／コマンド入力端子であり、前記定電圧回路が内部回路の定電圧電源回路であることを特徴とする形態１２乃至１４いずれか１記載の半導体装置。
（形態１６）  差動回路を備えた半導体装置の生産方法であって、
バーンインを行う前の前記半導体装置について消費電流が大きい方にばらついているか否かをテストし、消費電流が大きい方にばらついていた場合は、当該半導体装置の消費電流が大きい方にばらついていることを記録するステップと、
前記記録を参照し、当該半導体装置の消費電流が大きい方にばらついていることが確認できた場合は、前記差動回路に流れる電流を制限してバーンインを行うステップと、
を備えることを特徴とする半導体装置の生産方法。
（形態１７）  前記半導体装置はさらに不揮発性メモリを備え、前記記録するステップは、前記半導体装置のテスト工程において、当該半導体装置の消費電流が大きい方にばらついていた場合に、前記不揮発性メモリに記憶し、
前記バーンイン時には、前記不揮発性メモリの内容を読み取ることにより前記記録を参照することを特徴とする形態１６記載の半導体装置の生産方法。
（形態１８）  前記不揮発性メモリがヒューズであり、前記半導体装置のテスト工程において、当該半導体装置の消費電流が大きい方にばらついていた場合に、前記ヒューズを切断し、
前記バーンイン時には、前記ヒューズの状態を読み取ることにより前記記録を参照することを特徴とする形態１７記載の半導体装置の生産方法。
（形態１９）  前記半導体装置は、リングオシレータをさらに備え、
前記記録するステップにおいて、前記リングオシレータの発振周期をテストし、前記リングオシレータの発振周期が早い方にばらついていた場合に前記消費電流が多い方にばらついていると判断することを特徴とする形態１６乃至１８いずれか１記載の半導体装置の生産方法。
（形態２０）  前記半導体装置が請求項１乃至１５いずれか１記載の半導体装置であることを特徴とする形態１６乃至１９いずれか１記載の半導体装置の生産方法。
（形態２１）  差動回路と、
前記差動回路に電源を供給する電源回路と、
を備え、
バーンインモード信号と前記差動回路の活性化制御信号との論理に基づいて、前記電源回路が前記差動回路に供給する電流を制御する半導体装置であって、
前記差動回路が、外部接続端子から入力した外部入力信号と基準電圧信号とが差動入力信号として入力し、前記活性化制御信号がアクティブレベルであるときに、前記外部入力信号の電圧レベルを前記基準電圧と比較し、その結果を出力信号として出力する差動型入力回路であって、
前記外部入力信号を入力信号とするレシオ型入力回路と、
前記レシオ型入力回路の出力信号、又は、前記差動型入力回路の出力信号のいずれかを選択して出力する出力選択回路と、
をさらに備え、前記バーンインモード信号により、前記レシオ型入力回路の動作と前記出力選択回路の選択を制御し、前記出力選択回路が前記レシオ型入力回路の出力信号を選択するときに、前記電源回路が前記差動回路に供給する電流を停止するように制御することを特徴とする半導体装置。
（形態２２）  外部入力信号を基準電圧と比較して内部に取り込む差動型入力回路と、
テスト時に前記差動型入力回路に代えて前記外部入力信号を前記内部に取り込むレシオ型入力回路を含み、前記テスト時には前記差動型入力回路への電源供給を停止させるテスト回路と、
を備え、
前記テスト回路が、バーンインモード信号により前記レシオ型入力回路の動作を活性化させ、前記差動型入力回路の出力信号に代えて前記レシオ型入力回路の出力信号を選択して出力する出力選択回路をさらに含むことを特徴とする半導体装置。
（形態２３）  前記差動型入力回路に電源を供給する電源回路をさらに備え、
バーンインモード信号と前記差動回路の活性化制御信号との論理に基づいて、前記電源回路が前記差動型入力回路に供給する電流を制御し、
前記テスト回路は、テスト時に前記バーンインモード信号を活性化し、前記電源回路が前記差動型入力回路への電源供給を停止するように制御することを特徴とする形態２２記載の半導体装置。
（形態２４）  前記出力選択回路が、前記バーンインモード信号がアクティブであるときに活性化して前記レシオ型入力回路の出力信号を出力する第１のクロックドゲートと、前記バーンインモード信号が非アクティブであるときに活性化して前記差動型入力回路の出力信号を出力する第２のクロックドゲートと、を含むことを特徴とする形態２１、又は、形態２３記載の半導体装置。
（形態２５）  外部から与えられたクロック信号に同期して動作する同期式メモリをさらに含み、
前記外部入力信号が、前記同期式メモリに対するコマンド信号であって、前記バーンインモード信号が非アクティブで、かつ、前記活性化制御信号が非アクティブであるときに、内部に取り込む前記コマンド信号を非アクティブ状態に固定することを特徴とする形態２１乃至２４いずれかに記載の半導体装置。
なお、国内優先権の主張の基礎となる先の出願の当初記載事項（特許請求の範囲、明細書、図面を含む）については、先の出願の出願日を優先日（基準日）として判断するものとし、今回追加した記載事項に影響されず、それが無いものとして判断すべきものである。なお、今回追加した事項は、第８、第９の実施形態［００９１］−［０１１３］、［０１１４］の（形態２１）−（形態２５）及び図１５−１８、及びこれらに関連する事項に限られている。
【０１１５】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１６】
１０、１０ａ〜１０ｈ：半導体装置
２０：内部電源回路
３０、３０ａ：ＱＣＲ型入力回路
２１、３１：差動回路
３２、５３、５７、７１、７３、７４、８１：インバータ回路
３３：ＣＳＢ入力回路
３４：パワーダウンモード制御回路
４０：ヒューズ素子
４１：読み出し回路
５０：バーンイン制御回路（電流制限回路）
５１：エクスクルーシブオア回路
５２、７２、７５、７６：ＮＡＮＤ回路
５６：アンドノア回路
６１：クロックジェネレータ
６２：カラムアドレスデコーダ
６３：ロウアドレスデコーダ
６４：メモリセルアレイ
６５、６５ａ：コマンドデコーダ
６６：基準電圧発生回路
６７：リングオシレータ
８２、８３：クロックドインバータ（クロックドゲート）
８４：反転出力バッファ（インバータ回路）
１０１：バーンイン装置
１０２：バーンインボード
１０３：スロット
１０４：接続端子
１１０：半導体装置実装用ソケット
４００：ヒューズ回路
ＭＰ１〜ＭＰ３、ＭＰ１１〜ＭＰ１５、ＭＰ３１、ＭＰ２ａ：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ３、ＭＮ６、ＭＮ１１〜ＭＮ１５、ＭＮ２１、ＭＮ２ａ：ＮＭＯＳトランジスタ
ＣＮＴ１：第１制御信号
ＣＳＢ：（反転）電流制限信号
ＣＳＢ：反転チップセレクト信号
ＥＮ１Ｔ：（第１の）活性化制御信号
ＥＮ１Ｂ：（第１の反転）活性化制御信号
ＥＮ２Ｔ：（第２の）活性化制御信号
ＥＮ２Ｂ：（第２の反転）活性化制御信号
ＴＥＳＴＡ、ＴＥＳＴＢ：テストモード信号
【図１】
2013149338.tif 000003
【図２】
2013149338.tif 000004
【図３】
2013149338.tif 000005
【図４】
2013149338.tif 000006
【図５】
2013149338.tif 000007
【図６】
2013149338.tif 000008
【図７】
2013149338.tif 000009
【図８】
2013149338.tif 000010
【図９】
2013149338.tif 000011
【図１０】
2013149338.tif 000012
【図１１】
2013149338.tif 000013
【図１２】
2013149338.tif 000014
【図１３】
2013149338.tif 000015
【図１４】
2013149338.tif 000016
【図１５】
2013149338.tif 000017
【図１６】
2013149338.tif 000018
【図１７】
2013149338.tif 000019
【図１８】
2013149338.tif 000020