(57)【要約】【課題】回路レイアウトがダミー配線を挿入しにくい領域よりも配線の占有率が高い領域を含む場合であっても、レイアウト全体で配線の占有率ができるだけ均一になるようにし、研磨後の表面の平坦性を向上させる。【解決手段】レイアウトプログラムを、回路レイアウトを分割した各領域における配線の占有率を算出し、基準占有率よりも占有率が高い領域の占有率を減らす、各処理をコンピュータに実行させるものとする。【選択図】図４
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【特許請求の範囲】
【請求項１】
回路レイアウトを分割した各領域における配線の占有率を算出し、
基準占有率よりも占有率が高い領域の占有率を減らす、各処理をコンピュータに実行させることを特徴とするレイアウトプログラム。
【請求項２】
前記各領域の占有率と基準占有率との差分を算出する処理を前記コンピュータに実行させ、
前記各領域の占有率と前記基準占有率との差分に基づいて前記占有率を減らす処理を前記コンピュータに実行させることを特徴とする、請求項１に記載のレイアウトプログラム。
【請求項３】
前記配線の占有率を算出する処理として、前記各領域における実配線及びダミー配線の占有率を算出する処理を前記コンピュータに実行させ、
前記占有率を減らす処理として、前記基準占有率よりも占有率が高い領域の実配線及びダミー配線を減らす処理を前記コンピュータに実行させることを特徴とする、請求項１又は２に記載のレイアウトプログラム。
【請求項４】
前記配線の占有率を算出する処理として、前記各領域における実配線の占有率を算出する処理を前記コンピュータに実行させ、
前記占有率を減らす処理として、前記基準占有率よりも占有率が高い領域の実配線を減らす処理を前記コンピュータに実行させることを特徴とする、請求項１又は２に記載のレイアウトプログラム。
【請求項５】
前記占有率を減らす処理を行なった後に、デザインルールを満たしているかをチェックする処理を前記コンピュータに実行させることを特徴とする、請求項１〜４のいずれか１項に記載のレイアウトプログラム。
【請求項６】
前記デザインルールを満たしているかをチェックする処理を行なった後に、前記デザインルールを満たしていない領域に対して、条件を緩和して配線の占有率を減らす処理を前記コンピュータに実行させることを特徴とする、請求項５に記載のレイアウトプログラム。
【請求項７】
前記デザインルールを満たさなかった領域をアラーム表示する処理を前記コンピュータに実行させることを特徴とする、請求項５又は６に記載のレイアウトプログラム。
【請求項８】
回路レイアウトを分割した各領域における配線の占有率を算出する手段と、
基準占有率よりも占有率が高い領域の占有率を減らす手段とを備えることを特徴とするレイアウト装置。
【請求項９】
コンピュータが、回路レイアウトを分割した各領域における配線の占有率を算出し、
コンピュータが、基準占有率よりも占有率が高い領域の占有率を減らすことを特徴とするレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウトプログラム、レイアウト装置、レイアウト方法に関する。
【背景技術】
【０００２】
従来の半導体装置のレイアウト設計では、回路レイアウトを分割した各領域に空き領域がある場合には、この空き領域にダミー配線を挿入するようにしている。
また、例えばＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）などによる研磨後の表面の平坦性を向上させるべく、レイアウト全体で配線密度が均一になるように、回路レイアウトを分割した各領域の空き領域にダミー配線を挿入するようにしている。
【０００３】
これは、従来の半導体装置のレイアウト設計では、ダミー配線を挿入する前の回路レイアウトが、ダミー配線を挿入しにくい領域（例えばセルを含む領域）のほかに、ダミー配線を挿入しうる空き領域を有する領域を含むことを前提にしている。つまり、ダミー配線を挿入しうる空き領域を有する領域にダミー配線を挿入することで、ダミー配線を挿入しにくい領域に配線密度を近づけて、レイアウト全体で配線密度が均一になるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１２４４号公報
【特許文献２】特開平１１−２６５８６６号公報
【特許文献３】特開平４−１５８５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、例えばＬＣＯＳ（Liquid Crystal On Silicon）デバイスなどのさらなる微細化が要求される半導体装置では、ダミー配線を挿入する前の回路レイアウトが、ダミー配線を挿入しにくい領域のほかに、この領域よりも配線の占有率が高い領域を含むものとなる。例えば、ＬＣＯＳデバイスなどの半導体装置では、ダミー配線を挿入しにくい領域（例えばセルを含む領域）のほかに、配線の占有率が約８０％〜約１００％になる領域を含む回路レイアウトとなる。
【０００６】
この場合、従来の半導体装置のレイアウト設計のように、単に空き領域にダミー配線を挿入しただけでは、レイアウト全体で配線密度を均一にすることができない。つまり、ダミー配線を挿入しにくい領域よりも配線の占有率が高い領域にダミー配線を挿入しても、ダミー配線を挿入しにくい領域に配線の占有率を近づけることができない。このため、レイアウト全体で、即ち、回路レイアウトを分割した各領域の相互間で、配線の占有率を均一にすることができない。したがって、例えばＣＭＰなどによる研磨後の表面の平坦性を向上させるのが難しい。
【０００７】
そこで、回路レイアウトがダミー配線を挿入しにくい領域よりも配線の占有率が高い領域を含む場合であっても、レイアウト全体で配線の占有率ができるだけ均一になるようにし、研磨後の表面の平坦性を向上させたい。
【課題を解決するための手段】
【０００８】
レイアウトプログラムは、回路レイアウトを分割した各領域における配線の占有率を算出し、基準占有率よりも占有率が高い領域の占有率を減らす、各処理をコンピュータに実行させる。
レイアウト装置は、回路レイアウトを分割した各領域における配線の占有率を算出する手段と、基準占有率よりも占有率が高い領域の占有率を減らす手段とを備える。
【０００９】
レイアウト方法は、コンピュータが、回路レイアウトを分割した各領域における配線の占有率を算出し、コンピュータが、基準占有率よりも占有率が高い領域の占有率を減らす。
【発明の効果】
【００１０】
したがって、レイアウトプログラム、レイアウト装置、レイアウト方法によれば、回路レイアウトがダミー配線を挿入しにくい領域よりも配線の占有率が高い領域を含む場合であっても、レイアウト全体で配線の占有率ができるだけ均一になるようにし、研磨後の表面の平坦性を向上させることができるという利点がある。
【図面の簡単な説明】
【００１１】
【図１】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図２】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図３】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図４】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図５】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図６】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図７】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図８】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図９】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における処理を示すフローチャートである。
【図１０】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法におけるメッシュ分割の一例を示す模式図である。
【図１１】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法における各領域の配線の占有率の算出方法を説明するための模式図である。
【図１２】本実施形態にかかるレイアウト装置のハードウェア構造を示す図である。
【図１３】従来の研磨後の平坦性が劣化している状態を示す模式図である。
【図１４】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための模式図であって、研磨後の平坦性が向上している状態を示す図である。
【図１５】従来の一の回路レイアウトにおける各領域の配線の占有率を示す図である。
【図１６】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための図であって、従来の一の回路レイアウト（図１５）を修正した後の回路レイアウトにおける各領域の配線の占有率を示す図である。
【図１７】従来の一の回路レイアウト（図１５）に基づいて微細パターンを形成した場合のパターン形状の変化を示すＳＥＭ写真である。
【図１８】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための図であって、本実施形態の一の回路レイアウト（図１６）に基づいて微細パターンを形成した場合のパターン形状の変化を示すＳＥＭ写真である。
【図１９】従来の一の回路レイアウト（図１５）に基づいて微細パターンを形成した場合のパターン寸法の変化を示す図である。
【図２０】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための図であって、本実施形態の一の回路レイアウト（図１６）に基づいて微細パターンを形成した場合のパターン寸法の変化を示す図である。
【図２１】従来の他の回路レイアウトにおける各領域の配線の占有率を示す図である。
【図２２】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための図であって、従来の他の回路レイアウト（図２１）を修正した後の回路レイアウトにおける各領域の配線の占有率を示す図である。
【図２３】従来の他の回路レイアウト（図２１）に基づいて微細パターンを形成した場合のパターン形状の変化を示すＳＥＭ写真である。
【図２４】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための図であって、本実施形態の他の回路レイアウト（図２２）に基づいて微細パターンを形成した場合のパターン形状の変化を示すＳＥＭ写真である。
【図２５】従来の他の回路レイアウト（図２１）に基づいて微細パターンを形成した場合のパターン寸法の変化を示す図である。
【図２６】本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法による効果を説明するための図であって、本実施形態の他の回路レイアウト（図２２）に基づいて微細パターンを形成した場合のパターン寸法の変化を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面により、本発明の実施の形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法について、図１〜図２６を参照しながら説明する。
本実施形態にかかるレイアウト装置及びレイアウト方法は、半導体装置（半導体集積回路）のレイアウト設計において、レイアウト全体で配線の占有率ができるだけ均一になるように、配線の占有率を調整する処理を行なうものである。
【００１３】
特に、回路レイアウトがダミー配線を挿入しにくい領域（例えばセルを含む領域）よりも配線の占有率が高い領域を含む場合に、レイアウト全体で配線の占有率ができるだけ均一になるように、配線の占有率を調整する処理を行なうものである。例えば、配線の占有率が約８０％〜約１００％になる領域を含む回路レイアウトとなるＬＣＯＳデバイスなどの半導体装置のレイアウト設計に用いるのが好ましい。なお、配線を配線パターンともいう。また、ダミー配線をダミーパターンともいう。
【００１４】
本実施形態では、半導体装置のレイアウト設計において、回路レイアウトを分割した各領域における配線の占有率を算出し、基準占有率よりも占有率が高い領域の占有率を減らす処理を行なうようにしている。これにより、レイアウト全体で、即ち、回路レイアウトを分割した各領域の相互間で、配線の占有率ができるだけ均一になるようにすることができ、例えばＣＭＰなどによる研磨後の表面の平坦性を向上させることができる。
【００１５】
以下、より具体的に説明する。
まず、本レイアウト装置のハードウェア構成について、図１２を参照しながら説明する。
本レイアウト装置は、コンピュータを用いて実現することができ、そのハードウェア構成は、例えば図１２に示すように、ＣＰＵ１、メモリ２、外部記憶装置３、ドライブ装置４、入力装置５、表示装置６、及び、通信装置７を備え、これらがバス８によって相互に接続された構成になっている。なお、図１２中、符号９は可搬型記録媒体を示している。また、本装置のハードウェア構成はこれに限られるものではない。
【００１６】
ここで、ＣＰＵ１は、コンピュータ全体を制御するものであり、プログラムをメモリ２に読み出して実行し、レイアウト設計（レイアウト評価やレイアウト修正を含む）に必要な処理を行なうものである。
メモリ２は、例えばＲＡＭであり、プログラムの実行、データの書き換え等を行なう際に、プログラム又はデータを一時的に格納するものである。
【００１７】
外部記憶装置３は、例えばハードディスクドライブであり、後述するレイアウトプログラム及び各種のデータが格納されている。
ドライブ装置４は、例えば光ディスクや光磁気ディスク等の可搬型記録媒体の記憶内容にアクセスするためのものである。
入力装置５は、例えばキーボードやマウス等であり、オペレータからの指示やパラメータを入力するのに用いられるものである。
【００１８】
表示装置６は、例えばＣＲＴ，ＬＣＤ，ＰＤＰ等であり、レイアウト表示及びパラメータ入力画面等を表示するのに用いられるものである。
通信装置７は、例えばＬＡＮやインターネットなどの通信ネットワークを介して、他の装置と通信するために用いられるものである。
このようなハードウェア構成を備えるコンピュータにおいて、ＣＰＵ１が、例えば外部記憶装置３に格納されているレイアウトプログラムをメモリ２に読み出して実行することで、本レイアウト装置１０は実現される。
【００１９】
次に、本レイアウト装置１０においてＣＰＵ１がメモリに読み込まれたレイアウトプログラムに従って実行する処理（レイアウト方法）について、図１〜図１１を参照しながら説明する。
なお、ここでは、ダミー配線が挿入された回路レイアウトに対して本発明を適用する場合を例に挙げて説明する。
【００２０】
まず、図１に示すように、ＣＰＵ１は、実配線及びダミー配線を含む回路レイアウトを読み込み、これをメッシュ状に分割する（ステップＳ１０）。つまり、読み込んだ回路レイアウトをメッシュ状に区切って複数の領域に分割する。例えば図１０に示すように、回路レイアウト１１を、縦に４分割し、横に４分割して、１６個の領域１２に分割する。例えば、各領域は、縦横の長さを、それぞれ、約１００μｍ以上にするのが好ましい。なお、回路レイアウト１１をレイアウト情報又はレイヤ情報ともいう。また、分割された各領域１２をメッシュ領域ともいう。
【００２１】
次に、ＣＰＵ１は、回路レイアウト１１を分割した各領域１２における配線の占有率を算出する（ステップＳ２０）。ここでは、ダミー配線を含む領域１２では、その領域１２における実配線及びダミー配線の占有率を算出する。また、ダミー配線を含まず、実配線のみを含む領域１２では、その領域１２における実配線の占有率を算出する。そして、算出された各領域１２における配線の占有率を、領域毎に、領域の位置情報に対応づけて、外部記憶装置３に格納する。
【００２２】
ここで、一の領域１２における配線の占有率は、一の領域１２を構成する全ドット数に対する配線が存在する領域（配線領域）を構成するドット数の割合として算出することができる。例えば図１１に示すように、一の領域１２の一辺のドット数をＤ０１とし、これに直交する他辺のドット数をＤ１１とし、この一の領域１２に含まれる配線によって占められる領域（配線領域）の一辺のドット数をＤ０２とし、これに直交する他辺のドット数をＤ１２とする。この場合、次式によって、一の領域１２における配線の占有率Ａｎを算出することができる。
Ａｎ＝［（Ｄ０２×Ｄ１２）／（Ｄ０１×Ｄ１１）］×１００（％）
このため、本レイアウト装置は、回路レイアウト１１を分割した各領域１２における配線の占有率を算出する機能（占有率算出手段）を有することになる。ここでは、本レイアウト装置は、回路レイアウト１１を分割した各領域１２における実配線及びダミー配線の占有率を算出する機能（占有率算出手段）を有することになる。
【００２３】
次に、ＣＰＵ１は、外部記憶装置３に格納されている全ての領域１２における配線の占有率を読み出し、これらの平均値、即ち、平均占有率Ｂを算出する（ステップＳ３０）。そして、算出された平均占有率Ｂを、基準占有率として、外部記憶装置３に格納する。つまり、平均占有率Ｂを基準占有率として設定する。
このため、本レイアウト装置は、回路レイアウト１１を分割した各領域１２における配線の占有率の平均値（平均占有率）を算出する機能（平均占有率算出手段）を有することになる。つまり、本レイアウト装置は、回路レイアウト１１を分割した各領域１２における配線の占有率の平均値（平均占有率）を基準占有率として設定する機能（基準占有率設定手段）を有することになる。
【００２４】
なお、ここでは、平均占有率を基準占有率として設定しているが、これに限られるものではなく、基準占有率は、例えばＣＭＰなどによる研磨後の表面の平坦性を向上させるべく、レイアウト全体で配線の占有率ができるだけ均一になるように設定すれば良い。例えば、確率分布（累積確率分布）や標準偏差などを用いて基準占有率を設定しても良い。また、基準占有率は予め設定しておいても良い。この場合、この平均占有率を算出する処理、即ち、基準占有率を設定する処理は行なわなくても良い。
【００２５】
次に、ＣＰＵ１は、外部記憶装置３に格納されている各領域１２における配線の占有率Ａｎ、及び、平均占有率Ｂを読み出し、各領域１２における配線の占有率Ａｎと平均占有率Ｂとの差分Ｃｎ（Ｃｎ＝Ａｎ−Ｂ）を算出する（ステップＳ４０）。つまり、領域毎に、占有率Ａｎと平均占有率Ｂとの差分Ｃｎを算出する。そして、算出された各領域１２における配線の占有率Ａｎと平均占有率Ｂとの差分Ｃｎを、領域毎に、領域の位置情報に対応づけて、外部記憶装置３に格納する。なお、差分Ｃｎは、各領域１２における配線の占有率Ａｎが平均占有率Ｂ（基準占有率）に対してどの程度偏在しているかを示すものであるため、偏在率ともいう。
【００２６】
このため、本レイアウト装置は、回路レイアウト１１を分割した各領域１２における配線の占有率と平均占有率（基準占有率）との差分を算出する機能（差分算出手段）を有することになる。
次に、ＣＰＵ１は、外部記憶装置３に領域毎に格納されている差分Ｃｎを順に読み出し、その絶対値｜Ｃｎ｜が所定値αよりも大きいか否かを判定する（｜Ｃｎ｜＞α）。そして、差分の絶対値｜Ｃｎ｜が所定値αよりも大きい場合に、該当する領域１２の情報（データ）にフラグ１を付ける。ここでは、所定値αを例えば３０％としている。なお、所定値αは、例えばＣＭＰなどによる研磨後の表面の平坦性を向上させるのに、レイアウト全体で配線の占有率をどの程度均一にすれば良いかという観点から設定すれば良く、オペレータが任意に設定できるようになっている。
【００２７】
つまり、まず、一の領域１２の情報として外部記憶装置３に格納されている差分Ｃｎを読み出し、その絶対値｜Ｃｎ｜が所定値αよりも大きいか否かを判定する（ステップＳ５０）。この判定の結果、差分の絶対値｜Ｃｎ｜が所定値αよりも大きいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域１２の情報にフラグ１を付ける（ステップＳ６０）。つまり、一の領域１２の配線の占有率Ａｎが、平均占有率Ｂよりも所定値α以上高い場合にはフラグ１を付ける。
【００２８】
一方、差分の絶対値｜Ｃｎ｜が所定値αよりも大きくないと判定した場合は、ＮＯルートへ進み、全領域について処理が終了したかを判定する（ステップＳ７０）。この段階ではまだ終了していないため、ＮＯルートへ進み、ステップＳ５０へ戻って、次の領域１２の情報として外部記憶装置３に格納されている差分Ｃｎを読み出し、その絶対値｜Ｃｎ｜が所定値αよりも大きいか否かを判定する。以降、全ての領域１２について同様の処理を繰り返す。そして、ステップＳ７０で全領域についての処理が終了したと判定したら、ＹＥＳルートへ進む。
【００２９】
このような処理を経ると、各領域１２のうち、配線の占有率Ａｎと平均占有率Ｂとの差分が所定値αよりも大きい領域の情報にはフラグ１が付けられ、配線の占有率Ａｎと平均占有率Ｂとの差分が所定値α以下の領域の情報にはフラグ１が付けられていない状態となる。このようにして、これ以降の配線の占有率を減らす処理を行なう領域とこのような処理を行なわない領域とが選別される。
【００３０】
このため、本レイアウト装置は、回路レイアウト１１を分割した各領域１２における配線の占有率と平均占有率（基準占有率）との差分に基づいて、占有率を減らす処理を行なうか否かを判定する機能（判定手段）を有することになる。
なお、ここでは、ダミー配線が挿入された回路レイアウトに対して上述の処理を行なっており、ダミー配線を挿入しにくい領域よりも配線の占有率が低い領域にはダミー配線が挿入されている。このため、上述の処理を行なう際に、配線の占有率Ａｎが平均占有率Ｂよりも所定値α以上低い領域は存在しないため、この領域の情報にフラグ１が付けられることはない。つまり、配線の占有率Ａｎが平均占有率Ｂよりも所定値α以上高い領域の情報にのみ、フラグ１が付けられ、これ以降の配線の占有率を減らす処理が行なわれることになる。
【００３１】
また、ここでは、各領域１２における配線の占有率Ａｎと平均占有率Ｂ（基準占有率）との差分Ｃｎを算出し、この差分Ｃｎに基づいて配線の占有率を減らす処理を行なうか否か、即ち、フラグ１を付けるか否かを判定するようにしているが、これに限られるものではない。例えば、各領域１２における配線の占有率Ａｎが平均占有率Ｂ（基準占有率）よりも高いか否かを判定し、配線の占有率Ａｎが平均占有率Ｂよりも高い場合に、フラグ１を付けて、後述の配線の占有率を減らす処理を行なうようにしても良い。つまり、各領域における配線の占有率を算出し、基準占有率よりも占有率が高い領域の占有率を減らす処理を行なうようにしても良い。この場合、各領域における配線の占有率を、基準占有率に一致させるように配線の占有率を減らす処理を行なうことになる。このため、本レイアウト装置は、回路レイアウトを分割した各領域における配線の占有率と平均占有率（基準占有率）とに基づいて、占有率を減らす処理を行なうか否かを判定する機能（判定手段）を有することになる。
【００３２】
次に、フラグ１が付けられた領域、即ち、配線の占有率Ａｎと平均占有率Ｂとの差分が所定値αよりも大きい領域に対して、配線の占有率を減らす処理を行なう。
ここで、配線の占有率Ａｎと平均占有率Ｂとの差分が所定値αよりも大きい領域は、ダミー配線を挿入しにくい領域よりも配線の占有率が高い領域である。例えば、配線の占有率が約８０％〜約１００％になる領域である。このような領域では、ダミー配線を挿入する前の回路レイアウトにおいて、ダミー配線を挿入しにくい領域よりも実配線の占有率が高くなっている。このため、配線の占有率を減らす処理としては、実配線を減らす処理を行なうことになる。但し、このような領域でも、ダミー配線が挿入されている場合もある。このため、本実施形態では、ダミー配線が挿入されている場合には、最初にダミー配線を減らす処理を行ない、その後、実配線を減らす処理を行なうようにしている。
【００３３】
このため、本レイアウト装置は、回路レイアウトを分割した各領域における配線の占有率と平均占有率（基準占有率）との差分に基づいて占有率を減らす機能（占有率を減らす手段）を有することになる。ここでは、本レイアウト装置は、平均占有率（基準占有率）よりも占有率が高い領域の実配線を減らす機能（実配線を減らす手段）を有することになる。また、本レイアウト装置は、平均占有率（基準占有率）よりも占有率が高い領域の実配線及びダミー配線を減らす機能（実配線及びダミー配線を減らす手段）を有することになる。
【００３４】
最初に、ダミー配線を減らす処理について、図２、図３を参照しながら説明する。
まず、図２に示すように、ＣＰＵ１は、フラグ１が付けられている一の領域１２のレイアウト情報を読み出し（ステップＳ８０）、その領域１２の配線の占有率Ａｎに占めるダミー配線の割合Ｄｎ、即ち、その領域のダミー配線の占有率を算出する（ステップＳ９０）。そして、算出されたダミー配線の割合Ｄｎを、その領域の位置情報に対応づけて、外部記憶装置３に格納する。
【００３５】
次に、ＣＰＵ１は、一の領域１２の情報として外部記憶装置３に格納されているダミー配線の割合Ｄｎを読み出し、ダミー配線の割合Ｄｎの絶対値｜Ｄｎ｜が、平均占有率Ｂに所定値αを加えた値を配線の占有率Ａｎから引いた値の絶対値｜Ａｎ−（Ｂ＋α）｜よりも大きいか否か（｜Ｄｎ｜＞｜Ａｎ−（Ｂ＋α）｜）を判定する（ステップＳ１００）。
この判定の結果、ダミー配線の割合Ｄｎの絶対値｜Ｄｎ｜が絶対値｜Ａｎ−（Ｂ＋α）｜よりも大きいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ２を付ける（ステップＳ１１０）。そして、フラグ１が付けられている全領域１２について処理が終了したかを判定する（ステップＳ１２０）。
【００３６】
一方、ダミー配線の割合Ｄｎの絶対値｜Ｄｎ｜が絶対値｜Ａｎ−（Ｂ＋α）｜よりも大きくないと判定した場合は、ＮＯルートへ進み、フラグ１が付けられている全領域１２について処理が終了したかを判定する（ステップＳ１２０）。
この段階では全領域１２について処理が終了していないため、ステップＳ１２０でＮＯルートへ進み、ステップＳ８０へ戻る。そして、フラグ１が付けられている次の領域１２のレイアウト情報を読み出し、以降、フラグ１が付けられている全ての領域１２について同様の処理を繰り返す。
【００３７】
そして、ステップＳ１２０でフラグ１が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
このような処理を経ると、フラグ１が付けられている各領域１２のうち、ダミー配線の割合Ｄｎが、配線の占有率Ａｎと平均占有率Ｂに所定値αを加えた値との差分［Ａｎ−（Ｂ＋α）］よりも大きい領域の情報にはフラグ２が付けられ、ダミー配線の割合Ｄｎがその差分以下の領域の情報にはフラグ１が付けられたままの状態となる。なお、ダミー配線が挿入されていない領域では、ダミー配線の割合Ｄｎはゼロとなるため、フラグ１が付けられたままの状態となる。このようにして、これ以降のダミー配線を減らす処理を行なう領域と、このような処理を行なわずに、実配線を減らす処理を行なう領域とが選別される。
【００３８】
このため、本レイアウト装置は、フラグ１が付けられている領域におけるダミー配線の割合、即ち、ダミー配線の占有率を算出する機能（ダミー配線占有率算出手段）を有することになる。また、本レイアウト装置は、フラグ１が付けられている領域におけるダミー配線の割合Ｄｎ及び差分［Ａｎ−（Ｂ＋α）］に基づいて、占有率を減らす処理として、ダミー配線を減らす処理を行なうか否かを判定する機能（判定手段）を有することになる。
【００３９】
次に、図３に示すように、ＣＰＵ１は、フラグ２が付けられている一の領域１２のダミー配線の割合Ｄｎを、これが格納されている外部記憶装置３から読み出し（ステップＳ１３０）、このダミー配線の割合Ｄｎから所定値ｘを引いて、ダミー配線の割合Ｄｎｘを算出する（ステップＳ１４０）。ここで、ダミー配線の割合Ｄｎから所定値ｘを引いてダミー配線の割合Ｄｎｘを算出する処理、即ち、ダミー配線を減らす処理としては、例えばダミー配線の長さや幅などの寸法を小さくしたり、ダミー配線の本数を減らしたりする処理を行なう。ここでは、ダミー配線を構成しているドットの数を減らす処理を行なう。そして、算出したダミー配線の割合Ｄｎｘに基づいて一の領域１２における配線の占有率Ａｎｘを算出し、この配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘを算出する（ステップＳ１４０）。
【００４０】
次いで、ＣＰＵ１は、差分Ｃｎｘの絶対値｜Ｃｎｘ｜が所定値αよりも小さいか否かを判定する（ステップＳ１５０）。この判定の結果、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくないと判定した場合は、ＮＯルートへ進み、ステップＳ１４０へ戻って、再度、ダミー配線の割合Ｄｎｘから所定値ｘを引いて、ダミー配線の割合Ｄｎｘを算出し、これに基づいて配線の占有率Ａｎｘ及び差分Ｃｎｘを算出する。
【００４１】
以降、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくなるまで同様の処理を繰り返す。
一方、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ３を付け、算出値Ｄｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する（ステップＳ１６０）。つまり、ダミー配線を減らすことで、一の領域１２の配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなった場合に、フラグ３を付け、そのときの算出値Ｄｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する。
【００４２】
そして、ステップＳ１７０へ進み、フラグ２が付けられている全領域１２について処理が終了したかを判定する。
この段階では全領域１２について処理が終了していないため、ＮＯルートへ進み、ステップＳ１３０へ戻って、次の領域１２のダミー配線の割合Ｄｎを、これが格納されている外部記憶装置３から読み出し、以降、フラグ２が付けられている全領域１２について同様の処理を繰り返す。
【００４３】
そして、ステップＳ１７０でフラグ２が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
このような処理を経ると、フラグ２が付けられている各領域１２は、ダミー配線を減らすことで、配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなり、フラグ３が付けられた領域となる。この場合、フラグ３が付けられた領域では、フラグ３が付けられたときの算出値Ｄｎｘ、Ａｎｘによって、レイアウト情報が修正される。
【００４４】
このため、本レイアウト装置は、ダミー配線を減らす機能（ダミー配線を減らす手段）を有することになる。また、本レイアウト装置は、差分Ｃｎｘに基づいて、占有率を減らす処理として、ダミー配線を減らす処理を続行するか否かを判定する機能（判定手段）を有することになる。
なお、ここでは、フラグ１が付けられた領域１２における配線の占有率Ａｎと平均占有率Ｂに所定値αを加えた値との差分［Ａｎ−（Ｂ＋α）］よりも、ダミー配線の割合Ｄｎが大きい場合にダミー配線を減らす処理を行なうようにしている。これは、このような場合であれば、ダミー配線を減らすだけで、その領域の配線の占有率Ａｎを、平均占有率Ｂに所定値αを加えた値（Ｂ＋α）以下にすることができるためである。しかしながら、これに限られるものではない。例えば、フラグ１が付けられた領域にダミー配線が含まれているか否かを判定し、ダミー配線が含まれている場合には、ダミー配線がなくなるまでダミー配線を減らす処理を行なうようにしても良い。この場合、ダミー配線を減らす処理を行なうことで、差分Ｃｎｘが所定値αよりも小さくなった領域には、フラグ３を付け、そのときの算出値Ｄｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納するようにすれば良い。一方、ダミー配線を減らす処理を行なっても、差分Ｃｎｘが所定値αよりも小さくならず、ダミー配線がなくなってしまったら、フラグ１のままとすれば良い。なお、この場合、ダミー配線が含まれていない領域も、フラグ１のままとなる。例えば、ステップＳ８０とステップＳ９０との間に、ダミー配線が含まれているか否かの判定処理を追加し、この判定のＮＯルートをステップＳ１２０に接続し、ＹＥＳルートをステップＳ９０に接続する。また、ステップＳ１００、ステップＳ１１０を削除し、ここに、ステップＳ１３０、Ｓ１４０、Ｓ１５０、Ｓ１６０を挿入する。また、ステップＳ１５０のＮＯルートに、ダミー配線がなくなったか否かの判定処理を追加し、この判定のＮＯルートをステップＳ１４０へ戻し、ＹＥＳルートをステップＳ１２０に接続する。そして、ステップＳ１６０をステップＳ１２０へ接続する。
【００４５】
次に、実配線を減らす処理について、図４を参照しながら説明する。
まず、図４に示すように、ＣＰＵ１は、フラグ１が付けられている一の領域１２のレイアウト情報を読み出し（ステップＳ１８０）、その領域１２の配線の占有率Ａｎに占める実配線の割合Ｅｎ、即ち、その領域の実配線の占有率を算出する（ステップＳ１９０）。そして、算出された実配線の割合Ｅｎを、その領域の位置情報に対応づけて、外部記憶装置３に格納する。
【００４６】
次に、ＣＰＵ１は、フラグ１が付けられている一の領域１２の実配線の割合Ｅｎを、これが格納されている外部記憶装置３から読み出し、この実配線の割合Ｅｎから所定値ｘを引いて、実配線の割合Ｅｎｘを算出する（ステップＳ２００）。ここで、実配線の割合Ｅｎから所定値ｘを引いて実配線の割合Ｅｎｘを算出する処理、即ち、実配線を減らす処理としては、例えば実配線の長さや幅などの寸法を小さくしたり、実配線の本数を減らしたりする処理を行なう。ここでは、実配線を構成しているドットの数を減らす処理を行なう。そして、算出した実配線の割合Ｅｎｘに基づいて一の領域１２における配線の占有率Ａｎｘを算出し、この配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘを算出する（ステップＳ２００）。
【００４７】
次いで、ＣＰＵ１は、差分Ｃｎｘの絶対値｜Ｃｎｘ｜が所定値αよりも小さいか否かを判定する（ステップＳ２１０）。この判定の結果、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくないと判定した場合は、ＮＯルートへ進み、ステップＳ２００へ戻って、再度、実配線の割合Ｅｎｘから所定値ｘを引いて、実配線の割合Ｅｎｘを算出し、これに基づいて配線の占有率Ａｎｘ及び差分Ｃｎｘを算出する。
【００４８】
以降、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくなるまで同様の処理を繰り返す。
一方、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ４を付け、算出値Ｅｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する（ステップＳ２２０）。つまり、実配線を減らすことで、一の領域１２の配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなった場合に、フラグ４を付け、そのときの算出値Ｅｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する。
【００４９】
そして、ステップＳ２３０へ進み、フラグ１が付けられている全領域１２について処理が終了したかを判定する。
この段階では全領域１２について処理が終了していないため、ＮＯルートへ進み、ステップＳ１８０へ戻って、次の領域１２の実配線の割合Ｅｎを、これが格納されている外部記憶装置３から読み出し、以降、フラグ１が付けられている全領域１２について同様の処理を繰り返す。
【００５０】
そして、ステップＳ２３０でフラグ１が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
このような処理を経ると、フラグ１が付けられている各領域１２は、実配線を減らすことで、配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなり、フラグ４が付けられた領域となる。この場合、フラグ４が付けられた領域では、フラグ４が付けられたときの算出値Ｅｎｘ、Ａｎｘによって、レイアウト情報が修正される。例えば、図１１に示す領域において、配線が実配線のみとし、Ｄ０２＝０．９Ｄ０１、Ｄ１２＝０．９Ｄ１１とすると、実配線の占有率Ｅｎは８１％となる（Ａｎ＝８１％）。ここで、平均占有率Ｂを４０％とすると（Ｂ＝４０％）、差分Ｃｎは４１％となる（Ｃｎ＝８１−４０＝４１％）。そして、所定値αが３０％の場合、実配線を減らしていき、差分Ｃｎｘが所定値αよりも小さくなった場合に、フラグ４が付けられ、そのときの算出値Ｅｎｘ＝６９％、Ａｎｘ＝６９％、Ｃｎｘ＝２９％が格納され、Ｄ０２＝０．８３Ｄ０１、Ｄ１２＝０．８３Ｄ１１のように配線領域が決定され、レイアウト情報が修正される。
【００５１】
このため、本レイアウト装置は、実配線を減らす機能（実配線を減らす手段）を有することになる。また、本レイアウト装置は、差分Ｃｎｘに基づいて、占有率を減らす処理として、実配線を減らす処理を続行するか否かを判定する機能（判定手段）を有することになる。
次に、ダミー配線、実配線を減らした領域１２に対してデザインチェックを行なう。
【００５２】
まず、ＣＰＵ１は、フラグ３又は４が付けられている一の領域１２の修正後の配線の占有率Ａｎｘ、ダミー配線の占有率Ｄｎｘ、実配線の占有率Ｅｎｘを、これらが格納されている外部記憶装置３から読み出す（ステップＳ２４０）。そして、デザインルールを満たしているか否かのチェックを行なう（ステップＳ２５０）。
ここでは、フラグ３が付けられている一の領域１２の修正後の配線の占有率Ａｎｘ及びダミー配線の占有率Ｄｎｘを、外部記憶装置３から読み出し、デザインルールを満たしているか否かのチェックを行なう。また、フラグ４が付けられている一の領域１２の修正後の配線の占有率Ａｎｘ及び実配線の占有率Ｅｎｘ（あるいは修正後の配線の占有率Ａｎｘ、実配線の占有率Ｅｎｘ及びダミー配線の占有率Ｄｎｘ）を、外部記憶装置３から読み出し、デザインルールを満たしているか否かのチェックを行なう。
【００５３】
この判定の結果、デザインルールを満たしていないと判定した場合は、ＮＧルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ５を付け（ステップＳ２６０）、フラグ３又は４が付けられている全領域１２について処理が終了したかを判定する（ステップＳ２７０）。
一方、デザインルールを満たしていると判定した場合は、ＯＫルートへ進み、フラグ３又は４が付けられている全領域１２について処理が終了したかを判定する。
【００５４】
この段階では全領域１２について処理が終了していないため、ＮＯルートへ進み、ステップＳ２４０へ戻って、フラグ３又は４が付けられている次の領域１２の修正後の配線の占有率Ａｎｘ、ダミー配線の占有率Ｄｎｘ、実配線の占有率Ｅｎｘを、これらが格納されている外部記憶装置３から読み出し、以降、フラグ３又は４が付けられている全領域１２について同様の処理を繰り返す。
【００５５】
そして、ステップＳ２７０でフラグ３又は４が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
このような処理を経ると、フラグ３又は４が付けられている各領域のうち、デザインルールを満たしていない領域の情報にはフラグ５が付けられ、デザインルールを満たしている領域の情報にはフラグ３又は４が付けられたままの状態となる。このようにして、これ以降の再修正処理を行なう領域とこのような処理を行なわない領域とが選別される。
【００５６】
このため、本レイアウト装置は、デザインルールを満たしているかをチェックする機能（デザインルールチェック手段）を有することになる。
なお、ここでは、デザインルールを満たしていない領域に対して、後述の再修正処理を行なうようにしているが、これに限られるものではない。例えば、後述の再修正処理を行なうことなく、フラグ５が付けられている領域のリストを作成し、表示画面上にアラーム表示を行なって、処理を終了するようにしても良い。つまり、デザインルールを満たさなかった領域をアラーム表示する処理を行なうようにしても良い。この場合も、フラグ５が付けられている領域以外の領域、即ち、フラグ３又は４が付けられている領域は、配線の占有率が平均占有率（基準占有率）に近づけられるため、配線の占有率の均一化が図られ、研磨後の表面の平坦性が向上することになる。なお、フラグ３又は４が付けられている各領域の配線の占有率が平均占有率に近づけられるため、修正後の各領域の配線の占有率に基づいて算出される平均占有率は、修正前の平均占有率よりも下がることになる。この修正後の平均占有率は例えば約６０％以下になるようにするのが好ましい。つまり、修正後の平均占有率が例えば約６０％以下になるように、基準占有率や所定値αを設定するのが好ましい。
【００５７】
次に、上述のようにしてデザインルールを満たしているかをチェックする処理を行なった後に、デザインルールを満たしていない領域に対して、条件を緩和して配線の占有率を減らす処理を行なう。つまり、デザインルールを満たしていない領域に対して、所定値αを変更することで条件を緩和して、再度、ダミー配線又は実配線の占有率を減らす処理、即ち、再修正処理を行なった後、再度、デザインルールを満たしているか否かのチェック、即ち、再評価を行なう。
【００５８】
具体的には、まず、図６に示すように、ＣＰＵ１は、所定値αの値を変更する（ステップＳ２８０）。ここでは、所定値αに一定値ｙを加えて所定値αを変更する。例えば、所定値αとして設定されていた３０％を４０％に変更する。このようにして判定条件を緩める。なお、所定値αの変更は、予め決められた処理として行なうようにしても良いし、オペレータからの指示に基づいて行なうようにしても良い。
【００５９】
次に、ＣＰＵ１は、外部記憶装置３に格納されている、フラグ５が付けられている一の領域１２におけるダミー配線の割合Ｄｎを読み出す（ステップＳ２９０）。そして、上述の図２の処理と同様に、ダミー配線の割合Ｄｎの絶対値｜Ｄｎ｜が、平均占有率Ｂに所定値αを加えた値を配線の占有率Ａｎから引いた値の絶対値｜Ａｎ−（Ｂ＋α）｜よりも大きいか否か（｜Ｄｎ｜＞｜Ａｎ−（Ｂ＋α）｜）を判定する（ステップＳ３００）。
【００６０】
この判定の結果、ダミー配線の割合Ｄｎの絶対値｜Ｄｎ｜が絶対値｜Ａｎ−（Ｂ＋α）｜よりも大きいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ６を付ける（ステップＳ３１０）。そして、フラグ５が付けられている全領域１２について処理が終了したかを判定する（ステップＳ３２０）。
一方、ダミー配線の割合Ｄｎの絶対値｜Ｄｎ｜が絶対値｜Ａｎ−（Ｂ＋α）｜よりも大きくないと判定した場合は、ＮＯルートへ進み、フラグ５が付けられている全領域１２について処理が終了したかを判定する（ステップＳ３２０）。
【００６１】
この段階では全領域１２について処理が終了していないため、ステップＳ３２０でＮＯルートへ進み、ステップＳ２９０へ戻る。そして、フラグ５が付けられている次の領域１２のダミー配線の割合Ｄｎを読み出し、以降、フラグ５が付けられている全領域１２について同様の処理を繰り返す。
そして、ステップＳ３２０でフラグ５が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
【００６２】
このような処理を経ると、フラグ５が付けられている各領域１２のうち、ダミー配線の割合Ｄｎが、配線の占有率Ａｎと平均占有率Ｂに所定値αを加えた値との差分［Ａｎ−（Ｂ＋α）］よりも大きい領域の情報にはフラグ６が付けられ、ダミー配線の割合Ｄｎがその差分以下の領域の情報にはフラグ５が付けられたままの状態となる。なお、ダミー配線が挿入されていない領域では、ダミー配線の割合Ｄｎはゼロとなるため、フラグ５が付けられたままの状態となる。このようにして、これ以降のダミー配線を減らす処理を行なう領域と、このような処理を行なわずに、実配線を減らす処理を行なう領域とが選別される。
【００６３】
次に、図７に示すように、上述の図３の処理と同様に、ＣＰＵ１は、フラグ６が付けられている一の領域１２のダミー配線の割合Ｄｎを、これが格納されている外部記憶装置３から読み出す（ステップＳ３３０）。そして、このダミー配線の割合Ｄｎから所定値ｘを引いて、ダミー配線の割合Ｄｎｘを算出し、算出したダミー配線の割合Ｄｎｘに基づいて一の領域１２における配線の占有率Ａｎｘを算出し、この配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘを算出する（ステップＳ３４０）。
【００６４】
次いで、ＣＰＵ１は、差分Ｃｎｘの絶対値｜Ｃｎｘ｜が所定値αよりも小さいか否かを判定する（ステップＳ３５０）。この判定の結果、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくないと判定した場合は、ＮＯルートへ進み、ステップＳ３４０へ戻って、再度、ダミー配線の割合Ｄｎｘから所定値ｘを引いて、ダミー配線の割合Ｄｎｘを算出し、これに基づいて配線の占有率Ａｎｘ及び差分Ｃｎｘを算出する。
【００６５】
以降、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくなるまで同様の処理を繰り返す。
一方、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ７を付け、算出値Ｄｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する（ステップＳ３６０）。つまり、ダミー配線を減らすことで、一の領域１２の配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなった場合に、フラグ７を付け、そのときの算出値Ｄｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する。
【００６６】
そして、ステップＳ３７０へ進み、フラグ６が付けられている全領域１２について処理が終了したかを判定する。
この段階では全領域１２について処理が終了していないため、ＮＯルートへ進み、ステップＳ３３０へ戻って、次の領域１２のダミー配線の割合Ｄｎを、これが格納されている外部記憶装置３から読み出し、以降、フラグ６が付けられている全領域１２について同様の処理を繰り返す。
【００６７】
そして、ステップＳ３７０でフラグ６が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
このような処理を経ると、フラグ６が付けられている各領域１２は、ダミー配線を減らすことで、配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなり、フラグ７が付けられた領域となる。この場合、フラグ７が付けられた領域では、フラグ７が付けられたときの算出値Ｄｎｘ、Ａｎｘによって、レイアウト情報が修正される。
【００６８】
次に、図８に示すように、ＣＰＵ１は、フラグ５が付けられている一の領域１２の実配線の割合Ｅｎを、これが格納されている外部記憶装置３から読み出す（ステップＳ３８０）。そして、上述の図４の処理と同様に、この実配線の割合Ｅｎから所定値ｘを引いて、実配線の割合Ｅｎｘを算出し、算出した実配線の割合Ｅｎｘに基づいて一の領域１２における配線の占有率Ａｎｘを算出し、この配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘを算出する（ステップＳ３９０）。
【００６９】
次いで、ＣＰＵ１は、差分Ｃｎｘの絶対値｜Ｃｎｘ｜が所定値αよりも小さいか否かを判定する（ステップＳ４００）。この判定の結果、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくないと判定した場合は、ＮＯルートへ進み、ステップＳ３９０へ戻って、再度、実配線の割合Ｅｎｘから所定値ｘを引いて、実配線の割合Ｅｎｘを算出し、これに基づいて配線の占有率Ａｎｘ及び差分Ｃｎｘを算出する。
【００７０】
以降、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さくなるまで同様の処理を繰り返す。
一方、差分の絶対値｜Ｃｎｘ｜が所定値αよりも小さいと判定した場合は、ＹＥＳルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ８を付け、算出値Ｅｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する（ステップＳ４１０）。つまり、実配線を減らすことで、一の領域１２の配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなった場合に、フラグ８を付け、そのときの算出値Ｅｎｘ、Ａｎｘ、Ｃｎｘを外部記憶装置３に格納する。
【００７１】
そして、ステップＳ４２０へ進み、フラグ５が付けられている全領域１２について処理が終了したかを判定する。
この段階では全領域１２について処理が終了していないため、ＮＯルートへ進み、ステップＳ３８０へ戻って、次の領域１２の実配線の割合Ｅｎを、これが格納されている外部記憶装置３から読み出し、以降、フラグ５が付けられている全領域１２について同様の処理を繰り返す。
【００７２】
そして、ステップＳ４２０でフラグ５が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進む。
このような処理を経ると、フラグ５が付けられている各領域１２は、実配線を減らすことで、配線の占有率Ａｎｘと平均占有率Ｂとの差分Ｃｎｘが所定値αよりも小さくなり、フラグ８が付けられた領域となる。この場合、フラグ８が付けられた領域では、フラグ８が付けられたときの算出値Ｅｎｘ、Ａｎｘによって、レイアウト情報が修正される。
【００７３】
次に、図９に示すように、上述の図５の処理と同様に、ＣＰＵ１は、フラグ７又は８が付けられている一の領域１２の修正後の配線の占有率Ａｎｘ、ダミー配線の占有率Ｄｎｘ、実配線の占有率Ｅｎｘを、これらが格納されている外部記憶装置３から読み出す（ステップＳ４３０）。そして、デザインルールを満たしているか否かのチェックを行なう（ステップＳ４４０）。
【００７４】
この判定の結果、デザインルールを満たしていないと判定した場合は、ＮＧルートへ進み、所定値αの値を変更できるか否かを判定する（ステップＳ４５０）。
この段階ではまだ所定値αの値を変更できるため、ＮＯルートへ進み、外部記憶装置３に格納されている該当する領域の情報にフラグ５を付ける（ステップＳ４６０）。そして、図６のステップＳ２８０へ戻って、さらに所定値αの値を変更し（例えば４０％を４５％に変更し）、以降、同様の処理を繰り返す。
【００７５】
そして、ステップＳ４５０で所定値αの値を変更できないと判定したら、ＹＥＳルートへ進み、該当する領域の情報にフラグ９を付ける（ステップＳ４８０）。そして、フラグ９が付けられている領域のリストを作成し、表示画面上にアラーム表示を行なって（ステップＳ４９０）、処理を終了する。このように、デザインルールを満たさなかった領域をアラーム表示する処理を行なう。
【００７６】
ところで、ステップＳ４４０でデザインルールを満たしていると判定した場合は、ＯＫルートへ進み、フラグ７又は８が付けられている全領域１２について処理が終了したかを判定する（ステップＳ４７０）。
この段階では全領域１２について処理が終了していないため、ＮＯルートへ進み、ステップＳ４３０へ戻る。そして、フラグ７又は８が付けられている次の領域１２の修正後の配線の占有率Ａｎｘ、ダミー配線の占有率Ｄｎｘ、実配線の占有率Ｅｎｘを、これらが格納されている外部記憶装置３から読み出し、以降、フラグ７又は８が付けられている全領域１２について同様の処理を繰り返す。
【００７７】
そして、ステップＳ４７０でフラグ７又は８が付けられている全領域１２についての処理が終了したと判定したら、ＹＥＳルートへ進み、処理を終了する。
このような処理を経ると、最初のデザインチェックでＮＧとなってフラグ５が付けられた各領域１２のうち、再修正処理を行なってデザインチェックでＯＫとなった領域にはフラグ７又は８が付けられる。一方、再修正処理を行なってもデザインチェックでＯＫにならず、所定値αの値を変更できなくなった場合には、フラグ９が付けられ、アラーム表示がなされることになる。この場合、フラグ９が付けられた領域では、レイアウト情報の修正は行なわない。
【００７８】
なお、ここでは、フラグ９が付けられた領域はレイアウト情報の修正を行なわないようにしているが、これに限られるものではない。例えば、フラグ９が付けられた領域の数、即ち、アラーム表示がなされた領域の数が所定数以上であるか否かを判定し、所定数以上であると判定した場合に、メッシュサイズ、即ち、メッシュ状に区切って複数の領域に分割する際の各領域のサイズを変更する処理を行なった上で、再度、同様の処理を繰り返すようにしても良い。また、例えば、フラグ９が付けられた領域は表示装置の画面上においてアラーム表示されるため、オペレータは、アラーム表示された領域の数やアラーム表示された領域の分布イメージを認識することができる。このため、オペレータが、これらに基づいて、メッシュサイズを変更する指示を入力することで、再度、同様の処理が繰り返されるようにしても良い。
【００７９】
このため、本レイアウト装置は、再修正処理及び再評価を行なう機能（再修正・再評価手段）を有することになる。つまり、本レイアウト装置は、デザインルールを満たしているかをチェックする処理を行なった後に、デザインルールを満たしていない領域に対して、条件を緩和して配線の占有率を減らす機能（再修正処理手段）を有することになる。このようにして再修正処理を行なうことで、デザインルールを満たしながら、各領域１２における配線の占有率をできるだけ平均占有率に近づけることが可能となる。この場合、デザインルールを満たしながら、配線の占有率ができるだけ平均占有率（基準占有率）に近づけられるため、配線の占有率のさらなる均一化が図られ、研磨後の表面の平坦性をさらに向上させることができる。なお、この場合も、修正後の各領域の配線の占有率に基づいて算出される平均占有率は、修正前の平均占有率よりも下がることになる。この修正後の平均占有率は例えば約６０％以下になるようにするのが好ましい。つまり、修正後の平均占有率が例えば約６０％以下になるように、基準占有率や所定値αを設定するのが好ましい。
【００８０】
また、本レイアウト装置は、再修正処理及び再評価を行なった後、デザインルールを満たさなかった領域をアラーム表示する機能（アラーム表示手段）を有することになる。
なお、ここでは、各処理結果を外部記憶装置３に格納しておき、その後の処理において、外部記憶装置３から読み出すようにしているが、これに限られるものではなく、例えばメモリ容量が十分確保されている場合等には、各処理において、メモリ２に記憶されている各処理結果を読み出して用いるようにしても良い。
【００８１】
したがって、本実施形態にかかるレイアウトプログラム、レイアウト装置、レイアウト方法によれば、回路レイアウトがダミー配線を挿入しにくい領域よりも配線の占有率が高い領域を含む場合であっても、レイアウト全体で配線の占有率ができるだけ均一になるようにし、研磨後の表面の平坦性を向上させることができるという利点がある。
例えば、図１３に示すように、配線の占有率が高くなっている領域を有するデバイスを作製する場合、金属配線１３上に絶縁膜１４（層間絶縁膜；層間膜）を成膜し、ＣＭＰを行なった後のチップ表面の平坦性を示す値はΔ１である。これに対し、例えば図１４に示すように、本レイアウトプログラム等を用い、配線の占有率が高くなっている領域の配線の占有率を減らし、できるだけ配線の占有率が均一になるようにして、デバイスを作製する場合、金属配線１３上に絶縁膜１４を成膜し、ＣＭＰを行なった後のチップ表面の平坦性を示す値はΔ２となり、従来のΔ１よりも小さくすることができる。なお、金属配線１３は、絶縁膜１４上に、例えばＡｌ又はＣｕを含む金属膜で形成された配線パターンである。この金属配線１３、即ち、配線パターンは、例えば、絶縁膜１４の溝を形成し、溝内に金属膜を埋め込むことによって形成される。
【００８２】
例えばＬＣＯＳデバイスのように局所的に配線の占有率が高くなってしまうような場合であっても、金属配線１３を形成した後、金属配線１３上に層間絶縁膜１４を成膜して、ＣＭＰでチップ表面の絶縁膜１４を平坦化する段階において、その表面の平坦性を向上させることができる。これにより、大チップ化及び高密度化の要求があり、金属配線が過密化しているＬＣＯＳデバイスなどのデバイスを作製する場合に、露光装置のフォーカスマージンを得ることができ、微細パターンの高精度な形成が可能となる。
【００８３】
例えば、超小型のピコプロジェクターとして注目されているＬＣＯＳデバイス（反射型液晶素子）は、シリコン基板と対向する透明基板との間に液晶を挟みこむ構造となっている。そして、シリコン基板側に液晶駆動回路及び画素電極が設けられており、透明基板及び液晶層を通過した光は、画素電極によって反射されるようになっている。このような反射型液晶素子の透過型液晶素子に対する利点としては、反射型液晶素子では、画素電極の下側に回路が作られているため、高い開口率を実現することができ、明るい表示が可能であるという点を挙げることができる。
【００８４】
近年、ＬＣＯＳデバイスは、画像品質の高精細化、高輝度化が指向され、数百万画素のピクセルを搭載した大規模ＬＣＯＳデバイスの要求が高まってきている。
ＬＣＯＳデバイスにおいて高精細化、高輝度化を実現するためには、ＬＣＯＳデバイスの画素サイズをできるかぎり小さくし、チップ上に沢山の画素を敷き詰める必要がある。このため、チップサイズは製造限界のぎりぎりまで拡大する方向となり、かつ、チップ内の金属配線はこれまでに無い過密な方向となってくる。
【００８５】
したがって、半導体製造プロセスのばらつきも大きくなり、プロセスマージンを有した安定的な製造が難しくなってくる。特に、半導体露光装置による微細パターンの形成が非常に難しくなってくる。
露光装置による微細パターンの形成は、大チップになる程一般的に難しくなる。その理由の一つは、露光装置のレンズ性能の制約を受けるからである。レンズ性能は、一般的に画角の隅程レンズ収差の影響を大きく受ける。このため、大面積のチップを露光する場合、チップ隅のパターン形成マージンが著しく減少し、チップ中心付近のパターンとチップ隅のパターンとの間に大きな寸法差を生じさせる。また、チップ隅のパターンが形成されないといった製造不良が発生し得る。他の理由は、チップサイズが大きくなることで、チップ内の平坦性も劣化してくるからである。チップ内の平坦性が劣化すると、露光装置のフォーカスマージンが減少してしまう。フォーカスマージンが減少すると、一つ目の理由と同様に、パターン形成マージンが著しく減少する。特に、ＬＣＯＳデバイスでは、大チップ化及び高密度化の要求によって、金属配線が極端に過密化し、チップの平坦性が著しく劣化している。
【００８６】
このような課題を有するＬＣＯＳデバイスを作製する場合に、本レイアウトプログラム等を用いることで、レイアウト全体で配線の占有率ができるだけ均一になるようにし、研磨後の表面の平坦性を向上させることができる。これにより、大チップ化及び高密度化の要求があり、金属配線が過密化しているＬＣＯＳデバイスを作製する場合に、露光装置のフォーカスマージンを得ることができ、微細パターンの高精度な形成が可能となる。
【００８７】
ここで、図１５は、ＬＣＯＳデバイスの一の回路レイアウト（ここでは一のレイヤ）の各領域における配線の占有率を示している。
図１５に示すように、ＬＣＯＳデバイスは、回路レイアウトがダミー配線を挿入しにくい領域（例えばセルを含む領域）よりも配線の占有率が高い領域を含むものとなる。
ここで、図１５中、符号Ａで示す領域は、ダミー配線を挿入しにくい領域（例えばセルを含む領域）であって、ここでは、配線の占有率が２０％以上４０％以下の領域である。また、符号Ｂで示す領域は、ダミー配線を挿入しにくい領域よりも配線の占有率が高い領域であって、ここでは、配線の占有率が８０％以上１００％以下の領域である。
【００８８】
このような回路レイアウトになっている場合に、本レイアウトプログラム等を用いることで、図１６に示すように、符号Ｂで示す領域に含まれる各領域の配線の占有率を下げて、符号Ａで示す領域に含まれる各領域の配線の占有率に近づけることができる。ここでは、図１６中、符号Ｂで示す領域は、配線の占有率が６０％以上８０％以下の領域となり、符号Ａで示す領域、即ち、配線の占有率が２０％以上４０％以下の領域に配線の占有率が近づけられている。つまり、各領域の配線の占有率と平均占有率との差分が３０％以下になっており、さらに、平均占有率が６０％以下になっている。
【００８９】
ここで、図１７は、上述の図１５に示す一の回路レイアウトに基づいて、露光装置のフォーカスを変えてレジストに微細パターン（ここでは円形状の穴）を形成した場合のパターン形状の変化を示す走査型電子顕微鏡（ＳＥＭ；Scanning Electron microscope）写真である。ここでは、ステージを０．１μｍずつ動かして、露光装置のフォーカスを変化させている。図１７中、上段は、チップ中央部に形成した微細パターンの形状を示しており、下段は、チップ周辺部に形成した微細パターンの形状を示している。なお、チップ中央部は、上述の図１５において符号Ａで示す領域に含まれる。また、チップ周辺部は、上述の図１５において符号Ｂで示す領域に含まれる。
【００９０】
また、図１９は、この場合のパターン寸法［ここでは直径（ｎｍ）］の変化を示す図である。なお、図１９中、縦軸は、微細パターンとしての円形状の穴の直径（ｎｍ）を示しており、横軸は、ステージのずらし量を示している。また、図１９中、実線Ａはチップ中央部に形成した微細パターンの寸法を示しており、実線Ｂはチップ周辺部に形成した微細パターンの寸法を示している。
【００９１】
この結果、チップ中央部に形成した微細パターンでは、ステージの基準位置（図１７及び図１９中、０で示す位置）から０．５μｍずらした位置でベストフォーカスが得られた。これに対し、チップ周辺部に形成した微細パターンでは、ステージの基準位置から０．１５μｍずらした位置でベストフォーカスが得られた。このように、チップ中央部とチップ周辺部で、ベストフォーカスが得られる位置が０．３５μｍずれていた。つまり、上述の図１５において符号Ａで示す領域と、上述の図１５において符号Ｂで示す領域とで、ベストフォーカスが得られる位置が０．３５μｍずれていた。これは、図１３におけるΔ１が０．３５μｍであり、平坦性が著しく劣化していることを意味する。つまり、上述の図１５において符号Ａで示す領域と、上述の図１５において符号Ｂで示す領域とを含む回路レイアウトに基づいてデバイスを作製した場合、平坦性が著しく劣化してしまうことを意味する。
【００９２】
これに対し、図１８は、上述の図１５に示す一の回路レイアウトを本レイアウトプログラム等を用いて修正した回路レイアウト（図１６参照）に基づいて、露光装置のフォーカスを変えてレジストに微細パターン（ここでは円形状の穴）を形成した場合のパターン形状の変化を示すＳＥＭ写真である。ここでは、ステージを０．１μｍずつ動かして、露光装置のフォーカスを変化させている。図１８中、上段は、チップ中央部に形成した微細パターンの形状を示しており、下段は、チップ周辺部に形成した微細パターンの形状を示している。なお、チップ中央部は、上述の図１６において符号Ａで示す領域に含まれる。また、チップ周辺部は、上述の図１６において符号Ｂで示す領域に含まれる。
【００９３】
また、図２０は、この場合のパターン寸法［ここでは直径（μｍ）］の変化を示す図である。なお、図２０中、縦軸は、微細パターンとしての円形状の穴の直径（μｍ）を示しており、横軸は、ステージのずらし量を示している。また、図２０中、実線Ａはチップ中央部に形成した微細パターンの寸法を示しており、実線Ｂはチップ周辺部に形成した微細パターンの寸法を示している。
【００９４】
この結果、チップ中央部に形成した微細パターンでは、ステージの基準位置（図１８及び図２０中、０で示す位置）から０．１５μｍずらした位置でベストフォーカスが得られた。これに対し、チップ周辺部に形成した微細パターンでは、ステージの基準位置から０．２５μｍずらした位置でベストフォーカスが得られた。このように、チップ中央部とチップ周辺部で、ベストフォーカスが得られる位置が０．１０μｍずれているだけであった。つまり、上述の図１６において符号Ａで示す領域と、上述の図１６において符号Ｂで示す領域とで、ベストフォーカスが得られる位置が０．１５μｍずれているだけであった。これは、図１４におけるΔ２が０．１５μｍであり、平坦性が向上していることを意味する。つまり、上述の図１６において符号Ａで示す領域と、上述の図１６において符号Ｂで示す領域とを含む回路レイアウトに基づいてデバイスを作製した場合、平坦性が向上することを意味する。
【００９５】
次に、図２１は、ＬＣＯＳデバイスの他の回路レイアウト（ここでは他のレイヤ）の各領域における配線の占有率を示している。
図２１に示すように、ＬＣＯＳデバイスは、回路レイアウトがダミー配線を挿入しにくい領域（例えばセルを含む領域）よりも配線の占有率が高い領域を含むものとなる。
ここで、図２１中、符号Ａで示す領域は、ダミー配線を挿入しにくい領域（例えばセルを含む領域）であって、ここでは、配線の占有率が４０％以上６０％以下の領域である。また、符号Ｂで示す領域は、ダミー配線を挿入しにくい領域よりも配線の占有率が高い領域であって、ここでは、配線の占有率が８０％以上１００％以下の領域である。
【００９６】
このような回路レイアウトになっている場合に、本レイアウトプログラム等を用いることで、図２２に示すように、符号Ｂで示す領域に含まれる各領域の配線の占有率を下げて、符号Ａで示す領域に含まれる各領域の配線の占有率に近づけることができる。ここでは、図２２中、符号Ｂで示す領域は、配線の占有率が６０％以上８０％以下の領域となり、符号Ａで示す領域、即ち、配線の占有率が４０％以上６０％以下の領域に配線の占有率が近づけられている。つまり、各領域の配線の占有率と平均占有率との差分が３０％以下になっており、さらに、平均占有率が６０％以下になっている。
【００９７】
ここで、図２３は、上述の図２１に示す他の回路レイアウトに基づいて、露光装置のフォーカスを変えてレジストに微細パターン（ここでは円形状の穴）を形成した場合のパターン形状の変化を示すＳＥＭ写真である。ここでは、ステージを０．１μｍずつ動かして、露光装置のフォーカスを変化させている。図２３中、上段は、チップ中央部に形成した微細パターンの形状を示しており、下段は、チップ周辺部に形成した微細パターンの形状を示している。なお、チップ中央部は、上述の図２１において符号Ａで示す領域に含まれる。また、チップ周辺部は、上述の図２１において符号Ｂで示す領域に含まれる。
【００９８】
また、図２５は、この場合のパターン寸法［ここでは直径（ｎｍ）］の変化を示す図である。なお、図２５中、縦軸は、微細パターンとしての円形状の穴の直径（ｎｍ）を示しており、横軸は、ステージのずらし量を示している。また、図２５中、実線Ａはチップ中央部に形成した微細パターンの寸法を示しており、実線Ｂはチップ周辺部に形成した微細パターンの寸法を示している。
【００９９】
この結果、チップ中央部に形成した微細パターンでは、ステージの基準位置（図２３及び図２５中、０で示す位置）から０．１５μｍずらした位置でベストフォーカスが得られた。これに対し、チップ周辺部に形成した微細パターンでは、ステージの基準位置から０．６０μｍずらした位置でベストフォーカスが得られた。このように、チップ中央部とチップ周辺部で、ベストフォーカスが得られる位置が０．４５μｍずれていた。つまり、上述の図２１において符号Ａで示す領域と、上述の図２１において符号Ｂで示す領域とで、ベストフォーカスが得られる位置が０．４５μｍずれていた。これは、図１３におけるΔ１が０．４５μｍであり、平坦性が著しく劣化していることを意味する。つまり、上述の図２１において符号Ａで示す領域と、上述の図２１において符号Ｂで示す領域とを含む回路レイアウトに基づいてデバイスを作製した場合、平坦性が著しく劣化してしまうことを意味する。
【０１００】
これに対し、図２４は、上述の図２１に示す一の回路レイアウトを本レイアウトプログラム等を用いて修正した回路レイアウト（図２２参照）に基づいて、露光装置のフォーカスを変えてレジストに微細パターン（ここでは円形状の穴）を形成した場合のパターン形状の変化を示すＳＥＭ写真である。ここでは、ステージを０．１μｍずつ動かして、露光装置のフォーカスを変化させている。図２４中、上段は、チップ中央部に形成した微細パターンの形状を示しており、下段は、チップ周辺部に形成した微細パターンの形状を示している。なお、チップ中央部は、上述の図２２において符号Ａで示す領域に含まれる。また、チップ周辺部は、上述の図２２において符号Ｂで示す領域に含まれる。
【０１０１】
また、図２６は、この場合のパターン寸法［ここでは直径（ｎｍ）］の変化を示す図である。なお、図２６中、縦軸は、微細パターンとしての円形状の穴の直径（ｎｍ）を示しており、横軸は、ステージのずらし量を示している。また、図２６中、実線Ａはチップ中央部に形成した微細パターンの寸法を示しており、実線Ｂはチップ周辺部に形成した微細パターンの寸法を示している。
【０１０２】
この結果、チップ中央部に形成した微細パターンでは、ステージの基準位置（図２４及び図２６中、０で示す位置）から０．１５μｍずらした位置でベストフォーカスが得られた。これに対し、チップ周辺部に形成した微細パターンでは、ステージの基準位置から０．３０μｍずらした位置でベストフォーカスが得られた。このように、チップ中央部とチップ周辺部で、ベストフォーカスが得られる位置が０．１５μｍずれているだけであった。つまり、上述の図２２において符号Ａで示す領域と、上述の図２２において符号Ｂで示す領域とで、ベストフォーカスが得られる位置が０．１５μｍずれているだけであった。これは、図１４におけるΔ２が０．１５μｍであり、平坦性が向上していることを意味する。つまり、上述の図２２において符号Ａで示す領域と、上述の図２２において符号Ｂで示す領域とを含む回路レイアウトに基づいてデバイスを作製した場合、平坦性が向上することを意味する。
【０１０３】
さらに、例えばＬＣＯＳデバイスなどのデバイスでは、数百万画素に及ぶ画素を駆動する回路において応答速度を必要としており、金属配線の電気抵抗は可能な限り抑えることが好ましい。本レイアウトプログラム等を用いると、配線の占有率が高くなっている領域において配線の占有率を減らす処理を行なうため、金属配線の幅、長さ、本数が減り、金属配線の密度が低くなるため、金属配線の電気抵抗を抑えることも可能である。このように、金属配線の幅、長さ、本数が減ること、特に、金属配線の密度が局所的に大きくならないようにすることは、今後ますます大チップ化が予想されるＬＣＯＳデバイスなどのデバイスにとって重要なことである。
【０１０４】
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、上述の実施形態では、ダミー配線が挿入された回路レイアウトに対して本発明を適用する場合を例に挙げて説明しているが、これに限られるものではない。例えば、ダミー配線が挿入されていない回路レイアウト、あるいは、ダミー配線を挿入する前の回路レイアウトに対して本発明を適用することもできる。つまり、本発明は、回路レイアウトの修正に用いることができるだけでなく、回路レイアウトの設計に用いることもできる。この場合、全領域においてダミー配線の割合Ｄｎはゼロであるため、上述の実施形態における処理において、ダミー配線を減らす処理は行なわれない。
【０１０５】
また、例えば、上述の実施形態では、レイアウト装置を、コンピュータにレイアウトプログラムをインストールしたものとして構成しているが、上述の実施形態における処理をコンピュータに実行させるレイアウトプログラム（上述のような機能をコンピュータに実現させるためのレイアウトプログラム）は、コンピュータ読取可能な記録媒体に格納した状態で提供される場合もある。
【０１０６】
ここで、記録媒体には、例えば半導体メモリなどのメモリ，磁気ディスク，光ディスク（例えばＣＤ−ＲＯＭ，ＤＶＤ等），光磁気ディスク（ＭＯ）、サーバの記憶装置等のプログラムを記録することができるものが含まれる。なお、磁気ディスク，光ディスク，光磁気ディスク等を可搬型記録媒体ともいう。
この場合、ドライブ装置を介して、可搬型記録媒体からレイアウトプログラムを読み出し、読み出されたレイアウトプログラムを外部記憶装置にインストールすることになる。これにより、上述の実施形態で説明したレイアウト装置及びレイアウト方法が実現され、上述の実施形態の場合と同様に、外部記憶装置にインストールされたレイアウトプログラムを、ＣＰＵがメモリ上に読み出して実行することで、レイアウトのための各処理が行なわれることになる。
【０１０７】
また、上述の実施形態における処理をコンピュータに実行させるレイアウトプログラムは、例えば伝送媒体としてのネットワーク（例えばインターネット，公衆回線や専用回線等の通信回線等）を介して提供される場合もある。
この場合、通信装置を介して、例えばウェブサーバ等にアップロードされているレイアウトプログラムを、例えばインターネット等のネットワークを介してダウンロードし、外部記憶装置にインストールすることになる。これにより、上述の実施形態で説明したレイアウト装置及びレイアウト方法が実現され、上述の実施形態の場合と同様に、外部記憶装置にインストールされたレイアウトプログラムを、ＣＰＵがメモリ上に読み出して実行することで、レイアウトのための各処理が行なわれることになる。
【符号の説明】
【０１０８】
１  ＣＰＵ
２  メモリ
３  外部記憶装置
４  ドライブ装置
５  入力装置
６  表示装置
７  通信装置
８  バス
９  可搬型記録媒体
１０  レイアウト装置
１１  回路レイアウト
１２  メッシュ状に分割された各領域
１３  金属配線
１４  絶縁膜
【図１】
2013131006.tif 000003
【図２】
2013131006.tif 000004
【図３】
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【図４】
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【図５】
2013131006.tif 000007
【図６】
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【図７】
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【図８】
2013131006.tif 000010
【図９】
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【図１０】
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【図１１】
2013131006.tif 000013
【図１２】
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【図１３】
2013131006.tif 000015
【図１４】
2013131006.tif 000016
【図１９】
2013131006.tif 000017
【図２０】
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【図２５】
2013131006.tif 000019
【図２６】
2013131006.tif 000020
【図１５】
2013131006.tif 000021
【図１６】
2013131006.tif 000022
【図１７】
2013131006.tif 000023
【図１８】
2013131006.tif 000024
【図２１】
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【図２２】
2013131006.tif 000026
【図２３】
2013131006.tif 000027
【図２４】
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