(57)【要約】【課題】簡単な回路構成でＢＴＬ出力が可能なスイッチングアンプを実現する。【解決手段】スイッチングアンプ１は、制御信号φ１（周波数ｆc）とクロック信号（周波数２ｆc）を生成するクロック生成回路と、制御信号φ１の周期Ｔで入力信号Ｓのレベルをサンプリングし、各周期の期間にそのレベルに応じたパルス幅のパルスに変換してパルス幅変調信号を生成するパルス幅変調回路４と、パルス幅変調信号を増幅した第１出力信号Ｓoutをスピーカ７の正の入力端に出力する第１出力回路５と、クロック信号ＣＬＫを増幅した第２出力信号Ｓout’をスピーカ７の負の入力端に出力する第２出力回路６を備える。【選択図】図１
2013162438.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を発生するクロック発生手段と、
前記クロック信号の周期で入力信号のレベルをサンプリングし、各周期の期間にそのレベルに応じたパルス幅のパルスに変換してパルス幅変調信号を生成するパルス幅変調信号生成手段と、
前記パルス幅変調信号のレベルを増幅した第１の出力信号を生成し、負荷の一方の入力に出力する第１の出力信号生成手段と、
前記クロック信号のレベルを増幅した第２の出力信号を生成し、前記負荷の他方の入力に出力する第２の出力信号生成手段と、
を備えたことを特徴とするスイッチングアンプ。
【請求項２】
前記パルス幅変調信号生成手段は、
前記クロック信号の２倍の周期を有する制御信号を生成する制御信号生成手段と、
前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ハイレベル期間にそのレベルに応じたパルス幅の第１のパルス信号を生成する第１のパルス生成手段と、
前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ローレベル期間にそのレベルに応じたパルス幅の第２のパルス信号を生成する第２のパルス生成手段と、
前記第１のパルス信号と前記第２のパルス信号を合成して前記パルス幅変調信号を生成するパルス信号合成手段と、
を含む、請求項１に記載のスイッチングアンプ。
【請求項３】
前記クロック発生手段は、前記クロック信号に加えて前記クロック信号の２倍の周期を有する制御信号を生成し、前記クロック信号に代えて当該制御信号を前記パルス幅信号生成手段に出力し、
前記パルス幅変調信号生成手段は、
前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ハイレベル期間にそのレベルに応じたパルス幅の第１のパルス信号を生成する第１のパルス生成手段と、
前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ローレベル期間にそのレベルに応じたパルス幅の第２のパルス信号を生成する第２のパルス生成手段と、
前記第１のパルス信号と前記第２のパルス信号を合成して前記パルス幅変調信号を生成するパルス信号合成手段と、
を含む、請求項１に記載のスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＴＬ（Bridged  Transformer Less）構成の出力段を備えるスイッチングアンプに関する。
【背景技術】
【０００２】
例えば、特開昭５５−１５３４０６号公報に、図７に示すＢＴＬ構成の出力段を備えるスイッチングアンプが記載されている。
【０００３】
同図に示すスイッチングアンプ１００は、入力端１０１から入力される入力信号（アナログ信号）Ｓに対して位相反転器１０２によりレベルを反転した入力信号Ｓ’を生成し、三角波比較方式により入力信号Ｓ，Ｓ’をそれぞれパルス幅変調信号に変換した後、両パルス幅変調信号をそれぞれ正駆動用信号Ｓoutと負駆動用信号Ｓout’としてスピーカ１０６に出力する構成である。三角波発生器１０３はキャリア信号の三角波Ｓcを生成し、２つのコンパレータ１０４，１０５はそれぞれ入力信号Ｓ，Ｓ’と三角波Ｓcのレベルを比較してパルス幅変調信号Ｓout，Ｓout’を生成する。
【０００４】
特許第４１００４５５号公報には、図８に示す基準クロックを用いた積分型パルス幅変調回路が記載されている。
【０００５】
図８に示すパルス幅変調回路４は、
（１）入力信号Ｓ（電圧信号）のレベルを基準クロックの周期Ｔでサンプリングし、そのレベルを電流値に変換し、その電流値でＴ／２の期間（充電期間）だけ第１コンデンサＣ１を充電する
（２）Ｔ／２の充電期間の充電動作後に、一定の電流値でＴ／２の時間だけ第１コンデンサＣ１の蓄積電荷を放電する
（３）第１コンデンサＣ１の放電時間をハイレベル期間とする第１パルス信号ＳP1を生成する
（４）Ｔ／２の時間だけずらして第２コンデンサＣ２についても（１）〜（３）の充放電動作を行い、第２コンデンサＣ２の放電時間をハイレベル期間とする第２パルス信号ＳP2を生成する
（５）第１パルス信号ＳP1と第２パルス信号ＳP2を論理積により合成して出力する
の動作原理によってパルス幅変調（ＰＷＭ）信号ＳPWMを生成する回路である。
【０００６】
第１スイッチＳＷ１は第１コンデンサＣ１の充電開始タイミングと充電時間を制御し、第２スイッチＳＷ２は第２コンデンサＣ２の充電開始タイミングと充電時間を制御するスイッチである。第１スイッチＳＷ１のオン・オフ動作を制御する制御信号φ１は、図示省略のクロック生成回路により生成される基準クロックであり、第２スイッチＳＷ２のオン・オフ動作を制御する制御信号φ２は制御信号φ１の位相を反転した信号である。パルス幅変調回路４が生成する第１パルス信号ＳP1と第２パルス信号ＳP2の周期は基準クロックの周期Ｔであるから、ＰＷＭ信号ＳPWMのパルス周期はＴ／２の固定周期である。
【０００７】
図９は、図７に示すスイッチングアンプのパルス幅変調回路の部分を図８に示すパルス幅変調回路４で置き換えた場合のブロック図である。
【０００８】
図９において、第１パルス幅変調回路２０４と第２パルス幅変調回路２０５は図８に示すパルス幅変調回路４で構成され、両パルス幅変調回路２０４，２０５にクロック発生回路２０３で発生した制御信号φ１，φ２が供給される。インバータ２０２は、入力端２０１から入力される入力信号Ｓのレベルを反転した入力信号Ｓ’（＝−Ｓ）を生成する回路である。第１出力回路２０６は、第１パルス幅変調回路２０４から出力されるＰＷＭ信号ＳPWMを増幅して第１出力信号ＳOutを生成し、正駆動用信号としてスピーカ２０８に出力する回路である。第２出力回路２０７は、第２パルス幅変調回路２０５から出力されるＰＷＭ信号ＳPWM’を増幅して第２出力信号ＳOut’を生成し、負駆動用信号としてスピーカ２０８に出力する回路である。
【０００９】
【特許文献１】特開昭５５−１５３４０６号公報
【特許文献２】特許第４１００４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図７，図９に示す従来のスイッチングアンプ１００，２００は、入力信号Ｓに対してレベルを反転した入力信号Ｓ’を生成し、両入力信号Ｓ，Ｓ’についてそれぞれパルス幅変調信号ＳPWM，ＳPWM’を生成する構成であるので、同一構成のパルス幅変調回路を２つ設ける必要があり、回路規模が大きくなるという問題がある。
【００１１】
本発明は、回路規模を大きくすることなく、ＢＴＬ構成の出力でスピーカを駆動することができるスイッチングアンプを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によって提供されるスイッチングアンプは、クロック信号を発生するクロック発生手段と、前記クロック信号の周期で入力信号のレベルをサンプリングし、各周期の期間にそのレベルに応じたパルス幅のパルスに変換してパルス幅変調信号を生成するパルス幅変調信号生成手段と、前記パルス幅変調信号のレベルを増幅した第１の出力信号を生成し、負荷の一方の入力に出力する第１の出力信号生成手段と、前記クロック信号のレベルを増幅した第２の出力信号を生成し、前記負荷の他方の入力に出力する第２の出力信号生成手段と、を備えたことを特徴とする（請求項１）。
【００１３】
好ましい実施形態によれば、前記パルス幅変調信号生成手段は、前記クロック信号の２倍の周期を有する制御信号を生成する制御信号生成手段と、前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ハイレベル期間にそのレベルに応じたパルス幅の第１のパルス信号を生成する第１のパルス生成手段と、前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ローレベル期間にそのレベルに応じたパルス幅の第２のパルス信号を生成する第２のパルス生成手段と、前記第１のパルス信号と前記第２のパルス信号を合成して前記パルス幅変調信号を生成するパルス信号合成手段と、を含むとよい（請求項２）。
【００１４】
他の好ましい実施形態によれば、前記クロック発生手段は、前記クロック信号に加えて前記クロック信号の２倍の周期を有する制御信号を生成し、前記クロック信号に代えて当該制御信号を前記パルス幅信号生成手段に出力し、前記パルス幅変調信号生成手段は、前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ハイレベル期間にそのレベルに応じたパルス幅の第１のパルス信号を生成する第１のパルス生成手段と、前記制御信号の周期で入力信号のレベルをサンプリングし、前記制御信号の各ローレベル期間にそのレベルに応じたパルス幅の第２のパルス信号を生成する第２のパルス生成手段と、前記第１のパルス信号と前記第２のパルス信号を合成して前記パルス幅変調信号を生成するパルス信号合成手段と、を含むとよい（請求項３）。
【発明の効果】
【００１５】
本発明によれば、ＢＴＬ出力の一方の駆動用の信号として入力信号のパルス幅変調信号を増幅した第１の出力信号を生成し、他方の駆動用の信号としてクロック信号のパルス幅変調信号、すなわち、入力信号の基準レベル（０ｖレベル）を増幅した第２の出力信号を生成するので、入力信号を反転した信号のパルス幅変調信号を生成する回路が不要になる。従って、簡単な回路構成でＢＴＬ出力が可能なスイッチングアンプを実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るスイッチングアンプのブロック構成を示す図である。
【図２】パルス幅変調回路の動作を示す波形図である。
【図３】第１出力回路のブロック構成の一例を示す図である。
【図４】レベルシフト回路の回路構成の一例を示す図である。
【図５】スイッチングアンプの動作を説明するための波形図である。
【図６】図９に示す従来のスイッチングアンプの動作を示す波形図である。
【図７】従来のＢＴＬ構成のスイッチングアンプの回路構成を示す図である。
【図８】従来の基準クロックを用いた積分型パルス幅変調回路のブロック構成を示す図である。
【図９】積分型パルス幅変調回路を用いてＢＴＬ構成のスイッチングアンプを構成した場合のブロック図である。
【発明を実施するための形態】
【００１７】
本発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００１８】
図１は、本発明に係るＢＴＬ構成のスイッチングアンプのブロック構成を示す図である。
【００１９】
図１に示すスイッチングアンプ１は、図８に示した積分型パルス幅変調回路をパルス幅変調回路４に用いた構成例である。従って、スイッチングアンプ１は、クロック信号ＣＬＫ（周波数ｆCLk［Ｈｚ］）とパルス幅変調回路４に対する制御信号φ１，φ２（周波数ｆc＝ｆCLk／２［Ｈｚ］）を生成するクロック生成回路３、入力端２から入力される入力信号（アナログ交流信号）Ｓをクロック生成回路３から入力される制御信号φ１，φ２を用いてパルス幅変調（ＰＷＭ）信号ＳPWMに変換するパルス幅変調回路４、ＰＷＭ信号ＳPWMを用いてＰＷＭ信号ＳPWMのレベルを増幅した第１出力信号Ｓoutを生成し、正駆動用信号としてスピーカ７の一方の入力端（＋入力）に出力する第１出力回路５及びクロック生成回路３で生成されるクロック信号ＣＬＫのレベルを増幅した第２出力信号Ｓout’を生成し、負駆動用信号としてスピーカ７の他方の入力端（−入力）に出力する第２出力回路６を基本構成とする。
【００２０】
本発明に係るスイッチングアンプ１は、入力信号ＳのＰＷＭ信号ＳPWMを増幅した第１出力信号Ｓoutをスピーカ７の正駆動用信号とし、入力信号Ｓの基準レベル（０ｖ）のＰＷＭ信号Ｓ０PWMを増幅した第２出力信号Ｓout’をスピーカ７の負駆動用信号とするＢＴＬ構成のスイッチングアンプである。本発明に係るスイッチングアンプ１は、図９に示した従来のスイッチングアンプ２００が、入力信号Ｓのレベルを反転した入力信号Ｓ’（＝−Ｓ）のＰＷＭ信号ＳPWMを増幅して負駆動用信号Ｓout’とするのに対し、入力信号Ｓの基準レベル（０ｖ）のＰＷＭ信号Ｓ０PWMを増幅して負駆動用信号Ｓout’とする構成が相違する。
【００２１】
クロック生成回路３は、デューティ比５０％の周波数ｆCLK（周期ＴCLK＝１／ｆCLK）を有するクロック信号ＣＬＫ（矩形波信号）とこのクロック信号ＣＬＫを分周して周波数２・ｆCLK（周期Ｔ＝ＴCLK／２＝１／（２・ｆCLK））を有する制御信号φ１と制御信号φ２を生成する。制御信号φ１と制御信号φ２は、図８に示すパルス幅変調回路４の第１スイッチＳＷ１と第２スイッチＳＷ２のオン動作（閉動作）のタイミングとオン期間を制御する信号である。制御信号φ２は、制御信号φ１のレベルを反転し、当該制御信号φ１との間にデッドタイムΔtを設けた信号である（図２参照）。
【００２２】
クロック信号ＣＬＫは、入力信号Ｓの基準レベル（０ｖ）のＰＷＭ信号Ｓ０PWM（デューティ比５０％のパルス信号）として生成されるものである。
【００２３】
図８に示す積分型パルス幅変調回路４の詳細は特許第４１００４５５号公報に説明されているので、図２に示す波形図を用いて積分型パルス幅変調回路４の構成と動作を簡単に説明する。なお、図２では制御信号φ１と制御信号φ２との間に微小なデッドタイムΔｔを設けているが、以下の説明では、デッドタイムΔｔを無視し、制御信号φ１及び制御信号φ２のハイレベル期間とローレベル期間をそれぞれＴ／２として説明する。
【００２４】
第１スイッチＳＷ１は、制御信号φ１のハイレベル期間にオン動作をして第１コンデンサＣ１に電圧−電流変換回路４０１を接続し、第２スイッチＳＷ２は、制御信号φ２のハイレベル期間にオン動作をして第２コンデンサＣ２に電圧−電流変換回路４０１を接続する。制御信号φ１と制御信号φ２は互いにレベルが反転しているので、制御信号φ１のハイレベル期間とローレベル期間に同期して電圧−電流変換回路４０１が第１スイッチＳＷ１と第２スイッチＳＷ２に交互に接続される。
【００２５】
電圧−電流変換回路４０１は、入力信号Ｓ（電圧信号）のレベルＥsに比例した電流Ｉjを生成する回路である。電圧−電流変換回路４０１は、バイアス電流源を備えており、入力信号Ｓ（電圧信号）が基準レベル（０ｖ）のとき、バイアス電流Ｉcを出力する。従って、電圧−電流変換回路４０１は、Ｓ＞０の場合は、入力信号ＳをＩj＝Ｉc＋ｋ・Ｅs＝Ｉc＋Δｉ（ｋ：比例係数）の電流に変換し、Ｓ＜０の場合は、入力信号ＳをＩj＝Ｉc−ｋ・Ｅs＝Ｉc−Δｉ（ｋ：比例係数）の電流に変換する。但し、バイアス電流Ｉcは、Ｉc−Δｉ＞０を満たすように設定されている。
【００２６】
電圧−電流変換回路４０１は、第１コンデンサＣ１又は第２コンデンサＣ２に接続されると、コンデンサから電気を引き込むように電流Ｉj（以下、「充電電流Ｉj」という。）を流す。従って、第１コンデンサＣ１又は第２コンデンサＣ２は、充電期間にコンデンサの両端電圧が基準電圧Ｖref（＝０ｖ）から負の電圧となる方向に充電される（図２（ｅ），（ｆ）の下方向の右下がり傾斜部分参照）。
【００２７】
第１コンデンサＣ１又は第２コンデンサＣ２が充電期間（Ｔ／２）に充電される電荷量は、充電電流Ｉjの大きさに比例するから、第１コンデンサＣ１又は第２コンデンサＣ２の充電電圧Ｖc（＜０）の大きさ｜Ｖc｜も充電電流Ｉjの大きさに比例する。
【００２８】
第３スイッチＳＷ３は、制御信号φ３のハイレベル期間にオン動作をして第１コンデンサＣ１に放電用定電流回路４０２を接続し、第４スイッチＳＷ４は、制御信号φ４のハイレベル期間にオン動作をして第２コンデンサＣ２に放電用定電流回路４０２を接続する。制御信号φ３は、第１パルス生成回路Ｎ１から出力される第１パルス信号ＳP1であり、制御信号φ４は、第２パルス生成回路Ｎ２から出力される第２パルス信号ＳP2である。第１パルス信号ＳP1は、制御信号φ１のハイレベル期間が終了するタイミング（立下りタイミング）でハイレベルになり、第１コンデンサＣ１の両端電圧が充電電圧Ｖcから基準電圧Ｖrefに上昇したタイミングでローレベルになるパルス信号である（図２（ｃ）参照）。第２パルス信号ＳP2は、制御信号φ２のハイレベル期間が終了するタイミング（立下りタイミング）でハイレベルになり、第２コンデンサＣ２の両端電圧が充電電圧Ｖcから基準電圧Ｖrefに上昇したタイミングでローレベルになるパルス信号である（図２（ｄ）参照）。
【００２９】
放電用定電流回路４０２は、第１コンデンサＣ１又は第２コンデンサＣ２に接続されると、定電流Ｉdを流して第１コンデンサＣ１又は第２コンデンサＣ２に蓄積された電荷を放電させる回路である。なお、電流バイパス回路４０３（ダイオードＤ１と電源Ｅからなる回路）は、放電用定電流回路４０２が第１コンデンサＣ１及び又は第２コンデンサＣ２に接続されていない期間に定電流Ｉdをバイパスさせる回路である。
【００３０】
第１パルス生成回路Ｎ１は、ＮＯＲ回路で構成され、制御信号φ１と第１コンデンサＣ１の電圧レベルの否定論理和の演算信号、すなわち、制御信号φ１がローレベルで第１コンデンサＣ１の電圧レベルが基準電圧Ｖrefよりも小さい時にハイレベルとなるパルス信号を出力する（図２（ｃ）参照）。第２パルス生成回路Ｎ２もＮＯＲ回路で構成され、制御信号φ２と第２コンデンサＣ２の電圧レベルの否定論理和の演算信号、すなわち、制御信号φ２がローレベルで第２コンデンサＣ２の電圧レベルが基準電圧Ｖrefよりも小さい時にハイレベルとなるパルス信号を出力する（図２（ｄ）参照）。第１パルス生成回路Ｎ１から出力されるパルス信号が第１パルス信号ＳP1であり、第２パルス生成回路Ｎ２から出力されるパルス信号が第２パルス信号ＳP2である。
【００３１】
制御信号φ３と制御信号φ４をそれぞれ第３スイッチＳＷ３と第４スイッチＳＷ４の制御信号としているのは、第１コンデンサＣ１と第２コンデンサＣ２の放電動作を当該第１コンデンサＣ１と第２コンデンサＣ２の電圧が基準電圧Ｖrefに上昇したタイミングで停止させるためである。
【００３２】
第１コンデンサＣ１と第２コンデンサＣ２の充電期間（Ｔ／２）における充電電圧の大きさ｜Ｖc｜は、充電電流Ｊjの大きさに比例し、第１コンデンサＣ１と第２コンデンサＣ２が充電電圧Ｖcから基準電圧Ｖrefに上昇するまでの放電時間Ｔhは、充電電圧の大きさ｜Ｖc｜に比例する。従って、放電時間Ｔhをパルス幅とするパルス信号は、周期Ｔ／２に対するデューティ比（Ｔh／（Ｔ／２））が入力信号Ｓのレベルをパルス幅変調したパルスとなっている。
【００３３】
パルス合成回路Ｎ３は、ＮＯＲ回路で構成され、第１パルス生成回路Ｎ１から出力される第１パルス信号ＳP1と第２パルス生成回路Ｎ２から出力される第２パルス信号ＳP2の否定論理和の演算信号を出力する。第１パルス信号ＳP1と第２パルス信号ＳP2は、Ｔ／２の周期で交互に入力信号Ｓのレベルをパルス幅変調したパルス信号を出力するから、パルス合成回路Ｎ３からは両パルス信号を合成したパルス信号、すなわち、Ｔ／２の周期で入力信号Ｓのレベルをパルス幅変調したＰＷＭ信号ＳPWMが出力される（図２（ｇ）参照）。
【００３４】
図３は、第１出力回路５のブロック構成の一例を示す図であり、図４は、レベルシフト回路５０１の回路構成の一例を示す図である。第２出力回路６は、第１出力回路５と同一の構成であるから、第１出力回路５について説明する。
【００３５】
第１出力回路５にはレベルシフト回路５０１、ドライバ５０２及増幅回路５０３が含まれる。レベルシフト回路５０１は、ＰＷＭ信号ＳPWMから当該ＰＷＭ信号ＳPWMのレベル変化の範囲と異なるレベル変化の範囲を有する２つのパルス信号を生成する回路である。レベルシフト回路５０１を必要とするのは、増幅回路５０３に含まれる２つのスイッチＳＷA，ＳＷBが互いに異なるタイプの半導体スイッチング素子で構成されるとともに、各スイッチ回路ＳＷA，ＳＷBをオン・オフ動作させるための駆動電圧の変化範囲がＰＷＭ信号ＳPWMのレベル変化の範囲と異なるためである。
【００３６】
レベルシフト回路５０１は、直流電源＋ＶBが入力される電源端子と極性の反転した直流電源−ＶBが入力される電源端子との間に抵抗Ｒ１、ｎｐｎ型トランジスタＱ１、ｐｎｐ型トランジスタＱ２及び抵抗Ｒ２をこの順に直列に接続するとともに、トランジスタＱ１，Ｑ２の接続点ｍにＶm=（Ｖ１＋Ｖ２）／２の電源回路５０２ａを接続し、トランジスタＱ１，Ｑ２の両ベースに抵抗を介してＰＷＭ信号ＳPWMを入力する構成である。
【００３７】
ＰＷＭ信号ＳPWMのレベル変化の範囲をＶ１〜Ｖ２（Ｖ２＜Ｖ１）とすると、トランジスタＱ１のコレクタからＰＷＭ信号ＳPWMのレベルの変化範囲Ｖ１〜Ｖ２を＋ＶB〜（＋ＶＢ−ΔＶ）に変更したパルス信号ＳHS（以下、「ハイサイドＰＷＭ信号ＳHS」という。）が出力される。また、トランジスタＱ２のコレクタからＰＷＭ信号ＳPWMのレベルの変化範囲Ｖ１〜Ｖ２を（−ＶB＋ΔＶ）〜−ＶBに変更したパルス信号ＳLS（以下、「ローサイドＰＷＭ信号ＳLS」という。）が出力される。ハイサイドＰＷＭ信号ＳHSは、増幅回路５０３における上側のスイッチＳＷAの駆動を制御する信号であり、ローサイドＰＷＭ信号ＳLSは、増幅回路５０３における下側のスイッチＳＷBの駆動を制御する信号である。ハイサイドＰＷＭ信号ＳHS及びローサイドＰＷＭ信号ＳLSはＰＷＭ信号ＳPWMに同期している。
【００３８】
ＰＷＭ信号ＳPWMがハイレベルＶ１のときは、トランジスタＱ１のベース電圧が当該トランジスタＱ１のベース・エミッタ間の電圧Ｖbe1より大きくなるが、トランジスタＱ２のベース電圧は当該トランジスタＱ２のベース・エミッタ間の電圧Ｖbe2よりも小さくならないので、トランジスタＱ１，Ｑ２のオン・オフ関係は、（Ｑ１，Ｑ２）＝（ＯＮ，ＯＦＦ）となる。従って、トランジスタＱ１のコレクタ電圧は電源電圧＋ＶBから抵抗Ｒ１の電圧降下分ΔＶだけ低下した電圧（＋ＶB−ΔＶ）となり、トランジスタＱ２のコレクタ電圧は電源電圧−ＶBとなる。
【００３９】
逆に、ＰＷＭ信号ＳPWMがローレベルＶ２のときは、トランジスタＱ２のベース電圧がベース・エミッタ間の電圧Ｖbe2より小さくなるが、トランジスタＱ１のベース電圧はベース・エミッタ間の電圧Ｖbe1よりも大きくならないので、トランジスタＱ１，Ｑ２のオン・オフ関係は、（Ｑ１，Ｑ２）＝（ＯFF，ＯＮ）となる。従って、トランジスタＱ１のコレクタ電圧は電源電圧＋ＶBとなり、トランジスタＱ２のコレクタ電圧は電源電圧−ＶBから抵抗Ｒ２の電圧降下分ΔＶだけ上昇した電圧（−ＶB＋ΔＶ）となる。
【００４０】
従って、レベルシフト回路５０１では、＋ＶB〜（＋ＶＢ−ΔＶ）の範囲でレベルが変化するハイサイドＰＷＭ信号ＳHSと（−ＶB＋ΔＶ）〜−ＶBの範囲でレベルが変化するローサイドＰＷＭ信号ＳLSが生成される。
【００４１】
ドライバ回路５０２は、レベルシフト回路５０１から出力されるハイサイドＰＷＭ信号ＳHS及びローサイドＰＷＭ信号ＳLSに基づいて、増幅回路５０３内のスイッチＳＷAとスイッチＳＷBをオン・オフ動作させるためのドライブ信号を生成する。スイッチＳＷAに対するドライブ信号は、ドライバ回路５０２に入力される信号に同期してスイッチＳＷAに電圧を印加するパルス信号であり、ハイサイドＰＷＭ信号ＳHSに対して出力電流量を増幅した信号である。同様に、スイッチＳＷBに対するドライブ信号はドライバ回路５０２に入力される信号に同期してスイッチＳＷBに電圧を印加するパルス信号で、ローサイドＰＷＭ信号ＳLSに対して出力電流量を増幅した信号である。
【００４２】
スイッチＳＷA，ＳＷBを駆動するためのパルス信号でみると、ハイサイドドライブ信号の波形はハイサイドＰＷＭ信号ＳHSの波形と同じであり、ローサイドドライブ信号の波形はローサイドＰＷＭ信号ＳLSの波形と同じである。
【００４３】
増幅回路５０３は、極性の反転した２つの直流電源＋ＶB，−ＶBが入力される一対の電源端子の間に直列に接続された種類の異なる半導体スイッチング素子からなる２つのスイッチＳＷAとスイッチＳＷBを有する。増幅回路５０３は、スイッチＳＷAとスイッチＳＷBの接続点ＮからパルＰＷＭ信号ＳPWMに対してレベル変化の範囲を＋ＶB〜−ＶBの範囲に増幅した第１出力信号Ｓoutを出力する。例えば、スイッチＳＷAにはＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられ、スイッチＳＷBにはＮチャネルＭＯＳＦＥＴが用いられる。増幅回路５０３から出力される第１出力信号Ｓoutは、正駆動用信号としてスピーカＳＰの一方の入力端（＋入力）に入力される。
【００４４】
次に、図５の波形図を用いてスイッチングアンプ１の動作を説明する。図５では、波形の作図上、入力信号Ｓの波形をステップ的にレベルが変化する波形としている。
【００４５】
図５において、（ａ）は入力信号Ｓの波形、（ｂ）はクロック信号ＣＬＫの波形、（ｃ）は制御信号φ１の波形、（ｄ）は第１出力信号Ｓoutの波形、（ｅ）は第２出力信号Ｓout’の波形、（ｆ）はスピーカ７に入力されるＢＴＬ信号（Ｓout−Ｓout’）の波形である。
【００４６】
クロック信号ＣＬＫの周波数ｆCLKは、制御信号φ１の周波数ｆcの２倍であるから、クロック信号ＣＬＫは、制御信号φ１の周期Ｔの１／２を１周期とするデューティ比５０％のパルス信号である。このパルス信号は、基準レベル（０ｖ）の入力信号Ｓをパルス幅変調回路５でパルス幅変調して出力されるＰＷＭ信号Ｐ０PWMに相当している。従って、第２出力回路６から出力される第２出力信号Ｓout’は、Ｔ／２を周期とし、デューティ比５０％のＰＷＭ信号Ｐ０PWMのレベルを増幅した信号となる（（ｅ）の波形参照）。
【００４７】
一方、パルス幅変調回路５は、制御信号φ１の１／２周期毎に入力信号ＳのレベルＥsをパルス幅に変調したＰＷＭ信号ＳPWMを生成するから、第１出力回路５から出力される第１出力信号Ｓoutは、Ｔ／２を周期とし、入力信号ＳのレベルＥsに応じたデューティ比を有するＰＷＭ信号ＳPWMのレベルを増幅した信号となる（（ｄ）の波形参照）。
【００４８】
従って、第１出力信号Ｓoutを正駆動用信号とし、第２出力信号Ｓout’を負駆動用信号としてスピーカ７に入力すると、スピーカ７は、両信号の差分（Ｓout−Ｓout’）で駆動されることになる。第２出力信号Ｓout’は基準レベル（０ｖ）の入力信号に相当するから、この差分の信号は実質的に入力信号ＳのレベルＥsを増幅した信号に相当する。
【００４９】
図６は、本発明に係るスイッチングアンプ１と比較するための図９に示す従来のスイッチングアンプ２００の動作を示す波形図である。図６の（ａ’）は、入力信号ＳのレベルＥsを反転した信号の波形である。（ａ），（ｃ）〜（ｆ）の波形は、図５の（ａ），（ｃ）〜（ｆ）に対応する信号の波形である。
【００５０】
従来のスイッチングアンプ２００では、第２出力信号Ｓout’が入力信号ＳのレベルＥsを反転した入力信号Ｓ’のＰＷＭ信号ＳPWM’のレベルを増幅した信号となるから、スピーカ７には、入力信号Ｓと入力信号Ｓ’の差分の信号のパルス幅変調信号を増幅した信号が入力される。入力信号Ｓと入力信号Ｓ’の差分は入力信号ＳのレベルＥsの倍であるから、図６（ｆ）に示すように、スピーカ７の駆動信号の各パルスのパルス幅は、本発明に係るスイッチングアンプ１のスピーカ７の駆動信号の各パルスのパルス幅の倍になっている。従って、本発明に係るスイッチングアンプ１でも好適にスピーカ７をＢＴＬ駆動できることが分かる。
【００５１】
上記のように、本実施形態によれば、従来のスイッチングアンプ２００に対して入力信号Ｓのレベルを反転するインバータ２０２とパルス幅変調回路２０５を不要にすることができるので、積分型パルス幅変調回路を用いたＢＴＬ構成のスイッチングアンプの回路構成の小型化を図ることができる。
【００５２】
上記実施形態では、パルス幅変調回路４が制御信号φ１のハイレベル期間とローレベル期間でそれぞれ入力信号Ｓのレベルに応じたパルス幅を有するパルスを生成するので、クロックＣＬＫの１周期とパルス幅変調回路４で生成される固定周期のＰＷＭ信号ＳPWMの１周期を合わせている。すなわち、クロックＣＬＫの周期ＴCLK（＝１／ｆCLK）は制御信号φ１の周期Ｔ（＝１／ｆC）の１／２となるから、クロックＣＬＫの周波数ｆCLKと制御信号φ１の周波数ｆCはｆCLK＝２・ｆCに制御している。
【００５３】
上記実施形態では、クロック生成回路３でクロックＣＬＫと制御信号φ１を生成するようにしていたが、パルス幅変調回路４にクロックＣＬＫから制御信号φ１を生成する回路を設け、クロック生成回路３ではクロックＣＬＫだけを生成し、そのクロックＣＬＫをパルス幅変調回路４と第２出力回路６に出力するようにしてもよい。
【００５４】
また、パルス幅変調回路４は、クロックＣＬＫを用いて当該クロックＣＬＫの周期ＴCLKで入力信号Ｓのレベルをサンプリングし、周期ＴCLKの間でそのレベルに応じたパルス幅のパルス信号を生成する構成であってもよい。このパルス幅変調回路の場合は、クロックＣＬＫとは別に制御信号φ１を生成する必要がないので、クロック生成回路３が簡単になる。
【００５５】
上記実施形態では、積分型パルス幅変調回路を用いた例について説明したが、固定周期のＰＷＭ信号ＳPWMを生成する回路であれば、積分型パルス幅変調回路以外の任意のパルス幅変調回路を広くパルス幅変調回路４に適用できることは言うまでもない。
【符号の説明】
【００５６】
１  スイッチングアンプ
２  入力端
３  クロック生成回路
４  パルス幅変調回路
４０１  電圧−電流変換回路
４０２  放電用定電流回路
４０３  電流バイパス回路
５  第１出力回路
５０１  レベルシフト回路
５０２  ドライバ回路
５０３  増幅回路
６  第２出力回路
７  スピーカ
Ｎ１，Ｎ２  パルス生成回路
Ｎ３  パルス合成回路
ＳＷ１〜ＳＷ４，ＳＷA，ＳＷB  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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