(57)【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタのポリシリコンゲートとＮＭＯＳトランジスタのポリシリコンゲートで単位面積当たり含有されたゲルマニウムの総量が同一であり、ゲート絶縁膜から離間するに従ってポリシリコンゲート内のゲルマニウム濃度の分布が異なり、ゲート絶縁膜に隣接した部分でＰＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量がＮＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量より高いことを特徴とするデュアルゲートＣＭＯＳ型半導体装置。
【請求項２】
ゲート絶縁膜に接した部分のＰＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量がＮＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量に比べて２倍以上高いことを特徴とする請求項１に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項３】
ゲート絶縁膜に接した部分でＰＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量は２０％以上であり、ゲート絶縁膜に接した部分でＮＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量は１０％以下であることを特徴とする請求項２に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項４】
ゲート絶縁膜から離間するに従ってトランジスタのポリシリコンゲートのゲルマニウム含量が少なくとも一定である区間と減少する区間とで構成されることを特徴とする請求項３に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項５】
全てのポリシリコンゲートの上部ゲルマニウム含量が５％に達しないことを特徴とする請求項３に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項６】
全てのポリシリコンゲートの上部ゲルマニウム含量が５％に達しないことを特徴とする請求項１に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項７】
トランジスタを形成する前記ゲートの少なくとも一部は、上部に金属シリサイドが形成されることを特徴とする請求項６に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項８】
ＮＭＯＳトランジスタのポリシリコンゲートにおけるゲルマニウム含量分布が、ゲート絶縁膜から離間するに従って偏差２０％範囲内で均一な分布をなし、ＰＭＯＳトランジスタのポリシリコンゲートでゲルマニウム含量分布は、ゲート絶縁膜から離間するに従って最大値と最小値の絶対値の比が２倍以上であることを特徴とする請求項１に記載のデュアルゲートＣＭＯＳ型半導体装置。
【請求項９】
基板にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上にゲルマニウム含量が２０％以上になるようにシリコンゲルマニウム層を形成する段階と、
前記シリコンゲルマニウム層の上にシリコン層を追加積層する段階と、
追加積層された前記シリコン層の上にＰＭＯＳトランジスタ領域を覆うイオン注入マスクを形成する段階と、
前記イオン注入マスクを有する基板のＮＭＯＳトランジスタ領域に対してＮ型不純物イオン注入を実施する段階と、
前記シリコンゲルマニウム層中のゲルマニウムを前記シリコン層に拡散するために、前記シリコンゲルマニウム層及びシリコン層に前記Ｎ型不純物がイオン注入された基板に拡散アニーリングを実施する段階と、
前記Ｎ型不純物がイオン注入された基板に前記追加積層されたシリコン層及び前記シリコンゲルマニウム層をパターニングしてＰＭＯＳ及びＮＭＯＳトランジスタ用ゲートパターンを形成する段階と、を含むことを特徴とするデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１０】
前記シリコンゲルマニウム層を積層する前にポリシリコンシード層を形成する段階を含むことを特徴とする請求項９に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１１】
前記シード層は、１００Å以下に形成されることを特徴とする請求項１０に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１２】
前記シリコンゲルマニウム層と前記追加積層されたシリコン層は、全部多結晶状態に積層されることを特徴とする請求項９に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１３】
前記ＮＭＯＳトランジスタ領域と前記ＰＭＯＳトランジスタ領域各々に対してソースドレイン領域の形成のためのイオン注入段階を含むことを特徴とする請求項９に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１４】
前記ソースドレイン領域は、ＬＤＤ構造に形成することを特徴とする請求項１３に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１５】
前記ＰＭＯＳ領域に対してイオン注入される不純物は、ホウ素イオンであることを特徴とする請求項１３に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１６】
前記イオン注入に続いてアニーリング段階を含むことを特徴とする請求項１３に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１７】
前記ゲートパターンが形成された基板に金属層を積層し、熱処理して、前記ゲートパターンのうち、少なくとも１つの上部に金属シリサイドを形成する段階を含むことを特徴とする請求項１３に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１８】
前記拡散アニーリングは、前記ソースドレイン領域の形成のためのイオン注入段階の前に実施されることを特徴とする請求項１３に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【請求項１９】
前記ＮＭＯＳトランジスタ領域に対するソースドレイン領域の形成のためのイオン注入は、ヒ素イオンを使用することを特徴とする請求項１３に記載のデュアルゲートＣＭＯＳ型半導体装置の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ型半導体メモリ装置及びその形成方法にかかり、より詳細には、ゲルマニウムが含有されたポリシリコンゲートを有するＣＭＯＳ型半導体装置及びその形成方法に関するものである。
【０００２】
【従来の技術】
ＰＭＯＳトランジスタは単独でも使用されるが、普通、ＣＭＯＳ型半導体装置でＮＭＯＳトランジスタと共に使用される。ＣＭＯＳ型半導体装置は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを１つの半導体装置と共に形成して、相補的な動作をするようにした半導体装置である。従って、半導体装置全体の効率を増加させ、動作速度を改善でき、バイポーラトランジスタと類似した特性を有するので、高速の高性能半導体装置として使用される。特に、ＣＭＯＳ型半導体装置で、集積化、電圧特性、速度を増加させるために素子の寸法は減少しながら、各チャンネル型ごとにゲートを形成するポリシリコンにチャンネル型と同一の型の不純物をドーピングしたデュアルゲート型が多く使用される。デュアルゲートはチャンネル表層の機能を強化させ、対称的な低電圧動作を可能にする長所がある。
【０００３】
高性能のデュアルゲート型ＣＭＯＳトランジスタの形成の時、ＣＭＯＳトランジスタのうち、ＰＭＯＳトランジスタのゲート電極を形成するポリシリコンのドーピング不純物としてホウ素を多く使用する。この時、ホウ素のようなＰ型不純物をドーピングする方法は、ソース／ドレイン領域を形成すると同時にポリシリコンゲートにイオン注入を実施する方法を多く使用する。
【０００４】
ホウ素をトランジスタのゲートを構成するポリシリコンパターンに不純物として使用する場合、ホウ素が十分にドーピングされなかったり、活性化されなかったりする問題の外に、ドーピングされたホウ素が拡散されて、薄いゲート絶縁膜を経てチャンネルに抜ける問題が発生し得る。特に、ＣＭＯＳ型半導体装置のＰＭＯＳトランジスタでゲート絶縁膜は数十Åほどに非常に薄く形成されるので、このような問題は深刻である。ホウ素がゲートを構成するポリシリコン層から抜ける場合、ゲート絶縁膜の付近でゲートを構成するポリシリコン層のホウ素の濃度が減少して、ポリゲートディプリーション効果（ＰＤＥ：poly-gate depletion effect）を発生させ得る。
【０００５】
ゲート絶縁膜とチャンネルに拡散されたホウ素は、チャンネル表層のＰ型不純物濃度を増加させて、ソースとドレインを連結することによって、低電圧でも電流を流す問題を発生させ得る。一方、ホウ素が抜けるゲート電極では導電性が低まって、ゲート絶縁膜の実質的な厚さが厚くなって、チャンネルに電圧を十分に印加できなく、ドレイン電流を減少させる等の問題が発生できる。結果的に、このような相反的な効果は、トランジスタの作動電圧を不安定にし変動させて、半導体装置の信頼性を減少させ、ポリゲートディプリーションは、ゲート絶縁膜とチャンネル特性を低下させる役割を果たす。従って、ホウ素を使用する時、ゲートディプリーションと、これによってトランジスタの特性が低下する問題点を防止できる方法が必要である。
【０００６】
ＰＭＯＳトランジスタで、ホウ素に関してゲートディプリーションが発生することを防止するための１つの方法は、ポリシリコンからなるゲート電極にゲルマニウムをドーピングして、ホウ素に対する溶解度（solubility）を増加させる方法である（ＩＥＤＭ，Technology Digest,1990,pp253〜256）。即ち、ゲルマニウムを含有したポリシリコンは、ホウ素に対する溶解度が増加して、活性化のためのアニーリング段階等でもホウ素がゲートポリシリコンの外部によく拡散されないようにする。
【０００７】
ゲルマニウムをゲートを構成するポリシリコン層にドーピングする方法には、他の元素をドーピングする場合と同様に、ソースガスを添加してポリシリコン積層段階で共にＣＶＤによって蒸着する方法と、ゲルマニウムイオンを注入する方法がある。
【０００８】
ＣＶＤ積層の場合、通常、シランガス（ＳｉＨ4）にゲルマニウムソースガスであるＧｅＨ4を混ぜてＣＶＤチャンバでインサイチュー方式によって、シリコンゲルマニウムゲート層を形成する。この方法によって、ホウ素に対する水溶性の高い２０乃至３０％のゲルマニウム含有シリコンゲート層を形成できる。一方、ＣＶＤ過程は、通常、熱工程であり、フォトレジストマスクによる部分的なカバーができないので、ＣＭＯＳ半導体装置でＮＭＯＳ領域にもシリコンゲルマニウムゲート層が形成される。ゲルマニウムは、ドーピングされる不純物の種類に従ってゲートディプリーションに対する効果が異なり、ＮＭＯＳトランジスタのゲート層で高濃度のゲルマニウムはＮ型不純物の溶解度を低める問題点がある。
【０００９】
例えば、１０％以上の高濃度の場合、ゲルマニウムは、Ｎ型トランジスタのポリシリコンゲートでゲートディプリーションを強化させ、ゲート静電容量を低下させ、トランジスタ特性を低下させ得る。ＣＭＯＳ型半導体装置に対する全体的な考慮において、ＣＭＯＳ型半導体装置のポリシリコンゲートが２０％程度のゲルマニウム濃度を有することが望ましい（ＶＬＳＩ  Technology Digest of Technology Papers,1998,pp190〜191)。
【００１０】
しかし、性能向上のために高濃度の不純物ドーピングが必要なデュアルゲートＣＭＯＳ型半導体装置では、ＮＭＯＳトランジスタではポリゲートのゲルマニウム濃度を１０％以下に維持し、ＰＭＯＳトランジスタでは３０％以上に維持することが要求される。しかし、この２つの条件を同時に満足できない。
【００１１】
又、ゲート用ポリシリコンにゲルマニウムを添加する場合にゲルマニウム濃度が５乃至１５％以上に場合、ゲートの上部に低抵抗及び低接触抵抗のためのチタンシリサイド又はコバルトシリサイドの形成が難しい問題点がある。このような問題点を解決するために、ゲート絶縁膜の付近でポリシリコンゲルマニウム層を形成し、ゲートの上部にはポリシリコン層を形成する積層方法を使用できる（ＩＥＤＭ  Technology Digest,1997,pp829〜832）。しかし、このような積層構造でもＰＭＯＳトランジスタとＮＭＯＳトランジスタでポリシリコンゲート層のゲルマニウム濃度を各々１０％以下と３０％以上に形成できなかった。
【００１２】
従って、ＣＭＯＳ型半導体装置において、ＰＭＯＳトランジスタのゲートとして使用するポリシリコン層のゲルマニウム濃度をＮＭＯＳトランジスタのゲートとして使用するポリシリコン層のゲルマニウム濃度より高くできるＣＭＯＳ型半導体装置及びその形成方法が要求されている。
【００１３】
【発明が解決しようとする課題】
本発明は、前述した従来のデュアルゲートＣＭＯＳ型半導体装置の問題点を解決するためのものであって、ポリゲート層でのゲートディプリーションを防止するために、ゲルマニウム含量に対するＮＭＯＳ領域とＰＭＯＳ領域の相反される要求を同時に満足できるＣＭＯＳ型半導体装置及びその形成方法を提供することを目的とする。
【００１４】
本発明は、ゲートポリシリコン層にゲルマニウムを含有し、上部でチタン又はコバルト等の金属とシリサイドの形成が容易した形態のＣＭＯＳ型半導体装置及びその形成方法を提供することを他の目的とする。
【００１５】
本発明は、デュアルゲートＣＭＯＳ型半導体装置で、高集積、低電圧動作できるようにポリシリコンゲートの不純物濃度を増加させ得るＣＭＯＳ型半導体装置及びその形成方法を提供することを他の目的とする。
【００１６】
【課題を解決するための手段】
前述の目的を達成するための本発明のＣＭＯＳ型半導体装置は、ＰＭＯＳトランジスタのポリシリコンゲートとＮＭＯＳトランジスタのポリシリコンゲートで、単位面積当たり含有されたゲルマニウム総含有量は同一であり、ゲート絶縁膜から離間するに従ってポリシリコンゲート内のゲルマニウム濃度分布が異なり、ゲート絶縁膜に隣接した部分でＰＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量がＮＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量より高いことを特徴とする。
【００１７】
本発明で重要なものは、ゲート絶縁膜から近い部分にあるゲート層のゲルマニウム含量である。従って、ゲート絶縁膜に接したゲート層のゲルマニウム含量をポリゲートディプリーション現象と関連して、有効ゲルマニウム含量として考え得る。
【００１８】
本発明で、ゲート絶縁膜に隣接した部分のＰＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量は、ＮＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量に比べて２倍以上の差があることが望ましい。例えば、ＰＭＯＳトランジスタの場合が２０％以上であり、ゲート絶縁膜に隣接した部分のＮＭＯＳトランジスタのポリシリコンゲート内のゲルマニウム含量は１０％以下である。特に、ポリシリコンゲートの不純物ドーピングの濃度を増加させるために、ゲート絶縁膜に隣接したポリシリコンゲートのゲルマニウム含量をＰＭＯＳトランジスタで３０％以上にすることもできる。
【００１９】
本発明で、望ましくは、ＮＭＯＳトランジスタのポリシリコンゲートでゲルマニウム濃度はゲート絶縁膜から離間するに従って偏差２０％範囲内で均一な分布を有する。そして、ＰＭＯＳトランジスタのポリシリコンゲートでゲルマニウム含量はゲート絶縁膜から一定距離以上離隔されると急に減少し、ポリシリコンゲートの最上部で最小値を有し、その値は最大値の１／２になるようにする。
【００２０】
前述の目的を達成するための本発明の方法は、基板にゲート絶縁膜を形成する段階と、ゲート絶縁膜の上にゲルマニウムが２０％以上の濃度を有するようにシリコンゲルマニウム層を形成する段階と、シリコンゲルマニウム層の上にシリコン層を一定厚さに形成する段階と、ＰＭＯＳ領域を覆うイオン注入マスクを形成し、Ｎ型不純物をＮＭＯＳトランジスタ領域にイオン注入する段階と、ＮＭＯＳトランジスタ領域に対するイオン注入の後にゲルマニウム濃度分布を調節するためのアニーリングを実施する段階と、シリコン層及びシリコンゲルマニウム層をパターニングして、ＰＭＯＳ及びＮＭＯＳトランジスタ用ゲートパターンを形成する段階とを含む。
【００２１】
本発明でシリコンゲルマニウム層を積層する前に、シリコンゲルマニウムの積層を役立つシリコンシード層を形成する段階をさらに含むことが望ましい。この時、シード層を薄く形成されてもよい。従って、１００Å以下、数十Å程度の薄い厚さに積層する。
【００２２】
続いて、ソースドレインの形成のためにＮＭＯＳ領域及びＰＭＯＳ領域にイオン注入及び活性化のためのアニーリングを実施する。ＰＭＯＳトランジスタ領域のポリシリコンゲートに対する不純物注入は、ＰＭＯＳトランジスタのソース／ドレイン領域に対するイオン注入を共に実施することが一般である。各々のトランジスタ領域で、ＬＤＤ形態のチャンネル構造を形成するためには、ソース／ドレイン低濃度イオン注入の後にゲートの側壁にスペーサを形成し、スペーサ及びゲートパターンをマスクで基板に高濃度イオン注入を実施する方式を使用する。
【００２３】
ソースドレイン形成のための不純物ドーピングが完了されると、不純物の再配置の恐れのために熱処理が多い制約を受ける。従って、ゲルマニウム濃度を調節するためのアニーリングは基板のソース／ドレイン構造を形成するための不純物イオンドーピングの前に実施することが望ましい。
【００２４】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２５】
図１は本発明のＣＭＯＳ型半導体装置のＮＭＯＳトランジスタとＰＭＯＳトランジスタを対比して示す側断面図である。
【００２６】
図１を参照すると、ＮＭＯＳトランジスタの領域では、ゲートを構成するポリシリコン層１０にゲルマニウムがゲート絶縁膜から離間するに従って次第に減少する分布をなす。即ち、ポリシリコン層１０の下部、即ち、ゲート絶縁膜１２へ近いほど、ゲルマニウム濃度は増加するが、上部と下部のゲルマニウム濃度は次第に変化する形態を示す。一方、ＰＭＯＳトランジスタ領域でゲートを構成するポリシリコン層２０にはゲルマニウム分布が、中間部を基準として、急に変化する形態を示す。即ち、ゲート絶縁膜１２の近隣から中間までは、ＮＭＯＳトランジスタのゲートに比べて高いゲルマニウム含量を示すが、中間以上の上層ではゲルマニウムが急に減少して、ほとんど存在しない形態を示す。
【００２７】
図２は、図１のような本発明のＣＭＯＳ型半導体装置の部分を図示的に示す。ＮＭＯＳトランジスタのゲートポリシリコン層１０は、均一なゲルマニウム分布を有し、ＰＭＯＳトランジスタのゲートポリシリコン層２０は中間を基準として、下部２１は均一な高いゲルマニウム濃度を有し、中間以上の上部２２はゲルマニウムが全然含まれない形態を示す。本発明の方法によって、このような理想型に近いゲルマニウム濃度分布に近づくことができる。
【００２８】
図３乃至図９は、本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【００２９】
図３を参照すると、基板１０にゲート絶縁膜１２を形成する。通常、基板１０にはゲート絶縁膜の形成の前に、不純物ドーピングによるウェルの形成とＳＴＩ(shallow trench isolation)方法等による素子分離が行われる。ゲート絶縁膜の厚さは４０乃至７０Å程度に形成し、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域で相違に形成され得る。最近のデュアルゲートＣＭＯＳ型半導体装置の場合、高性能素子形成及び高集積化のためにＰＭＯＳトランジスタのゲート絶縁膜１２を２０乃至４０Å程度に形成する場合も多い。ゲート絶縁膜１２としては、基板を酸化雰囲気で高温で酸化して形成するシリコン酸化膜の他にシリコン窒化酸化膜を使用する場合もある。
【００３０】
図４を参照すると、ゲート絶縁膜１２が形成された基板にポリシリコンシード層を０乃至１００Å厚さに形成する。この時、０を含むことは、シード層２１が形成されない場合を含むことができるという意味である。しかし、高濃度でゲルマニウムが含有されたシリコンゲルマニウム層の効率的な形成のためには、シリコンゲルマニウム層の形成の前にゲート絶縁膜１２にシード層２１を形成することが一般である。シード層２１はポリシリコンの他にアモルファスシリコンで形成できる。シード層２１は機能に必要な最少の厚さ、例えば、５Å程度に積層することが望ましい。シード層２１は工程チャンバ気圧を数Ｔｏｒｒ乃至大気圧で、温度を５５０乃至６００℃に維持し、シランガスのようなソースガスを注入してポリシリコンを形成するＣＶＤ方法を使用することが一般である。
【００３１】
図５を参照すると、ポリシリコンシード層２１の上に少なくとも２０％以上のゲルマニウム含量を有するポリシリコンゲルマニウム層２３を積層する。この時、２０％の数値は、高性能ＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ領域でゲルマニウムがホウ素不純物の下部ゲート絶縁膜及びチャンネル層への拡散を阻止するために適合である数値として、前述した従来技術によって提示された数値である。デュアルゲートＣＭＯＳ型半導体装置の性能を高めるために、より高いホウ素不純物をポリシリコンゲートにドーピングする必要があると、ポリシリコンゲルマニウム層２３のゲルマニウム含量を３０％以上に高めることが望ましい。
【００３２】
ポリシリコンゲルマニウム層２３は、ポリシリコン形成と類似した条件で形成される。例えば、工程温度５００乃至６００℃でシランガスを２００ｓｃｃｍに供給し、ＧｅＨ4ガスを３０乃至１００ｓｃｃｍに注入しがらゲルマニウム含量を２０乃至４０％に調節して、ＣＶＤを実施する。ポリシリコンゲルマニウムの一般的な結晶化温度は４５０乃至５００℃であり、ゲルマニウム含量が高いと、低まることができる。ただし、ＣＶＤ方法で、ゲルマニウムとシリコンの比率を正確に調節することは難しい。従って、シリコンゲルマニウム層２３の厚さを十分に薄く維持して、シリコンゲルマニウム層２３のゲルマニウム濃度が過剰になる場合にも、ＮＭＯＳトランジスタゲート全体にゲルマニウムが過剰にならないように工程に余裕度があることが望ましい。
【００３３】
シリコンゲルマニウム層は、アモルファス状態に積層することもできる。
【００３４】
図６を参照すると、シリコンゲルマニウム層２３の積層に続いて、全体ゲート層の一部を構成する追加シリコン層２５を積層する。追加シリコン層２５は、前述のシード層と同一の条件でポリシリコン層で形成することが望ましい。例えば、追加シリコン層はソースガスとしてシランを供給しながら、５５０乃至６５０℃、数Ｔｏｒｒ乃至大気圧に、ＣＶＤによって形成する。積層されるゲート層の総厚さは０．１μｍ級ＣＭＯＳ素子の場合、１５００乃至２５００Å程度である。
【００３５】
本発明でシリコンゲルマニウム層２３の上に追加シリコン層２５を積層してゲート層を形成する時は、２つの層の間の積層厚さ及びシリコンゲルマニウム層２３のゲルマニウム含量に従う制限がある。即ち、本発明によると、ＮＭＯＳトランジスタのゲートで下部のシリコンゲルマニウム層２３のゲルマニウムが上部追加シリコン層２５まで均一に拡散される。この時、ゲート層全体に均一に拡散されたゲルマニウムの濃度が要求される水準以下に維持されなければならない。従って、シリコンゲルマニウム層２３のゲルマニウム含量が高く、厚さが厚いと、追加シリコン層２５の厚さは、シリコンゲルマニウム層の含量と厚さに比例してさらに厚くなる。通常、ゲート層の総厚さは１５００乃至２５００Åになる。従って、前段階のポリシリコンゲルマニウム層２３の積層の時、ポリシリコンゲルマニウム層２３のゲルマニウム含量が５０％以上である場合、シリコンゲルマニウム層２３の厚さを適切に減少させる必要がある。
【００３６】
例えば、シリコンゲルマニウム層の前に積層されたシードポリシリコン層が５０Åであり、シリコンゲルマニウム層のゲルマニウム含量が３０％、厚さが５００Åであり、ＮＭＯＳトランジスタのポリシリコンゲートのゲルマニウム含量が１０％以下に維持されなければならないと、上部の追加シリコン層２５の厚さは９５０Å以上にならなければならない。
【００３７】
一方、通常のＰＭＯＳトランジスタ領域でゲートにシリコンゲルマニウム層２３のゲルマニウム含量が２０乃至３０％であると、厚さが数百Å程度でも十分にホウ素不純物の下部へのディプリーションを抑制できる。従って、ポリシリコンゲルマニウム層２３の厚さを厚くする必要はない。
【００３８】
図７を参照すると、ポリシリコンゲルマニウム層２３の上の追加シリコン層２５の上にフォトレジストを塗布し、露光及び現像によって、ＮＭＯＳトランジスタの領域だけを露出させるフォトレジストパターン２７を形成する。そして、このフォトレジストパターンをイオン注入マスクでＮ型不純物のリンイオン注入を実施する。従って、ＮＭＯＳトランジスタのゲート層には不純物濃度が増加する。この時、イオン注入は、後続のアニーリング工程でＮＭＯＳとトランジスタ領域のポリシリコンゲルマニウム層２３にあるゲルマニウムが上部の追加シリコン層２５に拡散されることを役立つ。Ｎ型不純物として、ヒ素を使用できる。通常、ゲート層に対するイオン注入ドーズ量は、ソース／ドレイン領域に対するイオン注入量と類似したり、多少高い水準の１Ｅ１５乃至１Ｅ１６（１０15乃至１０16）イオン／ｃｍ2にする。そして、この時、イオン注入エネルギは１０乃至６０ＫｅＶ範囲にする。
【００３９】
本発明でイオン注入量とイオン注入エネルギは、本発明のゲルマニウム濃度再分布と一定範囲で相関関係を有すると思い、イオン注入の最適条件は経験的に関連要因を考慮したり、実験によって得ることができる。
【００４０】
ＮＭＯＳトランジスタ領域のゲート層に対するＮ型不純物イオン注入に続いて、イオン注入マスクを除去し、拡散アニーリングを実施する。アニーリング工程によってゲルマニウムのゲート層内の分布が変化される。即ち、アニーリングの前のＮ型イオン注入の影響によって、ＮＭＯＳトランジスタ領域ではゲート層全体にかけてゲルマニウムが拡散されて、均一分布に接近し、ＰＭＯＳトランジスタ領域ではイオン注入の影響がないので、ゲルマニウムは、シード層２１とポリシリコンゲルマニウム層２３だけに分布する。又、拡散アニーリング段階でゲート層内のゲルマニウム分布が必ず均一になる必要なない。即ち、以降のソース／ドレイン領域に対するイオン注入に続くアニーリング又は他の熱工程によって、ＮＭＯＳトランジスタゲート層のゲルマニウム分布が均一になると十分である。
【００４１】
通常、拡散アニーリングは加熱条件が容易であり、工程時間を短縮できるＲＴＰ(rapid thermal processing)方式によって実施され、アニーリングの温度は９００℃以上で、通常のアニーリング温度に比べて高くすることが望ましい。拡散アニーリングの時間は１０秒乃至１分程度にし、アニーリングの時間も様々な要因によって変更され得る。例えば、ゲート層の厚さが厚いほどアニーリングに時間を十分にし、後続熱工程の温度又は時間が少ないほど拡散アニーリングの時間を十分にする。アニーリングは他の問題がない限り、酸素雰囲気で実施できる。
【００４２】
図８を参照すると、ゲート層とゲート絶縁膜１２をパターニングしてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートパターン又はゲート電極１１０，１２０を形成する。ゲート層のパターニングは、通常のフォトレジスト層塗布と露光及び現像によってフォトレジストゲート電極パターンを形成し、これをエッチングマスクでゲート層をパターニングする方法によって実施される。パターニング過程で、エッチングによる側壁損傷を治癒するためのアニーリングを実施することもできる。ゲルマニウムの再分布のための拡散アニーリングは、Ｎ型イオン注入に続いて実施されるのに代わりに、ゲート電極の形成の後にゲート電極の側壁損傷を治癒する段階で共に実施され得る。
【００４３】
拡散アニーリングの結果によると、ＮＭＯＳトランジスタ領域でゲート電極１１０はゲート層全体にかけてゲルマニウムが分散される。又、ＰＭＯＳトランジスタ領域でゲート電極１２０は、シリコンゲルマニウム層の周辺のゲート電極の下部１２１で主にゲルマニウムが分散される。従って、ゲート電極の上部１２２にはゲルマニウムがほとんど分布しない。
【００４４】
ゲートのパターニングの後、ソースドレイン領域の形成のための不純物ドーピングが実施される。不純物のドーピングは主にイオン注入によって実施される。イオン注入は低濃度イオン注入なしに、高濃度イオン注入だけで実施され得る。本実施形態では、ＬＤＤ形成のために、先ず、低濃度イオン注入を実施する。イオン注入はＮＭＯＳ領域及びＰＭＯＳトランジスタ領域に対して各々実施されるので、例えば、ＮＭＯＳトランジスタ領域に対する低濃度イオン注入（Ｎ−）が実施される間、ＰＭＯＳトランジスタ領域はイオン注入マスクで保護されなければならない。又、その反対の場合も成立する。
【００４５】
図９を参照すると、各トランジスタ領域に対する低濃度イオン注入（Ｎ−，Ｐ−）が実施された後、基板全面に対するコンフォーマルな絶縁膜の積層及び全面異方性エッチングを実施する。従って、ゲート電極側壁にゲートスペーサ１３０が形成される。スペーサ１３０は、通常シリコン窒化膜又はシリコン酸化膜からなる。スペーサ１３０が形成された状態でＮＭＯＳ及びＰＭＯＳトランジスタ領域各々に対する高濃度イオン注入（Ｎ＋，Ｐ＋）を実施する。従って、ＬＤＤ構造のソースドレイン領域及びチャンネルが形成される。
【００４６】
低濃度及び高濃度イオン注入が実施される時、ＰＭＯＳトランジスタ領域に対してはゲート電極及びソース／ドレイン領域に対するホウ素イオン注入が実施される。イオン注入エネルギは、Ｎ型不純物に比べて数倍程度低い５乃至２０ＫｅＶ、イオン注入ドーズ量は１Ｅ１５乃至１Ｅ１６／ｃｍ2である。通常、ホウ素イオンはよく拡散されるので、イオン注入エネルギを最少化することが望ましい。ホウ素のドーズ量は、Ｎ型不純物のドーズ量と同じかまたは、少し高い水準にする。
【００４７】
ＮＭＯＳトランジスタ領域に対しては、不純物としてヒ素イオン注入がゲート電極とソースドレイン領域に対して実施される。イオン注入エネルギは１０乃至６０ＫｅＶ、ドーズ量は１Ｅ１５乃至１Ｅ１６／ｃｍ2水準に、予めゲート層に実施されたリンイオン注入と同じにする。
【００４８】
注入されたイオンの拡散、活性化とイオン注入によるソースドレイン領域の損傷を補償するためのアニーリングが実施される。アニーリングの温度は約６００℃以下、時間は数秒乃至数十秒である。この時のアニーリングも、予め実施されたＮＭＯＳトランジスタゲートでのゲルマニウムの拡散及び濃度の均一化に役立つことができる。但し、最近、通常に、ソース／ドレインイオン注入の後のアニーリング工程を含む半導体装置の製造の時に、熱負担を減少させる方向に熱工程を変化させる傾向がある。この点において、別途の拡散アニーリングなしに、この段階のアニーリングだけでＮＭＯＳトランジスタゲートでゲルマニウムの拡散、濃度の均一化の効果を得ることは難しい。
【００４９】
図１０を参照すると、基板にチタン又はコバルト金属が１００乃至３００Å、ＰＶＤ（physical vapor deposition: sputtering）によって蒸着され、アニーリングが実施される。そして、チタン又はコバルトに対するエッチングを実施する。従って、アニーリングによってシリサイドを形成したゲート電極上部と露出された基板を除いた部分ではチタン又はコバルトが全部除去される。ゲートパターンの上部はＰＭＯＳ及びＮＭＯＳトランジスタ領域で全部１０％乃至５％以下のゲルマニウム濃度を有するので、金属シリサイド１４０の形成を妨害しない。ゲート電極１１０，１２０の上部金属シリサイド１４０が基板の金属シリサイド１４１に比べて厚く形成され得る。この段階でもアニーリング温度に従って、アニーリングによって注入された不純物の活性化が実施される効果を得ることができる。
【００５０】
図１１乃至図１４は、本発明の効果が分かる実験結果のグラフである。この実験は、実際のＣＭＯＳ型半導体装置の製造工程の条件を考慮して実施した。実験のために、先ず、基板（Ｓｕｂ）にゲート絶縁膜（Ｏｘ）を形成する。そして、本発明の実施形態のようにゲート絶縁膜の上にポリシリコンシード層とポリシリコンゲルマニウム層、ポリシリコン追加層を順次に積層する。各処理に対するゲルマニウムの拡散程度を明確に分かるために、ポリシリコンからなるシード層及び追加層は十分な厚さの５００Åずつ積層する。そして、ゲルマニウム含量３５％のポリシリコンゲルマニウム層を１０００Å厚さに積層する。
【００５１】
図１１を参照すると、シード層、ポリシリコンゲルマニウム層、ポリシリコン追加層で全体ゲート層を形成し、不純物イオン注入なしに、酸素雰囲気で拡散アニーリングをする。この時、拡散アニーリングのような熱処理はＲＴＰ装置等で実施される。通常、ＲＴＰ熱処理は、温度９００℃以上、時間１０乃至６０秒程度で実施される。熱処理の結果は、オージェ電子分光器（auger electron spectroscope）を使用して得る。オージェ電子分光器は、電子ビームをゲート層に入射し、反射されるオージェ電子エネルギを測定してゲート層成分と総量との比率を測定し、ゲート層の表面から内部へ、ゲート層を構成する物質を除去しながら、新たに露出される物質層の成分と含量比率を分析できる。グラフ上のＸ軸は物質粒子を入射したスパッタリング時間を分単位に、Ｙ軸は各時刻での、即ちＴ、表面からの深さに従う酸素（Ｏ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）の原子構成比を示す。図１１によると、シリコンゲルマニウム層は積層された状態のゲルマニウム濃度をほぼ維持する。従って、単純な拡散アニーリングだけによっては、ゲルマニウムが拡散されないことを意味する。
【００５２】
図１２を参照すると、図１１の実験と同一の条件でゲート層を積層し、処理するが、熱処理の前にリン酸（Ｐｈ＋）イオンを注入した。イオン注入の条件は、２０Ｋｅｖ、５．０Ｅ１５のドーズ濃度である。その結果、表層酸化膜の厚さも増加し、ゲルマニウム層の最高値が２３．４％に、最少３５％に比べて、多く上下に拡散されたことが分かる。酸化層にはゲルマニウムが急に減少して、酸化層はゲルマニウム拡散防止膜の役割をすることが分かる。たとえゲルマニウム含量がゲート層全体にかけて均一化されたことではないが、シード層でゲルマニウム含量は１０％以上を示している。実際のＣＭＯＳ型半導体装置の形成工程でソード層を非常に薄くする。
【００５３】
図１３を参照すると、図１１の実験と同一の条件でゲート層を構成し、酸素雰囲気の拡散アニーリングとホウ素イオン注入及びイオン注入に対するアニーリングを順次に実施する場合の結果を示す。ゲート層でのゲルマニウム分布が少し広がり、濃度も高濃度領域で少し減少する。しかし、最初のゲルマニウム層でのゲルマニウム分布と多く異なることではない。ゲート層に対するこのような処理は、実際工程でＰＭＯＳトランジスタ領域のゲート層に対する処理と同一であるということができる。シード層が１００Å以下に十分に薄いほど、シード層全体に最初のポリシリコンゲルマニウム層のゲルマニウムの濃度に近くゲルマニウムが拡散される。しかし、ゲート層の上部にはほとんどゲルマニウムが拡散されない。
【００５４】
図１４を参照すると、図１１の実験と同一の条件でゲート層を構成する。そして、Ｎ型不純物のリン酸イオン（Ｐｈ−）の注入、酸素雰囲気でのアニーリング、ソースドレイン領域の形成のためのヒ素イオン注入、ヒ素イオン（Ａｓ＋）注入に対するアニーリングを実施する。この場合の結果を図１４に示す。図１１と比較すると、ゲルマニウムがよく拡散されて、ゲート層のゲルマニウムの分布が最初と多く異なることを示している。全領域にかけてゲルマニウムの分布が均一であることが分かる。ゲルマニウムの分布は最少のポリシリコンゲルマニウム層のゲルマニウム濃度の３５％の半分に該当する１７．２％であり、ポリシリコン層の厚さとポリシリコンゲルマニウム層の厚さを考慮すると、ゲルマニウムはゲート全体厚さにかけて均一に拡散されることが分かる。
【００５５】
【発明の効果】
本発明によると、ＣＭＯＳ型半導体装置の形成で複雑な工程の変化なしに、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域でゲルマニウムの有効濃度を相違に形成でき、従って、ゲート不純物のディプリーションを効率的に防止して、デュアルゲートＣＭＯＳ型半導体装置を高性能化できる。
【図面の簡単な説明】
【図１】  本発明によるＣＭＯＳ型半導体装置のＮＭＯＳトランジスタとＰＭＯＳトランジスタ部分を共に対比して示す側断面図である。
【図２】  本発明によるＣＭＯＳ型半導体装置の部分を図示的に示す部分側断面図である。
【図３】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図４】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図５】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図６】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図７】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図８】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図９】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図１０】  本発明によるＣＭＯＳ型半導体装置の形成方法の一例を示す工程断面図である。
【図１１】  本発明の効果を分かるための実験の結果グラフである。
【図１２】  本発明の効果を分かるための実験の結果グラフである。
【図１３】  本発明の効果を分かるための実験の結果グラフである。
【図１４】  本発明の効果を分かるための実験の結果グラフである。
【符号の説明】
１０  基板
１２  ゲート絶縁膜
２１  ポリシリコンシード層
２３  シリコンゲルマニウム層
２５  追加シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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