(57)【要約】【課題】フローティングボディの電圧が不定なメモリセルが存在すると、データの読み出し不良を誘発する恐れがある。そのため、データの書き込みや読み出しを始める前に実施されるパワーオンシーケンス制御期間に、フローティングボディに所定の電圧を書き込む半導体装置が望まれる。【解決手段】半導体装置は、ビット線と、ワード線と、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有する複数のメモリ素子と、電源投入後の所定期間において、複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する第２の領域及び第１の領域間において電流を流し、第２の領域の電位を其々所定のレベルに初期化する制御回路と、を備えている。【選択図】図１
2013131263.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
ビット線と、
電源ノードと、
前記ビット線と前記電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに前記第２の領域とＰＮ結合を成す第３の領域を少なくとも有する複数のメモリ素子と、
電源投入後の所定期間において、前記複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する前記第２の領域及び第１の領域間において電流を流し、前記第２の領域の電位を其々所定のレベルに初期化する制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記複数のメモリ素子は、其々自身の第２の領域が第１のレベル及び前記第１のレベルよりも高い第２のレベルの時に其々第１及び第２のデータを保持すると定義されるものであって、前記所定のレベルは前記第１のレベルに等しい請求項１の半導体装置。
【請求項３】
前記複数のメモリ素子は、不良メモリセルと置換可能に構成される第１のメモリセル及びデータがリード／ライトされない第２のメモリセルを含む請求項１又は２の半導体装置。
【請求項４】
前記電源投入後の所定期間における前記ワード線の活性化する時に、前記ビット線の電位は前記電源ノードの電位に等しくなるように制御される請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記電源投入後におけるワード線の制御は、前記メモリ素子が記憶するデータをリードする際のワード線制御及びライトする時のワード線制御のいずれとも異なる請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記電源投入後において活性化されたワード線の第１の電位は、前記メモリ素子に記憶させるデータをライトする際に活性化されるワード線の第２の電位に等しい電位であって、前記第１及び第２の電位は互いに異なる電源発生回路によって発生される請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
複数のワード線と、
前記複数のワード線をそれぞれ駆動する複数のサブワードドライバと、
前記複数のサブワードドライバに共通して接続され、ワード線の選択を可能とする複数のメインワード線と、
前記複数のサブワードドライバに共通して接続され、前記メインワード線により選択されたワード線を活性化する複数のワード活性電源信号線と、
を備え、
前記電源投入後において、前記メインワード線を活性化している間に、前記ワード活性電源信号線は、前記電源ノードの電位から前記第１の電位に制御され、その後、前記電源ノードの電位に制御されることでワード線を活性化する請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記電源投入後において、前記複数のメインワード線のうち、所定の数のメインワード線を活性化し、前記活性化されたメインワード線に対応したワード活性電源信号線を順次活性化する請求項７の半導体装置。
【請求項９】
前記電源投入後において、前記複数のワード活性電源信号線のうち、所定の数のワード活性電源信号線を活性化し、前記活性化されたワード活性電源信号線に対応したメインワード線を順次活性化する請求項７又は８の半導体装置。
【請求項１０】
前記複数のサブワードドライバに電源を供給する第１及び第２のサブワードドライバ電源線を備え、
前記電源投入後の所定期間に、前記制御回路は、前記第１及び第２のサブワードドライバ電源線を制御することで複数の前記ワード線を制御し、前記第２の領域の電位を所定のレベルに初期化する請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２のサブワードドライバ電源線を複数備え、
前記電源投入後の所定期間において、前記第１のサブワードドライバ電源線が第３の電位に制御されている間に、前記複数の第２のサブワードドライバ電源線のうち、所定の数の第２のサブワードドライバ電源線は前記電源ノードの電位から前記第３の電位より低い第４の電位に制御され、その後、前記所定の数の第２のサブワードドライバ電源線は前記電源ノードの電位に制御されることを繰り返す請求項１０の半導体装置。
【請求項１２】
前記第２のメモリセルに対応したワード線は、前記第２のサブワードドライバ電源線に接続されている請求項１０又は１１の半導体装置。
【請求項１３】
所定の動作モードからの復帰の際に、前記複数のメモリ素子の前記第２の領域の電位を其々所定のレベルに初期化する請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
リフレッシュアドレスカウンタを用いてリフレッシュを行う機能を備え、
前記電源投入後の所定期間において、又は、前記所定の動作モードからの復帰の際に、前記リフレッシュアドレスカウンタの指定するアドレスによって前記ワード活性電源信号線、または前記メインワード線を順次選択する請求項１３の半導体装置。
【請求項１５】
前記メモリ素子は前記第３の領域とＰＮ接合を成すと共に前記第２の領域から分離された第４の領域を更に有するサイリスタであり前記ビット線は前記第４の領域に電気的に接続されている請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第３の領域に電気的に接続されている請求項１乃至１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、フローティング状態となる半導体領域であるフローティングボディに電荷を蓄積するサイリスタメモリやＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）メモリに関する。
【背景技術】
【０００２】
メインメモリとして現在主流のＤＲＡＭに代わるメモリとして、フローティングのボディ節点に電荷を蓄積することで情報を記憶する方式のメモリ、例えばサイリスタメモリや、ＦＢＣメモリが提案されている。非特許文献１には、サイリスタメモリが、特許文献１にはＦＢＣメモリが記載されている。
【０００３】
図２１（ａ）は、非特許文献１に記載されているサイリスタメモリのメモリセルの等価回路図である。ＦＢ節点をサブストレートとするＮＭＯＳトランジスタＭ１があり、そのドレインのＦＮ節点にはＰ型半導体領域が接続されている。このことでＰＮＰバイポーラトランジスタＱ２、寄生ＮＰＮバイポーラトランジスタＱ１が構成され、サイリスタ構造になっている。ＦＮ節点のＮ型領域がベースとなるＰＮＰバイポーラトランジスタＱ２のエミッタはビット線ＢＬ（アノード）に接続され、ＮＭＯＳトランジスタＭ１のゲートはワード線ＷＬに接続され、ＮＭＯＳトランジスタＭ１のソースはＶＳＳ（カソード）に接続される。非選択時のＦＢ節点はフローティングであり、ＮＭＯＳトランジスタＭ１のゲートとＦＢ節点の間のゲート容量に電荷を蓄えることでメモリ動作する。
【０００４】
図２１（ｂ）は、特許文献１に記載されているようなＦＢＣメモリのセルの等価回路図である。ＦＢ節点をサブストレートとするＮＭＯＳトランジスタＭ１があり、寄生ＮＰＮバイポーラトランジスタＱ１が構成されている。ＮＭＯＳトランジスタＭ１のドレインはビット線ＢＬ（ドレイン）に接続され、ＮＭＯＳトランジスタＭ１のゲートはワード線ＷＬに接続され、ＮＭＯＳトランジスタＭ１のソースはＶＳＳ（ソース）に接続される。非選択時のＦＢ節点はフローティングであり、ＮＭＯＳトランジスタＭ１のゲートとＦＢ節点の間のゲート容量に電荷を蓄えることでメモリ動作する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７６３３１号公報
【非特許文献】
【０００６】
【非特許文献１】Ｓ．Ｓｌｅｓａｚｅｃｋ  ｅｔ  ａｌ．，"Ｖｅｒｔｉｃａｌ  Ｃａｐａｃｉｔｏｒ-ｌｅｓｓ  Ｔｈｙｒｉｓｔｏｒ  Ｃｅｌｌ  ｆｏｒ  ３０ｎｍ  Ｓｔａｎｄ−ａｌｏｎｅ  ＤＲＡＭ"，２００９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  Ｐ２３２−Ｐ２３３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明によって与えられたものである。上記特許文献１、非特許文献１は、いずれもＭＯＳトランジスタのゲートとＦＢ節点間のゲート容量に電荷を蓄積することで情報を記憶している。ＭＯＳトランジスタは、フローティングボディに電荷を蓄積するメモリセルにおいて、サイリスタやバイポーラトランジスタのトリガ素子として機能しているが、ＭＯＳトランジスタを用いることで以下のような問題点を含んでいる。
【０００８】
非特許文献１にも記載されているようにＭＯＳトランジスタはＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありＧＩＤＬ電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはＧＩＤＬがセルリーク電流の要因の中で最大であると考えられている。
【０００９】
また、ＭＯＳトランジスタのＶｔ値などの特性を適正にするようイオン注入条件を決める必要があるため、各ＰＮ接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。さらに、メモリセルにＭＯＳトランジスタを用いる場合に面積を大きくしないためには、非特許文献１にも記載されているようにサイリスタ、バイポーラトランジスタを半導体基板上に設けた柱状や壁状の領域に縦型に形成し、その側壁にゲート（ワード線）を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。
【００１０】
上記観点からは、特許文献１や非特許文献１に開示されているフローティングボディを有するメモリセルでは、ＭＯＳトランジスタを設けることは好ましくないが、トリガ素子となるＭＯＳトランジスタを設けないと、メモリセルの導通、非導通状態を確実に制御することが困難になると考えられていた。
【００１１】
さらに、電源投入直後や、長時間リフレッシュなどのアクセスが行われていないメモリセルは、フローティングボディの電圧が不定であり、このことが他のメモリセルの読み出し不良を誘発する可能性があるという問題がある。なお、この問題の詳細は後述する。
【課題を解決するための手段】
【００１２】
本発明の第１の視点によれば、ワード線と、ビット線と、電源ノードと、前記ビット線と前記電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに前記第２の領域とＰＮ結合を成す第３の領域を少なくとも有する複数のメモリ素子と、電源投入後の所定期間において、前記複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する前記第２の領域及び第１の領域間において電流を流し、前記第２の領域の電位を其々所定のレベルに初期化する制御回路と、を備える半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、電源投入後の所定期間において、それぞれのメモリ素子に対応するワード線を活性化して、フローティングボディの電圧を所定のレベルに初期化する制御回路を備えているので、フローティングボディの電圧が不定なメモリセルが、他のメモリセルの読み出し不良を誘発する可能性があるという問題を対策できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態におけるセンスアンプの回路図である。
【図２】第１の実施形態による半導体装置全体のブロック図である。
【図３】第１の実施形態によるメモリセル領域周辺の回路配置図である。
【図４】第１の実施形態によるＳＷＤ領域周辺の回路配置図である。
【図５】（ａ）第１の実施形態によるメモリセル（サイリスタメモリ）の回路図と、（ｂ）その簡略化した回路図記号である。
【図６】第１の実施形態によるメモリセル領域の平面図である。
【図７】第１の実施形態によるメモリセル領域のＡ−Ａ断面図である。
【図８】第１の実施形態におけるメモリセル書き込み波形図である。
【図９】第１の実施形態におけるメモリセル読み出し波形図である。
【図１０】第１の実施形態におけるパワーオンシーケンス時の波形図である。
【図１１】第１の実施形態におけるメモリセルにデータＬｏｗを書き込む際の波形図である。
【図１２】第２の実施形態におけるメモリセルにデータＬｏｗを書き込む際の波形図である。
【図１３】第２の実施形態におけるメモリセルにデータＬｏｗを書き込む際の波形図である。
【図１４】第３の実施形態によるメモリセル領域周辺の回路配置図である。
【図１５】第３の実施形態によるＳＷＤ領域周辺の回路配置図である。
【図１６】第３の実施形態におけるメモリセルにデータＬｏｗを書き込む際の波形図である。
【図１７】第４の実施形態におけるメモリセルにデータＬｏｗを書き込む際の波形図である。
【図１８】第５の実施形態におけるワード線ライト電圧ＶＷＬＷを生成するレギュレータ回路の一例を示す図である。
【図１９】メモリセル（ＦＢＣメモリ）の回路図である。
【図２０】図１９に示すメモリセル領域のＡ−Ａ断面図である。
【図２１】従来の（ａ）サイリスタメモリセルの回路図と、（ｂ）ＦＢＣメモリセルの回路図である。
【発明を実施するための形態】
【００１５】
本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
例えば、図１、図２、図３、図４、図５、図７、図１１に一例を示すように、本発明の一実施形態の半導体装置（３０）は、ビット線（ＢＬ）と、ワード線（ＷＬ）と、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域（２及び３）並びに第２の領域（３）とＰＮ結合を成す第３の領域（８）を少なくとも有する複数のメモリ素子（６６）と、電源投入後の所定期間において、複数のメモリ素子の其々に対応するワード線を活性化して、其々に対応する第２の領域及び第１の領域間において電流を流し、第２の領域の電位を其々所定のレベルに初期化する制御回路（４２、４３）と、を備える。
【００１７】
上記実施形態によれば、半導体装置は、長時間アクセスが行われていないメモリ素子に対し、データの書き込みや読み出しを始める前に実施されるパワーオンシーケンス制御期間に、フローティングボディに所定の電圧を書き込む。その結果、フローティングボディの電圧が不定なメモリセルの存在を解消し、他のメモリセルの読み出し不良の誘発が防止できる。
【００１８】
本発明において下記の形態が可能である。
【００１９】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００２０】
［形態２］前記複数のメモリ素子は、其々自身の第２の領域が第１のレベル及び前記第１のレベルよりも高い第２のレベルの時に其々第１及び第２のデータを保持すると定義されるものであって、前記所定のレベルは前記第１のレベルに等しいことが好ましい。
【００２１】
［形態３］前記複数のメモリ素子は、不良メモリセルと置換可能に構成される第１のメモリセル及びデータがリード／ライトされない第２のメモリセルを含むことが好ましい。
【００２２】
［形態４］前記電源投入後の所定期間における前記ワード線の活性化する時に、前記ビット線の電位は前記電源ノードの電位に等しくなるように制御されることが好ましい。
【００２３】
［形態５］前記電源投入後におけるワード線の制御は、前記メモリ素子が記憶するデータをリードする際のワード線制御及びライトする時のワード線制御のいずれとも異なることが好ましい。
【００２４】
［形態６］前記電源投入後において活性化されたワード線の第１の電位は、前記メモリ素子に記憶させるデータをライトする際に活性化されるワード線の第２の電位に等しい電位であって、前記第１及び第２の電位は互いに異なる電源発生回路によって発生されることが好ましい。
【００２５】
［形態７］前記半導体装置は、複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のサブワードドライバと、前記複数のサブワードドライバに共通して接続され、ワード線の選択を可能とする複数のメインワード線と、前記複数のサブワードドライバに共通して接続され、前記メインワード線により選択されたワード線を活性化する複数のワード活性電源信号線と、を備え、前記電源投入後において、前記メインワード線を活性化している間に、前記ワード活性電源信号線は、前記電源ノードの電位から前記第１の電位に制御され、その後、前記電源ノードの電位に制御されることでワード線を活性化することが好ましい。
【００２６】
［形態８］前記電源投入後において、前記複数のメインワード線のうち、所定の数のメインワード線を活性化し、前記活性化されたメインワード線に対応したワード活性電源信号線を順次活性化することが好ましい。
【００２７】
［形態９］前記電源投入後において、前記複数のワード活性電源信号線のうち、所定の数のワード活性電源信号線を活性化し、前記活性化されたワード活性電源信号線に対応したメインワード線を順次活性化することが好ましい。
【００２８】
［形態１０］前記半導体装置は、前記複数のサブワードドライバに電源を供給する第１及び第２のサブワードドライバ電源線を備え、前記電源投入後の所定期間に、前記制御回路は、前記第１及び第２のサブワードドライバ電源線を制御することで複数の前記ワード線を制御し、前記第２の領域の電位を所定のレベルに初期化することが好ましい。
【００２９】
［形態１１］前記半導体装置は、前記第２のサブワードドライバ電源線を複数備え、前記電源投入後の所定期間において、前記第１のサブワードドライバ電源線が第３の電位に制御されている間に、前記複数の第２のサブワードドライバ電源線のうち、所定の数の第２のサブワードドライバ電源線は前記電源ノードの電位から前記第３の電位より低い第４の電位に制御され、その後、前記所定の数の第２のサブワードドライバ電源線は前記電源ノードの電位に制御されることを繰り返すことが好ましい。
【００３０】
［形態１２］前記第２のメモリセルに対応したワード線は、前記第２のサブワードドライバ電源線に接続されていることが好ましい。
【００３１】
［形態１３］前記半導体装置は、所定の動作モードからの復帰の際に、前記複数のメモリ素子の前記第２の領域の電位を其々所定のレベルに初期化することが好ましい。
【００３２】
［形態１４］前記半導体装置は、リフレッシュアドレスカウンタを用いてリフレッシュを行う機能を備え、前記電源投入後の所定期間において、又は、前記所定の動作モードからの復帰の際に、前記リフレッシュアドレスカウンタの指定するアドレスによって前記ワード活性電源信号線、または前記メインワード線を順次選択することが好ましい。
【００３３】
［形態１５］前記メモリ素子は前記第３の領域とＰＮ接合を成すと共に前記第２の領域から分離された第４の領域を更に有するサイリスタであり前記ビット線は前記第４の領域に電気的に接続されていることが好ましい。
【００３４】
［形態１６］前記メモリ素子はバイポーラトランジスタであり前記ビット線は前記第３の領域に電気的に接続されていることが好ましい。
【００３５】
なお、本明細書において、文脈から特に異なった意味に解釈すべき場合を除き、「セルＨｉｇｈ」とは、ハイレベルとなるデータを保持しているメモリセルを指し、「セルＬｏｗ」とは、ロウレベルとなるデータを保持しているメモリセルを指す。
【００３６】
また、本明細書において、「セルＨｉｇｈのセル書き込み波形」とは、メモリセルへハイレベルのデータを書き込むときの波形であり、「セルＬｏｗのセル書き込み波形」とは、メモリセルへロウレベルのデータを書き込むときの波形である。
【００３７】
本明細書において、「セルＨｉｇｈのセル読み出し波形」とは、ハイレベルであるデータが格納されているメモリセルからデータを読み出すときの波形であり、「セルＬｏｗのセル読み出し波形」とは、ロウレベルであるデータが格納されているメモリセルからデータを読み出すときの波形である。
【００３８】
本明細書において、『ＢＬ「Ｈ」』とは、メモリセルに対してハイレベルであるデータを書き込むか、メモリセルからハイレベルであるデータを読み出すときのビット線ＢＬを指す。
【００３９】
本明細書において、『ＢＬ「Ｌ」』とは、メモリセルに対してロウレベルであるデータを書き込むか、メモリセルからロウレベルであるデータを読み出すときのビット線ＢＬを指す。
【００４０】
本明細書において、『ＦＢ「Ｈ」』とは、メモリセルがハイレベルのデータを保持している場合のフローティングボディＦＢ（ＦＢ節点）のことを指し、『ＦＢ「Ｌ」』とは、メモリセルがロウレベルのデータを保持している場合のＦＢ節点のことを指す。メモリセルがサイリスタメモリである場合のＦＢ節点については、図５（ａ）に一例が記載され、メモリセルがＦＢＣメモリである場合のＦＢ節点は、図１９に一例が記載されている。
【００４１】
本明細書及び特許請求の範囲の記載において、特定の電圧と他の電圧が等しいと記載することがある。このような場合、両者の電圧が実質的に等しいものと解釈すべきものであることは勿論である。
【００４２】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４３】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００４４】
図２は、第１の実施形態による半導体装置全体のブロック図である。第１の実施形態による半導体装置は、内部にメモリセル領域７０を備え、外部からクロックに同期して与えられたコマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）とアドレス信号ＡＤＤに基づいて、データ入出力端子ＤＱからメモリセル領域７０の各バンクに含まれるメモリセルアレイ４１にデータをリードライトすることができる半導体装置３０である。
【００４５】
アドレス入力回路３１は、アドレス入力端子ＡＤＤからアドレスを入力する。アドレスラッチ回路３２は、アドレス入力回路３１が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路３３は、外部から与えられる／ＲＡＳ、／ＣＡＳ、／ＷＥなどのコマンド信号を入力する。なお、信号名の冒頭に付した／は、アクティブロウである信号を示す。コマンドデコード回路３４は、コマンド入力回路３３が入力したコマンド信号をデコードし、半導体装置３０内の各部の動作を制御する。タイミングジェネレータ３６は、コマンドデコード回路３４のデコード結果に基づいて、半導体装置３０内の各種回路の動作タイミング信号を生成する。クロック入力回路３５は、外部からクロック信号ＣＫ、／ＣＫを入力する。ＤＬＬ回路３７は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ３８は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ３８に設定される値によって内部の動作を制御する。
【００４６】
上述のように、メモリセル領域７０には複数のバンクＢａｎｋ０〜Ｂａｎｋｉ（ｉは１以上の整数、以下同じ）が含まれている。さらに、各バンクには、メモリセルアレイ４１と、カラムデコーダ３９と、ロウデコーダ４２と、ＳＡ制御回路４３と、リダンダンシ判定回路７１と、が含まれている。
【００４７】
メモリセルアレイ４１は、カラムデコーダ３９によって選択される複数のビット線（図示せず）とロウデコーダ４２によって選択される複数のワード線（図示せず）が交差する方向に配線されており、この交点に対応して複数のメモリセル（図示せず）がマトリクス状に配置されている。このメモリセルアレイ４１内部の構成については、後で詳しく説明する。
【００４８】
カラムデコーダ３９は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線（図２では図示省略）の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路４０は、リフレッシュを行うロウアドレスを指定する。ロウデコーダ４２は、ロウアドレスをデコードし、メモリセルアレイ４１のワード線を選択する。ＳＡ制御回路４３は、メモリセルアレイ４１の内部に含まれるセンスアンプ（図示せず）の動作を制御する。リダンダンシ判定回路７１は、ロウアドレスがリダンダンシワード線（図２では図示省略）を使用するか否かを判定する（ロウアドレスにより指定されたメモリセルが不良か否かを判定する）。判定した結果、リダンダンシワード線を使用しない場合はワード線アドレスにロウアドレスを出力し、リダンダンシワード線を使用する場合はリダンダンシワード線を指定するロウアドレスを出力する。
【００４９】
ＦＩＦＯ回路４４は、リードコマンド実行時には、メモリセルアレイ４１から並列に読み出した複数のビットのデータをシリアルデータに変換してデータ入出力回路４５へ出力する。また、ライトコマンド実行時には、ＤＱ端子からデータ入出力回路４５を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ４１へ書き込みデータとして送る。データ入出力回路４５は、ＦＩＦＯ回路４４とデータ入出力端子であるＤＱ端子との間でデータの入出力を行う。なお、ＦＩＦＯ回路４４とデータ入出力回路４５には、ＤＬＬ回路３７からクロックが供給されており、外部の装置との間でクロックに同期して高速にデータの入出力が行えるように制御している。内部電源発生回路４６は、外部電源端子ＶＤＤ、ＶＳＳから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路４６が生成する電源のうち、主なものを説明しておく。ＶＡＲＹは、ＳＡ制御回路４３へ供給され、ビット線のハイレベルを駆動する電源である。ワード線オーバーシュート電圧ＶＷＬＨ、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳは、それぞれ、ロウデコーダ４２に供給され、ワード線を駆動する電源となる電圧である。
【００５０】
パワーオン判定回路７２は、半導体装置３０に対する電源の投入を検出し、パワーオン信号ＰＯＮを出力する。また、コマンドデコード回路３４は、パワーオン信号ＰＯＮに基づき、初期化処理の実行を指示するパワーオンシーケンス制御信号ＰＯＮＣを出力する。パワーオンシーケンス制御の詳細は後述する。
【００５１】
図３は、第１の実施形態によるメモリセル領域周辺の回路配置図である。図３には、図２におけるメモリセルアレイ４１内の破線で示す領域６０の内部の回路配置を示している。図２に示すメモリセルアレイ４１の内部には、図３に示すセル領域６１がマトリクス状に多数配置されており、図３は、そのマトリクス状に多数配置されたセル領域６１のうち、１つのセル領域６１−１とその周辺の回路配置を示す。
【００５２】
セル領域６１−１の上下には、それぞれサブワードドライバＳＷＤを配置する領域であるＳＷＤ領域６２−１、６２−２が設けられている。ＳＷＤ領域６２−１、６２−２に設けられたサブワードドライバＳＷＤからは、（サブ）ワード線が交互にセル領域６１−１へ配線されている。図３においては、ワード線ＷＬ１及びＷＬ２が配線されている。
【００５３】
セル領域６１−１には、ワード線に加えて、ダミーワード線及びリダンダンシワード線が配線されている。繰り返しで配置されるメモリセルの加工形状が、セル領域の端でくずれて電気的特性が内側のメモリセルと若干異なるため、セル領域の端に配置されたメモリセルは記憶素子としては使用されない。このようなセル領域６１の端に配置されたメモリセルに接続されているワード線をダミーワード線とする。図３においては、ダミーワード線ＤｍｙＷＬ１及びＤｍｙＷＬ２が配線されている。なお、ダミーワード線もサブワードドライバＳＷＤにより駆動可能である。さらに、図３においては、リダンダンシワード線として、リダンダンシワード線ＲｅｄＷＬ１及びＲｅｄＷＬ２が配線されている。
【００５４】
また、ＳＷＤ領域６２−１に設けられたサブワードドライバＳＷＤが駆動するワード線ＷＬ１は、ＳＷＤ領域６２−１を介してセル領域６１−１と隣接する別のセル領域６１−２へも配線されている。ＳＷＤ領域６２−２のサブワードドライバＳＷＤが駆動するワード線ＷＬ２は、セル領域６１−３へも配線されている。ダミーワード線ＤｍｙＷＬ１及びＤｍｙＷＬ２とリダンダンシワード線ＲｅｄＷＬ１及びＲｅｄＷＬ２についても同様である。
【００５５】
セル領域６１−１の左右には、それぞれセンスアンプＳＡを配置する領域であるＳＡ領域６３−１、６３−２が設けられている。ＳＡ領域６３−１、６３−２に設けられたセンスアンプＳＡからは、ビット線ＢＬが交互にセル領域６１−１へ配線されている。また、ＳＡ領域６３−１に設けられたセンスアンプＳＡからは、ＳＡ領域６３−１を介してセル領域６１−１と隣接する別のセル領域６１−４にも別のビット線ＢＬが配線されている。同様に、ＳＡ領域６３−２のセンスアンプＳＡからは、セル領域６１−５にも別のビット線ＢＬＡが配線されている。セル領域６１−１の内部には、各ビット線ＢＬと各ワード線ＷＬ（ダミーワード線、リダンダンシワード線も含む）との交点に対応して複数のメモリセル６６がマトリクス状に配置されている。
【００５６】
次に、図３に示すＳＷＤ領域について説明する。図４は、図３に示すＳＷＤ領域６２の回路構成の一例を示す図である。図４には、図３に示すＳＷＤ領域６２の内部の回路配置を示している。ＳＷＤ領域６２の内部には、ＳＷＤ群７３が複数配置されており、図４では、複数配置されたＳＷＤ領域６２のうち、１つのＳＷＤ領域６２−２とその周辺の回路配置を示す。図３において説明したように、ＳＷＤ領域６２−２の上下にはセル領域６１−１、６１−３が設けられている。ＳＷＤ領域６２には複数のメインワード線ＭＷＬが配線され、各ＳＷＤ群７３に接続される。
【００５７】
メインワード線ＭＷＬは、ロウデコーダ４２により駆動される信号であって、図４のＹ方向にセル領域６１及びＳＷＤ領域６２上を延伸する。図４においては、メインワード線ＭＷＬ０がＳＷＤ群７３−１に接続、メインワード線ＭＷＬ１がＳＷＤ群７３−２に接続、メインワード線ＭＷＬｒがＳＷＤ群７３−３に接続されている。ワード活性電源信号線ＦＸは、ロウデコーダ４２により駆動される信号であって、図４のＹ方向に基幹配線（図示せず）が延伸し、基幹配線から分岐するように枝配線がＳＷＤ領域６２上に配線される信号線である。
【００５８】
また、Ｙ方向に並ぶ複数のＳＷＤ領域６２のうち各ワード活性電源信号線ＦＸは１つおきのＳＷＤ領域６２に配線される。より具体的には、ＳＷＤ領域６２−２にはワード活性電源信号線ＦＸ０及びＦＸ２が、ＳＷＤ領域６２−１にはワード活性電源信号線ＦＸ１及びＦＸ３が、それぞれ配線されている。さらに、ワード活性電源信号線ＦＸの枝配線（図４においては、ワード活性電源信号線ＦＸ０〜ＦＸ４）は、図４のＸ方向に延伸し、Ｘ方向に並ぶＳＷＤ領域の少なくても１つに配線される（複数のＳＷＤ領域に共通して配線されることもある）。
【００５９】
ＳＷＤ群７３には、メインワード線ＭＷＬの論理を反転するインバータ回路ＩＮＶが含まれており、インバータ回路ＩＮＶが出力するメインワード線反転信号ＭＷＬＢは、ＳＷＤ群７３に含まれるサブワードドライバＳＷＤに供給される。例えば、図４では、ＳＷＤ群７３−１には２つのサブワードドライバＳＷＤが含まれており、ワード活性電源信号線ＦＸ０、ＦＸ２のそれぞれに対応したワード線ＷＬ２、ＷＬ４を駆動している。また、セル領域６１−１を隔てたＳＷＤ群７３−４は、ワード活性電源信号線ＦＸ１、ＦＸ３のそれぞれに対応したワード線ＷＬ１、ＷＬ３を駆動している。
【００６０】
ここで、各サブワードドライバＳＷＤにおいて、Ｎ型トランジスタＮ３ＳとＰ型トランジスタＰ２Ｓは、メインワード線ＭＷＬを制御端子とするトランスファー回路の構成をしており、メインワード線ＭＷＬが活性化（ハイレベル）されると、ワード活性電源信号線ＦＸの電圧をワード線ＷＬに出力する。また、メインワード線ＭＷＬが非活性時（ロウレベル）はＮ型トランジスタＮ４Ｓがオンになり、ワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳと同電位にする。
【００６１】
なお、後述する図８、図９では、ワード線ＷＬを各タイミングで複数のレベルへと複雑に電圧制御するが、この回路構成により、ワード活性電源信号線ＦＸを各タイミングで各電圧に駆動することで容易にワード線ＷＬの電圧制御を行うことができる。
【００６２】
また、図４に示す例では、ワード活性電源信号線ＦＸは４本の信号線であって、各ＳＷＤ群７３にはサブワードドライバＳＷＤが２個ずつ配置されているが、ワード活性電源信号線ＦＸの本数の半分の数のＳＷＤが、１つのＳＷＤ群７３に含まれていればよい。例えば、ワード活性電源信号線ＦＸが８本の場合は、ＳＷＤ群７３には４個のサブワードドライバＳＷＤが配置される。さらに、ダミーワード線ＤｍｙＷＬ１及びＤｍｙＷＬ２、リダンダンシワード線ＲｅｄＷＬ１及びＲｅｄＷＬ２も、メインワード線ＭＷＬｒが選択されることで、他のワード線ＷＬと同様に選択動作を行える。
【００６３】
次に、第１の実施形態による半導体装置３０に含まれるメモリセル６６について説明する。図３における１個のメモリセル６６の内部の回路を図５（ａ）に示す。図５（ａ）において、ビット線ＢＬと電源ノードであるＶＳＳとの間には、アノードがビット線ＢＬに、カソードが電源ノードＶＳＳに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディＦＢに、コレクタが領域ＦＮに接続されたＮＰＮ型トランジスタＱ１と、エミッタがアノードに、ベースが領域ＦＮに、コレクタがフローティングボディＦＢに接続されたＰＮＰ型トランジスタＱ２を備えている。また、フローティングボディＦＢとワード線ＷＬとの間には、キャパシタＣ１が設けられている。なお、図５（ｂ）には、図１、図３等に使用しているメモリセル６６の簡略化した回路図記号を示す。すなわち、図５のメモリセル６６は、１個のサイリスタと１個のキャパシタＣ１を含んでいるが、ＭＯＳトランジスタは含まれていない。
【００６４】
図６は、第１の実施形態におけるメモリセル領域の一例を示す平面図である。図６に図示する平面は、図３において符号６９の破線で示す領域内の平面図である。また、図６のＡ−Ａ断面を矢印の方から見た断面図を図７に示す。図７において、Ｐ型半導体基板１の主表面にＮ型カソード２とＰ−ボディ３の拡散層４がその順番に積層して設けられている。拡散層４の表面からはＳＴＩ（シャロートレンチアイソレーション）６がくさび状に設けられ、Ｎ型カソード２にまで達している。各メモリセル間はこのＳＴＩ６によって区画されている。また、各ＳＴＩ６の底面にはＰ型半導体基板１とＮ型カソード２に接して埋め込みメタル５が設けられている。Ｎ型カソード２は、埋め込みメタル５を通して電気的に接続され各メモリセル共通の電源ノードとなっている。ＳＴＩ６によって仕切られたメモリセル毎のＰ−ボディ３の表面の中央には拡散層４の表面からリセス７がくさび状に設けられている。メモリセル毎にリセス７により２つに分けられたＰ−ボディ３の片側の表面には、Ｎ型拡散層８とＰ型拡散層であるＰ型アノード９がその順番に積層されている。
【００６５】
Ｐ型アノード９を含む拡散層４の表面には層間膜１０が設けられ全面を覆っている。Ｐ型アノード９の表面の層間膜１０にはビット線コンタクト１１が設けられ、Ｐ型アノード９はビット線コンタクト１１を介して層間膜１０の上層に設けられたビット線１２に接続されている。ビット線１２の側面と上面は窒化膜であるサイドウォール１３により覆われている。また、リセス７によってＮ型拡散層８、Ｐ型アノード９と隔てて設けられたＰ−ボディ３のもう片側の表面には層間膜１０を貫通して容量コンタクト１４が設けられ、ビット線１２より上層に設けられたキャパシタの下部電極１５へと接続されている。さらに下部電極１５の上層には容量膜１６を挟んでワード線１７がメモリセル構造の最上層の配線層として設けられている。
【００６６】
メモリセルは、Ｐ型アノード９、Ｎ型拡散層８、Ｐ−ボディ３、Ｎ型カソード２からなるサイリスタのＰ型アノード９がビット線コンタクト１１を介してビット線１２に接続され、サイリスタのＮ型カソード２は電源ノードとなる。また、Ｎ型カソード２及び、又は埋め込みメタル５は図示しない外部電源端子ＶＳＳに接続されている。さらに、サイリスタのＰ−ボディ３は容量コンタクト１４を介して（下部）電極１５、容量膜１６、ワード線１７からなるキャパシタを介してワード線１７に接続されている。さらに、リセス７を設け、リセス７によって、容量コンタクト１４へ接続されたＰ−ボディ３から分離された領域にＰ型アノード９及びＮ型拡散層８を形成している。
【００６７】
図６、図７に図示するとおり、メモリセルには寄生トランジスタを含めてＭＯＳトランジスタを用いていない。従って、ＧＩＤＬ電流等メモリセルにＭＯＳトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト１４を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。従って、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。
【００６８】
なお、非特許文献１にも記述されているようにＭＯＳトランジスタの寄生容量をセル容量とした図２１（ａ）の従来のサイリスタメモリの場合、３０ｎｍプロセス以下で、ボディＦＢ節点（ＮＭＯＳトランジスタのバックバイアス）とゲートとの間のセル容量値は、１０ａＦ（アトファラッド：１Ｅ−１８）から５０ａＦ程度であり、非常に小さい。将来プロセスが微細化すると、ボディＦＢ節点とゲートとの間の面積が小さくなり、さらにセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにＤＲＡＭのセル容量は２５ｆＦ（フェムトファラッド：１Ｅ−１５）程度で、このＮＭＯＳトランジスタの寄生容量よりも約３桁大きい。
【００６９】
図７に示すデバイス構造例では、コンケーブ型（電極１５が王冠型でその内側が容量）のキャパシタ構造とした例であるが、ＤＲＡＭのキャパシタのプロセス工程と同じプロセス工程で作成できる。ＤＲＡＭのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にＤＲＡＭではセルリーク電流値と必要なリフレッシュ特性との積にて、約２０ｆＦ以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方、本発明の半導体装置ではセルリーク電流値は上記のように大幅に改善できるため、ＤＲＡＭと同値のリフレッシュ特性の場合、セル容量を小さくしてもよい。仮に、セルリーク電流をＤＲＡＭよりも２桁以上削減できた場合は、上述したように０．３２ｆＦ程度まで許容可能である。
【００７０】
また、キャパシタの容量値そのものはＤＲＡＭと比べると原理的に小さくすることが可能である。すなわち、セルデータの読み出し時には、ワード線ＷＬとビット線ＢＬの選択によりメモリ素子であるサイリスタが能動素子として動作しビット線ＢＬを駆動する。従って、単にメモリセルの容量についてスイッチを介して読み出すに過ぎないＤＲＡＭと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に３つのＰＮ接合を備えていればよく、ＭＯＳトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図７に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。
【００７１】
（サイリスタメモリセルの動作原理）
続いて、図５（ａ）の回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。ＦＢ節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間の電圧が、そのＰＮ接合のビルトインポテンシャル電圧ＶＢＩの電圧付近まで達すると、ＦＢ節点からカソードＶＳＳへダイオードの順方向電流が流れ始める。この電流はＮＰＮバイポーラトランジスタＱ１のベースエミッタ間電流と等価である。
【００７２】
ビット線ＢＬ（アノード）が十分高い電圧のときにＦＢ節点の電圧をセルキャパシタの容量を介して上昇させていくと、ビルトインポテンシャル電圧ＶＢＩ付近まで達したときに、ＮＰＮバイポーラトランジスタＱ１が弱くオンしてＦＮ節点が低いレベルに低下して行き、それによりＰＮＰバイポーラトランジスタＱ２がオンしてＦＢ節点をさらに高い電圧まで持ち上げる。その結果、ＮＰＮバイポーラトランジスタＱ１がより強くオンして、サイリスタメモリセルのアノードＢＬとカソードＶＳＳが導通状態になる。
【００７３】
サイリスタメモリのセルが一度導通状態になると、ビット線ＢＬ（アノード）に十分高い電圧が印加されている限り、セルキャパシタの容量を介してＦＢ節点にカップリング電圧を与えても導通状態を保持する。
【００７４】
サイリスタメモリのセルの非導通化は、アノードＢＬとカソードＶＳＳ電位差をビルトインポテンシャル電圧ＶＢＩ以下の小さな電位差にすることによって行われる。ビット線ＢＬをビルトインポテンシャル電圧ＶＢＩ以下にすると、ＦＢ節点はＰＮ接合のリーク電流によりビルトインポテンシャル電圧ＶＢＩ以下まで下がって行く。その結果、ＮＰＮバイポーラトランジスタＱ１がオフするため、サイリスタメモリのセルのアノードＢＬとカソードＶＳＳが非導通状態になる。
【００７５】
ビット線ＢＬ（アノード）がビルトインポテンシャル電圧ＶＢＩ以下の十分低い電圧のときにＦＢ節点の電圧を上昇させてもＮＰＮバイポーラトランジスタＱ１及びＰＮＰバイポーラトランジスタＱ２はオフした状態を保つため、サイリスタメモリセルのアノードＢＬとカソードＶＳＳは常に導通することはない。
【００７６】
図１は、第１の実施形態におけるセンスアンプＳＡの回路図である。センスアンプＳＡにはセル領域からビット線ＢＬが接続され、隣接する別のセル領域Ａからはビット線ＢＬＡが接続されている。Ｎ型トランジスタＮ１のソースドレインの一方はビット線ＢＬに接続され、ソースドレインの他方はビット線ドライブ電源信号ＶＢＬＰに接続されている。また、ゲートはビット線ドライブ制御信号ＢＬＤＩＳに接続されている。ビット線ドライブ電源信号ＶＢＬＰは、ＳＡ制御回路４３から出力される電源信号である。また、Ｎ型トランジスタＮ１と同様にビット線ＢＬＡにはＮ型トランジスタＮ１Ａが設けられている。Ｎ型トランジスタＮ１、Ｎ１Ａは、それぞれ、ビット線ＢＬ、ＢＬＡの電圧をセンスアンプＳＡが保持するデータに係わらず、電源ＶＡＲＹ又は電源ＶＳＳに固定する。
【００７７】
ビット線ＢＬには、Ｎ型トランジスタＮ２のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線ＢＬＳＡＢが、ゲートには制御信号ＴＧＲが接続されている。制御信号ＴＧＲは、ビット線ＢＬのデータの読み出し動作時に活性化されハイレベルとなる信号で、読み出し動作時にＮ型トランジスタＮ２を介してビット線ＢＬは反転センスアンプビット線ＢＬＳＡＢに接続される。同様に、ビット線ＢＬＡと反転センスアンプビット線ＢＬＳＡＢとの間にはＮ型トランジスタＮ２Ａが設けられ、Ｎ型トランジスタＮ２Ａのゲートには制御信号ＴＧＲＡが接続されている。
【００７８】
また、ビット線ＢＬには、Ｎ型トランジスタＮ３のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線ＢＬＳＡＴが、ゲートには制御信号ＴＧＷが接続されている。制御信号ＴＧＷは、書き込み動作時にビット線ＢＬをセンスアンプＳＡのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書き込み動作時にＮ型トランジスタＮ３を介してビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴに接続される。同様に、ビット線ＢＬＡと非反転センスアンプビット線ＢＬＳＡＴとの間にはＮ型トランジスタＮ３Ａが設けられ、Ｎ型トランジスタＮ３Ａのゲートには制御信号ＴＧＷＡが接続されている。
【００７９】
反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの間にはフリップフロップＦ．Ｆ．が設けられ、反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの電位差を増幅する。フリップフロップＦ．Ｆ．はＰ型トランジスタＰ３、Ｐ４及びＮ型トランジスタＮ４、Ｎ５を備えている。また、フリップフロップＦ．Ｆ．にはＰ型トランジスタの電源としてＳＡＰが、Ｎ型トランジスタの電源としてＳＡＮが接続されている。電源ＳＡＰとＳＡＮはフリップフロップＦ．Ｆ．の動作が必要なときにだけ活性化する。活性化するときの電源ＳＡＰは電源ＶＡＲＹと同電位であり、電源ＳＡＮは電源ＶＳＳと同電位である。この電源ＳＡＰとＳＡＮの電圧、及び電源ＶＡＲＹの電圧によりビット線ＢＬの最大振幅が決まる。不活性のときの電源ＳＡＰは電源ＶＳＳと同電位であり、電源ＳＡＮは電源ＶＡＲＹと同電位である。
【００８０】
Ｎ型トランジスタＮ６は、反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢとを接続するスイッチであり、Ｎ型トランジスタＮ７は、非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴとを接続するスイッチである。Ｎ型トランジスタＮ６とＮ７は共にカラム選択信号ＹＳにより導通非導通が制御される。メモリセルアレイの外部からデータを書き込むときや、メモリセルアレイのデータを外部に読み出すときは、このＮ型トランジスタＮ６とＮ７を介してセンスアンプＳＡの反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢ及び非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴが接続され、リードライトデータの入出力を行う。
【００８１】
Ｐ型トランジスタＰ２が非反転センスアンプビット線ＢＬＳＡＴとビット線リファレンス電圧ＶＢＬＲＥＦを供給する信号線との間に接続されている。Ｐ型トランジスタＰ２のゲートには制御信号ＡＣＴＢが接続されている。制御信号ＡＣＴＢは読み出し動作時に活性化してロウレベルになる。
【００８２】
なお、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３、Ｎ１Ａ、Ｎ２Ａ、Ｎ３Ａには、周囲の他のトランジスタより高耐圧の厚膜トランジスタが用いられる。なお、上記Ｎ型トランジスタ、Ｐ型トランジスタには、好ましくは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを用いることができる。
【００８３】
（第１の実施形態の動作：メモリセルへの書き込み動作）
次に第１の実施形態の動作について説明する。図８は第１の実施形態のメモリセル書き込み波形図である。図１と図８を参照してメモリセル６６への書き込み動作から説明する。
【００８４】
図８においてタイミングＴＷ１まではスタンバイ状態、すなわちビット線ＢＬ、ワード線ＷＬが共に非選択の状態である。この状態では、ビット線ドライブ電源信号ＶＢＬＰがＶＳＳレベル、ビット線ドライブ制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰにＶＡＲＹ電圧が、Ｎ型トランジスタの電源ＳＡＮにはＶＳＳ電圧が供給されフリップフロップＦ．Ｆ．が活性化されており、制御信号ＡＣＴＢは非活性レベルのハイレベルである。この状態では、フリップフロップＦ．Ｆ．は予め非反転ＩＯ線ＩＯＴ、反転ＩＯ線ＩＯＢから入力した書き込みデータを保持している。従って、このときの非反転センスアンプビット線ＢＬＳＡＴの電圧は、書き込みデータがハイレベルである場合は電圧ＶＡＲＹと同電位、書き込みデータがロウレベルである場合は電圧ＶＳＳと同電位である。
【００８５】
また、ワード線ＷＬは非選択レベルのワード線スタンバイ電圧ＶＷＬＳに固定されている。このとき、メモリ素子（サイリスタ）のＦＢ節点（図５（ａ）参照。図７のＰ−ボディ３に相当）はメモリセルが保持しているデータの論理レベルに応じてＶＨ又はＶＬの電位にある。ＶＨはＶＬより高い電位にあるが、ビルトインポテンシャル電圧ＶＢＩより低い電位である。
【００８６】
タイミングＴＷ１になると、ビット線ドライブ電源信号ＶＢＬＰが電圧ＶＳＳから電圧ＶＡＲＹに立ち上げる。ビット線ドライブ制御信号ＢＬＤＩＳはハイレベルを維持しているので、ビット線ＢＬの電圧も電圧ＶＳＳから電圧ＶＡＲＹに立ち上がる。この段階では、ビット線ＢＬの電圧がハイレベルのＶＡＲＹまで上昇しても、ワード線ＷＬの電圧がワード線スタンバイ電圧ＶＷＬＳを維持しているので、ＦＢ節点の電圧はタイミングＴＷ１以前の電圧を維持したままであり、メモリ素子は動作することはない。
【００８７】
タイミングＴＷ２では、サブワードドライバＳＷＤがワード線ＷＬの電圧をワード線スタンバイ電圧ＶＷＬＳからワード線オーバーシュート電圧ＶＷＬＨまで上昇させる。なお、ワード線オーバーシュート電圧ＶＷＬＨは、ワード線ライト電圧ＶＷＬＷよりもΔＶＨの電圧だけ高いレベルである。このとき、メモリセルにハイレベルを書き込む場合、ロウレベルを書き込む場合、いずれの場合であってもキャパシタＣ１のカップリングでＦＢ節点の電圧が上昇する。すなわち、セルキャパシタの容量を介してＦＢ節点の電圧は、これまでメモリセルに保持していたデータがハイレベルＶＨの場合はビルトインポテンシャル電圧ＶＢＩ以上まで、データがロウレベルＶＬの場合はビルトインポテンシャル電圧ＶＢＩ付近まで、上昇する。
【００８８】
特に、タイミングＴＷ１より以前にメモリセルがロウレベルを保持していた場合、すなわちＦＢ節点がＶＬレベルであった場合でも、ＦＢ節点はタイミングＴＷ２でΔＶＨの電圧分高いレベルまで上昇する影響を受け、高速にサイリスタが導通化する。
【００８９】
また、センスアンプＳＡのフリップフロップＦ．Ｆ．に保持されている書き込みデータに係わらず、ビット線ＢＬがハイレベル（ＶＡＲＹ）に駆動されているので、サイリスタは導通状態になる。サイリスタが導通状態になるとビット線ＢＬの電圧は、Ｎ型トランジスタＮ１のオン抵抗及びビット線ＢＬの抵抗分だけ若干低下する。またメモリセル６６のＦＢ節点（図５（ａ）参照）は、ＰＮＰバイポーラトランジスタＱ２のオン抵抗や、ＦＢ節点とＶＳＳ（カソード）との間のＰＮ接合ダイオードの特性（図５参照）、及び寄生抵抗などとの比で決まる電圧ＶＯＮのレベルになる。
【００９０】
タイミングＴＷ３で、サブワードドライバＳＷＤはワード線ＷＬをワード線オーバーシュート電圧ＶＷＬＨからワード線ライト電圧ＶＷＬＷに下げる制御を行う。
【００９１】
タイミングＴＷ４で、ビット線ドライブ制御信号ＢＬＤＩＳをハイレベルからロウレベルに立ち下げ、制御信号ＴＧＷをロウレベルからハイレベルに立ち上げる。このことでビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴと接続され、メモリセル６６にハイレベルを書き込む場合のビット線電圧ＢＬ「Ｈ」は電圧ＶＡＲＹが供給され続け、メモリセル６６のサイリスタの導通状態が保持される。一方、メモリセルにロウレベルを書き込む場合のビット線電圧ＢＬ「Ｌ」は電圧ＶＳＳの供給に切り替わり、メモリセル６６のサイリスタが非導通化し、メモリセルのＦＢ節点の電圧ＦＢ「Ｌ」は、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間のＰＮ接合によりビルトインポテンシャル電圧ＶＢＩまで高速にレベルが低下する。
【００９２】
なお、ビット線ドライブ電源信号ＶＢＬＰの電圧レベルは、タイミングＴＷ４以降、再びビット線ドライブ制御信号ＢＬＤＩＳをハイレベルに立ち上げるタイミングＴＷ６までの間に電圧ＶＳＳまで立ち下げておく。
【００９３】
タイミングＴＷ５になると、サブワードドライバＳＷＤはワード線ＷＬをワード線ライト電圧ＶＷＬＷとワード線スタンバイ電圧ＶＷＬＳとの中間電圧であるワード線プリチャージ電圧ＶＷＬＰまで引き下げる。メモリセルにハイレベルを書き込む場合はビット線がハイレベル（ＶＡＲＹ）を維持しており、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧ＶＷＬＰまで下がってもＦＢ節点の電圧は電圧ＶＯＮを維持する。
【００９４】
一方、メモリセルに書き込むデータがロウレベルであり、ビット線ＢＬの電圧がタイミングＴＷ４で電圧ＶＳＳまで立ち下がっている場合は、サイリスタはすでに非導通の状態となっているのでワード線ＷＬの電圧の低下につれて、セルキャパシタの容量を介してＦＢ節点の電圧はビルトインポテンシャル電圧ＶＢＩよりさらに低い電圧へと低下する。
【００９５】
タイミングＴＷ６では、制御信号ＴＧＷが立ち下がり、ビット線ＢＬが非反転センスアンプビット線ＢＬＳＡＴから切り離されると共に、ビット線ドライブ制御信号ＢＬＤＩＳが立ち上がりビット線ＢＬの電圧はビット線ドライブ電源信号ＶＢＬＰの電圧レベルである電圧ＶＳＳに固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．の電源ＳＡＰをロウレベルに、電源ＳＡＮをハイレベルにして、フリップフロップＦ．Ｆ．を非活性化する。従って、タイミングＴＷ６以降では非反転センスアンプビット線ＢＬＳＡＴはフローティング状態となる。
【００９６】
メモリセルへの書き込みデータがハイレベルであった場合には、ビット線ＢＬの電圧がＶＳＳへ低下することに伴って、サイリスタであるメモリ素子の導通状態は終了し、ＦＢ節点のレベルもビルトインポテンシャル電圧ＶＢＩまで高速に低下する。一方、メモリセルへの書き込みデータがロウレベルであった場合は、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持するのでメモリセルの状態に変化は起きない。
【００９７】
タイミングＴＷ７では、サブワードドライバＳＷＤはワード線ＷＬの電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合にはＶＨレベルまで低下し、書き込みデータがロウレベルであった場合にはさらに低いＶＬレベルまで低下する。このＶＨとＶＬとの電位差がメモリセルに書き込まれたデータとしてＦＢ節点に保持される。
【００９８】
上記の説明から理解できるように、書き込み動作ではビット線ＢＬの電圧がＶＳＳへ低下することに伴ってメモリ素子が非導通化した後、ＦＢ節点はセルキャパシタの容量を介してワード線ＷＬの電圧変化量のカップリングを受けるため、書き込み動作後のＦＢ節点の電圧は、書き込みデータがハイレベル、ロウレベルのときにそれぞれ、
ＶＨ＝ＶＢＩ−ΔＶＰ  ・・・（１）
ＶＬ＝ＶＢＩ−ΔＶＷ  ・・・（２）
となる。
ΔＶＰは、ワード線プリチャージ電圧ＶＷＬＰとワード線スタンバイ電圧ＶＷＬＳとの差電位であり、またΔＶＷは、ワード線ライト電圧ＶＷＬＷとワード線スタンバイ電圧ＶＷＬＳとの差電位である。
【００９９】
以上のように、第１の実施形態による半導体装置３０では、メモリセルにロウレベルの書き込みを行う場合であってもメモリセルをタイミングＴＷ２からタイミングＴＷ４の期間導通させることに加え、タイミングＴＷ２でワード線をオーバーシュートさせるので、メモリセルにロウレベルが書き込まれていた場合であっても、タイミングＴＷ２で高速に導通化させることができる。このことで、ロウレベルを保持しているメモリセルについてデータをハイレベルに書き換える動作のマージンを非常に大きく拡大することができる。
【０１００】
（メモリセルの読み出し動作）
図９は第１の実施形態のメモリセル読み出し波形図である。図１と図９を参照してメモリセルへの読み出し動作について説明する。タイミングＴＲ１まではスタンバイ状態、すなわちビット線ＢＬ、ワード線ＷＬが共に非選択の状態である。この状態では、ビット線ドライブ電源信号ＶＢＬＰがＶＳＳレベル、ビット線ドライブ制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてＮ型トランジスタＮ１によりロウレベル（ＶＳＳ）に固定される。
【０１０１】
また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰはロウレベル、Ｎ型トランジスタの電源ＳＡＮはハイレベルで、フリップフロップＦ．Ｆ．は不活性の状態であり、非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢはいずれもフローティングの状態である。なお、制御信号ＡＣＴＢも非活性レベルのハイレベルである。また、メモリセルのＦＢ節点はメモリセルが保持しているデータに応じてＶＨレベル又はＶＬレベルにあるものとする。
【０１０２】
タイミングＴＲ１では、ビット線ドライブ電源信号ＶＢＬＰが電圧ＶＳＳから電圧ＶＡＲＹに立ち上がる。ビット線ドライブ制御信号ＢＬＤＩＳはハイレベルを維持しているので、ビット線ＢＬは、ビット線ドライブ電源信号ＶＢＬＰが出力する電圧により、電圧ＶＳＳから電圧ＶＡＲＹに立ち上がる。同時に、制御信号ＴＧＲがハイレベルとなり活性化して反転センスアンプビット線ＢＬＳＡＢは、ビット線ＢＬと接続されるので、反転センスアンプビット線ＢＬＳＡＢの電圧も電圧ＶＡＲＹまで上昇する。また、制御信号ＡＣＴＢがロウレベルに立ち下がり活性化するので、非反転センスアンプビット線ＢＬＳＡＴの電圧は、ビット線リファレンス電圧ＶＢＬＲＥＦに等しくなる。
【０１０３】
タイミングＴＲ２では、サブワードドライバＳＷＤがワード線ＷＬの電圧をワード線リード電圧ＶＷＬＲまで上昇させる。ワード線リード電圧ＶＷＬＲは、ワード線ライト電圧ＶＷＬＷより低くワード線プリチャージ電圧ＶＷＬＰより高い電圧である。タイミングＴＲ２でワード線の電圧がワード線リード電圧ＶＷＬＲまで立ち上がることによってメモリセルのキャパシタの容量を介してＦＢ節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりＦＢ節点の電圧がＶＨレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧はメモリ素子（サイリスタ）が導通状態になるビルトインポテンシャル電圧ＶＢＩまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりＦＢ節点の電圧がＶＬレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧は上昇するもののメモリ素子（サイリスタ）が導通状態になるビルトインポテンシャル電圧ＶＢＩまでは上昇しない。従って、メモリ素子は導通状態にならない。
【０１０４】
タイミングＴＲ３ではビット線ドライブ制御信号ＢＬＤＩＳをロウレベルに立ち下げ、ビット線ＢＬを電圧ＶＡＲＹに固定していた状態から開放する。反転センスアンプビット線ＢＬＳＡＢはＮ型トランジスタＮ２を介してビット線ＢＬに接続されているのでメモリセルのメモリ素子（サイリスタ）が導通している場合はビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は徐々に低下していく。一方、メモリ素子（サイリスタ）が導通していない場合は電流が流れるルートがないのでビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持する。なお、非反転センスアンプビット線ＢＬＳＡＴはＰ型トランジスタＰ２を介してビット線リファレンス電圧ＶＢＬＲＥＦを維持する。また、ビット線ドライブ電源信号ＶＢＬＰの電圧レベルは、タイミングＴＲ３以降、再びビット線ドライブ制御信号ＢＬＤＩＳをハイレベルに立ち上げるタイミングＴＲ７までの間に電圧ＶＡＲＹから電圧ＶＳＳに立ち下げておく。
【０１０５】
タイミングＴＲ４では制御信号ＴＧＲをロウレベルに立ち下げ、ビット線ＢＬと反転センスアンプビット線ＢＬＳＡＢとの接続を切り離す。同時に読み出し制御信号ＡＣＴＢをハイレベルに立ち上げ、非反転センスアンプビット線ＢＬＳＡＴをビット線リファレンス電圧ＶＢＬＲＥＦから切り離す。
【０１０６】
続くタイミングＴＲ５ではセンスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰをハイレベル（ＶＡＲＹ）に、Ｎ型トランジスタの電源ＳＡＮをロウレベル（ＶＳＳ）に設定し、フリップフロップＦ．Ｆ．を活性化してフリップフロップＦ．Ｆ．により非反転センスアンプビット線ＢＬＳＡＴと反転センスアンプビット線ＢＬＳＡＢとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線ＷＬの立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線ＢＬＳＡＢの電圧がビット線リファレンス電圧ＶＢＬＲＥＦ以下の電圧まで低下しているので、非反転センスアンプビット線ＢＬＳＡＴがハイレベルに、反転センスアンプビット線ＢＬＳＡＢがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線ＷＬの立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持しているので、非反転センスアンプビット線ＢＬＳＡＴがロウレベルに、反転センスアンプビット線ＢＬＳＡＢがハイレベルに増幅される。
【０１０７】
タイミングＴＲ６では、サブワードドライバＳＷＤはワード線ＷＬの電圧をワード線リード電圧ＶＷＬＲからワード線プリチャージ電圧ＶＷＬＰまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線ＢＬの電圧は徐々に低下しつつあるもののまだメモリ素子（サイリスタ）は導通しておりＰＮＰ型トランジスタＱ２（図５（ａ）参照）がオンしているのでＦＢ節点の電圧はビルトインポテンシャル電圧ＶＢＩ以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子（サイリスタ）は導通していないのでメモリセルのキャパシタによる容量を介してワード線ＷＬの電圧低下につれてＦＢ節点の電圧も低下する。
【０１０８】
タイミングＴＲ７では、ビット線ドライブ制御信号ＢＬＤＩＳを立ち上げ、ビット線ＢＬの電圧をロウレベル（ＶＳＳ）に固定する。メモリセルがハイレベルを保持していた場合、メモリ素子（サイリスタ）は非導通状態となり、ＦＢ節点のレベルはビルトインポテンシャル電圧ＶＢＩまで高速に低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでＦＢ節点の電圧は変化しない。
【０１０９】
タイミングＴＲ８では、サブワードドライバＳＷＤはワード線ＷＬの電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子（サイリスタ）は非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書き込みデータがハイレベルであった場合には式（１）の電圧、すなわちＶＨレベルまで低下し、書き込みデータがロウレベルであった場合にはタイミングＴＲ１より以前の電圧であるＶＬレベルまで低下する。すなわち、読み出し動作前のメモリセルのデータは読み出し動作を行っても保持されている。
【０１１０】
なお、半導体装置３０の動作をＤＲＡＭと互換性を持たせる場合には、ＡＣＴコマンドからメモリセル読み出し制御を、ＰＲＥコマンドでメモリセル書き込み制御を行う。タイミングＴＲ５でセンス動作を行ってセンスアンプＳＡのＦ．Ｆ．（図１）に選択ワード線のメモリセルデータを格納した後は、タイミングＴＷ１でメモリセル書き込み始めるまで、ビット線ドライブ電源信号ＶＢＬＰ、センスアンプＳＡの各種制御信号、ワード線ＷＬ及びその制御信号は、電圧をそのまま保つことで消費電流が削減できる。またリードコマンドではセンスアンプＳＡのＦ．Ｆ．のデータを読み出し、ライトコマンドではセンスアンプＳＡのＦ．Ｆ．にライトデータを書き込んでおく。リフレッシュ動作は、リフレッシュコマンドでセル読み出し制御を行い、タイミングＴＲ５の後すぐにタイミングＴＷ１からのメモリセル書き込み制御を行う。
【０１１１】
次に、半導体装置３０のパワーオンシーケンスについて説明する。パワーオンシーケンスとは、半導体装置３０に対して電源を投入した直後に、内部電源レベルの調整やモードレジスタ３８の設定、各内部接点のプリチャージ等を実施する一連の制御手順である。半導体装置３０は、パワーオンシーケンスによる初期設定を経た後に通常のリード／ライト動作を行うことができる。
【０１１２】
第１の実施形態による半導体装置３０のように、フローティングボディに電荷を蓄積する半導体装置では、電源投入時のＦＢ節点の電圧は不定である。ＦＢ節点の電圧が不定なメモリセルが存在すると、他のメモリセルの読み出し不良を誘発する可能性がある。そこで、半導体装置３０では、パワーオンシーケンス制御期間にＦＢ節点に所定の電圧を書き込む制御を行う。
【０１１３】
図１０は、半導体装置３０のパワーオンシーケンス時の制御の一例を示す図である。図１０に示すように、半導体装置３０に電源が投入されるとパワーオン判定回路７２が、電源の立ち上がりを検出する。すると、パワーオン判定回路７２がパワーオン信号ＰＯＮを出力し、パワーオン信号ＰＯＮを受けたコマンドデコード回路３４がパワーオンシーケンス制御信号ＰＯＮＣを出力する（タイミングＴ１）。パワーオンシーケンス制御信号ＰＯＮＣを受けたタイミングジェネレータ３６は、パワーオンシーケンスを開始する。
【０１１４】
図１１は、パワーオンシーケンス制御期間にメモリセルのＦＢ節点にデータＬｏｗを書き込む際の波形の一例を示す図である。
【０１１５】
タイミングＴＰ１より以前は、ビット線ドライブ電源信号ＶＢＬＰ、センスアンプＳＡを制御する各制御信号はスタンバイ状態の論理となるように制御されている。また、メインワード線ＭＷＬ、ワード活性電源信号線ＦＸ、もそれぞれのスタンバイ状態の電圧、すなわちそれぞれワード線スタンバイ電圧ＶＷＬＳに制御されている。さらに、ビット線ドライブ電源信号ＶＢＬＰ及びセンスアンプＳＡを制御する各制御信号は、パワーオンシーケンス制御期間は、スタンバイ状態の論理を保持させる。すなわち、パワーオンシーケンス制御期間は、ビット線ＢＬを電位ＶＳＳに電気的に接続したまま変動させない。なお、半導体装置３０に対して電源を投入した直後は、メモリセルのＦＢ節点のレベルは不定であり、図１１の例においては、ＦＢ節点は電圧Ｖ１からＶＬの間のレベルである。
【０１１６】
タイミングＴＰ１において、ロウデコーダ４２がメインワード線ＭＷＬを活性化すると共に、ワード線オーバーシュート電圧ＶＷＬＨに駆動する。すると、図４のＮ型トランジスタＮ３ＳとＰ型トランジスタＰ２Ｓから成るトランスファー回路によりワード線ＷＬとワード活性電源信号線ＦＸとが電気的に接続される。
【０１１７】
タイミングＴＰ２で、ロウデコーダ４２がワード活性電源信号線ＦＸをワード線ライト電圧ＶＷＬＷに駆動する。その際、ワード線ＷＬもワード線ライト電圧ＶＷＬＷに駆動され、ＦＢ節点のレベルはセルキャパシタの容量を介しビルトインポテンシャル電圧ＶＢＩ以上に上昇することになるが、サイリスタは非導通であるため、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間のＰＮ接合により高速にビルトインポテンシャル電圧ＶＢＩまで低下する。
【０１１８】
タイミングＴＰ３で、ワード活性電源信号線ＦＸはワード線スタンバイ電圧ＶＷＬＳに駆動され、ワード線ＷＬの電位もワード線スタンバイ電圧ＶＷＬＳまで低下する。このときのワード線ＷＬの電圧が変化する幅が、図１１に示すΔＶＷである。ワード線ＷＬの電圧が低下することに伴って、ＦＢ節点の電圧もセルキャパシタの容量を介し低下する。その際の電圧は、式（２）の電圧のＶＬレベル、すなわちセルＬｏｗ書き込み電圧となる。なお、タイミングＴ３以降もＦＢ節点の電圧はＶＬレベルを維持する。ここで、ワード活性電源信号線ＦＸがワード線ライト電圧ＶＷＬＷに駆動されている期間（タイミングＴＰ２〜ＴＰ３）は、短時間でよい。メモリセルのＦＢ節点のレベルが、ほぼビルトインポテンシャル電圧ＶＢＩに低下するまで待てばよいためである。
【０１１９】
タイミングＴＰ４で、ロウデコーダ４２がメインワード線ＭＷＬをワード線スタンバイ電圧ＶＷＬＳに駆動し、非活性化する。このように、タイミングＴＰ１からＴＰ４の動作により選択されたワード線ＷＬに接続するメモリセルのＦＢ節点にはセルＬｏｗが書き込まれることになる。さらに、パワーオンシーケンス制御期間において、図１１を用いて説明したタイミングＴＰ１〜ＴＰ４の一連の制御を全てのワード線（ダミーワード線及びリダンダンシワード線も含む）に対して順次行うことで、全てのメモリセルにセルＬｏｗを書き込むことが可能になる。
【０１２０】
なお、ＤＲＡＭのリフレッシュ制御は、リフレッシュを行うワード線の指定をリフレッシュ制御回路４０に含まれるリフレッシュアドレスカウンタを用いて行う。一方、第１の実施形態による半導体装置３０のパワーオンシーケンス制御期間は保持すべきデータがまだ書き込まれていないので、リフレッシュを行う必要はなく、順次活性化するワード線のワード線アドレスもリフレッシュアドレスカウンタで生成することができる。
【０１２１】
図１１においては、ワード活性電源信号線ＦＸの方形波のハイレベル（タイミングＴＰ２からタイミングＴＰ３の期間）をワード線ライト電圧ＶＷＬＷとしたが、この電圧に限る必要はない。例えば、ワード線ライト電圧ＶＷＬＷに代えて、ワード線プリチャージ電圧ＶＷＬＰとすれば、パワーオンシーケンス制御後のＦＢ節点の電圧はＶＨレベルとなる（式（１）より）。
【０１２２】
さらに、通常動作での書き込み及び読み出し動作では、ＦＢ節点のレベルはＶＨとＶＬの間の電圧であればよいので、パワーオンシーケンス制御期間でのワード活性電源信号線ＦＸの方形波のハイレベルは、ワード線プリチャージ電圧ＶＷＬＰからワード線ライト電圧ＶＷＬＷの間の任意の電圧とすることもできる。その場合のパワーオンシーケンス制御後のＦＢ節点の電圧は、ビルトインポテンシャル電圧ＶＢＩよりも、ワード活性電源信号線ＦＸの方形波の振幅電圧分低い電圧が書き込まれる。
【０１２３】
第１の実施形態による半導体装置３０は、パワーオンシーケンス制御期間に、全てのメモリセルのＦＢ節点に電圧を書き込んでいるので、パワーオンシーケンス制御期間経過後のデータの読み出し時の不良が発生しない。ここで、半導体装置３０に電源投入後、一度も書き込み又は読み出しが行われなかったメモリセルのＦＢ節点のレベルは不定である。そのため、メモリセルのＦＢ節点のレベルが電圧ＶＳＳに近い場合が存在する。すると、メモリセルからデータを読み出す際に、選択ワード線をワード線スタンバイ電圧ＶＷＬＳからワード線リード電圧ＶＷＬＲに引き上げた際に、非選択ワード線の電位が選択ワード線の隣接カップリングノイズの影響を受ける。
【０１２４】
より具体的には、非選択ワード線の電位がワード線スタンバイ電圧ＶＷＬＳから僅かに上昇する。その結果、非選択ワード線に接続されているメモリセルのＦＢ節点の電位も僅かに上昇する。メモリセルのＦＢ節点の電位が上昇し、ビルトインポテンシャル電圧ＶＢＩまで達すると、メモリセルは導通化する。しかし、非選択ワード線に接続されたメモリセルは非選択のセルであるので、たとえ接続されているビット線が活性化していても、他のメモリセルをアクセスしている期間は導通化してはならない。その結果、導通してはいけないメモリセルが導通しているため、ビット線電圧ＢＬが低下し、読み出し不良の原因となる。
【０１２５】
一方、第１の実施形態による半導体装置３０では、パワーオンシーケンス制御期間に全てのメモリセルのＦＢ節点を所望の電圧にするので、読み出し動作時において、高い電圧を持ったＦＢ節点が存在し得ないため、上述の読み出し不良が発生することがない。なお、ダミーワード線ＤｍｙＷＬは、セル領域の端で形状がくずれて電気的特性が内側のメモリセルと若干異なるために設けられているので、ＦＢ節点のリーク電流が内側のメモリセルよりも大きい可能性がある。そのため、ダミーワード線ＤｍｙＷＬのリーク電流等を考慮すると、パワーオンシーケンス制御後のＦＢ節点のレベルは可能な限り低電圧の方が好ましい。そこで、ダミーワード線ＤｍｙＷＬに接続されたサブワードドライバＳＷＤを介して、ダミーワード線ＤｍｙＷＬに接続されているメモリセルに対してもデータＬｏｗを書き込むことが好ましい。なお、リダンダンシワード線ＲｅｄＷＬに接続されているメモリセルに対しても、同様にデータＬｏｗを書き込むことが好ましい。
【０１２６】
一方、ワード活性電源信号線ＦＸの方形波のハイレベルを、ワード線オーバーシュート電圧ＶＷＬＨなどワード線ライト電圧ＶＷＬＷを大きく超える高い電圧にしてしまうとＦＢ節点レベルがＶＬレベルよりもかなり低い電圧になってしまう。その場合、図８に示した通常の書き込み動作におけるタイミングＴＷ２の時にＦＢ節点のレベルがビルトインポテンシャル電圧ＶＢＩ付近に達しないとメモリ素子が導通しないので、確実にデータ「１」を書き込むことができなくなってしまう。以上の事実を考慮すれば、パワーオンシーケンス制御後のＦＢ節点には、ＶＬレベル、すなわちセルＬｏｗを書き込むのがより好ましいといえる。
【０１２７】
さらに、第１の実施形態による半導体装置３０では、そのパワーオンシーケンス制御期間において、全てのメモリセルのＦＢ節点に制御された電圧（所定の電圧）を書き込む際に、ビット線ＢＬやセンスアンプＳＡを活性化させず、かつ、ワード活性電源信号線ＦＸを単純な方形波に制御する。このことは、図８を用いて説明したデータの書き込み制御（ビット線を活性化し、センスアンプＳＡ等を適宜制御）とは対照的である。さらに、通常の書き込み動作時には、ワード線ＷＬはワード線オーバーシュート電圧ＶＷＬＨまで引き上げられるが、パワーオンシーケンス制御時においてのワード線ＷＬは、ワード線ライト電圧ＶＷＬＷまでの引き上げに留まる。従って、半導体装置３０のパワーオンシーケンス制御期間において、全てのメモリセルのＦＢ節点に電圧を書き込む際に必要な消費電流が削減可能である。同時に、短時間でＦＢ節点に所定の電圧を書き込むことができるので、パワーオンシーケンス制御期間を短縮することができる。
【０１２８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。第１の実施形態による半導体装置３０と第２の実施形態による半導体装置３０ａとでは、全体構成等の相違点は存在せず、半導体装置３０ａに関する図１〜図７に相当する説明は省略する。半導体装置３０と半導体装置３０ａの相違点は、パワーオンシーケンス制御時における全てのメモリセルにデータＬｏｗを書き込む際の動作である。
【０１２９】
第１の実施形態による半導体装置３０では、あるメモリセルアレイ領域内では１本のメインワード線ＭＷＬのみを活性化し、全ワード線を順次活性化する制御方式であるため、非常に多くのデータ書き込みサイクルを繰り返す必要がある。第２の実施形態による半導体装置３０ａでは、パワーオンシーケンス制御期間において、複数のワード線ＷＬを同時に選択することでサイクル回数を減らす。
【０１３０】
図１２は、パワーオンシーケンス制御期間にメモリセルのＦＢ節点にデータＬｏｗを書き込む際の波形の一例を示す図である。図１２において、図１１と同様に、センスアンプＳＡを制御する各制御信号は非活性、ビット線は電位ＶＳＳを維持する。
【０１３１】
タイミングＴＰ１において、ロウデコーダ４２が、複数のメインワード線ＭＷＬを選択する。次に、ワード活性電源信号線ＦＸを順次、方形波で活性化していく。図１２では、ワード活性電源信号線ＦＸ０（サイクル１）、ＦＸ１（サイクル２）、ＦＸ２（サイクル３）、ＦＸ３（サイクル４）と活性化している。ワード活性電源信号線ＦＸが、順次活性化されることに対応して、それぞれのワード活性電源信号線ＦＸに接続されているワード線ＷＬ（ダミーワード線及びリダンダンシワード線を含む）もワード線ライト電圧ＶＷＬＷに駆動される。
【０１３２】
その後、タイミングＴＰ４において、活性化していた複数のメインワード線ＭＷＬを非活性化する。
【０１３３】
以上のように、第２の実施形態による半導体装置３０ａでは、複数のメインワード線ＭＷＬを同時に選択しつつ、複数のワード線ＷＬを活性化し、複数のメモリセルにデータＬｏｗを書き込むことができる。
【０１３４】
図１３は、パワーオンシーケンス制御期間にメモリセルのＦＢ節点にデータＬｏｗを書き込む際の波形の一例を示す図である。図１３においても、センスアンプＳＡを制御する各制御信号は非活性、ビット線は電位ＶＳＳを維持する。図１３は、図１２における制御とは異なり、タイミングＴＰ１において、ワード活性電源信号線ＦＸ０〜ＦＸ３を全て活性化している。その後、サイクル１において、メインワード線ＭＷＬｒを、サイクル２において、メインワード線ＭＷＬ０を、選択するといった制御を繰り返す。タイミングＴＰ４では、全てのワード活性電源信号線ＦＸを非活性とする。このように、複数のワード活性電源信号線ＦＸを同時に活性化しつつ、メインワード線ＭＷＬを順次活性化することによっても、複数のメモリセルにデータＬｏｗを書き込むことができる。
【０１３５】
さらに、図１２及び図１３に示す制御を組み合わせ、複数のメインワード線ＭＷＬと複数のワード活性電源信号線ＦＸを同時に選択し、メモリセルにデータＬｏｗを書き込むこともできる。
【０１３６】
このように、複数のメインワード線、及び／又は、複数のワード活性電源信号線ＦＸを同時に選択することで、全てのメモリセルに対して所定のデータを高速に書き込むことが可能になる。
【０１３７】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。第１の実施形態による半導体装置３０と第３の実施形態による半導体装置３０ｂとでは、全体構成における相違点は存在せず、半導体装置３０ｂに関する図２に相当する説明は省略する。図１４は、第３の実施形態によるメモリセル領域周辺の回路配置図である。図１４において、図３と同一の構成要素には同一の符号を付し、その説明を省略する。図１４と図３の相違点は、ダミーワード線ＤｍｙＷＬ１及びＤｍｙＷＬ２は、サブワードドライバ電源信号線ＷＬＳに接続されている点である。
【０１３８】
図１５は、図１４に示すＳＷＤ領域６２の回路構成の一例を示す図である。図１５において、図４と同一の構成要素には同一の符号を付し、その説明を省略する。図１５と図４の相違点は、それぞれのサブワードドライバＳＷＤに含まれるＮ型トランジスタＮ４Ｓのソースに供給されるワード線スタンバイ電圧ＶＷＬＳに代えて、サブワードドライバ電源信号線ＷＬＳが接続される点と、ＳＷＤ群７３の各インバータ回路ＩＮＶ１のＰ型トランジスタＰ１Ｓのソースに供給されるワード線オーバーシュート電圧ＶＷＬＨに代えて、サブワードドライバ電源信号線ＷＬＨが接続される点と、ダミーワード線ＤｍｙＷＬ１及びＤｍｙＷＬ２にサブワードドライバ電源信号線ＷＬＳが接続される点である。
【０１３９】
次に、第３の実施形態による半導体装置３０ｂのパワーオンシーケンス制御について説明する。第３の実施形態による半導体装置３０ｂでは、サブワードドライバＳＷＤの電源信号に方形波を直接入力することで、メインワード線ＭＷＬ及びワード活性電源信号線ＦＸを活性化することなく、複数のワード線ＷＬを同時に選択する。
【０１４０】
図１６は、パワーオンシーケンス制御期間にメモリセルのＦＢ節点にデータＬｏｗを書き込む際の波形の一例を示す図である。タイミングＴＰ１より以前は、ビット線ドライブ電源信号ＶＢＬＰ、センスアンプＳＡの各制御信号、メインワード線ＭＷＬ、ワード活性電源信号線ＦＸについては、スタンバイ状態の論理となるように制御される。図１６においては、ＦＢ節点は電圧Ｖ１からＶＬの間の不定なレベルになっている。さらに、サブワードドライバ電源信号線ＷＬＳにはワード線スタンバイ電圧ＶＷＬＳが、サブワードドライバ電源信号線ＷＬＨにはワード線オーバーシュート電圧ＶＷＬＨが供給される。なお、図１６のパワーオンシーケンス制御期間は、ビット線ドライブ電源信号ＶＢＬＰ、各ＳＡ制御信号、はスタンバイ状態の論理を保持する。すなわちビット線ＢＬは、電位ＶＳＳに電気的に接続したま動作させない。さらに、メインワード線ＭＷＬ、ワード活性電源信号線ＦＸもスタンバイ状態の論理を保持する。
【０１４１】
タイミングＴＰ１において、サブワードドライバ電源信号線ＷＬＨは、ワード線オーバーシュート電圧ＶＷＬＨよりも高い電圧ＶＵに引き上げられる。そのため、インバータ回路ＩＮＶ１が出力するメインワード線反転信号ＭＷＬＢも電圧ＶＵに引き上げられる。なお、電圧ＶＵのレベルは、ワード線ライト電圧ＶＷＬＷを基準として、Ｎ型トランジスタＮ４Ｓ（図１５参照）のスレッショルド電圧ＶＴＨよりも高い電圧であればよい。さらに、ワード線ライト電圧ＶＷＬＷとワード線オーバーシュート電圧ＶＷＬＨの差電圧であるΔＶＨを、Ｎ型トランジスタＮ４Ｓのスレッショルド電圧ＶＴＮよりも高い電圧に設定することが可能であれば、タイミングＴＰ１における動作は不要である。
【０１４２】
タイミングＴＰ２で、サブワードドライバ電源信号線ＷＬＳは、ワード線スタンバイ電圧ＶＷＬＳからワード線ライト電圧ＶＷＬＷに引き上げられる。その際に、Ｎ型トランジスタＮ４Ｓを通じてワード線ＷＬにはワード線ライト電圧ＶＷＬＷが供給される。
【０１４３】
タイミングＴＰ３で、サブワードドライバ電源信号線ＷＬＳは、ワード線ライト電圧ＶＷＬＷからワード線スタンバイ電圧ＶＷＬＳに引き下げられる。そのため、ワード線ＷＬの電位もワード線スタンバイ電圧ＶＷＬＳに低下する。
【０１４４】
タイミングＴＰ４で、サブワードドライバ電源信号線ＷＬＨは、電圧ＶＵからワード線オーバーシュート電圧ＶＷＬＨに引き下げられる。以上のようなタイミングＴＰ１からＴＰ４までの一連の動作において、ワード線ＷＬは、図１１に示す波形と同様に、ΔＶＷの振幅で１ショット動作する。また、ダミーワード線ＤｍｙＷＬもサブワードドライバ電源信号線ＷＬＳに直接接続しているので同じ挙動を示す。その結果、ワード線ＷＬに接続するメモリセルのＦＢ節点にはＶＬレベル、すなわちセルＬｏｗが書き込まれる。なお、図１５の回路図例では、ＳＷＤ群７３に１ずつ配置されているインバータ回路ＩＮＶ１に含まれるＮ型トランジスタＮ１Ｓのソースにはワード線スタンバイ電圧ＶＷＬＳが供給されるが、サブワードドライバＳＷＤと共通にサブワードドライバ電源信号線ＷＬＳに接続してもよい。
【０１４５】
以上のように、第３の実施形態による半導体装置３０ｂの内部でサブワードドライバ電源信号線ＷＬＳ及びＷＬＨを共通にすれば、パワーオンシーケンス制御期間内の１回のサイクルで半導体装置３０ｂに含まれる全てのメモリセルにデータを書き込むことができる。そのため、早期にパワーオンシーケンスを終了することが可能になる。さらに、第１及び第２の実施形態による半導体装置３０及び３０ａと比較すると、メインワード線ＭＷＬ及びワード活性電源信号線ＦＸを駆動しないので、充放電電流が削減できる。
【０１４６】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。第３の実施形態による半導体装置３０ｂと第４の実施形態による半導体装置３０ｃとでは、サブワードドライバ電源信号線ＷＬＳの配線が異なる。
【０１４７】
第３の実施形態による半導体装置３０ｂでは、サブワードドライバ電源信号線ＷＬＳの負荷が大き過ぎる場合がある。そこで、第４の実施形態による半導体装置３０ｃでは、サブワードドライバ電源信号線ＷＬＳの接続を分割し、適切な負荷となるように調整する。
【０１４８】
第３の実施形態による半導体装置３０ｂでは、サブワードドライバ電源信号線ＷＬＳは、多数のワード線ＷＬと接続されている。そのため、図１６のタイミングＴＰ２において、サブワードドライバ電源信号線ＷＬＳは、接続されている全てのワード線ＷＬの負荷容量を充電する必要がある。従って、サブワードドライバ電源信号線ＷＬＳを駆動する回路には、非常に大きなドライブ能力が要求される。一方、図１６のタイミングＴＰ１では、サブワードドライバ電源信号線ＷＬＨは、インバータ回路ＩＮＶ１の出力（メインワード線反転信号ＭＷＬＢ）を充電すればよく、その負荷容量は小さい。
【０１４９】
以上のような状況を鑑みて、第４の実施形態による半導体装置３０ｃでは、サブワードドライバ電源信号線ＷＬＳの駆動能力を最適化する。すなわち、サブワードドライバ電源信号線ＷＬＨは、半導体装置３０ｃの内部で共通の配線とする。一方、サブワードドライバ電源信号線ＷＬＳは、駆動する複数のワード線ＷＬの負荷容量が適切になるように分割し、パワーオンシーケンス制御期間に分割した本数に相当する回数、書き込みサイクルを繰り返す。
【０１５０】
図１７は、パワーオンシーケンス制御期間にメモリセルのＦＢ節点にデータＬｏｗを書き込む際の波形の一例を示す図である。図１７の波形において、サブワードドライバ電源信号線ＷＬＳは、バンク毎に分割している。より具体的には、サイクル１においてＢａｎｋ０のサブワードドライバ電源信号線ＷＬＳを駆動し、サイクル２において、Ｂａｎｋ１のサブワードドライバ電源信号線ＷＬＳを駆動している。なお、各サイクルにおける各信号線の制御は図１６を用いて説明した制御と同様である。すなわち、パワーオンシーケンス制御期間において、各ＳＡ制御信号は非活性を維持し、ビット線ＢＬは電圧ＶＳＳに固定する。
【０１５１】
さらに、タイミングＴＰ１で、全てのバンクに共通のサブワードドライバ電源信号線ＷＬＨを電圧ＶＵに引き上げた後、サイクル１でＢａｎｋ０のサブワードドライバ電源信号線ＷＬＳに方形波を与え、サイクル２でＢａｎｋ１のサブワードドライバ電源信号線ＷＬＳに方形波を与え、といった制御を繰り返す。また、タイミングＴＰ４で、サブワードドライバ電源信号線ＷＬＨをワード線オーバーシュート電圧ＶＷＬＨに引き下げる。その結果、全てのメモリセルにセルＬｏｗを書き込むことができる。
【０１５２】
以上のように、バンク毎にサブワードドライバ電源信号線ＷＬＳを分割しているため、パワーオンシーケンス制御期間内にバンク数の回数分、サイクルを回すことになる。従って、パワーオンシーケンス制御期間の時間はサイクルを回す回数に依存する。そのため、パワーオンシーケンス制御期間として許容できる時間と、サブワードドライバ電源信号線ＷＬＳの負荷容量を駆動する能力と、を考慮した上で、サブワードドライバ電源信号線ＷＬＳを適切な本数に分割すればよい。
【０１５３】
なお、サブワードドライバ電源信号線ＷＬＳの分割の例としては、各マット、複数のマット、各バンク又は複数のバンク毎に独立の電源信号線等に基づいて分割することが考えられる。
【０１５４】
［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。第１の実施形態による半導体装置３０と第５の実施形態による半導体装置３０ｄとでは、全体構成等の相違点は存在せず、半導体装置３０ｄに関する図１〜図７に関する説明は省略する。
【０１５５】
第５の実施形態による半導体装置３０ｄでは、ワード線ライト電圧ＶＷＬＷを生成するレギュレータ回路を、パワーオンシーケンス時にのみ動作するレギュレータ回路と、通常の読み出し書き込みリフレッシュ時に動作するレギュレータ回路と、に分離する。
【０１５６】
図１８は、ワード線ライト電圧ＶＷＬＷを生成するレギュレータ回路の一例を示す図である。図１８に示すレギュレータ回路は、パワーオンシーケンス用ＶＷＬＷレギュレータ回路７４と、通常時用ＶＷＬＷレギュレータ回路７５と、が含まれている。パワーオンシーケンス用ＶＷＬＷレギュレータ回路７４は、アンプＡＭＰ１と、Ｎ型トランジスタＮ１Ｖと、Ｐ型トランジスタＰ１Ｖ及びＰ２Ｖから構成されている。通常時用ＶＷＬＷレギュレータ回路７５は、アンプＡＭＰ２と、インバータ回路ＩＮＶ２と、Ｎ型トランジスタＮ２Ｖ〜Ｎ４Ｖから構成されている。
【０１５７】
ここで、通常の読み出し、書き込み、リフレッシュ動作時は、図８に示すようにワード線ライト電圧ＶＷＬＷへは、ワード線ＷＬをワード線オーバーシュート電圧ＶＷＬＨから引き落す電流が流れ込む。従って、通常時用ＶＷＬＷレギュレータ回路７５は、Ｎ型トランジスタＮ３Ｖで電圧を引き落すレギュレータ回路が適している。
【０１５８】
一方、パワーオンシーケンス制御期間では、図１１〜図１３等のように、ワード線ライト電圧ＶＷＬＷに対し、ワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳから引き上げる電流を流す。従って、パワーオンシーケンス用ＶＷＬＷレギュレータ回路７４は、Ｐ型トランジスタＰ１Ｖで電圧を引き上げるレギュレータ回路が適している。
【０１５９】
なお、パワーオンシーケンス用ＶＷＬＷレギュレータ回路７４は、パワーオンシーケンス制御期間のみ動作させ、通常時用ＶＷＬＷレギュレータ回路７５はパワーオンシーケンス制御期間以外のときに動作させる。このように、２つの回路が同時に動作しないようにすることで、Ｎ型トランジスタＮ３ＶとＰ型トランジスタＰ１Ｖが共にオンとなることを防止する。
【０１６０】
［第６の実施形態］
続いて、第６の実施形態について図面を参照して詳細に説明する。第１乃至第５の実施形態において、電源投入後のパワーオンシーケンス制御期間に、メモリセルにデータＬｏｗを書き込むことについて説明した。第６の実施形態においては、ＤＲＡＭのパーシャルセルフリフレッシュやディープパワーダウンモードに対しても、第１乃至第５の実施形態において説明したデータＬｏｗの書き込み方法が有益であることを説明する。
【０１６１】
ここで、パーシャルセルフリフレッシュとは、ＤＤＲ３仕様のＤＲＡＭや、モバイル用途のＤＲＡＭに採用されている仕様である。パーシャルセルフリフレッシュでは、データを保持する必要のあるバンクを指定しておき、セルフリフレッシュモードにおいて指定されたバンクのみをリフレッシュする。指定されないバンクのメモリセルはセルフリフレッシュモードではリフレッシュ動作が行われず、セルフリフレッシュ電流を削減できる。リフレッシュ動作が行われなかったメモリセルに関しては、セルフリフレッシュモードに遷移する前のデータは保持されていなくてもよいが、セルフリフレッシュイクジットコマンドが入力されセルフリフレッシュモードから脱した後は、通常に書き込み、読み出し動作が行われる。
【０１６２】
このようなパーシャルセルフリフレッシュの仕様において、図５に示すメモリセルを半導体装置が含む場合、セルフリフレッシュモードを長時間続けると、リフレッシュされないバンクのメモリセルのＦＢ節点への非常に微小なリーク電流で、ＦＢ節点の電圧が不定になり、セルフリフレッシュイクジットコマンドを受領後の書き込み、読み出し動作において読み出し不良が発生する可能性が存在する。そこで、第６の実施形態による半導体装置３０ｅでは、セルフリフレッシュを行う指定がされたバンク以外の、セルフリフレッシュが行われないバンクに対して、セルフリフレッシュイクジットコマンドにより、パワーオンシーケンス制御を実行する。
【０１６３】
また、Ｍｏｂｉｌｅ  ＤＲＡＭには、ディープパワーダウンモードという仕様が存在する。このディープパワーダウンモードにエントリすることで、全メモリセルへのリフレッシュ動作を停止し消費電流を削減する。ディープパワーダウンモードにエントリする以前のデータは保持されていなくてもよいが、ディープパワーダウンイクジットコマンドが入力されディープパワーダウンモードから抜けた後は、通常の書き込み、読み出し動作が行われる。そこで、第６の実施形態による半導体装置３０ｅでは、ディープパワーダウンイクジットコマンドにより、ディープパワーダウンモードから抜ける際に、パワーオンシーケンス制御を実行する。なお、第６の実施形態による半導体装置３０ｅの制御波形は第１乃至第５の実施形態において説明した波形と同様でよい。
【０１６４】
以上のように、図５に示すメモリセルに、パーシャルセルフリフレッシュ又はディープパワーダウンモード仕様を適用した場合、メモリセルに長時間アクセスが行われないため、メモリセルのＦＢ節点への非常に微小なリーク電流で、ＦＢ節点の電圧が不定になり、これらのモードからイクジットした後の書き込み、読み出し動作において読み出し不良が発生する可能性があった。そこで、これらのモードから脱する際に、第１乃至第５の実施形態で説明したパワーオンシーケンス制御を実行し、データＬｏｗを書き込むことで、通常動作時の読み出し不良を防止する。なお、第６の実施形態による半導体装置３０ｅのパワーオンシーケンス制御を行う回路に関しては、コマンドデコード回路３４のパワーオン信号ＰＯＮに対し、ディープパワーダウンモードイクジットコマンドのＯＲ論理を演算する回路を追加するなど等の簡単な論理変更を行えばよい。
【０１６５】
（適用可能なメモリについて）
以上、図５に示すメモリセルに対して、パワーオンシーケンス制御時にデータＬｏｗを書き込み手法について説明した。しかし、本願で開示したメモリセルへのデータＬｏｗ書き込み手法は、図５に示すメモリセルに限定して適用可能なものではなく、フローティングのボディ節点に電荷を蓄積するメモリセルであれば適用可能である。
【０１６６】
図１９は、ＦＢＣメモリのメモリセルの回路図の一例を示す図である。第１の実施形態のメモリセルの回路図である図５（ａ）と比較すると、図１９では、バイポーラトランジスタＱ１のコレクタがビット線ＢＬに接続され、エミッタが電圧ＶＳＳに接地され、ベースがＦＢ節点となり、キャパシタＣ１の一端に接続されている。キャパシタＣ１の他端がワード線ＷＬに接続されているのは、第１の実施形態のメモリセルと同様である。
【０１６７】
また、図２０に図１９に示すメモリセルの断面図を示す。図７に示す第１の実施形態のメモリセル（サイリスタメモリ）の断面図と比較すると、Ｎ型拡散層８とビット線コンタクト（Ｐ型ポリシリコン）１１との間にＰ型アノード（Ｐ型拡散層）９が設けられておらず、Ｎ型拡散層８とビット線コンタクト（Ｐ型ポリシリコン）１１が直接接続されている点が異なるだけである。なお、図１９及び図２０に示すメモリセルの例は、少なくとも本願発明の出願以前には未公開である。
【０１６８】
また、メモリセル周辺の回路及び動作タイミングは第１の実施形態による半導体装置３０と実質同一の回路構成で、かつ、同一の動作タイミングで動作させることができる。すなわち、図１９及び図２０に示すメモリセルに対しても、第１から第６の実施形態を適用できる。
【０１６９】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１７０】
１  Ｐ型半導体基板
２  Ｎ型カソード
３  Ｐ−ボディ（ＦＢ）
４  拡散層
５  埋め込みメタル
６  ＳＴＩ
７  リセス
８  Ｎ型拡散層
９  Ｐ型アノード（Ｐ型拡散層）
１０  層間膜（酸化膜）
１１  ビット線コンタクト（Ｐ型ポリシリコン）
１２  ビット線（金属層）
１３  サイドウォール（窒化膜）
１４  容量コンタクト
１５  電極
１６  容量膜
１７  ワード線
３０、３０ａ〜３０ｅ  半導体装置
３１  アドレス入力回路
３２  アドレスラッチ回路
３３  コマンド入力回路
３４  コマンドデコード回路
３５  クロック入力回路
３６  タイミングジェネレータ
３７  ＤＬＬ回路
３８  モードレジスタ
３９  カラムデコーダ
４０  リフレッシュ制御回路
４１  メモリセルアレイ
４２  ロウデコーダ
４３  ＳＡ制御回路
４４  ＦＩＦＯ回路
４５  データ入出力回路
４６  内部電源発生回路
６０  図３に拡大図を示す領域
６１−１〜６１−５  セル領域
６２−１、６２−２  ＳＷＤ領域
６３−１、６３−２  センスアンプ領域
６６、６６ａ  メモリセル
６９  図６に拡大図を示す領域
７０  メモリセル領域
７１  リダンダンシ判定回路
７２  パワーオン判定回路
７３−１〜７３−６  ＳＷＤ群
７４  パワーオンシーケンス用ＶＷＬＷレギュレータ回路
７５  通常時用ＶＷＬＷレギュレータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2013131263.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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