(57)【要約】【課題】撮像特性の局所的な不均一性を抑制することができるようにする。【解決手段】例えばCMOSセンサ等の固体撮像素子であって、それぞれがフォト・ダイオードを有し、入射光を光電変換して電気信号を出力する複数の画素よりなる少なくとも１つの画素を有し、その一部の画素の、例えばAL配線層等任意の階層のレイアウトが、その他の画素の同階層のレイアウトと異なる。本開示は撮像素子または撮像装置に適用することができる。【選択図】図５
2013016608.tif 000002
【特許請求の範囲】
【請求項１】
一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも１つの画素を備える
撮像素子。
【請求項２】
前記一部の画素は、撮像特性が定常的に前記その他の画素と異なる画素であり、
前記一部の画素の構成と前記その他の画素の構成とのレイアウトの差は、前記一部の画素における前記撮像特性の不均一性を抑制するものである
請求項１に記載の撮像素子。
【請求項３】
前記一部の画素は、マスクの繋ぎ箇所近傍の画素である
請求項１に記載の撮像素子。
【請求項４】
前記一部の画素は、AL配線の形状が前記その他の画素と異なる
請求項１に記載の撮像素子。
【請求項５】
前記一部の画素は、AL配線が前記その他の画素より太くされている
請求項４に記載の撮像素子。
【請求項６】
前記一部の画素は、AL配線が前記その他の画素より細くされている
請求項４に記載の撮像素子。
【請求項７】
前記AL配線は、フローティングディフュージョン部の配線である
請求項４に記載の撮像素子。
【請求項８】
前記一部の画素は、AL配線の位置が前記その他の画素と異なる
請求項１に記載の撮像素子。
【請求項９】
前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より狭くされている
請求項８に記載の撮像素子。
【請求項１０】
前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より広くされている
請求項８に記載の撮像素子。
【請求項１１】
前記AL配線は、フローティングディフュージョン部の配線とグランドの配線である
請求項８に記載の撮像素子。
【請求項１２】
前記一部の画素は、読み出しゲートサイズが前記その他の画素と異なる
請求項１に記載の撮像素子。
【請求項１３】
前記一部の画素は、前記読み出しゲートサイズが他の画素より太くされている
請求項１２に記載の撮像素子。
【請求項１４】
前記一部の画素は、前記読み出しゲートサイズが他の画素より細くされている
請求項１２に記載の撮像素子。
【請求項１５】
前記一部の画素は、フローティングディフュージョン部形成インプラントパターンが前記その他の画素と異なる
請求項１に記載の撮像素子。
【請求項１６】
前記一部の画素は、開口部のサイズが前記その他の画素と異なる
請求項１に記載の撮像素子。
【請求項１７】
前記一部の画素は、前記開口部のサイズが他の画素より狭くされている
請求項１６に記載の撮像素子。
【請求項１８】
前記一部の画素は、前記開口部のサイズが他の画素より広くされている
請求項１６に記載の撮像素子。
【請求項１９】
一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子を有する
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子および撮像装置に関し、特に、撮像特性の局所的な不均一性を抑制することができるようにした撮像素子および撮像装置に関する。
【背景技術】
【０００２】
近年、半導体製造技術の向上により、微細化が進むとともにチップサイズも大面積化し、マスクされる回路の規模も増大している。例えば、１チップにマスクされるCMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子の画素数も増大している。
【０００３】
例えば、３５mmサイズセンサのように、チップサイズが大きいCMOSイメージセンサでは、装置制約上、チップ全体を１回で露光することができない。大面積に亘って微細な素子を形成しなければならない場合、１回で形成可能なサイズ以上の領域を複数に分割して処理し、それら分割された領域を繋ぎ合せた状態でより大きなサイズのものを形成する仕組み（領域分割連結法と称する）が考えられている。たとえば、特許文献１には、大判の固体撮像装置を形成する場合に、分割露光と呼ばれる技術を用いることが提案されている。
【０００４】
しかしながら、上述したように、分割露光を行なうと、露光の境界線より左右の部分で合わせズレ量が違うこととなり、その結果、露光の左右部分で特性が違うこととなる。この特性のズレは徐々に変化するのであれば大きな問題にならないが、左右の露光を行なう場合、一直線上にこの境界が発生するため、はっきりとした特性のズレとなり、境界線の左右で特性段差が顕著に現われる。
【０００５】
例えば固体撮像装置の場合、一直線上にこの境界が発生するため明確な特性のズレとなり、境界線の左右での出力段差が輝線や黒線として視認され、境界が目立ってしまう。
【０００６】
そこで、分割領域の境界近傍の連結領域である繋ぎ領域に、一方の処理（一方の分割領域についての露光やイオン注入）で同時に形成された素子部分と他方の処理（他方の分割領域についての露光やイオン注入）で同時に形成された素子部分を混在させる方法が考えられた（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２２３７０７号公報
【特許文献２】特開２０１０−１４１０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に記載の方法以外の対策方法も求められていた。
【０００９】
本開示は、このような状況に鑑みてなされたものであり、撮像特性の局所的な不均一性を抑制することができるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本開示の一側面は、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも１つの画素を備える撮像素子である。
【００１１】
前記一部の画素は、撮像特性が定常的に前記その他の画素と異なる画素であり、前記一部の画素の構成と前記その他の画素の構成とのレイアウトの差は、前記一部の画素における前記撮像特性の不均一性を抑制するものであるようにすることができる。
【００１２】
前記一部の画素は、マスクの繋ぎ箇所近傍の画素であるようにすることができる。
【００１３】
前記一部の画素は、AL配線の形状が前記その他の画素と異なるようにすることができる。
【００１４】
前記一部の画素は、AL配線が前記その他の画素より太くされているようにすることができる。
【００１５】
前記一部の画素は、AL配線が前記その他の画素より細くされているようにすることができる。
【００１６】
前記AL配線は、フローティングディフュージョン部の配線であるようにすることができる。
【００１７】
前記一部の画素は、AL配線の位置が前記その他の画素と異なるようにすることができる。
【００１８】
前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より狭くされているようにすることができる。
【００１９】
前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より広くされているようにすることができる。
【００２０】
前記AL配線は、フローティングディフュージョン部の配線とグランドの配線であるようにすることができる。
【００２１】
前記一部の画素は、読み出しゲートサイズが前記その他の画素と異なるようにすることができる。
【００２２】
前記一部の画素は、前記読み出しゲートサイズが他の画素より太くされているようにすることができる。
【００２３】
前記一部の画素は、前記読み出しゲートサイズが他の画素より細くされているようにすることができる。
【００２４】
前記一部の画素は、フローティングディフュージョン部形成インプラントパターンが前記その他の画素と異なるようにすることができる。
【００２５】
前記一部の画素は、開口部のサイズが前記その他の画素と異なるようにすることができる。
【００２６】
前記一部の画素は、前記開口部のサイズが他の画素より狭くされているようにすることができる。
【００２７】
前記一部の画素は、前記開口部のサイズが他の画素より広くされているようにすることができる。
【００２８】
本開示の他の側面は、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子を有する撮像装置である。
【００２９】
本開示の一側面においては、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも１つの画素が設けられる。
【００３０】
本開示の他の側面においては、一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子が設けられる。
【発明の効果】
【００３１】
本開示によれば、情報を処理することができる。特に、撮像特性の不均一性を抑制することができる。
【図面の簡単な説明】
【００３２】
【図１】CMOSセンサの主な構成例を示すブロック図である。
【図２】CMOSセンサのマスクパターンの例を示す図である。
【図３】撮像特性の局所的な不均一性の例を説明する図である。
【図４】撮像特性の局所的な不均一性の例を説明する図である。
【図５】CMOSセンサのマスクパターンの他の例を示す図である。
【図６】撮像特性の例を説明する図である。
【図７】CMOSセンサのマスクパターンの、さらに他の例を示す図である。
【図８】CMOSセンサのマスクパターンの、さらに他の例を示す図である。
【図９】CMOSセンサのマスクパターンの、さらに他の例を示す図である。
【図１０】容量の例を示す図である。
【図１１】CMOSセンサのマスクパターンの、さらに他の例を示す図である。
【図１２】CMOSセンサのマスクパターンの、さらに他の例を示す図である。
【図１３】遮光層と開口部の例を示す図である。
【図１４】遮光層と開口部の他の例を示す図である。
【図１５】不均一性発生箇所の例を説明する図である。
【図１６】撮像装置の主な構成例を示すブロック図である。
【発明を実施するための形態】
【００３３】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
２．第２の実施の形態（撮像装置）
【００３４】
＜１．第１の実施の形態＞
［撮像特性の不均一性］
最初に撮像特性の不均一性について説明する。
【００３５】
図１は、CMOS（Complementary Metal Oxide Semiconductor）センサの例を説明する図である。図１に示されるCMOSセンサ１０は、CMOS（相補性金属酸化膜半導体）を用いた固体撮像素子であり、フォト・ダイオードで光電変換された信号電荷を画素中で増幅して伝達する。
【００３６】
図１に示されるCMOSセンサ１０は、例えば３５mmのように、チップサイズの大きなセンサである。そのためCMOSセンサ１０を生成する際、装置制約上、１回で全体を露光することができない。そこで、２回に分けて露光される（分割露光）。例えば、１回目の処理において、左マスク１１により左の領域が露光され、２回目の処理において、右マスク１２により右の領域が露光される。
【００３７】
従来の場合、有効画素部分について、左マスク１１と右マスク１２は共通のマスクパターンを有する。つまり、CMOSセンサ１０の各有効画素のトランジスタや配線等のパターンは共通である。図２は、CMOSセンサ１０の左マスク１１と右マスク１２の繋ぎ目近傍（領域１３）の一部の画素の一部の配線層のマスクパターンの例を示す図である。図２において、左右マスクの繋ぎ目を表す点線を挟み、左側に左マスク１１のマスクパターン、右側に右マスク１２のマスクパターンが示されている。図２に示されるように、繋ぎ目近傍の領域１３の画素も共通のマスクパターンで露光される。
【００３８】
図２において、信号線２１−１、FD（Floting Diffusion）配線２２−１、GND配線２３−１、およびVDD２４−１は、左マスク１１の配線のマスクパターンを示し、信号線２１−２、FD配線２２−２、GND配線２３−２、およびVDD２４−２は、右マスク１２の配線のマスクパターンを示している。なお、信号線２１−１、FD配線２２−１、GND配線２３−１、およびVDD２４−１と、信号線２１−２、FD配線２２−２、GND配線２３−２、およびVDD２４−２とをそれぞれ互いに区別して説明する必要のない場合、単に、信号線２１、FD配線２２、GND配線２３、およびVDD２４と称する。
【００３９】
このように、従来の場合、一般的に、CMOSイメージセンサ等の撮像素子の有効画素配置部において、全画素に共通のマスクパターンが適用されるが、全画素の撮像特性を完全に均一化することは困難であり、撮像特性の局所的かつ定常的な不均一性が生じる場合がある。特に、CMOSセンサ１０のように分割露光を行う場合、左マスク１１と右マスク１２の繋ぎ目近傍（領域１３）の画素において、このような不均一性が生じ易い。
【００４０】
図３に示されるグラフは、撮像特性を縦方向の画素列毎に比較したものである。図３に示されるグラフにおいては、左右マスク繋ぎ目近傍（例えば領域１３内）の画素列について、例えば所定の一様な入射光（若しくは入射光無しの状態）に対して、各画素列から出力される信号のレベルを比較している。
【００４１】
図３の例の場合、特定画素列（左右マスクの繋ぎ目の左マスク１１側の画素列）１列の出力が、他の画素列に比べて定常的に高い。つまり、この画素列において（局所的に）撮像特性の定常的な不均一性が生じている。
【００４２】
このような一部の画素において生じる（局所的な）撮像特性の定常的な不均一性により、CMOSセンサ１０から出力される画像に画質の劣化が生じる恐れがあった。
【００４３】
［出力画像における輝度筋］
図４は、CMOSセンサ１０により得られた画像の例を示す図である。図４Ａの画像３１は、CMOSセンサ１０において得られた黒画像（例えば各画素に入射光無しの状態において出力される画像）の例を示す。図４Ｂの画像３２は、図４Ａの画像３１の一部の領域（四角で示される部分）の拡大画像である。
【００４４】
図４Ａおよび図４Ｂに示されるように、画像３１および画像３２の、左マスク１１により露光された領域と右マスク１２により露光された領域の繋ぎ目に対応する位置の画素列において筋（輝度縦筋）が発生している。つまり、図３のグラフに示されるように、左右マスクの繋ぎ目の左マスク１１側の画素列の出力が定常的に高くなっていることが、図４に示される画像３１や画像３２において、輝度縦筋となって現れる。つまり、この部分の画素の（局所的な）撮像特性の不均一性により出力画像に画質の劣化が生じている。
【００４５】
したがって、このような画質劣化を抑制するための補正を、カメラセットで行う必要があり、そのために製造コストが増大する恐れがあった。
【００４６】
［マスクパターンの局所的変更］
そこで、このような画素間の撮像特性の局所的かつ定常的な不均一性（による画質劣化）を抑制するために、本来各画素に対して互いに同一であるはずのマスクパターンを局所的に変更する。つまり、CMOSセンサの製造において、一部の画素に対するマスクパターンを、その他の画素に対するマスクパターンと異なるようにしたマスクを用いて露光を行うようにする。つまり、画素間の撮像特性の局所的かつ定常的な不均一性（による画質劣化）を抑制するように、CMOSセンサの一部の画素の構成のレイアウトが他の画素に比べて異なるようにする。なお、画素の構成とは、例えば配線やトランジスタ等、その画素を形成するあらゆる層のことを示す。
【００４７】
以下においては、図１に示されるCMOSセンサ１０のように、有効画素の領域を左右２つの領域に分けて（それぞれ左マスク１１と右マスク１２を用いて）露光する場合について説明する。また、その際、上述したように共通のマスクパターンを用いると、図３の例のように、左右マスクの繋ぎ目の左マスク１１側の画素列１列の出力が、他の画素列に比べて定常的に高くなるものとする。
【００４８】
このようなCMOSセンサの一部の配線層の露光において、例えば図５に示されるようなマスクパターンのマスクを適用する。図５は、左マスク１１と右マスク１２のマスクパターンの例を示す図である。また、図５は、同時に、その左マスク１１および右マスク１２を用いて露光されて生成されたCMOSセンサの配線レイアウトも示している。図５において、信号線１２１−１、FD配線１２２−１、GND配線１２３−１、およびVDD１２４−１は、左マスク１１の配線のマスクパターンを示し、信号線１２１−２、FD配線１２２−２、GND配線１２３−２、およびVDD１２４−２は、右マスク１２の配線のマスクパターンを示している。なお、信号線１２１−１、FD配線１２２−１、GND配線１２３−１、およびVDD１２４−１と、信号線１２１−２、FD配線１２２−２、GND配線１２３−２、およびVDD１２４−２とをそれぞれ互いに区別して説明する必要のない場合、単に、信号線１２１、FD配線１２２、GND配線１２３、およびVDD１２４と称する。
【００４９】
図５に示されるように、この例の場合、左右マスクの繋ぎ目の左マスク１１側の画素列１列のみ、AL（アルミニウム）配線の幅が他の画素の配線よりも拡大されている。CMOSセンサ１００は、その製造において、このようなマスクパターンの左マスク１１および右マスク１２を用いて露光が行われる。つまり、CMOSセンサ１００は、図５に示されるようなレイアウトの配線を有する。より具体的には、CMOSセンサ１００は、CMOSセンサ１０と同様の回路構成を有するが、左右マスクの繋ぎ目の左マスク１１側の画素列の各画素のみ、FD配線１２２−１の一部（点線１１０で囲まれる部分）の配線幅が他の画素より拡大されている（配線幅が太い）。
【００５０】
配線幅が拡大される（配線幅を太くする）ことにより、FD配線１２２−１の配線容量が増大する。一般的に、容量Ｃが小さいほど変換効率は大きくなり、同じ信号電荷量に対してより大きな信号電圧が得られるようになる。つまり、図５の例の場合、FD配線１２２−１となるAL配線の配線幅が拡大されることにより、FD配線の容量が増大し、画素部に配置しているフローティングディフュージョン（FD）における変換効率が低減される。
【００５１】
このようなマスクパターンの変更が、元々変換効率が高かった部分（左右マスクの繋ぎ目の左マスク１１側の画素列１列）に対してのみ（局所的に）行われているので、その左右マスクの繋ぎ目の左マスク１１側の画素列１列の変換効率のみが小さくなり、図６のグラフに示されるように、その画素列の出力のみが抑制される。つまり、撮像特性の局所的かつ定常的な不均一性が抑制される。
【００５２】
CMOSセンサ１００は、このようなマスクパターンにより製造された画素構成（この例では配線層）を有することにより、出力画像において、図４に示されるような輝度縦筋の発生を抑制することができ、画質を向上させることができる。また、CMOSセンサ１００は、このような輝度縦筋の発生の抑制を、上述したようにマスクパターン（個の例の場合、配線のレイアウト）の局所的な変更により実現するので、画像処理により出力画像を補正する場合よりも、コストの増大を抑制することができる。
【００５３】
なお、局所的な配線のレイアウトの変更方法は、図５の例に限らない。上述したように配線容量を変えることができれば、どのような変更方法であってもよい。
【００５４】
［配線レイアウトの他の例］
例えば、図７に示されるように、FD配線１２２−１の点線１３０で囲まれる部分の配線幅を拡大するようにしてもよいし、図８に示されるように、FD配線１２２−１の点線１４０で囲まれる部分の配線幅を拡大するようにしてもよい。さらに、FD配線幅を変えるのではなく、図９に示される例のように、FD配線１２２−１と、隣接するGND（グランド）配線１２３−１との間隔（点線１５０で囲まれる部分）を狭くするようにしてもよい。いずれの場合も、FDの配線容量が増大し、変換効率を低減させることができる。
【００５５】
［変形例］
なお、以上においては、高すぎる変換効率を低くする場合の、マスクパターン（および、そのマスクにより生成される画素の構成のレイアウト）の変更方法について説明したが、これに限らず、低すぎる変換効率を高くするようにしてもよい。この場合、例えば、上述したのとは逆に、例えば配線を細くしたり、隣接するGND配線との間隔を広げたりする等して、容量を低減させ、変換効率を増大させるようにすればよい。
【００５６】
なお、FDの容量成分は、配線容量だけでなく、例えば拡散容量や、ゲートとのオーバーラップ容量などにも依存する。図１０は、上述したようなCMOSセンサにおいて、配線やトランジスタの間に生じる容量モデルの例を示す図である。図１０に示されるように、各トランジスタや配線間に容量が発生する。CMOSセンサは、任意の位置の容量成分を制御するようにしてもよい。
【００５７】
例えば、図１１に示されるように、上述した各画素の配線層以外の層の配線の配線容量を変更するようにしてもよい。図１１の例の場合、CMOSセンサ１００は、他の配線層において、FD配線１２２−１やFD配線１２２−２と重畳するように、配線１６１−１および配線１６１−２が配置されており、その配線１６１−１および配線１６１−２の、FD配線１２２−１に重畳する、点線１６０に囲まれる部分の配線幅が他の部分より拡大されている。このようなレイアウトにすることにより、CMOSセンサ１００は、これらの配線１６１−１および配線１６１−２と、FD配線１２２−１との間の容量を増大させ、元々変換効率が高かった図１１の左マスクの画素の変換効率を低減させることができる。
【００５８】
また、例えば、画素部レイアウトにて変換効率を変動させることも可能である。例えば、図１２に示される例のように読み出しゲートサイズを変更したり、FD部形成インプラントパターンを変更したりしてもよい。図１２の例の場合、CMOSセンサ１００は、読み出しゲート１７１−２や読み出しゲート１７２−２のような他の画素の読み出しゲートに比べて、左マスクのFD配線１２２−１に対応する読み出しゲート１７１−１および読み出しゲート１７２−１（点線１７０に囲まれる部分）のサイズが拡大されている（太くされている）。これにより、CMOSセンサ１００は、読み出しゲート１７１−１および読み出しゲート１７２−１と、FD配線１２２−１との間の容量を増大させ、元々変換効率が高かった図１１の左マスクの画素の変換効率を低減させることができる。
【００５９】
なお、この場合も、配線層の場合と同様に、読み出しゲート１７１−２や読み出しゲート１７２−２のような他の画素の読み出しゲートに比べて、左マスクのFD配線１２２−１に対応する読み出しゲート１７１−１および読み出しゲート１７２−１（点線１７０に囲まれる部分）のサイズを細くして、容量を低減させ、変換効率を増大させることにより、低すぎる変換効率を高くすることもできる。
【００６０】
つまり、マスクは配線層に限らずあらゆる層の生成に用いられるので、容量を変更するために、AL配線層に限らず、任意の層の任意の部分のマスクパターンを変更するようにしてもよい。つまり、CMOSセンサは、任意の画素の任意の層の任意の部分のマスクパターンが他の画素と比べて異なるようになされていていもよい。ただし、マスクパターン（画素の構成（例えば配線やトランジスタ等）のレイアウト）を変更することにより、目的の容量以外への影響が生じないようにすることが望ましい。
【００６１】
例えば、隣接するAL配線パターンを近づけると配線容量が増大するが、容量性カップリングが増大する可能性もある。配線同士に限らず、例えば、FD配線とゲートも不用意に近づけ過ぎると、容量性カップリングが無視できないほど増大する可能性がある。また、例えば、AL配線パターンの変更によってフォト・ダイオードの開口率が低減してしまう可能性もある。マスクパターン（画素の構成のレイアウト）の変更は、このような種々の副作用（本来の目的以外の意図しない作用）が生じないように行うのが望ましい。その意味では、AL配線パターンの変更が最も容易である。上述した各例の場合、画素開口に影響を与えないようなレイアウト変更を容易に行うことができる。
【００６２】
なお、画素開口を意図的に変更することにより、その画素の撮像特性を制御するようにしてもよい。例えば、図１３の例の場合、各画素に、例えば遮光膜やAL配線等により、フォトダイオードへの入射光を制限する遮光層１８１−１および遮光層１８１−２が形成されている。遮光層１８１−１のフォトダイオードに重畳する部分には開口部１８２−１が設けられている。同様に、遮光層１８１−２のフォトダイオードに重畳する部分には開口部１８２−２が設けられている。一般的な遮光層の場合、各画素の開口部の大きさは互いに同一である。
【００６３】
図１４に示される例のように、遮光層１８１−２の開口部１８２−１のサイズを、開口部１８２−２のような他の画素の開口部に比べて意図的に縮小する。このように、元々変換効率が高かった図１４の左マスクの画素の開口部１８２−１を狭くすることにより、この画素の変換効率を低減させることができる。つまり、撮像特性の局所的かつ定常的な不均一性が抑制される。
【００６４】
もちろん、この場合も、配線層の場合と同様に、遮光層１８１−２の開口部１８２−１のサイズを、開口部１８２−２のような他の画素の開口部に比べて意図的に拡大し、元々変換効率が低かった図１４の左マスクの画素の開口部１８２−１を広くすることにより、この画素の変換効率を増大させることもできる。
【００６５】
以上においては、マスクの繋ぎ目近傍における撮像特性の局所的かつ定常的な不均一性について説明したが、撮像特性の不均一性の原因は、これに限らない。したがって、撮像特性の局所的かつ定常的な不均一性は、CMOSセンサ内の画素群の任意の位置において発生する可能性がある。つまり、本技術を適用するCMOSセンサは、上述したようなつなぎ露光タイプでなくてもよい。
【００６６】
例えば、図１５Ａに示されるCMOSセンサ４００は、マスクの繋ぎ目は無いが、所定の縦方向の画素列（縦筋発生列４０１）において縦筋が発生する。CMOSセンサ４００は、この縦筋発生列４０１の画素の構成のレイアウトのみが変更されており、撮像特性の局所的かつ定常的な不均一性が抑制されている。このように、マスクの繋ぎ目でない縦方向の画素列についても本技術を適用することができる。
【００６７】
また例えば、図１５Ｂに示されるCMOSセンサ４１０は、マスクの繋ぎ目は無いが、所定の横方向の画素行（横筋発生行４１１）において横筋が発生する。CMOSセンサ４１０は、この横筋発生行４１１の画素の構成のレイアウトのみが変更されており、撮像特性の局所的かつ定常的な不均一性が抑制されている。このように、マスクの繋ぎ目でない横方向の画素行についても本技術を適用することができる。
【００６８】
さらに、例えば、図１５Ｃに示されるCMOSセンサ４２０は、マスクの繋ぎ目は無いが、所定の部分の画素群（点欠陥・塊欠陥発生場所４２１）において異常が発生する。CMOSセンサ４２０は、この点欠陥・塊欠陥発生場所４２１の画素の構成のレイアウトのみが変更されており、撮像特性の局所的かつ定常的な不均一性が抑制されている。このように、マスクの繋ぎ目でない画素群（点や塊）についても本技術を適用することができる。
【００６９】
もちろん、画素の構成のレイアウトの変更箇所は、１か所（１領域）に限らず、複数であってもよい。
【００７０】
＜２．第２の実施の形態＞
［撮像装置］
以上に説明したCMOSセンサは、他の装置の一部として構成されるようにしてもよい。例えば、撮像装置に内蔵されるCMOSセンサとしてもよい。
【００７１】
図１６は、本技術を適用した撮像装置の主な構成例を示すブロック図である。
【００７２】
図１６に示されるように、撮像装置５００は、レンズ部５１１、CMOSセンサ５１２、A/D（Analog to Digital）変換器５１３、操作部５１４、制御部５１５、画像処理部５１６、表示部５１７、コーデック処理部５１８、および記録部５１９を有する。
【００７３】
レンズ部５１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ５１２に供給する。
【００７４】
CMOSセンサ５１２は、上述で説明した構造を有する固体撮像素子であり、入射される光（入射光）を受光し、これを光電変換して光の強度に応じた電圧信号（アナログ信号）にしてA/D変換器５１３に供給する。つまり、このCMOSセンサ５１２として、上述したCMOSセンサ１００、CMOSセンサ４００、CMOSセンサ４１０、若しくはCMOSセンサ４２０を適用することができる。すなわち、CMOSセンサ５１２に本技術を適用することができる。
【００７５】
A/D変換器５１３は、CMOSセンサ５１２から、所定のタイミングで供給された画素毎の電圧信号を、デジタルの画像信号（以下、適宜、画素信号ともいう）に変換し、所定のタイミングで順次、画像処理部５１６に供給する。
【００７６】
操作部５１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部５１５に供給する。
【００７７】
制御部５１５は、操作部５１４により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部５１１、CMOSセンサ５１２、A/D変換器５１３、画像処理部５１６、表示部５１７、コーデック処理部５１８、および記録部５１９を制御する。
【００７８】
画像処理部５１６は、A/D変換器５１３から供給された画像信号に対して、例えば、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施し、表示部５１７およびコーデック処理部５１８に供給する。
【００７９】
表示部５１７は、例えば、液晶ディスプレイ等として構成され、画像処理部５１６からの画像信号に基づいて、被写体の画像を表示する。
【００８０】
コーデック処理部５１８は、画像処理部５１６からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部５１９に供給する。
【００８１】
記録部５１９は、コーデック処理部５１８からの画像データを記録する。記録部５１９に記録された画像データは、必要に応じて画像処理部５１６に読み出されることで、表示部５１７に供給され、対応する画像が表示される。
【００８２】
なお、本技術を適用した固体撮像素子を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。
【００８３】
また、以上において、１つの装置（または処理部）として説明した構成が、複数の装置（または処理部）として構成されるようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成が、まとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成が付加されるようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部が他の装置（または他の処理部）の構成に含まれるようにしてもよい。つまり、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００８４】
なお、本技術は以下のような構成も取ることができる。
（１）  一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる少なくとも１つの画素を備える
撮像素子。
（２）  前記一部の画素は、撮像特性が定常的に前記その他の画素と異なる画素であり、
前記一部の画素の構成と前記その他の画素の構成とのレイアウトの差は、前記一部の画素における前記撮像特性の不均一性を抑制するものである
前記（１）に記載の撮像素子。
（３）  前記一部の画素は、マスクの繋ぎ箇所近傍の画素である
前記（１）または（２）に記載の撮像素子。
（４）  前記一部の画素は、AL配線の形状が前記その他の画素と異なる
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）  前記一部の画素は、AL配線が前記その他の画素より太くされている
前記（４）に記載の撮像素子。
（６）  前記一部の画素は、AL配線が前記その他の画素より細くされている
前記（４）に記載の撮像素子。
（７）  前記AL配線は、フローティングディフュージョン部の配線である
前記（４）乃至（６）のいずれかに記載の撮像素子。
（８）  前記一部の画素は、AL配線の位置が前記その他の画素と異なる
前記（１）乃至（７）のいずれかに記載の撮像素子。
（９）  前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より狭くされている
前記（８）に記載の撮像素子。
（１０）  前記一部の画素は、互いに隣接するAL配線同士の間隔が他の画素より広くされている
前記（８）に記載の撮像素子。
（１１）  前記AL配線は、フローティングディフュージョン部の配線とグランドの配線である
前記（８）乃至（１０）のいずれかに記載の撮像素子。
（１２）  前記一部の画素は、読み出しゲートサイズが前記その他の画素と異なる
前記（１）乃至（１１）のいずれかに記載の撮像素子。
（１３）  前記一部の画素は、前記読み出しゲートサイズが他の画素より太くされている
前記（１２）に記載の撮像素子。
（１４）  前記一部の画素は、前記読み出しゲートサイズが他の画素より細くされている
前記（１２）に記載の撮像素子。
（１５）  前記一部の画素は、フローティングディフュージョン部形成インプラントパターンが前記その他の画素と異なる
前記（１）乃至（１４）のいずれかに記載の撮像素子。
（１６）  前記一部の画素は、開口部のサイズが前記その他の画素と異なる
前記（１）乃至（１５）のいずれかに記載の撮像素子。
（１７）  前記一部の画素は、前記開口部のサイズが他の画素より狭くされている
前記（１６）に記載の撮像素子。
（１８）  前記一部の画素は、前記開口部のサイズが他の画素より広くされている
前記（１６）に記載の撮像素子。
（１９）  一部の画素の構成のレイアウトがその他の画素の構成のレイアウトと異なる撮像素子を有する
撮像装置。
【符号の説明】
【００８５】
１００  CMOSセンサ，  １２１−１および１２１−２  信号線，  １２２−１および１２２−２  FD配線，  １２３−１および１２３−２  GND配線，  １２４−１および１２４−２  VDD，  １６１−１および１６１−２  配線，  １７１−１，１７１−２，１７２−１，１７２−２  読み出しゲート，  １８１−１および１８１−２  遮光層，  １８２−１および１８２−２  開口部，  ４００  CMOSセンサ，  ４０１  縦筋発生列，  ４１０  CMOSセンサ，  ４１１  横筋発生行，  ４２０  CMOSセンサ，  ４２１  点欠陥・塊欠陥発生場所，  ５００  撮像装置，  ５１２  CMOSセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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