(57)【要約】【課題】簡易な構成でテストを行うことが可能なメモリ装置及びメモリ装置のテスト方法を提供する。【解決手段】メモリデバイス１００は、メモリセルアレイ１１０に配置された複数のワード線２１を選択するメインデコーダ１２と、複数のワード線２１に接続されるとともに、直列に接続された複数のデコーダラッチ１と、を備え、複数のデコーダラッチ１は、複数のワード線２１のうち当該デコーダラッチ１に接続されたワード線２１の第１の信号レベル、もしくは、前段のデコーダラッチ１が出力する第２の信号レベルのいずれかをラッチするＦ／Ｆ１０１と、入力されるクロック信号の遅延信号をフリップフロップのクロック端子に供給する第１のディレイ部１０５と、を備えるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイに配置された複数のワード線のいずれかを、入力されるアドレス信号に応じて選択するデコーダと、
前記デコーダの動作をテストするため、前記複数のワード線のそれぞれに接続されるとともに、前記複数のワード線が並ぶ順に直列に接続された複数のデコーダラッチと、を備え、
前記複数のデコーダラッチのそれぞれは、
前記複数のワード線のうち当該デコーダラッチに接続されたワード線の第１の信号レベル、もしくは、当該デコーダラッチに接続された前段の前記デコーダラッチが出力する第２の信号レベルのいずれかをラッチするフリップフロップと、
入力されるクロック信号の遅延信号を前記フリップフロップのクロック端子に供給する第１の遅延回路と、を備える、
メモリ装置。
【請求項２】
前記第１の遅延回路の遅延時間は、前記ワード線の基準セットアップ時間であり、
前記フリップフロップが前記第１の信号レベルをラッチできたか否かにより当該メモリ装置の良品／不良品が判定される、
請求項１に記載のメモリ装置。
【請求項３】
前記複数のデコーダラッチのそれぞれは、
前記第１の信号レベルと前記第２の信号レベルとがハイレベルの場合に、前記フリップフロップをリセットするリセット信号を生成するリセット信号生成回路と、
前記生成されたリセット信号の遅延信号を前記フリップフロップのリセット端子に供給する第２の遅延回路を有する、
請求項１または２に記載のメモリ装置。
【請求項４】
前記第１の遅延回路の遅延時間は、前記第２の遅延回路の遅延時間よりも短い、
請求項３に記載のメモリ装置。
【請求項５】
メモリセルアレイに配置された複数のワード線のいずれかを、入力されるアドレス信号に応じて選択するデコーダを備えたメモリ装置のテスト方法であって、
複数のデコーダラッチを、前記複数のワード線のそれぞれに接続するとともに、前記複数のワード線が並ぶ順に直列に接続し、
前記複数のデコーダラッチのそれぞれは、前記複数のワード線のうち当該デコーダラッチに接続されたワード線の第１の信号レベル、もしくは、当該デコーダラッチに接続された前段の前記デコーダラッチが出力する第２の信号レベルのいずれかを、入力されるクロック信号を遅延させたタイミングでラッチし、
前記複数のデコーダラッチのうち最終段のデコーダラッチがラッチし出力する信号に応じて当該メモリ装置の良品／不良品を判定する、
メモリ装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置及びメモリ装置のテスト方法に関し、特に、アドレス信号に応じてワード線を選択するデコーダを有するメモリ装置及びメモリ装置のテスト方法に関する。
【背景技術】
【０００２】
近年、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などのメモリ装置の高集積化及び大規模化が進んでいる。このため、メモリ装置の良品／不良品を判定するためのテスト方法が複雑化してきている。
【０００３】
例えば、メモリ装置のテストでは、入力されるアドレスに応じてデコーダが正常にメモリセルを選択するか否かにより良品／不良品が判定されている。
【０００４】
メモリ装置をテストする従来技術として、例えば特許文献１や特許文献２が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６７７４１号公報
【特許文献２】特開２００３−１４９３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、１つのアドレスを入力した場合に複数のデコーダが同時に複数のメモリセルを選択する多重選択のテストを行っている。
【０００７】
従来、この多重選択を検出するためには、デコーダの規模が大きくなるに連れてテスト回路が複雑化しその構成も大きくなるという問題があった。
【０００８】
一実施の形態は、特許文献１とは別の手法により、多重選択などのテストを簡易な構成で実現可能とする。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、メモリ装置は、メモリセルアレイに配置された複数のワード線のいずれかを、入力されるアドレス信号に応じて選択するデコーダと、前記デコーダの動作をテストするため、前記複数のワード線のそれぞれに接続されるとともに、前記複数のワード線が並ぶ順に直列に接続された複数のデコーダラッチと、を備え、前記複数のデコーダラッチのそれぞれは、前記複数のワード線のうち当該デコーダラッチに接続されたワード線の第１の信号レベル、もしくは、当該デコーダラッチに接続された前段の前記デコーダラッチが出力する第２の信号レベルのいずれかをラッチするフリップフロップと、入力されるクロック信号の遅延信号を前記フリップフロップのクロック端子に供給する第１の遅延回路と、を備えるものである。
【００１０】
一実施の形態によれば、メモリ装置のテスト方法は、メモリセルアレイに配置された複数のワード線のいずれかを、入力されるアドレス信号に応じて選択するデコーダを備えたメモリ装置のテスト方法であって、複数のデコーダラッチを、前記複数のワード線のそれぞれに接続するとともに、前記複数のワード線が並ぶ順に直列に接続し、前記複数のデコーダラッチのそれぞれは、前記複数のワード線のうち当該デコーダラッチに接続されたワード線の第１の信号レベル、もしくは、当該デコーダラッチに接続された前段の前記デコーダラッチが出力する第２の信号レベルのいずれかを、入力されるクロック信号を遅延させたタイミングでラッチし、前記複数のデコーダラッチのうち最終段のデコーダラッチがラッチし出力する信号に応じて当該メモリ装置の良品／不良品を判定するものである。
【発明の効果】
【００１１】
前記一実施の形態によれば、簡易な構成でテストを行うことが可能なメモリ装置及びメモリ装置のテスト方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るメモリ装置の構成を示す構成図である。
【図２】実施の形態１に係るデコーダラッチの構成を示す構成図である。
【図３】実施の形態１に係るデコーダラッチの動作を示すタイミングチャートである。
【図４】実施の形態１に係るデコーダラッチの動作を示すタイミングチャートである。
【図５】実施の形態１に係るデコーダラッチの動作を示すタイミングチャートである。
【図６】実施の形態１に係るデコーダラッチの動作を示すタイミングチャートである。
【図７】実施の形態１に係るデコーダラッチの動作を示すタイミングチャートである。
【図８】実施の形態１に係るデコーダラッチの動作を示すタイミングチャートである。
【図９】実施の形態１に係るメモリ装置のテスト方法を示すフローチャートである。
【図１０】実施の形態２に係るメモリ装置の構成を示す構成図である。
【図１１】実施の形態２に係るデコーダラッチの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。図１は、実施の形態１に係るメモリデバイス１００の構成を示している。
【００１４】
メモリデバイス１００は、フラッシュメモリ、ＲＯＭ等の不揮発性メモリ、ＳＲＡＭ，ＤＲＡＭ等の揮発性メモリなどの半導体メモリ装置である。
【００１５】
図１に示すように、メモリデバイス１００は、メモリセルアレイ１１０、デコーダ部１２０、カラムセレクタ部１３０、センスアンプ部１４０、デコーダラッチ部１５０を備えている。
【００１６】
メモリセルアレイ１１０は、行方向（Ｘ方向）に延在する複数のワード線２１と列方向（Ｙ方向）に延在する複数のビット線２２とを有し、複数のワード線２１と複数のビット線２２とが交差する位置に、複数のメモリセル１０がアレイ状に配列されている。また、複数のメモリセル１０からソース線２３が行方向もしくは列方向に引き出されている。ここでは、ワード線２１を２＾（ｋ＋ｌ＋ｍ）本、ビット線２２をｐ×２＾ｎ本とする。なお、"＾"はべき乗を示している。
【００１７】
メモリセル１０は、１ビットのデータを記憶する記憶素子であり、ゲート、ドレイン及びソースの各端子を有している。メモリセル１０は、ゲートがワード線２１に、ドレインがビット線２２に、ソースがソース線２３にそれぞれ接続される。
【００１８】
デコーダ部１２０は、外部の制御回路から入力されるアドレス信号（Ｘアドレス信号）をデコードし、アドレス信号に対応するワード線２１を選択駆動する。ここでは、（ｋ＋ｌ＋ｍ）本のアドレス信号が入力され、２＾（ｋ＋ｌ＋ｍ）本のワード線２１のいずれかを選択する。デコーダ部１２０は、プリデコーダ部１２１及びメインデコーダ部１２２を有している。
【００１９】
プリデコーダ部１２１は、複数のプリデコーダ１１を有し、ここではプリデコーダ１１Ａ〜１１Ｃ（いずれかをプリデコーダ１１と称する）を有している。
【００２０】
プリデコーダ１１Ａは、ｋ本のアドレス信号が入力され、２＾ｋ本の信号線Ａ０〜Ａ（２＾ｋ−１）のうち１つを選択し、メインデコーダ部１２２へ出力する。プリデコーダ１１Ｂは、ｌ本のアドレス信号が入力され、２
本の信号線Ｂ０〜Ｂ（２
−１）のうち１つを選択し、メインデコーダ部１２２へ出力する。プリデコーダ１１Ｃは、ｍ本のアドレス信号が入力され、２＾ｍ本の信号線Ｃ０〜Ｃ（２＾ｍ−１）のうち１つを選択し、メインデコーダ部１２２へ出力する。
【００２１】
メインデコーダ部１２２は、複数のメインデコーダ１２を有し、ここではワード線２１に対応して２＾（ｋ＋ｌ＋ｍ）個のメインデコーダ１２を有している。図では、４つのメインデコーダ１２Ａ〜１２Ｄ（いずれかをメインデコーダ１２と称する）のみを図示している。
【００２２】
メインデコーダ１２は、直列接続されたＮＡＮＤ回路１２２ａとインバータ回路１２２ｂから構成されている。ＮＡＮＤ回路１２２ａには、３つの信号Ａ〜Ｃが入力され、この３入力のＮＡＮＤ論理を反転した信号がインバータ回路１２２ｂから出力される。すなわち、メインデコーダ１２は、３つの入力信号Ａ〜ＣのＡＮＤ論理によりワード線２１を選択する。
【００２３】
メインデコーダ１２には、プリデコーダ１１Ａ、１１Ｂ、１１Ｃから出力される信号線Ａ０〜Ａ（２＾ｋ−１）、信号線Ｂ０〜Ｂ（２
−１）、信号線Ｃ０〜Ｃ（２＾ｍ−１）のうちそれぞれ１本が入力され、３入力のいずれもが"Ｈ"となる１つのメインデコーダ１２により、１本のワード線２１が選択される。
【００２４】
カラムセレクタ部１３０は、外部の制御回路から入力されるアドレス信号（Ｙアドレス信号）をデコードし、アドレス信号に対応するビット線２２を選択しセンスアンプ部１４０に出力する。ここでは、カラムセレクタ部１３０には、ｐ×２＾ｎ本のビット線２２がそれぞれ接続され、ｎ本のアドレス信号に応じてｐビットのビット線２２が選択される。
【００２５】
センスアンプ部１４０は、カラムセレクタ部１３０の出力に接続され、カラムセレクタ部１３０が選択したｐビットのビット線２２の信号が入力される。センスアンプ部１４０は、選択されたビット線２２に接続されたメモリセル１０の記憶状態に応じて、それぞれの信号が"Ｌ"／"Ｈ"に変換されｐビットのメモリデータ出力となる。
【００２６】
デコーダラッチ部１５０は、メモリデバイス１００の良品／不良品をテストするためのテスト回路であり、特に、デコーダ部１２０（メインデコーダ１２）の選択動作をテストするデコーダテスト回路である。
【００２７】
デコーダラッチ部１５０は、テスト時に、メインデコーダ１２が出力するワード線２１の信号レベルをラッチする。デコーダラッチ部１５０は、複数のデコーダラッチ１を有し、ここではワード線２１及びメインデコーダ１２に対応して２＾（ｋ＋ｌ＋ｍ）個のデコーダラッチ１を有している。
【００２８】
デコーダラッチ１は、４つの入力と１つの出力を持つラッチ回路である。デコーダラッチ１は、データセット（データセット信号）、ラッチＩＮ（ラッチ入力信号）、ＣＬＫ（クロック信号）、ＲＥＳＥＴ（リセット信号）の各信号が入力され、ラッチＯＵＴ（ラッチ出力信号）を出力する。
【００２９】
複数のデコーダラッチ部１５０は、複数のワード線２１のそれぞれに接続されている。データセットは、メインデコーダ１２から出力されるワード線２１の選択信号である。
【００３０】
各デコーダラッチ１のクロック入力（クロック端子）は並列接続されており、１つのＣＬＫが全てのデコーダラッチ１に入力される。同様に各デコーダラッチ１のリセット入力（リセット端子）は並列接続されており、１つのＲＥＳＥＴが全てのデコーダラッチ１に入力される。
【００３１】
複数のデコーダラッチ１は、全て直列に数珠繋ぎに接続されている。すなわち、各デコーダラッチ１のラッチＩＮは、前段のデコーダラッチ１のラッチＯＵＴに接続されている。０番目のデコーダラッチ１ＡのラッチＩＮには常に"Ｌ"が入力されており、１番目のデコーダラッチ１ＢのラッチＩＮには０番目のデコーダラッチ１ＡのラッチＯＵＴが入力され、順次直列接続されて、最終段のデコーダラッチ１のラッチＯＵＴが外部へ出力される。後述するように、この最終段のデコーダラッチ１のラッチＯＵＴにより良品／不良品が判定される。
【００３２】
図２は、実施の形態１に係るデコーダラッチ１の構成を示している。
【００３３】
図２に示すように、デコーダラッチ１は、データセットを入力するデータセット端子Ｔ１、ラッチＩＮを入力するラッチ入力端子Ｔ２、ＣＬＫを入力するクロック端子Ｔ３、ＲＥＳＥＴを入力するリセット端子Ｔ４、ラッチＯＵＴを出力するラッチ出力端子Ｔ５を備えている。
【００３４】
また、デコーダラッチ１は、Ｆ／Ｆ（フリップフロップ）１０１、ＯＲ論理部１０２、ＡＮＤ論理部１０３、ＯＲ論理部１０４、第１のディレイ部１０５、第２のディレイ部１０６を備えている。
【００３５】
ＯＲ論理部１０２は、直列接続されたＮＯＲ回路１０２ａとインバータ回路１０２ｂから構成されている。ＮＯＲ回路１０２ａは、２つの入力端子にラッチ入力端子Ｔ２とデータセット端子Ｔ１とが接続されている。ラッチ入力端子Ｔ２を介したラッチＩＮとデータセット端子Ｔ１を介したデータセットのＮＯＲ論理がＮＯＲ回路１０２ａから出力され、このＮＯＲ論理を反転した信号がインバータ回路１０２ｂから出力される。すなわち、ＯＲ論理部１０２は、ラッチＩＮとデータセットのＯＲ論理の信号を出力する。
【００３６】
ＡＮＤ論理部１０３は、直列接続されたＮＡＮＤ回路１０３ａとインバータ回路１０３ｂから構成されている。ＮＡＮＤ回路１０３ａは、２つの入力端子にラッチ入力端子Ｔ２とデータセット端子Ｔ１とが接続されている。ラッチ入力端子Ｔ２を介したラッチＩＮとデータセット端子Ｔ１を介したデータセットのＮＡＮＤ論理がＮＡＮＤ回路１０３ａから出力され、このＮＡＮＤ論理を反転した信号がインバータ回路１０３ｂから出力される。すなわち、ＡＮＤ論理部１０３は、ラッチＩＮとデータセットのＡＮＤ論理の信号を出力する。
【００３７】
第１のディレイ部１０５は、直列接続された複数のインバータ回路１０５ａから構成されている。１段目のインバータ回路１０５ａの入力端子にクロック端子Ｔ３が接続されている。クロック端子Ｔ３を介したＣＬＫを複数のインバータ回路１０５ａにより遅延させ、この遅延信号が最終段のインバータ回路１０５ａの出力端子から出力される。例えば、第１のディレイ部１０５の遅延時間は、インバータ回路１０５ａの個数（段数）により設定することができる。
【００３８】
第２のディレイ部１０６は、直列接続された複数のインバータ回路１０６ａから構成されている。１段目のインバータ回路１０６ａの入力端子にＡＮＤ論理部１０３の出力端子（インバータ回路１０３ｂの出力端子）が接続されている。ＡＮＤ論理部１０３の出力信号を複数のインバータ回路１０６ａにより遅延させ、この遅延信号が最終段のインバータ回路１０６ａの出力端子から出力される。例えば、第２のディレイ部１０６の遅延時間は、インバータ回路１０６ａの個数（段数）により設定することができる。
【００３９】
ＯＲ論理部１０４は、直列接続されたＮＯＲ回路１０４ａとインバータ回路１０４ｂから構成されている。ＮＯＲ回路１０４ａは、２つの入力端子にリセット端子Ｔ４と第２のディレイ部１０６（最終段のインバータ回路１０６ａの出力端子）とが接続されている。リセット端子Ｔ４を介したＲＥＳＥＴと第２のディレイ部１０６の出力信号とのＮＯＲ論理がＮＯＲ回路１０４ａから出力され、このＮＯＲ論理を反転した信号がインバータ回路１０４ｂから出力される。すなわち、ＯＲ論理部１０４は、ラッチＩＮ及びデータセットのＡＮＤ論理の遅延信号と、ＲＥＳＥＴとのＯＲ論理の信号を出力する。
【００４０】
Ｆ／Ｆ１０１は、３入力、１出力のフリップフロップである。Ｆ／Ｆ１０１は、データＩＮ（データ入力信号）が入力端子に入力され、ＣＬＫＩＮ（クロック入力信号）がクロック端子に入力され、ＣＬＫＩＮのタイミングでデータＩＮをラッチし、ラッチしたデータを出力端子からデータＯＵＴ（データ出力信号）として出力する。さらに、Ｆ／Ｆ１０１は、リセットＩＮ（リセット入力信号）がリセット端子に入力されると、ラッチしているデータをリセットする。
【００４１】
Ｆ／Ｆ１０１は、入力端子にＯＲ論理部１０２の出力端子（インバータ回路１０２ｂの出力端子）が接続され、クロック端子に第１のディレイ部１０５の出力端子（最終段のインバータ回路１０５ａの出力端子）が接続され、リセット端子にＯＲ論理部１０４の出力端子（インバータ回路１０４ｂの出力端子）が接続され、出力端子にラッチ出力端子Ｔ５が接続されている。
【００４２】
すなわち、Ｆ／Ｆ１０１は、ＯＲ論理部１０２からラッチＩＮとデータセットのＯＲ論理がデータＩＮとして入力され、第１のディレイ部１０５からＣＬＫの遅延信号がＣＬＫＩＮとして入力され、ＯＲ論理部１０４からラッチＩＮ及びデータセットのＡＮＤ論理の遅延信号とＲＥＳＥＴとのＯＲ論理がリセットＩＮとして入力される。
【００４３】
したがって、Ｆ／Ｆ１０１は、ラッチＩＮとデータセットのＯＲ論理（ラッチＩＮの"Ｈ"もしくはデータセットの"Ｈ"のいずれか）を、ＣＬＫを遅延したタイミングでラッチし、ラッチしたデータであるデータＯＵＴを、ラッチ出力端子Ｔ５を介してラッチＯＵＴとして出力する。さらに、Ｆ／Ｆ１０１は、ラッチＩＮ及びデータセットのＡＮＤ論理の遅延とＲＥＳＥＴとのＯＲ論理（ラッチＩＮ及びデータセットが"Ｈ"の遅延、もしくは、ＲＥＳＥＴの"Ｈ"のいずれか）により、ラッチしているデータをリセットする。
【００４４】
第１のディレイ部１０５のディレイ値（遅延時間）により、Ｆ／Ｆ１０１がラッチＩＮまたはデータセットをラッチするタイミングが決定する。データセットの立ち上がりはワード線２１の時定数による影響を受けるため、第１のディレイ部１０５のディレイ値は、データセットに接続されるワード線２１の時定数以上にすることが望ましい。
【００４５】
また、第２のディレイ部１０６のディレイ値により、Ｆ／Ｆ１０１がラッチＩＮ及びデータセットによりリセットするタイミングが決定する。ラッチＩＮもしくはデータセットがラッチされた後（セットされた後）のタイミングでリセットするため、ディレイ値を、第１のディレイ部１０５＜第２のディレイ部１０６の関係に設定する。
【００４６】
次に、図３〜図６を用いて、実施の形態１に係るデコーダラッチ１の動作について説明する。
【００４７】
図３のタイミングチャートは、データセット＝"Ｌ"、ラッチＩＮ＝"Ｌ"の場合における、デコーダラッチ１の入出力動作を示している。
【００４８】
デコーダラッチ１では、ＣＬＫ（＝"Ｈ"）が入力されると、第１のディレイ部１０５により遅れたＣＬＫＩＮが生成されＦ／Ｆ１０１に入力される（図３（ａ））。
【００４９】
図３では、データセット＝"Ｌ"かつラッチＩＮ＝"Ｌ"のため、ＯＲ論理部１０２によるデータセットとラッチＩＮのＯＲ論理により、データＩＮ="Ｌ"となる（図３（ｂ））。そうすると、Ｆ／Ｆ１０１では、ＣＬＫＩＮの立ち上りタイミングにより、データＩＮ＝"Ｌ"がラッチされ、ラッチＯＵＴは"Ｌ"となる（図３（ｃ））。なお、ここではラッチＯＵＴは"Ｌ"のまま変化しない。
【００５０】
また、ＲＥＳＥＴ（＝"Ｈ"）が入力されると、ＯＲ論理部１０４によりＲＥＳＥＴと同じリセットＩＮが生成される（図３（ｄ））。そうすると、Ｆ／Ｆ１０１は、リセットＩＮの立ち上りタイミングでリセットされて、ラッチＯＵＴ＝"Ｌ"となる（図３（ｅ））。なお、ここではラッチＯＵＴは"Ｌ"のまま変化しない。
【００５１】
したがって、デコーダラッチ１は、データセット＝"Ｌ"、ラッチＩＮ＝"Ｌ"の場合、ＣＬＫから第１のディレイ部１０５の遅延分遅れて、ラッチＯＵＴを"Ｌ"にリセットする。
【００５２】
図４のタイミングチャートは、データセット＝"Ｌ"、ラッチＩＮ＝"Ｈ"の場合における、デコーダラッチ１の入出力動作を示している。
【００５３】
デコーダラッチ１では、ＣＬＫ（＝"Ｈ"）が入力されると、第１のディレイ部１０５により遅れたＣＬＫＩＮが生成されＦ／Ｆ１０１に入力される（図４（ａ））。
【００５４】
図４では、データセット＝"Ｌ"かつラッチＩＮ＝"Ｈ"のため、ＯＲ論理部１０２によるデータセットとラッチＩＮのＯＲ論理により、データＩＮ="Ｈ"となる（図４（ｂ））。そうすると、Ｆ／Ｆ１０１では、ＣＬＫＩＮの立ち上りタイミングにより、データＩＮ＝"Ｈ"がラッチされ、ラッチＯＵＴは"Ｈ"となる（図４（ｃ））。すなわち、ラッチＯＵＴがセットされる。
【００５５】
また、ＲＥＳＥＴ（＝"Ｈ"）が入力されると、ＯＲ論理部１０４によりＲＥＳＥＴと同じリセットＩＮが生成される（図４（ｄ））。そうすると、Ｆ／Ｆ１０１は、リセットＩＮの立ち上りタイミングでリセットされて、ラッチＯＵＴ＝"Ｌ"となる（図４（ｅ））。すなわち、ラッチＯＵＴがリセットされる。
【００５６】
したがって、デコーダラッチ１は、データセット＝"Ｌ"、ラッチＩＮ＝"Ｈ"の場合、ＣＬＫから第１のディレイ部１０５の遅延分遅れて、ラッチＯＵＴを"Ｈ"にセットする。
【００５７】
図５のタイミングチャートは、データセット＝"Ｈ"、ラッチＩＮ＝"Ｌ"の場合における、デコーダラッチ１の入出力動作を示している。
【００５８】
デコーダラッチ１では、ＣＬＫ（＝"Ｈ"）が入力されると、第１のディレイ部１０５により遅れたＣＬＫＩＮが生成されＦ／Ｆ１０１に入力される（図５（ａ））。
【００５９】
図５では、データセット＝"Ｈ"かつラッチＩＮ＝"Ｌ"のため、ＯＲ論理部１０２によるデータセットとラッチＩＮのＯＲ論理により、データＩＮ="Ｈ"となる（図５（ｃ））。そうすると、Ｆ／Ｆ１０１では、ＣＬＫＩＮの立ち上りタイミングにより、データＩＮ＝"Ｈ"がラッチされ、ラッチＯＵＴは"Ｈ"となる（図５（ｃ））。すなわち、ラッチＯＵＴがセットされる。
【００６０】
また、ＲＥＳＥＴ（＝"Ｈ"）が入力されると、ＯＲ論理部１０４によりＲＥＳＥＴと同じリセットＩＮが生成される（図５（ｄ））。そうすると、Ｆ／Ｆ１０１は、リセットＩＮの立ち上りタイミングでリセットされて、ラッチＯＵＴ＝"Ｌ"となる（図５（ｅ））。すなわち、ラッチＯＵＴがリセットされる。
【００６１】
したがって、デコーダラッチ１は、データセット＝"Ｈ"、ラッチＩＮ＝"Ｌ"の場合、ＣＬＫから第１のディレイ部１０５の遅延分遅れて、ラッチＯＵＴを"Ｈ"にセットする。
【００６２】
図６のタイミングチャートは、データセット＝"Ｈ"、ラッチＩＮ＝"Ｈ"の場合における、デコーダラッチ１の入出力動作を示している。
【００６３】
デコーダラッチ１では、ＣＬＫ（＝"Ｈ"）が入力されると、第１のディレイ部１０５により遅れたＣＬＫＩＮが生成されＦ／Ｆ１０１に入力される（図６（ａ））。
【００６４】
図６では、データセット＝"Ｈ"かつラッチＩＮ＝"Ｈ"のため、ＯＲ論理部１０２によるデータセットとラッチＩＮのＯＲ論理により、データＩＮ="Ｈ"となる（図６（ｂ））。そうすると、Ｆ／Ｆ１０１では、ＣＬＫＩＮの立ち上りタイミングにより、データＩＮ＝"Ｈ"がラッチされ、ラッチＯＵＴは"Ｈ"となる（図６（ｃ））。すなわち、ラッチＯＵＴがセットされる。
【００６５】
さらに、データセット＝"Ｈ"かつラッチＩＮ＝"Ｈ"のため、ＡＮＤ論理部１０３によるデータセットとラッチＩＮのＡＮＤ論理が"Ｈ"となり、第２のディレイ部１０６により遅れたタイミングでＯＲ論理部１０４によりリセットＩＮが生成される（図６（ｄ））。そうすると、Ｆ／Ｆ１０１は、リセットＩＮの立ち上りタイミングでリセットされて、ラッチＯＵＴ＝"Ｌ"となる（図６（ｅ））。すなわち、ラッチＯＵＴがリセットされる。
【００６６】
したがって、デコーダラッチ１は、データセット＝"Ｈ"、ラッチＩＮ＝"Ｈ"の場合、ＣＬＫから第１のディレイ部１０５の遅延分遅れて、ラッチＯＵＴを"Ｈ"にセットする。さらに、デコーダラッチ１は、データセット及びラッチＩＮから第２のディレイ部１０６の遅延分遅れて、ラッチＯＵＴを"Ｌ"にリセットする。
【００６７】
次に、図７〜図８を用いて、実施の形態１に係る複数のデコーダラッチ１のテスト動作について説明する。
【００６８】
図７のタイミングチャートは、正常動作時（良品の場合）における、複数のデコーダラッチ１の入出力動作を示している。図７は、デコーダに入力するアドレス信号をインクリメントし、メインデコーダ１２Ａ〜１２Ｄを順次選択した場合のデコーダラッチ１Ａ〜１Ｄの動作を示している。図７において、メインデコーダ１２Ａ〜１２Ｄの各信号は、デコーダラッチ１Ａ〜１Ｄに入力されるデータセットであり、ラッチＯＵＴＡ〜Ｄの各信号は、デコーダラッチ１Ａ〜１Ｄの出力である。
【００６９】
まず、ｔ０のタイミングでＲＥＳＥＴ（＝"Ｈ"）が入力されると、デコーダラッチ１Ａ〜１Ｄがリセットされるため、ラッチＯＵＴＡ〜Ｄが全て"Ｌ"となる（図７（ａ））。
【００７０】
次いで、ｔ１のタイミングで、メインデコーダ１２Ａを選択するためのアドレス信号が入力されると、メインデコーダ１２Ａの出力が"Ｈ"となり、デコーダラッチ１Ａのデータセットが"Ｈ"となる（メインデコーダのデータセットとなる）。そうすると、デコーダラッチ１Ａは、ｔ０に入力されるＣＬＫから第１のディレイ部１０５の遅延分だけ遅れたタイミングで、メインデコーダ１２Ａの"Ｈ"がラッチされ、ラッチＯＵＴＡが"Ｈ"となる（図７（ｂ））。
【００７１】
次いで、ｔ２のタイミングで、メインデコーダ１２Ｂを選択するためのアドレス信号が入力されると、メインデコーダ１２Ｂの出力が"Ｈ"となり、デコーダラッチ１Ｂのデータセットが"Ｈ"となる。そうすると、デコーダラッチ１Ｂは、ｔ２に入力されるＣＬＫから第１のディレイ部１０５の遅延分だけ遅れたタイミングで、メインデコーダ１２Ｂの"Ｈ"がラッチされ、ラッチＯＵＴＢが"Ｈ"となる（図７（ｃ））。
【００７２】
このｔ２のタイミングでは、ラッチＩＮＢ（ラッチＯＵＴＡ）＝メインデコーダ１２Ｂ＝"Ｈ"のため、リセットＩＮ＝"Ｈ"の要件を満たす。しかし、ｔ２では、アドレス信号によりメインデコーダ１２Ａの選択が終了するため、メインデコーダ１２Ａの出力が"Ｌ"となる。そうすると、次にＣＬＫＩＮ＝"Ｈ"となる頃にはメインデコーダ１２Ａ="Ｌ"となるので、ラッチＩＮＢ（ラッチＯＵＴＡ）="Ｌ"となる（図７（ｄ））。このため、デコーダラッチ１Ｂでは、リセットＩＮ＝"Ｌ"のままとなり、ｔ２において、ラッチＯＵＴＢは"Ｈ"に保持される（図７（ｅ））。
【００７３】
次いで、ｔ３のタイミングでは、ｔ２と同様に、メインデコーダ１２Ｃを選択するためのアドレス信号が入力されると、メインデコーダ１２Ｃの出力が"Ｈ"となり、デコーダラッチ１Ｃでは、ラッチＯＵＴＣが"Ｈ"となる（図７（ｆ））。
【００７４】
このｔ３のタイミングでは、メインデコーダ１２Ｂ="Ｌ"となるので、ラッチＩＮＣ（ラッチＯＵＴＢ）="Ｌ"となる（図７（ｇ））。このため、デコーダラッチ１Ｃでは、リセットＩＮ＝"Ｌ"のままとなり、ｔ３において、ラッチＯＵＴＣは"Ｈ"に保持される（図７（ｈ））。
【００７５】
次いで、ｔ４のタイミングで、ｔ２、ｔ３と同様に、メインデコーダ１２Ｄを選択するためのアドレス信号が入力されると、メインデコーダ１２Ｄの出力が"Ｈ"となり、デコーダラッチ１Ｄでは、ラッチＯＵＴＤが"Ｈ"となる（図７（ｉ））。
【００７６】
このｔ４のタイミングでは、メインデコーダ１２Ｃ="Ｌ"となるので、ラッチＩＮＤ（ラッチＯＵＴＣ）="Ｌ"となる（図７（ｊ））。このため、デコーダラッチ１Ｄでは、リセットＩＮ＝"Ｌ"のままとなり、ｔ４において、ラッチＯＵＴＤは"Ｈ"に保持される（図７（ｋ））。以降のタイミングで上記ｔ１〜ｔ４と同様の動作が繰り返される。
【００７７】
図７のように、正常動作時では、各デコーダラッチ１は、アドレス信号により対応するメインデコーダ１２が選択されたタイミングのみ、ラッチＯＵＴが"Ｈ"となる。このため、最終段のデコーダラッチ１のラッチＯＵＴが、対応する最終段のメインデコーダ１２の選択されたタイミングで"Ｈ"であれば、良品であると判定することができる。
【００７８】
例えば、図７でメインデコーダが１２Ａ〜１２Ｄのみの構成であれば、ラッチＯＵＴＤを参照し、ｔ０〜ｔ４＝で、"ＬＬＬＨ（０００１）"の場合（もしくはｔ４＝Ｈの場合）、良品であると判定される。
【００７９】
図８のタイミングチャートは、ショート不良時（不良品の場合）における、複数のデコーダラッチの入出力動作を示している。図８は、図７と同様に、デコーダに入力するアドレス信号をインクリメントし、メインデコーダ１２Ａ〜１２Ｄを順次選択した場合のデコーダラッチ１Ａ〜１Ｄの動作を示している。また、図８は、メインデコーダ１２Ａと１２Ｂがショートしている場合の例である。
【００８０】
まず、ｔ０のタイミングでＲＥＳＥＴ（＝"Ｈ"）が入力されると、デコーダラッチ１Ａ〜１Ｄがリセットされるため、ラッチＯＵＴＡ〜Ｄが全て"Ｌ"となる（図８（ａ））。
【００８１】
次いで、ｔ１のタイミングで、メインデコーダ１２Ａを選択するためのアドレス信号が入力されると、メインデコーダ１２Ａの出力が"Ｈ"となり、デコーダラッチ１Ａのデータセットが"Ｈ"となる。そうすると、デコーダラッチ１Ａは、ｔ０に入力されるＣＬＫから第１のディレイ部１０５の遅延分だけ遅れたタイミングで、メインデコーダ１２Ａの"Ｈ"がラッチされ、ラッチＯＵＴＡが"Ｈ"となる（図８（ｂ））。
【００８２】
この時、アドレス線やワード線などのショートによりメインデコーダ１２Ｂの出力も同時に"Ｈ"となる。そうすると、デコーダラッチ１Ｂは、ｔ１に入力されるＣＬＫから第１のディレイ部１０５だけ遅れたタイミングで、メインデコーダ１２Ｂの"Ｈ"をラッチするため、ラッチＯＵＴＡが"Ｈ"になると同時にラッチＯＵＴＢも"Ｈ"となる（図８（ｃ））。
【００８３】
但し、デコーダラッチ１Ｂは、ラッチＩＮＢ（ラッチＯＵＴＡ）＝メインデコーダ１２Ｂ＝"Ｈ"のため、ラッチＯＵＴＡ及びメインデコーダ１２Ｂから第２のディレイ部１０６の遅延分だけ遅れたタイミングで、リセットＩＮが生成されるため、ラッチＯＵＴＢは最終的に"Ｌ"になる（図８（ｄ））。
【００８４】
次いで、ｔ２のタイミングで、メインデコーダ１２Ｂを選択するためのアドレス信号が入力されると、メインデコーダ１２Ｂの出力が"Ｈ"となり、デコーダラッチ１Ｂのデータセットが"Ｈ"となる。そうすると、デコーダラッチ１Ｂは、ｔ２に入力されるＣＬＫから第１のディレイ部１０５の遅延分だけ遅れたタイミングで、メインデコーダ１２Ｂの"Ｈ"がラッチされ、ラッチＯＵＴＢが"Ｈ"となる（図８（ｅ））。
【００８５】
この時、アドレス線やワード線などのショートによりメインデコーダ１２Ａの出力も同時に"Ｈ"となる。そうすると、デコーダラッチ１Ａは、ｔ２に入力されるＣＬＫから第１のディレイ部１０５だけ遅れたタイミングで、メインデコーダ１２Ａの"Ｈ"をラッチするため、ラッチＯＵＴＢが"Ｈ"になると同時にラッチＯＵＴＡも"Ｈ"となる（図８（ｆ））。
【００８６】
但し、デコーダラッチ１Ｂは、ラッチＩＮＢ（ラッチＯＵＴＡ）＝メインデコーダ１２Ｂ＝"Ｈ"のため、ラッチＯＵＴＡ及びメインデコーダ１２Ｂから第２のディレイ部１０６の遅延分だけ遅れたタイミングで、リセットＩＮが生成されるため、ラッチＯＵＴＢは最終的に"Ｌ"になる（図８（ｇ））。
【００８７】
次いで、ｔ３のタイミングで、ｔ２と同様に、メインデコーダ１２Ｃを選択するためのアドレス信号が入力されると、メインデコーダ１２Ｃの出力が"Ｈ"となり、デコーダラッチ１Ｃでは、ラッチＯＵＴＣが"Ｈ"となる（図８（ｈ））。
【００８８】
この時、メインデコーダ１２Ａ＝"Ｌ"となっているため、ラッチＯＵＴＡ＝"Ｌ"となる（図８（ｉ））。メインデコーダ１２Ｂ＝"Ｌ"であるが、ＣＬＫが入力されるまでラッチＯＵＴＡ＝"Ｈ"だったため、ｔ３において、デコーダラッチ１ＢはラッチＯＵＴＢを"Ｈ"に保持する（図８（ｊ））。
【００８９】
そうすると、デコーダラッチ１Ｃは、ラッチＩＮＣ（ラッチＯＵＴＢ）＝メインデコーダ１２Ｃ＝"Ｈ"のため、ラッチＯＵＴＢ及びメインデコーダ１２Ｃから第２のディレイ部１０６の遅延分だけ遅れたタイミングで、リセットＩＮが生成されるため、ラッチＯＵＴＣは最終的に"Ｌ"になる（図８（ｋ））。
【００９０】
次いで、ｔ４のタイミングで、ｔ３と同様に、メインデコーダ１２Ｄを選択するためのアドレス信号が入力されると、メインデコーダ１２Ｄの出力が"Ｈ"となり、デコーダラッチ１Ｄでは、ラッチＯＵＴＤが"Ｈ"となる（図８（ｌ））。
【００９１】
この時、メインデコーダ１２Ｂ＝"Ｌ"となっているため、ラッチＯＵＴＢ＝"Ｌ"となる（図８（ｍ））。ＣＬＫが入力されるまでラッチＯＵＴＢ＝"Ｈ"だったため、ｔ４において、デコーダラッチ１ＣはラッチＯＵＴＣを"Ｈ"に保持する（図８（ｎ））。デコーダラッチ１Ｄは、ラッチＩＮＤ（ラッチＯＵＴＣ）＝メインデコーダ１２Ｄ＝"Ｈ"のため、ラッチＯＵＴＤは最終的に"Ｌ"になる（図８（ｏ））。以降のタイミングで上記ｔ１〜ｔ４と同様の動作が繰り返される。なお、ｔ５のラッチＯＵＴＤは、ｔ４のラッチＯＵＴＣと同様に"Ｈ"となる（図８（ｐ））。
【００９２】
図８のように、ショート不良の多重選択時には、各デコーダラッチ１は、アドレス信号により対応するメインデコーダ１２が選択されたタイミング以外（次のクロックのタイミング）で、ラッチＯＵＴが"Ｈ"となる。このため、最終段のデコーダラッチ１のラッチＯＵＴが、対応する最終段のメインデコーダ１２の選択されたタイミングで"Ｌ"であれば、不良であると判定することができる。
【００９３】
例えば、図８でメインデコーダが１２Ａ〜１２Ｄのみの構成であれば、ラッチＯＵＴＤを参照し、ｔ１〜ｔ４で、"ＬＬＬＬ（００００）"の場合（もしくはｔ４＝Ｌの場合）、不良であると判定される。なお、ｔ５のタイミングで"Ｌ"であれば良品、"Ｈ"であれば不良品と判定してもよい。
【００９４】
なお、図８の例では、ｔ４においてラッチＯＵＴＤは、一度"Ｈ"となるが、第２のディレイ部１０６の遅延後、最終的に"Ｌ"となるため、ｔ４における信号レベルの判定は"Ｌ"となる。
【００９５】
次に、図９を用いて、実施の形態１に係るメモリデバイス１００のデコーダテスト方法について説明する。
【００９６】
まず、Ｓ１０１〜Ｓ１０７によりアドレスインクリメントによるデコーダテストを行う。すなわち、２＾（ｋ＋ｌ＋ｍ）個のデコーダラッチ１を全てリセット("Ｌ")する（Ｓ１０１）。図７、図８で示したようにＲＥＳＥＴを入力することでデコーダラッチ１をリセットしラッチＯＵＴを"Ｌ"とする。
【００９７】
次いで、ｋ、ｌ、ｍ本のアドレス信号を初期化(全て"Ｌ")する（Ｓ１０２）。アドレスインクリメントによりアドレスの昇順にデコーダをテストするため、まず先頭アドレスのメインデコーダを選択するように、プリデコーダ１１Ａ〜１１Ｃに入力するｋ、ｌ、ｍ本のアドレス信号を全て"Ｌ"に設定する。
【００９８】
次いで、ＣＬＫを入力するとともに、アドレス信号を入力する（Ｓ１０３）。設定したアドレスのメインデコーダをテストするため、図７、図８で示したようにＣＬＫとアドレス信号を入力する。これにより、アドレス信号に応じたメインデコーダ１２が１つ選択され、対応するデコーダラッチ１がラッチＯＵＴを出力する。
【００９９】
次いで、最終段のデコーダラッチ１の出力を期待値と比較する（Ｓ１０４）。最終段である２＾（ｋ＋ｌ＋ｍ）番目のデコーダラッチ１のラッチＯＵＴを参照する。図７、図８で示したように、正常動作時であれば、最終段のデコーダラッチのラッチＯＵＴは、最終段のメインデコーダを選択している場合のみ"Ｈ"であり、その他の場合は"Ｌ"である。したがって、最終段のメインデコーダ以外を選択している場合は、"Ｌ"の場合に良品、"Ｈ"の場合に不良品と判定する。アドレスインクリメントのテストでは最後となる、最終段のメインデコーダを選択している場合は、"Ｈ"の場合に良品、"Ｌ"の場合に不良品と判定する。
【０１００】
Ｓ１０４において、最終段のデコーダラッチ１の出力が期待値と一致しない場合は不良と判定されテスト終了となる（Ｓ１０５）。期待値と一致しないため、複数のワード線及びメモリセルが多重選択され、ショート不良等が発生していると判断される。
【０１０１】
また、Ｓ１０４において、最終段のデコーダラッチ１の出力が期待値と一致する場合、現在のアドレス信号が最終アドレスかどうかを判定する（Ｓ１０６）。２＾（ｋ＋ｌ＋ｍ）番目のメインデコーダを選択するアドレスが最終アドレスであり、ｋ、ｌ、ｍ本のアドレス信号が全て"Ｈ"であれば最終アドレスと判定される。
【０１０２】
Ｓ１０６において、最終アドレスでなければ、アドレス信号をアドレスインクリメントして（Ｓ１０７）、Ｓ１０３以降を繰り返す。図７、図８で示したように、昇順にメインデコーダ１２を選択していき、対応するデコーダラッチ１がラッチＯＵＴを順次出力する。
【０１０３】
また、Ｓ１０６において、最終アドレスであれば、アドレスインクリメントによるテストが正常に終了したため、Ｓ１０８〜Ｓ１１５によりアドレスデクリメントによるデコーダテストを行う。すなわち、２＾（ｋ＋ｌ＋ｍ）個のデコーダラッチ１を全てリセット("Ｌ")する（Ｓ１０８）。Ｓ１０１と同様に、ＲＥＳＥＴを入力することでデコーダラッチ１をリセットしラッチＯＵＴを"Ｌ"とする。
【０１０４】
次いで、ｋ、ｌ、ｍ本のアドレス信号を初期化(全て"Ｈ")する（Ｓ１０９）。アドレスデクリメントによりアドレスの降順にデコーダをテストするため、まず最終アドレスのメインデコーダを選択するように、プリデコーダ１１Ａ〜１１Ｃに入力するｋ、ｌ、ｍ本のアドレス信号を全て"Ｈ"に設定する。
【０１０５】
次いで、ＣＬＫを入力するとともに、アドレス信号を入力する（Ｓ１１０）。Ｓ１０３と同様に、設定したアドレスのメインデコーダをテストするため、ＣＬＫとアドレス信号を入力することで、アドレス信号に応じたメインデコーダ１２が１つ選択され、対応するデコーダラッチ１がラッチＯＵＴを出力する。
【０１０６】
次いで、最終段のデコーダラッチ１の出力を期待値と比較する（Ｓ１１１）。アドレスデクリメントのテストの場合も、Ｓ１０４のアドレスインクリメントのテストと同様に、最終段である２＾（ｋ＋ｌ＋ｍ）番目のデコーダラッチ１のラッチＯＵＴを参照する。すなわち、アドレスデクリメントのテストでも、正常動作時であれば、最終段のデコーダラッチのラッチＯＵＴは、最終段のメインデコーダを選択している場合のみ"Ｈ"であり、その他の場合は"Ｌ"である。したがって、最終段のメインデコーダ以外を選択している場合は、"Ｌ"の場合に良品、"Ｈ"の場合に不良品と判定する。アドレスデクリメントのテストでは最初となる、最終段のメインデコーダを選択している場合は、"Ｈ"の場合に良品、"Ｌ"の場合に不良品と判定する。
【０１０７】
Ｓ１１１において、デコーダラッチ１の出力が期待値と一致しない場合は不良判定されテスト終了となる（Ｓ１１２）。期待値と一致しないため、複数のワード線及びメモリセルが多重選択され、ショート不良等が発生していると判断される。
【０１０８】
また、Ｓ１１１において、デコーダラッチ１の出力が期待値と一致する場合、現在のアドレス信号が先頭アドレスかどうかを判定する（Ｓ１１３）。０番目のメインデコーダを選択するアドレスが先頭アドレスであり、ｋ、ｌ、ｍ本のアドレス信号が全て"Ｌ"であれば先頭アドレスと判定される。
【０１０９】
Ｓ１１３において、先頭アドレスでなければ、アドレス信号をアドレスデクリメントして（Ｓ１１４）、Ｓ１１０以降を繰り返す。図７、図８とは逆に降順にメインデコーダ１２を選択していき、対応するデコーダラッチ１がラッチＯＵＴを順次出力する。例えば、図７、図８を降順とすると、メインデコーダ１２Ｄ、１２Ｃ、１２Ｂ、１２Ａの順に選択し、ラッチデコーダ１Ｄ、１Ｃ、１Ｂ、１Ａから、ラッチＯＵＴＤ、ＯＵＴＣ、ＯＵＴＢ、ＯＵＴＡの順に出力される。
【０１１０】
また、Ｓ１１３において、先頭アドレスであれば、良品判定を行いテストを終了する（Ｓ１１５）。アドレスインクリメントによるテストと、アドレスデクリメントによるテストが正常に終了したため、多重選択の無い良品であると判定されてテストが終了する。
【０１１１】
以上のように、本実施形態では、デコーダの選択動作をテストするために、メインデコーダ及びワード線に接続されるデコーダラッチを、数珠繋ぎに直列に接続するようにし、ＣＬＫを入力することで、最終段のデコーダラッチからテスト結果を出力するようにした。これにより、簡易な構成でデコーダテストを実施することができる。最終段のデコーダラッチの出力のみ参照すればよいため、簡単に良品／不良品を判定することができる。アドレスのインクリメントやデクリメントにより容易にテストを行うことができるため、テストパタンの生成や期待値の比較は、半導体装置内部のＢＩＳＴ（Built In Self Test）で行うことができる。
【０１１２】
また、このような構成により、データの書込みや消去をすることなく、デコーダやワード線のショート等によるデコーダの多重選択を精度よく検出することができる。さらに、近接箇所以外でのショートした場合でも、ＣＬＫを入力し続けると、期待値と異なる値が出力されるので、オープン・ショートによる不良を検出することができる。
【０１１３】
（実施の形態２）
以下、図面を参照して実施の形態２について説明する。図１０は、実施の形態２に係るメモリデバイス１００の構成を示している。本実施形態では、実施の形態１の図１と同様の構成において、各デコーダラッチ１のラッチＯＵＴを外部に出力し、各ラッチＯＵＴを参照してテストを行う。その他の構成については、図１及び図２と同様である。
【０１１４】
本実施形態では、図１０の構成により、メインデコーダ１２のアドレスセットアップ時間をテストする。
【０１１５】
すなわち、メインデコーダ１２がワード線２１を選択する際に、メモリセル１０のゲート１０ａが容量として負荷となる。この負荷により、メインデコーダ１２のセットアップに時間を要する。このため、デコーダラッチ１の第１のディレイ部１０５の遅延時間を正常時の基準となるセットアップ時間に設定し、この時間内にラッチＯＵＴが立ち上がるか否かで良品／不良品を判定することができる。
【０１１６】
具体的には、図１１に示すように、デコーダにアドレス信号を入力するとともに、デコーダラッチ１にＣＬＫを入力する。そうすると、アドレス信号に対応するメインデコーダ１２がワード線２１を選択するとともに、デコーダラッチ１では、ＣＬＫから第１のディレイ部１０５の遅延分遅れてＣＬＫＩＮが生成される。
【０１１７】
図１１（ａ）は、第１のディレイ部１０５の遅延時間よりもメインデコーダ１２の出力の立ち上り時間が短い（早い）場合を示している。この場合、Ｆ／Ｆ１０１がメインデコーダ１２の出力をラッチできるため、データＯＵＴ（デコーダラッチ１のラッチＯＵＴ）からは"Ｈ"が出力される。一方、図１１（ｂ）は、第１のディレイ部１０５の遅延時間よりもメインデコーダ１２の出力の立ち上り時間が長い（遅い）場合を示している。この場合、Ｆ／Ｆ１０１がメインデコーダ１２の出力をラッチできないため、データＯＵＴ（デコーダラッチ１のラッチＯＵＴ）は"Ｌ"のままである。したがって、ラッチＯＵＴが"Ｈ"に立ち上がれば、良品と判定され、ラッチＯＵＴが"Ｌ"のままであれば、不良品と判定される。
【０１１８】
このように、デコーダラッチの第１のディレイ部の遅延時間をワード線のセットアップ時間とすることにより、デコーダラッチの出力でセットアップ不良を検出することができる。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。例えば、上記の例では、最終段のデコーダラッチの出力と期待値の判定において、最終段のデコーダが選択されたタイミングで、"Ｈ"か否かを判定した。その他、最終段のデコーダラッチが出力する"Ｈ"（＝"１"）の数を判定してもよい。例えば、図８のｔ４においてラッチＯＵＴＤを"Ｈ"（＝"１"）と認識できるようにして、ラッチＯＵＴＤが"Ｈ"を２個出力した場合は不良と判定し、"Ｈ"を１個出力した場合は良品と判定してもよい。
【符号の説明】
【０１２０】
１、１Ａ〜１Ｄ    デコーダラッチ
１０    メモリセル
１０ａ  ゲート
１１、１１Ａ〜１１Ｃ  プリデコーダ
１２、１２Ａ〜１２Ｄ  メインデコーダ
２１    ワード線
２２    ビット線
２３    ソース線
１０２    ＯＲ論理部
１０２ａ  ＮＯＲ回路
１０２ｂ  インバータ回路
１０３    ＡＮＤ論理部
１０３ａ  ＮＡＮＤ回路
１０３ｂ  インバータ回路
１０４    ＯＲ論理部
１０４ａ  ＮＯＲ回路
１０４ｂ  インバータ回路
１０５  第１のディレイ部
１０５ａ  インバータ回路
１０６  第２のディレイ部
１０６ａ  インバータ回路
１００    メモリデバイス
１１０  メモリセルアレイ
１２０  デコーダ部
１２１  プリデコーダ部
１２２  メインデコーダ部
１２２ａ  ＮＡＮＤ回路
１２２ｂ  インバータ回路
１３０  カラムセレクタ部
１４０  センスアンプ部
１５０    デコーダラッチ部
Ｔ１  データセット端子
Ｔ２  ラッチ入力端子
Ｔ３  クロック端子
Ｔ４  リセット端子
Ｔ５  ラッチ出力端子
【図１】
2013149332.tif 000003
【図２】
2013149332.tif 000004
【図３】
2013149332.tif 000005
【図４】
2013149332.tif 000006
【図５】
2013149332.tif 000007
【図６】
2013149332.tif 000008
【図７】
2013149332.tif 000009
【図８】
2013149332.tif 000010
【図９】
2013149332.tif 000011
【図１０】
2013149332.tif 000012
【図１１】
2013149332.tif 000013