【手続補正書】
【提出日】平成28年3月30日(2016.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１のアレイセグメントであって、
ローの第１のセットとコラムの第１のセットとに配列される強誘電性メモリセルの第１のアレイであって、前記ローの第１のセットからの各ローが、ビットラインの第１のセットからの少なくとも１つのビットラインとプレートラインの第１のセットからの少なくとも１つのプレートラインとに関連付けられ、前記コラムの第１のセットからの各コラムが、ワードラインの第１のセットからの少なくとも１つのワードラインに関連付けられる、前記強誘電性メモリセルの第１のアレイと、
ビットラインセルの第１のセットであって、各ビットラインが、前記ビットラインの第１のセットの少なくとも１つのビットラインに結合される、前記ビットラインセルの第１のセットと、
を有する、前記第１のアレイセグメントと、
第２のアレイセグメントであって、
ローの第２のセットとコラムの第２のセットとに配列される強誘電性メモリセルの第２のアレイであって、前記ローの第２のセットからの各ローが、ビットラインの第２のセットからの少なくとも１つのビットラインとプレートラインの第２のセットからの少なくとも１つのプレートラインとに関連付けられ、前記コラムの第２のセットからの各コラムが、ワードラインの第２のセットからの少なくとも１つのワードラインに関連付けられる、前記強誘電性メモリセルの第２のアレイと、
ビットラインセルの第２のセットであって、各ビットラインが、前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、前記ビットラインセルの第２のセットと、
を有する、前記第２のアレイセグメントと、
前記第１のアレイセグメントと前記第２のアレイセグメントとの間に位置する感知回路であって、前記感知回路が複数の感知増幅器を含み、各感知増幅器が、前記ビットラインの第１のセットからの少なくとも１つのビットラインに結合され、前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、前記感知回路と、
前記プレートラインの第１のセットからの各プレートラインに結合され、前記第１のアレイセグメントに実質的に隣接して位置する第１のプレートドライバと、
前記プレートラインの第２のセットからの各プレートラインに結合され、前記第２のアレイセグメントに実質的に隣接して位置する第２のプレートドライバと、
前記ワードラインの第１のセットからの各ワードラインに結合され、前記第１のプレートラインドライバと前記第１のアレイセグメントとの少なくとも１つに実質的に隣接して位置する第１のローインタフェース回路と、
前記ワードラインの第２のセットからの各ワードラインに結合され、前記第２のプレートラインドライバと前記第２のアレイセグメントとの少なくとも１つに実質的に隣接して位置する第２のローインタフェース回路と、
前記第１及び第２のローインタフェース回路に結合され、前記第１及び第２のローインタフェース回路の間にあるワードラインブースト回路と、
各感知増幅器に結合され、前記第１及び第２のアレイセグメントの少なくとも１つに実質的に隣接して位置する入力／出力（Ｉ／Ｏ）バスと、
前記Ｉ／Ｏバスに結合され、前記Ｉ／Ｏバスに実質的に隣接する誤り訂正符号（ＥＣＣ）論理回路と、
前記Ｉ／Ｏバスと前記ＥＣＣ論理回路と前記感知回路と前記第１のローインタフェース回路と前記第２のローインタフェース回路とに結合されるコントローラであって、前記第１及び第２のローインタフェース回路と前記Ｉ／Ｏバスと前記ＥＣＣ論理回路との少なくとも１つに実質的に隣接する、前記コントローラと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
各ビットラインセルがプリチャージ回路を更に含む、装置。
【請求項３】
請求項１に記載の装置であって、
各ビットラインセルが一対のビットラインに結合され、
各ビットラインセルが、
ビットラインのその対に結合される前記プリチャージ回路と、
前記プリチャージ回路とその感知増幅器とに結合されるマルチプレクサであって、前記コントローラにより制御される、前記マルチプレクサと、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、
前記ビットラインの第１及び第２のセットからの各ビットラインが、トゥルービットラインとコンプリメントビットラインとを更に含み、
各強誘電性メモリセルが、
そのドレインでそのトゥルービットラインに、そのゲートでそのワードラインに結合される第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第１の強誘電性キャパシタと、
そのドレインでそのコンプリメントビットラインに、そのゲートでそのワードラインに結合される第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第２の強誘電性キャパシタと、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記ＥＣＣ論理回路が、
前記感知回路から未訂正読み取りを受け取るように結合される複数のシンドローム生成器と、
複数の誤り訂正回路と、
複数の誤り訂正パリティ回路と、
を更に含み、
前記複数の誤り訂正回路と前記複数の誤り訂正パリティ回路とが、訂正された読み取りを生成するように前記複数のシンドローム生成器に結合される、装置。
【請求項６】
請求項５に記載の装置であって、
前記第１のローインタフェース回路が前記第１のアレイセグメントに隣接し、前記第２のローインタフェース回路が前記第２のアレイセグメントに隣接する、装置。
【請求項７】
非一時的（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）ストレージ媒体上に埋め込まれ、プロセッサにより実行可能な、強誘電性ランダムアクセスメモリ（ＦＲＡＭ）のためのレイアウトを生成するためのコンピュータプログラムであって、前記コンピュータプログラムが、
ＦＲＡＭ仕様を受け取るためのコンピュータ符号と、
前記非一時的ストレージ媒体からのＦＲＡＭフロアプランと設計ルールとをリトリーブするためのコンピュータ符号と、
前記ＦＲＡＭ仕様と設計ルールとに基づいて前記ＦＲＡＭのためのレイアウトをアセンブルするためのコンピュータ符号と、
を含む、コンピュータプログラム。
【請求項８】
請求項７に記載のコンピュータプログラムであって、
前記ＦＲＡＭ仕様が、ワードサイズとビット長とバイトサイズとアレイセグメントレイアウトとを更に含む、コンピュータプログラム。
【請求項９】
請求項８に記載のコンピュータプログラムであって、
前記設計ルールが、
ローインタフェース回路要素を前記レイアウトの一端に沿って置くためのコンピュータ符号と、
コントローラを前記レイアウトの１つのコーナーに置くためのコンピュータ符号と、
を更に含み、
前記コントローラが前記ローインタフェース回路要素に実質的に隣接する、コンピュータプログラム。
【請求項１０】
請求項９に記載のコンピュータプログラムであって、
前記フロアプランが、共有回路とスケーラブル回路とを更に含む、コンピュータプログラム。
【請求項１１】
レイアウトを有する強誘電性ランダムアクセスメモリ（ＦＲＡＭ）であって、
共有回路であって、
前記レイアウトの端部に沿って位置するローインタフェース回路要素と、
前記ローインタフェース回路要素に結合され、前記ローインタフェース回路要素に実質的に隣接し、前記レイアウトのコーナーに位置するコントローラと、
を有する、前記共有回路と、
前記ローインタフェース回路要素に隣接するアレイに配列される複数のスケーラブル回路と、
を含み、
各スケーラブル回路が、
ビットラインの第１のセットと、
ビットラインの第２のセットと、
ワードラインの第１のセットであって、前記ワードラインの第１のセットからの各ワードラインが前記ローインタフェース回路要素に結合される、前記ワードラインの第１のセットと、
ワードラインの第２のセットであって、前記ワードラインの第２のセットからの各ワードラインが前記ローインタフェース回路要素に結合される、前記ワードラインの第２のセットと、
プレートラインの第１のセットと、
プレートラインの第２のセットと、
ローの第１のセットとコラムの第１のセットとに配列されるＦＲＡＭセルの第１のセットであって、前記ＦＲＡＭセルの第１のセットからの各ＦＲＡＭセルが、前記ビットラインの第１のセットからの少なくとも１つのビットラインと、前記ワードラインの第１のセットからの少なくとも１つのワードラインと、前記プレートラインの第１のセットからの少なくとも１つのプレートラインとに結合される、前記ＦＲＡＭセルの第１のセットと、
ローの第２のセットとコラムの第２のセットとに配列されるＦＲＡＭセルの第２のセットであって、前記ＦＲＡＭセルの第２のセットからの各ＦＲＡＭセルが、前記ビットラインの第２のセットからの少なくとも１つのビットラインと、前記ワードラインの第２のセットからの少なくとも１つのワードラインと、前記プレートラインの第２のセットからの少なくとも１つのプレートラインとに結合される、前記ＦＲＡＭセルの第２のセットと、
ビットラインセルの第１のセットであって、各ビットラインが前記ビットラインの第１のセットからの少なくとも１つのビットラインに結合される、前記ビットラインセルの第１のセットと、
ビットラインセルの第２のセットであって、各ビットラインが前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合される、前記ビットラインセルの第２のセットと、
複数の感知増幅器であって、各感知増幅器が前記ビットラインの第１のセットからの少なくとも１つのビットラインに結合され、それが前記ビットラインの第２のセットからの少なくとも１つのビットラインに結合され、各感知増幅器が前記ＦＲＡＭセルの第１及び第２のセットの間に位置する、前記複数の感知増幅器と、
第１のプレートドライバであって、前記プレートラインの第１のセットからの各プレートラインに結合され、前記ＦＲＡＭセルの第１のセットに実質的に隣接して位置する、前記第１のプレートドライバと、
第２のプレートドライバであって、前記プレートラインの第２のセットからの各プレートラインに結合され、前記ＦＲＡＭセルの第２のセットに実質的に隣接して位置する、前記第２のプレートドライバと、
Ｉ／Ｏバスであって、各感知増幅器に結合され、前記ＦＲＡＭセルの第１及び第２のセットの少なくとも１つに実質的に隣接して位置する、前記Ｉ／Ｏバスと、
前記Ｉ／Ｏバスに結合され、前記Ｉ／Ｏバスに実質的に隣接する、ＥＣＣ論理回路と、
を含む、ＦＲＡＭ。
【請求項１２】
請求項１１に記載のＦＲＡＭであって、
前記ビットラインの第１のセットが、トゥルービットラインの第１のセットとコンプリメントビットラインの第１のセットとを更に含み、前記ビットラインの第２のセットが、トゥルービットラインの第２のセットとコンプリメントビットラインの第２のセットとを更に含む、ＦＲＡＭ。
【請求項１３】
請求項１２に記載のＦＲＡＭであって、
前記ＦＲＡＭセルの第１及び第２のセットからの各ＦＲＡＭセルが、
そのドレインでそのトゥルービットラインに、そのゲートでそのワードラインに結合される第１のＮＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第１の強誘電性キャパシタと、
そのドレインでそのコンプリメントビットラインに、そのゲートでそのワードラインに結合される第２のＮＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースとそのプレートラインとの間に結合される第２の強誘電性キャパシタと、
を更に含む、ＦＲＡＭ。
【請求項１４】
請求項１３に記載のＦＲＡＭであって、
前記ビットラインセルの第１及び第２のセットからの各ビットラインセルが、
ＦＲＡＭセルのその関連するセットにおける２つの隣接するローからのトゥルー及びコンプリメントビットラインに結合されるプリチャージ回路と、
前記プリチャージ回路とその感知増幅器とに結合されるマルチプレクサであって、前記コントローラにより制御される、前記マルチプレクサと、
を更に含む、ＦＲＡＭ。
【請求項１５】
請求項１４に記載のＦＲＡＭであって、
前記ローインタフェース回路要素が、
前記アレイのローにおけるＦＲＡＭセルの各第１のセットに結合される第１のロードライバと、
前記第１のロードライバに結合される第１のローデコーダと、
前記アレイの前記ローにおけるＦＲＡＭセルの各第２のセットに結合される第２のロードライバと、
前記第２のロードライバに結合される第２のローデコーダと、
前記第１及び第２のロードライバに結合され、前記第１及び第２のロードライバの間に位置するワードラインブースト回路と、
を更に含む、ＦＲＡＭ。
【請求項１６】
請求項１５に記載のＦＲＡＭであって、
前記ＥＣＣ論理回路が、
その感知回路からの未訂正読み取りを受け取るように結合される複数のシンドローム生成器と、
複数の誤り訂正回路と、
複数の誤り訂正パリティ回路と、
を更に含み、
前記複数の誤り訂正回路と前記複数の誤り訂正パリティ回路とが、訂正された読み取りを生成するように前記複数のシンドローム生成器に結合される、ＦＲＡＭ。
【請求項１７】
請求項１６に記載のＦＲＡＭであって、
前記第１及び第２のロードライバの各々がローシフト回路を更に含む、ＦＲＡＭ。
【請求項１８】
請求項１７に記載のＦＲＡＭであって、
前記ＦＲＡＭのためのビット長が６４ビットである、ＦＲＡＭ。
【請求項１９】
請求項１８に記載のＦＲＡＭであって、
前記アレイが、１０２４、２０４８、２０４８、４０９６、４０９６、４０９６、８１９２、８１９２及び１６３８４のそれぞれのワードサイズを有し、８ｋｂ、１６ｋｂ、１６ｋｂ、３２ｋｂ、３２ｋｂ、３２ｋｂ、６４ｋｂ、６４ｋｂ及び１２８ｋｂのそれぞれのサイズを有する、スケーラブル回路の１×２アレイ、スケーラブル回路の１×４アレイ、スケーラブル回路の２×２アレイ、スケーラブル回路の１×８アレイ、スケーラブル回路の２×４アレイ、スケーラブル回路の４×２アレイ、スケーラブル回路の２×８アレイ、スケーラブル回路の４×４アレイ、及びスケーラブル回路の４×８アレイの１つである、ＦＲＡＭ。