【手続補正書】
【提出日】平成28年3月28日(2016.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることを含み、メモリセルの前記第１サブブロックと前記第２サブブロックとは、メモリアレイのメモリセルの複数のブロックのメモリセルの前記ブロックの一部であり、メモリセルの前記ブロックの前記第１サブブロックとメモリセルの前記ブロックの前記第２サブブロックとは、メモリセルの前記ブロックの同一の行あるいは同一の列にはない、方法。
【請求項２】
メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることが、第１座標および第２座標を有する前記第２サブブロックにアクセスすることと同時に、第１座標および第２座標を有する前記第１サブブロックにアクセスすることを含み、前記第１サブブロックの前記第１座標および前記第２座標が、前記第２サブブロックの前記第１座標および前記第２座標と同一ではない、請求項１に記載の方法。
【請求項３】
メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることが、前記第１サブブロックと前記第２サブブロックとに同時にアクセスすることを含み、前記第１サブブロックは、前記第２サブブロックのｘ座標およびｙ座標と同じではないｘ座標およびｙ座標を有し、前記ｘ座標および前記ｙ座標は、デカルト座標系の一部である、請求項１に記載の方法。
【請求項４】
メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることは、前記第１サブブロックと前記第２サブブロックとに同時にアクセスするとを含み、前記第１サブブロックは、前記第２サブブロックの動径座標および角度座標と同じではない動径座標および角度座標を有する、請求項１に記載の方法。
【請求項５】
装置においてメモリ要求を受信することと、
前記装置において前記メモリ要求を実行することを含み、前記実行が、
メモリセルのサブブロックの行および列を含むメモリアレイのメモリブロックのメモリセルの第１サブブロック内の第１データにアクセスすることと、
前記第１データにアクセスする際に同時に、前記メモリアレイの前記メモリブロックのメモリセルの第２サブブロック内の第２データにアクセスすることであって、前記第２サブブロックは、前記第１サブブロックを含まない前記メモリアレイのサブブロックの行およびサブブロックの列にある、アクセスすることとを含む
方法。
【請求項６】
前記第１データにアクセスすることは、前記第１データを前記第１サブブロックのメモリセルに書き込むことを含み、前記第２データにアクセスすることは、前記第２データを前記第２サブブロックのメモリセルに書き込むことを含む、請求項５に記載の方法。
【請求項７】
前記第１データにアクセスすることは、前記第１サブブロックのメモリセルから前記第１データを読み出すことを含み、前記第２データにアクセスするステップは、前記第２サブブロックのメモリセルから前記第２データを読み出すことを含む、請求項５に記載の方法。
【請求項８】
前記第１データにアクセスすることは、前記第１サブブロックのメモリセルから前記第１データを消去することを含み、前記第２データにアクセスすることは、前記第２サブブロックのメモリセルから前記第２データを消去することを含む、請求項５に記載の方法。
【請求項９】
前記メモリ要求を実行することは、前記第１データおよび前記第２データへのアクセス中に同時に、前記メモリアレイのメモリセルの第３サブブロック内の第３データにアクセスすることをさらに含み、前記第３サブブロックは、前記メモリアレイ内の前記第１サブブロックとは異なるサブブロックの行および異なるサブブロックの列にある、請求項５に記載の方法。
【請求項１０】
メモリアレイ内の同一のメモリブロック内のメモリセルの複数のサブブロックに同時にアクセスすることを含み、前記アクセスされるサブブロックは、前記複数のサブブロックのアクセスされたサブブロックが、前記複数のサブブロックの他の同時にアクセスされたサブブロックとは同じ行あるいは列にはないように、前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている、方法。
【請求項１１】
メモリセルの複数のサブブロックにアクセスすることは、電荷貯蔵セルの複数のサブブロックに同時にアクセスすることをさらに含む、請求項１０に記載の方法。
【請求項１２】
メモリセルの複数のサブブロックにアクセスすることは、メモリセルの２次元アレイ内のメモリセルの複数のサブブロックにアクセスすることをさらに含む、請求項１０に記載の方法。
【請求項１３】
メモリセルの複数のサブブロックにアクセスすることは、メモリセルの３次元アレイ内のメモリセルの複数のサブブロックにアクセスすることをさらに含む、請求項１０に記載の方法。
【請求項１４】
メモリアレイ内のメモリブロック内のメモリセルの複数のサブブロックの同時アクセスを有効にする方法であって、前記有効にされたサブブロックの各々は、アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し、前記メモリブロック内の前記複数の有効にされたサブブロックのサブブロックは、前記メモリブロック内の前記複数の有効にされたサブブロックの他の同時に有効にされたサブブロックと同じ行あるいは列にはない、方法。
【請求項１５】
複数のサブブロックを有効にすることは、デコーダ回路内の複数の復号信号に応答して、各有効にされたサブブロックにイネーブル信号を提供することをさらに含む、請求項１４に記載の方法。
【請求項１６】
有効にされたサブブロックを無効にするとともに、有効にされなかったサブブロックを有効にするように、前記復号信号を変更することをさらに含む、請求項１５に記載の方法。
【請求項１７】
複数のサブブロックを有効にすることは、メモリセルの複数のサブアレイを含むメモリアレイ内の各サブアレイ内のメモリセルの１つのサブブロックを有効にすることをさらに含み、各サブアレイは、メモリセルの複数のサブブロックを含む、請求項１４に記載の方法。
【請求項１８】
複数のサブブロックを有効にすることは、プログラミング電圧、リード電圧、または消去電圧を受信するように、前記サブブロック内の前記メモリセルに結合されたアクセス線を有効にすることをさらに含む、請求項１４に記載の方法。
【請求項１９】
メモリセルのアレイ内のメモリセルの複数のサブブロックと、
複数のイネーブル回路を備えるデコーダ回路と
を備え、各イネーブル回路は、複数の復号信号線に結合されて、前記復号信号に応答してイネーブル信号を提供し、前記イネーブル信号は、前記サブブロックの部分集合のアクセスを有効にし、前記有効にされたサブブロックは、メモリブロック内の前記複数のサブブロックのアクセスされたサブブロックが、前記メモリブロック内の前記複数のサブブロックの他の同時にアクセスされたサブブロックとは同じ行あるいは列にはないように、前記セルのアレイに分散している、
装置。
【請求項２０】
前記有効にされたサブブロックは、前記イネーブル回路によって有効にされないサブブロックのみに隣接する、請求項１９に記載の装置。
【請求項２１】
前記イネーブル回路は、論理ゲートを備え、各論理ゲートは、前記復号信号のうちの少なくとも１つに結合された少なくとも１つの入力を備える、請求項１９に記載の装置。
【請求項２２】
各イネーブル回路は、ＡＮＤゲートを備える、請求項１９に記載の装置。
【請求項２３】
前記メモリセルのアレイは、複数のサブアレイを備え、各サブアレイは、複数の前記サブブロックを含み、各サブアレイは、一度に１つの有効にされたサブブロックのみを含むものである、請求項１９に記載の装置。
【請求項２４】
前記メモリセルのアレイは、前記サブブロックの行および列を含み、サブブロックの各行は、一度に１つの有効にされたサブブロックのみを含み、サブブロックの各列は、一度に１つの有効にされたサブブロックのみを含む、請求項１９に記載の装置。
【請求項２５】
各メモリセルは、電荷捕獲トランジスタを備える、請求項１９に記載の装置。
【請求項２６】
各メモリセルは、フローティングゲートトランジスタを備える、請求項１９に記載の装置。
【請求項２７】
前記装置は、システムを備える、請求項１９に記載の装置。
【請求項２８】
前記装置は、メモリデバイスを備える、請求項１９に記載の装置。
【請求項２９】
３次元メモリアレイ内のメモリセルの複数の２次元アレイの各々に対して、それぞれの２次元アレイ内のメモリセルの複数のサブブロックに同時にアクセスすることを含み、前記アクセスされるサブブロックは、前記複数のサブブロックのアクセスされたサブブロックが、前記複数のサブブロックの他の同時にアクセスされたサブブロックとは同じ行あるいは列にはないように、アクセスされていない前記アレイ内のサブブロックによって互いに分離され、
前記３次元アレイ内の前記アクセスされるサブブロックは、前記２次元アレイの各々の中の同じ位置を占める、
方法。