(57)【要約】【課題】容量絶縁膜の絶縁性の劣化が生じにくく、かつ容量プレート電極の厚みが薄い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備える。メモリセル部と補償容量部とは、同一構成の容量プレート電極を含む。容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している。【選択図】図１
2013016632.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備え、
前記メモリセル部と前記補償容量部とは、同一構成の容量プレート電極を含み、
前記容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している、
ことを特徴とする半導体装置。
【請求項２】
前記金属膜がタングステン膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ボロンドープシリコンゲルマニウム膜と前記金属膜との間に接着層が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記接着層がボロンドープシリコン膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ボロンドープシリコンゲルマニウム膜と前記金属膜との合計厚みが１２０〜３５０ｎｍの範囲内であることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
前記金属膜の厚みが２０〜２５０ｎｍの範囲内であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
互いに平面面積の異なるメモリセル形成領域及び補償容量形成領域のそれぞれに、シリンダー型のキャパシタを複数形成し、
前記複数のキャパシタの凹部を埋め込むようにボロンドープシリコンゲルマニウム膜を形成し、
前記ボロンドープシリコンゲルマニウム膜の上に接着層を形成し、
前記接着層の上に金属膜を形成し、
前記金属膜の上であって、前記メモリセル形成領域及び前記補償容量形成領域の上方にマスク膜を形成し、
前記マスク膜をマスクとして前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜をエッチングし、前記メモリセル形成領域及び前記補償容量形成領域以外の領域に形成された前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記金属膜がタングステン膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、単一の基板上にメモリセル部と補償容量部とを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の一つに、クラウン構造のキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）がある。
【０００３】
クラウン構造のキャパシタを構成する下部電極及び上部電極は、その形状が立体的であるため、その形成にはステップカバレージに優れるＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法が用いられる。
【０００４】
ところが、ＣＶＤ法は、その処理温度が比較的高い（例えば、５５０〜６５０℃）。このため、上部電極を形成する際に、既に形成されている下部電極と容量絶縁膜との間、及び容量絶縁膜と形成中の上部電極との間に反応を引き起こす恐れがある。これらの反応は、容量絶縁膜の絶縁性を劣化させ、リーク電流を増大させるという問題を招く。このため、上部電極の形成は、必要最小限の時間だけ行われる。したがって、上部電極の膜厚は薄く、クラウン構造のキャパシタの周囲を埋め込むことができない。その結果、キャパシタの周囲（内周側及び外周側）には空隙が残る。この空隙は、機械的強度を確保する等の理由で埋めておく必要がある。
【０００５】
関連する半導体装置では、上部電極の周囲の空隙を埋めるために、ポリシリコンを用いている（例えば、特許文献１参照）。
【０００６】
一方、容量プレート電極として、ｐ型不純物（たとえばボロン）を含むシリコンゲルマニウム（ＳｉＧｅ）を用いる半導体装置も知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２２６０２２号公報
【特許文献２】特開２００３−２２４２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
関連する半導体装置では、上述したように、クラウン構造のキャパシタの周囲を埋め込むためにポリシリコンが用いられている。このポリシリコンは、容量プレート電極を構成するように導体化される。
【０００９】
しかしながら、ポリシリコンの導体化には、ポリシリコンに導入した不純物を十分に活性化させるため、少なくとも６００℃以上の熱処理が必要となる。このような高温の熱処理は、ＣＶＤ法による上部電極の形成の場合以上に、上部電極と容量絶縁膜との反応を助長し、容量絶縁膜の絶縁性を劣化させる恐れがある。
【００１０】
一方、ｐ型不純物を含むシリコンゲルマニウムは、ポリシリコンに比べて低温で形成（導体化）することができる。しかしながら、半導体装置に必要とされる伝導度を確保するには、その膜厚を厚くせざるを得ないという問題点がある。
【００１１】
本発明は、上記問題点の少なくとも一部を解決し、容量絶縁膜の絶縁性の劣化の問題が生じにくく、かつ容量プレート電極の厚みが薄い半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１２】
本発明の一実施の形態に係る半導体装置は、互いに異なる平面面積を持つメモリセル部と補償容量部とを単一の基板上に備え、前記メモリセル部と前記補償容量部とは、同一構成の容量プレート電極を含み、前記容量プレート電極は、ボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を有している。
【００１３】
本発明の他の実施の形態に係る半導体装置の製造方法は、互いに平面面積の異なるメモリセル形成領域及び補償容量形成領域のそれぞれに、シリンダー型のキャパシタを複数形成し、前記複数のキャパシタの凹部を埋め込むようにボロンドープシリコンゲルマニウム膜を形成し、前記ボロンドープシリコンゲルマニウム膜の上に接着層を形成し、前記接着層の上に金属膜を形成し、前記金属膜の上であって、前記メモリセル形成領域及び前記補償容量形成領域の上方にマスク膜を形成し、前記マスク膜をマスクとして前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜をエッチングし、前記メモリセル形成領域及び前記補償容量形成領域以外の領域に形成された前記金属膜、前記接着層及び前記ボロンドープシリコンゲルマニウム膜を除去する、ことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、容量プレート電極にボロンドープシリコンゲルマニウム膜と金属膜とを含む積層構造を採用したことで、比較的低温（例えば、４５０℃）で、クラウン構造のキャパシタの周囲を導体で埋め込むことができ、しかも容量プレート電極の薄い半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明が適用される半導体装置の一部分の概略構成を示す平面図である。
【図２】発明者が検討した参考例に係る半導体装置の製造工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図３】図２に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図４】図３に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図５】図４に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図６】図５に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図７】図６に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図８】図７に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１０】図９に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１１】図１０に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１２】図１１に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１３】図１２に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１４】図１３に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１５】図１４に示す工程に続く工程を説明するための図であって、（ａ）は図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを示す図、（ｂ）は（ａ）の一部を拡大して示す図である。
【図１６】本発明の実施例に係るＤＲＡＭの一部を示す縦断面図である。
【図１７】図１６のＤＲＡＭを製造する方法を説明するための縦断面図である。
【図１８】図１７の工程の後の工程を説明するための縦断面図である。
【図１９】図１８の工程の後の工程を説明するための縦断面図である。
【図２０】図１９の工程の後の工程を説明するための図であって、（ａ）は部分縦断面図、（ｂ）はメモリセル部の平面図である。
【図２１】図２０の工程の後の工程を説明するための図であって、（ａ）は部分縦断面図、（ｂ）はメモリセル部の平面図である。
【図２２】図２１の工程の後の工程を説明するための図であって、（ａ）は部分縦断面図、（ｂ）はメモリセル部の平面図である。
【図２３】図２２の工程の後の工程を説明するための縦断面図である。
【図２４】図２３の工程の後の工程を説明するための縦断面図である。
【図２５】図２４の工程の後の工程を説明するための縦断面図である。
【図２６】図２５の工程の後の工程を説明するための縦断面図である。
【図２７】図２６の工程の後の工程を説明するための縦断面図である。
【図２８】図２７の工程の後の工程を説明するための縦断面図である。
【図２９】図２８の工程の後の工程を説明するための縦断面図である。
【図３０】図２９の工程の後の工程を説明するための縦断面図である。
【図３１】図３０の工程の後の工程を説明するための縦断面図である。
【発明を実施するための形態】
【００１６】
まず、本発明の実施の形態の説明に先立ち、発明者が検討した参考例について説明する。
【００１７】
上述したようにポリシリコンを導体化するには、高温処理が必要となる。そこで、ポリシリコンよりも低い温度で形成（導体化）が可能なボロンドープシリコンゲルマニウム（以下、Ｂ−ＳｉＧｅと表す）を使用することを考える。この場合、工程数の削減等を考慮して、Ｂ−ＳｉＧｅ膜単層で容量プレート電極を構成するものとする。
【００１８】
さて、図１を参照すると、半導体装置の一種であるＤＲＡＭ１００は、メモリセル領域２００と周辺回路領域３００とを有している。メモリセル領域２００は、配列形成された複数のメモリセル部（Ｍ／Ｃ）２１０を含む。各メモリセル部２１０は、マットとも呼ばれ、多数のメモリセルが配列形成されている。各メモリセルにはクラウン型のキャパシタが含まれる。一方、周辺回路領域３００には、複数の補償容量部４００が含まれる。各補償容量部４００には、配列形成された複数のクラウン型のキャパシタが含まれる。
【００１９】
メモリセル部２１０は、その一辺の長さが４０〜８０μｍ程度のメモリセル部形成領域に形成される。一方、補償容量部４００は、その一辺が４〜２０μｍ程度の補償容量部形成領域に形成される。このように、補償容量部４００の寸法は、メモリセル部２１０に比べて一桁程度小さく、それらの平面面積は大きく異なる。また、メモリセル領域２００では、その大部分をメモリセル部２１０が占めているのに対して、周辺回路領域では、補償容量部４００は疎らに存在している。
【００２０】
図２乃至図８は、ＤＲＡＭ１００の製造工程の一部を示す図である。各図において、（ａ）は、図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを並べて表す図である。また、（ｂ）図は、（ａ）の一部を拡大した図である。
【００２１】
図２（ａ）及び（ｂ）は、メモリセル部２１０と補償容量部４００とに同一構造のキャパシタ（シリンダー）５００が形成された状態を示している。これらのキャパシタ５００は、同時に同一の工程により形成される。キャパシタ５００の上部はサポート膜５０２により相互に接続されている。なお、サポート膜５０２は、複数の開口部を有しており、キャパシタ５００相互間の空隙の上部を完全に塞ぐものではない。
【００２２】
キャパシタ５００が形成された後、図３（ａ）及び（ｂ）に示すように、キャパシタ５００の周囲を埋め込むように、Ｂ−ＳｉＧｅ膜５０４を形成する。Ｂ−ＳｉＧｅ膜５０４の形成もまた、メモリセル部２１０と補償容量部４００とに対して同時に同一工程で行われる。
【００２３】
Ｂ−ＳｉＧｅ膜５０４は、ポリシリコンに比べると低温で形成できる。しかしながら、Ｂ−ＳｉＧｅ膜５０４は、金属に比べて１０倍程度の比抵抗を有するため、必要な電気伝導度を得るには１０００ｎｍ程度の比較的厚い膜厚が必要となる。
【００２４】
次に、メモリセル部２１０及び補償容量部４００以外の領域に形成されたＢ−ＳｉＧｅ膜５０４を選択的に除去するため、全面にホトレジスト膜を形成する。それから、形成されたホトレジスト膜を露光・現像し、図４（ａ）及び（ｂ）に示すように、メモリセル部２１０及び補償容量部４００の上にレジスト膜５０６を残存させる。
【００２５】
ここで、ホトレジスト膜の露光は、メモリセル部２１０の相互間にホトレジスト膜５０６が残存しないよう、オーバー気味に行われる。このオーバー気味の露光は、メモリセル領域２００では問題とならないが、周辺回路領域３００では問題となる。即ち、メモリセル領域２００では、露光面積が非露光面積に比べて著しく狭いのに対して、周辺回路領域３００では、露光面積が非露光面積に比べて著しく広い。このため、周辺回路領域３００にある補償容量部４００上に形成されたホトレジスト膜は、その表面部及び周辺部が意図せずに感光してしまう。しかも、回転塗布法により塗布形成されたホトレジスト膜は、比較的広い占有面積を持つメモリセル部２１０の上に比べて比較的狭い平面面積を持つ補償容量部４００の上では薄くなる傾向がある。これらの結果、現像後のレジスト膜５０６は、図４（ａ）及び（ｂ）から理解されるように、メモリセル部２１０ではＢ−ＳｉＧｅ膜５０４の側壁を覆っていても、補償容量部４００ではＢ−ＳｉＧｅ膜５０４の肩部を露出させてしまう。
【００２６】
次に、レジスト膜５０６をマスクとして、Ｂ−ＳｉＧｅ膜５０４をドライエッチング（エッチバック）する。前述のように、Ｂ−ＳｉＧｅ膜５０４は厚く形成されているので、処理時間が長く、マスクもエッチングされる。その結果、図５（ａ）及び（ｂ）に示すように、レジスト膜５０６の肩部は、ドライエッチング中に後退し、Ｂ−ＳｉＧｅ膜５０４の肩部５０８もエッチングされる。このとき、補償容量部４００では、キャパシタ５００が露出し、キャパシタとして機能しなくなる恐れがある。したがって、Ｂ−ＳｉＧｅ膜５０４は、エッチバックの際に、キャパシタ５００が露出することがないようにさらに厚く形成しなければならない。
【００２７】
この後、図６（ａ）及び（ｂ）に示すように、層間絶縁膜５１０を形成する。Ｂ−ＳｉＧｅ膜５０４を厚くした分だけ、メモリセル部２１０及び補償容量部４００のアスペクト比が高くなるので、これらの周囲を埋め込む層間絶縁膜５１０も厚くしなければならない。
【００２８】
続いて、図７（ａ）及び（ｂ）に示すように、層間絶縁膜５１０の表面を研磨して平坦化する。層間絶縁膜５１０を厚くした分だけ、平坦化に長時間を要する。
【００２９】
次に、図８（ａ）及び（ｂ）に示すように、層間絶縁膜５１０を貫いてＢ−ＳｉＧｅ膜５０４に達するスルーホール５１２等が形成される。
【００３０】
この後、貫通電極の形成、配線の形成、保護膜の形成等を行ってＤＲＡＭ１００が完成する。
【００３１】
以上のように、Ｂ−ＳｉＧｅ膜を単独で用いて容量プレート電極を形成しようとすると、必要な電気伝導度を得るために膜厚を厚くする必要があり、その厚いＢ−ＳｉＧｅ膜をエッチバックする際に生じる問題を解決するために、さらに膜厚を厚くしなければならないという問題がある。そこで、本発明では、容量プレート電極の一部に金属膜を用いる。金属膜としては低抵抗のタングステン（Ｗ）膜を用いることができる。ただし、Ｂ−ＳｉＧｅ膜上に直接Ｗ膜を形成すると、接着性が悪く、Ｗ膜がはがれてしまう。したがって、Ｂ−ＳｉＧｅ膜の上に直接Ｗ膜を形成することはできない。そこで、本発明では、Ｂ−ＳｉＧｅ膜と金属膜との間に接着層を介在させる。接着層としては、Ｂ−ＳｉＧｅ膜及び金属膜の双方に対して良好な接着性を示すボロンドープシリコン（Ｂ−Ｓｉ）を用いることができる。
【００３２】
なお、Ｂ−Ｓｉは、ポリシリコンよりも低温で不純物を活性化することができるが、それでも約５００度の熱処理を必要とする。この温度は、容量絶縁膜の劣化、即ちリーク電流の増大、が始まる温度であるため、Ｂ−ＳｉＧｅに代えてＢ−Ｓｉを用いてクラウン型キャパシタの周囲を埋め込むことはできない。
【００３３】
以下、本発明の第１の実施の形態について、図面を参照して詳細に説明する。本実施の形態においても、半導体装置の一例としてＤＲＡＭを例示するが、本発明は他の半導体装置にも適用可能である。また、図９乃至図１５の各図において、（ａ）は、図１のＡ１−Ａ１線に対応する位置での概略縦断面図とＡ２−Ａ２線に対応する位置での概略縦断面図とを並べて表す図であり、（ｂ）は、（ａ）の一部を拡大した図である。
【００３４】
まず、公知の方法を用いて、図９（ａ）及び（ｂ）に示すように、メモリセル部２１０及び補償容量部４００に、複数のクラウン型のキャパシタ５００をそれぞれ配列形成する。これらのキャパシタ５００は、同時に同一工程で形成される。
【００３５】
次に、図１０（ａ）及び（ｂ）に示すように、キャパシタ５００の周囲の空隙を埋め込むように、全面にＢ−ＳｉＧｅ膜９０１を形成する。これにより、メモリセル部２１０の全体及び補償容量部４００の全体を覆うように複数のキャパシタの上方にはＢ−ＳｉＧｅ膜９０１の上面で構成される平坦面が形成される。続いて、Ｂ−ＳｉＧｅ膜の平坦な上面を含む表面を覆うように、接着層としてＢ−Ｓｉ膜９０３を形成した後、金属膜としてＷ膜９０５を形成する。
【００３６】
次に、Ｗ膜９０５を覆うようにホトレジスト９０７を形成し、図１１（ａ）及び（ｂ）に示すように、ホトレジスト９０７をパターニングする。パターニングされたホトレジスト９０７は、メモリセル部２１０及び補償容量部４００の上及び側壁に残存する。
【００３７】
次に、残存するホトレジスト９０７をマスクとして、Ｗ膜９０５、Ｂ−Ｓｉ膜９０３及びＢ−ＳｉＧｅ膜９０１をドライエッチングし、その後、ホトレジスト９０７を除去する。その結果、図１２（ａ）及び（ｂ）に示すように、メモリセル部２１０及び補償容量部４００に、それぞれ３層構造の容量プレート電極９０９が形成される。
【００３８】
ここで、エッチング中のホトレジスト９０７の後退量は、Ｂ−ＳｉＧｅ膜９０１の後退量よりも少ない。つまり、Ｂ−ＳｉＧｅ膜９０１の不要部分を完全に除去した後も、ホトレジスト９０７は、補償容量部４００の肩部を覆い、そのエッチングを阻止する。したがって、Ｂ−ＳｉＧｅ膜９０１の膜厚は、肩部がエッチングされることを予定してキャパシタを露出させることが無いように厚くする必要がない。よって、Ｂ−ＳｉＧｅ膜９０１の膜厚を薄くすることができ、容量プレート電極９０９の高さを低くすることができる。また、必要な電気伝導度は、金属層により確保することができるので、それによってもＢ−ＳｉＧｅ膜９０１の膜厚を薄くすることができる。
【００３９】
次に、図１３（ａ）及び（ｂ）に示すように、メモリセル部２１０及び補償容量部４００の高さよりも厚い層間絶縁膜９１１を形成する。上述のように、容量プレート電極９０９が低いので、層間絶縁膜９１１は図６の層間絶縁膜５１０よりも薄くできる。これにより、層間絶縁膜９１１の表面に形成される段差も小さくなる。
【００４０】
次に、図１４（ａ）及び（ｂ）に示すように、層間絶縁膜９１１の表面を平坦化する。上述したように、層間絶縁膜９１１の表面の段差は、図６の場合に比べて小さいので、その平坦化も容易に短時間で行える。
【００４１】
続いて、図１５（ａ）及び（ｂ）に示すように、スルーホール９１３，９１５を形成する。これらのスルーホール９１３，９１５の形成も、層間絶縁膜９１１の膜厚の減少により容易に行える。
【００４２】
この後、貫通電極の形成、配線の形成、保護膜の形成等を行って、ＤＲＡＭが完成する。
【００４３】
以上のように、本実施の形態に係る半導体装置では、容量プレート電極を、Ｂ−ＳｉＧｅ膜、Ｂ−Ｓｉ膜及びＷ膜の積層構造としたことで、その厚みを低減するとともに必要な電気伝導度を確保することができる。
【００４４】
なお、Ｗ膜の膜厚は、例えば、２０〜２５０ｎｍとすることができる。膜厚が小さすぎると、電気抵抗が大きくなりすぎる（例えば、１０Ω／□以上）。また、膜厚が大きすぎると、プレートの加工性、プレートの平坦化性、応力によるキャパシタのリーク電流等の問題が生じる。
【００４５】
Ｂ−Ｓｉ膜は、接着層として機能すればよいので薄くてよい。例えば、その膜厚は、５ｎｍとすることができる。
【００４６】
Ｂ−ＳｉＧｅ膜は、シリンダー型キャパシタの周囲を埋め込むために必要な厚みがあればよい。Ｂ−ＳｉＧｅ膜の厚みは、例えば１００ｎｍ以上とすることができる。ただし、プレートの加工性、プレートの平坦化性、応力によるキャパシタのリーク電流等の問題を考慮して、容量プレート電極（３層合計）の厚みは、シリンダーの高さの２〜３割程度とし、例えば、３５０ｎｍを超えないようにする。
【実施例】
【００４７】
次に、本発明の実施例について説明する。ここでも、半導体装置としてＤＲＡＭを例示する。
【００４８】
図１６に、本実施例に係るＤＲＡＭの部分縦断面図を示す。
【００４９】
図示のＤＲＡＭは、シリコン単結晶からなる半導体基板（以下基板）１上に、ＳＴＩ（Shallow Trench Isolation）領域２によって区画されるメモリセル部２１０、メモリセル部２１０を駆動するための周辺回路部３１０および補償容量部４００を有している。
【００５０】
なお、図１を参照して説明したように、メモリセル部２１０は、メモリセル領域２００に配列形成される。周辺回路部３１０は、補償容量部４００とともに、図１に示す周辺回路領域３００に形成される。
【００５１】
また、メモリセル部２１０と補償容量部４００は、ともにキャパシタを含む。メモリセル部２１０のキャパシタが、ＤＲＡＭの記憶セルとして機能するのに対して、補償容量部４００のキャパシタは、電源線等の電圧安定化に寄与する。このように、メモリセル部２１０のキャパシタと補償容量部４００のキャパシタとは、互いに異なる機能を有するが、これらのキャパシタは、同一の構成を有しおり、同一の工程で同時に形成される。
【００５２】
次に、メモリセル部２１０の構成について説明する。
【００５３】
メモリセル部２１０には、基板１の表面側に、ワード線となる埋め込みゲート電極３が形成されている。図１６では、２つのゲート電極３が示されている。
【００５４】
各埋め込みゲート電極３は、基板１の表面に形成されかつその内面がゲート絶縁膜（不図示）で覆われたゲートトレンチ内に埋め込まれている。また、各埋め込みゲート電極３の上面は、キャップ絶縁膜４で覆われている。
【００５５】
各埋め込みゲート電極３で埋め込まれたゲートトレンチの両側には、基板１の表面に拡散層５が形成されている。２つの拡散層５と、その間に挟まれたゲートトレンチ内のゲート絶縁膜及び埋め込みゲート電極３とにより、埋め込みゲート電極型のＭＯＳトランジスタが構成される。２つの拡散層５のうちの一方（二つのゲートトレンチに挟まれた拡散層５、以下第１の拡散層５ａともいう）は、互いに隣接する二つのトランジスタの共通構成要素となる。２つの拡散層５のうちの他方（以下、第２の拡散層５ｂともいう）は、互いに隣接する二つのトランジスタの各々の構成要素となる。
【００５６】
第１の拡散層５ａは、ビット線６に接続される。ビット線６の上面には、カバー絶縁膜７が形成されている。また、ビット線６およびカバー絶縁膜７を覆うように第１層間絶縁膜８が形成されている。第１の層間絶縁膜８には、第１の層間絶縁膜８を貫通し、第２の拡散層５ｂに接続される容量コンタクトプラグ９が形成されている。
【００５７】
容量コンタクトプラグ９の上面には、容量コンタクトパッド１０が接続形成されている。容量コンタクトパッド１０を覆うように窒化シリコン膜１１が形成されている。
【００５８】
窒化シリコン膜１１を貫通し、容量コンタクトパッド１０の上面に接続されるように、クラウン構造の下部電極１２ｂが形成されている。複数の下部電極１２ｂの上部は、サポート膜１３で連結され、個々の下部電極１２ｂが倒壊するのを防止している。
【００５９】
下部電極１２ｂの内面、外壁、サポート膜１３の上下面、および窒化シリコン膜１１の上面には、容量絶縁膜１２ｃが形成されている。容量絶縁膜１２ｃの表面を覆うように上部電極１２ｄが形成されている。
【００６０】
容量コンタクトパッド１０は、各トランジスタに対応しており、互いに独立している。これらの容量コンタクトパッド１０に接続される下部電極１２ｂもまた個々独立している。これらの下部電極１２ｂは、容量絶縁膜１２ｃ及び上部電極１２ｄとともに各々独立した複数のセル容量素子１２を構成する。
【００６１】
セル容量素子１２の内外空隙を埋設するＢ−ＳｉＧｅ膜３０が形成されている。Ｂ−ＳｉＧｅ膜３０の表面を覆うようにＢ−Ｓｉ膜３１が形成されている。Ｂ−Ｓｉ膜３１の表面を覆うようにＷ膜３２が形成されている。Ｂ−ＳｉＧｅ膜３０、Ｂ−Ｓｉ膜３１及びＷ膜３２により、セル容量プレート電極１２ａが構成されている。
【００６２】
Ｗ膜３２を覆うように第２層間絶縁膜１４が形成されている。第２層間絶縁膜１４を貫通し、Ｗ膜３２の上面に接続するように第１ビアプラグ１５が形成されている。第１ビアプラグ１５の上面に接続するように第３配線１６が形成されている。
【００６３】
次に、周辺回路部３１０の構成について説明する。
【００６４】
周辺回路部３１０には、ビット線６と同層で形成されプレーナ型のゲート電極となる第１配線１７や、拡散層１８が形成されている。
【００６５】
第１配線１７の上面にはカバー絶縁膜７が形成されている。カバー絶縁膜７および第１配線１７を覆うように第１層間絶縁膜８が形成されている。
【００６６】
第１配線１７の上面にはカバー絶縁膜７を貫通してコンタクトプラグ１９ａが形成されている。また、拡散層１８の上面には第１層間絶縁膜８を貫通してコンタクトプラグ１９ｂが形成されている。コンタクトプラグ１９ａおよび１９ｂの上面には、容量コンタクトパッド１０と同層で形成される第２配線２０が接続されている。
【００６７】
第２配線２０を覆うように窒化シリコン膜１１が形成されている。窒化シリコン膜１１の上面にはさらに第２層間絶縁膜１４が形成されている。第２層間絶縁膜１４および窒化シリコン膜１４を貫通し、第２配線２０の上面に接続するように、第２ビアプラグ２１が形成されている。第２ビアプラグの上面に接続するように第３配線１６が形成されている。
【００６８】
次に、補償容量部４００の構成について説明する。
【００６９】
補償容量部４００には、基板１の上面に第１層間絶縁膜８が形成され、第１層間絶縁膜８の上面に補償容量下部プレート電極２２が形成されている。補償容量下部プレート電極２２を覆うように窒化シリコン膜１１が形成されている。
【００７０】
窒化シリコン膜１１を貫通し、補償容量下部プレート電極２２の上面に接続するように複数の下部電極２３ｂが形成されている。下部電極２３ｂは、セル容量素子１２を構成する下部電極１２ｂと同じクラウン構造を有し、下部電極１２ｂを形成する工程と同一の工程で形成される。複数の下部電極２３ｂの上部はサポート膜１３で連結され、個々の下部電極２３ｂが倒壊するのを防止している。
【００７１】
下部電極２３ｂの内面、外壁、サポート膜１３の上下面、および窒化シリコン膜１１上面には容量絶縁膜２３ｃが形成されている。容量絶縁膜２３ｃの表面を覆うように上部電極２３ｄが形成されている。補償容量下部プレート電極２２を共有する複数の下部電極２３ｂ、容量絶縁膜２３ｃ及び上部電極２３ｄにより、一つの補償容量素子２３が構成される。
【００７２】
補償容量素子２３の内外空隙を埋設するＢ−ＳｉＧｅ膜３０が形成されている。Ｂ−ＳｉＧｅ膜３０の表面を覆うようにＢ−Ｓｉ膜３１が形成されている。Ｂ−Ｓｉ膜３１の表面を覆うようにＷ膜３２が形成されている。Ｂ−ＳｉＧｅ膜３０、Ｂ−Ｓｉ膜３１及びＷ膜３２により、補償容量上部プレート電極２４が構成されている。
【００７３】
Ｗ膜３２を覆うように第２層間絶縁膜１４が形成されている。第２層間絶縁膜１４を貫通し、Ｗ膜３２の上面に接続するように第１ビアプラグ１５が形成されている。第１ビアプラグ１５の上面に接続するように第３配線１６が形成されている。
【００７４】
以上説明したように、本実施例に係る半導体装置（ＤＲＡＭ）は、複数のセル容量素子１２が各々独立して個々のセルを構成しているメモリセル部２１０と、複数の容量素子が補償容量下部プレート電極２２と補償容量上部プレート電極２４の間で並列に接続され全体として一つの補償容量素子２３を構成している補償容量部４００と、を備える構成となっている。メモリセル部２１０に形成されるセル容量素子１２と、補償容量部４００に形成される補償容量素子２３は、ともにクラウン構造を基本構造とし、同一工程で同時に形成される。これらはいずれも基板１の上面に形成された第１層間絶縁膜８の上面に設けられている。
【００７５】
この半導体装置（ＤＲＡＭ）では、セル容量プレート電極１２ａ及び補償容量上部プレート電極２４が共に、空隙埋設用のＢ−ＳｉＧｅ膜３０と、Ｂ−Ｓｉ膜３１からなる接着層と、低抵抗層となるＷ膜３２の３層で構成されている。この構成によれば、低抵抗層のＷ膜３２がプレート電極の一部として用いられているので、プレート電極全体の膜厚を低減させることが可能となる。また、プレート電極を形成する際に、平面面積の小さい補償容量部４００の肩部で下部電極が露出して他の導体とショートする問題を回避することができる。
【００７６】
次に、図１６の半導体装置の製造方法について、図１７乃至図３１を参照して詳細に説明する。
【００７７】
まず、公知の方法により、図１７に示す状態を得る。
【００７８】
詳述すると、基板１に絶縁膜を埋設したＳＴＩ領域２を形成する。また、メモリセル部２１０にゲートトレンチ（不図示）を形成し、その内面にゲート絶縁膜（不図示）を形成する。さらにゲートトレンチを埋め込むようにＴｉＮ膜およびＷ膜を順次形成し、エッチバックによりＴｉＮ膜及びＷ膜からなる埋め込みゲート電極３を形成する。埋め込みゲート電極３は、ＤＲＡＭのワード線として機能する。それから、埋め込みゲート電極３の上部空間を窒化シリコン膜で埋設し、窒化シリコン膜からなるキャップ絶縁膜４を形成する。
【００７９】
次に、イオン注入法により、メモリセル部２１０内にリン、ヒ素等の不純物を導入して拡散層５（第１及び第２の拡散層５ａ，５ｂ）を形成する。メモリセル部２１０に絶縁膜４ａを形成し、第１の拡散層５ａの上に位置する絶縁膜４ａの一部分を、リソグラフィとドライエッチングにより除去する。
【００８０】
メモリセル部２１０にビット線６及びその上に積層されるカバー絶縁膜７を形成する。同時に、同一工程で周辺回路部３１０に第２配線１７及びその上に積層されるカバー絶縁膜を形成する。第２配線１７はプレーナ型トランジスタのゲート電極を兼ねる。
【００８１】
次に、周辺回路部３１０に拡散層１８を形成する。続いて、ビット線６および第２配線１７を覆うように第１層間絶縁膜８を形成する。第１層間絶縁膜８を貫通し、拡散層５及び１８にそれぞれ接続される容量コンタクトプラグ９およびコンタクトプラグ１９ｂを形成する。同時に、プレーナ型ゲート電極に接続されるコンタクトプラグ１９ａも形成する。
【００８２】
次いで、スパッタ法を用いて、例えば厚さ５０ｎｍの、Ｗ膜を全面に形成する。リソグラフィによりＷ膜の上にマスク膜（不図示）を形成し、形成したマスク膜を用いてＷ膜をドライエッチングする。これにより、メモリセル部２１０の容量コンタクトプラグ９に接続される容量コンタクトパッド１０と、周辺回路部３１０のコンタクトプラグ１９ａおよび１９ｂに接続される第２配線２０と、補償容量部４００の補償容量下部プレート電極２２と、を同一金属膜で同時に形成する。その後マスク膜を除去する。
【００８３】
次いで、ＣＶＤ法により、例えば厚さ５０ｎｍの、窒化シリコン膜１１を全面に形成する。さらに、ＣＶＤ法により、例えば厚さ１０００ｎｍの、酸化シリコン膜からなる犠牲層間絶縁膜１４ａおよび、例えば厚さ１００ｎｍの、窒化シリコン膜からなるサポート膜１３を順次積層形成する。
【００８４】
以上により、図１７に示す状態が得られる。
【００８５】
次に、図１８に示すように、サポート膜１３、犠牲層間絶縁膜１４ａおよび窒化シリコン膜１１を貫通する複数のシリンダホールを形成する。シリンダホールの形成は以下のように行われる。
【００８６】
まず、リソグラフィ法により、サポート膜１３の上にマスク膜を形成する。マスク膜には、所定の位置に、例えば直径８０ｎｍの、ホールパターンが複数形成されている。
【００８７】
次に、マスク膜をマスクとして、ドライエッチング法により、サポート膜１３、犠牲層間絶縁膜１４ａおよび窒化シリコン膜１１を貫通する複数のシリンダホールを形成する。シリンダホールは、メモリセル部２１０及び補償容量部４００の各々に形成される。メモリセル部２１０では、各シリンダホール内に個々に独立した容量コンタクトパッド１０の上面が露出する。また、補償容量部４００では、一体に形成された補償容量下部プレート電極２２の上面が露出する。
【００８８】
次に、図１９に示すように、シリンダホールの内面を覆うように下部電極１２ｂ及び２３ｂを形成する。これら下部電極の形成は以下のように行われる。
【００８９】
まず、ＣＶＤ法を用いて、シリンダホール内面を含む全面に、例えば厚さ１０ｎｍの、ＴｉＮ膜を形成する。ＴｉＮ膜の成膜は、四塩化チタンとアンモニアを原料ガスとし、温度６５０℃で行うことができる。
【００９０】
次いで、塩素ガス含有プラズマを用いたドライエッチング法により、ＴｉＮ膜を全面エッチバックし、サポート膜１３の上面に形成されたＴｉＮ膜を除去する。これにより、シリンダホール内にＴｉＮ膜が残り、残ったＴｉＮ膜が下部電極１２ｂ及び２３ｂとなる。
【００９１】
シリンダホールの直径が８０ｎｍ、ＴｉＮ膜の厚みが１０ｎｍとすると、ＴｉＮ膜形成後のシリンダホールの内径は６０ｎｍとなる。また、シリンダホールの深さは、窒化シリコン膜１１の膜厚５０ｎｍと、犠牲層間絶縁膜１４ａの膜厚１０００ｎｍと、サポート膜１３の膜厚１００ｎｍの合計で１１５０ｎｍとなる。したがって全面エッチバックする前のシリンダホールのアスペクト比（深さ／直径）は約１９である。アスペクト比が１０を超えるようなホールにおいては、ドライエッチング法による全面エッチバックにより、ホール底面に形成されている被エッチング物をエッチングすることは困難である。本実施例では、アスペクト比が１９であり十分に大きな値なので、シリンダホールの底面に形成されているＴｉＮ膜はエッチングされずに残存する。したがって、シリンダホールの底部のＴｉＮ膜を残存させるために、シリコンホール内をカバー膜で埋設するなどの特別の工程は行うことなく、クラウン型の下部電極１２ｂ及び２３ｂを形成することができる。
【００９２】
以上のようにして、ＴｉＮ膜からなり容量コンタクトパッド１０に接続される下部電極１２ｂと、同じくＴｉＮ膜からなり補償容量下部プレート電極２２に接続される下部電極２３ｂが同時に形成される。
【００９３】
次に、図２０（ａ）に示すように、犠牲膜２５を形成し、その上にホトレジスト膜２６を生成する。
【００９４】
犠牲膜２５は、例えば、厚さ１００ｎｍの酸化シリコン膜である。ステップカバレージの悪いプラズマＣＶＤ法で形成することにより、シリンダホール内を埋め込まずに開口部を閉塞させることができる。開口部を閉塞させる理由は、ホトレジスト膜２６がシリンダホールの底部に形成されないようにするためである。ホトレジスト膜がホール底部に形成されてしまうと、前述した理由と同様の理由により、後で除去することが困難となるからである。
【００９５】
ホトレジスト膜２６には、リソグラフィ法を用いて複数の開口２７が形成される。開口２７は、メモリセル部２００及び周辺回路部３１０にそれぞれ形成される。
【００９６】
図２０（ｂ）は、ホトレジスト膜２６を形成した状態のメモリセル部２１０の平面図である。メモリセル部（メモリマット）２１０内の任意の位置に、開口２７が形成されている。開口２７は、後の工程で犠牲層間絶縁膜１４ａをウエットエッチングで除去する際のエッチング液の侵入口として機能するものである。
【００９７】
次に、開口２７が形成されたホトレジスト膜２６をマスクとして、フッ素ガス含有プラズマを用いたドライエッチング法により、上面の一部が露出している犠牲膜２５および下層のサポート膜１３をエッチング除去する。その後、ホトレジスト２６を除去する。これにより、図２１（ａ）に示す状態が得られる。サポート膜１３には、開口に対応する位置に開口２７ａが形成される。
【００９８】
開口２７ａ内には、犠牲層間絶縁膜１４ａの上面の一部と、下部電極１２ｂの上面の一部とが露出する。開口２７ａの形成位置は、図２１（ｂ）に示すように、メモリセル部２１０において複数の下部電極１２ｂの各々の上面が半分程度露出するように設定されている。各下部電極１２ｂの露出していない残りの半分側には窒化シリコン膜からなるサポート膜１３が残存し、複数の下部電極１２ｂを互いに連結してサポートする状態となっている。
【００９９】
次に、図２２（ａ）及び（ｂ）に示すように、フッ酸含有溶液を用いて、犠牲膜２５及び犠牲層間絶縁膜１４ａを全て除去する。
【０１００】
周辺回路部３１０では、犠牲層間絶縁膜１４ａの上面が露出しているので、犠牲層間絶縁膜１４ａは、その上面から下方へ向かって順次ウエットエッチングされる。一方、メモリセル部２１０では、犠牲層間絶縁膜１４ａは、周辺回路部３１０に隣接する外周側壁部側からエッチングされる。同時に、メモリセル部２１０の犠牲層間絶縁膜１４ａは、その上面側に形成されている開口２７ａから進入したエッチング液によってもエッチングされる。エッチング液は、サポート膜１３の直下にも到達し、そこに位置する犠牲層間絶縁膜１４ａをも除去する。
【０１０１】
補償容量部４００では、その平面面積が小さいので、周辺回路部３１０に隣接する外周側壁部から進入するエッチング液だけで犠牲層間絶縁膜１４ａを除去することができる。したがって、メモリセル部２００に形成されるような開口２７ａは不要である。
【０１０２】
なお、第１層間絶縁膜８は、酸化シリコン膜で構成されるが、上面が窒化シリコン膜１１で覆われているのでウエットエッチングされずに残存する。すなわち、窒化シリコン膜１１はエッチングストッパー膜として機能している。
【０１０３】
次に、図２３に示すように、メモリセル部２１０において容量絶縁膜１２ｃとなり、補償容量部４００において容量絶縁膜２３ｃとなる酸化ジルコニウム膜を形成する。
【０１０４】
酸化ジルコニウム膜は、ＡＬＤ（Atomic Layer Deposition）法を用いて形成する。この方法によれば、酸化ジルコニウム膜は、下部電極１２ｂ、２３ｂの内面および外壁、サポート膜１３の上下面、窒化シリコン膜１１の上面、の全てに形成される。酸化ジルコニウム膜の厚さは例えば６ｎｍとする。
【０１０５】
酸化ジルコニウム膜に代えて、比誘電率が２０以上の金属酸化膜である、酸化タンタル膜、酸化ハフニウム膜及び酸化ランタン膜のいずれか、又はこれらの積層膜等を用いてもよい。
【０１０６】
容量絶縁膜１２ｃ、２３ｃを形成した後、メモリセル部２１０において上部電極１２ｄとなり、補償容量部４００において上部電極２３ｄとなるＴｉＮ膜を形成する。ＴｉＮ膜は、ＣＶＤ法により形成することができる。
【０１０７】
ＴｉＮ膜の形成は、下部電極の形成と同様、約６００℃で行われる。この温度では、酸化ジルコニウム膜とＴｉＮ膜とが接触部分において互いに反応し始め、酸化ジルコニウム膜の絶縁性能を低下させる。これは、キャパシタのリーク電流を増大させる。したがって、上部電極１２ｄ、２３ｄとなるＴｉＮ膜の形成は長時間行えず、膜厚を厚くすることができない。ＴｉＮ膜の膜厚は最大で１０ｎｍ程度である。したがって、このＴｉＮ膜で、容量素子（シリンダー型キャパシタ）の周囲を埋め込むことはできず、容量素子の周囲に空隙が存在する。
【０１０８】
ここで、下部電極を形成した後のシリンダホールの直径が６０ｎｍであるとする。その後形成される、容量絶縁膜の厚みを６ｎｍ、上部電極の厚みを１０ｎｍとすると、シリンダホール内には、依然、直径２８ｎｍの空間（凹部２８）が存在する。また、下部電極１２ｂ、２３ｂの周囲にも同様の空隙（空洞２９）が連続した状態で残存する。これらの空隙は容量素子にとって悪影響を及ぼす原因となるので埋設する必要がある。しかし、上述のように、ＴｉＮ膜からなる上部電極自体で埋設することができない。そこで、本実施例ではボロンドープシリコンゲルマニウム（Ｂ−ＳｉＧｅ）膜３０を埋設膜として用いる。
【０１０９】
図２４に示すように、ＣＶＤ法によりＢ−ＳｉＧｅ膜３０を形成する。三塩化ホウ素（ＢＣｌ３）とモノシラン（ＳｉＨ４）とモノゲルマン（ＧｅＨ４）を原料ガスとし、４００〜４５０℃でＢ−ＳｉＧｅ膜３０を形成する。ＢＣｌ３およびＧｅＨ４の触媒効果によって低温（４００〜４５０℃）での成膜が可能である。
【０１１０】
４５０℃では、酸化ジルコニウム膜とＴｉＮ膜との反応は生じないので、Ｂ−ＳｉＧｅ膜３０の膜厚を、容量素子間に生じている空隙を埋設するのに十分な厚さとすることができる。本実施例では、例えば厚さ１００ｎｍのＢ−ＳｉＧｅ膜３０を形成する。なお、Ｂ−ＳｉＧｅ膜３０は、成膜段階で既に結晶化しており低抵抗状態となっている。したがって、不純物の活性化のための加熱処理は不要である。
【０１１１】
次に、図２５に示すように、Ｂ−ＳｉＧｅ膜３０の上に、接着層３１及びタングステン（Ｗ）膜３２を順次積層する。
【０１１２】
接着層３１は、例えば厚さ５ｎｍの、Ｂ−Ｓｉ膜である。接着層３１は、その名が示すとおり、Ｗ膜３１とＢ−ＳｉＧｅ膜３０との間を接着する接着層として機能する。
【０１１３】
Ｂ−Ｓｉ膜は、ＣＶＤ法を用い、三塩化ホウ素（ＢＣｌ３）とモノシラン（ＳｉＨ４）を原料ガスとして、温度４５０℃で成膜できる。Ｂ−Ｓｉ膜は、成膜段階では非晶質で電気抵抗が高い状態となっている。これを低抵抗化するためには結晶化する必要がある。結晶化には５００℃の熱処理が必要となる。しかし、５００℃は容量絶縁膜とＴｉＮ膜の反応が始まる温度に相当する。したがってＳ−Ｂｉ膜３１もまた、膜厚１０ｎｍとするのが限度であり、埋設膜としては用いることができない。
【０１１４】
Ｗ膜３２は、ＣＶＤ法もしくはスパッタ法により、例えば厚さ１００ｎｍに形成する。スパッタ法は、物理蒸着法なので、基本的に成膜するための加熱を必要としない。また、ＣＶＤ法においても、ＷＦ６を水素等で還元して成膜する場合、４００℃以下の温度で行うことができる。Ｗ膜３２はＢ−ＳｉＧｅ膜３０やＢ−Ｓｉ膜に比べて約１桁小さい比抵抗を有するので、容量プレートとしての膜厚を約１／１０に低減することができる。
【０１１５】
次に、図２６に示すように、メモリセル部２１０及び補償容量部４００を覆うホトレジスト３３を形成する。ホトレジスト３３は、周辺回路部３００等に形成されているＷ膜３２、接着層３１およびＢ−ＳｉＧｅ膜３０を除去する際のマスクとして使用される。
【０１１６】
ホトレジスト３３の形成は、回転塗布法により全面にホトレジスト膜を形成し、その後、リソグラフィ法によりパターニングして行われる。レジスト膜の形成を回転塗布法を用いて行うと、比較的広い面積を有するメモリセル部２１０の上面に形成されるホトレジスト膜の膜厚に比べ、広い凹所内に孤立して存在し、かつ比較的狭い面積を有する補償容量部４００の上面に形成されるホトレジスト膜の膜厚は薄くなる。特に、補償容量部４００の肩部の上では、薄くなる傾向が強い。
【０１１７】
次に、図２７に示すように、ホトレジスト３３をマスクとして周辺回路部３１０等において上面が露出しているＷ膜３２をドライエッチングする。その後、マスクとして用いたホトレジスト３３を除去する。
【０１１８】
続いて、図２８に示すように、Ｗ膜３２をマスクとして接着層３１およびＢ−ＳｉＧｅ膜３０をドライエッチングする。なお、前工程でマスクとして用いたホトレジスト２２を除去せずに本工程を実施しても良い。これにより、メモリセル部２１０にはＢ−ＳｉＧｅ膜３０、接着層３１およびＷ膜３２の積層膜からなる容量プレート電極１２ａが形成され、補償容量部４００には同じ構成の補償容量上部プレート電極２４が形成される。
【０１１９】
次に、図２９に示すように、ＣＶＤ法により全面に酸化シリコン膜からなる絶縁膜１４ｂを形成する。絶縁膜１４ｂは、その表面の最も低い位置（周辺回路部３１０の上方の平坦面）が、容量プレート電極１２及び補償容量上部プレート電極２４よりも高い位置となるように形成する。絶縁膜１４ｂの膜厚は、例えば１５００ｎｍとすることができる。
【０１２０】
次に、図３０に示すように、ＣＭＰ法によりメモリセル部２００および補償容量部４００の上方に形成されている余分な絶縁膜１４ｂを除去し、絶縁膜１４ｂの表面を平坦化して第２層間絶縁膜１４とする。
【０１２１】
次に、図３１に示すように、メモリセル部２００および補償容量部４００において、第２層間絶縁膜１４を貫通する第１スルーホール（ＴＨ）を形成し、Ｗ膜３２の上面の一部を露出させる。同時に、周辺回路部３００において、第２の層間絶縁膜１４を貫通する第２ＴＨを形成して第２配線２０の上面の一部を露出させる。次いで、第１ＴＨに第１ビアプラグ１５を、第２ＴＨに第２ビアプラグ２１をそれぞれ形成する。さらに、第１ビアプラグ１５および第２ビアプラグ２１の上面にそれぞれ接続される第３配線１６を形成する。
【０１２２】
この後、さらに配線層を形成したリ、保護層を形成したりしてＤＲＡＭが完成する。
【０１２３】
以上述べたように、本実施の形態に係る半導体装置では、容量プレート電極にＢ−ＳｉＧｅ層と金属層を含む積層構造を採用したので、比較的低温で、クラウン構造のキャパシタの周囲を導体で埋め込むことができるとともに、容量プレート電極の厚みを低減できる。
【０１２４】
また、容量プレート電極が薄型化したことにより、その後の層間絶縁膜の形成、平坦化、スルーホールの形成等の容易化、及び工程時間の短縮をも実現することができる。
【０１２５】
以上、本発明についていくつか実施の形態及び実施例に即して説明したが、本発明は上記実施の形態及び実施例に限定されるものではなく、本発明の範囲から逸脱することなく、種々の変形、変更が可能である。特に、各膜の材質は同様の作用効果を奏するものであれば交換可能であり、膜厚等の数値は単なる例示に過ぎない。
【符号の説明】
【０１２６】
１    半導体基板
２    ＳＴＩ領域
３    埋め込みゲート電極
４    キャップ絶縁膜
４ａ    絶縁膜
５    拡散層
５ａ    第１の拡散層
５ｂ    第２の拡散層
６    ビット線
７    カバー絶縁膜
８    第１層間絶縁膜
９    容量コンタクトプラグ
１０    容量コンタクトパッド
１１    窒化シリコン膜
１２    セル容量素子
１２ａ    セル容量プレート電極
１２ｂ    下部電極
１２ｃ    容量絶縁膜
１２ｄ    上部電極
１３    サポート膜
１４    第２層間絶縁膜
１４ａ    犠牲層間絶縁膜
１４ｂ    絶縁膜
１５    第１ビアプラグ
１６    第３配線
１７    第１配線
１８    拡散層
１９ａ    コンタクトプラグ
１９ｂ    コンタクトプラグ
２０    第２配線
２１    第２ビアプラグ
２２    補償容量下部プレート電極
２３    補償容量素子
２３ｂ    下部電極
２３ｃ    容量絶縁膜
２３ｄ    上部電極
２４    補償容量上部プレート電極
２５    犠牲膜
２６    ホトレジスト膜
２７    開口
２７ａ    開口
２８    凹部
２９    空洞
３０    Ｂ−ＳｉＧｅ膜
３１    Ｂ−Ｓｉ膜
３２    Ｗ膜
３３    ホトレジスト
１００    ＤＲＡＭ
２００    メモリセル領域
２１０    メモリセル部
３００    周辺回路領域
４００    補償容量部
５００    キャパシタ
５０２    サポート膜
５０４    Ｂ−ＳｉＧｅ膜
５０６    レジスト膜
５０８    肩部
５１０    層間絶縁膜
５１２    スルーホール
９０１    Ｂ−ＳｉＧｅ膜
９０３    Ｂ−Ｓｉ膜
９０５    Ｗ膜
９０７    ホトレジスト
９０９    容量プレート電極
９１１    層間絶縁膜
９１３，９１５    スルーホール
【図１】
2013016632.tif 000003
【図２】
2013016632.tif 000004
【図３】
2013016632.tif 000005
【図４】
2013016632.tif 000006
【図５】
2013016632.tif 000007
【図６】
2013016632.tif 000008
【図７】
2013016632.tif 000009
【図８】
2013016632.tif 000010
【図９】
2013016632.tif 000011
【図１０】
2013016632.tif 000012
【図１１】
2013016632.tif 000013
【図１２】
2013016632.tif 000014
【図１３】
2013016632.tif 000015
【図１４】
2013016632.tif 000016
【図１５】
2013016632.tif 000017
【図１６】
2013016632.tif 000018
【図１７】
2013016632.tif 000019
【図１８】
2013016632.tif 000020
【図１９】
2013016632.tif 000021
【図２０】
2013016632.tif 000022
【図２１】
2013016632.tif 000023
【図２２】
2013016632.tif 000024
【図２３】
2013016632.tif 000025
【図２４】
2013016632.tif 000026
【図２５】
2013016632.tif 000027
【図２６】
2013016632.tif 000028
【図２７】
2013016632.tif 000029
【図２８】
2013016632.tif 000030
【図２９】
2013016632.tif 000031
【図３０】
2013016632.tif 000032
【図３１】
2013016632.tif 000033