【手続補正書】
【提出日】平成28年8月15日(2016.8.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のキャッシュに関連付けられた第１のプリフェッチャで、前記第１のプリフェッチャによって決定されるメモリアドレスのシーケンス内のいくつかの数のメモリアドレスからデータをプリフェッチするための要求を発行するのをバイパスすることであって、前記数は、第２のキャッシュに関連付けられた第２のプリフェッチャから受け取った要求に示されており、前記第２のプリフェッチャで未決のプリフェッチ要求の数に基づいている、ことと、
前記バイパスされたメモリアドレスの後のメモリアドレスからデータをプリフェッチするための要求を、前記第１のプリフェッチャから発行することと、
を含む方法。
【請求項２】
前記第１のプリフェッチャで、少なくとも１つの第１のアドレスに対する少なくとも１つのキャッシュミスを検出することに応じて、データを前記第１のキャッシュのラインにプリフェッチするためのメモリアドレスの前記シーケンスを決定することを含み、メモリアドレスの前記シーケンスは、前記少なくとも１つの第１のアドレスを基準にして決定される、請求項１に記載の方法。
【請求項３】
前記第２のプリフェッチャで未決のプリフェッチ要求の数を示す情報を記憶することを含む、請求項１に記載の方法。
【請求項４】
前記未決のプリフェッチ要求の数を示す情報を記憶することは、前記第２のプリフェッチャが、プリフェッチ要求を発行することと、未決のプリフェッチ要求の数を前記第２のプリフェッチャによって発行された前記プリフェッチ要求に関連付けられたストリームエントリに追加することと、に応じて、未決のプリフェッチ要求の数をカウントすることを含む、請求項３に記載の方法。
【請求項５】
前記未決のプリフェッチ要求の数を示す情報を、前記第２のプリフェッチャから前記第１のキャッシュに送られるプリフェッチ要求とともに前記第１のキャッシュに送ることを含む、請求項４に記載の方法。
【請求項６】
メモリアドレスの前記シーケンスは、対応する複数のフラグによって示されており、前記いくつかのメモリアドレスからデータをプリフェッチするための要求を発行するのをバイパスすることは、前記バイパスされたメモリアドレスの数に対応する数の前記フラグをセットしていない状態とすることと、少なくとも１つの以後のフラグをセットして、前記対応するメモリアドレスに対する未決のプリフェッチ要求を示すことと、を含む、請求項１に記載の方法。
【請求項７】
前記データをプリフェッチするための要求を発行することは、セットされている前記少なくとも１つの以後のフラグに対応する前記メモリアドレスからデータをプリフェッチするための要求を発行することを含む、請求項６に記載の方法。
【請求項８】
第１のプリフェッチャによって決定されたメモリアドレスのシーケンス内のいくつかのメモリアドレスからデータをプリフェッチするための要求を発行するのをバイパスするように構成可能な前記第１のプリフェッチャであって、前記数は、第２のキャッシュに関連付けられた第２のプリフェッチャから受け取った要求に示されており、前記数は、前記第２のプリフェッチャで未決のプリフェッチ要求の数に基づいており、前記第１のプリフェッチャは、前記バイパスされたメモリアドレスの後のメモリアドレスからデータをプリフェッチするための要求を発行するように構成可能である、第１のプリフェッチャを備える、
装置。
【請求項９】
前記第１のプリフェッチャに関連付けられた第１のキャッシュを備え、前記第１のプリフェッチャは、少なくとも１つの第１のアドレスに対する少なくとも１つのキャッシュミスを検出することに応じて、データを前記第１のキャッシュのラインにプリフェッチするためのメモリアドレスの前記シーケンスを決定するように構成可能であり、メモリアドレスの前記シーケンスは、前記少なくとも１つの第１のアドレスを基準にして決定される、請求項８に記載の装置。
【請求項１０】
前記第２のプリフェッチャを備え、前記第２のプリフェッチャは、前記第２のプリフェッチャで前記未決のプリフェッチ要求の数を示す情報を記憶するように構成可能である、請求項８に記載の装置。
【請求項１１】
前記第２のプリフェッチャは、プリフェッチ要求を発行することに応じて未決のプリフェッチ要求の数をカウントするように構成可能であり、未決のプリフェッチ要求の数を、前記第２のプリフェッチャによって発行される前記プリフェッチ要求に関連付けられたストリームエントリに追加するように構成可能である、請求項１０に記載の装置。
【請求項１２】
前記第２のプリフェッチャは、前記未決のプリフェッチ要求の数を示す情報を、前記第２のプリフェッチャから前記第１のキャッシュに送られるプリフェッチ要求とともに前記第１のキャッシュに送るように構成可能である、請求項１１に記載の装置。
【請求項１３】
メモリアドレスの前記シーケンスは、対応する複数のフラグによって示されており、前記第１のプリフェッチャは、前記バイパスされたメモリアドレスの数に対応する数の前記フラグをセットしていない状態とするように構成可能であり、少なくとも１つの以後のフラグをセットして、前記対応するメモリアドレスに対する未決のプリフェッチ要求を示すように構成可能である、請求項８に記載の装置。
【請求項１４】
前記第１のプリフェッチャは、セットされている前記少なくとも１つの以後のフラグに対応する前記メモリアドレスからデータをプリフェッチするための要求を発行するように構成可能である、請求項１３に記載の装置。
【請求項１５】
メモリに関連付けられた第１のキャッシュと、
前記第１のキャッシュ内にデータをプリフェッチするための第１のプリフェッチャと、
前記第１のキャッシュに関連付けられた第２のキャッシュと、
前記第２のキャッシュ内にデータをプリフェッチするための第２のプリフェッチャであって、前記第１のプリフェッチャは、前記第１のプリフェッチャによって決定されたメモリアドレスのシーケンス内のいくつかの数のメモリアドレスからデータをプリフェッチするための要求を発行するのをバイパスするように構成可能であり、前記数は、前記第２のプリフェッチャから受け取った要求に示されており、前記第１のプリフェッチャは、前記バイパスされたメモリアドレスの後のメモリアドレスからデータをプリフェッチするための要求を発行するように構成可能である、第２のプリフェッチャと、
を備え、
前記第２のプリフェッチャは、プリフェッチ要求を発行することに応じて未決のプリフェッチ要求の数をカウントするように構成可能であり、未決のプリフェッチ要求の数を、前記第２のプリフェッチャによって発行される前記プリフェッチ要求に関連付けられたストリームエントリに追加するように構成可能である、プロセッサベースのシステム。
【請求項１６】
前記第２のプリフェッチャは、前記未決のプリフェッチャ要求の数を示す情報を、前記第２のプリフェッチャから前記第１のキャッシュに送られるプリフェッチ要求とともに前記第１のキャッシュに送るように構成可能である、請求項１５に記載のプロセッサベースのシステム。
【請求項１７】
実行されると、半導体デバイスの製造に用いられる製造プロセスを構成可能な命令を含むコンピュータ可読記憶媒体であって、
集積回路は、
第１のキャッシュに関連付けられた第１のプリフェッチャであって、第１のプリフェッチャによって決定されたメモリアドレスのシーケンス内のいくつかのメモリアドレスからデータをプリフェッチするための要求を発行するのをバイパスするように構成可能であり、前記バイパスされたメモリアドレスの後のメモリアドレスからデータをプリフェッチするための要求を発行するように構成可能な前記第１のプリフェッチャと、
第２のキャッシュに関連付けられた第２のプリフェッチャがプリフェッチ要求を発行したことに応じて、前記第２のプリフェッチャで未決のプリフェッチ要求の数をカウントするためのカウンタと、を備え、
前記第２のプリフェッチャは、未決のプリフェッチ要求の数を、前記第２のプリフェッチャによって発行される前記プリフェッチ要求に関連付けられたストリームエントリに追加するように構成可能である、
コンピュータ可読記憶媒体。
【請求項１８】
前記集積回路は、前記未決のプリフェッチ要求の数を示す情報を、第２のプリフェッチャから前記第１のキャッシュに送られるプリフェッチ要求とともに前記第１のキャッシュに送るように構成可能な第２のプリフェッチャを備える、請求項１７に記載のコンピュータ可読記憶媒体。