(57)【要約】【課題】画素分離部の幅を縮小することや光電変換部の面積の拡大することを可能にする固体撮像装置を提供する。【解決手段】第１導電型の電荷蓄積領域２３を含む光電変換部及び画素トランジスタＴｒ１から成る画素３８と、画素３８が複数配列された画素領域と、この画素領域内の隣接する画素３８間の半導体層２２に設けられたトレンチ４２の内壁部に形成された、エピタキシャル成長による第１導電型の半導体層４３と、この第１導電型の半導体層４３の内部に形成され、隣接する画素３８の電荷蓄積領域２３を分離する、画素分離部４１とを含んで、固体撮像装置２１を構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型の電荷蓄積領域を含んで成る光電変換部と、
前記光電変換部及び画素トランジスタを含んで成る画素と、
前記画素が複数配列された画素領域と、
前記画素領域内の、少なくとも隣接する前記画素の間の前記半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第１導電型の半導体層と、
前記第１導電型の半導体層の内部に形成され、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部とを含む
固体撮像装置。
【請求項２】
前記画素分離部が、エピタキシャル成長による第２導電型の半導体層で形成されている、請求項１に記載の固体撮像装置。
【請求項３】
前記画素分離部が、絶縁層又は遮光層で形成されている、請求項１に記載の固体撮像装置。
【請求項４】
前記半導体層の表面側に、層間絶縁層を介して複数層の配線層が設けられた多層配線層が配置され、前記半導体層の裏面側が受光面となる裏面照射型の固体撮像装置である、請求項１に記載の固体撮像装置。
【請求項５】
第１導電型の電荷蓄積領域を含む光電変換部と、画素トランジスタとを含んで成る画素が、複数配列された画素領域を有する固体撮像装置を製造する方法であって、
半導体層に第１導電型の不純物を注入して、第１導電型の領域を形成する工程と、
少なくとも隣接する前記画素の間となる、前記第１導電型の領域に、トレンチを形成する工程と、
前記トレンチの内壁部に、エピタキシャル成長により第１導電型の半導体層を形成する工程と、
前記第１導電型の半導体層の内部に、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部を形成する工程と、
前記トレンチに隣接する部分の前記第１導電型の領域を前記電荷蓄積領域として、前記光電変換部及び前記画素トランジスタから成る前記画素を形成する工程とを有する
固体撮像装置の製造方法。
【請求項６】
前記画素分離部を、エピタキシャル成長による第２導電型の半導体層で形成する、請求項５に記載の固体撮像装置の製造方法。
【請求項７】
前記画素分離部を、絶縁層又は遮光層で形成する、請求項５に記載の固体撮像装置の製造方法。
【請求項８】
前記半導体層の表面上に、層間絶縁層を介して複数層の配線層が設けられた多層配線層を形成する工程と、前記多層配線層上に支持基板を貼り合わせる工程と、前記半導体層の裏面側から研磨を行って、前記画素分離部を露出させる工程と、その後、前記半導体層の裏面に、カラーフィルタ及びオンチップレンズを順次形成する工程とを、さらに有する請求項５に記載の固体撮像装置の製造方法。
【請求項９】
半導体層に形成された第１導電型の電荷蓄積領域を含んで成る光電変換部と、前記光電変換部及び画素トランジスタを含んで成る画素と、前記画素が複数配列された画素領域と、前記画素領域内の、少なくとも隣接する前記画素の間の前記半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第１導電型の半導体層と、前記第１導電型の半導体層の内部に形成され、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部とを含む固体撮像装置と、
前記固体撮像装置の光電変換部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路とを含む
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置及びその製造方法に係わり、ＣＭＯＳイメージセンサ等に適用して好適なものである。また、本技術は、固体撮像装置を備えた電子機器に係わる。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ（ＣＭＯＳ固体撮像装置）は、昨今、携帯電話・デジタルカメラ・カムコーダ等の電子機器に搭載されており、コストの削減によって、小型化や多画素化が進んでいる。
【０００３】
ＣＭＯＳイメージセンサにおいて、一般的には、図１６Ａに示すように、例えばｎ型のフォトダイオード（以下ＰＤとする）１０２を形成する際に、ボロン等のｐ型の不純物を注入したｐ型の半導体領域１０３を形成して、隣接する画素の分離を実施している。
【０００４】
また、図１６Ｂに示すように、半導体層にトレンチ１０４を形成して、その後、図示しないがトレンチ１０４の内部にｐ型のエピタキシャル成長層や絶縁層を埋め込むことによって、物理的な画素の分離を実施している（例えば、特許文献１を参照。）。
なお、図１６Ａ及び図１６Ｂにおいて、１０１は、ＰＤ１０２の下地の層（半導体層、半導体基板、もしくは、その他の層や基板）を示す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２８７１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
固体撮像装置において、さらに小型化や多画素化を目指すにあたっては、ＰＤ間の画素分離部の幅を縮小させて、ＰＤの面積を大きくする必要がある。
【０００７】
しかしながら、現状実施されている不純物の注入による分離方法では、画素分離部の幅は、０．３μｍ程度がリソグラフィの限界（限界を超えるとレジスト倒れが発生する）であり、画素分離部のさらなる微細化が困難となる傾向にある。
【０００８】
また、トレンチ形成による物理的な分離技術では、素子の微細化がさらに進むと、トレンチのアスペクト比が増大していく。
そのため、例えば、面内のばらつきに対するマージンのように、加工等の工程におけるプロセスマージンが不足することが想定される。
【０００９】
本技術の目的は、画素分離部の幅を縮小することや光電変換部の面積の拡大することを可能にする固体撮像装置及びその製造方法を提供するものである。また、固体撮像装置を備えた電子機器を提供するものである。
【課題を解決するための手段】
【００１０】
本技術の固体撮像装置は、半導体層に形成された第１導電型の電荷蓄積領域を含んで成る光電変換部と、この光電変換部及び画素トランジスタを含んで成る画素と、この画素が複数配列された画素領域とを含む。
そして、画素領域内の、少なくとも隣接する画素の間の半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第１導電型の半導体層を含む。
さらに、この第１導電型の半導体層の内部に形成され、隣接する画素の電荷蓄積領域を分離する、画素分離部を含む。
【００１１】
本技術の固体撮像装置の製造方法は、第１導電型の電荷蓄積領域を含む光電変換部と、画素トランジスタとを含んで成る画素が、複数配列された画素領域を有する固体撮像装置を製造する方法である。
そして、半導体層に第１導電型の不純物を注入して、第１導電型の領域を形成する工程と、少なくとも隣接する画素の間となる、第１導電型の領域に、トレンチを形成する工程とを有する。
また、トレンチの内壁部に、エピタキシャル成長により第１導電型の半導体層を形成する工程と、第１導電型の半導体層の内部に、隣接する画素の電荷蓄積領域を分離する、画素分離部を形成する工程とを有する。
さらに、トレンチに隣接する部分の第１導電型の領域を電荷蓄積領域として、光電変換部及び画素トランジスタから成る画素を形成する工程とを有する。
【００１２】
本技術の電子機器は、固体撮像装置と、この固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを含み、固体撮像装置が前記本技術の固体撮像装置の構成である。
【００１３】
上述の本技術の固体撮像装置の構成によれば、隣接する画素の間の半導体層に設けられた、トレンチの内壁部にエピタキシャル成長による第１導電型の半導体層が形成されている。そして、この第１導電型の半導体層の内部に、隣接する画素の電荷蓄積領域を分離する画素分離部が形成されている。
これにより、トレンチの内壁部の第１導電型の半導体層のさらに内部に画素分離部が形成されているので、画素分離部の幅をトレンチの幅よりも小さくすることが可能になり、画素分離部の幅を縮小することが可能になる。
また、エピタキシャル成長による第１導電型の半導体層を、光電変換部の電荷蓄積領域としても利用することができるので、光電変換部の面積を拡大することが可能になる。
【００１４】
上述の本技術の固体撮像装置の製造方法によれば、隣接する画素の間となる、第１導電型の領域に、トレンチを形成する工程と、このトレンチの内壁部に、エピタキシャル成長により第１導電型の半導体層を形成する工程を有している。そして、第１導電型の半導体層の内部に、隣接する画素の電荷蓄積領域を分離する、画素分離部を形成する工程と、トレンチに隣接する部分の第１導電型の領域を電荷蓄積領域として、光電変換部及び画素トランジスタから成る画素を形成する工程とを有する。
これにより、トレンチの内壁部の第１導電型の半導体層のさらに内部に画素分離部を形成するので、画素分離部の幅をトレンチの幅よりも小さく形成することが可能になり、画素分離部の幅を縮小することが可能になる。
また、第１導電型の半導体層が内壁部に形成された、トレンチに隣接する部分の第１導電型の領域を電荷蓄積領域とするので、電荷蓄積領域と第１導電型の半導体層が連続して形成される。これにより、第１導電型の半導体層を光電変換部の電荷蓄積領域としても利用することが可能になるので、光電変換部の面積を拡大することが可能になる。
【００１５】
上述の本技術の電子機器によれば、本技術の固体撮像装置の構成の固体撮像装置と光学系と信号処理回路とを含んでいる。これにより、固体撮像装置において、隣接する画素を分離する画素分離部の幅を縮小し、光電変換部の面積を拡大することが可能になる。
【発明の効果】
【００１６】
上述の本技術によれば、画素分離部の幅を縮小することや、光電変換部の面積を拡大することが可能になる。
画素分離部の幅を縮小することにより、固体撮像装置の小型化や多画素化を図ることができる。
また、光電変換部の面積を拡大することにより、感度の向上や飽和電荷量Ｑｓの増大を図ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】各実施の形態に適用される固体撮像装置の一形態の概略構成図である。
【図２】第１の実施の形態の固体撮像装置の概略構成図（断面図）である。
【図３】Ａ〜Ｃ  第１の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図４】Ｄ〜Ｆ  第１の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図５】Ｇ、Ｈ  第１の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図６】Ｉ、Ｊ  第１の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図７】Ａ〜Ｃ  第２の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図８】Ｄ〜Ｆ  第２の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図９】Ｇ、Ｈ  第２の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図１０】Ｉ、Ｊ  第２の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図１１】第３の実施の形態の固体撮像装置の概略構成図（断面図）である。
【図１２】Ａ〜Ｃ  第３の実施の形態の固体撮像装置の製造方法を示す製造工程図である。
【図１３】図２の固体撮像装置を変形した構成の概略構成図（断面図）である。
【図１４】第４の実施の形態の固体撮像装置の概略構成図（平面図）である。
【図１５】第５の実施の形態の電子機器の概略構成図である。
【図１６】Ａ、Ｂ  従来の固体撮像装置の画素領域の画素分離部付近の断面図である。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．ＣＭＯＳ固体撮像装置の概略構成の一形態
２．第１の実施の形態（固体撮像装置及びその製造方法）
３．第２の実施の形態（固体撮像装置及びその製造方法）
４．第３の実施の形態（固体撮像装置及びその製造方法）
５．固体撮像装置の変形例
６．第４の実施の形態（固体撮像装置及びその製造方法）
７．第５の実施の形態（電子機器）
【００１９】
＜１．ＣＭＯＳ固体撮像装置の概略構成の一形態＞
まず、以下に説明する各実施の形態に適用されるＣＭＯＳ固体撮像装置の概略構成の一形態を、図１に示す。
【００２０】
この固体撮像装置１は、シリコン基板等の半導体基板１１に、光電変換部を含む複数の画素２が規則的に２次元アレイ状に配列されて、画素領域（所謂撮像領域）３が構成されており、さらに、画素領域３の周囲に周辺回路部を有している。
画素２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。
複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの４トランジスタや、選択トランジスタを省略した３トランジスタで構成することができる。
なお、図示しないが、画素２において、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有した、所謂画素共有の構造を適用することも可能である。
【００２１】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８とを有している。
【００２２】
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置の内部情報等のデータを出力する。即ち、制御回路８では、垂直同期信号、水平同期信号、並びに、マスタークロックに基づいて、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６等に入力する。
【００２３】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素を駆動する。即ち、垂直駆動回路４は、画素領域３の各画素２の光電変換素子となる例えばフォトダイオードにおいて、受光量に応じて生成された信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【００２４】
カラム信号処理回路５は、画素の列毎に配列されており、１行分の画素２から出力される信号に対してノイズ除去等の信号処理を行う。即ち、カラム信号処理回路５は、画素２に固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ（アナログ／デジタル）変換等の信号処理を行う。カラム信号処理部５の出力段には、図示しないが、水平選択スイッチが設けられ、この水平選択スイッチが水平信号線１０との間に接続されている。
【００２５】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５のそれぞれを順番に選択して、各カラム信号処理回路５から画素信号を水平信号線１０に出力させる。
【００２６】
出力回路７は、各カラム信号処理回路５から水平信号線１０を通して順次供給される信号に対して、信号処理を行って出力する。例えば、バファリングだけを行う場合もあり、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。
入出力端子１２は、外部と信号のやり取りを行う。
【００２７】
＜２．第１の実施の形態（固体撮像装置及びその製造方法）＞
第１の実施の形態の固体撮像装置の概略構成図を、図２に示す。
本実施の形態は、裏面照射型のＣＭＯＳ固体撮像装置に適用した場合である。
本実施の形態の製造方法では、ＳＯＩ基板を使用して、裏面照射型のＣＭＯＳ固体撮像装置を製造する。
【００２８】
この固体撮像装置２１は、図２に示すように、薄膜化された半導体層（シリコン層等）２２に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタとから成る画素３８が、規則的に２次元配列された画素領域を有して構成されている。
フォトダイオードＰＤは、半導体基体２２にそれぞれ形成された、光電変換と電荷蓄積を兼ねる第１導電型、図２ではｎ型の電荷蓄積領域２３と、その表裏両界面の暗電流抑制を兼ねる第２導電型、図２ではｐ型の半導体領域２４，２５とを有しており、複数の画素トランジスタの下方に延長されて形成されている。
複数の画素トランジスタは、半導体基体２２の表面２２ａ側に形成されたｐ型の半導体ウェル領域２６に形成されている。なお、図２では、複数の画素トランジスタを、そのうちの１つである転送トランジスタＴｒ１で代表して示している。転送トランジスタＴｒ１は、フォトダイオードＰＤをソースとし、ｎ型半導体領域によって形成されたフローティングディフュージョンＦＤをドレインとして、ゲート絶縁膜２７を介して転送ゲート電極２８が形成されて構成されている。
【００２９】
半導体基体２２の表面側には、層間絶縁層３１を介して複数層の配線層３２を配置した多層配線層３３が形成されており、この多層配線層３３上に支持基板３５が貼り合わされる。裏面照射型であるため、配線層３２の配置には制限がなく、フォトダイオードＰＤに対応する位置にも配線層３２が形成されている。
半導体基体２２の多層配線層３３とは反対の側の裏面２２ｂが受光面となり、この裏面２２ｂ上に、図示しない反射防止膜等の絶縁膜、入射光の隣接画素への入射を阻止するための遮光膜（図示せず）、等が形成される。
さらに、半導体基体２２の裏面２２ｂ側の上に、カラーフィルタ３６及びオンチップレンズ３７が形成されている。
固体撮像装置に入射した光は、オンチップレンズ３７及びカラーフィルタ３６を通って半導体基体２２の裏面２２ｂの側からフォトダイオードＰＤに照射される。
【００３０】
なお、フォトダイオードＰＤのｎ型の電荷蓄積領域２３は、不純物濃度が半導体基体２２の表面２２ａ側で高く、表面２２ａ側から裏面２２ｂ側に向かうにつれて低くなるような濃度分布を有していることが望ましい。このような濃度分布を有していると、半導体基体２２の裏面２２ｂ付近で光電変換された電荷も表面２２ａ側に移動しやすくなる。
【００３１】
本実施の形態では、半導体基体２２にトレンチ４２を形成し、このトレンチ４２内にエピタキシャル成長による半導体層４３を埋め込んで構成されている。この半導体層４３は、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と同じ導電型のｎ型半導体層で形成されている。
本実施の形態では、特に、エピタキシャル成長によるｎ型の半導体層４３の内部に、エピタキシャル成長によるｐ型の高濃度（ｐ＋）の半導体層４４が形成され、このｐ型の半導体層４４により、画素を分離するための画素分離部４１が構成されている。なお、ｐ型の半導体層４４は、半導体基体２２の裏面２２ｂの界面に露出している。
そして、製造方法を後述するように、トレンチ４２内にｎ型の半導体層４３とｐ型の半導体層４４を順次エピタキシャル成長させて、画素分離部４１を形成する。
【００３２】
ｎ型の半導体層４３は、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と同じ導電型であるため、半導体層４３によって、光電変換部を広げることができる。
そして、ｎ型の半導体層４３は、好ましくは、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と、ｎ型の不純物の濃度を同程度にする。
また、ｐ型の半導体層４４は、エピタキシャル成長により形成されているので、イオン注入により形成された不純物領域のような、不純物が横方向（水平方向）へ広がることが、発生しない。従って、均一な不純物濃度が維持される。
【００３３】
本実施の形態では、ＳＯＩ基板を使用して図２に示した固体撮像装置２１を製造する。
例えば、以下に説明するようにして、図２に示した固体撮像装置２１を製造することができる。
【００３４】
まず、図３Ａに示すように、下層から順に、バルクのシリコン基板１３、Ｂｏｘ層（酸化シリコン層）１４、シリコン層１５が積層された、ＳＯＩ基板１６を用意する。
そして、このＳＯＩ基板１６のシリコン層１５に、ｎ型不純物のイオン注入を行って、活性シリコン層とする。
【００３５】
次に、シリコン層１５上に、トレンチ４２の形成及びエピタキシャル成長の際のバリアとして、マスク材（例えばＳｉＯ膜）５１を成膜する。そして、図３Ｂに示すように、フォトダイオードＰＤを分離する画素分離部となる部分に開口を有するように、マスク材５１をパターニングする。
【００３６】
続いて、図３Ｃに示すように、パターニングしたマスク材５１をマスクとして、トレンチ４２を形成する加工を行う。トレンチ４２の深さは、シリコン層１５を貫通させて、Ｂｏｘ層１４で止める。
【００３７】
次に、図４Ｄに示すように、トレンチ４２の内部に、エピタキシャル成長によって、ｎ型不純物（例えばリンＰや砒素Ａｓ）をドープしたｎ型の半導体層４３を、７００℃前後の温度で成膜する。
このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材５１やＢｏｘ層１４にはｎ型の半導体層４３が形成されず、シリコン層１５であるトレンチ４２の側壁部のみに、ｎ型の半導体層４３がエピタキシャル成長する。
そして、トレンチ４２の両内壁からエピタキシャル成長するｎ型の半導体層４３がくっつくよりも前、間に空間がある状態でエピタキシャル成長を停止する。
【００３８】
ｎ型の半導体層４３を形成するときのエピタキシャル成長の条件は、例えば以下のようにすることができる。
基板温度：７５０〜８５０℃
チャンバー内の圧力：１０〜７６０Ｔｏｒｒ
ＳｉＨ２Ｃｌ２（ＤＣＳ）流量：１０〜１００ｓｃｃｍ
ＨＣｌ流量：１０〜３００ｓｃｃｍ
Ｈ２流量：１０〜５０ｓｌｍ
ＰＨ３（５０ｐｐｍ／Ｈ２）：０．０１〜１０ｓｃｃｍ
【００３９】
なお、この後、必要に応じて、フォトダイオードＰＤの電荷蓄積領域２３となるシリコン層１５と、ｎ型の半導体層４３とのｎ型不純物の濃度が同程度となるように、ｎ型の半導体層４３にさらにｎ型の不純物をイオン注入することも可能である。
【００４０】
次に、ドープ種をｐ型不純物（例えばボロンＢやＢＦ２）に切り替えて、エピタキシャル成長によって、図４Ｅに示すように、ｐ型の半導体層４４を、７００℃前後の温度で成膜する。
これにより、トレンチ４２の両内壁に形成されたｎ型の半導体層４３の内部の空間を埋めて、ｐ型の半導体層４４が形成される。
このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材５１やＢｏｘ層１４にはｐ型の半導体層４４が形成されず、ｎ型の半導体層４３の内壁のみに、ｐ型の半導体層４４がエピタキシャル成長する。
従って、ｎ型の半導体層４３及びｐ型の半導体層４４は、Ｂｏｘ層１４から上方に浮いて形成され、また、シリコン層１５とマスク材５１との界面よりも下方に後退して形成される。このため、ｎ型の半導体層４３及びｐ型の半導体層４４は、その上下にファセットを有する構造となる。
【００４１】
ｐ型の半導体層４４を形成するときのエピタキシャル成長の条件は、例えば以下のようにすることができる。
基板温度：７５０〜８５０℃
チャンバー内の圧力：１０〜７６０Ｔｏｒｒ
ＳｉＨ２Ｃｌ２（ＤＣＳ）流量：１０〜１００ｓｃｃｍ
ＨＣｌ流量：１０〜３００ｓｃｃｍ
Ｈ２流量：１０〜５０ｓｌｍ
Ｂ２Ｈ６（１００ｐｐｍ／Ｈ２）：０．０１〜１０ｓｃｃｍ
【００４２】
続いて、例えばウエット薬液（ＤＨＦ等）を使用して、図４Ｆに示すように、シリコン層１５の表面のマスク材５１を剥離する。
【００４３】
次に、例えば８００℃程度のアニール処理を施して、トレンチ４２に埋め込まれたｎ型の半導体層４３及びｐ型の半導体層４４の活性化やトレンチ４２の界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。
【００４４】
その後、図５Ｇに示すように、シリコン層１５の上面側に、フォトダイオードＰＤ（図２参照）、転送トランジスタＴｒ１等の画素トランジスタ、フローティングディフュージョンＦＤを構成する、各部品を形成する。
即ち、画素分離部４１で分離された各画素に相当するシリコン層１５の上面側の一部に、ｐ型半導体ウェル領域２６を形成する。
また、各画素３８における、ｎ型のシリコン層１５の上面付近に、暗電流低減用のアキューミュレーション層を兼ねるｐ型の半導体領域２５を形成する。このとき、ｐ型の半導体領域２５をｎ型の半導体層４３の上面付近にも形成するので、この部分はｎ型からｐ型に変わる。
さらに、ｐ型半導体ウェル領域２６に、ｎ型半導体領域によるフローティングディフュージョンＦＤを形成する。
そして、フローティングディフュージョンＦＤとｐ型の半導体領域２５との間のｐ型半導体ウェル領域２６の上に、ゲート絶縁膜２７を介して転送デート電極２８を形成して、転送トランジスタＴｒ１を形成する。この転送トランジスタＴｒ１の形成と同時に、ｐ型半導体ウェル領域２６の他の部分に、一対のソース／ドレイン領域とゲート電極から成る他の画素トランジスタを形成する。さらに、画素領域の周辺に、周辺回路部をＣＭＯＳトランジスタを用いて形成する。
【００４５】
次に、図５Ｈに示すように、層間絶縁層３１を介して複数層の配線層３２を配置した多層配線層３３を形成する。
なお、ｎ型の半導体層４３及びｐ型の半導体層４４の上面側のファセット構造上の空間は、ゲート絶縁膜２７又は層間絶縁層３１等の絶縁材により埋められる。
また、フォトダイオードＰＤの部分では、ｎ型のシリコン層１５によって、ｎ型の電荷蓄積領域２３が形成されている。
【００４６】
その後、図６Ｉに示すように、例えばシリコン基板等による支持基板３５を、多層配線層３３の上に貼り合わせる。
【００４７】
その後、裏面側を研磨して、図６Ｊに示すように、ＳＯＩ基板１６のシリコン基板１３及びＢｏｘ層１４を除去すると共に、シリコン層１５から成る半導体基体２２の裏面側も研磨する。
このとき、ｎ型の半導体層４３及びｐ型の半導体層４４の裏面側のファセット構造は、研磨により除去され、裏面側がほぼ平坦化される。
【００４８】
その後は、図示しないが、上下を反転させて、半導体基体２２の裏面側の界面付近に、イオン注入により、ｐ型の半導体領域２４を形成する。
さらに、半導体基体２２上に、カラーフィルタ３６及びオンチップレンズ３７を順次形成する。
このようにして、図１に示した固体撮像装置２１を製造することができる。
【００４９】
なお、ｎ型の半導体層４３及びｐ型の半導体層４４の上下にあるファセット構造は、他の部分よりも半導体が後退した凹部となっており、絶縁体と半導体とは光の反射率が異なるので、光を照射することによりファセット構造の部分を判別することが可能である。
従って、このファセット構造を、製造工程時のアライメントマークとして利用することも可能である。
【００５０】
上述の本実施の形態の固体撮像装置２１によれば、トレンチ４２に埋め込まれて形成された、エピタキシャル成長によるｎ型の半導体層４３の内側の、エピタキシャル成長によるｐ型の半導体層４４によって、画素分離部４１が構成されている。
これにより、画素分離部４１の幅を従来の構成よりも縮小することができると共に、トレンチ４２の幅よりも画素分離部４１の幅を小さくすることができる。そして、トレンチ４２を必要なマージンを持って安定した幅に形成しても、画素分離部４１の幅を十分に小さくすることが可能になる。
【００５１】
さらに、エピタキシャル成長によるｐ型の半導体層４４は、イオン注入による注入欠陥も生じておらず、ホールピニング層として作用する。
一方、トレンチ４２は、多層配線層３３を形成する前のアニール処理で、エッチングダメージが回復されている。
このように画素分離部４１では、トレンチ４２にエッチングダメージがなく、ｐ型の半導体層４４がピニング層として形成された状態であるので、配線層３２に対して熱の影響を与えずに、画素分離部４１の界面での白点や暗電流の発生を抑制することができる。
また、ｐ型の半導体層４４は、エピタキシャル成長によって形成されているので、基体２２の深い位置でもイオン注入領域のように横方向に広がることなく、均一な不純物濃度が維持され、基体２２の裏面２２ｂ付近での電解強度を強く維持することができる。これにより、画素分離部４１の分離能力を向上することができ、光電変換した電荷の隣接する画素３８への漏れこみを阻止し、混色を抑制して、感度を向上することができる。
【００５２】
本実施の形態の固体撮像装置２１によれば、ｎ型の半導体層４３は、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と同じ導電型であるため、半導体層４３によって、フォトダイオードの面積を拡大することができる。
フォトダイオードの面積を拡大することができるので、この点によっても、感度を向上することができ、飽和電荷量Ｑｓの増大を図ることができる。また、多画素化が進んでも、ある程度の面積のフォトダイオードを確保して、十分な感度を得ることを可能にする。
【００５３】
一方、フォトダイオードの面積を従来の構成と同等にした場合には、トレンチ４２の幅を画素分離部４１の幅よりも大きくすることが可能になる。これにより、トレンチ４２のアスペクト比を緩和して、トレンチ４２を形成する際のリソグラフィや加工のマージンを高めることが可能になる。
【００５４】
本実施の形態の固体撮像装置２１によって、混色を抑制し、感度を向上することができることにより、多画素化しても、高い感度であり、ダイナミックレンジの大きい、良好な画質が得られる固体撮像装置２１を実現することができる。
【００５５】
また、本実施の形態の製造方法によれば、トレンチ４２内にエピタキシャル成長によってｎ型の半導体層４３及びｐ型の半導体層４４を埋め込んで、画素分離部４１を形成する。
これにより、ｐ型の半導体層４４は、エピタキシャル成長により埋め込まれるので、イオン注入欠陥が発生せず、良好なホールピニング層として形成される。
従って、白点や暗電流の発生及び混色を抑制して、感度の向上を図ることができる、裏面照射型の固体撮像装置２１を製造することができる。
【００５６】
＜３．第２の実施の形態（固体撮像装置及びその製造方法）＞
本実施の形態も、裏面照射型のＣＭＯＳ固体撮像装置に適用した場合である。
本実施の形態の製造方法では、バルク基板を使用して、裏面照射型のＣＭＯＳ固体撮像装置を製造する。
なお、本実施の形態では、固体撮像装置の構成は、図２に示した第１の実施の形態の固体撮像装置２１と同様の構成とする。そのため、重複説明を省略する。
【００５７】
本実施の形態では、バルク基板を使用して図２に示した固体撮像装置２１を製造する。
例えば、以下に説明するようにして、図２に示した固体撮像装置２１を製造することができる。
【００５８】
まず、図７Ａに示すように、バルクのシリコン基板１８の上部にｎ型不純物を導入して、ｎ型シリコン層１５とバルク層１７とを形成する。
バルク層１７は、元のシリコン基板１８と同様の不純物濃度、例えば、ｎ型或いはｐ型の低不純物濃度である構成、もしくはｎ型及びｐ型の不純物のない構成とする。
【００５９】
次に、シリコン層１５上に、トレンチ４２の形成及びエピタキシャル成長の際のバリアとして、マスク材（例えばＳｉＯ膜）５１を成膜する。そして、図７Ｂに示すように、フォトダイオードＰＤを分離する画素分離部となる部分に開口を有するように、マスク材５１をパターニングする。
【００６０】
続いて、図７Ｃに示すように、パターニングしたマスク材５１をマスクとして、トレンチ４２を形成する加工を行う。トレンチ４２の深さは、シリコン層１５を貫通させて、バルク層１７で止めるように、加工の時間等の条件を制御する。
【００６１】
次に、図８Ｄに示すように、トレンチ４２の内部に、エピタキシャル成長によって、ｎ型不純物（例えばリンＰや砒素Ａｓ）をドープしたｎ型の半導体層４３を、７００℃前後の温度で成膜する。
このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材５１にはｎ型の半導体層４３が形成されず、シリコン層１５である、トレンチ４２の側壁部及びバルク層１７に、ｎ型の半導体層４３がエピタキシャル成長する。このように、バルク層１７の上面にもエピタキシャル成長するので、ｎ型の半導体層４３は、トレンチ４２の底部から側壁部へつながる形状となる。
そして、トレンチ４２の両内壁からエピタキシャル成長するｎ型の半導体層４３がくっつくよりも前、間に空間がある状態でエピタキシャル成長を停止する。
なお、この後、必要に応じて、フォトダイオードＰＤの電荷蓄積領域２３となるシリコン層１５と、ｎ型の半導体層４３とのｎ型不純物の濃度が同程度となるように、ｎ型の半導体層４３にさらにｎ型の不純物をイオン注入することも可能である。
ｎ型の半導体層４３を形成するときのエピタキシャル成長の条件は、第１の実施の形態と同様とすることができる。
【００６２】
次に、ドープ種をｐ型不純物（例えばボロンＢやＢＦ２）に切り替えて、エピタキシャル成長によって、図８Ｅに示すように、ｐ型の半導体層４４を、７００℃前後の温度で成膜する。
これにより、トレンチ４２の両内壁に形成されたｎ型の半導体層４３の内部の空間を埋めて、ｐ型の半導体層４４が形成される。
このとき、酸化物の表面ではエピタキシャル成長しないため、マスク材５１にはｐ型の半導体層４４が形成されず、ｎ型の半導体層４３の内壁及び底部のみに、ｐ型の半導体層４４がエピタキシャル成長する。
従って、ｎ型の半導体層４３及びｐ型の半導体層４４は、シリコン層１５とマスク材５１との界面よりも下方に後退して形成される。このため、ｎ型の半導体層４３及びｐ型の半導体層４４は、その上にファセットを有する構造となる。
ｐ型の半導体層４４を形成するときのエピタキシャル成長の条件は、第１の実施の形態と同様とすることができる。
【００６３】
続いて、例えばウエット薬液（ＤＨＦ等）を使用して、図８Ｆに示すように、シリコン層１５の表面のマスク材５１を剥離する。
【００６４】
次に、例えば８００℃程度のアニール処理を施して、トレンチ４２に埋め込まれたｎ型半導体層４３及びｐ型半導体層４４の活性化やトレンチ４２の界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。
【００６５】
その後、図９Ｇに示すように、シリコン層１５の上面側に、フォトダイオードＰＤ、転送トランジスタＴｒ１等の画素トランジスタ、フローティングディフュージョンＦＤを構成する、各部品を形成する。
即ち、画素分離部４１で分離された各画素に相当するシリコン層１５の上面側の一部に、ｐ型半導体ウェル領域２６を形成する。
また、各画素３８における、ｎ型のシリコン層１５の上面付近に、暗電流低減用のアキューミュレーション層を兼ねるｐ型の半導体領域２５を形成する。このとき、ｐ型の半導体領域２５をｎ型の半導体層４３の上面付近にも形成するので、この部分はｎ型からｐ型に変わる。
さらに、ｐ型半導体ウェル領域２６に、ｎ型半導体領域によるフローティングディフュージョンＦＤを形成する。
そして、フローティングディフュージョンＦＤとｐ型の半導体領域２５との間のｐ型半導体ウェル領域２６の上に、ゲート絶縁膜２７を介して転送デート電極２８を形成して、転送トランジスタＴｒ１を形成する。この転送トランジスタＴｒ１の形成と同時に、ｐ型半導体ウェル領域２６の他の部分に、一対のソース／ドレイン領域とゲート電極から成る他の画素トランジスタを形成する。さらに、画素領域の周辺に、周辺回路部をＣＭＯＳトランジスタを用いて形成する。
【００６６】
次に、図９Ｈに示すように、層間絶縁層３１を介して複数層の配線層３２を配置した多層配線層３３を形成する。
なお、ｎ型の半導体層４３及びｐ型の半導体層４４の上面側のファセット構造上の空間は、ゲート絶縁膜２７又は層間絶縁層３１等の絶縁材により埋められる。
また、フォトダイオードＰＤの部分では、ｎ型のシリコン層１５によって、ｎ型の電荷蓄積領域２３が形成されている。
【００６７】
その後、図１０Ｉに示すように、例えばシリコン基板等による支持基板３５を、多層配線層３３の上に貼り合わせる。
【００６８】
その後、裏面側を研磨して、図１０Ｊに示すように、裏面側のバルク層１７を研磨する。このとき、ｎ型の半導体層４３の底部と側壁部とのつながりを絶つまで研磨して、ｐ型の半導体層４４を挟む両側のｎ型の半導体層４３を物理的に分離させる。
【００６９】
その後は、図示しないが、上下を反転させて、半導体基体２２の裏面側の界面付近に、イオン注入により、ｐ型の半導体領域２４を形成する。
さらに、半導体基体２２上に、カラーフィルタ３６及びオンチップレンズ３７を順次形成する。
このようにして、図１に示した固体撮像装置２１を製造することができる。
【００７０】
本実施の形態の固体撮像装置は、第１の実施の形態の固体撮像装置２１と同じ構成であるため、画素分離部４１の幅を縮小することや、画素分離部４１の分離能力を向上することができる。
そして、光電変換した電荷の隣接する画素への漏れこみを阻止し、混色を抑制して、感度を向上することができる。
混色を抑制し、感度を向上することができることにより、多画素化しても、高い感度であり、ダイナミックレンジの大きい、良好な画質が得られる固体撮像装置２１を実現することができる。
【００７１】
上述の本実施の形態の製造方法によれば、トレンチ４２内にエピタキシャル成長によってｎ型の半導体層４３及びｐ型の半導体層４４を埋め込んで、画素分離部４１を形成する。
これにより、ｐ型の半導体層４４は、エピタキシャル成長により埋め込まれるので、イオン注入欠陥が発生せず、良好なホールピニング層として形成される。
従って、白点や暗電流の発生及び混色を抑制して、感度の向上を図ることができる、裏面照射型の固体撮像装置２１を製造することができる。
【００７２】
＜４．第３の実施の形態（固体撮像装置及びその製造方法）＞
第３の実施の形態の固体撮像装置の概略構成図を、図１１に示す。
本実施の形態は、表面照射型のＣＭＯＳ固体撮像装置に適用した場合である。
本実施の形態の製造方法では、バルク基板を使用して、表面照射型のＣＭＯＳ固体撮像装置を製造する。
【００７３】
図１１に示すように、本実施の形態の固体撮像装置３０は、シリコン等の半導体から成るバルク層１７の上部に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタとから成る単位画素が形成されている。
フォトダイオードＰＤとフローティングディフュージョンＦＤ、転送トランジスタＴｒ１等の画素トランジスタの部分の構成は、図２に示した第１の実施の形態の固体撮像装置２１と同様の構成となっている。そのため、ここでは構成の詳細な説明は省略する。
【００７４】
フォトダイオードＰＤとフローティングディフュージョンＦＤ、転送トランジスタＴｒ１等の画素トランジスタの部分の上には、層間絶縁層３１を介して複数層の配線層３２を配置した多層配線層３３が形成されている。
本実施の形態の固体撮像装置は、表面照射型であるため、配線層３２の配置は、フォトダイオードＰＤへの光の入射を妨げないように、制限している。
具体的には、フォトダイオードＰＤ以外の部分、図１１の断面では、ｐ型の半導体ウェル領域２６の上の部分に、配線層３２が形成されている。
多層配線層３３と同じの側のバルク層１７の表面が受光面となり、この表面上に、図示しない反射防止膜等の絶縁膜、入射光の隣接画素への入射を阻止するための遮光膜（図示せず）、等が形成される。
さらに、多層配線層３３の上に、カラーフィルタ３６及びオンチップレンズ３７が形成されている。
固体撮像装置に入射した光は、オンチップレンズ３７及びカラーフィルタ３６を通って表面側からフォトダイオードＰＤに照射される。
【００７５】
本実施の形態では、シリコン層にトレンチ４２が設けられ、このトレンチ４２内にエピタキシャル成長による半導体層４３が埋め込まれて、固体撮像装置３０が構成されている。この半導体層４３は、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と同じ導電型のｎ型半導体層で形成されている。
本実施の形態では、特に、エピタキシャル成長によるｎ型の半導体層４３の内部に、エピタキシャル成長によるｐ型の高濃度（ｐ＋）の半導体層４４が形成され、このｐ型の半導体層４４により、画素を分離するための画素分離部４１が構成されている。このｐ型の半導体層４４は、バルク層１７の表面の界面に露出している。
そして、製造方法を後述するように、トレンチ４２内にｎ型の半導体層４３とｐ型の半導体層４４を順次エピタキシャル成長させて、画素分離部４１を形成する。
【００７６】
ｎ型の半導体層４３は、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と同じ導電型であるため、半導体層４３によって、光電変換部を広げることができる。
そして、ｎ型の半導体層４３は、好ましくは、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と、ｎ型の不純物の濃度を同程度にする。
また、ｐ型の半導体層４４は、エピタキシャル成長により形成されているので、イオン注入により形成された不純物領域のような、不純物が横方向（水平方向）へ広がることが、発生しない。従って、均一な不純物濃度が維持される。
【００７７】
さらに、本実施の形態の固体撮像装置３０では、ｎ型シリコン層１５とバルク層１７との界面付近に、ｐ型の高濃度（ｐ＋）の半導体領域２９が、図中の断面全体にわたって形成されている。なお、このｐ型の半導体領域２９は、図示しないが、画素領域全体にわたって形成されている。
このｐ型の半導体領域２９によって、トレンチ４２の両内壁のｎ型の半導体層４３が底部でつながらないように分離されている。従って、ｐ型の半導体層４４とｐ型の半導体領域２９とによって、隣接する画素３８を分離することができる。
【００７８】
本実施の形態では、バルク基板を使用して図１１に示した固体撮像装置３０を製造する。
例えば、以下に説明するようにして、図１１に示した固体撮像装置３０を製造することができる。
【００７９】
まず、バルクのシリコン基板を使用して、第２の実施の形態の製造方法のうち、図７Ａ〜図８Ｅに示した各工程と同じ工程を行う。
これにより、図８Ｆに示したと同様に、バルク層１７の上のｎ型シリコン層１５にトレンチ４２が形成され、このトレンチ４２の内部に、エピタキシャル成長によってｎ型の半導体層４３及びｐ型の半導体層４４が形成される。また、シリコン層１５の上にはマスク材５１が残っている。
【００８０】
次に、図１２Ａに示すように、シリコン層１５とバルク層１７との界面付近の深い位置に、ボロン等のｐ型不純物をイオン注入して、ｐ型の半導体領域２９を形成する。これにより、ｎ型の半導体層４３のトレンチ４２の底部と側壁部とのつながりを絶ち、ｐ型の半導体層４４を挟む両側のｎ型の半導体層４３を物理的に分離させる。
【００８１】
次に、例えばウエット薬液（ＤＨＦ等）を使用して、図１２Ｂに示すように、シリコン層１５の表面のマスク材５１を剥離する。
【００８２】
次に、例えば８００℃程度のアニール処理を施して、トレンチ４２に埋め込まれたｎ型半導体層４３及びｐ型半導体層４４の活性化やトレンチ４２の界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。
【００８３】
その後、図１２Ｃに示すように、シリコン層１５の上面側に、フォトダイオードＰＤ、転送トランジスタＴｒ１等の画素トランジスタ、フローティングディフュージョンＦＤを構成する、各部品を形成する。
即ち、画素分離部４１で分離された各画素に相当するシリコン層１５の上面側の一部に、ｐ型半導体ウェル領域２６を形成する。
また、各画素３８における、ｎ型のシリコン層１５の上面付近に、暗電流低減用のアキューミュレーション層を兼ねるｐ型の半導体領域２５を形成する。このとき、ｐ型の半導体領域２５をｎ型の半導体層４３の上面付近にも形成するので、この部分はｎ型からｐ型に変わる。
さらに、ｐ型半導体ウェル領域２６に、ｎ型半導体領域によるフローティングディフュージョンＦＤを形成する。
そして、フローティングディフュージョンＦＤとｐ型の半導体領域２５との間のｐ型半導体ウェル領域２６の上に、ゲート絶縁膜２７を介して転送デート電極２８を形成して、転送トランジスタＴｒ１を形成する。この転送トランジスタＴｒ１の形成と同時に、ｐ型半導体ウェル領域２６の他の部分に、一対のソース／ドレイン領域とゲート電極から成る他の画素トランジスタを形成する。さらに、画素領域の周辺に、周辺回路部をＣＭＯＳトランジスタを用いて形成する。
【００８４】
さらに、図示しないが、層間絶縁層３１を介して複数層の配線層３２を配置した多層配線層３３を形成する。配線層３２は、図１１に示したように、フォトダイオードＰＤへの光の入射を妨げない位置に形成する。
ｎ型の半導体層４３及びｐ型の半導体層４４の上面側のファセット構造上の空間は、ゲート絶縁膜２７又は層間絶縁層３１等の絶縁材により埋められる。
また、フォトダイオードＰＤの部分では、ｎ型のシリコン層１５によって、ｎ型の電荷蓄積領域２３が形成されている。
【００８５】
その後は、多層配線層３３の上に、カラーフィルタ３６及びオンチップレンズ３７を順次形成する。
このようにして、図１１に示した固体撮像装置３０を製造することができる。
【００８６】
上述の本実施の形態の固体撮像装置３０によれば、トレンチ４２に埋め込まれて形成された、エピタキシャル成長によるｎ型の半導体層４３の内側の、エピタキシャル成長によるｐ型の半導体層４４によって、画素分離部４１が構成されている。
これにより、画素分離部４１の幅を従来の構成よりも縮小することができると共に、トレンチ４２の幅よりも画素分離部４１の幅を小さくすることができる。そして、トレンチ４２を必要なマージンを持って安定した幅に形成しても、画素分離部４１の幅を十分に小さくすることが可能になる。
【００８７】
さらに、エピタキシャル成長によるｐ型の半導体層４４は、イオン注入による注入欠陥も生じておらず、ホールピニング層として作用する。
一方、トレンチ４２は、多層配線層３３を形成する前のアニール処理で、エッチングダメージが回復されている。
このように画素分離部４１では、トレンチ４２にエッチングダメージがなく、ｐ型の半導体層４４がピニング層として形成された状態であるので、配線層３２に対して熱の影響を与えずに、画素分離部４１の界面での白点や暗電流の発生を抑制することができる。
また、ｐ型の半導体層４４は、エピタキシャル成長によって形成されているので、深い位置でもイオン注入領域のように横方向に広がることなく、均一な不純物濃度が維持される。これにより、画素分離部４１の分離能力を向上することができ、光電変換した電荷の隣接する画素３８への漏れこみを阻止し、混色を抑制して、感度を向上することができる。
【００８８】
本実施の形態の固体撮像装置３０によれば、ｎ型の半導体層４３は、フォトダイオードＰＤのｎ型の電荷蓄積領域２３と同じ導電型であるため、半導体層４３によって、フォトダイオードの面積を拡大することができる。
フォトダイオードの面積を拡大することができるので、この点によっても、感度を向上することができ、飽和電荷量Ｑｓの増大を図ることができる。また、多画素化が進んでも、ある程度の面積のフォトダイオードを確保して、十分な感度を得ることを可能にする。
【００８９】
一方、フォトダイオードの面積を従来の構成と同等にした場合には、トレンチ４２の幅を画素分離部４１の幅よりも大きくすることが可能になる。これにより、トレンチ４２のアスペクト比を緩和して、トレンチ４２を形成する際のリソグラフィや加工のマージンを高めることが可能になる。
【００９０】
本実施の形態の固体撮像装置３０によって、混色を抑制し、感度を向上することができることにより、多画素化しても、高い感度であり、ダイナミックレンジの大きい、良好な画質が得られる固体撮像装置３０を実現することができる。
【００９１】
上述の本実施の形態の製造方法によれば、トレンチ４２内にエピタキシャル成長によってｎ型の半導体層４３及びｐ型の半導体層４４を埋め込んで、画素分離部４１を形成する。
これにより、ｐ型の半導体層４４は、エピタキシャル成長により埋め込まれるので、イオン注入欠陥が発生せず、良好なホールピニング層として形成される。
従って、白点や暗電流の発生及び混色を抑制して、感度の向上を図ることができる、裏面照射型の固体撮像装置３０を製造することができる。
【００９２】
＜５．固体撮像装置の変形例＞
上述した実施の形態に対する変形例を、以下にいくつか説明する。
【００９３】
まず、一変形例として、図２の固体撮像装置２１を変形した構成の概略構成図（断面図）を、図１３に示す。
図１３に示す固体撮像装置５０は、図２の固体撮像装置２１のエピタキシャル成長により形成されたｐ型の半導体層４４の代わりに、絶縁層４５がｎ型の半導体層４３の内部の空間に埋め込まれている。その他の構成は、図２の固体撮像装置２１と同様である。
この固体撮像装置５０の構成によれば、絶縁層４５がｎ型の半導体層４３の内部の空間に埋め込まれていることにより、ｎ型の半導体層４３でフォトダイオードの面積を拡大することができると共に、絶縁層４５によって隣接する画素を分離することができる。
【００９４】
絶縁層４５としては、例えば、酸化シリコン層や酸化ハフニウム層や酸化タンタル層、窒素シリコン層等、酸化物や窒化物から成る絶縁層を形成することができる。
【００９５】
この図１３に示す固体撮像装置５０を製造する場合には、ｎ型の半導体層４３をエピタキシャル成長させた後に、ドープ種をｐ型に切り替えてエピタキシャル成長させる代わりに、絶縁層４５を埋め込む。
そして、ｎ型の半導体層４３の内部の狭い空間に絶縁層４５を埋め込むので、埋め込みが可能なように、絶縁層４５の絶縁材料や形成方法を選定する。
そして、半導体基体２２の上に不要な絶縁層４５がある場合には、これを除去して、トレンチ４２内のみに絶縁層４５を残す。
その他の工程は、第１の実施の形態の固体撮像装置２１の製造工程と同様にすることができる。
【００９６】
また、図１３の絶縁層４５の代わりに、ｎ型の半導体層４３の内部に遮光層を埋め込むことも可能である。
遮光層としては、例えば、遮光性を有する金属層を形成することができる。
遮光層を埋め込むことにより、隣接する画素への電荷の漏れこみを阻止することや、斜めに入射した光を遮光層で反射させて隣接する画素への入射を阻止することができる。
従って、遮光層によって隣接する画素を分離すると共に、混色を抑制し、感度を向上させることができる。
【００９７】
なお、トレンチの内壁に形成したエピタキシャル成長による半導体層の内部に絶縁層や遮光層を埋め込む構成は、第１の実施の形態に限らず、他の実施の形態や、その他の構成の固体撮像装置にも適用することができる。
【００９８】
また、上述の各実施の形態では、フォトダイオードＰＤの電荷蓄積領域２３がｎ型である構成として、第１導電型の電荷蓄積領域２３をｎ型とし、第２導電型の半導体領域２４，２５をｐ型としていた。この構成では、電子が多数キャリアとなり、正孔が少数キャリアとなる。
これに対して、第１導電型をｐ型とし、第２導電型をｎ型として、不純物の導電型を各実施の形態と逆にした構成も可能である。この構成では、正孔が多数キャリアとなり、電子が少数キャリアとなる。そして、この構成の場合には、エピタキシャル成長の順序は、トレンチの内壁にｐ型の半導体層を成長させて、その後内側にｎ型の半導体層を成長させる。
【００９９】
また、上述の各実施の形態では、半導体基体２２もしくは多層配線層３３の上に直接カラーフィルタ３６を形成していた。
これに対して、半導体基体２２もしくは多層配線層３３とカラーフィルタ３６との間に、他の層、例えば、平坦化層やパッシベーション層として機能する絶縁層を、設けても構わない。
【０１００】
また、各実施の形態の構造を適用する固体撮像装置の構成は、図１に平面図を示した構成に限定されるものではなく、本技術を適用することが可能である任意の構成とすることができる。
【０１０１】
＜６．第４の実施の形態（固体撮像装置及びその製造方法）＞
次に、図１に平面図を示した構成以外の固体撮像装置の構成として、第４の実施の形態の固体撮像装置の概略構成図（平面図）を、図１４に示す。
本実施の形態は、複数のフォトダイオードが、転送トランジスタを除く他の画素トランジスタを共有した、所謂画素共有の固体撮像装置に適用した場合である。
【０１０２】
図１４に示す固体撮像装置８０は、縦２画素、横２画素の計４画素のフォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４とＰＤ５，ＰＤ６，ＰＤ７，ＰＤ８を１共有単位（所謂４画素共有）としている。そして、この共有単位を複数、２次元配列して画素領域が形成される。
１共有単位は、４つのフォトダイオード（ＰＤ１〜ＰＤ４とＰＤ５〜ＰＤ８）に対して、その中央に配置された、１つのフローティングディフュージョンＦＤを有する。そして、各フォトダイオードＰＤ１〜ＰＤ８に１つ設けられた転送トランジスタＴｒ１と、８つのフォトダイオードＰＤ１〜ＰＤ８に共通に１つずつ設けられた、選択トランジスタＴｒ２、増幅トランジスタＴｒ３、リセットトランジスタＴｒ４を有する。
転送トランジスタＴｒ１は、中央のフローティングディフュージョンＦＤと、各フォトダイオードＰＤ１〜ＰＤ４とＰＤ５〜ＰＤ８との間に配置された転送ゲート電極８１を有する。
４つのフォトダイオード（ＰＤ１〜ＰＤ４とＰＤ５〜ＰＤ８）が形成された、フォトダイオード形成領域は、図１４の左右方向、即ち、画素の行方向に連続して形成されており、２行の画素毎の間に、画素トランジスタ用の領域が設けられている。この領域に、選択トランジスタＴｒ２、増幅トランジスタＴｒ３、リセットトランジスタＴｒ４が形成されている。
【０１０３】
選択トランジスタＴｒ２は、一対のソース／ドレイン領域８２，８４と選択ゲート電極８３とを有して形成されている。
増幅トランジスタＴｒ３は、一対のソース／ドレイン領域８４，８６と増幅ゲート電極８５とを有して形成されている。即ち、ソース／ドレイン領域８４は、選択トランジスタＴｒ２及び増幅トランジスタＴｒ３で共有されている。
リセットトランジスタＴｒ４は、一対のソース／ドレイン領域８７，８９とリセットゲート電極８８とを有して形成されている。リセットトランジスタＴｒ４は、選択トランジスタＴｒ２及び増幅トランジスタＴｒ３とは離れた別の画素トランジスタ用の領域に形成されている。
【０１０４】
そして、各フォトダイオードＰＤ１〜ＰＤ８の隣接するフォトダイオード同士間の画素分離部が、前述した第１〜第３の実施の形態及び変形例で説明した、画素分離部で形成されている。
本実施の形態の固体撮像装置８０を製造する際には、前述した第１〜第３の実施の形態及び変形例で説明した製造方法を適用することができる。
【０１０５】
本実施の形態の固体撮像装置８０によれば、隣接するフォトダイオード同士間の画素分離部が、前述した第１〜第３の実施の形態及び変形例で説明した、画素分離部で形成されているので、白点や暗電流の発生及び混色を抑制し、感度を向上することができる。その他、前述した第１〜第３の実施の形態及び変形例と同様の効果を奏する。
【０１０６】
本実施の形態において、フォトダイオードＰＤ１〜ＰＤ８と、画素トランジスタ（Ｔｒ２，Ｔｒ３，Ｔｒ４）との間の画素分離部に、トレンチの内壁部にエピタキシャル成長層を形成した画素分離部を適用することも可能である。
ただし、フォトダイオードＰＤ１〜ＰＤ８の電荷蓄積領域と、画素トランジスタ（Ｔｒ２，Ｔｒ３，Ｔｒ４）のソース／ドレイン領域とは、同じ導電型であるが、不純物の濃度や領域の深さが異なる構成とする場合がある。その場合、前述した実施の形態の製造方法をそのまま適用することが難しいので、製造工程に工夫が必要になる。
【０１０７】
なお、本実施の形態の構成は、表面照射型のＣＭＯＳ固体撮像装置に適用することも可能ではあるが、画素共有をしない構成と比較して多層配線層の配線層を配置できる領域が少なくなるため、配線層の設計が難しくなる。
従って、本実施の形態の構成は、裏面照射型のＣＭＯＳ固体撮像装置に適用することが好ましい。
【０１０８】
＜７．第５の実施の形態（電子機器）＞
上述した構成の固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、或いは、撮像機能を備えた他の機器、等の電子機器に適用することができる。
【０１０９】
第５の実施の形態の電子機器の概略構成図を、図１５に示す。
本実施の形態は、電子機器の一形態として撮像装置（カメラ）に適用した場合である。
本実施の形態に係る撮像装置（カメラ）は、例えば、静止画像又は動画を撮影可能なビデオカメラに適用することができる。
【０１１０】
図１５に示すように、固体撮像装置９２と、固体撮像装置９２に入射光を導く光学系９３と、シャッタ装置９４と、駆動回路９５と、信号処理回路９６とを有して、撮像装置（カメラ）９１が構成されている。
【０１１１】
固体撮像装置９２には、上述した各実施の形態のいずれかの固体撮像装置を適用することができる。
光学系９３は、光学レンズを含んで成り、被写体からの像光（入射光）を固体撮像装置９２の撮像面上に結像させる。これにより、固体撮像装置９２内に、一定期間信号電荷が蓄積される。
シャッタ装置９４は、固体撮像装置９２への光照射期間及び遮光期間を制御する。
駆動回路９５は、固体撮像装置９２の電荷の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。そして、駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像装置９２の信号転送が行われる。
信号処理回路９６は、固体撮像装置９２の出力信号に対して、各種の信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶される、或いは、表示装置に出力される。
【０１１２】
本実施の形態の電子機器によれば、固体撮像装置９２に上述した各実施の形態のいずれかの固体撮像装置を適用することにより、固体撮像装置９２において、白点や暗電流の発生及び混色を抑制して、感度を向上することができる。
従って、混色がなく、多画素化しても、高い感度でありダイナミックレンジの大きい、画質の良好な電子機器を実現することができる。
【０１１３】
上述の各実施の形態では、本技術による画素分離部を、固体撮像装置の画素間の素子分離に適用していた。
本技術による画素分離部は、固体撮像装置のフォトダイオードと画素トランジスタとの間の素子分離や、一般の半導体装置において隣接する回路素子（トランジスタ等の能動素子、受動素子）の同じ導電型の半導体領域を分離する素子分離にも適用可能である。
【０１１４】
なお、本開示は以下のような構成も取ることができる。
（１）半導体層に形成された第１導電型の電荷蓄積領域を含んで成る光電変換部と、前記光電変換部及び画素トランジスタを含んで成る画素と、前記画素が複数配列された画素領域と、前記画素領域内の、少なくとも隣接する前記画素の間の前記半導体層に設けられた、トレンチの内壁部に形成された、エピタキシャル成長による第１導電型の半導体層と、前記第１導電型の半導体層の内部に形成され、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部とを含む固体撮像装置。
（２）前記画素分離部が、エピタキシャル成長による第２導電型の半導体層で形成されている、前記（１）に記載の固体撮像装置。
（３）前記画素分離部が、絶縁層又は遮光層で形成されている、前記（１）に記載の固体撮像装置。
（４）前記半導体層の表面側に、層間絶縁層を介して複数層の配線層が設けられた多層配線層が配置され、前記半導体層の裏面側が受光面となる裏面照射型の固体撮像装置である、前記（１）から（３）のいずれかに記載の固体撮像装置。
（５）第１導電型の電荷蓄積領域を含む光電変換部と、画素トランジスタとを含んで成る画素が、複数配列された画素領域を有する固体撮像装置を製造する方法であって、半導体層に第１導電型の不純物を注入して、第１導電型の領域を形成する工程と、少なくとも隣接する前記画素の間となる、前記第１導電型の領域に、トレンチを形成する工程と、前記トレンチの内壁部に、エピタキシャル成長により第１導電型の半導体層を形成する工程と、前記第１導電型の半導体層の内部に、隣接する前記画素の前記電荷蓄積領域を分離する、画素分離部を形成する工程と、前記トレンチに隣接する部分の前記第１導電型の領域を前記電荷蓄積領域として、前記光電変換部及び前記画素トランジスタから成る前記画素を形成する工程とを有する固体撮像装置の製造方法。
（６）前記画素分離部を、エピタキシャル成長による第２導電型の半導体層で形成する、前記（５）に記載の固体撮像装置の製造方法。
（７）前記画素分離部を、絶縁層又は遮光層で形成する、前記（５）に記載の固体撮像装置の製造方法。
（８）前記半導体層の表面上に、層間絶縁層を介して複数層の配線層が設けられた多層配線層を形成する工程と、前記多層配線層上に支持基板を貼り合わせる工程と、前記半導体層の裏面側から研磨を行って、前記画素分離部を露出させる工程と、その後、前記半導体層の裏面に、カラーフィルタ及びオンチップレンズを順次形成する工程とを、さらに有する前記（５）から（７）のいずれかに記載の固体撮像装置の製造方法。
（９）前記（１）から（４）のいずれかに記載の固体撮像装置と、前記固体撮像装置の光電変換部に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路とを含む電子機器。
【０１１５】
本技術は、上述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【０１１６】
１５  シリコン層、１６  ＳＯＩ基板、１８  シリコン基板、２１，３０，５０，８０，９２  固体撮像装置、２２  半導体基体、２３  ｎ型の電荷蓄積領域、２４，２５，２９  ｐ型の半導体領域、２６  ｐ型半導体ウェル領域、２７  ゲート絶縁膜、２８，８１  転送ゲート電極、３１  層間絶縁層、３２  配線層、３３  多層配線層、３５  支持基板、３６  カラーフィルタ、３７  オンチップレンズ、３８  画素、４１  画素分離部、４２  トレンチ、４３  ｎ型の半導体層、４４  ｐ型の半導体層、４５  絶縁層、５１  マスク材、８２，８４，８６，８７，８９  ソース／ドレイン領域、８３  選択ゲート電極、８５  増幅ゲート電極、８８  リセットゲート電極、９１  撮像装置（カメラ）、９３  光学系、９４  シャッタ装置、９５  駆動回路、９６  信号処理回路、Ｔｒ１  転送トランジスタ、Ｔｒ２  選択トランジスタ、Ｔｒ３  増幅トランジスタ、Ｔｒ４  リセットトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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