(57)【要約】      （修正有）【課題】半導体装置の素子形成後のストレス、環境による劣化を抑え、特性の変動を抑えることを可能にする手段を提供する。【解決手段】第１の基板１１と、第１の基板表面に形成された素子領域１２と、素子領域と接続され、第１の基板上に形成された電極１３ｂ、１４ｂ、１５ｂと、第１の基板上に第１の面で積層される第２の基板１６と、第２の基板を貫通し、電極上に配置されるビアホール１７と、ビアホール内に形成される金属層１８と、第１の基板と第２の基板間に設けられ、素子領域、電極、及びビアホールを含む領域を封止する封止部１９と、を備える。【選択図】図１Ａ
2013016768.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板表面に形成された素子領域と、
前記素子領域と接続され、前記第１の基板上に形成された電極と、
前記第１の基板上に第１の面で積層される第２の基板と、
前記第２の基板を貫通し、前記電極上に配置されるビアホールと、
前記ビアホール内に形成される金属層と、
前記第１の基板と前記第２の基板間に設けられ、前記素子領域、前記電極、及び前記ビアホールを含む領域を封止する封止部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記封止部は、前記第１の基板と前記第２の基板間に充填された樹脂層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記封止部は、前記第２の基板に設けられ、前記素子領域、前記電極、及び前記ビアホールを含む領域を取り囲むように、前記第１の基板と接続された凸部であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
少なくとも前記金属層と前記第２の基板との界面に、前記第２の基板より高抵抗の高抵抗層を備えることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の基板とフリップチップボンディングされた回路基板を備えることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の基板の裏面に設けられるヒートシンクを備えることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記ヒートシンクは、フィン状であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ヒートシンクと接続されたパッケージを備えることを特徴とする請求項６又は請求項７に記載の半導体装置。
【請求項９】
第１の基板に素子領域を形成し、
前記第１の基板の表面に、前記素子領域と接続する電極を形成し、
第２の基板に、この第２の基板を貫通するビアホールを形成し、
前記電極上に、前記ビアホールが配置されるように、前記第１の基板と、前記第２の基板とを積層し、
前記ビアホール内に金属層を形成し、
前記素子領域、前記電極、及び前記ビアホールを含む領域の封止を行う、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記封止が行われた後、前記第１の基板の裏面を薄化処理することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＧａＡｓ、ＧａＮなどの化合物半導体素子を用いたパワーデバイスにおいて、熱特性を向上させるためなどに、通常、素子が形成された後、裏面をラップする裏面薄化処理が行われる。その際、通常、素子が形成された基板表面に、石英ウェハなど別の支持基板を貼り付けて、処理が行われた後、支持基板が剥離される。
【０００３】
このような裏面加工において、半導体素子が大きな物理的、化学的ストレスに晒され、素子が劣化するばかりでなく、工程が増え、作業が複雑化するという問題がある。
【０００４】
また、化合物半導体素子において、通常、素子形成後、パッケージされて出荷されるまで、ある程度の時間を要し、その間、大気に晒されるため、大気中の水分などのコンタミネーションにより素子が劣化し、特性の変動が生じるという問題がある。
【０００５】
さらに、作成されたデバイスは、通常回路基板などにワイヤーボンディングされるが、ワイヤーにおける抵抗損失が大きく、電気信号間の干渉の恐れがある。さらに、ワイヤー長さや接触面積のばらつきが生じることから、デバイス特性の低下やばらつきの要因となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３１１２１５号公報
【非特許文献】
【０００７】
【非特許文献１】Three-dimensional shared memory fabricated using wafer stacking technology, Lee, K.W.; Nakamura, T.; Ono, T.; Yamada, Y.; Mizukusa, T.; Hashimoto, H.; Park, K.T.; Kurino, H.; Koyanagi, M.; Electron Devices Meeting, 2000. IEDM Technical Digest. International, pp165-168 (2000)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体素子形成後のストレス、環境による劣化を抑え、特性の変動を抑えるとともに、デバイス特性の低下やばらつきを抑えることを可能にする。
【課題を解決するための手段】
【０００９】
実施形態の半導体装置は、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成された電極と、第１の基板上に第１の面で積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層と、第１の基板と第２の基板間に設けられ、素子領域、電極、及びビアホールを含む領域を封止する封止部と、を備えるものである。
【００１０】
また、実施形態の半導体装置の製造方法は、第１の基板に素子領域を形成し、第１の基板の表面に、前記素子領域と接続する電極を形成し、第２の基板に、この第２の基板を貫通するビアホールを形成し、電極上に、ビアホールが配置されるように、第１の基板と、第２の基板とを積層し、ビアホール内に金属層を形成し、素子領域、電極、及びビアホールを含む領域の封止を行うものである。
【図面の簡単な説明】
【００１１】
【図１Ａ】第１の実施形態に係る半導体装置の断面図である。
【図１Ｂ】第１の実施形態に係る半導体装置の分解斜視図である。
【図２】第１の実施形態に係る半導体装置の製造工程を示すフローチャートである。
【図３Ａ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｅ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｆ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｇ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｈ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｉ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｊ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｋ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態の変形例に係る半導体装置の断面図である。
【図６】第１の実施形態の変形例に係る半導体装置の断面図である。
【図７】第１の実施形態の変形例に係る半導体装置の断面図である。
【図８Ａ】第２の実施形態に係る半導体装置の断面図である。
【図８Ｂ】第２の実施形態に係る半導体装置の分解斜視図である。
【図９】第２の実施形態に係る半導体装置の製造工程を示すフローチャートである。
【図１０】第２の実施形態の変形例に係る半導体装置の断面図である。
【図１１】第２の実施形態の変形例に係る半導体装置の断面図である。
【図１２】第３の実施形態に係る半導体装置の断面図である。
【図１３】第３の実施形態に係る半導体装置の製造工程を示す図である。
【図１４】第３の実施形態の変形例に係る半導体装置の断面図である。
【図１５】第４の実施形態に係る半導体装置の断面図である。
【図１６】第５の実施形態に係る半導体装置の断面図である。
【図１７】第５の実施形態の変形例に係る半導体装置の断面図である。
【図１８】第５の実施形態の変形例に係る半導体装置の部分断面図である。
【図１９】第６の実施形態に係る半導体装置の断面図である。
【図２０】第６の実施形態の変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を参照して説明する。
【００１３】
〈第１の実施形態〉
図１Ａに本実施形態の半導体装置の断面図を、図１Ｂに分解斜視図を示す。図１Ａ、図１Ｂに示すように、ＧａＡｓなどの半導体基板１１に素子領域１２が形成されており、半導体基板１１上に、ソース電極１３ａとエアブリッジ１３ｃを介して接続された電極パッドであるソースパッド１３ｂ、ドレイン電極１４ａ、ゲート電極１５ａとそれぞれ接続された電極パッドであるドレインパッド１４ｂ、ゲートパッド１５ｂが形成されている。
【００１４】
半導体基板１１上には、裏面にソースパッド１３ｂ、ドレインパッド１４ｂ、ゲートパッド１５ｂの高さに応じた段差を有するＧａＡｓなどからなるカバー基板１６が積層されている。
【００１５】
カバー基板１６には、ソースパッド１３ｂ、ドレインパッド１４ｂ、ゲートパッド１５ｂ上にそれぞれ配置されるビアホール１７ａ、１７ｂ、１７ｃが形成されている。ビアホール内には金属層１８ａ、１８ｂ、１８ｃが形成されている。そして、半導体基板１１とカバー基板１６間の空隙は、樹脂層１９（又は空気）により充填され、封止されている。
【００１６】
このような半導体装置は、図２に示すようなフローにより、以下のようにして形成される。
【００１７】
図３Ａに示すように、先ず、半導体基板１１上に、ゲート電極１５ａ、ソース領域／ドレイン領域などの素子領域１２を形成する。そして、ソース領域／ドレイン領域とそれぞれ接続されるソース電極、ドレイン電極と、ソース電極とエアブリッジを介して接続されるソースパッド１３ｂ、ドレイン電極と接続されたドレインパッド１４ｂ、ゲート電極と接続されるゲートパッド１５ｂをそれぞれ形成する（Ａｃｔ １−１）。このとき、例えば、各電極（電極パッドを含む）は、Ａｕなどにより形成され、ソースパッド１３ｂ、ドレインパッド１４ｂの電極厚が、ゲートパッド１５ｂの電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の表面は、パシベーション膜などにより保護される。
【００１８】
次いで、カバー基板１６に、通常のフォトリソグラフィ法などを用いて、以下のように半導体素子のソースパッド１３ｂ、ドレインパッド１４ｂ、ゲートパッド１５ｂの電極厚に合わせた段差を形成する（Ａｃｔ １−２）。
【００１９】
先ず、図３Ｂに示すように、ゲート電極が配置される部分に、フォトレジストパターン２０ａを形成し、図３Ｃに示すように、エッチングにより凸パターンを形成する。さらに、図３Ｄに示すように、ソースパッド１３ｂ、ドレインパッド１４ｂ、ゲートパッド１５ｂが配置される部分に、フォトレジストパターン２０ｂを形成し、図３Ｅに示すように、エッチングにより、カバー基板１６に高さの異なる凸パターンを形成する。
【００２０】
次いで、図３Ｆに示すように、凸パターンの形成されたカバー基板１６の表面、又は図３Ｇに示すように、フラットなカバー基板１６の裏面、或いはその両方に、フォトレジストパターン２０ｃを形成する。そして、図３Ｈに示すように、エッチングにより、カバー基板１７を貫通するビアホール１７ａ、１７ｂ、１７ｃを形成する（Ａｃｔ １−３）。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。
【００２１】
次いで、図３Ｉに示すように、裏面にフォトレジストパターン２０ｄを形成し、図３Ｊに示すように、半導体基板１１上にビアホール１７ａ、１７ｂ、１７ｃが形成されたカバー基板１６を圧着させることにより積層する（Ａｃｔ １−４）。なお、カバー基板１６を積層した後に、フォトレジストパターン２０ｄを形成してもよい。
【００２２】
このとき、ソースパッド１３ｂ、ドレインパッド１４ｂ、ゲートパッド１５ｂがＡｕなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。
【００２３】
そして、図３Ｋに示すように、ビアホール１７ａ、１７ｂ、１７ｃ内に、Ａｕなどの金属層１８ａ、１８ｂ、１８ｃをメタルデポジッション、若しくはメッキ等により形成する（Ａｃｔ １−５）。そして、フォトレジストパターン２０ｄを除去した後、半導体基板１１とカバー基板１６との間隙に、樹脂を充填し、樹脂層１９を形成する（Ａｃｔ １−６）。または空気を充填する。このとき、真空チャンバを用いることにより、満遍なく樹脂を充填することができる。
【００２４】
さらに、必要に応じて、半導体素子１１の裏面をラッピングなどにより、薄化処理する（Ａｃｔ １−７）。そして、必要に応じて、図４に示すように、ダイシングを行い、素子分離する（Ａｃｔ １−８）。このようにして、図１Ａ、図１Ｂに示すような半導体装置が形成される。
【００２５】
本実施形態によれば、ビアホールが形成されたカバー基板を用いて半導体素子を封止することができるため、環境による半導体素子の劣化を抑えることができる。また、カバー基板を支持基板として用いることができるため、裏面の薄化処理などの裏面加工の際に、支持基板の貼り付け、剥離を不要とし、半導体素子の物理的、化学的ストレスを抑えることにより、素子の劣化を抑えることができる。そのため、半導体素子の特性変動を抑えることが可能となる。
【００２６】
また、半導体基板とカバー基板の間に樹脂が充填されることにより、そのままシングルチップパッケージとして用いることができるため、従来のパッケージ及びパッケージングの工程が不要となり、コストダウン、サイズダウンを図ることが可能となる。
【００２７】
なお、カバー基板１６の段差形状は特に限定されるものではなく、図５に示すように、カバー基板１６’を２段形状としてもよい。このような形状とすることにより、段差形成のためのパターニング、エッチングをそれぞれ１回とすることができるとともに、カバー基板１６のパターン、ビアホール１７ａ、１７ｂ、１７ｃ形成の際のアライメントマージンを増大させることができる。
【００２８】
さらに、図６に示すように、ソースパッド１３ｂ’、ドレイン電極１４’、ゲートパッド１５ｂ’の電極厚がほぼ等しければ（圧着時の変形許容範囲であれば）、カバー基板１６”に段差を形成する必要はない。このような形状とすることにより、工数を低減させることができるとともに、ビアホール１７ａ、１７ｂ、１７ｃ形成の際のアライメントマージンを増大させることができる。また、図７に示すように、ビアホール１７ａ’、１７ｂ’、１７ｃ’がテーパを有していてもよい。
【００２９】
また、本実施形態において、半導体基板、カバー基板にＧａＡｓ基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他ＧａＮ、ＳｉＣ、Ｓｉなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なＳｉＣ基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているＳｉ基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。
【００３０】
〈第２の実施形態〉
本実施形態においては、第１の実施形態と同様の構成であるが、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されている。
【００３１】
図８Ａに本実施形態の半導体装置の断面図を、図８Ｂに分解斜視図を示す。図８Ａ、図８Ｂに示すように、ＧａＡｓなどの半導体基板２１に素子領域２２が形成されており、半導体基板２１上に、ソース電極とエアブリッジを介して接続されたソースパッド２３、ドレイン電極、ゲート電極とそれぞれ接続されたドレインパッド２４、ゲートパッド２５が形成されている。
【００３２】
半導体基板２１上には、裏面に電極パッド（ソースパッド２３、ドレインパッド２４、ゲートパッド２５）の高さに応じた段差を有するＧａＡｓなどからなるカバー基板２６が積層されている。
【００３３】
カバー基板２６には、ソースパッド２３、ドレインパッド２４、ゲートパッド２５上にそれぞれ配置されるビアホール２７ａ、２７ｂ、２７ｃが形成されている。ビアホール内には金属層２８ａ、２８ｂ、２８ｃが形成されている。
【００３４】
そして、素子領域２２、これらの電極パッド（ソースパッド２３、ドレインパッド２４、ゲートパッド２５）を含む電極、ビアホール１７ａ、１７ｂ、１７ｃを含む領域を取り囲むように、凸部２９ａが形成され、緩衝層として、例えば金属層３０を介して半導体基板２１と接続されている。
【００３５】
このような半導体装置は、第１の実施形態と同様に、図９に示すようなフローにより、形成される。
【００３６】
第１の実施形態と同様に、先ず、半導体基板１１上に、素子領域１２、ソース電極、ドレイン電極、ゲート電極と、これらにそれぞれ接続されるソースパッド２３、ドレイン電極と接続されたドレインパッド２４、ゲートパッド２５をそれぞれ形成する（Ａｃｔ ２−１）。このとき、併せて、フレーム状の金属層３０が形成される。
【００３７】
次いで、第１の実施形態と同様に、カバー基板２６に、通常のフォトリソグラフィ法などを用いて、以下のように半導体素子のソースパッド２３、ドレインパッド２４、ゲートパッド２５の電極厚に合わせた段差と、フレーム状の凸部２９ａを形成する（Ａｃｔ ２−２）。そして、エッチングにより、カバー基板２７を貫通するビアホール２７ａ、２７ｂ、２７ｃを形成する（Ａｃｔ ２−３）。
【００３８】
次いで、第１の実施形態と同様に、ソースパッド２３、ドレインパッド２４、ゲートパッド２５上にビアホール２７ａ、２７ｂ、２７ｃが配置されるように、半導体基板２１上にカバー基板２６を圧着させることにより積層する（Ａｃｔ ２−４）。このとき、凸部２９ａは、緩衝層である金属層３０上に配置され、同様に圧着される。
【００３９】
そして、第１の実施形態と同様に、ビアホール２７ａ、２７ｂ、２７ｃ内に、Ａｕなどの金属層２８ａ、２８ｂ、２８ｃをメタルデポジッション、若しくはメッキ等により形成する（Ａｃｔ ２−５）。
【００４０】
さらに、必要に応じて、半導体素子２１の裏面をラッピングなどにより、薄化処理する（Ａｃｔ ２−６）。そして、必要に応じて、ダイシングを行い、素子分離する（Ａｃｔ ２−７）。このようにして、図８Ａ、図８Ｂに示すような半導体装置が形成される。
【００４１】
本実施形態によれば、第１の実施形態と同様に、ビアホールが形成されたカバー基板を用いて半導体素子を封止することができるため、環境による半導体素子の劣化を抑えることができる。また、カバー基板を支持基板として用いることができるため、裏面の薄化処理などの裏面加工の際に、支持基板の貼り付け、剥離を不要とし、半導体素子の物理的、化学的ストレスを抑えることにより、素子の劣化を抑えることができる。そのため、半導体素子の特性変動を抑えることが可能となる。
【００４２】
本実施形態において、さらに、図１０に示すように、第１の実施形態と同様に、半導体基板とカバー基板間に樹脂が充填され、樹脂層２９ｂが形成されてもよい。このような構成により、より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。
【００４３】
また、図１１に示すように、半導体基板２１の凸部２９ａに対応する位置に、凹部２１ａを設けてもよい。凹部２１ａを設けることにより、アライメントが容易になり、電極パッドを含む電極の厚さ（めっき）のばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。
【００４４】
〈第３の実施形態〉
本実施形態においては、第１の実施形態と同様に、半導体基板とカバー基板が接続され、シングルチップパッケージが構成されているが、カバー基板と金属層との界面が高抵抗化されている。
【００４５】
図１２に本実施形態の半導体装置の断面図を示す。図１２に示すように、ＧａＡｓなどの半導体基板３１に素子領域３２が形成されており、半導体基板３１上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド３３、ドレイン電極、ゲート電極とそれぞれ接続された電極パッドであるドレインパッド３４、ゲートパッド３５が形成されている。
【００４６】
半導体基板３１には、上面にソースパッド３３、ドレインパッド３４、ゲートパッド３５の高さに応じた段差を有するＧａＡｓなどからなるカバー基板３６が積層されている。
【００４７】
カバー基板３６には、ソースパッド３３、ドレインパッド３４、ゲートパッド３５上にそれぞれ配置されるビアホール３７ａ、３７ｂ、３７ｃが形成されている。ビアホール内には金属層３８ａ、３８ｂ、３８ｃが形成されている。
【００４８】
ビアホール３７ａ、３７ｂ、３７ｃ及びカバー基板３６表面の金属層３８ａ、３８ｂ、３８ｃと接する領域には、例えば酸化膜からなるカバー基板３６より高抵抗の高抵抗層３６ａが形成されている。そして、半導体基板３１とカバー基板３６間の空隙は、樹脂層３９により充填され、封止されている。
【００４９】
このような半導体装置は、実施形態１と同様に形成される。高抵抗層３６ａは、例えば、図１３に示すように、カバー基板３６にビアホール３７ａ、３７ｂ、３７ｃを形成した後、フォトレジストマスク４０を形成し、インプラにより、高抵抗にする方法、若しくはカバー基板３６全体をインプラや熱酸化することにより所望の高抵抗層３６ａが形成される。
【００５０】
カバー基板３６中のビアに金属層３８ａ、３８ｂ、３８ｃが設けられることにより、カバー基板３６における十分な絶縁が得られない場合、金属層３８ａ、３８ｂ、３８ｃで電流のリークが発生する恐れがある。このような電流のリークが発生する場合、デバイスの耐圧特性は、半導体素子ではなく、カバー基板の絶縁特性に依存することになる。
【００５１】
そこで、本実施形態のように、カバー基板３６表面の金属層３８ａ、３８ｂ、３８ｃと接する領域に高抵抗層３６ａを設けることにより、電流リークを抑えることができる。
【００５２】
本実施形態によれば、実施形態１と同様の効果が得られるとともに、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。
【００５３】
なお、図１４に示すように、高抵抗層３６ｂを全面に形成してもよい。金属層３８ａ、３８ｂ、３８ｃと接する領域以外の領域に形成された高抵抗層を除去する必要がなく、簡易にカバー基板における電流リークによる耐圧の低下を抑えることが可能となる。
【００５４】
本実施形態において、このような高抵抗層として、酸化膜を用いたが、カバー基板などの材料の耐熱性などにより、適宜熱酸化や、酸化膜の堆積など種々の方法により形成することができる。また、高抵抗層は、酸化膜以外の窒化膜、酸窒化膜の堆積や、アイソレーションインプランテーションにより形成されてもよい。
【００５５】
また、実施形態２と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい（第４の実施形態）。実施形態２と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態１と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。
【００５６】
さらに、図１１に示す実施形態２の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さ（めっき）のばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。
【００５７】
〈第４の実施形態〉
本実施形態においては、第１の実施形態と同様に、半導体基板とカバー基板が接続され、シングルチップパッケージが構成されているが、さらに、カバー基板が回路基板とフリップチップボンディングにより接続されている。
【００５８】
図１５に本実施形態の半導体装置の断面図を示す。図１５に示すように、ＧａＡｓなどの半導体基板４１に素子領域４２が形成されており、半導体基板４１上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド４３、ドレイン電極、ゲート電極とそれぞれ接続された電極パッドであるドレインパッド４４、ゲートパッド４５が形成されている。
【００５９】
半導体基板４１には、上面にソースパッド４３、ドレインパッド４４、ゲートパッド４５の高さに応じた段差を有するＧａＡｓなどからなるカバー基板４６が積層されている。
【００６０】
カバー基板４６には、ソースパッド４３、ドレインパッド４４、ゲートパッド４５上にそれぞれ配置されるビアホール４７ａ、４７ｂ、４７ｃが形成されている。ビアホール内には金属層４８ａ、４８ｂ、４８ｃが形成されている。そして、半導体基板４１とカバー基板４６間の空隙は、樹脂層４９ａにより充填され、封止されている。
【００６１】
金属層４８ａ、４８ｂ、４８ｃは、それぞれカバー基板４６の下面において、金属層４８ａ、４８ｂ、４８ｃを介して、整合回路等を含む回路基板４１０とフリップチップボンディングされている。
【００６２】
本実施形態によれば、カバー基板４６の下面でのフリップチップボンディングが可能となるため、ワイヤーボンディングの際に生じる抵抗損失や電気信号間の干渉を抑えることができる。また、ボンディング距離が、カバー基板４６の厚さまで短縮でき、かつ一定とすることができる。さらに、ボンディングを十分広い面積、すなわちソースパッド４３、ドレインパッド４４、ゲートパッド４５とほぼ同じ面積で行うことができる。従って、実施形態１と同様の作用・効果が得られるとともに、デバイス特性の低下やばらつきを抑えることが可能となる。
【００６３】
なお、実施形態２と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい。実施形態２と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態１と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。
【００６４】
また、図１１に示す実施形態２の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さ（めっき）のばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。
【００６５】
さらに、実施形態３と同様に、高抵抗層を設けることにより、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。
【００６６】
〈第５の実施形態〉
本実施形態においては、第１、第４の実施形態と同様に、カバー基板が回路基板とフリップチップボンディングにより接続されているが、半導体基板裏面にヒートシンクが設けられている。
【００６７】
図１６に本実施形態の半導体装置の断面図を示す。図１６に示すように、ＧａＡｓなどの半導体基板５１に素子領域５２が形成されており、半導体基板５１上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド５３、ドレイン電極５４、ゲート電極５５とそれぞれ接続された電極パッドであるドレインパッド５４、ゲートパッド５５が形成されている。
【００６８】
半導体基板５１には、上面にソースパッド５３、ドレインパッド５４、ゲートパッド５５の高さに応じた段差を有するＧａＡｓなどからなるカバー基板５６が積層されている。
【００６９】
カバー基板５６には、ソースパッド５３、ドレインパッド５４、ゲートパッド５５上にそれぞれ配置されるビアホール５７ａ、５７ｂ、５７ｃが形成されている。ビアホール内には金属層５８ａ、５８ｂ、５８ｃが形成されている。そして、半導体基板５１とカバー基板５６間の空隙は、樹脂層５９ａ又は空気により充填され、封止されている。
【００７０】
金属層５８ａ、５８ｂ、５８ｃは、それぞれカバー基板５６の下面において、金属層５８ａ、５８ｂ、５８ｃを介して、整合回路等を含む回路基板５１０とフリップチップボンディングされている。
【００７１】
さらに、半導体基板５１の裏面には、金属板からなるヒートシンク５１１ａが接続されている。
【００７２】
本実施形態によれば、カバー基板５６側でボンディングが行われるため、半導体素子が形成され、熱を発生する半導体基板５１の裏面に直接ヒートシンクを設けることができる。従って、実施形態４と同様の効果が得られるとともに、フリップチップボンディングによりカバー基板５６からの熱放出が抑えられても、ヒートシンク５１１ａ全体に熱が広がり、高温部分の温度を下げることができる。このように、半導体基板５１から直接放熱を行うことができるため、半導体素子の効率的な冷却を図ることが可能となる。
【００７３】
なお、図１７に示すように、フィン状のヒートシンク５１１ｂを設けてもよい。また、図１８に部分断面図を示すように、半導体基板５１の裏面とヒートシンク５１１ｃとの界面は、凹凸（ギザギザ）を有していることが好ましい。これらにより、より効率的な冷却を図ることが可能となる。
【００７４】
また、実施形態２と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい。実施形態２と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態１と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。
【００７５】
また、図１１に示す実施形態２の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さ（めっき）のばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。
【００７６】
さらに、実施形態３と同様に、高抵抗層を設けることにより、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。
【００７７】
〈第６の実施形態〉
本実施形態においては、第５の実施形態と同様に、カバー基板が回路基板とフリップチップボンディングにより接続され、半導体基板裏面にヒートシンクが設けられているが、ヒートシンクがパッケージと接続されている。
【００７８】
図１９に本実施形態の半導体装置の断面図を示す。図１９に示すように、ＧａＡｓなどの半導体基板６１に素子領域６２が形成されており、半導体基板６１上に、ソース電極とエアブリッジを介して接続された電極パッドであるソースパッド６３、ドレイン電極、ゲート電極とそれぞれ接続された電極パッドであるドレインパッド６４、ゲートパッド６５が形成されている。
【００７９】
半導体基板６１には、上面にソースパッド６３、ドレインパッド６４、ゲートパッド６５の高さに応じた段差を有するＧａＡｓなどからなるカバー基板６６が積層されている。
【００８０】
カバー基板６６には、ソースパッド６３ｂ、ドレインパッド６４ｂ、ゲートパッド６５ｂ上にそれぞれ配置されるビアホール６７ａ、６７ｂ、６７ｃが形成されている。ビアホール内には金属層６８ａ、６８ｂ、６８ｃが形成されている。そして、半導体基板６１とカバー基板６６間の空隙は、樹脂層６９ａにより充填され、封止されている。
【００８１】
金属層６８ａ、６８ｂ、６８ｃは、それぞれカバー基板６６の下面において、金属層６８ａ、６８ｂ、６８ｃを介して、整合回路等を含む回路基板６１０とフリップチップボンディングされている。
【００８２】
さらに、半導体基板６１の裏面には、ヒートシンク６１１ａが設けられている。ヒートシンク６１１ａは、棒状のメタルからなり、その上面形状は、例えば四角、円、オーバルで、一本又は複数本で構成することができる。
【００８３】
これらヒートシンク６１２ａ、半導体基板６１、カバー基板６６及び回路基板６１１を取り囲むように、例えばセラミック／金属の多層構造からなるパッケージ６１２が設けられている。ヒートシンク６１１ａとパッケージ６１２は、接触するように配置されている。
【００８４】
本実施形態によれば、ヒートシンクとパッケージを接触させることにより、半導体素子のより効率的な冷却を図ることが可能となる。従って、実施形態５と同様の効果が得られるとともに、半導体素子のより効率的な冷却を図ることが可能となる。
【００８５】
なお、図１７に示す実施形態５の変形例のように、フィン状のヒートシンクをとしてもよい。より効率的な冷却を図ることが可能となる。さらに、図２０に示すように、半導体基板６１側とパッケージ６１２側にそれぞれ接続されたフィン状のヒートシンク６１１ｂ、６１１ｃを、交互に近接するように設置してもよい。近接する面積が大きくなり、より多くの熱量が放出できるため、冷却効果を向上させるとともに、半導体基板６１とパッケージ６１２との間隙により、フィン状のヒートシンク６１１ｂ、６１１ｃの高さ調整を行うことが可能となる。
【００８６】
また、実施形態２と同様に、カバー基板に凸部が形成され、素子領域を含む領域を取り囲むように半導体基板と接続されたものを、バンプを介して回路基板とフリップチップボンディングしてもよい。実施形態２と同様に、より封止性を向上させ、環境の影響を抑えることが可能となる。また、実施形態１と同様に、樹脂が充填されていてもよい。より封止性を向上させ、環境の影響を抑えることが可能となる。また、緩衝層として、樹脂層を用いてもよい。
【００８７】
また、図１１に示す実施形態２の変形例と同様に、半導体基板の凸部に対応する位置に、凹部を設けてもよい。同様に、アライメントが容易になり、電極パッドを含む電極の厚さ（めっき）のばらつきや、エッチングのばらつき、半導体基板の厚さのばらつきなどの許容範囲を増大させることができる。
【００８８】
さらに、実施形態３と同様に、高抵抗層を設けることにより、カバー基板における電流リークによる耐圧の低下を抑えることが可能となる。
【００８９】
なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９０】
１１、２１、３１、４１、５１、６１…半導体基板、１２、２２、３２…素子領域、１３ａ…ソース電極、１３ｂ、２３、３３、４３、５３、６３…ソースパッド、１４ａ…ドレイン電極、１４ｂ、２４、３４、４４、５４、６４…ドレインパッド、１５ａ…ゲート電極、１５ｂ、２５、３５、４５、５５、６５…ゲートパッド、１６、１６’、２６、３６、４６、５６、６６…カバー基板、１７ａ、１７ｂ、１７ｃ、２７ａ、２７ｂ、２７ｃ、３７ａ、３７ｂ、３７ｃ、４７ａ、４７ｂ、４７ｃ、５７ａ、５７ｂ、５７ｃ、６７ａ、６７ｂ、６７ｃ、…ビアホール、１８ａ、１８ｂ、１８ｃ、２８ａ、２８ｂ、２８ｃ、３８ａ、３８ｂ、３８ｃ、４８ａ、４８ｂ、４８ｃ、５８ａ、５８ｂ、５８ｃ、６８ａ、６８ｂ、６８ｃ…金属層、１９…樹脂層、２１ａ…凹部、２９ａ…凸部、２９ｂ、３９ａ、４９ａ、５９ａ、６９ａ…樹脂層、３０…金属層、３６ａ、３６ｂ…高抵抗層、４１０、５１０、６１０…回路基板、５１１ａ、５１１ｂ、５１１ｃ、６１１ａ、６１１ｂ、６１１ｃ…ヒートシンク。
【図１Ａ】
2013016768.tif 000003
【図１Ｂ】
2013016768.tif 000004
【図２】
2013016768.tif 000005
【図３Ａ】
2013016768.tif 000006
【図３Ｂ】
2013016768.tif 000007
【図３Ｃ】
2013016768.tif 000008
【図３Ｄ】
2013016768.tif 000009
【図３Ｅ】
2013016768.tif 000010
【図３Ｆ】
2013016768.tif 000011
【図３Ｇ】
2013016768.tif 000012
【図３Ｈ】
2013016768.tif 000013
【図３Ｉ】
2013016768.tif 000014
【図３Ｊ】
2013016768.tif 000015
【図３Ｋ】
2013016768.tif 000016
【図４】
2013016768.tif 000017
【図５】
2013016768.tif 000018
【図６】
2013016768.tif 000019
【図７】
2013016768.tif 000020
【図８Ａ】
2013016768.tif 000021
【図８Ｂ】
2013016768.tif 000022
【図９】
2013016768.tif 000023
【図１０】
2013016768.tif 000024
【図１１】
2013016768.tif 000025
【図１２】
2013016768.tif 000026
【図１３】
2013016768.tif 000027
【図１４】
2013016768.tif 000028
【図１５】
2013016768.tif 000029
【図１６】
2013016768.tif 000030
【図１７】
2013016768.tif 000031
【図１８】
2013016768.tif 000032
【図１９】
2013016768.tif 000033
【図２０】
2013016768.tif 000034