(57)【要約】【課題】ウェーハ・トゥ・ウェーハ積層法を用いて積層型の半導体装置を製造する場合において、ウェーハの破断や加工不良を抑制する。【解決手段】実施形態に係る半導体装置は、支持基板と、支持基板の上に積層される複数の半導体基板とを備える。複数の半導体基板のうち少なくともひとつの半導体基板は、半導体基板の外縁が直下の半導体基板の外縁よりも内側に位置するように積層されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の上に積層される複数の半導体基板とを備え、
前記複数の半導体基板のうち少なくともひとつの前記半導体基板は、前記半導体基板の外縁が直下の前記半導体基板の外縁よりも内側に位置するように積層されており、
積層された複数の前記半導体基板の数は、３以上であり、
複数の前記半導体基板は、半導体チップが複数形成されたウェーハであることを特徴とする半導体装置。
【請求項２】
支持基板と、
前記支持基板の上に積層される複数の半導体基板とを備え、
前記複数の半導体基板のうち少なくともひとつの前記半導体基板は、前記半導体基板の外縁が直下の前記半導体基板の外縁よりも内側に位置するように積層されている
ことを特徴とする半導体装置。
【請求項３】
積層された複数の前記半導体基板の数は、３以上であることを特徴とする請求項２記載の半導体装置。
【請求項４】
複数の前記半導体基板は、半導体チップが複数形成されたウェーハであることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
第１の半導体基板の表面に凸状部分が形成されるよう外周部分を段差状に加工する工程と、
前記第１の半導体基板の前記表面が支持基板と接するように、前記第１の半導体基板を前記支持基板上に積層する工程と、
前記第１の半導体基板の裏面側から前記第１の半導体基板を薄く加工する薄化処理を行う工程と、
第２の半導体基板の表面に凸状部分が形成されるよう外周部分を段差状に加工する工程と、
前記第２の半導体基板の前記表面が前記第１の半導体基板と接するように、前記第２の半導体基板を前記第１の半導体基板上に積層する工程と、
前記第２の半導体基板の裏面側から前記第２の半導体基板を薄く加工する薄化処理を行う工程とを備え、
前記第２の半導体基板は、前記第２の半導体基板の外縁が前記第１の半導体基板の外縁よりも内側に位置するように積層される
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の半導体基板の外周部分を段差状に加工する工程、前記第２の半導体基板を前記第１の半導体基板上に積層する工程、及び前記第２の半導体基板を薄く加工する薄化処理を行う工程を複数回繰り返す
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２の半導体基板は、半導体チップが複数形成されたウェーハであることを特徴とする請求項５又は６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の更なる高集積化を達成するため、積層された複数の半導体チップをシリコン貫通電極により接続させる製造技術が注目を集めている。複数の半導体チップを積層させる場合、ウェーハをダイシングした後でチップを積層させる方法（チップ・トゥ・チップ積層法）と、ウェーハをダイシングする前にウェーハを積層して、積層後にダイシングする方法（ウェーハ・トゥ・ウェーハ積層法）が知られている。
【０００３】
ウェーハ・トゥ・ウェーハ積層法は、製造効率の面でチップ・トゥ・チップ積層法よりも優れている。しかし、ウェーハを接合した際に、ウェーハ外縁の形状によっては、その後の製造工程中にウェーハの破断や加工不良を起こし、製品歩留まりの低下、及び最終的な製造コストの上昇を招くという不都合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２１４４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ウェーハ・トゥ・ウェーハ積層法を用いて積層型の半導体装置を製造する場合において、ウェーハの破断や加工不良を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、支持基板と、支持基板の上に積層される複数の半導体基板とを備える。複数の半導体基板のうち少なくともひとつの半導体基板は、半導体基板の外縁が直下の半導体基板の外縁よりも内側に位置するように積層されている。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置の全体構成を示す概略図である。
【図２】実施形態に係る半導体装置の製造工程を示す工程図である。
【図３】実施形態に係る半導体装置の製造工程を示す工程図である。
【図４】比較例に係る半導体装置の製造工程を示す工程図である。
【発明を実施するための形態】
【０００８】
次に、本発明の実施形態に係る半導体装置及びその製造方法を、図面を参照して詳細に説明する。
【０００９】
［全体構成］
まず、半導体装置の構成を、図１を参照して説明する。図１に示すように、本実施形態の半導体装置は、配線基板１００と、配線基板１００上に積層された第１〜第５半導体チップ１０、２０、３０、４０、５０を備えている。
【００１０】
第１〜第５半導体チップ１０、２０、３０、４０、５０は、それぞれ動作に必要なメモリセルや接続配線等が形成された素子形成層を含み、互いに接着剤により接合されている。第１〜第５半導体チップ１０、２０、３０、４０、５０には貫通電極ＴＳＶが形成されており、この貫通電極ＴＳＶにより、上下に設けられた別の半導体チップと電気的に接続される。
【００１１】
第１〜第５半導体チップ１０、２０、３０、４０、５０は、貫通電極ＴＳＶ及び接続バンプＣＢを介して第１〜第５半導体チップ１０、２０、３０、４０、５０の上部に設けられたメモリコントローラ１１０に電気的に接続される。また、半導体装置には、第１〜第５半導体チップ１０、２０、３０、４０、５０と配線基板１００とを接続するワイヤボンディングＷＢが設けられている。第１〜第５半導体チップ１０、２０、３０、４０、５０及びメモリコントローラ１１０は、ワイヤボンディングＷＢ、配線基板１００及び半田ボールＳＢを介して、その他の装置と電気的に接続される。
【００１２】
［製造方法］
半導体装置の第１〜第５半導体チップ１０、２０、３０、４０、５０は、ウェーハ・トゥ・ウェーハ積層法を用いて形成される。すなわち、半導体チップが複数形成されたウェーハを複数枚積層させた後、半導体チップ毎にダイシングを行って半導体チップが複数積層された積層チップが形成される。以下の実施形態では、ウェーハ・トゥ・ウェーハ積層法による第１〜第５半導体チップ１０、２０、３０、４０、５０の積層構造の製造方法について説明する。
【００１３】
図２及び図３は、本実施形態に係る半導体装置の製造工程を示す工程図である。図２及び図３は、半導体基板の端部周辺の断面図である。以下に説明する各半導体基板上の素子形成層には、周知の手法により、半導体記憶装置が形成される。半導体記憶装置は、例えばＮＡＮＤ型フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、磁気抵抗メモリ、抵抗変化メモリ等であり、その種類は不問である。１枚の半導体基板上には、複数のメモリチップ（例えば５００個程度）が形成され得る。
【００１４】
図２（ａ）に示す第１半導体基板１１は、その表面に素子形成層１２を有する。素子形成層１２は、第１半導体基板１１の表面に形成された素子、その上面に形成された絶縁層、絶縁層内に形成された配線等を有する。以下に説明する他の半導体基板及び素子形成層も、第１半導体基板１１及び素子形成層１２と同様の構成を有する。図２（ａ）に示されるように、第１半導体基板１１は、素子形成層１２が第１半導体基板１１の表面に略円形の凸状部分を形成するように、その外周部分が段差状に加工されている。第１半導体基板１１は、外周部分にブレードを当てて第１半導体基板１１を回転させることにより、所定の幅Ｗ１だけ第１半導体基板１１の外周を研削加工することができる。半導体基板１１の凸状部分は、略円形の形状に限られるものではなく、正方形であっても良いし、その他の矩形形状であっても良い。この素子形成層１２の上面に接着剤を塗布した後、この接着剤により支持基板１２０と素子形成層１２とを接着させる。支持基板１２０は、半導体基板１１と同材質の基板や、ガラス基板等の種々の基板を用いることができる。支持基板１２０は、第１半導体基板１１より大きい径でも良いし、小さい径でも良い。また、支持基板１２０と、第１半導体基板１１とは、同じ径でも良い。
【００１５】
次に、図２（ｂ）に示すように、接合面と反対側の面に対して研削や研磨を行うことにより、第１半導体基板１１の膜厚を薄くする薄化処理を行う。薄化処理として、例えばグラインダ等を用いることができる。これにより支持基板１２０上には、素子形成層１２を含む、薄化された第１半導体基板１１が残る。
【００１６】
次に、第１半導体基板１１の上面に第２半導体基板２１を重ねる。図２（ｃ）に示されるように、第２半導体基板２１は、素子形成層２２が第２半導体基板２１の表面に略円形の凸状部分を形成するように、その外周部分が段差状に加工されている。半導体基板２１の凸状部分も、略円形の形状に限られるものではなく、正方形であっても良いし、その他の矩形形状であっても良い。ここで、第２半導体基板２１の凸状部分の面積は、薄化された第１半導体基板１１の面積よりも小さくなるように形成されている。例えば、第１半導体基板１１及び第２半導体基板２１の凸状部分が略円形の形状の場合、第２半導体基板２１の凸状部分の直径を第１半導体基板１１の直径よりも小さくする。この場合、第２半導体基板２１を接着する際の位置ずれを考慮しても、第２半導体基板２１の段差部が薄化された第１半導体基板１１からはみ出さないように、第２半導体基板２１に施す段差加工の幅Ｗ２を、第１半導体基板１１に施した段差加工の幅Ｗ１よりも大きくする。
【００１７】
第２半導体基板２１の素子形成層２２の上面に接着剤を塗布した後、この接着剤により第２半導体基板２１と薄化された第１半導体基板１１とを接着させる。ここで、第２半導体基板２１は、素子形成層２２の外縁が薄化された第１半導体基板１１の外縁よりも内側に位置するように積層する。
【００１８】
次に、図３（ａ）に示すように、接合面と反対側の面に対して研削や研磨を行うことにより、第２半導体基板２１の膜厚を薄くする薄化処理を行う。これにより薄化された第１半導体基板１１上には、素子形成層２２を含む薄化された第２半導体基板２１が残される。
【００１９】
その後、図３（ｂ）に示すように、第３〜第５半導体基板３１、４１、５１を支持基板１２０上に順次積層する。このとき、第２半導体基板２１と同様に、各半導体基板の凸状部分は、その面積が下部の薄化された半導体基板の面積よりも小さくなるように形成されている。そして、半導体基板の積層と、薄化処理とを繰り返すことにより、各半導体基板の外縁がそれぞれ下部の半導体基板の外縁よりも内側に位置する構造となる。
【００２０】
各半導体基板１１、２１、３１、４１、５１が支持基板１２０上に積層された後、各半導体基板１１、２１、３１、４１、５１を貫通するように、各メモリチップに貫通電極を形成する（図示略）。続いて、支持基板１２０を剥離し、メモリチップ間に形成されたダイシングラインＤに沿ってダイシングを行って、積層された半導体基板１１、２１、３１、４１、５１を、メモリチップ単位に切断する。その後、周知の製造工程を経て、図１に示すような半導体装置を形成することができる。
【００２１】
［効果］
以下、比較例の半導体装置の製造方法と対比して、実施形態に係る半導体装置の製造方法の効果について説明する。比較例の説明において、実施形態と対応する構成を有する箇所には、同一の符号を付している。図４は、比較例に係る半導体装置の製造工程を示す工程図である。図４は、半導体基板の端部周辺の断面図である。
【００２２】
図４（ａ）及び図４（ｂ）に示されるように、比較例の半導体装置の製造方法において、第１半導体基板１１の加工、第１半導体基板１１と支持基板１２０との接着、第１半導体基板１１の薄化処理は上述の実施形態と同様に実施される。
【００２３】
次に、薄化された第１半導体基板１１の上面に第２半導体基板２１を重ねる。ここで、図４（ｃ）に示されるように、第２半導体基板２１の凸状部分の面積が、薄化された第１半導体基板１１の面積よりも大きい場合や、第２半導体基板２１を薄化された第１半導体基板１１上に接合する際の位置合わせずれが発生した場合、第２半導体基板２１の端部が薄化された第１半導体基板１１の上面からはみ出す可能性がある。
【００２４】
この状態で接合面と反対側の面に対して研削や研磨を行って、第２半導体基板２１の膜厚を薄くする薄化処理を行うと、第２半導体基板２１の端部が薄化された第１半導体基板１１から突出する状態が発生する（図４（ｄ）参照）。この突出した部分は、後の加工工程において破断するおそれがある。また、突出した部分があると、例えば後に樹脂を塗布する際の塗布不良や樹脂を剥離する際の剥離不良、絶縁膜や金属膜の成膜やエッチング、めっき等の不良の原因になる。
【００２５】
これに対し本実施形態の半導体装置の製造方法では、図３（ａ）に示すように、第２半導体基板２１を薄化しても第２半導体基板２１の外縁は、薄化された第１半導体基板１１から突出することが無く、薄化された第２半導体基板２１が端部で破断することを防止することが可能となる。さらに、薄化された第２半導体基板２１の端部に突出した部分が無いため、その後の製造工程での不良の発生を防止できる。ここで、実施の形態における積層された半導体基板の外縁は、必ずしも全て直下の半導体基板の外縁の内側にある必要はなく、一部（例えば、加工工程で不要になる箇所等）が直下の半導体基板の外縁の外側にあっても良い。
【００２６】
本実施形態において説明したウェーハ・トゥ・ウェーハ積層法によれば、複数のシリコンウェーハのそれぞれに形成された多数の半導体チップを、ダイシング前にウェーハ単位で積層させた後、貫通電極により電気的に接続させることができる。このため、ダイシングを行った後に半導体チップ毎に積層をするチップ・トゥ・チップ積層法に比べ、製造工程を簡略化することができる。
【００２７】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００２８】
例えば、実施の形態において半導体チップの積層数は５個であるものとして説明を行ったが、半導体チップの積層数は５個に限られるものでないことは言うまでもない。また、実施の形態において半導体ウェーハの積層方法は接着剤による接合であるとして説明を行ったが、接着剤を介さない直接接合法や水酸基結合を利用した常温接合法など、接合の方法は接着剤に限られるものではない。
【符号の説明】
【００２９】
１０、２０、３０、４０、５０・・・第１〜第５半導体チップ、  １１、２１・・・第１〜第５半導体基板、  １２、２２、３２、４２、５２・・・素子形成層、  １００・・・配線基板、  １１０・・・メモリコントローラ、  １２０・・・支持基板、  ＴＳＶ・・・貫通電極、  ＷＢ・・・ワイヤボンディング、  ＣＢ・・・接続バンプ、  ＳＢ・・・半田ボール。
【図１】
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【図２】
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【図３】
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【図４】
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