(57)【要約】【課題】光電変換効率に優れた光電変換素子を提供すること。【解決手段】光電変換素子は、少なくとも１つの光電変換層を備える。光電変換層は、ｐ型半導体層、２層以上のｉ型半導体層、およびｎ型半導体層が順に積層されて構成されている。２層以上のｉ型半導体層のうちｎ型半導体層に接するｉ型半導体層のバンドギャップエネルギーは、ｎ型半導体層に接するｉ型半導体層以外のｉ型半導体層のバンドギャップエネルギーよりも小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの光電変換層を備えた光電変換素子であって、
前記光電変換層は、ｐ型半導体層、２層以上のｉ型半導体層、およびｎ型半導体層が順に積層されて構成され、
前記２層以上のｉ型半導体層のうち前記ｎ型半導体層に接するｉ型半導体層のバンドギャップエネルギーは、前記ｎ型半導体層に接するｉ型半導体層以外のｉ型半導体層のバンドギャップエネルギーよりも小さい光電変換素子。
【請求項２】
前記ｎ型半導体層に接するｉ型半導体層の厚みは、前記ｉ型半導体層の合計の厚みの０．０１倍以上０．２倍以下である請求項１に記載の光電変換素子。
【請求項３】
２つ以上の前記光電変換層を備え、
隣り合う前記光電変換層は、コンタクト層を介して設けられている請求項１または２に記載の光電変換素子。
【請求項４】
ｐ型半導体層、２層以上のｉ型半導体層、およびｎ型半導体層を有する光電変換層を少なくとも１つ備えた光電変換素子を製造する方法であって、
前記ｐ型半導体層と前記ｎ型半導体層との間に位置するように前記２層以上のｉ型半導体層を形成する工程を備え、
前記２層以上のｉ型半導体層を形成する工程は、プラズマ化された原料ガスを用いて前記ｎ型半導体層に接するｉ型半導体層を形成する工程を有し、
前記ｎ型半導体層に接するｉ型半導体層の形成工程は、
前記原料ガスをプラズマ化するための電力を間欠的に供給する第１の工程と、前記電力を供給しない第２の工程とを有し、
前記第１の工程において前記電力を供給しない期間と前記第２の工程を行なう期間とは長さが異なる光電変換素子の製造方法。
【請求項５】
前記第１の工程において前記電力を供給しない期間は、５μ秒以上５００μ秒以下であり、
前記第２の工程を行なう期間は、０．１ｍ秒以上１００秒以下である請求項４に記載の光電変換素子の製造方法。
【請求項６】
前記電力を間欠的に供給する第１の工程と前記電力を供給しない第２の工程とを複数の周期に同期させて切り替えて行なう請求項４または５に記載の光電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子およびその製造方法に関する。
【背景技術】
【０００２】
受光して電力に変換する光電変換素子として、薄膜シリコン系の層が積層されて構成された発電層（光電変換層）を備えた薄膜系太陽電池が知られている。薄膜系太陽電池は、一般に、基板上に、透明電極層、シリコン系半導体層（光電変換層）、及び裏面電極層を順次積層して構成される。透明電極層は、通常、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2）、または酸化インジウム錫（ＩＴＯ）等の金属酸化物を主成分とする透明導電膜からなる。
【０００３】
光電変換層は、非晶質シリコンまたは微結晶シリコンからなり、ｐ型シリコン系半導体（ｐ型半導体層）、ｉ型シリコン系半導体（ｉ型半導体層）及びｎ型シリコン系半導体（ｎ型半導体層）によって形成されるｐｉｎ接合を有している。このｐｉｎ接合がエネルギー変換部となって、太陽光の光エネルギーを電気エネルギーに変換する。ｉ型半導体層は光キャリアを生成する役割を果たし、ｐ型半導体層およびｎ型半導体層（各導電型層）はｐｉｎ接合に拡散電位を生じさせる役割をそれぞれ果たす。
【０００４】
光電変換素子の特性を向上させるためには、ｉ型半導体層の欠陥密度の低減は非常に重要である。ｉ型半導体層の欠陥密度が小さいほど、短絡電流密度、開放電圧、および形状因子が大きくなり、光電変換素子の変換効率が改善する。ｉ型半導体層の欠陥密度はプラズマＣＶＤ法のプロセス条件に大きく影響するため、プラズマＣＶＤ法におけるプロセスパラメータ（ガス流量、放電電力、またはチャンバー圧力など）の最適化が重要である。
【０００５】
一般的に、非晶質シリコン膜は、連続的な高周波放電を行なわせてシラン系のガスを分解させるＣＶＤ法にて成膜される（以下、連続放電プラズマＣＶＤ法と略す。）。この連続放電プラズマＣＶＤ法を拡張した薄膜形成法として、高周波放電を間欠的に行なわせて原料ガスを分解させるＣＶＤ法（以下、間欠放電プラズマＣＶＤと略す。）が提案されている。
【０００６】
間欠放電プラズマＣＶＤ法は、ゲートパルス信号を入力することで発振状態と停止状態とを高速で切り替えることができる高周波発振器を高周波発生源に用いる。この方法は、ゲートパルス信号がオンの時に高周波電力が出力され放電を起こすオン状態と、ゲートパルス信号がオフの時に高周波電力を切り放電を休止させるオフ状態とを繰り返す間欠的な高周波放電により、水素化アモルファスシリコン膜を堆積する方法である。
【０００７】
間欠放電プラズマＣＶＤ法では、ゴミ発生の要因となるプラズマ中の活性ラジカルがオフ状態（放電が休止する状態）で消滅する。そのため、間欠放電プラズマＣＶＤ法は、従来の連続放電プラズマＣＶＤ法に比べてゴミの発生が抑えられるという特徴を有する。間欠放電プラズマＣＶＤ法の原理は、例えば非特許文献１に記載されている。また、非特許文献２では、数百から数千ヘルツで変調した間欠放電プラズマＣＶＤ法を用いて成膜すれば放電中のゴミが２桁減少したことを報告している。
【０００８】
一方、数百から数千ヘルツ以外の周波数領域での変調ではゴミ発生の抑制効果がないことが報告されている。例えば非特許文献３では、４０Ｈｚ以下の低い変調周波数では、従来の連続放電の場合と同様、ゴミの発生が抑えられないことを報告している。また、プラズマ中の活性ラジカル（例えは、Ｓｉ−Ｈ2）が水素化アモルファスシリコン薄膜中に取り込まれると、膜中のＳｉ−Ｈ2結合密度が増加するが、水素化アモルファスシリコン薄膜中に含まれるＳｉ−Ｈ2結合は欠陥密度などの膜質に影響を与え、膜の光導電率、及び光導電率と暗導電率との比（以下、ＳＮ比と略す。）を低下させ、光半導体デバイスの性能を劣化させる。間欠放電プラズマＣＶＤ法では、プラズマ中の活性ラジカルがオフ状態で消滅するため、従来の連続放電プラズマＣＶＤ法に比べて活性ラジカル（Ｓｉ−Ｈ2など）の膜への取り込みが少なくなり、高品質な水素化アモルファスシリコンの形成が可能となる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】「ＲＦ電圧振幅変調によるプロセスプラズマの反応制御」、白谷正治、松尾昌一郎、平野隆、渡辺征夫著、九州大学工学集報、第６２巻、第６号、平成元年１２月発行、６７７頁
【非特許文献２】「Performance  of  a-Si:H  TFT  fabricated  with  gated  rf-discharge  plasma-CVD  technology」、H.  Uchida、K.  Takechi、H.  Hayama、Extended  Abstract  of  1993  International  Conference  on  Solid  State  Devices  and  Materials、1993、pp.970-971
【非特許文献３】Journal  of  Applied  Physics  Vol.69(2)  No.15  January  1991  pp.632-638
【発明の概要】
【発明が解決しようとする課題】
【００１０】
間欠放電プラズマＣＶＤ法にて製造されたｉ型半導体層を備えた光電変換素子は、連続放電プラズマＣＶＤ法にて製造されたｉ型半導体層を備えた光電変換素子に比べれば変換効率に優れるが、依然として欠陥密度が高いために光電変換素子の光電変換効率に悪影響を与える。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、光電変換効率に優れた光電変換素子を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る光電変換素子は、少なくとも１つの光電変換層を備える。光電変換層は、ｐ型半導体層、２層以上のｉ型半導体層、およびｎ型半導体層が順に積層されて構成される。２層以上のｉ型半導体層のうちｎ型半導体層に接するｉ型半導体層のバンドギャップエネルギーは、ｎ型半導体層に接するｉ型半導体層以外のｉ型半導体層のバンドギャップエネルギーよりも小さい。
【００１３】
ｎ型半導体層に接するｉ型半導体層の厚みは、ｉ型半導体層の合計の厚みの０．０１倍以上０．２倍以下であることが好ましい。
【００１４】
２つ以上の光電変換層を備えることが好ましい。隣り合う光電変換層は、コンタクト層を介して設けられることが好ましい。
【００１５】
本発明に係る光電変換素子の製造方法は、ｐ型半導体層とｎ型半導体層との間に位置するように２層以上のｉ型半導体層を形成する工程を備える。２層以上のｉ型半導体層を形成する工程は、プラズマ化された原料ガスを用いてｎ型半導体層に接するｉ型半導体層を形成する工程を有する。ｎ型半導体層に接するｉ型半導体層の形成工程は、原料ガスをプラズマ化するための電力を間欠的に供給する第１の工程と、電力を供給しない第２の工程とを有する。第１の工程において電力を供給しない期間と第２の工程を行なう期間とは長さが異なる。
【００１６】
第１の工程において電力を供給しない期間は５μ秒以上５００μ秒以下であることが好ましく、第２の工程を行なう期間は０．１ｍ秒以上１００秒以下であることが好ましい。
【００１７】
電力を間欠的に供給する第１の工程と電力を供給しない第２の工程とを複数の周期に同期させて切り替えて行なうことが好ましい。
【００１８】
本明細書では、「微結晶」は、結晶の粒径が数十〜数千Å程度の微細な結晶から構成されていることを意味するが、シリコン系薄膜を有する光電変換素子の技術分野において通常用いられているように非晶質（アモルファス）との混合状態を含むものをも意味する。
【発明の効果】
【００１９】
本発明に係る光電変換素子は、光電変換効率に優れている。また、本発明に係る光電変換素子では、光電変換効率に優れた光電変換素子を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る光電変換素子の概略断面図である。
【図２】本発明におけるｉ型半導体層の光学バンドギャップの位置依存性を示す模式図である。
【図３】本発明の一実施形態における第１のｉ型半導体層の作製時において原料ガスをプラズマ化するための電力の供給波形図である。
【図４】本発明の一実施形態における第２のｉ型半導体層の作製時において原料ガスをプラズマ化するための電力の供給波形図である。
【図５】本発明の別の実施形態に係る光電変換素子の概略断面図である。
【図６】比較例における光電変換素子の概略断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る光電変換素子およびその製造方法について図面を用いて説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表すものである。また、長さ、幅、厚さ、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜変更されており、実際の寸法関係を表すものではない。
【００２２】
＜光電変換素子の構成＞
図１は、本発明に係る光電変換素子の一例を示す概略断面図である。図２は、本発明におけるｉ型半導体層の光学バンドギャップの位置依存性を示す模式図である。本発明に係る光電変換素子では、絶縁性基板１上に、導電層２、光電変換層３、反射膜４、および裏面電極５が順に積層されている。
【００２３】
＜絶縁性基板＞
絶縁性基板１は一般に光電変換素子の絶縁性基板として使用可能な基板であれば良く、その材料および厚みなどは特に限定されない。しかし、絶縁性基板１が光電変換素子の受光面となる場合には、絶縁性基板１に光透過性が要求される。よって、絶縁性基板１は、たとえばソーダガラス、溶融石英ガラス、または結晶石英ガラスなどのガラス基板であることが好ましく、可撓性フィルムなどの耐熱性樹脂板であっても良い。可撓性フィルム（以下、「フィルム」ともいう）を構成する材料としては、たとえばテトラアセチルセルロース（ＴＡＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリフェニレンスルファイド（ＰＰＳ）、ポリカーボネート（ＰＣ）、ポリアリレート（ＰＡ）、ポリエーテルイミド（ＰＥＩ）、フェノキシ樹脂、またはポリテトラフルオロエチレン（ＰＴＦＥ）などが挙げられる。
【００２４】
ただし、絶縁性基板１を光電変換素子の受光面として使用する場合であっても、絶縁性基板１は光電変換層３で光電変換される光を実質的に透過すれば良く、全ての波長の光に対する透過性を必要としない。
【００２５】
絶縁性基板１の厚みは特に限定されないが、光透過性などを考慮すれば０．２ｍｍ〜５ｍｍ程度であることが好ましい。
【００２６】
＜導電層＞
導電層２は一般に光電変換素子の導電層として使用可能な導電層であれば良く、その材料および厚みなどは特に限定されない。しかし、絶縁性基板１が光電変換素子の受光面となる場合には、導電層２に光透過性が要求される。よって、導電層２は、たとえば、インジウム錫複合酸化物（ＩＴＯ）、フッ素をドープした酸化錫（ＦＴＯ）、または酸化亜鉛（ＺｎＯ）などからなることが好ましい。導電層２は、これら何れかの材料からなる単層であっても良いし、単層が積層されて構成されても良い。
【００２７】
ただし、導電層２は、絶縁性基板１と同じく光電変換層３で光電変換される光を実質的に透過すれば良く、全ての波長の光に対する透過性を必要としない。
【００２８】
導電層２の厚みは、特に限定されないが、膜抵抗などを考慮すれば０．０２〜５μｍ程度であることが好ましい。
【００２９】
導電層２の表面は、光閉じ込め効果に有効なテクスチャー構造で構成されていることが好ましい。より好ましくは、導電層２の表面のうち光電変換層３が形成される面が光閉じ込め効果に有効なテクスチャー構造で構成されていることである。
【００３０】
＜光電変換層＞
光電変換層３では、導電層２上にｐ型半導体層３１と第１のｉ型半導体層３２Ａと第２のｉ型半導体層３２Ｂ（特許請求の範囲における「ｎ型半導体層に接するｉ型半導体層」に相当）とｎ型半導体層３３とが順に積層されており、ｐｉｎ接合が構成されている。
【００３１】
−ｐ型半導体層−
ｐ型半導体層３１は、ｐ型不純物がドープされたシリコン層であることが好ましい。シリコン層としては、微結晶シリコン層、またはアモルファスシリコン層であることが好ましい。ｐ型不純物としては、ホウ素、アルミニウムまたはガリウムなどを用いることができる。
【００３２】
ｐ型半導体層３１の膜厚は特に限定されないが、５ｎｍ以上５０ｎｍ以下であれば良く、好ましくは１０ｎｍ以上３０ｎｍ以下である。
【００３３】
−ｎ型半導体層−
ｎ型半導体層３３は、ｎ型不純物がドープされたシリコン層であることが好ましい。シリコン層としては、微結晶シリコン層、またはアモルファスシリコン層であることが好ましい。ｎ型不純物としては、リン、窒素または酸素などを用いることができる。
【００３４】
ｎ型半導体層３３の膜厚は特に限定されないが、５ｎｍ以上１００ｎｍ以下であれば良く、好ましくは１０ｎｍ以上３０ｎｍ以下である。
【００３５】
−ｉ型半導体層−
第１のｉ型半導体層３２Ａは、ｐ型半導体層３１上に設けられている。
【００３６】
第２のｉ型半導体層３２Ｂは、ｉ型半導体層３２Ａ上に設けられてｎ型半導体層３３に接しており、図２に示すようにｉ型半導体層３２Ａよりも小さな光学バンドギャップエネルギーを有する。光学バンドギャップの変化点の近くでは、局所的な電位勾配が発生する。この局所的な電位勾配による電界は、光学バンドギャップが均一なｉ型半導体層内にて得られる内蔵電界よりも大きく、ｉ型半導体層で生成される電子（光生成キャリア）がｎ型半導体層３３へ移動する際の加速電界として有効に機能する。その結果、光学バンドギャップが均一なｉ型半導体層を備えた光電変換素子よりも、多くの光生成キャリアがｎ型半導体層３３またはｐ型半導体層３１へ移動する。よって、光電変換素子の光電変換効率の改善に効果がある。
【００３７】
第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂを構成する各材料は、特に限定されず、微結晶シリコン、またはアモルファスシリコンであれば良い。受光により起電力が生じるのであれば、第１のｉ型半導体層３２Ａまたは第２のｉ型半導体層３２Ｂは微量のｎ型不純物またはｐ型不純物を含んでも良い。
【００３８】
第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂの各膜厚は特に限定されない。しかし、第２のｉ型半導体層３２Ｂの厚みが大きくなると、光学バンドギャップの変化点近くにおける、局所的な電位勾配にて得られたキャリアの移動速度が低下する恐れがある。よって、第２のｉ型半導体層３２Ｂの厚みは第１のｉ型半導体層３２Ａの厚みよりも小さいことが好ましく、具体的には第１のｉ型半導体層３２Ａの膜厚と第２のｉ型半導体層３２Ｂの膜厚との合計に対して０．０１倍以上０．２倍以下であれば良い。
【００３９】
ここで、各半導体層の光学バンドギャップエネルギーは、吸収係数からタウツプロットにて算出できる。但し、各半導体層が微結晶シリコン層である場合、微結晶シリコンはアモルファスシリコンと結晶シリコンとの中間的な光学的特性を示すので、微結晶シリコンのタウツプロットは丸みを帯び、そのプロットには直線部分があまりなく、よって、光学バンドギャップエネルギーを明確に定義できない。微結晶シリコン層の光学バンドギャップエネルギーとしては、吸収係数が１０4ｃｍ-1になるエネルギーＥ04を用いることができる。
【００４０】
第２のｉ型半導体層３２Ｂの光学バンドギャップエネルギーを第１のｉ型半導体層３２Ａの光学バンドギャップエネルギーよりも小さくするためには、下記＜光電変換素子の製造方法＞で示す方法にしたがって第２のｉ型半導体層３２Ｂを製造すればよい。
【００４１】
＜反射膜＞
反射膜４の材料は特に限定されず、反射率に優れる材料たとえばＺｎＯ、ＩＴＯ、ＳｎＯ2、またはＴｉＯ2などであることが好ましい。反射膜４は、これらいずれかの材料からなる単層であっても良いし、単層が積層されて構成されても良い。また、反射膜４の膜厚は特に限定されず、２０ｎｍ以上２００ｎｍ以下であれば良い。
【００４２】
本発明では、反射膜４は設けられていなくても良い。しかし、反射膜４が設けられていれば、絶縁性基板１から入射してｎ型半導体層３３を透過した光は、反射膜４がない場合に比べてより効率的に反射されて第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂへ再入射される。これにより、光電変換効率がさらに向上するので、反射膜４は設けられていることが好ましい。
【００４３】
＜裏面電極＞
裏面電極５の材料は特に限定されず、導電性材料たとえば銀またはアルミニウムなどであることが好ましい。裏面電極５は、これらいずれかの材料からなる単層であっても良いし、単層が積層されて構成されても良い。また、裏面電極５の膜厚は特に限定されず、５０ｎｍ以上５００ｎｍ以下であれば良い。
【００４４】
＜光電変換素子の製造方法＞
本発明に係る光電変換素子の製造方法は、図１に示す光電変換素子を製造する方法であって、ｐ型半導体層３１、第１のｉ型半導体層３２Ａ、第２のｉ型半導体層３２Ｂ、およびｎ型半導体層３３を順に積層して光電変換層３を形成する方法に関する。本発明に係る光電変換素子の製造方法では、光電変換層３を導電層２上に形成することが好ましく、光電変換層３上に反射膜４および裏面電極５を順に形成することが好ましい。以下、具体的に示す。
【００４５】
まず、絶縁性基板１上に導電層２を形成する。導電層２の形成方法は、特に限定されず、スパッタ法、ＣＶＤ(Chemical  Vapor  Deposition)法、電子ビーム蒸着法、ゾルゲル法、スプレー法または電析法などの公知の方法であれば良い。なお、絶縁性基板１上に導電層２を形成する代わりに、導電層２が形成された絶縁性基板１を準備しても良い。
【００４６】
次に、たとえばＣＶＤ法により、導電層２上に、ｐ型半導体層３１、第１のｉ型半導体層３２Ａ、第２のｉ型半導体層３２Ｂ、およびｎ型半導体層３３を順に形成する。
【００４７】
ｐ型半導体層３１を形成するときには、シリコンの原料ガスとｐ型不純物の原料ガスとをＣＶＤ装置に供給すれば良い。シリコンの原料ガスはシリコンの原料ガスとして公知なガスであれば良く、１４族元素を含む水素化合物またはその誘導体であれば良く、たとえばＳｉＨ4である。シリコンの原料ガスの供給量は、ｐ型半導体層３１の膜厚に応じて適宜設定されれば良く、たとえば１ｓｃｃｍ以上５０ｓｃｃｍ以下である。ｐ型不純物の原料ガスはｐ型不純物の原料ガスとして公知なガスであれば良く、たとえばＢ2Ｈ6である。
【００４８】
同じく、ｎ型半導体層３３を形成するときには、シリコンの原料ガスとｎ型不純物の原料ガスとをＣＶＤ装置に供給すれば良い。シリコンの原料ガスはシリコンの原料ガスとして公知なガスであれば良く、１４族元素を含む水素化合物またはその誘導体であれば良く、たとえばＳｉＨ4である。シリコンの原料ガスの供給量は、ｎ型半導体層３３の膜厚に応じて適宜設定されれば良く、たとえば１ｓｃｃｍ以上５０ｓｃｃｍ以下である。ｎ型不純物の原料ガスはｎ型不純物の原料ガスとして公知なガスであれば良く、たとえばＰＨ3である。
【００４９】
第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂは、以下で示すように、間欠プラズマ放電ＣＶＤ法により作製されれば良い。
【００５０】
続いて、ｎ型半導体層３３上に反射膜４および裏面電極５を順に形成する。反射膜４および裏面電極５の各形成方法は特に限定されず、スパッタ法、ＣＶＤ法、電子ビーム蒸着法、ゾルゲル法、スプレー法または電析法などの公知の方法であれば良い。このようにして図１に示す光電変換素子が作製される。
【００５１】
＜第１のｉ型半導体層および第２のｉ型半導体層の作製＞
図３および図４を用いて、第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂの作製方法を示す。図３には、第１のｉ型半導体層３２Ａの作製時において原料ガスをプラズマ化するための電力（以下では単に「電力」と記す）の供給波形を示し、図４には、第２のｉ型半導体層３２Ｂの作製時における電力の供給の供給波形を示す。
【００５２】
第１のｉ型半導体層３２Ａを形成するさいには、図３に示すように、電力を供給するステップ（期間Ｔｏｎ）と電力を供給しないステップ（期間Ｔｏｆｆ）とを繰り返す。ここで、ＴｏｎおよびＴｏｆｆの各長さは特に限定されないが、Ｔｏｎは例えば１０μｓｅｃ以上１ｍｓｅｃ以下であれば良く、Ｔｏｆｆは例えば１０μｓｅｃ以上１０ｍｓｅｃ以下であれば良い。また、電力を供給するステップと電力を供給しないステップとの繰り返し周期の数は、第１のｉ型半導体層３２Ａの厚みなどに応じて適宜設定されれば良く、たとえば９０以上５００００以下であれば良い。
【００５３】
第２のｉ型半導体層３２Ｂを形成するさいには、図４に示すように、電力を間欠的に供給するステップ（第１の工程）と電力を供給しないステップ（第２の工程）とを繰り返す。電力を間欠的に供給するステップでは、電力を供給するステップと、電力を供給しないステップとを繰り返す。ここで、電力を間欠的に供給するステップを行なう期間（図４における第１の期間）、電力を供給しないステップを行なう期間（図４における第２の期間）、電力を間欠的に供給するステップにおいて電力を供給する期間（図４における第３の期間）、および電力を間欠的に供給するステップにおいて電力を供給しない期間（図４における第４の期間）はいずれも特に限定されないが、第１の期間は例えば１００μ秒以上１００秒以下であることが好ましい。第２の期間は例えば０．１ｍ秒以上１００秒以下であることが好ましく、より好ましくは１ｍ秒以上１０秒以下である。第３の期間は例えば１０μ秒以上１ｍ秒以下であることが好ましい。第４の期間は例えば５μ秒以上５００μ秒以下であることが好ましく、より好ましくは２０μ秒以上２００μ秒以下である。また、以下に示す理由から、電力を供給しないステップを行なう期間（第２の期間）は電力を間欠的に供給するステップにおいて電力を供給しない期間（第４の期間）とは異なることが好ましく、より好ましくは第４の期間よりも長いことである。
【００５４】
本発明者らは、図３に示す方法にしたがって電力を供給してアモルファスシリコン膜を作製し、また図４に示す方法にしたがって電力を供給してアモルファスシリコン膜を作製し、得られたアモルファスシリコン膜のそれぞれの光学バンドギャップエネルギーを求めた。その結果を表１に示す。
【００５５】
【表１】
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【００５６】
表１に示すように、図４に示す方法にしたがって電力を供給して作製されたアモルファスシリコン膜は、図３に示す方法にしたがって電力を供給して作製されたアモルファスシリコン膜に比べて、光学バンドギャップエネルギーが小さかった。この理由として、以下に示すことが考えられる。
【００５７】
図３または図４に示す方法にしたがって電力を供給して製膜する場合、欠陥生成の要因となるプラズマ中の活性ラジカル（例えは、Ｓｉ−Ｈ2）はオフ状態（電力供給が休止する状態）で消滅する。そのため、電力を間欠的に供給して製膜すれば、形成された膜中に取り込まれるプラズマ中の活性ラジカル量が減少するので、形成された膜中の欠陥密度が低減すると考えられる。
【００５８】
さらに、欠陥密度の低減には、水素化アモルファスシリコン膜における原子状ネットワークの構造緩和促進も効果的であると考えられる。ここで、プラズマ中の活性ラジカルの消滅時間に対して、原子状ネットワークの構造緩和促進に必要な時間は十分に長い。そのため、図３に示す方法にしたがって電力を供給して製膜する場合、原子状ネットワークの構造緩和促進に必要な期間、放電を休止すると（つまり、図３におけるＴｏｆｆを原子状ネットワークの構造緩和促進に必要な期間に設定すると）、膜堆積速度が極端に低下するため、プラズマＣＶＤ装置のスループットの大幅な低下を招く。
【００５９】
しかし、図４に示すように電力を間欠的に供給するステップにおいて電力を供給しない期間（第４の期間）よりも電力を供給しないステップを行なう期間（第２の期間）が長ければ、第４の期間ではプラズマ中の活性ラジカルの消滅を図ることができ、第２の期間では水素化アモルファスシリコン膜における原子状ネットワークの構造緩和促進を図ることができる。よって、図３に示す方法にしたがって作製されたアモルファスシリコン膜よりも図４に示す方法にしたがって作製されたアモルファスシリコン膜の方が欠陥密度が低下する。
【００６０】
詳細には、図４に示す方法では、まず、電力を間欠的に供給するステップを行なう。このステップにおける電力の供給により数原子層〜数十原子層が堆積され（第３の期間）、このステップにおける電力の供給停止によりプラズマ中の活性ラジカルの含有量が低減する（第４の期間）。
【００６１】
数原子層〜数十原子層が堆積すると、電力を供給しないステップを行なう。ここで、このステップを行なう期間（第２の期間）は、電力を間欠的に供給するステップにおいて電力を供給しない期間（第４の期間）よりも長い。そのため、電力を供給しないステップでは、原子状ネットワークの構造緩和促進が図られ、形成された膜の最表面での構造緩和を促進させる。このように、図４に示す方法にしたがって電力を供給して製膜すれば、形成された膜における原子状ネットワークの構造緩和促進も図ることができるので、図３に示す方法にしたがって電力を供給して製膜する場合よりも緻密な膜が得られる。それだけでなく、プラズマ中の活性ラジカルの含有量を低減させる期間（第４の期間）とは別に原子状ネットワークの構造緩和を促進させる期間（第２の期間）を設けるため、プラズマＣＶＤ装置のスループットの低下を抑制できる。
【００６２】
電力を間欠的に供給するステップと電力を供給しないステップとを複数の周期に同期させて切り替えることが好ましい。これにより、第２のｉ型半導体層３２Ｂの作製途中において第１の期間、第２の期間、第３の期間および第４の期間の少なくとも１つの期間を変更した場合であっても、作製を中断することなく第２のｉ型半導体層３２Ｂを作製することができる。
【００６３】
ここで、形成された膜の緻密さは屈折率で評価され、膜の屈折率が大きいほど緻密な膜と言える。また、屈折率と光学バンドギャップとには相関関係があり、屈折率が大きいほど光学バンドギャップエネルギーは小さい。本発明では、第１のｉ型半導体層３２Ａは図３に示す方法にしたがって電力を供給することにより形成されるため、原子状ネットワークの構造緩和促進を十分に図ることが難しい。しかし、第２のｉ型半導体層３２Ｂは図４に示す方法にしたがって電力を供給することにより形成されるため、原子状ネットワークの構造緩和促進を図ることができる。以上のことから、第２のｉ型半導体層３２Ｂは第１のｉ型半導体層３２Ａよりも緻密であり、よって、第１のｉ型半導体層３２Ａよりも光学バンドギャップエネルギーが小さくなる。したがって、ｉ型半導体層内において光学バンドギャップエネルギーが変化することとなる。
【００６４】
光学バンドギャップの変化点の近くでは、局所的な電位勾配が発生する。この局所的な電位勾配による電界は光学バンドギャップが均一なｉ型半導体層内にて得られる内蔵電界よりも大きいので、局所的に大きな加速電界をｉ型半導体層内に実現することができる。よって、局所的に大きな加速電界は、ｉ型半導体層で生成される電子（光生成キャリア）がｎ型導電層へ移動する際の加速電界として有効に機能する。その結果、光学バンドギャップが均一なｉ型半導体層を備えた光電変換素子よりも、多くの光生成キャリアをｐ型半導体層３１またはｎ型半導体層３３へ移動させることができ、よって、光電変換効率を改善させることができる。
【００６５】
通常、異なる光学バンドギャップエネルギーを有する半導体層を作製する方法としては、ガス流量などのプラズマパラメータの変更が挙げられる。しかし、この方法では、プラズマパラメータを変更してから所望の物性値を有する半導体膜が得られるまでに、プラズマパラメータの過渡応答を考えて一定の時間を必要とする。そのため、この方法で製膜すると、急峻な光学バンドギャップエネルギーの変化は得られにくい。一方、本発明では、ｉ型半導体層の形成途中に電力供給方法を切り替える。このように放電パルスの波形の変更のみで光学バンドギャップエネルギーの制御が可能であるため、光学バンドギャップエネルギーの変化をより急峻にすることができる。その結果、局所的な電位勾配が大きくなり、キャリアの移動がより促進され、光電変換素子の変換効率改善に有効である。
【００６６】
なお、第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂを形成するときには、シリコンの原料ガスをＣＶＤ装置に供給すれば良い。シリコンの原料ガスはシリコンの原料ガスとして公知なガスであれば良く、１４族元素を含む水素化合物またはその誘導体であれば良く、たとえばＳｉＨ4である。シリコンの原料ガスの供給量は、第１のｉ型半導体層３２Ａおよび第２のｉ型半導体層３２Ｂの膜厚に応じて適宜設定されれば良く、たとえば５ｓｃｃｍ以上１００ｓｃｃｍ以下である。
【００６７】
なお、本発明に係る光電変換素子は、図５に示すように、２つ以上の光電変換層を備えていても良い。図５は、本発明の別の実施形態に係る光電変換素子の概略断面図である。
【００６８】
図５に示す光電変換素子では、光電変換層３と第２の光電変換層１３とがコンタクト層１４を介して設けられている。第２の光電変換層１３は、光電変換層３と同じく、ｐ型半導体層３１と第１のｉ型半導体層３２Ａと第２のｉ型半導体層３２Ｂとｎ型半導体層３３とがコンタクト層１４上に順に積層されて構成されている。ここで、第２のｉ型半導体層３２Ｂの光学バンドギャップエネルギーは、第１のｉ型半導体層３２Ａの光学バンドギャップエネルギーよりも小さい。よって、図５に示す光電変換素子では、図１に示す光電変換素子と同じく、開放電圧および形状因子が改善され、さらには短絡電流密度も改善される。
【００６９】
ここで、コンタクト層１４の材料および厚みは特に限定されない。たとえば、コンタクト層１４は、ＺｎＯ、ＩＴＯまたはＳｎＯ2などからなれば良く、２０ｎｍ以上２００ｎｍ以下の厚みを有していれば良い。また、第２の光電変換層１３の作製方法は特に限定されず、光電変換層３の作製方法と同様であれば良い。
【００７０】
なお、図５に示す光電変換素子では、第２の光電変換層１３と裏面電極５との間に反射膜が設けられていても良い。これにより、第２の光電変換層１３のｎ型半導体層３３を透過した光を反射膜で反射させて第２の光電変換層１３または光電変換層３へ再入射させることができる。よって、光電変換効率の更なる改善が図られる。
【００７１】
また、本発明に係る光電変換素子では、第１のｉ型半導体層は２層以上のｉ型半導体層が積層されて構成されていても良い。この場合であっても、第２のｉ型半導体層がｎ型半導体層に接していれば、図１または図５に示す光電変換素子が奏する効果と略同一の効果が得られる。なお、第１のｉ型半導体層を構成する２層以上のｉ型半導体層は、同一の光学バンドギャップエネルギーを有していても良く、相異なる光学バンドギャップエネルギーを有していても良い。第１のｉ型半導体層を構成する２層以上のｉ型半導体層が相異なる光学バンドギャップエネルギーを有する場合、第１のｉ型半導体層を構成する２層以上のｉ型半導体層の積層順序は特に限定されない。
【００７２】
また、本発明における光電変換層では、絶縁性基板側から順に、ｎ型半導体層、第２のｉ型半導体層、第１のｉ型半導体層、およびｐ型半導体層が積層されていても良い。
【実施例】
【００７３】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明は以下に示す実施例に限定されない。
【００７４】
＜実施例＞
本発明の実施例では、図１に示す光電変換素子を作製した。具体的には、透光性の絶縁性基板１上に導電層２を形成してから、基板温度２００℃の下で導電層２上にｐ型半導体層３１、第１のｉ型半導体層３２Ａ、第２のｉ型半導体層３２Ｂ、およびｎ型半導体層３３をそれぞれプラズマＣＶＤ法により順次積層した。各半導体層の形成条件としては、RFパワーは10W〜50Wであり、圧力は0.1〜5.0Torrであり、ガス流量条件は表２に示す通りであった。各半導体層を順次積層した後、スパッタ法にてZnOからなる反射膜４および銀からなる裏面電極５をそれぞれ形成した。このようにして実施例に係る光電変換素子が作製された。
【００７５】
【表２】
2013120775.tif 000004
【００７６】
図３に示す方法にしたがって電力を供給することにより第１のｉ型半導体層３２Ａを形成し、図４に示す方法にしたがって電力を供給することにより第２のｉ型半導体層３２Ｂを形成した。表３には、第１のｉ型半導体層３２Ａを形成するさいの電力供給のオン時間（Ｔｏｎ）およびオフ時間（Ｔｏｆｆ）を示し、表４には、第２のｉ型半導体層３２Ａを形成するさいの第１〜第４の期間を示す。
【００７７】
【表３】
2013120775.tif 000005
【００７８】
【表４】
2013120775.tif 000006
【００７９】
得られた光電変換素子にＡＭ１．５Ｇの擬似太陽光（照射強度：１００ｍＷ／ｃｍ2）を照射して、短絡電流密度Jsc、開放電圧Voc、形状因子FF、および光電変換効率Efficiencyを測定した。その結果を表５に示す。
【００８０】
【表５】
2013120775.tif 000007
【００８１】
＜比較例＞
比較例では、第２のｉ型半導体層３２Ｂを形成しなかったことを除いては上記実施例と同様の方法にしたがって、図６に示す光電変換素子を作製した。具体的には、導電層２上にｐ型半導体層６１、ｉ型半導体層６２、およびｎ型半導体層６３をそれぞれプラズマＣＶＤ法により順次積層した。各半導体層の形成条件としては、RFパワーは10W〜50Wであり、圧力は0.1〜5.0Torrであり、ガス流量条件は表１に示すとおりであった。つまり、ｐ型半導体層６１は上記実施例におけるｐ型半導体層３１と略同一の方法にしたがって作製され、ｎ型半導体層６３は上記実施例におけるｎ型半導体層３３と略同一の方法にしたがって作製された。また、ｉ型半導体層６２は上記実施例における第１のｉ型半導体層３２Ａと略同一の方法にしたがって作製され、つまり、ｉ型半導体層６２を形成するさいの電力供給のオン時間（Ｔｏｎ）およびオフ時間（Ｔｏｆｆ）は表３に示すとおりであった。また、ｉ型半導体層６２の膜厚は４００ｎｍであった。
【００８２】
得られた光電変換素子にＡＭ１．５Ｇの擬似太陽光（照射強度：１００ｍＷ／ｃｍ2）を照射して、短絡電流密度Jsc、開放電圧Voc、形状因子FF、および光電変換効率Efficiencyを測定した。その結果を表５に示す。
【００８３】
表５に示すように、実施例における短絡電流密度、開放電圧、および形状因子はそれぞれ比較例における短絡電流密度、開放電圧、および形状因子を上回っており、その結果、実施例に係る光電変換素子の変換効率は比較例における光電変換素子の変換効率よりも改善された。その理由としては、第２のｉ型半導体層の光学バンドギャップエネルギーを第１のｉ型半導体層の光学バンドギャップエネルギーよりも小さくすることで、ｉ型半導体層内部で光学バンドギャップの変化による局所的に大きな電界が形成され、この局所的に発生する電界によってｉ型半導体層で生成された電子（光生成キャリア）が加速され、導電層へ移動し易くなったからであると考えられる。
【００８４】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８５】
１  絶縁性基板、２  導電層、３  光電変換層、４  反射膜、５  裏面電極、１３  第２の光電変換層、１４  コンタクト層、３１，６１  ｐ型半導体層、３２Ａ  第１のｉ型半導体層、３２Ｂ  第２のｉ型半導体層、３３，６３  ｎ型半導体層、６２  ｉ型半導体層。
【図１】
2013120775.tif 000008
【図２】
2013120775.tif 000009
【図３】
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【図４】
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【図５】
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【図６】
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