(57)【要約】【課題】機械的耐久性と電気的特性の信頼性を改善したパッケージ−オン−パッケージ（ＰＯＰ）タイプの半導体パッケージの製造方法を提供する。【解決手段】ビアホールを有する第１パッケージ基板上に実装され、第１モールド膜によってモールディングされた第１半導体チップを含む第１パッケージを提供し、接続パッドを有する第２パッケージ基板上に実装され、第２モールド膜によってモールディングされた第２半導体チップを含む第２パッケージを提供し、ビアホールと接続パッドを上下整列させて前記第２パッケージ上に第１パッケージを積層し、第１パッケージと第２パッケージを貫通して接続パッドを露出する貫通ホールを形成し、そして貫通ホールを満たして第１パッケージと第２パッケージを電気的に連結する電気的連結部を形成する、各段階を含む。【選択図】図７
2013162128.tif 000002
【特許請求の範囲】
【請求項１】
ビアホールを有する第１パッケージ基板上に実装され、第１モールド膜によってモールディングされた第１半導体チップを含む第１パッケージを提供する段階と、
接続パッドを有する第２パッケージ基板上に実装され、第２モールド膜によってモールディングされた第２半導体チップを含む第２パッケージを提供する段階と、
前記ビアホールと前記接続パッドとを上下整列させて前記第２パッケージ上に前記第１パッケージを積層する段階と、
前記第１パッケージと前記第２パッケージとを貫通して前記接続パッドを露出させる貫通ホールを形成する段階と、
前記貫通ホールを満たして前記第１パッケージと前記第２パッケージとを電気的に連結する電気的連結部を形成する段階と、を含むことを特徴とする半導体パッケージの製造方法。
【請求項２】
前記第１パッケージを提供する段階は、
ビアを有する前記第１パッケージ基板を提供する段階と、
前記ビアをパターニングして前記第１パッケージ基板を貫通する前記ビアホールを形成する段階と、
前記第１パッケージ基板上に前記第１モールド膜を形成する段階と、を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記第１モールド膜を形成する段階以前に、
前記第１パッケージ基板上に前記ビアホールの入口を塞ぐ絶縁膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
第２パッケージを提供する段階は、
前記第２パッケージ基板上に前記第２半導体チップをフリップチップボンディングする段階と、
前記第２パッケージ基板上に前記第２半導体チップをモールディングし、前記第２半導体チップの非活性面と共面をなす前記第２モールド膜を形成する段階と、を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項５】
前記貫通ホールを形成する段階は、
前記第１モールド膜を貫通して前記ビアホールに連結された第１ホールを形成する段階と、
前記第２モールド膜を貫通して前記ビアホールに連結された第２ホールを形成する段階と、を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項６】
ビアを有する第１パッケージ基板上に実装され、第１モールド膜によってモールディングされた第１半導体チップを含む第１パッケージと、
接続パッドを有する第２パッケージ基板上に実装され、第２モールド膜によって部分的にモールディングされて前記第２モールド膜の上部面と共面をなす上部面を有する第２半導体チップを含む、前記第１パッケージ上に積層された第２パッケージと、
前記接続パッドと接続される第１端部と前記第２モールド膜及び前記第１パッケージ基板を貫通して前記ビアと接続される第２端部とを有する、前記第１パッケージと前記第２パッケージとを電気的に連結する電気的連結部と、を含むことを特徴とする半導体パッケージ。
【請求項７】
前記第１パッケージ基板は、前記第２半導体チップの上部面上に積層されることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記電気的連結部は、前記第２モールド膜及び前記第１パッケージ基板を完全に貫通し、且つ前記第１モールド膜を一部貫通することを特徴とする請求項６に記載の半導体パッケージ。
【請求項９】
前記第１モールド膜を貫通する第１ホールと、前記ビアを貫通し、前記第１ホールに連結されたビアホールと、前記第２モールド膜を貫通し、前記ビアホールに連結された第２ホールを有する貫通ホールと、をさらに含み、
前記電気的連結部は前記第２ホールと前記ビアホールとを満たすことを特徴とする請求項６に記載の半導体パッケージ。
【請求項１０】
前記第１ホールを満たす絶縁体をさらに含むことを特徴とする請求項９に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージに係り、より具体的にはパッケージ−オン−パッケージタイプの半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
電子産業において、半導体素子及びこれを利用する電子製品の高機能化、薄型化、小型化に対する需要は増大し、このような微細化（ｍｉｎｉａｔｕａｌｉｚａｔｉｏｎ）を達成する一つの方法として多様なパッケージ技術が相次ぎに登場している。その中の１つが様々な半導体チップを垂直に積層して高密度チップ積層（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｃｈｉｐ  ｓｔａｃｋｉｎｇ）を具現するパッケージ技術である。この技術は１つの半導体チップで構成された一般的なパッケージより小さい面積に多様な機能を有する半導体チップを集積できるという長所を有する。
【０００３】
このように複数個の半導体チップを積層するパッケージ技術は、１つの半導体チップをパッケージングする場合に比べて相対的に収率が低下する可能性が大きい。そこで、収率低下の問題を解決しながら高密度チップ積層を具現できる技術として一つのパッケージの上に他のパッケージを積層する所謂パッケージ−オン−パッケージ（Ｐａｃｋａｇｅ−Ｏｎ−Ｐａｃｋａｇｅ、以下、ＰＯＰという）技術が提案された。ＰＯＰ技術では、各々の半導体パッケージが既にテストを終えた良品であるので、最終製品における不良の発生率を低減できるという長所がある。
【０００４】
しかしながら、ＰＯＰにおける半導体チップの機能の増大と共にパッケージ間の接続（電気的連結）の数も増大するので、これによる接続部材が占める体積を低減するためには、個々の接続は、従来のワイヤボンディングを用いた柔軟性のある接続から、例えば、ボールグリッドアレイ（ＢＧＡ）等を用いた固定性の接続に変更せざるを得ない。
【０００５】
そこで、このようなＢＧＡを用いたＰＯＰタイプの半導体パッケージにおいて、特に高温では、上・下部パッケージの間の歪み（ｗａｒｐａｇｅ）によりハンダ結合（ｓｏｌｄｅｒ＿ｊｏｉｎｔ）の機械的強度低下を招き、その信頼性を危険に晒す。
それだけではなく、積層パッケージの高さ、従って、その体積も増加する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２０１０／０２４６１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は改善された機械的耐久性を有し得るＰＯＰタイプの半導体パッケージ及びその製造方法を提供することにある。
本発明の他の目的は電気的特性の信頼性を確保できるＰＯＰタイプの半導体パッケージ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するためになされた本発明の実施形態による半導体パッケージの製造方法は、ビアホールを有する第１パッケージ基板上に実装され、第１モールド膜によってモールディングされた第１半導体チップを含む第１パッケージを提供する段階と、接続パッドを有する第２パッケージ基板上に実装され、第２モールド膜によってモールディングされた第２半導体チップを含む第２パッケージを提供する段階と、前記ビアホールと前記接続パッドとを上下整列させて前記第２パッケージ上に前記第１パッケージを積層する段階と、前記第１パッケージと前記第２パッケージとを貫通して前記接続パッドを露出させる貫通ホールを形成する段階と、前記貫通ホールを満たして前記第１パッケージと前記第２パッケージとを電気的に連結する電気的連結部を形成する段階と、を含む。
【０００９】
本実施形態の方法において、前記第１パッケージを提供する段階は、ビアを有する前記第１パッケージ基板を提供する段階と、前記ビアをパターニングして前記第１パッケージ基板を貫通する前記ビアホールを形成する段階と、そして前記第１パッケージ基板上に前記第１モールド膜を形成する段階と、を含むことができる。
本実施形態の方法において、前記第１モールド膜を形成する段階以前に、前記第１パッケージ基板上に前記ビアホールの入口を塞ぐ絶縁膜を形成する段階をさらに含むことができる。
本実施形態の方法において、第２パッケージを提供する段階は、前記第２パッケージ基板上に前記第２半導体チップをフリップチップボンディングする段階と、そして前記第２パッケージ基板上に前記第２半導体チップをモールディングする段階と、前記第２半導体チップの非活性面と共面をなす前記第２モールド膜を形成する段階と、を含むことができる。
【００１０】
本実施形態の方法において、前記第２パッケージ上に前記第１パッケージを積層する段階は、前記第１パッケージ基板と前記第２半導体チップとを対面させて前記第２半導体チップの非活性面上に前記第１パッケージを積層する段階を含むことができる。
本実施形態の方法において、前記第２パッケージ上に前記第１パッケージを積層する段階は、前記第１パッケージと前記第２パッケージとの間に接着膜を提供する段階をさらに含むことができる。
【００１１】
本実施形態の方法において、前記貫通ホールを形成する段階は、前記第１モールド膜を貫通して前記ビアホールに連結された第１ホールを形成する段階と、そして前記第２モールド膜を貫通して前記ビアホールに連結された第２ホールを形成する段階と、を含むことができる。
【００１２】
本実施形態の方法において、前記貫通ホールを形成する段階は、レーザードリリングで前記第１ホールを形成する段階と、前記レーザードリリングで前記第２ホールを形成する段階を含むことができる。
本実施形態の方法において、前記電気的連結部を形成する段階は、ソルダを前記第２ホールから少なくとも前記ビアホールまで満たす段階と、前記ソルダをリフローする段階と、を含むことができる。
本実施形態の方法において、前記電気的連結部を形成する段階以後に、前記第１ホールを絶縁体で満たす段階をさらに含むことができる。
【００１３】
前記目的を達成するためになされた本発明の実施形態による半導体パッケージは、ビアを有する第１パッケージ基板上に実装され、第１モールド膜によってモールディングされた第１半導体チップを含む第１パッケージと、接続パッドを有する第２パッケージ基板上に実装され、第２モールド膜によって部分的にモールディングされて前記第２モールド膜の上部面と共面をなす上部面を有する第２半導体チップとを含む、前記第１パッケージ上に積層された第２パッケージと、前記接続パッドと接続される第１端部と前記第２モールド膜及び前記第１パッケージ基板を貫通して前記ビアと接続する第２端部を有する、前記第１パッケージと前記第２パッケージとを電気的に連結する電気的連結部と、を含む。
【００１４】
本実施形態のパッケージにおいて、前記第１パッケージ基板は、前記第２半導体チップの上部面上に積層され得る。
本実施形態のパッケージにおいて、前記電気的連結部は、前記第２モールド膜及び前記第１パッケージ基板を完全に貫通し、且つ前記第１モールド膜を一部貫通できる。
本実施形態のパッケージにおいて、前記第１モールド膜を貫通する第１ホールと、前記ビアを貫通し前記第１ホールに連結されたビアホールと、そして前記第２モールド膜を貫通し前記ビアホールに連結された第２ホールを有する貫通ホールをさらに含み、前記電気的連結部は前記第２ホールと前記ビアホールを満たすことができる。
本実施形態のパッケージにおいて、前記第１ホールを満たす絶縁体をさらに包含できる。
【発明の効果】
【００１５】
前記目的を達成するための本発明によるパッケージ−オン−パッケージ（Ｐａｃｋａｇｅ−Ｏｎ−Ｐａｃｋａｇｅ、以下、ＰＯＰという）タイプの半導体パッケージ及びその製造方法によれば、上・下部パッケージを貫通する電気的連結部を形成してあるので、上・下部パッケージの結合強度及び／又は電気的連結の信頼性を向上できる。
また、本発明によれば、リフロー工程による上・下部パッケージの間の歪み現象を最小化できる。
また、本発明によれば、上・下部パッケージの間の最小ギャップを確保してパッケージの薄型化を具現できる。
【００１６】
本発明によると、上・下部パッケージを貫通する電気的連結部を形成することによって、上・下部パッケージの間の機械的耐久性を向上し、電気的連結の信頼性を確保できる効果がある。
さらに、上・下部パッケージを接合した後に上・下部パッケージを貫通する電気的連結部を形成することによって、リフロー工程に伴う上・下部パッケージの間の歪みの差を最小化できる効果がある。
その上に、上・下部パッケージの間のギャップを最小化し、パッケージの薄型化を具現できる効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図２】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図３】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図４】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図５】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図６】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図７】本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。
【図８】図７の変形形態を示す断面図である。
【図９】本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。
【図１０】本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。
【図１１】本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。
【図１２】本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。
【図１３】本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。
【図１４】本発明の実施形態による半導体パッケージを具備するメモリカードを示すブロック図である。
【図１５】本発明の実施形態による半導体パッケージを応用した情報処理システムを示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明によるパッケージ−オン−パッケージタイプ（Ｐａｃｋａｇｅ−Ｏｎ−Ｐａｃｋａｇｅ、以下、ＰＯＰという）の半導体パッケージ及びその製造方法を添付した図面を参照して詳細に説明する。
本発明と従来技術と比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲を通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかしながら、本発明は添付された図面と関連して次の詳細な説明を参照することによって、最も良く理解できる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
＜実施形態１＞
【００１９】
図１乃至図７は本発明の一実施形態による半導体パッケージの製造方法を示す断面図である。図８は図７の変形形態を示す断面図である。
図１を参照すれば、最初に、第１パッケージ基板１００を提供する。第１パッケージ基板１００は、１つ或いはその以上のビア１０２が設けられた印刷回路基板（ＰＣＢ）からなる。ビア１０２は第１パッケージ基板１００のエッジに提供された金属膜を包含できるが、本発明は、これに限定されない。ビア１０２は円柱、或いは多角形柱形態であり得る。
【００２０】
図２を参照すれば、ビア１０２を貫通するビアホール１０４を形成する。ビアホール１０４は機械的ドリリング（ｄｒｉｌｌｉｎｇ）やレーザードリリングによって形成できる。ビアホール１０４を形成する場合、ビア１０２が全て除去されないことがあり得る。その場合、ビア１０２は中空の円筒形形態に変形される。後述の図３に示すように第１パッケージ基板１００上に第１モールド膜１３０を形成する場合、エポキシモールディングコンパウンドＥＭＣがビアホール１０４を満たすことを防止するために第１パッケージ基板１００上に絶縁膜１０６を形成する。絶縁膜１０６は例えば、ソルダレジストＳＲを塗布して形成する。他の例として、絶縁膜１０６は絶縁性物質で構成されたフィルムを付着して形成する。
【００２１】
図３を参照すれば、第１パッケージ基板１００上に１つ或いはその以上の第１半導体チップ１１０、１２０を実装し第１半導体チップ１１０、１２０をモールディングする第１モールド膜１３０を形成して第１パッケージ１０を形成する。他の例としては、ビアホール１０４が形成されていない第１パッケージ１０を形成した以後にビアホール１０４を形成する。第１モールド膜１３０は例えばエポキシモールディング樹脂ＥＭＣを含む。第１半導体チップ１１０、１２０は絶縁膜１０６上に実装される。本実施形態では、第１半導体チップ１１０、１２０は、下部チップ１１０とその上に積層された上部チップ１２０を含む。一例として、下部チップ１１０及び上部チップ１２０のいずれか１つはメモリチップであるが、本発明はこれに限定されない。例えば、下部チップ１１０及び上部チップ１２０は共にメモリチップである。下部チップ１１０は１つ或いはそれ以上の貫通電極１１２を通じて第１パッケージ基板１００と電気的に連結され得る。上部チップ１２０はボンディングワイヤ１２２及び／又は貫通電極１１２を通じて下部チップ１１０及び／又は第１パッケージ基板１００と電気的に連結され得る。第１パッケージ基板１００或いはその上面を被覆する絶縁膜１０６はボンディングワイヤ１２２と電気的に連結され得るワイヤボンディングパッド１０８を含む。図面には詳細に示さないが、第１パッケージ基板１００或いは絶縁膜１０６は、貫通電極１１２と電気的に連結される貫通電極ボンディングパッドを含む。一例として、第１ビアホール１０４は第１半導体チップ１１０、１２０の外側（搭載箇所の周縁）に提供されるが、本発明はこれに限定されない。
【００２２】
図４を参照すれば、上記第１パッケージ１０とは別途に、第２パッケージ基板２００上に実装され、第２モールド膜２３０によって、モールディングされた少なくとも１つの第２半導体チップ２１０を含む第２パッケージ２０を形成する。第２パッケージ基板２００は印刷回路基板ＰＣＢを含む。第２モールド膜２３０はエポキシモールディング樹脂ＥＭＣを含み得る。一例として、第２半導体チップ２１０はメモリチップであるが、本発明はこれに限定されない。例えば、第２半導体チップ２１０は非メモリチップである。第２半導体チップ２１０は１つ或いはその以上のソルダバンプ２１２を通じて第２パッケージ基板２００と電気的に連結される。第２パッケージ基板２００は第２半導体チップ２１０の外側に提供された接続パッド２０８を含む。接続パッド２０８は第２パッケージ２０上に上記の第１パッケージ１０が積層された場合、ビアホール１０４と上下に整列された位置に提供される。第２モールド膜２３０は第２半導体チップ２１０の全部をモールディングしない場合もある。例えば、第２モールド膜２３０の上部面２３０ｓは第２半導体チップ２１０の上部面２１０ｓと共面を成し、第２半導体チップ２１０の上部面２１０ｓは露出する。第２半導体チップ２１０の上部面２１０ｓは非活性面或いは活性面である。例えば、第２半導体チップ２１０が第２パッケージ基板２００にフリップチップボンディングされた場合、その上部面２１０ｓは非活性面である。第２パッケージ基板２００には１つ或いはその以上のソルダボール２４０が付着される。ソルダボール２４０は第２半導体チップ２１０が実装された第２パッケージ基板２００の一面２００ａに対向する反対面２００ｂに付着される。
【００２３】
図５を参照すれば、第２パッケージ２０上に第１パッケージ１０を積層する。一例として、第２半導体チップ２１０の上部面２１０ｓと第１パッケージ基板１００とを対面させて第１パッケージ１０を第２パッケージ２０上に積層する。この場合、ビアホール１０４と接続パッド２０８とを上下に整列させる。ビアホール１０４の中心軸と接続パッド２０８の中心軸とが一致するか否かは透過型ビジョン（ｖｉｓｉｏｎ）装置、例えばＸ線（Ｘ−ＲＡＹ）装置を通じて確認できる。選択的に、第１パッケージ１０と第２パッケージ２０との間に接着膜４００がさらに提供される。本実施形態によれば、接着膜４００は第１パッケージ基板１００と第２半導体チップ２１０の上部面２１０ｓとの間に提供される。接着膜４００は固相フィルムであるか、或いは液相接着剤を含む。
【００２４】
図６を参照すれば、第１パッケージ１０と第２パッケージ２０とが合体された状態で接続パッド２０８を露出させる貫通ホール３０４を形成する。一例として、機械的ドリリング又はレーザードリリング５００を用いた工程によって第１パッケージ１０と第２パッケージ２０とを実質的に垂直に貫通する貫通ホール３０４を形成する。貫通ホール３０４の各々は第１モールド膜１３０と絶縁膜１０６とを実質的に垂直貫通する第１ホール１３４、第２モールド膜２３０を実質的に垂直貫通する第２ホール２３４、及び第１ホール１３４と第２ホール２３４との間のビアホール１０４を含む。貫通ホール３０４は円柱或いは多角形柱形態であり得る。一例として、ワンステップレーザードリリングで第１ホール１３４と第２ホール２３４とを同時に形成して貫通ホール３０４を具現する。他の例として、第１モールド膜１３０と第２モールド膜２３０との材質や厚さ、及び貫通ホール３０４の幅や深さ等のような要素を考慮してマルチステップレーザードリリングを利用して貫通ホール３０４を形成する。前記マルチステップレーザードリリングによれば、第１ホール１３４と第２ホール２３４とが順次形成されて貫通ホール３０４が具現される。選択的に、貫通ホール３０４を形成した後に洗浄工程を実行してドリリング工程の時に発生できる副産物及び／又は汚染物を除去する。
【００２５】
図７を参照すれば、貫通ホール３０４を電気伝導体で満たして第１パッケージ１０と第２パッケージ２０とを電気的に連結する連結部３００を形成する。連結部３００は金、銀、ニッケル、銅等の金属で形成するか、或いはソルダを満たして形成する。一例として、貫通ホール３０４をソルダ粉末（ｓｏｌｄｅｒ＿ｐｏｗｄｅｒ）、或いはソルダペースト（ｓｏｌｄｅｒ＿ｐａｓｔｅ）で満たし、リフローさせて連結部３００を形成する。連結部３００は貫通ホール３０４を完全に満たすか、或いは一部を満たす。例えば、連結部３００は第２ホール２３４から少なくともビアホール１０４まで満たす。連結部３００は接続パッド２０８と直接接続される下端部３００ｂと、下端部３００ｂから延長されてビア１０２と直接接続されるか、或いは第１モールド膜１３０の一部まで伸張された上端部３００ａを有する。他の例として、連結部３００は第２ホール２３４、ビアホール１０４、及び第１ホール１３４を全て満たす。前記ソルダリング（ｓｏｌｄｅｒｉｎｇ）で連結部３００を形成する以前に貫通ホール３０４へフラックス（ｆｌｕｘ）を提供し得る。
【００２６】
前記一連の工程を通じてＰＯＰタイプの半導体パッケージ１を形成する。半導体パッケージ１はファンアウト（Ｆａｎ−ｏｕｔ）構造、又は、ファンイン（Ｆａｎ−ｉｎ）構造を有し得る。連結部３００は少なくとも第２モールド膜２３０及び第１パッケージ基板１００を貫通するので、第１パッケージ１０と第２パッケージ２０との間の機械的及び／又は電気的結合（例えば、ソルダ接合（Ｓｏｌｄｅｒ  Ｊｏｉｎｔ））の強度を向上できる。連結部３００は第１パッケージ１０と第２パッケージ２０との間の電気的連結の信頼性を向上できる。
第１パッケージ１０を第２パッケージ２０上に積層した後、ソルダをリフローして連結部３００を形成するので、半導体パッケージ１の歪み（ｗａｒｐａｇｅ）とリフローに伴う信頼性の低下が無くなるか、或いは最小化される。第２モールド膜２３０は第２半導体チップ２１０の上部面２１０ｓを露出させるので、第１パッケージ１０と第２パッケージ２０との間の間隔が最小化され、従って、本発明による半導体パッケージ１の全体高さは通常のＰＯＰと比較して低減できる。
【００２７】
他の例として、図８に示したように、連結部３００で満たされない貫通ホール３０４の上部３０４ｒが絶縁体３０６、例えばエポキシモールディング樹脂ＥＭＣで満たされた半導体パッケージ２を形成できる。
＜実施形態２＞
【００２８】
図９乃至図１３は本発明の他の実施形態による半導体パッケージの製造方法を示す断面図である。
図９を参照すれば、第１パッケージ１０が提供される。図１乃至図３を参照して上記実施形態１で説明したのと同一又は類似の工程で第１パッケージ１０を形成する。例えば、第１パッケージ基板１００に設けられたビア１０２を機械的ドリリング或いはレーザードリリングしてビアホール１０４を形成する。第１パッケージ基板１００上にソルダレジストを塗布するか、或いは絶縁性フィルムを付着してビアホール１０４の上部側の入口を防ぐ絶縁膜１０６を形成する。そして、第１パッケージ基板１００上に１つ或いはその以上の第１半導体チップ１１０、１２０を実装し、第１モールド膜１３０を形成して第１パッケージ１０を形成する。他の例として、ビアホール１０４が形成されない第１パッケージ基板１００上に第１半導体チップ１１０、１２０を実装した後、第１モールド膜１３０を形成する。そして、第１パッケージ基板１００の下側（半導体チップ１１０、１２０の搭載面と反対側の面）からレーザーを照射してビアホール１０４を形成する。
【００２９】
図１０を参照すれば、第１パッケージ１０を貫通する第１ホール１３４を形成する。第１ホール１３４はビアホール１０４に連結される。第１ホール１３４は機械的ドリリング又はレーザードリリング５００で形成される。一例として、第１モールド膜１３０の上方からレーザーを照射するトップレーザー（Ｔｏｐ  ｌａｓｅｒ）方式により第１ホール１３４を形成する。トップレーザー方式で第１ホール１３４を形成する場合、ビアホール１０４の位置を確認するための認識マーク（図示せず）を第１パッケージ１０に形成しておく。
他の例として、第１パッケージ基板１００の下方からレーザーを照射するボトムレーザー（Ｂｏｔｔｏｍ  ｌａｓｅｒ）方式により第１ホール１３４を形成する。ボトムレーザー方式により第１ホール１３４を形成する場合、ビアホール１０４が露出されているので、パターン認識が容易になる。選択的に、第１ホール１３４を形成した後に洗浄工程を実行してドリリング工程の時に発生する副産物及び／又は汚染物を除去する。
【００３０】
図１１を参照すれば、第２パッケージ２０が提供される。第２パッケージ２０は第２パッケージ基板２００上に実装され、第２モールド膜２３０によって、モールディングされた第２半導体チップ２１０を含む。第２モールド膜２３０を貫通して接続パッド２０８を露出する第２ホール２３４を形成する。第２ホール２３４は第２モールド膜２３０の上方から照射されるレーザーを利用するレーザードリリング５００で形成される。選択的に、第２ホール２３４を形成した後に洗浄工程を実行してドリリング工程の時に発生する副産物及び／又は汚染物を除去する。
【００３１】
図１２を参照すれば、第２パッケージ２０上に第１パッケージ１０を積層する。一例として、第２半導体チップ２１０と第１パッケージ基板１００とを対面させて第１パッケージ１０を第２パッケージ２０上に積層する。この場合、ビアホール１０４と第２ホール２３４を上下整列する。上下整列は透過型ビジョン（ｖｉｓｉｏｎ）装置、例えばＸ線（Ｘ−ｒａｙ）装置を通じて確認できる。選択的に、第１パッケージ１０と第２パッケージ２０との間に固相フィルム或いは液相接着剤などの接着膜４００がさらに提供される。
【００３２】
図１３を参照すれば、貫通ホール３０４を電気伝導体で満たして第１パッケージ１０と第２パッケージ２０とを電気的に連結する連結部３００を形成する。貫通ホール３０４の各々は上下整列された第１ホール１３４、ビアホール１０４、及び第２ホール２３４を含む。連結部３００は金、銀、ニッケル、銅等のような金属で形成するか、或いはソルダを満たして形成する。一例として、貫通ホール３０４をソルダ粉末或いはソルダペーストで満たし、リフローさせて連結部３００を形成する。連結部３００は貫通ホール３０４を完全に満たすか、或いは一部満たす。例えば、連結部３００は第２ホール２３４から少なくともビアホール１０４まで満たして接続パッド２０８及びビア１０２と直接的に接触する。以上の一連の工程を通じてファンアウト（Ｆａｎ−ｏｕｔ）構造を有するＰＯＰタイプの半導体パッケージ１を形成する。
【００３３】
他の例として、半導体パッケージ１をファンイン構造に形成する。或いは、さらに他の例として図８に示した半導体パッケージ２と同一又は類似の、連結部３００で満たされない貫通ホール３０４の上部を絶縁体、例えばエポキシモールディング樹脂ＥＭＣで満たす。
＜応用例＞
【００３４】
図１４は本発明の実施形態による半導体パッケージを具備するメモリカードを示すブロック図である。図１５は本発明の実施形態による半導体パッケージを応用した情報処理システムを示すブロック図である。
【００３５】
図１４を参照すれば、メモリカード１２００はホスト１２３０とメモリ１２１０との間の諸般のデータ交換を制御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は中央処理装置１２２２の一時記憶メモリとして使用される。ホストインターフェイス１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正する。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般の制御動作を遂行する。メモリ１２１０は本実施形態の半導体パッケージ１、２の中で少なくともいずれか１つを含む。
【００３６】
図１５を参照すれば、情報処理システム１３００は本実施形態の半導体パッケージ１、２のいずれか１つを具備するメモリシステム１３１０を含む。情報処理システム１３００はモバイル機器及びコンピューター等の何れかである。一例として、情報処理システム１３００はシステムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２を含み、図１４のメモリカード１２００と実質的に同様に構成される。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部で入力されたデータが格納される。情報処理システム１３００はさらに、メモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）、及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）を含み得る。
【００３７】
以上の発明の詳細な説明は、そこに開示した実施形態に本発明の範囲を制限する意図を有するものではなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更及び環境に適用できる。従って添付した特許請求の範囲は他の実施形態も含むと理解されなければならない。
【符号の説明】
【００３８】
１０      第１パッケージ
２０      第２パッケージ
１００      第１パッケージ基板
１０２      ビア
１０４      ビアホール
１０６      絶縁膜
１０８      ワイヤボンディングパッド
１１０、１２０      第１半導体チップ
１１２      貫通電極
１２２      ボンディングワイヤ
１３０      第１モールド膜
１３４      第１ホール
２００      第２パッケージ基板
２０８      接続パッド
２１０      第２半導体チップ
２１２      ソルダバンプ
２３０      第２モールド膜
２３４      第２ホール
２４０      ソルダボール
３００      連結部
３００ａ      上端部
３００ｂ      下端部
３０４      貫通ホール
３０４ｒ      貫通ホールの上部
３０６      絶縁体
４００      接着膜
５００      機械的ドリリング又はレーザードリリング
１２００      メモリカード
１２１０      メモリ
１２２０      メモリコントローラ
１２３０      ホスト
１２２１      ＳＲＡＭ
１２２２      中央処理装置（ＣＰＵ）
１２２３      ホストインターフェイス（Ｉ／Ｆ）
１２２４      誤謬修正コード（ＥＣＣ）
１２２５      メモリインターフェイス（Ｉ／Ｆ）
１３００      情報処理システム
１３１０      メモリシステム
１３１１      メモリ
１３１２      メモリコントローラ
１３２０      モデム
１３３０      中央処理装置
１３４０      ＲＡＭ
１３５０      ユーザーインターフェイス
１３６０      システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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