(57)【要約】      （修正有）【課題】入力信号が弱ければアンプ回路部で増幅するアンプモードと、入力信号が強ければアンプ回路をパススルースイッチ回路部で迂回させるスルーパスモードとを切り替え可能で、かつ、この切り替えを短い時間で行える増幅回路を提供する。【解決手段】入力信号の直流成分を抑制するカップリングコンデンサＣＣ１を、アンプモードおよびスルーパスモードの切り替え時に充放電する電流パス回路部５０を設ける。カップリングコンデンサＣＣ１の充放電を終了するタイミングを検出する電圧検出回路６０を設ける。パススルースイッチ回路部１０の状態を切り替える第１の制御信号と、電流パス回路部５０の状態を切り替える第２の制御信号とを生成する制御回路２０を設ける。【選択図】図３Ａ
2013162508.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅するアンプ回路部と、
制御信号に応じて前記アンプ回路部の入力部および出力部を短絡または遮断するパススルースイッチ回路部と、
前記制御信号を生成し、前記増幅を行うアンプモードと、前記短絡を行うスルーパスモードとの切り替えを制御する制御回路部と、
前記アンプ回路部および前記パススルースイッチ回路部の前段に接続されて、前記入力信号の直流成分を抑圧するカップリングコンデンサと、
前記切り替えにおいて前記カップリングコンデンサを充放電する電流パス回路部と
を具備する
増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
前記アンプ回路の出力電圧を検出して前記増幅の動作を検出する電圧検出回路部
をさらに具備し、
前記制御回路部は、
前記制御信号を第１の制御信号として生成する第１の論理回路と、
前記検出の結果に応じて生成する第２の制御信号を生成する第２の論理回路と
を具備し、
前記電流パス回路部は、前記第２の論理回路に応じて前記カップリングコンデンサの前記充放電を開始または停止する
増幅回路。
【請求項３】
請求項２に記載の増幅回路において、
前記アンプ回路部または前記パススルースイッチ回路部からの出力信号の振幅強度に基づいてＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：自動利得制御）信号を生成する受信モジュール
をさらに具備し、
前記第１の論理回路は、前記ＡＧＣ信号に応じて前記第１の制御信号を生成する
増幅回路。
【請求項４】
請求項２または３に記載の増幅回路において、
前記アンプ回路部および前記パススルースイッチ回路部の後段に接続された他のカップリングコンデンサと、
前記切り替えにおいて前記他のカップリングコンデンサを充放電する他の電流パス回路部と
をさらに具備し、
前記他の電流パス回路部は、前記第２の制御信号に応じて前記他のカップリングコンデンサの前記充放電を開始または停止する
増幅回路。
【請求項５】
請求項２〜４のいずれかに記載の増幅回路において、
前記アンプ回路部は、
前記増幅を行うトランジスタと、
前記トランジスタへの給電を制御するスイッチと
を具備し、
前記スイッチは、前記第１の制御信号で制御される
増幅回路。
【請求項６】
請求項２〜４のいずれかに記載の増幅回路において、
前記アンプ回路部は、
前記増幅を行うトランジスタと、
前記トランジスタへの給電を制御するスイッチと
を具備し、
前記制御回路部は、
前記スイッチを制御する第３の制御信号生成する第３の論理回路
をさらに具備する
増幅回路。
【請求項７】
請求項５または６に記載の増幅回路において、
前記スイッチは、前記トランジスタと、電源との間に接続されている
増幅回路。
【請求項８】
請求項５または６に記載の増幅回路において、
前記スイッチは、前記トランジスタと、グランドとの間に接続されている
増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に係り、特に、パススルー機能を有する増幅回路に係る。
【背景技術】
【０００２】
ラジオ、テレビ、携帯電話、無線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ：ローカルエリアネットワーク）装置などの無線通信受信器において、通信環境の変動などによって、受信されるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ：高周波）信号の電界強度が大きく変動する場合がある。受信信号は、通常、増幅器で適宜に増幅されてから後段の回路に伝達されるが、増幅が不要となる程度にその電界強度が大きければ、増幅器を迂回して後段の回路に伝達されても良い。この迂回を実現するように回路の切り替えを行う機能を、パススルー機能と呼ぶ。
【０００３】
上記に関連して、特許文献１（特開２００７−２８２０３６号公報）には、受信装置に係る記載が開示されている。図１Ａは、特許文献１に記載の受信装置の構成を概略的に示す回路図である。図１Ａに示した受信装置の構成要素について説明する。図１Ａに示した受信装置は、アンテナ部１０１と、アンテナアンプ回路部１３０と、受信モジュール１４０と、制御回路部１２０と、パススルースイッチ回路部１１０とを具備している。受信モジュール１４０は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：自動利得制御）回路部１４１と、フロントエンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）１４２とを具備している。
【０００４】
図１Ａに示した受信装置の構成要素の接続関係について説明する。アンテナ部１０１は、アンテナアンプ回路部１３０の入力部と、パススルースイッチ回路部１１０の入力部とに共通接続されている。ＡＧＣ回路部１４１における第１の入力部は、アンテナアンプ回路部１３０の出力部と、パススルースイッチ回路部１１０の出力部とに共通接続されている。ＡＧＣ回路部１４１における出力部は、フロントエンドＩＣ１４２の入力部に接続されている。フロントエンドＩＣ１４２の出力部は、ＡＧＣ回路部１４１における第２の入力部と、制御回路部１２０の入力部とに共通接続されている。制御回路部１２０の出力部は、パススルースイッチ回路部１１０の制御信号入力部に接続されている。
【０００５】
図１Ａに示した受信装置の動作について説明する。アンテナ部１０１は、ＲＦ信号を受信して、受信信号をアンテナアンプ回路部１３０およびパススルースイッチ回路部１１０に向けて伝達する。パススルースイッチ回路部１１０は、制御信号に応じて導通状態および遮断状態が切り替わる。パススルースイッチ回路部１１０が導通状態であれば、受信信号はアンテナアンプ回路部１３０を迂回して、そのままＡＧＣ回路部１４１に向けて伝達される。パススルースイッチ回路部１１０が遮断状態であれば、受信信号はアンテナアンプ回路部１３０によって増幅されてからＡＧＣ回路部１４１に向けて出力される。ＡＧＣ回路部１４１は、パススルースイッチ回路部１１０またはアンテナアンプ回路部１３０から入力した信号を、その利得をＡＧＣ回路部１４１に応じて制御した上で、フロントエンドＩＣ１４２に出力する。フロントエンドＩＣ１４２は、ＡＧＣ回路部１４１から入力した信号に応じてＡＧＣ信号を生成する。ＡＧＣ信号は、ＡＧＣ回路部１４１の利得制御に用いられる一方で、制御回路部１２０にも供給される。制御回路部１２０は、ＡＧＣ信号に応じて、パススルースイッチ回路部１１０の状態を切り替える制御信号を生成出力する。このように、特許文献１に開示された受信装置は、入力したＲＦ信号の電力強度が所定の閾値を上回っている場合はパススルーを行い、その他の場合のみアンテナアンプ回路部１３０による増幅を行うことが出来る。
【０００６】
ここで、従来技術による増幅回路のより詳細な構成について説明する。図１Ｂは、従来技術によるパススルー機能を有する受信装置におけるアンテナアンプ回路部１３０、パススルースイッチ回路部１１０および制御回路部１２０の具体的な構成の一例を示す回路図である。図１Ｂに示した制御回路部１２０は、ＡＧＣ信号入力部Ｖｃｏｎｔと、第１、第２のインバータＩ１２１、Ｉ１２２とを具備している。図１Ｂに示したパススルースイッチ回路部１１０は、Ｎチャネル型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）  Ｎ１１１と、コンデンサＣ１１１と、抵抗Ｒ１１１とを具備している。図１Ｂに示したアンテナアンプ回路部１３０は、バイポーラトランジスタＱ１３１と、Ｎチャネル型ＦＥＴ  Ｎ１３１と、第１〜第３の抵抗Ｒ１３１〜Ｒ１３３とを具備している。図１Ｂに示した受信回路は、入力側カップリングコンデンサＣＣ１０１と、入力部ＩＮと、出力部ＯＵＴと、出力側カップリングコンデンサＣＣ１０２とをさらに具備している。
【０００７】
図１Ｂに示したアンテナアンプ回路部１３０、パススルースイッチ回路部１１０および制御回路部１２０の構成要素の接続関係について説明する。入力部ＩＮは、入力側カップリングコンデンサＣ１０１を介して、アンテナアンプ回路部１３０の前段、すなわちアンテナ部１０１側に接続されている。入力部ＩＮは、さらに、バイポーラトランジスタＱ１３１のベースと、Ｎチャネル型ＦＥＴ  Ｎ１３１のドレインと、第２、第３の抵抗Ｒ１３２、Ｒ１３３のそれぞれにおける一方の端部とに共通接続されている。バイポーラトランジスタＱ１３１のコレクタは、第２の抵抗Ｒ１３２における他方の端部と、第１の抵抗Ｒ１３１における一方の端部と、コンデンサＣ１１１における一方の端部と、出力部ＯＵＴとに共通接続されている。出力部ＯＵＴは、さらに、出力側カップリングコンデンサＣ１０２を介して、アンテナアンプ回路部１３０の後段、すなわちＡＧＣ回路部１４１側に接続されている。バイポーラトランジスタＱ１３１のエミッタは、第３の抵抗Ｒ１３３における他方の端部に接続されて、かつ、接地されている。第１の抵抗Ｒ１３１における他方の端部は、Ｎチャネル型ＦＥＴ  Ｎ１３１のドレインに接続されている。Ｎチャネル型ＦＥＴ  Ｎ１３１のソースは、電圧源ＶＣＣに接続されている。コンデンサＣ１１１における他方の端部は、Ｎチャネル型ＦＥＴ  Ｎ１１１のソースと、抵抗Ｒ１１１における一方の端部とに共通接続されている。抵抗Ｒ１１１における他方の端部は、接地されている。ＡＧＣ信号入力部Ｖｃｏｎｔは、第１のインバータＩ１２１の入力部に接続されている。第１のインバータＩ１２１の出力部は、第２のインバータＩ１２２の入力部と、Ｎチャネル型ＦＥＴ  Ｎ１１１のゲートとに共通接続されている。第２のインバータＩ１２２の出力部は、Ｎチャネル型ＦＥＴ  Ｎ１３１のゲートに接続されている。
【０００８】
図１Ｂに示したアンテナアンプの動作について説明する。入力側カップリングコンデンサＣＣ１０１は、アンテナ部１０１と、アンテナアンプ回路部１３０との間でＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ：直流）電圧成分を遮断するために必ず設けなければならない。同様に、出力側カップリングコンデンサＣＣ１０２は、アンテナアンプ回路部１３０と、受信モジュール１４０との間でＤＣ電圧成分を遮断するために必ず設けなければならない。一般的なＲＦ信号を受信する場合、入力側および出力側のカップリングコンデンサＣＣ１０１、ＣＣ１０２の容量値は、比較的大きな、例えば１〜１０ｎＦなどの値となる。
【０００９】
また、アンテナアンプ回路部１３０の入力部には、図１Ｂに示した従来例ではバイポーラトランジスタＱ１３１のベースが接続されているが、その他、ＦＥＴのゲートが接続される場合もある。いずれにしても、アンテナアンプ回路部１３０の入力部は、雑音指数性能などの観点から、一般的にハイインピーダンスに設計される。
【００１０】
制御回路部１２０は、制御信号を生成出力する。Ｎチャネル型ＦＥＴＮ１１１は、ゲートに入力した制御信号に応じて、ソースおよびドレインを導通または遮断するスイッチとして機能する。すなわち、増幅回路は、制御信号がＬ（Ｌｏｗ：ロー）状態のときスルーパスモードで動作し、制御信号がＨ（Ｈｉｇｈ：ハイ）状態のときにアンプモードで動作する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２８２０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ここで、自己バイアス抵抗Ｒ１３２およびＲ１３３の抵抗値は、一般的に数ｋΩ〜数十ｋΩである。このとき、これらの自己バイアス抵抗Ｒ１３２およびＲ１３３には、数μＡ程度の電流しか流れない。このため、入力側カップリングコンデンサＣＣ１０１の電圧は、十分に充電されるまで、バイポーラ型トランジスタＱ１３１の所望電圧に達することが出来ない。
【００１３】
したがって、アンテナアンプ回路部１３０を動作させるアンプモードと、パススルーを行うスルーパスモードとを相互に切り替える際に、入力側カップリングコンデンサＣＣ１０１を充放電させる電流が非常に小さい。このため、アンテナアンプの内部電圧が安定するまでに無視できない時間が必要となる。その結果、増幅回路の出力が定常状態に達するまでの過渡応答特性が悪く、動作モードの切り替えに高速な応答が出来ない。
【００１４】
図２Ａは、従来技術による増幅回路の、スルーパスモードからアンプモードへの切り替え時における出力信号特性の一例を示すグラフ群である。図２Ａのグラフ群には、第１のグラフ（ａ）と、第２のグラフ（ｂ）とが含まれている。第１のグラフ（ａ）は、ＡＧＣ制御信号の時間変化を表している。第２のグラフ（ｂ）は、従来技術による増幅回路の出力信号の時間変化を表している。このとき入力側には一定レベルの信号を入力し、切り替え時における出力信号レベルの時間変化を表している。第１および第２のグラフ（ａ）、（ｂ）において、横軸は時間経過を表し、縦軸は信号強度を表している。
【００１５】
第１のグラフ（ａ）に示されるように、ＡＧＣ制御信号は、時刻ｔ１においてＬ状態からＨ状態に切り替わる。
【００１６】
この例では、時刻ｔ１にＡＧＣ制御信号がＬ状態からＨ状態に切り替わってから、第２のグラフ（ｂ）に示されるように増幅回路の出力が定常状態に達するまでの期間ｄ１に、数百μ秒程度の時間を要してしまう。
【００１７】
したがって、期間ｄ１のように、増幅回路が定常状態で動作していないタイミングにおいて受信された信号に係るデータに欠損が発生するなど、通信品質が大きく悪化してしまう。
【００１８】
図２Ｂは、従来技術による増幅回路の、アンプモードからスルーパスモードへの切り替え時における出力信号特性の一例を示すグラフ群である。図２Ｂのグラフ群には、第１のグラフ（ａ）と、第２のグラフ（ｂ）とが含まれている。第１のグラフ（ａ）は、ＡＧＣ制御信号の時間変化を表している。第２のグラフ（ｂ）は、従来技術による増幅回路の出力信号の時間変化を表している。第１および第２のグラフ（ａ）、（ｂ）において、横軸は時間経過を表し、縦軸は信号強度を表している。
【００１９】
図２Ｂの第２のグラフ（ｂ）に示したように、アンプモードからスルーパスモードに切り替わる際にも、増幅回路が定常状態で動作しない期間ｄ１が存在する。
【課題を解決するための手段】
【００２０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
本発明による増幅回路は、アンプ回路部（３０）と、パススルースイッチ回路部（１０）と、制御回路部（２０）と、カップリングコンデンサ（ＣＣ１）と、電流パス回路部（５０）とを具備する。ここで、アンプ回路部（３０）は、カップリングコンデンサ（ＣＣ１）の後段に接続されて、入力信号を増幅する。パススルースイッチ回路部（１０）は、制御信号（Ｖｃ１）に応じてアンプ回路部（３０）の入力部および出力部を短絡または遮断する。制御回路部（２０）は、制御信号（Ｖｃ１）を生成し、増幅を行うアンプモードと、短絡を行うスルーパスモードとの切り替えを制御する。カップリングコンデンサ（ＣＣ１）は、アンプ回路部（３０）およびパススルースイッチ回路部（１０）の前段に接続されて、入力信号の直流成分を抑圧する。電流パス回路部（５０）は、切り替えにおいてカップリングコンデンサ（ＣＣ１）を充放電する。
【発明の効果】
【００２２】
本発明による増幅回路では、入力信号の直流成分を抑制するカップリングコンデンサを、アンプモードおよびスルーパスモードの切り替え時に充放電する電流パス回路部を設けることで、切り替えの高速化を実現した。
【図面の簡単な説明】
【００２３】
【図１Ａ】図１Ａは、特許文献１に記載の受信装置の構成を概略的に示す回路図である。
【図１Ｂ】図１Ｂは、従来技術によるパススルー機能を有する受信装置におけるアンテナアンプ回路部１３０、パススルースイッチ回路部１１０および制御回路部１２０の具体的な構成の一例を示す回路図である。
【図２Ａ】図２Ａは、従来技術による増幅回路の、スルーパスモードからアンプモードへの切り替え時における出力信号特性の一例を示すグラフ群である。
【図２Ｂ】図２Ｂは、従来技術による増幅回路の、アンプモードからスルーパスモードへの切り替え時における出力信号特性の一例を示すグラフ群である。
【図３Ａ】図３Ａは、本発明の第１の実施形態による増幅回路の構成を概略的に示す回路図である。
【図３Ｂ】図３Ｂは、図３Ａに示したパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０、電流パス回路部５０および電圧検出回路部６０のより具体的な構成の一例を示す回路図である。
【図４Ａ】図４Ａは、本発明の第１の実施形態による増幅回路の、スルーパスモードからアンプモードへの切り替え時における状態の時間変化の一例を示すグラフ群である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態による増幅回路の、アンプモードからスルーパスモードへの切り替え時における状態の時間変化の一例を示すグラフ群である。
【図５】図５は、本発明の第２の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【図６Ａ】図６Ａは、本発明の第３の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【図６Ｂ】図６Ｂは、本発明の第４の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【図７Ａ】図７Ａは、本発明の第５の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【図７Ｂ】図７Ｂは、本発明の第６の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【図８】図８は、本発明の第７の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【図９Ａ】図９Ａは、本発明の第８の実施形態による増幅回路の全体的な構成を示す回路図である。
【図９Ｂ】図９Ｂは、本発明の第８の実施形態によるパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０、入力側電流パス回路部５０、電圧検出回路部６０および出力側電流パス回路部８０のより具体的な構成の一例を示す回路図である。
【図１０】図１０は、本発明の第９の実施形態による増幅回路の具体的な構成の一例を示す回路図である。
【発明を実施するための形態】
【００２４】
添付図面を参照して、本発明による増幅回路を実施するための形態を以下に説明する。
【００２５】
（第１の実施形態）
図３Ａは、本発明の第１の実施形態による増幅回路の構成を概略的に示す回路図である。図３Ａに示した増幅回路の構成要素について説明する。図３Ａに示した増幅回路は、アンテナ部１と、入力側カップリングコンデンサＣＣ１と、入力部ＩＮと、電流パス回路部５０と、アンテナアンプ回路部３０と、パススルースイッチ回路部１０と、出力部ＯＵＴと、出力側カップリングコンデンサＣＣ２と、受信モジュール４０と、制御回路部２０と、電圧検出回路部６０とを具備している。受信モジュール４０は、ＡＧＣ回路部４１と、フロントエンドＩＣ４２とを具備している。
【００２６】
図３Ａに示した増幅回路の構成要素の接続関係について説明する。アンテナ部１は、入力側カップリングコンデンサＣＣ１における一方の端部に接続されている。入力側カップリングコンデンサＣＣ１における他方の端部は、入力部ＩＮに接続されている。入力部ＩＮは、さらに、電流パス回路部５０と、パススルースイッチ回路部１０における一方の端部とに共通接続されている。電流パス回路部５０は、アンテナアンプ回路部３０の入力部に接続されている。アンテナアンプ回路部３０における第１の出力部と、パススルースイッチ回路部１０における他方の端部とは、出力部ＯＵＴに共通接続されている。アンテナアンプ回路部３０における第２の出力部は、電圧検出回路部６０の入力部に接続されている。出力部ＯＵＴは、さらに、ＡＧＣ回路部４１における第１の入力部に接続されている。ＡＧＣ回路部４１における出力部は、フロントエンドＩＣ４２の入力部に接続されている。フロントエンドＩＣ４２の出力部は、ＡＧＣ回路部４１における第２の入力部と、制御回路部２０における第１の入力部とに共通接続されている。電圧検出回路部６０の出力部は、制御回路部２０における第２の入力部に接続されている。制御回路部２０における第１の出力部は、パススルースイッチ回路部１０の制御信号入力部に接続されている。制御回路部２０における第２の出力部は、電流パス回路部５０の制御信号入力部に接続されている。制御回路部２０における第３の出力部は、アンテナアンプ回路部３０の電源回路部の制御信号入力部に接続されている。
【００２７】
図３Ａに示した増幅回路の動作、すなわち本発明の第１の実施形態による増幅方法について説明する。アンテナ部１は、ＲＦ信号を受信して、受信信号をアンテナアンプ回路部３０およびパススルースイッチ回路部１０に向けて伝達する。パススルースイッチ回路部１０は、制御信号に応じて導通状態および遮断状態が切り替わる。パススルースイッチ回路部１０が導通状態であれば、受信信号はアンテナアンプ回路部３０を迂回して、そのままＡＧＣ回路部４１に向けて伝達される。パススルースイッチ回路部１０が遮断状態であれば、受信信号はアンテナアンプ回路部３０によって増幅されてからＡＧＣ回路部４１に向けて出力される。ＡＧＣ回路部４１は、パススルースイッチ回路部１０またはアンテナアンプ回路部３０から入力した信号を、その利得をＡＧＣ回路部４１に応じて制御した上で、フロントエンドＩＣ４２に出力する。フロントエンドＩＣ４２は、ＡＧＣ回路部４１から入力した信号に応じてＡＧＣ信号を生成する。ＡＧＣ信号は、ＡＧＣ回路部４１の利得制御に用いられる一方で、制御回路部２０にも供給される。制御回路部２０は、ＡＧＣ信号に応じて、パススルースイッチ回路部１０の状態を切り替える制御信号を生成出力する。このように、本実施形態による受信装置は、入力したＲＦ信号の電力強度が所定の閾値を上回っている場合はパススルーを行い、その他の場合のみアンテナアンプ回路部３０による増幅を行うことが出来る。
【００２８】
本実施形態による増幅回路のより詳細な構成について説明する。図３Ｂは、図３Ａに示したパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０、電流パス回路部５０および電圧検出回路部６０のより具体的な構成の一例を示す回路図である。図３Ｂに示したパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０、電流パス回路部５０および電圧検出回路部６０の構成要素について説明する。図３Ｂに示したパススルースイッチ回路部１０は、Ｎチャネル型ＦＥＴ  Ｎ１１と、抵抗Ｒ１１と、コンデンサＣ１１とを具備している。図３Ｂに示した制御回路部２０は、ＡＧＣ信号入力部ＶＣｏｎｔと、インバータＩ２１と、Ｅｘ−ＮＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＮＯＲ：否定排他的論理和）論理回路Ｌ２１とを具備している。図３Ｂに示したアンテナアンプ回路部３０は、第１〜第３の抵抗Ｒ３１〜Ｒ３３と、Ｐチャネル型ＦＥＴ  Ｐ３１と、バイポーラ型トランジスタＱ３１とを具備している。ここで、第２、第３の抵抗Ｒ３２、Ｒ３３は、自己バイアス抵抗として機能する。図３Ｂに示した電流パス回路部５０は、Ｎチャネル型ＦＥＴ  Ｎ５１を具備している。図３Ｂに示した電圧検出回路部６０は、第１、第２の抵抗Ｒ６１、Ｒ６２と、比較回路Ｃｏｍｐとを具備している。
【００２９】
図３Ｂに示したパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０、電流パス回路部５０および電圧検出回路部６０の構成要素の接続関係について説明する。入力部ＩＮは、入力側カップリングコンデンサＣＣ１を介して、アンテナ部１に接続されている。入力部ＩＮは、さらに、Ｎチャネル型ＦＥＴ  Ｎ１１のソースと、Ｎチャネル型ＦＥＴ  Ｎ５１のドレインと、バイポーラ型トランジスタＱ３１のベースと、自己バイアス抵抗Ｒ３２における一方の端部と、自己バイアス抵抗Ｒ３３における一方の端部とに共通接続されている。
【００３０】
電源ＶＣＣは、Ｐチャネル型ＦＥＴ  Ｐ３１のソースと、抵抗Ｒ６１における一方の端部とに共通接続されている。Ｐチャネル型ＦＥＴ  Ｐ３１のドレインは、抵抗Ｒ３１における一方の端部に接続されている。
【００３１】
出力部ＯＵＴは、出力側カップリングコンデンサＣＣ２を介して、受信モジュール４０に接続されている。出力部ＯＵＴは、さらに、抵抗Ｒ３１の他方の端部と、抵抗Ｒ３２の他方の端部と、バイポーラ型トランジスタＱ３１のコレクタと、比較回路Ｃｏｍｐにおける一方の入力部と、コンデンサＣ１１における一方の端部とに共通接続されている。
【００３２】
抵抗Ｒ６１における他方の端部は、比較回路Ｃｏｍｐにおける他方の入力部と、抵抗Ｒ６２における一方の端部とに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ５１のソースと、抵抗Ｒ３３における他方の端部と、バイポーラ型トランジスタＱ３１のエミッタと、抵抗Ｒ６２における他方の端部とは、共通接地されている。
【００３３】
コンデンサＣ１１における他方の端部は、Ｎチャネル型ＦＥＴ  Ｎ１１のドレインと、抵抗Ｒ１１における一方の端部とに共通接続されている。抵抗Ｒ１１における他方の端部は、接地されている。
【００３４】
ＡＧＣ信号入力部ＶＣｏｎｔは、インバータＩ２１の入力部に接続されている。インバータＩ２１の出力部は、Ｎチャネル型ＦＥＴ  Ｎ１１のゲートと、Ｐチャネル型トランジスタＰ３１のゲートと、Ｅｘ−ＮＯＲ論理回路Ｌ２１における一方の入力部とに共通接続されている。比較回路Ｃｏｍｐの出力部は、Ｅｘ−ＮＯＲ論理回路Ｌ２１における他方の入力部に接続されている。Ｅｘ−ＮＯＲ論理回路Ｌ２１の出力部は、Ｎチャネル型ＦＥＴ  Ｎ５１のゲートに接続されている。
【００３５】
図３Ｂに示した増幅回路の各構成要素の動作、すなわち本発明の第１の実施形態による増幅方法の詳細について説明する。まず、入力側カップリングコンデンサＣＣ１は、アンテナ部１と、アンテナアンプ回路部３０との間でＤＣ電圧成分を抑圧ないし遮断する。なお、同様に、出力側カップリングコンデンサＣＣ２は、アンテナアンプ回路部３０と、受信モジュール４０との間でＤＣ電圧成分を抑圧ないし遮断する。
【００３６】
電源ＶＣＣは、電源電圧ＶＣＣを生成出力する。
【００３７】
制御回路部２０の動作について説明する。インバータＩ２１は、ＡＧＣ信号を入力し、その反転信号を生成して第１の制御信号Ｖｃ１として出力する。Ｅｘ−ＮＯＲ論理回路Ｌ２１は、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐとを入力し、それらの排他的論理和の反転信号を生成して第２の制御信号Ｖｃ２として出力する。
【００３８】
【表１Ａ】
2013162508.tif 000003
【００３９】
表１Ａは、本発明の第１の実施形態による増幅回路で用いられるＥｘ−ＮＯＲ論理回路Ｌ２１の真理値表である。Ｅｘ−ＮＯＲ論理回路Ｌ２１は、第１および第２の入力部に供給される第１および第２の信号Ａ、Ｂが一致すれば「１」を、その他の場合は「０」を、出力部ＯＵＴから出力する。より具体的には、本実施形態における第２の制御信号Ｖｃ２は、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐとが一致すればＬ状態になり、その他の場合はＨ状態になるものとする。
【００４０】
パススルースイッチ回路部１０の動作について説明する。Ｎチャネル型ＦＥＴ  Ｎ１１は、ゲートに入力する第１の制御信号に応じて、ソースおよびドレインの間を導通または遮断するスイッチとして機能する。言い換えれば、パススルースイッチ回路部１０は、アンテナアンプ回路部３０の入力部および出力部を短絡または遮断する。
【００４１】
入力側電流パス回路部５０の動作について説明する。Ｎチャネル型ＦＥＴ  Ｎ５１は、ゲートに入力する第２の制御信号に応じて、ソースおよびドレインの間を導通または遮断するスイッチとして機能する。
【００４２】
アンテナアンプ回路部３０の動作について説明する。Ｐチャネル型ＦＥＴ  Ｐ３１は、ゲートに入力する第１の制御信号に応じて、ソースおよびドレインの間を導通または遮断するスイッチとして機能する。Ｐチャネル型ＦＥＴ  Ｐ３１が導通状態になると、バイポーラ型トランジスタＱ３１が増幅動作を行い、入力信号Ｖｉｎが出力信号Ｖｏに増幅される。このとき、入力側電流パス回路部５０のＮチャネル型ＦＥＴ  Ｎ５１も導通状態であれば、抵抗Ｒ３１およびＲ３２を介して電流が流れて、入力側カップリングコンデンサＣＣ１が充電される。
【００４３】
電圧検出回路部６０の動作について説明する。２つの抵抗Ｒ６１およびＲ６２は、電源電圧ＶＣＣを分圧して基準電圧Ｖｒｅｆを生成し、比較回路Ｃｏｍｐにおける一方の入力部に供給する。比較回路Ｃｏｍｐは、一方の入力部から入力する基準電圧Ｖｒｅｆと、他方の入力部から入力する出力信号Ｖｏの中央電圧とを比較し、その結果を比較結果信号Ｖｃｏｍｐとして出力する。本実施形態では、比較結果信号Ｖｃｏｍｐが、出力信号Ｖｏの中央電圧が基準電圧Ｖｒｅｆより低い場合にＬ状態になり、その他の場合にＨ状態になるものとする。
【００４４】
なお、本実施形態では、比較回路Ｃｏｍｐが数百ｋＨｚ程度で動作し、ＲＦ信号には応答出来ないことを想定している。これはすなわち、比較回路Ｃｏｍｐの各入力部にローパスフィルタが設けられているようなものである。その結果、比較回路Ｃｏｍｐの他方の入力部から出力信号を入力しても、その出力信号Ｖｏの中央電圧が比較動作の対象になる。
【００４５】
また、本実施形態では、比較回路Ｃｏｍｐが、出力信号Ｖｏに対して同相で出力するものとする。
【００４６】
入力側電流パス回路部５０の動作について説明する。Ｎチャネル型ＦＥＴ  Ｎ５１は、ゲートに入力する第２の制御信号Ｖｃ２がＬ状態であればＯｆｆ状態になり、ソースおよびドレインの間が遮断される。反対に、第２の制御信号Ｖｃ２がＨ状態であれば、Ｎチャネル型ＦＥＴ  Ｎ５１はＯｎ状態になり、入力側カップリングコンデンサＣＣ１を充放電する。
【００４７】
本実施形態による増幅回路の、スルーパスモードからアンプモードに切り替わる際の動作について説明する。
【００４８】
【表１Ｂ】
2013162508.tif 000004
【００４９】
表１Ｂは、本発明の第１の実施携帯による増幅回路の、スルーパスモードからアンプモードへの切り替え時における状態の変化の一例を示す。図４Ａは、本発明の第１の実施形態による増幅回路の、スルーパスモードからアンプモードへの切り替え時における状態の時間変化の一例を示すグラフ群である。図４Ａに示したグラフ群は、第１〜第６のグラフ（ａ）〜（ｆ）を含んでいる。第１のグラフ（ａ）は、ＡＧＣ信号の時間変化を表すグラフである。第２のグラフ（ｂ）は、第１の制御信号Ｖｃ１の時間変化を表すグラフである。第３のグラフ（ｃ）は、入力信号Ｖｉｎの時間変化を表すグラフである。第４のグラフ（ｄ）は、出力信号Ｖｏの時間変化を表すグラフである。第５のグラフ（ｅ）は、比較結果信号Ｖｃｏｍｐの時間変化を表すグラフである。第６のグラフ（ｆ）は、第２の制御信号Ｖｃ２の時間変化を表すグラフである。第１〜第６のグラフ（ａ）〜（ｆ）において、横軸は時間の経過を表し、縦軸は信号強度を表している。
【００５０】
まず、時刻ｔ１からｔ２にかけて、ＡＧＣ信号が、Ｌ状態からＨ状態に切り替わる。このとき、第１の制御信号Ｖｃ１は、時刻ｔ１からｔ２にかけて、Ｈ状態からＬ状態に切り替わる。その結果、Ｐチャネル型ＦＥＴ  Ｐ３１はＯＮ状態になり、アンテナアンプ回路部３０が給電される。また、Ｎチャネル型ＦＥＴ  Ｎ１１はＯＦＦ状態になり、パススルースイッチ回路部１０が遮断状態になる。
【００５１】
時刻ｔ１から少し遅れて、第２の制御信号Ｖｃ２は、Ｌ状態からＨ状態に切り替わる。これは、Ｅｘ−ＮＯＲ論理回路Ｌ２１における一方の入力部に供給される第１の制御信号がＬ状態からＨ状態に切り替わり、かつ、他方の入力部に供給される比較結果信号ＶｃｏｍｐがＬ状態のままであるからである。
【００５２】
その結果、Ｎチャネル型ＦＥＴ  Ｎ５１はＯＮ状態になり、入力側カップリングコンデンサＣＣ１の充電が始まる。入力側カップリングコンデンサＣＣ１が充電されるに伴い、入力信号Ｖｉｎの中心電圧、すなわちバイポーラ型トランジスタＱ３１のベース電圧が上昇する。
【００５３】
時刻ｔ２にパススルースイッチ回路部１０が遮断されると、それ以降、出力信号Ｖｏの振幅が一旦低下する。しかし、入力側カップリングコンデンサＣＣ１が充電されるに伴い、アンテナアンプ回路部３０が定常状態に近づき、出力信号Ｖｏの振幅および中心電圧が上昇する。
【００５４】
出力信号Ｖｏの中心電圧が基準電圧Ｖｒｅｆに達する時刻ｔ３までは、比較結果信号ＶｃｏｍｐはＬ状態である。時刻ｔ３以降、比較結果信号ＶｃｏｍｐはＨ状態に切り替わる。
【００５５】
時刻ｔ３から少し遅れた時刻ｔ４において、第２の制御信号Ｖｃ２が、Ｈ状態からＬ状態に切り替わる。その結果、Ｎチャネル型ＦＥＴ  Ｎ５１がＯＦＦ状態になり、入力側電流パス回路部５０が入力側カップリングコンデンサＣＣ１の充電を終了する。
【００５６】
その後、定常状態に達したアンテナアンプ回路部３０が入力信号Ｖｉｎを増幅して得られる出力信号Ｖｏが出力部ＯＵＴから受信モジュール４０に向けて供給される。
【００５７】
本実施形態による増幅回路の、アンプモードからスルーパスモードに切り替わる際の動作について説明する。
【００５８】
【表１Ｃ】
2013162508.tif 000005
【００５９】
表１Ｃは、本発明の第１の実施携帯による増幅回路の、アンプモードからスルーパスモードへの切り替え時における状態の変化の一例を示す。図４Ｂは、本発明の第１の実施形態による増幅回路の、アンプモードからスルーパスモードへの切り替え時における状態の時間変化の一例を示すグラフ群である。図４Ｂに示したグラフ群は、第１〜第６のグラフ（ａ）〜（ｆ）を含んでいる。第１のグラフ（ａ）は、ＡＧＣ信号の時間変化を表すグラフである。第２のグラフ（ｂ）は、第１の制御信号Ｖｃ１の時間変化を表すグラフである。第３のグラフ（ｃ）は、入力信号Ｖｉｎの時間変化を表すグラフである。第４のグラフ（ｄ）は、出力信号Ｖｏの時間変化を表すグラフである。第５のグラフ（ｅ）は、比較結果信号Ｖｃｏｍｐの時間変化を表すグラフである。第６のグラフ（ｆ）は、第２の制御信号Ｖｃ２の時間変化を表すグラフである。第１〜第６のグラフ（ａ）〜（ｆ）において、横軸は時間の経過を表し、縦軸は信号強度を表している。
【００６０】
まず、時刻ｔ１からｔ２にかけて、ＡＧＣ信号が、Ｈ状態からＬ状態に切り替わる。このとき、第１の制御信号Ｖｃ１は、時刻ｔ１からｔ２にかけて、Ｌ状態からＨ状態に切り替わる。その結果、Ｐチャネル型ＦＥＴ  Ｐ３１はＯＦＦ状態になり、アンテナアンプ回路部３０への給電が止まる。また、Ｎチャネル型ＦＥＴ  Ｎ１１はＯＮ状態になり、パススルースイッチ回路部１０が導通状態になる。
【００６１】
時刻ｔ１から少し遅れて、第２の制御信号Ｖｃ２は、Ｌ状態からＨ状態に切り替わる。これは、Ｅｘ−ＮＯＲ論理回路Ｌ２１における一方の入力部に供給される第１の制御信号がＨ状態からＬ状態に切り替わり、かつ、他方の入力部に供給される比較結果信号ＶｃｏｍｐがＨ状態のままであるからである。
【００６２】
その結果、Ｎチャネル型ＦＥＴ  Ｎ５１はＯＮ状態になり、入力側カップリングコンデンサＣＣ１の放電が始まる。入力側カップリングコンデンサＣＣ１が放電されるに伴い、入力信号Ｖｉｎの中心電圧、すなわちバイポーラ型トランジスタＱ３１のベース電圧が下降する。
【００６３】
時刻ｔ２にパススルースイッチ回路部１０が導通すると、それ以降、出力信号Ｖｏの振幅が一旦低下する。しかし、入力側カップリングコンデンサＣＣ１が放電されるに伴い、アンテナアンプ回路部３０が定常状態に近づき、出力信号Ｖｏの振幅および中心電圧が下降する。
【００６４】
出力信号Ｖｏの中心電圧が基準電圧Ｖｒｅｆに達する時刻ｔ３までは、比較結果信号ＶｃｏｍｐはＨ状態である。時刻ｔ３以降、比較結果信号ＶｃｏｍｐはＬ状態に切り替わる。
【００６５】
時刻ｔ３から少し遅れた時刻ｔ４において、第２の制御信号Ｖｃ２が、Ｈ状態からＬ状態に切り替わる。その結果、Ｎチャネル型ＦＥＴ  Ｎ５１がＯＦＦ状態になり、入力側電流パス回路部５０が入力側カップリングコンデンサＣＣ１の放電を終了する。
【００６６】
その後、入力信号Ｖｉｎがパススルースイッチ回路部１０を通過して得られる出力信号Ｖｏが出力部ＯＵＴから受信モジュール４０に向けて供給される。
【００６７】
以上のように、本実施形態による増幅回路では、スルーパスモードおよびアンプモードの切り替えを行う際に、アンテナアンプ回路部３０で定常出力信号を得られる電圧状態であるかどうかを検出する。必要な電圧状態が得られていない場合は、入力側電流パス回路部５０を用いて入力側カップリングコンデンサＣＣ１を充放電し、短時間で必要な電圧状態に復帰することが出来る。その結果、動作モードを切り替えてから定常出力信号が得られるまでの立ち上がり時間（図４Ａのｄ１）または立ち下がり時間（図４Ｂのｄ１）を短縮することが可能となり、すなわち動作モードを高速に切り替えることが可能となる。
【００６８】
また、本実施形態による入力側電流パス回路部５０の動作は、動作モードに伴う過渡状態の初期にのみ行われて、定常動作状態が得られ次第止められる。したがって、本実施形態による増幅回路のＲＦ性能は劣化せず、アンプモードおよびスルーパスモードの両方で良好なＲＦ性能が得られる。
【００６９】
（第２の実施形態）
図５は、本発明の第２の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第２の実施形態による増幅回路の全体的な構成は、図３Ａに示した本発明の第１の実施形態の場合と同様であるので、その詳細な説明を省略する。
【００７０】
図５に示した増幅回路の構成について説明する。図５に示した本実施形態による増幅回路は、図３Ｂに示した本発明の第１の実施形態による増幅回路に、以下の変更を加えたものに等しい。すなわち、本発明の第１の実施形態による増幅回路のＥｘ−ＮＯＲ論理回路Ｌ２１を、本実施形態ではＮＯＲ（否定論理和）論理回路Ｌ２２に置き換える。本実施形態による増幅回路のその他の構成は、本発明の第１の実施形態の場合と同様なので、さらなる詳細な説明を省略する。
【００７１】
本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第１の実施形態による増幅回路の動作に、以下の変更を加えたものに等しい。すなわち、本発明の第１の実施形態におけるＥｘ−ＮＯＲ論理回路Ｌ２１の代わりに本実施形態ではＮＯＲ論理回路Ｌ２２を用いる。
【００７２】
【表２Ａ】
2013162508.tif 000006
【００７３】
表２Ａは、本発明の第２の実施形態による増幅回路に用いるＮＯＲ論理回路Ｌ２２の真理値表である。ＮＯＲ論理回路Ｌ２２は、第１および第２の入力部に供給される第１および第２の信号Ａ、Ｂが両方とも「０」である場合に「１」を、その他の場合は「０」を、出力部ＯＵＴから出力する。より具体的には、本実施形態による第２の制御信号Ｖｃ２は、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐとが両方ともＬ状態である場合にＨ状態になり、その他の場合はＬ状態になるものとする。
【００７４】
その結果、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐとが両方ともＨ状態である場合に、第２の制御信号Ｖｃ２がＬ状態となり、入力側電流パス回路部５０が入力側カップリングコンデンサＣＣ１の充放電を行わない。
【００７５】
本実施形態による増幅回路の、スルーパスモードからアンプモードに切り替わる際の動作について説明する。
【００７６】
【表２Ｂ】
2013162508.tif 000007
【００７７】
表２Ｂは、本発明の第２の実施形態による増幅回路の、スルーパスモードからアンプモードへの切り替え時における状態の変化の一例を示す。表２Ｂは、本発明の第１の実施形態の動作説明で用いた表１Ｂと全く同じものである。すなわち、本実施形態による増幅回路の、スルーパスモードからアンプモードに切り替わる際の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００７８】
本実施形態による増幅回路の、アンプモードからスルーパスモードに切り替わる際の動作について説明する。
【００７９】
【表２Ｃ】
2013162508.tif 000008
【００８０】
表２Ｃは、本発明の第２の実施携帯による増幅回路の、アンプモードからスルーパスモードへの切り替え時における状態の変化の一例を示す。表２Ｃは、本発明の第１の実施形態の動作説明で用いた表１Ｃに、以下の変更を加えたものに等しい。すなわち、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐとが両方ともＨ状態であっても、第２の制御信号Ｖｃ２はＬ状態のままである。その結果、入力側電流パス回路部５０のＮチャネル型ＦＥＴ  Ｎ５１におけるソースおよびドレインの間は遮断状態のままである。
【００８１】
このとき、バイポーラ型トランジスタＱ３１は、コレクタがオープン状態となるので、トランジスタ動作からダイオード動作に移り、一般的にはベース電流の１００倍以上の電流が流れる。さらに、抵抗Ｒ３３およびＲ１１を介して電流がグランドに流れる。したがって、入力側カップリングコンデンサＣＣ１は本実施形態でも比較的短時間で放電される。
【００８２】
本発明の第１の実施形態よりは劣るものの、本実施形態でも過渡状態の期間を比較的短く抑えることで優れた応答特性を得ることが出来る。
【００８３】
本実施形態による増幅回路のその他の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００８４】
（第３の実施形態）
図６Ａは、本発明の第３の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第３の実施形態による増幅回路の全体的な構成は、図３Ａに示した本発明の第１の実施形態の場合と同様であるので、その詳細な説明を省略する。
【００８５】
図６Ａに示した増幅回路の構成について説明する。図６Ａに示した本実施形態による増幅回路は、図３Ｂに示した本発明の第１の実施形態による増幅回路に、以下の変更を加えたものに等しい。すなわち、第１の変更点として、本発明の第１の実施形態による増幅回路のＥｘ−ＮＯＲ論理回路Ｌ２１を、本実施形態ではＥｘ−ＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ：排他的論理和）論理回路Ｌ２３に置き換える。また、第２の変更点として、本発明の第１の実施形態による増幅回路の電流パス回路部５０のＮチャネル型ＦＥＴ  Ｎ５１を、本実施形態では第１および第２のＰチャネル型ＦＥＴ  Ｐ５１およびＰ５２に置き換える。
【００８６】
Ｅｘ−ＯＲ論理回路Ｌ２３と、第１および第２のＰチャネル型ＦＥＴ  Ｐ５１およびＰ５２とに係る接続関係について説明する。Ｅｘ−ＯＲ論理回路Ｌ２３における一方の入力部は、インバータＩ２１の出力部に接続されている。Ｅｘ−ＯＲ論理回路Ｌ２３における他方の入力部は、比較回路Ｃｏｍｐの出力部に接続されている。Ｅｘ−ＯＲ論理回路Ｌ２３の出力部は、第１および第２のＰチャネル型ＦＥＴ  Ｐ５１およびＰ５２のそれぞれにおけるゲートに共通接続されている。第１のＰチャネル型ＦＥＴ  Ｐ５１のソースと、第２のＰチャネル型ＦＥＴ  Ｐ５２のドレインとは、入力部ＩＮに共通接続されている。第１のＰチャネル型ＦＥＴ  Ｐ５１のドレインは、接地されている。第２のＰチャネル型ＦＥＴ  Ｐ５２のソースは、電源ＶＣＣに接続されている。
【００８７】
本実施形態による増幅回路のその他の構成は、本発明の第１の実施形態の場合と同様なので、さらなる詳細な説明を省略する。
【００８８】
本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第１の実施形態による増幅回路の動作に、以下の変更を加えたものに等しい。すなわち、本発明の第１の実施形態におけるＥｘ−ＮＯＲ論理回路Ｌ２１の代わりに本実施形態ではＥｘ−ＯＲ論理回路Ｌ２３を用いる。この変更に伴い、第２の制御信号Ｖｃ２の変化に対する電流パス回路部５０の動作を変更する。
【００８９】
【表３Ａ】
2013162508.tif 000009
【００９０】
表３Ａは、本発明の第３の実施形態による増幅回路に用いるＥｘ−ＯＲ論理回路Ｌ２３の真理値表である。Ｅｘ−ＯＲ論理回路Ｌ２３は、第１および第２の入力部に供給される第１および第２の信号Ａ、Ｂが一致する場合に「０」を、その他の場合に「１」を、出力部ＯＵＴから出力する。より具体的には、本実施形態による第２の制御信号Ｖｃ２は、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐとが一致する場合にＬ状態になり、その他の場合はＨ状態になるものとする。
【００９１】
電流パス回路部５０において、２つのＰチャネル型ＦＥＴ  Ｐ５１、Ｐ５２は、両方とも、第２の制御信号Ｖｃ２がＬ状態である場合にソースおよびドレインの間が導通状態になり、第２の制御信号Ｖｃ２がＨ状態である場合にソースおよびドレインの間が遮断状態になる。したがって、本実施形態による電流パス回路部５０の全体的な動作は、本発明の第１の実施形態の場合と同様である。
【００９２】
【表３Ｂ】
2013162508.tif 000010
【００９３】
表３Ｂは、本発明の第３の実施形態による増幅回路の、スルーパスモードからアンプモードへの切り替え時における状態の変化の一例を示す。表３Ｂは、本発明の第１の実施形態の動作説明で用いた表１Ｂに、以下の変更を加えたものに等しい。すなわち、第２の制御信号Ｖｃ２の値が逆転している。なお、電流パスに係るトランジスタの極性は逆転しているものの、電流パスが全体としてＯＮ状態またはＯＦＦ状態になるタイミングについては表１Ｂの場合と同様である。
【００９４】
【表３Ｃ】
2013162508.tif 000011
【００９５】
表３Ｃは、本発明の第３の実施形態による増幅回路の、アンプモードからスルーパスモードへの切り替え時における状態の変化の一例を示す。表３Ｃは、本発明の第１の実施形態の動作説明で用いた表１Ｃに、以下の変更を加えたものに等しい。すなわち、第２の制御信号Ｖｃ２の値が逆転している。なお、電流パスに係るトランジスタの極性は逆転しているものの、電流パスが全体としてＯＮ状態またはＯＦＦ状態になるタイミングについては表１Ｃの場合と同様である。
【００９６】
本実施形態による増幅回路のその他の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００９７】
本実施形態による増幅回路は、内部で使用される第２の制御信号の極性を変更し、これを生成する論理回路と、これによって制御されるＦＥＴの極性とを適宜に変更したことで、本発明の第１の実施形態の場合と同様に動作する。このように、本発明による増幅回路は、以上のような設計上の自由度を有している。
【００９８】
（第４の実施形態）
図６Ｂは、本発明の第４の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第４の実施形態による増幅回路の全体的な構成は、図３Ａに示した本発明の第１の実施形態の場合と同様であるので、その詳細な説明を省略する。
【００９９】
図６Ｂに示した増幅回路の構成について説明する。図６Ｂに示した本実施形態による増幅回路は、図６Ａに示した本発明の第３の実施形態による増幅器に、以下の変更を加えたものに等しい。すなわち、アンテナアンプ回路部３０の前段にＮチャネル型ＦＥＴ  Ｎ１を追加し、出力部ＯＵＴの前段にＮチャネル型ＦＥＴ  Ｎ２を追加し、制御回路部２０に第２のインバータＩ２２を追加し、コンデンサＣ１１を省略する。
【０１００】
２つのＮチャネル型ＦＥＴ  Ｎ１およびＮ２と、第２のインバータＩ２２に係る接続関係について説明する。第２のインバータＩ２２の入力部は、第１のインバータＩ２１の出力部と、Ｅｘ−ＯＲ論理回路Ｌ２３における一方の入力部とに共通接続されている。第２のインバータＩ２２の出力部は、２つのＮチャネル型ＦＥＴ  Ｎ１およびＮ２のそれぞれにおけるゲートに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ１のドレインは、入力部ＩＮと、Ｎチャネル型ＦＥＴ  Ｎ１１のソースと、Ｐチャネル型ＦＥＴ  Ｐ５１のソースと、Ｐチャネル型ＦＥＴ  Ｐ５２のドレインとに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ１のソースは、バイポーラ型トランジスタＱ３１のベースと、抵抗Ｒ３２における一方の端部と、抵抗Ｒ３３における一方の端部とに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ２のドレインは、バイポーラ型トランジスタＱ３１のコレクタと、比較回路Ｃｏｍｐにおける一方の入力部とに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ２のソースは、出力部ＯＵＴと、抵抗Ｒ１１における一方の端部と、Ｎチャネル型ＦＥＴ  Ｎ１１のドレインとに共通接続されている。
【０１０１】
本実施形態による増幅回路のその他の構成は、本発明の第３の実施形態の場合と同様なので、さらなる詳細な説明を省略する。
【０１０２】
本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第３の実施形態による増幅回路の動作に、以下の変更を加えたものに等しい。すなわち、第２のインバータＩ２２が第３の制御信号Ｖｃ３を生成出力する。２つのＮチャネル型ＦＥＴ  Ｎ１、Ｎ２は、アンテナアンプ回路部３０の前段および後段に直列に接続されて、第３の制御信号Ｖｃ３に応じて導通または遮断するスイッチとして機能する。スイッチとして機能する２つのＮチャネル型ＦＥＴ  Ｎ１、Ｎ２は、スルーパスモードで遮断状態となり、アンプモードで導通所帯になるものとする。
【０１０３】
このとき、アンテナアンプ回路部３０と、パススルースイッチ回路部１０とは、スイッチとして機能する２つのＮチャネル型ＦＥＴ  Ｎ１、Ｎ２によって分離されるので、本発明の第３の実施形態で用いたコンデンサＣ１１が不要となっている。
【０１０４】
本実施形態による増幅回路のその他の動作は、本発明の第３の実施形態の場合と同様であるので、更なる詳細な説明を省略する。
【０１０５】
（第５の実施形態）
図７Ａは、本発明の第５の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第５の実施形態による増幅回路の全体的な構成は、図３Ａに示した本発明の第１の実施形態の場合と同様であるので、その詳細な説明を省略する。
【０１０６】
図７Ａに示した増幅回路の構成について説明する。図７Ａに示した本実施形態による増幅回路は、図３Ｂに示した本発明の第１の実施形態による増幅回路に、以下の変更を加えたものに等しい。すなわち、第１の変更点として、アンテナアンプ回路部３０のＰチャネル型ＦＥＴ  Ｐ３１を、Ｎチャネル型ＦＥＴ  Ｎ３１に置き換える。また、第２の変更点として、制御回路部２０に第２のインバータＩ２２を追加する。
【０１０７】
Ｎチャネル型ＦＥＴ  Ｎ３１と、第２のインバータＩ２２に係る接続関係について説明する。第２のインバータＩ２２の入力部は、第１のインバータ２１の出力部と、Ｅｘ−ＮＯＲ論理回路Ｌ２１における第１の入力部と、Ｎチャネル型ＦＥＴ  Ｎ１１のゲートとに共通接続されている。
【０１０８】
本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第１の実施形態による増幅回路の動作に以下の変更を加えたものに等しい。すなわち、第２のインバータＩ２２が第１の制御信号Ｖｃ１を反転して第３の制御信号Ｖｃ３を生成する。アンテナアンプ回路部３０のＮチャネル型ＦＥＴ  Ｎ３１は、ゲートに入力する第３の制御信号Ｖｃ３に応じてソースおよびドレインの間を導通または遮断するスイッチとして機能する。
【０１０９】
このとき、Ｎチャネル型ＦＥＴ  Ｎ３１は、第３の制御信号Ｖｃ３がＬ状態の場合に遮断状態になり、第３の制御信号Ｖｃ３がＨ状態の場合に導通状態になる。したがって、アンテナアンプ回路部３０の全体としての動作は、本発明の第１の実施形態の場合と同様である。
【０１１０】
本実施形態による増幅回路のその他の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１１１】
（第６の実施形態）
図７Ｂは、本発明の第６の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第６の実施形態による増幅回路の全体的な構成は、図３Ａに示した本発明の第１の実施形態の場合と同様であるので、その詳細な説明を省略する。
【０１１２】
図７Ｂに示した増幅回路の構成について説明する。本実施形態による増幅回路は、本発明の第５の実施形態による増幅回路に、以下の変更を加えたものに等しい。すなわち、本発明の第５の実施形態ではバイポーラ型トランジスタＱ３１のコレクタに直列に接続されているＮチャネル型ＦＥＴ  Ｎ３１を、バイポーラ型トランジスタＱ３１のエミッタに直列に接続されるように移動する。
【０１１３】
Ｎチャネル型ＦＥＴ  Ｎ３１に係る接続関係について説明する。Ｎチャネル型ＦＥＴ  Ｎ３１において、ゲートは第２のインバータＩ２２の出力部に接続されており、ドレインはバイポーラ型トランジスタＱ３１のエミッタに接続されており、ソースは接地されている。
【０１１４】
本実施形態による増幅回路のその他の構成は、本発明の第５の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１１５】
本実施形態による増幅回路の動作について説明する。まず、スルーパスモードにおいて、Ｎチャネル型ＦＥＴ  Ｎ３１はＯＦＦ状態になる。したがって、出力信号Ｖｏの電圧は、以下のように求められる。
Ｖｏ＝ＶＣＣ×（Ｒ３２＋Ｒ３３）／（Ｒ３１＋Ｒ３２＋Ｒ３３）
ここで、Ｖｏは出力信号Ｖｏの電圧を示し、ＶＣＣは電源ＶＣＣの電圧を示し、Ｒ３１、Ｒ３２およびＲ３３は、抵抗Ｒ３１、Ｒ３２およびＲ３３のそれぞれにおける抵抗値を示すものとする。
【０１１６】
ここで、各抵抗を、出力信号Ｖｏの電圧が基準電圧Ｖｒｅｆよりも低くなるように設定した場合、アンプ電流がスルーパスモードでもＯＦＦ状態にならないものの、本実施形態による増幅回路のそれ以外の動作は、本発明の第５の実施形態の場合と同様となる。
【０１１７】
さらに、出力信号Ｖｏの電圧が基準電圧Ｖｒｅｆよりも低い場合のアンプモードでは、Ｎチャネル型ＦＥＴ  Ｎ３１がＯＮ状態になり、アンテナアンプ回路部３０の定常動作電圧が得られる。
【０１１８】
反対に、出力信号Ｖｏの電圧が、基準電圧Ｖｒｅｆよりも高い場合には、比較回路Ｃｏｍｐの出力部に図示しないインバータを設けるものとする。この場合でも、スルーパスモードではバイポーラ型トランジスタＱ３１がＯＦＦ状態になる。アンプモードには、出力信号Ｖｏの電圧が基準電圧Ｖｒｅｆ以上に達したときに切り替わるように、各抵抗の値を設定するものとする。なお、さらなる詳細については、同様の構成を用いる第７の実施形態において説明する。
【０１１９】
（第７の実施形態）
図８は、本発明の第７の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第７の実施形態による増幅回路の全体的な構成は、図３Ａに示した本発明の第１の実施形態の場合と同様であるので、その詳細な説明を省略する。
【０１２０】
図８に示した増幅回路の構成について説明する。本実施形態による増幅回路は、図３Ｂに示した本発明の第１の実施形態による増幅回路に以下の変更を加えたものに等しい。すなわち、アンテナアンプ回路部３０から、自己バイアスに係る回路部分を分離する。具体的には、バイアス回路部７０を追加し、電流パス回路部５０に第２のＮチャネル型ＦＥＴ  Ｎ５２を追加し、アンテナアンプ回路部３０からＰチャネル型ＦＥＴ  Ｐ３１と、２つの抵抗Ｒ３２およびＲ３３とを省略する。比較回路Ｃｏｍｐの出力部に、インバータＩ６１を追加する。なお、本実施形態におけるアンテナアンプ回路部３０およびバイアス回路部７０の集合や、他の実施形態におけるアンテナアンプ回路部３０の単体などを、上位概念化してアンプ回路部として呼称しても良い。
【０１２１】
バイアス回路部７０の構成要素について説明する。バイアス回路部７０は、Ｐチャネル型ＦＥＴ  Ｐ７１と、２つの抵抗Ｒ７１およびＲ７２と、バイアス回路Ｂ７１とを具備している。
【０１２２】
バイアス回路部７０と、電流パス回路部５０のＮチャネル型ＦＥＴ  Ｎ５２と、アンテナアンプ回路部３０と、インバータＩ６１とに係る接続関係について説明する。電源ＶＣＣは、抵抗Ｒ３１における一方の端部と、Ｎチャネル型ＦＥＴ  Ｎ５２のドレインと、Ｐチャネル型ＦＥＴ  Ｐ７１のソースとに、共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ５２のゲートは、Ｅｘ−ＮＯＲ論理回路Ｌ２１の出力部に接続されている。Ｎチャネル型ＦＥＴ  Ｎ５２のソースは、Ｎチャネル型ＦＥＴ  Ｎ５１のドレインと、入力部ＩＮと、抵抗Ｒ７１における一方の端部と、抵抗Ｒ７２における一方の端部と、バイポーラ型トランジスタＱ３１のベースとに、共通接続されている。Ｐチャネル型ＦＥＴ  Ｐ７１のゲートは、インバータＩ２１の出力部が接続されている。Ｐチャネル型ＦＥＴのドレインは、バイアス回路Ｂ７１における第１の端部に接続されている。バイアス回路Ｂ７１における第２の端部は、抵抗Ｒ７１における他方の端部に接続されている。バイアス回路Ｂ７１における第３の端部と、抵抗Ｒ７２における他方の端部とは、接地されている。インバータＩ６１の入力部は、比較回路Ｃｏｍｐの出力部に接続されている。インバータＩ６１の出力部は、Ｅｘ−ＮＯＲ論理回路Ｌ２１における他方の端部に接続されている。
【０１２３】
本実施形態による増幅回路のその他の構成は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１２４】
本実施形態による増幅回路の動作について説明する。Ｐチャネル型ＦＥＴ  Ｐ７１は、ゲートに入力する第１の制御信号Ｖｃ１に応じて、ソースおよびドレインの間を導通または遮断するスイッチとして機能する。比較回路Ｃｏｍｐの動作は、出力信号Ｖｏとは逆相であるものとする。インバータＩ６１は、比較回路Ｃｏｍｐが出力する比較結果信号Ｖｃｏｍｐを反転して、Ｅｘ−ＮＯＲ論理回路Ｌ２１における他方の入力部に供給する。Ｅｘ−ＮＯＲ論理回路Ｌ２１は、第１の制御信号Ｖｃ１と、比較結果信号Ｖｃｏｍｐの反転信号との、否定排他的論理和を生成し、第２の制御信号Ｖｃ２として出力する。２つのＮチャネル型ＦＥＴ  Ｎ５１、Ｎ５２は、ゲート入力する第２の制御信号Ｖｃ２に応じて、ソースおよびドレインの間を導通または遮断するスイッチとして機能する。
【０１２５】
本実施形態による増幅回路の、スルーパスモードからアンプモードに切り替わる際の動作について説明する。
【０１２６】
【表４Ａ】
2013162508.tif 000012
【０１２７】
表４Ａは、本発明の第７の実施形態による増幅回路の、スルーパスモードからアンプモードへの切り替え時における状態の変化の一例を示す。まず、ＡＧＣ信号が、Ｌ状態からＨ状態に切り替わる。このとき、第１の制御信号Ｖｃ１は、Ｌ状態になる。その結果、Ｐチャネル型ＦＥＴ  Ｐ７１はＯＮ状態になり、バイアス回路Ｂ７１に電源ＶＣＣが導通され、バイポーラ型トランジスタＱ３１に電流が流れ始める。また、Ｎチャネル型ＦＥＴ  Ｎ１１はＯＦＦ状態になり、パススルースイッチ回路部１０が遮断状態になる。
【０１２８】
次に、出力信号ＶｏがＨ状態からＬ状態に切り替わる。これは、抵抗Ｒ３１の電圧が下降して、出力信号Ｖｏの電圧が下降するからである。なお、本発明の第１の実施形態の場合では、出力信号Ｖｏは接地電圧とアンプ定常電圧との間で変化したが、本実施形態の場合では電源電圧ＶＣＣとアンプ定常電圧との間で変化する。すなわち、スルーパスモードでは、バイポーラ型トランジスタＱ３１がＯＦＦ状態なので、出力信号Ｖｏの電圧は電源電圧ＶＣＣにほぼ等しい。また、アンプモードでは、バイポーラ型トランジスタＱ３１がＯＮ状態になる。そこで、本実施形態では、出力信号Ｖｏの電圧が基準電圧Ｖｒｅｆより低くなったときに、比較回路Ｃｏｍｐが出力する比較結果信号ＶｃｏｍｐがＬ状態からＨ状態に切り替わるように設定する。なお、このとき、アンプ電流はＯＦＦとなるものとする。
【０１２９】
本実施形態による増幅回路の、アンプモードからスルーパスモードに切り替わる際の動作について説明する。
【０１３０】
【表４Ｂ】
2013162508.tif 000013
【０１３１】
表４Ｂは、本発明の第７の実施携帯による増幅回路の、アンプモードからスルーパスモードへの切り替え時における状態の変化の一例を示す。まず、ＡＧＣ信号が、Ｈ状態からＬ状態に切り替わる。このとき、第１の制御信号Ｖｃ１は、Ｈ状態になる。その結果、Ｐチャネル型ＦＥＴ  Ｐ７１はＯＦＦ状態になり、バイアス回路Ｂ７１が電源ＶＣＣから遮断され、バイポーラ型トランジスタＱ３１に電流が流れなくなる。また、Ｎチャネル型ＦＥＴ  Ｎ１１はＯＮ状態になり、パススルースイッチ回路部１０が導通状態になる。
【０１３２】
次に、出力信号ＶｏがＬ状態からＨ状態に切り替わる。これは、バイポーラ型トランジスタＱ３１がＯＦＦ状態になり、抵抗Ｒ３１によって出力信号Ｖｏの電圧が電源電圧ＶＣＣまで上昇するからである。
【０１３３】
次に、出力信号Ｖｏの電圧が基準電圧Ｖｒｅｆよりも高くなると、比較結果信号ＶｃｏｍｐがＨ状態からＬ状態に切り替わる。その結果、第２の制御信号Ｖｃ２がＨ状態からＬ状態に切り替わる。
【０１３４】
本実施形態による増幅回路のその他の動作は、本発明の第１の実施形態による場合と同様であるので、さらなる詳細な説明を省略する。
【０１３５】
（第８の実施形態）
図９Ａは、本発明の第８の実施形態による増幅回路の全体的な構成を示す回路図である。本発明の第８の実施形態による増幅回路は、図３Ａに示した本発明の第１の実施形態による増幅回路に、以下の変更を加えたものに等しい。すなわち、第１の変更点として、出力部ＯＵＴの前段に、出力側電流パス回路部８０を追加する。また、第２の変更点として、入力側電流パス回路部５０を変更する。
【０１３６】
追加された出力側電流パス回路部８０と、変更された入力側電流パス回路部５０については、その詳細を後述する。本実施形態による増幅回路のその他の構成は、本発明の第１の実施形態による増幅回路の場合と同様であるので、さらなる詳細な説明を省略する。
【０１３７】
図９Ａに示した本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第１の実施形態の動作に、以下の変更を加えたものに等しい。すなわち、入力側電流パス回路部５０は、ＦＥＴの数が増えたことで、入力側カップリングコンデンサＣＣ１の充放電がさらに高速化する。また、出力側電流パス回路部８０が、出力側カップリングコンデンサＣＣ２の充放電を高速化する。
【０１３８】
図９Ｂは、本発明の第８の実施形態によるパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０、入力側電流パス回路部５０、電圧検出回路部６０および出力側電流パス回路部８０のより具体的な構成の一例を示す回路図である。図９Ｂに示した本実施形態による入力側電流パス回路部５０および出力側電流パス回路部８０の構成要素について説明する。なお、本実施形態によるパススルースイッチ回路部１０、制御回路部２０、アンテナアンプ回路部３０および電圧検出回路部６０は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１３９】
本実施形態による入力側電流パス回路部５０は、第１のＮチャネル型ＦＥＴ  Ｎ５１と、第２のＮチャネル型ＦＥＴ  Ｎ５２とを具備している。また、本実施形態による出力側電流パス回路部８０は、第１のＮチャネル型ＦＥＴ  Ｎ８１と、第２のＮチャネル型ＦＥＴ  Ｎ８２とを具備している。
【０１４０】
本実施形態による４つのＮチャネル型ＦＥＴ  Ｎ５１、Ｎ５２、Ｎ８１およびＮ８２に係る接続関係について説明する。なお、図９Ｂに示したその他の構成要素の接続関係については、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１４１】
２つのＮチャネル型ＦＥＴ  Ｎ５２およびＮ８２のそれぞれにおけるドレインは、電源ＶＣＣと、Ｐチャネル型ＦＥＴ  Ｐ３１のソースと、抵抗Ｒ６１における一方の端部とに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ５２のソースは、入力部ＩＮと、Ｎチャネル型ＦＥＴ  Ｎ５１のドレインと、Ｎチャネル型ＦＥＴ  Ｎ１１のソースと、バイポーラ型トランジスタＱ３１のベースと、抵抗Ｒ３２における一方の端部と、抵抗Ｒ３３における一方の端部とに共通接続されている。Ｎチャネル型ＦＥＴ  Ｎ８２のソースは、出力部ＯＵＴと、Ｎチャネル型ＦＥＴ  Ｎ８１のドレインと、コンデンサＣ１１における一方の端部と、比較回路Ｃｏｍｐにおける一方の入力部と、バイポーラ型トランジスタＱ３１のコレクタと、抵抗Ｒ３１における他方の端部と、抵抗Ｒ３２における他方の端部とに共通接続されている。２つのＮチャネル型ＦＥＴ  Ｎ５１およびＮ８１のそれぞれにおけるソースは、バイポーラ型トランジスタＱ３１のエミッタと、抵抗Ｒ３３における他方の端部と、抵抗Ｒ６２における他方の端部とともに、共通接地されている。４つのＮチャネル型ＦＥＴ  Ｎ５１、Ｎ５２、Ｎ８１およびＮ８２のそれぞれにおけるゲートは、Ｅｘ−ＮＯＲ論理回路Ｌ２１の出力部に共通接続されている。
【０１４２】
図９Ｂに示した本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第１の実施形態の動作に、以下の変更を加えたものに等しい。すなわち、Ｎチャネル型ＦＥＴ  Ｎ５１と同様に、３つのＮチャネル型ＦＥＴ  Ｎ５２、Ｎ８１およびＮ８２も、ゲートに入力する第２の制御信号Ｖｃ２に応じてソースおよびドレインの間を導通または遮断するスイッチとして機能する。その結果、第２の制御信号Ｖｃ２がＯＮ状態である間、入力側カップリングコンデンサＣＣ１および出力側カップリングコンデンサＣＣ２の充放電が高速化される。
【０１４３】
本実施形態による増幅回路のその他の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１４４】
（第９の実施形態）
図１０は、本発明の第９の実施形態による増幅回路の具体的な構成の一例を示す回路図である。なお、本発明の第９の実施形態による増幅回路の全体的な構成は、図９Ａに示した本発明の第８の実施形態の場合と同様であるので、その詳細な説明を省略する。
【０１４５】
図１０に示した増幅回路の構成について説明する。図１０に示した本実施形態による増幅回路は、図９Ｂに示した本発明の第８の実施形態による増幅回路に、以下の変更を加えたものに等しい。すなわち、第１の変更点として、アンテナアンプ回路部３０におけるＰチャネル型ＦＥＴ  Ｐ３１を、Ｎチャネル型ＦＥＴ  Ｎ３１に置き換える。また、第２の変更点として、制御回路部２０において第２のインバータＩ２２を追加し、さらにＥｘ−ＮＯＲ論理回路Ｌ２１をＥｘ−ＯＲ論理回路Ｌ２３に置き換える。本実施形態による増幅回路のその他の構成は、本発明の第８の実施形態の場合と同様なので、さらなる詳細な説明を省略する。
【０１４６】
Ｎチャネル型ＦＥＴ  Ｎ３１と、第２のインバータＩ２２と、Ｅｘ−ＯＲ論理回路Ｌ２３とに係る接続関係について説明する。なお、本実施形態によるその他の構成要素の接続関係は、本発明の第８の実施形態の場合と同様なので、さらなる詳細な説明を省略する。
【０１４７】
Ｎチャネル型ＦＥＴ  Ｎ３１のドレインは、電源ＶＣＣに接続されている。Ｎチャネル型ＦＥＴ  Ｎ３１のソースは、抵抗Ｒ３１における一方の端部に接続されている。第２のインバータＩ２２の入力部は、第１のインバータＩ２１の出力部と、Ｎチャネル型ＦＥＴ  Ｎ１１のゲートとに共通接続されている。第２のインバータＩ２２の出力部は、Ｎチャネル型ＦＥＴ  Ｎ３１のゲートと、Ｅｘ−ＯＲ論理回路Ｌ２３における一方の入力部とに共通接続されている。Ｅｘ−ＯＲ論理回路Ｌ２３における他方の入力部は、比較回路Ｃｏｍｐの出力部に接続されている。Ｅｘ−ＯＲ論理回路Ｌ２３における出力部は、４つのＮチャネル型ＦＥＴ  Ｎ５１、Ｎ５２、Ｎ８１およびＮ８２のそれぞれにおけるゲートに共通接続されている。
【０１４８】
本実施形態による増幅回路の動作について説明する。本実施形態による増幅回路の動作は、本発明の第８の実施形態の動作に、以下の変更を加えたものに等しい。すなわち、第２のインバータＩ２２は、第１の制御信号Ｖｃ１を反転して第３の制御信号Ｖｃ３を生成し、Ｎチャネル型ＦＥＴ  Ｎ３１のゲートに供給する。Ｎチャネル型ＦＥＴ  Ｎ３１は、ゲートに入力する第３の制御信号Ｖｃ３に応じて、ソースおよびドレインの間を導通または遮断するスイッチとして機能する。
【０１４９】
本実施形態による増幅回路のその他の動作は、本発明の第８の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【０１５０】
以上に説明した本発明の各実施形態は、技術的に矛盾しない範囲において、自由に組み合わせることが可能である。例えば、ＦＥＴの極性と、各種信号のＯＮ状態およびＯＦＦ状態とを、適宜に反転することも可能である。
【符号の説明】
【０１５１】
１  アンテナ部
１０  パススルースイッチ回路部
２０  制御回路部
３０  アンテナアンプ回路部
４０  受信モジュール
４１  ＡＧＣ回路部
４２  フロントエンドＩＣ
５０  （入力側）電流パス回路部
６０  電圧検出回路部
７０  バイアス回路部
８０  （出力側）電流パス回路部
１０１  アンテナ部
１１０  パススルースイッチ回路部
１２０  制御回路部
１３０  アンテナアンプ回路部
１４０  受信モジュール
１４１  ＡＧＣ回路部
１４２  フロントエンドＩＣ
Ｂ７１  バイアス回路
Ｃ１１  コンデンサ
Ｃ１１１  コンデンサ
ＣＣ１  入力側カップリングコンデンサ
ＣＣ２  出力側カップリングコンデンサ
ＣＣ１０１  入力側カップリングコンデンサ
ＣＣ１０２  出力側カップリングコンデンサ
Ｃｏｍｐ  比較回路
Ｉ２１  （第１の）インバータ
Ｉ２２  （第２の）インバータ
Ｉ６１  インバータ
ＩＮ  入力部
Ｌ２１  論理回路（Ｅｘ−ＮＯＲ）
Ｌ２２  論理回路（ＮＯＲ）
Ｌ２３  論理回路（Ｅｘ−ＯＲ）
Ｎ１  入力側Ｎチャネル型ＦＥＴ
Ｎ２  出力側Ｎチャネル型ＦＥＴ
Ｎ１１〜Ｎ１３  Ｎチャネル型ＦＥＴ
Ｎ５１、Ｎ５２  Ｎチャネル型ＦＥＴ
Ｎ１１１  Ｎチャネル型ＦＥＴ
Ｎ１３１  Ｎチャネル型ＦＥＴ
ＯＵＴ  出力部
Ｐ３１  Ｐチャネル型ＦＥＴ
Ｐ５１、Ｐ５２  Ｐチャネル型ＦＥＴ
Ｑ３１  バイポーラ型トランジスタ
Ｑ１３１  バイポーラ型トランジスタ
Ｒ１１  抵抗
Ｒ３１  抵抗
Ｒ３２、Ｒ３３  自己バイアス抵抗
Ｒ６１、Ｒ６２  抵抗
Ｐ７１  Ｐチャネル型ＦＥＴ
Ｒ７１、Ｒ７２  抵抗
Ｒ１１１  抵抗
Ｒ１３１  抵抗
Ｒ１３２、Ｒ１３３  （自己バイアス）抵抗
Ｖｃｏｎｔ  制御信号入力部
【図１Ａ】
2013162508.tif 000014
【図１Ｂ】
2013162508.tif 000015
【図２Ａ】
2013162508.tif 000016
【図２Ｂ】
2013162508.tif 000017
【図３Ａ】
2013162508.tif 000018
【図３Ｂ】
2013162508.tif 000019
【図４Ａ】
2013162508.tif 000020
【図４Ｂ】
2013162508.tif 000021
【図５】
2013162508.tif 000022
【図６Ａ】
2013162508.tif 000023
【図６Ｂ】
2013162508.tif 000024
【図７Ａ】
2013162508.tif 000025
【図７Ｂ】
2013162508.tif 000026
【図８】
2013162508.tif 000027
【図９Ａ】
2013162508.tif 000028
【図９Ｂ】
2013162508.tif 000029
【図１０】
2013162508.tif 000030