【手続補正書】
【提出日】平成28年7月28日(2016.7.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
少なくとも（ｉ）第１の別個のダイ及び第２の別個のダイを含む複数の個々のダイを有し、前記基板に配置されたマルチダイコンポーネントと、
前記マルチダイコンポーネント及び前記基板に連結された半導体ダイと、
前記第１の別個のダイ上に配置された第１の複数のボンドパッドと、
前記第２の別個のダイ上に配置された第２の複数のボンドパッドと、
（ｉ）前記半導体ダイ上で、かつ（ｉｉ）前記半導体ダイの第１のエッジの近くに配置された第３の複数のボンドパッドと、
（ｉ）前記半導体ダイ上で、かつ（ｉｉ）前記半導体ダイの第２のエッジの近くに配置された第４の複数のボンドパッドと、
（ｉ）前記半導体ダイ上で、かつ（ｉｉ）前記半導体ダイの第３のエッジの近くに配置された第５の複数のボンドパッドと
を備え、
前記複数の個々のダイの各々は、複数のダイの製造中、半導体材料のウェハ内で個々のダイとして画定され、
前記マルチダイコンポーネントは、前記半導体材料のウェハを複数のダイに個片化して作成され、前記複数のダイのうちの少なくとも１つは、まだ物理的に互いに接続している前記複数の個々のダイを含む前記マルチダイコンポーネントであり、
前記半導体ダイは、前記マルチダイコンポーネントが前記基板と前記半導体ダイとの間に配置されるように前記マルチダイコンポーネント上に配置され、
前記マルチダイコンポーネント及び前記半導体ダイのうちの少なくとも１つは前記基板に取り付けられ、
前記第１の複数のボンドパッドの１または複数は、前記第３の複数のボンドパッドの対応する１または複数に連結され、
前記半導体ダイの前記第２のエッジは、前記半導体ダイの前記第１のエッジの反対側にあり、前記第２の複数のボンドパッドの１または複数は、前記第４の複数のボンドパッドの対応する１または複数に連結され、
前記半導体ダイの前記第３のエッジは、前記半導体ダイの前記第１のエッジに垂直である、実装装置。
【請求項２】
前記半導体ダイはワイヤボンディングプロセスによって前記基板に連結される
請求項１に記載の実装装置。
【請求項３】
前記マルチダイコンポーネントに取り付けられた再配線層をさらに備える
請求項１または２に記載の実装装置。
【請求項４】
前記半導体ダイは、ワイヤボンディングプロセスにより前記再配線層に連結され、それによって前記マルチダイコンポーネントに連結される
請求項３に記載の実装装置。
【請求項５】
前記マルチダイコンポーネントはエポキシまたは接着剤によって前記基板に付着される
請求項１から４の何れか一項に記載の実装装置。
【請求項６】
前記半導体ダイはエポキシまたは接着剤によって前記マルチダイコンポーネントに付着される
請求項１から５の何れか一項に記載の実装装置。
【請求項７】
前記基板上に配置された第６の複数のボンドパッドをさらに備え、前記第５の複数のモンドパッドの１または複数は、前記第６の複数のボンドパッドの対応する１または複数に連結される、請求項１から６の何れか一項に記載の実装装置。
【請求項８】
前記半導体ダイは、チップ上のシステムとして構成される、請求項１から７の何れか一項に記載の実装装置。
【請求項９】
前記複数の個々のダイは、複数の個々のメモリダイである、請求項１から８の何れか一項に記載の実装装置。
【請求項１０】
前記複数の個々のダイの少なくとも１つは、メモリダイである、請求項１から８の何れか一項に記載の実装装置。
【請求項１１】
基板と、
（ｉ）第１の別個のメモリダイ及び第２の別個のメモリダイを含む複数の個々のメモリダイを有し、前記基板上に配置されたマルチメモリダイと、
前記マルチメモリダイ及び前記基板に連結された半導体ダイと、
前記第１の別個のメモリダイ上に配置された第１の複数のボンドパッドと、
前記第２の別個のメモリダイ上に配置された第２の複数のボンドパッドと、
（ｉ）前記半導体ダイ上で、かつ（ｉｉ）前記半導体ダイの第１のエッジの近くに配置された第３の複数のボンドパッドと、
（ｉ）前記半導体ダイ上で、かつ（ｉｉ）前記半導体ダイの第２のエッジの近くに配置された第４の複数のボンドパッドと
を備え、
前記複数の個々のメモリダイの各々は、複数のメモリダイの製造中、半導体材料のウェハ内で個々のメモリダイとして画定され、
前記マルチメモリダイは、前記半導体材料のウェハを複数のメモリダイに個片化して作成され、前記複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している前記複数の個々のメモリダイを含む前記マルチメモリダイであり、
前記半導体ダイは、前記マルチメモリダイが前記基板と前記半導体ダイとの間に配置されるように前記マルチメモリダイ上に配置され、前記半導体ダイは、チップ上のシステムとして構成され、前記マルチメモリダイ及び前記半導体ダイのうちの少なくとも１つは前記基板に取り付けられ、
前記第１の複数のボンドパッドの１または複数は、前記第３の複数のボンドパッドの対応する１または複数に連結され、
前記半導体ダイの前記第２のエッジは、前記半導体ダイの前記第１のエッジの反対側にあり、前記第２の複数のボンドパッドの１または複数は、前記第４の複数のボンドパッドの対応する１または複数に連結され、
前記第１の複数のボンドパッドは、（ｉ）前記第１の別個のメモリダイ上で、かつ（ｉｉ）前記第１の別個のメモリダイの第１のエッジの近くに配置され、
前記第２の複数のボンドパッドは、（ｉ）前記第２の別個のメモリダイ上で、かつ（ｉｉ）前記第２の別個のメモリダイの第１のエッジの近くに配置され、
前記第１の別個のメモリダイの第２のエッジは、前記第２の別個のメモリダイの第２のエッジにまだ物理的に接続され、
前記第１の別個のメモリダイの前記第１のエッジは、前記第１の別個のメモリダイの前記第２のエッジと反対側で、かつ平行である、実装装置。
【請求項１２】
前記半導体ダイは、前記第１の別個のメモリダイと前記第２の別個のメモリダイとの間の境界上に配置される、請求項１１に記載の実装装置。
【請求項１３】
前記半導体ダイは、ワイヤボンディングプロセスによって前記基板に連結される、請求項１１または１２に記載の実装装置。
【請求項１４】
前記マルチメモリダイに取り付けられた再配線層をさらに備える、請求項１１から１３の何れか一項に記載の実装装置。
【請求項１５】
前記半導体ダイは、ワイヤボンディングプロセスにより前記再配線層に連結され、それによって前記マルチメモリダイに連結される、請求項１４に記載の実装装置。
【請求項１６】
前記マルチメモリダイは、エポキシまたは接着剤によって前記基板に付着される、請求項１１から１５のいずれか一項に記載の実装装置。
【請求項１７】
前記半導体ダイは、エポキシまたは接着剤によって前記マルチメモリダイに付着される、請求項１１から１６のいずれか一項に記載の実装装置。
【請求項１８】
前記半導体ダイは、前記第１の別個のメモリダイと前記第２の別個のメモリダイとの間の境界上に配置される、請求項１１から１７のいずれか一項に記載の実装装置。
【請求項１９】
（ｉ）前記半導体ダイ上で、かつ（ｉｉ）前記半導体ダイの第３のエッジの近くに配置される第５の複数のボンドパッドと、
前記基板上に配置された第６の複数のボンドパッドと
をさらに備え、
前記半導体ダイの前記第３のエッジは、前記半導体ダイの前記第１のエッジに垂直であり、
前記第５の複数のボンドパッドの１または複数は、前記第６の複数のボンドパッドの対応する１または複数に連結される、請求項１１から１８のいずれか一項に記載の実装装置。