(57)【要約】【課題】非可逆回路素子において、逆方向の耐電圧特性を改善するとともに自体の小型化を図ること。【解決手段】永久磁石と、該永久磁石により直流磁界が印加されるフェライト３２と、フェライト３２に互いに電気的に絶縁状態で交差して配置された第１中心電極３５及び第２中心電極３６と、とを備えた非可逆回路素子。第１中心電極３５は、一端が入力ポートＰ１に接続され、他端が出力ポートＰ２に接続され、第２中心電極３６は、一端が出力ポートＰ２に接続され、他端がグランドポートＰ３に接続されている。入力ポートＰ１と出力ポートＰ２との間に第１整合容量素子Ｃ１が接続され、出力ポートＰ２とグランドポートＰ３との間に第２整合容量素子Ｃ２が接続され、入力ポートＰ１と出力ポートＰ２との間に終端抵抗素子Ｒが接続されている。第１整合容量素子Ｃ１はＱ値が２０〜６０である。【選択図】図１
2013162197.tif 000002
【特許請求の範囲】
【請求項１】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量素子が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量素子が電気的に接続され、
前記入力ポートと前記出力ポートとの間に終端抵抗素子が電気的に接続され、
前記第１整合容量素子のＱ値が２０〜６０であること、
を特徴とする非可逆回路素子。
【請求項２】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量素子が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量素子が電気的に接続され、
前記第１整合容量素子のＱ値が５〜２０であること、
を特徴とする非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
この種の非可逆回路素子（アイソレータ）としては、特許文献１，２などに記載のものが知られている。この種のアイソレータは、低挿入損失を達成するために、図９に示す等価回路を備えたものである。即ち、フェライト１３２に第１及び第２中心電極１３５，１３６を互いに絶縁状態で交差して巻回した２ポート型アイソレータであり、入力ポートＰ１と出力ポートＰ２との間に第１整合用コンデンサＣ１が接続され、出力ポートＰ２とグランドポートＰ３との間に第２整合用コンデンサＣ２が接続され、かつ、入力ポートＰ１と出力ポートＰ２との間に第１中心電極１３５と並列に接続された終端抵抗Ｒを備えている。順方向の高周波信号が入力端子ＩＮに入力すると、第２中心電極１３６に大きな電流が流れ、出力端子ＯＵＴへ伝送される。一方、出力端子ＯＵＴに入力した逆方向の高周波信号は終端抵抗Ｒで発熱拡散（オーミック損失）される。
【０００４】
前記終端抵抗Ｒとしてはチップ素子が用いられており、アイソレータの小型化が進むなかで、チップ抵抗も小型化に対応している。しかし、チップ抵抗はサイズが小型化すると許容電力が小さくなり、逆方向から入力される高周波信号の電力によってチップ抵抗自体が発熱に耐えられず、破壊するおそれを有している。つまり、アイソレータとして逆方向の耐電圧性能が低下することになる。それゆえ、チップ抵抗は耐発熱性を考慮して小型化できず、アイソレータ自体の小型化の制約となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３２３５３３号公報
【特許文献２】特開２０１０−３４７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の第１の目的は、終端抵抗の発熱の負担を軽減して、逆方向の耐電圧特性を改善するとともに小型化を図ることのできる非可逆回路素子を提供することにある。
【０００７】
本発明の第２の目的は、終端抵抗を省略して小型化を図ることのできる非可逆回路素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量素子が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量素子が電気的に接続され、
前記入力ポートと前記出力ポートとの間に終端抵抗素子が電気的に接続され、
前記第１整合容量素子のＱ値が２０〜６０であること、
を特徴とする。
【０００９】
第１の形態である非可逆回路素子において、第１整合容量素子のＱ値が２０〜６０と小さいことにより第１整合容量素子で発生する抵抗成分が比較的小さくなり、この抵抗成分は終端抵抗と並列に挿入されることになる。即ち、逆方向の高周波信号による発熱が終端抵抗と第１整合容量素子の抵抗成分とに分散されることになり、終端抵抗の発熱が軽減される。これにて、逆方向の耐電圧特性が改善されるとともに小型のチップ抵抗を用いることが可能になり、非可逆回路素子自体が小型化される。
【００１０】
第２の形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量素子が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量素子が電気的に接続され、
前記第１整合容量素子のＱ値が５〜２０であること、
を特徴とする。
【００１１】
第２の形態である非可逆回路素子において、第１整合容量素子のＱ値が５〜２０と小さいことにより第１整合容量素子で発生する抵抗成分がより小さくなり、この抵抗成分は入出力ポート間に挿入されることになる。即ち、逆方向の高周波信号による発熱は第１整合容量素子の抵抗成分にて担われることになり、終端抵抗を省略することができる。これにて、非可逆回路素子自体が小型化される。
【発明の効果】
【００１２】
本発明によれば、逆方向の耐電圧特性を改善するとともにアイソレータの小型化を図ることができ、また、終端抵抗を省略してアイソレータの小型化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例である非可逆回路素子（２ポート型アイソレータ）の等価回路図である。
【図２】第２実施例である非可逆回路素子（２ポート型アイソレータ）の等価回路図である。
【図３】第１実施例である２ポート型アイソレータの挿入損失特性及びアイソレーション特性を示すグラフである。
【図４】第２実施例である２ポート型アイソレータの挿入損失特性及びアイソレーション特性を示すグラフである。
【図５】第１実施例である２ポート型アイソレータを示す分解斜視図である。
【図６】第１実施例である２ポート型アイソレータを構成するフェライト・磁石素子を示す分解斜視図である。
【図７】中心電極付きフェライトを示す分解斜視図である。
【図８】フェライトを示す斜視図である。
【図９】従来の２ポート型アイソレータの等価回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各図において同じ部材、部分には共通する符号を付し、重複する説明は省略する。
【００１５】
（第１実施例、図１及び図３参照）
第１実施例である２ポート型アイソレータは図１に示す等価回路にて構成されている。即ち、図示しない永久磁石により直流磁界が印加されるフェライト３２と、該フェライト３２に互いに電気的に絶縁状態で交差して配置された第１中心電極３５（インダクタンスＬ１）及び第２中心電極３６（インダクタンスＬ２）とを備えている。第１中心電極３５は、一端が入力ポートＰ１に接続され、他端が出力ポートＰ２に接続されている。第２中心電極３６は、一端が出力ポートＰ２に接続され、他端がグランドポートＰ３に接続されている。入力ポートＰ１と出力ポートＰ２との間に終端抵抗Ｒが第１中心電極３５と並列に接続され、入力ポートＰ１と出力ポートＰ２との間に第１整合用コンデンサＣ１が接続され、出力ポートＰ２とグランドポートＰ３との間に第２整合用コンデンサＣ２が接続されている。
【００１６】
さらに、入力ポートＰ１と入力端子ＩＮとの間に入力インピーダンスを整合させるコンデンサＣｓ１が接続され、出力ポートＰ２と出力端子ＯＵＴとの間に出力インピーダンスを整合させるコンデンサＣｓ２が接続されている。また、入力ポートＰ１には接地されたインピーダンス調整用のコンデンサＣＡが接続されている。
【００１７】
以上の等価回路からなる２ポート型アイソレータにおいては、高周波電流が入力端子ＩＮに入力されると（順方向入力）、第２中心電極３６に大きな電流が流れ、出力端子ＯＵＴへ伝送される。この伝送周波数は第２中心電極３６のインダクタンスＬ２とコンデンサＣ２とで形成される並列共振回路によって決定される。このとき、終端抵抗ＲやコンデンサＣ１にはほとんど高周波電流が流れないため、挿入損失は小さい。一方、高周波電流が出力端子ＯＵＴに入力されると（逆方向入力）、第１中心電極３５のインダクタンスＬ１とコンデンサＣ１とで形成される並列共振回路及び終端抵抗Ｒによって減衰（アイソレーション）される。
【００１８】
ここで、各素子は以下の数値のものが使用されている。
コンデンサＣ１：２２ｐＦ（Ｑ：３０、抵抗成分Ｒ1：７２０Ω）
コンデンサＣ２：５．７ｐＦ
コンデンサＣｓ１：９ｐＦ
コンデンサＣｓ２：１５ｐＦ
終端抵抗Ｒ：７２０Ω
【００１９】
コンデンサＣ１はＱ値が３０と小さく、コンデンサＣ１に存在しかつ終端抵抗Ｒと並列に発生する抵抗成分Ｒ1が７２０Ωとなる。即ち、逆方向の高周波信号による発熱が終端抵抗ＲとコンデンサＣ１の抵抗成分Ｒ1とに分散されることになり、終端抵抗Ｒの発熱が軽減される。これにて、逆方向の耐電圧特性が改善されるとともに終端抵抗Ｒとして小型のチップ抵抗を用いることが可能になり、アイソレータ自体も小型化される。
【００２０】
本第１実施例における挿入損失特性及びアイソレーション特性を図３に示す。図３において、挿入損失特性は曲線Ａに示すとおりであり、数値は左側の縦軸に示す。アイソレーション特性は曲線Ｂに示すとおりであり、数値は右側の縦軸に示す。
【００２１】
本第１実施例において、コンデンサＣ１のＱ値としては、２０〜６０が使用可能である。コンデンサＣ１の等価並列抵抗成分Ｒ1と終端抵抗Ｒとの合成抵抗値においてアイソレーションが最大になるように抵抗値Ｒ1，Ｒを選択する。両者の発熱の比率（電力消費の利率）は、等価並列抵抗値Ｒ1と終端抵抗値Ｒに反比例した値となる。本第１実施例ではアイソレーションが最大になる合成抵抗値は１００〜５００Ωで設計される。Ｑ値と容量値の関係は、Ｑ＝ωＣＲで示されるように、容量値や使用する周波数帯により値が異なるが、コンデンサＣ１のＱ値を約２０〜６０の範囲に設定することで等価並列抵抗成分Ｒ1を２００〜３０００Ω程度に設定でき、終端抵抗値Ｒと比較し得る程度の値となる。これにて、逆方向の高周波信号に対するコンデンサＣ１の電力消費割合を一定以上（１０％以上）負担させることができる。
【００２２】
コンデンサＣ１のＱ値が６０より大きくなると、コンデンサＣ１における電力消費割合が小さく、アイソレータとしての逆方向の耐電圧特性の向上はほとんど期待できない。一方、コンデンサＣ１のＱ値が２０より小さくなると、電力消費割合のほとんどがコンデンサＣ１に偏ることになり、この場合にも耐電圧特性の向上は期待できない。
【００２３】
比較のため、図９に示す従来の２ポート型アイソレータの各素子の数値を示す。
コンデンサＣ１：２２ｐＦ（Ｑ：１１０、抵抗成分Ｒ1：１０００Ω）
コンデンサＣ２：５．７ｐＦ
コンデンサＣｓ１：９ｐＦ
コンデンサＣｓ２：１５ｐＦ
終端抵抗Ｒ：３６０Ω
【００２４】
以上の数値からなる従来の２ポート型アイソレータの入力損失特性及びアイソレーション特性は、図３に示す本第１実施例とほぼ同じである。即ち、本第１実施例は、従来と同等の入力損失特性及びアイソレーション特性を備え、かつ、逆方向の耐電圧特性が改善されるとともに終端抵抗Ｒとして小型のチップ抵抗を用いることが可能になり、アイソレータ自体が小型化される。
【００２５】
（第２実施例、図２及び図４参照）
第２実施例である２ポート型アイソレータは図２に示す等価回路にて構成されており、前記第１実施例（図１参照）と比較すると、終端抵抗Ｒが省略されており、終端抵抗Ｒと等価な抵抗としてコンデンサＣ１の等価並列抵抗成分Ｒ1を用いている。コンデンサＣ１としてはＱ値が５〜２０のものが用いられている。
【００２６】
各素子の具体的な数値は、次のとおりである。
コンデンサＣ１：２２ｐＦ（Ｑ：１７、抵抗成分Ｒ1：３６０Ω）
コンデンサＣ２：５．７ｐＦ
コンデンサＣｓ１：９ｐＦ
コンデンサＣｓ２：１５ｐＦ
終端抵抗Ｒ：省略
【００２７】
本第２実施例において、コンデンサＣ１はＱ値が１７と小さく、コンデンサＣ１に発生する抵抗成分Ｒ1は３６０Ωであり、従来例である図９に示した終端抵抗Ｒの抵抗値にほぼ等しい。これにて、逆方向の高周波信号による発熱がコンデンサＣ１の抵抗成分Ｒ1によって行われる。終端抵抗Ｒが省略されるのでアイソレータ自体が小型化される。
【００２８】
本第２実施例における挿入損失特性及びアイソレーション特性を図４に示す。図４において、挿入損失特性は曲線Ａに示すとおりであり、数値は左側の縦軸に示す。アイソレーション特性は曲線Ｂに示すとおりであり、数値は右側の縦軸に示す。
【００２９】
終端抵抗Ｒを省略した本第２実施例において、コンデンサＣ１のＱ値としては、５〜２０が使用可能である。コンデンサＣ１のＱ値が５より小さくなると、あるいは、２０より大きくなると、前記第１実施例に示されている終端抵抗Ｒに代わるコンデンサＣ１の等価並列抵抗成分Ｒ1が適切な範囲から外れてしまい、必要なアイソレーション特性（逆方向の入力信号の減衰）が得られなくなる。
【００３０】
（第１実施例での具体的構成、図５〜図８参照）
次に、図１に等価回路で示した２ポート型アイソレータの具体的な構成について説明する。この２ポート型アイソレータは、集中定数型アイソレータとして構成され、図５に示すように、概略、回路基板２０と、フェライト３２及び永久磁石４１からなるフェライト・磁石素子３０と、各チップ素子Ｃ１，Ｃ２，Ｃｓ１，Ｃｓ２，ＣＡ，Ｒで構成されている。フェライト３２には、図７に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。
【００３１】
また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着され（図６参照）、フェライト・磁石素子３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。
【００３２】
第１中心電極３５は導体膜にて形成されている。即ち、図７に示すように、第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面に形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。
【００３３】
第２中心電極３６は、導体膜にて形成されており、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面に形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００３４】
即ち、第２中心電極３６はフェライト３２に螺旋状に４ターン巻回されていることになる。ここで、ターン数とは、中心電極３６が第１又は第２主面３２ａ，３２ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。そして、中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
【００３５】
また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面に形成された凹部３７（図８参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。また、上下面には各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。
【００３６】
フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。
【００３７】
なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＣｕ、Ａｇ、Ｐｄ又はＰｄ／Ａｇを用いることになる。
【００３８】
永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。
【００３９】
回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板である。前記フェライト・磁石素子３０は、回路基板２０上に載置され、フェライト３２の下面の接続用電極３５ｂ，３５ｃ，３６ｐが、図５に示すように、回路基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。
【００４０】
コンデンサＣ１は、端子電極２６ａ，２６ｂ間にはんだ付けされ、コンデンサＣ２は端子電極２６ｃ、２６ｄ間にはんだ付けされ、コンデンサＣｓ１は端子電極２６ｅ，２６ｆ間にはんだ付けされ、コンデンサＣｓ２は端子電極２６ｇ，２６ｈ間にはんだ付けされ、コンデンサＣＡは端子電極２６ｉ，２６ｊ間にはんだ付けされ、終端抵抗Ｒは端子電極２６ｋ，２６ｌ間にはんだ付けされる。そして、第１及び第２中心電極３５，３６や各素子は回路基板２０の内部で図１に示した等価回路を形成するように電気的に接続され、かつ、回路基板２０の裏面に設けた入力端子ＩＮ、出力端子ＯＵＴ及びグランド端子ＧＮＤに接続されている。
【００４１】
（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００４２】
例えば、永久磁石のＮ極とＳ極を反転させれば、入力ポートと出力ポートが入れ替わる。また、第１中心電極及び第２中心電極の構成や形状、ターン数などは任意である。コンデンサとしてはチップタイプ以外に単板タイプでもよく、あるいは、回路基板の内部に形成されたものであってもよい。
【産業上の利用可能性】
【００４３】
以上のように、本発明は、非可逆回路素子に有用であり、特に、逆方向の耐電圧特性を改善するとともにアイソレータの小型化を図ることができる点で優れている。
【符号の説明】
【００４４】
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｒ…終端抵抗
Ｃ１，Ｃ２…整合用コンデンサ
Ｒ1…等価並列抵抗
【図１】
2013162197.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2013162197.tif 000007
【図６】
2013162197.tif 000008
【図７】
2013162197.tif 000009
【図８】
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【図９】
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