【誤訳訂正書】
【提出日】平成27年11月19日(2015.11.19)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
高速シリアル通信を有するフラッシュ・ベースのメモリ・システムであって：
複数の入出力モジュールであり、それぞれの入出力モジュールは１つ以上の外部通信リンクを通じて、外部デバイスと通信するように構成されている複数の入出力モジュール；
複数のフラッシュ・ベースのメモリ・カードであって、それぞれのフラッシュ・ベースのメモリ・カードは複数のフラッシュ・メモリ素子を含み、それぞれのフラッシュ・メモリ素子は、ブロックに分割された物理メモリ・スペースを有し、それぞれのブロックは更にページに分割されており、それぞれのページは、その上でメモリ操作が遂行される、個別にアドレス可能なメモリロケーションを表し、多数のそのようなメモリロケーションは、１ブロックのグルーピング内で、同時に消去可能である、それぞれの複数のフラッシュ・ベースのメモリ・カード；並びに
複数のクロスバー・スイッチング素子であって、それぞれのクロスバー・スイッチング素子は、フラッシュ・ベースのメモリ・カードのそれぞれの１つと接続され、及び前記入出力モジュールのそれぞれの１つが、フラッシュ・ベースのメモリ・カードのそれぞれの１つと通信することが可能なように構成されている、複数のクロスバー・スイッチング素子とを含み、
それぞれの入出力モジュールは、それぞれのクロスバー・スイッチング素子と、高速シリアル通信リンクにより接続され、それぞれの高速シリアル通信リンクは、それぞれの入出力モジュールが、それぞれのクロスバー・スイッチング素子への、及びクロスバー・スイッチング素子からのコマンド、命令、及び／又はデータを表すビットを送受信することを可能にし、並びにそれぞれのクロスバー・スイッチング素子は、フラッシュ・ベースのメモリ・カードのそれぞれの１つに、複数の並列通信リンクにより接続され、それぞれの並列通信リンクは、１つのクロスバー・スイッチング素子を、フラッシュ・ベースのメモリ・カードのそれぞれの１つのフラッシュ・メモリ素子の１つと接続している、フラッシュ・ベースのメモリ・システム。
【請求項２】
入出力モジュールから送信されるコマンド、命令、及び／又はデータを表す前記ビットが、読み出し−修正−書き込みを含むＤＭＡ要求を含む直接メモリ・アクセス（ＤＭＡ）要求の一部である、請求項１に記載のフラッシュ・ベースのメモリ・システム。
【請求項３】
前記入出力モジュールが、以下のプロトコル：ファイバー・チャンネル（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ）、インフィニバンド（ＩｎｆｉｎｉＢａｎｄ）、イーサーネット（Ｅｔｈｅｒｎｅｔ）、及び前面パネル・データ・ポート（Ｆｒｏｎｔ  Ｐａｎｅｌ  Ｄａｔａ  Ｐｏｒｔ）のうちの１つを含む高速通信プロトコルを用いる１つ以上の外部通信リンクを通じて、外部デバイスと通信するために構成されている請求項１に記載のフラッシュ・ベースのメモリ・システム。
【請求項４】
それぞれの前記入出力モジュールが、高速通信プロトコルを用いる１つ以上の外部通信リンクを通じて、前記入出力モジュールが外部デバイスと通信可能とするために構成された高速インターフェースを含む、請求項３に記載のフラッシュ・ベースのメモリ・システム。
【請求項５】
それぞれの前記入出力モジュールが、更に複数のマルチ・ギガビット・トランシーバーを有する高速制御装置を含み、１つの前記マルチ・ギガビット・トランシーバーは前記入出力モジュールに接続されたそれぞれの高速シリアル通信リンクのためであり、それぞれの前記入出力モジュールは、前記マルチ・ギガビット・トランシーバーを用いて、それぞれの前記クロスバー・スイッチング素子との間のコマンド、命令及び／又はデータを表すビットを送受信するために構成される、請求項４に記載のフラッシュ・ベースのメモリ・システム。
【請求項６】
それぞれの前記入出力モジュールが、更にＣＰＵ及び共有スイッチング素子を含み、この共有スイッチング素子は、ＣＰＵ、１つ以上の外部通信リンクを介する外部デバイス、及び前記マルチ・ギガビット・トランシーバーの間の通信を規制するために構成されている、請求項５に記載のフラッシュ・ベースのメモリ・システム。
【請求項７】
それぞれの前記クロスバー・スイッチング素子が、複数のマルチ・ギガビット・トランシーバーを有する高速制御装置を含み、それぞれの高速シリアル通信リンクのための１つの前記マルチ・ギガビット・トランシーバーは前記クロスバー・スイッチング素子に接続され、それぞれの前記クロスバー・スイッチング素子は、前記マルチ・ギガビット・トランシーバーを用いて、それぞれの前記入出力モジュールとの間のコマンド、命令及び／又はデータを表すビットを送受信するために構成される、請求項１に記載のフラッシュ・ベースのメモリ・システム。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００３７
【訂正方法】変更
【訂正の内容】
【００３７】
図２を参照すると、例示的な入出力モジュール２００が図示されている。この例では、入出力モジュール２００は、２つの別個のファイバー・チャンネル（ＦＣ）ポート（２０１及び２０３）を有するインターフェースを提供し、それぞれが、特定の入出力モジュール２００がファイバー・チャンネル・ホスト・バス・アダプター（図示されていない）と接続することを可能にし、それによって、外部ホストがＳＣＳＩ装置としてのシステム１００にアクセスすることを可能にする。それぞれのポート（２０１又は２０３）は、単独のトランスミット・リンク及び単独のレシーブ・リンクを含み、それぞれのリンクは２．１２５ギガビット／秒（Ｇｂ／ｓｅｃ）、又は４．２５Ｇｂ／ｓｅｃのいずれかで作動する。それぞれのポートは、ポイントツーポイント及び競合制御型ループ・ファイバー・チャンネル・プロトコルをサポートできる。この物理インターフェース、及び前記ＳＣＳＩ、及びファイバー・チャンネル（ＦＣ）プロトコルは、例示的であって、他の物理インターフェース及びプロトコルを用い得ることが理解されるであろう。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００４０
【訂正方法】変更
【訂正の内容】
【００４０】
見られるように、前記制御装置２０４は４つの高速シリアル・システム通信チャンネル２１０、２１２、２１４及び２１６を提供する。前記プロセッサ２０６及び制御装置２０４は、前記外部ファイバー・チャンネル・ポート（２０１及び２０３）及び前記４つのシリアル・システム通信チャンネル２１０、２１２、２１４及び２１６の間でのプロトコル変換機能をともに遂行する。図示された例においては、シリアル・システム通信チャンネルのそれぞれは、トランスミット（ＴＸ）サブチャンネル及びレシーブ（ＲＸ）サブチャンネルの両方を含む全二重物理層を含む。それぞれのサブチャンネルは、ともに結合されて、１０Ｇｂ／ｓデータのデータ移転速度の能力がある単独のサブチャンネルを形成する、２つの個別の５Ｇｂ／ｓシリアル通信リンクを更に含む。この例では、データは、シリアル・システム通信チャンネルを通じて伝送される前に、８Ｂ／１０Ｂで符号化され、８Ｇｂ／ｓｅｃ（又は毎秒あたり１Ｇバイト（ＧＢ／ｓｅｃ））のデータ転送速度をもたらす。代替的な符号化のスキーム（例えば、６４Ｂ／６６Ｂ符号化）も用い得るであろう。図２の例では、それぞれのシリアル通信チャンネルは、Ｘｉｌｉｎｘ  Ｖｉｒｔｅｘ−４ＦＰＧＡ装置内で利用可能なマルチ・ギガビット・トランシーバー（ＭＧＴ）モジュールを用いて実行されるが、他の同様な実行方法が、本開示の教示を逸脱することなく使用できることが理解されるであろう。ＦＰＧＡ装置のＸｉｌｉｎｘ  Ｖｉｒｔｅｘ−４ファミリーにより可能になるような通信リンクを結合するために利用可能な手順を、前記通信チャンネルを形成するために用いることができる。代替的に、他のシリアル化／脱シリアル化（ＳｅｒＤｅｓ）プロトコルに関連付けられた結合スキームも用い得る。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００７０
【訂正方法】変更
【訂正の内容】
【００７０】
図５を参照するが、このフラッシュ・メモリ・カード５００は、システム制御装置をクロスバー・モジュール（図５には図示されていない）の１つと連結させている、並列バス５０４を通じて情報を受け取るシステム制御装置５０２を含む。上述したように、並列バス５０４は、１６ビット長のデータ・バス及び５ビット長の制御バスを含む。クロスバー・モジュールから提供されるＤＭＡ要求は、システム制御装置５０２により受け取られて、及び処理される。システム制御装置５０２は、メモリ・カード及びクロスバー・モジュールの間の通信プロトコルを取り扱い、及びバス・エラー管理のためのエラー修正などの機能を実行できる。加えて、システム制御装置５０２は、メモリ・カード上のどの特定のメモリ素子が、ＴＡＲＧＥＴ  ＡＤＤＲＥＳＳと関連付けられているかを決定するために、受け取られたＴＡＲＧＥＴ  ＡＤＤＲＥＳＳアドレスを部分的に処理することもできる。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】０１２４
【訂正方法】変更
【訂正の内容】
【０１２４】
メモリ制御装置８０２の操作に関する追加的な詳細は、図１７に見出すことができる。図１７は、２つの基本メモリ周期（ここでは第二の基本メモリ周期は未完成として示されている）を通じた前記制御装置８０２の操作を図示している。一般にそれぞれのメモリ周期は３２個の２８８ビットのワードのＤＤＲメモリへの（又は、ＤＤＲメモリからの）移転を含む。この特定の実施例では、この移転は、１６の実際のクロック周期を通じて起きる。３３３ＭＨｚでは、これは、それぞれのメモリ・カードに対して、４８ｎｓごとに１Ｋバイトのデータ、又は２０．８３Ｇバイト／秒（データ単独）の移転速度を提供する。図７に反映されているシステムが、多数のメモリ・カードを持つことができることを考慮すると、システムの合計の帯域幅は２０．８３Ｇバイト／秒よりも顕著に高くなることができ、及び５個以上のメモリ・カードが用いられる場合には、１００Ｇバイト／秒を超えることができる。