(57)【要約】【課題】微細化および大容量化に対して有利な半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体ボディ１０の表面上に設けられる第１ゲート絶縁膜１１と、前記第１ゲート絶縁膜上に設けられる第１ゲート１２と、前記第１ゲートと交差するように前記半導体ボディの裏面上に設けられる第２ゲート１４と、前記第１ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備える。前記第１、第２ゲートの間に発生する反転層および空乏層により、前記第１ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第１ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第１メモリセルＭＣ０を具備する。【選択図】図３Ｃ
2013131636.tif 000002
【特許請求の範囲】
【請求項１】
半導体ボディの表面上に設けられる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられる第１ゲートと、
前記第１ゲートと交差するように前記半導体ボディの裏面上に設けられる第２ゲートと、
前記第１ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備え、
前記第１、第２ゲートの間に発生する反転層および空乏層により、前記第１ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第１ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第１メモリセルを具備する
半導体記憶装置。
【請求項２】
前記第１ゲート絶縁膜中に捕獲される電子の有無による前記第１メモリセルの前記第１ゲートの閾値電圧の変化により、前記第１メモリセルの書き込み状態を判断してデータを読み出すことにより、前記第１メモリセルを選択する
請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体ボディの裏面上と前記第２ゲートとの間に設けられる第２ゲート絶縁膜を更に備え、
前記第１、第２ゲートの間に発生する反転層および空乏層により、前記第２ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第２ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第２メモリセルを更に具備する
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１、第２メモリセルを囲むように、前記半導体ボディ中に配置される第１導電型の第１半導体層を更に備え、
前記第１半導体層に所定の電位を与えることで、前記第１半導体層に囲まれる部分を電気的に独立化させる
請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記半導体ボディは、第１導電型のシリコンを含み、
前記第１、第２ゲート絶縁膜は、シリコン酸化膜またはシリコン窒化膜を含み、
前記第１、第２ゲートは、第２導電型のシリコンまたはポリシリコンを含む
請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、１ビットあたりのセル面積を小さくした微細化による大容量化により、ビット単価を低減させてきた。
【０００３】
しかしながら、近年では、微細化の物理的限界が議論されている。また、さらなる微細化に伴って製造装置の価格が高額になり、ビット単価を下げることが困難になってきている。このことはＮＡＮＤ型フラッシュメモリの微細化によるコストダウンを阻害する要因となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５３３９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
微細化および大容量化に対して有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る半導体記憶装置は、半導体ボディの表面上に設けられる第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられる第１ゲートと、前記第１ゲートと交差するように前記半導体ボディの裏面上に設けられる第２ゲートと、前記第１ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備え、前記第１、第２ゲートの間に発生する反転層および空乏層により、前記第１ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第１ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第１メモリセルを具備する。
【図面の簡単な説明】
【０００７】
【図１Ａ】参考例に係る半導体装置（ＪＦＥＴ）を示す断面図。
【図１Ｂ】参考例に係る半導体装置の選択状態を示す断面図。
【図１Ｃ】参考例に係る半導体装置の非選択状態を示す断面図。
【図２Ａ】参考例に係る半導体装置（プレーナ型ＪＦＥＴ）を示す断面図。
【図２Ｂ】参考例に係る半導体装置の選択状態を示す断面図。
【図２Ｃ】参考例に係る半導体装置の非選択状態を示す断面図。
【図２Ｄ】参考例に係る半導体記憶装置（ＪＦＥＴ＋ＭＯＳ）を示す断面図。
【図２Ｅ】参考例に係る半導体記憶装置の選択状態を示す断面図。
【図２Ｆ】参考例に係る半導体記憶装置のデータ書き込み動作を示す断面図。
【図２Ｇ】参考例に係る半導体記憶装置のデータ読み出し動作を示す断面図。
【図２Ｈ】参考例に係る半導体記憶装置のデータ消去動作を示す断面図。
【図３Ａ】第１の実施形態に係る半導体記憶装置（ＭＣ）を示す斜視図。
【図３Ｂ】第１の実施形態に係る半導体記憶装置を示す等価回路図。
【図３Ｃ】第１の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す等価回路図。
【図３Ｄ】第１の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す等価回路図。
【図３Ｅ−１】第１の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す斜視図。
【図３Ｅ−２】図３Ｅ−１中の半導体記憶装置の選択状態／非選択状態を示す等価回路図。
【図３Ｆ−１】３Ｄ構造の第１の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す斜視図。
【図３Ｆ−２】図３Ｆ−１中の半導体記憶装置の選択状態／非選択状態を示す等価回路図。
【図３Ｇ】３Ｄ構造の第１の実施形態に係る半導体記憶装置を示す等価回路図。
【図３Ｈ】図３Ｇの半導体記憶装置を示す斜視図。
【図３Ｉ−１】マルチビットの例に係る半導体記憶装置を示す斜視図。
【図３Ｉ−２】マルチビットの例に係る半導体記憶装置を示す斜視図。
【図４Ａ】第２の実施形態に係るＮＡＮＤ型フラッシュメモリのＢＬＯＣＫを示す等価回路図。
【図４Ｂ】第２の実施形態に係る半導体記憶装置のＢＬＯＣＫを示す等価回路図。
【図４Ｃ】第２の実施形態に係る半導体記憶装置のＢＬＯＣＫを示す等価回路図。
【図５Ａ】第２の実施形態に係る半導体記憶装置を示す斜視図。
【図５Ｂ】図５Ａ中の中央部分を示す斜視図。
【図５Ｃ】第３の実施形態に係る半導体記憶装置を示す斜視図。
【図５Ｄ】図５Ｃ中の中央部分を示す斜視図。
【図５Ｅ−１】第４の実施形態に係る半導体記憶装置を示す斜視図。
【図５Ｅ−２】第４の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す斜視図。
【図５Ｅ−３】第４の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す斜視図。
【図５Ｅ−４】第４の実施形態に係る半導体記憶装置の選択状態／非選択状態を示す斜視図。
【図６】第５の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【発明を実施するための形態】
【０００８】
以下、参考例および実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［参考例］  
まず、参考例について説明する。  
＜１．ＪＦＥＴ＞  
図１Ａは、接合型電界効果トランジスタ（ＪＦＥＴ：junction field effect transistor）を示す断面図である。図示するように、この半導体装置は、Ｎ型シリコンボディ（Ｎ−Ｓｉ）１０の表面中および裏面中に設けられるＰ型半導体層上のゲート（Gate）、ゲート電極を挟むように半導体ボディ１０の両端のＮ型半導体層上のソース（Source）およびドレイン（Darin）を備える。
【００１０】
図１Ｂは、上記接合型電界効果トランジスタの選択状態（ＯＮ）における電圧関係を示している。図示する電圧がソース、ドレイン、およびゲートに与えられると、半導体ボディ１０中のＰ型半導体層の周辺に破線で示す空乏層が広がって電流経路が形成される。そして、このソースドレイン間の電流経路を、電子（ｅ）が通過することにより、このトランジスタ（ＪＦＥＴ）は、選択状態（ＯＮ）となる。
【００１１】
図１Ｃは、上記接合型電界効果トランジスタの非選択状態（ＯＦＦ）における電圧関係を示している。上記図１Ｂで示す電圧関係を継続すると、図示するように、Ｐ型半導体層の周辺の破線で示す空乏層が、表面側および裏面側からさらに広がり、半導体ボディ１０の中央で結合される。そのため、電子が通過するためのソースドレイン間の電流経路が閉鎖され、トランジスタ（ＪＦＥＴ）は、非選択状態（ＯＦＦ）となる。
【００１２】
このように、上記のような電圧関係を制御することで、トランジスタ（ＪＦＥＴ）の選択状態／非選択状態を選択することができる。
【００１３】
＜２．プレーナ型ＪＦＥＴ＞  
図２Ａは、プレーナ型接合型電界効果トランジスタを示す断面図である。図示するように、この半導体装置では、半導体ボディ１０の裏面上にＰ＋半導体層のバックゲート（Back gate）が設けられ、バックゲートはソースと電気的に接続される。さらに、ソースおよびドレインは、半導体ボディ１０中のＮ＋半導体層に設けられる点で、上記ＪＦＥＴと相違する。
【００１４】
図２Ｂは、上記トランジスタの選択状態（ＯＮ）における電圧関係を示している。図示する電圧をソース（ＶＳ）、ドレイン（ＶＤ）、ゲート（ＶＧ）、およびバックゲート（ＶＢ）にそれぞれ与えられると、半導体ボディ１０中のＰ＋型半導体層の周辺に破線で示す空乏層が広がって電流経路が形成される。そして、このソースドレイン間の電流経路を、電子（ｅ）が通過することにより、このトランジスタ（プレーナ型ＪＦＥＴ）は、選択状態（ＯＮ）となる。
【００１５】
図２Ｃは、上記トランジスタの非選択状態（ＯＦＦ）における電圧関係を示している。上記図２Ｂで示す電圧関係を継続すると、図示するように、Ｐ＋型半導体層の周辺の破線で示す空乏層が、表面側にさらに広がり、Ｐ＋半導体層と接続される。そのため、電子が通過するためのソースドレイン間の電流経路が閉鎖され、トランジスタ（プレーナ型ＪＦＥＴ）は、非選択状態（ＯＦＦ）となる。
【００１６】
このように、上記のような電圧関係を制御することで、トランジスタ（プレーナ型ＪＦＥＴ）の選択状態／非選択状態を選択することができる。
【００１７】
＜３．ＭＣ（ＪＦＥＴ＋ＭＯＳ）＞  
図２Ｄは、上記プレーナ型接合型電界効果トランジスタ（ＪＦＥＴ）のＰ＋半導体層を、金属酸化膜半導体（ＭＯＳ：metal oxide semiconductor）構造に変更し、メモリセルＭＣとして利用する例である。図示するように、この半導体記憶装置ＭＣでは、半導体ボディ（Ｎ−Ｓｉ）１０の裏面上にゲートのゲート酸化膜としてのシリコン酸化膜（ＳｉＯ２）１１が設けられ、シリコン酸化膜１１上にゲートとしてのポリシリコン層（Ｐｏｌｙ−Ｓｉ）１２が設けられる点で、上記ＪＦＥＴと相違する。
【００１８】
さらに、この図２Ｄでは、半導体記憶装置ＭＣの非選択状態（ＯＦＦ）における電圧関係を示している。図示する電圧をソース（ＶＳ）、ドレイン（ＶＤ）、ゲート（ＶＧ）、およびバックゲート（ＶＢ）にそれぞれ与えると、Ｐ＋型半導体層の周辺の破線で示すように空乏層１７が半導体ボディ１０中に広がり、シリコン酸化膜１１と接続される。そのため、電子（ｅ）が通過するためのソースドレイン間の電流経路が閉鎖され、半導体記憶装置ＭＣは、非選択状態（ＯＦＦ）となる。
【００１９】
図２Ｅは、半導体記憶装置ＭＣの選択状態（ＯＮ）における電圧関係を示している。図示するように、上記電圧関係において、ゲート（ＶＧ）であるポリシリコン層１２にプラスの電位がさらに与えられると、空乏層と１７シリコン酸化膜１１との界面に薄い反転層１３が形成される。そして、電子（ｅ）が、空乏層１７を迂回するように反転層１３を通過することにより、半導体記憶装置ＭＣは、選択状態（ＯＮ）となる。
【００２０】
図２Ｆは、半導体記憶装置ＭＣのデータ書き込み動作における電圧関係を示している。以下に説明するデータ書き込み、読み出し、消去動作は、上記反転層１３が発生する原理を利用する。すなわち、データ書き込み動作では、図示するように反転層１３を発生させた状態で、ソース（ＶＳ）に０Ｖ、ドレイン（ＶＤ）に＋１０Ｖ、ゲート（ＶＧ）に＋１０Ｖ、およびバックゲート（ＶＢ）に−１０Ｖ程度の電圧をそれぞれ与える。すると、電子（ｅ）が空乏層１７を迂回するように反転層１３を通過することにより、反転層１３の膜厚はごく薄いために反転層１３に電界が集中され、ホットエレクトロン（ＣＨＥ）が発生し、トンネル効果により電子（ｅ）がシリコン酸化膜１１に捕獲（トラップ）される。これにより、半導体記憶装置ＭＣにデータが書き込まれる。
【００２１】
図２Ｇは、半導体記憶装置ＭＣのデータ読み出し動作における電圧関係を示している。データ読み出し動作では、図示するように反転層１３を発生させた状態で、ソース（ＶＳ）に０Ｖ、ドレイン（ＶＤ）に＋５Ｖ、ゲート（ＶＧ）に＋５Ｖ、およびバックゲート（ＶＢ）に−１０Ｖ程度の電圧をそれぞれ与える。  
そして、シリコン酸化膜１１に電子がトラップされた状態では、閾値電圧（Ｖｔｈ）としてのゲート電圧ＶＧが、例えば５Ｖよりも大きくなる（ＶＧ＞５Ｖ）ため、半導体記憶装置ＭＣが書き込み状態であると判定できる。一方、シリコン酸化膜１１に電子がトラップされていない状態では、閾値電圧（Ｖｔｈ）としてのゲート電圧ＶＧが、例えば５Ｖよりも小さくなる（ＶＧ＜５Ｖ）ため、半導体記憶装置ＭＣが非書き込み状態であると判定できる。
【００２２】
図２Ｈは、半導体記憶装置ＭＣのデータ消去動作における電圧関係を示している。データ消去動作では、図示するような状態で、ソース（ＶＳ）に＋２０Ｖ、ドレイン（ＶＤ）に＋２０Ｖ、ゲート（ＶＧ）に０Ｖ、およびバックゲート（ＶＢ）に０Ｖ程度の電圧をそれぞれ与える。すると、同様にして、高電圧によるトンネル効果により電子（ｅ）が半導体ボディ１０に放出され、シリコン酸化膜１１から電子が引き抜かれる。これにより、半導体記憶装置ＭＣのデータが消去される。
【００２３】
上記において説明した技術的な知見を踏まえ、以下において、より具体的な実施の形態について説明する。
【００２４】
［第１の実施形態］  
＜構成例＞  
まず、第１の実施形態に係る半導体記憶装置の構成例について説明する。  
図３Ａに示すように、第１の実施形態に係る半導体記憶装置は、Ｘ方向に沿って配置される１本のバックゲートとしてのＰ＋半導体層１４と、これと交差するＹ方向に沿って配置される３本のゲートとしてポリシリコン層１２とが交差する位置にそれぞれ形成される３つのメモリセルＭＣを備えるものである。
【００２５】
なお、ここでは、反転層１３の発生が分かりやすくするために、３つのゲート１２のそれぞれに正電位を印加する例を示している。実際にメモリセルとして使用する際には、３つのバックゲート１２のうちのいずれか１つに正電位を印加し、他の２つのバックゲートには零電位あるいは負電位を同時に印加して使用する。詳細については、後述する。
【００２６】
図３Ｂは、上記図３Ａで示す半導体記憶装置を等価回路で示した図である。ここでは、ゲートＶＧを電気的に接続する３つのスイッチＳＷ０〜ＳＷ２を更に備える。これらのスイッチＳＷ０〜ＳＷ２は、例えば、メモリセルＭＣが配置されるメモリセルアレイの周辺回路等に配置される。図示するような電圧関係において、スイッチＳＷ０がオンし、スイッチＳＷ１、ＳＷ２がオフとされると、メモリセルＭＣ０のみが選択される。この際、上記のように、シリコン酸化膜１１の電子の注入の有無によって、メモリセルＭＣ０の閾値電圧ＶＧが変化する。そのため、選択されたメモリセルＭＣ０の書き込み状態の有無を判断し、データを読み出すことができる。
【００２７】
＜セル選択動作＞  
次に、第１の実施形態に係る半導体記憶装置のセル選択動作について説明する。  
図３Ｃに示す回路は、上記図３Ｂに示した回路を、さらにＹ方向に拡張したマトリックス状に配置されるメモリセルアレイを示している。図３Ｄに示す回路は、セル選択動作をより明確化するために、図３Ｃに示す回路において、選択メモリセルＭＣ０のみ実線で示し、その他の非選択メモリセルを破線で示す図である。なお、ここでは、ＭＯＳＦＥＴ記号のボディの矢印を便宜上、空乏層１７の伸びに合わせて示している。
【００２８】
図示するように、メモリセルのそれぞれは、上記と同様に、薄いＮ型のボディ１０上に形成されるＰ＋拡散層のバックゲート１４と、バックゲート１４の下側からＭＯＳ構造により形成されるゲート電極１２との交差する位置に形成される。ここでは、マトリックス状に配置された１２個のメモリセルのうち、任意の１個のメモリセルＭＣ０を選択する例を説明する。
【００２９】
図示する電圧関係のように、ソース（ＶＳ）に０Ｖ、ドレイン（ＶＤ）に＋Ｖ、非選択ゲート（ＶＧ）に０Ｖ、選択ゲート（ＶＧ）に＋Ｖを与え、非選択バックゲート（ＶＢ）に０Ｖ、選択バックゲート（ＶＢ）に−Ｖを与えることで、空乏層１７を制御し、反転層１３を発生させて、メモリセルＭＣ０を選択（アドレッシング）することができる。この際、上記のように、シリコン酸化膜１１の電子の注入の有無によって、メモリセルＭＣ０の閾値電圧ＶＧが変化する。そのため、選択されたメモリセルＭＣ０の書き込み状態の有無を判断し、データを読み出すことができる。
【００３０】
図３Ｅ−１、図３Ｅ−２は、上記選択動作をそれぞれ斜視図、および等価回路図で示し、１つのメモリセルが選択されることを示している。図示する電圧関係によれば、Ｎ型シリコンボディ１０中の空乏層１７を制御でき、反転層１３を発生させ、所望のメモリセルＭＣ０を選択することができる。
【００３１】
＜３Ｄ構造（BiCS like）の例＞  
図３Ｆ−１、図３Ｆ−２は、上記半導体記憶装置を９０°回転させた３次元構造（３Ｄ構造）で示したものである。換言すれば、ＮＡＮＤ型フラッシュメモリを三次元状に積層したＢｉＣＳと同様な構造（BiCS like）である。図示するように、上記と同様な電圧関係により、メモリセルＭＣ０を選択することができる。
【００３２】
図３Ｇ、図３Ｈは、上記３Ｄ構造を、Ｙ方向にさらにアレイ状に拡張したメモリセルアレイを示すものである。図示するように、ここでは、図３Ｆ−１、図３Ｆ−２で示したメモリセルアレイを、Ｙ方向に３つ備えている。図３Ｇでは、メモリセルの電流経路がＸ方向に接続されたメモリセル列１９を選択する選択トランジスタＳ１、Ｓ２が配置される。トランジスタＳ１の電流経路の一端はメモリセル列１９の一端に接続され、他端はソース線ＳＬに接続され、バックゲートはＳＧＳ電位に接続される。トランジスタＳ２の電流経路の一端はメモリセル列１９の他端に接続され、他端はビット線ＢＬ０〜ＢＬ２に接続され、バックゲートはＳＧＤ電位に接続される。
【００３３】
＜マルチビット（ミラービット）の例＞  
図３Ｉ−１、図３Ｉ−２は、上記半導体記憶装置のマルチビット（ミラービット）の例を示すものである。図示するように、ソース、ドレイン間の電圧関係を入れ替え、空乏層の広がりが変化することを利用することで、メモリセルをマルチビットとすることができる。例えば、図３Ｉ−１に示す場合では、上記と同様に選択セルＭＣ０に電圧を与えると、空乏層１７−１は、ドレイン側により広がる。一方、図３Ｉ−２に示す場合では、上記図３Ｉ−１とソースドレイン間の電圧関係を入れ替えて選択セルＭＣ０に電圧を与えると、空乏層１７−２は、反対側のドレイン側により広がる。このように、空乏層１７−１、１７−２の広がりの不均一を利用することで、選択メモリセルＭＣ０について、多ビットデータを記憶可能なＭＬＣ（Multi Level Cell）とすることができる。
【００３４】
＜ＮＡＮＤ型フラッシュメモリとの比較について＞  
図４Ａは、ＮＡＮＤ型フラッシュメモリのブロック（ＢＬＯＣＫ）の等価回路を示している。このブロック単位で、データ消去される。また、ワード線ＷＬに接続される複数のメモリで構成されるページ（ＰＡＧＥ）単位で、データの書き込み、読み出しがされる。ＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬ、ソース線ＳＬと接続するために、メモリセル列１９ごとに、２つのコンタクト配線Ｃ１、Ｃ２が必要となる。
【００３５】
図４Ｂは、ＮＡＮＤ型フラッシュメモリと比較するために、上記本例の半導体記憶装置を同様のブロック（ＢＬＯＣＫ）単位で示したものであり、実線の丸印で囲むメモリセルＭＣ０は反転層が形成され、その閾値電圧ＶＴＨによりＯＮ／ＯＦＦとなる。ここで、ワード線Ｗｘ、Ｗｙは縦横の２系統示すが、メモリセルのどれか１個を選択するためのものとして便宜上示すもので、上記ゲート１４、バックゲート１２のいずれかに対応するものである。図４Ｃは、メモリセルアレイの並びが、図中の横方向でｊ個、縦方向でｋ個さらに配置される点で、上記図４Ｂと相違する。
【００３６】
本例に係る半導体記憶装置では、反転層１４および空乏層１７を制御することで、半導体ボディ１０の表面全体を自在にアドレッシングできる。そのため、例えば、ブロック内においてビット線ＢＬとソース線ＳＬとのコンタクト配線Ｃ１、Ｃ２を共通化することができる。このように、本例によれば、ＮＡＮＤ型フラッシュメモリと同様の回路構成を適用することも容易である。
【００３７】
＜作用効果＞  
上記半導体記憶装置によれば、少なくとも下記（１）乃至（３）に示す効果が得られる。
【００３８】
（１）微細化および大容量化に対して有利である。  
上記のように、本例に係る半導体記憶装置は、半導体ボディ（Ｎ−Ｓｉ）１０上に設けられるシリコン酸化膜（ＳｉＯ２）１１と、シリコン酸化膜１１上に設けられるゲートとしてのポリシリコン層（Ｐｏｌｙ−Ｓｉ）１２と、半導体ボディ１０上にゲート１２と交差するように配置されるバックゲートとしてのＰ＋半導体層１４と、ゲート１２を挟むように半導体ボディ１０中に隔離して設けられるソースドレインとを有するメモリセルＭＣ０を備える。
【００３９】
上記構成によれば、ゲート１２とバックゲート１４との間に発生する反転層１３および空乏層１７を制御することで、シリコン酸化膜（ＳｉＯ２）１１中に電子を注入／引き抜きを行い、自在に回路配線をゲート電圧で組み替えることで、半導体ボディ１０の表面全体をメモリセルとして自在にアドレッシングできる。このことは、例えば、上記図３Ｃ、図３Ｄに示した、反転層１３の発生や空乏層１７の広がりの様子から明らかである。そのため、格段に小さい半導体面積で、より多くのメモリセルを形成することができ、微細化および大容量化に対して有利である。例えば、メモリセル面積としては１Ｆ２（Ｆは最少加工寸法）程度（さらに、上記ミラービット（ＭＬＣ）まで考慮すると、例えば、０．５Ｆ２程度）まで微細化することが可能である。
【００４０】
さらに、図４Ａに示したように、ＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬ、ソース線ＳＬと接続するために、メモリセル列１９ごとに、２つのコンタクト配線Ｃ１、Ｃ２が必要となる。そのため、コンタクト配線数が増大するという傾向がある。より具体的には、２０４８Ｂｉｔのブロック（ＢＬＯＣＫ）の場合、２０４８×２＝４０９６個のコンタクト配線Ｃ１、Ｃ２が少なくとも必要となる。
【００４１】
これに対して、本例に係る半導体記憶装置では、図４Ｂ、図４Ｃに示したように、同様の単位で、ビット線ＢＬとソース線ＳＬとのコンタクト配線Ｃ１、Ｃ２を全て共通化することができる。より具体的には、同様の２０４８Ｂｉｔのブロック（ＢＬＯＣＫ）の場合、２個のコンタクト配線Ｃ１、Ｃ２で良い。そのため、コンタクト配線Ｃ１、Ｃ２およびこれに接続される配線も共通化でき、微細化および大容量化に対して有利である。加えて、ＮＡＮＤ型フラッシュメモリのようなフローティングゲートＦＧも必要なく、共通の電荷蓄積層としてのシリコン酸化膜（ＳｉＯ２）１１があれば良い点でも、微細化および大容量化に対して有利と言える。
【００４２】
（２）製造コストの低減に対して有利である。  
上記のように、本例に係る半導体記憶装置は、例えば、コンタクト配線Ｃ１、Ｃ２およびこれに接続される配線も共通化できるため、容易に製造できる。そのため、さらなる微細化および大容量化に伴う製造装置の価格の高額を防止でき、大容量化に伴ってビット単価を下げることが可能である。
【００４３】
（３）実施化の適用範囲が広い。  
上記のように、本例に係る半導体記憶装置は、例えば、図３Ｆ−１、図３Ｆ−２に示した３Ｄ構造や、図３Ｉ−１、図３Ｉ−２に示したマルチビット（ＭＬＣ）等への適用が容易に可能である。そのため、実施化の適用範囲が広い点で、有利である。
【００４４】
［第２実施形態（両面選択の一例）］  
次に、第２の実施形態に係る半導体記憶装置について説明する。この実施形態は、両面選択の例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００４５】
＜構成例＞  
図５Ａは、第２の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、シリコン酸化膜（ＳｉＯ２）１１の代わりに、Ｎ型半導体ボディ１１の裏面上および表面上に２つのメモリ機能を持つシリコン窒化膜（ＳｉＮ）２１−１、２１−２を備える。さらに、メモリセルアレイのＸ方向、Ｙ方向の端部の半導体ボディ１０中に、Ｎ＋半導体層２２（電位：ＳＳｘ、ＳＳｙ、ＤＤｘ、ＤＤｙ）を更に備える点で、上記第１の実施形態と相違する。
【００４６】
図示する電圧関係を与えると、図中の破線で示す空乏層１７（ｙ１）を同様に発生させることができ、ゲート膜１（２１−１）に対して、同様の選択動作を行うことができる。この図の左右を９０°回転させ、上下を反対とすると、ゲート膜２（２１−２）に対しても、ゲート膜１（２１−１）と同様なメモリ機能を持たせることができる。そのため、その詳細な説明は省略する。
【００４７】
また、図中のＳＧＳｘ、ＳＧＤｘに負電位を与え、Ｎ＋半導体層２２に所望の電位（ＳＳｘ、ＳＳｙ、ＤＤｘ、ＤＤｙ）を与えることで、図５Ｂに示すように、これらに囲まれる部分は電気的に切り取る（独立化）ことができる。
【００４８】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００４９】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００５０】
さらに、本例に係る半導体記憶装置は、図５Ａに示すように、Ｎ型半導体ボディ１１の裏面上および表面上に２つのメモリ機能を持つシリコン窒化膜（ＳｉＮ）２１−１、２１−２を備える。そのため、ゲート膜１（２１−１）およびゲート膜２（２１−２）に対しても、同様なメモリ機能を持たせることができ、さらに大容量化に対して有利である。例えば、単純には、半導体ボディ１０の両表面をメモリとして機能させることにより、容量を第１の実施形態の場合に加えて、２倍にすることができる。加えて、材料面でも、シリコン窒化膜（ＳｉＮ）とすることにより、電荷蓄積量を増大でき、メモリ機能を向上することができる。
【００５１】
さらに、メモリセルアレイのＸ方向、Ｙ方向の端部の半導体ボディ１０中に、Ｎ＋半導体層２２（電位：ＳＳｘ、ＳＳｙ、ＤＤｘ、ＤＤｙ）を更に備える。そのため、図５Ｂに示すように、ＳＧＳｘ、ＳＧＤｘに負電位を与え、Ｎ＋半導体層２２に所望の電位（ＳＳｘ、ＳＳｙ、ＤＤｘ、ＤＤｙ）を与えることで、これらに囲まれる部分は電気的に切り取る（独立化する）ことができる。このようにすることで、電気的な安定性を向上することができる。
【００５２】
［第３実施形態（ＢＧ電極を更に有する一例）］  
次に、第２の実施形態に係る半導体記憶装置について説明する。この実施形態は、ＢＧ電極を更に有する例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。
【００５３】
＜構成例＞  
図５Ｃは、第３の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、さらに、半導体ボディ１０中に、ＢＧ電位１〜ＢＧ電極６となるＰ＋半導体層を更に備える点で、上記第２の実施形態と相違する。
【００５４】
また、図中のＳＧＳｘ、ＳＧＤｘに負電位を与え、Ｎ＋半導体層２２に所望の電位（ＳＳｘ、ＳＳｙ、ＤＤｘ、ＤＤｙ）を与えることで、図５Ｄに示すように、上記と同様に、これらに囲まれる部分は電気的に切り取る（独立化する）ことができる。
【００５５】
その他の構成、動作等に関しては、上記実施形態と実質的に同様である。
【００５６】
＜作用効果＞  
上記のように、第３の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００５７】
さらに、第３の実施形態に係る半導体記憶装置によれば、図５Ｃに示すように、半導体ボディ１０中に、ＢＧ電位１〜ＢＧ電極６となるＰ＋半導体層を更に備える。そのため、ＢＧ電極１〜３により、ＳＧＳｙ、Ｗｙ０〜３、ＳＧＤｙの電極に負電位を印加したときに発生する反転層１３のＰｃｈ部分を接続し、反転層１３の電位を制御することができる。ＢＧ電極４〜６により、ＳＧＳｘ、Ｗｘ０〜２、ＳＧＤｘの電極に負電位を印加したときに発生する反転層１３のＰｃｈ部分を接続し、反転層１３の電位を制御することができる。
【００５８】
なお、これらＢＧ電極１〜６は、独立的にバラバラに配置される構成でもよいし、１つの接続される構成でもよい。また、図中のＮ＋、Ｐ＋半導体層のソース、ドレインや、バックゲート電極の形状は、説明のための一例であり、実際に実施化され得る場合の構成とは必ずしも一致するわけではない。
【００５９】
［第４実施形態］  
次に、第４の実施形態に係る半導体記憶装置について説明する。この実施形態は、メモリ選択の例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。
【００６０】
＜構成例＞  
図５Ｅ−１は、第４の実施形態に係る半導体記憶装置のメモリセル部の構成例を示す。図示するように、薄い半導体ボディ１０の内部に必要に応じて必要部分だけ、回路を形成することができる。そのため、半導体ボディ１０の内部での配線の隣接における影響が少なく、半導体ボディ１０外側であるゲートＷｘ、Ｗｙを絶縁膜２１−１、２１−２の機能を損なわない程度の薄さで近接して配置することができる。すなわち、半導体ボディ１０の上下で互いに交差して配置されるゲートＷｘ、Ｗｙをより近接して配置することが可能となる。例えば、メモリセル面積としては、上側で１Ｆ２、下側で１Ｆ２（Ｆは最少加工寸法）程度となり、その結果としてメモリセルアレイ全体としては、０．５Ｆ２程度まで微細化することが可能である（さらに、上記ミラービット（ＭＬＣ）まで考慮すると、例えば、０．２５Ｆ２程度とできる）。
【００６１】
図５Ｅ−２は、半導体ボディ１０の内部の空乏層１７等の様子をより明確化するように、拡大してしめす図である。図示するように、エレクトロンが空乏層１７により形成される反転層１３を介して、ソースドレイン間を導通する様子が明らかである。
【００６２】
図５Ｅ−３、図５Ｅ−４は、空乏層１７および反転層１３の発生を明確化して示すものである。
【００６３】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００６４】
＜作用効果＞  
上記のように、第４の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。必要に応じて、本例を適用することが可能である。
【００６５】
［第５実施形態（全体構成例の一例）］  
次に、図６を用いて、第５の実施形態に係る半導体記憶装置について説明する。この実施形態は、半導体記憶装置の全体構成例に関するものである。この説明において、上記の実施形態と重複する部分の詳細な説明を省略する。
【００６６】
本例に係る半導体記憶装置は、メモリセルアレイ５１、ビット線制御回路５２、カラムデコーダ５３、データ入出力バッファ５４、データ入出力端子５５、ワード線駆動回路５６、制御信号入力端子５８、電源発生回路５９、制御回路５７を備える。
【００６７】
メモリセルアレイ５１は、複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成される。複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）のそれぞれは、上記半導体ボディ１０両表面上に交差するように配置される２本のゲート線（１２、１４）の交差位置に配置される複数のメモリセルを備える。メモリセルの構成の詳細については、上記において説明した通りである。
【００６８】
ビット線制御回路５２は、ビット線（ＢＬ）を介してメモリセルアレイ５１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ５１中のメモリセルの状態を検出する。また、ビット線制御回路５２は、ビット線を介してメモリセルアレイ５１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【００６９】
ビット線制御回路５２内には、図示しないページバッファ等のデータ記憶回路が設けられ、このデータ記憶回路は、カラムデコーダ５３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ５４を介してデータ入出力端子５５から外部へ出力される。
【００７０】
データ入出力端子５５は、例えば、外部のホスト装置等に接続される。データ入出力端子５５は、例えば８ビット、または１６ビットのバス幅を有している。ＮＡＮＤ型フラッシュメモリはトグルモードインターフェース（toggle mode interface）などの高速インターフェース規格をサポートしてもよい。トグルモードインターフェースでは、例えば、データストローブ信号（DQS）の立ち上がり、立ち下がり両エッジに同期してデータ入出力端子５５を介したデータ転送が行われる。
【００７１】
ホスト装置は、例えば、マイクロコンピュータ等であって、データ入出力端子５５から出力されたデータを受ける。ホスト装置は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンド等）、アドレスＡＤＤ、およびデータＤＴを出力する。ホスト装置からデータ入出力端子５５に入力された書き込みデータＤＴは、データ入出力バッファ５４を介して、カラムデコーダ５３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンドＣＭＤおよびアドレスＡＤＤは、制御回路５７に供給される。
【００７２】
ワード線駆動回路５６は、制御回路５７の制御に従い、メモリセルアレイ５１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００７３】
電圧発生回路５９は、制御回路５７の制御に従い、図示中の接続された上記構成回路の動作に必要な電圧を供給する。例えば、電圧発生回路５９は、ホスト装置から供給される外部電圧を昇圧して、読み出し、書き込みあるいは消去時にゲート線（１２、１４）に印加される電圧を生成する。
【００７４】
制御回路（Controller）５７は、半導体記憶装置の全体の動作を制御するために、接続される各回路に必要な制御信号および制御電圧を与える。制御回路５７は、メモリセルアレイ５１、ビット線制御回路５２、カラムデコーダ５３、データ入出力バッファ５４、ワード線駆動回路５６、電圧発生回路５９に接続される。接続された上記構成回路は、制御回路５７によって制御される。
【００７５】
制御回路５７は、制御信号入力端子５８に接続され、ホスト装置から制御信号入力端子５８を介して入力されるＷＥ（ライト・イネーブル）信号、ＲＥ（リード・イネーブル）信号、ＡＬＥ（アドレス・ラッチ・イネーブル）信号、ＣＬＥ（コマンド・ラッチ・イネーブル）信号等の制御信号の組み合わせによって制御される。
【００７６】
ここで、機能的に表現すれば、上記ワード線駆動回路５６、ビット線制御回路５２、カラムデコーダ５３、制御回路５７は、データ書き込み回路、データ読み出し回路、およびデータ消去回路を構成する。ホスト装置は、半導体記憶装置が書き込み、読み出し、消去などの内部動作を実行中であるか否かを、図示せぬＲＹ／ＢＹ（レディー／ビジー）信号出力端子をモニタすることで検知する。制御回路５７は、ＲＹ／ＢＹ信号出力端子を介して、ＲＹ／ＢＹ信号を出力する。
【００７７】
その他の構成、動作等に関しては、上記の実施形態と実質的に同様である。
【００７８】
＜作用効果＞  
上記のように、第５の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じ、本例のような全体構成例を適用することが可能である。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１０…半導体ボディ（Ｎ−Ｓｉ）、１１…ゲート絶縁膜、１２、１４…ゲート電極、１３…反転層、１７…空乏層。
【図１Ａ】
2013131636.tif 000003
【図１Ｂ】
2013131636.tif 000004
【図１Ｃ】
2013131636.tif 000005
【図２Ａ】
2013131636.tif 000006
【図２Ｂ】
2013131636.tif 000007
【図２Ｃ】
2013131636.tif 000008
【図２Ｄ】
2013131636.tif 000009
【図２Ｅ】
2013131636.tif 000010
【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
2013131636.tif 000013
【図３Ａ】
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【図３Ｂ】
2013131636.tif 000015
【図３Ｃ】
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【図３Ｄ】
2013131636.tif 000017
【図３Ｅ−１】
2013131636.tif 000018
【図３Ｅ−２】
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【図３Ｆ−１】
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【図３Ｆ−２】
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【図３Ｇ】
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【図３Ｈ】
2013131636.tif 000023
【図３Ｉ−１】
2013131636.tif 000024
【図３Ｉ−２】
2013131636.tif 000025
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ−１】
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【図５Ｅ−２】
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【図５Ｅ−３】
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【図５Ｅ−４】
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【図６】
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