(57)【要約】【課題】メモリセルの高集積化が可能なメタルブリッジ型記憶装置を提供する。【解決手段】実施形態に係るメタルブリッジ型記憶装置は、第１方向に延びる複数本の第１配線を含む第１配線層と、前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層と、前記第１配線層と前記第２配線層との間に設けられ、導電形がｎ形の半導体電極と、前記半導体電極と前記第２配線層との間であって、各前記第１配線と各前記第２配線との最近接部分毎に設けられた複数のイオン拡散層と、前記イオン拡散層と前記第２配線との間に設けられた金属電極と、を備える。そして、前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されている。【選択図】図１
2013120845.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる複数本の第１配線を含む第１配線層と、
前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層と、
前記第１配線層と前記第２配線層との間に設けられ、導電形がｎ形の半導体電極と、
前記半導体電極と前記第２配線層との間であって、各前記第１配線と各前記第２配線との最近接部分毎に設けられ、ノンドープの非晶質シリコンからなる複数のイオン拡散層と、
前記イオン拡散層と前記第２配線との間に設けられ、銀からなる金属電極と、
を備え、
前記第１配線層及び前記第２配線層はそれぞれ複数層設けられ、交互に積層されており、
前記半導体電極、前記イオン拡散層及び前記金属電極は、前記第１配線層と前記第２配線層との間ごとに設けられており、
前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されており、
前記半導体電極に注入されているドナーとなる不純物の濃度をＮｄ（ｃｍ−３）とし、前記半導体電極の厚さをＴＢＥ（ｃｍ）とし、前記第１配線層及び前記第２配線層の積層方向から見た前記イオン拡散層の面積をＳ（ｃｍ２）とし、最大空乏層幅をＷｄｍ（ｃｍ）とし、シリコンの誘電率をεＳｉとし、ボルツマン定数をｋとし、絶対温度をＴとし、真性キャリア濃度をｎｉ（ｃｍ−３）とし、電子の電荷をｑとするとき、下記数式を満たすメタルブリッジ型記憶装置。
2013120845.tif 000005
2013120845.tif 000006
【請求項２】
第１方向に延びる複数本の第１配線を含む第１配線層と、
前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層と、
前記第１配線層と前記第２配線層との間に設けられ、導電形がｎ形の半導体電極と、
前記半導体電極と前記第２配線層との間であって、各前記第１配線と各前記第２配線との最近接部分毎に設けられた複数のイオン拡散層と、
前記イオン拡散層と前記第２配線との間に設けられた金属電極と、
を備え、
前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されているメタルブリッジ型記憶装置。
【請求項３】
前記半導体電極に注入されているドナーとなる不純物の濃度をＮｄ（ｃｍ−３）とし、前記半導体電極の厚さをＴＢＥ（ｃｍ）とし、前記第１配線層及び前記第２配線層の積層方向から見た前記イオン拡散層の面積をＳ（ｃｍ２）とし、最大空乏層幅をＷｄｍ（ｃｍ）とし、シリコンの誘電率をεＳｉとし、ボルツマン定数をｋとし、絶対温度をＴとし、真性キャリア濃度をｎｉ（ｃｍ−３）とし、電子の電荷をｑとするとき、下記数式を満たす請求項２記載のメタルブリッジ型記憶装置。
2013120845.tif 000007
2013120845.tif 000008
【請求項４】
前記イオン拡散層は、ノンドープのシリコン、シリコン酸化物、シリコン窒化物及び遷移金属酸化物からなる群から選択された１種の材料によって形成されている請求項２または３に記載のメタルブリッジ型記憶装置。
【請求項５】
前記金属電極は、銀、ニッケル、コバルト、銅、アルミニウム及びチタンからなる群から選択された１種以上の金属を含む請求項２〜４のいずれか１つに記載のメタルブリッジ型記憶装置。
【請求項６】
前記イオン拡散層がノンドープのシリコンからなり、前記金属電極がシリサイド化しない金属を含む請求項２または３に記載のメタルブリッジ型記憶装置。
【請求項７】
前記金属電極が銀を含む請求項６記載のメタルブリッジ型記憶装置。
【請求項８】
前記第１配線層及び前記第２配線層はそれぞれ複数層設けられ、交互に積層されており、
前記半導体電極、前記イオン拡散層及び前記金属電極は、前記第１配線層と前記第２配線層との間ごとに設けられている請求項２〜５のいずれか１つに記載のメタルブリッジ型記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メタルブリッジ型記憶装置に関する。
【背景技術】
【０００２】
現在市場で主流となっている不揮発性メモリは、フラッシュメモリやＳＯＮＯＳメモリに代表されるように、シリコン基板に形成されたトランジスタのチャネル部の上方に絶縁膜を配置し、この絶縁膜に電荷を蓄積させて、トランジスタの閾値電圧を変化させる技術により実現されている。このような電荷蓄積トランジスタ型の不揮発性メモリにおいて大容量化を図るためには、トランジスタの微細化が不可欠である。しかし、電荷を保持する絶縁膜を薄くすると、この絶縁膜に保持される電荷量が低減するため、リーク電流の影響が相対的に増大し、電荷保持能力が低下してしまう。このため、電荷蓄積トランジスタ型の不揮発性メモリについては、大容量化が困難になってきている。
【０００３】
そこで近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置した記憶装置、いわゆるクロスポイント型メモリが注目されている。この種の抵抗変化型メモリとしては、可変抵抗素子にカルコゲナイド等を用いて、そのミクロ組織を結晶状態（導体）と非晶質状態（絶縁体）とに変化させ、その抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ：Phase Change Random Access Memory）、遷移金属酸化物を記録層としてその抵抗値を変化させて不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ：Resistive RAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるメタルブリッジ型メモリ（ＣＢＲＡＭ：Conductive Bridging RAM）等が知られている。これらの抵抗変化型メモリの特徴は、抵抗値の変化を情報として記憶する点にある。
【０００４】
これらのメモリ候補のなかで、ＰＣＲＡＭ及びＲｅＲＡＭは、従来の半導体製造プロセスにおいて使用された経験がない材料を用いる必要がある、データ保持特性が低い、書込電流及び消去電流が大きい等の問題を抱えている。また、記憶素子自体には整流特性がなく、クロスポイント型メモリに適用する場合、ＰＩＮ型やＭＩＭ型の整流素子と組み合わせる必要があり、メモリセルの構造が複雑になるといった問題がある。これに対して、ＣＢＲＡＭは、半導体製造プロセスで使用される材料で構成することができ、データ保持性が高く、ＰＣＲＡＭ及びＲｅＲＡＭと比べて書込電流及び消去電流が極めて小さい。さらに、単純なセル構造でスイッチ特性と整流特性を同時に実現することができる。このため、クロスポイント型メモリへの応用が大きく期待されている。
【０００５】
しかしながら、クロスポイント型のＣＢＲＡＭにおいても、大容量化するためには個々のメモリセルを小さくして高集積化を図る必要があり、これにより、メモリセルの動作が不安定になるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６５８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、メモリセルの高集積化が可能なメタルブリッジ型記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態に係るメタルブリッジ型記憶装置は、第１方向に延びる複数本の第１配線を含む第１配線層と、前記第１方向に対して交差した第２方向に延びる複数本の第２配線を含む第２配線層と、前記第１配線層と前記第２配線層との間に設けられ、導電形がｎ形の半導体電極と、前記半導体電極と前記第２配線層との間であって、各前記第１配線と各前記第２配線との最近接部分毎に設けられた複数のイオン拡散層と、前記イオン拡散層と前記第２配線との間に設けられた金属電極と、を備える。そして、前記半導体電極は、複数の前記最近接部分にわたって連続的に形成されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るメタルブリッジ型記憶装置を例示する斜視図である。
【図２】第１の実施形態に係るメタルブリッジ型記憶装置を例示する断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係るメタルブリッジ型記憶装置の動作を例示する模式的断面図であり、（ａ）は初期状態を示し、（ｂ）は低抵抗状態を示し、（ｃ）は高抵抗状態を示す。
【図４】(ａ）は、第１の実施形態に係るメタルブリッジ型記憶装置の動作を例示する模式的平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による模式的断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による模式的断面図である。
【図５】（ａ）及び（ｂ）は、第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【図７】第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【図８】第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【図９】第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【図１０】第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
第１の実施形態は、メタルブリッジ型記憶装置の実施形態である。
図１は、本実施形態に係るメタルブリッジ型記憶装置を例示する斜視図であり、
図２は、本実施形態に係るメタルブリッジ型記憶装置を例示する断面図である。
【００１１】
図１に示すように、本実施形態に係るメタルブリッジ型記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられており、シリコン基板１１上には多層配線層１２が設けられている。シリコン基板１１の上面及び多層配線層１２の内部には、装置１を駆動するための駆動回路（図示せず）が形成されている。多層配線層１２上には、例えばシリコン酸化物等の絶縁材料からなる層間絶縁膜１３が設けられている。層間絶縁膜１３内には、駆動回路に接続されるコンタクト（図示せず）が形成されている。
【００１２】
図１及び図２に示すように、層間絶縁膜１３上には、クロスポイント型のメモリ部が設けられている。メモリ部においては、それぞれ複数層のワード線配線層２１とビット線配線層２２とが、交互に積層されている。また、ワード線配線層２１とビット線配線層２２との間ごとに、１層の半導体電極２３が設けられている。半導体電極２３は、導電形がｎ形のシリコンによって連続膜として形成されている。半導体電極２３とビット線配線層２２との間の空間のうち、下方、すなわち、シリコン基板１１側に半導体電極２３が配置された空間には、ピラー層２４が設けられている。一方、下方にビット線配線層２２が配置された空間には、ピラー層２５が設けられている。
【００１３】
すなわち、層間絶縁膜１３上には、下方側から順に、ワード線配線層２１、半導体電極２３、ピラー層２４、ビット線配線層２２、ピラー層２５、半導体電極２３、ワード線配線層２１、半導体電極２３、ピラー層２４、ビット線配線層２２、ピラー層２５、半導体電極２３、ワード線配線層２１、・・・が積層されている。より一般的に表現すれば、ワード線配線層２１とビット線配線層２２とが交互に積層されており、ワード線配線層２１とビット線配線層２２との間の空間内においては、ワード線配線層２１側に半導体電極２３が配置されており、ビット線配線層２２側にピラー層２４又は２５が配置されている。ビット線配線層２２から見て、下方にはピラー層２４が配置され、上方にはピラー層２５が配置されている。
【００１４】
各ワード線配線層２１においては、一方向に延びる複数本のワード線２６が設けられている。各ワード線２６における半導体電極２３側の面上には、バリアメタル層２７が設けられている。ワード線２６間には、例えばシリコン酸化物からなる層間絶縁膜２０が設けられている。
【００１５】
各ビット線配線層２２においては、複数本のビット線２８が設けられている。ビット線２８は、ワード線２６が延びる方向に対して交差、例えば直交した方向に延びている。ビット線２８間には、層間絶縁膜２０が設けられている。
【００１６】
ピラー層２４においては、複数本のピラー２４ａがマトリクス状に設けられている。各ピラー２４ａは、ワード線２６とビット線２８との最近接部分毎に配置されており、半導体電極２３及びビット線２８に接続されている。ピラー２４ａ間には層間絶縁膜２０が設けられている。
【００１７】
ピラー層２５においては、複数本のピラー２５ａがマトリクス状に設けられている。各ピラー２５ａは、ワード線２６とビット線２８との最近接部分毎に配置されており、半導体電極２３及びビット線２８に接続されている。ピラー２５ａ間には層間絶縁膜２０が設けられている。
【００１８】
各ピラー２４ａにおいては、半導体電極２３側からビット線２８側に向かって、イオン拡散層３１、金属電極３２、バリアメタル層３３及びビット線コンタクト層３４がこの順に積層されている。一方、各ピラー２５ａにおいては、半導体電極２３側からビット線２８側に向かって、イオン拡散層３１、金属電極３２及びバリアメタル層３３がこの順に積層されている。すなわち、ピラー２５ａの層構造は、ピラー２４ａからビット線コンタクト層３４を除いた構造であって、イオン拡散層３１、金属電極３２及びバリアメタル層３３の積層方向を逆転させた構造である。
【００１９】
イオン拡散層３１は、半導体電極２３に接している。イオン拡散層３１は、金属電極３２に含まれる金属原子のイオンが拡散でき、金属電極３２よりも抵抗率が高い材料によって形成されていればよく、例えば、意図的には不純物が導入されていないノンドープの非晶質シリコン、シリコン酸化物、シリコン窒化物又は遷移金属酸化物によって形成されており、例えば、ノンドープの非晶質シリコンによって形成されている。また、イオン拡散層３１の厚さは、例えば、５〜１５ｎｍである。
【００２０】
金属電極３２は、イオン拡散層３１に接しており、イオン拡散層３１内に、イオン拡散層３１内を移動可能な金属イオンを供給する。金属電極３２は、イオン拡散層３１と反応しない金属によって形成されており、例えば、イオン拡散層３１がノンドープのシリコンからなる場合は、金属電極３２は装置１の製造プロセス及び駆動に際してシリサイド化しない金属によって形成される。金属電極３２は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びチタン（Ｔｉ）からなる群から選択された１種以上の金属を含み、例えば、銀、ニッケル又はコバルトを含み、例えば、銀を含み、例えば、銀によって形成されている。
【００２１】
バリアメタル層３３は、例えば、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）からなる群から選択された１種以上の金属、その酸化物、又はその窒化物によって形成されている。導電性及びプロセス耐性の観点からは、バリアメタル層３３はチタン窒化物（ＴｉＮ）によって形成されていることが好ましい。また、バリアメタル層３３の厚さは、例えば、５〜１５ｎｍであることが好ましい。
【００２２】
半導体電極２３は、複数本のワード線２６、及び複数本のピラー２４ａ又は２５ａに接続されるように、すなわち、複数の最近接部分にわたって、連続的に形成されている。半導体電極２３の厚さは、例えば、５〜１５ｎｍである。また、半導体電極２３におけるドナーとなる不純物の濃度は、例えば、全ての不純物が活性化している状態で、１×１０１７〜１×１０２１ｃｍ−３とすることが好ましく、１×１０１８〜１×１０２０ｃｍ−３とすることがより好ましい。
【００２３】
更に、半導体電極２３の不純物濃度は、下記数式１及び２を満たすことがより好ましい。下記数式１は、半導体電極２３において、不純物がメモリセル毎に少なくとも１個は存在する条件を表しており、不純物濃度の好適範囲の下限値を規定している。また、下記数式２は、半導体電極２３が完全に空乏化する条件を表しており、不純物濃度の好適範囲の上限値を規定している。
【００２４】
【数１】
2013120845.tif 000003
【００２５】
【数２】
2013120845.tif 000004
【００２６】
ここで、各記号の意味は以下のとおりである。
Ｎｄ：半導体電極２３に注入されているドナーとなる不純物の濃度（ｃｍ−３）
ＴＢＥ：半導体電極２３の厚さ（ｃｍ）
Ｓ：イオン拡散層３１の面積（ｃｍ２）
Ｗｄｍ：最大空乏層幅（ｃｍ）
εＳｉ：シリコンの誘電率
ｋ：ボルツマン定数
Ｔ：絶対温度
ｎｉ：真性キャリア濃度（ｃｍ−３）
ｑ：電子の電荷
【００２７】
そして、各ピラー２４ａと、半導体電極２３におけるこのピラー２４ａの直下域に相当する部分によって、１つのメモリセルが形成される。また、各ピラー２５ａと、半導体電極２３におけるこのピラー２５ａの直上域に相当する部分によって、１つのメモリセルが形成される。これにより、ワード線配線層２１とビット線配線層２２との間には、各ワード線２６と各ビット線２８との最近接点ごとに、複数個のメモリセルがマトリクス状に配列される。また、それぞれ複数層のワード線配線層２１及びビット線配線層２２が交互に積層されることにより、メモリセルが３次元マトリクス状に配列される。上下方向において隣り合うピラー２４ａ及び２５ａに形成された２つのメモリセルは、その間に配置されたワード線２６又はビット線２８を共用する。
【００２８】
次に、本実施形態に係るメタルブリッジ型記憶装置１の動作について説明する。
図３（ａ）〜（ｃ）は、本実施形態に係るメタルブリッジ型記憶装置の動作を例示する模式的断面図であり、（ａ）は初期状態を示し、（ｂ）は低抵抗状態を示し、（ｃ）は高抵抗状態を示す。
【００２９】
先ず、１つのメモリセルの動作について説明する。
図３（ａ）に示すように、各メモリセルにおいては、半導体電極２３、イオン拡散層３１及び金属電極３２が、この順に積層されている。上述の如く、半導体電極２３の導電形はｎ形であり、半導体電極２３内にはキャリアとしての電子が存在している。イオン拡散層３１は例えばノンドープの非晶質シリコンからなり、それ自体は高抵抗である。金属電極３２には、シリコンと反応せずに陽イオンとなる金属、例えば銀が含まれている。
【００３０】
図３（ｂ）に示すように、メモリセルに、金属電極３２が正極、半導体電極２３が負極となるような電圧（順電圧）を印加すると、金属電極３２を構成する銀原子が電子を失って正の銀イオンとなり、イオン拡散層３１内を負極である半導体電極２３に向かって移動する。そして、イオン拡散層３１内において半導体電極２３から供給された電子と結合し、析出する。このようにして、イオン拡散層３１内に、金属電極３２から半導体電極２３にわたってメタルブリッジ３６が形成される。また、半導体電極２３内において、キャリアとしての電子は、ワード線２６から供給されてイオン拡散層３１に向かって移動する。この結果、金属電極３２と半導体電極２３との間は「低抵抗状態」となり、半導体電極２３からメタルブリッジ３６を介して金属電極３２に向けて、電子電流が流れる。
【００３１】
一方、図３（ｃ）に示すように、メモリセルに、金属電極３２が負極、半導体電極２３が正極となるような電圧（逆電圧）を印加すると、イオン拡散層３１内の銀原子は正イオンとなり、負極である金属電極３２に向かって移動する。これにより、メタルブリッジ３６が半導体電極２３から離隔する。また、半導体電極２３内において、キャリアとしての電子はイオン拡散層３１から遠ざかる側に移動するため、イオン拡散層３１との界面から空乏層３７が伸びる。この結果、金属電極３２と半導体電極２３との間は「高抵抗状態」となる。このようにして、メモリセルの抵抗状態を「低抵抗状態」と「高抵抗状態」との間で切り替えることができ、スイッチング動作を実現できる。
【００３２】
また、図３（ｂ）に示すように、メモリセルが「低抵抗状態」にあるときに、図３（ｃ）に示すよう逆電圧を印加すると、半導体電極２３内に空乏層３７が形成されるため、電流はほとんど流れない。このように、メモリセルが「低抵抗状態」にあっても、印加される電圧が「逆電圧」であれば、電流は流れない。一方、図３（ｃ）に示すように、メモリセルが「高抵抗状態」にあるときに、更に逆電圧を印加しても、メタルブリッジ３６がより短くなるだけで、電流はほとんど流れない。従って、メモリセルの抵抗状態によれず、逆電圧が印加されたときは実質的に電流が流れない。この結果、メモリセルにおいて整流特性が実現される。
【００３３】
次に、クロスポイント構造において、特定のメモリセルだけに電流を流す動作について説明する。
図４(ａ）は、本実施形態に係るメタルブリッジ型記憶装置の動作を例示する模式的平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による模式的断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による模式的断面図である。
なお、図４（ａ）〜（ｃ）においては、図を見やすくするために、バリアメタル層及びビット線コンタクト層は図示を省略している。
【００３４】
図４（ａ）に示すように、１つのメモリセルＭＣ０（以下、「選択セル」ともいう）を「高抵抗状態」から「低抵抗状態」に変化させる場合を考える。この場合、図３（ｂ）に示すように、選択セルには正電圧を印加する。但し、選択セル以外のメモリセル（以下、「非選択セル」ともいう）には、正電圧が印加されないようにする。
【００３５】
具体的には、図４（ａ）に示すように、ワード線配線層２１に含まれる複数本のワード線２６のうち、選択セルＭＣ０に接続されたワード線２６（以下、「選択ワード線」ともいう）に低電位、例えば０Ｖを印加し、他のワード線２６（以下、「非選択ワード線」ともいう）には高電位、例えば５Ｖを印加する。また、ビット線配線層２２に含まれる複数本のビット線２８のうち、選択セルＭＣ０に接続されたビット線２８（以下、「選択ビット線」ともいう）に高電位、例えば５Ｖを印加し、他のビット線２８（以下、「非選択ビット線」ともいう）には低電位、例えば０Ｖを印加する。
【００３６】
この結果、図４（ａ）及び（ｂ）に示すように、選択セルＭＣ０においては、ワード線２６から半導体電極２３に負電位が印加され、ビット線２８から金属電極３２に正電位が印加される。これにより、イオン拡散層３１内にメタルブリッジ３６が形成される。また、半導体電極２３内には空乏層３７が形成されない。このため、選択ワード線から、半導体電極２３、メタルブリッジ３６及び金属電極３２を介して、選択ビット線に向けて電子電流が流れる。
【００３７】
また、選択ビット線と非選択ワード線との間に接続された非選択のメモリセルＭＣ１においては、半導体電極２３内に空乏層３７は形成されないが、金属電極３２と半導体電極２３には共に高電位（５Ｖ）が印加されるため、電流は流れない。
【００３８】
同様に、図４（ａ）及び（ｃ）に示すように、非選択ビット線と選択ワード線との間に接続された非選択のメモリセルＭＣ２においても、半導体電極２３内に空乏層３７は形成されないが、金属電極３２と半導体電極２３には共に低電位（０Ｖ）が印加されるため、電流は流れない。
【００３９】
更に、非選択ビット線と非選択ワード線との間に接続された非選択のメモリセルＭＣ３においては、ビット線２８に低電位（０Ｖ）が印加され、ワード線２６に高電位（５Ｖ）が印加されるため、金属電極３２を負極とし半導体電極２３を正極とした逆電圧が印加される。しかしながら、この場合は、半導体電極２３内には空乏層３７が形成されるため、やはり電流はほとんど流れない。
このようにして、非選択セルＭＣ１、ＭＣ２、ＭＣ３には実質的に電流を流さず、選択セルＭＣ０のみに電流を流すことができる。
【００４０】
次に、ワード線２６間のリーク電流について説明する。
本実施形態においては、複数本のワード線２６に接続されるように半導体電極２３が設けられているため、半導体電極２３を介して隣り合うワード線２６間にリーク電流が流れることが懸念される。しかしながら、以下に説明するように、ワード線２６間に問題となるようなリーク電流が流れることはない。
【００４１】
図４（ａ）に示すように、選択セルＭＣ０に正電圧を印加する場合を考える。このとき、非選択ワード線には全て高電位（５Ｖ）が印加されるため、非選択ワード線間には電位差が発生せず、電流が流れない。特に、非選択ワード線と非選択ビット線とによって挟まれた領域においては、半導体電極２３内に空乏層３７が発生するため、これによっても、リーク電流が阻止される。
【００４２】
一方、選択ワード線と非選択ワード線との間には、電位差が発生する。
図４（ａ）及び（ｂ）に示すように、選択セルＭＣ０と非選択セルＭＣ１との間においては、ワード線２６間に電位差が発生し、且つ、半導体電極２３が空乏化していないため、ワード線２６間に半導体電極２３を介してリーク電流が流れることが考えられる。しかしながら、選択セルＭＣ０においては、イオン拡散層３１内にメタルブリッジ３６が形成されているため、電流の大部分がメタルブリッジ３６を含む経路に分配される。このため、ワード線２６間には、ほとんどリーク電流が流れない。
【００４３】
また、図４（ａ）及び（ｃ）に示すように、非選択セルＭＣ２と非選択セルＭＣ３との間においても、ワード線２６間に電位差が発生する。しかしながら、非選択セルＭＣ３の近傍において半導体電極２３が空乏化しているため、やはりワード線２６間にはリーク電流が流れない。
【００４４】
次に、本実施形態の効果について説明する。
本実施形態においては、各メモリセルに電圧を印加することにより、イオン拡散層３１内に形成されたメタルブリッジ３６を金属電極３２に接触させたり離隔させたりして、メモリセルの抵抗状態を制御することができる。このように、本実施形態に係るメタルブリッジ型記憶装置１は、電圧により伝導パスを制御する電圧動作型の装置であるため、原理的に動作電流が小さく、消費電力が少ない。また、「高抵抗状態」においては、伝導パスとしてのメタルブリッジ３６が物理的に切断されるため、データの保持性が高い。
【００４５】
また、本実施形態においては、半導体電極２３の導電形をｎ形としているため、メモリセルに逆電圧、すなわち、金属電極３２を負極とし半導体電極２３を正極とした電圧を印加したときに、半導体電極２３内に空乏層３７が形成される。この結果、イオン拡散層３１内にメタルブリッジ３６が形成された「低抵抗状態」であっても、逆電圧が印加されたときには電流が流れない。これにより、半導体電極２３、イオン拡散層３１及び金属電極３２からなる記憶素子に、整流特性を持たせることができる。このため、メモリセルに専用の整流素子を設ける必要がなく、メモリセルの高集積化を図ることができる。
【００４６】
更に、本実施形態においては、半導体電極２３が複数本のピラー２４ａ及び２５ａ、並びに複数本のワード線２６に接続された連続膜として形成されている。これにより、半導体電極２３が空乏化しやすくなるように、半導体電極２３におけるドナーとなる不純物の濃度を低くしても、メモリセルごとの特性のばらつきを抑えることができる。以下、この理由について説明する。
【００４７】
仮に、半導体電極２３をメモリセルごとに分断し、ピラーの一部とすると、半導体電極２３内に不純物が多く含まれているピラーと不純物が少ないピラーとが生じてしまい、メモリセルの特性がばらついてしまう。これに対して、本実施形態のように、半導体電極２３を連続膜として形成すれば、半導体電極２３におけるピラー２４ａの直下域に相当する部分又はピラー２５ａの直上域に相当する部分に不純物が少ないメモリセルにおいても、半導体電極２３におけるこの部分の周囲に存在する不純物がキャリアとしての電子を供給するため、メモリセルの動作が安定する。
【００４８】
そして、本実施形態においては、半導体電極２３における不純物濃度が上記数式１を満たしているため、統計的に見て、大部分のメモリセルを安定して動作させることができる。すなわち、半導体電極２３における不純物濃度が上記数式１を満たさない場合には、半導体電極２３におけるピラーの直下域又は直上域に相当する部分に含まれる不純物原子の平均個数が１個未満となる。このため、不純物濃度を完全に均一化したとしても、１ビットのセルに対し、不純物原子が１個も含まれないメモリセルが発生してしまう。このような場合には、統計的に見て、全てのメモリセルを上述のように動作させることができなくなる。
【００４９】
また、本実施形態においては、半導体電極２３における不純物濃度が上記数式２を満たしているため、あるメモリセルに逆電圧が印加されたときに、半導体電極２３におけるそのメモリセルに属する部分を、完全に空乏化させることができる。これにより、整流特性が向上すると共に安定する。
【００５０】
このように本実施形態においては、上記数式１及び２の双方を満たしているため、メモリセルを微細化しても、実質的に全てのメモリセルにおいてメモリ動作を実現しつつ、良好で安定した整流動作を実現することができる。すなわち、微細化されたメモリセルにおいて、メモリ特性のバラツキの抑制と整流特性を両立させることができる。
【００５１】
換言すれば、本実施形態においては、上記数式１を満たす範囲であれば、メモリセルを微細化しても、原理的にはメモリセルのアレイ動作を成立させることができる。すなわち、クロスポイント型の記憶装置においても、記憶容量を増加させるためには、メモリセルの微細化又はメモリアレイの多段化を図る必要がある。しかしながら、メモリアレイを多段化すると、１ビット当たりのウェーハコストは低下するものの、工程数が増加し、１ビット辺りのプロセスコストが増加してしまうため、多段化には限界がある。このため、クロスポイント型の記憶装置においても、メモリセルの微細化が大容量化にとって有効な手法である。但し、メモリセルを微細化していくと、半導体電極に含まれる不純物原子の数が減少していき、上述の如く、不純物原子の数が１メモリセル当たり１個未満となると、すなわち、上記数式１を満たさないと、半導体電極中に不純物原子が含まれないメモリセルが不可避的に発生してしまう。
【００５２】
この場合において、仮に、半導体電極がメモリセルごとに分断されていると、メモリセル間における不純物濃度のバラツキの影響を直接的に受けることとなる。例えば、１メモリセル当たりの不純物原子数が数個程度となると、半導体電極の抵抗値及び逆電圧が印加されたときに流れるリバース電流のバラツキが大きくなってメモリセルの動作が不安定になり、１個未満になると、動作しないメモリセルが発生する。これを回避するためには、半導体電極中の不純物濃度を増加させればよいが、そうすると、空乏層が伸びにくくなり、整流特性が低下してしまう。このように、メモリセルを微細化していくと、メモリセルの動作が不安定になる。
【００５３】
これに対して、本実施形態によれば、半導体電極が連続膜として形成されているため、半導体電極に含まれるキャリアをメモリセル間で共有することができ、不純物濃度のバラツキの影響を軽減できる。これにより、メモリセルを微細化しても、メモリセルを安定的に動作させることができる。
【００５４】
更にまた、本実施形態においては、イオン拡散層３１の厚さが５ｎｍ以上であるため、「高抵抗状態」の際の抵抗値を十分に高くすることができる。一方、イオン拡散層３１の厚さが１５ｎｍ以下であるため、メタルブリッジ３６を伸ばしてメモリセルを「高抵抗状態」から「低抵抗状態」に変化させるセット電圧を低く抑えることができる。
【００５５】
更にまた、本実施形態においては、半導体電極２３の厚さが５ｎｍ以上であるため、半導体電極２３の膜厚の均一性を確保することができる。また、半導体電極２３の厚さが１５ｎｍ以下であるため、セット動作時における半導体電極２３の抵抗値を低く抑え、メモリセルに印加された電圧のうち、半導体電極２３に分配される電圧を低減することができる。
【００５６】
更にまた、本実施形態においては、半導体電極２３におけるドナーとなる不純物の濃度を１×１０２０ｃｍ−３以下とすることにより、メモリセルに逆電圧が印加されたときに、半導体電極２３を完全に空乏化させることができる。一方、不純物の濃度を１×１０１８ｃｍ−３以上とすることにより、セット動作時における半導体電極２３の抵抗値を低く抑え、半導体電極２３に分配される電圧を低減することができる。
【００５７】
次に、第２の実施形態について説明する。
第２の実施形態は、前述の第１の実施形態に係るメタルブリッジ型記憶装置の製造方法の実施形態である。
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７〜図１０は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
【００５８】
先ず、図１に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上面に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）等の回路素子を形成する。次に、シリコン基板１１上に多層配線層１２を形成する。これにより、装置１の駆動回路（図示せず）が形成される。次に、多層配線層１２上に、層間絶縁膜１３を形成する。層間絶縁膜１３内には、駆動回路に接続されるコンタクト（図示せず）を形成する。
【００５９】
次に、図５（ａ）に示すように、層間絶縁膜１３上に例えばタングステン等の金属を堆積させることにより、ワード線２６となる導電膜を形成し、その上にバリアメタル層２７を形成する。次に、例えば、ＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを行い、バリアメタル層２７及び導電膜を加工する。これにより、一方向に延びる複数本のワード線２６と、その上面上に配置されたバリアメタル層２７が形成される。次に、ワード線２６間に層間絶縁膜２０を埋め込み、上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）によって平坦化する。これにより、ワード線配線層２１が形成される。なお、最下層のワード線２６はダマシン法によって層間絶縁膜１３の上部に形成してもよい。
【００６０】
次に、図５（ｂ）に示すように、ワード線配線層２１上に、例えばｎ形のシリコンを堆積させて半導体電極２３を形成する。次に、例えばノンドープの非晶質シリコンを堆積させてイオン拡散層３１を形成する。次に、例えば銀を堆積させて金属電極３２を形成する。次に、例えばチタン窒化物を堆積させてバリアメタル層３３を形成する。その後、ビット線コンタクト層３４を形成する。
【００６１】
次に、図６（ａ）に示すように、ビット線コンタクト層３４上に島状のマスクパターン（図示せず）を形成する。マスクパターンは、ワード線２６の直上域に配置されるように、マトリクス状に配列させる。次に、このマスクパターンをマスクとしてＲＩＥ等の異方性エッチングを施し、ビット線コンタクト層３４、バリアメタル層３３、金属電極３２及びイオン拡散層３１を加工する。このとき、半導体電極２３は加工しない。これにより、半導体電極２３上にピラー２４ａが形成される。
次に、図６（ｂ）に示すように、ピラー２４ａ間に層間絶縁膜２０を埋め込み、上面をＣＭＰによって平坦化する。これにより、ピラー層２４が形成される。
【００６２】
次に、図７に示すように、例えばＲＩＥ法により、ピラー層２４上に、複数本のビット線２８を形成する。ビット線２８は、ワード線２６が延びる方向に対して交差、例えば直交する方向に延び、複数本のピラー２４ａの上面に接続されるように形成する。次に、ビット線２８間に層間絶縁膜を埋め込み、ＣＭＰを施して上面を平坦化する。これにより、ビット線配線層２２が形成される。
【００６３】
次に、ビット線配線層２２上に、バリアメタル層３３、金属電極３２及びイオン拡散層３１をこの順に積層する。次に、例えばフォトリソグラフィ法により、イオン拡散層３１上にマスクパターン４１を形成する。マスクパターン４１は、ピラー２４ａの直上域に島状に形成し、マトリクス状に配列させる。
【００６４】
次に、図８に示すように、マスクパターン４１をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、イオン拡散層３１、金属電極３２及びバリアメタル層３３を加工する。これにより、ビット線配線層２２上に複数本のピラー２５ａが形成される。
【００６５】
次に、図９に示すように、ピラー２５ａ間に層間絶縁膜２０を埋め込み、ＣＭＰを施して上面を平坦化する。これにより、ピラー層２５が形成される。なお、マスクパターン４１はこの段階までに除去される。
次に、図１０に示すように、ピラー層２５上に、半導体電極２３、バリアメタル層２７及びワード線２６となる導電膜をこの順に形成する。
【００６６】
次に、図２に示すように、ＲＩＥ等の異方性エッチングを施し、導電膜及びバリアメタル層２７をライン状に加工する。これにより、ワード線２６及びバリアメタル層２７が形成される。このとき、半導体電極２３は加工しない。次に、バリアメタル層２７間及びワード線２６間に層間絶縁膜２０を埋め込み、ＣＭＰにより上面を平坦化する。これにより、ワード線配線層２１が形成される。
【００６７】
以後同様に、半導体電極２３、ピラー層２４、ビット線配線層２２、ピラー層２５、半導体電極２３、ワード線配線層２１を繰り返し形成する。これにより、メタルブリッジ型記憶装置１が製造される。
【００６８】
次に、本実施形態の効果について説明する。
本実施形態によれば、前述の第１の実施形態に係るメタルブリッジ型記憶装置１を製造することができる。また、図６（ａ）に示すピラー２４ａを加工する工程、及び図１０に示すワード線２６を加工する工程において、半導体電極２３を加工していないため、これらの加工が容易になると共に、加工のバラツキが軽減される。これにより、メタルブリッジ型記憶装置の製造コストが低減すると共に、信頼性が向上する。
【００６９】
なお、前述の第１及び第２の実施形態においては、イオン拡散層３１をメモリセルごとに分断する例を示したが、イオン拡散層３１は連続膜として形成されていてもよい。
【００７０】
以上説明した実施形態によれば、メモリセルの高集積化が可能なメタルブリッジ型記憶装置を実現することができる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７２】
１：メタルブリッジ型記憶装置、１１：シリコン基板、１２：多層配線層、１３：層間絶縁膜、２０：層間絶縁膜、２１：ワード線配線層、２２：ビット線配線層、２３：半導体電極、２４：ピラー層、２４ａ：ピラー、２５：ピラー層、２５ａ：ピラー、２６：ワード線、２７：バリアメタル層、２８：ビット線、３１：イオン拡散層、３２：金属電極、３３：バリアメタル層、３４：ビット線コンタクト層、３６：メタルブリッジ、３７：空乏層、４１：マスクパターン、ＭＣ０：選択されたメモリセル、ＭＣ１〜ＭＣ４：非選択のメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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