(57)【要約】【課題】複数個のメモリチップが積層された構造を有する半導体装置の信頼性を向上させる。【解決手段】半導体装置は、複数のビットラインと複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、いずれか一つのメモリチップには複数個のメモリチップの各々に配列された複数のビットラインと連結されアクティブにされるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプと、複数個のメモリチップの各々に配列された複数のワードラインと連結されアクティブされるメモリチップのワードラインをイネーブルさせるためのサブワードラインドライバを含み、ビットラインセンスアンプとサブワードラインドライバがいずれか一つのメモリチップに備わる。【選択図】図３
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【特許請求の範囲】
【請求項１】
積層された複数個のメモリチップを具備し、それぞれのメモリチップが複数個のメモリブロックを含み、それぞれのメモリブロックがビットラインとワードラインを通してデータアクセスが可能なメモリセルを含む半導体装置であって、
前記複数個のメモリチップの各々に配列された複数のビットラインと連結され、前記複数のビットラインのうちアクティブになるメモリチップのビットラインをイネーブルさせ、前記複数個のメモリチップのうちのいずれか１つに備わる複数個のビットラインセンスアンプと、
前記複数個のメモリチップの各々に配列された複数のワードラインと連結され、前記複数のワードラインのうちアクティブになるメモリチップのワードラインをイネーブルさせ、前記複数個のメモリチップうちのいずれか一つに備わる複数個のサブワードラインドライバとを含む半導体装置。
【請求項２】
前記複数個のビットラインセンスアンプは、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第１メモリブロックの第１メモリセルに配列される第１ビットラインと連結される第１ビットラインセンスアンプと、
前記第１メモリブロックの第２メモリセルに配列される第２ビットラインと連結される第２ビットラインセンスアンプとを含み、
前記第１ビットラインセンスアンプが前記第１メモリブロックの一側に位置し、前記第２ビットラインセンスアンプが前記第１メモリブロックの他側に位置する請求項１に記載の半導体装置。
【請求項３】
前記複数個のサブワードラインドライバが、
前記第１メモリブロックの第１メモリセルに配列される第１ワードラインと連結される第１サブワードラインドライバと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第２メモリブロックの第１メモリセルに配列される第２ワードラインと連結される第２サブワードラインドライバとを含み、
前記第１サブワードラインドライバが前記第１メモリブロックの前記第１メモリセルの第１側に位置し、前記第２サブワードラインドライバが前記第２メモリブロックの前記第１メモリセルの第２側に位置する請求項２に記載の半導体装置。
【請求項４】
前記第１サブワードラインドライバが、
前記複数個のメモリチップうちいずれか一つの第１メモリブロックの前記第１メモリセルと、前記第１メモリブロックの第２メモリセルとの間に位置する請求項３に記載の半導体装置。
【請求項５】
前記複数個のサブワードラインドライバが、
反転メインワードライン信号とサブワードライン選択信号とを受信して前記複数のワードラインのうち、いずれか一つのワードラインをアクティブさせるためのワードライン出力信号を出力するメイン駆動部と、
前記メイン駆動部から出力されるワードライン出力信号とチップ選択信号とを受信して選択されたメモリチップの該当ワードラインをアクティブさせるためのチップ選択スイッチとを含む請求項３に記載の半導体装置。
【請求項６】
前記チップ選択スイッチが、
前記第１メモリブロックの第１メモリセルに配列される第１ワードラインと連結される第１チップ選択スイッチと、
前記第１メモリブロックの第２メモリセルに配列される第１ワードラインと連結される第２チップ選択スイッチとを含む請求項５に記載の半導体装置。
【請求項７】
複数個のメモリチップが積層された半導体装置において、
複数のビットラインと複数のワードラインとが配列され、前記複数のビットラインと前記複数のワードラインとの交差点に形成される複数個のメモリセルを含む複数個のメモリブロックに配列される２つ以上のメモリチップと、
前記２つ以上のメモリチップの各々に配列される複数のビットラインと連結される複数個のビットラインセンスアンプと、前記複数個のメモリチップの各々に配列された複数のワードラインと連結される複数個のサブワードラインドライバを含む制御チップと、
を含む半導体装置。
【請求項８】
前記複数個のビットラインセンスアンプは、前記複数個のメモリチップの各々に配列された複数のビットラインと連結され、前記複数個のビットラインのうちアクティブになるメモリチップのビットラインをイネーブルさせ、
前記複数個のサブワードラインドライバは、前記複数個のメモリチップの各々に配列された複数のワードラインと連結され、前記複数個のワードラインのうちアクティブになるメモリチップのワードラインをイネーブルさせる請求項７に記載の半導体装置。
【請求項９】
前記複数個のビットラインセンスアンプは、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第１メモリブロックの第１メモリセルに配列される第１ビットラインと連結される第１ビットラインセンスアンプと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第１メモリブロックの第２メモリセルに配列される第２ビットラインと連結される第２ビットラインセンスアンプを含み、
前記第１ビットラインセンスアンプが前記第１メモリブロックの一側に位置し、前記第２ビットラインセンスアンプが前記第１メモリブロックの他側に位置する請求項８に記載の半導体装置。
【請求項１０】
前記複数個のサブワードラインドライバが、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、前記第１メモリブロックの第１メモリセルに配列される第１ワードラインと連結される第１サブワードラインドライバと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第２メモリブロックの第１メモリセルに配列される第２ワードラインと連結される第２サブワードラインドライバとを含み、
前記第１サブワードラインドライバが前記第１メモリブロックの前記第１メモリセルの第１側に位置し、前記第２サブワードラインドライバが前記第２メモリブロックの前記第１メモリセルの第２側に位置する請求項９に記載の半導体装置。
【請求項１１】
前記第１サブワードラインドライバが、
前記複数個のメモリチップのうちいずれか一つの第１メモリブロックの前記第１メモリセルと、前記第１メモリブロックの第２メモリセルとの間に位置する請求項１０に記載の半導体装置。
【請求項１２】
前記複数個のサブワードラインドライバが、
反転メインワードライン信号とサブワードライン選択信号とを受信して前記複数のワードラインのうち、いずれか一つのワードラインをアクティブさせるためのワードライン出力信号を出力するメイン駆動部と、
前記メイン駆動部から出力されるワードライン出力信号とチップ選択信号とを受信して選択されたメモリチップの該当ワードラインをアクティブさせるためのチップ選択スイッチとを含む請求項１０に記載の半導体装置。
【請求項１３】
前記チップ選択スイッチが、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、前記第１メモリブロックの第１メモリセルに配列される第１ワードラインと連結される第１チップ選択スイッチと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、前記第１メモリブロックの第２メモリセルに配列される第１ワードラインと連結される第２チップ選択スイッチとを含む請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくは複数個のメモリチップが積層された構造を有する半導体装置に関する。
【背景技術】
【０００２】
一般的な半導体装置は、一つのメモリチップにデータを保存することができるメモリセルがロー（ｒｏｗ）とコラム（ｃｏｌｕｍｎ）とのマトリックス構造で配列されるメモリセルアレイを含む。ここで、メモリセルアレイのロー方向ではワードラインＷＬが配線され、コラム方向ではビットラインＢＬが配線される。このようなワードラインＷＬとビットラインＢＬとの交差点にメモリセルが配列される。
【０００３】
図１は一般的な半導体装置のメモリセルとビットラインセンスアンプとの連結関係を表す図であり、図２は一般的な半導体装置のメモリセルとサブワードラインドライバとの連結関係を表す図である。
【０００４】
図１及び図２を参照すると、一般的な半導体装置は、複数個のメモリセルＣ１…Ｃｎが配列される複数個のメモリブロックＭＢ１、ＭＢ２…により構成される。
【０００５】
ここで、複数個のメモリブロックＭＢ１、ＭＢ２…はそれぞれのメモリブロックをなす各メモリセルＣ１…Ｃｎの上下部に複数個のビットラインセンスアンプ（Ｂｉｔ  Ｌｉｎｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  ：  ＢＬＳＡ）が連結され、メモリセルＣ１…Ｃｎの左右部に複数個のサブワードラインドライバ（Ｓｕｂ  Ｗｏｒｄ  ｌｉｎｅ  Ｄｒｉｖｅｒ：ＳＷＤ）が連結される。ここで、ビットラインセンスアンプＢＬＳＡは、図示しないが、イーブン（ｅｖｅｎ）ビットラインとオード（ｏｄｄ）ビットラインとが順次的に配置されたメモリセルアレイをビットラインセンスアンプＢＬＳＡがデータライン（ｄａｔａ  ｌｉｎｅ）とレファレンスライン（ｒｅｆｅｒｅｎｃｅ  ｌｉｎｅ）とで使用してデータラインを通して出力されるデータを感知及び増幅する役割をする。また、サブワードラインドライバＳＷＤは、ワードラインのハイ（ｈｉｇｈ）状態またはロー（ｌｏｗ）状態を作る役割をする。
【０００６】
しかし、半導体装置のメモリ容量を増やすために垂直方向に複数個のメモリチップが積層される構造を有する半導体装置では、ビットラインセンスアンプＢＬＳＡとサブワードラインドライバＳＷＤとが配置される時、ビットラインとワードラインとを制御するのが難しく、フローティングになるメモリセルが発生して半導体装置の信頼性を減少させるという問題点がある。
【０００７】
また、複数個のメモリチップが積層される構造を有する半導体装置は、ビットラインセンスアンプＢＬＳＡと連結される数多くのデータラインを有するので、半導体装置の集積度を悪化させるという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第８１８４４７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の実施形態は、ビットラインセンスアンプとサブワードラインドライバとの配列構造を改善して複数個のメモリチップが積層された構造を有し、信頼性を向上させた半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の技術的な課題を達成するために、一実施形態による半導体装置は、複数のビットラインと複数のワードラインとが配列され、前記複数のビットラインと前記複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、前記複数個のメモリチップの各々に配列された複数のビットラインと連結されて前記複数個のビットラインのうち、アクティブになるメモリチップのビットラインをイネーブルさせるための複数のビットラインセンスアンプと、前記複数個のメモリチップの各々に配列された複数のワードラインと連結されて前記複数個のワードラインのうちアクティブになるメモリチップのワードラインをイネーブルさせるための複数個のサブワードラインドライバとを含み、前記複数個のビットラインセンスアンプと前記複数個のサブワードラインドライバとは前記複数個のメモリチップのうち、いずれか一つのメモリチップに備わる。
【００１１】
本発明の異なる実施形態による半導体装置は複数個の半導体チップが垂直方向に積層され、前記複数個の半導体チップには複数のビットラインと複数のワードラインとが配列され、前記複数のビットラインと前記複数のワードラインとの交差点に形成される複数個のメモリセルが複数個のメモリブロックに配列される２つ以上のメモリチップと、前記２つ以上のメモリチップの各々に配列される複数のビットラインと連結される複数個のビットラインセンスアンプと前記複数個のメモリチップの各々に配列された複数のワードラインと連結される複数個のサブワードラインドライバとを含む制御チップを含む。
【発明の効果】
【００１２】
本発明による半導体装置は複数個のメモリチップが積層された構造で複数個のメモリセルと該当されるセルとが連結されるビットラインセンスアンプとサブワートラインドライバとの連結構造を改善して半導体装置の信頼性向上させるだけではなく半導体装置の集積度を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一般的な半導体装置のメモリセルとビットラインセンスアンプとの連結関係を示す図である。
【図２】一般的な半導体装置のメモリセルとサブワードラインドライバとの連結関係を示す図である。
【図３】本発明の一実施形態による半導体装置の構成を示す図である。
【図４】本発明の異なる実施形態による半導体装置の構成を示す図である。
【図５】本発明の一実施形態による半導体装置のビットラインセンスアンプと複数個のメモリチップとの連結関係を示す図である。
【図６】本発明の一実施形態による半導体装置のサブワードラインドライバと複数個のメモリチップとの連結関係を示す図である。
【図７】本発明の一実施形態による半導体装置のサブワードラインドライバの構造を示す図である。
【発明を実施するための形態】
【００１４】
以下では添付された図面を参照して本発明の実施形態を詳しく説明する。
【００１５】
図３は本発明の一実施形態による半導体装置の構成を示す図面である。
【００１６】
図３を参照すると、本発明の一実施形態による半導体装置３１０は、垂直方向に積層された複数個のメモリチップ３１１、３１２を含む。本発明の一実施形態では２つのメモリチップが積層された場合を例に説明する。しかし、これに限定されるのではなくメモリチップの個数は高集積化のために２つ以上とするのが望ましい。
【００１７】
このように、複数個のメモリチップ３１１、３１２の各々には、複数個のビットラインＢＬ１、ＢＬ２、ＢＬ３…と複数個のワードラインＷＬ１、ＷＬ２、ＷＬ３…とが配列され、ビットラインＢＬ１、ＢＬ２、ＢＬ３…とワードラインＷＬ１、ＷＬ２、ＷＬ３…との交差点には複数個のメモリセルＣ１…Ｃｎが配列される複数個のメモリブロックＭＢ１…を含む。
【００１８】
ここで、本発明の一実施形態による半導体装置３１０は、複数個のメモリチップ３１１、３１２のうち、第２メモリチップ３１２にのみ、複数個のメモリセルＣ１…Ｃｎに保存されたデータを増幅させるためのビットラインセンスアンプ（Ｂｉｔ  Ｌｉｎｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ：ＢＬＳＡ）４１０とワードラインを駆動するためのサブワードラインドライバ（Ｓｕｂ  Ｗｏｒｄ  ｌｉｎｅ  Ｄｒｉｖｅｒ：ＳＷＤ）４２０とが備わる。
【００１９】
このように、第２メモリチップ３１２に備わるビットラインセンスアンプ４１０とサブワードラインドライバ４２０とは、第２メモリチップ３１２に配列されるビットラインＢＬ１、ＢＬ２、ＢＬ３…とワードラインＷＬ１、ＷＬ２、ＷＬ３…との活性化を制御するのはもちろんのこと、第１メモリチップ３１１に配列されるビットラインＢＬ１、ＢＬ２、ＢＬ３…とワードラインＷＬ１、ＷＬ２、ＷＬ３…との活性化を制御する。
【００２０】
すなわち、第２メモリチップ３１２にビットラインセンスアンプ４１０とサブワードラインドライバ４２０とが備わっており、第１メモリチップ３１１の複数個のビットラインＢＬ１、ＢＬ２、ＢＬ３…と複数個のワードラインＷＬ１、ＷＬ２、ＷＬ３…とは、第２メモリチップ３１２に備わるビットラインセンスアンプ４１０とサブワードラインドライバ４２０との制御によってアクティブになる。
【００２１】
図４は本発明の異なる実施形態による半導体装置の構成を示す図面である。
【００２２】
図４を参照すると、本発明の異なる実施形態による半導体装置３２０は、垂直方向に積層された複数個のメモリチップ３２１、３２２と制御回路が備わる制御チップ３２３とを含む。本発明の異なる実施形態では２つのメモリチップが積層された場合を例に説明するが、これに限定されるのではなくメモリチップの個数は高集積化のために２つ以上とするのが望ましい。
【００２３】
このように複数個のメモリチップ３２１、３２２の各々には複数個のビットラインＢＬ１、ＢＬ２、ＢＬ３…と複数個のワードラインＷＬ１、ＷＬ２、ＷＬ３…とが配列され、複数個のビットラインＢＬ１、ＢＬ２、ＢＬ３…と複数個のワードラインＷＬ１、ＷＬ２、ＷＬ３…との交差点には複数個のメモリセルＣ１…Ｃｎが配列される。
【００２４】
一方、制御チップ３２３は、複数個のメモリチップ３２１、３２２の各々に配列された複数個のビットラインＢＬ１、ＢＬ２、ＢＬ３…のうち、アクティブになるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプ（Ｂｉｔ  Ｌｉｎｅ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  ：  ＢＬＳＡ）４１０と、複数個のメモリチップ３２１、３２２の各々に配列された複数個のワードラインＷＬ１、ＷＬ２、ＷＬ３…のうち、アクティブになるメモリチップのワードラインを駆動するためのサブワードラインドライバ（Ｓｕｂ  Ｗｏｒｄ  ｌｉｎｅ  Ｄｒｉｖｅｒ：ＳＷＤ）４２０と、制御回路４５０からコマンド信号を受信し、これをデコーディングしてアクティブになるメモリチップのコラムアドレス信号を出力するＹ−デコーダ４３０と、制御回路４５０からコマンド信号を受信し、これをデコーディングしてアクティブになるメモリチップのローアドレス信号を出力するＸ−デコーダ４４０と、外部からアドレス信号とコマンド信号とを受信して複数個のメモリチップ３２１、３２２の全般的な動作を制御する制御回路４５０とを備える。すなわち、制御チップ３２３は、データを保存するためのメモリセルが配列された構造でなく、メモリセルの全般的な動作を制御するものである。
【００２５】
このように、本発明の実施形態による半導体装置３１０、３２０は、従来のように各メモリチップごとにビットラインセンスアンプ４１０とサブワードラインドライバ４２０とを備えなくても、いずれか一つのメモリチップや制御チップに複数個のビットラインＢＬ１、ＢＬ２、ＢＬ３…と複数個のワードラインＷＬ１、ＷＬ２、ＷＬ３…とを制御するビットラインセンスアンプ４１０とサブワードラインドライバ４２０とを設けることによって、制御ミスによる不良を減少させることができ、データラインの数を減少させ、半導体装置の集積度を向上させることができる。
【００２６】
次に、本発明の一実施形態による半導体装置３１０のビットラインセンスアンプ４１０とメモリチップ３１１、３１２との連結関係をさらに詳しく説明する。
【００２７】
図５は本発明の一実施形態による半導体装置のビットラインセンスアンプと複数個のメモリチップとの連結関係を示す図である。
【００２８】
図５を参照すると、複数個のメモリチップ３１１、３１２のうち、第２メモリチップ３１２に備われるビットラインセンスアンプ４１０は第２メモリチップ３１２に配列されたビットラインＢＬ１、ＢＬ２、ＢＬ３…だけでなく第１メモリチップ３１１に配列されたビットラインＢＬ１、ＢＬ２、ＢＬ３…とも連結される。
【００２９】
各複数のメモリセルとの連結関係をみると、第１ビットラインセンスアンプ４１１には、第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列されるビットラインＢＬ１と、第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列されるビットラインＢＬ１とが連結される。
【００３０】
一方、第２ビットラインセンスアンプ４１２には、第１メモリチップ３１１の第１メモリブロックＭＢ１の第２メモリセルＣ２に配列されるビットラインＢＬ２と、第２メモリチップ３１２の第１メモリブロックＭＢ１の第２メモリセルＣ２に配列されるビットラインＢＬ２とが連結される。
【００３１】
この時、第１ビットラインセンスアンプ４１１と第２ビットラインセンスアンプ４１２とは、第１メモリブロックＭＢ１を基準にどちらか一方に分けられて配列される。すなわち、第１ビットラインセンスアンプ４１１は、第１メモリブロックＭＢ１の第１メモリセルＣ１の一側に位置し、第２ビットラインセンスアンプ４１２は第１メモリブロックＭＢ１の第２メモリセルＣ２の他側に位置する。このようにしているのは、ビットラインセンスアンプ４１０が複数個が積層されたメモリチップ３１１、３１２の複数のビットラインと連結しなければならないために空間確保するためである。
【００３２】
次に、ビットラインセンスアンプ４１０の駆動特性をさらに詳しく説明する。
【００３３】
第１ビットラインセンスアンプ４１１を例示してみると、第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ビットラインＢＬ１と、第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ビットラインＢＬ１とのうち、制御回路（不図示）によって第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１がアクティブになると、第１ビットラインセンスアンプ４１１は第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ビットラインＢＬ１をイネーブルさせる。この時、イネーブルされる第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列される第１ビットラインＢＬ１はデータライン（Ｄａｔａ  ｌｉｎｅ）になり、イネーブルできない第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列される第１ビットラインＢＬ１はレファレンスライン（Ｒｅｆｅｒｅｎｃｅ  ｌｉｎｅ）になる。
【００３４】
これにより、第１ビットラインセンスアンプ４１１は、第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に保存されたデータを増幅する役割をする。
【００３５】
本発明の一実施形態による半導体装置３１０を例にして説明したが、本発明の異なる実施形態による半導体装置３２０も、ビットラインセンスアンプ４１０が制御チップ３２３に備わっているという点を除き、複数個のメモリチップ３２１、３２２との連結関係は本発明の一実施形態による半導体装置３１０と同一である。したがって、本発明の異なる実施形態による半導体装置３２０のビットラインセンスアンプ４１０と複数個のメモリチップ３２１、３２２との連結関係に関する詳細な説明は省略する。
【００３６】
次に、本発明の一実施形態による半導体装置３１０のサブワードラインドライバ４２０に関してさらに詳しく説明する。
【００３７】
図６は本発明の一実施形態による半導体装置のサブワードラインドライバと複数個のメモリチップとの連結関係を示す図である。
【００３８】
図６を参照すると、複数個のメモリチップ３１１、３１２のうち、第２メモリチップ３１２が備えるサブワードラインドライバ４２０は、第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１と第２メモリセルＣ２との間に備わる。
【００３９】
このように、サブワードラインドライバ４２０の一側には、第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ワードラインＷＬ１と第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ワードラインＷＬ１とが連結される。また、サブワードラインドライバ４２０の他側には、第２メモリチップ３１２の第１メモリブロックＭＢ１の第２メモリセルＣ１に配列された第１ワードラインＷＬ１と第１メモリチップ３１１の第１メモリブロックＭＢ１の第２メモリセルＣ２に配列された第１ワードラインＷＬ１とが連結される。前述した一側は第１メモリブロックＭＢ１の上部であってもよく、前述した他側は第１メモリブロックＭＢ１の下部であってもよい。
【００４０】
このような、サブワードラインドライバ４２０は、メイン駆動部（Ｍａｉｎ  Ｄｒｉｖｅｒ：ＭＤ）４２１とメイン駆動部４２１を中心に、第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１と隣接するように配置される第１チップ選択スイッチ（Ｃｈｉｐ  Ｓｅｌｅｃｔｉｏｎ  Ｓｗｉｔｃｈ１：ＣＳＳ１）４２２と、メイン駆動部（Ｍａｉｎ  Ｄｒｉｖｅｒ：ＭＤ）４２１を中心に第２メモリチップ３１２の第１メモリブロックＭＢ１の第２メモリセルＣ２と隣接するように配置される第２チップ選択スイッチ（Ｃｈｉｐ  Ｓｅｌｅｃｔｉｏｎ  Ｓｗｉｔｃｈ２：ＣＳＳ２）４２３とを含む。
【００４１】
各複数のメモリセルとの連結関係をみると、第１チップ選択スイッチ４２２には、第２メモリチップ３１２の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ワードラインＷＬ１と第１メモリチップ３１１の第１メモリブロックＭＢ１の第１メモリセルＣ１に配列された第１ワードラインＷＬ１とが連結される。
【００４２】
一方、第２チップ選択スイッチ４２３には、第２メモリチップ３１２の第１メモリブロックＭＢ１の第２メモリセルＣ２に配列された第１ワードラインＷＬ１と第１メモリチップ３１１の第１メモリブロックＭＢ１の第２メモリセルＣ２に配列された第１ワードラインＷＬ１とが連結される。
【００４３】
また、サブワードラインドライバ４２０は、第１メモリチップ３１１及び第２メモリチップ３１２の第１メモリブロックＭＢ１の第２メモリセルＣ２に配列される第１ワードラインＷＬ１と連結される第１サブワードラインドライバ４２０ａが前記第２メモリセルＣ２を基準に第１側に配置されると、第１メモリチップ３１１及び第２メモリチップ３１２の第２メモリブロックＭＢ２の第２メモリセルＣ２に配列される第２ワードラインＷＬ２が配列される第２サブワードラインドライバ４２０ｂは前記第２メモリセルＣ２を基準に第２側に配列される。第１側は左側であってもよく、第２側は右側であってもよい。このようにしているのは、複数個が積層されたメモリチップ３１１、３１２の複数個のワードラインと連結しなければならないために空間確保するためである。
【００４４】
このようなサブワードラインドライバ４２０の駆動特性をさらに詳しく説明すると次のようである。
【００４５】
図７は本発明の一実施形態による半導体装置のサブワードラインドライバの構造を表す図である。
【００４６】
図７を参照すると、本発明の一実施形態による半導体装置３１０のサブワードラインドライバ４２０は、前述したようにメイン駆動部４２１と第１チップ選択スイッチ４２２とを含む。ここでは、第１チップ選択スイッチ４２２だけを図示したが、第２チップ選択スイッチ４２３の回路構成は、第１チップ選択スイッチ４２２と同一である。
【００４７】
メイン駆動部４２１は、反転メインワードライン信号ＭＷＬＢに応答して第１ノードｎ１をプルアップ駆動するＰＭＯＳトランジスタＰ１と、第１ノードｎ１と接地電圧ＶＳＳとの間に連結されて反転メインワードライン信号ＭＷＬＢに応答して第１ノードｎ１をプルダウン駆動するＮＭＯＳトランジスターＮ１とを含む。このような、メイン駆動部４２１は、制御回路から入力されるサブワードライン選択信号ＦＸを電源信号として受信して駆動する。このように入力されたサブワードライン選択信号ＦＸと反転メインワードライン信号ＭＷＬＢとが受信されるメイン駆動部４２１は、選択されたサブワードラインをアクティブするためのサブワードライン出力信号ＳＷＯを出力する。
【００４８】
第１チップ選択スイッチ４２２は、メイン駆動部４２１の第１ノードｎ１から出力される出力信号ＳＷＯと制御回路から第１チップ選択信号ＣＳＳ１＿Ｓの入力可否によってターンオンされる第１ＰＭＯＳトランジスターＰＴ１と、反転サブワードライン選択信号ＦＸＢに応答して第３ノードｎ３をプルダウンさせる第１ＮＭＯＳトランジスターＮＴ１と、メイン駆動部４２１の第１ノードｎ１から出力される出力信号ＳＷＯと制御回路から第２チップ選択信号ＣＳＳ２＿Ｓの入力可否によってターンオンされる第２ＰＭＯＳトランジスターＰＴ２と、第４ノードｎ４と接地電圧ＶＳＳとの間に連結されて反転サブワードライン選択信号ＦＸＢに応答して第４ノードｎ４をプルダウンさせる第２ＮＭＯＳトランジスターＮＴ２とを含む。このような第１チップ選択スイッチ４２２は、メイン駆動部４２１から出力される出力信号ＳＷＯと制御回路から第１チップ選択信号ＣＳＳ１＿Ｓが入力されるのか、第２チップ選択信号ＣＳＳ２＿Ｓが入力されるかによって、選択された該当チップの該当ワードラインが駆動されるようにする。
【００４９】
以上で説明したように、本発明の実施形態による半導体装置は、複数個のメモリチップが積層された構造である一つのメモリチップまたはある一つの制御チップにだけ、ビットラインセンスアンプ４１０とサブワードラインドライバ４２０とが位置されるようにすることによって、ビットラインとワードラインとの制御が容易になるようにする。これにより、データライン数を減少させることができ、半導体装置の集積度を向上させることができるだけでなく信頼性を向上させることができるようになる。
【００５０】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記載した実施形態は、あらゆる面で例示的なものであり、限定的なものではないと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解されるべきである。
【符号の説明】
【００５１】
３１１,３２１  第１メモリチップ
３１２,３２２  第２メモリチップ
３２３  制御チップ
４１０  ビットラインセンスアンプ
４２０  サブワードラインドライバ
４２１  メイン駆動部
４２２  第１チップ選択スイッチ
４２３  第２チップ選択スイッチ
４３０  Ｙ−デコーダ
４４０  Ｘ−デコーダ
４５０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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