(57)【要約】【課題】信頼性の低下を抑制することのできる抵抗変化型メモリ素子を提供する。【解決手段】本実施形態による抵抗変化型メモリ素子は、第１電極と、金属元素を有する第２電極と、前記第１電極と前記第２電極との間に設けられアモルファスシリコンを含む第１層と、前記第１層と前記第１電極との間に設けられポリピロールまたはその誘導体を含有する第２層とを有する抵抗変化層と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
金属元素を有する第２電極と、
前記第１電極と前記第２電極との間に設けられアモルファスシリコンを含む第１層と、前記第１層と前記第１電極との間に設けられポリピロールまたはその誘導体を含有する第２層とを有する抵抗変化層と、
を備えていることを特徴とする抵抗変化型メモリ素子。
【請求項２】
第１電極と、
金属元素を有する第２電極と、
前記第１電極と前記第２電極との間に設けられアモルファスシリコンを含む第１の層と、前記第１層と前記第１電極との間に設けられホール注入抑制材料を含む第２層とを有する抵抗変化層と、
を備えていることを特徴とする抵抗変化型メモリ素子。
【請求項３】
前記第２層は、自己組織化単分子層であることを特徴とする請求項２記載の抵抗変化型メモリ素子。
【請求項４】
前記第２層は、イオン化ポテンシャルＩＰが４．０ｅＶ＜ＩＰ＜４．５ｅＶの範囲である有機分子化合物を含有することを特徴とする請求項２乃至３のいずれかに記載の抵抗変化型メモリ素子。
【請求項５】
前記第１電極と前記第２層との間に設けられたポリシリコン層を更に備えていることを特徴とする請求項１乃至４のいずれかに記載の抵抗変化型メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリ素子に関する。
【背景技術】
【０００２】
現在、不揮発性メモリ技術の主流であるフラッシュメモリ(flash memory)は、他のメモリ素子に比べて素子構造が複雑で高集積化が容易でないという短所を有する。かかる問題を解決するために、単純な金属／抵抗変化層／金属構造を備えた抵抗変化型メモリ素子をメモリセルとして備えたＲｅＲＡＭ(Resistive Random Access Memory)が最近盛んに研究されている。特に、抵抗変化型メモリ素子の抵抗変化層として半導体のアモルファス化シリコン（ａ−Ｓｉ）を含む層を用いるＲｅＲＡＭは、主原料がシリコンであることから従来のシリコンを主原料とした半導体素子の製造方法を流用できるため、新規材料の導入に起因する製造コストの増加を抑えることができる利点を有する。
【０００３】
後述するように、上記抵抗変化型メモリ素子においては、ＲｅＲＡＭの信頼性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００９／００１４７０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、信頼性の低下を抑制することのできる抵抗変化型メモリ素子を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の抵抗変化型素子は、第１電極と、金属元素を有する第２電極と、前記第１電極と前記第２電極との間に設けられアモルファスシリコンを含む第１層と、前記第１層と前記第１電極との間に設けられポリピロールまたはその誘導体を含有する第２層とを有する抵抗変化層と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態による抵抗変化型メモリ素子を示す断面図。
【図２】第１実施形態の第１変形例による抵抗変化型メモリ素子を示す断面図。
【図３】第１実施形態の第２変形例による抵抗変化型メモリ素子を示す断面図。
【図４】比較例による抵抗変化型メモリ素子を示す断面図。
【図５】図５（ａ）および図５（ｂ）はそれぞれ、第１実施形態および比較例の抵抗変化型メモリ素子における抵抗変化層の断面を示す模式図。
【図６】図６（ａ）および図６（ｂ）はそれぞれ、第１実施形態および比較例の抵抗変化層のエネルギーバンドおよび状態密度分布を示す模式図。
【図７】図７（ａ）乃至図７（ｄ）は、ホール注入抑制層に用いられる材料の分子の例を示す化学構造式を示す図。
【図８】ホール注入抑制層として、図７（ａ）に示す材料を用いた場合の抵抗変化層を示す模式図。
【図９】図９（ａ）および図９（ｂ）はそれぞれ、第２実施形態の抵抗変化型メモリを示す平面図および断面図。
【図１０】第２実施形態の抵抗変化型メモリの書込み方法を説明する図。
【図１１】第２実施形態の抵抗変化型メモリの読出し方法を説明する図。
【図１２】第２実施形態の抵抗変化型メモリの消去方法を説明する図。
【図１３】第３実施形態の抵抗変化型メモリを示す断面図。
【発明を実施するための形態】
【０００８】
実施形態を説明する前に実施形態に至った経緯を説明する。
【０００９】
金属／絶縁体層／金属（ＭＩＭ）構造を備えた抵抗変化型メモリ素子の抵抗変化層として半導体のアモルファスシリコン（ａ−Ｓｉ）を含む層を用いた場合について本発明者達は検討した。その結果、ａ−Ｓｉ層中に形成される金属フィラメントは抵抗変化型メモリ素子にバイアスを印加しない状態であってもａ−Ｓｉ層に隣接する層から注入されるホールによって酸化されることを本発明者達は発見した。更に金属フィラメントの酸化は抵抗変化型メモリ素子の抵抗を上げ、メモリ効果を消失させてＲｅＲＡＭの信頼性を低下させるという問題を引き起こすことを本発明者達は発見した。そこで、本発明者達は鋭意研究に努め、ＲｅＲＡＭの信頼性が低下するのを抑制することを可能にする抵抗変化メモリ素子を発明した。これを以下の実施形態で述べる。
【００１０】
以下に実施形態について図面を参照して説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１実施形態）
第１実施形態による抵抗変化型メモリ素子（以下、メモリ素子ともいう）を図１に示す。図１は第１実施形態のメモリ素子の断面図である。この第１実施形態のメモリ素子１は、第１電極２と、第２電極８と、第１電極２および第２電極８との間に設けられた抵抗変化層４とを、備えている。抵抗変化層４は、第１電極２側に設けられ高濃度にｐ型不純物がドープされたポリシリコン層４ａと、第２電極８側に設けられたａ−Ｓｉ層４ｂと、ポリシリコン層４ａとａ−Ｓｉ層４ｂとの間に設けられたホール注入抑制層４ｃとを備えている。なお、第２電極８は、ａ−Ｓｉ層４ｂと一部分が接し、その他の部分は、ａ−Ｓｉ層４ｂとの間に絶縁層６が設けられている。すなわち、絶縁層６に貫通孔が設けられ、この貫通孔を通して第２電極８の一部分がａ−Ｓｉ層４ｂと接する構成となっている。なお、図２に示す第１実施形態の第１変形例のように、絶縁層６が設けられずに、第２電極８の対向する全ての面がａ−Ｓｉ層４ｂと接する構成であってもよい。
【００１２】
図１に示す第１実施形態のメモリ素子１は、第１電極２、ポリシリコン層４ａ、ホール注入抑制層４ｃ、ａ−Ｓｉ層４ｂ、絶縁層６、および第２電極８がこの順序で積層された構成であるが、逆の順序で積層された構成、すなわち、第２電極８、絶縁層６、ａ−Ｓｉ層４ｂ、ホール注入抑制層４ｃ、ポリシリコン層４ａ、および第１電極２がこの順序で積層された構成であってもよい。
【００１３】
第１電極２として、第２電極８に用いられる以外の金属、例えばＡｕ（金）、Ｗ（タングステン）、Ａｌ（アルミニウム）のうちの少なくとも１つの元素を含む金属か、またはＡｕ（金）、Ｗ（タングステン）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）のうちの少なくとも１つの元素を含むケイ化物、窒化物、ホウ化物、炭化物などを用いることができるが、これらに限定されない。
【００１４】
第２電極８としては、拡散係数が大きい、例えばＡｇ、Ｎｉ、Ｔｉのうちの少なくとも１つの元素を含む金属が望ましいが、これらに限定されない。
【００１５】
抵抗変化層４としては、図１に示す３層構造の他に、図１に示す３層構造からポリシリコン層４ａを除いた２層構造であってもよいが、これらに限定されない。なお、ポリシリコン層４ａはｐ型不純物が高濃度にドープされたものが望ましい。しかし、他にｐ型不純物が低濃度にドープされたポリシリコン層、またはｎ型不純物がドープされたポリシリコン層を用いることができる。抵抗変化層４がポリシリコン層４ａを除いた２層構造を有するメモリ素子１を第１実施形態の第２変形例として図３に示す。
【００１６】
ａ−Ｓｉ層４ｂは非ドープのａ−Ｓｉが望ましい。しかし、シリコン以外の不純物元素を含むもの、ｐ型不純物あるいはｎ型不純物がドープされたもの、さらに各々の形態の一部分に単結晶Ｓｉ、多結晶Ｓｉを含むもの、さらに各々の形態の一部分あるいは全体を酸化、窒化、炭化したものも用いることができる。なお、ホール注入抑制層４ｃの材料に関しては、後に詳細に述べる。
【００１７】
絶縁体層６は酸化シリコンまたは窒化シリコンを用いることができるが、これらに限定されない。
【００１８】
本実施形態の効果を図４乃至図６（ｂ）を参照して説明する。図４は、本実施形態のメモリ素子の比較例を示す断面図である。この比較例のメモリ素子１００は、図１に示す第１実施形態のメモリ素子１において、抵抗変化層４の代わりに、ホール注入抑制層４ｃを削除した２層構造の抵抗変化層１０４を用いた構成となっている。
【００１９】
第１実施形態の抵抗変化層４および比較例の抵抗変化層１０４の断面図をそれぞれ図５（ａ）および図５（ｂ）に示す。図５（ａ）に示すように、第１実施形態のメモリ素子１に順方向バイアス電圧（書込み電圧ともいう）、すなわち第２電極８に印加する電位を高く、第１電極２に印加する電位を低くする電圧Ｖｓｅｔを印加することにより、第２電極８からａ−Ｓｉ層４ｂを貫通してホール注入抑制層４ｃに達する金属フィラメント５が形成される。また、比較例のメモリ素子１００に書込み電圧Ｖｓｅｔを印加すると、第２電極８からａ−Ｓｉ層４ｂを貫通してポリシリコン層４ａに達する金属フィラメント５が形成される。
【００２０】
第１実施形態のメモリ素子１の電気抵抗は、第１および第２電極２、８の電気抵抗と、金属フィラメント５の電気抵抗と、ホール注入抑制層４ｃの電気抵抗と、ポリシリコン層４ａの電気抵抗との和となる。また、比較例のメモリ素子１００の電気抵抗は、第１および第２電極２、８の電気抵抗と、金属フィラメント５の電気抵抗と、ポリシリコン層４ａの電気抵抗との和となる。このため、金属フィラメント５はメモリ素子の抵抗を下げる働きをする。図５（ａ）および図５（ｂ）に示す状態がそれぞれ、第１実施形態および比較例における書込み状態（低抵抗状態）である。この書込み状態から、バイアス電圧Ｖｓｅｔを０Ｖにした後も低抵抗（書込み）状態は維持される。
【００２１】
書込み状態にあるメモリ素子への逆方向バイアス電圧（消去電圧ともいう）Ｖｒｅｓｅｔを印加することにより、第１電極からａ−Ｓｉ層４ｂにホールが注入される。すると、金属フィラメント５は酸化されてメモリ素子の抵抗が上がる。これが消去状態（高抵抗状態）である。消去電圧Ｖｒｅｓｅｔを０Ｖにした後も高抵抗状態は維持される。
【００２２】
読み出しは、順方向に読出し電圧Ｖｒｅａｄを印加し、読出し電流Ｉｒｅａｄの値でメモリ素子が低抵抗状態および高抵抗状態のいずれかであるかを判定することで行う。
【００２３】
具体的には、図１に示す第１実施形態において、第１電極２に銀のケイ化物を用い、ポリシリコン層４ａとしてボロンを１０２１原子ｃｍ−２ドープした厚さが２０ｎｍのｐ＋ポリシリコンを用い、ａ−Ｓｉ層４ｂとして厚さが２０ｎｍのａ−Ｓｉ層を用いる。ホール注入抑制層４ｃとして厚さが３．０ｎｍの後述する自己組織化単分子層（Self-Assembled Monolayer（以下、ＳＡＭ層ともいう））を用い、絶縁層６として直径１００ｎｍφの貫通孔を有する酸化シリコンを用い、第２電極８として銀を用いた。そして、書込み電圧Ｖｓｅｔ＝６．０Ｖを印加すると、書き込み状態に遷移する。その後、消去電圧Ｖｒｅｓｅｔ＝−４．０Ｖを印加すると、消去状態に遷移する。読出し電圧Ｖｒｅａｄ＝２．０Ｖで読み出すと、メモリ素子が書込み状態にあるときは、読出し電流Ｉｒｅａｄは約１０ｎＡ、消去状態にあるときは、読出し電流Ｉｒｅａｄが約０．１ｎＡという値を示す。
【００２４】
図４に示す比較例においては、書込み状態の後で放置すると、書込み状態から消去状態への遷移が起きる。しかし、第１実施形態においては、書込み状態から消去状態への遷移が生じるのを防止することができる。これを図６（ａ）、６（ｂ）を参照して説明する。図６（ａ）、６（ｂ）はそれぞれ、第１実施形態および比較例において、バイアス非印加時のエネルギーバンドおよび状態密度分布を示す図である。比較例では、図６（ｂ）に示すように、ポリシリコン層４ａの価電子バンドの上端から金属フィラメント５中へホールｈ＋が注入される。これに対して、第１実施形態では、図６（ａ）に示すように、ポリシリコン層４ａの価電子バンドの上端からホール注入抑制層４ｃへホールｈ＋が注入される。ホール注入抑制層４ｃおよびａ−Ｓｉ層４ｂと、ａ−Ｓｉ層４ｂ中の金属フィラメント５との間には適切なエネルギー差があるため、第１実施形態における金属フィラメント５中へのホール注入量は比較例の場合より抑制される。その結果、第１実施形態では、メモリ素子の抵抗上昇を抑止し、放置時のメモリ効果消失を防ぐことができる。
【００２５】
ａ−Ｓｉ層４ｂと、ａ−Ｓｉ層４ｂ中の金属フィラメント５との間に適切なエネルギー差を持つ、ホール注入抑制層４ｃの性質は、ホール注入抑制層４ｃを構成する物質のイオン化ポテンシャル（ＩＰ）で規定される。ａ−Ｓｉ層４ｂの伝導電子バンドの下端、価電子バンドの上端のエネルギーは結晶シリコンに準ずるので各々約４．０ｅＶ，５．２ｅＶであり、ａ−Ｓｉ層４ｂが非ドープである場合、ａ−Ｓｉ層４ｂ中の金属フィラメント５のフェルミ準位は約４．５ｅＶに位置する。ホール注入抑制層４ｃのＩＰ値が金属フィラメント５のフェルミ準位より小さく、かつａ−Ｓｉ層４ｂの伝導電子バンドの下端より大きい場合は、第１電極２からポリシリコン層４ａに注入されたホールがホール注入抑制層４ｃに捕捉されるため、ａ−Ｓｉ層４ｂまたは金属フィラメント５へのホール注入が抑制される。すなわち、ホール注入抑制層のＩＰ値は、４．０ｅＶ〜４．５ｅＶであることが好ましい。
【００２６】
一般に、物質のＩＰ値は、真空準位から測った最高占有準位(Highest Occupied Molecular Orbital)に対応し、分子状物質の場合は分子構造を反映した分子固有の値を持つ。薄膜におけるＩＰの値は、例えば大気中光電子分光(Photo-Electron Spectroscopy in Air)により容易に測定できる。例えば非特許文献１には、有機電子デバイスに使用される様々な有機分子を中心とした物質のＩＰ値が記載されている（例えば、安達千波矢、小山田崇人、中島嘉之著、“有機電子デバイス研究者のための有機薄膜仕事関数データ集[第２版]”、シーエムシー出版  ２００６年３月参照）。また、ＩＰ値は理論計算によっても精度よく求めることができる。例えば、代表的な分子軌道計算法のＨｕｃｋｅｌ法の一種であるＶＥＨ(Valence Effective Hamiltonian)法で導電性高分子のＩＰ値を計算した値が非特許文献２に記載されている（例えば、J.-L.Bredas,“Handbook of Conducting Polymers”,p881,Marcel Dekker,New York(1986)参照）。
【００２７】
次に、ホール注入抑制層４ｃの材料について説明する。ホール注入抑制層４ｃに用いられる材料の分子の化学構造式の例を図７（ａ）乃至図７（ｄ）に示す。図７（ａ）乃至図７（ｄ）に示す分子のうちから一種類の分子を選び、その単分子層を形成する。すなわち、これらの分子を２次元的に配列し、厚み方向には実質的に単一の分子のみとすることにより、ホール注入抑制層４ｃが形成される。外部からａ−Ｓｉ層４ｂの第１電極２側、すなわち図１に示す第１実施形態ではポリシリコン層４ａの表面に、各種の積層手法により作成することができる。特に、単分子層が有機分子で構成される場合、被覆性に優れ、整った界面を形成することから、自己組織化単分子層（Self-Assembled Monolayer（以下、ＳＡＭ層ともいう））を用いることができる。ＳＡＭ層は、熱安定性があり、分子の拡散を防ぐこともできる。さらに有機分子が直鎖型で適当な長さである場合には配列がより規則的になりやすい。配列がそろったＳＡＭ層の形成のためには、炭素数が直鎖方向に１０個〜２０個の範囲である分子を使用するのが望ましい。図７（ａ）乃至図７（ｄ）では、重合度ｎが３〜５であることが望ましい。その結果、ＳＡＭ層で形成されたホール注入抑制層４ｃの厚さは約３．０ｎｍ〜５．０ｎｍ程度になる。共役系分子のＩＰ値はベンゼン環の数で大きく変動するが、直線型であれば４個以上でほぼポリマーの値に近づくため、図７（ａ）乃至図７（ｄ）においてｎ＞２の場合は、ポリマーの値を用いることができる。
【００２８】
一般に、有機分子のＩＰ値は５．０ｅＶ〜６．０ｅＶのものが多い。ＩＰ値が４．０ｅＶ＜ＩＰ＜４．５ｅＶの範囲にある有機分子として、ポリピロールおよびその誘導体を挙げることができる。図７（ａ）に示すポリピロールのＩＰ値は約４．０ｅＶであり、図７（ｂ）、７（ｃ）に示す置換体であるポリ１−メチルピロール、ポリ３−メチルピロール、ポリ４−メチルピロールおよび図７（ｄ）に示す異なるヘテロ環のチオフェンとの共重合体ポリチオニルピロールは電子構造を変化させ、ポリピロールより０．１ｅＶ〜０．５ｅＶ程度大きいＩＰ値を示す。例えば図７（ｄ）に示す分子のＩＰ値は、ポリピロールのＩＰ値とポリチオフェンのＩＰ値である約５．０ｅＶの中間値である約４．５ｅＶとなる。なお、ポリピロールの誘導体は図７（ａ）乃至図７（ｄ）に挙げたものに限らないため、これら以外のものも用いることができる。
【００２９】
ポリピロールおよびその誘導体を用いたホール注入抑制層４ｃは、約３．０ｅＶのエネルギーギャップを持つ絶縁体であるが、π電子共役系であるため、例えばヨウ素、臭素などのハロゲン分子のドーピングにより容易に導電性を制御することができる。なおポリピロールは熱安定性が高い導電性高分子であり、熱分解温度は約３００℃である。
【００３０】
なお、金属または化合物半導体上にSAMを形成する分子として、有機硫黄分子または有機セレン・テルル分子が挙げられる。有機硫黄分子の例としては、
アルキルチオール(alkylthiol)；Ｒ−ＳＨ、Ｒ＝Ｃ２ｎ＋１Ｈｎ、
ジアルキルジスルフィド(dialkyldisulfide)；ＲＳ−ＳＲ’
チオイソシアニド(thioisocyanide)；Ｒ−ＳＣＮ
などが挙げられる。
【００３１】
また、有機セレン・テルル分子の例としては、
アルキルセレノレート、テルロレート(alkylselenolate,-tellurolate)；Ｒ−ＳｅＨ、  Ｒ−ＴｅＨ
ジアルキルヂセレニド(dialkyldiselenide)；Ｒ−Ｓｅ−ＳｅＲ’
などが挙げられる。
【００３２】
ホール注入抑制層４ｃとして、図７（ａ）に示す材料を用いた場合の抵抗変化層４の模式図を図８に示す。なお、図８においては、重合度ｎが３の場合を示している。
【００３３】
以上説明したように、第１実施形態によれば、ホール注入抑制層を設けたことにより、金属フィラメントの酸化を防止することが可能となり、ＲｅＲＡＭの信頼性が低下するのを抑制することができる。
【００３４】
（第２実施形態）
次に、第２実施形態による抵抗変化型メモリについて図９（ａ）乃至図１２を参照して説明する。第２実施形態の抵抗変化型メモリ（以下、メモリともいう）は、クロスポイント型メモリであって、メモリセルとして第１実施形態の抵抗変化型メモリ素子１およびその第１および第２変形例の抵抗変化型メモリ素子１のいずれかを用いた構成となっている。図９（ａ）は、第２実施形態によるメモリのメモリセルアレイ３０の概略構成を示す平面図、図９（ｂ）は、図９（ａ）に示すメモリセルアレイ３０のクロスポイント部分（交差領域）の概略構成を示す断面図である。
【００３５】
図９（ａ）および図９（ｂ）において、メモリセルアレイ３０には、下部配線３１
が列方向に形成され、上部配線３４が行方向に形成されている。そして、下部配線３１と
上部配線３４との間のクロスポイント部分には、第１実施形態の第１変形例によるメモリ素子１が配置されている。すなわち、下部配線３１と上部配線３４の交差領域に、第１電極２、ポリシリコン層４ａ、ホール注入抑制層４ｃ、ａ−Ｓｉ層４ｂ、および第２電極８がこの順序で積層されたメモリ素子１が配置されている。
【００３６】
図１０は、図９（ａ）に示すメモリセルアレイ３０における選択セルの書込み時の電圧設定方法を説明する平面図である。図１０において、メモリセルアレイ３０の周辺には、行選択を行う制御部３５および列選択を行う制御部３６が設けられている。そして、選択セルの書き込みを行う場合、選択列の下部配線３１にセット電圧（書込み電圧）Ｖｓｅｔを印加し、非選択列の下部配線３１にセット電圧Ｖｓｅｔの１／２の電圧を印加する。また、選択行の上部配線３４に０Ｖを印加し、非選択行の上部配線３４にセット電圧Ｖｓｅｔの１／２の電圧を印加する。
【００３７】
この結果、選択列および選択行で指定される選択セルにはセット電圧Ｖｓｅｔが印加され、書込みが行われる。一方、非選択列および選択行で指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加され、書込みが禁止される。また、選択列および非選択行で指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加され、書込みが禁止される。また、非選択列および非選択行で指定される非選択セルには０Ｖが印加され、書込みが禁止される。
【００３８】
図１１は、図９（ａ）に示すメモリセルアレイ３０における選択セルの読出し時の電圧設定方法を説明する平面図である。図１１において、選択セルの読出しを行う場合、選択列の下部配線３１に読出し電圧Ｖｒｅａｄの１／２の電圧を印加し、非選択列の下部配線３１に０Ｖを印加する。また、選択行の上部配線３４に読出し電圧Ｖｒｅａｄの−１／２の電圧を印加し、非選択行の上部配線３４に０Ｖを印加する。
【００３９】
この結果、選択列および選択行で指定される選択セルには読出し電圧Ｖｒｅａｄが印加され、読み出しが行われる。一方、非選択列および選択行で指定される半選択セルには読出し電圧Ｖｒｅａｄの−１／２の電圧が印加され、読出しが禁止される。また、選択列および非選択行で指定される半選択セルには読出し電圧Ｖｒｅａｄの１／２の電圧が印加され、読出しが禁止される。また、非選択列および非選択行で指定される非選択セルには０Ｖが印加され、読出しが禁止される。
【００４０】
図１２は、図９（ａ）に示すメモリセルアレイ３０における選択セルの消去時の電圧設定方法を説明する平面図である。図１２において、選択セルの消去を行う場合、選択列の下部配線３１にリセット電圧（消去電圧）Ｖｒｅｓｅｔを印加し、非選択列の下部配線３１にリセット電圧Ｖｒｅｓｅｔの１／２の電圧を印加する。また、選択行の上部配線３４に０Ｖを印加し、非選択行の上部配線３４にリセット電圧Ｖｒｅｓｅｔの１／２の電圧を印加する。
【００４１】
この結果、選択列および選択行で指定される選択セルにはリセット電圧Ｖｒｅｓｅｔが印加され、消去が行われる。一方、非選択列および選択行で指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加され、消去が禁止される。また、選択列および非選択行で指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加され、消去が禁止される。また、非選択列および非選択行で指定される非選択セルには０Ｖが印加され、消去が禁止される。
【００４２】
この第２実施形態の抵抗変化型メモリは、第１実施形態および第１ならびに第２変形例のメモリ素子を備えているので、信頼性が低下するのを抑制することができる。
【００４３】
（第３実施形態）
次に、第３実施形態の抵抗変化型メモリ（以下、メモリともいう）について図１３を参照して説明する。この第３実施形態のメモリは、少なくとも１個のメモリセルを有し、このメモリセルの断面図を図１３に示す。このメモリセル４０は、記憶素子として第１実施形態およびその第１ならびに第２変形例のいずれかのメモリ素子１と、このメモリ素子１に接続された１個のトランジスタＴｒと、を備えている。
【００４４】
トランジスタＴｒは、半導体領域２００に離間して形成されたソース／ドレイン領域２０２と、ソース領域とドレイン領域との間のチャネル領域となる半導体領域上にゲート絶縁膜を介して設けられたゲート電極ＷＬとを備えている。ゲート電極ＷＬは、メモリセル４０を選択するためのワード線ＷＬを兼用している。
【００４５】
ソース／ドレイン領域２０２の一方にコンタクトプラグＰ１の一端が接続される。コンタクトプラグＰ１の他端に引き出し電極ＬＥが接続される。この引き出し電極ＬＥ上に第１実施形態の第１変形例のメモリ素子１が設けられている。すなわち、引き出し電極ＬＥ上に、第１電極２、ポリシリコン層４ａ、ホール注入抑制層４ｃ、ａ−Ｓｉ層４ｂ、および第２電極８がこの順序で積層されたメモリ素子１が設けられている。そして、第２電極８にはビット線ＢＬが接続されている。ビット線ＢＬと、ワード線ＷＬは、交差するように配置される。なお、トランジスタＴｒおよびメモリ素子１の周りには、層間絶縁膜が形成されている。
【００４６】
このメモリにおいて、書込み、読出し、消去動作を行うためには、ワード線ＷＬに電圧を印加し、トランジスタＴｒをオン状態にして、第１実施形態で説明した方法と同様にして行う。
【００４７】
この第３実施形態の抵抗変化型メモリは、第１実施形態および第１ならびに第２変形例のメモリ素子を備えているので、信頼性が低下するのを抑制することができる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４９】
１  抵抗変化型メモリ素子
２  第１電極
４  抵抗変化層
４ａ  ポリシリコン層
４ｂ  アモルファスシリコン層（ａ−Ｓｉ層）
４ｃ  ホール注入抑制層
５  金属フィラメント
６  絶縁層
８  第２電極
【図１】
2013162018.tif 000003
【図２】
2013162018.tif 000004
【図３】
2013162018.tif 000005
【図４】
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【図５】
2013162018.tif 000007
【図６】
2013162018.tif 000008
【図７】
2013162018.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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