(57)【要約】【課題】メインメモリ（例えばＦｅＲＡＭ）の見かけ上のアクセス可能回数や動作速度を改善する。【解決手段】半導体記憶装置１０は、アクセス可能回数に制限のあるメインメモリ（例えばＦｅＲＡＭ）１１と、メインメモリ１１の同一ワードに対して連続的なアクセスが生じないようにメインメモリ１１に代えてデータの入出力を行う連続アクセス制限部１２と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アクセス可能回数に制限のあるメインメモリと、
前記メインメモリの同一ワードに対して連続的なアクセスが生じないように前記メインメモリに代えてデータの入出力を行う連続アクセス制限部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記連続アクセス制限部は、高連想度で小容量の第１キャッシュメモリであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１キャッシュメモリのデータ格納方式は、フルアソシアティブ方式であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１キャッシュメモリのライン置換方式は、ＬＲＵ［least recently used］方式であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１キャッシュメモリとは別に、前記第１キャッシュメモリよりも低連想度で大容量の第２キャッシュメモリを有することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１キャッシュメモリは、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記不揮発ロジックは、
ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、
強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記メインメモリは、強誘電体メモリであることを特徴とする請求項１〜請求項７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記メインメモリと前記連続アクセス制限部は、同一のチップに集積化されていることを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記チップには、前記メインメモリへのアクセス主体となるシーケンサも組み込まれていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記シーケンサは、ＣＰＵ［central processing unit］であることを特徴とする請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、強誘電体メモリ（以下、ＦｅＲＡＭ［ferroelectric random access memory]と呼ぶ）の実用化が進められている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０２１６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＦｅＲＡＭの実用化に際して、解決すべき課題の一つはアクセス可能回数（エンデュランス）の改善である。この課題はＥＥＰＲＯＭ［electrically erasable programmable  read only memory］やフラッシュメモリにも当てはまる。
【０００６】
また、ＦｅＲＡＭは、不揮発性の半導体記憶装置としては高速な部類に属するが、一般的な揮発性の半導体記憶装置（例えばＳＲＡＭ［static RAM］）に比べると動作速度が遅い。そのため、ＦｅＲＡＭをシーケンサ（ＣＰＵ［central processing unit］など）のワークメモリとして用いるためには、さらなる動作速度の改善が必要であった。
【０００７】
しかしながら、ＦｅＲＡＭのデバイス構造上、ＦｅＲＡＭ自体のアクセス可能回数や動作速度を改善することは困難であった。
【０００８】
本発明は、本願の発明者らにより見出された上記の課題に鑑み、例えば、ＦｅＲＡＭの見かけ上のアクセス可能回数や動作速度を改善することが可能な半導体記憶装置を提供することを主たる目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体記憶装置は、アクセス可能回数に制限のあるメインメモリと、前記メインメモリの同一ワードに対して連続的なアクセスが生じないように前記メインメモリに代えてデータの入出力を行う連続アクセス制限部と、を有する構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成る半導体記憶装置において、前記連続アクセス制限部は、高連想度で小容量の第１キャッシュメモリである構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成る半導体記憶装置において、前記第１キャッシュメモリのデータ格納方式は、フルアソシアティブ方式である構成（第３の構成）にするとよい。
【００１２】
また、上記第３の構成から成る半導体記憶装置において、前記第１キャッシュメモリのライン置換方式は、ＬＲＵ［least recently used］方式である構成（第４の構成）にするとよい。
【００１３】
また、上記第４の構成から成る半導体記憶装置は、前記第１キャッシュメモリと別に、前記第１キャッシュメモリよりも低連想度で大容量の第２キャッシュメモリを有する構成（第５の構成）にするとよい。
【００１４】
また、上記第５の構成から成る半導体記憶装置において、前記第１キャッシュメモリはデータを不揮発的に記憶する不揮発ロジックを含む構成（第６の構成）にするとよい。
【００１５】
また、上記第６の構成から成る半導体記憶装置において、前記不揮発ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含む構成（第７の構成）にするとよい。
【００１６】
また、上記第１〜第７いずれかの構成から成る半導体記憶装置において、前記メインメモリは、強誘電体メモリである構成（第８の構成）にするとよい。
【００１７】
また、上記第１〜第８いずれかの構成から成る半導体記憶装置において、前記メインメモリと前記連続アクセス制限部は、同一のチップに集積化されている構成（第９の構成）にするとよい。
【００１８】
また、上記第９の構成から成る半導体記憶装置において、前記チップには、前記メインメモリへのアクセス主体となるシーケンサも組み込まれている構成（第１０の構成）にするとよい。
【００１９】
また、上記第１０の構成から成る半導体記憶装置において、前記シーケンサは、ＣＰＵ［central processing unit］である構成（第１１の構成）にするとよい。
【発明の効果】
【００２０】
本発明によれば、例えば、ＦｅＲＡＭの見かけ上のアクセス可能回数や動作速度を改善することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】半導体記憶装置の第１実施形態を示すブロック図
【図２】連続アクセス制限部１２の構成及び動作を説明するためのブロック図
【図３】半導体記憶装置の第２実施形態を示すブロック図
【図４】連続アクセス制限部１２を形成する不揮発ロジックの一構成例を示す回路図
【図５】不揮発ロジックの一動作例を説明するためのタイミングチャート
【図６】通常動作時の信号経路を示す回路図
【図７】データ書き込み動作時の信号経路を示す回路図
【図８】データ読み出し動作時の信号経路を示す回路図
【発明を実施するための形態】
【００２２】
＜第１実施形態＞
図１は、半導体記憶装置の第１実施形態を示すブロック図である。第１実施形態の半導体記憶装置１０は、シーケンサ２０（ＣＰＵなど）のワークメモリとして用いられる回路ブロックであり、メインメモリ１１と、連続アクセス制限部１２と、を有する。
【００２３】
メインメモリ１１は、アクセス可能回数に制限のあるＦｅＲＡＭである。ＦｅＲＡＭのアクセス可能回数は、１ワード当たり１０１２〜１０１３程度である。また、ＦｅＲＡＭの最高動作周波数は、５〜８ＭＨｚ程度である。従って、ＦｅＲＡＭを最高動作周波数で動作させ続けると、ワーストケース（同一ワードにのみアクセスが集中した場合）では、１０日程度しか動作させることができない計算となる。
【００２４】
連続アクセス制限部１２は、メインメモリ１１の同一ワードに対して連続的なアクセスが生じないようにメインメモリ１１に代えてデータの入出力を行う回路ブロックである。
【００２５】
なお、メインメモリ１１と連続アクセス制限部１２は、同一のチップに集積化してもよいし、別々のチップに集積化してもよい。
【００２６】
また、メインメモリ１１と連続アクセス制限部１２を同一のチップに集積化する場合、当該チップには、メインメモリ１１へのアクセス主体となるシーケンサ２０を組み込んでもよい。この場合、半導体記憶装置１０は、ＬＳＩに組み込まれたメモリ（いわゆる混載メモリ）として提供されることになる。
【００２７】
上記構成から成る半導体記憶装置１０において、シーケンサ２０は、アドレス信号ＡＤＤＲ（例えば１４ビット）とデータ信号ＤＡＴＡ（例えば１６ビット）を用いて、半導体記憶装置１０へのアクセスを行う。このとき、シーケンサ２０は、連続アクセス制限部１２にメモリアクセスリクエスト信号ＭＥＲＱを出力する。連続アクセス制限部１０は、メモリアクセスリクエスト信号ＭＥＲＱに基づいて、バスに流れるアドレス信号ＡＤＤＲとデータ信号ＤＡＴＡが半導体記憶装置１０に宛てられたものであることを認識し、メインメモリ１１のチップイネーブル信号ＣＥｎを生成する。また、シーケンサ２０は、連続アクセス制限部１２にリード／ライトリクエスト信号Ｒ／Ｗを出力する。連続アクセス制限部１２は、リード／ライトリクエスト信号Ｒ／Ｗに基づいて、データのリード動作を行うべきかライト動作を行うべきかを決定し、メインメモリ１１のアウトプットイネーブル信号ＯＥｎとライトイネーブル信号ＷＥｎを生成する。なお、連続アクセス制限部１２は、メインメモリ１１へのアクセスに際して、シーケンサ２０にウェイト信号ＷＡＩＴを出力する。以下では、連続アクセス制限部１２の構成及び動作について、詳細な説明を行う。
【００２８】
図２は、連続アクセス制限部１２の構成及び動作を説明するためのブロック図である。連続アクセス制限部１２は、メインメモリ１１の同一ワードに対して連続的なアクセスが生じないようにメインメモリ１１に代えてデータの入出力を行うキャッシュメモリの一種である。特に、本構成例の連続アクセス制限部１２では、ｎ番目のワードに一度アクセスが行われた後、ｍ回（例えば１０回）連続してミスヒットを生じない限り、ｎ番目のワードに再アクセスを行わないことを保証するキャッシュ構造が採用されている。
【００２９】
より具体的に述べると、連続アクセス制限部１２として用いられる第１キャッシュメモリは、そのデータ格納方式がｍライン（例えば１０ライン）のフルアソシアティブ方式とされており、ライン置換方式がＬＲＵ［least recently used］方式とされている。
【００３０】
データ格納方式としてフルアソシアティブ方式が採用された連続アクセス制限部１２では、アドレスによる振り分けを行うことなく、全てのラインが検索対象となる。つまり、フルアソシアティブ方式は、高連想度を実現しやすい（連想度＝ライン数）という点で、他の方式（ダイレクトマップ方式やセットアソシアティブ方式）よりも、連続アクセス制限部１２としての利用に適している。
【００３１】
なお、フルアソシアティブ方式の第１キャッシュメモリは、アドレス（タグ）とデータの双方を格納しなければならない分、その回路規模が大きくなりやすい。しかし、連続アクセス制限部１２は、あくまで、メインメモリ１１の見かけ上のアクセス可能回数を改善することが目的であり、キャッシュのヒット率は度外視することができる。従って、連続アクセス制限部１２として用いられる第１キャッシュメモリのライン数ｍ（回路規模）はさほど大きく設計する必要がない。
【００３２】
また、ライン置換方式としてＬＲＵ方式が採用された連続アクセス制限部１２では、ｎ番目のワードに一度アクセスが行われると、その後、少なくともｍ回連続してミスヒットが生じない限り、ｎ番目のワードがキャッシュから破棄されることはない。
【００３３】
このように、メインメモリ１１とシーケンサ２０との間に連続アクセス制限部１２（連想度ｍで小容量の第１キャッシュメモリ）を設けることにより、ｎ番目のワードに一度アクセスが行われた後には、ｍ回（例えば１０回）連続してミスヒットを生じない限り、ｎ番目のワードに再アクセスを行わない（＝ｎ番目のワードをキャッシュから破棄しない）ことを保証することができるので、メインメモリ１１の見かけ上のアクセス可能回数をワーストケースでも（ｍ＋１）倍に改善することが可能となる。
【００３４】
＜第２実施形態＞
図３は、半導体記憶装置の第２実施形態を示すブロック図である。第２実施形態の半導体記憶装置１０は、第１実施形態に第２キャッシュメモリ１３を追加した点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では第２実施形態の特徴部分について重点的な説明を行う。
【００３５】
連続アクセス制限部１２として用いられる第１キャッシュメモリは高連想度であるが、ライン数ｍ（ワード数）が少なくヒット率が低いので、メインメモリ１１の動作速度を改善する効果に乏しい。例えば、ＣＰＵのワークメモリとしてＦｅＲＡＭを使用する場合には、数十ＭＨｚの動作速度を実現する必要がある。
【００３６】
そこで、第２実施形態の半導体記憶装置１０は、第１キャッシュメモリと別に、第１キャッシュメモリよりも低連想度で大容量の第２キャッシュメモリ１３（例えば１Ｋワードの４ウェイセットアソシアティブ方式）を有する構成とされている。
【００３７】
シーケンサ２０から半導体記憶装置１０へのアクセスに際しては、まず、シーケンサ２０から第２キャッシュメモリ１３にメモリアクセスリクエスト信号ＭＥＲＱ１が出力される。メモリアクセスリクエスト信号ＭＥＲＱ１を受けた第２キャッシュメモリ１３は、そのキャッシュ内容を検索する。そこでミスヒットが生じた場合には、第２キャッシュメモリ１３からシーケンサ２０にウェイト信号ＷＡＩＴ１が出力される一方、第２キャッシュメモリ１３から連続アクセス制限部１２（第１キャッシュメモリ）にメモリアクセスリクエスト信号ＭＥＲＱ２が出力される。メモリアクセスリクエスト信号ＭＥＲＱ２を受けた連続アクセス制限部１２（第１キャッシュメモリ）は、そのキャッシュ内容を検索する。そこでもミスヒットが生じた場合には、メインメモリ１１へのアクセスを行うために、チップイネーブル信号ＣＥｎ、アウトプットイネーブル信号ＯＥｎ、及び、ライトイネーブル信号ＷＥｎの生成が行われる。このとき、アクセス対象とされたデータは、連続アクセス制限部１２とキャッシュメモリ１３の双方に格納される。一方、第２キャッシュメモリ１３や連続アクセス制限部１２（第１キャッシュメモリ）にヒットするデータが格納されていた場合には、メインメモリ１１へのアクセスを行わずに済む。
【００３８】
このように、高連想度で小容量の連続アクセス制限部１２（第１キャッシュメモリ）と低連想度で大容量の第２キャッシュメモリ１３を併用する構成であれば、半導体記憶装置２０の回路規模を不要に増大することなく、メインメモリ１１の見かけ上のアクセス可能回数と動作速度をいずれも改善することが可能となる。
【００３９】
なお、シーケンサ２０とメインメモリ１１との間に第２キャッシュメモリ１３のみを有する構成は既存のシステムにも多く見られる。しかしながら、速度改善を目的とする第２キャッシュメモリ１３では、キャッシュのヒット率が重要となるので、より多くのライン数（ワード数）を必要とする。そのため、第２キャッシュメモリ１３の回路規模を現実的なサイズに抑えるには、連想度を低く設定せざるを得ない（例えば連想度４）。
【００４０】
従って、既存のシステム（連続アクセス制限部１２を有していないシステム）では、ｎ番目のワードに一度アクセスが行われた後、数回（例えば４回）連続してミスヒットが生じると、ｎ番目のワードに再アクセスが行われる。もちろん、ライン数（ワード数）を増やしてキャッシュのヒット率を高めれば、ミスヒットが生じにくくなるので、メインメモリ１１の見かけ上のアクセス可能回数が期待値以上に改善される場合は当然にあり得る。
【００４１】
しかしながら、ワーストケース（ミスヒットが連続するケース）を想定して、半導体記憶装置１０の仕様を定めるためには、ｎ番目のワードに一度アクセスが行われた後、ｍ回（例えば１０回）連続してミスヒットを生じない限り、ｎ番目のワードに再アクセスを行わないことを保証することのできる連続アクセス制限部１２を設けることが必須となる。
【００４２】
＜連続アクセス制限部１２の不揮発化＞
半導体記憶装置１０への電力供給が遮断されたときに、連続アクセス制限部１２のキャッシュデータが残るように、連続アクセス制限部１２として用いられるキャッシュメモリは、データを不揮発的に記憶する不揮発ロジックを含む構成とすることが望ましい。
【００４３】
図４は、連続アクセス制限部１２を形成する不揮発ロジックの一構成例を示す回路図である。本構成例の不揮発ロジックは、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１及びＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有するラッチ回路である。
【００４４】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００４５】
上記したように、本構成例の不揮発ロジックは、ループ状に接続された２つの論理ゲート（図４ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを揮発的に保持する揮発性記憶部ＶＭ（ループ構造部）を有する。
【００４６】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００４７】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００４８】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００４９】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００５０】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００５１】
このように、本構成例の不揮発ロジックは、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いて、揮発性記憶部ＶＭに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有する。
【００５２】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００５３】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。すなわち、本構成例の不揮発ロジックにおいて、マルチプレクサＭＵＸ１及びＭＵＸ２と、インバータＩＮＶ６及びＩＮＶ７と、パススイッチＳＷ３及びＳＷ４は、揮発性記憶部ＶＭと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００５４】
次に、上記構成から成る不揮発ロジックの動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ及びＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ及びＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００５５】
図５は、不揮発ロジックの一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧ＶＤＤ、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び、出力信号Ｑの電圧波形を示している。
【００５６】
まず、不揮発ロジックの通常動作について説明する。
【００５７】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ローレベル：ＧＮＤ）」とされている。
【００５８】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図４の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００５９】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、揮発性記憶部ＶＭにて通常ループが形成されている。
【００６０】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００６１】
なお、図６は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００６２】
次に、強誘電体素子へのデータ書き込み動作について説明する。
【００６３】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ）」とされる。従って、第１パススイッチＳＷ１がオフされて、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００６４】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００６５】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図４の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００６６】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、揮発性記憶部ＶＭにて通常ループが形成されている。
【００６７】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００６８】
図５に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００６９】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００７０】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ）」とされることにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。
【００７１】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図４の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図５の例では「０（ＧＮＤ）」とされている。
【００７２】
そして、時点Ｗ４では、電源電圧ＶＤＤの供給が遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００７３】
なお、図７は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【００７４】
次に、強誘電体素子からのデータ読み出し動作について説明する。
【００７５】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００７６】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００７７】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされている。
【００７８】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、揮発性記憶部ＶＭで通常ループが無効とされている状態）で、電源電圧ＶＤＤが投入される。このとき、図８中の太線で描写された信号ラインは、フローティングとなっている。
【００７９】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００８０】
図５の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００８１】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ）」となっていない状態）である。
【００８２】
時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、揮発性記憶部ＶＭにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、揮発性記憶部ＶＭにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ）」に確定される。
【００８３】
このように、時点Ｒ４において、揮発性記憶部ＶＭが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）が揮発性記憶部ＶＭで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図５の例では「１（ＶＤＤ）」）が復帰される。
【００８４】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２はいずれも「０（ＧＮＤ）」とされる。従って、不揮発ロジックは、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【００８５】
なお、図８は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【００８６】
上記で説明したように、本構成例の不揮発ロジックは、ループ状に接続された論理ゲート（図４ではインバータＩＮＶ３、ＩＮＶ４）を用いてデータを揮発的に保持する揮発性記憶部ＶＭと、強誘電体素子のヒステリシス特性を用いて揮発性記憶部ＶＭに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、揮発性記憶部ＶＭと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、不揮発ロジックの通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、揮発性記憶部ＶＭを電気的に動作させる構成とされている。
【００８７】
このように、揮発性記憶部ＶＭの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、揮発性記憶部ＶＭの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図４ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが揮発性記憶部ＶＭ内の負荷容量とならないようにすることが可能となる。
【００８８】
また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、データの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。
【００８９】
また、データ読み出しの際には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、揮発性記憶部ＶＭ内の論理ゲート（図４ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
【００９０】
このように、本構成例の不揮発ロジックであれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性の不揮発ロジックと同レベルの高速化、並びに、低消費電力化を図ることが可能となる。
【００９１】
すなわち、揮発性の不揮発ロジックと同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本構成例の不揮発ロジックに置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能な連続アクセス制限部１２を実現することが可能となる。
【００９２】
＜その他の変形例＞
なお、上記の実施形態では、メインメモリ１１としてＦｅＲＡＭを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＦｅＲＡＭに代えて、ＥＥＰＲＯＭやフラッシュメモリなどを用いても構わない。
【００９３】
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９４】
本発明は、例えば、ＣＰＵのワークメモリとしてＦｅＲＡＭを用いるための技術として利用することが可能である。
【符号の説明】
【００９５】
１０    半導体記憶装置
１１    メインメモリ（強誘電体メモリ）
１２    連続アクセス制限部（第１キャッシュメモリ）
１３    第２キャッシュメモリ
２０    シーケンサ（ＣＰＵ）
ＩＮＶ１〜ＩＮＶ７    インバータ
ＳＷ１〜ＳＷ４    パススイッチ
ＭＵＸ１、ＭＵＸ２    マルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ    Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ    強誘電体素子
ＶＭ    揮発性記憶部
ＮＶＭ    不揮発性記憶部
ＳＥＰ    回路分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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