(57)【特許請求の範囲】
【請求項１】
電気的にデータを書き換え可能な複数の不揮発性メモリセルを有する複数のメモリセル部と、
前記メモリセル部に対応してそれぞれ形成され、アドレス信号に応じて前記メモリセル部を選択するための選択信号を出力するデコーダを有する複数のデコード回路と、
前記各デコード回路内に形成され、正常に動作しない前記メモリセル部の不良情報を記憶する記憶部と、
前記不良情報を記憶する記憶部に対応するデコーダが前記選択信号を出力するときに、この選択信号に応答して不良ブロックフラグ信号を出力する出力回路と、
前記不良ブロックフラグ信号に基づいて、正常に動作しない前記メモリセル部へのアクセスを禁止するとともに内部動作を停止するアクセス禁止回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記デコード回路は、共通ノードを介して前記出力回路に接続され、
前記各デコード回路は、前記共通ノードと電源線との間に直列に配置された第１および第２トランジスタを備え、
前記第１トランジスタは、ゲートで前記選択信号を受けたときにオンし、
前記第２トランジスタは、ゲートが前記記憶部の出力に接続され、前記記憶部に前記不良情報が記憶されているときにオンすることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記記憶部は、不揮発性の要素により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
正常に動作しない前記メモリセル部にアクセスされたときに、前記不良ブロックフラグ信号に応答して前記不良情報を外部に出力する出力制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、
前記出力制御回路からの前記不良情報を外部に出力する専用の端子を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
正常に動作しない前記メモリセル部にアクセスされたときに、前記不良情報を、外部からの要求に応じて出力することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６記載の不揮発性半導体記憶装置において、
前記外部からの要求は、専用の端子を介して供給されることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項６記載の不揮発性半導体記憶装置において、
前記外部からの要求は、前記不良情報を出力するための専用のコマンド入力により行われることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１の不揮発性半導体記憶装置において、
正常に動作しない前記メモリセル部への消去動作が発生したときに、該メモリセル部におけるデータの消去確認をスキップすることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、動作しないメモリセルの存在が許容される不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯電話は、単に音声により会話する機能だけでなく、文字データあるいは画像データを伝送する機能を有してきている。携帯電話が扱う情報量は増大し、携帯電話に内蔵される記憶装置の容量は増大する傾向にある。また、インターネットを利用した音楽データの配信サービスが開始されている。配信された音楽データは、携帯型の記憶装置に記憶され、例えば、この記憶装置を携帯型のオーディオ装置に挿入することで再生される。
【０００３】
このように携帯機器の普及とともに、これ等携帯機器に搭載または装着される記憶装置が大量に必要になってきている。この種の記憶装置は、低消費（特に待機時）、大容量、小型であることが必要である。さらに、この種の記憶装置は、複数ビットを１つのブロックまたはセクタとしてファイル管理されることが多い。この場合、ハードディスク、フロッピーディスクと同様に一部のビットが不良であることが容認されている。
【０００４】
フラッシュメモリは、不揮発性であり、電気的にデータの書き込みおよび消去ができ、携帯機器向けに最適である。このため、その生産数は、年々増加している。一般に、フラッシュメモリのメモリセルアレイは、複数のブロック（セクタと称することもある）で構成されている。ブロックは、メモリセルに記憶されたデータを一括消去するための最小単位である。また、ブロックは、複数のページで構成されている。
【０００５】
図２７は、フラッシュメモリに書き込まれたデータの一括消去フローを示している。
まず、ステップＳ２０１において、ブロック番号を示すカウンタ値がゼロにされる。
次に、ステップＳ２０２において、カウンタ値が示すブロックのデータが消去されていることが確認される。データが消去されている場合、制御は、ステップＳ２０４に移行する。データが消去されていない場合、制御は、ステップＳ２０３に移行する。
【０００６】
ステップＳ２０３において、全ブロックが選択されデータの消去動作が実行される。この後、制御は、再びステップＳ２０２に移行する。
ステップＳ２０４において、カウンタ値が示すブロック番号が最大であるか確認される。カウンタ値が最大の場合、データの一括消去動作が完了される。カウンタ値が最大でない場合、制御はステップＳ２０５に移行する。
【０００７】
ステップＳ２０５において、カウンタ値が１増加され、カウンタが示すブロック番号が増加する。この後、制御は、再びステップＳ２０２に移行する。
そして、上記フローが繰り返されて、チップの一括消去が実行される。
従来、フラッシュメモリは、内蔵する全ブロックの動作を保証して出荷されていた。しかし、フラッシュメモリが、上述したようにハードディスク、フロッピーディスクと同様にファイル用途に使用される場合、必ずしも全ブロックが良品である必要はない。このため、所定の数のブロックが不良であることが容認されたフラッシュメモリ（以後、ファイル用途のフラッシュメモリと称する）が出荷されている。ファイル用途のフラッシュメモリは、一般に、高集積に有利なNAND型またはAND型で開発されている。
【０００８】
【発明が解決しようとする課題】
ところで、不良ブロック内のメモリセルは、全ビットのデータを確実には消去できない。このため、ファイル用途のフラッシュメモリでは、図２７に示したデータの一括消去を実行する場合、ステップＳ２０２を処理後、制御が常にステップＳ２０３に移行してしまう。すなわち、一括消去動作が完了しないという問題があった。
【０００９】
また、ファイル用途のフラッシュメモリを購入するユーザは、フラッシュメモリに存在する不良ブロックをテーブル等を作成して自ら管理する必要があった。図２８は、不良ブロックテーブルの作成フローを示している。このフローは、フラッシュメモリを搭載したシステムまたはユーザの検査装置により実行される。なお、フラッシュメモリは、良ブロックを全ビット消去して出荷される。
【００１０】
まず、ステップＳ１０１において、ブロック番号を示すカウンタ値がゼロにされる。
次に、ステップＳ１０２において、カウンタ値が示すブロック内のページのうち、ページ０、ページ１のデータが消去されているか確認される。ページ０、１のデータがいずれも消去されている場合、このブロックは、良ブロックと判断され、制御は、ステップＳ１０４に移行する。ページ０、１のデータが消去されていない場合、このブロックは、不良ブロックと判断され、制御は、ステップＳ１０３に移行する。なお、ステップＳ１０２において、ブロック内の全ページについてデータが消去されているか確認してもよい。
【００１１】
ステップＳ１０３において、カウンタ値が不良のブロック番号として不良ブロックテーブルに格納され、制御は、ステップＳ１０４に移行する。
ステップＳ１０４において、カウンタ値が示すブロック番号が最大であるか確認される。カウンタ値が最大の場合、不良ブロックテーブルの作成が完了される。カウンタ値が最大でない場合、制御はステップＳ１０５に移行する。
【００１２】
ステップＳ１０５において、カウンタ値が１増加され、カウンタが示すブロック番号が増加する。この後、制御は、再びステップＳ１０２に移行する。
そして、上述した処理が繰り返され、不良ブロックテーブルが作成される。不良ブロックテーブルの作成は、購入したフラッシュメモリごとに行わなくてはならず、その作業量は膨大であった。
【００１３】
さらに、フラッシュメモリを搭載するシステムは、不良ブロックテーブルに基づいて、不良ブロックにアクセスしないように制御する必要があった。
本発明の目的は、不良ブロックを自ら管理できる不揮発性半導体記憶装置を提供することにある。
本発明の別の目的は、不良ブロックの存在が容認される不揮発性半導体記憶装置において、データの消去動作を容易に実行することにある。
【００１４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的にデータを書き換え可能な複数の不揮発性メモリセルを有する複数のメモリセル部と、記憶部と、アクセス禁止回路とを備えている。記憶部は、正常に動作しないメモリセル部の不良情報を記憶する。アクセス禁止回路は、記憶部の不良情報に基づいて、装置内部でメモリセル部の良否を判断する。その結果に応じて正常に動作しないメモリセル部へのアクセスが禁止される。正常に動作しないメモリセル部の情報を、本装置が自ら管理できるため、本装置を使用するユーザは、不良のメモリセル部を管理しなくてよい。この結果、使い勝手が向上し、本装置を搭載するシステムのコストが低減される。
【００１５】
本発明の不揮発性半導体記憶装置では、記憶部は、不揮発性の要素により形成されている。このため、電源のオン、オフに関係なく、正常に動作しないメモリセル部の不良情報が装置内に保持される。例えば、ウエハでの本装置のプローブ試験後またはパッケージでの選別試験後に、これ等試験結果を用いて記憶部に不良情報を記憶させることができる。すなわち、不良情報が本装置の出荷前に記憶部に記憶される。この結果、本装置を使用するユーザは、不良テーブル等を作成する必要がなくなり、使い勝手が大幅に向上する。
【００１７】
本発明の不揮発性半導体記憶装置は、出力制御回路を備えている。出力制御回路は、動作しないメモリセル部にアクセスされたときに、不良情報を外部に出力する。本装置を搭載するシステムは、特別な管理テーブル等を用意しなくても、不良情報を容易に得ることができる。すなわち、上記不良アクセスが発生し、メモリセル部の動作が禁止されたことが容易に検出される。
【００１８】
本発明の不揮発性半導体記憶装置では、動作しないメモリセル部にアクセスされたときに、不良情報が外部からの要求に応じて出力される。このため、本装置を搭載するシステムは、特別な管理テーブル等を用意しなくても、不良情報を容易に得ることができる。また、システムは、このシステム側の制御タイミングで不良情報を得ることができる。
【００１９】
本発明の不揮発性半導体記憶装置では、外部からの不良情報の要求は、コマンド入力により行われる。このため、本装置を搭載するシステムは、ハードウエアを変更することなく、他のコマンドと同様な制御で不良情報を得ることができる。
本発明の不揮発性半導体記憶装置では、正常に動作しないメモリセル部への消去動作が発生したときに、装置内の回路は、当メモリセル部におけるデータの消去確認をスキップする。このため、従来のように、正常に動作しないメモリセル部の消去動作がいつまでも完了しないことはない。特に、複数のメモリセル部を消去する一括消去の処理時に、この処理が異常終了することが防止される。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００２３】
図１は、本発明の不揮発性半導体記憶装置の第１の実施形態を示している。以降の説明では、“アドレス端子ADD”を“アドレス信号ADD”のように、端子を介して供給される信号には、端子名と同じ符号を使用する。また、“アドレス信号ADD”を“ADD信号”、“コマンドラッチイネーブル端子”を“CLE端子”のように、信号名、端子名を略して称する場合がある。末尾に“#”、“B”が付く信号、端子は、負論理を示している。
【００２４】
この実施形態の不揮発性半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、64メガビットのNAND型フラッシュメモリとして形成されている。このフラッシュメモリは、ハードディスク、フロッピーディスク等と同様に、主にファイル用途として使用される。
フラッシュメモリは、I/O制御回路１０、不良ブロック出力回路１２、ロジック制御回路１４、レディ／ビジー制御回路１６、ステータスレジスタ１８、アドレスレジスタ２０、コマンドレジスタ２２、チップ制御回路２４、高電圧発生回路２６、ローアドレスバッファ２８、ローアドレスデコーダ３０、コラムアドレスバッファ３２、コラムデコーダ３４、データレジスタ３６、センスアンプ３８、およびメモリセルアレイ４０を有している。
【００２５】
I/O制御回路１０は、チップの動作に必要な情報を外部から取り込み、チップの状態を外部に出力している。例えば、I/O制御回路１０は、I/O端子I/O0-I/O7を介して受けた、コマンド信号、データ信号、アドレス信号を取り込み、取り込んだ信号を内部回路に出力している。
不良ブロック出力回路１２は、不良ブロックフラグ信号BBLKFLGおよびスタンバイ信号PDを受け、フラグ端子FLG#を介して外部に不良ブロックの情報を出力している。
【００２６】
ロジック制御回路１４は、外部から供給される信号を、チップイネーブル端子CE#、コマンドラッチイネーブル端子CLE、アドレスラッチイネーブル端子ALE、ライトイネーブル端子WE#、リードイネーブル端子RD#、ライトプロテクト端子WP#、スペアエリアイネーブル端子SE＃を介して受け、複数の制御信号をチップ制御回路２４に出力している。
【００２７】
レディ／ビジー制御回路１６は、ソースが接地され、ドレインがレディ／ビジー端子RY/BY#に接続されたnMOSトランジスタを有している。nMOSトランジスタのゲートは、チップ制御回路２４により制御されている。レディ／ビジー制御回路１６は、チップがレディ状態であるか、ビジー状態であるかを外部に伝達する機能を有している。
【００２８】
ステータスレジスタ１８は、チップ制御回路２４からの情報を受け、受けた情報をI/O制御回路１０に出力している。
アドレスレジスタ２０は、I/O制御回路１０からアドレス信号を受け、受けた信号をローアドレスバッファ２８およびコラムデコーダ３４に出力している。
コマンドレジスタ２２は、I/O制御回路１０からのコマンド信号を受け、受けた信号をチップ制御回路２４に出力している。
【００２９】
チップ制御回路２４は、外部から供給される信号に応じてチップ全体を制御し、また、チップの状態の外部への伝達を制御している。チップ制御回路２４は、不良ブロック出力回路１２にスタンバイ信号PDを出力し、ローアドレスデコーダ３０にリセット信号RST、セット信号SET、イネーブル信号ENBを出力している。高電圧発生回路２６は、チップ制御回路２４からの制御信号を受け、高電圧を発生し、この電圧をローアドレスデコーダ３０およびメモリセルアレイ４０に供給している。
【００３０】
ローアドレスバッファ２８は、アドレスレジスタ２０からのアドレス信号をローアドレスデコーダ３０に伝達している。ローアドレスデコーダ３０は、ローアドレスバッファ２８からのローアドレス信号をデコードし、所定のワード線WLを活性化する機能を有している。また、ローアドレスデコーダ３０は、不良ブロックフラグ信号BBLKFLGを出力している。
【００３１】
コラムアドレスバッファ３２は、アドレスレジスタ２０からのアドレス信号をコラムデコーダ３４に伝達している。コラムデコーダ３４は、コラムアドレス信号をデコードし、デコードした信号をデータレジスタ３６に出力している。
データレジスタ３６は、書き込みデータをメモリセルアレイ４０に伝達し、また、メモリセルからの読み出しデータをI/O制御回路１０に伝達している。センスアンプ３８は、データレジスタ３６に伝達される読み出しデータを増幅している。メモリセルアレイ４０は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルを有する複数のメモリセル部（図示せず）を有している。この実施形態では、メモリセル部をブロックと称する。メモリセルのデータの消去は、このブロックを単位として実行される。
【００３２】
なお、フラッシュメモリには、外部から電源電圧VCC、I/O端子専用の電源電圧VCCQ、および接地電圧VSSが供給されている。電源電圧VCCQは、I/O制御回路１０に供給されている。
図２は、ローアドレスデコーダ３０の詳細を示している。
ローアドレスデコーダ３０は、pMOSトランジスタ４２、nMOSトランジスタ４４、NOR回路４６、および複数のデコード回路４８を有している。以下、pMOSトランジスタ、nMOSトランジスタをpMOS、nMOSと称する。
【００３３】
pMOS４２は、ソースを電源線VCCに接続し、ドレインをノードNODEに接続し、ゲートでイネーブル信号ENBを受けている。nMOS４４は、ソースを接地線VSSに接続し、ドレインをノードNODEに接続し、ゲートでENB信号を受けている。ENB信号は、例えば、CE#信号から生成され、チップが活性化されているときＬレベルに変化する。
【００３４】
NORゲート４６は、ノードNODEの電圧およびENB信号を受け、BBLKFLG信号を出力している。ノードNODEは、各デコード回路４８に接続されている。
デコード回路４８は、消去単位であるブロックを選択する回路である。各デコード回路４８には、ローアドレスバッファ２８からの複数のアドレス信号ZS（上位アドレス）、XTS（下位アドレス）と、チップ制御回路２４からのリセット信号RST、セット信号SETとが供給されている。各デコード回路は、アドレス信号ZS、XTSに応じて、所定のワード線WLを活性化する機能を有している。
【００３５】
図３は、デコード回路４８の詳細を示している。
デコード回路４８は、AND回路５０、直列に接続されたnMOS５２ａ、５２ｂ、ラッチ回路５４、nMOS５６、直列に接続されたnMOS５８ａ、５８ｂ、ポンプ回路６０、およびnMOSからなる複数のワード線ドライバ６２を有している。
AND回路５０は、複数のアドレス信号ZSを受け、デコードした信号を選択信号XDECSELとして、nMOS５２ａのゲートに出力している。ここで、AND回路５０に供給されるアドレス信号ZSの論理は、デコード回路４８毎に決められている。
【００３６】
nMOS５２ａは、ドレインをノードNODEに接続し、ゲートでXDECSEL信号を受けている。nMOS５２ｂは、ソースを接地線VSSに接続し、ゲートをノードNDAに接続している
nMOS５６ａは、ソースを接地線VSSに接続し、ドレインをノードNDAに接続し、ゲートでRST信号を受けている。nMOS５８ａは、ドレインをノードNDBに接続し、ゲートでXDECSEL信号を受けている。nMOS５８ｂは、ソースを接地線VSSに接続し、ゲートでSET信号を受けている。
【００３７】
ラッチ回路５４は、２つのインバータの入力と出力とを互いに接続して構成されている。そして、ノードNDAとノードNDBとに、相補の不良ブロック情報が保持されている。すなわち、この実施形態のフラッシュメモリは、従来と異なり、ブロックの不良情報（以下、不良ブロック情報と称する）を自ら電気的に保持する記憶部を備えている。
【００３８】
ポンプ回路６０は、XDECSEL信号の活性化時に、ワード線ドライバ６２のnMOSのゲートに高電圧の信号PASSVOLTを供給する回路である。
ワード線ドライバ６２は、XDECSEL信号の活性化時に、アドレス信号XTSに応じてワード線WLを選択する回路である。
【００３９】
図４は、不良ブロック出力回路１２の詳細を示している。
不良ブロック出力回路１２は、インバータ１２ａ、NORゲート１２ｂ、およびnMOSトランジスタ１２ｃで構成されている。NORゲート１２ｂは、PD信号およびインバータ１２ａを介してBBLKFLG信号の反転信号を受けている。nMOSトランジスタ１２ｃのゲートは、NORゲート１２ｂの出力により制御されている。不良ブロック出力回路１２は、PD信号がＬレベル、かつBBLKFLG信号がＨレベルのときに、nMOSトランジスタ１２ｃをオンし、FLG端子にＬレベルを出力する回路である。すなわち、不良ブロック出力回路１２は、不良ブロック情報を外部に出力する出力制御回路として動作する。不良ブロック出力回路１２は、オープンドレイン型であるため、FLG端子は、フラッシュメモリを搭載するシステム基板上で、例えばプルアップされる。
【００４０】
次に、この実施形態のフラッシュメモリの動作について説明する。
図５は、予め、作成された不良ブロックテーブルに基づいて、ラッチ回路５４に不良ブロック情報を書き込むタイミングを示している。この例では、ブロック０とブロックｎが、正常に動作しない不良ブロックである場合について説明する。
まず、従来と同様のタイミングで、コマンドが入力される。すなわち、CLE信号が活性化（Ｈレベル）され、I/O端子を介して不良ブロック書き込みコマンドBCOMが供給される（図５(a)）。BCOMコマンドは、WEB信号の立ち上がりエッジに同期して取り込まれる。図１に示したチップ制御回路２４は、BCOMコマンドの取り込みに同期して、ＨパルスのRST信号を出力する（図５(b)）。なお、RST信号は、例えば、電源立ち上げ後の最初のBCOMコマンドの供給にのみ活性化される。
【００４１】
図３に示したデコード回路４８のnMOS５６ａは、RST信号を受けてオンし、ノードNDAをＬレベルに変化させ、ノードNDBをＨレベルに変化させる（図５(c)）。すなわち、RST信号により、全てのデコード回路４８のラッチ回路５４がリセットされる。なお、ノードNDAのＬレベルは、このデコード回路４８が制御するブロックが良ブロックであることを示す。
【００４２】
次に、ALE信号が活性化（Ｈレベル）され、不良ブロックであるブロック０のアドレス情報(ADD)が、I/O端子を介して２回に分けて供給される（図５(d)）。各アドレス情報は、WEB信号の立ち上がりエッジに同期して取り込まれる。アドレス情報の供給後、さらに、ダミーのWEB信号が活性化される（図５(e)）。
ブロック０に対応するデコード回路４８（図３）は、AND回路５０でアドレス信号ZSを受け、XDECSEL信号を活性化（Ｈレベル）にする（図５(f)）。nMOS５８ａは、XDECSEL信号を受けてオンする。また、チップ制御回路２４は、ダミーのWEB信号に活性化に同期して、SET信号を活性化（Ｈレベル）する（図５(g)）。nMOS５８ｂは、SET信号を受けてオンする。この結果、ノードNDBは、Ｌレベルに変化し、ノードNDAはＨレベルに変化する（図５(h)）。すなわち、ブロック０に対応するデコード回路４８に不良ブロック情報が書き込まれる。
【００４３】
同様にして、不良ブロック書き込みコマンドBCOMおよびブロックｎのアドレス情報が供給され、ブロックｎに対応するデコード回路４８に不良ブロック情報が書き込まれる。
図６は、不良ブロック情報が書き込まれたフラッシュメモリにおける良ブロックの読み出し動作タイミングを示している。
【００４４】
まず、従来と同様のタイミングで、コマンドが入力される。すなわち、CLE信号が活性化され、I/O端子を介して読み出しコマンドRCOMが供給される（図６(a)）。
次に、ALE信号が活性化され、読み出しアドレス情報(ADD)が、I/O端子を介して３回に分けて供給される（図６(b)）。読み出しアドレス情報に対応するブロックのデコード回路４８は、アドレス信号ZSを受けXDECSEL信号を活性化する。nMOS５２ａは、XDECSEL信号を受けてオンする。ここで、ノードNDAがＬレベルの場合（良ブロック）、nMOS５２ｂはオフしている。このため、ノードNODEのレベルは、図２に示したpMOS４２およびnMOS４４により決定される。ENB信号は、チップの活性化時にＬレベルに変化しているため、pMOS４２がオン、nMOS４４はオフする。pMOS４２のオンにより、ノードNODEはＨレベルに変化する（図６(c)）。
【００４５】
NOR回路４６は、ノードNODEのＨレベルを受け、ＬレベルのBBLKFLG信号を出力する（図６(d)）。
図４に示した不良ブロック出力回路１２は、PD信号のＬレベルおよびBBLKFLG信号のＬレベルを受け、nMOS１２ｃをオフする。したがって、FLG#端子は、高インピーダンス状態Hi-Zを保持する（図６(e)）。なお、nMOS１２ｃは、パワーダウンモード時に、PD信号がＨレベルに変化することでもオフする。
【００４６】
この後、チップ内部で読み出し動作が開始されると、RY/BY#信号がＬレベルになり、チップがビジー状態であることが外部に示される。
図７は、不良ブロック情報が書き込まれたフラッシュメモリにおける不良ブロックの読み出し動作タイミングを示している。
まず、図６と同じタイミングで、読み出しコマンドRCOMおよび読み出しアドレス情報(ADD)が供給される（図７(a),(b)）。
【００４７】
読み出しアドレス情報に対応するブロックのデコード回路４８は、アドレス信号ZSを受けXDECSEL信号を活性化する。nMOS５２ａは、XDECSEL信号を受けてオンする。ここで、ノードNDAがＨレベルの場合（不良ブロック）、nMOS５２ｂはオンしている。このため、ノードNODEのレベルは、Ｌレベルに変化する（図７(c)）。ここで、図２に示したpMOS４２がオンするが、nMOS５２ａ、５２ｂは、pMOS４２より駆動能力が高いため、ノードNODEはＨレベルにならない。
【００４８】
NOR回路４６は、ノードNODEのＬレベルおよびENB信号のＬレベルを受け、ＨレベルのBBLKFLG信号を出力する（図７(d)）。
図４に示した不良ブロック出力回路１２は、PD信号のＬレベルおよびBBLKFLG信号のＨレベルを受け、nMOS１２ｃをオンする。したがって、FLG#端子のレベルはＬレベルに変化する（図６(e)）。
【００４９】
また、図１に示したロジック制御回路１４は、ＨレベルのBBLKFLG信号を受け、内部動作を停止する。この結果、不良ブロックに対する読み出し動作の実行が禁止される。すなわち、ローアドレスデコーダ３０およびロジック制御部１４は、不良ブロックへのアクセスを禁止するアクセス禁止回路として動作する。読み出し動作が開始されないため、RY/BY#信号がＨレベルを保持し、チップがレディ状態であることを外部が示される。
【００５０】
図８は、フラッシュメモリに書き込まれたデータの一括消去フローを示している。
まず、ステップＳ１において、ブロック番号を示すカウンタ値がゼロにされる。
次に、ステップＳ２において、カウンタ値が示すブロックが良ブロックかどうか確認される。良ブロックは、FLG#端子の高インピーダンス状態により確認される。良ブロックの場合、制御は、ステップＳ３に移行する。不良ブロックの場合（FLG#端子=“L"）、制御は、ステップＳ３を飛び越しステップＳ５に移行する。
【００５１】
ステップＳ３において、カウンタ値が示す良ブロックのデータが消去されていることが確認される。データが消去されている場合、制御は、ステップＳ５に移行する。データが消去されていない場合、制御は、ステップＳ４に移行する。
ステップＳ４において、全ブロックが選択されデータの消去動作が実行される。この後、制御は、再びステップＳ３に移行する。
【００５２】
ステップＳ５において、カウンタ値が示すブロック番号が最大であるか確認される。カウンタ値が最大の場合、一括消去動作が完了される。カウンタ値が最大でない場合、制御はステップＳ６に移行する。
ステップＳ６において、カウンタ値が１増加され、カウンタが示すブロック番号が増加する。この後、制御は、再びステップＳ２に移行する。
【００５３】
このように、不良ブロックについては、データの消去を確認しないことで、ステップＳ３、Ｓ４が繰り返し実行されることが防止される。
以上、本実施形態の不揮発性半導体記憶装置では、ローアドレスをデコードするデコード回路４８内のラッチ回路５４に、そのブロックの不良ブロック情報を記憶することができる。また、この不良ブロック情報に基づいて、ロジック制御回路１４を制御し、内部動作を停止した。このため、フラッシュメモリを使用するユーザは、不良ブロックテーブルを作成しなくてよい。この結果、ファイルよ用途のフラッシュメモリの使い勝手を向上できる。フラッシュメモリを搭載するシステムのコストを低減できる。
【００５４】
また、不良ブロックがアクセスされたことを外部に出力する不良ブロック出力回路１２およびフラグ端子FLG#を備えた。このため、フラッシュメモリを搭載するシステムは、特別な管理テーブル等を用意しなくても、不良ブロック情報を容易に得ることができる。すなわち、不良ブロックへのアクセスが発生し、読み出し動作等が禁止されたことを容易に検出できる。
【００５５】
図９は、本発明の不揮発性半導体記憶装置の第２の実施形態を示している。なお、第１の実施形態と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。
この実施形態では、ローアドレスデコーダ６６、データレジスタ６８、およびメモリセルアレイ７０が、第１の実施形態と相違している。BBLKFLG信号は、データレジスタ６８から出力されている。その他の構成は、第１の実施形態と同一である。
【００５６】
図１０は、メモリセルアレイ７０の詳細を示している。
メモリセルアレイ７０は、複数のブロックBLKで構成されている。各ブロックBLKは、複数のNAND型のメモリセル列７０ａを有している。メモリセル列７０ａは、選択トランジスタの間に、複数のメモリセルを直列に接続して構成されている。メモリセルは、従来と同様に、制御ゲートおよび浮遊ゲートを有している。各メモリセルの制御ゲートには、ワード線WLがそれぞれ接続されている。選択トランジスタのゲートには、選択線SGがそれぞれ接続されている。
【００５７】
また、図中、一番右側のメモリセル列７０ａは、不良ブロック情報の記憶用セルとして使用される。その他のメモリセル列７０ａは、データの記憶用に使用される。メモリセル列７０ａの両端は、ビット線BL、BBLおよび制御線ARVSSにそれぞれ接続されている。ここで、ビット線BBLは、不良ブロック情報をデータレジスタに伝達するための信号線である。
【００５８】
メモリセルの書き込み動作は、書き込むメモリセルに対応するワード線WLに高電圧（例えば18V）を供給し、ビット線BL（またはBBL）に0Vを供給し、チャネルから浮遊ゲートに電子を注入することで実行される。
メモリセルの読み出し動作は、読み出すメモリセルに対応するワード線WLに低電圧（例えば0V）を供給し、それ以外のワード線WLおよび選択線SGに高レベル（例えば4V）を供給し、制御線ARVSSに低電圧（例えば0V）を供給することで実行される。浮遊ゲートに電子が蓄積されているとき（書き込み状態）には、読み出すメモリセルにチャネルが形成されず、制御線ARVSSの電圧は、ビット線BLに伝達されない。浮遊ゲートに電子が蓄積されていないとき（消去状態）には、読み出すメモリセルにチャネルが形成され、制御線ARVSSの電圧がビット線BLに伝達される。
【００５９】
メモリセルの消去動作は、消去するメモリセルの制御ゲートに低電圧（例えば0V）を供給し、メモリセルのウエル領域に高電圧（例えば20V）を供給し、浮遊ゲートに蓄積されている電子を放出することで行う。このとき、消去しないメモリセルの制御ゲートは、例えば、フローティング状態にされる。
図１１は、データレジスタ６８の詳細を示している。
【００６０】
データレジスタ６８は、複数のページバッファ７２、１つのページバッファ７４、書き込み動作の状態および消去動作の状態を検出するための複数のトランジスタ、論理ゲートを有している。ページバッファ７２には、ビット線BL、出力データバス線OBUS、書き込みベリファイノードPVND、消去ベリファイノードEVNDが、それぞれ接続されている。ページバッファ７４には、ビット線BBLおよび不良ブロックフラグ信号BBLKFLGBが接続されている。ページバッファ７４は、不良ブロックの情報を伝達するために使用される。
【００６１】
pMOS６８ａは、消去ベリファイ用の制御信号EVBのＬレベル時にオンし、ノードEVNDに電源電圧VCCを供給する。pMOS６８ｂは、書き込みベリファイ用の制御信号PVBのＬレベル時にオンし、ノードPVNDに電源電圧VCCを供給する。
ORゲート６８ｃは、EVB信号およびノードEVNDの電圧を受け、その出力をNORゲート６８ｅの入力に接続している。ORゲート６８ｄは、PVB信号およびノードPVNDの電圧を受け、その出力をNORゲート６８ｅの入力に接続している。NANDゲート６８ｇは、ORゲート６８ｃのＨレベル時（消去動作の完了）、ORゲート６８ｄのＨレベル時（書き込み動作の完了）、およびBBLKFLGB信号のＬレベル時（不良ブロックのアクセス）に、Ｈレベルのベリファイパス信号VERPASSを出力している。VERPASS信号は、チップ制御回路２４に出力されている。NORゲート６８ｆは、読み出し不良ブロック信号RDBBLKBおよびBBLKFLGB信号がともにＬレベルのとき、ＨレベルのBBLKFLG信号を出力している。
【００６２】
図１２は、ページバッファ７２の詳細を示している。
ページバッファ７２は、出力回路７６、ラッチ回路７８、および複数の制御用トランジスタを有している。これ等制御用トランジスタを制御する信号は、図９に示したチップ制御回路２４から出力される。出力回路７６は、クロックドインバータ７６ａ、およびnMOSで形成された伝達ゲート７６ｂ、７６ｃで構成されている。クロックドインバータ７６ａは、読み込み信号LDおよび読み出し信号RDにより制御されている。伝達ゲート７６ｂは、制御信号YD1により制御され、ラッチ回路７８に保持されているデータをクロックドインバータ７６ａを介して出力データバス線OBUSに出力している。伝達ゲート７６ｃは、読み込み信号LDにより制御され、出力データバス線OBUSのデータをラッチ回路７８に伝達している。
【００６３】
ラッチ回路７８は、図３に示したラッチ回路５４と同一の回路である。ラッチ回路７８は、ノードNDA2、ノードNDB2に消去ベリファイ情報または書き込みベリファイ情報を保持している。ノードNDA2がＨレベルのときにnMOS７２ａはオンし、ノードEVNDはＬレベルに変化する。ノードNDB2がＨレベルのときにnMOS７２ｂはオンし、ノードPVNDはＬレベルに変化する。
【００６４】
ノードNDB2は、直列に接続されたnMOS７２ｃ、７２ｄを介して接地線VSSに接続されている。nMOS７２ｃのゲートは、ノードSNSに接続され、nMOS７２ｄのゲートは、SET信号を受けている。
nMOS７２ｅは、書き込み信号PGMONのＨレベル時に、ノードNDA2、SNSを相互に接続している。nMOS７２ｆは、ディスチャージ信号DISのＨレベル時に、ノードSNSをＬレベルにしている。nMOS７２ｇは、ビット線制御信号BLCNTRLのＨレベル時にビット線BLとノードSNSとを接続している。pMOS７２ｈは、バイアス制御信号PBIASのＬレベル時に、ノードSNSに電源電圧VCCを供給している。
【００６５】
図１３は、ページバッファ７４の詳細を示している。
ページバッファ７４は、出力回路８０、ラッチ回路８２、および複数の制御用トランジスタを有している。これ等制御用トランジスタを制御する信号は、図９に示したチップ制御回路２４から出力される。出力回路８０は、図１２に示した出力回路７６からnMOS７６ｂを除いて構成されている。クロックドインバータ８０ａは、読み込み信号LDBBLKおよび読み出し信号RDBBLKにより制御されている。伝達ゲート８０ｃは、LDBBLK信号により制御され、BBLKFLGB信号をラッチ回路７８に伝達している。
【００６６】
ラッチ回路８２は、図１２に示したラッチ回路７８と同一である。ラッチ回路８２は、ノードNDA3、NDB3に、相補の不良ブロック情報を保持している。
ノードNDB3は、直列に接続されたnMOS７４ｃ、７４ｄを介して接地線VSSに接続されている。nMOS７４ｃのゲートは、ノードBSNSに接続され、nMOS７４ｄのゲートは、SET信号を受けている。
【００６７】
nMOS７４ｅは、書き込み信号PGMONBBLKのＨレベル時に、ノードNDA3、BSNSを接続している。nMOS７４ｆは、ディスチャージ信号DISBBLKのＨレベル時に、ノードBSNSをＬレベルにしている。nMOS７４ｇは、ビット線制御信号BLCNTRLのＨレベル時にビット線BBLとノードBSNSとを接続している。pMOS７４ｈは、バイアス制御信号PBIASBBLKのＬレベル時に、ノードBSNSに電源電圧VCCを供給している。
【００６８】
次に、この実施形態のフラッシュメモリの動作について説明する。
なお、フラッシュメモリは、予め、不良ブロック内の不良ブロック情報の記憶用セルが全て書き込み状態にされ、良ブロック内の不良ブロック情報の記憶用セルが全て消去状態にされる。本実施形態では、不良ブロック情報を不揮発性のメモリセルで保持している。このため、不良ブロック情報の記憶用セルの書き込み動作、消去動作は、従来と異なり、フラッシュメモリを製造するメーカ側で作成できる。この結果、フラッシュメモリを使用するユーザは、従来の不良ブロックテーブルを作成しなくてもよい。この結果、ユーザの負担が大幅に低減される。
【００６９】
図１４は、不良ブロックの読み出し動作タイミングを示している。
まず、図６と同じタイミングで、読み出しコマンドRCOMおよび読み出しアドレス情報(ADD)が供給される。
この後、DISBBLK信号、PGMONBBLK信号が活性化（Ｈレベル）され、図１３に示したnMOS７４ｆ、７４ｅがオンし、ノードBSNS、NDA3がＬレベルに変化する（図１４(a)）。
【００７０】
次に、選択信号SGがＨレベルにされ、PBIASBBLK信号が活性化（Ｌレベル）され、BLCNTRL信号が活性化（Ｈレベル）される。ノードBSNSには、電源電圧VCCが供給され、同時に、メモリセルアレイ７０からビット線BBLを介して不良ブロック情報が伝達される。この例は、不良ブロックの読み出し動作のため、実際には、メモリセルアレイ７０のビット線BBLは、フローティング状態にされる。このため、ノードBSNSは、Ｈレベルに変化する（図１４(b)）。
【００７１】
次に、SET信号が活性化（Ｈレベル）され、ノードNDB3がＬレベルに変化し、NDA3がＨレベルに変化する（図１４(c)）。
次に、RDBBLK信号が活性化（Ｈレベル）され、ＬレベルのBBLKFLGB信号（ノードNDA4の反転データ）が出力される（図１４(d)）。
図１１に示したNORゲート６８ｆは、ＬレベルのBBLKFLGB信号およびＬレベルのRDBBLKB信号を受けて、ＨレベルのBBLKFLG信号を出力する（図１４(e)）。そして、図９に示した不良ブロック出力回路１２は、第１の実施形態と同様にFLG#端子のレベルをＬレベルにする（図１４(f)）。
【００７２】
図１５は、良ブロックの読み出し動作タイミングを示している。ここでは、図１４との相違するタイミングについてのみ説明する。
PBIASBBLK信号が活性化され、BLCNTRL信号が活性化されると、ノードBSNSには、電源電圧VCCが供給される。同時に、メモリセルアレイ７０からビット線BBLを介して不良ブロック情報（Ｌレベル）が伝達される。このため、ノードBSNSは、Ｌレベルに変化する（図１５(a)）。
【００７３】
次に、SET信号が活性化される。このとき、図１３に示したnMOS７４ｃは、オフしているため、ノードNDB3、NDA3のレベルは変化しない。（図１５(b)）。
次に、RDBBLK信号が活性化され、ＨレベルのBBLKFLGB信号（ノードNDA4の反転データ）が出力される（図１５(c)）。すなわち、BBLKFLGB信号のレベルは、変化しない。この結果、BBLKFLG信号はＬレベルに保持され、FLG#端子は高インピーダンス状態に保持される（図１５(d)）。
【００７４】
図１６は、不良ブロックの消去動作タイミングを示している。
まず、図６と同じタイミングで、消去コマンドECOMおよび読み出しアドレス情報(ADD)が供給される。
次に、EVB信号が活性化（Ｌレベル）される。VERPASS信号は、各ページバッファ７２からノードEVNDに伝達されるブロックの消去状態に応じて変化する。この例では消去が不完全なため、所定時間後にVERPASS信号は、Ｌレベルに変化する（図１６(a)）。
【００７５】
また、図１４と同様に、DISBBLK信号、PGMONBBLK信号が活性化され、ノードBSNS、NDA3がＬレベルに変化する（図１６(b)）。SET信号が活性化（Ｈレベル）され、ノードNDB3がＬレベルに変化し、NDA3がＨレベルに変化する（図１６(c)）。RDBBLK信号が活性化され、ＬレベルのBBLKFLGB信号が出力される（図１６(d)）。そして、FLG#端子のレベルがＬレベルに変化する（図１６(e)）。
【００７６】
図１１に示したNANDゲート６８ｇは、ＬレベルのBBLKFLGB信号を受けて、VERPASS信号をＨレベルにする（図１６(f)）。すなわち、データレジスタ６８は、不良ブロックの消去動作時に、強制的にVERPASS信号をＨレベルにする。チップ制御回路２４は、VERPASS信号を受けて、消去動作を強制的に終了する。この結果、RY/BY#端子がレディ状態（Ｈレベル）になる。フラッシュメモリを搭載するシステムは、レディ状態を受けて、フラッシュメモリに次のコマンドを入力する。
【００７７】
例えば、システムは、上記消去動作を繰り返し行うことで、フラッシュメモリのデータを一括消去できる。このとき、不良ブロックの消去動作は、強制的にパスされる。したがって、システムは、図２７に示した従来の一括消去フローをそのまま使用できる。
なお、この実施形態では、不良ブロックに対する書き込みの禁止動作は、第１の実施形態と同様にして実行される。さらに、不良ブロック内の実際の不良ページに対応するブロック情報の記憶用セルのみを書き込み状態にすることで、各ページ毎に消去動作を禁止することができる。
【００７８】
図１７は、良ブロックの消去動作タイミングを示している。良ブロックの場合、BBLKFLGB信号は活性化（Ｌレベル）されないため、VERPASS信号が強制的にＨレベルに変化することはない。すなわち、VERPASS信号は、実際のメモリセルの消去状態に応じて変化する。したがって、この後、消去動作が引き続いて実行される。
【００７９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不良ブロック情報を不揮発性のメモリセルに記憶した。このため、電源のオン、オフに関係なく、不良ブロック情報をチップ内に保持できる。例えば、ウエハでのプローブ試験後またはパッケージでの選別試験後に、これ等試験結果を用いてメモリセルに不良ブロック情報を記憶させることができる。すなわち、フラッシュメモリの出荷前に、予め不良ブロック情報をチップ内に記憶できる。このため、フラッシュメモリを使用するユーザは、不良ブロックテーブル等を作成する必要がなくなり、使い勝手が大幅に向上する。
【００８０】
また、不良ブロック情報を記憶するメモリセルを、メモリセルアレイの各ブロックのページ毎に形成した。このため、不良ブロック情報の書き込み、消去を、通常動作と同様に実行できる。この結果、不良ブロック情報を制御する回路を簡易に形成できる。ここで、不良ブロック情報をページ毎に書き込み、消去することで、ページを一単位（メモリセル部）として不良情報を制御できる。
【００８１】
そして、不良ブロックがアクセスされたときに、強制的にベリファイパス信号VERPASSをパス側に変化させた。このため、フラッシュメモリを搭載するシステムは、消去動作で不良ブロックをアクセスしたときに、実際の消去動作の完了とは無関係にベリファイパスの情報を得ることができる。このため、従来のように、不良ブロックの消去動作がいつまでも完了しないことはない。特に、複数のブロックを消去する一括消去の処理時に、この処理が異常終了（処理が終了しないことによるタイムアウト）することを防止できる。
【００８２】
図１８は、本発明の不揮発性半導体記憶装置の第３の実施形態を示している。なお、第１および第２の実施形態と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。
【００８３】
この実施形態では、BBLKFLG信号を出力する不良ブロック制御回路８６が新たに形成されている。その他の構成は、第１または第２の実施形態と同一である。
図１９は、不良ブロック制御回路８６の詳細を示している。
不良ブロック制御回路８６は、不良ブロックアドレスを記憶する複数の記憶回路８８および不良ブロックの判定信号発生回路９０を有している。記憶回路８８は、そのフラッシュメモリに許容された最大の不良ブロック数と同数形成されている。
【００８４】
記憶回路８８は、不良ブロックアドレスを記憶するための記憶部９２、ページバッファ９４、およびアドレス判定回路９６で構成されている。記憶部９２は、各ブロックを選択するために必要なローアドレスの本数に対応する複数のメモリセル列９２ａを有している。例えば、フラッシュメモリが、1024個のブロックを有する場合、10個のメモリセル列９２ａが形成される。メモリセル列９２ａは、一つの不揮発性のメモリセルの両側に選択トランジスタを接続して構成されている。各メモリセルは、不良ブロックアドレスの１ビットをそれぞれ記憶する。各メモリセルの制御ゲートには、ワード線BWLがそれぞれ接続されている。各選択トランジスタのゲートには、選択線SG1、SG2がそれぞれ接続されている。メモリセル列９２ａの一端は、ページバッファ９４に接続され、他端は、制御線ARVSSにそれぞれ接続されている。
【００８５】
アドレス判定回路９６は、ブロックアドレス信号BADDと各ページバッファ９４を介して各メモリセルに記憶されたデータとを受け、両者を比較し判定信号Mnを出力している。
判定信号発生回路９０は、OR回路で構成されている。OR回路は、アドレス判定回路９６からの判定信号M0-MnのいずれかがＨレベル（不良ブロック）のときに、BBLKFLG信号を活性化（Ｈレベル）する。
【００８６】
図２０は、ページバッファ９４およびアドレス判定回路９６の詳細を示している。
ページバッファ９４は、メモリセルからのデータをラッチするインバータ９４ａ、pMOS９４ｂ、nMOS９４ｃと、ラッチをリセットするnMOS９４ｄと、ラッチにデータを取り込むpMOS９４ｅ、nMOS９４ｆとで構成されている。nMOS９４ｄ、pMOS９４ｅ、nMOS９４ｆは、それぞれRST信号、バイアス制御信号BIAS、BLCNTRL信号で制御されている。ページバッファ９４は、nMOS９４ｆを介してノードSNS2に伝達されるメモリセルからのデータを増幅し、ラッチする。ラッチされたデータは、ノードSNS2、SNS2Bに保持される。
【００８７】
アドレス判定回路９６は、各ページバッファ９４に対応する複数のnMOS伝達ゲート９６ａ、ENOR回路９６ｂと、AND回路９６ｃで構成されている。
ENOR回路９６ｂは、インバータ９６ｄ、およびCMOS伝達ゲート９６ｅ、９６ｆで構成されている。ENOR回路９６ｂは、ページバッファ９４からのデータとブロックアドレス信号とをビット毎に比較する。ENOR回路９６ｂは、両者が等しいとき、すなわち、ブロックアドレスの１ビットが不良ブロックアドレスの１ビットと一致するときに出力ノードOUTをＨレベルする。AND回路９６ｃは、ブロックアドレスが不良ブロックアドレスと一致するときに、アドレス一致信号Mnを出力する。
【００８８】
次に、この実施形態のフラッシュメモリの動作を説明する。
予め、不良ブロックアドレスが、各記憶回路８８にそれぞれ書き込まれる。具体的には、不良ブロックアドレスの“１”のビットに対応するメモリセルは書き込まれ、“０”に対応するメモリセルは消去される。書き込み動作、消去動作は、第２の実施形態と同様に、例えば、フラッシュメモリを製造するメーカ側で実行される。
【００８９】
また、フラッシュメモリは、通常動作を開始する前に、不良ブロック制御回路８６の各ページバッファ９４にメモリセル列９２ａに記憶されている不良ブロック情報をラッチする必要がある。
【００９０】
図２１は、一例として、電源の立ち上げ時に不良ブロック情報をラッチするタイミングを示している。
まず、フラッシュメモリを搭載するシステムの電源がオンされ、電源電圧VCCが上昇する。電源電圧VCCが所定値に達すると、フラッシュメモリ内の電源監視回路（図示せず）のパワーオンリセット信号PORSTがＬレベルに変化する（図２１(a)）。図１８に示したチップ制御回路２４は、PORST信号のＬレベルを受け、RST信号（Ｌパルス）を出力し、BLCNTRL信号を所定の期間Ｈレベルにする（図２１(b)）。
【００９１】
ページバッファ９４は、RST信号を受けてラッチをリセットする。また、ページバッファ９４のnMOS９４ｆは、BLCNTRL信号のＨレベルを受けてメモリセル列９２ａに記憶されているデータをノードSNS2に伝達する。この結果予め書き込まれたメモリセルに対応するノードSNS2のレベルは、Ｈレベルに保持される（図２１(c)）。一方、予め消去されたメモリセルに対応するノードSNS2のレベルは、Ｌレベルに変化する（図２１(d)）。このレベルが、不良ブロック情報として各ページバッファ９４にラッチされる。このようにして、記憶回路８８内のページバッファ９４への不良ブロックアドレスの読み込み動作が完了する。
【００９２】
この後、通常の書き込み動作、読み出し動作、消去動作において、アドレス判定回路９６は、ブロックアドレスBADDを不良ブロックアドレスと比較する。両アドレスが一致した場合には、BBLKFLG信号がＨレベルに変化し、FLG#端子のレベルがＬレベルに変化する。また、ロジック制御回路１４は、BBLKFLG信号を受けて内部動作を停止し、不良ブロックに対する動作を禁止する。
【００９３】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、許容された最大のブロック数と同数の記憶回路８８を形成した。このため、不良ブロック情報をブロック毎に記憶する必要がなくなり、チップ面積を低減できる。
【００９４】
なお、上述した第１の実施形態では、インバータで構成したラッチ回路５４に不良ブロック情報を保持した例について述べた。本発明はこれに限定されず、例えば、不揮発性の要素であるヒューズ、不揮発性のメモリセルに不良ブロック情報を保持してもよい。または、揮発性のメモリセルに不良ブロック情報を保持してもよい。
【００９５】
図２２および図２３は、ヒューズを用いてローアドレスデコーダを構成する例を示している。図２２において、デコード回路１００は、スタンバイ信号PDが供給されていることを除き、第１の実施形態のデコード回路４８（図２）と同一である。図２３において、ノードNDAは、pMOS１００ａおよびポリシリコンからなるヒューズ１００ｂの一端に接続されている。ヒューズ１００ｂの他端は、接地線VSSに接続されている。pMOS１００ａは、PD信号で制御されている。
【００９６】
この例では、不良ブロックに対応するヒューズ１００ｂが、ウエハでのプローブ検査の結果に応じて溶断される。このように、ローアドレスデコーダにヒューズ１００ｂを形成することで、第２の実施形態と同様に、フラッシュメモリの出荷前に不良ブロック情報を記憶させることができる。ここで、ローアドレスデコーダに不揮発性のメモリセルを形成しても同様の効果が得られる。不揮発性のメモリセルの場合、不良情報の書き換えを容易に行うことができる。
【００９７】
また、上述した第１ないし第３の実施形態では、不良ブロック情報をFLG#端子を介して外部に伝達した例について述べた。本発明はこれに限定されず、例えば、コマンド入力に対応して不良ブロック情報を外部に出力してもよい。
図２４は、不良ブロック情報をI/O端子から出力するための出力回路の例を示している。
【００９８】
この出力回路１０２は、クロックドインバータ１０２ａと、CMOS伝達ゲート１０２ｂと、出力バッファ１０２ｃとを有している。クロックドインバータ１０２ａは、Ｈレベルのイネーブル信号ENを受けてBBLKFLG信号の反転信号を出力バッファに出力する。CMOS伝達ゲート１０２ｂは、Ｌレベルのイネーブル信号ENを受けて通常の読み出しデータを出力する。そして、出力バッファ１０２ｃは、読み出し信号REBの活性化（Ｌレベル）を受けて、不良ブロック情報または読み出しデータをI/O0端子に出力する。
【００９９】
図２５は、出力回路１０２を有するフラッシュメモリにおける不良ブロック情報の出力タイミングを示している。
まず、上述と同様に、読み出しコマンドRCOMおよびブロックアドレス(ADD)が供給される。ブロックアドレスに対応するブロックが不良の場合、図２に示したノードNODEがＬレベルに変化し、BBLKFLG信号がＨレベルに変化する（図２５(a)）。
【０１００】
この後、CLE信号およびWE#信号に同期して、不良ブロック情報出力コマンドBCOMが供給される（図２５(b)）。そして、出力バッファ１０２ｃは、読み出しイネーブル信号RE#に同期して活性化され、I/O0端子にLレベルを出力する（図２５(c)）。
図２６は、出力回路１０２を有するフラッシュメモリにおける不良ブロック情報の出力タイミングの別の例を示している。この例では、出力バッファ１０２ｃは、専用端子CONTにＨレベルが供給されたときに活性化され、I/O0端子に不良ブロック情報を出力する。
【０１０１】
さらに、上述した第３の実施形態において、不良ブロックがアクセスされたときに、強制的にベリファイパス信号VERPASSをパス側に変化させてもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１０２】
【発明の効果】
本発明の不揮発性半導体記憶装置では、正常に動作しないメモリセル部を自ら管理できる。このため、本装置を使用するユーザは、不良のメモリセル部を管理しなくてよい。この結果、使い勝手が向上し、本装置を搭載するシステムのコストを低減できる。
【０１０３】
本発明の不揮発性半導体記憶装置では、出荷前に記憶部に不良情報を記憶することができる。この結果、本装置を使用するユーザは、不良テーブル等を作成する必要がなくなり、使い勝手を大幅に向上できる。
【０１０４】
本発明の不揮発性半導体記憶装置では、本装置を搭載するシステムは、特別な管理テーブル等を用意しなくても、不良情報を容易に得ることができる。不良アクセスが発生し、メモリセル部の動作が禁止されたことを容易に検出できる。
【０１０５】
本発明の不揮発性半導体記憶装置では、本装置を搭載するシステムは、特別な管理テーブル等を用意しなくても、不良情報を容易に得ることができる。また、システム側の制御タイミングで不良情報を得ることができる。
本発明の不揮発性半導体記憶装置では、本装置を搭載するシステムは、ハードウエアを変更することなく、他のコマンドと同様な制御で不良情報を得ることができる。
【０１０６】
本発明の不揮発性半導体記憶装置では、正常に動作しないメモリセル部の消去動作がいつまでも完了しないことを防止できる。特に、複数のメモリセル部を消去する一括消去の処理時に、この処理が異常終了することを防止できる。
【図面の簡単な説明】
【図１】第１の実施形態を示すブロック図である。
【図２】図１のローアドレスデコーダの詳細を示す回路図である。
【図３】図２のデコード回路の詳細を示す回路図である。
【図４】図１の不良ブロック出力回路の詳細を示す回路図である。
【図５】第１の実施形態におけるラッチ回路に不良ブロック情報を書き込む動作を示すタイミング図である。
【図６】第１の実施形態における良ブロックの読み出し動作を示すタイミング図である。
【図７】第１の実施形態における不良ブロックの読み出し動作を示すタイミング図である。
【図８】第１の実施形態におけるフラッシュメモリに書き込まれたデータを一括消去する処理を示すフローチャートである。
【図９】第２の実施形態を示すブロック図である。
【図１０】図９のメモリセルアレイの詳細を示す回路図である。
【図１１】図９のデータレジスタの詳細を示す回路図である。
【図１２】図１１のページバッファの詳細を示す回路図である。
【図１３】図１１のページバッファの詳細を示す回路図である。
【図１４】第２の実施形態における不良ブロックの読み出し動作を示すタイミング図である。
【図１５】第２の実施形態における良ブロックの読み出し動作を示すタイミング図である。
【図１６】第２の実施形態における不良ブロックの消去動作を示すタイミング図である。
【図１７】第２の実施形態における良ブロックの消去動作を示すタイミング図である。
【図１８】第３の実施形態を示すブロック図である。
【図１９】図１８の不良ブロック制御回路の詳細を示す回路図である。
【図２０】図１９のページバッファおよびアドレス判定回路の詳細を示す回路図である。
【図２１】第３の実施形態における電源の立ち上げ時に不良ブロック情報をページバッファにラッチする動作を示すタイミング図である。
【図２２】ローアドレスデコーダの別の例を示す回路図である。
【図２３】デコード回路の別の例を示す回路図である。
【図２４】不良ブロック情報をI/O端子から出力するための出力回路の例を示す回路図である。
【図２５】不良ブロック情報の出力動作を示すタイミング図である。
【図２６】不良ブロック情報の出力動作を示す別のタイミング図である。
【図２７】フラッシュメモリに書き込まれたデータを一括消去する処理を示すフローチャートである。
【図２８】不良ブロックテーブルの作成処理を示すフローチャートである。
【符号の説明】
１０  I/O制御回路
１２  不良ブロック出力回路
１４  ロジック制御回路
１６  レディ／ビジー制御回路
１８  ステータスレジスタ
２０  アドレスレジスタ
２２  コマンドレジスタ
２４  チップ制御回路
２６  高電圧発生回路
２８  ローアドレスバッファ
３０  ローアドレスデコーダ
３２  コラムアドレスバッファ
３４  コラムデコーダ
３６  データレジスタ
３８  センスアンプ
４０  メモリセルアレイ
４８  デコード回路
５４  ラッチ回路
６０  ポンプ回路
６２  ワード線ドライバ
６６  ローアドレスデコーダ
６８  データレジスタ
７０  メモリセルアレイ
７０ａ  メモリセル列
７２、７４  ページバッファ
７６  出力回路
７８  ラッチ回路
８０  出力回路
８２  ラッチ回路
８６  不良ブロック制御回路
８８  記憶回路
９０  判定信号発生回路
９２  記憶部
９２ａ  メモリセル列
９４  ページバッファ
９６  アドレス判定回路
１００  デコード回路
１００ｂ  ヒューズ
１０２  出力回路
ALE  アドレスラッチイネーブル端子
CLE  コマンドラッチイネーブル端子
BBLKFLG  不良ブロックフラグ信号
BL、BBL  ビット線
BLK  ブロック
ENB  イネーブル信号
FLG#  フラグ端子
I/O0-I/O7  I/O端子
NDA、NDB  ノード
NDA2、NDB2  ノード
NDA3、NDB3  ノード
NODE  ノード
PD  スタンバイ信号
RST  リセット信号
SET  セット信号
SG  選択線
SNS、BSNS  ノード
VCC、VCCQ  電源電圧
VSS  接地電圧
WL  ワード線
XDECSEL  選択信号
ZS、XTS  アドレス信号
【図１】
0003893005.tif 000002
【図２】
0003893005.tif 000003
【図３】
0003893005.tif 000004
【図４】
0003893005.tif 000005
【図５】
0003893005.tif 000006
【図６】
0003893005.tif 000007
【図７】
0003893005.tif 000008
【図８】
0003893005.tif 000009
【図９】
0003893005.tif 000010
【図１０】
0003893005.tif 000011
【図１１】
0003893005.tif 000012
【図１２】
0003893005.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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