(57)【要約】【課題】パッケージ内で発生するクロストークの影響を低減する。【解決手段】プリント基板組立体の配線設計方法は、プリント基板、半導体チップ、及びパッケージを備えるプリント基板組立体の配線情報に基づいて、プリント基板組立体の複数の配線領域の各々について、半導体チップに接続される第１配線の誘導成分及び容量成分と、第１配線と半導体チップに接続される第２配線の間の誘導性結合及び容量性結合とを算出すること（Ｓ６１〜Ｓ６４）を含む。算出結果に基づいて、第１配線によって伝送される第１信号と第２配線によって伝送される第２信号が同相遷移した場合と逆相遷移した場合の第１信号の同相遷移伝播遅延係数と逆相遷移伝播遅延係数とを等しくするために第１配線と第２配線の間に付加すべき付加容量値を算出する（Ｓ６５）。複数の配線領域は、プリント基板の配線領域と、パッケージの配線領域とを含む。【選択図】図５
2013120445.tif 000002
【特許請求の範囲】
【請求項１】
プリント基板、前記プリント基板に搭載される半導体チップ、及び前記半導体チップに設けられるパッケージを備えるプリント基板組立体の配線情報に基づいて、前記プリント基板組立体の複数の配線領域の各々について、前記半導体チップに接続される第１配線の誘導成分の値及び容量成分の値と、前記第１配線と前記半導体チップに接続される第２配線の間の誘導性結合の値及び容量性結合の値とを算出すること、
前記誘導成分の値及び前記容量成分の値と、前記誘導性結合の値及び前記容量性結合の値とに基づいて、前記第１配線によって伝送される第１信号と前記第２配線によって伝送される第２信号が同相遷移した場合の前記第１信号の同相遷移伝播遅延係数と前記第１信号と前記第２信号が逆相遷移した場合の前記第１信号の逆相遷移伝播遅延係数とを等しくするために前記第１配線と前記第２配線との間に付加すべき付加容量値を算出すること、
前記第１配線と前記第２配線との間に前記付加容量値が付加されるように前記配線情報を変更すること
を具備し、
前記第１配線は前記複数の配線領域にそれぞれ配置される複数部分を備え、
前記第２配線は前記複数の配線領域にそれぞれ配置される複数部分を備え、
前記複数の配線領域は、前記プリント基板の配線領域と、前記パッケージの配線領域とを含む
プリント基板組立体の配線設計方法。
【請求項２】
請求項１の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、
前記配線情報を変更することは、前記付加容量値を持つコンデンサ素子を前記第１配線と前記第２配線の間に設けることを含む
プリント基板組立体の製造方法。
【請求項３】
請求項１の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、
前記配線情報を変更することは、前記第１配線の配線幅及び前記第２配線の配線幅を太くして前記第１配線及び前記第２配線の配線間隔を狭くすることを含む
プリント基板組立体の製造方法。
【請求項４】
請求項１の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、
前記半導体チップは、
前記第１配線に接続される第１パッドと、
前記第２配線に接続される第２パッドと
を備え、
前記配線情報を変更することは、前記第１パッド及び前記第２パッドの互いに対向する面の面積を大きくすることを含む
プリント基板組立体の製造方法。
【請求項５】
請求項１の配線設計方法により得られた変更後の前記配線情報に基づいて、現実のプリント基板組立体を製造することを具備し、
前記配線情報を変更することは、前記第１配線の配線ルート及び前記第２配線の配線ルートを変更して前記第１配線及び前記第２配線の配線間隔を狭くすることを含む
プリント基板組立体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント基板組立体の配線設計に関する。
【背景技術】
【０００２】
プリント基板組立体は、半導体チップと、パッケージと、プリント基板とを備える。各半導体チップにパッケージが設けられる。各半導体チップはパッケージに封入された状態でプリント基板に搭載される。半導体チップ間のデータ伝送にＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）のようなパラレルインタフェースの技術が適用される。近年の高密度実装化により配線間隔が狭くなっているため、信号の波形品質がクロストークノイズにより劣化する。そのため、データ伝送の高速化が困難となっている。パッケージはプリント基板に比べて配線が密になっているため、パッケージにおいて大きなクロストークノイズが発生する場合がある。クロストークノイズの発生を抑制するためにパッケージにおける配線間隔を広げるとパッケージのサイズが大型化してコストが増加してしまう。
【０００３】
特許文献１（特開２００３−２１６６７４号公報）は、高速信号用基板の設計システム及び設計方法を開示している。この設計システム及び設計方法は、高速信号を扱う電子回路用配線基板（高速信号用基板、高速基板）の設計において、シミュレーションを用いて配置位置を自動検証し、自動的に適切な位置に変更させることにより、短時間でかつ高品質の基板設計を可能にしたことを特徴としている。すなわち、回路図に基づく部品の配置（配置情報）を決定する部品配置処理時で実配線（配線情報）を決定する配線処理の前段階に、配置結果として得られた接続対象の各部品の配置に基づく仮想配線に対し、伝送線路シミュレーションを用いたＰＲＥシミュレーションを行い、その結果により自動的に部品の位置を変化させて制約条件を満足するまで繰返す。ＰＲＥシミュレーションの結果が満足できれば、配線処理を行い、ＰＯＳＴシミュレーションにより配線結果のシミュレーションを行う。ＰＯＳＴシミュレーションの結果の判定を行い、不適合の場合、配線処理をやり直し、適合した場合、基板設計が完了する。
【０００４】
なお、配置情報とは、複数の部品（ＩＣ等のデバイス）間が結ばれている場合などで、相互の部品の特性が使用周波数においても条件を満足する様に部品の配置位置及び部品間の距離を示す情報のことである。また、配線情報とは、部品間を結ぶ配線のルール（トポロジー）、配線幅、配線間隔等を示す情報のことである。
【０００５】
図１は特許文献１の高速信号用基板の設計方法（基板設計方法）の一実施の形態を示すフロー図であり、コンピュータを用いた高速信号用基板の設計システムに適用される。
【０００６】
特許文献１の高速信号用基板の設計システム（以下、基板設計システム）は、図示していないが、データやプログラム等の情報を入出力する入出力装置と、データやプログラム等の情報を格納する主記憶装置及び外部記憶装置と、主記憶装置に格納されたプログラムにより制御され全体の動作を制御する制御装置とを備え、プログラムの機能により、部品配置処理部と配線処理部とに分割される。
【０００７】
部品配置処理部は、外部のＣＡＤシステムから回路図情報及び制約条件情報を入力する情報入力手段と、回路図情報に基づいて部品の配置処理（配置設計）を行い配置情報（仮配置位置及び仮想配線）を出力する配置手段と、配置手段からの配置情報（仮配置位置及び仮想配線）に対し制約条件で決められたルールに基づいて配線処理の事前シミュレーション（ＰＲＥシミュレーションと呼ぶ）として伝送線路シミュレーションを実施し、信号の伝送結果を算出するＰＲＥシミュレーション手段と、制約条件に適合しない部品配置に対し適合させるための所定の計算式に基づいて配置情報中の該当部品の現在の配置位置からの移動距離を計算し、配置手段に再配置処理を行わせるための配置位置修正情報として出力する移動距離計算手段と、上記各手段を制御し、ＰＲＥシミュレーション手段によるシミュレーション結果を判定し、条件を満足しない場合に移動距離計算手段を起動して配置手段に再配置処理を行わせ、条件を満足した場合は配置情報を含めた回路図情報及び制約条件情報を配線処理部へ出力する配置制御手段とを有する。
【０００８】
配線処理部は、部品配置処理部からの情報に基づいて実配線（配線設計）を行い配線情報（基板設計情報）を出力する配線手段と、配線手段とからの配線情報に対し配線処理の事後シミュレーション（ＰＯＳＴシミュレーションと呼ぶ）を実施するＰＯＳＴシミュレーション手段と、情報を外部へ出力する情報出力手段と、上記各手段を制御し、ＰＯＳＴシミュレーション手段によるシミュレーション結果を判定し、不適合の場合は配線手段に他の配線処理（ルート、配線幅、配線間隔等の変更）を行わせ、適合の場合はその時点の配置情報及び配線情報を完成された基板設計情報として情報出力手段を介して外部へ出力する配線制御手段とを有する。
【０００９】
回路設計者により回路図が作成され、同時に制約条件Ｄ１が決定される。これらの情報は、ＣＡＤシステムを介して本システム（部品配置処理部の情報入力手段）に入力され基板設計が開始される（ステップＳ１０１）。
【００１０】
部品配置処理部の配置手段にて、まず部品（半導体集積回路（ＩＣ）等の電子回路部品（デバイス））の仮配置を行う（ステップＳ１０２）。この状態からＰＲＥシミュレーション手段において、仮配置された部品間の仮想的な伝送線路（仮想配線）に対するクロックパルス信号の伝送結果のシミュレーション（ＳＩＭと略記）結果として、波形を出力させる（ステップＳ１０３）。この出力波形に対して、オーバーシュート、アンダーシュート、遅延時間、クロックの２度打等の条件が満足するか判定する（ステップＳ１０４）。
【００１１】
配置制御手段は、ＰＲＥシミュレーション手段によるシミュレーション結果が与えられた条件を満足していないと判定した場合、移動距離計算手段を起動する。移動距離計算手段は、仮配置された部品の移動すべき距離（設定すべき距離）を計算する「移動距離計算処理」を実施する（ステップＳ１１０）。
【００１２】
次に配線処理部の動作について説明する。配線手段は、部品配置処理部からの情報に基づき、各部品間の実配線（実際の長さと、実際の配線層を指定した配線情報）を決定する（ステップＳ１０５）。ＰＯＳＴシミュレーション手段はこの配線情報に対するシミュレーション（ＰＯＳＴシミュレーション）を行い（ステップＳ１０６）、配線制御手段がシミュレーション結果を判定する（ステップＳ１０７）。判定の結果、不適合の場合は、不具合があれば、ステップＳ１０５からステップＳ１０７の処理を繰り返す。判定の結果、適合の場合は、基板設計を完了する（ステップＳ１０８）。
【００１３】
特許文献２（特開２００７−２４９５３３号公報）は、クロストーク解析プログラムを開示している。クロストーク解析プログラムは、入力工程と、特定工程と、生成工程とをコンピュータに実行させる。入力工程において、解析対象回路の回路情報の入力を受け付ける。特定工程において、入力工程によって入力された回路情報に基づいて、解析対象回路内の任意のアグレッサ配線と、アグレッサ配線により影響を受けるビクティム配線と、ビクティム配線と解析対象回路の接地電源とを通るＶＳＳリターン電流経路と、ビクティム配線と接地電源よりも電位の高い高電位電源とを通るＶＤＥリターン電流経路と、を特定する。生成工程において、特定工程によって特定された配線およびリターン電流経路からなる等価回路に関するクロストーク解析モデルを生成する。実行結果に基づいて、ビクティム配線に関する信号波形の遅延時間を算出する。算出結果に基づいて、ビクティム配線に生じるクロストークによる遅延変動量を決定する。
【００１４】
特許文献３（特開２００９−１９３５１６号公報）は、ＬＳＩ（大規模集積回路）設計の作業効率を向上させ、設計期間の短縮を図ることを目的とした設計支援プログラムを開示している。設計支援プログラムは、コンピュータを、特定手段、算出手段、決定手段、修正手段、出力手段、として機能させる。特定手段は、設計対象回路の中から、クロストーク解析によりエラーが発生したアグレッサ配線とビクティム配線とからなる１対のエラーセグメントを特定する。算出手段は、特定手段によって特定されたエラーセグメントの配線構造に基づいて、配線構造の変更により減少するクロストークノイズ値の減少量を変更後の配線構造ごとに算出する。決定手段は、算出手段によって算出された算出結果に基づいて、エラーセグメントの配線構造を決定する。修正手段は、エラーセグメントの配線構造を決定手段によって決定された配線構造に修正する。出力手段は、修正手段によって修正された修正結果を出力する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００３−２１６６７４号公報
【特許文献２】特開２００７−２４９５３３号公報
【特許文献３】特開２００９−１９３５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明者は、プリント基板組立体において半導体チップに接続される配線の仕様はパッケージとプリント基板とで異なっており、パッケージでは配線が密であるために大きなクロストークノイズが発生するおそれがあることを認識した。
【００１７】
したがって、本発明の目的は、パッケージ内で発生するクロストークの影響を低減することが可能なプリント基板組立体の配線設計システム、配線設計方法、配線設計プログラム、及び製造方法を提供することである。
【課題を解決するための手段】
【００１８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明の一の観点によるプリント基板組立体の配線設計方法は、プリント基板（５０）、前記プリント基板に搭載される半導体チップ（３０Ａ）、及び前記半導体チップに設けられるパッケージ（４０Ａ）を備えるプリント基板組立体（２０）の配線情報に基づいて、前記プリント基板組立体の複数の配線領域の各々について、前記半導体チップに接続される第１配線（２１）の誘導成分の値（ＬＬ１１＿１、ＬＬ１１＿２）及び容量成分の値（ＣＣ１１＿１、ＣＣ１１＿２）と、前記第１配線と前記半導体チップに接続される第２配線（２２）の間の誘導性結合の値（ＬＬ２１＿１、ＬＬ２１＿２）及び容量性結合の値（ＣＣ２１＿１、ＣＣ２１＿２）とを算出すること（Ｓ６１〜Ｓ６４）、前記誘導成分の値及び前記容量成分の値と、前記誘導性結合の値及び前記容量性結合の値とに基づいて、前記第１配線によって伝送される第１信号（Ｓ２１）と前記第２配線によって伝送される第２信号（Ｓ２２）が同相遷移した場合の前記第１信号の同相遷移伝播遅延係数（ＤＩ）と前記第１信号と前記第２信号が逆相遷移した場合の前記第１信号の逆相遷移伝播遅延係数（ＤＯ）とを等しくするために前記第１配線と前記第２配線との間に付加すべき付加容量値（ＣＡ＿１２）を算出すること（Ｓ６５）、前記第１配線と前記第２配線との間に前記付加容量値が付加されるように前記配線情報を変更すること（Ｓ６６）を具備する。前記第１配線は前記複数の配線領域にそれぞれ配置される複数部分（５１、４１）を備える。前記第２配線は前記複数の配線領域にそれぞれ配置される複数部分（５２、４２）を備える。前記複数の配線領域は、前記プリント基板の配線領域と、前記パッケージの配線領域とを含む。
【発明の効果】
【００２０】
本発明によれば、同相遷移伝播遅延係数と逆相遷移伝播遅延係数とを等しくするために配線間に付加すべき付加容量値を算出する際にパッケージの配線領域を考慮しているため、パッケージ内で発生するクロストークの影響を低減することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、関連する技術に係る設計方法を示すフロー図である。
【図２】図２は、本発明の第１の実施形態に係る配線設計システムのブロック図である。
【図３】図３は、第１の実施形態に係る配線設計方法のフロー図である。
【図４】図４は、クロストークキャンセル処理において変更される前の配線情報に対応したプリント基板組立体の一部を示す斜視図である。
【図５】図５は、クロストークキャンセル処理のフロー図である。
【図６】図６は、インダクタンスマトリックスの例を示す。
【図７】図７は、キャパシタンスマトリックスの例を示す。
【図８】図８は、クロストークキャンセル処理において変更された後の配線情報の一例に対応したプリント基板組立体の一部を示す斜視図である。
【図９】図９は、クロストークキャンセル処理において変更された後の配線情報の他の例に対応したプリント基板組立体の一部を示す斜視図である。
【図１０】図１０は、クロストークキャンセル処理において変更された後の配線情報の他の例に対応したプリント基板組立体の一部を示す斜視図である。
【図１１】図１１は、クロストークキャンセル処理において変更された後の配線情報の他の例に対応したプリント基板組立体の一部を示す斜視図である。
【図１２】図１２は、クロストークキャンセル処理において変更された後の配線情報の他の例に対応したプリント基板組立体の一部を示す斜視図である。
【図１３】図１３は、クロストークキャンセル処理において変更される前の配線情報に対応した信号波形を示す。
【図１４】図１４は、クロストークキャンセル処理において変更された後の配線情報に対応した信号波形を示す。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明によるプリント基板組立体の配線設計システム、配線設計方法、配線設計プログラム、及び製造方法を実施するための形態を以下に説明する。
【００２３】
（第１の実施形態）
図２を参照して、本発明の第１の実施形態に係る配線設計システム１０は、出力装置１１と、入力装置１２と、主記憶装置１３と、外部記憶装置１４と、処理装置１５とを備えるコンピュータである。主記憶装置１３及び外部記憶装置１４は、記憶部を形成する。配線設計プログラムは、例えば、光ディスクや磁気ディスクのような記録媒体に記録されて、又は通信回線を介して提供される。入力装置１２は、キーボード、マウス、記録媒体の読み取り装置、通信インタフェース等である。入力装置１２は、配線設計プログラムの入力を受け付ける。記憶部は、配線設計プログラムやデータを格納する。処理装置１５は、配線設計プログラムに基づいて配線設計システム１０の全体の動作を制御する。配線設計システム１０は、配線設計プログラムに基づいて本実施形態に係る配線設計方法を実行する。
【００２４】
以下、本実施形態に係る配線設計方法を説明する。回路設計者は、プリント基板組立体の回路図を作成し、プリント基板組立体についての制約条件を決定する。
【００２５】
図３を参照して、配線設計方法は、ステップＳ１０〜Ｓ６０を備える。
【００２６】
ステップＳ１０において、入力装置１２は、回路図の情報（回路図情報）及び制約条件の情報（制約条件情報）の入力を受け付ける。回路図情報及び制約条件情報はＣＡＤ（Ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムを介して入力される。記憶部は、回路図情報及び制約条件情報を格納する
【００２７】
ステップＳ２０において、処理装置１５は、回路図情報及び制約条件情報に基づいて配線処理を実行し、プリント基板組立体の実配線の情報としての配線情報を生成する。記憶部は、配線情報を格納する。
【００２８】
図４は、配線情報に対応したプリント基板組立体２０を示す。プリント基板組立体２０は、半導体チップ（ダイ）３０Ａ及び３０Ｂと、パッケージ４０Ａ及び４０Ｂと、プリント基板５０とを備える。半導体チップ３０Ａ及び３０Ｂは、半導体集積回路のチップである。パッケージ４０Ａ及び４０Ｂは、それぞれ、半導体チップ３０Ａ及び３０Ｂに設けられている。半導体チップ３０Ａ及び３０Ｂは、プリント基板５０に搭載されている。パッケージ４０Ａは、パッケージ基板４５を備える。半導体チップ３０Ａがパッケージ基板４５の上面に搭載される。プリント基板組立体２０は、実配線としての配線２１〜２４を備える。配線２１〜２４は、半導体チップ３０Ａと半導体チップ３０Ｂとを接続している。配線２１〜２４の数が４本の場合が図４に示されているが、配線２１〜２４の数は２本以上であればよい。
【００２９】
配線２１は、パッケージ４０Ａの配線領域（以下、「第１配線領域」という。）に配置される部分としてのボンディングワイヤ４１と、プリント基板５０の配線領域（以下、「第２配線領域」という。）に配置される部分としての配線パターン５１とを備える。配線２２は、第１配線領域に配置される部分としてのボンディングワイヤ４２と、第２配線領域に配置される部分としての配線パターン５２とを備える。配線２３は、第１配線領域に配置される部分としてのボンディングワイヤ４３と、第２配線領域に配置される部分としての配線パターン５３とを備える。配線２４は、第１配線領域に配置される部分としてのボンディングワイヤ４４と、第２配線領域に配置される部分としての配線パターン５４とを備える。
【００３０】
ボンディングワイヤ４１は、半導体チップ３０Ａのパッド３１とパッケージ基板４５の上面の端子とを接続する。ボンディングワイヤ４１は、パッケージ基板４５の下面に設けられた半田ボールを介して配線パターン５１に接続される。ボンディングワイヤ４２は、半導体チップ３０Ａのパッド３２とパッケージ基板４５の上面の端子とを接続する。ボンディングワイヤ４２は、パッケージ基板４５の下面に設けられた半田ボールを介して配線パターン５２に接続される。ボンディングワイヤ４３は、半導体チップ３０Ａのパッド３３とパッケージ基板４５の上面の端子とを接続する。ボンディングワイヤ４３は、パッケージ基板４５の下面に設けられた半田ボールを介して配線パターン５３に接続される。ボンディングワイヤ４４は、半導体チップ３０Ａのパッド３４とパッケージ基板４５の上面の端子とを接続する。ボンディングワイヤ４４は、パッケージ基板４５の下面に設けられた半田ボールを介して配線パターン５４に接続される。
【００３１】
配線情報は、配線２１〜２４を規定している。配線情報は、例えば、配線パターン５１〜５４の配線長、配線層、配線ルート等を指定する。配線パターン５１〜５４がプリント基板５０の上面の配線層に配置される場合が図４に示されているが、配線パターン５１〜５４がプリント基板５０の内部の配線層に配置されてもよい。
【００３２】
ステップＳ３０において、処理装置１５は、回路図情報及び配線情報に基づいて配線処理の事後シミュレーション（以下、「ＰＯＳＴシミュレーション」という。）を実行する。例えば、ＰＯＳＴシミュレーションは、図４に示すプリント基板組立体２０の動作シミュレーションを含む。
【００３３】
ステップＳ４０において、処理装置１５は、ＰＯＳＴシミュレーションの結果を判定する。判定結果が適合（ＯＫ）の場合、ステップＳ５０に進む。判定結果が不適合（ＮＧ）の場合、ステップＳ６０に進む。
【００３４】
ステップＳ６０において、配線設計システム１０は、クロストークキャンセル処理を実行し、配線情報を変更する。ステップＳ６０の後、ステップＳ３０に進む。
【００３５】
ステップＳ６０の後のステップＳ３０においては、処理装置１５は、回路図情報及び変更後の配線情報に基づいてＰＯＳＴシミュレーションを実行する。
【００３６】
ステップＳ５０において、出力装置１１は、ステップＳ４０において適合（ＯＫ）と判定されたＰＯＳＴシミュレーションの結果に対応する配線情報を完成された設計情報として出力する。出力された設計情報に基づいて現実のプリント基板組立体を製造する。
【００３７】
図５を参照して、ステップＳ６０を詳細に説明する。ステップＳ６０は、ステップＳ６１〜Ｓ６６を含む。
【００３８】
ステップＳ６１において、処理装置１５は、第１配線領域（パッケージ４０Ａの配線領域）について、配線情報に基づいて配線２１〜２４の誘導成分の値と配線２１〜２４間の誘導性結合の値とを算出する。
【００３９】
以下、配線２１及び２２の誘導成分の値と配線２１及び２２間の誘導性結合の値とを算出する方法を例として説明する。処理装置１５は、配線情報に基づいてＰＯＳＴシミュレーションを実行してインダクタンスマトリックスを算出する。
【００４０】
図６は、配線２１及び２２についてのインダクタンスマトリックスの例を示す。配線２１の第１配線領域の単位長あたりの自己インダクタンスＬ１１＿１、配線２２の第１配線領域の単位長あたりの自己インダクタンスＬ２２＿１、及び、配線２１と配線２２の間の第１配線領域の単位長あたりの相互インダクタンスＬ２１＿１が算出される。ここで、Ｌ１１＿１、Ｌ２２＿１、Ｌ２１＿１の単位はＨ／ｍである。
【００４１】
処理装置１５は、下記式に基づいて、配線２１の第１配線領域の自己インダクタンスＬＬ１１＿１、配線２２の第１配線領域の自己インダクタンスＬＬ２２−１、及び、配線２１と配線２２の間の第１配線領域の相互インダクタンスＬＬ２１＿１を算出する。
【数１】
2013120445.tif 000003
【００４２】
ステップＳ６２において、処理装置１５は、第１配線領域（パッケージ４０Ａの配線領域）について、配線情報に基づいて配線２１〜２４の容量成分の値と配線２１〜２４間の容量性結合の値とを算出する。
【００４３】
以下、配線２１及び２２の容量成分の値と配線２１及び２２間の容量性結合の値とを算出する方法を例として説明する。処理装置１５は、配線情報に基づいてＰＯＳＴシミュレーションを実行してキャパシタンスマトリックスを算出する。
【００４４】
図７は、配線２１及び２２についてのキャパシタンスマトリックスの例を示す。配線２１の第１配線領域の単位長あたりの容量成分（接地点に対する容量）Ｃ１１＿１、配線２２の第１配線領域の単位長あたりの容量成分（接地点に対する容量）Ｃ２２＿１、及び、配線２１と配線２２の間の第１配線領域の単位長あたりの容量性結合（配線間の容量）Ｃ２１＿１が算出される。ここで、Ｃ１１＿１、Ｃ２２＿１、及び、Ｃ２１＿１の単位はＦ／ｍである。
【００４５】
処理装置１５は、下記式に基づいて、配線２１の第１配線領域の容量成分（接地点に対する容量）ＣＣ１１＿１、配線２２の第１配線領域の容量成分（接地点に対する容量）ＣＣ２２＿１、及び、配線２１と配線２２の間の第１配線領域の容量性結合（配線間の容量）ＣＣ２１＿１を算出する。
【数２】
2013120445.tif 000004
【００４６】
ステップＳ６３において、処理装置１５は、第２配線領域（プリント基板５０の配線領域）について、配線情報に基づいて配線２１〜２４の誘導成分の値と配線２１〜２４間の誘導性結合の値とを算出する。
【００４７】
以下、配線２１及び２２の誘導成分の値と配線２１及び２２間の誘導性結合の値とを算出する方法を例として説明する。処理装置１５は、配線情報に基づいてＰＯＳＴシミュレーションを実行してインダクタンスマトリックスを算出する。配線２１の第２配線領域の単位長あたりの自己インダクタンスＬ１１＿２、配線２２の第２配線領域の単位長あたりの自己インダクタンスＬ２２＿２、及び、配線２１と配線２２の間の第２配線領域の単位長あたりの相互インダクタンスＬ２１＿２が算出される。ここで、Ｌ１１＿２、Ｌ２２＿２、Ｌ２１＿２の単位はＨ／ｍである。
【００４８】
処理装置１５は、下記式に基づいて、配線２１の第２配線領域の自己インダクタンスＬＬ１１＿２、配線２２の第２配線領域の自己インダクタンスＬＬ２２＿２、及び、配線２１と配線２２の間の第２配線領域の相互インダクタンスＬＬ２１＿２を算出する。
【数３】
2013120445.tif 000005
【００４９】
ステップＳ６４において、処理装置１５は、第２配線領域（プリント基板５０の配線領域）について、配線情報に基づいて配線２１〜２４の容量成分の値と配線２１〜２４間の容量性結合の値とを算出する。
【００５０】
以下、配線２１及び２２の容量成分の値と配線２１及び２２間の容量性結合の値とを算出する方法を例として説明する。処理装置１５は、配線情報に基づいてＰＯＳＴシミュレーションを実行してキャパシタンスマトリックスを算出する。配線２１の第２配線領域の単位長あたりの容量成分（接地点に対する容量）Ｃ１１＿２、配線２２の第２配線領域の単位長あたりの容量成分（接地点に対する容量）Ｃ２２＿２、及び、配線２１と配線２２の間の第２配線領域の単位長あたりの容量性結合（配線間の容量）Ｃ２１＿２が算出される。ここで、Ｃ１１＿２、Ｃ２２＿２、及び、Ｃ２１＿２の単位はＦ／ｍである。
【００５１】
処理装置１５は、下記式に基づいて、配線２１の第２配線領域の容量成分（接地点に対する容量）ＣＣ１１＿２、配線２２の第２配線領域の容量成分（接地点に対する容量）ＣＣ２２＿２、及び、配線２１と配線２２の間の第２配線領域の容量性結合（配線間の容量）ＣＣ２１＿２を算出する。
【数４】
2013120445.tif 000006
【００５２】
ステップＳ６５において、処理装置１５は、ステップＳ６１〜Ｓ６４の算出結果に基づいて、配線の間に付加すべき付加容量値を算出する。
【００５３】
以下、配線２１及び２２の間に付加すべき付加容量値を算出する方法を例として説明する。
【００５４】
処理装置１５は、下記式に基づいて、配線２１の第１配線領域及び第２配線領域の自己インダクタンスＬＬ１１＿１２、配線２１と配線２２の間の第１配線領域及び第２配線領域の相互インダクタンスＬＬ２１＿１２、配線２１の第１配線領域及び第２配線領域の容量成分（接地点に対する容量）ＣＣ１１＿１２、及び、配線２１と配線２２の間の第１配線領域及び第２配線領域の容量性結合（配線間の容量）ＣＣ２１＿１２を算出する。
【数５】
2013120445.tif 000007
【００５５】
処理装置１５は、下記式に基づいて、配線２１によって伝送される信号Ｓ２１と配線２２によって伝送される信号Ｓ２２とが同相遷移した場合の信号Ｓ２１の同相遷移伝播遅延係数ＤＩを算出する。
【数６】
2013120445.tif 000008
ここで、信号Ｓ２１と信号Ｓ２２とが同相遷移した場合とは、信号Ｓ２１及び信号Ｓ２２がともにハイレベルからロウレベルに遷移した場合、又は、信号Ｓ２１及び信号Ｓ２２がともにロウレベルからハイレベルに遷移した場合である。
【００５６】
処理装置１５は、下記式に基づいて、信号Ｓ２１と信号Ｓ２２とが逆相遷移した場合の信号Ｓ２１の逆相遷移伝播遅延係数ＤＯを算出する。
【数７】
2013120445.tif 000009
ここで、信号Ｓ２１と信号Ｓ２２とが逆相遷移した場合とは、信号Ｓ２１及び信号Ｓ２２の一方がハイレベルからロウレベルに遷移し、他方がロウレベルからハイレベルに遷移した場合である。
【００５７】
同相遷移伝播遅延係数ＤＩと逆相遷移伝播遅延係数ＤＯとを等しくするために配線２１と配線２２との間に付加すべき付加容量値ＣＡ＿１２を算出するための式は下記式で与えられる。
【数８】
2013120445.tif 000010
上記式を付加容量値ＣＡ＿１２について解くと、下記式のようになる。
【数９】
2013120445.tif 000011
処理装置１５は、上記式に基づいて付加容量値ＣＡ＿１２を算出する。同様に、処理装置１５は、配線２２によって伝送される信号Ｓ２２と配線２３によって伝送される信号Ｓ２３が同相遷移した場合の信号Ｓ２２の同相遷移伝播遅延係と信号Ｓ２２と信号Ｓ２３が逆相遷移した場合の信号Ｓ２２の逆相遷移伝播遅延係とを等しくするために配線２２と配線２３との間に付加すべき付加容量値ＣＡ＿２３を算出し、配線２３によって伝送される信号Ｓ２３と配線２４によって伝送される信号Ｓ２４が同相遷移した場合の信号Ｓ２３の同相遷移伝播遅延係と信号Ｓ２３と信号Ｓ２４が逆相遷移した場合の信号Ｓ２３の逆相遷移伝播遅延係とを等しくするために配線２３と配線２４との間に付加すべき付加容量値ＣＡ＿３４を算出する。
【００５８】
ステップＳ６６において、処理装置１５は、付加容量値ＣＡ＿１２、ＣＡ＿２３、及びＣＡ＿３４に基づいて配線情報を変更する。具体的には、配線２１と配線２２の間に付加容量値ＣＡ＿１２を付加し、配線２２と配線２３の間に付加容量値ＣＡ＿２３を付加し、配線２３と配線２４の間に付加容量値ＣＡ＿３４を付加する。
【００５９】
図８は、変更後の配線情報の一例に対応したプリント基板組立体２０を示す。図８のプリント基板組立体２０は、ステップＳ６６において、付加容量値ＣＡ＿１２を持つコンデンサ素子６１を配線パターン５１と配線パターン５２の間に設け、付加容量値ＣＡ＿２３を持つコンデンサ素子６２を配線パターン５２と配線パターン５３の間に設け、付加容量値ＣＡ＿３４を持つコンデンサ素子６３を配線パターン５３と配線パターン５４の間に設けた場合に対応する。
【００６０】
図９は、変更後の配線情報の他の例に対応したプリント基板組立体２０を示す。図９のプリント基板組立体２０は、ステップＳ６６において、配線パターン５１〜５４のそれぞれの部分５１ａ〜５４ａの配線幅を太くして、部分５１ａ及び５２ａの配線間隔、部分５２ａ及び５３ａの配線間隔、及び、部分５３ａ及び５４ａの配線間隔を狭くした場合に対応する。
【００６１】
図１０は、変更後の配線情報の他の例に対応したプリント基板組立体２０を示す。図１０のプリント基板組立体２０は、ステップＳ６６において、パッド３１〜３４の寸法Ｙを大きくすることで、パッド３１及び３２の互いに対向する面の面積を大きくし、パッド３２及び３３の互いに対向する面の面積を大きくし、パッド３３及び３４の互いに対向する面の面積を大きくした場合に対応する。
【００６２】
図１１は、変更後の配線情報の他の例に対応したプリント基板組立体２０を示す。図１１のプリント基板組立体２０は、ステップＳ６６において、配線パターン５１〜５４の配線ルートを変更して、配線パターン５１の部分５１ａと配線パターン５２の部分５２ａの配線間隔、部分５２ａと配線パターン５３の部分５３ａの配線間隔、及び、部分５３ａと配線パターン５４の部分５４ａの配線間隔を狭くした場合に対応する。
【００６３】
図１２は、変更後の配線情報の他の例に対応したプリント基板組立体２０を示す。図１２のプリント基板組立体２０は、ステップＳ６６において、配線パターン５１〜５４の配線ルートを変更して、配線パターン５１の部分５１ａと配線パターン５２の部分５２ａの配線間隔、配線パターン５２の部分５２ｂと配線パターン５３の部分５３ｂの配線間隔、及び、配線パターン５３の部分５３ａと配線パターン５４の部分５４ａの配線間隔を狭くした場合に対応する。
【００６４】
図１３は、クロストークキャンセル処理において変更される前の配線情報に対応するプリント基板組立体２０の受信端における波形図である。図１３の信号波形は、パッケージ４０Ａ内で発生したクロストークにより劣化している。
【００６５】
図１４は、クロストークキャンセル処理において変更された後の配線情報に対応するプリント基板組立体２０の受信端における波形図である。本実施形態によれば、同相遷移伝播遅延係数と逆相遷移伝播遅延係数とを等しくするために配線間に付加すべき付加容量値を算出する際にパッケージ４０Ａの配線領域を考慮しているため、パッケージ４０Ａ内で発生するクロストークの影響がキャンセルされる。例えば、誘導性結合によるクロストークによる影響がキャンセルされる。そのため、図１４では図１３に比べて信号波形の劣化が防がれている。
【００６６】
また、本実施形態によれば、配線間に付加容量値を付加することでクロストーク対策を行うため、クロストークキャンセル処理により配線間の遅延差が変化することを抑えることができる。更に、本実施形態によれば、パッケージにおける配線間隔を広げずにクロストーク対策を行うことも可能である。したがって、パッケージの大型化によるコスト増加を防ぐことができる。更に、本実施形態によれば、一度のクロストークキャンセル処理によりＰＯＳＴシミュレーションの結果の判定を適合させることが可能である。
【００６７】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されず、上記実施形態に様々な変更を行ったものも本発明に含まれる。例えば、ステップＳ６０でＰＯＳＴシミュレーションを実行してインダクタンスマトリックス及びキャパシタンスマトリックスを算出するかわりに、ステップＳ３０でＰＯＳＴシミュレーションを実行したときにインダクタンスマトリックス及びキャパシタンスマトリックスを算出してもよい。また、プリント基板組立体２０の複数の配線領域は、パッケージ４０Ａの配線領域及びプリント基板５０の配線領域の二つに限定されず、パッケージ４０Ａの配線領域、プリント基板５０の配線領域、及び、パッケージ４０Ｂの配線領域の三つでもよく、四つ以上でもよい。
【符号の説明】
【００６８】
１０…配線設計システム
１１…出力装置
１２…入力装置
１３…主記憶装置
１４…外部記憶装置
１５…処理装置
２０…プリント基板組立体
２１〜２４…配線
３０Ａ、３０Ｂ…半導体チップ
３１〜３４…パッド
４０Ａ、４０Ｂ…パッケージ
４１〜４４…ボンディングワイヤ
４５…パッケージ基板
５０…プリント基板
５１〜５４…配線パターン
５１ａ、５２ａ、５２ｂ、５３ａ、５３ｂ、５４ａ…部分
６１〜６３…コンデンサ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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