【手続補正書】
【提出日】平成28年8月1日(2016.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子パッケージにおいて、
封止された第１の超小型電子素子、及び封止された第２の超小型電子素子であって、各超小型電子素子は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記前面の上を前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する導電性素子と、
を有し、
前記第１の超小型電子素子及び前記第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、かつ前記超小型電子素子のうちの少なくとも一方の超小型電子素子の少なくともいくつかの導電性素子がボンディング層に隣接するように、前記第１の超小型電子素子と前記第２の超小型電子素子との間に延在するかつ該第１の超小型電子素子及び該第２の超小型電子素子の対向する表面における誘電体材料に接触する誘電体材料の前記ボンディング層によって互いに取り付けられ、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材は、前記ボンディング層から離れた、両側で外側に面する第１の面及び第２の面をそれぞれ画定する、第１の超小型電子素子及び第２の超小型電子素子と、
複数の導電性相互接続であって、各導電性相互接続は、前記外側に面する第１の面から、前記第１の超小型電子素子の前記封止材を通り、前記ボンディング層、及び前記第２の超小型電子素子の前記封止材を通って前記外側に面する第２の面まで延在する連続した内部面を有する開口部を通って延在し、前記導電性相互接続のうちの少なくとも１つは、前記ボンディング層に隣接する位置で前記導電性素子のうちの少なくとも１つに電気的に結合され、それにより、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに電気的に接続される、複数の導電性相互接続と、
を備える、超小型電子パッケージ。
【請求項２】
第１の超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子は、
前記第１の半導体ダイ及び前記第２の半導体ダイの前記前面が互いに対向するように、互いに取り付けられているか、又は、
前記第２の半導体ダイの前記前面が前記第１の半導体ダイの前記背面と対向するように、互いに取り付けられているか、又は、
前記第１の半導体ダイ及び前記第２の半導体ダイの前記背面が互いに対向するように、互いに取り付けられている、
請求項１に記載の超小型電子パッケージ。
【請求項３】
第１の超小型電子パッケージの前記超小型電子素子のうちの少なくとも１つは、前記封止材の第１の主面がそれぞれの半導体ダイの前記前面と同一平面上であるように構成されているか、又は、
前記第１の超小型電子パッケージの前記超小型電子素子のうちの少なくとも１つは、前記封止材の第２の主面が、対応する半導体ダイの前記背面と同一平面上であるように構成されているか、又は、
前記開口部は、前記封止材の前記両側で外側に面する面の間に延在しかつ前記導電性素子と交差するレーザエッチングされた開口部を含み、該開口部は、少なくとも部分的に導電性金属が充填されている、
請求項１に記載の超小型電子パッケージ。
【請求項４】
前記導電性相互接続のうちの第１の導電性相互接続は、前記第１の半導体ダイに、対応する導電性素子によって電気的に接続され、前記導電性相互接続のうちの第２の導電性相互接続は、前記第２の半導体ダイに、対応する導電性素子によって電気的に接続されている、請求項１に記載の超小型電子パッケージ。
【請求項５】
前記第１の導電性相互接続の量は、前記第２の導電性相互接続の量と等しい、請求項４に記載の超小型電子パッケージ。
【請求項６】
前記導電性相互接続の全ては、第１の導電性相互接続又は第２の導電性相互接続のいずれかであるか、又は、
前記第１の半導体ダイ及び前記第２の半導体ダイは、他のいかなる機能よりも、メモリ記憶アレイ機能を提供するように構成された能動素子の方が数が多いメモリチップであるか、又は、
前記メモリチップの各々は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）記憶アレイを含む、
請求項５に記載の超小型電子パッケージ。
【請求項７】
請求項１に記載の第１の超小型電子パッケージと、
端子が露出している第１の面と、パッケージコンタクトが露出している第２の面と、を画定する第２の超小型電子パッケージであって、超小型電子素子を更に含み、該超小型電子素子は、該第１の面と該第２の面との間に配置され、前記端子及び前記パッケージコンタクトと電気的に接続される、第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記導電性相互接続の対向する端部と前記第２の超小型電子パッケージの前記端子との間に接合された複数の導電性接合素子と、
を備え、
前記第２の超小型電子パッケージの前記超小型電子素子は、他のいかなる機能よりも、ロジック機能を提供するように構成された能動素子の方が数が多いロジックチップである、超小型電子アセンブリ。
【請求項８】
前記第２の超小型電子パッケージは、該第２の超小型電子パッケージの前記超小型電子素子が実装される基板を更に備え、該基板は、当該超小型電子素子と前記端子との間に電気的に結合された導電性素子を備える、請求項７に記載の超小型電子アセンブリ。
【請求項９】
前記端子は、前記導電性素子のそれぞれに接合されたベースを有するワイヤボンドの端部である、請求項７に記載の超小型電子アセンブリ。
【請求項１０】
前記第２の超小型電子パッケージは、前記基板の表面の上にかつ前記第２の超小型電子パッケージの前記超小型電子素子の少なくとも一部の上に形成された封止層を更に含み、該封止層は、前記ワイヤボンドの端面に沿って更に延在し、かつ前記ワイヤボンドを分離し、前記封止層は、前記第２の超小型電子パッケージの前記第１の面を画定し、前記ワイヤボンドの端面は、前記第２の超小型電子パッケージの前記第２の面において前記封止層によって覆われていない、請求項９に記載の超小型電子アセンブリ。
【請求項１１】
前記第２の超小型電子パッケージは基板を更に備え、該基板は、前記第２の超小型電子パッケージの前記第１の面を画定し、かつ該第１の面と反対側の第３の面を有し、前記第２の超小型電子パッケージの前記超小型電子素子は、前記第３の面に実装されている、請求項７に記載の超小型電子アセンブリ。
【請求項１２】
前記導電性相互接続のうちの第２の導電性相互接続は、前記第１の超小型電子素子に、前記導電性素子のうちの対応する第２の導電性素子によって電気的に接続され、前記導電性相互接続のうちの第３の導電性相互接続は、前記第２の超小型電子素子に、前記導電性素子のうちの対応する第３の導電性素子によって電気的に接続され、随意選択で、前記超小型電子アセンブリは、前記第１の超小型電子パッケージの上に重なる第３の超小型電子パッケージを更に備え、該第３の超小型電子パッケージは、前記導電性相互接続のうちの１つの導電性相互接続の前記端部に接合されるパッケージコンタクトを有する、請求項７に記載の超小型電子アセンブリ。
【請求項１３】
前記開口部のうちの１つの開口部の前記連続した内部面は、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの導電性素子と交差する、請求項１に記載の超小型電子パッケージ。
【請求項１４】
超小型電子パッケージを作製する方法において、
封止された第１の超小型電子素子及び封止された第２の超小型電子素子を通して複数の導電性相互接続を形成するステップであって、該超小型電子素子の各々は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
それぞれの半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する導電性素子と、
を備え、
前記第１の超小型電子素子及び前記第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１超小型電子素子及び前記第２の超小型電子素子の前記封止材は、外側の両面を画定し、
前記導電性相互接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、該導電性相互接続のうちの少なくとも幾つかが、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続されるように形成され、前記導電性相互接続は、前記外側の両面において露出する、前記複数の導電性相互接続を形成するステップ、
を含む、方法。
【請求項１５】
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、かつ前記導電性素子のうちの対応する導電性素子を通して開口部をレーザエッチングし、該開口部に少なくとも部分的に導電性金属を充填することにより、前記導電性相互接続を形成するステップ、又は、
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記前面が互いに対向するように、互いに取り付けるステップ、又は、
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記第２の超小型電子素子の前記前面が前記第１の超小型電子素子の前記背面に対向するように、互いに取り付けるステップ、又は、
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記背面が互いに対向するように、互いに取り付けるステップ、又は、
前記第１の超小型電子素子に、対応する導電性素子によって接続される第１の導電性相互接続と、前記第２の超小型電子素子に、対応する導電性素子によって接続される第２の導電性相互接続と、を含むように前記導電性相互接続を形成するステップであって、前記パッケージに形成された第１の導電性相互接続の量は、前記パッケージに形成された第２の導電性ビアの量と等しいか、又は、前記導電性相互接続は、前記パッケージ内の他の電気的接続がない第３の導電性相互接続を含むように更に形成される、前記導電性相互接続を形成するステップ、
のうちの少なくとも１つを更に含む、請求項１４に記載の方法。
【請求項１６】
前記半導体ダイのそれぞれの前面と前記封止材の第１の主面との上に重なる誘電体領域に沿って延在する前記導電性素子を形成するステップを更に含み、
該導電性素子を形成するステップは、
前記超小型電子素子を合わせて取り付けるステップの前に、前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの少なくとも一方の上に前記導電性素子を形成することを含むか、又は、
前記超小型電子素子を合わせて取り付けるステップの前に、前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの少なくとも一方の上に重なる誘電体領域上に前記導電性素子を形成することを含む、請求項１４に記載の方法。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
第１の封止された超小型電子素子及び第２の封止された超小型電子素子であって、各超小型電子素子は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記前面の上を前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する導電性素子と、
を有し、
第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材は、それぞれの外側に反対側の面を画定する、第１の超小型電子素子及び第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通って延在する複数の導電性相互接続であって、該導電性相互接続のうちの少なくとも幾つかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続され、前記導電性相互接続は、前記外側に反対側の面において露出している、複数の導電性相互接続と、
を備える、超小型電子パッケージ。
（請求項２）
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第１の半導体ダイ及び前記第２の半導体ダイの前記前面が互いに対向するように、互いに取り付けられている、請求項１に記載の超小型電子パッケージ。
（請求項３）
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第２の半導体ダイの前記前面が前記第１の半導体ダイの前記背面と対向するように、互いに取り付けられている、請求項１に記載の超小型電子パッケージ。
（請求項４）
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第１の半導体ダイ及び前記第２の半導体ダイの前記背面が互いに対向するように、互いに取り付けられている、請求項１に記載の超小型電子パッケージ。
（請求項５）
前記超小型電子素子のうちの少なくとも１つは、前記封止材の主面が前記それぞれの半導体ダイの前記前面と同一平面上であるように構成されている、請求項１に記載の超小型電子パッケージ。
（請求項６）
前記超小型電子素子のうちの少なくとも１つは、前記封止材の第２の主面が、対応する半導体ダイの前記背面と同一平面上であるように構成されている、請求項１に記載の超小型電子パッケージ。
（請求項７）
前記封止材の前記外側に反対側の面の間に延在し、それぞれの導電性素子と交差するレーザエッチングされた開口部を前記導電性相互接続が含み、該開口部は、少なくとも部分的に導電性金属が充填されている、請求項１に記載の超小型電子パッケージ。
（請求項８）
前記導電性相互接続のうちの第１の導電性相互接続は、前記第１の半導体ダイにそれぞれの導電性素子によって電気的に接続され、前記導電性相互接続のうちの第２の導電性相互接続は、前記第２の半導体ダイにそれぞれの導電性素子によって電気的に接続されている、請求項１に記載の超小型電子パッケージ。
（請求項９）
前記第１の導電性相互接続の量は、前記第２の導電性相互接続の量と等しい、請求項８に記載の超小型電子パッケージ。
（請求項１０）
前記導電性相互接続の全ては、第１の導電性相互接続又は第２の導電性相互接続のいずれかである、請求項８に記載の超小型電子パッケージ。
（請求項１１）
前記第１の半導体ダイ及び前記第２の半導体ダイは、他のいかなる機能よりも、メモリ記憶アレイ機能を提供するように構成された能動素子の数が多いメモリチップである、請求項１に記載の超小型電子パッケージ。
（請求項１２）
前記メモリチップの各々は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）記憶アレイを含む、請求項１１に記載の超小型電子パッケージ。
（請求項１３）
請求項１に記載の第１の超小型電子パッケージと、
端子が露出している第１の面と、パッケージコンタクトが露出している第２の面と、を画定する第２の超小型電子パッケージであって、超小型電子素子を更に含み、該超小型電子素子は、前記第１の面と前記第２の面との間に配置され、前記端子及び前記パッケージコンタクトと電気的に接続される、第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記導電性相互接続の対向する端部と前記第２の超小型電子パッケージの前記端子との間に接合された複数の導電性接合素子と、
を備える、超小型電子アセンブリ。
（請求項１４）
前記第２の超小型電子パッケージの前記超小型電子素子は、他のいかなる機能よりも、ロジック機能を提供するように構成された能動素子の数が多いロジックチップである、請求項１３に記載の超小型電子アセンブリ。
（請求項１５）
前記第２の超小型電子パッケージは、前記超小型電子素子が実装される基板を更に備え、該基板は、前記超小型電子素子と前記端子との間に電気的に接続された導電性素子を備える、請求項１３に記載の超小型電子アセンブリ。
（請求項１６）
前記端子は、前記導電性素子のそれぞれに接合されたベースを有するワイヤボンドの端部である、請求項１５に記載の超小型電子アセンブリ。
（請求項１７）
前記第２の超小型電子パッケージは、前記基板の表面の上にかつ前記超小型電子素子の少なくとも一部の上に形成された封止層を更に含み、該封止層は、前記ワイヤボンドのエッジ面に沿って更に延在し、かつ前記ワイヤボンドを分離し、前記封止層は、前記第２の超小型電子パッケージの前記第１の面を画定し、前記ワイヤボンドの前記端面は、前記第２の超小型電子パッケージの前記第２の面の上の前記封止層によって覆われていない、請求項１６に記載の超小型電子アセンブリ。
（請求項１８）
前記第２の超小型電子パッケージは基板を更に備え、該基板は、前記第２の超小型電子パッケージの前記第１の面を画定し、かつ該第１の面と反対側の第３の面を有し、前記超小型電子素子は、前記第３の面の上に実装されている、請求項１３に記載の超小型電子アセンブリ。
（請求項１９）
前記導電性相互接続のうちの第１の導電性相互接続は、前記第１の超小型電子素子にそれぞれの導電性素子によって電気的に接続され、前記導電性相互接続のうちの第２の導電性相互接続は、前記第２の超小型電子素子にそれぞれの導電性素子によって電気的に接続され、前記導電性相互接続のうちの第３の導電性相互接続は、前記第１の超小型電子素子又は前記第２の超小型電子素子のいずれにも接続されていない、請求項１３に記載の超小型電子アセンブリ。
（請求項２０）
前記第１の超小型電子パッケージの上に重なる第３の超小型電子パッケージを更に備え、該第３の超小型電子パッケージは、前記封止材の前記第１の面の上で露出している前記第３の導電性素子の前記端部に接合されるパッケージコンタクトを有する、請求項１９に記載の超小型電子アセンブリ。
（請求項２１）
請求項１３に記載の超小型電子アセンブリと、１つ又は複数の電子コンポーネントとを備えるシステム。
（請求項２２）
第１の封止された超小型電子素子及び第２の封止された超小型電子素子であって、各超小型電子素子は、第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイを備え、各超小型電子素子は封止材と導電性素子とを有し、該封止材は、前記それぞれの半導体ダイの少なくとも前記エッジ面と接触し、前記半導体ダイの前記前面と同一平面上であるか又はそれに対して平行である主面を画定するように、前記エッジ面から前記横方向のうちの少なくとも一方の方向に延在し、前記導電性素子は、前記半導体ダイの前記コンタクトから前記前面に沿って延在する金属化ビア含み、該導電性素子のうちの少なくとも幾つかは、前記エッジ面を越えて前記封止材の前記主面の上に重なる位置まで延在し、該第１の超小型電子素子及び該第２の超小型電子素子は、前記前面が互いに対向し、前記主面が互いに対向するように、互いに取り付けられている、第１の超小型電子素子及び前記第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通って前記主面から離れる方向に延在する複数の導電性相互接続であって、該導電性相互接続のうちの少なくとも幾つかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続され、該導電性相互接続は、前記主面と反対側の前記封止材の第１の反対の面及び第２の反対の面において露出している、導電性相互接続と、
を備える、超小型電子パッケージ。
（請求項２３）
超小型電子パッケージを作製する方法であって、
第１の封止された超小型電子素子及び第２の封止された超小型電子素子を通して複数の導電性相互接続を形成するステップであって、該超小型電子素子の各々は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記それぞれの半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する導電性素子と、
を有し、
前記第１の超小型電子素子及び前記第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１超小型電子素子及び前記第２の超小型電子素子の前記封止材はそれぞれの外側に反対側の面を画定し、
前記導電性相互接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、該導電性相互接続のうちの少なくとも幾つかが、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続されるように形成され、前記導電性相互接続は、前記外側に反対側の面において露出する、前記形成するステップ、
を含む、方法。
（請求項２４）
前記導電性相互接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、かつ前記導電性素子のそれぞれを通して開口部をレーザエッチングするステップと、前記開口部に少なくとも部分的に導電性金属を充填するステップと、によって形成される、請求項２３に記載の方法。
（請求項２５）
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記前面が互いに対向するように、互いに取り付けるステップを更に含む、請求項２３に記載の方法。
（請求項２６）
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記第２の超小型電子素子の前記前面が前記第１の超小型電子素子の前記背面に対向するように、互いに取り付けるステップを更に含む、請求項２３に記載の方法。
（請求項２７）
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記背面が互いに対向するように、互いに取り付けるステップを更に含む、請求項２３に記載の方法。
（請求項２８）
前記導電性相互接続は、前記第１の超小型電子素子にそれぞれの導電性素子によって接続される第１の導電性相互接続と、前記第２の超小型電子素子にそれぞれの導電性素子によって接続される第２の導電性相互接続と、を含むように形成される、請求項２３に記載の方法。
（請求項２９）
前記パッケージに形成された第１の導電性相互接続の量は、前記パッケージに形成された第２の導電性ビアの量と等しい、請求項２８に記載の方法。
（請求項３０）
前記導電性相互接続は、前記パッケージ内の他の電気的接続がない第３の導電性相互接続を含むように更に形成される、請求項２８に記載の方法。
（請求項３１）
前記半導体ダイのそれぞれの前面と前記封止材の前記第１の主面との上に重なる誘電体材料に沿って延在する前記導電性素子を形成するステップを更に含む、請求項２３に記載の方法。
（請求項３２）
前記導電性素子を形成するステップは、前記超小型電子素子を合わせて取り付けるステップの前に、前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの少なくとも１つの上に前記導電性素子を形成するステップを含む、請求項３１に記載の方法。
（請求項３３）
前記導電性素子を形成するステップは、前記超小型電子素子を合わせて取り付けるステップの前に、前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの少なくとも１つの上に重なる誘電体領域上に前記導電性素子を形成するステップを含む、請求項３１に記載の方法。
（請求項３４）
超小型電子アセンブリを作製する方法であって、
第１の超小型電子パッケージを、
第１の封止された超小型電子素子及び第２の封止された超小型電子素子を通して複数の導電性相互接続を形成するステップであって、前記超小型電子素子の各々は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記それぞれの半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する、金属化ビアを含む導電性素子と、
を有し、
前記第１の超小型電子素子及び前記第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１超小型電子素子及び前記第２の超小型電子素子の前記封止材はそれぞれの外側に反対側の面を画定し、
前記導電性接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、該導電性相互接続のうちの少なくとも幾つかが、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続されるように形成され、前記導電性相互接続は、前記外側に反対側の面において露出する、前記形成するステップ、
を含む方法によって作製するステップと、
前記第１の超小型電子パッケージを第２の超小型電子パッケージの上に配置するステップであって、該第２の超小型電子パッケージは、該第２の超小型電子パッケージの第１の面の上で露出する端子と前記第２の超小型電子パッケージの第２の面の上で露出するパッケージコンタクトとに電気的に接続されるロジックチップを含む、前記配置するステップと、
前記第２の超小型電子パッケージに面する前記第１の超小型電子パッケージの前記導電性相互接続の端部を、複数の導電性接合素子を用いて前記第２の超小型電子パッケージの前記端子に接合するステップと、
を含む、方法。
（請求項３５）
前記第１の超小型電子パッケージの上に第３の超小型電子パッケージを配置するステップであって、該第３の超小型電子パッケージは、前記第１の超小型電子パッケージに対向するように配置される該第３の超小型電子パッケージの表面の上で露出する端子を含む、配置するステップを更に含み、前記第３の超小型電子パッケージの端子を該第３の超小型電子パッケージに向かって配置される前記導電性相互接続の端部に接合するステップを更に含む、請求項３４に記載の方法。
（請求項３６）
前記導電性相互接続は、前記第１の超小型電子素子にそれぞれの導電性素子によって接続される第１の導電性相互接続と、前記第２の超小型電子素子にそれぞれの導電性素子によって接続される第２の導電性相互接続と、前記パッケージ内の他の電気的接続がない第３の導電性相互接続と、を含むように形成され、前記第３の超小型電子パッケージの前記端子は前記第３の導電性相互接続の端子に接合され、該第３の導電性相互接続は、前記第３の超小型電子パッケージを前記第２の超小型電子パッケージに電気的に接続する、請求項３５に記載の方法。