【手続補正書】
【提出日】平成28年7月28日(2016.7.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
エンハンスメントモードＧａＮ  ＦＥＴと、
デプリーションモードＧａＮ  ＦＥＴと、
を含み、
前記エンハンスメントモードＧａＮ  ＦＥＴのソースノードが、前記半導体デバイスのソース端子に電気的に結合され、
前記エンハンスメントモードＧａＮ  ＦＥＴのドレインノードが、前記半導体デバイスのドレイン端子に電気的に結合され、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートノードが、前記デプリーションモードＧａＮ  ＦＥＴのソースノードに電気的に結合され、
前記デプリーションモードＧａＮ  ＦＥＴのゲートノードが、前記エンハンスメントモードＧａＮ  ＦＥＴの前記ソースノードに電気的に結合され、
前記デプリーションモードＧａＮ  ＦＥＴのドレインノードが、前記半導体デバイスのゲート端子に電気的に結合される、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが、ガリウム窒化物の低欠陥層上の障壁層上のｐ型ＩＩＩ−Ｎ半導体材料の層を含む、半導体デバイス。
【請求項３】
請求項２に記載のデバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが、前記ｐ型ＩＩＩ−Ｎ半導体材料の層上の金属の層を含む、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが絶縁されたゲートである、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴが、ガリウム窒化物の低欠陥層上の障壁層における窪みを含み、前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが前記窪みに配置される、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴが、ガリウム窒化物の低欠陥層上の障壁層上のガリウム窒化物のキャップ層を含む、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴが、ガリウム窒化物の低欠陥層と前記低欠陥層上の障壁層とを含み、前記障壁層が、ＡｌｘＧａ１−ｘＮとＩｎｘＡｌｙＧａ１−ｘ−ｙＮとから成るグループから選択される半導体材料を含む、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴが、金属のデプリーションモードゲートを含む、半導体デバイス。
【請求項９】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴが、ＩＩＩ−Ｎ半導体材料のデプリーションモードゲートを含む、半導体デバイス。
【請求項１０】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴと前記エンハンスメントモードＧａＮ  ＦＥＴとが、同じ基板でＩＩＩ−Ｎ半導体材料の同じ層構造上に形成される、半導体デバイス。
【請求項１１】
半導体デバイスを形成するプロセスであって、
エンハンスメントモードＧａＮ  ＦＥＴを形成する工程であって、
ガリウム窒化物を含む第１の低欠陥層を第１の基板の上に形成することと、
前記第１の低欠陥層に二次元電子ガスが生成されるように、アルミニウムガリウム窒化物を含む第１の障壁層を前記低欠陥層の上に形成することであって、前記エンハンスメントモードＧａＮ  ＦＥＴの導電性チャネルを提供する、前記第１の障壁層を形成することと、
前記第１の障壁層の上にエンハンスメントモードゲートを形成することと、
を含むプロセスにより、エンハンスメントモードＧａＮ  ＦＥＴを形成する、前記形成する工程と、
デプリーションモードＧａＮ  ＦＥＴを形成する工程であって、
ガリウム窒化物を含む第２の低欠陥層を第２の基板の上に形成することと、
前記第２の低欠陥層に二次元電子ガスが生成されるように、アルミニウムガリウム窒化物を含む第２の障壁層を前記第２の低欠陥層の上に形成することであって、前記デプリーションモードＧａＮ  ＦＥＴの導電性チャネルを提供する、前記第２の障壁層を形成することと、
前記第２の障壁層の上にデプリーションモードゲートを形成することと、
を含むプロセスにより、デプリーションモードＧａＮ  ＦＥＴを形成する、前記形成する工程と、
前記エンハンスメントモードＧａＮ  ＦＥＴのソースノードを前記半導体デバイスのソース端子に電気的に結合する工程と、
前記エンハンスメントモードＧａＮ  ＦＥＴのドレインノードを前記半導体デバイスのドレイン端子に電気的に結合する工程と、
前記エンハンスメントモードＧａＮ  ＦＥＴの前記エンハンスメントモードゲートを前記デプリーションモードＧａＮ  ＦＥＴのソースノードに電気的に結合する工程と、
前記デプリーションモードＧａＮ  ＦＥＴの前記デプリーションモードゲートを前記エンハンスメントモードＧａＮ  ＦＥＴの前記ソースノードに電気的に結合する工程と、
前記デプリーションモードＧａＮ  ＦＥＴのドレインノードを前記半導体デバイスのゲート端子に電気的に結合する工程と、
を含む、プロセス。
【請求項１２】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層上にｐ型ＩＩＩ‐Ｎ半導体材料の層を形成することにより前記エンハンスメントモードＧａＮ  ＦＥＴのゲートを形成することを含む、プロセス。
【請求項１３】
請求項１２に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートの前記ｐ型ＩＩＩ−Ｎ半導体材料の層上に金属の層を形成することを更に含む、プロセス。
【請求項１４】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層の上のゲート誘電体層の上に金属ゲートを形成することにより前記エンハンスメントモードＧａＮ  ＦＥＴの絶縁されたゲートを形成することを含む、プロセス。
【請求項１５】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層に窪みを形成することと、前記窪みに前記エンハンスメントモードＧａＮ  ＦＥＴのゲートを形成することとを含む、プロセス。
【請求項１６】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層上にガリウム窒化物のキャップ層を形成することを含む、プロセス。
【請求項１７】
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層と、前記低欠陥層上の障壁層とを形成することを含み、前記障壁層が、ＡｌｘＧａ１−ｘＮとＩｎｘＡｌｙＧａ１−ｘ−ｙＮとから成るグループから選択される半導体材料を含む、プロセス。
【請求項１８】
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮ  ＦＥＴを形成する工程が、金属のデプリーションモードゲートを形成することを含む、プロセス。
【請求項１９】
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮ  ＦＥＴを形成する工程が、ＩＩＩ−Ｎ半導体材料のデプリーションモードゲートを形成することを含む、プロセス。
【請求項２０】
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮ  ＦＥＴと前記エンハンスメントモードＧａＮ  ＦＥＴとが、同じ基板でＩＩＩ−Ｎ半導体材料の同じ層構造上に形成される、プロセス。