(57)【要約】      （修正有）【課題】十分なチャネル電流が得られ、10年以上ノーマリーオフで動作する酸化物半導体電界効果トランジスタを提供する。【解決手段】厚さが20nm以上の絶縁膜７，９に囲まれた浮遊ゲート８に適切な密度の負電荷を帯電させることで、チャネル層４に負の電圧が印加される。これによりゲート電極１の電位が0Vのときでもチャネル層(4)に空乏層領域が形成され、ドレイン電流が極めて小さいノーマリーオフ動作を10年以上達成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極と浮遊ゲートの間に、ゲート電極と浮遊ゲートに重畳した酸化物半導体のチャネル層を有することを特徴としたデュアルゲート型電界効果トランジスタ。
【請求項２】
チャネル層の膜厚が5nm以上、200nm以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
浮遊ゲートが1E−6
C/cm2以下の密度の負の電荷を帯電していることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
浮遊ゲートを覆っている絶縁膜の膜厚が20nm以上、100nm以下であることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
ゲート電極とチャネル層が重畳している領域において、チャネル長方向において少なくとも一部と重畳し、かつチャネル幅方向においてほぼ完全にチャネル層と重畳した浮遊ゲートを有することを特徴とする請求項４に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート電圧が0Vのときのドレイン電流が極めて小さい、ノーマリーオフ型の酸化物系半導体電界効果トランジスタ(Field Effect Transistor, 以下FET)に関する。
【背景技術】
【０００２】
ZnO、In−Ga−Zn−O、In−Tin−Zn−Oなどの酸化物系半導体は、約3eVもの広いバンドギャップを有し、キャリアの移動度は10cm2/V・s以上と大きい。そのためこれらをチャネルに用いたFETは、高いオン電流、低いオフ電流、速いスイッチング応答速度などの優れた特性を持ち、近年その開発が広く行われている。
【０００３】
特にIn−Ga−Zn−O、In−Tin−Zn−Oなど酸化物系半導体の一部は、結晶粒界を含まないアモルファス状態においても優れた特性を有するので、FET素子間のトランジスタ特性のばらつきが少ない。よって大面積でも均一な特性のFETが作製可能であり、大面積平面ディスプレイ用の駆動スイッチングFETへの開発が広く進められている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Tze-Ching Fung, et. al., J. Appl. Phys. 106,084511 (2009)
【非特許文献２】半導体デバイスの物理, 岸野正剛,丸善, p.35−36
【非特許文献３】Prakaipetch PUNCHAIPETCH, et. al., Jpn . J.Appl. Phys. Vol.45 (2006) p.3999
【非特許文献４】Nonvolatile Semiconductor MemoryTechnology, IEEE PRESS, William D. Brown, Joe E. Brewer, p.10−24
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、酸化物系半導体は組成比の取り方や酸素欠損などによって極性がN型になりやすい。そのためゲート電圧が0 Vでも大きなドレイン電流が流れるノーマリーオン型のFETとなり、消費電力が大きくなるという問題がある。
【０００６】
そしてシリコンなどの半導体と異なり、酸化物系半導体は不純物のドーピングによる極性の制御がしにくく、FETのしきい値電圧Vthをプラスシフトさせることが難しい。ゆえにゲート電圧が0 Vのときにドレイン電流が極めて小さいノーマリーオフ型のFETを得ることが困難である。
【課題を解決するための手段】
【０００７】
そこで本発明では上記問題を解決し、ノーマリーオフ型で、なおかつ高いオン電流、低いオフ電流、速いスイッチング応答速度などの優れた特性を維持した酸化物系半導体をもちいたFETを作製する方法を考案した。
【０００８】
図１に示す例のように、ゲート電極(1)と、ゲート電極(1)とチャネル長方向に少なくとも一部が重畳し、チャネル幅方向にほぼ完全に重畳し、負の電荷を帯電した浮遊ゲート(8)の間に、チャネル層(4)として酸化物系半導体を設ける。適切な密度の負の電荷を帯電した浮遊ゲート(8)と重畳しているチャネル層(4)の領域は、浮遊ゲート(8)から印加される負の電圧によってゲート電極(1)の電位が0
Vでも空乏層を形成する。これによりノーマリーオフ型が達成される。
【０００９】
浮遊ゲート(8)から印加される負の電圧はチャネル層(4)の酸化物系半導体の特性と独立であるから、高いオン電流、低いオフ電流、速いスイッチング応答速度を維持し、かつノーマリーオフ型のFETを得ることができる。
【００１０】
ただし浮遊ゲート(8)とチャネル層(4)が重畳している領域のチャネル長方向において、浮遊ゲート(8)に対しゲート電極(1)が重畳しない領域を形成してはならない。そのような領域は浮遊ゲート(8)によって形成される空乏層が、ゲート電極(1)による電圧によって反転層となりにくくなるためである。
【００１１】
不揮発性メモリで用いられる浮遊ゲートと異なり、本発明では浮遊ゲートへの電荷の注入、排出を繰り返し行う必要がない。よってFET形成時に帯電させた浮遊ゲートを20nm以上の厚さの絶縁膜で完全に囲むことによって、より浮遊ゲートから負の電荷のリークを極めて小さくすることができ、１０年以上FETをノーマリーオフ型に保つことができる。
【００１２】
浮遊ゲートに帯電させる負電荷の密度（以下、負電荷の密度をρ−と表す）は1E−6C/cm2以下とする。
【発明の効果】
【００１３】
本発明によれば、ノーマリーオフ動作を１０年以上安定して達成でき、かつ十分大きいドレイン電流と、十分小さいオフ電流と、速いスイッチング速度を有する、酸化物半導体をチャネル層に用いた電界効果トランジスタを提供することが可能である。
【発明を実施するための形態】
【００１４】
本発明の効果はシルバコ社のデバイスシミュレーター「ATLAS」によって検証した。シミュレーションを行ったFETの簡略化したモデルを図２に示す。
【００１５】
ゲート電極(1)の仕事関数は4.9eVとした。そしてソース電極(5)とドレイン電極(6)はチャネル層とオーミック接触とした。
【００１６】
絶縁膜(3)、絶縁膜(7)は共に酸化シリコン(SiO2)を想定し、比誘電率を4.1とした。
【００１７】
チャネル層(4)はIGZOを想定し非特許文献１から、比誘電率15、電子親和力4.3eV、バンドギャップ3.15eV、伝導帯実効状態密度(Nc)を5E+18cm−3、価電子帯実効状態密度(Nv)5E+18cm−3、電子の最大移動度を15cm2/(Vs)、ホールの最大移動度を0.1cm2/(Vs)とした。
【００１８】
チャネル長（L長）は1μm、チャネル幅（W長）は1μmとした。
【００１９】
ゲート電極(1)のチャネル長方向長さは1μmでソース電極(5)、ドレイン電極(6)の端と重畳している。そしてチャネル幅方向長さは1μmで、チャネル層(4)と完全に重畳している。
【００２０】
浮遊ゲート(8)のチャネル長方向長さは0.8μmで、ソース電極(5)、ドレイン電極(6)の端からそれぞれ0.1μm離れている。そしてチャネル幅方向長さは1μmで、チャネル層(4)と完全に重畳している。シミュレーションでは浮遊ゲート(4)を囲む絶縁膜は省略してあるが、計算上は十分厚い絶縁膜で囲まれていると設定した。
【００２１】
ソース電極(5)、ドレイン電極(6)のチャネル長方向長さは0.1μmである。そしてチャネル幅方向長さは1μmで、チャネル層(4)と完全に重畳している。
【００２２】
ゲート電極側の絶縁膜(3)の膜厚は50nm、浮遊ゲート(8)側の絶縁膜(7)の膜厚は30nmとした。
【００２３】
チャネル層(4)の膜厚は30nm、100nmまたは200nmとした。
【００２４】
チャネル層(4)のドナー濃度はチャネル層(4)の膜厚が30nmと100nmの場合は6E+17 cm−3、200nmの場合は2E+17 cm−3とした。
【００２５】
浮遊ゲート(8)に帯電しているρ−は0C/cm2以上、1E−6C/cm2以下とした。
【００２６】
そして温度300K、ソース電極(5)の電位0V、ドレイン電極(6)の電位10Vのもとで、ゲート電極(1)の電位を−25Vから+8Vまでスイープさせた。
【００２７】
図３はチャネル層(4)の膜厚が100nm、ドナー濃度が6E+17 cm−3の場合において、浮遊ゲート(8)に帯電しているρ−を0 C/cm2から1E−6C/cm2まで変えたときのVg−Idカーブである。この図から浮遊ゲート(8)に帯電しているρ−が大きくなるにつれて、カーブはプラスシフトしていることがわかる。これはρ−が大きくなるにつれて浮遊ゲート(8)からチャネル層(4)に印加される負の電圧が大きくなるため、反転層を形成するために必要なゲート電圧も大きくなるためである。
【００２８】
チャネル層(4)膜厚が100nm、ドナー濃度6E+17cm−3の条件において、図4は浮遊ゲート(8)に帯電しているρ−が0C/cm2、ゲート電圧が−18.8V (しきい値電圧Vth+1V)のときの電流密度分布図である。チャネル層(4)がN型であるため、ソース電極(5)とドレイン電極(6)の間の最短距離である浮遊ゲート(8)近傍に電流の大部分が流れていることがわかる。一方、図５は浮遊ゲート(8)に帯電しているρ−が1E−6C/cm2、ゲート電圧が2.8V(しきい値電圧Vth+1V)のときの電流密度分布図である。チャネル層(4)はN型であるが、浮遊ゲート(8)から印加される負の電圧によって浮遊ゲート(8)近傍のチャネル層(4)は空乏層化し電流はほとんど流れず、ゲート電極(1)近傍に電流の大部分が流れていることがわかる。
【００２９】
ゆえに図４、図５から負の電荷を帯電した浮遊ゲート(8)から印加される負の電圧によって、チャネル層(4)のキャリアが排斥されて空乏層が形成され、その結果しきい値電圧Vthがプラスシフトすることがわかる。
【００３０】
図６はチャネル層(4)の膜厚が30nm、ドナー濃度6E+17 cm−3の場合における、浮遊ゲート(8)に帯電しているρ−に対するしきい値電圧Vthの関係である。この場合もノーマリーオフ化が可能であることがわかる。そしてドナー濃度が同じでも、チャネル層(4)の膜厚が100nmの場合より小さい値のρ−でノーマリーオフ化していることがわかる。これはチャネル層(4)の膜厚が小さい方が浮遊ゲート(8)から印加される負の電圧によって、ゲート電極(1)近傍のチャネル層(4)まで空乏層化しやすいためである。
【００３１】
図７はチャネル層(4)の膜厚が200nm、ドナー濃度2E+17 cm−3の場合における、浮遊ゲート(8)に帯電しているρ−に対するしきい値電圧Vthの関係である。この場合はドナー濃度が2E+17 cm−3と上記の例より小さい場合にノーマリーオフ化が可能である。すなわちチャネル層(4)膜厚が大きい場合はゲート電極(1)近傍のチャネル層(4)まで空乏層化することが困難であるが、ドナー濃度が小ければ1E−6C/cm2以下のρ−でノーマリーオフ化が可能である。
【００３２】
以上から、酸化物系半導体のチャネル層(4)がN型であっても膜厚が200nm以下で、浮遊ゲート(8)に1E−6C/cm2以下の適切なρ−を帯電させることによって、ノーマリーオフ型にすることが可能であることがわかった。
【００３３】
チャネル層(4)に設定したIGZOの、ドナー濃度に対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係を示す。半導体の真性キャリア密度は（数１）のように表される。
【数１】
2013162047.tif 000003
ただし、Nc、Nvはそれぞれ伝導帯下端と価電子帯上端における実効状態密度、Egはバンドギャップ、kはボルツマン係数（＝8.62E−5
eV/K）、Tは温度である。
【００３４】
ここで非特許文献２から、ドナー濃度Nd cm−3が全て活性化しているとすると、フェルミ準位Efと真性フェルミ準位Eiとの差は（数２）のように書ける。
【数２】
2013162047.tif 000004
【００３５】
（数２）に（数１）を代入して、（数３）が得られる。
【数３】
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（数３）に（数４）の関係式を代入することで、（数５）が得られる。
【数４】
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【数５】
2013162047.tif 000007
【００３６】
ゆえに（数５）からドナー濃度NDに対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係がわかる。酸化物半導体はドーピングによるドナー濃度の制御が困難であるが、実測値で得られたVg−Idカーブと、シミュレーションで設定したドナー濃度ND で得られたVg−Idカーブがある程度同じであれば、実測における酸化物半導体の固有特性であるドナー濃度NDと伝導帯下端とフェルミ準位の差(Ec−Ef)がある程度わかる。図８は（数５）に今回のシミュレーションで用いた値（k＝8.62E−5 eV/K、T=300 K、Nc=5E+18 cm−3、Nv=5E+18 cm−3）を代入した場合の、ドナー濃度NDに対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係である。
【００３７】
（数５）の関係から酸化物半導体のおよそのドナー濃度がわかるが、FETのしきい値電圧Vthは複数の条件によって決まるため、浮遊ゲートの負電荷密度としきい値電圧Vthの関係を一義的に定めることはできない。複数の条件の例として、ソース−ドレイン間電圧Vds、チャネル長、OS膜の種類や膜質や膜厚、各GI膜の種類や膜質や膜厚、GI膜中の欠陥準位やGIとOSの界面準位、GI膜中の欠陥準位にトラップされている正電荷、FETの構造などがある。
【００３８】
しかし浮遊ゲート側の絶縁膜とチャネル層の界面に、浮遊ゲートによって印加される電圧は一義的に求めることができる。この電圧をVs とすると、Vsをプラスシフトさせたいしきい値電圧Vthの大きさの目安とすることができる。
【００３９】
ここで浮遊ゲート側の絶縁膜の単位面積あたりの静電容量をCGI F/cm2とすると、CGIは（数６）のように表せる。ただし、εは浮遊ゲートのGIの比誘電率 、ε0は真空の誘電率（= 8.85E−14 F/cm）、 d (cm)は浮遊ゲートとチャネル層の間の絶縁膜の膜厚である。
【数６】
2013162047.tif 000008
【００４０】
次に浮遊ゲートに帯電している単位面積あたりの負の電荷密度をρ− C/cm2とすると、平行平板コンデンサーと同様の関係からVS  (V)は（数７）のように表される。
【数７】
2013162047.tif 000009
この負の電圧Vsによってチャネル層のOSのキャリアである電子が排斥され、その結果FETのしきい値電圧Vthがプラスシフトする。
【００４１】
ゆえにシミュレーション結果から、浮遊ゲートに負電荷を帯電させることでしきい値電圧Vthをプラスシフトさせ、酸化物半導体をチャネルに用いたN型のFETをノーマリーオフ化させることが可能であることがわかった。
【００４２】
本発明の浮遊ゲートの役割は長期間安定してFETをノーマリーオフ化することである。そのため負電荷を帯電させた後に浮遊ゲートを囲む絶縁膜の膜厚は十分厚く、長期間経ってもリーク電流によるρ−の減少がほとんどないことが必要である。リーク電流が大きくρ−の減少が大きいと、しきい値電圧Vthは時間の経過とともに大きくマイナスシフトし、FET特性の不安定化やノーマリーオン化という問題が生じる。
【００４３】
ρ−が1E−6
C/cm2の場合に浮遊ゲート側の絶縁膜とチャネル層との界面に印加される電圧は、（数６）と（数７）からVs=8.3Vとなる。ただし、浮遊ゲート側の絶縁膜はSiO2でε=4.1、ε0=8.85E−14
F/cm、d=3E−6
cmとした。よって浮遊ゲート側の絶縁膜とチャネル層との界面に１０年間安定して約8.3Vの電圧が印加されていればよい。
【００４４】
浮遊ゲート側の絶縁膜の膜厚が10nm以上と厚い場合に流れる主なリーク電流は、（数８）で表されるFowler−Nordheimトンネル電流JF−Nである（非特許文献４）。
【数８】
2013162047.tif 000010
ただし、qは素電荷、mは電子の質量、m*はSiO2中の電子の有効質量、EGIはρ−による浮遊ゲート側の絶縁膜中の電界強度 V/m、hはプランク定数、（hバー）は換算プランク定数(=h/2π)、φbはIGZOとSiO2との電位障壁高さである。
【００４５】
（数８）にq=1.60E−19
C、m=9.11E−31kg、m*=3.83E−31kg、h=6.63E−34
J・s、（hバー）=1.05E−34J・s、φb=3.4 eV(=5.44E−19
J)を代入すると、（数９）が得られる。φbはIGZOとSiの電子親和力の差0.2
eVと、（非特許文献４）に記載されているSiとSiO2の電位障壁高さ3.2 eVから求めた。
【数９】
2013162047.tif 000011
【００４６】
ここで浮遊ゲート側の絶縁膜の膜厚をtoxとすると、EGIは（数１０）のように書ける。
【数１０】
2013162047.tif 000012
（数９）、（数１０）から、toxが10、15、20、25nmの場合のVsに対するJF−Nの関係は図９のようになる。
【００４７】
ここでJF−Nの単位A/m2において、1 A=1 C/s、1 m2=1E+4cm2の関係から1 A/m2 = 1E−4(C/cm2)/s
と書くことができる。これは1秒ごとのρ−の変化量を表している。ゆえに１０年後のρ−の変化量をΔρ−とすると、JF−Nに１０年を秒で表した3.15E+8 sをかけることによってΔρ−が得られる。
【００４８】
以上をふまえると、図９からtox=15nm、Vs=8.3
Vの場合におけるJF−Nは5.45E−15 A/m2であるから、１０年後のρ−の変化量はΔρ−=1.72E−6C/cm2となる。この場合、大幅にρ−が減少するためノーマリーオフの状態を１０年以上保つことができない。
【００４９】
一方、tox=20nm、Vs=8.3Vの場合におけるJF−Nは1.68E−18 A/m2であるから、１０年後のρ−の変化量はΔρ−=5.30E−14
C/cm2となる。最初のρ−が1E−6
C/cm2であるから、１０年経過してもρ−はほとんど変化しないと言える。よってtox=20nmのときのしきい値電圧Vthはほとんどマイナスシフトせず、FETはノーマリーオフの状態を１０年以上保つことができる。
【００５０】
ゆえに浮遊ゲートを覆う絶縁膜の膜厚は20nm以上とする必要がある。しかしあまり絶縁膜が厚いとチャネル層へ印加される電圧が小さくなるため、膜厚の上限は100nmが良いと考えられる。
【００５１】
本発明の電界効果トランジスタを上から見た場合の概略図を図１０(a)に示す。この図に示すようにゲート電極(1)、チャネル層(4)、浮遊ゲート(8)は重畳する。そしてチャネル幅方向において、浮遊ゲート(8)の長さはほぼ完全にチャネル層(4)と重畳していなければならない。これは図１０(b)に示すように浮遊ゲート(8)の長さがチャネル層(4)より小さい場合、浮遊ゲート(8)によって制御されない領域のリーク電流によってノーマリーオフ化ができない場合があるためである。
【００５２】
またチャネル長方向長さにおいて、チャネル層(4)と重畳する浮遊ゲート(8)の長さは、チャネル層(4)の長さより小さくても良い。これは図１１に示す通り、浮遊ゲート(8)によってチャネル層(4)の一部の領域において反転層が形成されなければソース−ドレイン間に大きな電流が流れないため、FETはノーマリーオフとなるからである。
【００５３】
チャネル層(4)はゲート電極(1)と浮遊ゲート(8)の間にあり重畳していればよいので、図１２のように浮遊ゲート(8)が下、ゲート電極(1)が上の構造でもよい。
【００５４】
浮遊ゲートに負電荷を帯電させるためには、図１３のように20nm以上の膜厚の絶縁膜上に浮遊ゲートを形成した後、数nmから数十nmの絶縁膜を成膜して浮遊ゲートを完全に覆う。その後、電子ビームを適切なエネルギーと時間で照射することにより、絶縁膜を通して適切な密度の負電荷を浮遊ゲートに帯電させる。
【００５５】
浮遊ゲートを覆っている絶縁膜の膜厚が20nm未満である場合、帯電後に20nm以上になるように絶縁膜を成膜する。20nm以上の絶縁膜で浮遊ゲートを覆うことでリーク電流を小さくし、１０年以上ノーマリーオフ化に必要なρ―を保持することができる。
【００５６】
上記の例に限らず、他の方法によって浮遊ゲートに適切なρ−を帯電させ、十分厚い絶縁膜を成膜し浮遊ゲートを囲んでも良い。
【００５７】
本発明の効果はチャネル層と独立した浮遊ゲートによる、FETのノーマリーオフ化を特徴としている。ゆえに当然チャネル層は、ZnO、In−Ga−Zn−O、In−Tin−Zn−Oや、その他どのような種類の酸化物系半導体でもよい。
【００５８】
また、本発明の効果は当然チャネル層の結晶性に依存しないので、チャネル層の酸化物系半導体が単結晶、多結晶、非結晶（アモルファス）のいずれの状態でもよい。同様に本発明の効果が得られる場合において、酸化物系半導体の組成はどのようなものでもよい。
【００５９】
浮遊ゲートの材料は一般的に浮遊ゲートとして用いられているものでよい。タングステンやその他の金属、またはポリシリコンをリン（P）やボロン（B）のドーピングによって縮退させたものでもよい。すなわち浮遊ゲートとして活用できる導体であればよい。
【００６０】
浮遊ゲートを覆う絶縁膜の一例として、SiO2(SiOx)、SiON、SiN、Al2O3、HfO2などがあるが、他の一般的なFETに用いられている絶縁膜でも良い。
【００６１】
その他の材料は一般的なFETに用いられているものでよい。
【００６２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその趣旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全体構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に関わる酸化物半導体をチャネル層に用いた電界効果トランジスタの概略を示す断面図
【図２】本発明の効果を実証するために行ったシミュレーションにおける、実施形態に関わる酸化物半導体をチャネル層に用いた電界効果トランジスタの概略を示す断面図
【図３】本シミュレーションで得られた、チャネル層の膜厚が100nm、ドナー濃度が6E+17cm−3の場合における浮遊ゲートの負電荷の密度ρ−ごとのVg−Idカーブ
【図４】本シミュレーションで得られた、チャネル層膜厚が100nm、ドナー濃度6E+17cm‐3において、浮遊ゲートに帯電している負電荷の密度が0 C/cm2でゲート電圧が−18.8 V(しきい値電圧Vth+1V)の場合における、1〜10000 A/cm2の範囲を対数で表示した電流密度分布図
【図５】本シミュレーションで得られた、チャネル層膜厚が100nm、ドナー濃度6E+17cm‐3において、浮遊ゲートに帯電している負電荷の密度が1E−6 C/cm2でゲート電圧が2.8V(しきい値電圧Vth+1V)の場合における、1〜10000A/cm2の範囲を対数で表示した電流密度分布図
【図６】本シミュレーションで得られた、チャネル層の膜厚が30nm、ドナー濃度が6E+17cm−3の場合における浮遊ゲートの負電荷の密度ρ−ごとのVg−Idカーブ
【図７】本シミュレーションで得られた、チャネル層の膜厚が200nm、ドナー濃度が2E+17cm−3の場合における浮遊ゲートの負電荷の密度ρ−ごとのVg−Idカーブ
【図８】本シミュレーションで用いたIGZOの物性パラメーターにおける、ドナー濃度に対する伝導帯下端とフェルミエネルギーとの差(=Ec−Ef)の関係
【図９】浮遊ゲートとチャネル層の間の絶縁膜とチャネル層の界面において、浮遊ゲートによって印加される電圧Vsに対する、浮遊ゲートとチャネル層の間の絶縁膜中のFowler−Nordheimトンネル電流JF−Nの関係
【図１０】本発明の実施形態に関わる酸化物半導体をチャネル層に用いた電界効果トランジスタを上から見た場合において、チャネル幅方向に対し浮遊ゲートが、(a)チャネル層とほぼ完全に重畳している場合と、(b)完全に重畳していない場合の概略図
【図１１】チャネル長方向において、浮遊ゲートがゲート電極の一部の領域と重畳している場合の概略図
【図１２】浮遊ゲートが下、ゲート電極が上に形成された場合の概略図
【図１３】絶縁膜に覆われた浮遊ゲートに対し、電子ビームの照射を行って負の電荷を帯電させる方法を表した概略図
【符号の説明】
【００６４】
1…ゲート電極
2…FET基板
3…ゲート絶縁膜
4…酸化物半導体のチャネル層
5…ソース電極
6…ドレイン電極
7…浮遊ゲート絶縁膜
8…浮遊ゲート
9…層間膜
10…浮遊ゲートによって空乏化する領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013162047.tif 000019
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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