(57)【要約】【課題】安定した電気的特性を付与し、高信頼性化を図ることが可能な酸化物半導体を用いた半導体装置を提供する。【解決手段】酸化物半導体層に接して設けられる下地絶縁層に脱水化又は脱水素化処理を施すことで、下地絶縁層における水及び水素の含有量を低減し、その後の酸素ドープ処理を行うことによって、水及び水素とともに脱離しうる酸素を下地絶縁層へ供給する。水及び水素の含有量を低減し、且つ酸素の含有量を増加させた下地絶縁層に接して酸化物半導体層を形成することで、酸化物半導体層への水及び水素の混入を抑制しつつ、酸化物半導体層へ酸素を供給することが可能となる。【選択図】図１
2013131741.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に下地絶縁層を形成し、
前記下地絶縁層に対して熱処理を行って、前記下地絶縁層の水又は水素を除去した後、前記下地絶縁層に酸素ドープ処理を行って、前記下地絶縁層に酸素を供給し、
熱処理及び酸素ドープ処理を行った前記下地絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層上に、ゲート電極層を形成する半導体装置の作製方法。
【請求項２】
絶縁表面上に下地絶縁層を形成し、
前記下地絶縁層に対して第１の酸素ドープ処理を行って、前記下地絶縁層に酸素を供給し、
前記下地絶縁層に対して熱処理を行って、前記下地絶縁層の水又は水素を除去した後、前記下地絶縁層に対して第２の酸素ドープ処理を行って、前記下地絶縁層に酸素を供給し、
前記第１の酸素ドープ処理、前記熱処理及び前記第２の酸素ドープ処理を行った前記下地絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層上にゲート電極層を形成する半導体装置の作製方法。
【請求項３】
絶縁表面上に下地絶縁層を形成し、
前記下地絶縁層に対して第１の熱処理を行って、前記下地絶縁層の水又は水素を除去した後、前記下地絶縁層に酸素ドープ処理を行って、前記下地絶縁層に酸素を供給し、
前記第１の熱処理及び前記酸素ドープ処理を行った前記下地絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層に対して第２の熱処理を行って、前記下地絶縁層から前記酸化物半導体層に酸素を供給し、
前記酸化物半導体層を加工して、島状の酸化物半導体層とし、
前記島状の酸化物半導体層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記島状の酸化物半導体層上に、ゲート電極層を形成する半導体装置の作製方法。
【請求項４】
絶縁表面上に下地絶縁層を形成し、
前記下地絶縁層に対して第１の酸素ドープ処理を行って、前記下地絶縁層に酸素を供給し、
前記下地絶縁層に対して第１の熱処理を行って、前記下地絶縁層の水又は水素を除去した後、前記下地絶縁層に対して第２の酸素ドープ処理を行って、前記下地絶縁層に酸素を供給し、
前記第１の酸素ドープ処理、前記第１の熱処理及び前記第２の酸素ドープ処理を行った前記下地絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層に対して第２の熱処理を行って、前記下地絶縁層から前記酸化物半導体層に酸素を供給し、
前記酸化物半導体層を加工して、島状の酸化物半導体層とし、
前記島状の酸化物半導体層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記島状の酸化物半導体層上に、ゲート電極層を形成する半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
プラズマ化学的気相成長法によって前記下地絶縁層を形成する半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００５】
ところで、酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を低減する技術が開示されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００９−２２４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
また、酸化物半導体において、キャリアの供給源は水素の他に、酸化物半導体中の酸素欠損が挙げられる。酸化物半導体における酸素欠損はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域に含まれる酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
【０００８】
上述した問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置であって、安定した電気的特性を付与し、高信頼性化を図ることが可能な半導体装置の作製方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、酸化物半導体層をチャネル形成領域に用いた半導体装置の作製方法において、酸化物半導体層に接して設けられる下地絶縁層に熱処理による脱水化又は脱水素化を行い、その後、脱水化又は脱水素化された下地絶縁層へ酸素ドープ処理を行う。下地絶縁層へ、水素原子の除去を目的として熱処理（以下、脱水化又は脱水素化処理とも表記する）を施すことで、下地絶縁層における水及び水素の含有量を低減することができる。しかしながら当該熱処理によって、水及び水素とともに酸素も脱離してしまう可能性があるため、その後の酸素ドープ処理によって下地絶縁層へ酸素を供給する必要がある。水及び水素の含有量を低減し、且つ酸素の含有量を増加させた下地絶縁層に接して酸化物半導体層を形成することで、酸化物半導体層への水及び水素の混入を抑制しつつ、酸化物半導体層へ酸素を供給することが可能となる。
【００１０】
また、脱水化又は脱水素化処理を行う前に、下地絶縁層へ酸素又は希ガスドープ処理を行うことが好ましい。下地絶縁層に酸素又は希ガスを導入することで、下地絶縁層を構成している元素（例えば、シリコン）と水素との結合、又は、該元素と水酸基との結合が切断されるとともに、これら水素又は水酸基が酸素と反応して、水が生成される。そして、その後に脱水化又は脱水素化処理を目的とした熱処理を行うことで、下地絶縁層に含まれる水素又は水酸基を水として脱離させやすくすることができる。また、脱水化又は脱水素化処理を目的とした熱処理の温度を低減、又は処理時間を短縮させることができる。
【００１１】
なお、下地絶縁層への熱処理及び／又は酸素ドープ処理は、複数回繰り返して行ってもよい。また、酸化物半導体層を形成後、当該酸化物半導体層の脱水化又は脱水素化処理を目的とした熱処理を行ってもよい。酸化物半導体層への熱処理は、酸化物半導体層を島状に加工前に行うことが好ましい。
【００１２】
本発明の一態様は、絶縁表面上に下地絶縁層を形成し、下地絶縁層に対して熱処理を行って、下地絶縁層の水又は水素を除去した後、下地絶縁層に酸素ドープ処理を行って、下地絶縁層に酸素を供給し、熱処理及び酸素ドープ処理を行った下地絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層上に、ゲート電極層を形成する半導体装置の作製方法である。
【００１３】
また、本発明の他の一態様は、絶縁表面上に下地絶縁層を形成し、下地絶縁層に対して第１の酸素ドープ処理を行って、下地絶縁層に酸素を供給し、下地絶縁層に対して熱処理を行って、下地絶縁層の水又は水素を除去した後、下地絶縁層に対して第２の酸素ドープ処理を行って、下地絶縁層に酸素を供給し、第１の酸素ドープ処理、熱処理及び第２の酸素ドープ処理を行った下地絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層上にゲート電極層を形成する半導体装置の作製方法である。
【００１４】
また、本発明の他の一態様は、絶縁表面上に下地絶縁層を形成し、下地絶縁層に対して第１の熱処理を行って、下地絶縁層の水又は水素を除去した後、下地絶縁層に酸素ドープ処理を行って、下地絶縁層に酸素を供給し、第１の熱処理及び酸素ドープ処理を行った下地絶縁層上に酸化物半導体層を形成し、酸化物半導体層に対して第２の熱処理を行って、下地絶縁層から酸化物半導体層に酸素を供給し、酸化物半導体層を加工して、島状の酸化物半導体層とし、島状の酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層を介して島状の酸化物半導体層上に、ゲート電極層を形成する半導体装置の作製方法である。
【００１５】
また、本発明の他の一態様は、絶縁表面上に下地絶縁層を形成し、下地絶縁層に対して第１の酸素ドープ処理を行って、下地絶縁層に酸素を供給し、下地絶縁層に対して第１の熱処理を行って、下地絶縁層の水又は水素を除去した後、下地絶縁層に対して第２の酸素ドープ処理を行って、下地絶縁層に酸素を供給し、第１の酸素ドープ処理、第１の熱処理及び第２の酸素ドープ処理を行った下地絶縁層上に酸化物半導体層を形成し、酸化物半導体層に対して第２の熱処理を行って、下地絶縁層から酸化物半導体層に酸素を供給し、酸化物半導体層を加工して、島状の酸化物半導体層とし、島状の酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層を介して島状の酸化物半導体層上に、ゲート電極層を形成する半導体装置の作製方法である。
【００１６】
また、上記の半導体装置の作製方法のいずれか一において、プラズマ化学的気相成長法によって下地絶縁層を形成することが好ましい。
【発明の効果】
【００１７】
本発明の一態様により、安定した電気的特性を付与し、高信頼性化を図ることが可能な酸化物半導体を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様に係る半導体装置の平面図及び断面図。
【図２】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図３】本発明の一態様に係る半導体装置の平面図及び断面図。
【図４】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図５】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図６】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図７】半導体装置の一形態を示す断面図、平面図及び回路図。
【図８】半導体装置の一形態を示す回路図及び斜視図。
【図９】半導体装置の一形態を示す断面図及び平面図。
【図１０】半導体装置の一形態を示す回路図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】半導体装置の一形態を示すブロック図。
【図１３】半導体装置の一形態を示すブロック図。
【図１４】実施例で作製したトランジスタの電気特性の評価結果。
【発明を実施するための形態】
【００１９】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２０】
なお、本明細書における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置及びその作製方法について図１及び図２を用いて説明する。
【００２２】
図１にトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、層間絶縁層４１２等）を省略して図示している。
【００２３】
図１に示すトランジスタ４２０は、基板４００上に設けられた下地絶縁層４０２と、下地絶縁層４０２上に設けられた酸化物半導体層４０４と、酸化物半導体層４０４上に設けられたゲート絶縁層４０６と、ゲート絶縁層４０６を介して酸化物半導体層４０４と重畳するゲート電極層４０８と、酸化物半導体層４０４と電気的に接続するソース電極層４１４ａ及びドレイン電極層４１４ｂと、を含んで構成される。また、ゲート電極層４０８上に設けられた層間絶縁層４１０及び層間絶縁層４１２をトランジスタ４２０の構成要素に含んでもよい。
【００２４】
図１に示すトランジスタ４２０において、下地絶縁層４０２は、脱水化又は脱水素化処理によって、水及び水素の含有量を低減し、且つ、その後の酸素ドープ処理によって、酸素の含有量を増加させた下地絶縁層である。水及び水素の含有量を低減し、且つ酸素の含有量を増加させた下地絶縁層４０２に接して酸化物半導体層４０４を形成することで、信頼性が高められたトランジスタ４２０が実現する。
【００２５】
以下、図２を用いて図１に示すトランジスタ４２０の作製方法の一例を説明する。
【００２６】
まず、絶縁表面を有する基板４００上に、下地絶縁層４０２を形成する（図２（Ａ）参照）。
【００２７】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００２８】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０４を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０４を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。
【００２９】
本実施の形態において、下地絶縁層４０２は、プラズマ化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜する。プラズマＣＶＤ法は、スパッタリング法と比較して、成膜に要する時間（タクトタイム）を縮小することができる。また、プラズマＣＶＤ法は、スパッタリング法よりも成膜した面内におけるバラツキが小さく、パーティクルの混入も起こりにくい。このため、特に基板が大面積化される場合に、プラズマＣＶＤ法を用いて下地絶縁層４０２を成膜することは効果的である。なお、下地絶縁層４０２としてＬＴＯ（ｌｏｗ  ｔｅｍｐａｒａｔｕｒｅ  ｏｘｉｄｅ）膜（低温酸化膜）を用いてもよい。
【００３０】
下地絶縁層４０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選ばれた、単層または積層構造とすることができる。但し、下地絶縁層４０２は、酸化物絶縁膜を含む単層または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層と接する構造とするのが好ましい。なお、下地絶縁層４０２は、アモルファスでもよい。
【００３１】
なお、プラズマＣＶＤ法では、スパッタリング法と比較して膜中の水素濃度を低減させることが困難である。したがって、本実施の形態においては、成膜後の下地絶縁層４０２に対して、水素原子の除去を目的とした熱処理（脱水化又は脱水素化処理）を行う。
【００３２】
熱処理の温度は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。例えば、熱処理装置の一つである電気炉に基板を導入し、下地絶縁層４０２に対して真空（減圧）雰囲気下６５０℃において１時間の熱処理を行う。
【００３３】
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【００３４】
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００３５】
次いで、脱水化又は脱水素化処理を行った下地絶縁層４０２に対して酸素４３１を導入する処理（酸素ドープ処理や、酸素注入処理ともいう）を行う（図２（Ｂ）参照）。酸素４３１には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）、のいずれかが含まれている。脱水化又は脱水素化処理を行った下地絶縁層４０２に酸素ドープ処理を行うことにより、下地絶縁層４０２中に酸素を含有させることができ、先の熱処理によって脱離した酸素を補填するとともに、後に形成される酸化物半導体層４０４中、酸化物半導体層４０４との界面近傍、または、酸化物半導体層４０４中および該界面近傍に酸素を含有させることができる。
【００３６】
下地絶縁層４０２への酸素４３１の導入方法としては、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（スキャン）させることで、下地絶縁層４０２全面に酸素４３１を導入することができる。
【００３７】
酸素４３１の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
【００３８】
また、例えば、イオン注入法で酸素の導入を行う場合、酸素４３１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ処理後の下地絶縁層４０２中の酸素の含有量は、下地絶縁層４０２の化学量論的組成を超える程度とするのが好ましい。例えば、組成がＳｉＯｘ（ｘ＞０）で表現される酸化シリコンを用いる場合、単結晶の酸化シリコンはＳｉＯ２であるので、ｘは２を超えることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域とも表記する）は、下地絶縁層４０２の一部に存在していればよい。酸素の注入深さは、注入条件により適宜制御すればよい。
【００３９】
なお、下地絶縁層４０２として酸化物絶縁層を用いる場合、該酸化物絶縁層において、酸素は主たる成分材料の一つである。このため、酸化物絶縁層中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸化物絶縁層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。また、下地絶縁層４０２に含まれる過剰な酸素が後の工程で酸化物半導体層へと供給される場合おいても同様のことがいえる。
【００４０】
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の０．０３８％、０．２％程度であることが知られている。つまり、下地絶縁層（または酸化物半導体層）中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、下地絶縁層（または酸化物半導体層）中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、下地絶縁層（または酸化物半導体層）に意図的に酸素が添加されたか否かを判別してもよい。
【００４１】
酸化物半導体を用いたトランジスタの場合、下地絶縁層から酸化物半導体層に酸素が供給されることで、酸化物半導体層と下地絶縁層との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体層と下地絶縁層との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
【００４２】
さらに、酸化物半導体層の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、酸素欠損を含有する酸化物半導体層を用いたトランジスタでは、しきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁層から酸化物半導体層に酸素が十分に供給され、好ましくは酸化物半導体層に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができる。
【００４３】
下地絶縁層４０２に含まれる過剰な酸素は、トランジスタの作製工程における熱処理（例えば、酸化物半導体層成膜時の基板４００の加熱や、ゲート絶縁層成膜時の成膜温度等）によって、下地絶縁層４０２に接する酸化物半導体層４０４へと供給される。したがって、トランジスタ４２０において、下地絶縁層４０２と酸化物半導体層４０４との界面、又は酸化物半導体層４０４中（バルク中）の少なくとも一部において、酸素過剰領域が形成される。なお、下地絶縁層４０２から酸化物半導体層４０４への酸素の供給を目的とした熱処理工程を設けてもよい。
【００４４】
次いで、酸素が導入された下地絶縁層４０２上に、酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０４を形成する（図２（Ｃ）参照）。
【００４５】
酸化物半導体層４０４は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層４０４を非晶質構造とする場合には、後の作製工程において、酸化物半導体層４０４に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００４６】
酸化物半導体層４０４の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌｅｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【００４７】
酸化物半導体層４０４を成膜する際、できる限り酸化物半導体層４０４に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素ガス、及び希ガスと酸素ガスとの混合ガスを適宜用いる。
【００４８】
また、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。処理室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該処理室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００４９】
また、酸化物半導体層４０４をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上、好ましくは９５％以上とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【００５０】
また、基板４００を高温に保持した状態で酸化物半導体層４０４を形成することも、酸化物半導体層４０４中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００５１】
酸化物半導体層４０４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００５２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５５】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００５６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５７】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００５８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００５９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６０】
また酸化物半導体層４０４を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００６１】
また、酸化物半導体層４０４は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
【００６２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００６３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００６４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【００６６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００６７】
酸化物半導体層４０４としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、酸化物半導体層４０４の表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００６８】
また、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００６９】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００７０】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制することができる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素等）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００７１】
また、成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。
【００７２】
また、成膜ガス中の酸素割合を高め、電力を最適化することで、成膜時のプラズマダメージを軽減することが好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％以下とする。
【００７３】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【００７４】
ＩｎＯｘ粉末、ＧａＯｙ粉末、及びＺｎＯｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯｘ粉末、ＧａＯｙ粉末及びＺｎＯｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【００７５】
酸化物半導体層４０４の成膜前に、酸化物半導体層４０４の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を用いることができる。
【００７６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層４０４の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００７７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層４０４の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【００７８】
次いで、酸化物半導体層４０４上にゲート絶縁層４０６を形成する。ゲート絶縁層４０６は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４０６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００７９】
なお、ゲート絶縁層４０６を、ＣＶＤ法を用いて成膜した場合、成膜後のゲート絶縁層４０６に対して脱水化又は脱水素化処理及びその後の酸素ドープ処理を行ってもよい。
【００８０】
ゲート絶縁層４０６の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層４０６は、酸化物半導体層４０４と接する部分において酸素を含むことが好ましい。
【００８１】
また、ゲート絶縁層４０６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０６は、単層構造としてもよいし、積層構造としてもよい。
【００８２】
なお、ゲート絶縁層４０６を成膜後に、ゲート絶縁層４０６上に成膜される層（例えば、ゲート電極層４０８、層間絶縁層４１０又は層間絶縁層４１２等）の成膜温度は、ゲート絶縁層４０６の成膜温度以下とするのが好ましい。同様に、ゲート絶縁層４０６を成膜後に、トランジスタの作製工程において熱処理を行う場合、当該熱処理の加熱温度は、ゲート絶縁層４０６の成膜温度以下とするのが好ましい。これらの成膜温度又は加熱温度をゲート絶縁層４０６の成膜温度以下とすることで、酸化物半導体層４０４からの酸素の脱離を抑制することができる。
【００８３】
次いで、ゲート絶縁層４０６を介して酸化物半導体層４０４と重畳するゲート電極層４０８を形成する（図２（Ｄ）参照）。
【００８４】
ゲート電極層４０８は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極層４０８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４０８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０８は、単層構造としてもよいし、積層構造としてもよい。
【００８５】
また、ゲート電極層４０８の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００８６】
また、ゲート絶縁層４０６と接するゲート電極層４０８の一層として、窒素を含む金属酸化物膜、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリオフのスイッチング素子を実現できる。
【００８７】
その後、ゲート絶縁層４０６及びゲート電極層４０８上に層間絶縁層４１０及び層間絶縁層４１２を形成する。なお、本実施の形態では、ゲート絶縁層４０６及びゲート電極層４０８上に、層間絶縁層４１０及び層間絶縁層４１２の積層構造を設ける例を示すが、本発明の一態様はこれに限定されず、単層構造の絶縁層を設けてもよい。または、３層以上の絶縁層を積層させてもよい。
【００８８】
層間絶縁層４１０又は層間絶縁層４１２は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。層間絶縁層４１０又は層間絶縁層４１２としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【００８９】
また、層間絶縁層４１０又は層間絶縁層４１２として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【００９０】
なお、層間絶縁層４１０又は層間絶縁層４１２として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０４への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０４からの放出を防止する保護膜として機能するため好ましく適用することができる。よって、酸化物半導体層４０４及び／またはそれに接する下地絶縁層４０２が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層４０４の膜中（バルク中）または、下地絶縁層４０２と酸化物半導体層４０４の界面において、少なくとも１ヶ所酸素過剰領域を設けることができる。
【００９１】
本実施の形態では、層間絶縁層４１０として酸化アルミニウム膜を形成し、層間絶縁層４１２として酸化シリコン膜を形成するものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４２０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【００９２】
次いで、層間絶縁層４１２、層間絶縁層４１０及びゲート絶縁層４０６に、酸化物半導体層４０４に達する開口を形成し、開口を埋め込むように層間絶縁層４１２上にソース電極層４１４ａ及びドレイン電極層４１４ｂを形成する（図２（Ｅ）参照）。
【００９３】
ソース電極層４１４ａ及びドレイン電極層４１４ｂはゲート電極層４０８と同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層４１４ａ及びドレイン電極層４１４ｂは、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００９４】
以上の工程によって、本実施の形態のトランジスタ４２０が形成される。
【００９５】
なお、図示しないが、トランジスタ４２０上に平坦化のための平坦化絶縁層を設けてもよい。平坦化絶縁層としては、ポリイミド、アクリル、ポリイミドアミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで平坦化絶縁層を形成してもよい。
【００９６】
また、トランジスタ４２０を形成後、さらに大気中、１００℃以上ゲート絶縁層４０６の成膜温度以下、例えば、１００℃以上４００℃以下での熱処理を行ってもよい。この熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上ゲート絶縁層４０６の成膜温度以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この熱処理を、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。この熱処理よって、下地絶縁層４０２に含まれる酸素を酸化物半導体層４０４へ供給しうるため、半導体装置の信頼性を向上することができる。
【００９７】
本実施の形態で示す半導体装置は、酸化物半導体層４０４に接して設けられる下地絶縁層４０２に脱水化又は脱水素化処理を行い、その後、脱水化又は脱水素化処理された下地絶縁層４０２へ酸素ドープ処理を行う。水及び水素の含有量を低減し、且つ酸素の含有量を増加させた下地絶縁層４０２に接して酸化物半導体層４０４を形成することで、酸化物半導体層４０４への水及び水素の混入を抑制しつつ、酸化物半導体層４０４へ酸素を供給することが可能となる。
【００９８】
よって、酸化物半導体層４０４中及び／又は酸化物半導体層４０４と下地絶縁層４０２との界面において酸素過剰領域を形成することが可能となる。これによって、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができるため、トランジスタ４２０のしきい値電圧のバラツキを低減することができるとともに、ノーマリオフ型のトランジスタを実現することができる。また、トランジスタ４２０のサブスレッショルド値（Ｓ値）を低減させることができる。
【００９９】
また、本実施の形態で示す半導体装置は、酸素ドープ処理を酸化物半導体層４０４の下層に接する下地絶縁層４０２に対して行うため、酸化物半導体層４０４へ直接酸素ドープ処理を行う場合と比較して、酸化物半導体層４０４の膜質及び／又は結晶性を向上させることができる。特に、酸化物半導体層４０４がＣＡＡＣ−ＯＳ膜である場合に、該ＣＡＡＣ−ＯＳ膜へ酸素ドープ処理を行うと結晶性が損なわれる場合があるため、本実施の形態で示す半導体装置の作製方法を適用することは有効である。
【０１００】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０１】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図３乃至図６を参照して説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分および工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また、同じ箇所の詳細な説明は省略する。
【０１０２】
図３にトランジスタ４２２の構成例を示す。図３（Ａ）は、トランジスタ４２２の平面図であり、図３（Ｂ）は、図３（Ａ）のＸ２−Ｙ２における断面図であり、図３（Ｃ）は、図３（Ａ）のＶ２−Ｗ２における断面図である。なお、図３（Ａ）では煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、層間絶縁層４１２等）を省略して図示している。
【０１０３】
図３に示すトランジスタ４２２は、基板４００上に設けられた下地絶縁層４０２と、下地絶縁層４０２上に設けられ、一対の低抵抗領域４０４ａ、４０４ｂ及びチャネル形成領域４０４ｃを含む酸化物半導体層４０４と、酸化物半導体層４０４上に設けられたゲート絶縁層４０６と、ゲート絶縁層４０６を介してチャネル形成領域４０４ｃと重畳するゲート電極層４０８と、酸化物半導体層４０４と電気的に接続するソース電極層４１４ａ及びドレイン電極層４１４ｂと、ソース電極層４１４ａと電気的に接続する配線層４１６ａと、ドレイン電極層４１４ｂと電気的に接続する配線層４１６ｂと、を含んで構成される。また、ゲート電極層４０８上に設けられた層間絶縁層４１０及び層間絶縁層４１２をトランジスタ４２２の構成要素に含んでもよい。
【０１０４】
以下、図４乃至図６を用いて本実施の形態のトランジスタ４２２の作製方法の一例を説明する。
【０１０５】
まず、絶縁表面を有する基板４００上に、下地絶縁層４０２を形成し、当該下地絶縁層４０２に酸素４３１ａを導入する処理を行う（図４（Ａ）参照）。酸素４３１ａには、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）、のいずれかが含まれている。脱水化又は脱水素化処理を行う前に下地絶縁層４０２に酸素４３１ａを導入することにより、下地絶縁層４０２を構成している元素（例えば、シリコン）と水素との結合、又は、該元素と水酸基との結合が切断されるとともに、これら水素又は水酸基が酸素と反応して水が生成される。したがって、酸素４３１ａを導入後に下地絶縁層４０２に脱水又は脱水素化処理を行うことで、下地絶縁層４０２に含まれる水素又は水酸基を水として脱離させやすくすることができる。また、脱水化又は脱水素化処理の温度を低減、又は処理時間を短縮させることができる。
【０１０６】
酸素４３１ａの導入工程の条件は、実施の形態１の酸素４３１の導入工程の条件を参酌することができる。
【０１０７】
なお、当該酸素ドープ処理は、下地絶縁層４０２中に含まれる、下地絶縁層４０２を構成している元素と水素（又は水酸基）との結合を切断することを目的としているため、導入される原子（又はイオン）は必ずしも酸素でなくともよい。例えば、酸素４３１ａに代えて、アルゴン等の希ガスを導入してもよい。
【０１０８】
次いで、酸素４３１ａを導入した下地絶縁層４０２に対して脱水化又は脱水素化処理を目的とした熱処理を行う。熱処理の温度は、２５０℃以上基板の歪み点以下とする。
【０１０９】
次いで、脱水化又は脱水素化処理を行った下地絶縁層４０２へ酸素４３１ｂを導入し、脱水化又は脱水素化処理によって下地絶縁層４０２から脱離した酸素を補填する（図４（Ｂ）参照）。酸素４３１ｂの導入工程の詳細は、実施の形態１の酸素４３１の導入工程と同様に行うことができる。
【０１１０】
なお、下地絶縁層４０２への、脱水化又は脱水素化処理及び／又は酸素ドープ処理は、複数回行ってもよい。
【０１１１】
次いで、実施の形態１と同様に、下地絶縁層４０２上に酸化物半導体層４０３を成膜する（図４（Ｃ）参照）。
【０１１２】
酸化物半導体層４０３を成膜後、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
【０１１３】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。また、この熱処理によって、下地絶縁層４０２に含まれる酸素が酸化物半導体層４０３へと供給されうる。酸化物半導体層４０３の脱水化又は脱水素化処理によって同時に脱離する酸素を下地絶縁層４０２から供給することによって、酸化物半導体層４０３の酸素欠損を補填することが可能である。
【０１１４】
なお、酸化物半導体層４０３の脱水化又は脱水素化のための熱処理を、島状の酸化物半導体層４０４への加工前に行うと、下地絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【０１１５】
脱水化又は脱水素化のための熱処理は、トランジスタ４２２の作製工程の他の熱処理と兼ねてもよい。
【０１１６】
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１１７】
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。
【０１１８】
次いで、酸化物半導体層４０３を島状の酸化物半導体層４０４へと加工した後、酸化物半導体層４０４上にゲート絶縁層４０６を形成する（図４（Ｄ）参照）。
【０１１９】
なお、ゲート電極層４０８は、ゲート絶縁層４０６上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【０１２０】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【０１２１】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタの微細化を達成することができる。
【０１２２】
次に、ゲート電極層４０８をマスクとして酸化物半導体層４０４にドーパント４３３を導入し、低抵抗領域４０４ａ及び低抵抗領域４０４ｂを形成する。ドーパント４３３の導入処理によって、チャネル形成領域４０４ｃを挟んで一対の低抵抗領域が設けられた酸化物半導体層４０４が形成される（図４（Ｅ）参照）。
【０１２３】
ドーパント４３３の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４３３の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０１２４】
ドーパント４３３の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。なお、ドーパント４３３のドーズ量は、例えば、１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。また、不純物領域におけるドーパント４３３の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１２５】
ドーパント４３３を導入する際に、基板４００を加熱しながら行ってもよい。
【０１２６】
なお、酸化物半導体層４０４にドーパント４３３を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１２７】
また、ドーパント４３３の導入処理後、熱処理を行ってもよい。加熱条件としては、温度３００℃以上ゲート絶縁層４０６の成膜温度以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で熱処理を行ってもよい。
【０１２８】
酸化物半導体層４０４をＣＡＡＣ−ＯＳ膜とした場合、ドーパント４３３の導入により、一部非晶質化する場合がある。この場合、ドーパント４３３の導入後に熱処理を行うことによって、酸化物半導体層４０４の結晶性を回復することができる。
【０１２９】
次いで、ゲート絶縁層４０６及びゲート電極層４０８上に、層間絶縁層４１０及び層間絶縁層４１２を形成する（図５（Ａ）参照）。
【０１３０】
次いで、層間絶縁層４１２上にマスク４４０を形成し、マスク４４０を用いて層間絶縁層４１２、層間絶縁層４１０及びゲート絶縁層４０６をエッチングして、酸化物半導体層４０４（より具体的には、低抵抗領域４０４ａ）に達する開口４４２を形成する（図５（Ｂ）参照）。
【０１３１】
マスク４４０は、フォトレジストなどの材料を用い、フォトリソグラフィ法などによって形成することができる。マスク４４０形成時の露光には、波長が数ｎｍ〜数１０ｎｍと短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク４４０を形成することができる。
【０１３２】
なお、十分に微細なパターンのマスク４４０を形成できるのであれば、インクジェット法などの他の方法を用いてマスク４４０を形成してもよい。この場合には、マスク４４０の材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。
【０１３３】
マスク４４０を除去した後、開口４４２及び層間絶縁層４１２上にマスク４４４を形成する。マスク４４４は、マスク４４０と同様に形成することができる。そしてマスク４４４を用いて層間絶縁層４１２、層間絶縁層４１０及びゲート絶縁層４０６をエッチングして、酸化物半導体層４０４（より具体的には、低抵抗領域４０４ｂ）に達する開口４４６を形成する（図５（Ｃ）参照）。これによって、ゲート絶縁層４０６、層間絶縁層４１０及び層間絶縁層４１２に、ゲート電極層４０８を挟んで一対の開口が形成されることとなる。
【０１３４】
次いで、開口４４２及び開口４４６を埋め込むように、層間絶縁層４１２上にソース電極層及びドレイン電極層となる導電膜４１４を形成する（図６（Ａ）参照）。
【０１３５】
導電膜４１４は、後の熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、ＩＴＯ、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１３６】
次に、導電膜４１４にＣＭＰ処理を行う（図６（Ｂ）参照）。層間絶縁層４１２上（少なくともゲート電極層４０８と重畳する領域）に設けられた導電膜４１４を除去するように、導電膜４１４に対してＣＭＰ処理を行うことで、開口４４２または開口４４６に埋め込まれたソース電極層４１４ａ及びドレイン電極層４１４ｂを形成することができる。本実施の形態では、導電膜４１４に対して、層間絶縁層４１２の表面が露出する条件でＣＭＰ処理を行うことにより、ソース電極層４１４ａ及びドレイン電極層４１４ｂを形成する。なお、ＣＭＰ処理の条件によっては層間絶縁層４１２の表面、層間絶縁層４１０の表面、またはゲート電極層４０８の表面も研磨される場合がある。
【０１３７】
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１３８】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極層４１４ａ、ドレイン電極層４１４ｂ、層間絶縁層４１２の表面の平坦性をより向上させることができる。
【０１３９】
なお、本実施の形態では、層間絶縁層４１２と重畳する領域の導電膜４１４の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４１４の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【０１４０】
上述したように、ソース電極層４１４ａまたはドレイン電極層４１４ｂは、ゲート絶縁層４０６、層間絶縁層４１０及び層間絶縁層４１２に設けられた開口を埋め込むように設けられる。したがって、トランジスタ４２２において、ソース電極層４１４ａと酸化物半導体層４０４が接する領域（ソース側コンタクト領域）とゲート電極層４０８との距離は、開口４４２の端部とゲート電極層４０８の端部との幅によって決定される。同様に、トランジスタ４２２において、ドレイン電極層４１４ｂと酸化物半導体層４０４が接する領域（ドレイン側コンタクト領域）とゲート電極層４０８との距離は、開口４４６の端部とゲート電極層４０８の端部との幅によって決定される。
【０１４１】
ソース電極層４１４ａを設けるための開口４４２と、ドレイン電極層４１４ｂを設けるための開口４４６を、一度のエッチング処理によって形成する場合、開口４４２と開口４４６とのチャネル長方向の幅の最小加工寸法は、マスクの形成に用いる露光装置の解像限界に制約される。したがって、開口４４２と開口４４６との距離を十分に縮小することが難しく、結果としてソース側コンタクト領域及びドレイン側コンタクト領域と、ゲート電極層４０８との距離の微細化が困難である。
【０１４２】
しかしながら、本実施の形態で示す作製方法においては、開口４４２と開口４４６を、別々のマスクを用いた別々のエッチング処理によって形成するため、露光装置の解像限界に依存せず、自由に開口の位置を設定することが可能である。よって、ソース側コンタクト領域またはドレイン側コンタクト領域と、ゲート電極層４０８との距離を、例えば０．０５μｍ以上０．１μｍ以下まで縮小することができる。該距離を縮小することで、トランジスタ４２２のソースとドレイン間の抵抗を低減することができるため、トランジスタの電気的特性（例えばオン電流特性）を向上させることができる。
【０１４３】
また、ソース電極層４１４ａ及びドレイン電極層４１４ｂの形成するために層間絶縁層４１２上の導電膜４０５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４１４ａ及びドレイン電極層４１４ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２０を歩留まりよく作製することができる。
【０１４４】
次いで、ソース電極層４１４ａ、ドレイン電極層４１４ｂ及び層間絶縁層４１２上にソース配線層またはドレイン配線層（これと同じ層で形成される配線も含む）となる導電膜を成膜し、該導電膜を加工して配線層４１６ａ及び配線層４１６ｂを形成する（図６（Ｃ）参照）。
【０１４５】
配線層４１６ａ及び配線層４１６ｂはゲート電極層４０８と同様の材料及び作製方法を用いて形成することができる。
【０１４６】
上述のように、ソース電極層４１４ａとドレイン電極層４１４ｂとのチャネル長方向の幅は、露光装置の解像限界に依存せずに微細に加工することが可能である。一方、配線層４１６ａ及び配線層４１６ｂは、フォトリソグラフィ法によって形成したマスクを用いて加工されるため、その幅は、ソース電極層４１４ａとドレイン電極層４１４ｂよりも大きくなる。トランジスタ４２０の微細化のためには、配線層４１６ａと配線層４１６ｂとの幅を、露光装置の解像限界に合わせて設定するのが好ましい。
【０１４７】
以上の工程によって、本実施の形態のトランジスタ４２２が形成される。
【０１４８】
本実施の形態で示す半導体装置は、第１の酸素ドープ処理によって、下地絶縁層４０２を構成している元素と水素（又は水酸基）との結合を切断し、その後、下地絶縁層４０２に脱水化又は脱水素化処理を行うことで、処理温度を低減、又は処理時間を短縮させることができる。さらに、脱水化又は脱水素化処理された下地絶縁層４０２へ第２の酸素ドープ処理を行うことで、水及び水素の含有量を低減し、且つ酸素の含有量を増加させた下地絶縁層４０２とすることができる。当該下地絶縁層４０２に接して酸化物半導体層４０４を形成することで、酸化物半導体層４０４への水及び水素の混入を抑制しつつ、酸化物半導体層４０４へ酸素を供給することが可能となる。
【０１４９】
よって、酸化物半導体層４０４中及び／又は酸化物半導体層４０４と下地絶縁層４０２との界面において酸素過剰領域を形成することが可能となる。これによって、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体層の酸素欠損密度を低減することができるため、トランジスタ４２２のしきい値電圧のバラツキを低減することができるとともに、ノーマリオフ型のトランジスタを実現することができる。また、トランジスタ４２２のサブスレッショルド値（Ｓ値）を低減させることができる。
【０１５０】
また、本実施の形態で示す半導体装置は、酸素ドープ処理を酸化物半導体層４０４の下層に接する下地絶縁層４０２に対して行うため、酸化物半導体層４０４へ直接酸素ドープ処理を行う場合と比較して、酸化物半導体層４０４の膜質及び／又は結晶性を向上させることができる。特に、酸化物半導体層４０４がＣＡＡＣ−ＯＳ膜である場合に、該ＣＡＡＣ−ＯＳ膜へ酸素ドープ処理を行うと結晶性が損なわれる場合があるため、本実施の形態で示す半導体装置の作製方法を適用することは有効である。
【０１５１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５２】
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１５３】
図７は、半導体装置の構成の一例である。図７（Ａ）に、半導体装置の断面図を、図７（Ｂ）に半導体装置の平面図を、図７（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１５４】
図７（Ａ）及び図７（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示すトランジスタ４２０の構造を適用する例である。
【０１５５】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１５６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを適用してもよい。また、情報を保持するために酸化物半導体を用いた実施の形態１又は実施の形態２に示すようなトランジスタに用いる限りにおいて、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１５７】
図７（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０１５８】
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８及び絶縁層１３０が設けられている。なお、絶縁層１３０は、トランジスタ１６２の下地絶縁層として機能する絶縁層である。また、トランジスタ１６０において、ゲート電極層１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１５９】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６０を覆うように絶縁膜を２層形成する。トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極層１１０の上面を露出させる。
【０１６０】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができ、プラズマＣＶＤ法を用いて形成するのが好適である。
【０１６１】
なお、本実施の形態において、絶縁層１２８として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。
【０１６２】
絶縁層１３０表面において、酸化物半導体層１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０１６３】
また、絶縁層１３０は、トランジスタ１６２の下地絶縁層として機能する絶縁層であるから、絶縁層１３０を形成後には、当該絶縁層１３０の脱水化又は脱水素化処理と、その後の酸素ドープ処理を少なくとも１回行うものとする。これによって、酸化物半導体層１４４の被成膜表面において、水及び水素の含有量が低減され、且つ酸素の含有量が増加された下地絶縁層とすることができる。また、当該絶縁層１３０上に設けられる酸化物半導体層１４４を含むトランジスタ１６２の信頼性を向上させることができる。
【０１６４】
なお、上述の絶縁層１３０への脱水化又は脱水素化処理と、その後の酸素ドープ処理は、トランジスタ１６０のゲート電極層１１０を露出させる工程の前に行ってもよいし、ゲート電極層１１０を露出させた後に行ってもよく、あるいは、その両方で行ってもよい。又は絶縁層１３０への脱水化又は脱水素化処理を行った後に、ゲート電極層１１０を露出させ、その後酸素ドープ処理を行ってもよい。なお、絶縁層１３０へ酸素ドープ処理を行う際には、ゲート電極層１１０と重畳する領域を覆うマスクを用いるのが好ましい。また、ゲート電極層１１０を露出させる工程の前に酸素ドープ処理を行う場合には、ＣＭＰ処理によって研磨される領域よりも下層の領域に酸素が導入されるように、酸素の導入条件を制御するものとする。
【０１６５】
図７（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタであり、ゲート絶縁層１４６を介して酸化物半導体層１４４と重畳する領域にゲート電極層１４８が設けられている。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１６６】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１６７】
トランジスタ１６２上には、絶縁層１３５、絶縁層１３８が単層または積層で設けられている。本実施の形態では、絶縁層１３５として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０１６８】
また、ゲート絶縁層１４６、絶縁層１３５及び絶縁層１３８に設けられた開口を介して酸化物半導体層１４４と接する電極層１４２ａ及び電極層１４２ｂが形成されている。電極層１４２ａ及び電極層１４２ｂは、トランジスタ１６２のソース電極層又はドレイン電極層として機能する。
【０１６９】
また、電極層１４２ａ及び電極層１４２ｂ上には、絶縁層１５０が単層又は積層で設けられている。そして、絶縁層１５０を介してトランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、絶縁層１５０と導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１７０】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図７（Ａ）には図示しないが、配線１５６は、絶縁層１５０、絶縁層１５２などに形成された開口を介して（又は該開口に形成された電極層を介して）電極層１４２ｂと電気的に接続される。
【０１７１】
図７（Ａ）及び図７（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１７２】
次に、図７（Ａ）及び図７（Ｂ）に対応する回路構成の一例を図７（Ｃ）に示す。
【０１７３】
図７（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１７４】
図７（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１７５】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１７６】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０１７７】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１７８】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１７９】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１８０】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１８１】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１８２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８３】
（実施の形態４）
本実施の形態においては、実施の形態１又は２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図８及び図９を用いて説明を行う。
【０１８４】
図８（Ａ）は、半導体装置の回路構成の一例を示し、図８（Ｂ）は半導体装置の一例を示す概念図である。まず、図８（Ａ）に示す半導体装置について説明を行い、続けて図８（Ｂ）に示す半導体装置について、以下説明を行う。
【０１８５】
図８（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層又はドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。
【０１８６】
次に、図８（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１８７】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１８８】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１８９】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１９０】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１９１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１９２】
このように、図８（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１９３】
次に、図８（Ｂ）に示す半導体装置について、説明を行う。
【０１９４】
図８（Ｂ）に示す半導体装置は、上部に記憶回路として図８（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０１９５】
図８（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１９６】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１９７】
なお、図８（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１９８】
次に、図８（Ａ）に示したメモリセル２５０の具体的な構成について図９を用いて説明を行う。
【０１９９】
図９は、メモリセル２５０の構成の一例である。図９（Ａ）に、メモリセル２５０の断面図を、図９（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２００】
本実施の形態において、トランジスタ１６２は、絶縁層１３０と、絶縁層１３０上の酸化物半導体層１４４と、酸化物半導体層１４４上のゲート絶縁層１４６と、ゲート絶縁層１４６を介して酸化物半導体層１４４と重畳するゲート電極層１４８と、を含む。また、トランジスタ１６２を覆う絶縁層１３５及び絶縁層１３８が設けられ、ゲート絶縁層１４６、絶縁層１３５及び絶縁層１３８に設けられた開口を介して酸化物半導体層１４４と接続する電極層１４２ａ及び電極層１４２ｂが形成されている。
【０２０１】
図９（Ａ）及び図９（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２２で示した構成と同様の構成とすることができる。トランジスタ１６２の下地絶縁層として機能する絶縁層１３０は、脱水化又は脱水素化処理と、その後の酸素ドープ処理を少なくとも１回行うことによって、水及び水素の含有量が低減され、且つ酸素の含有量が増加された絶縁層であるため、当該絶縁層１３０上に設けられる酸化物半導体層１４４を含むトランジスタ１６２の信頼性を向上させることができる。
【０２０２】
トランジスタ１６２上には、絶縁層２５６が単層または積層で設けられている。また、絶縁層２５６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、絶縁層２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０２０３】
トランジスタ１６２および容量素子２５４の上には絶縁層２５８が設けられている。そして、絶縁層２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。図示しないが、配線２６０は、絶縁層２５６及び絶縁層２５８などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図８（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２０４】
図９（Ａ）及び図９（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。
【０２０５】
図９（Ａ）及び図９（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２０６】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２０７】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２０８】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２０９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１０】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１０乃至図１３を用いて説明する。
【０２１１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２１２】
通常のＳＲＡＭは、図１０（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２１３】
それに対して、ＤＲＡＭはメモリセルが図１０（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２１４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２１５】
図１１に携帯機器のブロック図を示す。図１１に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２１６】
図１２に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１２に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２１７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２１８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２１９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２２０】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２２１】
図１３に電子書籍のブロック図を示す。図１３はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２２２】
ここでは、図１３のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２２３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２２４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０２２５】
本実施例では、上記実施の形態に示すトランジスタを作製し、電気特性の評価を行った。
【０２２６】
以下に、本実施例のトランジスタ（以下、実施例トランジスタとも表記する）の作製方法を示す。
【０２２７】
はじめにシリコン基板上に下地絶縁層として膜厚３００ｎｍの窒化酸化シリコン膜を、プラズマＣＶＤ法によって成膜した。
【０２２８】
次に、下地絶縁層上をＣＭＰ処理することで、酸化物半導体層成膜表面となる下地絶縁層表面を平坦化させた。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてはＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、スラリー温度を室温とし、研磨圧０．００１ＭＰａ、研磨布が固定されているテーブル回転数は６０ｒｐｍ、基板を固定している側のスピンドル回転数は５６ｒｐｍとした。
【０２２９】
次いで、下地絶縁層を真空雰囲気下、６５０℃で１時間加熱して、下地絶縁層の脱水化又は脱水素化処理を行った。
【０２３０】
その後、脱水化又は脱水素化処理を行った下地絶縁層にイオン注入法を用いて酸素イオンを注入した。酸素イオンの注入条件は、加速電圧を５０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
【０２３１】
次いで、下地絶縁層上に、酸化物半導体層としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（Ａｒ：Ｏ２＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
【０２３２】
成膜した酸化物半導体層をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングし、島状に加工した。エッチング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガスを用い（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。
【０２３３】
次いで、島状の酸化物半導体層上に、ゲート絶縁層としてプラズマＣＶＤ法によって窒化酸化シリコン膜を膜厚２０ｎｍで成膜した。ゲート絶縁層の成膜温度は、４００℃とした。
【０２３４】
ゲート絶縁層上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚１３５ｎｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極層を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力４ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
【０２３５】
また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗ、圧力１．０Ｐａ、基板温度−１０℃として、１５秒間エッチングした後、第３エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力１ｋＷ、バイアス電力２５Ｗ、圧力２．０Ｐａ、基板温度−１０℃として５０秒間エッチングして窒化タンタル膜をエッチングした。
【０２３６】
次いで、ゲート電極層をマスクとしてイオン注入法により酸化物半導体層に、リン（Ｐ）イオンを注入して、一対の低抵抗領域及びチャネル形成領域を自己整合的に形成した。リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
【０２３７】
次いで、ゲート電極層上に層間絶縁層として、酸化アルミニウム膜と窒化酸化シリコン膜を積層させた。酸化アルミニウム膜は、スパッタリング法により成膜し、成膜条件は、アルゴン及び酸素（Ａｒ：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、基板温度２５０℃とした。酸化アルミニウム膜の膜厚は７０ｎｍとした。また、窒化酸化シリコン膜は、プラズマＣＶＤ法により、３５０ｎｍの膜厚で成膜した。
【０２３８】
層間絶縁層を形成後、酸素雰囲気下で４００℃、１時間熱処理を行った。
【０２３９】
その後、層間絶縁層及びゲート絶縁層に酸化物半導体層の低抵抗領域の一方に達する第１の開口を形成した。第１の開口を形成するためのエッチング条件は、第１エッチング条件として、エッチングガスとしてトリフルオロメタンとヘリウムの混合ガスを用い（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａで１４８秒エッチングした後、第２エッチング条件として、エッチングガスとしてトリフルオロメタンとヘリウムの混合ガスを用い（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）、電源電力４７５Ｗ、バイアス電力１５０Ｗ、圧力５．５Ｐａで８４秒エッチングした。
【０２４０】
Ｏ２アッシング（２００Ｗ、０．５Ｔｏｒｒ、１２０秒）によってレジストマスクを除去した後、新たなレジストマスクを用いて、層間絶縁層及びゲート絶縁層に酸化物半導体層の低抵抗領域の他方に達する第２の開口を形成した。第２の開口を形成するためのエッチング条件は、第１の開口を形成するためのエッチング条件と同じ条件とした。
【０２４１】
Ｏ２アッシング（２００Ｗ、０．５Ｔｏｒｒ、１２０秒）によってレジストマスクを除去した後、第１の開口及び第２の開口を覆うように層間絶縁層上にタングステン膜を６００ｎｍの膜厚で成膜した。タングステン膜は、スパッタリング法により成膜し、成膜条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）、圧力０．８Ｐａ、電源電力１ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
【０２４２】
次いで、成膜したタングステン膜にＣＭＰ処理を施し、少なくともゲート電極層と重畳する領域のタングステン膜を除去してソース電極層及びドレイン電極層を形成した。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてはＳＳＷ２０００（Ｃａｂｏｔ社製）１０００ｍｌに過酸化水素水を１３５ｍｌ添加して用い、スラリー温度を室温とし、研磨圧０．０１ＭＰａ、研磨布が固定されているテーブル回転数は３５ｒｐｍ、基板を固定している側のスピンドル回転数は３９ｒｐｍとした。
【０２４３】
次いで、ソース電極層及びドレイン電極層上に、膜厚５０ｎｍのチタン膜、膜厚１００ｎｍのアルミニウム膜及び膜厚５０ｎｍのチタン膜をスパッタリング法により成膜した。チタン膜の成膜条件は、アルゴン雰囲気下（流量２０ｓｃｃｍ）、圧力０．１Ｐａ、電源電力１２ｋＷとして、室温で成膜した。また、アルミニウム膜の成膜条件は、アルゴン雰囲気下（流量５０ｓｃｃｍ）、圧力０．４Ｐａ、電源電力１ｋＷとして、室温で成膜した。
【０２４４】
積層させたチタン膜、アルミニウム膜及びチタン膜をエッチングして、ソース配線層及びドレイン配線層を形成した。エッチング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガスを用い（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。
【０２４５】
その後、ポリイミド膜を１．５μｍの膜厚で塗布法によって成膜し、大気雰囲気下、３００℃で１時間の熱処理を行った。
【０２４６】
以上によって、本実施例のトランジスタを作製した。
【０２４７】
また、比較例として、下地絶縁層への脱水化又は脱水素化処理及び酸素イオンの注入処理（酸素ドープ処理）を行わない比較例トランジスタ１と、下地絶縁層への脱水化又は脱水素化処理を行わず、酸素イオンの注入処理（酸素ドープ処理）を行った比較例トランジスタ２をそれぞれ作製した。比較例トランジスタ１は、下地絶縁層への脱水化又は脱水素化処理及び酸素イオンの注入処理を行わない以外は、実施例トランジスタと同様に作製した。また、比較例トランジスタ２は、下地絶縁層への脱水化又は脱水素化処理を行わない以外は、実施例トランジスタと同様に作製した。
【０２４８】
なお、本実施例において作製した、実施例トランジスタ、比較例トランジスタ１、及び比較例トランジスタ２は、チャネル長（Ｌ）を９．９μｍ、チャネル幅（Ｗ）を１０μｍ、酸化物半導体層とソース電極層（又はドレイン電極層）とのコンタクト領域と、ゲート電極層との距離を０．１μｍとした。
【０２４９】
作製したトランジスタの電気特性の評価結果を図１４に示す。
【０２５０】
なお、図１４に示す電気特性は、ドレイン電圧（Ｖｄ）を１Ｖまたは０．１Ｖとし、ゲート電圧（Ｖｇ）を−４Ｖから４Ｖまでとした際の、ドレイン電流（Ｉｄ：［Ａ］）及び電界効果移動度（μＦＥ：［ｃｍ２／Ｖｓ］の値を測定した結果である。なお、ドレイン電圧（Ｖｄ）とは、ソースを基準としたドレインとソースとの電位差である。
【０２５１】
また、図１４（Ａ）は、比較例トランジスタ１の電気特性の評価結果であり、図１４（Ｂ）は、比較例トランジスタ２の電気特性の評価結果であり、図１４（Ｃ）は、実施例トランジスタの電気特性の評価結果である。
【０２５２】
図１４（Ａ）に示すように、下地絶縁層に酸素ドープ処理を行っていない比較例トランジスタ１は、スイッチング素子としての電気特性が得られなかった。一方、図１４（Ｂ）及び図１４（Ｃ）に示すように、下地絶縁層に酸素ドープ処理を行った比較例トランジスタ２及び実施例トランジスタはそれぞれスイッチング素子としての電気特性を示した。したがって、下地絶縁層への酸素ドープ処理を行うことで、トランジスタに安定した電気的特性を付与できることが示された。
【０２５３】
また、下地絶縁層への脱水又は脱水素化処理を行っていない比較例トランジスタ２は、実施例トランジスタよりもオン電流値が低く、頭打ちがみられた。また、比較例トランジスタ２におけるドレイン電圧（Ｖｄ）が０．１Ｖの場合の電界効果移動度が０．７ｃｍ２／Ｖｓであるのに対して、実施例トランジスタでは、ドレイン電圧（Ｖｄ）が０．１Ｖの場合の電界効果移動度が１６ｃｍ２／Ｖｓと高い数値が得られた。したがって、下地絶縁層への脱水化又は脱水素化処理を行うことで、トランジスタに高い電気的特性を付与できることが示された。
【符号の説明】
【０２５４】
１０６    素子分離絶縁層
１０８    ゲート絶縁膜
１１０    ゲート電極層
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属間化合物領域
１２８    絶縁層
１３０    絶縁層
１３５    絶縁層
１３８    絶縁層
１４２ａ    電極層
１４２ｂ    電極層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極層
１５０    絶縁層
１５２    絶縁層
１５３    導電層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１８５    基板
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁層
２５８    絶縁層
２６０    配線
２６２    導電層
４００    基板
４０２    下地絶縁層
４０３    酸化物半導体層
４０４    酸化物半導体層
４０４ａ    低抵抗領域
４０４ｂ    低抵抗領域
４０４ｃ    チャネル形成領域
４０５    導電膜
４０６    ゲート絶縁層
４０８    ゲート電極層
４１０    層間絶縁層
４１２    層間絶縁層
４１４    導電膜
４１４ａ    ソース電極層
４１４ｂ    ドレイン電極層
４１６ａ    配線層
４１６ｂ    配線層
４２０    トランジスタ
４２２    トランジスタ
４３１    酸素
４３１ａ    酸素
４３１ｂ    酸素
４３３    ドーパント
４４０    マスク
４４２    開口
４４４    マスク
４４６    開口
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
2013131741.tif 000003
【図２】
2013131741.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013131741.tif 000012
【図１１】
2013131741.tif 000013
【図１２】
2013131741.tif 000014
【図１３】
2013131741.tif 000015
【図１４】
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