(57)【要約】【課題】浮遊ゲート電極の先端部上の電極間絶縁膜の膜厚を厚くしてリーク電流を低減できるなどの効果を得る。【解決手段】本実施形態の半導体装置は、半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備えた。そして、前記電極間絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成した。【選択図】図２
2013131606.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記電荷蓄積層の側面上の部分の膜厚を薄く形成すると共に、前記シリコン窒化膜は、前記素子分離絶縁膜の上面付近上に形成されていないことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成したことを特徴とする半導体装置。
【請求項３】
前記シリコン窒化膜は、前記素子分離絶縁膜の上面付近上に形成されていないことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のシリコン酸化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第２のシリコン酸化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成したことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置においては、多数のメモリセルがワード線方向およびビット線方向に配列されており、各メモリセルは、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されている。フラッシュメモリ装置の高集積化に伴い、各メモリセルが微細化、即ち、浮遊ゲート電極幅および素子分離溝幅が縮小されている。
【０００３】
素子分離溝幅の縮小に伴い、電極間絶縁膜の物理膜厚を薄膜化できないと、制御ゲート電極膜の埋め込みが困難になるため、電極間絶縁膜の薄膜化が要求されている。一方、浮遊ゲート電極幅の縮小に伴い、浮遊ゲート電極の上面部、即ち、先端部が尖った形状となるため、この先端部に電界が集中し、リーク電流が増大し、書き込み特性が悪化する。このため、浮遊ゲート電極の先端部の電極間絶縁膜の膜厚を厚くしてリーク電流を低減することが要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７６９４号公報
【特許文献２】特開２０１０−２８３１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、浮遊ゲート電極の先端部上の電極間絶縁膜の膜厚を厚くしてリーク電流を低減できるなどの効果を奏する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備えた。そして、前記電極間絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成した。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のメモリセル領域の平面構造を模式的に示す図
【図２】（ａ）は図１中のＡ−Ａ線に沿う断面図、（ｂ）は図１中のＢ−Ｂ線に沿う断面図
【図３】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その１）
【図４】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その２）
【図５】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その３）
【図６】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その４）
【図７】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その５）
【図８】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その６）
【図９】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その７）
【図１０】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その８）
【図１１】一製造段階を示す図１中のＢ−Ｂ線に沿う断面図（その９）
【図１２】第２実施形態を示す図１０相当図（その１）
【図１３】図１０相当図（その２）
【図１４】図１０相当図（その３）
【図１５】第３実施形態を示す図１０相当図
【図１６】第４実施形態を示す図１０相当図
【図１７】第５実施形態を示す図１０相当図
【発明を実施するための形態】
【０００８】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
（第１実施形態）
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）のメモリセル領域の平面構造を模式的に示す平面図である。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択トランジスタ間に複数のメモリセルトランジスタＴｒｍを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１０】
図２（ａ）は、各メモリセルのワード線方向（ゲート幅方向）に沿う断面構造を模式的に示す図（図１中のＡ−Ａ線に沿う断面図）であり、図２（ｂ）は、各メモリセルのビット線方向（ゲート長方向）に沿う断面構造を模式的に示す図（図１中のＢ−Ｂ線に沿う断面図）である。この図２（ａ）、（ｂ）を参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。
【００１１】
図２（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図１中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ（shallow trench isolation））２を構成している。
【００１２】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧ（制御電極層）とを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１３】
ゲート絶縁膜（トンネル絶縁膜）７は、素子分離絶縁膜５により区画されたシリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。
【００１４】
電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えば、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３の積層構造の膜、即ち、いわゆるＯＮＯ積層構造の膜を用いている。
【００１５】
本実施形態の場合、電極間絶縁膜９のうちのシリコン窒化膜１２の膜厚は、浮遊ゲート電極膜ＦＧの上面（先端部）上の部分の膜厚が厚く形成され、浮遊ゲート電極膜ＦＧの側面上の部分の膜厚および素子分離絶縁膜５の上面上の部分の膜厚が薄く形成されている。更に、浮遊ゲート電極膜ＦＧの側面上のシリコン窒化膜１２の膜厚は、上部から下部へ向けて少しずつ薄くなるように形成されている。この構成の場合、シリコン窒化膜１２のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚が厚く、素子分離絶縁膜５の上面付近上の部分の膜厚が薄い構成となっている。そして、第１のシリコン酸化膜１１および第２のシリコン酸化膜１３の膜厚は、ほぼ均一に形成されている。これにより、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚が厚く形成され、浮遊ゲート電極膜ＦＧの側面上の部分の膜厚および素子分離絶縁膜５の上面上の部分の膜厚が薄く形成される。
【００１６】
また、制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。この導電層（ワード線ＷＬ）１０は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結する。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００１７】
また、図２（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１５によって互いに電気的に分離されている。この溝１５内にはメモリセル間絶縁膜１６が形成されている。このメモリセル間絶縁膜１６としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００１８】
メモリセル間絶縁膜１６の上面、制御ゲート電極膜ＣＧの上部側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１７が形成されている。このライナー絶縁膜１７上には、例えばシリコン酸化膜からなる層間絶縁膜１８が形成されている。ライナー絶縁膜１７は、シリコン酸化膜からなる層間絶縁膜１８の形成時に酸化剤が制御ゲート電極膜ＣＧへ到達することを防ぎ、特に導電層１０のシリサイド層の酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜ＣＧ間はライナー絶縁膜１７を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００１９】
上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線ＷＬ及びシリコン基板１のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線ＷＬ（制御ゲート電極膜ＣＧ）に高電圧を印加すると共に、シリコン基板１のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬ（制御ゲート電極膜ＣＧ）に低電圧を印加すると共に、シリコン基板１のＰウェルに高電圧を印加する。
【００２０】
次に、上記構成の不揮発性半導体記憶装置の製造方法について、図３ないし図１１を参照して説明する。尚、図３ないし図１１は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図３ないし図１０は図１中のＡ−Ａ線に沿う断面図であり、図１１は図１中のＢ−Ｂ線に沿う断面図である。
【００２１】
まず、図３に示すように、不純物がドーピングされたシリコン基板１の上面にトンネル絶縁膜としてのゲート絶縁膜７を熱酸化法により例えば６ｎｍ程度の厚さ形成する。続いて、ゲート絶縁膜７の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となるリンドープ多結晶シリコン層８を例えば１００ｎｍ程度の厚さ形成する。
【００２２】
次いで、ＣＶＤ法によってマスク膜としてのシリコン窒化膜１９を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜２０を形成する。この後、シリコン酸化膜２０上に、フォトレジスト（図示しない）を塗布し、露光現像することにより上記フォトレジストをパターニングする。
【００２３】
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜２０をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜２０をマスクにしてＲＩＥ法によりシリコン窒化膜１９をエッチングし、次いで、ＲＩＥ法により多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７及びシリコン基板１をエッチングすることにより素子分離のための溝（素子分離溝）４を形成する（図４参照）。この場合、活性領域３の幅寸法及び素子分離溝４の幅寸法は、いずれも例えば５０ｎｍ程度である。
【００２４】
続いて、シリコン酸化膜２０上および素子分離溝４内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜５としてシリコン酸化膜を形成することによって素子分離溝４を埋め込む。この後、図５に示すように、ＣＭＰ(chemical mechanical polish)法によってシリコン窒化膜１９をストッパーにして平坦化を行うことにより、シリコン窒化膜１９上のシリコン酸化膜２０を除去し、素子分離溝４内にシリコン酸化膜（素子分離絶縁膜）５を残す。
【００２５】
次いで、マスク材であるシリコン窒化膜１９を化学薬液等でエッチングして除去（剥離）し、多結晶シリコン層８の上面を露出させる。続いて、シリコン酸化膜（素子分離絶縁膜）５の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層８の側面の上側部分が露出するまで素子分離絶縁膜５をエッチングし、露出させる側面の高さは、例えば５０ｎｍ程度とする。多結晶シリコン層８の露出した部分は、細く尖った形状となる。これによって、図６に示すような構造を得る。
【００２６】
次に、図７ないし図９に示すように、電極間絶縁膜９を全面（即ち、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上部側面、並びに、浮遊ゲート電極膜ＦＧの上面）に形成する。
【００２７】
具体的には、まず、図７に示すように、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて、第１のシリコン酸化膜１１をその膜厚がほぼ均一になるように形成する。この場合、ＬＰ−ＣＶＤ法を実行するに際しては、例えばＤＣＳ（Dichlorosilane、ＳｉＨ2Ｃｌ2）＋Ｎ2Ｏ、または、Ｓｉ2Ｈ6＋Ｎ2Ｏを原料ガスとして用いることが好ましい。また、ＬＰ−ＣＶＤ法に代えて、ＡＬＤ（Atomic Layer Deposition）法で第１のシリコン酸化膜１１を形成しても良い。尚、ＡＬＤ法を実行するに際しては、例えば３ＤＭＡＳ（トリスジメチルアミノシラン、ＨＳｉ［Ｎ（ＣＨ3）2］3）＋Ｏ3、または、ＨＣＤ（Hexachloro Disilane、Ｓｉ2Ｃｌ6）＋Ｈ2Ｏを原料ガスとして用いることが好ましい。
【００２８】
次いで、図８に示すように、第１のシリコン酸化膜１１上に例えばプラズマＣＶＤ法やプラズマＡＬＤ法などのステップカバレッジの悪い成膜方法でシリコン窒化膜１２を形成する。この成膜により、シリコン窒化膜１２の膜厚は、浮遊ゲート電極膜ＦＧの先端部（上面）上の部分の膜厚が厚く形成され、浮遊ゲート電極膜ＦＧの側面上の部分の膜厚が薄く形成される。更に、浮遊ゲート電極膜ＦＧの側面上のシリコン窒化膜１２の膜厚は、上部から下部へ向けて少しずつ薄くなるように形成されている。尚、シリコン窒化膜１２の膜厚としては、最厚部分で３〜１０ｎｍ程度となるように設定する。このため、膜厚の制御性から、プラズマＡＬＤ法を用いることが好ましい。この場合、原料ガスとしては、例えばジシランを使用し、温度を例えば３００〜５００℃程度に設定することが好ましい。この温度範囲に設定すると、シリコン窒化膜１２の膜質を良好に保つことが可能である。
【００２９】
この後、図９に示すように、シリコン窒化膜１２上に例えばＬＰ−ＣＶＤ法を用いて第２のシリコン酸化膜１３を、その膜厚がほぼ均一になるように形成する。この場合、ＬＰ−ＣＶＤ法を実行するに際しては、例えばＤＣＳ＋Ｎ2Ｏ、または、Ｓｉ2Ｈ6＋Ｎ2Ｏを原料ガスとして用いることが好ましい。また、ＬＰ−ＣＶＤ法に代えて、ＡＬＤ法で第２のシリコン酸化膜１３を形成しても良い。尚、ＡＬＤ法を実行するに際しては、例えば３ＤＭＡＳ＋Ｏ3、または、ＨＣＤ＋Ｈ2Ｏを原料ガスとして用いることが好ましい。
【００３０】
さて、上記したようにして電極間絶縁膜９を形成した後は、図１０に示すように、電極間絶縁膜９の上に、例えばＬＰ-ＣＶＤ法を用いて制御ゲート電極膜ＣＧとなるリンドープ多結晶シリコン層１０を例えば１００ｎｍ程度の厚さ形成する。
【００３１】
次に、多結晶シリコン層１０上に例えばＣＶＤ法によりＲＩＥのマスク膜としてのシリコン窒化膜２１（図１１参照）を形成する。続いて、シリコン窒化膜２１上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。この後、第２のレジストマスクをマスクにしてＲＩＥ法によりマスク膜（シリコン窒化膜２１）、多結晶シリコン層１０、電極間絶縁膜９、多結晶シリコン層８及びゲート絶縁膜７を順次エッチングし、電極分離用の溝１５を形成する（図１１参照）。これにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）、電極間絶縁膜９および制御ゲート電極膜ＣＧ（多結晶シリコン層１０）の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも例えば５０ｎｍ程度である。
【００３２】
次いで、膜厚が例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法およびＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層６（図２（ｂ）参照）を形成する。次に、溝１５内にメモリセル間絶縁膜１６（図２（ｂ）参照）を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層１０の上部にニッケルシリサイド層（図示しない）を形成した後、図２（ｂ）に示すように、ライナー絶縁膜１７と層間絶縁膜１８を形成する。この後、公知の技術を用いて配線等（図示しない）を形成する。
【００３３】
以上のようにして、シリコン基板（半導体基板上）１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層６とを備えた不揮発性半導体記憶装置が得られる。
【００３４】
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは，シリコン基板１と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜７に印加され、ゲート絶縁膜７にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型フラッシュメモリ装置がある。
【００３５】
ここで、上記した構造の電極間絶縁膜９の作用効果について説明する。電極間絶縁膜９のうちのシリコン窒化膜１２の膜厚を、浮遊ゲート電極膜ＦＧの先端部上の部分の膜厚を厚く、浮遊ゲート電極膜ＦＧの側面付近上の部分の膜厚を薄く構成した。これにより、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの先端部（電界集中が発生する部分）上の部分の物理膜厚が厚くなるから、書き込み時のリーク電流を低減することができ、従って書き込み特性を向上させることができる。また、第１のシリコン酸化膜１１と第２のシリコン酸化膜１３で挟まれたシリコン窒化膜１２の膜厚を厚くしているので、書き込み動作時にシリコン窒化膜１２に電子をトラップさせチャージアップさせることが可能となる。このため、膜厚を厚くしたことと共に、チャージアップによる電界緩和を図ることもでき、電極間絶縁膜９のリーク電流を低減して書き込み側のメモリウインドウ（書き込みセルのしきい値と消去セルのしきい値との電圧差）やリードディスターブ耐性が改善する。そして、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの側面上の部分の物理膜厚が薄くなるから、導電層（制御ゲート電極膜ＣＧ）１０の埋め込み性が向上し、歩留まりを改善することができる。この場合、浮遊ゲート電極膜ＦＧの側面に印加される電界は比較的弱いため、この浮遊ゲート電極膜ＦＧの側面上の電極間絶縁膜９の物理膜厚を薄く形成しても、書き込み特性に悪影響を与えることはない。
【００３６】
更に、素子分離絶縁膜５の上面付近上のシリコン窒化膜１２の膜厚を薄く、即ち、浮遊ゲート電極膜ＦＧの側面上のシリコン窒化膜１２の膜厚、および、素子分離絶縁膜５の上面上のシリコン窒化膜１２の膜厚を薄く構成したので、ゲート絶縁膜７の近傍のシリコン窒化膜１２の膜厚が薄くなることから、この部分のシリコン窒化膜１２にトラップされる電子（電荷）量を少なくすることができる。これにより、書き込み時のターゲットとするしきい値レベルと、実際に書き込むときのしきい値レベルとの差を小さくすることができるから、即ち、ワイドニング（しきい値分布）を小さくすることができるから、誤書き込みが減少し、メモリセルの信頼性を向上させることができる。
【００３７】
（第２実施形態）
図１２、図１３、図１４は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、図１２、図１３、図１４に示すように、電極間絶縁膜９のシリコン窒化膜１２を、浮遊ゲート電極膜ＦＧの先端部および先端部近傍の側面上に設け、素子分離絶縁膜５の上面および浮遊ゲート電極膜ＦＧの側面のうちの先端部から離れた部分上には設けないように構成した。
【００３８】
まず、図１２に示す構成では、シリコン窒化膜１２を、浮遊ゲート電極膜ＦＧの先端部および先端部近傍の側面上に設ける際に、下方へ延ばす長さを長くした構成である。図１３に示す構成は、シリコン窒化膜１２の下方へ延ばす長さを図１２に示す構成よりも短くした構成である。図１４に示す構成は、シリコン窒化膜１２の下方へ延ばす長さを図１３に示す構成よりも更に短くした構成である。
【００３９】
ここで、第２実施形態の製造方法について説明する。電極間絶縁膜９の第１のシリコン酸化膜１１上にシリコン窒化膜１２を成膜する工程（図８参照）までは、第１実施形態の製造方法と同じである。この後、酸化力があるラジカルやＯ3の雰囲気に暴露すると、浮遊ゲート電極膜ＦＧの側面上に形成された薄い膜厚のシリコン窒化膜１２が、酸化力があるラジカル（やＯ3）によって酸化されてシリコン酸化膜に変化して、消失する。次いで、シリコン窒化膜１２および第１のシリコン酸化膜１１上に、第２のシリコン酸化膜１３を第１実施形態と同様にして形成する。これ以降の製造工程は、第１実施形態と同様にして実行すれば良い。
【００４０】
尚、上記した製造方法では、シリコン窒化膜１２を成膜した後、酸化力があるラジカルやＯ3の雰囲気に暴露したが、これに代えて、シリコン窒化膜１２上に第２のシリコン酸化膜１３をＬＰ−ＣＶＤ法で形成するときに、通常より温度を高めて、もしくは、酸化剤（酸化力があるラジカルやＯ3）の供給量を増やして第２のシリコン酸化膜１３を形成しても良い。このように構成しても、浮遊ゲート電極膜ＦＧの側面上に形成された薄い膜厚のシリコン窒化膜１２を酸化して消失させることができる。
【００４１】
そして、上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、素子分離絶縁膜５の上面および浮遊ゲート電極膜ＦＧの側面のうちの先端部から離れた部分上に、シリコン窒化膜１２を設けないように構成したので、書き込み時に浮遊ゲート電極膜ＦＧの先端部付近のシリコン窒化膜１２にトラップされた電荷が、その後の電荷保持時、読み出し時、または、隣接セルへの書き込み時に、移動しなくなる。このため、メモリセルのしきい値電圧Ｖｔｈの変動を小さくすることができ、特に、隣接メモリセルとの間に電界差がある場合でも、隣接メモリセルとの間の電荷移動を抑制できるので、メモリセル間干渉耐性が強い構成のメモリセルを実現することができる。
【００４２】
（第３実施形態）
図１５は、第３実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第３実施形態では、図１５に示すように、電極間絶縁膜９において、シリコン窒化膜１２だけでなく、第１のシリコン酸化膜１１および第２のシリコン酸化膜１３の各膜厚についても、浮遊ゲート電極膜ＦＧの先端部（上面）上の部分の膜厚を厚く形成するように構成した。
【００４３】
ここで、第３実施形態の製造方法について説明する。電極間絶縁膜９の第１のシリコン酸化膜１１を形成する際に、例えばプラズマＣＶＤ法やプラズマＡＬＤ法を用いてステップカバレッジの悪い成膜方法で第１のシリコン酸化膜１１を形成する。この後、第１のシリコン酸化膜１１上に、第１実施形態と同様にしてステップカバレッジの悪い成膜方法でシリコン窒化膜１２を形成する。次いで、シリコン窒化膜１２上に、例えばプラズマＣＶＤ法やプラズマＡＬＤ法等のステップカバレッジの悪い成膜方法で第２のシリコン酸化膜１３を形成する。これにより、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３の各膜厚について、浮遊ゲート電極膜ＦＧの先端部（上面）上の部分の膜厚を厚く形成し、浮遊ゲート電極膜ＦＧの側面上の部分の膜厚および素子分離絶縁膜５の上面上の部分の膜厚を薄く形成することができる。
【００４４】
尚、上述した以外の第３実施形態の構成は、第１実施形態と同じ構成となっている。従って、第３実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態によれば、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３のすべての膜厚が、浮遊ゲート電極膜ＦＧの先端部上の部分で厚くなるので、浮遊ゲート電極膜ＦＧの先端部での電界緩和効果がより一層大きくなるから、リーク電流をより一層低減することができ、書き込み特性をより一層改善することができる。
【００４５】
また、第３実施形態では、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３のすべての膜厚が、浮遊ゲート電極膜ＦＧの側面上の部分で薄くなるので、導電層（制御ゲート電極膜ＣＧ）１０の埋め込み性を良好に確保することができる。更に、第３実施形態では、浮遊ゲート電極膜ＦＧの先端部付近で、シリコン窒化膜１２の上下のシリコン酸化膜１１、１３の膜厚が厚くなるため、書き込み動作時に、シリコン窒化膜１２にトラップした電荷が、浮遊ゲート電極膜ＦＧまたは制御ゲート電極膜ＣＧへデトラップすることを防止できる。このため、電荷保持特性に優れたメモリセルを実現することができる。
【００４６】
（第４実施形態）
図１６は、第４実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。上記した第３実施形態では、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３のすべての膜厚を、浮遊ゲート電極膜ＦＧの先端部上の部分で厚くしたが、これに代えて、図１６に示すように、第１のシリコン酸化膜１１およびシリコン窒化膜１２の各膜厚を、浮遊ゲート電極膜ＦＧの先端部上の部分で厚くするように構成しても良い。このように構成しても、第１実施形態とほぼ同じ作用効果を得ることができる。
【００４７】
（第５実施形態）
図１７は、第５実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。上記した第３実施形態では、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３のすべての膜厚を、浮遊ゲート電極膜ＦＧの先端部上の部分で厚くしたが、これに代えて、図１７に示すように、シリコン窒化膜１２および第２のシリコン酸化膜１３の各膜厚を、浮遊ゲート電極膜ＦＧの先端部上の部分で厚くするように構成しても良い。このように構成しても、第１実施形態とほぼ同じ作用効果を得ることができる。
【００４８】
特に、第５実施形態によれば、浮遊ゲート電極膜ＦＧ側の第１のシリコン酸化膜１１の膜厚が、浮遊ゲート電極膜ＦＧの先端部上でも厚くならないので、シリコン窒化膜１２に電荷がトラップし易くなる。そして、第５実施形態では、制御ゲート電極膜ＣＧ側の第２のシリコン酸化膜１３の膜厚が、浮遊ゲート電極膜ＦＧの先端部上で厚いので、上記シリコン窒化膜１２にトラップされた電荷が、制御ゲート電極膜ＣＧ側に抜ける（デトラップする）ことを防止できる。このため、書き込み飽和特性を改善することができ、メモリウインドウを広く取れると共に、電荷保持特性にも優れたメモリセルを実現することができる。
【００４９】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、電極間絶縁膜９を、シリコン酸化膜１１、シリコン窒化膜１２及びシリコン酸化膜１３のＯＮＯ積層構造の膜で構成したが、これに限られるものではなく、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜のＮＯＮＯ積層構造の膜で構成しても良い。この構成の場合、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）上にシリコン窒化膜を形成するに際しては、多結晶シリコン層８の表面を例えばラジカル窒化してシリコン窒化膜を形成しても良いし、多結晶シリコン層８上にＡＬＤ法もしくはＬＰ−ＣＶＤ法にてシリコン窒化膜を形成しても良い。
【００５０】
また、電極間絶縁膜９を、ＮＯＮＯ積層構造の膜で構成する代わりに、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜のＮＯＮＯＮ積層構造の膜で構成しても良い。この構成の場合、最上層（５層目）のシリコン窒化膜を形成するに際しては、４層目のシリコン酸化膜の表面を例えばラジカル窒化してシリコン窒化膜を形成しても良いし、４層目のシリコン酸化膜上にＡＬＤ法もしくはＬＰ−ＣＶＤ法にてシリコン窒化膜を形成しても良い。
【００５１】
尚、メモリセルの信頼性を上げるために、後から酸化雰囲気のアニールを多用したい場合には、メモリセル間絶縁膜１６側の側面からの浮遊ゲート電極膜ＦＧや制御ゲート電極膜ＣＧの酸化防止のため、電極間絶縁膜９をシリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜のＮＯＮＯＮ積層構造の膜で構成することが好ましい。また、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＮＯＮＯ積層構造の膜で構成した場合は、リーク電流の抑制効果があり、メモリウインドウが広いメモリセルを実現することが可能となる。また、浮遊ゲート電極膜ＦＧおよび制御ゲート電極膜ＣＧの導電層（多結晶シリコン層）をＰ型にする場合には、電極との界面での固定電荷の発生を抑制するために、電極間絶縁膜９をシリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ積層構造の膜で構成した方が好ましい。
【００５２】
以上のように、本実施形態の半導体装置によると、電極間絶縁膜９は、第１のシリコン酸化膜１１、シリコン窒化膜１２および第２のシリコン酸化膜１３を積層形成した積層構造を有し、且つ、シリコン窒化膜１２の膜厚について、浮遊ゲート電極膜ＦＧの上面上の部分の膜厚を厚く、素子分離絶縁膜５の上面付近上の部分の膜厚を薄く形成したので、リーク電流を低減することができると共に、ワイドニング（しきい値分布）を小さくすることができる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１１は第１のシリコン酸化膜、１２はシリコン窒化膜、１３は第２のシリコン酸化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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