(57)【要約】【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。【選択図】図１
2013016995.tif 000002
【特許請求の範囲】
【請求項１】
基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、
第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、
前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、
前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、
前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、
前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有する
ＰＬＬ回路。
【請求項２】
前記制御回路は、前記第１、第２のパルス信号が同位相で前記位相比較器から出力される場合に、前記チャージポンプからの吐き出し電流と引き込み電流のタイミングが一致する前記第３、第４のパルス信号をパルス幅調整回路が生成するよう前記第１の制御信号を出力する
請求項１に記載のＰＬＬ回路。
【請求項３】
前記検出回路は、
前記ループフィルタの出力電圧を積分する積分回路と、
前記積分回路の積分した電圧値をデジタルコードに変換し、前記検出結果として出力するアナログデジタルコンバータと、を有し、
前記アナログデジタルコンバータは、前記チャージポンプの出力初期値のコモンモードから所定の期間経過後の前記積分回路の積分した電圧値をデジタルコードに変換する
請求項１に記載のＰＬＬ回路。
【請求項４】
前記チャージポンプの出力に接続されるバイアス回路を更に有し、
前記バイアス回路は、前記チャージポンプの出力初期値のコモンモードのとき、所定の電圧を供給する
請求項３に記載のＰＬＬ回路。
【請求項５】
前記所定の電圧は、実質的に電源電圧の１／２である
請求項４に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）は無線通信の分野においても必要とされる技術であり、所望周波数以外の不要周波数を抑圧することが求められる。リファレンススプリアスは無線の送受信において影響を与え、受信系ではリファレンススプリアスは妨害波として見えるため、最低入力受信感度の劣化を起こし、送信系ではリファレンススプリアスが不要輻射となり、無線通信の規格を満たせなくなる場合がある。
【０００３】
図１９に、ＰＬＬシステムの一例としてＰＬＬ回路５０１を示す。ＰＬＬで構成されるループは、ＰＬＬ回路５０１内の電圧制御発振器（ＶＣＯ）５０５の発振周波数Ｆｖｃｏを所望周波数に合わせるための帰還回路となっている。位相周波数比較器（ＰＦＤ）５０２は基準周波数Ｆｒｅｆと比較周波数Ｆｓｉｇの位相差を検出してＵＰまたはＤＮ信号としてチャージポンプ（ＣＰ）５０３に出力する。チャージポンプ（ＣＰ）５０３はＵＰまたはＤＮ信号に応じて電流の吐き出しまたは引き込みを行い、電流をループフィルタ（ＬＰＦ）５０４で電圧に変換してＶＣＯ５０５に電圧を与え、Ｆｖｃｏを所望周波数に収束する。ここで言う、吐き出し電流とはＣＰ５０３からＬＰＦ５０４に流れる電流、引き込み電流とはＬＰＦ５０４からＣＰ５０３に流れる電流を示す。
【０００４】
Ｆｖｃｏ収束後はＰＦＤ５０２からＵＰとＤＮ信号がＦｒｅｆとＦｓｉｇの位相差の無い状態で同じタイミングで出力（リセットパルス出力）される。その時、ＣＰ５０３の理想的な動作としては、ＵＰまたはＤＮ信号に応じて電流がそれぞれ吐き出しまたは引き込まれ、その電流和が０になる。しかし、実際には回路の寄生容量や吐き出しと引き込みに使用するＰＭＯＳ、ＮＭＯＳトランジスタの駆動能力の差異、トランジスタのプロセスばらつきなどにより吐き出し電流と引き込み電流にタイミング差が生じ、ＣＰ５０３の入出力電流のミスマッチが発生する。ここで、電流ミスマッチとは１周期の電流和が０にならない状態とする。その結果、ＶＣＯ５０５の周波数に依存する入力電圧（Ｖｔｕｎｅ）が変動する。その影響によってＶＣＯ５０５の周波数に依存する電圧が変動することにより、ＶＣＯ５０５にＦＭ変調が掛かることで、リファレンススプリアスの発生原因となり、ＰＬＬの特性劣化が生じる。
【０００５】
従来技術は、出力波形に生じるオーバーシュートを抑えて安定に動作させることを目的とした技術であり、従来技術とした。
【０００６】
図２０に、従来のＰＬＬの基本構成を示すブロック図を示す。図２０に示すように、ＰＬＬ１は、位相周波数比較器（以下、ＰＦＤという）２、インバータ３、チャージポンプ回路４、ローパスフィルタ（以下、ＬＰＦという）５、電圧制御発振器（以下、ＶＣＯという）６および分周器６ａを有する。
【０００７】
ＰＦＤ２は、基準クロックの位相と分周器６ａの出力の位相を比較し、基準クロックに比べて分周器出力の位相が遅れていると、周波数を上げるパルス（以下、ＵＰ信号という）を出力し、逆に基準クロックに比べて分周器出力の位相が進んでいると周波数を下げるパルス（以下、ＤＮ信号という）を出力する。なお、ＵＰ信号については、インバータ３によって反転されたものが使用される。
【０００８】
チャージポンプ回路４は、その後段に抵抗５ａおよびコンデンサ５ｂからなるＬＰＦ５が接続されており、ＤＮ信号が供給されたときはＬＰＦ５から電荷を抜き取り、逆に、反転されたＵＰ信号が供給されたときはＬＰＦ５に電荷を供給する装置である。チャージポンプ回路４から出力されたパルスは、ＬＰＦ５によって直流のアナログ信号に変換されることになる。
【０００９】
ＶＣＯ６は、ＬＰＦ５から出力されたアナログ信号が供給され、一定周波数の信号を出力する。分周器６ａは、カウンタで構成されており、ＶＣＯ６の出力を１／Ｎ（Ｎ：任意の自然数）に分周してから分周器出力としてＰＦＤ２に供給する。
【００１０】
このように、ＰＬＬ１では、ＰＦＤ２、チャージポンプ回路４、ＶＣＯ６および分周器６ａによって１個のループが形成され、このループによってＰＦＤ２の２つの入力信号の位相が同じになるように、すなわち２つの入力信号の周波数が同じになるように制御される。したがって、ＶＣＯ６の出力は入力周波数のＮ倍となり、このＮの値を任意に設定することによって入力周波数の任意の自然数倍の周波数を得ることができる。
【００１１】
図２１に、従来技術のチャージポンプ回路４の構成を示す。同図において、従来技術のチャージポンプ回路は、大きく分けると以下のような部品から構成されている。すなわち、ＰＭＯＳトランジスタ７、９とで構成された第１のカレントミラー回路と、ＮＭＯＳトランジスタ１２、１３とで構成された第２のカレントミラー回路と、定電流源１０、１１と、アナログスイッチ回路部８とから構成されている。
【００１２】
アナログスイッチ回路部８は、ＣＭＯＳトランジスタからなるトランスファーゲート８ａ、８ｃと、ＰＭＯＳトランジスタ８ｂと、ＮＭＯＳトランジスタ８ｄとを有する。
【００１３】
ＰＭＯＳトランジスタ７は、ソースが電源ＶＤＤ、ドレインとゲートが定電流源１０に接続される。ＰＭＯＳトランジスタ９は、ソースが電源ＶＤＤ、ドレインがチャージポンプ回路の出力に接続される。ＰＭＯＳトランジスタ７と９は、第１のカレントミラー回路を構成し、ＰＭＯＳトランジスタ７、９のゲート間には、トランスファーゲート８ａとＰＭＯＳトランジスタ８ｂのドレインとが直列に接続される。
【００１４】
ＰＭＯＳトランジスタ８ｂのソースには電源ＶＤＤに接続され、ゲートにはＵＰ信号が入力される。トランスファーゲート８ａのＰＭＯＳトランジスタのゲートにはＵＰＢ信号（反転ＵＰ信号）、トランスファーゲート８ａのＮＭＯＳトランジスタのゲートにはＵＰ信号が入力される。
【００１５】
ＮＭＯＳトランジスタ１２は、ソースが接地ＧＮＤ、ドレインとゲートが定電流源１１に接続される。ＮＭＯＳトランジスタ１３は、ソースが接地ＧＮＤ、ドレインがチャージポンプ回路の出力に接続される。ＮＭＯＳトランジスタ１２と１３は、第２のカレントミラー回路を構成し、ＮＭＯＳトランジスタ１２、１３のゲート間には、トランスファーゲート８ｃとＮＭＯＳトランジスタ８ｄのドレインとが直列に接続される。
【００１６】
ＮＭＯＳトランジスタ８ｄのソースには接地ＧＮＤに接続され、ゲートにはＤＮＢ信号（反転ＤＮ信号）が入力される。トランスファーゲート８ｃのＰＭＯＳトランジスタのゲートにはＤＮＢ信号（反転ＤＮ信号）、トランスファーゲート８ｃのＮＭＯＳトランジスタのゲートにはＤＮ信号が入力される。
【００１７】
ここで、チャージポンプ回路４の動作について説明する。ＵＰ、ＤＮ信号が何れもロウレベル（Ｌ）のときは、トランスファーゲート８ａ、８ｃは共にオフ状態、ＰＭＯＳトランジスタ８ｂおよびＮＭＯＳトランジスタ８ｄは共にオン状態となり、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１３の何れともオフ状態となる。そのため、ＬＰＦ５へは何も出力されることはない。
【００１８】
次に、ＵＰ信号がハイレベル（Ｈ）のときは、トランスファーゲート８ａがオン状態となるとともに、ＰＭＯＳトランジスタ８ｂはオフ状態となる。すると、第１のカレントミラー回路を構成するＰＭＯＳトランジスタ７、９のゲート間が電気的に接続されるため、ＰＭＯＳトランジスタ７とＰＭＯＳトランジスタ９のミラー比に応じた電流がＰＭＯＳトランジスタ９に流れるようになり、その電流はＬＰＦ５に供給される。
【００１９】
次に、ＤＮ信号がハイレベル（Ｈ）のときは、トランスファーゲート８ｃがオン状態となるとともに、ＮＭＯＳトランジスタ８ｄはオフ状態となる。すると、第２のカレントミラー回路を構成するＮＭＯＳトランジスタ１２、１３のゲート間が接続されるため、ＮＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３のミラー比に応じた電流がＮＭＯＳトランジスタ１３に流れるようになり、その電流はＬＰＦ５から吸い上げられる。
【００２０】
以上のように、この従来技術においては、ＰＭＯＳトランジスタ９、ＮＭＯＳトランジスタ１３がオン状態となってもＰＭＯＳトランジスタ９、ＮＭＯＳトランジスタ１３のソース側の電位が変化することがない。このため、図２２に示すように、図２１のチャージポンプ回路の出力電流のようにオーバーシュートが発生することはない。
【００２１】
なお、ＰＬＬに関連する従来技術として、特許文献２〜５のようなものもある。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平１１−２７４９２０号公報
【特許文献２】特開平１−２０２９１６号公報
【特許文献３】特開昭６１−１０７８１２号公報
【特許文献４】特開昭６２−２３４４１５号公報
【特許文献５】特開２０００−２２４０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
従来技術は、寄生素子のアンバランスや素子ばらつきによる駆動能力の差異による過渡的な電流ミスマッチが生じ、その電流ミスマッチが原因で発生するリファレンススプリアスがＰＬＬの特性劣化に繋がるという問題がある。以下に、その一例を説明する。例えば、図２６（ａ）に示すような、位相差のないＵＰ、ＤＮ信号がＰＦＤ２から出力されるとする。
【００２４】
ここで、アナログスイッチのみによるオーバーシュート電流の改善を行った場合、図２６（ｂ）に示すように、リセットパルス入力時にＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１３、ＰＭＯＳトランジスタ８ｂとＮＭＯＳトランジスタ８ｄの駆動能力の違いやトランスファーゲート８ａとＰＭＯＳトランジスタ９間の寄生容量とトランスファーゲート８ｃとＮＭＯＳトランジスタ１３間の寄生容量の差異、またＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１３のばらつきにより、ＵＰまたはＤＮ信号の切り替え時に過渡的な電流ミスマッチが生じる。
【００２５】
その結果、図２６（ｃ）に示すような吐き出し電流と引き込み電流の電流和が過渡的に０に収束していない状態が発生する。それがチャージポンプ回路４の電流ミスマッチとなり、ＰＬＬの特性劣化に繋がるリファレンススプリアスとなる。
【００２６】
このリファレンススプリアスは、具体的には、受信系において妨害波として見えるため、最低入力受信感度の劣化を起こし、送信系では、リファレンススプリアスが不要輻射となり、無線通信の規格を満たせなくなる場合がある。
【課題を解決するための手段】
【００２７】
本発明は、基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相周波数比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路である。
【００２８】
本発明は、チャージポンプの出力電流のミスマッチが発生した場合、検出回路がそれを検出し、その検出結果に応じて制御回路から第１の制御信号がパルス幅調整回路に出力される。この第１の制御信号に応じてパルス幅調整回路が、第１、第２のパルス信号のパルス幅を調整した第３、第４のパルス信号を生成し、チャージポンプがその第３、第４のパルス信号に応じた出力電流を出力する。この結果、チャージポンプの出力電流のミスマッチの発生を抑制することができる。
【発明の効果】
【００２９】
本発明は、ＰＬＬのチャージポンプの出力電流ミスマッチが抑制され、リファレンススプリアスの低減が可能となる。
【図面の簡単な説明】
【００３０】
【図１】実施の形態にかかるＰＬＬ回路の構成である。
【図２】実施の形態にかかる検出回路の構成である。
【図３】実施の形態にかかる検出回路の動作を説明するためのグラフである。
【図４】実施の形態にかかるパルス幅調整回路の構成である。
【図５】実施の形態にかかるパルス幅調整回路の動作を説明するためのタイミングチャートである。
【図６】実施の形態にかかるパルス幅調整回路の動作結果を示す表である。
【図７】実施の形態にかかるＰＬＬ回路の動作フローチャートである。
【図８】実施の形態にかかるＰＬＬ回路の動作フローチャートである。
【図９】実施の形態にかかるＰＬＬ回路の動作フローチャートである。
【図１０】実施の形態にかかるＣＰ出力電流スプリアスの概略図である。
【図１１】実施の形態にかかるパルス調整前の吐き出し電流及び引き込み電流の立ち上がりのタイミングを示すグラフである。
【図１２】実施の形態にかかるパルス調整前の吐き出し電流及び引き込み電流の立ち下がりのタイミングを示すグラフである。
【図１３】実施の形態にかかるパルス調整後の吐き出し電流及び引き込み電流の立ち上がりのタイミングを示すグラフである。
【図１４】実施の形態にかかるパルス調整後の吐き出し電流及び引き込み電流の立ち下がりのタイミングを示すグラフである。
【図１５】実施の形態にかかるパルス調整前の吐き出し電流及び引き込み電流の電流和（立ち上がり）を示すグラフである。
【図１６】実施の形態にかかるパルス調整後の吐き出し電流及び引き込み電流の電流和（立ち上がり）を示すグラフである。
【図１７】実施の形態にかかるパルス調整前の吐き出し電流と引き込み電流の電流和に対し、フーリエ解析を行った結果を示すグラフである。
【図１８】実施の形態にかかるパルス調整後の吐き出し電流と引き込み電流の電流和に対し、フーリエ解析を行った結果を示すグラフである。
【図１９】従来のＰＬＬ回路のブロック構成である。
【図２０】従来のＰＬＬ回路のブロック構成である。
【図２１】ＣＰの回路構成である。
【図２２】ＣＰの動作を説明するための模式図である。
【図２３】従来のＰＬＬ回路の問題点を説明するための模式図である。
【発明を実施するための形態】
【００３１】
発明の実施の形態
【００３２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかるＰＬＬ回路１００の構成を示す。但し、ＰＬＬ回路１００のＰＬＬシステムのうち一部のみを示す。
【００３３】
ＰＬＬ回路１００は、位相周波数比較器（以下、ＰＦＤという）１０２、パルス幅調整回路１０３と、チャージポンプ回路（以下、ＣＰという）１０１と、バイアス回路１０４と、ループフィルタ（以降、ＬＰＦと称す）１０５と、検出回路１０６と、制御回路１０７と、インバータＩＶ１０８、ＩＶ１０９とを有する。
【００３４】
なお、図１には図示していないが、ＬＰＦ１０５を経て出力されるチャージポンプ回路１０１の出力ＣＰｏｕｔは、図２０と同様、ＶＣＯに入力され、そのＶＣＯ出力が分周器に入力される。そして、分周器からの出力（周波数がＦｓｉｇとする）が、ＰＦＤ１０２に再び入力され、ＰＬＬシステムを構成するものとする。
【００３５】
ＰＦＤ１０２は、入力信号の基準周波数Ｆｒｅｆと、上述した分周器からの分周器出力の比較周波数Ｆｓｉｇとの位相差を検出し、その位相差に応じたＵＰ１またはＤＮ１信号を出力する。なお、この位相差が０となる場合、同位相のＵＰ１信号、ＤＮ１信号がＰＦＤ１０２から出力される。このときのパルスをリセットパルスと称す。
【００３６】
パルス幅調整回路１０３は、ＰＦＤ１０２からのＵＰ１信号及びＤＮ１信号を入力し、後述するパルス調整を行って、ＵＰ２信号及びＤＮ２信号として出力する。
【００３７】
インバータＩＶ１０８、ＩＶ１０９は、それぞれＵＰ２信号及びＤＮ２信号を入力し、反転したＵＰＢ２信号及びＤＮＢ２信号として出力する。
【００３８】
ＣＰ１０１は、ＵＰ２信号及びＤＮ２信号、及び、ＵＰＢ２信号及びＤＮＢ２信号を入力し、これらに応じて吐き出し電流と引き込み電流を制御し、ＣＰｏｕｔとして出力する。以後、便宜上、この出力端子もＣＰｏｕｔと称す。
【００３９】
ＣＰ１０１は、ＰＭＯＳトランジスタ７、９とで構成された第１のカレントミラー回路と、ＮＭＯＳトランジスタ１２、１３とで構成された第２のカレントミラー回路と、定電流源１０、１１と、アナログスイッチ回路部８とから構成されている。アナログスイッチ回路部８は、ＣＭＯＳトランジスタからなるトランスファーゲート８ａ、８ｃと、ＰＭＯＳトランジスタ８ｂと、ＮＭＯＳトランジスタ８ｄとを有する。
【００４０】
ＣＰ１０１は、図２１のＣＰ４と同様の構成、及び、同様の動作を行うためここでの説明は省略する。但し、ＣＰ４は、ＵＰ、ＤＮ、ＵＰＢ、ＤＮＢ信号を入力しているが、ＣＰ１０１は、ＵＰ、ＤＮ、ＵＰＢ、ＤＮＢ信号の替わりにＵＰ２、ＤＮ２、ＵＰＢ２、ＤＮＢ２信号を入力する。また、ＰＭＯＳトランジスタ９、ＮＭＯＳトランジスタ１３の共通ノードが上記ＣＰｏｕｔとなる。
【００４１】
バイアス回路１０４は、スイッチ１０４ａと、定電圧源１０４ｂとを有する。スイッチ１０４ａは、ＣＰｏｕｔと定電圧源１０４ｂとの間に接続される。定電圧源１０４ｂは、所定の電圧、例えば、電源電圧（以下、ＶＤＤという）の１／２を、スイッチ１０４ａがオン状態のときＣＰｏｕｔに供給する。スイッチ１０４ａのオン、オフは、制御回路１０７からの制御信号１７４に応じて制御される。
【００４２】
ＬＰＦ１０５は、ＣＰｏｕｔに接続される。ＬＰＦ１０５は、図２１のＬＰＦ５と同様の構成、及び、同様の動作を行うためここでの説明は省略する。
【００４３】
検出回路１０６は、入力したＣＰｏｕｔに応じて、検出出力信号１７１を出力する。図２に、検出回路１０６の構成を示す。図２に示すように、バッファ（以下、ＢＵＦという）２０１と、積分回路２０２と、アナログ−デジタルコンバータ（以下、ＡＤＣという）２０３、バイアス回路２０４と、リセット用スイッチ２０５とを有する。
【００４４】
ＢＵＦ２０１は、ＣＰ１０１の出力ＣＰｏｕｔを入力信号２１１として入力する。ＢＵＦ２０１は、入力信号２１１をバッファリングし、出力信号２１２を積分回路２０２に出力する。積分回路２０２は、ＢＵＦ２０１の出力信号２１２を積算し、その算出した結果を積分結果信号２１３としてＡＤＣ２０３に出力する。ＡＤＣ２０３は、積分結果信号２１３をデジタル信号（コード）に変換して、検出出力信号１７１として出力する。なお、ＡＤＣ２０３は、アナログ−デジタル変換動作のためにコモンコード（比較コード）を設定する必要があるため、コモンコード決定用にバイアス信号２１５をＡＤＣ２０３に入力する。また、制御回路１０７からリセット信号１７２が入力されると、リセット用スイッチ２０５をオン状態とし、積分回路２０２の入力信号（ＢＵＦ２０１出力信号２１２）をバイアス信号２１５と同電位にし、検出回路１０６のリセット動作を行う。
【００４５】
検出回路１０６の動作例を図３に示す。まず、検出回路１０６にＣＰｏｕｔが入力され、ＣＰ１０１の電流ミスマッチとＬＰＦ１０５の電流電圧変換により生じた電圧変動がＢＵＦ２０１を介して、積分回路２０２に入力される。積分回路２０２の出力はＣＰ１０１の電流ミスマッチに応じた値が出力されるため、ＣＰ１０１の電流ミスマッチが大きいほど、初期ノードのＣＰｏｕｔとの差異が大きくなる。なお、積分回路２０２の出力は時間の経過と共に増大されるため、ある検出時間、例えば図３の時刻ｔ１を設定し、その時点での積分回路２０２の出力をＡＤＣ２０３でデジタル信号（コード）に変換する。
【００４６】
制御回路１０７は、検出出力信号１７１に応じて、制御信号１７３をパルス幅調整回路１０３に出力する。この制御信号１７３により、パルス幅調整回路１０３は、ＵＰ２信号及びＤＮ２信号の遅延量の設定および立ち上がり、立ち下がりの調整の設定を行う。また、検出回路１０６のリセット動作を行う場合には、リセット信号１７２を検出回路１０６に出力する。更に、制御信号１７４をバイアス回路１０４のスイッチ１０４ａに出力し、スイッチ１０４ａのオン、オフを制御する。
【００４７】
図４に、パルス幅調整回路１０３の構成を示す。図４に示すように、パルス幅調整回路１０３は、遅延回路３０１、３０２と、ＡＮＤ回路３０３、３０４と、ＯＲ回路３０５、３０６と、セレクタ３０７、３０８とを有する。なお、パルス幅調整回路１０３は、ＵＰ１信号入力側１０３ａ、ＤＮ１信号入力側１０３ｂの２つを有するが、図４には、ＵＰ１信号入力側の回路を示す。ＤＮ１信号入力側１０３ｂの構成も、ＵＰ１信号入力側１０３ａと同様であるため、ここでは説明は省略する。なお、遅延回路３０１と、ＡＮＤ回路３０３と、ＯＲ回路３０５と、セレクタ３０７とを１段目を構成し、遅延回路３０２と、ＡＮＤ回路３０４と、ＯＲ回路３０６と、セレクタ３０８とを２段目を構成する。
【００４８】
遅延回路３０１は、１段目で入力したＵＰ１信号である信号３２１に遅延量Ｔｄ１を与え、信号３２２として出力する。そして、ＡＮＤ回路３０３は、遅延のない信号３２１を一方の端子に、上記遅延を有する信号３２２を他方の端子に入力する。ＯＲ回路３０５も、信号３２１を一方の端子に、信号３２２を他方の端子に入力する。セレクタ３０７は、選択制御信号３４１に応じて、ＡＮＤ回路３０３もしくはＯＲ回路３０５の出力を選択する。セレクタ３０７で選択された信号は、１段目の出力信号３２３としてセレクタ３０７から出力される。
【００４９】
遅延回路３０２は、セレクタ３０７から出力された信号３２３に遅延量Ｔｄ２を与え、信号３２４として出力する。そして、ＡＮＤ回路３０４は、遅延のない信号３２３を一方の端子に、上記遅延を有する信号３２４を他方の端子に入力する。ＯＲ回路３０５も、信号３２３を一方の端子に、信号３２４を他方の端子に入力する。セレクタ３０８は、選択制御信号３４２に応じて、ＡＮＤ回路３０４もしくはＯＲ回路３０６の出力を選択する。セレクタ３０８で選択された信号は、２段目からの出力信号（パルス幅調整回路１０３の出力信号ＵＰ２信号）としてセレクタ３０８から出力される。
【００５０】
遅延回路３０１、３０２は、それぞれ遅延調整信号３４３、３４４に応じて信号に付加する遅延量を調整することができる。例えば、ＣＰ１０１の吐き出し電流と引き込み電流のタイミングが一致している場合は、制御回路１０７から出力される制御信号１７３内の遅延調整信号３４３、３４４に応じて遅延回路３０１、３０２をスルーモード、つまり、遅延量Ｔｄ１、Ｔｄ２を０とする。
【００５１】
一方、ＣＰ１０１の吐き出し電流と引き込み電流のタイミングが一致しない場合は、遅延調整信号３４３、３４４に応じて遅延時間Ｔｄ１とＴｄ２を可変させて、各段のＡＮＤ回路またはＯＲ回路に入力する。その結果として、パルス幅調整回路１０３が出力するＵＰ２信号及びＤＮ２信号の立ち上がり、立ち下がりのタイミング及びパルス幅が調整される。
【００５２】
なお、パルス幅調整回路１０３は図４の回路構成に限定されるものではなく、パルスの立ち上がりと立ち下がりのタイミングを調整できれば他の回路構成を有していてもよい。
【００５３】
図５に、図４のパルス幅調整回路１０３の動作タイミングチャートの一例を示す。なお、遅延調整信号３４３により遅延回路３０１で設定する遅延時間をＴｄ１、遅延調整信号３４４により遅延回路３０２で設定する遅延時間をＴｄ２とする。また、以下の例では、ＵＰ１信号が入力される場合を想定しているが、ＤＮ１信号であっても同様の調整が可能である。
【００５４】
まず、１段目においてセレクタ３０７がＯＲ回路３０５の出力を選択した場合を考える。この場合、ＯＲ回路３０５には、ＵＰ１信号（信号３２１）と、ＵＰ１信号が期間Ｔｄ１だけ遅延した信号３２２とが入力される。ＯＲ回路３０５は、ＵＰ１信号もしくは信号３２２のどちらか一方がハイレベルであれば、ハイレベルを出力する。このため、ＯＲ回路３０５からは、ＵＰ１信号と比較して立ち下がりがＴｄ１遅延した信号が出力される。このＯＲ回路３０５の出力が信号３２３として２段目に入力される。
【００５５】
そして、２段目において、ＯＲ回路３０６には、信号３２３と、信号３２３が期間Ｔｄ２だけ遅延した信号３２４とが入力される。ＯＲ回路３０６は、信号３２３もしくは信号３２４のどちらか一方がハイレベルであれば、ハイレベルを出力する。このため、ＯＲ回路３０６からは、ＵＰ１信号と比較して立ち下がりがＴｄ１＋Ｔｄ２遅延した信号が出力される。そして、セレクタ３０８で、ＯＲ回路３０６の出力を選択した場合は、この信号がＵＰ２信号としてパルス幅調整回路１０３から出力される。
【００５６】
また、２段目において、ＡＮＤ回路３０４にも、信号３２３と、信号３２３が期間Ｔｄ２だけ遅延した信号３２４とが入力される。ＡＮＤ回路３０４は、信号３２３及び信号３２４の両方がハイレベルの場合、ハイレベルを出力する。このため、ＡＮＤ回路３０４からは、ＵＰ１信号と比較して立ち上がりがＴｄ２遅延し、立ち下がりがＴｄ１遅延した信号が出力される。そして、セレクタ３０８で、ＡＮＤ回路３０４の出力を選択した場合は、この信号がＵＰ２信号としてパルス幅調整回路１０３から出力される。
【００５７】
一方、１段目においてセレクタ３０７がＡＮＤ回路３０３の出力を選択した場合を考える。この場合、ＡＮＤ回路３０３には、ＵＰ１信号（信号３２１）と、ＵＰ１信号が期間Ｔｄ１だけ遅延した信号３２２とが入力される。ＡＮＤ回路３０３は、ＵＰ１信号及び信号３２２の両方がハイレベルの場合、ハイレベルを出力する。このため、ＡＮＤ回路３０３からは、ＵＰ１信号と比較して立ち上がりがＴｄ１遅延した信号が出力される。このＡＮＤ回路３０３の出力が信号３２３として２段目に入力される。
【００５８】
そして、２段目において、ＯＲ回路３０６には、信号３２３と、信号３２３が期間Ｔｄ２だけ遅延した信号３２４とが入力される。ＯＲ回路３０６は、信号３２３もしくは信号３２４のどちらか一方がハイレベルであれば、ハイレベルを出力する。このため、ＯＲ回路３０６からは、ＵＰ１信号と比較して立ち上がりがＴｄ１遅延し、立ち下がりがＴｄ２遅延した信号が出力される。そして、セレクタ３０８で、ＯＲ回路３０６の出力を選択した場合は、この信号がＵＰ２信号としてパルス幅調整回路１０３から出力される。
【００５９】
また、２段目において、ＡＮＤ回路３０４にも、信号３２３と、信号３２３が期間Ｔｄ２だけ遅延した信号３２４とが入力される。ＡＮＤ回路３０４は、信号３２３及び信号３２４の両方がハイレベルの場合、ハイレベルを出力する。このため、ＡＮＤ回路３０４からは、ＵＰ１信号と比較して立ち上がりがＴｄ１＋Ｔｄ２遅延した信号が出力される。セレクタ３０８で、ＡＮＤ回路３０４の出力を選択した場合は、この信号がＵＰ２信号としてパルス幅調整回路１０３から出力される。
【００６０】
図６に、以上のような１、２段目の論理回路（ＯＲ、ＡＮＤ）の組み合わせにより、Ｕｐ１に対するパルス幅調整回路１０３から出力されるＵＰ２信号の立ち上がり遅延、立ち下がり遅延の関係をまとめた表を示す。
【００６１】
図６に示すように、１段目にＯＲ回路３０５、２段目にＯＲ回路３０６を選択した場合、ＵＰ２信号はＵＰ１信号と比較して、立ち上がり遅延が０、立ち下がり遅延がＴｄ１＋Ｔｄ２となる。また、１段目にＯＲ回路３０５、２段目にＡＮＤ回路３０４を選択した場合、ＵＰ２信号はＵＰ１信号と比較して、立ち上がり遅延がＴｄ２、立ち下がり遅延がＴｄ１となる。また、１段目にＡＮＤ回路３０３、２段目にＯＲ回路３０６を選択した場合、ＵＰ２信号はＵＰ１信号と比較して、立ち上がり遅延がＴｄ１、立ち下がり遅延がＴｄ２となる。また、１段目にＡＮＤ回路３０３、２段目にＡＮＤ回路３０４を選択した場合、ＵＰ２信号はＵＰ１信号と比較して、立ち上がり遅延がＴｄ１＋Ｔｄ２、立ち下がり遅延が０となる。
【００６２】
パルス幅調整回路１０３から上述したように調整されたＵＰ２信号、ＤＮ２信号が出力され、ＣＰ１０１が、上記ＵＰ２信号、ＤＮ２信号及び反転信号であるＵＰＢ２信号、ＤＮＢ２信号を入力し、それらに応じて後段に接続されるＬＰＦ１０５から引き込み電流、もしくは、吐き出し電流を発生させる。
【００６３】
検出回路１０６は、これらの電流のミスマッチを検出し、その検出結果を制御回路１０７に検出出力信号１７１として出力し、制御回路１０７は、それに応じて制御信号１７３をパルス幅調整回路１０３に出力する。例えば、ＣＰ１０１の吐き出し電流と引き込み電流のタイミングが一致している場合（ミスマッチなし）では、遅延時間Ｔｄ１、Ｔｄ２が０となるため、ＵＰ２信号、ＤＮ２信号は、ＵＰ１信号、ＤＮ１信号と同じものとなる。
【００６４】
以下に、ＰＬＬ回路１００が行うパルス幅調整の動作の説明を行う。図７に、このパルス幅調整の動作フローチャートを示す。図７に示すように、パルス幅調整のキャリブレーションとして、パルス幅調整準備とパルス幅調整実行の２段階の動作を行う。パルス幅調整準備段階として、まず、ＣＰｏｕｔに接続されたバイアス回路１０４を、制御信号１７４によりオンさせ、ＣＰｏｕｔをＶＤＤ／２とする（ステップＳ１）。
【００６５】
次に、検出回路１０６のＡＤＣ２０３でコモンコードをＶＤＤ／２に相当するコードに設定し、基準コードとする（ステップＳ２）。更に、ＵＰ１、ＤＮ１信号が同位相で出力（リセットパルス出力）されるように、ＰＦＤ１０２にはＦｒｅｆとＦｓｉｇがほぼ一致するように信号を入力する（ステップＳ３）。具体的にはＰＬＬ回路１００の外部回路を構成し、ＦｒｅｆとＦｓｉｇに同一周波数、同位相の信号が入るようにしておくことが考えられる。
【００６６】
次に、パルス幅調整実行段階として、まず、制御回路１０７で、パルス幅調整回路１０３で設定される遅延時間を可変させる。パルス幅調整回路１０３の遅延回路３０１、３０２の遅延時間調整は各回路で遅延時間を可変させて調整を行う。この時、検出回路１０６は遅延時間を可変するたびに検出回路１０６をリセットするため、制御回路１０７からリセット信号１７２を取り込む（ステップＳ４）。
【００６７】
次に、ＣＰｏｕｔから出力された電流ミスマッチ量をＬＰＦ１０４で電圧に変換し、検出回路１０６のＡＤＣ２０３でコード変換を行う（ステップＳ５）。そして、検出されたコードとコモンコードを比較する（ステップＳ６）。ここで、ステップＳ４、Ｓ５の更に詳しいフローを図８に示す。
【００６８】
図８に示すように、ステップＳ４において、パルス調整を開始（ステップＳ４１）すると、まず、パルス幅調整回路１０３の１段目の論理をＡＮＤ回路３０３、ＯＲ回路３０５のどちらか一方、及び、２段目の論理をＡＮＤ回路３０４、ＯＲ回路３０６のどちらか一方に決定する（ステップＳ４２）。図４の回路構成例では、１、２段目の論理の組み合わせは４通りとなる。次に、パルス幅調整回路１０３の１段目の遅延回路３０１の遅延量（遅延時間）の設定、及び、２段目の遅延回路３０２の遅延量（遅延時間）の設定を行う。Ｔｄ１とＴｄ２の遅延量をそれぞれ可変させて、パルスの立ち上がりと立ち下がりの時間を調整している。
【００６９】
次に、ステップＳ５において、ＣＰ１０１の電流出力をＬＰＦ１０５で電圧変換する。検出回路１０６は、入力される電圧を一定時間積分し、ＡＤＣ２０３でコードに変換し、制御回路１０７に出力する（ステップＳ５１）。制御回路１０７は、そのコードを格納する（ステップＳ５２）。コードの格納後、制御回路１０７は、検出回路１０６をリセットする（ステップＳ５３）。
【００７０】
パルス幅調整回路１０３の１段目の論理と２段目の論理の組み合わせ（本例では４通り）が全て終了した場合（ステップＳ５４  ＹＥＳ）、上述したステップＳ６へ進む。一方、パルス幅調整回路１０３の１段目の論理と２段目の論理の組み合わせが全て終了していない場合（ステップＳ５４  ＮＯ）、ステップＳ４２に戻り、別の論理の組み合わせの設定を行う。
【００７１】
そして、最後に、設定した遅延条件（論理及び遅延時間の組み合わせ）ごとのコードを検出後、最適値としてコモンコードに最も近いコードを選択する（ステップＳ７）。結果として、上記コモンコードに最も近いＡＤＣ２０３のコードを最適値として選択し、その選択コード条件でパルス幅調整回路１０３を設定することで、ＣＰ１０１の出力する電流ミスマッチが最小となる。
【００７２】
ここで、図９を用いて、ステップＳ４２、Ｓ４３で行うパルス幅調整回路１０３の１、２段目の論理の組み合わせ決定と、遅延時間の決定のフローを説明する。図９に示すように、まず、ステップＳ４２にて、パルス幅調整回路１０３の１、２段目の論理の組み合わせを共にＯＲ回路（ＯＲ回路３０５、３０６）とする。
【００７３】
次に、ステップＳ４３で、パルス幅調整回路１０３の１、２段目の遅延時間の設定を行う。ここで、本例では、２段目の遅延時間をＴｄ２−１で固定し、１段目の遅延時間遅延時間をＴｄ１−１からＴｄ１−Ｍまで順にステップを刻んで変化させる。但し、「Ｍ」は、Ｔｄ１から可変可能な総数である。そして、次に１段目の遅延時間をＴｄ１−１で固定し、２段目の遅延時間をＴｄ２−１からＴｄ２−Ｎまで順にステップを刻んで変化させる。但し、「Ｎ」は、Ｔｄ２から可変可能な総数である。なお、上記例では、Ｔｄ１−１、Ｔｄ２−１からそれぞれＴｄ１−Ｍ、Ｔｄ２−Ｎへ減少させる方向に変化させているが、それとは逆に増加させる方向に変化させてもよい。
【００７４】
そして、１、２段目の論理の組み合わせがＯＲ回路３０５、３０６とした場合の上述した遅延時間の設定が全て終了したら、今度は１段目の論理をＡＮＤ回路３０３、２段目の論理をＯＲ回路３０６とする。その後は、上述したのと同様、パルス幅調整回路１０３の１、２段目の遅延時間の設定を行い、それが終了すると更に違う組み合わせの１、２段目の論理を選択する。この動作を、パルス幅調整回路１０３の１、２段目の論理の全ての組み合わせで行う。
【００７５】
以上のような動作により、本実施の形態のＰＬＬ回路１００では、ＰＦＤ１０２から出力されたＵＰ１、ＤＮ１信号の立ち上がり、立ち下がりタイミング、及び、パルス幅を調整したＵＰ２、ＤＮ２信号を、パルス幅調整回路１０３が生成する。このＵＰ２、ＤＮ２信号により、ＣＰ１０１は、吐き出し電流と引き込み電流を合わせることができ、電流ミスマッチを低減することが可能となる。この結果、本実施の形態のＰＬＬ回路１００は、ＰＬＬで発生するＣＰ１０１の電流ミスマッチ起因で発生するリファレンススプリアスを低減する効果を有することができる。
【００７６】
以下に、上記効果の理由を説明する。まず、図１０にＣＰ出力電流スプリアスの概略図を示す。図１０のＣＰ出力電流Ｉｐ（ｎ）は、ＣＰ出力電流のスプリアスの周波数特性に依存していることを示している。以下にリファレンススプリアスに与える影響を表す関係式を示す。
【００７７】
まず、ＣＰ出力電流スプリアスによる出力電圧変動Ｖｐ（ｎ）を求める。なお、ｓ＝２πｆｒ（ｎ）とする。
【数１】
2013016995.tif 000003
【００７８】
ここで、
【数２】
2013016995.tif 000004
より、Ｖｐ（ｎ）は以下のような式となる。
【数３】
2013016995.tif 000005
【００７９】
この結果から、Ｉｐ（ｎ）は、Ｖｐ（ｎ）に依存していることがわかる。
【００８０】
次にＩｐ（ｎ）とリファレンススプリアスＳｐｕｒｉｏｕｓ（ｎ）の関係について以下に示す。
【００８１】
変調係数βは以下のようになり、
【数４】
2013016995.tif 000006
リファレンススプリアスは、
【数５】
2013016995.tif 000007
【００８２】
また、ＦＭ変調の原理からＶ＝Ｑ／Ｃの関係より、Ｑ／Ｃｆ∝Ｉｐ／Ｃｆ∝Ｉｐ／ｆｒであり、よって、Ｖｐ∝Ｉｐ／ｆｒとなり、式（１）に代入すると、
【数６】
2013016995.tif 000008
となる。ここで、Ｖｐ（ｎ）：Ｖｔｕｎｅ電圧振幅［Ｖｐ］、Ｉｐ（ｎ）：ＣＰ出力電流［Ａ］、Ｚ（ｓ）：ＬＰＦインピーダンス［Ω］、β：変調係数、ｆｒ：リファレンス周波数［Ｈｚ］、ＫＶ：ＶＣＯ変調感度［Ｈｚ／Ｖ］、Ｑ：電荷［ｑ］、Ｃｆ：ＬＰＦ容量［Ｆ］である。
【００８３】
式（１）より、ＣＰ電流スプリアスを低減することにより、理論的にＣＰ電流ミスマッチ要因によるスプリアスは２０ｄＢ／ｄｅｃ改善する。
【００８４】
上式より、ＣＰ電流スプリアスはＣＰの電流ミスマッチに大きく依存している。式（１）、（２）よりＶｔｕｎｅ変動と電流スプリアスの結果が等価であることを示している。
【００８５】
この結果より、ＣＰ電流スプリアスを抑えることでＣＰ起因によるリファレンススプリアスを抑えることが可能であるということがわかる。過渡的なＣＰ電流ミスマッチは吐き出し電流と引き込み電流の立ち上がりと立ち下がりのタイミングの相違によって発生するため、これらの相違を緩和することでリファレンススプリアスの低減が可能となる。
【００８６】
図１１〜図１８はＣＰ出力電流スプリアスのシミュレーション結果である。なお、シミュレーションは理想モデルではなく、トランジスタ、受動素子に寄生素子などのサブサーキットモデルが適用されたモデルを使用して実行している。ＣＰ１０１、ＰＦＤ１０２、パルス幅調整回路１０３、検出回路１０６、バイアス回路１０４、ＬＰＦ１０５はトランジスタレベルで構成し、制御回路１０７は理想モデルとした。
【００８７】
図１１は、パルス調整前の吐き出し電流及び引き込み電流の立ち上がりのタイミングを示し、図１２は、パルス調整前の吐き出し電流及び引き込み電流の立ち下がりのタイミングを示している。一方、図１３は、パルス調整後の吐き出し電流及び引き込み電流の立ち上がりのタイミングを示し、図１４は、パルス調整後の吐き出し電流及び引き込み電流の立ち下がりのタイミングを示している。
【００８８】
図１１（パルス調整前）と図１３（パルス調整後）を比較すると、図１３に示すパルス調整後の吐き出し電流及び引き込み電流の立ち上がりのタイミングの差（例えば、図中Ａ２）が、図１１に示すパルス調整前（例えば、図中Ａ１）よりも改善していることがわかる。同様に、図１２（パルス調整前）と図１４（パルス調整後）を比較すると、図１４に示すパルス調整後の吐き出し電流及び引き込み電流の立ち下がりのタイミングの差（例えば、図中Ｂ２）が、図１２に示すパルス調整前（例えば、図中Ｂ１）よりも改善していることがわかる。
【００８９】
また、図１５は、パルス調整前の吐き出し電流と引き込み電流の電流和（立ち上がり）を示し、図１６は、パルス調整後の吐き出し電流と引き込み電流の電流和（立ち下がり）を示している。図１５（パルス調整前）と図１６（パルス調整後）を比較すると、吐き出し電流と引き込み電流の電流和もパルス調整後がパルス調整前よりも改善していることがわかる。
【００９０】
図１７はパルス調整前の吐き出し電流と引き込み電流の電流和に対し、フーリエ解析を行った結果を示し、図１８はパルス調整後の吐き出し電流と引き込み電流の電流和に対し、フーリエ解析を行った結果を示している。図１７と図１８を比較すると、リファレンススプリアスに影響を与える、Ｆｒｅｆ×１の周波数における電流がパルス調整前後で約１／１０に低減していることがわかる。ここで、式（２）より、Ｓｕｐｒｉｏｕｓ（１）＝２０×ｌｏｇ（０．５５／０．５３４）＝−１９．７ｄＢとなることから、電流スプリアスが１／１０になることでＣＰ電流起因のリファレンススプリアスが約１９．７ｄＢ低減することがわかる。以上の結果から、ＣＰの吐き出し電流と引き込み電流の立ち上がりと立ち下がりのタイミング調整による、電流ミスマッチの低減を行うことで、リファレンススプリアスの低減が可能であることが示される。
【００９１】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９２】
１００  ＰＬＬ回路
１０１  チャージポンプ回路
１０２  位相周波数比較器
１０３  パルス幅調整回路
１０４  バイアス回路
１０５  ループフィルタ
１０６  検出回路
１０７  制御回路
３０１、３０２  遅延回路
３０３、３０４  ＡＮＤ回路
３０５、３０６  ＯＲ回路
３０７、３０８  セレクタ
２０１  バッファ回路
２０２  積分回路
２０３  アナログ−デジタルコンバータ
２０４  バイアス回路
２０５  リセット用スイッチ
【図１】
2013016995.tif 000009
【図２】
2013016995.tif 000010
【図３】
2013016995.tif 000011
【図４】
2013016995.tif 000012
【図５】
2013016995.tif 000013
【図６】
2013016995.tif 000014
【図７】
2013016995.tif 000015
【図８】
2013016995.tif 000016
【図９】
2013016995.tif 000017
【図１０】
2013016995.tif 000018
【図１１】
2013016995.tif 000019
【図１２】
2013016995.tif 000020
【図１３】
2013016995.tif 000021
【図１４】
2013016995.tif 000022
【図１５】
2013016995.tif 000023
【図１６】
2013016995.tif 000024
【図１７】
2013016995.tif 000025
【図１８】
2013016995.tif 000026
【図１９】
2013016995.tif 000027
【図２０】
2013016995.tif 000028
【図２１】
2013016995.tif 000029
【図２２】
2013016995.tif 000030
【図２３】
2013016995.tif 000031