(57)【特許請求の範囲】
【請求項１】
メモリ素子を構成する集積回路の記憶部に情報を書き込み制御するための制御信号ラインに介在されて、この制御信号ラインに通常時に供給される電圧以上の高電圧を印加することにより前記記憶部に書き込まれた情報を変更可能とする信号切替方法であって、前記制御信号ラインが入力される低電圧信号の信号ラインに整流素子を信号伝達方向でかつ直列に接続し、高電圧の電源ラインを抵抗を介して前記整流素子の下流側に接続すると共に、前記抵抗の中間点をスイッチング素子によって接地電位に接続し、このスイッチング素子を制御信号の入力によりオフ状態にすることにより、前記高電圧を前記低電圧信号の信号ラインに供給して前記制御信号ラインに高電圧を出力した後、前記スイッチング素子を制御信号の入力によりオン状態に切替えることにより、前記制御信号ラインから伝達される低電圧信号をその信号レベルのままで制御信号ラインに伝播出力することを特徴とする集積回路の記憶情報変更用の信号切替方法。
【請求項２】
メモリ素子を構成する集積回路の記憶部に情報を書き込み制御するための制御信号ラインに介在されて、この制御信号ラインに通常時に供給される電圧以上の高電圧を印加することにより前記記憶部に書き込まれた情報を変更可能とする信号切替回路であって、低電圧信号の信号ラインに信号伝達方向でかつ直列に接続した整流素子と、高電圧の電源ラインを前記整流素子の下流側に接続する抵抗と、この抵抗の中間点を接地電位に断続的に接続するスイッチング素子とを有し、このスイッチング素子を制御信号の入力により断続することによって、前記高電圧を前記低電圧信号の信号ラインを経て前記制御信号ラインに出力する状態と前記制御信号ラインから伝達される低電圧信号をその信号レベルのままで制御信号ラインに伝播出力する状態とに切替可能としたことを特徴とする集積回路の記憶情報変更用の信号切替回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子を構成する集積回路の記憶部に書き込まれた情報を変更可能とする集積回路の記憶情報変更用の信号切替方法および信号切替回路に関するものであり、より詳細には、信号ラインにおいて信号伝達遅延を最小に抑え、そのハイレベルの電圧値を越える電圧の印加を可能とする簡単な信号切替方法および信号切替回路に関するものである。
【０００２】
【従来の技術】
近年、メモリ素子を構成する集積回路の中でもフラッシュメモリが注目を浴びている。すなわち、このフラッシュメモリは適宜に書換え可能でありながら、電源切断時にも記憶内容を保持することができると共に、メモリセルを構成するトランジスタ数が少ないことから、安価で、容易に小型化することができるので、さまざまな電気機器の記憶部の一部または全部を構成するようになっている。
【０００３】
また、前記フラッシュメモリの中には記憶領域を幾つかのセクタに分割して、各セクタ毎にメモリの書き込みを禁止する保護機能を有するものがあり、この保護機能を用いることにより、マイクロコンピュータの基本プログラム（ＩＰＬプログラムやＢＩＯＳプログラム）などのプログラムや重要なデータを書き込んだ記憶領域を保護することが行われている。
【０００４】
そして、前記フラッシュメモリの記憶領域の保護機能はフラッシュメモリの信号ラインのうち所定の信号ラインに通常時よりも高電圧の制御信号を入力することによってプロテクトおよびプロテクトの一時解除を可能としている。加えて、ＥＥＰ−ＲＯＭなどの集積回路においても、その信号ラインのうち所定の信号ラインに通常時よりも高電圧の制御信号を入力することによって記憶内容の書換えを可能とするものがある。
【０００５】
さらには、近年では不揮発性で書換え可能なフラッシュ型のプログラマブルロジックや、ＧＡＬ（Generic Array Logic)のように、ＥＥＰ−ＲＯＭプロセスを採用して電気的に書換え可能であるプログラマブルロジックも注目を浴びている。
【０００６】
上述した集積回路の何れにおいても、記憶された内容やロジックの変更操作にはプロテクトを掛けたりプロテクトを一時解除することが必要であった。そして、そのための確実な方法として、通常時に供給される電圧以上の高電圧を信号ラインに入力することによりデータのプロテクトを行ったりプロテクトを外すことが考えられている。
【０００７】
したがって、前述した各集積回路に対する記憶内容の書き込み操作は、目的とする基板に実装する前に、ＲＯＭライタのような通常時より高い電圧を印加可能とした別途の機器を用いて予め行い、その記憶領域にプロテクトを掛けた状態で各種電気機器の基板に実装することが行われていた。なお、ＥＥＰ−ＲＯＭの場合は通常全領域にプロテクトが掛けられる。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記集積回路を搭載する電気機器が、とりわけ多品種少量生産されるものである場合には、仕様変更などの要因によって一旦基板に実装された集積回路に対してそのプロテクトされた領域に書き込まれた情報の変更を行なう必要が生じる場合があった。このため、例えば前記集積回路を一旦基板から取り外して、再びＲＯＭライタのような機器を用いて書き換えるか、新しいデータが書き込まれた別の集積回路と交換する必要があった。
【０００９】
そして、実装済の集積回路に書き込まれたプロテクト済のデータを書き換えるためには、非常な手間がかかることは避けられなかった。したがって、従来では集積回路に書き込まれたプログラムに変更が必要となった場合には、基板ごと交換することが行われていた。
【００１０】
そこで、基板に実装された後の集積回路に対しても、その記憶データを書き換える操作をソフトウェアによって行なうことが望まれる。そして、そのためには通常時３．３Ｖまたは５Ｖ程度のハイレベル信号を供給する信号ラインに、例えば１２Ｖ程度の高電圧を印加する切替回路が必要となる。
【００１１】
図３は、一般的な信号ラインの信号切替回路１０の構成を示す図である。図３において、１１は制御対象となる集積回路（以下、「ＩＣ」と記載する場合もある。）、１２はこのＩＣ１１の信号ライン、１３は信号ライン１２への出力部、１４は通常電圧の論理信号ＬＳを信号切替回路１０に供給する論理信号入力部、１５は高電圧Ｖ12を入力する高電圧入力部、１６は制御信号ＣＳの入力部である。
【００１２】
前記信号切替回路１０はトランジスタＴP1，ＴP2が制御信号ＣＳによって断続されることにより、高電圧入力部１５に入力された高電圧Ｖ12を出力部１３に断続的に供給する一方、トランジスタＴP3が論理信号ＬＳによって断続されることにより、＋５Ｖの電源電圧をダイオードＤP1を介して出力部１３に断続的に供給するものである。
【００１３】
なお、ダイオードＤP2および抵抗ＲP1は論理信号ＬＳの入力がないときにトランジスタＴP3がオン状態にならないようにするためのものであり、抵抗ＲP2，ＲP3はトランジスタＴP1，ＴP2が安定動作するためのものである。さらに、ショットキーバリアダイオードＤP3およびコンデンサＣP はトランジスタＴP3が高速にスイッチングするために設けられている。
【００１４】
図３に示すように論理信号ＬＳの伝達および高電圧Ｖ12の印加にそれぞれのトランジスタＴP3およびＴP1，ＴP2を使用し、これらトランジスタＴP1〜ＴP3の出力を合成する場合、高電圧Ｖ12の信号ライン１２への印加をトランジスタＴP2のエミッタを介して行っていたため、トランジスタＴP1，ＴP2が２段必要であった。
【００１５】
論理信号ＬＳの信号ライン１２のハイレベル出力はトランジスタＴP3とダイオードＤP1の２段による電圧降下があった。また、信号ライン１２のロードライブ時の遅延を最小限に抑えるためにコンデンサＣP 、ショットキーバリアダイオードＤP3などの高速化を行なう部品が必要であった。すなわち、信号切替回路１０の構成が複雑になる分だけ製造コストが高くつくことは避けられなかった。
【００１６】
これに加えて、前記ＩＣ１１がメモリ素子である場合も、プログラマブルロジックである場合も、通常動作時にＩＣ１１の信号ライン１２によって伝達される論理信号ＬＳはいずれも高速性を要求するものである。したがって、その信号ライン１２に余分な遅延や波形のなまりを生じさせかねないスイッチング素子ＴP1〜ＴP3，ダイオードＤP1を設けることは好ましくなかった。
【００１７】
このため、通常は上述したような信号切替回路１０を信号ライン１２に挿入することがなく、基板に実装されてしまったＩＣ１１に対してプロテクトされたデータを書き換えるような回路構成は実用化していなかった。
【００１８】
同様に、前述したメモリ素子やプログラマブルロジックに限られず、論理レベルの信号電圧以外に、論理信号のハイレベルの電圧を越えた高い電圧を印加する必要がある論理デバイスの何れにおいても、通常の論理信号の伝達遅延を最小とし、信号レベルに対して極力影響が無く、且つ高電圧を印加可能な信号切替回路が必要であった。
【００１９】
本発明は、上述の実情を考慮に入れてなされたものであって、その目的は、基板から集積回路を取り外す必要なく、通常時に供給される電圧以上の高電圧の印加を可能にして記憶情報の変更手間を最小限にすることができると共に、その際の信号の波形伝達遅延および電圧降下を最小限に抑えることができる集積回路の記憶情報変更用の信号切替方法および信号切替回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の集積回路の記憶情報変更用の信号切替方法は、メモリ素子を構成する集積回路の記憶部に情報を書き込み制御するための制御信号ラインに介在されて、この制御信号ラインに通常時に供給される電圧以上の高電圧を印加することにより前記記憶部に書き込まれた情報を変更可能とする信号切替方法であって、前記制御信号ラインが入力される低電圧信号の信号ラインに整流素子を信号伝達方向でかつ直列に接続し、高電圧の電源ラインを抵抗を介して前記整流素子の下流側に接続すると共に、前記抵抗の中間点をスイッチング素子によって接地電位に接続し、このスイッチング素子を制御信号の入力によりオフ状態にすることにより、前記高電圧を前記低電圧信号の信号ラインに供給して前記制御信号ラインに高電圧を出力した後、前記スイッチング素子を制御信号の入力によりオン状態に切替えることにより、前記制御信号ラインから伝達される低電圧信号をその信号レベルのままで制御信号ラインに伝播出力することを特徴としている。
【００２１】
また、本発明の集積回路の記憶情報変更用の信号切替回路は、メモリ素子を構成する集積回路の記憶部に情報を書き込み制御するための制御信号ラインに介在されて、この制御信号ラインに通常時に供給される電圧以上の高電圧を印加することにより前記記憶部に書き込まれた情報を変更可能とする信号切替回路であって、低電圧信号の信号ラインに信号伝達方向でかつ直列に接続した整流素子と、高電圧の電源ラインを前記整流素子の下流側に接続する抵抗と、この抵抗の中間点を接地電位に断続的に接続するスイッチング素子とを有し、このスイッチング素子を制御信号の入力により断続することによって、前記高電圧を前記低電圧信号の信号ラインを経て前記制御信号ラインに出力する状態と前記制御信号ラインから伝達される低電圧信号をその信号レベルのままで制御信号ラインに伝播出力する状態とに切替可能としたことを特徴としている。
【００２２】
本発明の上記したような信号切替方法および信号切替回路によれば、低電圧信号と高電圧による信号は、ダイオードと抵抗で合成される。すなわち、前記スイッチング素子をオン状態にすることにより抵抗の中間点が接地できるので高電圧の印加を禁止でき、スイッチング素子をオフ状態にすることにより高電圧は抵抗を介して信号ラインに印加できる。
【００２３】
また、低電圧信号の信号ラインにかかる波形伝播遅延および電圧降下は整流素子によるものだけであるから、低電圧信号の波形伝播遅延および電圧降下を最小限に抑えることができる。そして、高電圧の供給／非供給を制御可能とするスイッチング素子が１つであるから、必要な部品点数についてもこれを抑えることができる。
【００２４】
前記信号切替方法および信号切替回路を集積回路の記憶情報変更用の信号切替に用いることにより、基板上に実装された集積回路にソフトウェアによって直接書き込みができるので、集積回路に設定する各種データなどに変更が生じた場合にも、集積回路を基板から取り外す必要がない。つまり、前記集積回路を用いた電気機器に仕様変更が加えたり、メンテナンスなどによりバージョンアップを施す場合にかかる手間を最小限に抑えることができる。
【００２５】
特に集積回路がフラッシュメモリの場合には、同じ素子内の記憶内容を分割したセクタ毎にプロテクトおよびプロテクトの一時解除が可能となるので、一つの素子内の記憶領域を（ＲＯＭとして機能する）読み出し専用領域と、（ＲＡＭとして機能する）読み書き可能領域とに分けることが可能であるが、本発明の信号切替方法および信号切替回路を用いれば、一つのフラッシュメモリ内の読み出し専用領域と読み書き可能領域との割り振りを基板実装後に自由に変更することも可能となり、汎用性を持たせることができる。そして、基板の縮小が可能となり製造コストも低く抑えることができる。
【００２６】
また、集積回路がプログラマブルロジックの場合には、基板上に実装されたプログラマブルロジックの内部機能をオンボードで再定義することができ、同一構成の基板に異なる機能を持たせることができる。つまり、それだけ基板の汎用性を持たせることができ、基板の製造コストを引き下げることができる。
【００２７】
なお、前記集積回路のデータの書き換えを終了して通常の動作をさせるときなど、プロテクトされた集積回路に対する書き換え動作を行う必要がない場合には、前記高電圧信号の信号ラインをグランド処理することにより、通常の動作時に誤って通常のハイレベルより高い高電圧を印加することがない。つまり、たとえＣＰＵが暴走するなどの何らかの予期せぬ出来事のために前記スイッチ部が動作するようなことがあったとしても、集積回路のプロテクトが不本意に解除されてしまう心配がない。
【００２８】
【発明の実施の形態】
以下、本発明の信号切替回路１を用いた実施例を、図１を用いて説明する。図１において、２は本発明の信号切替回路１を搭載するワンボードコンピュータ（以下、マイコン２という）、３はこのマイコン２によって制御される制御対象の一例として分析部３ａを有する電気機器（以下、分析計３という）、４はこの分析計３に接続されて、これを操作可能とする情報処理装置（以下、パソコン４という）である。
【００２９】
前記分析計３は少なくともマイコン２に供給される電源電圧として、例えば電源ラインＰ5 を介して直流５Ｖの電力と、これより高い直流１２Ｖの電力を電源ラインＰ12を介して供給する電源回路３ｂを有している。また、この電源回路３ｂは前記分析部３ａに対して電力を供給する。
【００３０】
５はマイコン２の主要な演算処理部であるマイクロプロセッサ（以下、単にＣＰＵ５という）、６ａ，６ｂはインターフェイス、そして、７は前記信号切替回路１による制御対象となるメモリ素子の一例であるフラッシュメモリである。なお、本例では説明を簡単にするためにその他の素子についての説明を省略しているが、マイコン２はフラッシュメモリ７の他にメインメモリとなるＤ−ＲＡＭやＳ−ＲＡＭなどのメモリ素子を有している。
【００３１】
本例のフラッシュメモリ７はその記憶領域を幾つかのセクタ７ａ〜７ｚに分割して、各セクタ７ａ〜７ｚ毎にメモリの書き込みを禁止する保護機能（プロテクト設定およびプロテクト解除）を有するものであり、少なくともデータバス７Ｄと、アドレスバスや種々の制御信号の入力部からなる制御信号ライン７Ｃとを有している。また、本例の制御信号ライン７Ｃは、フラッシュメモリ７のプロテクトを設定するときに使用される信号ライン７Ｃ1 と、前記プロテクトの設定に関係のない信号ライン７Ｃ2 とに分けている。
【００３２】
本発明の信号切替回路１は前記信号ライン７Ｃ1 の間に挿入されるものであり、この信号ライン７Ｃ1 によって伝達される低電圧信号ＬＳの入力部１ａと、前記電源ラインＰ12に接続されて直流１２Ｖの電力（以下、電源電圧５Ｖと区別するためにこれを高電圧Ｖ12という）を入力するための高電圧入力部１ｂと、前記高電圧Ｖ12を印加させるためにＣＰＵ５から出力される制御信号ＣＳの入力部１ｃと、この制御信号ＣＳによって選択された高電圧Ｖ12または前記入力部１ａに入力される低電圧信号ＬＳの何れか一方を前記信号ライン７Ｃ1 に出力する出力部１ｄとを有している。また、２ｓは前記高電圧入力部１ｂに対して高電圧Ｖ12または０Ｖを出力するスイッチである。
【００３３】
なお、図１に示す構成は本発明の信号切替回路１を用いた例を開示するものにすぎず、信号切替回路１の構成を限定するものではないことは言うまでもない。すなわち、信号切替回路１はフラッシュメモリ７やＥＥＰ−ＲＯＭなどのメモリ素子の信号ライン７Ｃ1 に介在するものに限られるのではなく、そのほかの集積回路として、例えばプログラマブルロジックを制御する信号ラインに介在するものであってもよい。また、他のコンピュータとの通信用の信号を転送するような信号ラインに介在するものであってもよい。
【００３４】
図２は前記信号切替回路１の具体的な回路構成を説明する図である。図２において、図１に示した前記信号ライン７Ｃ1 によって伝達される低電圧信号ＬＳは例えばハイレベルが電圧５Ｖで出力される論理信号ＲＤ，ＲＳＴであり、この信号ライン７Ｃ1 に出力する信号を選択する制御信号ＣＳはＯＶＰと、ＲＶＰである。また、１ｅ，１ｆはそれぞれ制御信号ＯＶＰ，ＲＶＰによって、前記論理信号ＲＤ，ＲＳＴまたは高電圧Ｖ12を選択的に切り換えるスイッチング回路である。
【００３５】
前記スイッチング回路１ｅ，１ｆは、例えば信号ラインＬ1 ，Ｌ2 によって伝達される論理信号ＲＤ，ＲＳＴの伝達方向に挿入された整流素子Ｄ1 ，Ｄ2 （例えばダイオード）と、このダイオードＤ1 ，Ｄ2 より下流側に接続されたプルダウン抵抗Ｒ1 ，Ｒ2 と、このプルダウン抵抗Ｒ1 ，Ｒ2 と接地部Ｇとの間に設けられて制御信号ＯＶＰ，ＲＶＰの入力によってこれを断続するスイッチング素子Ｔ1 ，Ｔ2 （例えばトランジスタ）とを有している。
【００３６】
また、前記プルダウン抵抗Ｒ1 ，Ｒ2 とトランジスタＴ1 ，Ｔ2 との間にプルアップ抵抗Ｒ3，Ｒ4 を介して前記高電圧Ｖ12を接続している。なお、Ｂ1 ，Ｂ2 はバッファであるが、これを省略してもよい。
【００３７】
スイッチング回路１ｅ，１ｆを上述のように構成することにより、ハイレベルの電圧が５Ｖの論理信号ＲＤ，ＲＳＴまたはハイレベルの電圧が１２Ｖになるよう調節された高電圧Ｖ12の制御信号ＯＶＰ，ＲＶＰを、ダイオードＤ1 ，Ｄ2 と抵抗Ｒ1,3 ，Ｒ2,4 で合成する。
【００３８】
つまり、トランジスタＴ1 ，Ｔ2 が前記抵抗Ｒ1,3 ，Ｒ2,4 の中間点ＲB1，ＲB2を接地電位Ｇに断続的に接続するものであるから、前記制御信号ＯＶＰ，ＲＶＰの入力によってトランジスタＴ1 ，Ｔ2 をオン状態にすることにより、抵抗Ｒ1,3 ，Ｒ2,4 の中間点を接地でき、これによって、高電圧Ｖ12が出力部１ｄに供給されないようにすることができる。
【００３９】
一方、トランジスタＴ1 ，Ｔ2 をオフ状態にすることにより、プルダウン抵抗Ｒ1 ，Ｒ2 を接地部と切り離すことができ、これによりトランジスタＴ1 ，Ｔ2 のコレクタ側に接続された前記高電圧Ｖ12を抵抗Ｒ1,3 ，Ｒ2,4 を介してそれぞれ信号ラインＬ1 ，Ｌ2 に供給できる。
【００４０】
すなわち、上記構成の信号切替回路１は、制御信号ＯＶＰ，ＲＶＰがハイレベルにドライブされた場合、出力部１ｄのＯＥ，ＲＥＳには論理信号ＲＤ，ＲＳＴの信号レベルがそのまま伝播する。一方、制御信号ＯＶＰ，ＲＶＰをローレベルにドライブするとトランジスタＴ1 ，Ｔ2 はＯＦＦとなり、入力部１ａに入力される論理信号ＲＤ，ＲＳＴの信号レベルに関わらずＯＥ，ＲＥＳに高電圧Ｖ12が印加される。
【００４１】
つまり、本例では制御信号ＯＶＰ，ＲＶＰはローアクティブの制御信号であり、出力部１ｄから出力される信号ＯＥは出力電圧５ＶのＲＤまたは出力電圧１２ＶのＯＶＰ、信号ＲＥＳは出力電圧５ＶのＲＳＴまたは出力電圧１２ＶのＲＶＰとなる。なお、本発明は信号切替回路１に入力される制御信号ＣＳをローアクティブに限定するものではない。
【００４２】
信号切替回路１を本例のように構成することにより、信号ラインＬ1 ，Ｌ2 によって伝達される通常状態の論理信号ＲＤ，ＲＳＴに生じる波形伝播遅延は、それぞれ１つのダイオードＤ1 ，Ｄ2 によるものだけに抑えることができ、それだけ通常の動作時における動作速度を速くすることができる。また、信号切替回路１を挿入したことによって生じる電圧降下もそれぞれ１つのダイオードＤ1 ，Ｄ2 によるものだけに抑えることができる。すなわち、前記信号切替回路１を挿入したことによって生じ得る論理信号ＲＤ，ＲＳＴに対する影響を最小限に抑えることができ、通常のメモリ操作に支障をきたすことがなくなる。
【００４３】
また、上記構成により、図３に示したスイッチング回路１０に比べて信号切替えにかかる部品点数を可及的に少なくすることができる。すなわち、それだけ信号切替回路１の製造にかかるコストを引き下げることができ、基板の縮小化を可能としている。なお、本例の信号切替回路１では２つの異なる信号ラインＬ1 ，Ｌ2 に通常の論理信号ＲＤ，ＲＳＴまたは高電圧Ｖ12の制御信号ＯＶＰ，ＲＶＰを供給するので、信号切替回路１が２つのスイッチング回路１ｅ，１ｆを有しているが、本発明の信号切替回路１は１つの信号ラインに２つの信号を切り換えて供給するスイッチング回路によって構成されていてもよい。
【００４４】
加えて、前記抵抗Ｒ1,3 ，Ｒ2,4 の中間点ＲB1，ＲB2は何れも２つの抵抗Ｒ1 ，Ｒ3 およびＲ2 ，Ｒ4 の間の接続点から取られているが、この抵抗Ｒ1 ，Ｒ3 およびＲ2 ，Ｒ4 をそれぞれ１つの抵抗体によって形成しても部品点数をさらに少なくしてもよい。すなわち、例えば、抵抗Ｒ1 ，Ｒ3 およびＲ2 ，Ｒ4 をタップ付きの抵抗として、中間点ＲB1，ＲB2をタップから取ることができる。
【００４５】
なお、前記信号切替回路１の構成は説明を簡略化するために、回路の構成を簡素化して開示しているが、実際には例えばトランジスタＴ1 ，Ｔ2 のベース−エミッタ間に抵抗を入れたり、入力部１ｃとトランジスタＴ1 ，Ｔ2 との間に抵抗を入れることも行われる。
【００４６】
図２に示した上記構成の信号切替回路１を用いることにより、図１のＣＰＵ５は制御信号ＣＳにローレベル信号を出力することにより、既に基板に実装されたフラッシュメモリ７に対して、任意のときに高電圧Ｖ12の制御信号ＣＳを印加することができ、フラッシュメモリ７の記憶領域に形成された各セクタ７ａ〜７ｚをプロテクト設定したり、プロテクトの一時解除を設定することができる。
【００４７】
また、本例では、分析計３に対してパソコン４が接続されているので、フラッシュメモリ７に対するプロテクトの設定、およびプログラムやデータの書き込みは、このパソコン４を介して行うことができる。すなわち、前記分析計３が機能拡張や仕様変更などによってバージョンアップしたり、メンテナンスを行ったりする場合に、フラッシュメモリ７をマイコン２を構成する基板から取り外さなくても、このフラッシュメモリ７に書き込んだプログラムやデータをパソコン４側からソフトウェアによって任意に書き換えることが可能となる。
【００４８】
したがって、分析計３のメンテナンスや拡張を極めて容易に行うことができ、これにかかる時間と労力の削減をはかることができる。また、不必要にハードウェアを改造することによって生じる故障や追加部品にかかるコストの問題を解決することができる。
【００４９】
特に、図１に示した例ではフラッシュメモリ７を用いることにより、その記憶領域の一部を保護してＲＯＭのような読取専用領域とし、他の部分を不揮発性のＲＡＭのような読み書き可能領域として使用することができると共に、この読取専用領域と読み書き可能領域との割合を基板実装後に変更することができる。すなわち、フラッシュメモリ７の汎用性を増すことができる。
【００５０】
さらに、フラッシュメモリ７はその容量に対して小型に形成できるので、マイコン２の小型化にも寄与できるだけでなく、マイコン２をワンチップマイコンとして形成する場合においても、前記信号切替回路１を組み込むことで同様の効果を得ることができ、更なる小型化を達成することができる。
【００５１】
なお、本発明は信号切替回路１によって高電圧Ｖ12を印加する集積回路はフラッシュメモリ７に限られるものではない。すなわち、例えばこの集積回路７がプログラマブルロジックである場合には、前記パソコン４からのデータの書換えによって、ハードウェアの変更無しでマイコン２の回路構成を変更することも可能となる。
【００５２】
しかしながら、本発明は上述した例に示すように、フラッシュメモリ７などの集積回路に対するデータの書き込みは外部に接続されたパソコン４から行われることに限られるものではなく、メモリカードやメモリスティックのような記録媒体から転送されるものであってもよい。
【００５３】
また、図１に示した例では高電圧Ｖ12を印加する必要がない場合、つまり、プロテクトに関する設定を一切行わない場合には、高電圧Ｖ12の入力側において前記スイッチ２ｓを常に０Ｖ側に切り換えればよい。あるいは、前記信号切替回路１の高電圧入力部１ｂをプルダウン処理すればよい。
【００５４】
すなわち、このスイッチ２ｓを０Ｖ側に切り換えたり、プルダウン処理を施すことにより、たとえＣＰＵ５が暴走するなどして、制御信号ＯＶＰ，ＲＶＰが不本意に出力されたとしても、これによってフラッシュメモリ７のプロテクトが外れたり、不本意なプロテクトがかかってしまうことがないようにすることができる。
【００５５】
さらに、前記スイッチ２ｓは前記フラッシュメモリ７に対するプログラムやデータの変更を行なうときに電源回路側に切り換えて、高電圧Ｖ12を供給できるようにし、フラッシュメモリ７に対するプロテクトをかけた後で、再び前記スイッチ２ｓを０Ｖ側に切り換えるように使用してもよい。この場合は、前記スイッチ２ｓによって、メンテナンス時に限ってソフトウェアによるプログラムおよびデータの書き換えを行えるように切り換えることができる。
【００５６】
なお、上述の例では前記フラッシュメモリ７が分析計３内に形成されたマイコン２の基板に実装されるものである例を開示しているが、本発明はこの点を限定するものではない。すなわち、マイコン２は分析計３内に設けられたものではなく、あらゆる電気機器に設けられるものであってよい。例えば、前記電気機器３がターミナルアダプタや携帯電話などの場合には、フラッシュメモリ７に書かれている基本プログラムを後から書き換え可能とすることにより、時代の流れとともに考えられた新しい機能を後から追加することができる。
【００５７】
【発明の効果】
以上説明したように本発明によれば、低電圧信号と高電圧による信号は、ダイオードと抵抗で合成できる。したがって、低電圧信号の信号ラインにかかる波形伝播遅延および電圧降下は整流素子によるものだけであるから、低電圧信号の波形伝播遅延および電圧降下を最小限に抑えることができる。そして、高電圧の供給／非供給を制御可能とするスイッチング素子が１つであるから、必要な部品点数についてもこれを抑えることができる。
【００５８】
そして、この信号切替方法および信号切替回路を集積回路の記憶情報変更用の信号切替に用いることにより、基板上に実装された集積回路にソフトウェアによって直接書き込みができるので、集積回路に設定する各種データなどに変更が生じた場合にも、集積回路を基板から取り外す必要がない。つまり、前記集積回路を用いた電気機器に仕様変更が加えたり、メンテナンスなどによりバージョンアップを施す場合にかかる手間を最小限に抑えることができる。
【図面の簡単な説明】
【図１】  本発明の一例である信号切替回路を用いた実施例を示す図である。
【図２】  前記信号切替回路の構成を説明する図である。
【図３】  従来の信号切替回路の構成を示す図である。
【符号の説明】
１…信号切替回路、７…フラッシュメモリ（集積回路の一例）、ＬＳ（ＲＤ，ＲＳＴ）…低電圧信号、Ｃ1 …制御信号ライン、Ｓ（ＯＶＰ，ＲＶＰ）…制御信号、Ｌ1 ，Ｌ2 …信号ライン、Ｒ1,3 ，Ｒ2,4 …抵抗、ＲB1，ＲB2…中間点、Ｔ1,Ｔ2 …スイッチング素子、Ｖ12…高電圧。
【図１】
0003893010.tif 000002
【図２】
0003893010.tif 000003
【図３】
0003893010.tif 000004