(57)【要約】【課題】半導体のチップ面積を削減することを可能にする半導体集積回路を提供すること【解決手段】本発明にかかるマスタスライス方式の半導体集積回路は、半導体基板１１の中央部に配設された内部回路１３と、内部回路１３の周辺部に配設された複数の入出力ＰＡＤ１２２と、内部回路１３と複数の入出力ＰＡＤ１２２のそれぞれとの間に配設された複数の入出力バッファ１２１と、を備える。内部回路１３は、一列に並設された複数の静電保護素子を有する。【選択図】図１
2013120857.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の中央部に配設された内部回路と、
前記内部回路の周辺部に配設された複数の入出力パッドと、
前記内部回路と前記複数の入出力パッドのそれぞれとの間に配設された複数の入出力バッファと、を備え、
前記内部回路は、一列に並設された複数の静電保護素子を有する、
マスタスライス方式の半導体集積回路。
【請求項２】
前記複数の入出力パッドと、前記複数の入出力バッファとの間には、静電保護素子が設けられていない、
請求項１に記載の半導体集積回路。
【請求項３】
前記内部回路は、
並設されたアレイ素子を有するアレイ素子領域と、
パワー素子を有するパワー素子配置領域と、を備え、
前記一列に並設された複数の静電保護素子は、前記パワー素子領域内に設けられている、
請求項１又は２に記載の半導体集積回路。
【請求項４】
前記複数の入出力バッファと、
前記複数の入出力バッファのそれぞれに接続された前記複数の静電保護素子とが、
入出力回路を構成する、
請求項１ないし３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記静電保護素子は、それぞれがダイオード接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む、
請求項１ないし４のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ゲートアレイなどの、デバイスがアレイ上に配置されているカスタムＬＳＩ（Large Scale Integration）において、一般的に多く採用されている部品の配置方法は次の通りである。入出力部、保護素子及びＰＡＤがＬＳＩのチップ周辺部に配置され、論理回路として実際に使用される素子アレイがＬＳＩのチップ内部に配置されている。ここで、代表的には、ＰＡＤ、保護素子及び入出力用トランジスタ（バッファ）を集積したものが単一のＩ／Ｏセルとして扱われ、チップ周辺部に配置される。
【０００３】
図１９は、アレイ素子配置の一例を示した、半導体集積回路であるチップの全体図である。チップ４０は、半導体基板４１上に構成されたＩ／Ｏセル４２及び内部回路４３を有する。チップ４０の各部の配置関係は次の通りである。内部回路４３がチップ４０（半導体基板４１）の中央部に配置され、Ｉ／Ｏセル４２がチップ４０（半導体基板４１）の周辺部に配置されている。
【０００４】
図２０（ａ）は、図２０に示されるチップ４０におけるＩ／Ｏセル４２の模式図である。Ｉ／Ｏセル４２は、入出力バッファ４２１、保護用ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタ領域４２２、保護用ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタ領域４２３、保護用抵抗・ダイオード領域４２４及びＰＡＤ４２５といった要素を備える。入出力バッファ４２１は、内部回路４３に接続されている。
【０００５】
図２０（ｂ）は、図２０（ａ）で示したＩ／Ｏセル４２の詳細な構造を示した全体図である。図２０（ｂ）は、ゲートアレイやマスタスライスＬＳＩにおけるＩ／Ｏセルの代表的な素子配置の例を示している。保護用抵抗・ダイオード領域４２４は、保護用抵抗素子部４２４Ａ及び保護ダイオード領域４２４Ｂを備える。図２０（ｂ）において、保護用抵抗素子部４２４Ａは、保護用ＰＭＯＳトランジスタ領域４２２の領域中に配設され、保護ダイオード領域４２４Ｂは、保護用ＮＭＯＳトランジスタ領域４２３の領域中に配設される。
【０００６】
ここで、マスタスライス方法では、以上のように予め半導体基板上に形成された複数の抵抗、容量、トランジスタ等の素子を配線工程で結線することで、所望の回路を構成することにより、半導体集積回路が製造される。
【０００７】
このような半導体集積回路の一例として、特許文献１〜７に記載された半導体集積回路が挙げられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−８５２１７号公報
【特許文献２】特開平３−３０４５２号公報
【特許文献３】特開平８−１８６２３８号公報
【特許文献４】特開平９−８２９２８号公報
【特許文献５】特開平９−３１２３４５号公報
【特許文献６】特開平６−３３４０４５号公報
【特許文献７】特開平３−１９５０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１９、図２０においては、同一のＩ／Ｏセルがチップ周辺部にアレイ状に均一に配置されている。そのため、チップにおける端子配置の汎用性がある。しかしながら、Ｉ／Ｏセル４２の全体領域の面積がチップ全体に対する面積に対して無視できないほど大きくなってしまうという問題点がある。特に、Ｉ／Ｏセル４２中において静電保護耐量を維持させるために搭載される保護素子（保護用ＭＯＳトランジスタ、ダイオード、抵抗）は大きい面積を占めるため、チップサイズが増大する。これにより、回路全体のチップコストが押し上げられる。
【００１０】
特に、半導体集積回路において静電保護耐量の要求レベルが高い場合には、更なる保護素子の追加配置、又は保護素子のサイズの増大が必要となり、保護素子が更に大きい面積を占めることが考えられる。その場合には、回路全体のチップコストは更に押し上げられてしまう。
【００１１】
さらに、図１９、図２０に図示したチップには、入力、出力又は双方向のいずれのタイプの回路設計にも適合できるよう、必要な素子がＩ／Ｏセル４２内部にすべて搭載されている。そのため、実際の回路動作においては、あらかじめ配置されていた素子の中で使用しない素子があり、マスタスライス方式によって製造されるチップにおいて、素子の使用効率が悪化してしまうという問題点もある。
【００１２】
特許文献１〜７の集積回路においては、静電保護素子がＩ／Ｏセルに設けられていることを前提としているため、保護素子の領域を削減することができなかった。
【課題を解決するための手段】
【００１３】
本発明にかかるマスタスライス方式の半導体集積回路は、半導体基板の中央部に配設された内部回路と、前記内部回路の周辺部に配設された複数の入出力パッドと、前記内部回路と前記複数の入出力パッドのそれぞれとの間に配設された複数の入出力バッファと、を備える。前記内部回路は、一列に並設された複数の静電保護素子を有する。このような構成により、静電保護素子は内部回路中に一列に並設されているため、内部回路の周辺部に設けなくて済む。そのため、同じ機能の静電保護素子を設けるのに必要な半導体基板上の面積が少なくなり、半導体のチップ面積を削減することができる。
【発明の効果】
【００１４】
本発明により、半導体のチップ面積を削減することを可能にする半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかるチップの一例を示す全体図及びＩ／Ｏセルの一例を示す模式図である。
【図２】実施の形態１にかかる内部回路の素子配置の一例を示す模式図である。
【図３】実施の形態１にかかる内部回路の素子配置の具体例を示す図である。
【図４】実施の形態１にかかる出力バッファの一例を示す構成図と、関連技術にかかる出力バッファの一例を示す構成図である。
【図５】実施の形態１にかかる出力バッファの構成と関連技術にかかる出力バッファにおける保護用トランジスタの構成を比較した図表である。
【図６】関連技術にかかるＩ／Ｏセルの面積と実施の形態１にかかるＩ／Ｏセルの面積を比較した模式図である。
【図７】実施の形態１にかかるチップにおいて、関連技術にかかるチップと比較したときに増加した有効エリアを示したチップの全体図である。
【図８】実施の形態２にかかるチップの一例を示す全体図である。
【図９】実施の形態２にかかる内部回路の素子配置の一例を示す模式図である。
【図１０】実施の形態２にかかる出力バッファの一例を示す構成図である。
【図１１】実施の形態２にかかるアナログスイッチの一例を示す構成図と、実施の形態２にかかるアナログアンプ出力段の一例を示す構成図である。
【図１２】実施の形態２にかかるチップにおいて、関連技術にかかるチップと比較したときに増加した有効エリアを示したチップの全体図である。
【図１３】実施の形態３にかかる内部回路の素子配置の一例を示す模式図である。
【図１４】実施の形態３にかかる内部回路の素子配置の一例を示す構成図である。
【図１５】実施の形態３にかかる出力バッファの一例を示す構成図である。
【図１６】実施の形態４にかかるチップの一例を示す全体図である。
【図１７】実施の形態４にかかる内部回路の素子配置の一例を示す構成図である。
【図１８】実施の形態４にかかる出力バッファの例を示す構成図である。
【図１９】関連技術にかかる素子配置を示したチップの全体図である。
【図２０】関連技術にかかるＩ／Ｏセルの一例を示した模式図及びその詳細な構造を示した全体図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１（ａ）は、本発明の実施の形態１におけるＬＳＩのチップ（半導体集積回路）の一例を示す全体図である。図１（ａ）では、チップを構成する素子配置の全体像が示されている。図１（ａ）のチップ１０は、シリコンを材料とする半導体基板１１上にＩ／Ｏセル１２及び内部回路１３が搭載されている。Ｉ／Ｏセル１２は、内部回路１３の四辺を囲むようにして、チップ１０（半導体基板１１）の周辺部にアレイ状に並設されている。内部回路１３は、チップ１０（半導体基板１１）の中央部に配設されており、単一素子がアレイ状に並設されている素子アレイ部を有する。
【００１７】
図１（ｂ）は、Ｉ／Ｏセル１２の模式図である。図１（ｂ）におけるＩ／Ｏセル１２の種類は単一であり、Ｉ／Ｏセル１２は、入出力バッファ１２１及びＰＡＤ１２２のみを備える。入出力バッファ１２１は、トランジスタ等から構成されるバッファ回路であり、ＰＡＤ１２２は、チップ１０の外部に接続される入力または出力の端子である。Ｉ／Ｏセル１２において、入出力バッファ１２１はチップ１０の内側に、ＰＡＤ１２２は外側に設けられている。つまり、複数の入出力バッファ１２１が、内部回路１３と複数の入出力ＰＡＤ１２２のそれぞれとの間に配設されている。
【００１８】
図２は、内部回路１３のアレイ素子の配置構造の一例を示す模式図である。内部回路１３は、抵抗領域１３１、ＰＭＯＳトランジスタ領域１３２、１３３、１３４、ＮＭＯＳトランジスタ領域１３５、１３６、１３７、抵抗領域１３８、保護用Ｐ／ＮＭＯＳトランジスタ領域１３９、ダイオード領域１４０及び容量領域１４１を備える。内部回路１３の各部には、各部を構成する素子が一列に並設されている。
【００１９】
保護用Ｐ／ＮＭＯＳトランジスタ領域１３９は、保護用ＰＭＯＳトランジスタ及び保護用ＮＭＯＳトランジスタを備える。この保護用ＰＭＯＳトランジスタ及び保護用ＮＭＯＳトランジスタは、ＰＡＤ１２２に接続される静電対策用の保護素子である。この静電対策用の保護素子は、内部回路１３の構成に応じて、内部回路１３の素子中に所定の比率で配置される。
【００２０】
本発明の実施の形態１では、従来、一般的にチップ１０周辺のＩ／Ｏセル１２の部分に配置されていた静電保護素子（図２０における保護用ＰＭＯＳトランジスタ領域４２２、保護用ＮＭＯＳトランジスタ領域４２３）を、内部回路１３のアレイ素子（保護用Ｐ／ＮＭＯＳトランジスタ領域１３９）として配置している。このため、複数の入出力バッファ１２１と複数の入出力ＰＡＤ１２２との間には、静電保護素子が設けられていない。
【００２１】
チップ１０の外部に接続されるＰＡＤ１２２に入力、または出力される信号は、Ｉ／Ｏセル１２に搭載されている入出力バッファ１２１内の素子と内部回路１３内にアレイ状に配置されている静電保護素子とで構成される入出力回路に入力され、あるいは当該回路から出力される。このチップ１０の入出力回路の詳細については後述する。
【００２２】
図３は、内部回路１３の素子配置の具体例を示す構成図である。図３において、抵抗領域１３１には、抵抗素子が一列でアレイ状に配置されている。ＰＭＯＳトランジスタ領域１３２には、ＰＭＯＳトランジスタが一列でアレイ状に配置されている（図示を省略しているが、ＰＭＯＳトランジスタ領域１３３、１３４においても、同様にＰＭＯＳトランジスタが一列でアレイ状に配置されている。）。ＮＭＯＳトランジスタ領域１３７には、ＮＭＯＳトランジスタが一列でアレイ状に配置されている（図示を省略しているが、ＮＭＯＳトランジスタ領域１３５、１３６においても、同様にＮＭＯＳトランジスタが一列でアレイ状に配置されている。）。抵抗領域１３８には、抵抗素子が二列でアレイ状に配置されている。保護用Ｐ／ＮＭＯＳトランジスタ領域１３９には、保護用ＰＭＯＳトランジスタ及び保護用ＮＭＯＳトランジスタが一列でアレイ状に配置されている。ダイオード領域１４０には、ダイオードが二列でアレイ状に配置されている。容量領域１４１には、コンデンサが一列でアレイ状に配置されている。
【００２３】
図４（ａ）は、図１〜図３に示したチップ１０の構成に基づいて、外部端子に出力される出力バッファ（入出力回路）を構成した場合の、出力バッファの等価回路の構成例である。図４（ｂ）は、図１９、２０に示した従来のチップの素子の配置方式において、出力バッファを構成した場合の、出力バッファ（入出力回路）の等価回路の構成例である。
【００２４】
図４（ａ）において、内部回路１３の領域中の保護用ＰＭＯＳトランジスタ１４４は、ソースに電源電圧ＶＤＤが入力され、ゲートはソースに短絡され、ドレインはＩ／Ｏセル１２中のＰＡＤ１２２に接続されている。保護用ＮＭＯＳトランジスタ１４５は、ドレインがＩ／Ｏセル１２中のＰＡＤ１２２に接続され、ゲートはソースに短絡され、ソースにはグラウンド電圧ＧＮＤが入力されている。つまり、保護用ＰＭＯＳトランジスタ１４４及び保護用ＮＭＯＳトランジスタ１４５は、ダイオード接続されている。保護用ＰＭＯＳトランジスタ１４４及び保護用ＮＭＯＳトランジスタ１４５は、保護用Ｐ／ＮＭＯＳトランジスタ領域１３９を構成する素子である。
【００２５】
Ｉ／Ｏセル１２の領域中の出力用ＰＭＯＳトランジスタ１２３は、ソースに電源電圧ＶＤＤが入力され、ゲートは内部回路１３中のバッファ１４２に接続され、ドレインはＰＡＤ１２２に接続されている。出力用ＮＭＯＳトランジスタ１２４は、ドレインがＰＡＤ１２２に接続され、ゲートは内部回路１３中の反転バッファ１４３に接続され、ソースにはグラウンド電圧ＧＮＤが入力されている。出力用ＰＭＯＳトランジスタ１２３及び出力用ＮＭＯＳトランジスタ１２４は、入出力バッファ１２１を構成する素子である。
【００２６】
保護用ＰＭＯＳトランジスタ１４４のドレイン及び保護用ＮＭＯＳトランジスタ１４５のドレインが接続された信号線は、出力用ＰＭＯＳトランジスタ１２３のドレイン及び出力用ＮＭＯＳトランジスタ１２４のドレインが接続された信号線と並列に接続され、ＰＡＤ１２２に接続されている。この構成により、ＰＡＤ１２２からＥＳＤ（Electrostatic Discharge）による異常電流が流れた場合でも、保護用ＰＭＯＳトランジスタ１４４及び保護用ＮＭＯＳトランジスタ１４５に異常電流が流れるため、内部回路を保護することができる。
【００２７】
図４（ｂ）において、Ｉ／Ｏセル４２の領域中の保護用ＰＭＯＳトランジスタ４２６は、ソースに電源電圧ＶＤＤが入力され、ゲートはソースに短絡され、ドレインはＩ／Ｏセル１２中のＰＡＤ４２５に接続されている。保護用ＮＭＯＳトランジスタ４２７は、ドレインがＩ／Ｏセル４２中のＰＡＤ４２５に接続され、ゲートはソースに短絡され、ソースにはグラウンド電圧ＧＮＤが入力されている。つまり、保護用ＰＭＯＳトランジスタ４２６及び保護用ＮＭＯＳトランジスタ４２７は、ダイオード接続されている。保護用ＰＭＯＳトランジスタ４２６は、保護用ＰＭＯＳトランジスタ領域４２２を構成する素子であり、保護用ＮＭＯＳトランジスタ４２７は、保護用ＮＭＯＳトランジスタ領域４２３を構成する素子である。
【００２８】
Ｉ／Ｏセル４２中の出力用ＰＭＯＳトランジスタ４２８は、ソースに電源電圧ＶＤＤが入力され、ゲートは内部回路４３中のバッファ４３１に接続され、ドレインはＰＡＤ４２５に接続されている。出力用ＮＭＯＳトランジスタ４２９は、ドレインがＰＡＤ４２５に接続され、ゲートは内部回路４３中の反転バッファ４３２に接続され、ソースにはグラウンド電圧ＧＮＤが入力されている。出力用ＰＭＯＳトランジスタ４２８及び出力用ＮＭＯＳトランジスタ４２９は、入出力バッファ４２１を構成する素子である。
【００２９】
図４（ｂ）において、保護用ＰＭＯＳトランジスタ４２６のドレイン及び保護用ＮＭＯＳトランジスタ４２７のドレインが接続された信号線は、出力用ＰＭＯＳトランジスタ４２８のドレイン及び出力用ＮＭＯＳトランジスタ４２９のドレインが接続された信号線と並列に接続され、ＰＡＤ４２５に接続されている。この構成により、ＰＡＤ４２５からＥＳＤによる異常電流が流れた場合でも、保護用ＰＭＯＳトランジスタ４２６及び保護用ＮＭＯＳトランジスタ４２７に異常電流が流れるため、内部回路４３を保護することができる。
【００３０】
図４（ａ）における保護用ＰＭＯＳトランジスタ１４４及び保護用ＮＭＯＳトランジスタ１４５は、内部回路１３中に配設されているのに対し、図４（ｂ）における保護用ＰＭＯＳトランジスタ４２６及び保護用ＮＭＯＳトランジスタ４２７は、Ｉ／Ｏセル４２中に配設されている。
【００３１】
図５は、図４（ａ）に記載した入出力バッファと、図４（ｂ）に記載した入出力バッファとにおいて、保護用のＰＭＯＳトランジスタと保護用のＮＭＯＳトランジスタのＷ（横幅）サイズ、トランジスタ数及びトータルのＷサイズとを比較した図表である。
【００３２】
図４（ｂ）では、Ｉ／Ｏセル４２にＷサイズの大きい保護用ＰＭＯＳトランジスタ４２６及び保護用ＮＭＯＳトランジスタ４２７をそれぞれ１個ずつ配設し、それらを使用することによって、保護トランジスタとしての保護機能を実現している。なお、保護用ＰＭＯＳトランジスタ４２６、保護用ＮＭＯＳトランジスタ４２７のＷサイズは、それぞれ５００μｍ、２５０μｍである。また、図４（ｂ）中では、個数が１個であることをｍ＝１と記載している。他の図面でも、個数を同様に表記する。
【００３３】
それに対し、図４（ａ）では、内部回路１３中のアレイ素子であり、Ｗサイズの小さい保護用の単体トランジスタである保護用ＰＭＯＳトランジスタ１４４、保護用ＮＭＯＳトランジスタ１４５をそれぞれ並列に接続することで、保護として必要なＷサイズを実現している。なお、保護用ＰＭＯＳトランジスタ１４４、保護用ＮＭＯＳトランジスタ１４５のＷサイズは、それぞれ２０μｍ、１０μｍである。図４（ａ）の入出力バッファでは、保護用ＰＭＯＳトランジスタ１４４、保護用ＮＭＯＳトランジスタ１４５は、それぞれ２５個並列に接続されている。これにより、図４（ａ）の保護用ＰＭＯＳトランジスタ１４４、保護用ＮＭＯＳトランジスタ１４５のトータルのＷサイズを、図４（ｂ）の保護用ＰＭＯＳトランジスタ４２６、保護用ＮＭＯＳトランジスタ４２７のトータルのＷサイズと同じ値にしている。これにより、図４（ａ）における出力バッファ回路のＥＳＤの保護機能は、図４（ｂ）における出力バッファ回路のＥＳＤの保護機能と同等の機能が保証されている。
【００３４】
このように、マスタスライス方式を採用する半導体集積回路において図１〜３に示すレイアウト方式を施すことで、以下の効果を奏することができる。
【００３５】
チップにおいては、複数の静電保護素子がＩ／Ｏセル１２内ではなく、内部回路１３内に一列に並設されている。これにより、従来Ｉ／Ｏセルに搭載されていた入出力用の静電保護素子を削除することが可能である。図１〜３において、複数の入出力ＰＡＤ１２２と複数の入出力バッファ１２１との間には、静電保護素子が設けられていない。そのため、Ｉ／Ｏセルの面積は大幅に削減される。
【００３６】
図６は、図１に示したＩ／Ｏセル１２の面積と、図２０に示した従来のＩ／Ｏセル４２の面積を比較した模式図である。図６から、Ｉ／Ｏセルの面積が大幅に削減されたことが分かる。
【００３７】
Ｉ／Ｏセルの面積が大幅に削減されたことにより、チップ全体において、素子を配置可能な有効エリア（面積）が増大する。同一面積のチップにおいて、必要な静電保護素子の面積が同じ場合には、チップ周辺部の四辺に静電保護素子を配設するよりも、内部回路内に一列に静電保護素子を並設する方が、素子を設けられないチップの四隅の面積が小さくなるからである。図７は、図１に示したチップ１０と、図１９に示した従来のチップ４０を比較した場合に増加した有効エリア１５を示したものである。この有効エリア１５にチップ１０で使用する素子を搭載することにより、チップ面積あたりに搭載可能な有効素子数を増やすことができる。
【００３８】
逆に、チップ１０に搭載する有効素子数が従来と同じであれば、チップ面積を縮小することができる。それにより、チップコストを低減することができる。
【００３９】
以上の通り、本実施形態におけるチップでは、高いレベルでの静電保護耐量と一定レベルの入出力の汎用性を維持しながら、チップコストの増大を防ぎ効率よく素子を利用することができる。
【００４０】
実施の形態２
以下、図面を参照して本発明の実施の形態について説明する。図８は、本発明の実施の形態２におけるＬＳＩのチップの一例を示す全体図であり、ＬＳＩを構成する素子配置の全体像を示している。図８のチップ２０は、半導体基板２１上にＰＡＤ２２及び内部回路２３が搭載されている。ＰＡＤ２２は、内部回路２３の四辺を囲むようにして、チップ２０（半導体基板２１）の周辺部に並設されている。内部回路２３は、チップ２０（半導体基板２１）の内側に設けられ、単一素子が規則的に並設されている素子アレイ部である。
【００４１】
なお、内部回路２３の入出力バッファ（実施の形態１における入出力バッファ１２１）は、ＰＡＤ２２と内部回路２３との間には設けられていない。実施の形態２において、入出力バッファは、内部回路２３の回路動作を実現するために使用されない内部回路２３内部のトランジスタを用いて構成される。この詳細については後述する。
【００４２】
図９は、内部回路２３における素子配置の一例を示す模式図である。図９に示した内部回路２３は、抵抗領域２３１、ＰＭＯＳトランジスタ領域２３２、２３３、２３４、ＮＭＯＳトランジスタ領域２３５、２３６、２３７、抵抗領域２３８、ダイオード領域２３９及び容量領域２４０を備える。内部回路２３の各部には、各部を構成する素子がアレイ状に並設されている。抵抗領域２３１、ＰＭＯＳトランジスタ領域２３２、２３３、２３４、ＮＭＯＳトランジスタ領域２３５、２３６、２３７、抵抗領域２３８、ダイオード領域２３９は、それぞれ、実施の形態１における抵抗領域１３１、ＰＭＯＳトランジスタ領域１３２、１３３、１３４、ＮＭＯＳトランジスタ領域１３５、１３６、１３７、抵抗領域１３８、ダイオード領域１４０に対応する。各部の具体的な素子配置については、図３に示した素子配置の具体例と同様であり、説明を省略する。
【００４３】
ここで、内部回路２３のアレイ素子配置部において、実施の形態１における保護用Ｐ／ＮＭＯＳトランジスタ領域１３９は備えられていない。つまり、内部回路２３には、入出力用の静電保護のための特別なトランジスタは、予め搭載されていない。実施の形態２において、入出力用の静電保護のためのトランジスタは、内部回路２３の回路動作を実現するためには使用されないトランジスタである、ＰＭＯＳトランジスタ領域２３４及びＮＭＯＳトランジスタ領域２３５中の複数のトランジスタにより構成される。ＰＭＯＳトランジスタ領域２３４及びＮＭＯＳトランジスタ領域２３５は、一列に並設されたトランジスタ素子により構成されている。
【００４４】
そして、入出力バッファは、ＰＭＯＳトランジスタ領域２３３及びＮＭＯＳトランジスタ領域２３６において、内部回路２３内部の回路動作を実現するために使用されないトランジスタにより構成される。ＰＭＯＳトランジスタ領域２３３及びＮＭＯＳトランジスタ領域２３６は、一列に並設されたトランジスタ素子により構成されている。
【００４５】
図１０は、図８、９に示したチップ２０の構成に基づいて、外部端子に出力される出力バッファを構成した場合の、出力バッファの等価回路を示す構成例である。
【００４６】
図１０において、内部回路２３の領域中の保護用ＰＭＯＳトランジスタ２４１は、ソースに電源電圧ＶＤＤが入力され、ゲートはソースに短絡され、ドレインはＰＡＤ２２に接続されている。保護用ＮＭＯＳトランジスタ２４２は、ドレインがＰＡＤ２２に接続され、ゲートはソースに短絡され、ソースにはグラウンド電圧ＧＮＤが入力されている。つまり、保護用ＰＭＯＳトランジスタ２４１及び保護用ＮＭＯＳトランジスタ２４２は、ダイオード接続されている。保護用ＰＭＯＳトランジスタ２４１は、ＰＭＯＳトランジスタ領域２３４を構成する素子で、保護用ＮＭＯＳトランジスタ２４２は、ＮＭＯＳトランジスタ領域２３５を構成する素子であり、それぞれ標準的なアレイ素子である。
【００４７】
内部回路２３中の出力用ＰＭＯＳトランジスタ２４３は、ソースに電源電圧ＶＤＤが入力され、ゲートは内部回路２３中のバッファ２４５に接続され、ドレインはＰＡＤ２２に接続されている。出力用ＮＭＯＳトランジスタ２４４は、ドレインがＰＡＤ２２に接続され、ゲートは内部回路１３中の反転バッファ２４６に接続され、ソースにはグラウンド電圧ＧＮＤが入力されている。出力用ＰＭＯＳトランジスタ２４３はＰＭＯＳトランジスタ領域２３３を構成する素子であり、出力用ＮＭＯＳトランジスタ２４４は、ＮＭＯＳトランジスタ領域２３６を構成する素子である。
【００４８】
図１０において、保護用ＰＭＯＳトランジスタ２４１のドレイン及び保護用ＮＭＯＳトランジスタ２４２のドレインが接続された信号線は、出力用ＰＭＯＳトランジスタ２４３のドレイン及び出力用ＮＭＯＳトランジスタ２４４のドレインが接続された信号線と並列に接続され、ＰＡＤ２２に接続されている。この構成により、ＰＡＤ２２からＥＳＤによる異常電流が流れた場合でも、保護用ＰＭＯＳトランジスタ２４１及び保護用ＮＭＯＳトランジスタ２４２に電流が流れるため、内部回路２３を保護することができる。
【００４９】
図１０の出力バッファでは、図４（ａ）の出力バッファと同様、内部回路２３中のアレイ素子でありＷサイズの小さい保護用の単体トランジスタである保護用ＰＭＯＳトランジスタ２４１、保護用ＮＭＯＳトランジスタ２４２をそれぞれ並列に接続することで、保護として必要なＷサイズを実現している。なお、保護用ＰＭＯＳトランジスタ２４１、保護用ＮＭＯＳトランジスタ２４２のＷサイズは、それぞれ２０μｍ、１０μｍである。図１０の出力バッファでは、保護用ＰＭＯＳトランジスタ２４１、保護用ＮＭＯＳトランジスタ２４２は、それぞれ２５個並列に接続されている。これにより、実施の形態１と同様、図１０における出力バッファ回路のＥＳＤの保護機能は、図４（ｂ）における出力バッファ回路のＥＳＤの保護機能と同等の機能が保証されている。
【００５０】
図４（ａ）では、Ｉ／Ｏセル１２の入出力バッファ１２１にＷサイズの大きな出力用ＰＭＯＳトランジスタ１２３及び出力用ＮＭＯＳトランジスタ１２４をそれぞれ１個ずつ配設し、それらを使用することによって、出力バッファの機能を実現している。出力用ＰＭＯＳトランジスタ１２３のＷサイズは２００μｍであり、出力用ＮＭＯＳトランジスタ１２４のＷサイズは１００μｍである。
【００５１】
それに対し、図１０では、Ｗサイズの小さい出力用ＰＭＯＳトランジスタ２４３、出力用ＮＭＯＳトランジスタ２４４をそれぞれ複数個並列に接続することで、出力バッファの機能に必要なＷサイズを実現している。図１０の入出力バッファでは、出力用ＰＭＯＳトランジスタ２４３、出力用ＮＭＯＳトランジスタ２４４は、それぞれ１０個並列に接続されている。これにより、図１０の出力用ＰＭＯＳトランジスタ２４３、出力用ＮＭＯＳトランジスタ２４４のトータルのＷサイズを、図４（ａ）の出力用ＰＭＯＳトランジスタ１２３、出力用ＮＭＯＳトランジスタ１２４のトータルのＷサイズと同じ値にしている。これにより、図１０における出力バッファ回路の出力バッファの機能は、図４（ａ）における出力バッファの機能と同等の機能が保証される。
【００５２】
さらに、図８、９に示したチップ２０の構成に基づいて、アナログスイッチ（トランスファゲート）及びアナログアンプ出力段を構成した場合の構成図を、それぞれ図１１（ａ）、図１１（ｂ）に示す。
【００５３】
図１１（ａ）では、スイッチ用ＰＭＯＳトランジスタ２４７及びスイッチ用ＮＭＯＳトランジスタ２４８が接続されることにより、ＣＭＯＳトランスファゲートを構成している。スイッチ用ＰＭＯＳトランジスタ２４７のドレイン及びスイッチ用ＮＭＯＳトランジスタ２４８のソースは、内部回路２３中の共通の入出力信号線に接続されており、スイッチ用ＰＭＯＳトランジスタ２４７のソース及びスイッチ用ＮＭＯＳトランジスタ２４８のドレインは、共通の入出力信号線によりＰＡＤ２２に接続されている。スイッチ用ＰＭＯＳトランジスタ２４７のゲートと、スイッチ用ＮＭＯＳトランジスタ２４８のゲートには、レベルが反転された信号が入力される。具体的には、スイッチ用ＰＭＯＳトランジスタ２４７のゲートには、内部回路２３内の抵抗２４９、反転バッファ２５０、抵抗２５１を介して、ゲート信号線からゲート信号が入力される。スイッチ用ＮＭＯＳトランジスタ２４８のゲートには、内部回路２３内の抵抗２４９、反転バッファ２５０、抵抗２５２、反転バッファ２５３、抵抗２５４を介して、ゲート信号線からゲート信号が入力される。ここで、スイッチ用ＮＭＯＳトランジスタ２４８のゲートに入力されるゲート信号は、反転バッファ２５３を通過することにより、スイッチ用ＰＭＯＳトランジスタ２４７のゲートに入力されるゲート信号と論理レベルが反転する。
【００５４】
図１１（ａ）における保護用ＰＭＯＳトランジスタ２４１及び保護用ＮＭＯＳトランジスタ２４２は、図１０（ａ）に示した出力バッファの回路と同様に、ドレイン同士が接続され、ＰＡＤ２２に接続される。図１１（ａ）において、保護用ＰＭＯＳトランジスタ２４１のドレイン及び保護用ＮＭＯＳトランジスタ２４２のドレインが接続された信号線は、スイッチ用ＰＭＯＳトランジスタ２４７のドレイン及びスイッチ用ＮＭＯＳトランジスタ２４８のドレインが接続された信号線と並列に接続され、ＰＡＤ２２に接続されている。
【００５５】
なお、スイッチ用ＰＭＯＳトランジスタ２４７は、ＰＭＯＳトランジスタ領域２３３を構成する素子であり、スイッチ用ＮＭＯＳトランジスタ２４８は、ＮＭＯＳトランジスタ領域２３６を構成する素子である。保護用ＰＭＯＳトランジスタ２４１は、ＰＭＯＳトランジスタ領域２３４を構成する素子であり、保護用ＮＭＯＳトランジスタ２４２は、ＮＭＯＳトランジスタ領域２３５を構成する素子である。スイッチ用ＰＭＯＳトランジスタ２４７、スイッチ用ＮＭＯＳトランジスタ２４８及び反転バッファ２５３の周囲には、ガードリングが設けられている。
【００５６】
図１１（ｂ）では、アンプ用ＰＭＯＳトランジスタ２５５及びアンプ用ＮＭＯＳトランジスタ２５６が接続されることにより、アナログアンプ出力段を構成している。具体的に言えば、アンプ用ＰＭＯＳトランジスタ２５５は、ソースに電源電圧ＶＤＤが入力され、ゲートには入力信号が入力され、ドレインはＰＡＤ２２に接続されている。アンプ用ＮＭＯＳトランジスタ２５６は、ドレインがＰＡＤ２２に接続され、ゲートには入力信号が入力され、ソースにはグラウンド電圧ＧＮＤが入力されている。アンプ用ＰＭＯＳトランジスタ２５５及びアンプ用ＮＭＯＳトランジスタ２５６のドレイン同士は接続されている。
【００５７】
アンプ用ＰＭＯＳトランジスタ２５５のゲート及びドレインには、並列に分かれた入力信号が入力される。アンプ用ＰＭＯＳトランジスタ２５５のゲートには、内部回路２３内の抵抗２５７を介して入力信号が入力され、アンプ用ＰＭＯＳトランジスタ２５５のドレインには、内部回路２３内のコンデンサ２５８及び抵抗２５９を介して入力信号が入力される。
【００５８】
同様に、アンプ用ＮＭＯＳトランジスタ２５６のゲート及びドレインには、並列に分かれた入力信号が入力される。アンプ用ＮＭＯＳトランジスタ２５６のゲートには、内部回路２３内の抵抗２６０を介して入力信号が入力され、アンプ用ＮＭＯＳトランジスタ２５６のドレインには、内部回路２３内のコンデンサ２６１及び抵抗２６２を介して入力信号が入力される。
【００５９】
なお、図１１（ｂ）における保護用ＰＭＯＳトランジスタ２６３及び保護用ＮＭＯＳトランジスタ２６４は、図１１（ａ）に示した出力バッファの回路と同様に、ドレイン同士が接続され、ＰＡＤ２２に接続される。図１１（ｂ）において、保護用ＰＭＯＳトランジスタ２６３のドレイン及び保護用ＮＭＯＳトランジスタ２６４のドレインが接続された信号線は、アンプ用ＰＭＯＳトランジスタ２５５のドレイン及びアンプ用ＮＭＯＳトランジスタ２５６のドレインが接続された信号線と並列に接続され、ＰＡＤ２２に接続されている。この接続構成により、図１１（ｂ）においてＰＡＤ２２から異常電流が流れた場合でも、保護用ＰＭＯＳトランジスタ２６３及び保護用ＮＭＯＳトランジスタ２６４に異常電流が流れるため、内部回路２３側に異常電流は流れず、内部回路２３を保護することができる。
【００６０】
図１１（ａ）、（ｂ）における抵抗２４９、２５１、２５２、２５４、２５７、２５９、２６０、２６２は、抵抗領域２３１内にある抵抗素子であり、コンデンサ２５８、２６１は、容量領域２４０内にある容量素子である。アンプ用ＰＭＯＳトランジスタ２５５は、ＰＭＯＳトランジスタ領域２３３を構成する素子であり、アンプ用ＮＭＯＳトランジスタ２５６は、ＮＭＯＳトランジスタ領域２３６を構成する素子である。保護用ＰＭＯＳトランジスタ２６３は、ＰＭＯＳトランジスタ領域２３４を構成する素子であり、保護用ＮＭＯＳトランジスタ２６４は、ＮＭＯＳトランジスタ領域２３５を構成する素子である。アンプ用ＰＭＯＳトランジスタ２５５、アンプ用ＮＭＯＳトランジスタ２５６、保護用ＰＭＯＳトランジスタ２６３及び保護用ＮＭＯＳトランジスタ２６４の周囲には、それぞれガードリングが設けられている。
【００６１】
図１１（ａ）におけるスイッチ用ＰＭＯＳトランジスタ２４７、スイッチ用ＮＭＯＳトランジスタ２４８及び図１１（ｂ）におけるアンプ用ＰＭＯＳトランジスタ２５５、アンプ用ＮＭＯＳトランジスタ２５６は、図１０の出力用ＰＭＯＳトランジスタ２４３、出力用ＮＭＯＳトランジスタ２４４と同様、Ｗサイズが小さいトランジスタである。スイッチ用ＰＭＯＳトランジスタ２４７及びアンプ用ＰＭＯＳトランジスタ２５５のＷサイズは２０μｍであり、スイッチ用ＮＭＯＳトランジスタ２４８及びアンプ用ＮＭＯＳトランジスタ２５６のＷサイズは１０μｍである。図１１（ａ）において、スイッチ用ＰＭＯＳトランジスタ２４７及びスイッチ用ＮＭＯＳトランジスタ２４８は、並列に５個接続されている。図１１（ｂ）においては、アンプ用ＰＭＯＳトランジスタ２５５及びアンプ用ＮＭＯＳトランジスタ２５６は、並列に１０個接続されている。このように、小さなＷサイズのＭＯＳトランジスタを複数個並列に接続することによって、ＣＭＯＳトランスファゲート又はアナログアンプ出力段の機能に必要なＷサイズを実現している。なお、保護用ＰＭＯＳトランジスタ２６３及び保護用ＮＭＯＳトランジスタ２６４のＷサイズ及び接続数については、保護用ＰＭＯＳトランジスタ２４１及び保護用ＮＭＯＳトランジスタ２４２と同様である。
【００６２】
以上に示した実施の形態２においては、実施の形態１と異なり、内部回路２３の素子アレイ部に、特別な静電保護用のトランジスタを配設せず、内部回路２３の回路動作に使用しない素子アレイ部のトランジスタを使用している。さらに、入出力用バッファのトランジスタをＩ／Ｏセルに配設せず、内部回路２３の回路動作に使用しない素子アレイ部のトランジスタを使用している。このため、実施の形態１のチップと比較して、静電保護用のトランジスタ及び入出力用バッファのトランジスタを配設せずに済むため、有効素子配置領域を更に増加させることができる。
【００６３】
図１２は、図８に示したチップ２０と、図１９に示した従来のチップ４０を比較した場合に、増加した有効エリア２７を示したものである。この有効エリア２７に素子を搭載することにより、チップ面積あたりに搭載可能な有効素子数を増やすことができるため、構成できる回路数を増やすことができる。
【００６４】
逆に、チップに搭載する有効素子数が従来と同じであれば、チップ面積を縮小することができる。それにより、マスタスライス方式におけるチップ製造工程のコストを低減することができる。
【００６５】
さらに、実施の形態２では、内部回路２３内にアレイ状に並設されているトランジスタを、保護素子の他、ロジック出力バッファ、トランスファゲート、アナログ出力を構成するトランジスタに適用することが可能である。チップ２０内部（内部回路２３）にアレイ状に並設されているトランジスタは、Ｉ／Ｏセルに配設されていた入出力バッファ専用のトランジスタと比較すると、Ｗサイズが小さい。そのため、最適なサイズ及び個数のトランジスタを選択して、様々な用途の回路に適用することが可能である。以上より、図１９に記載した従来のチップ４０のように、Ｉ／Ｏセル４２内に入出力用保護のトランジスタ、入出力バッファのトランジスタといったそれぞれの機能を専用とするトランジスタを配設した場合と比較して、トランジスタの汎用性が向上する。
【００６６】
さらに、チップ上のトランジスタの使用効率を高めることができる。内部回路２３内においてアレイ状に並設されたトランジスタは、マスタスライス方式で予め製造する際に、チップ２０の用途や性能に応じて最適なサイズに設定される。このトランジスタが、内部回路２３の回路動作において使用されない場合には、出力バッファ、トランスファゲート、アナログ出力等の他機能の回路の素子に転用ができるため、トランジスタの使用効率を高めることができる。
【００６７】
なお、ここではトランジスタを素子の例として説明したが、ダイオード等、その他の汎用素子が内部回路２３内にアレイ状に並設される場合でも、同様の効果を得ることができる。
【００６８】
実施の形態３
実施の形態３にかかるチップは、実施の形態１にかかる内部回路１３のアレイ配置領域において並設された保護用Ｐ／ＮＭＯＳトランジスタを、保護用のダイオード又はツェナーダイオードに置き換えたものである。
【００６９】
図１３は、実施の形態３にかかる内部回路１３のアレイ素子の配置構造の一例を示す模式図である。内部回路１３は、抵抗領域１３１、ＰＭＯＳトランジスタ領域１３２、１３３、１３４、ＮＭＯＳトランジスタ領域１３５、１３６、１３７、抵抗領域１３８、保護用ダイオード領域１４６、ダイオード領域１４０及び容量領域１４１を備える。内部回路１３の各部には、各部を構成する素子が並設されている。
【００７０】
図１４は、内部回路１３の素子配置の具体例を示す構成図である。保護用ダイオード領域１４６には、保護用のダイオード又はツェナーダイオードが一列でアレイ状に配置されている。抵抗領域１３１〜容量領域１４１には、図３と同様、抵抗、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、保護用ダイオード、ダイオード、容量といった素子が、それぞれアレイ状に配置されている。
【００７１】
実施の形態３にかかるＬＳＩのチップの全体図については、実施の形態１と同様であるため、説明を省略する。
【００７２】
図１５は、図１３、１４に示した内部回路１３の構成に基づいて、外部端子に出力される出力バッファを構成した場合の、出力バッファの等価回路の構成図である。
【００７３】
図１５における保護用ダイオード１４７及び保護用ダイオード１４８は、図４（ａ）における保護用ＰＭＯＳトランジスタ１４４及び保護用ＮＭＯＳトランジスタ１４５に対応する。なお、保護用ダイオード１４７及び保護用ダイオード１４８は、保護用ダイオード領域１４６を構成する素子である。図１５における出力バッファのその他の部分については、図４（ａ）と同様であるため、説明を省略する。
【００７４】
以上に示した実施の形態３にかかるチップは、実施の形態１にかかるチップと同様の効果を奏する。
【００７５】
実施の形態４
以下、図面を参照して実施の形態４について説明する。図１６は、実施の形態４におけるＬＳＩのチップの全体図であり、ＬＳＩを構成する素子配置の全体像を示している。図４のチップ３０は、半導体基板３１上にＩ／Ｏセル３２及び内部回路３３が搭載されている。Ｉ／Ｏセル３２は、内部回路３３の四辺を囲むようにして、チップ３０（半導体基板３１）の周辺部にアレイ状に並設されている。
【００７６】
Ｉ／Ｏセル３２は、入出力バッファ３２１及びＰＡＤ３２２のみを備える。入出力バッファ３２１及びＰＡＤ３２２は、チップ３０上において、実施の形態１に記載した入出力バッファ１２１及びＰＡＤ１２２と同様に配設されている。
【００７７】
内部回路３３は、チップ３０（半導体基板３１）の内側に設けられ、素子がアレイ状に並設されている素子アレイ部である。内部回路３３は、パワー素子領域３４及びアレイ素子領域３５を備える。
【００７８】
パワー素子領域３４には、電力制御用の専用素子であるパワーＰＭＯＳトランジスタ、パワーＮＭＯＳトランジスタ、抵抗、保護用ダイオード等が搭載されている。図１７は、パワー素子領域３４の素子配置の具体例を示す構成図である。図１７において、パワー素子領域３４は、保護用ダイオード領域３４１、パワーＰＭＯＳトランジスタ領域３４２、抵抗領域３４３、パワーＮＭＯＳトランジスタ領域３４４及び保護用ダイオード領域３４５を備える。保護用ダイオード領域３４１、３４５には、保護用ダイオードが二列でアレイ状に配置されている。パワーＰＭＯＳトランジスタ領域３４２には、パワーＰＭＯＳトランジスタが一列でアレイ状に配置されている。抵抗領域３４３には、抵抗が一列でアレイ状に配置されている。パワーＮＭＯＳトランジスタ領域３４４には、パワーＮＭＯＳトランジスタが一列でアレイ状に配置されている。この各部の素子は、アレイ素子領域３５に備えられた素子よりも、サイズが大きい。なお、保護用のダイオードは、保護用のＭＯＳトランジスタに置き換えることもできる。
【００７９】
アレイ素子領域３５には、電力制御用の機能を有さない、その他のサイズの小さい素子がアレイ状に並設されている。
【００８０】
図１８（ａ）、（ｂ）は、図１６、１７に示したパワー素子領域３４の構成に基づく、パワー素子領域３４の出力が外部端子に接続される出力バッファの等価回路の構成例である。
【００８１】
図１８（ａ）の出力バッファは、図１０の出力バッファにおける保護用ＰＭＯＳトランジスタ２４１及び保護用ＮＭＯＳトランジスタ２４２が保護用ダイオード３４８及び保護用ダイオード３４９に置き換わっている他は、図１０の出力バッファとほぼ同じ回路構成である。図１８（ｂ）は、図１８（ａ）の保護用ダイオード３４８及び保護用ダイオード３４９が保護用ＰＭＯＳトランジスタ３５３及び保護用ＮＭＯＳトランジスタ３５４に置き換わったものであり、図１０の出力バッファとほぼ同じ回路構成を有する。
【００８２】
なお、図１８（ａ）、（ｂ）における出力用ＰＭＯＳトランジスタ３５１及び出力用ＮＭＯＳトランジスタ３５２は、実施の形態２における出力用ＰＭＯＳトランジスタ２４３及び出力用ＮＭＯＳトランジスタ２４４と対応している。出力用ＰＭＯＳトランジスタ３５１は、パワーＰＭＯＳトランジスタ領域３４２内のパワー素子であり、出力用ＮＭＯＳトランジスタ３５２は、パワーＮＭＯＳトランジスタ領域３４４内のパワー素子である。
【００８３】
図１７、図１８に記載したチップ３０の構成においては、従来はＩ／Ｏセルに備えられていたサイズの大きな静電保護用のダイオードを、サイズの大きなパワー素子が並設されている内部回路３３内のパワー素子領域３４に並設している。それにより、パワー素子領域３４とアレイ素子領域３５において、それぞれに並設されている素子のサイズを比較的均一にすることができる。そのため、サイズの大小がバラバラな素子が内部回路３３内に並設されている場合と比較して、静電保護用のダイオードを並設するために必要なチップ上の面積を削減することができる。これにより、図１９、図２０に記載した従来のチップ４０と比較して、静電保護用のダイオードによって占められるチップ面積が減少する。以上により、チップ面積あたりに搭載可能な有効素子数を増やすことができるため、実施の形態１と同様の効果を奏することができる。
【００８４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１におけるＩ／Ｏセル１２は、入出力バッファ１２１及びＰＡＤ１２２のみを備えるとしたが、静電保護素子以外のその他の素子がＩ／Ｏセル１２内に配置されてもよい。
【００８５】
また、実施の形態１〜４に示したマスタスライス方式の半導体集積回路は、製造方法の発明としても捉えることができる。実施の形態１（図１）に示したチップ１０のレイアウトの方法は、例えば以下の通りである。まず、半導体基板１１の中央部に、一列に並設された複数の静電保護素子（保護用Ｐ／ＮＭＯＳトランジスタ領域）を有する内部回路１３を配設する。次に、内部回路１３の周辺部に複数の入出力ＰＡＤ１２２を配設する。そして、内部回路１３と複数の入出力ＰＡＤ１２２のそれぞれとの間に、複数の入出力バッファ１２１を配設する。このようにして、マスタスライス方式の半導体集積回路を製造することができる。なお、各要素の配設する順番は、この方法に限られない。また、実施の形態２〜４に示したチップも、同様の方法で製造することができる。
【符号の説明】
【００８６】
１０  チップ
１１  半導体基板
１２  Ｉ／Ｏセル
１２１  入出力バッファ
１２２  ＰＡＤ
１２３  出力用ＰＭＯＳトランジスタ
１２４  出力用ＮＭＯＳトランジスタ
１３  内部回路
１３１、１３８  抵抗領域
１３２、１３３、１３４  ＰＭＯＳトランジスタ領域
１３５、１３６、１３７  ＮＭＯＳトランジスタ領域
１３９  保護用Ｐ／ＮＭＯＳトランジスタ領域
１４０  ダイオード領域
１４１  容量領域
１４２  バッファ
１４３  反転バッファ
１４４  保護用ＰＭＯＳトランジスタ
１４５  保護用ＮＭＯＳトランジスタ
１４６  保護用ダイオード領域
１４７、１４８  保護用ダイオード
１５  有効エリア
２０  チップ
２１  半導体基板
２２  ＰＡＤ
２３  内部回路
２３１、２３８  抵抗領域
２３２、２３３、２３４  ＰＭＯＳトランジスタ領域
２３５、２３６、２３７  ＮＭＯＳトランジスタ領域
２３９  ダイオード領域
２４０  容量領域
２４１  保護用ＰＭＯＳトランジスタ
２４２  保護用ＮＭＯＳトランジスタ
２４３  出力用ＰＭＯＳトランジスタ
２４４  出力用ＮＭＯＳトランジスタ
２４５  バッファ
２４６、２５０、２５３  反転バッファ
２４７  スイッチ用ＮＭＯＳトランジスタ
２４８  スイッチ用ＰＭＯＳトランジスタ
２４９、２５１、２５２、２５４、２５７、２５９、２６０、２６２  抵抗
２５５  アンプ用ＰＭＯＳトランジスタ
２５６  アンプ用ＮＭＯＳトランジスタ
２５８、２６１  コンデンサ
２６３  保護用ＰＭＯＳトランジスタ
２６４  保護用ＮＭＯＳトランジスタ
２７  有効エリア
３０  チップ
３１  半導体基板
３２  Ｉ／Ｏセル
３２１  入出力バッファ
３２２  ＰＡＤ
３３  内部回路
３４  パワー素子領域
３４１  保護用ダイオード領域
３４２  パワーＰＭＯＳトランジスタ領域
３４３  抵抗領域
３４４  パワーＮＭＯＳトランジスタ領域
３４５  保護用ダイオード領域
３４６  バッファ
３４７  反転バッファ
３４８、３４９  保護用ダイオード
３５  アレイ素子領域
３５１  出力用ＰＭＯＳトランジスタ
３５２  出力用ＮＭＯＳトランジスタ
３５３  保護用ＰＭＯＳトランジスタ
３５４  保護用ＮＭＯＳトランジスタ
【図１】
2013120857.tif 000003
【図２】
2013120857.tif 000004
【図３】
2013120857.tif 000005
【図４】
2013120857.tif 000006
【図５】
2013120857.tif 000007
【図６】
2013120857.tif 000008
【図７】
2013120857.tif 000009
【図８】
2013120857.tif 000010
【図９】
2013120857.tif 000011
【図１０】
2013120857.tif 000012
【図１１】
2013120857.tif 000013
【図１２】
2013120857.tif 000014
【図１３】
2013120857.tif 000015
【図１４】
2013120857.tif 000016
【図１５】
2013120857.tif 000017
【図１６】
2013120857.tif 000018
【図１７】
2013120857.tif 000019
【図１８】
2013120857.tif 000020
【図１９】
2013120857.tif 000021
【図２０】
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