(57)【要約】【課題】データドライバにおいて、電流ピーク値及び電流の立ち上がりの傾きを低減して、電流ノイズを低減する。【解決手段】データドライバは、遅延部８８と、出力回路３−１〜３−９６０とを具備している。遅延部８８は、制御信号ＣＴＲを順次遅延させた遅延制御信号を出力する。出力回路３−１〜３−９６０は、遅延制御信号に応答して出力を開始する。遅延部８８は、負荷容量値が相対的に大きい配線に接続される出力回路３−１が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路３−２が出力電圧を出力する出力開始時刻との時間差を、負荷容量値が相対的に小さい配線に接続される出力回路３−４８０が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路３−４７９が出力電圧を出力する出力開始時刻との時間差より大きくなるように、出力回路３−１〜３−９６０に出力する遅延制御信号を生成する。【選択図】図１１
2013120981.tif 000002
【特許請求の範囲】
【請求項１】
制御信号を順次遅延させた複数の遅延制御信号を出力する遅延部と、
前記複数の遅延制御信号のうちの対応する遅延制御信号に応答して出力を開始する複数の出力回路と
を具備し、
前記遅延部は、
前記複数の出力回路のうちの負荷容量値が相対的に大きい配線に接続される出力回路の出力開始時刻と、その後段又は前段の出力回路の出力開始時刻との時間差を、前記複数の出力回路のうちの負荷容量値が相対的に小さい配線に接続される出力回路の出力開始時刻と、その後段又は前段の出力回路の出力開始時刻との時間差より大きくなるように、前記複数の出力回路の各々に出力する前記遅延制御信号を生成する
データドライバ。
【請求項２】
請求項１に記載のデータドライバにおいて、
前記遅延部は、
前記複数の遅延制御信号を出力する複数の遅延回路を備え、
前記複数の遅延回路は、互いに直列に接続され、
前記複数の遅延回路のうち、
負荷容量値が相対的に大きい配線に接続される出力回路に接続される遅延回路は、遅延時間が長く、
負荷容量値が相対的に小さい配線に接続される出力回路に接続される遅延回路は、遅延時間が短い
データドライバ。
【請求項３】
請求項２に記載のデータドライバにおいて、
前記複数の直列接続された遅延回路のうち、
負荷容量値が相対的に大きい配線に接続される出力回路に接続される遅延回路の動作の順番が、負荷容量値が相対的に小さい配線に接続される出力回路に接続される遅延回路の動作の順番より前になる
データドライバ。
【請求項４】
請求項２に記載のデータドライバにおいて、
前記複数の遅延回路は、複数のグループを備え、
前記複数の遅延回路の遅延時間は、前記複数のグループの各々同士で互いに異なる
データドライバ。
【請求項５】
請求項４に記載のデータドライバにおいて、
前記複数のグループの少なくとも一部は、負荷容量値が相対的に大きい配線に接続される出力回路に接続されるグループに属する遅延回路の遅延時間が、負荷容量値が相対的に小さい配線に接続される出力回路に接続されるグループに属する遅延回路の遅延時間よりも長い
データドライバ。
【請求項６】
請求項２乃至５のいずれか一項に記載のデータドライバにおいて、
前記複数の遅延回路の少なくとも一部は、負荷容量値が相対的に大きい配線に接続される出力回路に接続される遅延回路の遅延時間が、負荷容量値が相対的に小さい配線に接続される出力回路に接続される遅延回路の遅延時間よりも長い
データドライバ。
【請求項７】
請求項２に記載のデータドライバにおいて、
前記複数の遅延回路のうち、負荷容量値が相対的に大きい配線に接続される前記第１出力回路へ第１遅延制御信号を出力する第１遅延回路は、前記制御信号を第１遅延時間分だけ遅延し、
前記複数の遅延回路のうち、前記第１出力回路の後段の第２出力回路へ第２遅延制御信号を出力する第２遅延回路は、前記制御信号を第２遅延時間分だけ遅延し、
前記複数の遅延回路のうち、負荷容量値が相対的に小さい配線に接続される第３出力回路へ第３遅延制御信号を出力する第３遅延回路は、前記制御信号を第３遅延時間分だけ遅延し、
前記複数の遅延回路のうち、前記第３出力回路の後段の第４出力回路へ第４遅延制御信号を出力する第４遅延回路は、前記制御信号を第４遅延時間分だけ遅延し、
前記第１遅延時間は前記第２遅延時間以上であり、
前記第２遅延時間は前記第３遅延時間より大きく、
前記第３遅延時間は前記第４遅延時間以上である
データドライバ。
【請求項８】
請求項３に記載のデータドライバにおいて、
前記複数の遅延回路の後段に設けられ、前記複数の遅延回路の最後段の遅延回路の遅延時間よりも長い遅延時間を有する他の遅延回路を更に具備する
データドライバ。
【請求項９】
請求項１乃至８のいずれか一項に記載のデータドライバと、
前記データドライバに接続され、負荷容量値が異なる複数の配線を有するパッケージと
を具備する
表示パネル駆動装置。
【請求項１０】
請求項９に記載の表示パネル駆動装置と、
ゲートドライバと、
前記表示パネル駆動装置にデータ線を駆動され、前記ゲートドライバにゲート線を駆動される表示パネルと
を具備する
表示装置。
【請求項１１】
制御信号を出力するステップと、
複数の出力回路のうちの負荷容量値が相対的に大きい配線に接続される出力回路が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路が出力電圧を出力する出力開始時刻との時間差を、前記複数の出力回路のうちの負荷容量値が相対的に小さい配線に接続される出力回路が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路が出力電圧を出力する出力開始時刻との時間差より大きくなるように、前記複数の出力回路の各々に出力する複数の遅延制御信号を生成するステップと、
前記複数の遅延制御信号を前記複数の出力回路の各々へ出力する工程と
を具備し、
前記複数の出力回路の各々は、前記複遅延制御信号に応答して、出力電圧を出力する
データドライバの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データドライバ、表示パネル駆動装置及び表示装置に関する。
【背景技術】
【０００２】
アクティブマトリックスタイプの液晶ディスプレイ（ＬＣＤ）パネルが知られている。この液晶ディスプレイパネルは、行方向及び列方向にそれぞれ平行に配設された走査（ゲート）線及びデータ線と、それらの交点に行列状に配置された画素と、各画素に配置されたアクティブ素子（例示：ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）とを備えている。アクティブ素子がＴＦＴの場合、そのゲート電極には走査線が接続される。ドレイン電極にはデータ線が接続される。ソース電極には、等価的に容量性負荷である液晶容量の一方が接続される。液晶容量の他方は共通電極線に接続される。これらの走査線及びデータ線には、それぞれゲートドライバ（走査線駆動回路）及びデータドライバ（データ線駆動回路）が接続される。
【０００３】
液晶ディスプレイパネルは、ゲートドライバによって走査線を上から下に向かって順番に走査することにより、各画素に配置されているアクティブ素子を介して、データドライバから液晶容量に電圧を印加する。データドライバは、その電圧を複数のデータ線に印可するための出力アンプを具備している。出力アンプは複数のアンプ回路を備えている。液晶ディスプレイパネルでは、その複数のアンプ回路の出力から液晶容量に印加された電圧に応じて、液晶分子の配列が変化し、それにより光の透過率が変化する。
【０００４】
近年の液晶ディスプレイパネルの高性能化に応じて、データドライバには低消費電力化・低雑音化・高速化が要求され、回路電源の低電圧化が必須となってきている。一方、回路電源の低電圧化に伴い、電気ノイズによる動作トラブルが発生し易くなり、ノイズ問題の重要性を考慮した回路設計が必要となっていきている。特にデータドライバは、ロジック部・インターフェース部などの低圧部と液晶ディスプレイパネルのデータ線を駆動するアンプ回路などの高圧部とで構成されている。そのため、低圧部に誤動作を起こさせないよう、アンプ回路の動作時に生じる強いノイズを低減することが必要である。
【０００５】
関連する技術として特開２０１０−１７６０８３号公報（特許文献１：対応米国出願公開ＵＳｐｕｂ．２０１０／０１９４７３１（Ａ１））に（データ）ドライバ及び表示装置が開示されている。図１は、特許文献１に開示されたデータドライバの構成を示すブロック図である。このデータドライバは、アンプ回路駆動部１３８と、複数のアンプ回路１３６−１〜１３６−Ｎとを具備している。アンプ回路駆動部１３８は、制御信号ＣＴＲ１、ＣＴＲ２を複数のアンプ回路１３６−１〜１３６−Ｎに出力する。複数のアンプ回路１３６−１〜１３６−Ｎは、制御信号ＣＴＲ１、ＣＴＲ２に応じて出力階調電圧を表示部（液晶ディスプレイパネル）のデータ線に出力する。アンプ回路駆動部１３８は、制御回路１４０と遅延部１４１、１４２、１４３とを備えている。制御回路１４０は、制御信号ＣＴＲ１及びそれを遅延部１４２で遅延した制御信号ＣＴＲ２をそれぞれ遅延部１４１及び遅延部１４３へ出力する。遅延部１４１は、制御信号ＣＴＲ１を順次遅延させて複数のアンプ回路のうちの半数のアンプ回路である第１アンプ回路群１３６−１〜１３６−（Ｎ／２）へ出力する。遅延部１４３は、制御信号ＣＴＲ２を順次遅延させて複数のアンプ回路のうちの残りの半数のアンプ回路である第２アンプ回路群１３６−（（Ｎ／２）＋１）〜１３６−Ｎへ出力する。
【０００６】
図２は、アンプ回路駆動部８８から複数のアンプ回路１３６−１〜１３６−Ｎへ入力する制御信号の波形を示すタイミングチャートである。制御回路１４０は、制御信号として制御信号ＣＴＲ１を出力する。遅延部１４１は、制御信号ＣＴＲ１を第１アンプ回路群１３６−１〜１３６−（Ｎ／２）の各々に均一な遅延量をつけて順番に出力する。遅延部１４３は、制御信号ＣＴＲ１を遅延部１４２で任意の遅延時間遅延させた制御信号ＣＴＲ２を第２アンプ回路群１３６−（（Ｎ／２）＋１）〜１３６−Ｎの各々に均一な遅延量をつけて順番に出力する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１７６０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発明者は、上記特許文献１の技術に関して以下に示す事実を発見した。
図３は、典型的なデータドライバ１０１の構成の一例を示す概略図である。このチップレイアウトイメージは特許文献１に記載されたものではないが、特許文献１を現実に適用する場合の例として発明者が今回考え出したものである。この図では、データドライバ１０１の符号を、図１のデータドライバの符号から変更して記載している。この図の例では、チップレイアウトとして、出力数が９６０であり、２つのチップ長辺近傍に出力端子が配置されている、といういわゆるセミスリムレイアウトを示している。
【０００９】
データドライバ１０１は、制御回路１０２と、アンプ回路１０３と、遅延回路１０４とを備えている。アンプ回路１０３は、データドライバ１０１におけるアンプ回路１０３の配置場所により、図の右側の下部と上部、及び、図の左側の上部と下部にそれぞれ２４０出力毎の４つのアンプ回路群を備えている。すなわち、アンプ回路１０３−１〜１０３−２４０、アンプ回路１０３−２４１〜１０３−４８０、アンプ回路１０３−４８１〜１０３−７２０及びアンプ回路１０３−７２１〜１０３−９６０の４つのアンプ回路群を備え、全部で９６０個のアンプ回路を有している。遅延回路１０４は、アンプ回路１０３に対応して設けられている。遅延回路１０４−１〜１０４−２４０、１０４−２４１〜１０４−４８０、１０４−４８１〜１０４−７２０及び１０４−７２１〜１０４−９６０の４つの遅延回路群を備え、全部で９６０個の遅延回路を有している。制御回路１０２は、制御信号としてＣＴＲを遅延回路１０４へ出力する。遅延回路１０４−１〜１０４−９６０は、制御信号ＣＴＲをアンプ回路１０３−１〜１０３−９６０の各々に順番に出力し、均一なタイミングでアンプ回路１０３−１〜１０３−９６０を順次動作させる。アンプ回路１０３の出力タイミングは、アンプ回路１０３−１と１０３−９６０が最も早く、アンプ回路１０３−４８０と１０３−４８１の出力が最も遅くなる。なお、図１との関係でいえば、図１の制御回路１４０及び遅延回路１４１−１〜１４１−３は、図３の制御回路１０２及び遅延回路１０４−１〜１０４−９６０に対応する。また、図１の複数のアンプ回路１３６−１〜１３６−Ｎは、図３の複数のアンプ回路１０３−１〜１０３−９６０に対応する。
【００１０】
図４は、図３における各アンプ回路の出力電圧の波形の一例を模式的に示すグラフである。縦軸はアンプ回路の出力電圧（Ｖ）を示し、横軸は時間（出力タイミング；秒）を示している。各出力電圧は、一定の時間間隔で順次立ち上がっている。すなわち、各アンプ回路は均一な時間差で指定された電圧を出力している。そのとき、アンプ回路１０３−１と１０３−９６０が最も早く出力電圧を出力し、アンプ回路１０３−２４１と１０３−７２０が中程で出力電圧を出力し、アンプ回路１０３−４８０と１０３−４８１が最も遅く出力電圧を出力する。
【００１１】
図５は、典型的なフィルムキャリア型パッケージ１１０にデータドライバ１０１を搭載した表示パネル駆動装置の構成の一例を示す模式図である。データドライバ１０１はパッケージ１１０に搭載されている。各アンプ回路１０３−１〜１０３−９６０の出力は、それぞれ信号配線１１２を介して、ノード１０５−１〜１０５−９６０に接続された液晶ディスプレイパネルのデータ線に接続される。図５に示すパッケージレイアウトの場合、アンプ回路１０３−１〜１０３−２４０、１０３−７２１〜１０３−９６０の範囲においては、アンプ回路１０３−２４０、１０３−７２１（ノード１０５−２４０、１０５−７２１に接続される信号配線１１２）の信号配線１１２から徐々に長くなり、アンプ回路１０３−１、１０３−９６０の信号配線１１２（ノード１０５−１、１０５−９６０に接続される信号配線１１２）が最も長くなる。アンプ回路１０３−２４１〜１０３−４８０、１０３−４８１〜１０３−７２０の範囲においては、信号配線１１２の長さは概ね一定であり、アンプ回路１０３−２４０、１０３−７２１での信号配線１１２の長さより短い。
【００１２】
図６は、図５におけるデータドライバの電源電流の波形の一例を、各アンプ回路の出力電圧の波形の一例（図４）と共に模式的に示すグラフである。縦軸は電源電流（Ａ）及びアンプ回路の出力電圧（Ｖ）を示し、横軸は時間（出力タイミング；秒）を示している。上方のグラフは図４であり０点をずらして記載している。下方のグラフはアンプ回路の電源電流である。この電源電流の波形は、表示パネル駆動装置の出力負荷容量が小さい場合又は接続したデータ線の配線抵抗が大きい場合の一例である。図中の範囲Ａは、アンプ回路１０３−１〜１０３−１２０、１０３−８４１〜１０３−９６０に関する電源電流を示す。図中の範囲Ｂは、アンプ回路１０３−１２１〜１０３−２４０、１０３−７２１〜１０３−８４０に関する電源電流を示す。図中の範囲Ｃは、アンプ回路１０３−２４１〜１０３−７２０に関する電源電流を示す。太線のグラフは、上記範囲Ａの複数の電源電流と範囲Ｂの複数の電源電流と範囲Ｃの複数の電源電流とを重ね合わせた全体の電源電流を示すグラフである。なお、図６には、理解の助けのためにアンプ回路の出力毎の電源電流の概略波形を模式的に示している。
【００１３】
アンプ回路１０３に接続するパッケージ１１０の信号配線１１２の長さに比例して、アンプ回路１０３が駆動する信号配線１１２の負荷が増加する。例えば、図７に示すように、Ｔａｐｅ状信号配線（信号配線１１２）間で寄生容量Ｃｉ（Ｃ１、Ｃ２、…、ＣＮ-1）が生じている。配線間隔が一定（例：最小値）で配線膜厚が同じ場合は、寄生容量Ｃｉは信号配線が長いほど大きくなる。そのため、ＡＭＰ（アンプ回路１０３）からＴａｐｅ状信号配線（信号配線１１２）経由で、Ｐａｎｅｌ負荷（液晶ディスプレイパネルのデータ線）に出力電圧を供給する場合、寄生容量Ｃｉの影響で信号配線が長いほど負荷が増加することになる。従って、範囲Ａで示されるグループは信号配線１１２が相対的に長いため、負荷が相対的に大きくなる。範囲Ｃで示されるグループは信号配線１１２が相対的に短いため、負荷が相対的に小さくなる。範囲Ｂで示されるグループは信号配線１１２の長さがその間となる。この場合、データドライバの出力の初期段階では、負荷が大きい範囲Ａのグループによる出力が行われる。そのため、全体の電源電流のグラフ（太線のグラフ）に示されるように、アンプ回路１０３−１、１０３−９６０が出力を開始するタイミングで電源電流（図７の電源電流Ｉ）が急激に増加し、かつ電流ピーク値及び電流の立ち上がり波形の傾き（ｄＩ／ｄｔ）が共に高くなる。
【００１４】
このような電流ピーク値の急激な増大は、電源線の抵抗成分による電圧降下を起こし、電源線を共通にする他の回路への電源電圧ドロップを引き起こす。また、電流の立ち上がり波形の傾き（ｄＩ／ｄｔ）は、容量性カップリング（寄生容量）や相互誘導によって他の信号配線にノイズを発生させる。この電流ピーク値の高さ及び電流の立ち上がり波形の傾きの大きさに起因するノイズが、低圧ロジック部、インターフェース部に回り込み、回路誤動作の原因となる。
【００１５】
なお、図３では説明の簡単化のため、図１の左右の動作タイミングをずらす遅延回路１４２を省略して説明している。しかし、遅延回路１４２がある場合でも問題がチップの左右で遅延回路１４２の遅延時間分だけずれて発生するだけであり、その本質は同一である。
【００１６】
また、上記の説明では液晶ディスプレイのデータドライバを例に挙げている。しかし、上記課題は同様の機能を有する他の種類のディスプレイのデータドライバにも同様にあてはまる。更に、上記の説明ではアナログ回路（アンプ回路−信号配線−表示パネル負荷）を例に挙げている。しかし、上記課題は同様の機能を有するデジタル回路にも当てはまると考えられる。すなわち、複数のデジタルデータを同時並行的に出力する場合での並列する信号配線の負荷容量によるノイズの発生や電源電圧ドロップの発生である。
【課題を解決するための手段】
【００１７】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明のデータドライバは、遅延部（８８）と、複数の出力回路（３−１〜３−９６０）とを具備している。遅延部（８８）は、制御信号（ＣＴＲ）を順次遅延させた複数の遅延制御信号（遅延大ＣＴＲ〜遅延小ＣＴＲ）を出力する。複数の出力回路（３−１〜３−９６０）は、複数の遅延制御信号（遅延大ＣＴＲ〜遅延小ＣＴＲ）のうちの対応する遅延制御信号に応答して出力を開始する。遅延部（８８）は、複数の出力回路（３−１〜９６０）のうちの負荷容量値が相対的に大きい配線に接続される出力回路（３−１、３−９６０）が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路（３−２、３−９５９）が出力電圧を出力する出力開始時刻との時間差を、複数の出力回路（３−１〜９６０）のうちの負荷容量値が相対的に小さい配線に接続される出力回路（３−４８０、３−４８１）が出力電圧を出力する出力開始時刻と、その後段又は前段次の出力回路（３−４７９、３−４８２）が出力電圧を出力する出力開始時刻との時間差より大きくなるように、複数の出力回路（３−１〜９６０）の各々に出力する遅延制御信号（遅延大ＣＴＲ〜遅延小ＣＴＲ）を生成する。
【００１９】
本発明の表示パネル駆動装置は、上記段落に記載のデータドライバ（１）と、データドライバ（１）に接続され、負荷容量値が異なる複数の配線を有するパッケージ（１０）とを具備している。
【００２０】
本発明の表示装置は、上記段落に記載の表示パネル駆動装置（１＋１０）と、ゲートドライバ（７０）と、表示パネル駆動装置にデータ線（６８）を駆動され、ゲートドライバ（７０）にゲート線（６７）を駆動される表示パネル（６０）とを具備している。
【００２１】
本発明のデータドライバの動作方法は、制御信号（ＣＴＲ）を出力するステップと、複数の出力回路（３−１〜３−９６０）のうちの負荷容量値が相対的に大きい配線に接続される出力回路（３−１、３−９６０）が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路（３−２、３−９５９）が出力電圧を出力する出力開始時刻との時間差を、複数の出力回路（３−１〜９６０）のうちの負荷容量値が相対的に小さい配線に接続される出力回路（３−４８０、３−４８１）が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路（３−４７９、３−４８２）が出力電圧を出力する出力開始時刻との時間差より大きくなるように、複数の出力回路（３−１〜３−９６０）の各々に出力する複数の遅延制御信号（遅延大ＣＴＲ〜遅延小ＣＴＲ）を生成するステップと、複数の遅延制御信号（遅延大ＣＴＲ〜遅延小ＣＴＲ）を前記複数の出力回路（３−１〜３−９６０）の各々へ出力する工程とを具備している。複数の出力回路（３−１〜３−９６０）の各々は、複遅延制御信号に応答して、出力電圧を出力する。
【発明の効果】
【００２２】
本発明により、電流ピーク値及び電流の立ち上がりの傾きを低減して、電流ノイズを低減することが可能になる。また、ノイズが原因の回路の誤動作を抑制することができる。更に、ＥＭＩ特性を良くすることができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、特許文献１に開示されたドライバの構成を示すブロック図である。
【図２】図２は、特許文献１におけるアンプ回路駆動部からアンプ回路へ入力する制御信号の波形を示すタイミングチャートである。
【図３】図３は、典型的なデータドライバの構成の一例を示す概略図である。
【図４】図４は、図３における各アンプ回路の出力電圧の波形の一例を模式的に示すグラフである。
【図５】図５は、典型的なフィルムキャリア型パッケージにデータドライバを搭載した表示パネル駆動装置の構成の一例を示す模式図である。
【図６】図６は、図５におけるデータドライバの電源電流の波形の一例を、各アンプ回路の出力電圧の波形の一例と共に模式的に示すグラフである。
【図７】図７は、アンプ回路に接続するパッケージの信号配線の寄生容量を示す模式図である。
【図８】図８は、本発明の第１の実施の形態に係る表示装置の構成の一例を示すブロック図である。
【図９】図９は、図８におけるデータドライバの構成を示すブロック図である。
【図１０】図１０は、本発明の第１の実施の形態に係るフィルムキャリア型パッケージにデータドライバを搭載した表示パネル駆動装置の構成の一例を示す模式図である。
【図１１】図１１は、本発明の第１の実施の形態に係るデータドライバの構成の一例を示すブロック図である。
【図１２Ａ】図１２Ａは、本発明の第１の実施の形態に係る遅延回路の具体例を示す回路図である。
【図１２Ｂ】図１２Ｂは、本発明の第１の実施の形態に係る遅延回路の具体例を示す回路図である。
【図１２Ｃ】図１２Ｃは、本発明の第１の実施の形態に係る遅延回路の具体例を示す回路図である。
【図１３】図１３は、本発明の第１の実施の形態に係るデータドライバの動作のタイミングチャートである。
【図１４Ａ】図１４Ａは、図１１における各アンプ回路の出力電圧の波形の一例を模式的に示すグラフである。
【図１４Ｂ】図１４Ｂは、図１０におけるデータドライバの電源電流の波形の一例を模式的に示すグラフである。
【図１５】図１５は、本発明の第２の実施の形態に係るデータドライバの構成の一例を示すブロック図である。
【図１６】図１６は、本発明の第３の実施の形態に係るデータドライバの構成の一例を示すブロック図である。
【図１７Ａ】図１７Ａは、図１０のフィルムキャリア型パッケージにデータドライバを搭載した表示パネル駆動装置の具体例を示す模式図である。
【図１７Ｂ】図１７Ｂは、図１０のフィルムキャリア型パッケージにデータドライバを搭載した表示パネル駆動装置の変形例を示す模式図である。
【図１７Ｃ】図１７Ｃは、図１０のフィルムキャリア型パッケージにデータドライバを搭載した表示パネル駆動装置の変形例を示す模式図である。
【図１８】図１８は、図１７ＣにおけるＡＡ’断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明のデータドライバ、表示パネル駆動装置及び表示装置の実施の形態に関して、添付図面を参照して説明する。
【００２５】
（第１の実施の形態）
本発明の第１の実施の形態に係る表示装置の構成について説明する。図８は、本発明の第１の実施の形態に係る表示装置の構成の一例を示すブロック図である。この表示装置５０は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置である。この表示装置５０は、表示部（液晶ディスプレイパネル）６０と、ゲートドライバ７０と、複数のデータドライバ１と、タイミングコントローラ５２とを具備している。
【００２６】
表示部（液晶ディスプレイパネル）６０は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）モジュールである。表示部６０は、複数のゲート線６７と、複数のデータ線６８と、複数の画素６１とを具備している。複数のゲート線６７は、Ｘ方向に延在する。複数のデータ線６８は、Ｙ方向に延在する。複数の画素６１は、複数のゲート線６７と複数のデータ線６８とが交差する点の各々に対応して、マトリクス状に配置されている。画素６１は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）６２と、画素容量６５とを具備している。画素容量６５は、画素電極と、画素電極に対向し接地された対向電極とを具備している。ＴＦＴ６２は、データ線６８に接続されたドレイン電極６３と、画素電極に接続されたソース電極６４と、ゲート線６７に接続されたゲート電極６６とを具備している。
【００２７】
ゲートドライバ７０は、複数のデータドライバ１と共に複数の画素６１を駆動する。ゲートドライバ７０は、チップ（図示されず）上に設けられている。ゲートドライバ７０は、複数のゲート線６７に接続されている。ゲートドライバ７０は、タイミングコントローラ５２からの信号に基づいて、複数のゲート線６７を駆動する。複数のデータドライバ１は、ゲートドライバ７０と共に複数の画素６１を駆動する。データドライバ１は、チップ上（図示しない）に設けられている。データドライバ１は、パッケージ１０に搭載されている（後述）。データドライバ１は、複数のデータ線６８に接続されている。データドライバ１は、タイミングコントローラ５２からの信号に基づいて、複数のデータ線６８を駆動する。
【００２８】
タイミングコントローラ５２は、配線を介して供給する信号により、ゲートドライバ７０及び複数のデータドライバ１を制御する。タイミングコントローラ５２は、チップ（図示されず）上に設けられている。タイミングコントローラ５２は、１水平期間において、垂直クロック信号ＶＣＫと、複数のゲート線６７を１番目から最終番目まで順番に選択するための垂直シフトパルス信号ＳＴＶとをゲートドライバ７０に出力する。例えば、ゲートドライバ７０は、垂直シフトパルス信号ＳＴＶと垂直クロック信号ＶＣＫとに応じて、複数のゲート線６７のうちの１つのゲート線６７を選択する。この場合、選択信号を１つのゲート線６７に出力する。この選択信号は、上記１つのゲート線６７に対応する１ライン分の画素６１のＴＦＴ６２のゲート電極６６に供給され、ＴＦＴ６２は選択信号によりオンする。他のゲート線６７についても同じである。
【００２９】
タイミングコントローラ５２は、１画面（１フレーム）分の表示データＤＡＴＡと、クロック信号ＣＬＫと、シフトパルス信号ＳＴＨとをデータドライバ１に出力する。１画面分の表示データＤＡＴＡは、１ライン目から最終ライン目までの表示データを含んでいる。１ライン分の表示データは、複数のデータ線６８のそれぞれに対応する複数の表示データを含んでいる。データドライバ１は、シフトパルス信号ＳＴＨとクロック信号ＣＬＫとに従って、複数の表示データをそれぞれ複数のデータ線６８に出力する。このとき、複数のゲート線６７のうちの１つのゲート線６７と複数のデータ線６８とに対応する画素６１のＴＦＴ６２はオンしている。このため、上記画素６１の画素容量６５には、それぞれ、複数の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分の表示データＤＡＴＡが表示される。
【００３０】
図９は、図８におけるデータドライバの構成を示すブロック図である。データドライバ１は、シフトレジスタ８１と、データレジスタ８２と、データラッチ回路８３と、レベルシフタ８４と、Ｄ／Ａコンバータ８５と、アンプ回路（出力回路）８６と、階調電圧生成回路８７と、アンプ回路駆動部８８と、複数の出力ノードＮＤとを具備している。複数の出力ノードＮＤは、それぞれ、パッケージ１０上の信号配線１２（後述）を介して複数のデータ線６８に接続されている。
【００３１】
階調電圧生成回路８７は、直列接続された階調抵抗素子を備えている。階調電圧生成回路８７は、電源回路（図示しない）からの基準電圧を階調抵抗素子により分圧し、複数の階調電圧を生成する。階調電圧生成回路８７は、生成された複数の階調電圧をＤ／Ａコンバータ８５へ出力する。
【００３２】
シフトレジスタ８１は、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ８２に出力する。データレジスタ８２は、タイミングコントローラ５２からの複数の表示データＤＡＴＡを、シフトレジスタ８１からのシフトパルス信号ＳＴＨに同期して取り込み、１ライン分のデータレジスタ８２のデータを取り込み終えたタイミングで、データラッチ回路８３に出力する。データラッチ回路８３は、複数のラッチ回路を備えている。複数のラッチ回路は、複数の表示データをそれぞれ同タイミングでラッチし、レベルシフタ８４に出力する。レベルシフタ８４は、複数のレベルシフタを備えている。複数のレベルシフタは、それぞれデータラッチ回路８３からの複数の表示データに対してレベル変換を行い、Ｄ／Ａコンバータ８５に出力する。Ｄ／Ａコンバータ８５は、複数のＤ／Ａコンバータを備えている。複数のＤ／Ａコンバータは、それぞれレベルシフタ８４からの複数の表示データに対してデジタル／アナログ変換を行う。すなわち、Ｄ／Ａコンバータは、複数の階調電圧の中から、表示データに応じた出力階調電圧を選択して、アンプ回路８６に出力する。
【００３３】
アンプ回路（出力回路）８６は、複数のアンプ回路（出力回路）３−１〜３−Ｎ（個々のアンプ回路を区別しない場合にはアンプ回路３と記す）を備えている。アンプ回路３の出力は、出力ノードＮＤ及びパッケージ１０（図１０参照）上の信号配線１２（図１０参照）を介してデータ線６８に接続されている。一つのアンプ回路３の出力は、一つの出力ノードＮＤ、一つの信号配線１２及び一つのデータ線６８に対応している。アンプ回路駆動部８８は、アンプ回路３を制御する制御信号を出力する。アンプ回路３は、制御信号に応じて出力階調電圧（出力電圧）をデータ線６８に出力する。
【００３４】
図１０は、本発明の第１の実施の形態に係るフィルムキャリア型パッケージ１０にデータドライバ１を搭載した表示パネル駆動装置の構成の一例を示す模式図である。以下では、データドライバ１の出力数が９６０（アンプ回路３が９６０個（Ｎ＝９６０））の例について説明する。表示パネル駆動装置は、データドライバ１と、テープ状パッケージ１０とを具備している。
【００３５】
データドライバ１はパッケージ１０に搭載されている。データドライバ１は、この図の例では、チップレイアウトとして、出力数が９６０であり、２つのチップ長辺近傍に出力端子が配置されている、といういわゆるセミスリムレイアウトを示している。データドライバ１は、アンプ回路（出力回路）３を備えている。アンプ回路３は、データドライバ１におけるアンプ回路３の配置場所により、図の右側の下部と上部、及び、図の左側の上部と下部にそれぞれ２４０出力毎の４つのアンプ回路群を備えている。すなわち、図の右側の下部の右下アンプ回路群（アンプ回路３−１〜３−２４０）、図の右側の上部の右上アンプ回路群（アンプ回路３−２４１〜３−４８０）、図の左側の上部の左上アンプ回路群（アンプ回路３−４８１〜３−７２０）及び図の左側の下部の左下アンプ回路群（アンプ回路３−７２１〜３−９６０）である。アンプ回路３の個数は、全部で９６０個である。
【００３６】
パッケージ１０は、入力信号配線１４と（出力）信号配線１２とを備えている。入力信号配線１４は、タイミングコントローラ５２から供給される制御信号（例示：表示データＤＡＴＡ、クロック信号ＣＬＫ、シフトパルス信号ＳＴＨ）および電源入力用の配線である。この図の例では、入力ノード１６を備えるテープ上の配線を用いている。信号配線１２は、データ線６８へ出力する出力階調電圧用の配線である。この図の例では、アンプ回路３−１〜３−１２０用の信号配線１２−１、アンプ回路３−１２１〜３−２４０用の信号配線１２−２、アンプ回路３−２４１〜３−４８０用の信号配線１２−３、アンプ回路３−４８１〜３−７２０用の信号配線１２−４、アンプ回路３−７２１〜３−８４０用の信号配線１２−５、アンプ回路３−８４１〜３−９６０用の信号配線１２−６という６つのテープ上の配線を用いている。信号配線１２−１、１２−２、１２−３、１２−４、１２−５、１２−６には、データ線６８に接続される出力ノード５−１〜５−１２０、５−１２１〜５−２４０、５−２４１〜５−４８０、５−４８１〜５−７２０、５−７２１〜５−８４０、５−８４１〜５−９６０が設けられている。アンプ回路３−１〜３−９６０の出力は、信号配線１２−１〜１２−６を介して、ノード５−１〜５−９６０に接続された液晶ディスプレイパネルのデータ線６８に接続される。
【００３７】
図１０に示すパッケージレイアウトの場合、アンプ回路３−１〜３−２４０、３−７２１〜３−９６０の範囲においては、アンプ回路３−２４０、３−７２１の信号配線１２（ノード５−２４０、５−７２１に接続される信号配線１２）から徐々に長くなり、アンプ回路３−１、３−９６０の信号配線１２（ノード５−１、５−９６０に接続される信号配線１２）が最も長くなる。一方、アンプ回路３−２４１〜３−４８０、３−４８１〜３−７２０の範囲においては、信号配線１２の長さは概ね一定であり、アンプ回路３−１〜３−２４０、３−７２１〜３−９６０での信号配線１２の長さより短い。すなわち、右下アンプ回路群及び左下アンプ回路群における入力信号配線１４に近い側の信号配線１２は長く、入力信号配線１４から離れるほど信号配線１２は短くなる。
【００３８】
従って、右下アンプ回路群及び左下アンプ回路群における入力信号配線１４に近い側の信号配線１２の（配線）負荷容量は大きく、入力信号配線１４から離れるほど信号配線１２の（配線）負荷容量は小さくなる。また、右上アンプ回路群及び左上アンプ回路群における信号配線１２の（配線）負荷容量は概ね同じ大きさであり、右下アンプ回路群及び左下アンプ回路群用の信号配線１２の（配線）負荷容量よりも小さい。すなわち、アンプ回路３−１〜３−１２０、３−９６０〜３−８４１に接続された信号配線１２の（配線）負荷容量が相対的に大きく、アンプ回路３−１２１〜３−２４０、３−８４０〜３−７２１に接続された信号配線１２の（配線）負荷容量が相対的に中間の大きさで、アンプ回路３−２４１〜３−４８０、３−７２０〜３−４８１に接続された信号配線１２の（配線）負荷容量が相対的に小さくなる。
【００３９】
図１１は、本発明の第１の実施の形態に係るデータドライバの構成の一例を示すブロック図である。この図の例では、既述のように、チップレイアウトとしていわゆるセミスリムレイアウトを示している。なお、この図において、シフトレジスタ８１、データレジスタ８２、データラッチ回路８３、レベルシフタ８４、Ｄ／Ａコンバータ８５、階調電圧生成回路８７及び出力ノードＮＤは記載を省略している。
【００４０】
データドライバ１のアンプ回路駆動部８８は、制御回路２及び遅延回路６、７、８を備えている。データドライバ１のアンプ回路８６（明示されず）は、アンプ回路３（３−１〜３−９６０）を備えている。
【００４１】
制御回路２は、アンプ回路３を駆動するアンプ駆動信号（制御信号）ＣＴＲを遅延回路６、７、８へ出力する。ただし、制御回路２はデータドライバ１内に無くても良く、その場合にはアンプ回路駆動部８８の外側（例示：タイミングコントローラ５２）からアンプ駆動信号（制御信号）ＣＴＲを遅延回路６、７、８へ供給する。
【００４２】
遅延回路（６、７、８）は、アンプ回路３に対応して設けられている。すなわち、一つの遅延回路は、一つのアンプ回路３に対応している。本実施の形態では、対応するアンプ回路３に接続される信号配線１２の長さ（負荷容量の大きさ）に応じて遅延時間を３つに分けている。そして、その３つの遅延時間に対応させて、遅延回路を３つのグループ、すなわち３つの遅延回路６、７、８に分けている。この場合、遅延回路６の遅延時間が最も長く、遅延回路８の遅延時間が最も短く、遅延回路７の遅延時間はそれらの中間である。そして、遅延時間が最も長い遅延回路６は、接続される信号配線１２が長い（負荷容量が大きい）アンプ回路３に接続される。遅延時間が中間の遅延回路７は、接続される信号配線１２が中間の長さの（負荷容量が中間の）アンプ回路３に接続される。遅延時間が最も短い遅延回路８は、接続される信号配線１２が短い（負荷容量が小さい）アンプ回路３に接続される。なお、グループの数は３に限定されるものではない。
【００４３】
具体的には、接続される信号配線１２が長いアンプ回路３−１〜３−１２０、３−８４１〜３−９６０には、遅延時間の長いグループの遅延回路６−１〜６−１２０、６−１２１〜６−２４０が接続される。その遅延回路６により、大きくタイミングをずらした（遅延させた）アンプ駆動信号ＣＴＲが順次伝達される。接続される信号配線１２が短いアンプ回路３−２４１〜３−７２０には、遅延時間の短いグループの遅延回路８−１〜８−４８０が接続される。その遅延回路８により、少しずつタイミングをずらした（遅延させた）アンプ駆動信号ＣＴＲが順次伝達される。接続される信号配線１２が中間の長さのアンプ回路３−１２１〜３−２４０、３−７２１〜３−８４０には、遅延時間が中間のグループの遅延回路７−１〜７−１２０、７−１２１〜７−２４０が接続される。その遅延回路７により、中程度にタイミングをずらした（遅延させた）アンプ駆動信号ＣＴＲが順次伝達される。
【００４４】
制御回路２に対して、遅延回路６−１から遅延回路６−１２０、遅延回路７−１から遅延回路７−１２０、遅延回路８−１から遅延回路８−２４０が、この順に直列に接続されている。また、制御回路２に対して、遅延回路６−２４０から遅延回路６−１２１、遅延回路７−２４０から遅延回路７−１２１、遅延回路８−４８０から遅延回路８−２４１が、この順に直列に接続されている。これら二つの直列接続された遅延回路列は、制御回路２に対して、並列に接続されている。
【００４５】
これら遅延回路６−１〜６−１２０、７−１〜７−１２０、８−１〜８−２４０の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路３−１〜３−１２０、３−１２１〜３−２４０、３−２４１〜３−４８０へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。同様に、遅延回路６−２４０〜６−１２１、７−２４０〜７−１２１、８−４８０〜８−２４１の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路３−９６０〜３−８４１、３−８４０〜３−７２１、３−７２０〜３−４８１へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。
【００４６】
すなわち、制御回路２のアンプ駆動信号ＣＴＲは、遅延回路６−１から遅延回路６−１２０まで順次遅延されながら送られ、次に遅延回路７−１から遅延回路７−１２０まで順次遅延されながら送られ、更に遅延回路８−１から遅延回路８−２４０まで順次遅延されながら送られる。同時に、アンプ駆動信号ＣＴＲは、遅延回路６−２４０から遅延回路６−１２１まで順次遅延されながら送られ、次に遅延回路７−２４０から遅延回路７−１２１まで順次遅延されながら送られ、更に遅延回路８−４８０から遅延回路８−２４１まで順次遅延されながら送られる。各遅延回路（６、７、８）は対応するアンプ回路３に接続されている。なお、図３のチップ左右の遅延時間差を設ける遅延回路１４２をこの本実施の形態に適用しても良い。
【００４７】
このとき、上述のように、上記３つのグループ（６−１〜６−２４０：７−１〜７−２４０：８−１〜８−４８０）において、それらの遅延回路の遅延時間は、３つのグループの各々同士で互いに異なっている。そして、３つのグループでは、前段のグループに属する遅延回路６−１〜６−１２０、６−２４０〜６−１２１の遅延時間は、後段のグループに属する遅延回路７−１〜７−１２０、７−２４０〜７−１２１の遅延時間よりも長くなっている。同様に、前段のグループに属する遅延回路７−１〜７−１２０、７−２４０〜７−１２１の遅延時間は、後段のグループに属する遅延回路８−１〜８−２４０、８−４８０〜８−２４１の遅延時間よりも長くなっている。
【００４８】
また、遅延回路６−１〜６−２４０、７−１〜７−２４０、８−１〜８−４８０は、全体としてみると、前段の遅延回路の遅延時間が、後段の遅延回路の遅延時間以上である。特に、前段の遅延回路６−１２０、６−１２１の遅延時間は、それぞれ後段の遅延回路７−１、７−２４０の遅延時間よりも長くなっている。同様に、前段の遅延回路７−１２０、７−１２１の遅延時間は、それぞれ後段の遅延回路８−１、８−４８０の遅延時間よりも長くなっている。
【００４９】
以上に示すように、遅延回路６、７、８は、遅延回路６−１〜６−２４０、７−１〜７−２４０、８−１〜８−４８０の３つの遅延回路群を備え、全部で９６０個の遅延回路を有している。制御回路２は、制御信号としてアンプ駆動信号ＣＴＲを遅延回路６、７、８へ出力する。遅延回路６−１〜６−２４０、７−１〜７−２４０、８−１〜８−４８０は、アンプ駆動信号ＣＴＲをアンプ回路３−１〜３−９６０の各々に順番に出力し、所望のタイミングでアンプ回路３−１〜３−９６０を順次動作させる。アンプ回路３の出力タイミングは、アンプ回路３−１と３−９６０が最も早く、アンプ回路３−４８０と３−４８１の出力が最も遅くなる。
【００５０】
すなわち、アンプ回路駆動部（遅延部）８８は、複数のアンプ回路３−１〜３−９６０のうちの負荷容量値が相対的に大きい配線に接続されるアンプ回路（例示：３−１、３−９６０）が出力を開始する出力開始時刻と、その後段又は前段のアンプ回路（例示：３−２、３−９５９）が出力を開始する出力開始時刻との時間差を、複数のアンプ回路３−１〜３−９６０のうちの負荷容量値が相対的に小さい配線に接続されるアンプ回路（例示：３−４８０、３−４８１）が出力を開始する出力開始時刻と、その後段又は前段のアンプ回路（例示：３−４７９、３−４８２）が出力を開始する出力開始時刻との時間差より大きくなるように、複数のアンプ回路３−１〜３−９６０の各々に出力するアンプ駆動信号（制御信号）ＣＴＲを生成する。そして、生成された複数のアンプ駆動信号（制御信号）ＣＴＲを、複数のアンプ回路３−１〜３−９６０に出力する。ここで、前段又は後段のアンプ回路とは、基準となるアンプ回路に対して、電気的な接続関係において、一つ前又は一つ後のアンプ回路（又はアンプ回路群）を意味している。その場合、一つ前のアンプ回路が最初に動作し、基準となるアンプ回路が次に動作し、一つ後のアンプ回路がその後に動作する。ただし、位置関係においては、必ずしも互いに隣り合う必要はない。
【００５１】
その他の構成については、図３の場合と同様である。
【００５２】
図１２Ａ〜図１２Ｃは、本発明の第１の実施の形態に係る遅延回路の具体例を示す回路図である。図１２Ａの遅延回路は、アナログ遅延回路である。ソースを電源ＶＤＤに接続された第１Ｐｃｈトランジスタと、ソースを第１Ｐｃｈトランジスタのドレインに接続された第２Ｐｃｈトランジスタと、ドレインを第２Ｐｃｈトランジスタのドレインに接続された第１Ｎｃｈトランジスタと、ドレインを第１Ｎｃｈトランジスタのソースに、ソースを電源ＶＳＳに接続された第２Ｎｃｈトランジスタとを備えている。第２Ｐｃｈトラジスタ及び第１Ｎｃｈトランジスタのゲートへインバータを介して入力（アンプ駆動信号ＣＴＲ）が供給され、第２Ｐｃｈトランジスタ及び第１Ｎｃｈトランジスタのドレインからバッファを介して出力（遅延したアンプ駆動信号ＣＴＲ）が送出される。第１Ｐｃｈトランジスタ及び第２Ｎｃｈトランジスタのゲートに供給されるバイアス電圧ＶＰ、ＶＮにより遅延時間を調整する。図１２Ｂは、デジタル遅延回路である。例えばインバータなどの論理素子を直列に接続し、その論理素子の数などで遅延時間を調整する。図１２Ｃは抵抗Ｒや容量Ｃを使用した遅延回路である。抵抗Ｒや容量Ｃは、別途用意した素子でもよいし、そのどちらか又は両方が前後の素子の寄生素子であっても構わない。ただし、本実施の形態における遅延回路（６、７、８、９（後述））は、これらの具体例に限定されるものではなく、他の遅延回路であっても良い。
【００５３】
次に、本発明の第１の実施の形態に係るデータドライバの動作について説明する。図１３は、本発明の第１の実施の形態に係るデータドライバの動作のタイミングチャートである。この図は、各時刻における制御回路２の出力信号（アンプ駆動信号ＣＴＲ）、及び遅延回路６−１〜６−２４０、７−１〜７−２４０、８−１〜８−４８０の出力信号（１サイクル分）を示している。各出力信号のパルス幅は一定である。ただし、遅延回路の出力信号のアクティブエッジ（例示：立ち上がりエッジ）の間隔は、遅延回路の遅延時間に応じて異なっている。具体的には、遅延回路６−１〜６−１２０、６−２４０〜６−１２１の出力信号のアクティブエッジの間隔は広い（「大」と表示）。遅延回路７−１〜７−１２０、７−２４０〜７−１２１の出力信号のアクティブエッジの間隔は中間の長さである（「中」と表示）。遅延回路８−１〜８−２４０、８−４８０〜８−２４１の出力信号のアクティブエッジの間隔は狭い（「小」と表示）。
【００５４】
時刻ｔ１において、制御回路２はアンプ駆動信号（制御信号）ＣＴＲを出力する。アンプ駆動信号ＣＴＲは、その信号のアクティブエッジ（例示：ＬｏレベルからＨｉレベルへの変化）で、アンプ回路３が入力信号（Ｄ／Ａコンバータから出力された表示データに応じた出力階調電圧）を増幅した出力信号を出力端子に出力するようにアンプ回路３を制御する。アンプ回路の出力状態は、次のアンプ駆動信号ＣＴＲのアクティブエッジまでに、例えば他の制御信号による他の動作モード（例示：ハイインピーダンス等）になる。表示部（液晶ディスプレイパネル）６０の駆動方法により、例えばドット反転駆動やライン反転駆動ではライン出力毎にアンプ回路の出力の極性が変化するため、次の動作時には異なる極性の信号を出力することになる。
【００５５】
時刻ｔ１〜ｔ１２０において、アンプ駆動信号ＣＴＲはアンプ回路３−１〜３−１２０、３−９６０〜３−８４１の各々に順番に出力されると共に、遅延回路６−１〜６−１２０、６−２４０〜６−１２１により遅延される。その際、その次の出力タイミングは、それら遅延回路６−１〜６−１２０、６−２４０〜６−１２１により大きく遅延されている。そのアンプ駆動信号ＣＴＲのアクティブエッジに応答して、アンプ回路３−１〜３−１２０、３−９６０〜３−８４１が入力信号（表示データに応じた出力階調電圧）を増幅した出力信号を出力端子に出力する状態になる。なお、この例では、アンプ駆動信号ＣＴＲをそのままアンプ回路３−１、アンプ回路３−９６０に時刻ｔ１で出力しているが、もちろん、制御回路２の出力であるＣＴＲをバッファリングしてアンプ駆動信号としても良い。
【００５６】
時刻ｔ１２１〜ｔ２４０において、遅延回路６−１２０、６−１２１を通過したアンプ駆動信号ＣＴＲは、アンプ回路３−１２１〜３−２４０、３−８４０〜３−７２１の各々に順番に出力されると共に、遅延回路７−１〜７−１２０、７−２４０〜７−１２１により遅延される。その際、その次の出力タイミングは、それら遅延回路７−１〜７−１２０、７−２４０〜７−１２１により中位に遅延されている。その遅延回路７による遅延の程度（「中」）は、遅延回路６による遅延の程度（「大」）に比べ小さい。そのアンプ駆動信号ＣＴＲのアクティブエッジに応答して、アンプ回路３−１２１〜３−２４０、３−８４０〜３−７２１が入力信号（表示データに応じた出力階調電圧）を増幅した出力信号を出力端子に出力する状態になる。
【００５７】
時刻ｔ２４１〜ｔ４８０において、遅延回路７−１２０、７−１２１を通過したアンプ駆動信号ＣＴＲは、アンプ回路３−２４１〜３−４８０、３−７２０〜３−４８１の各々に順番に出力されると共に、遅延回路８−１〜８−２４０、８−４８０〜８−２４１により遅延される。その際、その次の出力タイミングは、それら遅延回路８−１〜８−２４０、８−４８０〜８−２４１により少し遅延されている。その遅延回路８による遅延の程度（「小」）は、遅延回路６による遅延の程度（「大」）及び遅延回路７による遅延の程度（「中」）に比べて小さい。そのアンプ駆動信号ＣＴＲのアクティブエッジに応答して、アンプ回路３−２４１〜３−４８０、３−７２０〜３−４８１が入力信号（表示データに応じた出力階調電圧）を増幅した出力信号を出力端子に出力する状態になる。
【００５８】
以上のようにして、本発明の第１の実施の形態に係るデータドライバが動作する。各出力端子の各出力信号（増幅された出力階調電圧）は、各信号配線１２を経由して各データ線６８へ出力される。
【００５９】
図１４Ａは、図１１における各アンプ回路の出力電圧の波形の一例を模式的に示すグラフである。縦軸はアンプ回路の出力電圧（Ｖ）を示し、横軸は時間（出力タイミング；秒）を示している。アンプ回路３−１〜３−１２０、３−９６０〜３−８４１からの出力電圧に関しては、遅延回路６の遅延時間が長いことに伴い（図中、遅延大と表示）、長い時間間隔で各出力電圧が立ち上がっている。アンプ回路３−１２１〜３−２４０、３−８４０〜３−７２１からの出力電圧に関しては、遅延回路７の遅延時間が中位であることに伴い（図中、遅延中と表示）、中位の時間間隔で各出力電圧が立ち上がっている。アンプ回路３−２４１〜３−４８０、３−７２０〜３−４８１からの出力電圧に関しては、遅延回路８の遅延時間が短いことに伴い（図中、遅延小と表示）、短い時間間隔で各出力電圧が立ち上がっている。すなわち、アンプ回路３−１〜３−１２０、３−９６０〜３−８４１は、これらアンプ回路群の中では均一な長い時間差で指定された電圧を出力している。アンプ回路３−１２１〜３−２４０、３−８４０〜３−７２１は、これらアンプ回路群の中では均一な中位の時間差で指定された電圧を出力している。アンプ回路３−２４１〜３−４８０、３−７２０〜３−４８１は、これらアンプ回路群の中では均一な短い時間差で指定された電圧を出力している。
【００６０】
図１４Ｂは、図１０におけるデータドライバの電源電流の波形の一例を模式的に示すグラフである。縦軸は電源電流（Ａ）を示し、横軸は時間（出力タイミング；秒）を示している。この電源電流の波形は、表示パネル駆動装置の出力負荷容量が小さい場合又は接続したデータ線の配線抵抗が大きい場合の一例である。図中の「遅延大」は、アンプ回路３−１〜３−１２０、３−８４１〜３−９６０に関する電源電流を示す。図中の「遅延中」は、アンプ回路３−１２１〜３−２４０、３−７２１〜３−８４０に関する電源電流を示す。図中の「遅延小」は、アンプ回路３−２４１〜３−７２０に関する電源電流を示す。太線のグラフ「Ａ」は、図６の太線の電流波形（再掲）である。太線のグラフ「Ｂ」は、「遅延大」の複数の電源電流と「遅延中」の複数の電源電流と「遅延小」の複数の電源電流とを重ね合わせたグラフである。「Ａ」の場合と「Ｂ」の場合とは、遅延回路の構成以外の構成はすべて同一である。なお、図１４Ｂには、理解の助けのためにアンプ回路３の出力毎の電源電流の概略波形を模式的に示している。
【００６１】
「Ａ」の場合（図６の太線の電流波形）、アンプ回路１０３出力が全て均一なタイミングでずれているため、信号配線１１２が長く負荷が大きい最初の方に電源電流が集中し、電流ピークが高くなっている。また、これに応じて電源電流の立ち上がりの傾き（ｄＩ／ｄｔ）も大きくなっている。一方、「Ｂ」の場合（本実施の形態の電流波形）は、信号配線１２の負荷の大小に応じて遅延時間の大小を調整している。そのため、電源電流が分散され、電流ピークの低減及び電流の立ち上がりの傾き（ｄＩ／ｄｔ）の減少が可能となる。
【００６２】
より詳細には、以下のようである。図中の「遅延大」で示されるアンプ回路３のグループは、図６の範囲Ａで示されるグループと同様に、信号配線１２が相対的に長いため、負荷が相対的に大きくなる。図中の「遅延小」で示されるアンプ回路３のグループは、図６の範囲Ｃで示されるグループと同様に、信号配線１２が相対的に短いため、負荷が相対的に小さくなる。図中の「遅延中」で示されるアンプ回路３のグループは、図６の範囲Ｂで示されるグループと同様に、信号配線１２の長さはその中間となる。ここで本実施の形態の場合、「遅延大」で示されるアンプ回路３のグループでは、負荷は相対的に大きいが、遅延時間が長いため、信号配線１２間で電源電流の出力の時間間隔が長くなる。そのため、一本の信号配線１２に流れる電源電流は大きいが、互いの信号配線１２の電源電流のピーク同士の間隔は、出力の時間間隔が長くなる分だけ長くなる。すなわち、信号配線１２間での電源電流波形の重なりが相対的に少なくなる。その結果、全体の電源電流のグラフ（「Ｂ」）は、図６の場合のグラフ（「Ａ」）と比較して、アンプ回路３−１、３−９６０が出力を開始するタイミングで電源電流の増加は緩やかになり、かつ電流ピーク値及び電流の立ち上がりの傾き（ｄＩ／ｄｔ）が共に低くなる。すなわち、データドライバの出力の初期段階において、負荷が大きい「遅延大」で示されるアンプ回路３のグループによる出力が行われていても、電流ピーク値及び電流の立ち上がりの傾き（ｄＩ／ｄｔ）を共に低くすることができる。
【００６３】
本実施の形態では、フィルムキャリア上の液晶ディスプレイパネル信号配線１２の長さに起因する容量性負荷の値に応じて、遅延回路の時間ずれ量（遅延時間）を調整し、アンプ回路３が駆動するタイミングをずらす。これにより、電流ノイズの原因となる電流ピーク値を低減すること、及び、電流の立ち上がりの傾き（ｄＩ／ｄｔ）を小さくすることが可能になる。それにより、そのノイズが、低圧ロジック部、インターフェース部に回り込んで発生する誤動作を抑制することができる。さらに、電源配線から放射されるＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）の強度はｄＩ／ｄｔの値に比例する。従って、このｄＩ／ｄｔの値を小さくすることで、同時にＥＭＩ特性を良くすることもできる。更に、電流ピーク値を低減することで、電源線の抵抗成分への影響を低減でき、電源線を共通にする他の回路に対して電源電圧ドロップの問題を引き起こすことを軽減できる。
【００６４】
なお、図中の「遅延中」及び「遅延小」で示されるアンプ回路３のグループは、電流ピーク値が相対的に大きくない。そのため、遅延回路の遅延時間を相対的に小さくしても、電流ピーク値の低減及び電流の立ち上がりのピーク波形の傾き（ｄＩ／ｄｔ）の低減という点で問題はない。
【００６５】
また、上記実施の形態では、アンプ駆動信号（制御信号）ＣＴＲを供給する順番として、負荷容量の大きい配線に接続されるアンプ回路３→負荷容量の中位の配線に接続されるアンプ回路３→負荷容量の小さい配線に接続されるアンプ回路３、としている。しかし、本実施の形態はこの例に限定されるものではない。例えば、逆の順番であっても、負荷容量の大きい配線に接続されるアンプ回路３が駆動する段階で、その負荷容量が大きいために電流が急激に立ち上がったり、そのピークが大きくなったりした場合、同様に電流ノイズが発生する可能性がある。本実施の形態はそのような場合にも、遅延回路の時間ずれ量（遅延時間）を調整し、アンプ回路３が駆動するタイミングをずらすことで、ノイズを低減することができる。
ただし、上記実施の形態で、あるアンプ回路の電源電流が流れている時間が次のアンプ回路が出力を開始する時間よりも長い場合を考えると、電源電流のピークが一番大きくなる負荷容量が大きい配線に接続するアンプ回路を先に出力させることで、電源電流のピーク値を最小限にする効果がある。この点で、この順番がより好ましいといえる。
【００６６】
（第２の実施の形態）
本発明の第２の実施の形態に係る表示装置及びデータドライバの構成について説明する。本実施の形態では、データドライバにおける遅延回路が第１の実施の形態の遅延回路と相違している。以下、主にその相違点について説明する。
【００６７】
図１５は、本発明の第２の実施の形態に係る表示装置のデータドライバの構成の一例を示すブロック図である。第１の実施の形態のデータドライバ１では、信号配線１２の負荷に応じて遅延回路を大きく３つに分けている（遅延回路６、遅延回路７及び遅延回路８）。一方、本実施の形態のデータドライバ１ａでは、アンプ回路３の信号配線１２の長さが段々に変化しているのに応じて、遅延回路による遅延時間も段々に変化させている。以下詳細に説明する。
【００６８】
データドライバ１ａのアンプ回路駆動部８８ａは、制御回路２及び遅延回路８、９を備えている。データドライバ１ａのアンプ回路８６（明示されず）は、アンプ回路３（３−１〜３−９６０）を備えている。
【００６９】
制御回路２は、アンプ回路３を駆動するアンプ駆動信号ＣＴＲ（制御信号）を遅延回路８、９へ出力する。ただし、制御回路２はデータドライバ１内に無くても良く、その場合にはアンプ回路駆動部８８ａの外側（例示：タイミングコントローラ５２）からアンプ駆動信号（制御信号）ＣＴＲを遅延回路８、９へ供給する。
【００７０】
遅延回路（８、９）は、アンプ回路３に対応して設けられている。すなわち、一つの遅延回路は、一つのアンプ回路３に対応している。本実施の形態では、対応するアンプ回路３に接続される信号配線１２の長さ（負荷容量の大きさ）が段々に変化しているのに応じて、遅延回路による遅延時間も段々に変化させている。具体的には、信号配線１２の長さが長く段々に減少している（負荷容量が大きく段々に減少している）アンプ回路３−１〜３−２４０、３−９６０〜３−７２１（右下アンプ回路群及び左下アンプ回路群）については、遅延時間が長く段々に減少する遅延回路９−１〜９−２４０、９−４８０〜９−２４１を用いる。信号配線１２の長さが短くほぼ一定（負荷容量が小さくほぼ一定）なアンプ回路３−２４１〜３−７２０（右上アンプ回路群及び左上アンプ回路群）については、遅延時間が短く一定な遅延回路８−１〜８−４８０を用いる。遅延回路８は第１の実施の形態と同じである。
【００７１】
この場合、遅延回路９については、遅延回路９−１、９−４８０の遅延時間が最も長く、遅延回路９−２４０、９−２４１の遅延時間が最も短い。そして、遅延時間が最も長い遅延回路９−１、９−４８０は、接続される信号配線１２が最も長い（負荷容量が最も大きい）アンプ回路３−１、３−９６０に接続される。遅延時間が最も短い遅延回路９−２４０、９−２４１は、接続される信号配線１２が遅延回路９の中で最も短い（負荷容量が最も小さい）アンプ回路３−２４０、３−７２１に接続される。又、遅延回路８の遅延時間は遅延回路９のいずれの遅延時間よりも短い。
【００７２】
制御回路２に対して、遅延回路９−１から遅延回路９−２４０、遅延回路８−１から遅延回路８−２４０が、この順に直列に接続されている。また、制御回路２に対して、遅延回路９−４８０から遅延回路９−２４１、遅延回路８−４８０から遅延回路８−２４１が、この順に直列に接続されている。これら二つの直列接続された遅延回路列は、制御回路２に対して、並列に接続されている。
【００７３】
これら遅延回路９−１〜９−２４０、８−１〜８−２４０の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路３−１〜３−２４０、３−２４１〜３−４８０へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。同様に、遅延回路９−４８０〜９−２４１、８−４８０〜８−２４１の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路３−９６０〜３−７２１、３−７２０〜３−４８１へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。
【００７４】
すなわち、制御回路２のアンプ駆動信号ＣＴＲは、遅延回路９−１から遅延回路９−２４０まで順次遅延されながら送られ、次に遅延回路８−１から遅延回路８−２４０まで順次遅延されながら送られる。同時に、アンプ駆動信号ＣＴＲは、遅延回路９−４８０から遅延回路９−２４１まで順次遅延されながら送られ、次に遅延回路８−４８０から遅延回路８−２４１まで順次遅延されながら送られる。各遅延回路（８、９）は対応するアンプ回路３に接続されている。なお、図３のチップ左右の遅延時間差を設ける遅延回路１４２をこの本実施の形態に適用しても良い。
【００７５】
このとき、上述のように、上記２つのグループ（９−１〜９−４８０：８−１〜８−４８０）において、それらの遅延回路の遅延時間は、２つのグループの各々同士で互いに異なっている。そして、２つのグループでは、前段のグループに属する遅延回路９−１〜９−２４０、９−４８０〜９−２４１の遅延時間は、後段のグループに属する遅延回路８−１〜８−２４０、８−４８０〜８−２４１の遅延時間よりも長くなっている。
【００７６】
また、遅延回路９−１〜９−４８０、８−１〜８−４８０は、全体としてみると、前段の遅延回路の遅延時間が、後段の遅延回路の遅延時間以上である。特に、遅延回路９−１〜９−２４０、９−４８０〜９−２４１では、前段の遅延回路の遅延時間は、後段の遅延回路の遅延時間よりも長くなっている。また、前段の遅延回路９−２４０、９−２４１の遅延時間は、それぞれ後段の遅延回路８−１、７−４８０の遅延時間よりも長くなっている。
【００７７】
その他の構成については、図１１の場合と同様である。
【００７８】
また、本発明の第２の実施の形態に係るデータドライバの動作については、遅延時間が異なる他は、第１の実施の形態と同様である。
【００７９】
本実施の形態により、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態では、第１の実施の形態と比較して、遅延量の異なる遅延回路９の種類を増やすことでアンプ回路３が駆動するタイミングを細かく制御できる。それにより、さらにアンプ回路の駆動による電流ピーク電流の更なる低減及び電流の立ち上がりの傾き（ｄＩ／ｄｔ）の更なる減少が可能となる。
【００８０】
（第３の実施の形態）
本発明の第３の実施の形態に係る表示装置及びデータドライバの構成について説明する。本実施の形態では、データドライバにおける遅延回路が第１の実施の形態の遅延回路と相違している。以下、主にその相違点について説明する。
【００８１】
図１６は、本発明の第３の実施の形態に係る表示装置のデータドライバの構成の一例を示すブロック図である。第１の実施の形態のデータドライバ１では、信号配線１２の負荷に応じて遅延回路を大きく３つに分け、遅延時間を徐々に短くしている（遅延大・遅延中・遅延小）。一方、本実施の形態のデータドライバ１ｂでは、更に後段に遅延回路を設け、その遅延時間を再び長くしている（遅延小の後に遅延中・遅延大）。以下詳細に説明する。
【００８２】
データドライバ１ｂでは、信号配線１２が長いアンプ回路３−１〜３−１２０、３−８４１〜３−９６０には遅延時間の長いグループの遅延回路６−１〜６−１２０、６−１２１〜６−２４０が接続され、信号配線１２が中間の長さのアンプ回路３−１２１〜３−２４０、３−７２１〜３−８４０には遅延時間が中間のグループの遅延回路７−１〜７−１２０、７−１２１〜７−２４０が接続され、信号配線１２が短いアンプ回路３−２４１〜３−４７８、３−７２０〜３−４８３には遅延時間の短いグループの遅延回路８−１〜８−４８０が接続される、という点は第１の実施の形態のデータドライバ１と同じである。ただし、信号配線１２が短いアンプ回路３−４７９、３−４８２に、遅延時間の中間の長さのグループの遅延回路７−２４１、７−２４２が接続される。更に、信号配線１２が短いアンプ回路３−４８０、３−４８１に、遅延時間の長いグループの遅延回路６−２４１、６−２４２が接続される。
【００８３】
すなわち、直列に接続された遅延回路群において、制御回路２から遠ざかるに連れて遅延回路の遅延時間を短くしているが、制御回路２から最も遠い側では逆に遅延回路の遅延時間を長くする。この図の例では、制御回路２から最も遠い側の２個（７−２４１；６−２４１、７−２４２；６−２４２）において、段々に遅延回路の遅延時間を長くしている（７−２４１→６−２４１、７−２４２→６−２４２）。しかし、本実施の形態はこの例に限定されるものではなく、制御回路２から最も遠い側で遅延時間を長くする遅延回路は１個でも、２個以上でもよい。
【００８４】
その他の構成については、図１１の場合と同様である。
【００８５】
また、本発明の第３の実施の形態に係るデータドライバの動作については、遅延時間が異なる他は、第１の実施の形態と同様である。
【００８６】
本実施の形態により、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態により、以下の効果を得ることができる。図１４Ｂにおいて、「Ｂ」の場合（第１の実施の形態の電流波形）、アンプ回路の駆動開始時の電流ピーク及び電流の立ち上がりの傾き（ｄＩ／ｄｔ）の低減により電流波形の立ち上がりが改善されている。そのため、電流波形の立ち下がりの傾き（ｄＩ／ｄｔ）の影響が相対的に大きくなる。それに伴い、電流波形の立ち下がり時において、寄生容量や相互誘導によって他の信号配線に発生するノイズの影響が相対的に大きくなる。従って、本実施の形態では、電流が減少して行く電流波形の立ち下がりのときの傾きをも小さくする。それにより、電流の立ち上がり時及び立ち下り時の急峻な変動を抑制することができる。その結果、ノイズの発生を更に防止でき、回路の誤動作を更に防ぐことが可能となる。
【００８７】
図１７Ａ〜図１７Ｃは、図１０のフィルムキャリア型パッケージ１０にデータドライバを搭載した表示パネル駆動装置の具体例又は変形例を示す模式図である。表示パネル駆動装置は、データドライバ１、データドライバ１α又はデータドライバ１βと、パッケージ１０とを具備している。
【００８８】
図１７Ａを参照すると、データドライバ１はパッケージ１０に搭載されている。データドライバ１は、この図の例では、チップレイアウトとして、２つのチップ長辺近傍に出力端子としてのバンプ９１が列状に配置されたレイアウトを有している。データドライバ１は、一つのバンプ９１に対応して、一つのアンプ回路３（図示されず）を有している。バンプ９１に接続されたインナーリード９２は、信号配線１２（リード）に接続されている。信号配線１２（リード）は、ノード５（出力リード端子；アウターリード）に接続されている。また、バンプ９１の列の途中に入力端子としてのバンプ９３が列状に配置されている。バンプ９３に接続されたインナーリード９４は、入力信号配線１４（リード）に接続されている。入力信号配線１４（リード）は、入力ノード１６（入力リード端子；アウターリード）に接続されている。インナーリード９２、９４、信号配線１２、入力信号配線１４はテープ９５中に設けられている。インナーリード９２、９４は封止樹脂（図示されず；図１８参照）に覆われている。信号配線１２（リード）及び入力信号配線１４は、絶縁膜（ソルダーレジスト）９７に覆われている。ただし、データドライバ１は、データドライバ１ａ、１ｂであっても良い。
【００８９】
図１７Ｂを参照すると、データドライバ１α及びパッケージ１０は、図１７Ａのデータドライバ１及びパッケージ１０とほぼ同じである。ただし、データドライバ１αは、チップレイアウトとして、２つのチップ長辺近傍だけでなく、２つのチップ短辺近傍にも出力端子としてのバンプ９１が列状に配置されている点で、図１７Ａのデータドライバ１と相違している。ただし、データドライバ１αは、データドライバ１ａ、１ｂの構成を有していても良い。
【００９０】
図１７Ｃを参照すると、データドライバ１β及びパッケージ１０は、図１７Ｂのデータドライバ１及びパッケージ１０とほぼ同じである。ただし、データドライバ１βは、チップレイアウトとして、２つのチップ長辺近傍において、列状に配置された入力端子としてのバンプ９３に対向する位置にも出力端子としてのバンプ９１が列状に配置されている点で、図１７Ｂのデータドライバ１と相違している。ただし、データドライバ１βは、データドライバ１ａ、１ｂの構成を有していても良い。
【００９１】
図１８は、図１７ＣにおけるＡＡ’断面図である。
この図の例では、テープ（状配線）９５は、基板フィルム９６と、基板フィル９６上に設けられたインナーリード９２、信号配線１２（リード）及びノード５（出力リード端子；アウターリード）と、インナーリード９４、入力信号配線１４（リード）、入力ノード１６（入力リード端子；アウターリード）とを備えている。データドライバ１は、バンプ９１、９３をインナーリード９２、９４に接続されている。インナーリード９２、９４は、データドライバ１βのバンプ９１、９３と共に封止樹脂９８に覆われている。信号配線１２（リード）及び入力信号配線１４は、絶縁膜（ソルダーレジスト）９７に覆われている。図１７Ａや図１７Ｂについても、図１８と同様の断面構造を有している。
【００９２】
図１７Ａ〜図１７Ｃ（、図１８）のいずれの場合にも、第１の実施の形態〜第３の実施の形態を適用することが可能であり、それらの効果を得ることができる。
【００９３】
また、上記の説明では液晶ディスプレイのデータドライバを例に挙げている。しかし、本発明は同様の機能を有する他の種類のディスプレイのデータドライバにも同様に適用することが可能である。更に、上記の説明では、アナログ回路（アンプ回路−信号配線−表示パネル負荷）を例に挙げている。しかし、本発明は同様の機能を有するデジタル回路にも適用することができる。すなわち、複数のデジタルデータを並列する複数の信号配線により同時並行的に出力するデジタル回路にも適用することが可能である。
【００９４】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態で説明された技術は、矛盾の発生しない限り、他の実施の形態においても同様に適用可能である。
【符号の説明】
【００９５】
１、１ａ、１ｂ  データドライバ
２  制御回路
３、３−１〜３−Ｎ、３−１〜３−９６０  アンプ回路
５、５−１〜５−９６０  ノード
６、６−１〜６−２４０  遅延回路
７、７−１〜７−２４０  遅延回路
８、８−１〜８−４８０  遅延回路
９、９−１〜９−４８０  遅延回路
１０  パッケージ
１２、１２−１〜１２−６  信号配線
１４  入力信号配線
１６  入力ノード
５０  表示装置
５２  タイミングコントローラ
６０  表示部（液晶ディスプレイパネル）
６１  画素
６２  Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）
６３  ドレイン電極
６４  ソース電極
６５  画素容量
６６  ゲート電極
６７  ゲート線
６８  データ線
７０  ゲートドライバ
８１  シフトレジスタ
８２  データレジスタ
８３  データラッチ回路
８４  レベルシフタ
８５  Ｄ／Ａコンバータ
８６  アンプ回路
８７  階調電圧生成回路
８８、８８ａ、８８ｂ  アンプ回路駆動部
９１  バンプ
９２  インナーリード
９３  バンプ
９４  インナーリード
９５  テープ（状配線）
９６  基板フィルム
９７  絶縁膜（ソルダーレジスト）
９８  封止樹脂
１１２  信号配線
１３６−１〜１３６−Ｎ  アンプ回路
１４０  制御回路
１４１、１４２、１４３  遅延回路
【図１】
2013120981.tif 000003
【図２】
2013120981.tif 000004
【図３】
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【図４】
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【図５】
2013120981.tif 000007
【図６】
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【図７】
2013120981.tif 000009
【図８】
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【図９】
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【図１０】
2013120981.tif 000012
【図１１】
2013120981.tif 000013
【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
2013120981.tif 000016
【図１３】
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【図１４Ａ】
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【図１４Ｂ】
2013120981.tif 000019
【図１５】
2013120981.tif 000020
【図１６】
2013120981.tif 000021
【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８】
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