(57)【要約】【課題】耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置およびその製造方法を提供する。【解決手段】ＭＯＳＦＥＴ１は、主表面１０ａ側に開口する第１トレンチ１６と、主表面１０ａ側に開口し、第１トレンチ１６よりも浅い第２トレンチ１７とが形成され、炭化珪素からなる基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、第２トレンチ１７の壁面１７ａ上に接触して配置されたソース電極５０とを備えている。基板１０は、ソース領域１５と、ボディ領域１４と、ドリフト領域１３とを含んでいる。第１トレンチ１６は、ソース領域１５およびボディ領域１４を貫通しつつ、ドリフト領域１３に達するように形成されている。第２トレンチ１７は、ソース領域１５を貫通しつつ、ボディ領域１４に達するように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の主表面側に開口する第１トレンチと、前記主表面側に開口し、前記第１トレンチよりも浅い第２トレンチとが形成され、炭化珪素からなる基板と、
前記第１トレンチの壁面上に接触して配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接触して配置されたゲート電極と、
前記第２トレンチの壁面上に接触して配置されたコンタクト電極とを備え、
前記基板は、
前記基板の前記主表面および前記第１トレンチの前記壁面を含むソース領域と、
前記ソース領域に接触し、前記第１トレンチの前記壁面を含むボディ領域と、
前記ボディ領域に接触し、前記第１トレンチの前記壁面を含むドリフト領域とを含み、
前記第１トレンチは、前記ソース領域および前記ボディ領域を貫通しつつ、前記ドリフト領域に達するように形成されており、
前記第２トレンチは、前記ソース領域を貫通しつつ、前記ボディ領域に達するように形成されている、半導体装置。
【請求項２】
前記コンタクト電極は、前記基板の前記主表面上に接触することなく配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第２トレンチの前記壁面を構成する面は、｛０００１｝面に交差する面である、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２トレンチを含む前記基板の厚み方向に沿った断面において、前記第２トレンチの最底部の前記壁面から｛０００１｝面に平行に延在する仮想の直線は、前記第２トレンチに対向する前記第１トレンチの前記壁面に交差する、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１および第２トレンチを含む前記基板の厚み方向に沿った断面において、前記仮想の直線は、前記ドリフト領域に交差することなく前記第２トレンチに対向する前記第１トレンチの前記壁面に交差する、請求項４に記載の半導体装置。
【請求項６】
前記基板の前記主表面を構成する面は、｛０００１｝面に対して８°以下のオフ角を有する面である、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１トレンチの前記壁面と前記基板の前記主表面とのなす角は、鈍角である、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１トレンチの前記壁面を構成する面は、｛０００１｝面に対して５０°以上６５°以下のオフ角を有する面である、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ボディ領域の不純物濃度は、１．０×１０１７ｃｍ−３以上５．０×１０１８ｃｍ−３以下である、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
炭化珪素からなり、主表面を有する基板を準備する工程と、
前記基板に活性領域を形成する工程と、
前記基板の前記主表面側に開口する第１トレンチを形成する工程と、
前記基板の前記主表面側に開口し、前記第１トレンチよりも浅い第２トレンチを形成する工程と、
前記第１トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、
前記ゲート絶縁膜上に接触するようにゲート電極を配置する工程と、
前記第２トレンチの壁面上に接触するようにコンタクト電極を配置する工程とを備え、
前記活性領域を形成する工程では、前記基板の前記主表面を含むソース領域と、前記ソース領域に接触するボディ領域と、前記ボディ領域に接触するドリフト領域とが形成され、
前記第１トレンチを形成する工程では、前記ソース領域および前記ボディ領域を貫通しつつ前記ドリフト領域に達し、前記ソース領域、前記ボディ領域および前記ドリフト領域が露出する前記壁面を有する前記第１トレンチが形成され、
前記第２トレンチを形成する工程では、前記ソース領域を貫通しつつ前記ボディ領域に達する前記第２トレンチが形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、より特定的には、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。
【０００３】
炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などがある。ＭＯＳＦＥＴは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置であり、たとえばトレンチ壁面に沿ったチャネル領域の形成を特徴とするトレンチゲート型のＭＯＳＦＥＴなどが検討されている（たとえば、特許文献１参照）。トレンチゲート型のＭＯＳＦＥＴにおいては、オン抵抗の低減が可能になる一方で、トレンチ底部への電界集中に起因した耐圧特性の低下が問題となる。これに対して、たとえばゲート電極を配置するトレンチとは別にソース電極を配置するトレンチを形成したＭＯＳＦＥＴなどが提案されている（たとえば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２２９４８７号公報
【非特許文献】
【０００５】
【非特許文献１】Ｙ．Ｎａｋａｎｏ，Ｒ．Ｎａｋａｍｕｒａ，Ｈ．Ｓａｋａｉｒｉ，Ｓ．Ｍｉｔａｎｉ，Ｔ．Ｎａｋａｍｕｒａ、「６９０Ｖ，１．００ｍΩｃｍ２  ４Ｈ−ＳｉＣ  Ｄｏｕｂｌｅ−Ｔｒｅｎｃｈ  ＭＯＳＦＥＴｓ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  Ａｂｓｔｒａｃｔ  Ｂｏｏｋ、（米国）、２０１１年９月１１日、ｐ．１４７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１において提案されているＭＯＳＦＥＴでは、ソース電極は、ソース領域に接触するとともに、ソース領域に隣接するコンタクト領域を介してボディ領域に接続されている。そのため、たとえばＭＯＳＦＥＴの動作状態の切替（オン状態からオフ状態）において、ソース領域とコンタクト領域との間のｐｎ接合から伸張する空乏層の影響によりソース電極からボディ領域へのホールの注入が阻害され、結果としてＭＯＳＦＥＴの応答速度が低下するという問題点がある。
【０００７】
非特許文献１において提案されているＭＯＳＦＥＴでは、ソース電極と基板との接触面がトレンチ底面よりもドレイン電極側に形成されている。そのため、ソース電極を構成する金属がドリフト領域へ容易に拡散することにより上記接触面からドリフト領域へ積層欠陥が伸張し、結果としてＭＯＳＦＥＴの耐圧特性が低下するという問題点がある。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的は、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に従った半導体装置は、一方の主表面側に開口する第１トレンチと、上記主表面側に開口し、第１トレンチよりも浅い第２トレンチとが形成され、炭化珪素からなる基板と、第１トレンチの壁面上に接触して配置されたゲート絶縁膜と、ゲート絶縁膜上に接触して配置されたゲート電極と、第２トレンチの壁面上に接触して配置されたコンタクト電極とを備えている。基板は、基板の上記主表面および第１トレンチの上記壁面を含むソース領域と、ソース領域に接触し、第１トレンチの上記壁面を含むボディ領域と、ボディ領域に接触し、第１トレンチの上記壁面を含むドリフト領域とを含んでいる。第１トレンチは、ソース領域およびボディ領域を貫通しつつ、ドリフト領域に達するように形成されている。第２トレンチは、ソース領域を貫通しつつ、ボディ領域に達するように形成されている。
【００１０】
本発明に従った半導体装置において、コンタクト電極は、ソース領域を貫通しつつボディ領域に達する第２トレンチの壁面上に接触して配置されるため、コンタクト領域を介することなくボディ領域に接触している。そのため、本発明に従った半導体装置においては、ソース領域とコンタクト領域との間のｐｎ接合から伸張する空乏層の影響を受けることなく、コンタクト電極からボディ領域へホールまたは電子を注入することができる。これにより、半導体装置の動作状態の切替が容易となり、結果として半導体装置の応答速度が向上する。また、本発明に従った半導体装置において、第２トレンチは、第１トレンチよりも浅く形成されている。そのため、第１トレンチ下のドリフト領域において、コンタクト電極を構成する金属の拡散に起因する欠陥の伸張が抑制され、その結果半導体装置の耐圧低下が抑制される。このように、本発明に従った半導体装置によれば、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置を提供することができる。
【００１１】
上記半導体装置において、コンタクト電極は、基板の上記主表面上に接触することなく配置されていてもよい。これにより、コンタクト電極とゲート電極との短絡を回避することが容易となる。
【００１２】
上記半導体装置において、第２トレンチの上記壁面を構成する面は、｛０００１｝面に交差する面であってもよい。これにより、コンタクト電極を構成する金属の基板への拡散が容易となり、その結果コンタクト電極と基板との接触抵抗をより低減することができる。
【００１３】
上記半導体装置では、第１および第２トレンチを含む基板の厚み方向に沿った断面において、第２トレンチの最底部の上記壁面から｛０００１｝面に平行に延在する仮想の直線は、第２トレンチに対向する第１トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下をより効果的に抑制することができる。
【００１４】
上記半導体装置では、第１および第２トレンチを含む基板の厚み方向に沿った断面において、上記仮想の直線は、ドリフト領域に交差することなく第２トレンチに対向する第１トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下をさらに効果的に抑制することができる。
【００１５】
上記半導体装置において、基板の上記主表面を構成する面は、｛０００１｝面に対して８°以下のオフ角を有する面であってもよい。これにより、炭化珪素からなる基板をより容易に準備することができる。
【００１６】
上記半導体装置において、第１トレンチの上記壁面と基板の上記主表面とのなす角は、鈍角であってもよい。これにより、半導体装置のオン抵抗をより低減することができる。
【００１７】
上記半導体装置において、第１トレンチの上記壁面を構成する面は、｛０００１｝面に対して５０°以上６５°以下のオフ角を有する面であってもよい。これにより、半導体装置のチャネル移動度をより向上させることができる。
【００１８】
上記半導体装置において、ボディ領域の不純物濃度は、１．０×１０１７ｃｍ−３以上であってもよい。これにより、コンタクト電極とボディ領域との接触抵抗をより低減することができる。また、ボディ領域の不純物濃度は、５．０×１０１８ｃｍ−３以下であってもよい。このように、ボディ領域の不純物濃度は、炭化珪素からなる基板の結晶性の低下を回避することが可能な範囲に設定することができる。
【００１９】
本発明に従った半導体装置の製造方法は、炭化珪素からなり、主表面を有する基板を準備する工程と、基板に活性領域を形成する工程と、基板の上記主表面側に開口する第１トレンチを形成する工程と、基板の上記主表面側に開口し、第１トレンチよりも浅い第２トレンチを形成する工程と、第１トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、ゲート絶縁膜上に接触するようにゲート電極を配置する工程と、第２トレンチの壁面上に接触するようにコンタクト電極を配置する工程とを備えている。活性領域を形成する工程では、基板の上記主表面を含むソース領域と、ソース領域に接触するボディ領域と、ボディ領域に接触するドリフト領域とが形成される。第１トレンチを形成する工程では、ソース領域およびボディ領域を貫通しつつドリフト領域に達し、ソース領域、ボディ領域およびドリフト領域が露出する上記壁面を有する第１トレンチが形成される。第２トレンチを形成する工程では、ソース領域を貫通しつつボディ領域に達する第２トレンチが形成される。
【００２０】
本発明に従った半導体装置の製造方法によれば、耐圧特性の低下が抑制され、かつ応答速度が向上した上記本発明に従った半導体装置を製造することができる。
【発明の効果】
【００２１】
以上の説明から明らかなように、本発明に従った半導体装置およびその製造方法によれば、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００２３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２４】
まず、本発明の一実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。図１を参照して、ＭＯＳＦＥＴ１は、炭化珪素からなり、主表面１０ａを有する基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、コンタクト電極としてのソース電極５０と、ソースパッド電極６０と、ドレイン電極７０と、ドレインパッド電極８０とを備えている。基板１０は、ベース基板１１と、半導体層１２とを含み、半導体層１２にはドリフト領域１３と、ボディ領域１４と、ソース領域１５とが形成されている。また、基板１０には、主表面１０ａ側に開口する第１トレンチ１６と、主表面１０ａ側に開口し、第１トレンチ１６よりも浅い第２トレンチ１７とが形成されている。
【００２５】
ベース基板１１は、炭化珪素からなり、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト領域１３は、ベース基板１１の主表面１１ａ上に形成されている。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。
【００２６】
ボディ領域１４は、ドリフト領域１３上（ベース基板１１側とは反対側）に形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより導電型がｐ型となっている。
【００２７】
ソース領域１５は、ボディ領域１４上（ドリフト領域１３側とは反対側）に形成されている。ソース領域１５は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３よりも高くなっている。
【００２８】
第１トレンチ１６は、壁面１６ａと底面１６ｂとを有し、ソース領域１５およびボディ領域１４を貫通しつつドリフト領域１３に達するように形成されている。具体的には、第１トレンチ１６は、壁面１６ａがソース領域１５と、ボディ領域１４と、ドリフト領域１３とに含まれ、かつ底面１６ｂがドリフト領域１３内に位置するように形成されている。また、第２トレンチ１７は、壁面１７ａと底面１７ｂとを有し、ソース領域１５を貫通しつつ、ボディ領域１４に達するように形成されている。具体的には、第２トレンチ１７は、壁面１７ａがソース領域１５と、ボディ領域１４とに含まれ、かつ底面１７ｂがボディ領域１４内に位置するように形成されている。
【００２９】
このように、基板１０は、基板１０の主表面１０ａおよび第１トレンチ１６の壁面１６ａを含むソース領域１５と、ソース領域１５に接触し、第１トレンチ１６の壁面１６ａを含むボディ領域１４と、ボディ領域１４に接触し、第１トレンチ１６の壁面１６ａを含むドリフト領域１３とを含んでいる。
【００３０】
ゲート絶縁膜２０は、たとえばＳｉＯ２（二酸化珪素）からなり、第１トレンチ１６の壁面１６ａおよび底面１６ｂ、ならびに基板１０の主表面１０ａ上に接触して配置されている。
【００３１】
ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっており、第１トレンチ１６内を充填するようにゲート絶縁膜２０上に接触して配置されている。
【００３２】
層間絶縁膜４０は、たとえばＳｉＯ２（二酸化珪素）からなっており、ゲート絶縁膜２０およびゲート電極３０上に接触して配置されている。具体的には、層間絶縁膜４０は、ゲート絶縁膜２０とともにゲート電極３０を取り囲むように配置されており、ゲート電極３０をソース電極５０に対して電気的に絶縁している。
【００３３】
ソース電極５０は、第２トレンチ１７の壁面１７ａおよび底面１７ｂ上に接触して配置されている。具体的には、ソース電極５０は、ソース領域１５に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなり、ソース領域１５およびボディ領域１４に接触して配置されている。
【００３４】
ドレイン電極７０は、ベース基板１１の主表面１１ａとは反対側の主表面１１ｂ上に接触して形成されている。ドレイン電極７０は、ベース基板１１に対してオーミック接触することができる材料、たとえばソース電極５０と同様の材料からなっており、ベース基板１１に対して電気的に接続されている。
【００３５】
ソースパッド電極６０は、層間絶縁膜４０およびソース電極５０上に接触して配置されている。具体的には、ソースパッド電極６０は、たとえばＡｌ（アルミニウム）などの導電体からなり、ソース電極５０を介してソース領域１５と電気的に接続されている。
【００３６】
ドレインパッド電極８０は、ドレイン電極７０上に接触して配置されている。具体的には、ドレインパッド電極８０は、ソースパッド電極６０と同様にたとえばＡｌ（アルミニウム）などの導電体からなり、ドレイン電極７０を介してベース基板１１に電気的に接続されている。
【００３７】
次に、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極５０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１４において第１トレンチ１６の壁面１６ａに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続され、ソース電極５０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
【００３８】
以上のように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１において、ソース電極５０は、ソース領域１５を貫通しつつボディ領域１４に達する第２トレンチ１７の壁面１７ａ上に接触して配置されるため、コンタクト領域を介することなくボディ領域１４に接触している。そのため、ＭＯＳＦＥＴ１においては、ソース領域１５とコンタクト領域との間のｐｎ接合から伸張する空乏層の影響を受けることなく、ソース電極５０からボディ領域１４へホールを注入することができる。これにより、ＭＯＳＦＥＴ１の動作状態の切替が容易となり、結果としてＭＯＳＦＥＴ１の応答速度が向上する。また、ＭＯＳＦＥＴ１において、第２トレンチ１７は、第１トレンチ１６よりも浅く形成されている。そのため、第１トレンチ１６下のドリフト領域１３において、ソース電極５０を構成する金属の拡散に起因する欠陥の伸張が抑制され、その結果ＭＯＳＦＥＴ１の耐圧低下が抑制される。このように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置となっている。
【００３９】
また、ＭＯＳＦＥＴ１において、ソース電極５０は、図１に示すように第２トレンチ１７の壁面１７ａおよび底面１７ｂに接触し、かつ基板１０の主表面１０ａ上に接触することなく配置されていてもよい。
【００４０】
これにより、ソース電極５０が基板１０の主表面１０ａ上に接触して配置される場合に比べて、ソース電極５０とゲート電極３０との距離がより大きくなる。その結果、ＭＯＳＦＥＴ１を微細化した場合などにおいて、ソース電極５０とゲート電極３０との短絡を回避することが容易となる。
【００４１】
また、ＭＯＳＦＥＴ１において、第２トレンチ１７の壁面１７ａを構成する面は、｛０００１｝面に交差する面であってもよい。
【００４２】
炭化珪素からなる基板１０は、｛０００１｝面に平行な方向において金属が拡散し易いという特性を有している。そのため、ソース電極５０に接触する第２トレンチ１７の壁面１７ａを｛０００１｝面に交差する面とすることにより、ソース電極５０を構成する金属の基板１０内への拡散が容易となり、その結果ソース電極５０と基板１０との接触抵抗をより低減することができる。
【００４３】
また、ＭＯＳＦＥＴ１では、第１および第２トレンチ１６，１７を含む基板１０の厚み方向に沿った断面において、第２トレンチ１７の最底部の壁面１７ａから｛０００１｝面に平行に延在する仮想の直線Ａ−Ａは、第２トレンチ１７に対向する第１トレンチ１６の壁面１６ａに交差してもよい。具体的には、図１に示すように、直線Ａ−Ａは、ドリフト領域１３に交差することなく第２トレンチ１７に対向する第１トレンチ１６の壁面１６ａに交差してもよい。
【００４４】
これにより、ソース電極５０を構成する金属のドリフト領域１３への拡散、特に第１トレンチ１６の底面１６ｂ下のドリフト領域１３への拡散をより効果的に抑制することができる。その結果、ＭＯＳＦＥＴ１の耐圧特性の低下をより効果的に抑制することができる。
【００４５】
また、ＭＯＳＦＥＴ１において、基板１０の主表面１０ａを構成する面は、｛０００１｝面に対して８°以下のオフ角を有する面であってもよい。
【００４６】
炭化珪素は、＜０００１＞方向において容易に成長させることができる。そのため、基板１０の主表面１０ａを構成する面を｛０００１｝面に対して上記範囲のオフ角を有する面とすることにより、炭化珪素からなる基板１０をより容易に準備することができる。
【００４７】
また、ＭＯＳＦＥＴ１において、第１トレンチ１６の壁面１６ａと基板１０の主表面１０ａとのなす角は鈍角であってもよい。これにより、ソース電極５０とドレイン電極７０との間におけるキャリアの通過領域をより広く確保することが可能となり、結果としてＭＯＳＦＥＴ１のオン抵抗をより低減することができる。
【００４８】
また、ＭＯＳＦＥＴ１において、第１トレンチ１６の壁面１６ａを構成する面は、｛０００１｝面に対して５０°以上６５°以下のオフ角を有する面であってもよい。これにより、ＭＯＳＦＥＴ１のチャネル移動度をより向上させることができる。
【００４９】
また、ＭＯＳＦＥＴ１において、ボディ領域１４のｐ型不純物濃度は、１．０×１０１７ｃｍ−３以上であってもよい。これにより、ソース電極５０とボディ領域１４との接触抵抗をより低減することができる。また、ボディ領域１４のｐ型不純物濃度は、５．０×１０１８ｃｍ−３以下であってもよい。このように、ボディ領域１４の不純物濃度は、炭化珪素からなる基板１０の結晶性の低下を回避することが可能な範囲に設定することができる。
【００５０】
また、ＭＯＳＦＥＴ１においては、ソース電極５０は、コンタクト領域を介することなくボディ領域１４に対して接続されるため、コンタクト領域を形成する工程が省略可能となり、製造工程をより効率化することができる。また、上述のように、第１トレンチ１６の壁面１６ａを構成する面として｛０００１｝面に対して上記範囲のオフ角を有する面を採用した場合には、ボディ領域の不純物濃度とＭＯＳＦＥＴ１のチャネル移動度との相反関係が小さくなり、ボディ領域１４のｐ型不純物濃度を上記範囲とした場合においても、ＭＯＳＦＥＴ１のチャネル移動度の低下を抑制することができる。
【００５１】
次に、本発明の一実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。図２を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）および工程（Ｓ１２）が実施されることにより、炭化珪素からなる基板１０が準備される。
【００５２】
まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）をスライスすることにより、図３に示すように炭化珪素からなるベース基板１１が準備される。
【００５３】
次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、図３を参照して、エピタキシャル成長により、ベース基板１１の主表面１１ａ上に半導体層１２が形成される。このようにして、ベース基板１１と半導体層１２とを含み、主表面１０ａを有する基板１０が準備される。
【００５４】
次に、工程（Ｓ２０）として、活性領域形成工程が実施される。この工程（Ｓ２０）では、以下に説明する工程（Ｓ２１）および（Ｓ２２）が実施されることにより、基板１０内に活性領域が形成される。まず、工程（Ｓ２１）として、イオン注入工程が実施される。この工程（Ｓ２１）では、図４を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内に注入されることにより、導電型がｐ型のボディ領域１４が形成される。次に、たとえばＰ（リン）イオンが、半導体層１２内において、上記Ａｌイオンの注入深さよりも浅く注入されることにより、導電型がｎ型のソース領域１５が形成される。また、半導体層１２において、ボディ領域１４およびソース領域１５のいずれも形成されない領域は、ドリフト領域１３となる。このようにして、基板１０の主表面１０ａを含むソース領域１５と、ソース領域１５に接触するボディ領域１４と、ボディ領域１４に接触するドリフト領域１３とが半導体層１２内に形成される。
【００５５】
次に、工程（Ｓ２２）として、活性化アニール工程が実施される。この工程（Ｓ２２）では、基板１０を加熱することにより、上記工程（Ｓ２１）において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。このようにして、基板１０に活性領域が形成される。
【００５６】
次に、工程（Ｓ３０）として、第１トレンチ形成工程が実施される。この工程（Ｓ３０）では、図５および図６を参照して、主表面１０ａ側に開口し、壁面１６ａと底面１６ｂとを有する第１トレンチ１６が基板１０に形成される。具体的には、図５を参照して、まず、たとえばＰ−ＣＶＤ（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、主表面１０ａの第１トレンチ１６を形成すべき領域に開口を有し、ＳｉＯ２（二酸化珪素）からなるマスク９０が形成される。次に、たとえばＳＦ６（六フッ化硫黄）ガスおよび酸素を含む雰囲気中において、誘導接合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などにより、図中矢印に示す方向へ基板１０のエッチングを進行させる。次に、図６を参照して、たとえば塩素などのハロゲン系ガスおよび酸素を含む雰囲気中において熱エッチングが施される。そして、上記エッチング処理が完了した後にマスク９０が除去される。このようにして、ソース領域１５およびボディ領域１４を貫通しつつドリフト領域１３に達し、ソース領域１５、ボディ領域１４およびドリフト領域１３が露出する壁面１６ａおよび底面１６ｂを有する第１トレンチ１６が形成される。
【００５７】
次に、工程（Ｓ４０）として、第２トレンチ形成工程が実施される。この工程（Ｓ４０）では、図７を参照して、上記工程（Ｓ３０）と同様に基板１０のエッチングを進行させることにより、ソース領域１５を貫通しつつボディ領域１４に達し、ソース領域１５およびボディ領域１４が露出する壁面１７ａおよび底面１７ｂを有する第２トレンチ１７が形成される。
【００５８】
次に、工程（Ｓ５０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図８を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０ａ、第１トレンチ１６の壁面１６ａおよび底面１６ｂ、ならびに第２トレンチ１７の壁面１７ａおよび底面１７ｂを覆うように、ＳｉＯ２（二酸化珪素）からなるゲート絶縁膜２０が形成される。
【００５９】
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ６０）では、図９を参照して、たとえばＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、第１トレンチ１６内を充填するように不純物が添加されたポリシリコン膜が形成される。これにより、ゲート絶縁膜２０上に接触するゲート電極３０が形成される。
【００６０】
次に、工程（Ｓ７０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ７０）では、図１０を参照して、たとえばＣＶＤ法により、ＳｉＯ２（二酸化珪素）からなる層間絶縁膜４０が、ゲート絶縁膜２０とともにゲート電極３０を取り囲むように形成される。
【００６１】
次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。この工程（Ｓ８０）では、図１１を参照して、まず、ソース電極５０を形成すべき領域において、層間絶縁膜４０およびゲート絶縁膜２０が除去され、ソース領域１５およびボディ領域１４が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる金属膜が形成される。一方、ベース基板１１の主表面１１ａとは反対側の主表面１１ｂ上に、同様にＮｉからなる金属膜が形成される。そして、上記金属膜が加熱することにより、上記金属膜の少なくとも一部がシリサイド化され、基板１０に対して電気的に接続されたソース電極５０およびドレイン電極７０が形成される。
【００６２】
次に、工程（Ｓ９０）として、パッド電極形成工程が実施される。この工程（Ｓ９０）では、図１を参照して、たとえば蒸着法により、Ａｌ（アルミニウム）などの導電体からなるソースパッド電極６０が、ソース電極５０および層間絶縁膜４０を覆うように形成される。また、ドレイン電極７０上において、ソースパッド電極６０と同様に、たとえば蒸着法によりＡｌ（アルミニウム）などの導電体からなるドレインパッド電極８０が形成される。以上の工程（Ｓ１０）〜（Ｓ９０）が実施されることによりＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置においては、耐圧特性の低下が抑制され、かつ特性が向上した上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。
【００６３】
また、上記本実施の形態では、第１および第２トレンチ１６，１７が底面１６ｂ，１７ｂを有する場合についてのみ説明したが、本発明の半導体装置およびその製造方法はこれに限られるものではない。たとえば、底面を有さないＶ型の第１および第２トレンチを有するＭＯＳＦＥＴおよびその製造方法においても、本発明の半導体装置およびその製造方法を採用することができる。
【００６４】
また、上記本実施の形態では、ＭＯＳＦＥＴおよびその製造方法についてのみ説明したが、本発明の半導体装置およびその製造方法はこれに限られるものではない。たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など、耐圧特性の低下の抑制、および応答速度の向上が要求される半導体装置およびその製造方法においても、本発明の半導体装置およびその製造方法を採用することができる。
【００６５】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６６】
本発明の半導体装置およびその製造方法は、耐圧特性の低下の抑制およびデバイス特性の向上が要求される半導体装置およびその製造方法において、特に有利に適用され得る。
【符号の説明】
【００６７】
１  ＭＯＳＦＥＴ、１０  基板、１１  ベース基板、１０ａ，１１ａ，１１ｂ  主表面、１２  半導体層、１３  ドリフト領域、１４  ボディ領域、１５  ソース領域、１６  第１トレンチ、１７  第２トレンチ、１６ａ，１７ａ  壁面、１６ｂ，１７ｂ  底面、２０  ゲート絶縁膜、３０  ゲート電極、４０  層間絶縁膜、５０  ソース電極、６０  ソースパッド電極、７０  ドレイン電極、８０  ドレインパッド電極、９０  マスク。
【図１】
2013131512.tif 000003
【図２】
2013131512.tif 000004
【図３】
2013131512.tif 000005
【図４】
2013131512.tif 000006
【図５】
2013131512.tif 000007
【図６】
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【図７】
2013131512.tif 000009
【図８】
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【図９】
2013131512.tif 000011
【図１０】
2013131512.tif 000012
【図１１】
2013131512.tif 000013
【手続補正書】
【提出日】平成24年10月22日(2012.10.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【特許文献１】特開平９−７４１９３号公報
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
次に、工程（Ｓ９０）として、パッド電極形成工程が実施される。この工程（Ｓ９０）では、図１を参照して、たとえば蒸着法により、Ａｌ（アルミニウム）などの導電体からなるソースパッド電極６０が、ソース電極５０および層間絶縁膜４０を覆うように形成される。また、ドレイン電極７０上において、ソースパッド電極６０と同様に、たとえば蒸着法によりＡｌ（アルミニウム）などの導電体からなるドレインパッド電極８０が形成される。以上の工程（Ｓ１０）〜（Ｓ９０）が実施されることによりＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置の製造方法においては、耐圧特性の低下が抑制され、かつ特性が向上した上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。