(57)【要約】【課題】ＥＳＤサージに強い半導体装置を提供する。【解決手段】半導体装置は、半導体基板中に形成された活性領域(2)を含む。第１拡散領域(12)および第２拡散領域(11)は活性領域の表面に形成されている。ゲート電極(14)は、第１および第２拡散領域との間の半導体基板の上方に形成されている。第１配線(27a)は、第１拡散領域の上方に形成され、第１拡散領域およびパッドと電気的に接続されたている。２つの第２配線(27b)は、第１配線の両外側において第１拡散領域の上方に形成され、第１配線から独立しており、第１拡散領域および内部回路と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板中に形成された活性領域と、
前記活性領域の表面に形成された第１拡散領域および第２拡散領域と、
前記第１および第２拡散領域との間の前記半導体基板の上方に形成されたゲート電極と、
前記第１拡散領域の上方に形成され、前記第１拡散領域およびパッドと電気的に接続された第１配線と、
前記第１配線の両外側において前記第１拡散領域の上方に形成され、前記第１配線から独立しており、前記第１拡散領域および内部回路と電気的に接続された２つの第２配線と、
を具備することを特徴とする、半導体装置。
【請求項２】
前記第１配線は、前記第２配線より大きい面積を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線と前記２つの第２配線のレイアウトは、前記第１配線の中央に関して線対称である、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１配線と少なくとも１つの前記第２配線との間の下方の前記半導体基板の表面にはシリサイドが形成されていない、
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体チップの入力パッド、出力パッド、入出力パッドにＥＳＤ（Electro Static Discharge）サージが印加されることがある。このＥＳＤサージから、半導体チップの内部の回路を保護するために、パッドと内部回路の間にＥＳＤ保護素子が設けられる。ＥＳＤ保護素子として、例えばＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が用いられる。
【０００３】
ＥＳＤ保護用ＮＭＯＳＦＥＴは、ＥＳＤサージが印加された時、その寄生ＮＰＮトランジスタが動作することでＥＳＤサージをグランドへ流し、内部回路を保護する。この寄生ＮＰＮトランジスタを均一に動作させるためには、複数のＭＯＳＦＥＴのレイアウトがポイントの１つになる。寄生ＮＰＮトランジスタを可能な限り均一に動作させてＥＳＤサージのエネルギーを効率良く分散させるために、ＭＯＳＦＥＴのレイアウトを対称且つ均等的なパターンにすることが望ましい。ＥＳＤ保護用のＭＯＳＦＥＴのレイアウトが不均一であると、ＭＯＳＦＥＴ領域のうちの一部の寄生ＮＰＮトランジスタが先に動作を始めてしまい、この部分にＥＳＤサージのエネルギーが集中してしまうことでＥＳＤ保護素子用ＭＯＳＦＥＴが破壊されてしまう。
【０００４】
また、保護素子用ＭＯＳＦＥＴだけでは内部回路がＥＳＤによって破壊されることを守れない場合に、保護素子用ＭＯＳＦＥＴと直列に保護抵抗を入れることはよく使用されている技術である。ただし保護回路を増やすことは、通常の回路動作のパフォーマンスを悪化させ、チップサイズを大きくしてしまうデメリットが生じてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−３０２７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＥＳＤサージに強い半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
一実施形態による半導体装置は、半導体基板中に形成された活性領域を含む。第１拡散領域および第２拡散領域は活性領域の表面に形成されている。ゲート電極は、第１および第２拡散領域との間の半導体基板の上方に形成されている。第１配線は、第１拡散領域の上方に形成され、第１拡散領域およびパッドと電気的に接続されたている。２つの第２配線は、第１配線の両外側において第１拡散領域の上方に形成され、第１配線から独立しており、第１拡散領域および内部回路と電気的に接続されている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置のレイアウトを例示している。
【図２】第１実施形態に係る半導体装置の断面を示している。
【図３】第１実施形態に係る半導体装置のパッド−保護ＭＯＳ−内部回路の接続イメージ図を例示している。
【図４】第１実施形態に係る半導体装置の等価回路を示している。
【図５】第２実施形態に係る半導体装置のレイアウトを例示している。
【発明を実施するための形態】
【０００９】
実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る半導体装置のレイアウトを例示している。図２は、図１のＩＩ−ＩＩ´線に沿った断面を示している。図１および図２に示されるように、例えば基板１中のウェル４の表面に活性領域２が形成されている。活性領域２は、ＳＴＩ（shallow trench isolation）３によって囲まれることによって区画されている。活性領域２は、後述のソース領域１１と、ドレイン領域１２（ドレイン領域１２ａ、１２ｂ、低濃度拡散領域１６の組）に分けられる。
【００１２】
ウェル４の表面には、例えばｎ型の複数のＭＯＳＦＥＴ１０が形成されている。ＭＯＳＦＥＴ１０は、半導体装置の保護素子としての機能を担う。複数のＭＯＳＦＥＴ１０はｘ方向に沿って並んでいる。ＭＯＳＦＥＴ１０は、ｎ型のソース領域１１、ｎ型のドレイン領域１２、ゲート絶縁膜１３、ゲート電極１４を含んでいる。ゲート絶縁膜１３はウェル４の表面上に形成されている。ゲート電極１４は、例えば導電性のポリシリコンからなり、ゲート絶縁膜１３上に形成され、基板１の表面に沿ってｙ方向に延びている。ソース領域１１およびドレイン領域１２は、ゲート電極１４の下方のチャネル領域を挟み、ウェル４の表面に形成されている。隣接するＭＯＳＦＥＴ１０は、それらの間のソース領域１１またはドレイン領域１２を共有する。ウェル４の表面のチャネル領域の両側には、ｎ型の低濃度拡散領域１６が形成されている。低濃度拡散領域１６は、ソース領域１１またはドレイン領域１２と接続されており、ソース領域１１およびドレイン領域１２より低い不純物濃度を有する。ゲート電極１４の側面上には、絶縁材料からなるサイドウォール１７が形成されている。
【００１３】
ソース領域１１およびドレイン領域１２の表面およびゲート電極１４の上面にはシリサイド２１が形成されている。シリサイド２１は、サリサイド（self-aligned silicide）であってもよい。シリサイド２１は、シリコンと高融点金属（Ｔｉ、Ｃｏ、Ｎｉ）との金属化合物であり、ソース領域１１、ドレイン領域１２は、シリサイド２１を介してコンタクトプラグ２２と接続されている。シリサイド２１によって、ソース領域１１およびドレイン領域１２とコンタクトプラグ２２との間の抵抗を低下させることができる。コンタクトプラグ２２は、ｙ方向に沿って、間隔を有して並んでいる。ゲート電極１４もその上のシリサイド２１を介してコンタクトプラグ（図示せず）と接続されている。
【００１４】
シリサイド２１は、一部が分断されることがある。図１および図２はそのような例を示している。これは、シリサイド２１による高抵抗化効果が望まれない部分でシリサイド２１を形成しないことを目的としている。シリサイド２１の非形成領域を形成するために、シリサイド２１の形成が望まれない領域のウェル４の上方には、例えばパターニングされた膜からなるシリサイドブロック２３が形成されている。シリサイドブロック２３は、ｙ方向に沿って延びている。例として、シリサイドブロック２３は、２つのゲート電極１４の間で２つ形成されている。２つのシリサイドブロック２３は、コンタクトプラグ２２の列を挟んでいる。シリサイドブロック２３は、ソース領域１１およびドレイン領域１２の形成のためのイオン注入を阻害する。この結果、シリサイドブロック２３の下方において、ドレイン領域１２は、分断されている。以下の記述では、分断されたドレイン領域１２のゲート電極１４と隣接する部分をドレイン領域１２ａとして引用し、ドレイン領域１２ａに挟まれた部分をドレイン領域１２ｂとして引用する。ドレイン領域１２の分断は、ｙ方向に沿って延びている。また、シリサイドブロック２３は、シリサイド２１の形成のための金属のスパッタリングも阻止する。このため、シリサイドブロック２３の下方では、シリサイド２１は形成されていない。シリサイドブロック２３の下方には、低濃度拡散領域１６がドレイン領域１２ａ、１２ｂ同士を接続するように形成されている。こうして、ドレイン領域のうちのシリサイドブロック２３の下方の部分は、低濃度拡散領域１６により実現される。すなわち、ドレイン領域１２は、ドレイン領域１２ａ、１２ｂ、およびシリサイドブロック２３の下方の低濃度拡散領域１６の組から構成される。
【００１５】
ソース領域１１の上方には、配線２６がｙ方向に沿って延びている。配線２６は、ｘ方向に関しては、隣接する２つのゲート電極１４の間の領域にわたって分断せずに広がっている。配線２６は、ｙ方向に沿って分断されることなく、例えば活性領域２の両端近傍に達する。配線２６は、ソース領域１１上のコンタクトプラグ２２と接続されている。配線２６は、Ｍ１層により実現されている。Ｍ１層は、ウェル４の表面から１層目の金属層である。
【００１６】
ドレイン領域１２ａ、１２ｂの上方にもＭ１配線により実現された配線２７が形成されている。配線２７は、ｘ方向に関しては、隣接する２つのゲート電極１４の間の領域にわたって分断せずに広がっている。また、配線２７は、ｙ方向に沿って延び、かつｘ方向に沿って２か所で分断されている。この結果、配線２７は、１つの第１部分２７ａと２つの第２部分２７ｂを含んでいる。配線の第１部分２７ａは配線２７のうちの中央の部分であり、配線の第２部分２７ｂは配線２７のうちの両端の部分である。以下の記述では、配線の第１部分２７ａ、第２部分２７ｂを、それぞれ、中央部２７ａおよび端部２７ｂと称する場合がある。配線２７の中央部２７ａは、配線２７の端部２７ｂの面積より大きい面積を有することが好ましい。配線２７の中央部２７ａと端部２７ｂとの境界は、配線２７のｙ方向の中央に関して線対称であることが好ましい。端部２７ｂは、例えば活性領域２の両端近傍に達する。配線２７（中央部２７ａ、端部２７ｂ）は、ドレイン領域１２ｂ上のコンタクトプラグ２２と接続されている。上記のように、配線２７の中央部２７ａは、配線２７の端部２７ｂの面積より大きい面積を有することが好ましい。この結果、中央部２７ａと接続されるコンタクトプラグの個数を端部２７ｂと接続されるコンタクトプラグよりも多くすることができる。典型例として、通常、コンタクトプラグ２２の面積は、ほぼ同じだからである。したがって、中央部２７ａと接続されるコンタクトプラグの総面積は、端部２７ｂと接続されるコンタクトプラグの総面積より大きい。
【００１７】
図３は、第１実施形態に係る半導体装置のパッド−保護ＭＯＳＦＥＴ−内部回路の接続イメージ図を例示している。より具体的には、図３は、図１のレイアウトより上方のレイアウトを主に示している。図３に示されるように、配線２６、２７（２７ａ、２７ｂ）の上方には、配線３１がｘ方向に沿って延びている。配線３１は、例えばＭ２層により実現される。Ｍ２層は、Ｍ１層の上方の金属層である。配線３１の下面は、ビアプラグ３２の一端と接続されている。ビアプラグ３２の他端は、配線２６と接続されている。配線３１は接地されている。
【００１８】
また、Ｍ２配線により配線３４が構成されている。配線３４は、配線２７の中央部２７ａの上方においてｘ方向に沿って延びている。配線３４の下面は、ビアプラグ３５の一端と接続されている。ビアプラグ３５の他端は、配線２７の中央部２７ａと接続されている。配線３４の上方には、Ｍ３配線により配線３７が構成されている。Ｍ３層は、Ｍ２層の上方の金属層である。配線３７は、プラグ（図示せず）を介して配線３４と接続され、かつパッド３８と接続されている。パッド３７は、半導体装置の入力パッド、出力パッド、または入出力パッドである。
【００１９】
また、Ｍ２配線により、配線４１が構成されている。配線４１は、配線２７の端部２７ｂの上方においてｘ方向に沿って延びている。配線４２同士は電気的に接続されている。配線４１の下面は、ビアプラグ４２の一端と接続されている。ビアプラグ４２の他端は、配線２７の端部２７ｂと接続されている。配線４１の上方には、Ｍ３配線により配線４３が構成されている。配線４３は、プラグ（図示せず）を介して配線４１と接続され、内部回路（図示せず）と電気的に接続されている。内部回路は、半導体装置の機能を実現するための種々の任意の回路である。
【００２０】
図４は、第１実施形態に係る半導体装置の等価回路を示している。図４に示されるように、パッド３８は、ＭＯＳＦＥＴ１０の電流経路の一端と電気的に接続されている。各ＭＯＳＦＥＴ１０の他端は、自身のゲートに電気的に接続されるとともに、接地されている。パッド３８とＭＯＳＦＥＴ１０の一端との接続ノードＡは、図１の配線２７の中央部２７ａに対応する。一方、内部回路４４の入力（または出力）は、図１の配線２７の端部２７ｂに対応する。上記のように、配線２７は、中央部２７ａと端部２７ｂとに分離されている。このため、接続ノードＡと、内部回路４４の入力（または出力）との間は、配線２７によって電気的に接続されていない。代わりに、中央部２７ａと端部２７ｂとの間の電気経路は、ドレイン領域１２ａ、１２ｂにより実現される。この領域は、金属配線に比べ抵抗値が高い。このことが、図４では、接続ノードＡと、内部回路４４の入力（または出力）との間の抵抗５１として表現されている。この抵抗５１によって、パッド３８に入力されたＥＳＤサージは、ＭＯＳＦＥＴ１０へと流れやすくなっている。すなわち、パッド３８に入力されたＥＳＤサージは、内部回路４４に到達する前に必ずＭＯＳＦＥＴ１０を経由させられる。ＥＳＤサージのような過剰な電流は、ＭＯＳＦＥＴ１０を経由後にグランドに流出するため、このような過剰な電流が内部回路に到達することが防止される。抵抗５１値は、分離の距離を調節することによって調節することができる。また、抵抗５１の値の調節は、中央部２７ａの端のコンタクトプラグ２２と、端部２７ｂの端のコンタクトプラグ２２との間の距離で行うこともできる。このような２つの部分２７ａ、２７ｂの境界のコンタクトプラグ２２間の距離が抵抗５１の値を決定するからである。通常、３つの部分２７ａ、２７ｂには可能な限り多くのコンタクトプラグが配置されるが、距離の調節のためにコンタクトプラグ２２の数が調節される（減らされる）。
【００２１】
なお、ここまでの説明では、配線２７の分断は、ｙ方向の中央に関して線対称となっている。この結果、パッド３８と内部回路４４の入力（または出力）との間の複数の電気的な経路は同じとなっている。しかしながら、このような電気的な経路を等しくするために、配線２７のレイアウト（例えば分断の位置）が必ずしも線対称であることは必須ではない。少なくとも、配線３７が２か所で分断され、中央部２７ａがパッド３８と電気的に接続され、端部２７ｂが内部回路４４の入力（または出力）と接続されていれば、電気的な経路を実質的に等しくすることができる。
【００２２】
以上説明したように、第１実施形態に係る半導体装置によれば、パッド３８とＭＯＳＦＥＴ１０との接続ノードＡと、内部回路４４の入力（または出力）とは、一部、配線２７ではなくドレイン領域１２ａ、１２ｂにより電気的に接続されている。このため、接続ノードＡと、内部回路４４の入力（または出力）との間は高い値の抵抗により接続される。この抵抗によって、ＥＳＤサージを、内部回路４４に到達する前に必ずＭＯＳＦＥＴ１０を経由させることができ、ＭＯＳＦＥＴ１０によるＥＳＤサージからの内部回路４４の保護機能をより確実に発動させることができる。
【００２３】
また、第１実施形態に係る半導体装置によれば、配線３７は２か所で分断され、中央部２７ａがパッド３８と電気的に接続され、端部２７ｂが内部回路４４の入力（または出力）と接続されている。この結果、パッド３８から内部回路４４への複数の電気的接続（電気経路）が同様になる。すなわち、図４から明らかなように、複数の接続ノードＡはいずれも、抵抗５１を介して内部回路４４の入力（または出力）と接続される。このため、パッド３８から内部回路４４への複数の電気経路の配線抵抗が少なくとも実質的には等しくなるので、一部の経路にＥＳＤサージが集中することは防止される。一方、第１実施形態とは異なり、例えばパッドから保護素子への経路、パッドから内部回路の初段のゲートの配置および配線によってはパッドから内部回路へ至る経路のうちで配線抵抗の低い箇所が形成され得る。すると、この箇所をサージ電流が流れることによってＭＯＳＦＥＴ１０の寄生ＮＰＮトランジスタが動作する前に内部回路が破壊されてしまう可能性がある。
【００２４】
内部回路４４の入力（または出力）へのＥＳＤサージの流入を防ぐために、内部回路４４の入力（または出力）の一部を例えばポリシリコンで形成することも行われる。しかし、この技術によると、内部回路４４中の信号の応答が悪化し得る。その対策として、ＭＯＳＦＥＴ１０のゲート幅を大きくすることが考えられる。しかしながら、このことはＭＯＳＦＥＴ１０の面積の増大を招く。これに対して、第１実施形態に係る半導体装置によれば、抵抗５１が、配線２７の分断により実現されているので、分断しない構造と比べて面積の増加は生じない。なお、第１実施形態に内部回路４４の入力（または出力）に抵抗を挿入する技術を組み合わせることが排除されるものではない。
【００２５】
第１実施形態の構造を、パッド２８と内部回路４４との間とは別の箇所に応用することも可能である。例えば、内部回路４４中のプルアップ回路またはプルダウン回路に適用することができる。すなわち、これらの回路のＭＯＳＦＥＴのドレイン領域に電気的に接続される配線が、第１実施形態に従って分断される。このような組み合わせによれば、プルアップ回路またはプルダウン回路中のトランジスタの面積を小さくすることができる。また、出力バッファ回路のＭＯＳＦＥＴのドレイン領域に電気的に接続される配線を、第１実施形態に従って分断することもできる。このような組み合わせによれば、出力バッファ回路の面積を維持したままで出力の波形をなまらせることができる。また、何らかのＭＯＳＦＥＴのソース／ドレイン領域に電気的に接続される配線を、第１実施形態に従って分断することによって、対応する信号の応答を遅くさせ、また波形のヒゲを除去する効果を得られる。さらに、リングオシレータ中のＭＯＳＦＥＴのソース／ドレイン領域に電気的に接続される配線を第１実施形態に従って分断し、分断による抵抗値分を見込んで設計することでブロックサイズを縮小することが可能である。
【００２６】
（第２実施形態）
第２実施形態は、シリサイドブロックの形状が第１実施形態と異なる。
【００２７】
図５は、第２実施形態に係る半導体装置のレイアウトを例示している。図５に示されるように、第１実施形態の構造に加え、配線２７の分断部（中央部２７ａと端部２７ｂとの間）の下方に、ｘ方向に沿ってシリサイドブロック２３ｂが形成されている。シリサイドブロック２３ｂは、両端においてシリサイドブロック２３と接続されている。シリサイドブロック２３ｂが形成されていることに基づいて、シリサイドブロック２３ｂの下方においてドレイン領域１２は、ｘ方向に沿って分断されている。すなわち、シリサイドブロック２３ｂの下方では、ドレイン領域１２ｂは形成されておらず、代わりに低濃度拡散領域１６が形成されて、ドレイン領域１２ｂ同士を接続する。このような構造に対応して、シリサイドブロック２３ｂの下方には、やはりシリサイド２１は形成されていない。この構造は、図２のドレイン領域１２ａとドレイン領域１２ｂとの間の構造と同じである。すなわち、シリサイドブロック２３および２３ｂの下方では、シリサイドブロック２３および２３ｂに沿ってドレイン領域１２ｂおよびシリサイド２１は形成されていない。このシリサイド２１が形成されていないことに基づいて、ドレイン領域１２ｂ同士の間の抵抗値は、第１実施形態における抵抗値より高い。ここまで説明した構造以外の構造については、第１実施形態と同じであり、第１実施形態について記述した事項が全て適用される。
【００２８】
第２実施形態に係る半導体装置によれば、第１実施形態と同様に、パッド３８とＭＯＳＦＥＴ１０との接続ノードＡと、内部回路４４の入力（または出力）とは、一部、ドレイン領域１２ａ、１２ｂに電気的に接続されている。また、第１実施形態と同じく、配線３７は２か所で分断され、中央部２７ａがパッド３８と電気的に接続され、端部２７ｂが内部回路４４の入力（または出力）と接続されている。このため、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、配線２７の分断箇所を電気的に接続する低濃度拡散領域１６には、シリサイド２１が形成されていない。このため、この領域の抵抗値を高くすることができる。第２実施形態によれば、抵抗５１の値を制御するためのパラメータの選択肢は多い。
【００２９】
各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００３０】
１…基板、２…活性領域、３…ＳＴＩ、４…ウェル、１０…ＭＯＳＦＥＴ、１１…ソース領域、１２…ドレイン領域、１３…ゲート絶縁膜、１４…ゲート電極、１６…低濃度拡散領域、１７…サイドウォール、２１…シリサイド、２２…コンタクトプラグ、２３、２３ｂ…シリサイドブロック、２６、２７、３１、３４、３７、４１、４３…配線、２７ａ…配線の第１（中央）部分、２７ｂ…配線の第２（端）部分、３２、３５、４２…ビアプラグ、３８…パッド、４４…内部回路、５１…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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