(57)【要約】【課題】本発明は、薄膜トランジスタとキャパシタとを含む半導体装置およびそれを備える平板表示装置に関する。【解決手段】本発明の薄膜トランジスタは、基板上に形成された半導体層と、ゲート絶縁層により半導体層と電気的に絶縁されたゲート電極と、ゲート電極を含むゲート絶縁層上に形成された絶縁層と、絶縁層上に半導体層と接続するように形成されたソース電極およびドレイン電極とを含み、前記ソース電極が前記ゲート電極の少なくとも一部と重畳するように配置され、互いに重畳する前記ソース電極と、前記絶縁層と、前記ゲート電極とにより、キャパシタが構成される。【選択図】図１
2013162120.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された半導体層と、
ゲート絶縁層により前記半導体層と電気的に絶縁されたゲート電極と、
前記ゲート電極を含む前記ゲート絶縁層上に形成された絶縁層と、
前記絶縁層上に前記半導体層と接続するように形成されたソース電極およびドレイン電極とを含み、
前記ソース電極又はドレイン電極が前記ゲート電極の少なくとも一部と重畳するように配置されていることを特徴とする半導体装置。
【請求項２】
前記重畳するように配置された前記ソース電極と、前記絶縁層と、前記ゲート電極とにより、キャパシタが構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁層に前記半導体層が露出するようにコンタクトホールが形成され、前記コンタクトホールを介して前記ソースおよびドレイン電極が前記半導体層に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
スキャンラインおよびデータラインに接続された第１薄膜トランジスタと、
前記第１薄膜トランジスタに接続された第２薄膜トランジスタと、
前記第２薄膜トランジスタに接続された発光素子とを含み、
前記第２薄膜トランジスタは、
基板上に形成された半導体層と、
ゲート絶縁層により前記半導体層と電気的に絶縁されたゲート電極と、
前記ゲート電極を含む前記ゲート絶縁層上に形成された絶縁層と、
前記絶縁層上に前記半導体層と接続するように形成されたソース電極およびドレイン電極とを含み、
前記ソース電極又はドレイン電極が前記ゲート電極の少なくとも一部と重畳するように配置されていることを特徴とする平板表示装置。
【請求項５】
前記重畳するように配置された前記ソース電極と、前記絶縁層と、前記ゲート電極とにより、キャパシタが構成されることを特徴とする請求項４に記載の平板表示装置。
【請求項６】
前記絶縁層に前記半導体層が露出するようにコンタクトホールが形成され、前記コンタクトホールを介して前記ソースおよびドレイン電極が前記半導体層に接続されていることを特徴とする請求項４に記載の平板表示装置。
【請求項７】
前記第２薄膜トランジスタの前記ソース電極が電源電圧に接続され、前記ドレイン電極が前記発光素子に接続されることを特徴とする請求項４に記載の平板表示装置。
【請求項８】
前記発光素子は、アノード電極と、有機発光層と、カソード電極とを含み、前記アノード電極が前記第２薄膜トランジスタの前記ドレイン電極に接続されることを特徴とする請求項７に記載の平板表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを備える平板表示装置に関し、より詳細には、薄膜トランジスタとキャパシタとを含む半導体装置およびそれを備える平板表示装置に関する。
【背景技術】
【０００２】
一般的に、半導体装置は、薄膜トランジスタとキャパシタとを含む。薄膜トランジスタは、チャネル領域と、ソースおよびドレイン領域とを提供する半導体層と、チャネル領域の半導体層の上部に配置され、ゲート絶縁層により半導体層と電気的に絶縁されるゲート電極と、ソースおよびドレイン領域の半導体層に接続されるソースおよびドレイン電極とからなる。キャパシタは、２つの電極と、２つの電極の間に介在する誘電体層とを含む。
【０００３】
従来の半導体装置は、薄膜トランジスタとキャパシタがそれぞれ異なる位置に形成されるため、電流駆動能力や静電容量を増加させるためには、半導体装置の大きさの増加が不可避であり、これは半導体装置の高集積化を困難にする要因として作用する。
【０００４】
さらに、液晶表示装置（ＬＣＤ）、有機電界発光表示装置（ＯＬＥＤ）などのような平板表示装置では、輝度を一定水準以上に確保することが重要であり、このためには、キャパシタの静電容量を一定水準以上に確保しなければならないが、静電容量を増加させるためにキャパシタの大きさを増加させると、発光領域の大きさ（開口率）は減少するしかないため、高解像度を実現することが困難であり、寿命が低下するという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高集積化に有利となるように大きさを減少させることができる半導体装置を提供することにある。
【０００６】
本発明の他の目的は、キャパシタが占める面積を最小化することができる半導体装置を提供することにある。
【０００７】
本発明のさらに他の目的は、半導体装置の大きさの減少により発光素子の開口率を向上させることができる平板表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための、本発明の一態様にかかる半導体装置は、基板上に形成された半導体層と、ゲート絶縁層により前記半導体層と電気的に絶縁されたゲート電極と、前記ゲート電極を含む前記ゲート絶縁層上に形成された絶縁層と、前記絶縁層上に前記半導体層と接続するように形成されたソース電極およびドレイン電極とを含み、前記ソース電極が前記ゲート電極の少なくとも一部と重畳するように配置される。
【０００９】
上記の目的を達成するための、本発明の他の態様にかかる半導体装置を備える平板表示装置は、スキャンラインおよびデータラインに接続された第１薄膜トランジスタと、前記第１薄膜トランジスタに接続された第２薄膜トランジスタと、前記第２薄膜トランジスタに接続された発光素子とを含み、前記第２薄膜トランジスタは、基板上に形成された半導体層と、ゲート絶縁層により前記半導体層と電気的に絶縁されたゲート電極と、前記ゲート電極を含む前記ゲート絶縁層上に形成された絶縁層と、前記絶縁層上に前記半導体層と接続するように形成されたソース電極およびドレイン電極とを含み、前記ソース電極が前記ゲート電極の少なくとも一部と重畳するように配置される。この場合の重畳は、各層、各電極の積層方向、つまり基板上に水平に積層された各層、各電極に対して垂直方向となる断面方向についての重畳を意味する。
【００１０】
前記重畳するように配置された前記ソース電極と、前記絶縁層と、前記ゲート電極とにより、キャパシタが構成される。
【発明の効果】
【００１１】
本発明の半導体装置は、薄膜トランジスタとキャパシタとが一体型に形成される。薄膜トランジスタの構造を一部変更して薄膜トランジスタの内部にキャパシタを内蔵させることにより、既存の構造に比べてキャパシタが占める面積だけ大きさが減少し、製造工程も容易になる。
【００１２】
本発明の半導体装置を平板表示装置に適用すると、既存の構造に比べて発光領域の大きさを大きく確保することができるため、高解像度を容易に実現することができ、寿命を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明にかかる半導体装置を説明するためのレイアウト図である。
【図２】本発明にかかる半導体装置および平板表示装置の一実施形態を説明するための断面図である。
【図３】本発明にかかる平板表示装置の一実施形態を説明するための回路図である。
【図４Ａ】本発明にかかる平板表示装置の他の実施形態を説明するための回路図である。
【図４Ｂ】図４Ａを説明するためのレイアウト図である。
【図５Ａ】本発明にかかる平板表示装置の他の実施形態を説明するための回路図である。
【図５Ｂ】図５Ａを説明するためのレイアウト図である。
【図６Ａ】本発明にかかる平板表示装置の他の実施形態を説明するための回路図である。
【図６Ｂ】図６Ａを説明するためのレイアウト図である。
【発明を実施するための形態】
【００１４】
以下、添付した図面を参照して、本発明の好ましい実施形態を詳細に説明する。以下の実施形態は、当該技術分野における通常の知識を有する者が本発明を十分に理解できるように提供されるものであって、様々な形態に変形可能であり、本発明の範囲は以下に記述される実施形態に限定されるものではない。
【００１５】
図１は、本発明にかかる半導体装置を説明するためのレイアウト（部分的な平面）図である。
【００１６】
本発明の半導体装置は、薄膜トランジスタＴとキャパシタＣｓｔとが一体型に形成される。薄膜トランジスタＴは、半導体層２０と、半導体層２０のチャネル領域の上部に配置されたゲート電極４０と、半導体層２０のソース領域およびドレイン領域に接続されたソース電極６０ａおよびドレイン電極６０ｂとから構成され、キャパシタＣｓｔは、互いに重畳するように配置されたゲート電極４０と、ソース電極６０ａまたはドレイン電極６０ｂとにより構成される。この場合の重畳は、各層、各電極の積層方向、つまり基板上に水平に積層された各層、各電極に対して垂直方向となる断面方向についての重畳を意味する。
【００１７】
図２は、図１のＩ１−Ｉ２断面図であり、以下、本発明にかかる半導体装置をより詳細に説明する。
【００１８】
図１および図２を参照すれば、基板１０上に半導体層２０が形成され、半導体層２０を含む基板１０上にゲート絶縁層３０が形成される。
【００１９】
基板１０は、シリコーン（Ｓｉ）やゲルマニウム（Ｇｅ）のような半導体、ガラスやプラスチックのような絶縁体または金属薄膜からなり得、半導体層２０は、非晶質シリコン、結晶質シリコンまたは化合物半導体などで形成され、ゲート絶縁層３０は、シリコン酸化物、シリコン窒化物、またはこれらの混合物や積層構造で形成され得る。また、半導体層２０が形成される前に、基板１０上にバッファ層（図示せず）が形成されてもよい。
【００２０】
半導体層２０上のゲート絶縁層３０上にゲート電極４０が形成され、ゲート電極４０を含むゲート絶縁層３０上に層間絶縁層５０が形成される。
【００２１】
ゲート電極４０は、金属やドーピングされた半導体で形成され、層間絶縁層５０は、シリコン酸化物、シリコン窒化物、金属酸化物、またはこれらの混合物や積層構造で形成され得る。
【００２２】
層間絶縁層５０上には、半導体層２０と電気的に接続されるようにソースおよびドレイン電極６０ａおよび６０ｂが形成される。ソースおよびドレイン電極６０ａおよび６０ｂは、層間絶縁層５０およびゲート絶縁層３０に形成されたコンタクトホール５０ａを介して露出する半導体層２０に接続される。
【００２３】
このとき、ソースおよびドレイン電極６０ａおよび６０ｂのいずれか１つの電極、例えば、ソース電極６０ａは、ゲート電極４０の少なくとも一部と重畳するようにゲート電極４０の上部に延び、これにより、互いに重畳するように配置されるソース電極６０ａと、層間絶縁層５０と、ゲート電極４０とにより、キャパシタＣｓｔが形成される。すなわち、ゲート電極４０がキャパシタＣｓｔの一電極として用いられ、ゲート電極４０の上部に延びたソース電極６０ａの一部がキャパシタＣｓｔの他の電極として用いられ、重畳するゲート電極４０とソース電極６０ａとの間の層間絶縁層５０がキャパシタＣｓｔの誘電体として用いられる。この場合の重畳は、各層、各電極の積層方向、つまり基板１０上に水平に積層された各層、各電極に対して垂直方向となる断面方向についての重畳を意味する。
【００２４】
図１および図２には、ソース電極６０ａがゲート電極４０の一部と重畳するようにゲート電極４０の上部に延びた構造を示したが、ゲート電極４０の一部がドレイン電極６０ｂの一部と重畳するような構造であることも可能である。つまり、前記ソース電極又はドレイン電極が前記ゲート電極の少なくとも一部と重畳するように配置されることになる。
【００２５】
図１および図２には、ソース電極６０ａがゲート電極４０の一部と重畳するようにゲート電極４０の上部に延びた構造を示したが、所望の静電容量およびドレイン電極６０ｂとの距離などを考慮して重畳する程度を決定することができ、静電容量を最大に確保するためには、ゲート電極４０の全部と重畳するようにソース電極６０ａを形成することが好ましい。
【００２６】
このように構成された本発明の半導体装置は、例えば、平板表示装置の画素回路に適用可能である。
【００２７】
図３は、平板表示装置の画素回路の一実施形態であり、２つの薄膜トランジスタＴ１およびＴ２と、１つの蓄積キャパシタＣｓｔと、発光素子ＬＥＤとからなる画素回路を例として説明する。平板表示装置としては、液晶表示装置（ＬＣＤ）、有機電界発光表示装置（ＯＬＥＤ）などが適用可能である。
【００２８】
第１薄膜トランジスタＴ１は、スキャンラインＳおよびデータラインＤに接続され、スキャン信号に応じてデータ信号を伝達するスイッチング素子として動作する。このために、ゲート電極を介してスキャン信号を受信し、ソース電極を介してデータ信号を受信する。
【００２９】
第２薄膜トランジスタＴ２は、電源電圧ＥＬＶＤＤと発光素子ＬＥＤとの間に接続され、前記データ信号に応じて発光素子ＬＥＤを動作させる駆動素子として動作する。また、蓄積キャパシタＣｓｔは、前記データ信号に該当する電圧を一定時間の間維持させる静電容量を提供する。このために、ゲート電極が第１薄膜トランジスタＴ１のドレイン電極に接続され、ソース電極を介して電源電圧ＥＬＶＤＤを受け、ドレイン電極が発光素子ＬＥＤに接続される。
【００３０】
図２を参照すれば、本発明の半導体装置が有機電界発光表示装置ＯＬＥＤに適用される場合、発光素子ＬＥＤは、アノード電極８０と、有機発光層８４と、カソード電極８６とを含む有機電界発光素子から構成できる。アノード電極８０は、第２薄膜トランジスタＴ２のドレイン電極に接続され、カソード電極８６は、接地電圧ＥＬＶＳＳに接続される。
【００３１】
アノード電極８０は、薄膜トランジスタＴを含む上部に形成された平坦化層７０のビアホールを介して薄膜トランジスタＴのドレイン電極６０ｂに接続され、有機発光層８４は、画素定義膜８２により露出する発光領域（開口部）のアノード電極８０上に形成され、カソード電極８６は、有機発光層８４を含む上部に形成される。
【００３２】
このように、本発明の半導体装置を用いると、蓄積キャパシタＣｓｔが薄膜トランジスタＴと一体型に形成されるため、別途に蓄積キャパシタを形成しなくて済む。これは、蓄積キャパシタＣｓｔが占める面積を減少させることができるだけでなく、発光素子ＬＥＤの開口率、すなわち、発光領域の大きさを増加させる要因として作用するため、高集積および高画質の平板表示装置を容易に実現することができる。
【００３３】
蓄積キャパシタＣｓｔの静電容量を高く確保するためには、スイッチング素子として動作する第１薄膜トランジスタＴ１よりは、駆動素子として動作する第２薄膜トランジスタＴ２の方を、本発明の半導体装置として構成することが有利である。電流駆動能力が大きい駆動素子は、スイッチング素子に比べて大きさ（幅および長さ）が大きいため、蓄積キャパシタＣｓｔの静電容量を高く確保することができる。
【００３４】
また、リーク電流の問題により、複数の薄膜トランジスタを直列または並列に接続したり、薄膜トランジスタを多重ゲート構造で形成する場合、効果をさらに高めることができる。
【００３５】
図４Ａは、薄膜トランジスタＴ１１およびＴ１２を直列に接続した構造であり、図４Ｂのように、ソース電極６２ａとゲート電極４２とが重畳する面積が図１の構造に比べて増加するため、蓄積キャパシタＣｓｔの静電容量を高く確保することができる。未説明の符号２２は半導体層を示す。
【００３６】
図５Ａは、薄膜トランジスタＴ２１およびＴ２２を並列に接続した構造であり、図５Ｂのように、ソース電極６４ａとゲート電極４４とが重畳する面積が図１の構造に比べて増加するため、蓄積キャパシタＣｓｔの静電容量を高く確保することができる。未説明の符号２４は半導体層を示す。
【００３７】
図６Ａは、オン電流（ｏｎ−ｃｕｒｒｅｎｔ）を増加させるために、多重ゲート構造の薄膜トランジスタＴ３１およびＴ３２を並列に接続した構造であり、図６Ｂのように、ソース電極６６ａとゲート電極４６とが重畳する面積が図５Ｂの構造に比べてさらに増加するため、蓄積キャパシタＣｓｔの静電容量を高く確保することができる。未説明の符号２６は半導体層を示す。
【００３８】
前記実施形態では、薄膜トランジスタＴに内蔵されたキャパシタＣｓｔのみを説明したが、静電容量を増加させるために、前記キャパシタＣｓｔに隣接するように別のキャパシタ（図示せず）を追加形成し、前記キャパシタＣｓｔと並列に接続することができる。
【００３９】
以上、詳細な説明と図面により本発明の最適な実施形態を開示した。用語は、単に本発明を説明するための目的で使われたものであって、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。そのため、本技術分野における通常の知識を有する者であれば、これより多様な変形および均等の他の実施形態が可能であることを理解するはずである。したがって、本発明の真の技術的保護範囲は、添付した特許請求の範囲の技術的思想により定められなければならない。
【符号の説明】
【００４０】
１０：基板
２０、２２、２４、２６：半導体層
３０：ゲート絶縁層
４０、４２、４４、４６：ゲート電極
５０：層間絶縁層
５０ａ：コンタクトホール
６０ａ、６２ａ、６４ａ、６６ａ：ソース電極
６０ｂ、６２ｂ、６４ｂ、６６ｂ：ドレイン電極
７０：平坦化層
８０：アノード電極
８２：画素定義膜
８４：有機発光層
８６：カソード電極
【図１】
2013162120.tif 000003
【図２】
2013162120.tif 000004
【図３】
2013162120.tif 000005
【図４Ａ】
2013162120.tif 000006
【図４Ｂ】
2013162120.tif 000007
【図５Ａ】
2013162120.tif 000008
【図５Ｂ】
2013162120.tif 000009
【図６Ａ】
2013162120.tif 000010
【図６Ｂ】
2013162120.tif 000011