(57)【要約】【課題】半導体装置が有する素子分離膜の膜厚の減少を抑制する。【解決手段】半導体装置の製造方法は、半導体基板上にストッパ膜を形成する工程と、半導体基板及びストッパ膜にトレンチを形成する工程と、トレンチ内及びストッパ膜上に第１の酸化膜を形成した後、第１の酸化膜を研磨することにより、半導体基板の上面から上方に突出する突出部分を有する素子分離膜をトレンチ内に形成する工程と、ストッパ膜を除去する工程と、素子分離膜の突出部分の上面及び側面をエッチングする工程と、エッチングする工程の後、素子分離膜の突出部分を覆うようにして保護膜を形成する工程と、保護膜をエッチバックすることにより、素子分離膜の突出部分の側面に保護壁を形成する工程と、を備える。【選択図】図１Ｂ
2013149775.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にストッパ膜を形成する工程と、
前記半導体基板及び前記ストッパ膜にトレンチを形成する工程と、
前記トレンチ内及び前記ストッパ膜上に第１の酸化膜を形成した後、前記第１の酸化膜を研磨することにより、前記半導体基板の上面から上方に突出する突出部分を有する素子分離膜を前記トレンチ内に形成する工程と、
前記ストッパ膜を除去する工程と、
前記素子分離膜の突出部分の上面及び側面をエッチングする工程と、
前記エッチングする工程の後、前記素子分離膜の突出部分を覆うようにして保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記素子分離膜の突出部分の側面に保護壁を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上に第２の酸化膜を形成する工程と、
前記半導体基板にイオン注入を行う工程と、
等方性エッチングにより前記第２の酸化膜を除去する工程と、
を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護壁を除去する工程、
を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
熱酸化により、前記半導体基板上に熱酸化膜を形成するとともに、前記保護壁の表層部分を酸化する工程と、
前記半導体基板にイオン注入を行う工程と、
等方性エッチングにより前記熱酸化膜及び前記保護壁の酸化された表層部分を除去する工程と、
を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
熱酸化により、前記半導体基板上にゲート絶縁膜を形成するとともに、前記保護壁の残存部分を酸化する工程と、
前記半導体基板の所定領域における前記ゲート絶縁膜及び前記保護壁の残存部分を除去する工程と、
を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記トレンチは、前記半導体基板の上面からの深さが異なる複数種類のトレンチを含むことを特徴とする請求項１から５の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration、大規模集積回路）等の半導体装置においては、半
導体基板上に形成されたトランジスタ、ダイオード、抵抗及びキャパシタ等の素子が電気的に干渉することを抑止するため、半導体基板上に素子分離膜を形成する。半導体基板上に素子分離膜を形成する方法として、ＳＴＩ（Shallow Trench Isolation）法がある。ＳＴＩ法は、半導体基板に形成されたトレンチ（溝）に絶縁膜を埋込み、ＣＭＰ（Chemical
Mechanical Polishing、化学機械研磨）により絶縁膜を平坦化することで、半導体基板
上に素子分離膜を形成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０３２２８号公報
【特許文献２】特開２００７−１８４５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造プロセスにおけるエッチング工程によって、半導体基板に形成された素子分離膜の膜厚が減少する。図３９及び図４０は、エッチング工程によって、半導体基板１０１に形成された素子分離膜１０２の膜厚が減少する様子を示す図である。図３９に示すように、等方性エッチングによって、素子分離膜１０２の膜厚が減少する。図４０に示すように、半導体基板１０１と素子分離膜１０２との境界部分では、素子分離膜１０２の膜厚の減少量が大きくなり、素子分離膜１０２に形成されるディボット（凹み）１０３が深くなる。
【０００５】
素子分離膜１０２に形成されたディボット１０３が深い場合、図４１に示すように、半導体基板１０１の活性領域１０４と素子分離膜１０２との境界部分に存在するコンタクトプラグ１０５が、半導体基板１０１の深い領域（不純物の量が少ない領域）と接触する。コンタクトプラグ１０５が、半導体基板１０１の深い領域と接触すると、リーク電流が発生する可能性がある。
【０００６】
素子分離膜１０２の膜厚の減少量が大きくなると、半導体基板１０１の活性領域１０４と素子分離膜１０２との段差が大きくなる。半導体基板１０１の活性領域１０４と素子分離膜１０２との段差が大きい場合、半導体基板１０１上にゲート電極を形成する際のフォトリソグラフィの露光不良やエッチング残渣が発生する可能性がある。このような課題に鑑み、本件は、半導体装置が有する素子分離膜の膜厚の減少を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本件の一観点による半導体装置の製造方法は、半導体基板上にストッパ膜を形成する工程と、前記半導体基板及び前記ストッパ膜にトレンチを形成する工程と、前記トレンチ内及び前記ストッパ膜上に第１の酸化膜を形成した後、前記第１の酸化膜を研磨することにより、前記半導体基板の上面から上方に突出する突出部分を有する素子分離膜を前記トレンチ内に形成する工程と、前記ストッパ膜を除去する工程と、前記素子分離膜の突出部分の上面及び側面をエッチングする工程と、前記エッチングする工程の後、前記素子分離膜
の突出部分を覆うようにして保護膜を形成する工程と、前記保護膜をエッチバックすることにより、前記素子分離膜の突出部分の側面に保護壁を形成する工程と、を備える。
【発明の効果】
【０００８】
本件によれば、半導体装置が有する素子分離膜の膜厚の減少を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、実施例１に係る半導体装置の拡大平面図である。
【図１Ｂ】図１Ｂは、図１Ａの点線Ａ−Ａ’に沿った半導体装置の断面図である。
【図２】図２は、半導体基板１上にシリコン酸化膜２を形成し、シリコン酸化膜２上にシリコン窒化膜３を形成した場合の半導体装置の断面図である。
【図３】図３は、シリコン酸化膜２及びシリコン窒化膜３にトレンチ（溝）５Ａを形成した場合の半導体装置の断面図である。
【図４】図４は、半導体基板１にトレンチ（溝）５Ｂを形成した場合の半導体装置の断面図である。
【図５】図５は、シリコン酸化膜２及びシリコン窒化膜３にトレンチ（溝）７Ａを形成した場合の半導体装置の断面図である。
【図６】図６は、トレンチ５を更に掘り込むとともに、半導体基板１にトレンチ（溝）７Ｂを形成した場合の半導体装置の断面図である。
【図７】図７は、トレンチ５及び７の内部にシリコン酸化膜８を成膜するとともに、シリコン窒化膜３上にシリコン酸化膜８を成膜した場合の半導体装置の断面図である。
【図８】図８は、シリコン窒化膜３上のシリコン酸化膜８を除去するとともに、シリコン酸化膜８を平坦化した場合の半導体装置の断面図である。
【図９】図９は、シリコン窒化膜３を除去した場合の半導体装置の断面図である。
【図１０】図１０は、素子分離膜９を後退させた場合の半導体装置の断面図である。
【図１１】図１１は、素子分離膜９の突出部分を覆うようにして保護膜１１を形成するとともに、シリコン酸化膜２上に保護膜１１を形成した場合の半導体装置の断面図である。
【図１２】図１２は、素子分離膜９の突出部分の側面に保護壁１２を形成した場合の半導体装置の断面図である。
【図１３】図１３は、シリコン酸化膜２を除去した場合の半導体装置の断面図である。
【図１４】図１４は、半導体基板１上にシリコン酸化膜１３を形成した場合の半導体装置の断面図である。
【図１５】図１５は、半導体基板１のＮＭＯＳ領域にＰウェル２０を形成した場合の半導体装置の断面図である。
【図１６】図１６は、半導体基板１のＮＭＯＳ領域にＤｅｅｐＮウェル２１を形成した場合の半導体装置の断面図である。
【図１７】図１７は、Ｔａｐ領域２２に高濃度のｐ型不純物のイオン注入を行った場合の半導体装置の断面図である。
【図１８】図１８は、シリコン酸化膜１３を除去した場合の半導体装置の断面図である。
【図１９】図１９は、半導体基板１上にゲート絶縁膜（シリコン酸化膜）２３を形成した場合の半導体装置の断面図である。
【図２０】図２０は、保護壁１２を除去した場合の半導体装置の断面図である。
【図２１】図２１は、素子分離膜９の上面が半導体基板１の上面よりも低くなる場合の半導体装置の断面図である。
【図２２】図２２は、ゲート絶縁膜２３を除去した場合の半導体装置の断面図である。
【図２３】図２３は、半導体基板１上にゲート絶縁膜（シリコン酸化膜）２４を形成した場合の半導体装置の断面図である。
【図２４】図２４は、半導体基板１の上方にゲート電極２５を形成した場合の半導体装置の断面図である。
【図２５】図２５は、半導体基板１のＮＭＯＳ領域にExtensionＳＤ領域３１を形成した場合の半導体装置の断面図である。
【図２６】図２６は、ゲート電極２５の側面にサイドウォール３２を形成した場合の半導体装置の断面図である。
【図２７】図２７は、半導体基板１のＮＭＯＳ領域にＳＤ領域３３を形成した場合の半導体装置の断面図である。
【図２８】図２８は、図１Ａの点線Ｃ−Ｃ’に沿った半導体装置の断面図である。
【図２９Ａ】図２９Ａは、比較例の半導体装置の断面図である。
【図２９Ｂ】図２９Ｂは、比較例の半導体装置の断面図である。
【図３０】図３０は、素子分離膜９の突出部分を覆うようにして保護膜４１を形成するとともに、シリコン酸化膜２上に保護膜４１を形成した場合の半導体装置の断面図である。
【図３１】図３１は、素子分離膜９の突出部分の側面に保護壁４２を形成した場合の半導体装置の断面図である。
【図３２】図３２は、シリコン酸化膜２を除去した場合の半導体装置の断面図である。
【図３３】図３３は、半導体基板１上に熱シリコン酸化膜４３を形成した場合の半導体装置の断面図である。
【図３４】図３４は、熱シリコン酸化膜４３を除去した場合の半導体装置の断面図である。
【図３５】図３５は、半導体基板１上にゲート絶縁膜（シリコン酸化膜）４５を形成した場合の半導体装置の断面図である。
【図３６】図３６は、ゲート絶縁膜４５を除去した場合の半導体装置の断面図である。
【図３７】図３７は、半導体基板１上にゲート絶縁膜（シリコン酸化膜）４７を形成した場合の半導体装置の断面図である。
【図３８】図３８は、半導体基板１の上方にゲート電極４８を形成した場合の半導体装置の断面図である。
【図３９】図３９は、エッチング工程によって、半導体基板１０１に形成された素子分離膜１０２の膜厚が減少する様子を示す図である。
【図４０】図４０は、エッチング工程によって、半導体基板１０１に形成された素子分離膜１０２の膜厚が減少する様子を示す図である。
【図４１】図４１は、コンタクトプラグ１０５が、半導体基板１０１の深い領域と接触した様子を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法は、以下の実施例の構成に限定されない。
【実施例１】
【００１１】
図１Ａは、実施例１に係る半導体装置の拡大平面図である。図１Ｂは、図１Ａの点線Ａ−Ａ’に沿った半導体装置の断面図である。実施例１に係る半導体装置は、半導体装置の一態様であるＤＴＭＯＳ（Dynamic Threshold Voltage Metal Oxide Semiconductor）ト
ランジスタとして実施した場合について説明する。ＤＴＭＯＳトランジスタは、半導体基板とゲート電極とを電気的に接続したＭＯＳトランジスタである。なお、図１Ａ及び図１
Ｂは、ＮＭＯＳ（ｎチャネル金属酸化物半導体）トランジスタが形成されている箇所を図示しており、ＰＭＯＳ（ｐチャネル金属酸化物半導体）トランジスタが形成されている箇所の図示は省略している。
【００１２】
半導体装置は、半導体基板１と、半導体基板１に形成された素子分離膜９Ａ、９Ｂと、半導体基板１上に形成されたゲート絶縁膜２４と、半導体基板１の上方に形成されたゲート電極２５とを有する。半導体基板１には、ｐ型不純物のイオン注入が行われたＰウェル２０及びｎ型不純物のイオン注入が行われたＮウェル２１が形成されている。半導体基板１には、素子分離膜９Ａ、９Ｂによって囲まれたＴａｐ領域２２及びＳＤ（ソースドレイン）領域３３が形成されている。素子分離膜９Ｂは、Ｔａｐ領域２２とＳＤ領域３３との間に位置し、Ｔａｐ領域２２とＳＤ領域３３とを分離する。Ｔａｐ領域２２には、Ｐウェル２０にイオン注入されたｐ型不純物よりも高濃度のｐ型不純物のイオン注入が行われており、ＳＤ領域３３には、ｐ型不純物のイオン注入が行われている。
【００１３】
ゲート電極２５は、ＳＤ領域３３を跨ぐようにして半導体基板１の上方に形成されている。ゲート電極２５の側面には、サイドウォール３２が形成されている。ゲート電極２５は、電極部２６及びパッド部２７を有している。電極部２６の一方の端部２６Ａ及び電極部２７は、素子分離膜９Ａ上に位置している。電極部２６の他方の端部２６Ｂは、素子分離膜９Ｂ上に位置している。電極部２７上には、コンタクトプラグ３５Ａが形成されている。Ｔａｐ領域２２上には、コンタクトプラグ３５Ｂが形成されており、コンタクトプラグ３５Ａと３５Ｂとは、配線（図示せず）等によって電気的に接続されている。ＳＤ領域３３には、コンタクトプラグ３５Ｃ及び３５Ｄが形成されている。図１Ａ及び図１Ｂでは、層間絶縁膜及び配線の図示は省略している。
【００１４】
次に、実施例１の半導体装置の製造方法について説明する。図２から図２４は、実施例１の半導体装置の製造工程を示す半導体装置の断面図であり、図１Ａの点線Ａ−Ａ’に沿った断面に対応している。図２５から図２７は、実施例１の半導体装置の製造工程を示す半導体装置の断面図であり、図１Ａの点線Ｂ−Ｂ’に沿った断面に対応している。
【００１５】
まず、図２に示すように、半導体基板１上にシリコン酸化膜（ＳｉＯ２膜）２を形成し、シリコン酸化膜２上にシリコン窒化膜（ＳｉＮ膜）３を形成する。シリコン酸化膜２は、犠牲酸化膜とも呼ばれる。シリコン窒化膜３は、ストッパ膜の一例である。半導体基板１は、例えば、シリコン（Ｓｉ）基板である。シリコン酸化膜２は、例えば、熱酸化法を用いた成膜によって形成される。熱酸化法を用いて形成されたシリコン酸化膜２は、膜厚及び膜質が均一となり易いことから、熱酸化法を用いてシリコン酸化膜２を形成することが好ましい。熱酸化法に代えて、ＣＶＤ（Chemical Vapor Deposition、化学気相成長）
法を用いてシリコン酸化膜２を形成してもよい。シリコン窒化膜３は、例えば、ＣＶＤ法を用いた成膜によって形成される。シリコン酸化膜２の膜厚は、例えば、約１０ｎｍであるが、この値に限られない。シリコン窒化膜３の膜厚は、約１００ｎｍであるが、この値に限られない。
【００１６】
次に、フォトリソグラフィによりレジストパターン４をシリコン窒化膜３上に形成する。図３に示すように、レジストパターン４をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングを行い、シリコン酸化膜２及びシリコン窒化膜３を異方性エッチングする。シリコン酸化膜２及びシリコン窒化膜３を異方性エッチングすることにより、シリコン酸化膜２及びシリコン窒化膜３にトレンチ（溝）５Ａを形成する。その後、レジストパターン４を除去する。
【００１７】
次いで、図４に示すように、シリコン窒化膜３をマスクとして、例えば、ＲＩＥ法等のドライエッチングを行い、半導体基板１を異方性エッチングすることにより、半導体基板
１にトレンチ（溝）５Ｂを形成する。以下では、トレンチ５Ａ及び５Ｂを合わせて、トレンチ（溝）５と表記する。図４に示すトレンチ５の深さは、最終的な深さよりも浅く形成されている。
【００１８】
次に、図５に示すように、フォトリソグラフィによりレジストパターン６をシリコン窒化膜３上に形成する。レジストパターン６をマスクとして、例えば、ＲＩＥ法等のドライエッチングを行い、シリコン酸化膜２及びシリコン窒化膜３を異方性エッチングすることにより、シリコン酸化膜２及びシリコン窒化膜３にトレンチ（溝）７Ａを形成する。その後、レジストパターン６を除去する。
【００１９】
次いで、図６に示すように、シリコン窒化膜３をマスクとして、例えば、ＲＩＥ法等のドライエッチングを行い、半導体基板１を異方性エッチングすることにより、トレンチ５を更に掘り込むとともに、半導体基板１にトレンチ（溝）７Ｂを形成する。以下では、トレンチ７Ａ及び７Ｂを合わせて、トレンチ（溝）７と表記する。トレンチ７は、部分トレンチ（Partial Trench）とも呼ばれる。部分トレンチは、寄生容量を削減し、ＤＴＭＯＳトランジスタを高速化及び低消費電力化するために形成される。
【００２０】
図６に示すように、トレンチ５と、トレンチ７とでは、半導体基板１の上面からの深さが異なっている。したがって、半導体基板１には、半導体基板１の上面からの深さが異なる複数種類のトレンチが形成されている。トレンチ５の深さは、例えば、約１００ｎｍ以上約４００ｎｍ以下であるが、この範囲に限られない。トレンチ７の深さは、例えば、約３０ｎｍ以上１５０ｎｍ以下であるが、この範囲に限られない。
【００２１】
次に、トレンチ５及び７の内部における半導体基板１の露出部分を酸化する。次いで、図７に示すように、例えば、ＨＤＰ（High Density Plasma、高密度プラズマ）−ＣＶＤ
法により、トレンチ５及び７の内部にシリコン酸化膜８を成膜するとともに、シリコン窒化膜３上にシリコン酸化膜８を成膜する。すなわち、前記トレンチ５及び７を覆うようにしてシリコン酸化膜８を形成するとともに、シリコン窒化膜３上にシリコン酸化膜８を形成する。シリコン酸化膜８は、第１の酸化膜の一例である。
【００２２】
次に、図８に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）
法により、シリコン窒化膜３をストッパとして、シリコン窒化膜３上のシリコン酸化膜８を除去するとともに、シリコン酸化膜８を平坦化する。これにより、トレンチ５の内部に素子分離膜９Ａが形成され、トレンチ７の内部に素子分離膜９Ｂが形成される。以下では、素子分離膜９Ａ及び９Ｂを総称する場合、素子分離膜９と表記する。素子分離膜９は、半導体基板１の上面から上方に突出する突出部分を有している。素子分離膜９の突出部分より下の部分は、半導体基板１に埋め込まれている。
【００２３】
次いで、図９に示すように、例えば、熱リン酸（Ｈ３ＰＯ４）を用いたウエットエッチングを行い、シリコン窒化膜３を等方性エッチングすることにより、シリコン窒化膜３を除去する。次に、図１０に示すように、例えば、フッ酸（ＨＦ）等を用いたウエットエッチングを行い、素子分離膜９の突出部分の上面及び側面を等方性エッチングすることにより、素子分離膜９の突出部分の上面及び側面を削り、素子分離膜９を後退させる。素子分離膜９の削り量（エッチング量）は、例えば、約０．１ｎｍ以上約１００ｎｍ以下であるが、この範囲に限られない。
【００２４】
次いで、図１１に示すように、素子分離膜９の突出部分を覆うようにして保護膜１１を形成するとともに、シリコン酸化膜２上に保護膜１１を形成する。保護膜１１は、例えば、ＣＶＤ法を用いた成膜によって形成される。保護膜１１の膜厚は、素子分離膜９の削り量と同程度とする。保護膜１１の膜厚は、例えば、約０．１ｎｍ以上約１００ｎｍ以下で
あるが、この範囲に限られない。保護膜１１は、素子分離膜９との間でエッチング選択比を有する膜であればよく、例えば、保護膜１１としてシリコン窒化膜（ＳｉＮ）を用いてもよい。
【００２５】
次に、図１２に示すように、例えば、ＲＩＥ法等のドライエッチングを行い、保護膜１１をエッチバック（異方性エッチング）することにより、素子分離膜９の突出部分の側面に保護壁１２を形成する。すなわち、シリコン酸化膜２上の保護膜１１及び素子分離膜９上の保護膜１１を除去し、素子分離膜９の突出部分の側面の削られた部分に保護膜１１を残存させることにより、素子分離膜９の突出部分の側面の削られた部分に保護壁１２を形成する。この場合、後のイオン注入の工程において、保護壁１２がＴａｐ領域２２及びＳＤ領域３３等の拡散領域に被ることによりイオン注入の妨げにならないようにするため、シリコン酸化膜２上の保護膜１１を除去しておく。
【００２６】
次いで、図１３に示すように、例えば、フッ酸（ＨＦ）等を用いたウエットエッチングを行い、シリコン酸化膜２を等方性エッチングすることにより、シリコン酸化膜２を除去する。素子分離膜９の突出部分の上面には保護壁１２が形成されていないため、素子分離膜９の突出部分の上面が削られている。一方、素子分離膜９の突出部分の側面には保護壁１２が形成されているため、素子分離膜９の突出部分の側面は削られていない。素子分離膜９の突出部分の側面に保護壁１２を形成することにより、等方性エッチングを行う際における素子分離膜９の側面の膜厚の減少を抑制することができる。
【００２７】
次に、図１４に示すように、半導体基板１上にシリコン酸化膜１３を形成する。シリコン酸化膜１３は、例えば、熱酸化法を用いた成膜によって形成される。シリコン酸化膜１３は、犠牲酸化膜とも呼ばれ、第２の酸化膜の一例である。熱酸化法を用いて形成されたシリコン酸化膜１３は、膜厚及び膜質が均一となり易いことから、熱酸化法を用いてシリコン酸化膜１３を形成することが好ましい。熱酸化法に代えて、ＣＶＤ法を用いてシリコン酸化膜１３を形成してもよい。シリコン酸化膜１３の膜厚は、例えば、約１０ｎｍであるが、この値に限られない。
【００２８】
次いで、フォトリソグラフィにより、ＮＭＯＳの形成領域（以下、ＮＭＯＳ領域という）が開口されたレジストパターンを形成した後、ｐ型不純物のイオン注入を行う。ｐ型不純物のイオン注入を行うことにより、図１５に示すように、半導体基板１のＮＭＯＳ領域にＰウェル２０が形成される。更に、半導体基板１のＮＭＯＳ領域のチャネル部分にｐ型不純物のイオン注入（チャネル注入）を行う。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００２９】
次に、フォトリソグラフィにより、ＰＭＯＳの形成領域（以下、ＰＭＯＳ領域という）が開口されたレジストパターンを形成した後、ｎ型不純物のイオン注入を行う。ｎ型不純物のイオン注入を行うことにより、半導体基板１のＰＭＯＳ領域にＮウェルが形成される。半導体基板１のＰＭＯＳ領域におけるＮウェルの図示は省略する。更に、半導体基板１のＰＭＯＳ領域のチャネル部分にｎ型不純物のイオン注入（チャネル注入）を行う。ｎ型不純物は、例えば、リン（Ｐ）、砒素（Ａｓ）である。
【００３０】
次いで、フォトリソグラフィにより、ＮＭＯＳ領域が開口されたレジストパターンを形成した後、ｎ型不純物のイオン注入を行う。ｎ型不純物のイオン注入を行うことにより、図１６に示すように、半導体基板１のＮＭＯＳ領域にＤｅｅｐＮウェル２１が形成される。次に、フォトリソグラフィにより、ＰＭＯＳ領域が開口されたレジストパターンを形成した後、ｐ型不純物のイオン注入を行う。ｐ型不純物のイオン注入を行うことにより、半導体基板１のＰＭＯＳ領域にＤｅｅｐＰウェルが形成される。半導体基板１のＰＭＯＳ領域におけるＤｅｅｐＰウェルの図示は省略する。
【００３１】
次いで、フォトリソグラフィにより、Ｔａｐ領域２２が開口されたレジストパターン（図示せず）を形成した後、図１７に示すように、高濃度のｐ型不純物のイオン注入を行う。Ｔａｐ領域２２には、Ｐウェル２０にイオン注入されたｐ型不純物よりも高濃度のｐ型不純物がイオン注入される。
【００３２】
次に、図１８に示すように、例えば、フッ酸（ＨＦ）等を用いたウエットエッチングを行い、シリコン酸化膜１３を等方性エッチングすることにより、シリコン酸化膜１３を除去する。素子分離膜９の突出部分の上面には保護壁１２が形成されていないため、素子分離膜９の突出部分の上面が削られている。一方、素子分離膜９の突出部分の側面には保護壁１２が形成されているため、素子分離膜９の側面は削られていない。素子分離膜９の突出部分の側面に保護壁１２を形成することにより、等方性エッチングを行う際における素子分離膜９の側面の膜厚の減少を抑制することができる。
【００３３】
次いで、図１９に示すように、半導体基板１上にゲート絶縁膜（シリコン酸化膜）２３を形成する。ゲート絶縁膜２３は、例えば、熱酸化法により形成する。ゲート絶縁膜２３の膜厚は、例えば、約５ｎｍであるが、この値に限られない。
【００３４】
次に、図２０に示すように、ウエットエッチングを行い、保護壁１２を等方性エッチングすることにより、保護壁１２を除去する。例えば、保護壁１２が、シリコン窒化膜（ＳｉＮ）である場合、熱リン酸（Ｈ３ＰＯ４）を用いたウエットエッチングを行い、保護壁１２を除去する。この例では、ゲート絶縁膜２３を形成した直後の工程で、保護壁１２を除去しているが、保護壁１２の除去は、ゲート絶縁膜２３を形成した直後に行わなくてもよい。保護壁１２の直上にゲート電極を形成した場合、リークが発生する可能性があるため、保護壁１２の除去は、ゲート電極を形成する工程の前までに行っておけばよい。
【００３５】
図２１に示すように、素子分離膜９の上面が削られることにより、素子分離膜９の上面が半導体基板１の上面よりも低くなる場合、保護壁１２が素子分離膜９から剥がれ、ゴミになる可能性がある。したがって、素子分離膜９の上面が半導体基板１の上面よりも低くならないように、素子分離膜９の膜厚（シリコン酸化膜８の成膜量）を設定する。あるいは、素子分離膜９の上面が削られることにより、素子分離膜９の上面が半導体基板１の上面よりも低くなる前に、保護壁１２を除去する。
【００３６】
次いで、フォトリソグラフィにより、低電圧駆動トランジスタの形成領域（以下、低電圧駆動領域という）が開口されたレジストパターンを形成する。その後、図２２に示すように、例えば、フッ酸等を用いたウエットエッチングを行い、ゲート絶縁膜２３を等方性エッチングすることにより、ゲート絶縁膜２３を除去する。これに代えて、例えば、ＲＩＥ法等のドライエッチングを行い、ゲート絶縁膜２３を異方性エッチングすることにより、ゲート絶縁膜２３を除去してもよい。また、フッ酸等を用いたウエットエッチング及びＲＩＥ法等のドライエッチングの両方を行い、ゲート絶縁膜２３を除去してもよい。
【００３７】
次に、図２３に示すように、半導体基板１上にゲート絶縁膜（シリコン酸化膜）２４を形成する。ゲート絶縁膜２４は、例えば、熱酸化法により形成する。ゲート絶縁膜２４の膜厚は、例えば、約２ｎｍであるが、この値に限られない。ゲート絶縁膜２３は、例えば、入出力トランジスタに用いられるゲート絶縁膜であり、ゲート絶縁膜２４は、例えば、低電圧駆動トランジスタに用いられるゲート絶縁膜である。ここでは、ゲート絶縁膜２４の膜厚が、ゲート絶縁膜２３の膜厚より薄くなるように、ゲート絶縁膜２３及び２４の膜厚が設定されている。
【００３８】
次いで、例えば、ＣＶＤ法により、半導体基板１の上方にポリシリコン膜を形成する。
その後、フォトリソグラフィによりポリシリコン膜上にレジストパターンを形成し、レジストパターンをマスクとして、例えば、ＲＩＥ法等のドライエッチングを行い、ポリシリコン膜を異方性エッチングする。ポリシリコン膜を異方性エッチングすることにより、図２４に示すように、半導体基板１の上方にゲート電極２５が形成される。なお、ゲート電極２５によって覆われていないゲート絶縁膜２４は、ポリシリコン膜をエッチングする際に除去される。
【００３９】
半導体基板１の上方にゲート電極２５を形成する工程（図２４参照）の以降の工程については、図１Ａの点線Ｂ−Ｂ’に沿った断面に基づいて説明する。
【００４０】
次に、フォトリソグラフィにより、ＮＭＯＳ領域が開口されたレジストパターンを形成した後、ゲート電極２５をマスクとして、ｎ型不純物のイオン注入を行う。ｎ型不純物のイオン注入を行うことにより、図２５に示すように、半導体基板１のＮＭＯＳ領域にExtensionＳＤ（ソースドレイン）領域３１が形成される。次いで、フォトリソグラフィによ
り、ＰＭＯＳ領域が開口されたレジストパターンを形成した後、ゲート電極２５をマスクとして、ｐ型不純物のイオン注入を行う。ｐ型不純部物のイオン注入を行うことにより、半導体基板１のＰＭＯＳ領域にExtensionＳＤ領域が形成される。半導体基板１のＰＭＯ
Ｓ領域におけるExtensionＳＤ領域の図示は省略する。
【００４１】
次いで、例えば、ＣＶＤ法により、ゲート電極２５を覆うようにしてシリコン窒化膜（ＳｉＮ）を成膜する。次に、図２６に示すように、例えば、ＲＩＥ法等のドライエッチングを行い、シリコン窒化膜をエッチバック（異方性エッチング）することにより、ゲート電極２５の側面にサイドウォール３２を形成する。
【００４２】
次いで、フォトリソグラフィにより、ＮＭＯＳ領域が開口されたレジストパターンを形成した後、ゲート電極２５及びサイドウォール３２をマスクとして、ｎ型不純物のイオン注入を行う。ｎ型不純物のイオン注入を行うことにより、図２７に示すように、半導体基板１のＮＭＯＳ領域にＳＤ領域３３が形成される。次に、フォトリソグラフィにより、ＰＭＯＳ領域が開口されたレジストパターンを形成した後、ゲート電極２５及びサイドウォール３２をマスクとして、ｐ型不純物のイオン注入を行う。ｐ型不純部物のイオン注入を行うことにより、半導体基板１のＰＭＯＳ領域にＳＤ領域が形成される。半導体基板１のＰＭＯＳ領域におけるＳＤ領域の図示は省略する。イオン注入の工程を行った後、層間絶縁膜、コンタクトプラグ３５Ａ−３５Ｄ及び配線等の形成が行われる。
【００４３】
図２８は、図１Ｂの点線Ｃ−Ｃ’に沿った半導体装置の断面図である。実施例１の半導体装置の製造方法では、素子分離膜９の突出部分の側面に保護壁１２を形成する工程を行っているため、図２８に示すように、素子分離膜９の側面の膜厚の減少が抑制されている。
【００４４】
図２９Ａは、比較例の半導体装置の断面図である。図２９Ａに示す比較例では、シリコン窒化膜３を厚く形成して、シリコン酸化膜８を平坦化することにより、素子分離膜９の露出部分を高くしている。図２９Ａに示す比較例では、素子分離膜９の突出部分の側面に保護壁１２を形成する工程を行っていない。そのため、図２９Ａに示すように、素子分離膜９の露出部分を高くしても、素子分離膜９の側面の膜厚の減少量が大きくなり、素子分離膜９に形成されたディボット（凹み）３４が深い。実施例１の半導体装置の製造方法では、素子分離膜９の側面の膜厚の減少が抑制されているため、素子分離膜９にディボット３４が形成されることを抑止することができる。
【００４５】
図２９Ｂは、比較例の半導体装置の断面図である。図２９Ｂに示す比較例では、素子分離膜９の突出部分の側面に保護壁１２を形成する工程を行っていない。そのため、図２９
Ｂに示すように、素子分離膜９の側面の膜厚の減少が大きい。素子分離膜９Ｂの膜厚の減少が大きいと、素子分離膜９Ｂの下方の半導体基板１が露出する場合がある。半導体基板１が露出すると、イオン注入において、半導体基板１がサリサイド化し、Ｔａｐ領域２２とＳＤ領域３３とが導通するという問題が発生する。また、素子分離膜９Ｂの側面の膜厚の減少が大きいと、イオン注入における不純物が素子分離膜９Ｂの下方に突き抜け、素子分離膜９Ｂの下方の半導体基板１に不純物が注入される場合がある。素子分離膜９Ｂの下方の半導体基板１に不純物が注入されると、素子分離膜９Ｂの下方の半導体基板１にＰＮ接合が形成され、Ｔａｐ領域２２とＳＤ領域３３とが導通し易くなるという問題が発生する。
【００４６】
実施例１の半導体装置の製造方法では、素子分離膜９の側面の膜厚の減少が抑制されているため、イオン注入における不純物が素子分離膜９Ｂの下方に突き抜けることが抑止される。したがって、素子分離膜９Ｂの下方の半導体基板１に不純物が注入されることを抑止することにより、Ｔａｐ領域２２とＳＤ領域３３とを電気的に分離することができる。また、実施例１の半導体装置の製造方法では、半導体基板１のＰＭＯＳ領域も同様に、素子分離膜９の側面の膜厚の減少が抑制されているため、イオン注入における不純物が素子分離膜９Ｂの下方に突き抜けることが抑止される。したがって、半導体基板１のＰＭＯＳ領域についても、素子分離膜９Ｂの下方の半導体基板１に不純物が注入されることを抑止することにより、Ｔａｐ領域２２とＳＤ領域とを電気的に分離することができる。
【実施例２】
【００４７】
実施例２の半導体装置及びその製造方法について説明する。実施例２に係る半導体装置は、半導体装置の一態様であるＤＴＭＯＳトランジスタとして実施した場合について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例１で説明した素子分離膜９の突出部分の上面及び側面を等方性エッチングする工程（図１０参照）までは、実施例２は、実施例１と同様であるので、その説明を省略する。図３０から図３８は、実施例２の半導体装置の製造工程を示す半導体装置の断面図であり、図１Ａの点線Ｂ−Ｂ’に沿った断面に対応している。
【００４８】
実施例２では、図３０に示すように、素子分離膜９の突出部分を覆うようにして保護膜４１を形成するとともに、シリコン酸化膜２上に保護膜４１を形成する。保護膜４１は、例えば、ＣＶＤ法を用いた成膜によって形成される。保護膜４１の膜厚は、素子分離膜９の削り量と同程度とする。保護膜４１の膜厚は、例えば、約０．１ｎｍ以上約１００ｎｍ以下であるが、この範囲に限られない。保護膜４１は、例えば、ポリシリコン膜である。
【００４９】
次に、図３１に示すように、例えば、ＲＩＥ法等のドライエッチングを行い、保護膜４１をエッチバック（異方性エッチング）することにより、素子分離膜９の突出部分の側面に保護壁４２を形成する。すなわち、シリコン酸化膜２上の保護膜４１及び素子分離膜９上の保護膜４１を除去し、素子分離膜９の突出部分の側面の削られた部分に保護膜４１を残存させることにより、素子分離膜９の突出部分の側面に保護壁４２を形成する。この場合、後のイオン注入の工程において、保護壁４２がＴａｐ領域２２及びＳＤ領域３３等の拡散領域に被ることによりイオン注入の妨げにならないようにするため、シリコン酸化膜２上の保護膜４１を除去しておく。
【００５０】
次いで、図３２に示すように、例えば、フッ酸（ＨＦ）等を用いたウエットエッチングを行い、シリコン酸化膜２を等方性エッチングすることにより、シリコン酸化膜２を除去する。素子分離膜９の突出部分の上面には保護壁４２が形成されていないため、等方性エッチングを行う際において、素子分離膜９の突出部分の上面が削られている。一方、素子分離膜９の突出部分の側面には保護壁４２が形成されているため、等方性エッチングを行う際において、素子分離膜９の側面は削られていない。素子分離膜９の突出部分の側面に
保護壁４２を形成することにより、等方性エッチングを行う際における素子分離膜９の側面の膜厚の減少を抑制することができる。
【００５１】
次に、図３３に示すように、半導体基板１上に熱シリコン酸化膜４３を形成する。熱シリコン酸化膜４３は、熱酸化法を用いた成膜によって形成される。熱シリコン酸化膜４３は、熱酸化膜の一例である。熱シリコン酸化膜４３の膜厚は、例えば、約１０ｎｍであるが、この値に限られない。熱シリコン酸化膜４３を形成する際の熱酸化により、保護壁４２の表層部分が酸化される。すなわち、熱シリコン酸化膜４３を形成する際の熱酸化により、保護壁４２の表層部分に、酸化保護壁４４が形成される。換言すれば、熱シリコン酸化膜４３の形成と、保護壁４２の表層部分の酸化（酸化保護壁４４の形成）とが、同一工程で行われる。
【００５２】
次いで、実施例１と同様の工程（図１５参照）により、半導体基板１のＮＭＯＳ領域にＰウェル２０を形成し、半導体基板１のＰＭＯＳ領域にＮウェルを形成する。次に、実施例１と同様の工程（図１６参照）により、半導体基板１のＮＭＯＳ領域にＤｅｅｐＮウェル２１を形成し、半導体基板１のＰＭＯＳ領域にＤｅｅｐＰウェルを形成する。次いで、実施例１と同様の工程（図１７参照）により、Ｔａｐ領域２２に高濃度のｐ型不純物をイオン注入する。
【００５３】
次に、図３４に示すように、例えば、フッ酸（ＨＦ）等を用いたウエットエッチングを行い、熱シリコン酸化膜４３を等方性エッチングすることにより、熱シリコン酸化膜４３を除去する。熱シリコン酸化膜４３を除去する際の等方性エッチングにより、保護壁４２の酸化された表層部分（酸化保護壁４４）が除去される。すなわち、熱シリコン酸化膜４３の除去と、保護壁４２の酸化された表層部分（酸化保護壁４４）の除去とが、同一工程で行われる。素子分離膜９の突出部分の上面には保護壁４２が形成されていないため、素子分離膜９の突出部分の上面が削られている。一方、素子分離膜９の突出部分の側面には保護壁４２が形成されているため、素子分離膜９の側面は削られていない。素子分離膜９の突出部分の側面に保護壁４２を形成することにより、等方性エッチングを行う際における素子分離膜９の側面の膜厚の減少を抑制することができる。
【００５４】
次いで、図３５に示すように、半導体基板１上にゲート絶縁膜（シリコン酸化膜）４５を形成する。ゲート絶縁膜４５は、熱酸化法により形成する。ゲート絶縁膜４５の膜厚は、例えば、約５ｎｍであるが、この値に限られない。ゲート絶縁膜４５を形成する際の熱酸化により、保護壁４２の残存部分が酸化され、素子分離膜９の突出部分の側面に酸化保護壁４６が形成される。すなわち、ゲート絶縁膜４５の形成と、保護壁４２の残存部分の酸化（酸化保護壁４６の形成）とが、同一工程で行われる。
【００５５】
次に、フォトリソグラフィにより、低電圧駆動領域が開口されたレジストパターンを形成する。その後、図３６に示すように、例えば、フッ酸等を用いたウエットエッチングを行い、ゲート絶縁膜４５を等方性エッチングすることにより、ゲート絶縁膜４５を除去する。これに代えて、例えば、ＲＩＥ法等のドライエッチングを行い、ゲート絶縁膜４５を異方性エッチングすることにより、ゲート絶縁膜４５を除去してもよい。また、フッ酸等を用いたウエットエッチング及びＲＩＥ法等のドライエッチングの両方を行うことにより、ゲート絶縁膜４５を除去してもよい。ゲート酸化膜４５を除去する工程において酸化保護壁４６が完全に消失するように、予め保護壁４２の膜厚を設定しておくことが好ましい。
【００５６】
ゲート酸化膜４５を除去する際のエッチングにより、酸化保護壁４６が除去される。すなわち、ゲート酸化膜４５の除去と、酸化保護壁４６の除去とが、同一工程で行われる。実施例２によれば、ゲート酸化膜４５の除去と、酸化保護壁４６の除去とが、同一工程で
行われるため、酸化保護壁４６を除去する工程を新たに実施する必要がなくなり、半導体装置の製造工程数を減らすことができる。
【００５７】
次に、図３７に示すように、半導体基板１上にゲート絶縁膜（シリコン酸化膜）４７を形成する。ゲート絶縁膜４７は、例えば、熱酸化法により形成する。ゲート絶縁膜４７の膜厚は、例えば、約２ｎｍであるが、この値に限られない。ゲート絶縁膜４５は、例えば、入出力トランジスタに用いられるゲート絶縁膜であり、ゲート絶縁膜４７は、例えば、低電圧駆動トランジスタに用いられるゲート絶縁膜である。ここでは、ゲート絶縁膜４７の膜厚が、ゲート絶縁膜４５の膜厚より薄くなるように、ゲート絶縁膜４５及び４７の膜厚が設定されている。
【００５８】
次いで、例えば、ＣＶＤ法により、半導体基板１の上方にポリシリコン膜を形成する。その後、フォトリソグラフィによりポリシリコン膜上にレジストパターンを形成し、レジストパターンをマスクとして、例えば、ＲＩＥ法等のドライエッチングを行い、ポリシリコン膜を異方性エッチングする。ポリシリコン膜を異方性エッチングすることにより、図３８に示すように、半導体基板１の上方にゲート電極４８が形成される。なお、ゲート電極４８によって覆われていないゲート絶縁膜４７は、ポリシリコン膜をエッチングする際に除去される。
【００５９】
半導体基板１の上方にゲート電極４８を形成した後、イオン注入が行われる。イオン注入の工程は、実施例１と同様（図２５−図２７参照）であるので、その説明を省略する。イオン注入の工程を行った後、層間絶縁膜、コンタクトプラグ３５Ａ−３５Ｄ及び配線の形成が行われる。
【００６０】
実施例２の半導体装置の製造方法では、素子分離膜９の側面の膜厚の減少が抑制されているため、イオン注入における不純物が素子分離膜９Ｂの下方に突き抜けることが抑止される。したがって、素子分離膜９Ｂの下方の半導体基板１に不純物が注入されることを抑止することにより、Ｔａｐ領域２２とＳＤ領域３３とを電気的に分離することができる。また、実施例２の半導体装置では、半導体基板１のＰＭＯＳ領域も同様に、素子分離膜９の側面の膜厚の減少が抑制されているため、イオン注入における不純物が素子分離膜９Ｂの下方に突き抜けることが抑止される。したがって、半導体基板１のＰＭＯＳ領域についても、素子分離膜９Ｂの下方の半導体基板１に不純物が注入されることを抑止することにより、Ｔａｐ領域２２とＳＤ領域とを電気的に分離することができる。
【００６１】
実施例１及び２に係る半導体装置は、半導体装置の一態様であるＤＴＭＯＳトランジスタとして実施した場合について説明したが、実施形態で説明した素子分離膜の膜厚の減少を抑制する技術は、ＤＴＭＯＳトランジスタの製造方法に限定されない。例えば、実施形態で説明した素子分離膜の膜厚の減少を抑制する技術は、一般的なＭＯＳトランジスタ等の半導体デバイスに適用することができる。
【符号の説明】
【００６２】
１    半導体基板
２    シリコン酸化膜
３    シリコン窒化膜
４    レジストパターン
５、５Ａ、５Ｂ、７、７Ａ、７Ｂ    トレンチ
６    レジストパターン
８、１３    シリコン酸化膜
９    素子分離膜
１１、４１    保護膜
１２、４２    保護壁
２０    Ｐウェル
２１    ＤｅｅｐＮウェル
２２    Ｔａｐ領域
２３、２４、４５、４７    ゲート絶縁膜
２５、４８    ゲート電極
２６    電極部
２６    パット部
３１    Extension ＳＤ（ソースドレイン）領域
３２    サイドウォール
３３    ＳＤ（ソースドレイン）領域
３４    ディボット
３５Ａ、３５Ｂ、３５Ｃ、３５Ｄ    コンタクトプラグ
４３    熱シリコン酸化膜
４４、４６    酸化保護壁
【図１Ａ】
2013149775.tif 000003
【図１Ｂ】
2013149775.tif 000004
【図２】
2013149775.tif 000005
【図３】
2013149775.tif 000006
【図４】
2013149775.tif 000007
【図５】
2013149775.tif 000008
【図６】
2013149775.tif 000009
【図７】
2013149775.tif 000010
【図８】
2013149775.tif 000011
【図９】
2013149775.tif 000012
【図１０】
2013149775.tif 000013
【図１１】
2013149775.tif 000014
【図１２】
2013149775.tif 000015
【図１３】
2013149775.tif 000016
【図１４】
2013149775.tif 000017
【図１５】
2013149775.tif 000018
【図１６】
2013149775.tif 000019
【図１７】
2013149775.tif 000020
【図１８】
2013149775.tif 000021
【図１９】
2013149775.tif 000022
【図２０】
2013149775.tif 000023
【図２１】
2013149775.tif 000024
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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