【手続補正書】
【提出日】平成27年12月17日(2015.12.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１の超小型電子パッケージであって、
反対側にある第１の表面及び第２の表面を有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第１の表面において露出する複数のスタック端子と
を含む、第１の超小型電子パッケージと、
前記第１の超小型電子パッケージの上に重なり、前記第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージと
を備える、超小型電子アセンブリ。
【請求項２】
前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合う、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端である、請求項２に記載の超小型電子アセンブリ。
【請求項４】
前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第１の表面の一部にある、請求項１に記載の超小型電子アセンブリ。
【請求項５】
前記スタック端子のうちの少なくともいくつかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続され、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも１つを搬送するように構成される、請求項４に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージは、前記第１の超小型電子素子と前記第２の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第３の超小型電子素子及び第４の超小型電子素子を更に含む、請求項１に記載の超小型電子アセンブリ。
【請求項７】
前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内に配置される、請求項６に記載の超小型電子アセンブリ。
【請求項８】
前記第３の超小型電子素子及び前記第４の超小型電子素子は、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子によって画定される前記インターコネクトエリアの角に隣接する角領域において、それぞれ前記第１の超小型電子素子及び前記第２の超小型電子素子と重なり合う、請求項６に記載の超小型電子アセンブリ。
【請求項９】
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面を画定するエッジを有し、前記エッジ面はそれぞれ、隣接する超小型電子素子の前記エッジ面を横切る平面に沿って延在する、請求項６に記載の超小型電子アセンブリ。
【請求項１０】
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面の少なくとも一部を画定するエッジ面を有し、前記エッジ面はそれぞれ１つの平面に沿って延在し、前記超小型電子素子はそれぞれ２つの隣接する平面間に配置される、請求項６に記載の超小型電子アセンブリ。
【請求項１１】
前記第１の超小型電子パッケージは、前記基板の前記第１の表面の少なくとも一部の上に重なる成形封入剤層を更に含み、前記第１の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第１の導電性ビアを備える、請求項１に記載の超小型電子アセンブリ。
【請求項１２】
前記第１の表面において露出する基板コンタクトを含み、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記素子コンタクトは、前記第１の表面において露出する前記基板コンタクトに面し、該基板コンタクトに接合される、請求項１に記載の超小型電子アセンブリ。
【請求項１３】
前記第２の超小型電子パッケージは、第２の基板に取り付けられる第３の超小型電子素子を含み、前記端子は前記第２の基板上にあり、前記第３の超小型電子素子と電気的に接続される、請求項１に記載の超小型電子アセンブリ。
【請求項１４】
前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板と、該基板の前記第２の表面上に取り付けられる第３の超小型電子素子及び第４の超小型電子素子とを含み、前記第３の超小型電子素子及び前記第４の超小型電子素子は前記第２のパッケージの前記基板上に離間して配置され、その中にインターコネクトエリアを画定し、前記端子は、前記インターコネクトエリア内で前記第２のパッケージの前記基板の前記第２の表面において露出し、前記第２のパッケージの前記基板は、該基板の前記第１の表面と前記第２の表面との間に該基板を貫通する窓を更に含み、前記第２のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第１のパッケージの前記スタック端子に接合される、請求項１に記載の超小型電子アセンブリ。
【請求項１５】
前記第１のパッケージの前記基板は、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つを包囲する周辺エリアを画定し、前記周辺エリア内に更なるスタック端子が位置し、前記第２のパッケージの前記基板は、前記第３の超小型電子素子及び前記第４の超小型電子素子の少なくとも１つを包囲する周辺エリアと、該周辺エリアを画定する周辺エッジとを画定し、前記周辺エリア内に更なる端子が位置し、前記第１のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第２のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第２のパッケージの前記更なる端子の少なくともいくつかと接合される、請求項１４に記載の超小型電子アセンブリ。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
本明細書における説明は特定の実施形態を参照しながら行われてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
［実施形態例］
［実施形態１］
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１の超小型電子パッケージであって、
反対側にある第１の表面及び第２の表面を有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第１の表面において露出する複数のスタック端子と
を含む、第１の超小型電子パッケージと、
前記第１の超小型電子パッケージの上に重なり、前記第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージと
を備える、超小型電子アセンブリ。
［実施形態２］
前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合う、実施形態１に記載の超小型電子アセンブリ。
［実施形態３］
前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端である、実施形態２に記載の超小型電子アセンブリ。
［実施形態４］
前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第１の表面の一部にある、実施形態１に記載の超小型電子アセンブリ。
［実施形態５］
前記スタック端子のうちの少なくともいくつかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続される、実施形態４に記載の超小型電子アセンブリ。
［実施形態６］
前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続される前記スタック端子のうちの少なくともいくつかは、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも１つを搬送するように構成される、実施形態５に記載の超小型電子アセンブリ。
［実施形態７］
前記第１の超小型電子パッケージは、前記第１の超小型電子素子と前記第２の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第３の超小型電子素子及び第４の超小型電子素子を更に含む、実施形態１に記載の超小型電子アセンブリ。
［実施形態８］
前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内に配置される、実施形態７に記載の超小型電子アセンブリ。
［実施形態９］
前記第３の超小型電子素子及び前記第４の超小型電子素子は、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子によって画定される前記インターコネクトエリアの角に隣接する角領域において、それぞれ前記第１の超小型電子素子及び前記第２の超小型電子素子と重なり合う、実施形態７に記載の超小型電子アセンブリ。
［実施形態１０］
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面を画定するエッジを有し、前記エッジ面はそれぞれ、隣接する超小型電子素子の前記エッジ面を横切る平面に沿って延在する、実施形態７に記載の超小型電子アセンブリ。
［実施形態１１］
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面の少なくとも一部を画定するエッジ面を有し、前記エッジ面はそれぞれ１つの平面に沿って延在し、前記超小型電子素子はそれぞれ２つの隣接する平面間に配置される、実施形態７に記載の超小型電子アセンブリ。
［実施形態１２］
前記第１の超小型電子パッケージは、前記基板の前記第１の表面の少なくとも一部の上に重なる成形封入剤層を更に含み、前記第１の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第１の導電性ビアを備える、実施形態１に記載の超小型電子アセンブリ。
［実施形態１３］
前記第１の超小型電子素子及び前記第２の超小型電子素子のコンタクト支持面は前記基板に面し、前記基板コンタクトは前記第２の表面において露出する基板コンタクトを含み、前記素子コンタクトはワイヤボンドによって前記基板コンタクトと接続される、実施形態１に記載の超小型電子アセンブリ。
［実施形態１４］
前記第１の表面において露出する基板コンタクトを含み、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記素子コンタクトは、前記第１の表面において露出する前記基板コンタクトに面し、該基板コンタクトに接合される、実施形態１に記載の超小型電子アセンブリ。
［実施形態１５］
前記第２の超小型電子パッケージは、第２の基板に取り付けられる第３の超小型電子素子を含み、前記端子は前記第２の基板上にあり、前記第３の超小型電子素子と電気的に接続される、実施形態１に記載の超小型電子アセンブリ。
［実施形態１６］
前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板と、該基板の前記第２の表面上に取り付けられる第３の超小型電子素子及び第４の超小型電子素子とを含み、前記第３の超小型電子素子及び前記第４の超小型電子素子は前記第２のパッケージの前記基板上に離間して配置され、その中にインターコネクトエリアを画定し、前記端子は、前記インターコネクトエリア内で前記第２のパッケージの前記基板の前記第２の表面において露出し、前記第２のパッケージの前記基板は、該基板の前記第１の表面と前記第２の表面との間に該基板を貫通する窓を更に含み、前記第２のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第１のパッケージの前記スタック端子に接合される、実施形態１に記載の超小型電子アセンブリ。
［実施形態１７］
前記第１のパッケージの前記基板は、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つを包囲する周辺エリアを画定し、前記周辺エリア内に更なるスタック端子が位置し、前記第２のパッケージの前記基板は、前記第３の超小型電子素子及び前記第４の超小型電子素子の少なくとも１つを包囲する周辺エリアと、該周辺エリアを画定する周辺エッジとを画定し、前記周辺エリア内に更なる端子が位置し、前記第１のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第２のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第２のパッケージの前記更なる端子の少なくともいくつかと接合される、実施形態１６に記載の超小型電子アセンブリ。
［実施形態１８］
前記第１の超小型電子パッケージの下方にあり、前記第１の超小型電子パッケージの前記パッケージ端子に接合される端子を有する第３の超小型電子パッケージを更に備える、実施形態１に記載の超小型電子アセンブリ。
［実施形態１９］
表面において露出した回路コンタクトを有する回路パネルを更に含み、前記第１の超小型パッケージの前記パッケージ端子は前記回路コンタクトと電気的に接続される、実施形態１に記載の超小型電子アセンブリ。
［実施形態２０］
前記第２の超小型電子パッケージの端子はパッケージ端子又はスタック端子のうちの少なくとも１つである、実施形態１に記載の超小型電子アセンブリ。
［実施形態２１］
前記第１のパッケージの前記スタック端子は前記第２のパッケージの前記パッケージ端子と電気的に接続される、実施形態２０に記載の超小型電子アセンブリ。
［実施形態２２］
前記第１のパッケージ及び前記第２のパッケージのスタック端子は電気的に接続される、実施形態２０に記載の超小型電子アセンブリ。
［実施形態２３］
前記第１の超小型電子パッケージと前記第２の超小型電子パッケージとの間にヒートスプレッダを更に備える、実施形態２２に記載の超小型電子アセンブリ。
［実施形態２４］
前記ヒートスプレッダは、前記インターコネクトエリアの少なくとも一部の上に重なる、該ヒートスプレッダを貫通して形成される開口部を含み、前記第２の超小型電子パッケージの前記スタック端子は、前記開口部を通して前記第１の超小型電子パッケージの前記スタック端子と接続される、実施形態２３に記載の超小型電子アセンブリ。
［実施形態２５］
実施形態２３に記載の超小型電子アセンブリであって、前記ヒートスプレッダは第１のヒートスプレッダであり、該アセンブリは第２のヒートスプレッダを更に備え、前記第１のヒートスプレッダは前記インターコネクトエリアの第１の側に配置され、前記第２のヒートスプレッダは前記インターコネクトエリアの第２の側に配置され、前記第１のヒートスプレッダと前記第２のヒートスプレッダとの間に間隙が画定され、前記第２の超小型電子パッケージの前記スタック端子は前記間隙を通して前記第１の超小型電子パッケージの前記スタック端子と接続される、実施形態２３に記載の超小型電子アセンブリ。
［実施形態２６］
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１の超小型電子パッケージであって、
それぞれその前面及び背面と、それぞれの前面において露出する素子コンタクトとを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間にインターコネクトエリアを設けるように互いに横方向に離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記前面の上に重なり、前記超小型電子素子の前記前面から離れるように面する表面を有する誘電体層であって、該誘電体層は前記第１の表面の反対側にある第２の表面を更に有する、誘電体層と、
前記誘電体層の前記第１の表面において露出する複数のパッケージ端子であって、前記誘電体層に沿って延在するトレースを通して前記素子コンタクトと電気的に接続され、前記トレースから延在し、前記素子コンタクトと接触している第１の金属化ビアと電気的に接続される、複数のパッケージ端子と、
前記誘電体層の前記第２の表面において露出する複数のスタック端子であって、該パッケージを前記誘電体層の前記第２の表面の上に重なる構成要素と接続するために前記パッケージ端子と電気的に接続される複数のスタック端子と
を含む、第１の超小型電子パッケージと、
前記第１の超小型電子パッケージの上に重なり、該第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージと
を備える、超小型電子アセンブリ。
［実施形態２７］
前記第１のパッケージは、
前記インターコネクトエリア内で前記第１の超小型電子素子及び前記第２の超小型電子素子を少なくとも部分的に包囲し、前記誘電体層の前記第２の表面の上に重なる前記第１の超小型電子素子及び前記第２の超小型電子素子の表面を画定する成形封入層と、
前記スタック端子と電気的に接続され、前記成形封入層の表面において露出する端面を有する導電性インターコネクトと
を更に含む、実施形態２６に記載のアセンブリ。
［実施形態２８］
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１のパッケージであって、
反対側にある第１の表面及び第２の表面を有する基板と、
それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上で互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
前記インターコネクトエリア内で前記基板の前記第１の表面において露出し、前記パッケージ端子のうちの少なくともいくつかと電気的に接続される複数のスタック端子と
を含む、第１のパッケージと、
前記第１の超小型電子パッケージの上に重なり、端子を有する第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記スタック端子と前記第２の超小型電子パッケージの前記端子との間に接合される複数の導電性インターコネクトと
を備える、超小型電子アセンブリ。
［実施形態２９］
前記第２の超小型電子パッケージは、反対側にある第１の表面及び第２の表面を有する第２の誘電体層と、該誘電体層の前記第１の表面上に取り付けられる少なくとも１つの超小型電子素子とを更に含む、実施形態２８に記載の超小型電子アセンブリ。
［実施形態３０］
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１のパッケージであって、
反対側にある第１の表面及び第２の表面を有する基板と、
それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する４つの超小型電子素子であって、該超小型電子素子は、該超小型電子素子によって包囲される前記第１の表面のインターコネクトエリアを画定するように、前記第１の表面上に配置される、４つの超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
前記パッケージ端子と電気的に接続される、前記第１の表面の前記インターコネクトエリア内にある複数のスタック端子と
を含む、第１のパッケージと、
前記第１の超小型電子パッケージの上に重なり、端子を有する第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記スタック端子と前記第２の超小型電子パッケージの前記端子との間に接合される導電性インターコネクトと
を備える、超小型電子アセンブリ。
［実施形態３１］
前記超小型電子素子はそれぞれ、内側の前記インターコネクトエリアが長方形エリアとして画定されるように、前記インターコネクトエリアに隣接する周辺エッジを含む、実施形態３０に記載の超小型電子アセンブリ。
［実施形態３２］
前記第１のスタック端子のうちの少なくともいくつかは、前記第１の超小型電子素子のうちの少なくとも２つと電気的に接続される、実施形態３０に記載の超小型電子アセンブリ。
［実施形態３３］
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１のパッケージであって、
反対側にある第１の表面及び第２の表面を有する基板と、
それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
前記基板の前記第２の表面において露出する表面を有する複数のコンタクトパッドであって、該コンタクトパッドの前記表面は、該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続されるパッケージ端子を画定する、複数のコンタクトパッドと、
前記基板の前記第１の表面の少なくとも一部の上に重なり、封入剤表面を画定する成形封入剤層と
を含む、第１のパッケージと、
前記封入剤表面に結合され、該封入剤表面に面する端子を有する第２の超小型電子パッケージと、
少なくとも前記成形封入剤層を貫通して延在し、前記第１の超小型電子パッケージの前記コンタクトパッドと前記第２の超小型電子パッケージの前記端子とを接続する複数の導電性ビアと
を備える、超小型電子アセンブリ。
［実施形態３４］
前記導電性ビアは、前記第１のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、実施形態３３に記載のアセンブリ。
［実施形態３５］
前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板を更に含み、前記第２の表面は前記封入剤表面に結合され、前記第２のパッケージの前記端子は前記基板の前記第２の表面において露出する導電性パッドの表面であり、前記導電性ビアは、前記第２のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、実施形態３３に記載のアセンブリ。
［実施形態３６］
実施形態１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続される１つ又は複数の他の電子構成要素とを備えるシステム。
［実施形態３７］
電子アセンブリを作製する方法であって、
第１の超小型電子パッケージと第２の超小型電子パッケージとを組み立てるステップであって、前記第２の超小型電子パッケージは前記第１の超小型電子パッケージの上に重なり、該第２の超小型電子パッケージ上に端子を有し、前記第１の超小型電子パッケージは、
反対側にある第１の表面及び第２の表面と有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第１の表面において露出する複数のスタック端子と
を含む、組み立てるステップと、
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続するステップであって、前記端子と前記スタック端子との間に電気的接続を形成する、接続するステップと
を含む、電子アセンブリを作製する方法。
［実施形態３８］
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記パッケージ端子を前記第１の超小型電子パッケージの封入剤層上のインターコネクトの露出した端部に接合するステップを含み、前記封入剤層は少なくとも前記基板の前記面の前記インターコネクトエリアにおいて該第１の表面の上に重なり、前記インターコネクトは該インターコネクトの露出した端部の反対側にある前記スタック端子に接合される、実施形態３７に記載の方法。
［実施形態３９］
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第１の超小型電子パッケージの封入剤層内の穴の中に導電性結合材料塊状物を堆積するステップを含み、前記封入剤層は少なくとも前記インターコネクトエリアにおいて前記基板の前記第１の表面の上に重なり、前記スタック端子は、前記穴内の前記封入剤層の表面において露出し、前記導電性結合材料塊状物は前記第２のパッケージの前記端子及び前記第１のパッケージの前記スタック端子に接合される、実施形態３７に記載の方法。
［実施形態４０］
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、
前記第１の超小型電子パッケージの少なくとも封入剤を貫通して複数の穴を形成するステップであって、前記封入剤は少なくとも前記基板の前記第１の表面のインターコネクトエリア内で該第１の表面の上に重なり、前記複数の穴は該穴の第１の端部において前記スタック端子のそれぞれのスタック端子と、かつ該穴の第２の端部において前記第２のパッケージの前記端子のうちの対応する端子と位置合わせされる、形成するステップと、
前記穴を、前記第１の超小型電子パッケージの前記スタック端子及び前記第２のパッケージの前記パッケージ端子と接触している導電性材料で満たすステップと
を含む、実施形態３７に記載の方法。
［実施形態４１］
前記穴は、前記第１のパッケージの前記基板を貫通して、かつ前記第１のパッケージのそれぞれの前記スタック端子を貫通して更に形成される、実施形態４０に記載の方法。
［実施形態４２］
前記穴は、前記第２のパッケージの前記基板を貫通して、かつ前記第２のパッケージの対応する端子を貫通して更に形成される、実施形態４０に記載の方法。
［実施形態４３］
前記第１の超小型電子パッケージは、前記第１の超小型電子素子と前記第２の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第３の超小型電子素子及び第４の超小型電子素子を更に含み、前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第１のパッケージの前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、前記第４の超小型電子素子と前記第２のパッケージとの間の接続を容易にする、実施形態３７に記載の方法。