(57)【特許請求の範囲】
【請求項１】
正論理クロックパルスによって能動状態とされる第１のクロックドインバータと、前記第１のクロックドインバータの出力端に第１入力端が接続された第１のノア回路と、前記第１のノア回路の出力端に入力端が接続され、出力端が前記第１のノア回路の第１入力端に接続され、前記正論理クロックパルスを反転した負論理クロックパルスによって能動状態とされる第２のクロックドインバータとから構成された第１の保持手段と、
前記負論理クロックパルスよって能動状態とされる第３のクロックドインバータと、前記第３のクロックドインバータの出力端に第１入力端が接続された第１のナンド回路と、前記第１のナンド回路の出力端に入力端が接続され、その出力端が前記第１のナンド回路の第１入力端に接続され、前記正論理クロックパルスによって能動状態とされる第４のクロックドインバータとから構成された第２の保持手段と、
を交互にシリーズ接続し、
前記第１の保持手段のノア回路の第２入力端へ、前記正論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第１のパルス発生手段を設けると共に、前記第２の保持手段のアンド回路の第２入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第２のパルス発生手段を設け、
互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路。
【請求項２】
負論理クロックパルスを反転した正論理クロックパルスによって能動状態とされる第１のクロックドインバータと、前記第１のクロックドインバータの出力端に第１入力端が接続された第１のナンド回路と、前記第１のナンド回路の出力端に入力端が接続され、出力端が前記第１のナンド回路の第１入力端に接続され、前記負論理クロックパルスによって能動状態とされる第２のクロックドインバータとから構成された第１の保持手段と、
前記負論理クロックパルスよって能動状態とされる第３のクロックドインバータと、前記第３のクロックドインバータの出力端に第１入力端が接続された第１のノア回路と、前記第１のノア回路の出力端に入力端が接続され、出力端が前記第１のノア路の第１入力端に接続され、前記正論理クロックパルスによって能動状態とされる第４のクロックドインバータとから構成された第２の保持手段と、
を交互にシリーズ接続し、
前記第１の保持手段のナンド回路の第２入力端へ、前記負論理クロックパルスの立ち下がりにおいて短時間パルス信号を印加する第１のパルス発生手段を設けると共に、前記第２の保持手段のノア回路の第２入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第２のパルス発生手段を設け、
互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置等の電気光学装置の駆動回路に用いて好適な走査回路および走査信号生成方法に関する。
【０００２】
【従来の技術】
例えば、アクティブマトリックス液晶パネルの駆動回路においては、パネルの走査線（行線）を順次走査する走査回路が設けられる。
【０００３】
図６は従来のこの種の走査回路（シフトレジスタ）の構成を示す回路図であり、この図において、符号１１，２２，３１，・・・は正論理クロックパルスφ（図８（ロ）参照）によって駆動されるクロックドインバータである。図７（ａ）はクロックドインバータのシンボルを示す図、（ｂ）はクロックドインバータの構成を示す回路図である。この図に示すように、クロックドインバータは２個のｐチャンネルＴＦＴ（薄膜トランジスタ）と２個のｎチャンネルＴＦＴから構成され、クロックパルスφが”１”の時入力信号を反転して出力し、クロックパルスφが”０”の時は出力がハイインピーダンス状態となる。
【０００４】
図６において、１２，２１，３２，・・・は正論理クロックパルスを反転した負論理クロックパルスφ*（図８（ハ）参照）によって駆動されるクロックドインバータ、１３，２３，３３，・・・は通常のインバータである。また、１０１，１０２，１０３，・・・はナンド回路、２０１，２０２，２０３，・・・は通常のインバータである。
【０００５】
また、上記の構成において、クロックドインバータ１２とインバータ１３は保持回路１４を構成しており、クロックドインバータ１１の出力を記憶保持する。同様に、クロックドインバータ２２とインバータ２３、クロックドインバータ３２とインバータ３３、・・・も各々保持回路２４，３４，・・・を構成している。
【０００６】
図８は上述した走査回路の動作を説明するためのタイミングチャートである。いま、同図（イ）に示す信号ＳＰが走査回路の入力端子１へ印加されると、次のクロックパルスφの立ち上がり時刻ｔ１において、信号ＳＰの”１”信号が反転され、”０”信号がクロックドインバータ１１から出力される（信号Ａ；図８（ニ））。これにより、インバータ１３の出力信号Ａ*が”１”に立ち上がる（図８（ホ））。次に、時刻ｔ３において、クロックパルスφが再び立ち上がると、信号ＳＰの”０”信号が反転され、信号Ａとして”１”信号がクロックドインバータ１１から出力される。これにより、信号Ａ*が”０”となり、以後、信号ＳＰが再び立ち上がるまで、この状態が保持回路１４によって保持される。
【０００７】
上記と同様の動作が保持回路２４，３４，・・・によっても行われる。すなわち、図８の時刻ｔ２においてクロックパルスφ*が立ち上がると、信号Ａ*の”１”信号が反転され、”０”信号がクロックドインバータ２１から出力される（信号Ｂ；図８（ヘ））。これにより、インバータ２３の出力信号Ｂ*が”１”に立ち上がる（図８（ト））。次に、時刻ｔ４において、クロックパルスφ*が再び立ち上がると、信号Ａ*の”０”信号が反転され、信号Ｂとして”１”信号がクロックドインバータ２１から出力される。これにより、信号Ｂ*が”０”となり、以後、信号Ａ*が再び立ち上がるまで、この状態が保持回路１４によって保持される。保持回路３４の動作も同様であり、クロックドインバータ３１の出力信号Ｃ、インバータ３３の出力信号Ｃ*は各々図８（チ）、（リ）に示す通りとなる。
【０００８】
そして、上述した信号Ａ*，Ｂ*，Ｃ*の波形から明らかなように、インバータ２０１，２０２，２０３の各出力である走査信号Ｓ１，Ｓ２，Ｓ３は各々同図（ヌ）、（ル）、（オ）に示す通りとなる。
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の走査回路は、クロックパルスφとクロックパルスφ*の僅かな位相差が原因で誤動作が発生する場合がある。すなわち、クロックパルスφを反転回路によって反転してクロックパルスφ*を形成した場合、図９（ロ）、（ハ）に示すように、反転回路による遅延に基づく位相差Ｔｄが発生する。なお、図９は信号の立ち上がり、立ち下がりを誇張して書いてある。また、同図において、破線はクロックドインバータ（図７）を構成するｐチャンネルＴＦＴのスレショルドレベルp-chVthおよびｎチャンネルＴＦＴのスレショルドレベルn-chVthを示す。
【００１０】
以下、上記位相差に基づく誤動作の発生過程を図９を参照して説明する。
【００１１】
まず、信号ＳＰ（図８（イ）、図９（イ））が立ち上がった後のクロックパルスφの立ち上がり時点において、クロックドインバータ１１，２２，３１，・・・はインバータ動作を行っているが、クロックドインバータ１２，２１，３２，・・・は停止している。入力端子１（図６）に入力された信号ＳＰの”１”の信号はクロックドインバータ１１およびインバータ１４で２度反転されて信号Ａ*が”１”信号となる。２段目の保持回路２４以降ではクロックドインバータ２１が信号を遮断するために信号ＳＰや前段の保持回路の出力の影響を受けず、初期状態が維持されている。
【００１２】
しかし、この期間で２段目の保持回路２４におけるクロックパルスφ*の入力ずれについて着目すると、ｎチャンネルＴＦＴのみがオンしている期間が存在していることが分かる。すなわち、クロックパルスφ*の電位レベルの切り替え点（図９（ヘ）における時刻ｔａ）において、まずpチャンネルＴＦＴがオフ状態になり、nチャンネルＴＦＴのみのオン状態となる。このときのクロックパルスφ、φ*間の位相差やnチャンネルＴＦＴのオン電流の程度によって、インバータ１３の出力電流が貫通電流となってインバータ２１，２３，３１，３３，・・・を伝送され、信号Ａ*（図９（ホ））が”０”から”１”に切り替わる点で、図９（チ）に示すように、クロックドインバータ２１の出力信号Ｂが”１”から”０”へと切り替わってしまう。正常駆動の場合は、この点ではクロックドインバータ２１が遮断される為に信号Ｂのレベルは変化しない。
【００１３】
この様に、１段目の保持回路１４の出力と２段目の保持回路２４の出力がほぼ同じタイミングで立ち上がるという誤動作が発生し、また、３段目以降においても同様の誤動作が発生すると、図８（ヘ）乃至（リ）に破線によって示すように、パルスの立ち上がりタイミングが正常なタイミングよりも早くなる一方、パルスの立ち下がりタイミングは正常という幅広パルスが出力さる。これにより走査信号Ｓ１，Ｓ２，・・・のパルス幅が規定の幅と全く異なってしまう状態が発生する。
【００１４】
この発明は、このような事情を考慮してなされたもので、その目的は、走査信号のパルス幅が変わる誤動作を防止することができる走査回路および走査信号生成方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、この発明は、直列接続された複数の保持手段を有し、正論理クロックパルス及び前記正論理クロックパルスを反転した負論理クロックパルスによって前記保持手段内のデータを順次シフトする走査回路において、前記各保持手段は、前記正論理クロックパルスによって能動状態とされる第１のクロックドインバータと、前記負論理クロックパルスによって能動状態とされる第２のクロックドインバータと、前記第１のクロックドインバータ及び前記第２のクロックドインバータの出力と所定の制御信号との論理演算を行う論理手段と、からなり、前記正論理クロックパルス及び負論理クロックパルス間における正負論理が成り立たない期間において強制的に前記各保持手段を定常状態にすることを特徴とする。
【００１６】
このような構成によれば、誤動作が発生する虞れのある期間において強制的に各保持回路を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【００２１】
また、上記発明において、論理手段はナンド回路またはノア回路であることが好ましい。これにより、簡単な構成によって保持手段を定常状態にすることができる。
【００２２】
また、この発明は、正論理クロックパルスによって能動状態とされる第１のクロックドインバータと、前記第１のクロックドインバータの出力端に第１入力端が接続された第１のノア回路と、前記第１のノア回路の出力端に入力端が接続され、出力端が前記第１のノア回路の第１入力端に接続され、前記正論理クロックパルスを反転した負論理クロックパルスによって能動状態とされる第２のクロックドインバータとから構成された第１の保持手段と、
前記負論理クロックパルスよって能動状態とされる第３のクロックドインバータと、前記第３のクロックドインバータの出力端に第１入力端が接続された第１のナンド回路と、前記第１のナンド回路の出力端に入力端が接続され、その出力端が前記第１のナンド回路の第１入力端に接続され、前記正論理クロックパルスによって能動状態とされる第４のクロックドインバータとから構成された第２の保持手段とを交互にシリーズ接続し、
前記第１の保持手段のノア回路の第２入力端へ、前記正論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第１のパルス発生手段を設けると共に、前記第２の保持手段のアンド回路の第２入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第２のパルス発生手段を設け、互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路である。
【００２３】
また、この発明は、負論理クロックパルスを反転した正論理クロックパルスによって能動状態とされる第１のクロックドインバータと、前記第１のクロックドインバータの出力端に第１入力端が接続された第１のナンド回路と、前記第１のナンド回路の出力端に入力端が接続され、出力端が前記第１のナンド回路の第１入力端に接続され、前記負論理クロックパルスによって能動状態とされる第２のクロックドインバータとから構成された第１の保持手段と、
前記負論理クロックパルスよって能動状態とされる第３のクロックドインバータと、前記第３のクロックドインバータの出力端に第１入力端が接続された第１のノア回路と、前記第１のノア回路の出力端に入力端が接続され、出力端が前記第１のノア路の第１入力端に接続され、前記正論理クロックパルスによって能動状態とされる第４のクロックドインバータとから構成された第２の保持手段とを交互にシリーズ接続し、
前記第１の保持手段のナンド回路の第２入力端へ、前記負論理クロックパルスの立ち下がりにおいて短時間パルス信号を印加する第１のパルス発生手段を設けると共に、前記第２の保持手段のノア回路の第２入力端へ前記負論理クロックパルスの立ち上がりにおいて短時間パルス信号を印加する第２のパルス発生手段を設け、互いに隣り合う前記保持手段の出力のナンド論理をとる複数のナンド回路を設けてなる走査回路である。
【００２４】
このような構成によれば、誤動作が発生する虞れのある期間において強制的に各保持手段を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【００２５】
また、この発明は、直列接続された複数の保持手段を有し、正論理クロックパルス及び前記正論理クロックパルスを反転した負論理クロックパルスによって前記保持手段内のデータを順次シフトすることによって走査信号を生成する走査信号生成方法において、前記各保持手段を構成する第１のクロックドインバータ及び第２のクロックドインバータの出力と所定の制御信号との論理演算を行う過程と、前記正論理クロックパルス及び負論理クロックパルス間における正負論理が成り立たない期間において強制的に前記各保持手段を定常状態にする過程と、を有することを特徴とする走査信号生成方法である。
【００２６】
上記の方法によれば、誤動作が発生する虞れのある期間において強制的に各保持回路を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【００２８】
【発明の実施の形態】
以下、図面を参照しこの発明の実施の形態を説明する。図１はこの発明の第１の実施形態による走査回路の構成を示す回路図、図２は同走査回路を適用した液晶表示装置の構成を示すブロック図である。
【００２９】
図２において、３０１はアクティブマトリクス駆動による画素マトリクス（液晶パネル）、３０２は走査線、３０３はデータ線、３０４は薄膜トランジスタ、３０５は液晶、３０６は蓄積容量である。３１０は走査線３０２を順次走査するＹシフトレジスタ、３２０はデータ線３０３へ画像データ（Ｒ，Ｇ，Ｂ）を出力するか否かをオン／オフ制御するアナログスイッチ回路、３３０はアナログスイッチ回路３２０の各アナログスイッチを順次駆動するＸシフトレジスタである。
【００３０】
次に、上記Ｙシフトレジスタ３１０、Ｘシフトレジスタ３３０の構成を図１および図３を用いて説明する。
【００３１】
図１において、符号φは図示しないパルス発生回路によって生成されるクロックパルス（正論理クロックパルス；図３（ロ）参照）、２はインバータ、φ＊はクロックパルスφをインバータ２によって反転して得られたクロックパルス（負論理クロックパルス；図３（ハ）参照）である。クロックパルスφ＊は、インバータ２による遅延があるため、図３に示すように、クロックパルスφを反転し、かつ、時間Ｔｄ遅延した波形となる。
【００３２】
符号１はスタートパルスＳＰ（図３（イ）参照）が印加される端子である。スタートパルスＳＰは、図２の走査線３０２またはデータ線３０３の走査開始時点において端子１へ印加されるパルス信号であり、図３に示すように、その幅がクロックパルスφのパルス幅より大きくクロックパルスφの２倍のパルス幅より僅かに小さくなっている。
【００３３】
５はパルス信号ＰＷＭ１が印加される端子、６はパルス信号ＰＷＭ２が印加される端子である。パルス信号ＰＷＭ１は図３（ニ）に示すように、クロックパルスφの立ち上がりとほぼ同時、あるいは若干遅延して立ち上がり、一定時間後に立ち下がるパルス信号であり、そのパルス幅は、前述した遅延時間Ｔｄと同じまたは僅かに大となっている。また、パルス信号ＰＷＭ２は、図３（ホ）に示すように、クロックパルスφの立ち下がりとほぼ同時、あるいは若干遅延して立ち下がり、一定時間後に立ち上がるパルス信号であり、そのパルス幅は、上述したパルス信号ＰＷＭ１のパルス幅と同じである。
【００３４】
１１はクロックドインバータであり、上述した端子１のスタートパルスＳＰががその入力端に印加される。このクロックドインバータ１１は、前述したクロックパルスφが”１”の時能動状態となり、スタートパルスＳＰを反転して出力し、クロックパルスφが”０”の時その出力がハイインピーダンス状態となる（図７参照）。このクロックドインバータ１１の出力はクロックドインバータ１２の出力端およびノア回路１５の第１入力端へ印加される。
【００３５】
クロックドインバータ１２は前述したクロックパルスφ＊が”１”の時能動状態となり、その入力端に得られる信号を反転して出力し、クロックパルスφ＊が”０”の時その出力がハイインピーダンス状態となる。ノア回路１５はクロックドインバータ１１の出力と、端子５に得られるパルス信号ＰＷＭ１のノア論理をとる回路であり、その出力はクロックドインバータ１２およびクロックドインバータ２１の各入力端およびナンド回路１０１の入力端へ印加される。
【００３６】
ここで、クロックドインバータ１１，１２とノア回路１５によって保持回路１６が構成されている。
【００３７】
クロックドインバータ２１はクロックパルスφ＊によって能動状態／ハイインピーダンス状態が制御されるインバータであり、その出力はクロックドインバータ２２の出力端およびナンド回路２５の第１入力端へ印加される。ナンド回路２５は、クロックドインバータ２１の出力と、端子６に得られるパルス信号ＰＷＭ２のナンド論理をとる回路であり、その出力はクロックドインバータ２２およびクロックドインバータ３１の各入力端およびナンド回路１０１、１０２の入力端へ印加される。
【００３８】
ここで、クロックドインバータ２１，２２とナンド回路２５によって保持回路２６が構成されている。
【００３９】
符号３６は上述した保持回路１６と同一構成による保持回路、４６は上述した保持回路２６と同一構成による保持回路、５６は保持回路１６と同一構成による保持回路である。このように、図１に示す走査回路は、保持回路１６と同一構成による複数の保持回路と、保持回路２６と同一構成による複数の保持回路が交互にシリーズ接続されて構成されている。
【００４０】
そして、保持回路１６および保持回路２６の各出力のナンド論理がナンド回路１０１によってとられ、ナンド回路１０１の出力がインバータ２０１によって反転されて走査信号Ｓ１として出力され、保持回路２６および保持回路３６の各出力のナンド論理がナンド回路１０２によってとられ、ナンド回路１０２の出力がインバータ２０２によって反転されて走査信号Ｓ２として出力され、以下、同様の構成となっている。すなわち、シリーズ接続された保持回路１６，２６，３６，・・・の互いに隣り合う保持回路の出力のナンド論理をナンド回路１０１，１０２，１０３，・・・によってとり、さらに、各ナンド回路１０１，１０２，１０３，・・・の各出力を各々インバータ２０１，２０２，２０３，・・・によって反転して走査信号Ｓ１，Ｓ２，Ｓ３，・・・を得ている。
【００４１】
次に、図１に示す回路の動作を図３に示すタイミングチャートを参照して説明する。
【００４２】
まず、初期状態において、各保持回路１６，２６，３６，・・・の出力はいずれも”０”状態にある。そして、スタートパルスＳＰ（図３（イ））が立ち上がり、その直後の時刻ｔ１にクロックパルスφ（図３（ロ））が立ち上がると、クロックドインバータ１１の出力信号Ａが”０”に立ち下がる。この時点でパルス信号ＰＷＭ１（図３（ニ））が”１”信号に立ち上がり、したがって、ノア回路１５の出力信号Ｐ１は信号Ａのレベルに拘わらず”０”となる。そして、時刻ｔ２において、パルス信号ＰＷＭ１が”０”に立ち下がると、この時ノア回路１５の第１入力端の信号Ａが”０”であることから、ノア回路１５の出力信号Ｐ１が”１”に立ち上がる。この時刻ｔ２において、クロックパルスφ＊は既に”０”となっており、したがって、クロックドインバータ２１はハイインピーダンス状態にあり、ノア回路１５の出力”１”が次段へ伝達されることはない。
【００４３】
このように、図１に示す回路は、スタートパルスＳＰが端子１に印加され、次いで、クロックパルスφが立ち上がった時、従来の回路のように、このクロックパルスφの立ち上がり時点でスタートパルスの”１”信号が即刻保持回路１６に読み込まれることはなく、パルス信号ＰＷＭ１のパルス幅だけ遅れて保持回路１６に読み込まれる。この遅れにより、保持回路１６に読み込まれたデータが、読み込まれると同時に保持回路２６，３６，・・・へ伝達されてしまうことを防ぐことができる。
【００４４】
次に、時刻ｔ３においてクロックパルスφが立ち下がり、同時にパルス信号ＰＷＭ２が立ち下がると、ナンド回路２５の出力Ｐ２（図３（ト））が”１”信号に立ち上がる。次いで、時刻ｔ４において、クロックパルスφ＊が立ち上がると、クロックドインバータ２１の出力が信号Ｐ１を反転した”０”信号となり、したがって、以後、パルス信号ＰＷＭ２が”１”に戻った後もナンド回路２５の出力信号Ｐ２が”１”信号を維持する。
【００４５】
次に、時刻ｔ５においてクロックパルスφが再び立ち上がると、この時、既にスタートパルスＳＰが”０”であることから、クロックドインバータ１１の出力が”１”に立ち上がる。これにより、ノア回路１５の出力信号Ｐ１が”０”に戻る。また、時刻ｔ５において、クロックパルスφが”１”に立ち上がると、クロックドインバータ３１が能動状態となり、信号Ｐ２の”１”信号を反転し、”０”信号を出力する。しかし、この時、同時にパルス信号ＰＷＭ１が”１”信号に立ち上がり、したがって、ノア回路３５の出力Ｐ３は”０”信号を維持する。そして、時刻ｔ６において、パルス信号ＰＷＭ１が”０”信号に立ち下がると、ノア回路３５の両入力端の信号が”０”となり、したがって、ノア回路３５の出力信号Ｐ３が”１”となる。
【００４６】
このようにして、保持回路１６，２６，３６，・・・の各出力信号Ｐ１，Ｐ２，Ｐ３，・・・が順次”１”信号に立ち上がり、次いで、”０”信号に立ち下がる。これにより、ナンド回路１０１，１０２，１０３，・・・の出力が図３（ヌ）〜（オ）に示すように順次立ち下がるパルス信号となる。
【００４７】
上述したように、図１の回路は、誤動作が発生するタイミングにおいて正常駆動信号を強制的に出力する手段を設け、誤動作が発生したとしても、見かけ上は正常動作することを特徴としている。図１では、一例としてノア回路１５，３５，・・・およびナンド回路２５，４５，・・・を組み込んでいる。クロック信号の位相差Ｔｄによって誤動作が発生したとしても、ナンド回路２５，４５，・・・あるいはノア回路１５，３５，・・・を経る間に、それに入力するパルス信号ＰＷＭ１，ＰＷＭ２によって強制的に正常動作時の出力信号に変換し、各出力信号Ｐ１，Ｐ２，・・・が見かけ上正常動作する。
【００４８】
これによって、クロックパルスφ，φ*間の位相差による誤動作だけでなく、パルス信号ＰＷＭ１，ＰＷＭ２の調整により、ｎチャンネルおよびｐチャンネルのオン電流のバラツキやスレショルドレベルVthのシフト量によって起こる誤動作に対する正常動作マージンを飛躍的に広くすることが可能となる。
【００４９】
次に、この発明の第２の実施形態について、図４、図５を参照して説明する。
【００５０】
図４は同実施形態の構成を示す回路図である。この図において、符号φ＊は図示しないパルス発生回路によって生成されるクロックパルス（負論理クロックパルス；図３（ハ）参照）、３はインバータ、φはクロックパルスφ＊をインバータ２によって反転して得られたクロックパルス（正論理クロックパルス；図５（ロ）参照）である。クロックパルスφは、インバータ３による遅延があるため、図５に示すように、クロックパルスφ＊を反転し、かつ、時間Ｔｄ遅延した波形となる。
【００５１】
次に、符号１はスタートパルスＳＰ（図５（イ）参照）が印加される端子、５はパルス信号ＰＷＭ３が印加される端子、６はパルス信号ＰＷＭ４が印加される端子である。パルス信号ＰＷＭ３は図５（ニ）に示すように、クロックパルスφ＊の立ち上がりとほぼ同時、あるいは若干遅延して立ち下がり、一定時間後に立ち上がるパルス信号であり、そのパルス幅は、前述した遅延時間Ｔｄと同じまたは僅かに大となっている。また、パルス信号ＰＷＭ４は、図５（ホ）に示すように、クロックパルスφ＊の立ち上がりとほぼ同時、あるいは若干遅延して立ち上がり、一定時間後に立ち下がるパルス信号であり、そのパルス幅は、上述したパルス信号ＰＷＭ３のパルス幅と同じである。
【００５２】
１１はクロックドインバータであり、このクロックドインバータ１１の出力はクロックドインバータ１２の出力端およびナンド回路１７の第１入力端へ印加される。ナンド回路１７はクロックドインバータ１１の出力と、端子５に得られるパルス信号ＰＷＭ３のナンド論理をとる回路であり、その出力はクロックドインバータ１２およびクロックドインバータ２１の各入力端およびナンド回路１０１の入力端へ印加される。そして、クロックドインバータ１１，１２とナンド回路１７によって保持回路１８が構成されている。
【００５３】
クロックドインバータ２１はクロックパルスφ＊によって能動状態／ハイインピーダンス状態が制御されるインバータであり、その出力はクロックドインバータ２２の出力端およびノア回路２７の第１入力端へ印加される。ノア回路２７は、クロックドインバータ２１の出力と、端子６に得られるパルス信号ＰＷＭ４のノア論理をとる回路であり、その出力はクロックドインバータ２２およびクロックドインバータ３１の各入力端およびナンド回路１０１、１０２の入力端へ印加される。そして、クロックドインバータ２１，２２とノア回路２７によって保持回路２８が構成されている。
【００５４】
符号３８は上述した保持回路１８と同一構成による保持回路、４８は上述した保持回路２８と同一構成による保持回路、５８は保持回路１８と同一構成による保持回路である。このように、図４に示す走査回路は、保持回路１８と同一構成による複数の保持回路と、保持回路２８と同一構成による複数の保持回路が交互にシリーズ接続されて構成されている。
【００５５】
そして、保持回路１８および保持回路２８の各出力のナンド論理がナンド回路１０１によってとられ、ナンド回路１０１の出力がインバータ２０１によって反転されて走査信号Ｓ１として出力され、保持回路２８および保持回路３８の各出力のナンド論理がナンド回路１０２によってとられ、ナンド回路１０２の出力がインバータ２０２によって反転されて走査信号Ｓ２として出力され、以下、同様の構成となっている。すなわち、シリーズ接続された保持回路１８，２８，３８，・・・の互いに隣り合う保持回路の出力のナンド論理をナンド回路１０１，１０２，１０３，・・・によってとり、さらに、各ナンド回路１０１，１０２，１０３，・・・の各出力を各々インバータ２０１，２０２，２０３，・・・によって反転して走査信号Ｓ１，Ｓ２，Ｓ３，・・・を得ている。
【００５６】
次に、図４に示す回路の動作を図５に示すタイミングチャートを参照して説明する。
【００５７】
まず、スタートパルスＳＰ（図５（イ））が立ち上がり、その直後の時刻ｔ１において、クロックパルスφ＊（図５（ハ））が立ち下がり、同時に、パルス信号ＰＷＭ３が立ち下がると、ナンド回路１７の出力信号Ｐ１が”１”信号に立ち上がる（図５（ヘ）参照）。なお、この時点で同時にクロックドインバータ２１はハイインピーダンス状態となり、したがって、信号Ｐ１の”１”が次段以降に伝達されることはない。次に、時刻ｔ２において、クロックパルスφが”１”信号に立ち上がると、クロックドインバータ１１がスタートパルスＳＰの”１”信号を反転して”０”信号をナンド回路１７の第１入力端へ出力する。これにより、パルス信号ＰＷＭ３が”１”信号に戻った後もナンド回路１７の出力信号Ｐ１が”１”信号を維持する。
【００５８】
次に、時刻ｔ３において、クロックパルスφ＊が”１”信号に立ち上がると、クロックドインバータ２１が能動状態となり、信号Ｐ１の”１”信号を反転し、”０”信号をノア回路２７の第１入力端へ出力する。一方、この時刻ｔ３において、パルス信号ＰＷＭ４が”１”信号に立ち上がり、この”１”信号がノア回路２７の第２入力端へ供給される。これにより、ノア回路２７の出力信号Ｐ２が”０”信号を続ける。
【００５９】
次に、時刻ｔ４において、パルス信号ＰＷＭ４が”０”信号に立ち下がると、ノア回路２７の両入力端が”０”となることから、その出力信号Ｐ２が”１”信号となる（図５（ト））。この時、クロックパルスφは既に”０”信号の状態にあり、したがって、クロックドインバータ３１がハイインピーダンスの状態にあり、信号ｐ２の”１”信号が次段以降に伝わることはない。
【００６０】
次に、時刻ｔ５において、クロックパルスφ＊が立ち下がり、同時に、パルス信号ＰＷＭ３が立ち下がると、ナンド回路３７の出力信号Ｐ３が”１”信号に立ち上がる（図５（チ）参照）。なお、この時点で同時にクロックドインバータ４１はハイインピーダンス状態となり、したがって、信号Ｐ２の”１”が次段以降に伝達されることはない。
【００６１】
次に、時刻ｔ６において、クロックパルスφが”１”信号に立ち上がると、クロックドインバータ３１が信号Ｐ２の”１”信号を反転して”０”信号をナンド回路３７の第１入力端へ出力する。これにより、パルス信号ＰＷＭ３が”１”信号に戻った後もナンド回路１７の出力信号Ｐ３が”１”信号を維持する。また、時刻ｔ６において、クロックパルスφが”１”信号に立ち上がると、クロックドインバータ１１が端子１の”０”信号を反転し、”１”信号をナンド回路１７の第１入力端へ出力する。この時、パルス信号ＰＷＭ３も”１”信号へ戻りこの結果、ナンド回路１７の出力信号Ｐ１が”０”信号に戻る。
【００６２】
以下、同様の処理が繰り返され、これにより、保持回路１８，２８，３８，・・・の各出力信号Ｐ１，Ｐ２，Ｐ３，・・・が順次”１”信号に立ち上がり、次いで、”０”信号に立ち下がる。これにより、ナンド回路１０１，１０２，１０３，・・・の出力が図３（ヌ）〜（オ）に示すように順次立ち下がるパルス信号となる。
【００６３】
上記の走査回路においては、パルス信号ＰＷＭ３，ＰＷＭ４のパルス幅をクロックパルスφ、φ*間の位相差による誤動作を見かけ上正常動作にするマージンを見積もることができる。したがって、パルス幅が広ければ、クロックパルスφ、φ*間の位相差等に対する正常動作マージンが広がる。上述した回路では、出力される走査信号Ｓ１，Ｓ２，Ｓ３，・・・が重ならないように、さらに整える目的で出力制御回路を設けた方が望ましい。また、電力消費を少なくする観点から、信号伝送に不必要な部分の駆動を制限する目的でクロックパルスφ、φ*あるいはパルス信号ＰＷＭ３，ＰＷＭ４を遮断する回路を設ける方が望ましい。
【００６４】
なお、本発明は、上記実施形態に限るものではなく、本発明の要旨を変えない範囲で上記実施形態を適宜変更することが可能である。
【００６５】
次に、上述した操作回路を適用した液晶表示装置の応用例について説明する。図１０は、上記液晶表示装置を反射型液晶装置として構成し、電子機器に適用した一例であり、反射型液晶装置を光変調装置として用いたプロジェクタ（投射型表示装置）の要部を平面的に見た概略構成図である。この図１０は、光学要素１３０の中心を通るＸＺ平面における断面図である。
【００６６】
本例のプロジェクタは、システム光軸Ｌに沿って配置した光源部１１０、インテグレータレンズ１２０、偏光変換素子１３０から概略構成される偏光照明装置１００、偏光照明装置１００から出射されたＳ偏光光束をＳ偏光光束反射面２０１により反射させる偏光ビームスプリッタ２００、偏光ビームスプリッタ２００のＳ偏光反射面２０１から反射された光のうち、青色光（Ｂ）の成分を分離するダイクロイックミラー４１２、分離された青色光（Ｂ）を青色光を変調する反射型液晶光変調装置３００Ｂ、青色光が分離された後の光束のうち赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー４１３、分離された赤色光（Ｒ）を変調する反射型液晶光変調装置３００Ｒ、ダイクロイックミラー４１３を透過する残りの緑色光（Ｇ）を変調する反射型液晶光変調装置３００Ｇ、３つの反射型液晶光変調装置３００Ｒ、３００Ｇ、３００Ｂにて変調された光をダイクロイックミラー４１２，４１３，偏光ビームスプリッタ２００にて合成し、この合成光をスクリーン６００に投射する投射レンズからなる投射光学系５００から構成されている。
【００６７】
上記３つの反射型液晶光変調装置３００Ｒ、３００Ｇ、３００Ｂには、それぞれ反射型液晶装置が用いられている。
【００６８】
上記の構成において、光源部１１０から出射されたランダムな偏光光束は、インテグレータレンズ１２０により複数の中間光束に分割された後、第２のインテグレータレンズを光入射側に有する偏光変換素子１３０により偏光方向がほぼ揃った一種類の偏光光束（Ｓ偏光光束）に変換されてから偏光ビームスプリッタ２００に至るようになっている。偏光変換素子１３０から出射されたＳ偏光光束は、偏光ビームスプリッタ２００のＳ偏光光束反射面２０１によって反射され、反射された光束のうち、青色光（Ｂ）の光束がダイクロイックミラー４１２の青色光反射層にて反射され、反射型液晶光変調装置３００Ｂによって変調される。
【００６９】
また、ダイクロイックミラー４１１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束はダイクロイックミラー４１３の赤色光反射層にて反射され、反射型液晶光変調装置３００Ｒによって変調される。一方、ダイクロイックミラー４１３の赤色光反射層を透過した緑色光（Ｇ）の光束は反射型液晶光変調装置３００Ｇによって変調される。このようにして、それぞれの反射型液晶光変調装置３００Ｒ、３００Ｇ、３００Ｂによって色光の変調がなされる。
【００７０】
反射型液晶光変調装置３００Ｒ、３００Ｇ、３００Ｂの画素から反射された色光のうち、Ｓ偏光成分はＳ偏光を反射する偏光ビームスプリッタ２００を透過せず、一方、Ｐ偏光成分は透過する。この偏光ビームスプリッタ２００を透過した光により画像が形成される。
【００７１】
反射型液晶装置は、半導体技術を利用して画素が形成されるので画素数を多く形成でき、且つパネルサイズも小さくできるので、高精細な画像を投射できると共に、プロジェクタを小型化することができる。
【００７２】
また、上記反射型液晶装置は、各画素電極に印加された電圧が充分に保持されるとともに、画素電極の反射率が非常に高いため鮮明な映像が得られる。
【００７３】
図１１は、それぞれこの発明による操作回路を用いた液晶表示装置の他の応用例を示す外観図である。なお、これらの電子機器では、偏光ビームスプリッタと共に用いられる光変調装置としてではなく、直視型の反射型液晶装置として使用されるため、反射電極は完全な鏡面である必要はなく、視野角を広げるためには、むしろ適当な凸凹を付けた方が望ましいが、それ以外の構成要件は、光変調装置の場合と基本的に同じである。
【００７４】
図１１（ａ）は携帯電話を示す斜視図である。１０００は携帯電話本体を示し、そのうちの１００１は本発明の反射型液晶装置を用いた液晶表示部である。
【００７５】
図１１（ｂ）は、腕時計型電子機器を示す図である。１１００は時計本体を示す斜視図である。１１０１は本発明の反射型液晶パネルを用いた液晶表示部である。この液晶パネルは、従来の時計表示部に比べて高精細の画素を有するので、テレビ画像表示も可能とすることができ、腕時計型テレビを実現できる。
【００７６】
図１１（ｃ）は、ワープロ、パソコン等の携帯型情報処理装置を示す図である。１２００は情報処理装置を示し、１２０２はキーボード等の入力部、１２０６は本発明の反射型液晶装置を用いた表示部、１２０４は情報処理装置本体を示す。各々の電子機器は電池により駆動される電子機器であるので、光源ランプを持たない反射型液晶パネルを使えば、電池寿命を延ばすことが出来る。また、本発明のように、周辺回路をパネル基板に内蔵できるので、部品点数が大幅に減り、より軽量化・小型化できる。
【００７７】
【発明の効果】
以上説明したように、この発明によれば、誤動作が発生する虞れのある期間において強制的に各保持回路を定常状態とするので、クロック信号間の正負論理が成り立たない期間における誤動作の発生を完全に防ぐことができる。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態の構成を示す回路図である。
【図２】  この発明の実施形態による走査回路を適用した液晶表示装置の構成を示すブロック図である。
【図３】  図１に示す実施形態の動作を説明するためのタイミングチャートである。
【図４】  この発明の第２の実施形態の構成を示す回路図である。
【図５】  図４に示す実施形態の動作を説明するためのタイミングチャートである。
【図６】  従来の走査回路の構成を示す回路図である。
【図７】  図５におけるクロックドインバータのシンボルおよび回路構成を示す図である。
【図８】  図５に示す走査回路の動作を説明するためのタイミングチャートである。
【図９】  同走査回路の問題点を説明するためのタイミングチャートである。
【図１０】  図２に示す液晶表示装置を用いたプロジェクタの構成を示す概略構成図である。
【図１１】  図２に示す液晶表示装置の他の応用例を示す斜視図である。
【符号の説明】
１１，１２，２１，２２，３１，３２…クロックドインバータ
１５，２７，３５…ノア回路
１７，２５，３７…ナンド回路
１６，２６，３６，１８，２８，３８…保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003893844.tif 000010
【図１０】
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【図１１】
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