(57)【要約】【課題】ゲート−コレクタ間のゲート容量の増加を抑え、オン抵抗の増大を抑えながら、スイッチング損失を低減することができる炭化珪素半導体装置を提供すること。【解決手段】高不純物濃度のｐ型炭化珪素半導体基板１と、該基板１の一方の表面上に積層されるｎ型ドリフト層２と、該ドリフト層２の表面側内部に該ドリフト層２を上下２層に二分するように配置され該ドリフト層２よりも高不純物濃度のｎ型のキャリアストレージ層３と、前記二分されたドリフト層２の表面側ドリフト層４に配置されるｐ型ベース領域５と、該ｐ型ベース領域５の表面層に配置されるｎ型エミッタ領域６と、前記ｐ型ベース領域５の表面上と、該ベース領域５に対して側面で隣接し前記キャリアストレージ層３に対しては主面で接触する前記表面側ドリフト層４の表面上とにゲート絶縁膜８を介して配置されるゲート電極９と、を備える。【選択図】        図１
2013149798.tif 000002
【特許請求の範囲】
【請求項１】
高不純物濃度の第１導電型炭化珪素半導体基板と、
該基板の一方の表面上に積層される第２導電型ドリフト層と、
該ドリフト層の表面側内部に該ドリフト層を上下２層に二分するように中間に配置され該ドリフト層よりも高不純物濃度の第２導電型のキャリアストレージ層と、
前記二分されたドリフト層の表面側ドリフト層に配置される第１導電型ベース領域と、
該第１導電型ベース領域の表面層に配置される第２導電型エミッタ領域と、
前記第１導電型ベース領域の表面上と、該ベース領域に対して側面で隣接し前記キャリアストレージ層に対しては下面で接触する前記表面側ドリフト層の表面上とにゲート絶縁膜を介して配置されるゲート電極と、
を備えることを特徴とする炭化珪素半導体装置。
【請求項２】
前記キャリアストレージ層が前記第１導電型ベース領域と同じ深さ以上の深さを有することを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記キャリアストレージ層と前記第１導電型ベース領域との間に前記表面側ドリフト層が挟まれていることを特徴とする請求項２記載の炭化珪素半導体装置。
【請求項４】
前記キャリアストレージ層の上面が前記第２導電型エミッタ領域の底面より深いことを特徴とする請求項１乃至３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記キャリアストレージ層の主面に直角方向の厚みは０．１μｍ〜２．０μｍであることを特徴とする請求項１乃至４のいずれか一項に記載の炭化珪素半導体装置。
【請求項６】
炭化珪素半導体装置が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１乃至５のいずれか一項に記載の炭化珪素半導体装置。
【請求項７】
エピタキシャル成長によりなる第２導電型ドリフト層と、該第２導電型ドリフト層の一方の面に第２導電型ＦＳ層と第１導電型コレクタ層とを備え、他方の面側の前記ドリフト層内部に選択的に前記ドリフト層よりも高不純物濃度の第２導電型のキャリアストレージ層を備え、該キャリアストレージ層上のドリフト層からイオン注入により前記キャリアストレージ層の深さより浅く形成される第２導電型ベース領域と該ベース領域内の他方の面側に形成される第１導電型エミッタ領域とを有し、該エミッタ領域と前記ドリフト層の他方の面とに挟まれる前記ベース領域の他方の面上にゲート絶縁膜を介して積層されるゲート電極とを備えることを特徴とする炭化珪素半導体装置。
【請求項８】
エピタキシャル成長によりなる第２導電型ドリフト層と、該第２導電型ドリフト層の一方の面に第２導電型ＦＳ層と第１導電型コレクタ層とを備え、他方の面側の前記ドリフト層の表面から形成される複数の並列パターンを有するトレンチと、トレンチ間の前記ドリフト層に形成される第２導電型ベース領域と該ベース領域内の他方の面側に形成される第１導電型エミッタ領域とを有し、該ベース領域の下方に前記ドリフト層を挟んで形成されるｎ型ＣＳ層を備えることを特徴とする炭化珪素半導体装置。
【請求項９】
エピタキシャル成長によりなる第２導電型ドリフト層と、該第２導電型ドリフト層の一方の面に第２導電型ＦＳ層と第１導電型コレクタ層とを備え、他方の面側の前記ドリフト層の表面から形成される複数の並列パターンを有するトレンチと、トレンチ間の前記ドリフト層に形成される第２導電型ベース領域と該ベース領域内の他方の面側に形成される第１導電型エミッタ領域とを有し、前記ベース領域とトレンチの下方に前記ドリフト層を挟んで形成されるｎ型ＣＳ層を備えることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置、特には炭化珪素半導体（ＳｉＣ）ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の改良に関する。
【背景技術】
【０００２】
近年、シリコンよりもバンドギャップの広い炭化珪素半導体（ＳｉＣ）などの半導体材料（ワイドギャップ半導体材料）が注目されている。炭化珪素半導体を用いたＩＧＢＴ（以下、ＳｉＣ−ＩＧＢＴとする）は、シリコン（Ｓｉ）半導体を用いたＩＧＢＴと比較して、例えば、オン抵抗が低い、高温環境下での使用が可能、絶縁破壊に至る電界強度が大きいなど格段に優れた性能を実現するからである。
【０００３】
従来、シリコン半導体を用いたトレンチゲート型ＩＧＢＴでは、伝導度変調効果による抵抗低減効果を効率よく行うために、基板の表面側に少数キャリア（ホール）の障壁となるようなｎ型高濃度不純物濃度層を設けて、少数キャリアの蓄積効果を高める、いわゆるキャリアストレージ層（ＣＳ層）構造を有するｎ型ＣＳ層構造型ＩＧＢＴが知られている（特許文献１）。
【０００４】
Ｓｉ半導体を用いたＩＧＢＴの、ｐベース領域に挟まれたＪＦＥＴ領域にｎ−ドリフト層よりも高不純物濃度のｎ層からなるホール電流抑制層を設けることによりオン電圧を低減させる構造のＩＧＢＴについて記述された文献が公開されている（特許文献２）。
【０００５】
プレーナゲート構造のｐベース層間の表面層に、このｐベース層より深くて均一な深さを有しｎ−ドリフト層よりも高濃度のｎ層を設けて図３の要部断面図に示すＣＳ層構造型ＩＧＢＴと同様のＩＧＢＴとすることにより、オン電圧を低減できるＩＧＢＴが示されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−３１６４７９号公報（図３３）
【特許文献２】特開２００８−２１１１７８号公報（図２）
【特許文献３】特開平１０−１７８１７４号公報（０００８段落、図１０）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述のＩＧＢＴでは、ｎ型ＣＳ層（特許文献１）、ホール電流抑制層（特許文献２）、高濃度ｎ層（特許文献３）などのドリフト層よりも高不純物濃度な層が、いずれもゲート電極にゲート絶縁膜を介して対向し接する領域に形成されているため、それらの層を有さないＩＧＢＴに比べてゲート容量が非常に大きくなる。その結果、スイッチング損失を増加させるだけでなく、特にゲート−コレクタ間のゲート容量（帰還容量）が大きくなることにより、スイッチング時の電位変動に伴う帰還容量の大きな変動量によって電磁ノイズが発生し易くなり誤動作の原因となることがある。
【０００８】
また、ＳｉＣ半導体のようなワイドバンドギャップ半導体を用いたＳｉＣ−ＩＧＢＴでは、このワイドバンドギャップに起因して再結合が起こり難くなるので、特にスイッチング時のテール電流の減衰が遅くなりターンオフ損失が増加することが問題となる。
【０００９】
本発明は以上述べた点を考慮してなされたものである。本発明は、ゲート−コレクタ間のゲート容量の増加を抑え、オン抵抗の増大を抑えながら、スイッチング損失を低減することができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、前記課題を解消して発明の目的を達成するために、高不純物濃度の第１導電型炭化珪素半導体基板と、該基板の一方の表面上に積層される第２導電型ドリフト層と、該ドリフト層の表面側内部に該ドリフト層を上下２層に二分するように中間に配置され該ドリフト層よりも高不純物濃度の第２導電型のキャリアストレージ層と、前記二分されたドリフト層の表面側ドリフト層に配置される第１導電型ベース領域と、該第１導電型ベース領域の表面層に配置される第２導電型エミッタ領域と、前記第１導電型ベース領域の表面上と、該ベース領域に対して側面で隣接し前記キャリアストレージ層に対しては下面で接触する前記表面側ドリフト層の表面上とにゲート絶縁膜を介して配置されるゲート電極と、を備える炭化珪素半導体装置とする。また、本発明の目的を達成するために、下記の実施態様を行うことが好ましい。前記キャリアストレージ層が前記第１導電型ベース領域と同じ深さ以上の深さを有すること。前記キャリアストレージ層と前記第１導電型ベース領域との間に前記表面側ドリフト層が挟まれていること。前記キャリアストレージ層の上面が前記第２導電型エミッタ領域の底面より深いこと。前記キャリアストレージ層の主面に直角方向の厚みは０．１μｍ〜２．０μｍであること。炭化珪素半導体装置が絶縁ゲート型バイポーラトランジスタであることである。
【００１１】
また、本発明は、エピタキシャル成長によりなる第２導電型ドリフト層と、該第２導電型ドリフト層の一方の面に第２導電型ＦＳ層と第１導電型コレクタ層とを備え、他方の面側の前記ドリフト層の表面から形成される複数の並列パターンを有するトレンチと、トレンチ間の前記ドリフト層に形成される第２導電型ベース領域と該ベース領域内の他方の面側に形成される第１導電型エミッタ領域とを有し、該ベース領域の下方に前記ドリフト層を挟んで形成されるｎ型ＣＳ層を備える炭化珪素半導体装置とすることによって、前記本発明の目的は達成される。
【００１２】
さらに、エピタキシャル成長によりなる第２導電型ドリフト層と、該第２導電型ドリフト層の一方の面に第２導電型ＦＳ層と第１導電型コレクタ層とを備え、他方の面側の前記ドリフト層の表面から形成される複数の並列パターンを有するトレンチと、トレンチ間の前記ドリフト層に形成される第２導電型ベース領域と該ベース領域内の他方の面側に形成される第１導電型エミッタ領域とを有し、前記ベース領域とトレンチの下方に前記ドリフト層を挟んで形成されるｎ型ＣＳ層を備える炭化珪素半導体装置とすることによって、前記本発明の目的は達成される。
【００１３】
本発明は、キャリア蓄積効果によるオン電圧の低減を図るために、厚さの比較的薄い、高濃度不純物のキャリアストレージ層を設ける。ただし、このキャリアストレージ層はゲート容量ができるだけ増加しないようにゲート電極から離れた部分に配置する。空乏層はキャリアストレージ層により延びにくくなるが、ゲート電極からは離れているために、帰還容量は従来のＣＳ構造に比べると非常に小さく抑えられかつキャリア蓄積効果によるオン抵抗の低減効果も得られる。
【発明の効果】
【００１４】
本発明によれば、ゲート−コレクタ間のゲート容量の増加を抑え、オン抵抗の増大を抑えながら、スイッチング損失を低減することができる炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１にかかるＳｉＣ−ＩＧＢＴの要部断面図である。
【図２】ＣＳ層構造の無い通常のＩＧＢＴの要部断面図である。
【図３】従来のＣＳ層構造を有するＳｉＣ−ＩＧＢＴの要部断面図である。
【図４】ＩＧＢＴのターンオフ波形の比較図である。
【図５】従来のＣＳ層構造型ＩＧＢＴの要部断面図である。
【図６】本発明の実施例２にかかるＳｉＣ−ＩＧＢＴの要部断面図である。
【図７】本発明の実施例３にかかるＳｉＣ−ＩＧＢＴの要部断面図である。
【図８】本発明の実施例４にかかるＳｉＣ−ＩＧＢＴの要部断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の炭化珪素半導体装置にかかる実施例について、図面を参照して詳細に説明する。なお、本明細書に添付の図面において、ｎ、ｐが付記された層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付記された＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１７】
図１に本発明の実施例１にかかるＣＳ層構造を有するＩＧＢＴの要部断面図、図２にＣＳ層構造の無い通常のＩＧＢＴの要部断面図、図３に、比較説明に用いる従来のＣＳ層構造のＩＧＢＴの要部断面図をそれぞれ示す。以下、実施例１にかかる図１のＣＳ層構造型ＩＧＢＴについて以下説明する。
【００１８】
この炭化珪素半導体装置は、具体的には炭化珪素半導体（以降ＳｉＣ）を用いて作製された、例えば設計耐圧１３ｋＶクラスのプレーナゲート構造のＩＧＢＴ（以降ＣＳ層構造型ＩＧＢＴ）である。図１の断面図は、ＣＳ層構造型ＩＧＢＴの活性領域の一部（一セル分）である。通常、ＩＧＢＴには、その活性領域の全体を囲むように図示しない耐圧構造部を必要とするが、この図には示していない。ここでいう活性領域とは、半導体装置のオン電流の主要経路となる領域である。耐圧構造部とは、電圧阻止状態を活性領域内のｐｎ主接合面で維持するために、活性領域からその外側の基板表面に向けて伸びるｐｎ主接合近傍および基板表面に露出するｐｎ接合端面近傍の電界強度を緩和する構造と前記ｐｎ接合端面を覆う保護膜を備える領域である。以下の説明では耐圧構造部は発明に直接的には関与しないので、詳細な説明を省く。
【００１９】
図１に示すように、ＣＳ層構造型ＩＧＢＴにおいて、例えば厚さ１０μｍ、不純物濃度１×１０１７ｃｍ−３程度の高濃度ｐ型ＳｉＣ基板（ｐサブストレート１）上に、不純物濃度２×１０１４ｃｍ−３でｎ型ＳｉＣからなるｎ−ドリフト層２を厚さ１５０μｍにエピタキシャル成長により形成する。概略的には、この程度の不純物濃度の場合、ｎ−ドリフト層２の厚さ１０μｍ当たり例えば耐圧１ｋＶを容易に実現することができる。従って、ｎ−ドリフト層２の厚さを１５０μｍとすれば、耐圧１３ｋＶが充分に期待できる。
【００２０】
ｐサブストレート１の厚さは、例えば０．１μｍ〜２０μｍ、その不純物濃度は１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲から選択でき、またｎ−ドリフト層２の厚さおよびその不純物濃度も、それぞれ設計耐圧に対応して、例えば７０μｍ〜２００μｍの範囲と５×１０１３ｃｍ−３〜１×１０１５ｃｍ−３の範囲から選択することが好ましい。これらの範囲は発明を限定するものではない。
【００２１】
ｎ−ドリフト層２の形成の際、仕上げの厚さのＳｉＣエピタキシャル層表面から２μｍ程度の内部位置にドリフト層２よりも高濃度（１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３）のｎ型ＣＳ層３を例えば０．３μｍ程度の厚さに形成しておくことが本発明の特徴である。ｎ型ＣＳ層３の厚さは０．１μｍ〜２μｍの範囲から選ぶことができる。そのようなｎ型ＣＳ層３をエピタキシャル成長で形成する場合、このｎ型ＣＳ層３の上に再度元のｎ−ドリフト層２と同じ不純物濃度の表面側ｎ−ドリフト層４を仕上げの厚さ（例えば、残り厚さ２μｍ）までピタキシャル成長により形成する。
【００２２】
次にこの表面側ｎ−ドリフト層４の表面から０．６μｍの深さ、不純物濃度５×１０１６ｃｍ−３のｐ型ベース領域５を例えばアルミニウム（Ａｌ）のイオン注入により形成する。さらにこのｐ型ベース領域５内の表面から０．３μｍの深さ、不純物濃度１×１０１９ｃｍ−３のｎ型エミッタ領域６を窒素などのイオン注入により形成する。ｐ型ベース領域５の不純物濃度はｎ型ＣＳ層３の不純物濃度よりは高濃度であることが望ましい。ｐ型ベース領域５の深さはｎ型ＣＳ層３に達しない深さが好ましいが、図５に示すように、ｎ型ＣＳ層３と同じ深さであってもよい。ｐ型ベース領域５は深さ０．３μｍ〜１．０μｍ、不純物濃度１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の範囲からそれぞれ選択することができる。ｎ型エミッタ領域６の不純物濃度および厚さは、例えば、それぞれ５×１０１９ｃｍ−３および０．３μｍであってもよい。
【００２３】
また、ｎ型ＣＳ層３とｐ型ベース領域５との間に図１に示すように表面側ドリフト層４を挟む構成にすることは好ましいが、ｎ型ＣＳ層３よりｐ型ベース領域５が深くなる構成は好ましくない。
【００２４】
例えば、ｐ型ベース領域５と下方のｎ型ＣＳ層３との間の距離とオン電圧の関係を調べると、電流密度５０Ａ／ｃｍ２のときのオン電圧は、ｎ型ＣＳ層３の位置がｐ型ベース領域５の下方１μｍのとき、５．１Ｖ，同じく２μｍ、３μｍのとき、それぞれ５．９Ｖ、７．１Ｖであった。このようにｎ型ＣＳ層３がｐ型ベース領域５の下方に離れる距離に応じてオン電圧が徐々に大きくなる関係があるので、ｐ型ベース領域５からはあまり離れていない方がよい。また、ｎ型ＣＳ層３とｐ型ベース領域５とが重なるような構造とすることもできるが、その場合は、ｐ型ベース領域５が反転してｎ型化しないようにｎ型ＣＳ層３よりｐ型ベース領域５の不純物濃度を高くする必要がある。ｎ型ＣＳ層３よりｐ型ベース領域５が深くなると、ターンオフ時にホールが抜け易くなりキャリア蓄積効果が小さくなるので好ましくない。一方、ゲート絶縁膜から離れる距離はｐ型ベース領域５から離れる距離によってもほとんど変わらないので、ｎ型ＣＳ層３はｐ型ベース領域５からあまり離れない距離が最も好ましい。
【００２５】
表面側ドリフト層４の基板表面にシリコン絶縁膜を形成した後、ホトリソグラフィにより所定パターンのゲート絶縁膜８を形成し、このゲート絶縁膜８上にポリシリコン膜などからなるゲート電極９を形成する。
【００２６】
エミッタ電極７は、層間絶縁膜１１によってゲート電極１０から絶縁され、ｐ型ベース領域５とｎ型エミッタ領域６の表面には共通にオーミック接触するように表面を覆っている。反対側のｐサブストレート１側の表面にはコレクタ電極１０がオーミック接触している。
【００２７】
下記表１に、前記図１〜３に示された断面構造であって、それぞれ同じ有効面積を有するＩＧＢＴに同じオン電流（５０Ａ／ｃｍ２）を流したときのオン電圧の比較を示す。図１は表１中の（ｂ）、図２は（ｃ）、図３は（ａ）にそれぞれ対応する。従来のＣＳ層構造とはゲート酸化膜の直下に接しｐ型ベース領域に挟まれるＪＦＥＴ領域からｐ型ベース領域より１μｍ深い位置までｎ型でドリフト層より高濃度で均一濃度の層を有する構造である。
【００２８】
【表１】
2013149798.tif 000003
【００２９】
表１から、本発明のＣＳ層構造型ＩＧＢＴ（ｂ）のオン電圧５．１Ｖは、従来のＣＳ層構造型ＩＧＢＴ（ａ）のオン電圧４．７Ｖよりは０．４Ｖ程度の増加が認められるが、ＣＳ層構造無しのＩＧＢＴ（ｃ）のオン電圧９．７Ｖに比べるとオン電圧は非常に低減されていることが分かる。
【００３０】
また、図４に、前記図１〜３にそれぞれ示すＳｉＣ−ＩＧＢＴについて、それぞれＬ負荷駆動時のターンオフスイッチング波形をシミュレーションした結果について示す。図４の（ａ）は従来のＣＳ層構造のＳｉＣ−ＩＧＢＴ、（ｂ）は本発明のＣＳ層構造のＳｉＣ−ＩＧＢＴ、（ｃ）はＣＳ層構造無しのＳｉＣ−ＩＧＢＴ、のそれぞれターンオフスイッチング波形である。これらのターンオフスイッチング波形から、同じゲート抵抗でドライブしても、ゲート容量、特にゲートーコレクタ間のゲート容量がそれぞれ異なるため、遅延時間に違いが生じ、（ｂ）の本発明のＣＳ層構造型ＩＧＢＴ（ｂ）では、遅延時間がＣＳ層構造無しの従来のＩＧＢＴ（ｃ）よりは長いが、従来の従来のＣＳ層構造のＳｉＣ−ＩＧＢＴよりは短く、ターンオフ損失はＣＳ層構造無しの従来のＩＧＢＴ（ｃ）に近い損質であることを示している。
【００３１】
すなわち、実施例１にかかるＣＳ層構造型ＳｉＣ−ＩＧＢＴによれば、ｎ−ドリフト層２とｐ型ベース領域５との間にｎ型ＣＳ層３を設けている。このｎ型ＣＳ層３がｎ−ドリフト層２よりも不純物濃度が高く正孔に対するバリアになるので、ＳｉＣ−ＩＧＢＴへの順方向電圧印加時、ｐサブストレート１からｎ−ドリフト層２に注入された正孔は、エミッタ電極７へ抜けにくく、ｎ−ドリフト層２とｎ型ＣＳ層３との界面付近に蓄積される。これをキャリアの蓄積効果と言う。このキャリアの蓄積効果により、オン電圧を低減させることができる。したがって、ＣＳ層構造型ＩＧＢＴの内部損失を低減することができる。
【００３２】
さらに、本発明のＣＳ層構造型ＳｉＣ−ＩＧＢＴ平面方向に隣り合うｐ型ベース領域５間で、ゲート電極９にゲート絶縁膜８を介して対向し接する領域がｎ−ドリフト層２と同じ低い不純物濃度であるので、ゲート容量を小さくすることができる。その結果、前述のように、ターンオフ損失を低減させることができる。
【００３３】
このように、実施例１にかかるＳｉＣ−ＩＧＢＴによれば、耐圧低下を招くことなく、キャリア蓄積効果によるオン電圧低減効果とターンオフ損失の低減効果を得ることができる。
【実施例２】
【００３４】
図６は、実施例２にかかるＣＳ層型ＳｉＣ−ＩＧＢＴを模式的に示す要部断面図である。実施例２にかかるＣＳ層型ＳｉＣ−ＩＧＢＴが、前述の実施例１にかかるＣＳ層構造を有するＩＧＢＴと異なるのは、ｎ型ＣＳ層３ａがｎ−ドリフト層２を挟んでｐ型ベース領域５の下方にのみ設けられている点である。
【００３５】
また、実施例２にかかるＣＳ層型ＳｉＣ−ＩＧＢＴがＦＳ−ＩＧＢＴ（Ｆｉｅｌｄ  Ｓｔｏｐ  ＩＧＢＴ）である点も実施例１にかかるＣＳ層型ＩＧＢＴと異なる。ＦＳ―ＩＧＢＴはＦＳ層１２が空乏層の延びをストップする機能を有し、ｐコレクタ層１１は適切に低濃度化することにより低キャリア注入機能を有する。このようなｐコレクタ層１１は一旦、高濃度ｐ型ＳｉＣ基板（ｐサブストレート１）上にｎ−ドリフト層２をエピタキシャル成長により形成し、表面側半導体機能層を形成した後、裏面側を研磨してｐサブストレート１を完全に削り落としてからイオン注入によりｎ型ＦＳ層１２とｐコレクタ層１１を形成することにより作成することができる。
【００３６】
図６に示すＣＳ層型ＳｉＣ−ＩＧＢＴにおいて、ｎ型ＣＳ層３ａは、ｎ−ドリフト層２の表面層に設けられているｐ型ベース領域５の下方にのみ選択的に設けられている。ｎ型ＣＳ層３ａは、例えばイオン注入によって形成された拡散層である。ｎ−ドリフト層２の不純物濃度および厚さは、例えば、それぞれ３×１０１４ｃｍ−３および１００μｍであってもよい。ｎ型ＣＳ層３ａの不純物濃度および厚さは、例えば、それぞれ８×１０１６ｃｍ−３および０．３μｍであってもよい。
【００３７】
ｐ型ベース領域５は、ｎ−ドリフト層２の表面層に選択的に、かつｎ型ＣＳ層３ａに対応する位置に設けられている。すなわち、ｐ型ベース領域５は、薄いｎ−ドリフト層２を挟むようにｎ型ＣＳ層３ａ上に設けられている。ｎ型ＣＳ層３ａの水平方向の幅は、ｐ型ベース領域５の水平方向の幅とほぼ等しい。
【００３８】
ｎ＋ＦＳ層１２の不純物濃度および厚さはそれぞれ４．２×１０１７ｃｍ−３および３．０μｍ、ｐコレクタ層１１の不純物濃度および厚さはそれぞれ１．１×１０１８ｃｍ−３および２０μｍであってもよい。また、ｐ型ベース領域５とエミッタ電極７とのコンタクト抵抗を低減するために、エミッタ電極７側のｐ型ベース領域５表面部を高濃度なｐ＋コンタクト層（図示せず）を形成している。例えば、その不純物濃度は５×１０１９ｃｍ−３である。このｐ＋コンタクト層は、ｐ型ベース領域５の表面層の不純物濃度が十分高ければ省略することができる。
【００３９】
実施例２にかかるＣＳ層型ＳｉＣ−ＩＧＢＴは、実施例１のＣＳ層型ＩＧＢＴに対して、ｐサブストレート１をｐ＋コレクタ層に変えたこと、ｎ型ＣＳ層３ａの配置および水平方向の幅、ｎＦＳ層の不純物濃度および厚さ以外の構成は、ほぼ同じであってよい。
【００４０】
実施例２にかかるＣＳ層型ＳｉＣ−ＩＧＢＴによれば、前述の実施例１のＣＳ層型ＳｉＣ−ＩＧＢＴと同様の効果を得ることができる。また、実施例２によれば、ｎ型ＣＳ層３ａがｐ型ベース領域５の下方にのみ設けられているので、高電圧印加時の電界が濃度の低いｎ−ドリフト層２内に広く拡がるので実施例１に比べてｐ型ベース領域５のコーナー部付近への電界集中を抑制することができる。この結果、実施例１に比べて耐圧を増大できる。
【００４１】
一方、ｎ型ＣＳ層３ａによるキャリアの蓄積効果はｐ型ベース領域５の直下のみになるので実施例１に比べて若干低減する。しかし、同じ不純物濃度で基板表面のゲート絶縁膜８の下方まで、ＣＳ層が設けられている従来のＳｉＣ−ＩＧＢＴに比べてゲート容量が小さくなるので、スイッチング時間が短くなりスイッチング損失を低減することができる。
【００４２】
実施例２のＳｉＣ−ＩＧＢＴの耐圧が１２．８ｋＶであり、コレクタ−エミッタ間電流密度Ｊｃｅは２０５Ａ／ｃｍ２であった。また、実施例２のターンオン時間は２８０ｎｓ、ターンオフ時間は５８０ｎｓと高速動作が実現できている。
【００４３】
従来のＣＳ層の不純物濃度を８×１０１６ｃｍ−３とし、その他を実施例２とほぼ同じにしたｎＳｉＣ−ＩＧＢＴの場合は、耐圧が約１０．１ｋＶ、５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは約１８０Ａ／ｃｍ２であった。
【００４４】
以上に説明したように、実施例２にかかるＣＳ層型ＳｉＣ−ＩＧＢＴによれば、コレクタ−エミッタ間電流密度Ｊｃｅをあまり抑制することなく耐圧を向上できターンオフ損失を低減できるＣＳ層型ＳｉＣ−ＩＧＢＴを提供することができる。
【実施例３】
【００４５】
図７は、実施例３にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴを模式的に示す断面図である。図７に示すトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴは、ＳｉＣ−半導体を用いて作製された例えば設計耐圧８ｋＶ級のトレンチゲート構造のＩＧＢＴである。実施例３にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴが前述の実施例１にかかるＩＧＢＴと異なるのは、実施例３にかかるＩＧＢＴのゲート構造を、プレーナゲート構造に代えてトレンチゲート構造とした点である。この構造により、ゲート電極密度を高くすることができる。
【００４６】
図７に示すように、このトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴのトレンチ１４間には、ｐ型ベース領域１５の下方に表面側ｎ−ドリフト層１７を挟んでｎ型ＣＳ層１８が設けられている。ｐ型ベース領域１５は、ｎ−ドリフト層１７の表面にエピタキシャル成長によって成長させたＳｉＣ−エピタキシャル層であるが、イオン注入によって形成してもよい。
【００４７】
トレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴのトレンチ１４は、ｎ＋エミッタ領域１６の表面からｐ型ベース領域１５および表面側ｎ−ドリフト層１７、ｎ型ＣＳ層１８を貫通し、ｎ−ドリフト層１６に達する。トレンチ１４の内部には、ゲート絶縁膜８を介してゲート電極９が埋め込まれている。エミッタ電極７は、ｐ型ベース領域１５およびｎ＋エミッタ領域１６に接する。また、エミッタ電極７、層間絶縁膜１１によってゲート電極９と絶縁されている。
【００４８】
このような実施例３にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴによれば、トレンチ１４間のｐ型ベース領域１５の下方に表面側ｎ−ドリフト層１７を挟んでｎ型ＣＳ層１８を設けることにより、ｐ＋コレクタ層１２からｎ−ドリフト層１６に注入された正孔を、ｎ−ドリフト層１６とｎ型ＣＳ層１８の界面付近に蓄積することができる。この構造により、実施例１のＳｉＣ−ＩＧＢＴと同様に、コレクタ−エミッタ間電流密度と耐圧とのトレードオフ関係を改善することができる。さらに、実施例３にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴの耐圧は８．９ｋＶであり、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度は４６０Ａ／ｃｍ２であった。
【００４９】
一方、従来のｎ型ＣＳ層をトレンチ間のｐ型ベース領域の直下に接して設けたトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴの耐圧は８．０ｋＶであり、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは３５０Ａ／ｃｍ２であった。
【実施例４】
【００５０】
図８は、実施例４にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴを模式的に示す断面図である。図８のＳｉＣ−ＩＧＢＴが前述の実施例３にかかるＩＧＢＴと異なるのは、ｎ型ＣＳ層１９がトレンチ１４下端部よりもさらに深い位置に設けられていることである。この点以外の構造は実施例３の構造とほぼ同じである。
【００５１】
実施例４にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴによれば、前述の実施例３と同様の効果を得ることができる。
実施例４にかかるトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴの耐圧は１３．８ｋＶであり、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは３８０Ａ／ｃｍ２であった。一方、従来のｎ型ＣＳ構造のトレンチゲート型ＣＳ層型ＳｉＣ−ＩＧＢＴの耐圧は１２．２ｋＶ、Ｖｃｅが５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは３１０Ａ／ｃｍ２であった。
【００５２】
以上説明したように、実施例１〜４にかかるＣＳ層構造型ＳｉＣ−ＩＧＢＴによれば、ゲート−コレクタ間のゲート容量の増加を抑え、オン抵抗の増大を抑えながら、スイッチング時間を早くすることができるＳｉＣ−ＩＧＢＴが得られる。
【符号の説明】
【００５３】
１        ｐサブストレート
２        ｎ−ドリフト層
３、１８、１９        ｎ型ＣＳ層
４、１７        表面側ドリフト層
５、１５        ｐ型ベース領域
６、１６        ｎ＋エミッタ領域
７        エミッタ電極
８        ゲート絶縁膜
９        ゲート電極
１０      コレクタ電極
１１      
１２      ｐ＋コレクタ層
１３      ＦＳ層
１４      トレンチ
（ａ）      従来のＣＳ層構造
（ｂ）      本発明のＣＳ層構造
（ｃ）      ＣＳ層構造無し
【図１】
2013149798.tif 000004
【図２】
2013149798.tif 000005
【図３】
2013149798.tif 000006
【図４】
2013149798.tif 000007
【図５】
2013149798.tif 000008
【図６】
2013149798.tif 000009
【図７】
2013149798.tif 000010
【図８】
2013149798.tif 000011