(57)【要約】【課題】バウンダリスキャン機能を用いて通常のリード動作で読み出されたリードデータをキャプチャする。【解決手段】半導体装置は、少なくとも一つのメモリチップを含み、メモリチップはメモリセルアレイに書き込むライトデータの入力又はメモリセルアレイから読み出されたリードデータの出力を行う複数のデータ入出力端子と、複数のデータ入出力端子にそれぞれ接続された複数のＩＯユニット及び複数のＩＯユニットを縦続接続するバウンダリ配線を含むバウンダリスキャンユニットと、バウンダリ配線を介して複数のＩＯユニットにシリアルなデータの入力を行うシリアルデータ入力端子と、バウンダリ配線を介して複数のＩＯユニットからシリアルなデータの出力を行うシリアルデータ出力端子と、複数のデータ入出力端子とシリアルデータ入力端子又はシリアルデータ出力端子とをそれぞれ接続する複数のトランスファゲートを備える。【選択図】図１２
2013131283.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのメモリチップを含み、
前記メモリチップは、
メモリセルアレイと、
前記メモリセルアレイに書き込むライトデータの入力又は前記メモリセルアレイから読み出されたリードデータの出力を行う複数のデータ入出力端子と、
前記複数のデータ入出力端子にそれぞれ接続された複数のＩＯユニット及び前記複数のＩＯユニットを縦続接続するバウンダリ配線を含むバウンダリスキャンユニットと、
前記バウンダリ配線を介して前記複数のＩＯユニットにシリアルなデータの入力を行うシリアルデータ入力端子と、
前記バウンダリ配線を介して前記複数のＩＯユニットからシリアルなデータの出力を行うシリアルデータ出力端子と、
前記複数のデータ入出力端子と前記シリアルデータ入力端子又は前記シリアルデータ出力端子とをそれぞれ接続する複数のトランスファゲートを備えることを特徴とする半導体装置。
【請求項２】
前記バウンダリスキャンユニットは、前記シリアルデータ入力端子又は前記シリアルデータ出力端子から前記複数のトランスファゲートを介して前記複数のデータ入出力端子に入力された所定の電圧レベルを有する入力信号をラッチした後、前記シリアルデータ出力端子からシリアル出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のトランスファゲートの制御端子にイネーブル信号が共通に供給されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のＩＯユニットの各々は、
対応するデータ入出力端子に接続された入力バッファ及び出力バッファと、
前記入力バッファを介して前記データ入出力端子に供給された前記ライトデータをラッチする入力ラッチ回路と、
前記出力バッファを介して前記データ入出力端子に前記リードデータを出力する出力ラッチ回路とを含み、
前記トランスファゲートの制御端子は同じＩＯユニット内の前記入力ラッチ回路の出力端子に接続されており、
前記シリアルデータ入力端子又は前記シリアルデータ出力端子から前記入力ラッチ回路に所定のデータをシリアル入力してラッチした後、前記入力ラッチ回路の前記出力端子から前記所定のデータをパラレル出力したときの当該データを前記トランスファゲートのイネーブル信号とし、当該イネーブル信号によってオン状態となったトランスファゲートを介して、前記シリアルデータ入力端子から前記入力信号を入力することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記複数のＩＯユニットの各々は、
前記入力ラッチ回路の入力端子を前記入力バッファの出力端子に接続するパラレルインモード又は前記入力ラッチ回路の前記入力端子を前記バウンダリ配線を介して前段の入力ラッチ回路の出力端子若しくは前記シリアルデータ入力端子に接続することにより複数の入力ラッチ回路を縦続接続するシリアルインモードに切り替える第１選択回路と、
前記出力バッファの入力端子を前記出力ラッチ回路の出力端子に接続するパラレルアウトモード又は前記出力バッファの前記入力端子を同じＩＯユニット内の入力ラッチ回路の前記出力端子に接続するシリアルアウトモードに切り替える第２選択回路とをさらに含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記メモリチップは、複数のメモリチャネルを備え、複数のメモリチャネルの各々が、前記バウンダリスキャンユニットを含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のデータ入出力端子は、前記メモリセルアレイが形成された半導体基板を貫通する貫通電極に接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
積層された複数のメモリチップを含み、前記複数のデータ入出力端子は前記複数のメモリチップ間において前記貫通電極を介して電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記複数のメモリチップと共に積層され、前記複数のメモリチップへの前記ライトデータの書き込み又は前記メモリチップからの前記リードデータの読み出しを行うコントローラチップをさらに備えることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、バウンダリスキャン機能を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）では、スマートフォンやタブレットＰＣなどのモバイル機器向けの次世代ＤＲＡＭ規格である「ＷｉｄｅＩＯＤＲＡＭ」が注目されている。
【０００３】
ＷｉｄｅＩＯＤＲＡＭは、１６ビットや３２ビットといった従来のモバイルＤＲＡＭのインターフェース幅を５１２ビットまで拡張し、１２．８ＧＢ／ｓｅｃの高速なデータ転送レートを実現する。従来のモバイルＲＡＭのパッケージではこのようなインターフェース幅は実現できないが、ＷｉｄｅＩＯＤＲＡＭでは、ＤＲＡＭのメモリチップとＳＯＣ（System on Chip）と呼ばれるコントローラチップとを重ねてワンパッケージ化し、積層したチップ間の接続にＴＳＶ（Through Silicon Via）と呼ばれる貫通電極を採用し、ＴＳＶ間をマイクロバンプで接続する。これによって、メモリＩＣとコントローラＩＣとの間を多数の配線で接続することが可能となり、チップ間をつなぐ入出力インターフェースのバス幅を拡げることができる。さらに、実装密度を一段と高めて大容量化及び低電力化を図ることもできる。
【０００４】
一例として、ＷｉｄｏＩＯＤＲＡＭには１２００個の端子があり、そのうちの５１２個がデータ入出力端子であり、これらデータ入出力端子及びＩＯ回路の動作チェックのためにバウンダリスキャン機能が搭載されている。ＴＳＶによる端子のサイズは非常に小さくファインピッチであるため、テスタのプローブ針を直接接触させることが非常に難しい。さらにチップ積層後においては、最下層のチップの端子しか外部に表れていないので、それよりも上層のチップの端子にプローブ針を直接接触させることはできない。また、プローブ針を接触させたときに端子が傷つき、これによりＴＳＶの導通不良が発生するおそれがあることから、できるだけプローブ針を接触させるべきでない。しかし、上記バウンダリスキャン機能によれば、データ入出力端子に直接触れることなく、ＩＯ回路のデータ入出力動作が正しく行われているかどうかをチェックすることが可能である。
【０００５】
バウンダリスキャンは、ＩＣの各データ入出力端子に埋め込まれたテスト用回路を使って、ＩＣの端子の状態を検査する機能である。 バウンダリスキャンでは、外部からテスト信号を送り込み、その結果として得られる出力信号の状態が予期した値か否かを判断することによって信号線のオープン、ショートなどの状態を検査する。バウンダリスキャンを用いればロジックデバイスの動作状態に影響を与えることなく端子の状態を検査ことが可能である。特許文献１には、半導体記憶装置において、高速なランダムサイクルのライト動作とバウンダリスキャンテスト動作とを選択的に実行する技術が記載されている。また、特許文献２には、半導体チップ側からリード端子に出力されるテスト電位を測定することでボンディングの良否を判別する機能を内蔵する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２８０９２６号公報
【特許文献２】特開平７−２２５２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のバウンダリスキャン機能では、外部からテスト信号を送り込み、その結果として得られる出力信号がハイレベル（ＶＤＤ）かローレベル（ＧＮＤ）かという論理レベルを検査することはできるが、例えば入力回路のＶＩＨやＶＩＬのようなアナログレベルを評価することができないという問題もある。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、少なくとも一つのメモリチップを含み、前記メモリチップは、メモリセルアレイと、前記メモリセルアレイに書き込むライトデータの入力又は前記メモリセルアレイから読み出されたリードデータの出力を行う複数のデータ入出力端子と、前記複数のデータ入出力端子にそれぞれ接続された複数のＩＯユニット及び前記複数のＩＯユニットを縦続接続するバウンダリ配線を含むバウンダリスキャンユニットと、前記バウンダリ配線を介して前記複数のＩＯユニットにシリアルなデータの入力を行うシリアルデータ入力端子と、前記バウンダリ配線を介して前記複数のＩＯユニットからシリアルなデータの出力を行うシリアルデータ出力端子と、前記複数のデータ入出力端子と前記シリアルデータ入力端子又は前記シリアルデータ出力端子とをそれぞれ接続する複数のトランスファゲートを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、各データ入出力端子に対応して設けられた複数のトランスファゲートを介して、シリアルデータ入力端子又はシリアルデータ出力端子から各データ入出力端子に所定の電圧レベルの入力信号を供給した後、各入力ラッチ回路にラッチされたデータをバウンダリスキャンのシリアルアウトモードで取り出すので、各入力回路の論理レベルをチェックすることができ、論理レベルのスレショールド電圧を測定することもできる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の構造を説明するための模式的な断面図であり、（ｂ）は、半導体装置１が組み込まれる複合型半導体装置１０の構造を説明するための模式的な断面図である。
【図２】（ａ）、（ｂ）はそれぞれ、各半導体チップＣ１〜Ｃ４に設けられる貫通電極ＴＳＶの接続状態を示す図である。
【図３】図２（ａ）に示す貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示す貫通電極ＴＳＶ２の構造を示す断面図である。
【図５】半導体チップＣ１の下面Ｃ１ａの平面図である。
【図６】（ａ）〜（ｃ）はそれぞれ、コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態を示す図である。
【図７】半導体チップＣ２の機能ブロックを示す略ブロック図である。
【図８】半導体装置１の半導体チップＣ２のチャネルＣｈ＿ａの構成の一例を示すブロック図である。
【図９】バウンダリスキャンユニットＢＳＵの構成を示すブロック図である。
【図１０】（ａ）、（ｂ）は、バウンダリスキャンユニットＢＳＵのシリアルモードの動作説明図である。
【図１１】バウンダリスキャンユニットＢＳＵの構成を示すブロック図である。
【図１２】（ａ）、（ｂ）は、バウンダリスキャンユニットＢＳＵの動作説明図である。
【図１３】本発明の第２の実施形態による半導体装置の構成であって、特にメモリチップの入出力インターフェースを含むバウンダリスキャンユニットＢＳＵの構成を示すブロック図である。
【図１４】（ａ）、（ｂ）は、バウンダリスキャンユニットＢＳＵの動作説明図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の構造を説明するための模式的な断面図である。以下では、初めに半導体装置１の全体的な構造について概略的に説明し、その後、本発明に特徴的な構成について詳しく説明する。
【００１３】
図１（ａ）に示すように、本実施の形態による半導体装置１はいわゆるワイドＩＯモバイルＲＡＭであり、互いに同一の機能、構造を持ち、同一の製造マスクで製作された４個の半導体チップＣ１〜Ｃ４が、下から順にこの順で積層された構造を有している。半導体チップＣ１〜Ｃ４は、それぞれが単体でいわゆるＤＲＡＭとして機能するチップであり、メモリセルアレイと、メモリセルアレイの周辺回路とを有している（図１（ａ）には図示していない）。周辺回路には、メモリセルアレイと外部との間でデータの入出力を行うデータ入出力回路や、外部から入力されるコマンドに応じてデータの入出力を制御する制御回路などが含まれる。以下、メモリセルアレイと周辺回路を「内部回路」と総称する場合がある。半導体チップＣ１〜Ｃ４は、積層された状態で樹脂封止されており、一体的にパッケージングされたメモリデバイスとして機能する。
【００１４】
半導体装置１は半製品であり、エンドユーザには、図１（ｂ）に示すようにコントローラチップＣ０とともにパッケージ基板１１（インターポーザ）上に積層されてなる複合型半導体装置１０として販売される。コントローラチップＣ０は、それぞれＤＲＡＭである４つの半導体チップＣ１〜Ｃ４の動作を制御するロジック回路が半導体基板の上面又は下面に形成された半導体チップであり、ＳＯＣ（System On Chip）とも呼ばれる。コントローラチップＣ０と半導体装置１とは、図１（ｂ）に示すように一体的に樹脂封止される。したがって、半導体チップＣ１の下面Ｃ１ａは、エンドユーザからは見えなくなっている。複合型半導体装置１０の構成については、後ほど詳しく説明する。
【００１５】
半導体チップＣ１〜Ｃ４はそれぞれ、図１（ａ）に示すように半導体基板（シリコン基板）２０を有しており、上述した内部回路はこの半導体基板２０の下面に形成される。各半導体チップＣ１〜Ｃ４の上面には入出力端子ＰＴが形成され、下面には入出力端子ＰＬが設けられる。端子ＰＬと内部回路とは、下面内に設けられた配線によって相互に接続される。また、端子ＰＬと端子ＰＴとは、半導体基板２０を貫通して設けられる貫通電極ＴＳＶによって相互に接続される。さらに、半導体チップＣ１〜Ｃ３の端子ＰＴは、すぐ上の層にある他の半導体チップの端子ＰＬと接触している。これにより、各半導体チップＣ１〜Ｃ４の入出力端子は、最下層の半導体チップＣ１の下面Ｃ１ａまで引き出されている。
【００１６】
図２（ａ）（ｂ）はそれぞれ、各半導体チップＣ１〜Ｃ４に設けられる貫通電極ＴＳＶの接続状態を示す図である。図２（ａ）（ｂ）では、端子ＰＴ，ＰＬの図示は省略している。貫通電極ＴＳＶの接続状態には、図２（ａ）に示すものと図２（ｂ）に示すものとの２種類があり、以下では、それぞれに対応する貫通電極ＴＳＶを、貫通電極ＴＳＶ１，ＴＳＶ２と称する。
【００１７】
図２（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１（ａ）に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パスが構成されている。この電流パスは、各半導体チップＣ１〜Ｃ４の内部回路２に接続されている。したがって、この電流パスに対し、半導体チップＣ１の下面Ｃ１ａを通じて外部から供給される入力信号（コマンド信号、アドレス信号、クロック信号など）は、各半導体チップＣ１〜Ｃ４の内部回路２に共通に入力される。また、各半導体チップＣ１〜Ｃ４の内部回路２からこの電流パスに供給される出力信号（データなど）は、ワイヤードオアされて、半導体チップＣ１の下面Ｃ１ａから外部に出力される。
【００１８】
図３は、貫通電極ＴＳＶ１の構造を示す断面図である。同図に示すように、貫通電極ＴＳＶ１は半導体基板２０及びその表面の層間絶縁膜２１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング２２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域（内部回路を構成するトランジスタを形成する領域）との絶縁が確保される。なお、絶縁リング２２は二重に設けてもよく、こうすることで、貫通電極ＴＳＶ１と半導体基板２０との間の静電容量が低減される。
【００１９】
貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、半導体チップの下面に設けられた端子ＰＬ（表面バンプ）に接続される。一方、貫通電極ＴＳＶ１の上端は、半導体チップの端子ＰＴ（裏面バンプ）に接続される。この端子ＰＴは、上層の半導体チップに設けられた端子ＰＬに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図２（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２０】
図２（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各半導体チップＣ１〜Ｃ４には、平面視で同じ位置に、それぞれ４つ（＝積層数）ずつの貫通電極ＴＳＶ２が設けられる。各半導体チップＣ１〜Ｃ４の内部回路３は、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図２（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。内部回路３が接続される貫通電極ＴＳＶ２は、平面視で層ごとに互いに異なる位置に設けられた各層１つずつの貫通電極ＴＳＶ２と短絡され、これにより、半導体チップＣ１〜Ｃ４を貫通する１本の電流パスが構成される。こうすることで、内部回路３ごとに電流パスが形成され、それぞれの電流パスの下端が下面Ｃ１ａに露出することとなる。したがって、これらの電流パスを介し、各層の内部回路３に対して選択的に、外部から情報を入力することが可能となる。このような情報の具体的な例としては、後述するチップセレクト信号やクロックイネーブル信号が挙げられる。
【００２１】
図４は、貫通電極ＴＳＶ２の構造を示す断面図である。同図に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている点で、貫通電極ＴＳＶ１と異なっている。図４では貫通電極ＴＳＶ２を３個だけ示しているが、実際の貫通電極ＴＳＶ２は、各半導体チップＣ１〜Ｃ４において１信号当たり半導体チップの枚数分（４個）設けられる。
【００２２】
図１（ａ）に戻る。各半導体チップＣ１〜Ｃ４の半導体基板の下面には、端子ＰＬの他にテストパッドＴＰも設けられる。テストパッドＴＰは、半導体チップをウエハ状態で試験する際にテスタのプローブ針を接触させるためのパッドであり、同じ下面に設けられる複数の端子ＰＬのいずれかと面内の配線により接続されている。本実施の形態で説明する半導体装置の試験はウエハ状態での試験ではなく組み立て後の試験であるが、下面Ｃ１ａに設けられたこのテストパッドＴＰを利用して行う。詳しくは後述する。
【００２３】
図５は、半導体チップＣ１の下面Ｃ１ａの平面図である。図示していないが、他の半導体チップＣ２〜Ｃ４の下面も、同様の構造を有している。図５に示すように、半導体チップＣ１の下面には、４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄと、チャネルＣｈ＿ａ〜Ｃｈ＿ｄにそれぞれ対応する各複数の端子ＰＬ＿ａ〜ＰＬ＿ｄと、複数のテストパッドＴＰとが設けられる。チャネルＣｈ＿ａ〜Ｃｈ＿ｄは、互いに独立に、外部との間でコマンド信号、アドレス信号、データ信号などの各種信号を送受信可能に構成された半導体回路であり、それぞれが単体のＤＲＡＭとして機能する。つまり、半導体チップＣ１は、チャネルごとに独立して、リード動作、ライト動作、リフレッシュ動作などのＤＲＡＭとしての各種動作を行えるよう構成されている。
【００２４】
図５に示すように、チャネルＣｈ＿ａ，Ｃｈ＿ｂはＹ方向の一端側に配置され、チャネルＣｈ＿ｃ，Ｃｈ＿ｄはＹ方向の他端側に配置される。チャネルＣｈ＿ａ，Ｃｈ＿ｂとチャネルＣｈ＿ｃ，Ｃｈ＿ｄとの間には端子領域Ｂが設けられており、端子ＰＬ＿ａ〜ＰＬ＿ｄ及びテストパッドＴＰは、この端子領域Ｂの中に配置される。具体的には、端子ＰＬ＿ａ〜ＰＬ＿ｄはそれぞれ、端子領域Ｂ内の対応するチャネルの近傍に複数列に並べて配置され、テストパッドＴＰは、端子ＰＬ＿ａ，ＰＬ＿ｂと端子ＰＬ＿ｃ，ＰＬ＿ｄとの間の領域に、一列に並べて配置される。テストパッドＴＰの面積及び間隔は、図５に示すように、端子ＰＬの面積及び間隔に比べて広く取られている。これは、テスタのプローブ針が接触しやすいようにするためである。このようなテストパッドＴＰを利用して半導体装置１の試験を行うことにより、半導体チップの端子ＰＬ及び貫通電極ＴＳＶを傷つけることなく、試験を行うことが可能になる。
【００２５】
以下、図１（ｂ）を参照しながら、複合型半導体装置１０の構成について詳しく説明する。コントローラチップＣ０の上面及び下面には、半導体チップＣ１〜Ｃ４のものと同様の端子ＰＴ，ＰＬがそれぞれ設けられる。端子ＰＴは、半導体チップＣ１の端子ＰＬと接続される。一方、端子ＰＬは、パッケージ基板１１の上面に設けられるバンプ電極１２（後述）に接続される。また、図１（ｂ）に示すように、コントローラチップＣ０の半導体基板にも貫通電極ＴＳＶが設けられており、端子ＰＴ，ＰＬとコントローラチップＣ０の内部回路とは、この貫通電極ＴＳＶによって相互に接続される。
【００２６】
図６（ａ）〜（ｃ）はそれぞれ、コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態を示す図である。図６（ａ）〜（ｃ）でも、端子ＰＴ，ＰＬの図示は省略している。コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態には、それぞれ図６（ａ）〜（ｃ）に示す３種類があり、以下では、それぞれに対応する貫通電極ＴＳＶを、貫通電極ＴＳＶ３，ＴＳＶ４，ＴＳＶ５と称する。図６（ａ）（ｂ）に示す貫通電極ＴＳＶ３〜ＴＳＶ５以外の貫通電極ＴＳＶは、半導体チップＣ１に設けられる貫通電極ＴＳＶである。
【００２７】
図６（ａ）に示す貫通電極ＴＳＶ３は、半導体チップＣ１の貫通電極ＴＳＶと接続されるとともに、コントローラチップＣ０の制御回路４にも接続される。このような貫通電極ＴＳＶ３は、例えば電源配線用として用いられる。
【００２８】
図６（ｂ）に示す貫通電極ＴＳＶ４は、コントローラチップＣ０内に設けられる制御回路５を介して、半導体チップＣ１の貫通電極ＴＳＶと接続されている。これにより、コントローラチップＣ０は、例えば外部から後述するバンプ電極１２（図１（ｂ））を介して複合型半導体装置１０に入力されたコマンドをデコードして内部コマンドを生成し、この内部コマンドを半導体チップＣ１〜Ｃ４に送出することができる。
【００２９】
図６（ｃ）に示す貫通電極ＴＳＶ５は、半導体チップＣ１の貫通電極ＴＳＶと接続される一方、コントローラチップＣ０内の回路には接続されない。このような貫通電極ＴＳＶ５を設けたことで、半導体チップＣ１〜Ｃ４と外部との間で直接データの入出力等を行うことが可能になっている。
【００３０】
図１（ｂ）に戻る。パッケージ基板１１は端子ピッチを変換するために設けられているもので、上面には、コントローラチップＣ０の端子ＰＬと接続するバンプ電極１２が設けられ、下面には、上面のバンプ電極１２に比べて広い面積及び間隔で、上面のバンプ電極１２と同数のバンプ電極１３が形成される。上面のバンプ電極１２と下面のバンプ電極１３とは、パッケージ基板１１を貫通する図示しない貫通電極により、一対一に接続される。このバンプ電極１３により、複合型半導体装置１０は、コンピュータや携帯電話などのマザーボード上にフリップチップ実装される。
【００３１】
以上が、半導体装置１の全体的な構造である。このような積層構造を有する半導体装置１においては、入力回路のＶＩＨやＶＩＬのようなアナログレベルを評価することができない。これは、これは、半導体装置１の各種入力回路にアナログレベル、即ち、ハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）以外のレベル、例えば、ハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）との間のレベル、を外部から直接供給加することが困難な場合があるからである。例えば、半導体装置１を複合型半導体装置１０に組み込む前には、外部から直接アクセスすることができない端子が存在する。また、半導体装置１を複合型半導体装置１０に組み込んだ後でも、コントローラチップから出力されるハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）いずれか一方のレベルを取る信号のみが供給される端子が存在する。本実施の形態による半導体装置によれば、このような半導体装置１において入力回路のＶＩＨやＶＩＬのようなアナログレベルをバウンダリスキャン機能によって評価することができる。以下、詳しく説明する。
【００３２】
図７は、半導体チップＣ２の機能ブロックを示す略ブロック図である。図示していないが、他の半導体チップＣ１，Ｃ３，Ｃ４についても同様である。同図に示すように、半導体チップＣ２は、チャネルごとにアドレス端子３０、コマンド端子３１、チップセレクト端子３２、クロック端子３３、クロックイネーブル端子３４、及びデータ入出力端子３５を有する一方、４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄに共通に、テストアドレス端子４０、テストコマンド端子４１、テストチップセレクト端子４２、テストクロック端子４３、テストクロックイネーブル端子４４、及びテスト端子４５を有している。これらのうち、チップセレクト端子３２、クロックイネーブル端子３４、テストチップセレクト端子４２、及びテストクロックイネーブル端子４４は、上述した貫通電極ＴＳＶ２に接続される端子ＰＬである。その他の各端子は、上述した貫通電極ＴＳＶ１に接続される端子ＰＬである。
【００３３】
アドレス端子３０、コマンド端子３１、チップセレクト端子３２、クロック端子３３、クロックイネーブル端子３４、及びデータ端子３５に対応する複数の端子ＰＬは、半製品である半導体装置１が完成品である複合型半導体装置１０に組み込まれた後に各種の制御信号（ノーマル信号群ｎＳｉｇ）を入力するための端子、及び半導体装置１が複合型半導体装置１０に組み込まれた後にコントローラチップＣ０との間でデータＤＱの入出力を行う端子であり、図５などに示したテストパッドＴＰには接続されていない。なお、図７ではこれらの信号の符号末尾に「ａ」を付しているが、これは、その信号がチャネルＣｈ＿ａに供給されるものであることを示している。後掲する各信号についても同様である。したがって、半導体装置１を複合型半導体装置１０に組み込む前、すなわち半導体チップＣ１の下面Ｃ１ａが露出した状態（以下、この状態を「組み立て前」と称する。）では、外部からこれらの端子に直接アクセスすることはできない。
【００３４】
これに対し、テストアドレス端子４０、テストコマンド端子４１、テストチップセレクト端子４２、テストクロック端子４３、テストクロックイネーブル端子４４、及びテスト端子４５に対応する複数の端子ＰＬは、それぞれ図５などに示したテストパッドＴＰに接続されている。したがって、これらの端子に対しては、組み立て前の段階で、外部テスタからアクセスすることができる。本実施の形態による半導体装置１の試験では、これを利用してテストパッドＴＰから各種の試験信号を入力するとともに、試験結果を示す各種の信号を取り出す。
【００３５】
チャネルＣｈ＿ａは、図示するように、アクセス制御回路５０、メモリセルアレイ５１、及びデータ入出力回路５２を有して構成される。図示していないが、他のチャネルＣｈ＿ｂ〜Ｃｈ＿ｄについても同様である。アクセス制御回路５０は、外部から入力されるコマンド信号及びアドレス信号に応じてメモリセルアレイ５１にアクセスすることで、メモリセルアレイ５１に対するリード／ライトなどを実現する。メモリセルアレイ５１は、複数のワード線と複数のビット線の交点にセルキャパシタとセルトランジスタを有するメモリセルが配置された構成を有する。本実施の形態でいうメモリセルアレイ５１には、アクセス制御回路５０の制御に応じてワード線を活性化するロウデコーダや、アクセス制御回路５０の制御に応じてビット線をデータ入出力回路５２に接続するカラムデコーダなどが含まれる。データ入出力回路５２は、リード時にメモリセルアレイ５１から読み出されるリードデータを外部に出力する役割、並びにライト時に外部から供給されるライトデータをメモリセルアレイ５１に供給する役割を担う。
【００３６】
クロック端子３３は外部クロック信号ＣＫが供給される端子であり、クロックイネーブル端子３４はクロックイネーブル信号ＣＫＥ２が入力される端子である。これらの信号は、コントローラチップＣ０から半導体チップＣ２に供給される。なお、符号中の数字「２」は、その信号が半導体チップＣ１，Ｃ３，Ｃ４ではなく半導体チップＣ２に供給されるものであることを示している。後掲する各信号についても同様である。
【００３７】
一方、テストクロック端子４３はテストクロック信号ｔＣＫが供給される端子であり、テストクロックイネーブル端子４４はテストクロックイネーブル信号ｔＣＫＥ２が入力される端子である。これらの信号は、外部テスタから半導体チップＣ２に供給される。外部クロック信号ＣＫとテストクロック信号ｔＣＫ、クロックイネーブル信号ＣＫＥ２とテストクロックイネーブル信号ｔＣＫＥ２、はそれぞれ、供給される時期及び供給ルートが異なるだけで同じ信号であり、これらを受けたチャネルの動作も同じである。
【００３８】
外部クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ２、テストクロック信号ｔＣＫ、及びテストクロックイネーブル信号ｔＣＫＥ２は、対応するチャネルのアクセス制御回路５０に供給される。アクセス制御回路５０は、クロックイネーブル信号ＣＫＥ２が活性化されている場合に外部クロック信号ＣＫに同期して各種の処理を行い、テストクロックイネーブル信号ｔＣＫＥ２が活性化されている場合にテストクロック信号ｔＣＫに同期して各種の処理を行うよう構成される。
【００３９】
チップセレクト端子３２は、コントローラチップＣ０によって生成されたチップセレクト信号／ＣＳ２が供給される端子である。一方、テストチップセレクト端子４２は、外部テスタによって生成されたテストチップセレクト信号／ｔＣＳ２が供給される端子である。これらの信号も対応するチャネルのアクセス制御回路５０に供給され、アクセス制御回路５０は、チップセレクト信号／ＣＳ２が活性化されている場合に後述するコマンド信号ＣＭＤの入力を受け付け、テストチップセレクト信号／ｔＣＳ２が活性化されている場合に後述するテストコマンド信号ｔＣＭＤの入力を受け付ける。
【００４０】
コマンド端子３１は、コントローラチップＣ０によって生成されたコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが含まれる。一方、テストコマンド端子４１は、外部テスタによって生成されたテストコマンド信号ｔＣＭＤが供給される端子である。テストコマンド信号ｔＣＭＤの具体的な内容は、コマンド信号ＣＭＤと同様である。
【００４１】
コマンド信号ＣＭＤ及びテストコマンド信号ｔＣＭＤも、対応するチャネルのアクセス制御回路５０に供給される。アクセス制御回路５０は、チップセレクト信号／ＣＳ２が活性化されている場合にコマンド信号ＣＭＤが供給されると、その内容に応じて内部コマンドを生成する。この内部コマンドには、アクトコマンド、ライトコマンド、リードコマンドなどが含まれる。そして、アクセス制御回路５０は、生成した内部コマンドに応じてメモリセルアレイ５１を制御する。これにより、リード／ライトなどの各種処理が実行される。テストコマンド信号ｔＣＭＤについても同様である。すなわち、アクセス制御回路５０は、テストチップセレクト信号／ｔＣＳ２が活性化されている場合にテストコマンド信号ｔＣＭＤが供給されると、その内容に応じて内部コマンドの生成とメモリセルアレイ５１の制御とを行う。これにより、リード／ライトなどの各種処理が実行される。
【００４２】
アドレス端子３０は、コントローラチップＣ０によって生成されたアドレス信号Ａｄｄが供給される端子である。一方、テストアドレス端子４０は、外部テスタによって生成されたテストアドレス信号ｔＡｄｄが供給される端子である。
【００４３】
アドレス信号Ａｄｄ及びテストアドレス信号ｔＡｄｄも、対応するチャネルのアクセス制御回路５０に供給される。アドレス信号Ａｄｄはコマンド信号ＣＭＤと同期して供給され、アクセス制御回路５０は、コマンド信号ＣＭＤが示す動作を、アドレス信号Ａｄｄが示すアドレスに対して行う。具体的な例を挙げると、コマンド信号ＣＭＤがアクトコマンドである場合、アクセス制御回路５０は入力されたアドレス信号Ａｄｄをロウアドレスとして扱い、このロウアドレスに対応するワード線が活性化されるよう、メモリセルアレイ５１を制御する。また、コマンド信号ＣＭＤがライトコマンドである場合、アクセス制御回路５０は入力されたアドレス信号Ａｄｄをカラムアドレスとして扱い、このカラムアドレスに対応するビット線がデータ入出力回路５２に接続されるよう、メモリセルアレイ５１を制御する。テストアドレス信号ｔＡｄｄについても同様である。すなわち、テストアドレス信号ｔＡｄｄは、テストコマンド信号ｔＣＭＤと同期してアクセス制御回路５０に供給される。アクセス制御回路５０は、同時に入力されたテストコマンド信号ｔＣＭＤが示す動作を、テストアドレス信号ｔＡｄｄが示すアドレスに対して行う。
【００４４】
データ入出力端子３５は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。データ入出力端子３５はデータ入出力回路５２に接続される。データ入出力回路５２は、リード動作時においては、メモリセルアレイ５１から読み出されたリードデータＤＱをデータ入出力端子３５を通じてコントローラチップＣ０に出力し、ライト動作時においては、データ入出力端子３５を通じて入力されるライトデータＤＱをメモリセルアレイ５１に供給する。
【００４５】
テスト端子４５は、テスト信号ＴＥＳＴが供給される端子である。テスト信号ＴＥＳＴは４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄに共通に供給される。チャネルＣｈ＿ａ〜Ｃｈ＿ｄのアクセス制御回路５０は、テスト信号ＴＥＳＴが供給されるとテストモードにエントリし、テストクロック信号ｔＣＫなど本実施の形態による半導体装置１の試験に関連する各信号の受付を許可する。
【００４６】
バウンダリスキャン端子３６ａ〜３６ｄは、各チャネルに対応して供給されるバウンダリスキャン信号ＢＳＳａ，ＢＳＳｂ，ＢＳＳｃ，ＢＳＳｄが供給される端子である。バウンダリスキャンイネーブル端子３７を介して入力されるバウンダリスキャンイネーブル信号ＳＳＥＮは、後述するバウンダリスキャンユニットを通常動作させるか、それともバウンダリスキャン動作させるかを切り替える信号である。これら、バウンダリスキャン端子３６ａ〜３６ｄ、及び、バウンダリスキャンイネーブル端子３７は、上述した貫通電極ＴＳＶ１に接続される端子ＰＬである。
【００４７】
図８は、半導体装置１の半導体チップＣ２のチャネルＣｈ＿ａの構成の一例を示すブロック図である。同図に示すように、本実施形態によるメモリチップのチャネルＣｈ＿ａはＤＲＡＭであり、４つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ３を備えており、各メモリバンクはメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、複数のワード線と複数のビット線を備え、これらの交点にメモリセルが配置された構成を有している。ワード線の選択はロウデコーダＸＤＥＣによって行われ、ビット線の選択はカラムデコーダＹＤＥＣによって行われる。
【００４８】
アドレス信号Ａｄｄａ又はテストアドレス信号ｔＡｄｄは、内部アドレス信号ｉＡｄｄとしてロウアドレス制御回路ＸＣＮＬ、カラムアドレス制御回路ＹＣＮＬ及びモードレジスタＭＲに供給にそれぞれ供給される。ロウアドレス制御回路ＸＣＮＬは、ロウアドレスのラッチやリフレッシュ動作の制御を行う回路ブロックである。また、カラムアドレス制御回路ＹＣＮＬは、カラムアドレスのラッチやバーストカウント動作の制御を行う回路ブロックである。そして、ロウアドレス制御回路ＸＣＮＬに取り込まれた内部アドレス信号ｉＡｄｄはロウアドレスとしてロウデコーダＸＤＥＣに供給され、カラムアドレス制御回路ＹＣＮＬに取り込まれた内部アドレス信号ｉＡｄｄはカラムアドレスとしてカラムデコーダＹＤＥＣに供給される。
【００４９】
モードレジスタＭＲは、半導体装置１の動作モードを示すパラメータが設定される回路である。本実施形態においては、モードレジスタＭＲからノーマルアウトセレクト信号ｎｏｓｉが生成され、この信号はバウンダリスキャン制御回路ＢＳＣに送られ、通常出力モードとバウンダリスキャン出力モードとの切り替えが行われる。
【００５０】
コマンド信号ＣＭＤａ又はテストコマンド信号ｔＣＭＤは、内部コマンド信号ｉＣＭＤとしてコマンドデコーダＣＤＥＣに供給される。コマンド信号ＣＭＤａは、ロウアドレスストローブ信号／ＲＡＳａ、カラムアドレスストローブ信号／ＣＡＳａ、ライトイネーブル信号／ＷＥａの複数の信号を含む信号である。一方、テストコマンド信号ｔＣＭＤは、テストロウアドレスストローブ信号／ｔＲＡＳａ、テストカラムアドレスストローブ信号／ｔＣＡＳａ、テストライトイネーブル信号／ｔＷＥａの複数の信号を含む信号である。
【００５１】
コマンドデコーダＣＤＥＣは、コマンド信号ＣＭＤａ又はテストコマンド信号ｔＣＭＤをデコードすることによって各種内部制御信号を生成し、これをコントロールロジックＬＧＣなどに供給する回路である。内部制御信号としては、アクティブ信号ｉＡＣＴ、カラム信号ｉＣＯＬ、リフレッシュ信号ｉＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。また、モードレジスタＭＲは、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジックＬＧＣやバウンダリスキャン制御回路ＢＳＣなどに供給される。コントロールロジックＬＧＣは、内部コマンド及びモードレジスタＭＲの設定値に基づいて、各種回路動作制御信号を生成する回路である。生成される回路動作制御信号は、ロウアドレス制御回路ＸＣＮＬ、ロウデコーダＸＤＥＣ、センスアンプＳＡ、カラムアドレス制御回路ＹＣＮＬ、カラムデコーダＹＤＥＣ、データコントロール回路ＤＣＮＬ及びバウンダリスキャンユニットＢＳＵなどに供給され、これら回路ブロックの動作を制御する。
【００５２】
アクティブ信号ｉＡＣＴは、内部コマンド信号ｉＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ｉＡＣＴが活性化すると、ロウアドレス制御回路ＸＣＮＬにラッチされた内部アドレス信号ｉＡｄｄがロウデコーダＸＤＥＣに供給される。これにより、当該内部アドレス信号ｉＡｄｄにより指定されるワード線が選択される。
【００５３】
カラム信号ｉＣＯＬは、内部コマンド信号ｉＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ｉＣＯＬが活性化すると、カラムアドレス制御回路ＹＣＮＬにラッチされた内部アドレス信号ｉＡｄｄがカラムデコーダＹＤＥＣに供給される。これにより、当該内部アドレス信号ｉＡｄｄにより指定されるビット線が選択される。
【００５４】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルからリードデータがセンスアンプＳＡを介して読み出される。リードデータＤＱａは、データコントロール回路ＤＣＮＬ及びバウンダリスキャンユニットＢＳＵ内のデータ入出力回路を介して、データ入出力端子３５から外部に出力される。
【００５５】
一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ入出力端子３５にライトデータＤＱａを入力すれば、ライトデータＤＱａはバウンダリスキャンユニットＢＳＵ内の入出力回路及びデータコントロール回路ＤＣＮＬを介してメモリセルアレイに供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルに書き込まれる。
【００５６】
モードレジスタセット信号ＭＲＳは、内部コマンド信号ｉＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子からモード信号を入力すれば、モードレジスタＭＲの設定値を書き換えることができる。
【００５７】
クロックジェネレータＣＬＧは、内部クロック信号ｉＣＫ及び内部クロックイネーブル信号ｉＣＫＥに基づいて、各種内部クロック信号を生成する。クロックジェネレータＣＬＧによって生成される各種内部クロック信号は、それぞれ対応する回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００５８】
バウンダリスキャン制御回路ＢＳＣは、詳細は後述するが、入出力バッファ及びデータラッチ回路を含むバウンダリスキャンユニットＢＳＵを制御する回路である。バウンダリスキャン制御回路ＢＳＣは、図７のバウンダリスキャン信号ＢＳＳａの一部であるバウンダリスキャンコマンド信号ＢＳＳＣａ、バウンダリスキャンイネーブル信号ＳＳＥＮ、及び内部チップセレクト信号／ｉＣＳをデコードして、各種内部バウンダリスキャン信号ｉＢＳＳを生成し、バウンダリスキャンユニットＢＳＵに供給する。バウンダリスキャン制御回路ＢＳＣには、バウンダリスキャンコマンド信号ＢＳＳＣａとして、スキャンクロック信号ＳＣＫａ、スキャンシフト信号／ＳＳＨａ、スキャンアウトイネーブル信号／ＳＯＥａなどが入力される。内部バウンダリスキャン信号ｉＢＳＳについては後述する。
【００５９】
選択回路ＳＬ１は、テスト信号ＴＥＳＴに応じて、チップセレクト信号／ＣＳ２ａとテストチップ選択信号／ｔＣＳ２とのいずれか一方を選択し、内部チップセレクト信号／ｉＣＳを出力する。なお、バウンダリスキャンユニットＢＳＵ内には、この選択回路ＳＬ１と同様の機能、すなわち、テスト信号ＴＥＳＴに応じてノーマル信号群のうち対応する１つ（例えば、ＣＫ）とテスト信号群のうちの対応する１つ（例えばｔＣＫ）とのいずれかを選択して、内部信号（例えばｉＣＫ）として出力する複数の選択回路ＳＬ２が設けられている。
【００６０】
次に、バウンダリスキャンユニットＢＳＵについて説明する。
【００６１】
図９は、バウンダリスキャンユニットＢＳＵの構成を示すブロック図である。同図に示すように、バウンダリスキャンユニットＢＳＵは、１２８個のデータ入出力端子３５と、シリアルデータ入力端子７１と、シリアルデータ出力端子７２と、テストシリアルデータ出力端子７３と、テストアドレス端子４０と、アドレス端子３０に接続されている。ここで、シリアルデータ入力端子７１、シリアルデータ出力端子７２、及びシリアルデータアウト出力端子７３は、図７のバウンダリスキャン端子３６ａの一部である。アドレス端子３０、データ入出力端子３５、シリアル入出力端子７１、及びシリアルデータ出力端子７２は貫通電極に接続されたファインピッチの微小端子であるが、テストシリアルデータ出力端子７３及びテストアドレス端子４０は、テスタのプローブ針を当てることができるテストパッドＴＰに接続されている。また、図９には記載していないが、さらに、テスト用のシリアルデータ入力端子として、テストパッドＴＰに接続されたテストシリアルデータ入力端子をシリアル入出力端子７１と並列に設ける構成としてもよい。尚、図９では説明を簡単にするために、コマンド端子３１、クロック端子３３、クロックイネーブル端子３４、テストコマンド端子４１、テストクロック端子４３、及び、テストクロックイネーブル端子４４の図示を省略している。実際には、バウンダリスキャンユニットＢＳＵは、コマンド端子とテストコマンド端子４１とに接続されたコマンド入力回路、クロック端子３３とテストクロック端子４３とに接続されたクロック入力回路、及び、クロックイネーブル端子３４とテストクロックイネーブル端子４４とに接続されたクロックイネーブル入力回路をも含み、これらの各種入力回路がバウンダリスキャンに組み込まれている。これらの各種入力回路は、選択回路ＳＬ３の一方の入力端子が入力バッファＩＢ４の出力ではなく前段の入力ラッチ回路ＤＱＩＬの出力端子に接続される点を除いて、実質的に図９に記載のアドレス入力バッファと同一の回路構成を有する。
【００６２】
バウンダリスキャンユニットＢＳＵは、各データ入出力端子３５に対応して設けられたＩＯユニットＩＯＵを備えている。本実施形態では、１２８個のデータ入出力端子３５に対応して、１２８個のＩＯユニットＩＯＵ＿０〜ＩＯＵ１２７が設けられている。各ＩＯユニットＩＯＵは、入力バッファＩＢ１、出力バッファＯＢ１、選択回路ＳＬ３、選択回路ＳＬ４、入力ラッチ回路ＤＱＩＬ及び出力ラッチ回路ＤＱＯＬを備えている。入力バッファＩＢ１の入力端子及び出力バッファＯＢ１の出力端子は共にデータ入出力端子３５に接続されており、出力バッファＯＢ１の動作はパラレル出力イネーブル信号ｂｏｐｅに基づいて制御される。
【００６３】
選択回路ＳＬ３は、バウンダリスキャン制御回路ＢＳＣからのパラレル入力イネーブル信号ｂｉｐｅに応じて、入力ラッチ回路ＤＱＩＬの入力端子を入力バッファＩＢ１に接続（パラレルイン）するのか、それとも前段の入力ラッチ回路ＤＱＩＬの出力端子に接続（シリアルイン）するのかを選択する。シリアルインが選択される場合、初段のＩＯユニットＩＯＵ＿０については、後述する選択回路ＳＬ３及びアドレスラッチ回路ＣＡＩＬを介して、シリアルデータ入力端子７１に接続される。シリアルインモードが選択された状態の各ＩＯユニットは、前段の入力ラッチ回路ＤＱＩＬの入力端子と本段の入力ラッチ回路ＤＱＩＬの入力端子とをつなぐ配線（バウンダリ配線）によって縦続接続された状態となっている。
【００６４】
選択回路ＳＬ４は、バウンダリスキャン制御回路ＢＳＣからのシリアル出力ラッチ信号ｂｏｓｌに応じて、出力バッファＯＢ１の入力端子を出力ラッチ回路ＤＱＯＬの出力端子に接続（パラレルアウト）するのか、それとも当該ＩＯユニットＩＯＵに含まれる入力ラッチ回路ＤＱＩＬの出力端子（シリアルアウト）接続するのかを選択する。
【００６５】
バウンダリスキャンユニットＢＳＵはアドレス入力回路ＡＤＩを含んでいる。アドレス入力回路ＡＤＩは、選択回路ＳＬ２、選択回路ＳＬ３及びアドレスラッチ回路ＣＡＩＬを備えている。選択回路ＳＬ２は、上述したように、テスト信号ＴＥＳＴに応じてノーマル信号とテスト信号とのいずれかを選択的に出力する回路であり、ここではテストアドレス信号ｔＡｄｄとアドレス信号Ａｄｄａとのいずれか一方を選択的に出力する。
【００６６】
選択回路ＳＬ３は、パラレル入力イネーブル信号ｂｉｐｅに応じて、選択回路ＳＬ２の出力信号とシリアルデータ入力端子ＳＤＩから供給された信号とのいずれか一方を選択して出力する。これにより、パラレルインモードであれば、選択回路ＳＬ３からはアドレス信号Ａｄｄａ又はテストアドレス信号ｔＡｄｄが内部アドレス信号ｉＡｄｄとして出力され、シリアルインモードであれば、シリアルデータ入力端子ＳＤＩから供給されたシリアルデータが出力される。選択回路ＳＬ３から出力される信号はアドレスラッチ回路ＣＡＩＬにラッチされ、選択回路ＳＬ５より出力される内部クロックｉＣＫｗに同期して出力される。
【００６７】
選択回路ＳＬ５は、バウンダリスキャンイネーブル信号ＳＳＥＮに応じて、スキャンキャプチャ信号ｂｓｄｃと内部クロックｉＣＫｗとのいずれか一方を選択的に出力する。これにより、各ＩＯユニットＩＯＵの入力ラッチ回路ＤＱＩＬ及びアドレスラッチ回路ＣＡＩＬは、通常の動作モードにおいては内部クロックｉＣＫｗに同期して動作し、バウンダリスキャンモードにおいては、スキャンキャプチャ信号ｂｓｄｃに同期して動作する。
【００６８】
本実施形態においては、各データ入出力端子にトランスファゲートＴＧが設けられており、トランスファゲートＴＧから各データ入出力端子に所定の電圧レベルの入力信号を供給することができる。図示しないが、トランスファゲートＴＧは、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが並列接続された構成を有している。尚、図１１及び図１２では、トランスファゲートＴＧをＮチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの並列回路である。
【００６９】
各トランスファゲートＴＧの一方の信号端子はいずれもテストシリアルデータ出力端子７３に接続されており、他方の信号端子は対応するデータ入出力端子に接続されている。さらに、各トランスファゲートＴＧの制御端子にはイネーブル信号ＶＩＨ／ＶＩＬ＿ＥＮが共通に供給される。これにより、テストシリアルデータ出力端子にアナログレベル、即ち、ハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）以外のレベル、例えば、ハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）との間のレベル、の電圧を外部から印加することで、トランスファゲートＴＧを経由して各データ入出力端子にアナログレベルの電圧を供給することができる。
【００７０】
図１０（ａ）及び（ｂ）は、バウンダリスキャンユニットＢＳＵのシリアルモードの動作説明図である。なお、同図においてはトランスファゲートＴＧの図示が省略されている。
【００７１】
図１０（ａ）に示すように、シリアルデータ入力端子７１からシリアルデータを入力するシリアルインモードでは、選択回路ＳＬ３を前段の入力ラッチ回路ＤＱＩＬ側に接続し、選択回路ＳＬ４を出力ラッチ回路ＤＱＯＬ側に接続する。これにより、各入力ラッチ回路ＤＱＩＬがディジーチェーン接続されてなるシフトレジスタが構成される。その後、シリアルデータ入力端子７１からデータをシリアルで入力すると、スキャンキャプチャ信号ｂｓｄｃに同期して、各入力ラッチ回路ＤＱＩＬにデータが１ビットずつラッチされる。なおスキャンキャプチャ信号はスキャンクロック信号ＳＣＫａに同期した信号である。
【００７２】
図１０（ｂ）に示すように、シリアルデータ出力端子７２からシリアルデータを出力するシリアルアウトモードでは、シリアルインモードと同様、選択回路ＳＬ３を前段の入力ラッチ回路ＤＱＩＬ側に接続し、選択回路ＳＬ４を出力ラッチ回路ＤＱＯＬ側に接続する。その後、シフトレジスタを構成する各入力ラッチ回路ＤＱＩＬからデータを順に送り出すことにより、スキャンキャプチャ信号ｂｓｄｃに同期して、シリアルデータ出力端子ＳＤＯａからデータが１ビットずつシリアルに出力される。
【００７３】
図１１は、バウンダリスキャンユニットＢＳＵの構成を示すブロック図である。なお、同図においてはトランスファゲートＴＧの図示が省略されている。同図に示すように、パラレルアウト／パラレルインモードでは、選択回路ＳＬ３を入力バッファＩＢ１側に接続してパラレルインモードにすると共に、選択回路ＳＬ４を入力ラッチ回路ＤＱＩＬ側に接続する。これによりフィードバックループが構成され、入力ラッチ回路ＤＱＩＬは自身が出力したデータを再び入力することができる。また例えば、上下の積層チップＣ１，Ｃ２間でのデータのパラレル転送も可能である。
【００７４】
次に、トランスファゲートＴＧの動作について説明する。
【００７５】
図１２（ａ）及び（ｂ）は、バウンダリスキャンユニットＢＳＵの動作説明図である。
【００７６】
図１２（ａ）に示すように、各トランスファゲートＴＧの制御端子にイネーブル信号ＶＩＨ／ＶＩＬ＿ＥＮを同時に入力し、すべてのトランスファゲートＴＧを一度にオンにしてテストシリアルデータ出力端子７３から各入力バッファＩＢ１にアナログレベル、即ち、ハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）以外のレベル、例えば、ハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）との間のレベル、の電圧を並列に供給する。これにより、入力信号は入力バッファＩＢ１及び選択回路ＳＬ３を介して入力ラッチ回路ＤＱＩＬに入力され、所定の論理レベルがラッチされる。
【００７７】
次に、図１２（ｂ）に示すように、各入力ラッチ回路ＤＱＩＬのデータをシリアルデータ出力端子７２又はテストシリアルデータ出力端子７３からシリアルアウトする。このとき、アナログレベルを受けた入力バッファＩＢ１の出力は、既に対応する入力ラッチ回路ＤＱＩＬに保持されているので、テストシリアルデータ出力端子７３へのアナログレベルの供給は終了している。従って、テストシリアルデータ出力端子７３をシリアルアウト用の出力端子として用いても特に問題はない。これにより、各入力ラッチ回路ＤＱＩＬにおいて供給されたアナログレベルの電圧が、入力バッファＩＢ１で"Ｈ"と検知されたか、それとも"Ｌ"と検知されたかを判定することができる。さらに、入力バッファＩＢ１に供給するアナログレベルの電圧レベルを上下に振ることで論理レベルのスレショールド電圧ＶＩＨ及びＶＩＬを測定することができる。
【００７８】
以上説明したように、本実施形態による半導体装置は、各データ入出力端子に対応して設けられた複数のトランスファゲートＴＧを備え、テストシリアルデータ出力端子７３からトランスファゲートＴＧを介して各データ入出力端子にアナログレベルの電圧を供給し、これにより各入力ラッチ回路にラッチされたデータをバウンダリスキャンのシリアルアウトモードで取り出すので、各入力ラッチ回路の論理レベルをチェックすることができ、論理レベルのスレショールド電圧を測定することもできる。
【００７９】
次に、第２の実施形態による半導体装置について説明する。図１２に示した第１の実施形態による半導体装置では、すべてのトランスファゲートＴＧを一度にオンにするため、特定のデータ入出力端子から多少の電流リークがあった場合、そのリークによって所定の電圧レベルが各ピンに正しく供給されないという問題がある。そのため、以下の方法では、バウンダリスキャンの入力ラッチ回路によるフリップフロップ動作によってトランスファゲートＴＧを選択的にオンにするものである。
【００８０】
図１３は、本発明の第２の実施形態による半導体装置の構成であって、特にメモリチップの入出力インターフェースを含むバウンダリスキャンユニットＢＳＵの構成を示すブロック図である。また、図１４（ａ）及び（ｂ）は、バウンダリスキャンユニットＢＳＵの動作説明図である。
【００８１】
図１３に示すように、この半導体装置の特徴は、各トランスファゲートＴＧの制御端子が対応する入力ラッチ回路ＤＱＩＬの出力端子に接続されている点にある。各トランスファゲートＴＧの制御端子に入力されるイネーブル信号は、対応する入力ラッチ回路ＤＱＩＬから出力される信号である。特定のトランスファゲートＴＧをオンにするためには、これに対応する入力ラッチ回路ＤＱＩＬに予めイネーブル用のデータをラッチしておく必要がある。
【００８２】
図１４（ａ）に示すように、たとえばデータ入出力端子ＤＱ１２７に接続された入力ラッチ回路ＤＱＩＬをチェックしたい場合、まずバウンダリスキャンのシリアルインモードでデータ入出力端子ＤＱ１２７の入力ラッチ回路ＤＱＩＬだけにデータ"Ｈ"をセットする。他のデータ入出力端子ＤＱ０〜ＤＱ１２６にはデータセットしない（つまり"Ｌ"）。次に入力ラッチ回路ＤＱＩＬをパラレルインモードに切り替えた後、各入力ラッチ回路ＤＱＩＬからデータを送り出すと、このデータによってデータ入出力端子ＤＱ１２７に接続されたトランスファゲートＴＧはオンになる。これと同時に、図１４（ｂ）に示すように、テストシリアルデータ出力端子７３からアナログレベルの電圧を与えると、トランスファゲートＴＧがオンしているデータ入出力端子ＤＱ１２７だけにデータが送り込まれ、入力バッファＩＢ１を介して入力ラッチ回路ＤＱＩＬにデータがセットされる。
【００８３】
次に、各入力ラッチ回路ＤＱＩＬのデータをシリアルデータ出力端子７２又はテストシリアルデータ出力端子７３からシリアルアウトする。このとき、アナログレベルを受けた入力バッファＩＢ１の出力は、既に対応する入力ラッチ回路ＤＱＩＬに保持されているので、テストシリアルデータ出力端子７３へのアナログレベルの供給は終了している。従って、テストシリアルデータ出力端子７３をシリアルアウト用の出力端子として用いても特に問題はない。これにより、データ入出力端子ＤＱ１２７に対応する入力ラッチ回路ＤＱＩＬにおいて、供給されたアナログレベルの電圧が、入力バッファＩＢ１で"Ｈ"と検知されたか、それとも"Ｌ"と検知されたかを判定することができる。さらに、入力バッファＩＢ１に供給するアナログレベルの電圧レベルを上下に振ることで論理レベルのスレショールド電圧ＶＩＨ及びＶＩＬを測定することができる。
【００８４】
以上説明したように、本実施形態による半導体装置は、トランスファゲートＴＧのイネーブル信号ＶＩＨ／ＶＩＬ＿ＥＮとして入力ラッチ回路のフリップフロップ出力を使用する。すなわち、各データ入出力端子に対応して設けられた複数のトランスファゲートＴＧを備え、各トランスファゲートＴＧの制御端子を対応する入力ラッチ回路の出力端子に接続し、チェック対象とする特定の入力ラッチ回路に対して予めイネーブル用データ"Ｈ"をラッチし、当該入力ラッチ回路から出力されたデータをイネーブル信号ＶＩＨ／ＶＩＬ＿ＥＮとしてトランスファゲートＴＧをオンする。したがって、第３の実施形態による半導体装置が有する発明の効果に加えて、特定の入力ラッチ回路のチェックを実施することができる。したがって、複数のデータ入出力端子を同時にチェックする場合に生じる上記問題を解決することができる。
【００８５】
次に、本発明の上記各実施形態の変形例について説明する。図１及び２においては、半導体チップＣ１〜Ｃ４の全てに貫通電極ＴＳＶ及び端子ＰＴが形成される構成を示したが、第１の変形例では、半導体チップＣ１〜Ｃ３には貫通電極ＴＳＶ及び端子ＰＴを形成する一方で、半導体チップＣ４には貫通電極ＴＳＶ及び端子ＰＴを形成しない構成とする。
【００８６】
半導体チップＣ４は半導体装置１の最上段の半導体チップであるため、半導体チップＣ３の端子ＰＴから供給される信号や電源を自チップの端子ＰＬを介して自チップの内部に取り込むことができればよく、半導体チップＣ３の端子ＰＴから供給された信号をさらに他の半導体チップに供給する必要がないからである。
【００８７】
このように、半導体チップＣ４に貫通電極ＴＳＶや端子ＰＴを形成しない場合、貫通電極ＴＳＶや端子ＰＴを形成しやすくするために半導体チップＣ４を薄くする必要がないため、半導体チップＣ４は、半導体チップＣ１〜Ｃ３に比べ厚くすることができる。その結果、半導体装置１の製造時、具体的には、半導体チップＣ１〜Ｃ４を積層するときの熱応力によるチップの変形を抑制することができる。
【００８８】
尚、図１及び２においては、半導体チップＣ１〜Ｃ４の４枚の半導体チップを積層した半導体装置１を例に挙げたが、本発明は、半導体チップの積層枚数が２枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が４枚以外の半導体装置においても、上記第１の変形例に記載した構成を適用することができる。即ち、このような半導体装置のうちで最上段に積層された半導体チップに貫通電極ＴＳＶ及び端子ＰＴを形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。
【００８９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９０】
例えば、上記実施形態においては、テストシリアルデータ出力端子７３と複数のデータ入出力端子３５とがトランスファゲートＴＧを介して接続されているが、シリアルデータ入力端子と複数のデータ入出力端子とをトランスファゲートＴＧによって接続しする構成としてもよい。
【００９１】
また、上記各実施形態では、それぞれが単体のＤＲＡＭとして機能する複数のチャネルを有する半導体チップを取り上げたが、本発明は、１つのチャネルのみを有する半導体チップにも好適に適用できる。
【符号の説明】
【００９２】
１    半導体装置
２    内部回路
４    制御回路
５    制御回路
１０    複合型半導体装置
１１    パッケージ基板
１２    バンプ電極
１３    バンプ電極
２０    半導体基板
２１    層間絶縁膜
２２    絶縁リング
３０    アドレス端子
３１    コマンド端子
３２    チップセレクト端子
３３    クロック端子
３４    クロックイネーブル端子
３５    データ入出力端子
３６ａ~３６ｄ    バウンダリスキャンコマンド端子
３７    バウンダリスキャンイネーブル端子
４０    テストアドレス端子
４１    テストコマンド端子
４２    テストチップセレクト端子
４３    テストクロック端子
４４    テストクロックイネーブル端子
４５    テスト端子
５０    アクセス制御回路
５１    メモリセルアレイ
５２    データ入出力回路
７１    シリアルデータ入力端子
７２    シリアルデータ出力端子
７３    テストシリアルデータ出力端子
ＡＤＩ    アドレス入力回路
ＡＲＹ    メモリセルアレイ
ＢＡＮＫ０〜ＢＡＮＫ３    メモリバンク
ｂｉｐｅ    パラレル入力イネーブル信号
ｂｏｐｅ    パラレル出力イネーブル信号
ｂｏｓｅ    シリアル出力イネーブル信号
ｔｂｏｓｅ    テストシリアル出力イネーブル信号
ｂｏｓｌ    シリアル出力ラッチ信号
ＢＳＣ    バウンダリスキャン制御回路
ｂｓｄｃ    スキャンキャプチャ信号
ＢＳＳａ    バウンダリスキャンコマンド信号
ＢＳＳａ，ＢＳＳｂ，ＢＳＳｃ，ＢＳＳｄ    バウンダリスキャンコマンド信号
ＢＳＵ    バウンダリスキャンユニット
Ｃ０    コントローラチップ
Ｃ１〜Ｃ４    半導体チップ
ＣＡＩＬ    アドレスラッチ回路
ＣＤＥＣ    コマンドデコーダ
Ｃｈ＿ａ〜Ｃｈ＿ｄ    チャネル
ＣＫ    外部クロック信号
ＣＫＥ２，ＣＫＥ２ａ    クロックイネーブル信号
ＣＬＧ    クロックジェネレータ
ＣＭＤ，ＣＭＤａ    コマンド信号
／ＣＳ２，／ＣＳ２ａ    チップセレクト信号
ＤＣＮＬ    データコントロール回路
ＤＱＩＬ    入力ラッチ回路
ＤＱＯＬ    出力ラッチ回路
ＩＢ１    入力バッファ
ＩＣ    コントローラ
ＩＣ    メモリ
ＩＯＵ，ＩＯＵ＿０-ＩＯＵ１２７    ユニット
Ｌｂ    バウンダリ配線
ＬＧＣ    コントロールロジック
ＭＲ    モードレジスタ
ｎｏｓｉ    ノーマルアウトセレクト信号
ｎＳｉｇ    ノーマル信号群
ＯＢ１    出力バッファ
ＯＤＴ    オンダイターミネーション信号
Ｐ０〜Ｐ３    パッド
ＰＬ，ＰＬ＿ａ〜ＰＬ＿ｄ    端子
ＰＴ    端子
ＳＡ    センスアンプ
ＳＣＫａ    スキャンクロック信号
ＳＤＩａ    シリアルデータ入力端子
ＳＤＯａ    シリアルデータ出力端子
ＳＬ１〜ＳＬ５    選択回路
ＳＳＥＮ    バウンダリスキャンイネーブル信号
ｔＡｄｄ    テストアドレス信号
ｔｂｏｐｅ    シリアル出力イネーブル信号
ｔＣＫ    テストクロック信号
ｔＣＫＥ２    テストクロックイネーブル信号
ｔＣＭＤ    テストコマンド信号
／ｔＣＳ２    テストチップセレクト信号
ＴＥＳＴ    テスト信号
ＴＧ    トランスファゲート
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＰ    テストパッド
ｔＳＤＯ    シリアルデータ
ＴＳＶ１〜ＴＳＶ５    貫通電極
ＸＣＮＬ    ロウアドレス制御回路
ＸＤＥＣ    ロウデコーダ
ＹＣＮＬ    カラムアドレス制御回路
ＹＤＥＣ    カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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