(57)【要約】【課題】小さな回路規模で、互いに同期し、周波数の比が大きい複数のクロックを生成可能にする。【解決手段】第１の実数カウンタ１２０は、Ｂ回の出力Ｓ１のうちに、キャリーをＣ回出力し、「０」を（Ｂ−Ｃ）回出力する。第１の整数カウンタ１３１は、（カウント値ＩＣ１＋正整数Ａ＋Ｓ１）を新しいカウント値ＩＣ１として演算する。第２のクロック生成回路１４０における第２の整数カウンタ１６０は、（カウント値ＩＣ２＋正整数Ａ＋Ｓ１）を新しいカウント値ＩＣ２として演算し、ＩＣ２が第２の整数カウンタ１６０からの閾値Ｓ３以上になったときにカウント値を「ＩＣ２−Ｓ３」にリセットする。閾値供給回路１５０は、第２の整数カウンタ１６０がカウント値をリセットする度に新たな閾値Ｓ３を第２の整数カウンタ１６０に出力し、Ｙ回の出力のうちに、「Ｘ＋１」をＺ回出力し、Ｘを（Ｙ−Ｚ）回出力する。【選択図】図１
2013162442.tif 000002
【特許請求の範囲】
【請求項１】
正整数ＢとＣが供される整数加算カウンタであって、入力クロック毎にカウントと出力を行い、Ｂ回の出力のうちに、キャリーをＣ回出力し、「０」を（Ｂ−Ｃ）回出力する第１の実数カウンタと、
第１のクロックを生成する第１のクロック生成回路と、
第２のクロックを生成する第２のクロック生成回路とを有し、
前記第１のクロック生成回路は、
正整数Ａと、前記第１の実数カウンタの出力が供される整数加算カウンタであって、
自身のカウント値ＩＣ１と、前記正整数Ａと、前記第１の実数カウンタの出力とを加算して新たな前記カウント値ＩＣ１を得て出力する処理を前記入力クロック毎に行い、前記カウント値ＩＣ１が最大カウント値になる度にカウント値を０にリセットする第１の整数カウンタと、
前記第１の整数カウンタの前記カウント値ＩＣ１に応じて、前記第１の整数カウンタが１周する期間を１周期とする前記第１のクロックを生成する第１のパルス発生回路とを備え、
前記第２のクロック生成回路は、
前記正整数Ａと、前記第１の実数カウンタの出力と、閾値とが供される整数加算カウンタであって、自身のカウント値ＩＣ２と、前記正整数Ａと、前記第１の実数カウンタの出力とを加算して新たな前記カウント値ＩＣ２を得る処理を前記入力クロック毎に行い、前記カウント値ＩＣ２が前記閾値以上になったときにカウント値を「カウント値ＩＣ２−閾値」にリセットする第２の整数カウンタと、
正整数Ｘ、Ｙ、Ｚが供され、前記第２の整数カウンタがカウント値をリセットする度に新たな前記閾値Ｓを前記第２の整数カウンタに出力する閾値供給回路であって、Ｙ回の出力のうちに、「Ｘ＋１」をＺ回出力し、Ｘを（Ｙ−Ｚ）回出力する前記閾値供給回路と、
前記第２の整数カウンタの連続する２回のカウント値のリセットの間の期間を１周期とする前記第２のクロックを生成する第２のパルス発生回路とを備えることを特徴とする信号処理装置。
【請求項２】
前記閾値供給回路は、
前記正整数Ｘに１を加算する加算器と、
前記正整数ＹとＺが供される整数加算カウンタであって、前記第２の整数カウントがカウント値をリセットする度にカウントと出力を行い、Ｙ回の出力のうちに、キャリーをＺ回出力し、「０」を（Ｙ−Ｚ）回出力する第２の実数カウンタと、
前記第２の実数カウンタの出力がキャリーであるときに前記加算器が得た値を、前記第２の実数カウンタの出力が「０」であるときに前記正整数Ｘを前記閾値として第２の整数カウンタに出力するセレクタとを備えることを特徴とする信号処理装置。
【請求項３】
映像信号の処理装置であり、
前記第１のクロック生成回路によりＳＴＣ（Ｓｙｓｔｅｍ  Ｔｉｍｅ  Ｃｌｏｃｋ）が供されるＳＴＣカウンタと、
前記第２のクロック生成回路により動作クロックが供され、前記映像信号に含まれるビデオ信号を処理するビデオ信号処理回路と、
前記映像信号に含まれるオーディオ信号を処理するオーディオ信号処理回路と、
前記第２のクロック生成回路と同様の構成を有し、第３のクロックとして前記オーディオ信号処理回路の動作クロックを生成する第３のクロック生成回路をさらに備え、
前記正整数Ａ、Ｂ、Ｃは、式（１）を満たすように設定されており、
前記第２のクロック生成回路に対して、前記正整数Ｘ、Ｙ、Ｚは、式（２）を満たすように設定されており、
前記第３のクロック生成回路に対して、前記正整数Ｘ、Ｙ、Ｚは、式（３）を満たすように設定されていることを特徴とする請求項１または２に記載の信号処理装置。
ｆ１＝ＳＴＣ＝ｆ０×（Ａ＋Ｃ／Ｂ）／第１の整数カウンタの解像度      （１）
但し，ｆ１：第１のクロックの周波数
ｆ０：入力クロックの周波数
ｆ２＝ビデオ信号処理回路の動作クロック
＝ｆ０×（Ａ＋Ｃ／Ｂ）×２／（Ｘ＋（Ｚ／Ｙ））                  （２）
但し，ｆ２：第２のクロックの周波数
ｆ０：入力クロックの周波数
ｆ３＝オーディオ信号処理回路の動作クロック
＝ｆ０×（Ａ＋Ｃ／Ｂ）×２／（Ｘ＋（Ｚ／Ｙ））                  （３）
但し，ｆ３：第３のクロックの周波数
ｆ０：入力クロックの周波数
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理、具体的には、同期した複数のクロックを生成する信号処理技術に関する。
【背景技術】
【０００２】
放送や通信システム、蓄積メディアなどに利用されているＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｃｏｄｉｎｇ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）システムでは、映像と音声を同期して再生する必要があるため、ＳＴＣ（Ｓｙｓｔｅｍ  Ｔｉｍｅ  Ｃｌｏｃｋ）と呼ばれるクロックが用いられている。例えばＭＰＥＧ−２システムでは、ＳＴＣが２７ＭＨｚと定義されている。そのため、ＭＰＥＧ−２システムに準拠した受信装置や再生装置では、２７ＭＨｚのＳＴＣに同期してビデオ信号処理やオーディオ信号処理が行われている。この同期を実現するために、一般に、基準クロック２７ＭＨｚをＰＬＬ(Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ)で逓倍・分周することにより、ビデオ信号処理回路とオーディオ信号処理回路の動作クロックを夫々生成することが行われている。
【０００３】
しかし、ＰＬＬ回路は、クロック発生部分がアナログ回路であるため、デジタル回路のみで構成された回路と比べて回路規模や消費電力が大きい。また、ＰＬＬ回路を安定して動作させるために、専用の電源・ＧＮＤを確保するための端子や、外部には電源ノイズ対策用のバイパスコンデンサや、高価な電源フィルタ回路などの外付け部品などを必要とする。さらに、ＰＬＬ回路と、その他のデジタル回路が混在する集積回路においては、相互の回路の干渉により、安定性等の性能面に問題が出る場合があり、細心の注意を払った設計を行なう必要があり、設計コストおよび設計時間を多く必要とする。このように多くの設計時間やケア、部品コスト、部品規模を必要とするＰＬＬ回路の利用は、最小限にすることが好ましい。
【０００４】
特許文献１には、ＰＬＬ回路を削減し、互いに同期しながら周波数の異なる複数のクロックを生成する技術が開示されている。ここで、２つのクロック（第１のクロック、第２のクロック）を生成する場合を例にして説明する。
【０００５】
この技術では、第１のクロックの生成には、２つの整数加算カウンタが用いられる。１つ目の整数加算カウンタは、正整数Ｂと正整数Ｃが供される実数カウンタであり、入力クロック毎に、カウント値が０以上である場合には正整数Ｃを減算する一方、カウント値が負である場合には（Ｂ−Ｃ）を加算し、キャリーを出力する。２つ目の整数加算カウンタは、正整数Ａと、１つ目の整数加算カウンタすなわち実数カウンタの出力とが供される整数カウンタ（第１の整数カウンタ）であり、実数カウンタに供されるのと同様の入力クロック毎に、自身のカウント値と、実数カウンタの出力（キャリーまたは「０」）と、正整数Ａとを加算して出力する。また、該第１の整数カウンタは、自身のカウント値が最大カウント値になる度にカウント値を０にリセットする。
【０００６】
上記第１の整数カウンタが出力するカウント値に基づいて、第１のクロックが生成される。具体的には、カウント値が閾値（例えば最大カウント値／２）になる度に立ち上がり、最大カウント値になる度に立ち下がるパルス信号は、この第１のクロックとして生成される。
【０００７】
第２のクロックの生成には、第１のクロックのときと同様の原理で、上記実数カウンタと、第２の整数カウンタが用いられる。この第２の整数カウンタは、上記第１の整数カウンタと同様の解像度を有するが、第２のクロックの周波数と第１のクロックの周波数の比に応じて、カウントアップするスピードが調整される。例えば、第１のクロックの周波数の１．０００１倍である第２のクロックを得たい場合に、第１の整数カウンタが１０００周する間に、第２の整数カウンタが１００１周するように、カウント値に加算する補正値を供する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１１８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、特許文献１の手法では、第２のクロックの周波数と第１のクロックの周波数の比が大きい（例えば２以上である）場合に、第２の整数カウンタのカウントアップの速度を速めるために、第２の整数カウンタに供する補正値を大きくする必要がある。これでは、生成された周波数のジッタが大きい。また、カウンタには上限値があるため、徐々に細かい精度(２.１１２４倍など)が表現できなくなる。従って、従来技術は、第１のクロックの２倍以上の周波数のクロックを生成することに適していない。
【００１０】
例えば、特許文献１の図８に示すように、該発明の技術により第１のクロックｆ１と第２のクロックｆ２として２７ＭＨｚ、２７×１．００１ＭＨｚのクロックが生成されているが、７４．２５ＭＨｚや「７４．２５／１．００１」ＭＨｚのクロックを得るためには、ＰＬＬ回路が使用されている。
【課題を解決するための手段】
【００１１】
本発明の１つの態様は、信号処理装置である。この信号処理装置は、第１の実数カウンタと、第１のクロックを生成する第１のクロック生成回路と、第２のクロックを生成する第２のクロック生成回路を備える。
【００１２】
第１の実数カウンタは、正整数ＢとＣが供される整数加算カウンタであって、入力クロック毎にカウントと出力を行い、Ｂ回の出力のうちに、キャリーをＣ回出力し、「０」を（Ｂ−Ｃ）回出力する。
【００１３】
第１のクロック生成回路は、第１の整数カウンタと第１のパルス発生回路を有する。
第１の整数カウンタは、正整数Ａと、前記第１の実数カウンタの出力が供される整数加算カウンタである。該第１の整数カウンタは、自身のカウント値ＩＣ１と、前記正整数Ａと、前記第１の実数カウンタの出力とを加算して新たなカウント値ＩＣ１を得て出力する処理を前記入力クロック毎に行い、前記カウント値ＩＣ１が最大カウント値になる度にカウント値を０にリセットする。
【００１４】
前記第１のパルス発生回路は、前記第１の整数カウンタの前記カウント値ＩＣ１に応じて、前記第１の整数カウンタが１周する期間を１周期とする前記第１のクロックを生成する。具体的には、第1の整数カウンタのカウント値ＩＣ１の最上位ビットを使用することで第１のクロックを生成する。
【００１５】
第２のクロック生成回路は、第２の整数カウンタと、閾値供給回路と、第２のパルス発生回路を有する。
【００１６】
第２の整数カウンタは、前記正整数Ａと、前記第１の実数カウンタの出力と、閾値とが供される整数加算カウンタであって、自身のカウント値ＩＣ２と、前記正整数Ａと、前記第１の実数カウンタの出力とを加算して新たな前記カウント値ＩＣ２を得る処理を前記入力クロック毎に行い、前記カウント値ＩＣ２が前記閾値以上になったときにカウント値を「カウント値ＩＣ２−閾値」にリセットする。
【００１７】
閾値供給回路は、正整数Ｘ、Ｙ、Ｚが供され、前記第２の整数カウンタがカウント値をリセットする度に新たな前記閾値Ｓを前記第２の整数カウンタに出力する閾値供給回路であって、Ｙ回の出力のうちに、「Ｘ＋１」をＺ回出力し、Ｘを（Ｙ−Ｚ）回出力する。
【００１８】
第２のパルス発生回路は、前記第２の整数カウンタの連続する２回のカウント値のリセットの間の期間を１周期とする前記第２のクロックを生成する。
【００１９】
なお、上記態様の装置を方法やシステムに置き換えて表現したもの、該装置を備えた映像信号処理装置なども、本発明の態様としては有効である。
【発明の効果】
【００２０】
本発明にかかる技術によれば、小さな回路規模で、互いに同期し、周波数の比が大きい複数のクロックを生成することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態にかかるクロック生成装置を示す図である。
【図２】図１に示すクロック生成装置の動作を説明するための図である。
【図３】図１に示すクロック生成装置における実数カウンタ、第１の整数カウンタ、閾値供給回路、第２の整数カウンタの詳細構成の例を示す図である。
【図４】図１に示すクロック生成装置の第２のクロック生成回路における第２のパルス発生回路の回路構成の例を示す図である。
【図５】本発明の第２の実施の形態にかかる映像信号処理装置を示す図である。
【図６】図５に示す映像信号処理装置におけるクロック生成装置を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２３】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態にかかるクロック生成装置１００を示す。クロック生成装置１００は、入力クロックｆ０が供され、互いに同期するする複数のクロック（例として第１のクロックｆ１と第２のクロックｆ２の２つ）を生成するものである。なお、第２のクロックｆ２の周波数は、第１のクロックｆ１の周波数より高い。また、以下において、入力クロックｆ０、第１のクロックｆ１、第２のクロックｆ２の周波数もそれぞれｆ０、ｆ１、ｆ２で表記する。
【００２４】
図１に示すように、クロック生成装置１００は、レジスタ群１１０、実数カウンタ１２０、第１のクロック生成回路１３０、第２のクロック生成回路１４０を備える。
【００２５】
第１のクロック生成回路１３０は、第１の整数カウンタ１３１、第１のパルス発生回路１３９を有し、第２のクロック生成回路１４０は、閾値供給回路１５０、第２の整数カウンタ１６０、第２のパルス発生回路１７０を有する。
【００２６】
レジスタ群１１０は、予め設定された正整数Ａ、Ｂ、Ｃ、Ｘ、Ｙ、Ｚをそれぞれ格納するレジスタＡ〜Ｃ、Ｘ〜Ｚを有する。
【００２７】
正整数Ａ、Ｂ、Ｃは、第１のクロックｆ１と入力クロックｆ０の周波数に応じて式（１）を満たすように設定されている。
【００２８】
ｆ１＝ｆ０×（Ａ＋Ｃ／Ｂ）／Ｗ１      （１）
但し，ｆ１：第１のクロックの周波数
ｆ０：入力クロックの周波数
Ｗ１：第１の整数カウンタ１３１の解像度
【００２９】
式（１）における「第１の整数カウンタ１３１の解像度」は、第１の整数カウンタ１３１の最大カウント値を意味し、たとえば１６ビット幅の整数カウンタである場合には、その解像度が６５５３６となる。
【００３０】
また、正整数Ｘ、Ｙ、Ｚは、下記の式（２）を満たすように設定されている。
ｆ２＝ｆ０×（Ａ＋Ｃ／Ｂ）×２／（Ｘ＋（Ｚ／Ｙ））                  （２）
但し，ｆ２：第２のクロックの周波数
ｆ０：入力クロックの周波数
【００３１】
実数カウンタ１２０は、整数加算カウンタであり、入力クロックｆ０毎にカウントと出力を行い、Ｂ回の出力のうちに、キャリーをＣ回出力し、「０」を（Ｂ−Ｃ）回出力する。具体的には、実数カウンタ１２０は、カウント値ＲＣが０以上である場合にはカウント値ＲＣからレジスタＣに格納された正整数Ｃを減算して新たなカウント値ＲＣとすると共に、「０」を出力する。一方、カウント値ＲＣが負である場合には、実数カウンタ１２０は、カウント値ＲＣに正整数Ｂと正整数Ｃの差（Ｂ−Ｃ）を加算して新たなカウント値ＲＣとすると共に、１となるキャリー（図中Ｃａｒｒｙ）を出力する。実数カウンタ１２０の出力は、Ｓ１で表記されている。
【００３２】
すなわち、実数カウンタ１２０は、実質的には、入力クロックｆ０毎に、Ｃの分の誤差を発生させ、誤差がＢを超えたときにキャリーが発生するように構成されている。こうすることにより、加減算だけで、Ｂ回のループの中にＣ回のキャリーが発生することを実現している。
【００３３】
第１のクロック生成回路１３０において、第１の整数カウンタ１３１は、整数加算カウンタであり、入力クロックｆ０毎に、実数カウンタ１２０の出力Ｓ１と、レジスタＡに格納された正整数Ａとを加算してカウント値ＩＣ１を得、ＩＣ１が最大カウント値に達したときにカウント値を「０」にリセットする。
【００３４】
第１のパルス発生回路１３９は、第１の整数カウンタ１３１のカウント値ＩＣ１に応じて、第１の整数カウンタ１３１が１周する期間を１周期とするパルスを生成する。第１のパルス発生回路１３９により生成されたパルスは、式（１）により表わされる第１のクロックｆ１になる。
【００３５】
第１のパルス発生回路１３９は、具体的には、ＩＣ１が最大カウント値の１／２になったときにＨｉ出力をスタートし、ＩＣ１が最大カウント値になり第１の整数カウンタ１３１がカウント値を「０」にリセットするのに同期してＬｏｗ出力に切り換える。これは第1の整数カウンタのカウント値ＩＣ１の最上位ビットを使用することで実現できる。
【００３６】
図２は、第１の整数カウンタ１３１のカウント値ＩＣ１、入力クロックｆ０、第１のクロックｆ１の関係を示す。図中実線の折れ線は、第１の整数カウンタ１３１のカウント値ＩＣ１の変化態様を示す。点線の折れ線は、第２のクロック生成回路１４０における第２の整数カウンタ１６０のカウント値ＩＣ２の変化態様を示しており、これについては、後述する。
【００３７】
図２に示すように、第１の整数カウンタ１３１は、０から最大カウント値までカウントすることを繰り返す。カウントするたびに、正整数Ａ分インクリメントするが、実数カウンタ１２０からＢ回にＣ回出力されるキャリーによってカウント値の誤差補正がなされる。その結果、カウント値ＩＣ１の増加の態様は、勾配（Ａ＋（Ｃ／Ｂ））の直線と近似する。したがって、第１のパルス発生回路１３９により、カウント値ＩＣ１が最大カウント値の１／２に到達したとき（図中黒丸が示す時点）からＨｉ出力をスタートし、ＩＣ１が最大カウント値に到達した時点でＬｏｗ出力に切り換えることによって、第１の整数カウンタ１３１が０から最大カウント値までカウントする度に１周期となる第１のクロックｆ１を得ることができる。
【００３８】
次いで、第２のクロックｆ２を生成する第２のクロック生成回路１４０を説明する。
第２のクロック生成回路１４０における第２の整数カウンタ１６０は、整数加算カウンタであり、正整数Ａ、実数カウンタ１２０の出力Ｓ１、閾値供給回路１５０からの閾値Ｓ３が供される。第２の整数カウンタ１６０は、自身のカウント値ＩＣ２と、正整数Ａと、実数カウンタ１２０の出力Ｓ１を加算して新たなカウント値ＩＣ２を得る処理を入力クロックｆ０毎に行うと共に、カウント値ＩＣ２が、閾値供給回路１５０からの閾値Ｓ３以上になったときにカウント値を「カウント値ＩＣ２−閾値Ｓ３」にリセットする。
【００３９】
第２の整数カウンタ１６０は、カウント値のリセットをする度にその旨を示すフラグ（以下リセットｆｌａｇという）を立ち上げる。このリセットｆｌａｇは、第２のパルス発生回路１７０と閾値供給回路１５０に出力される。
【００４０】
第２のパルス発生回路１７０は、第２の整数カウンタ１６０からのリセットｆｌａｇに応じて、第２の整数カウンタ１６０の連続する２回のカウント値のリセットの間の期間を１周期とするクロックを生成する。このクロックは、第２のクロックｆ２となる。
【００４１】
第２のパルス発生回路１７０は、具体的には、リセットｆｌａｇが立ち上がったときに、第２のクロックｆ２が立ち上がった状態であれば第２のクロックｆ２を立ち下げ、第２のクロックｆ２が立ち下がった状態であれば第２のクロックｆ２を立ち上げる。
【００４２】
閾値供給回路１５０は、正整数Ｘ、Ｙ、Ｚが供され、リセットｆｌａｇが立ち上がる度に新たな閾値Ｓ３を第２の整数カウンタ１６０に出力する。閾値供給回路１５０は、Ｙ回の出力のうちに、「Ｘ＋１」をＺ回出力し、Ｘを（Ｙ−Ｚ）回出力する。
【００４３】
すなわち、閾値供給回路１５０は、Ｚ/Ｙの確率で「Ｘ＋１」を、（Ｙ−Ｚ）／Ｙの確率でＸを閾値Ｓ３として第２の整数カウンタ１６０に供する。そのため、Ｙ回を統計的にみると、第２の整数カウンタ１６０へ供される閾値（閾値供給回路１５０が出力する閾値Ｓ３と区別するためにＷ２で表記する）は、式（３）で表わすことができる。
Ｗ２＝Ｘ＋Ｚ/Ｙ    （３）
【００４４】
従って、第２のパルス発生回路１７０から出力される第２のクロックｆ２は、前述した式（２）で示されるようになる。
また、式（１）と式（２）から、式（４）で表わすｆ２とｆ１の関係を得ることができる。
ｆ２＝ｆ１×（Ｗ１／２）／（Ｘ+(Ｚ/Ｙ)）    （４）
但し，Ｗ１：第１の整数カウンタ１３１の解像度
【００４５】
なお、「ｆ１×（Ｗ１／２）／ｆ２」をｔｅｍｐとすると、第２のクロック生成回路１４０のパラメータとなる正整数Ｘ、Ｙ、Ｚは、下記の式（５）〜（６）を満たすように求めればよい。
【００４６】
Ｘ＝ＩＮＴ（ｔｅｍｐ）              （５）
Ｚ=Ｙ×(ｔｅｍｐ-Ｘ)                （６）
【００４７】
特許文献１にかかる技術は、第２のクロックｆ２を生成するための整数カウンタのカウントアップのスピードを高めることにより第１のクロックｆ１より周波数の高い第２のクロックを生成しているのに対して、クロック生成装置１００は、図２に示すように、第２の整数カウンタ１６０の最大カウント値（閾値Ｓ３）を制限することにより、第１のクロックｆ１に同期し、第１のクロックｆ１より周波数の高い第２のクロックｆ２を生成している。そのため、所望する第２のクロックｆ２の周波数と第１のクロックｆ１の比が２以上など大きい場合においても、ジッタの小さい第２のクロックｆ２を生成可能である。
【００４８】
図３は、クロック生成装置１００における実数カウンタ１２０、第１の整数カウンタ１３１、閾値供給回路１５０、第２の整数カウンタ１６０の詳細構成の例を示す。
【００４９】
図３に示すように、実数カウンタ１２０は、加減算器１２１と、減算器１２２と、セレクタ１２３と、比較器１２４と、キャリー発生回路１２５と、レジスタ１２６を有する。
【００５０】
加減算器１２１は、入力クロックｆ０毎に、レジスタ１２６に格納されたカウント値ＲＣと、レジスタＢに格納された正整数Ｂと、レジスタＣに格納された正整数Ｃに対して加減算（ＲＣ＋（Ｂ−Ｃ））を行って演算結果をセレクタ１２３に出力する。
【００５１】
減算器１２２は、入力クロックｆ０毎に（ＲＣ−Ｃ）の演算を行って演算結果をセレクタ１２３に出力する。
【００５２】
比較器１２４は、入力クロック毎にレジスタ１２６に格納されたカウント値ＲＣと０を比較し、比較結果をキャリー発生回路１２５とセレクタ１２３に出力する。
【００５３】
セレクタ１２３は、比較器１２４による比較の結果、カウント値ＲＣが０以上であるときに減算器１２２の演算結果を選択してレジスタ１２６に出力する一方、カウント値ＲＣが負であるときに加減算器１２１の演算結果を選択してレジスタ１２６に出力する。
【００５４】
キャリー発生回路１２５は、比較器１２４の比較の結果、カウント値ＲＣが負であるときにキャリー「１」を生成して第１の整数カウンタ１３１と第２の整数カウンタ１６０に出力する。
【００５５】
レジスタ１２６は、入力クロックｆ０毎に、カウント値ＲＣをセレクタ１２３からのいずれかの演算結果に更新する。
【００５６】
第１の整数カウンタ１３１は、加算器１３２とレジスタ１３３を有する。加算器１３２は、入力クロックｆ０毎に、レジスタ１３３に格納されたカウント値ＩＣ１と、レジスタＡに格納された正整数Ａと、実数カウンタ１２０の出力Ｓ１（キャリー発生回路１２５からキャリーの出力があるときに「１」、無いときには「０」）とを加算する。
【００５７】
レジスタ１３３は、加算器１３２の演算結果を新しいカウント値ＩＣ１として格納する。また、レジスタ１３３は、例えば１６ビットのレジスタであり、カウント値ＩＣ１が最大値６５５３６に到達すると、カウント値ＩＣ１を０に戻す。
【００５８】
閾値供給回路１５０は、加算器１５１、セレクタ１５２、実数カウンタ１５３を備え、リセットｆｌａｇが立ち上がる度に閾値Ｓ３を更新出力する。
【００５９】
加算器１５１は、レジスタＸに格納された正整数Ｘに１を加算してセレクタ１５２に出力する。
【００６０】
セレクタ１５２は、実数カウンタ１５３の出力Ｓ２が「１」であるときに加算器１５１の計算結果すなわち「Ｘ＋１」を閾値Ｓ３として出力し、実数カウンタ１５３の出力Ｓ２が「０」であるときに正整数Ｘを閾値Ｓ３として出力する。
【００６１】
実数カウンタ１５３は、正整数ＢとＣではなく、正整数ＹとＺが供される点と、リセットｆｌａｇの立上りに応じてＳ２を更新出力する点を除き、実数カウンタ１２０と同様である。実数カウンタ１５３は、Ｙ回の出力のうちに、キャリー「１」をＺ回出力し、「０」を（Ｙ−Ｚ）回出力する。実数カウンタ１５３の動作をＣ言語で表記すると、下記のようになる。なお、「ＲＣ１」は、実数カウンタ１５３のカウント値を表わす。
【００６２】
if (RC1-Z＜0)｛RC1＝RC1＋Y-Z; S2＝1;｝
else         ｛RC1＝RC1-Z; S2＝0;｝
【００６３】
第２の整数カウンタ１６０は、加算器１６１、減算器１６２、比較器１６３、セレクタ１６４、レジスタ１６５を備える。
【００６４】
加算器１６１は、入力クロックｆ０毎に、レジスタ１６５に格納されたカウント値ＩＣ２と、レジスタＡに格納された正整数Ａと、実数カウンタ１２０の出力Ｓ１（キャリー発生回路１２５からキャリーの出力があるときに「１」、無いときには「０」）とを加算して和Ｓ４を得る。
【００６５】
減算器１６２は、加算器１６１により得られた和Ｓ４から、閾値供給回路１５０からの閾値Ｓ３を減算する。
【００６６】
比較器１６３は、加算器１６１が得た和Ｓ４と、閾値供給回路１５０からの閾値Ｓ３とを比較し、和Ｓ４が閾値Ｓ３以上になったときに、リセットｆｌａｇを立ち上げる。
【００６７】
セレクタ１６４は、リセットｆｌａｇが立ち上がっていないときには、和Ｓ４を選択してレジスタ１６５に出力する。一方、リセットｆｌａｇが立ち上がったときに、セレクタ１６４は、減算器１６２の演算結果をレジスタ１６５に出力する。
【００６８】
レジスタ１６５は、入力クロックｆ０毎に、セレクタ１６４の出力を新しいカウント値ＩＣ２として格納する。
【００６９】
第２の整数カウンタ１６０の動作をＣ言語で表すと、下記のようになる。
if(IC2≧W2) {IC2＝IC2-W2＋A＋S1; flag=1;}
else        { IC2＝IC2＋A＋S1; flag=0;}
なお、Ｗ２は、式（３）により示す閾値である。
【００７０】
なお、リセットｆｌａｇに応じて第２のクロックｆ２を生成する第２のパルス発生回路１７０は、例えば図４に示す具体例が考えられる。図４に示す第２のパルス発生回路１７０は、トグル回路であり、ＸＯＲ回路１７１と、レジスタ１７２を備え、入力クロックｆ０を動作クロックとする。
【００７１】
ＸＯＲ回路１７１は、レジスタ１７２に保持されている値と、リセットｆｌａｇのＸＯＲ演算を行って演算結果をレジスタ１７２に出力する。
【００７２】
レジスタ１７２は、入力クロックｆ０毎に、ＸＯＲ回路１７１からの演算結果を最新値として保持すると共に出力する。
【００７３】
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態にかかる映像信号処理装置２００を示す。映像信号処理装置２００は、クロックｆａを生成するオシレータ２１０と、映像信号を処理するＬＳＩ２２０を備える。オシレータ２１０は、例えば４８ＭＨｚのクロックｆａを生成してＬＳＩ２２０に供する。
【００７４】
ＬＳＩ２２０は、クロックｆａを逓倍して高い周波数(例として８００ＭＨｚ)の入力クロックｆ０を得るＰＬＬ回路２２４、メモリなどのシステム回路２２８、入力クロックｆ０を分周してシステム回路２２８が使用するクロックを生成する分周器２２６、ＳＴＣカウンタ２３０、映像信号に含まれるビデオ信号とオーディ信号を夫々処理するビデオ信号処理回路２４０とオーディオ信号処理回路２５０、クロック生成装置３００を備える。
【００７５】
クロック生成装置３００は、入力クロックｆ０が入力され、互いに同期する３つのクロックを生成する。第１のクロックｆ１は、ＳＴＣカウンタ２３０へ供するＳＴＣであり、例えば２７ＭＨｚである。第２のクロックｆ２は、ビデオ信号処理回路２４０の動作クロック（ビデオクロック）であり、例えば７４．２５ＭＨｚである。第３のクロックｆ３は、オーディオ信号処理回路２５０の動作クロック（オーディオクロック）であり、例えば６７．７３７６ＭＨｚである。
【００７６】
図６は、クロック生成装置３００を示す。クロック生成装置３００は、レジスタ群３１０、実数カウンタ１２０、第１のクロック生成回路１３０、第２のクロック生成回路１４０、第３のクロック生成回路３２０を有する。
【００７７】
レジスタ群３１０は、第１のクロック生成回路１３０に供する正整数Ａを格納するレジスタＡ、実数カウンタ１２０に供する正整数ＢとＣを夫々格納するレジスタＢとレジスタＣ、第２のクロック生成回路１４０に供する正整数Ｘ１、Ｙ１、Ｚ１を夫々格納するレジスタＸ１、Ｙ１、Ｚ１、第３のクロック生成回路３２０に供する正整数Ｘ２、Ｙ２、Ｚ２を夫々格納するレジスタＸ２、Ｙ２、Ｚ２を有する。
【００７８】
実数カウンタ１２０は、図１に示すクロック生成装置１００における実数カウンタ１２０であり、第２のクロック生成回路１４０は、クロック生成装置１００における第２のクロック生成回路１４０である。また、第３のクロック生成回路３２０は、供される３つの正整数（Ｘ２、Ｙ２、Ｚ２）が第２のクロック生成回路１４０に供される３つの正整数（Ｘ１、Ｙ１、Ｚ１）と異なる以外は、第２のクロック生成回路１４０と同様である。
【００７９】
正整数Ａ、Ｂ、Ｃは、式（１）を満たすように設定されている。
ＳＴＣとなる第１のクロックｆ１が２７ＭＨｚであり、ビデオクロックとなる第２のクロックｆ２が７４．２５ＭＨｚの場合(ビデオ解像度が１０８０ｉ、７２０ｐの場合)、「ｆ１×（Ｗ１／２）／ｆ２」（ｔｅｍｐ）は、１１９１５．６３６３６３（１１９１５＋７／１１）となる。従って、式（５）と（６）から、Ｘ１、Ｙ１、Ｚ１は、夫々１１９１５、１１、７と求まる。
【００８０】
同様に、第１のクロックｆ１が２７ＭＨｚであり、オーディオクロックとなる第３のクロックｆ３が６７．７３７６ＭＨｚの場合(オーディオサンプリング周波数ｆｓ＝４４．１ｋＨｚで１５３６ｆｓの場合)、「ｆ１×（Ｗ１／２）／ｆ３」（ｔｅｍｐ）は、１３０６１.２２４４８９７（１３０６１＋３３/１４７）となる。従って、Ｘ２、Ｙ２、Ｚ２は、夫々１３０６１、１４７、３３となる。
【００８１】
なお、例えば、所望するビデオクロック（第２のクロックｆ２）が「７４．２５×１０００／１００１」ＭＨｚである場合には、Ｘ１、Ｙ１、Ｚ１として、夫々１１９２７、１２５、６９を設定すればよい。同様に、所望するオーディオクロック（第３のクロックｆ３）が７３．７２８ＭＨｚである場合には、Ｘ２、Ｙ２、Ｚ２として、夫々１２０００、０、０を設定すればよい。
【００８２】
このように、映像信号処理装置２００におけるクロック生成装置３００は、ＰＬＬ回路を使用せずに、ＳＴＣ、ビデオクロック、オーディオクロックを生成する。そのため、映像信号処理装置２００の回路規模を小さくすることができる。この点に関して、映像信号処理装置２００を示す図５と特許文献１における図８と比較しても、一目了然である。
【００８３】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減、組合せを行ってもよい。これらの変更、増減、組合せが行われた変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００８４】
１００  クロック生成装置  １１０  レジスタ群
１２０  実数カウンタ  １２１  加減算器
１２２  減算器  １２３  セレクタ
１２４  比較器  １２５  キャリー発生回路
１２６  レジスタ  １３０  第１のクロック生成回路
１３１  第１の整数カウンタ  １３２  加算器
１３３  レジスタ  １３９  第１のパルス発生回路
１４０  第２のクロック生成回路  １５０  閾値供給回路
１５１  加算器  １５２  セレクタ
１５３  実数カウンタ  １６０  第２の整数カウンタ
１６１  加算器  １６２  減算器
１６３  比較器  １６４  セレクタ
１６５  レジスタ  １７０  第２のパルス発生回路
１７１  ＸＯＲ回路  １７２  レジスタ
２００  映像信号処理装置  ２１０  オシレータ
２２０  ＬＳＩ  ２２４  ＰＬＬ回路
２２６  分周器  ２２８  システム回路
２３０  ＳＴＣカウンタ  ２４０  ビデオ信号処理回路
２５０  オーディオ信号処理回路  ３００  クロック生成装置
３１０  レジスタ群  ３２０  第３のクロック生成回路
【図１】
2013162442.tif 000003
【図２】
2013162442.tif 000004
【図３】
2013162442.tif 000005
【図４】
2013162442.tif 000006
【図５】
2013162442.tif 000007
【図６】
2013162442.tif 000008