(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面のメモリセル部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺回路部に半導体素子を形成する工程、
（ｂ）前記半導体基板の主面上に平坦化された絶縁膜を形成する工程、
（ｃ）ビット線と前記半導体基板とを接続する第１接続孔および前記周辺回路部の配線と前記半導体基板とを接続する第２接続孔を前記絶縁膜に形成する工程、
（ｄ）前記絶縁膜上に導電膜を堆積した後に、前記周辺回路部に形成されたフォトレジスト膜をマスクとして前記メモリセル部に位置する前記導電膜をエッチバックし、前記メモリセル部に位置する前記導電膜を薄膜化する工程、
（ｅ）前記導電膜を加工して前記ビット線および前記配線を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、
前記導電膜は前記絶縁膜上に窒化チタン膜、タングステン膜の順に堆積された積層膜であり、前記（ｄ）工程における前記導電膜の薄膜化工程は、窒化チタン膜がエッチングされにくい条件で行うタングステン膜のエッチングにより、前記メモリセル部に位置するタングステン膜の除去によって前記導電膜を薄膜化するものであることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）半導体基板の主面のメモリセル部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺回路部に半導体素子を形成する工程、
（ｂ）前記半導体基板の主面上に平坦化された絶縁膜を形成する工程、
（ｃ）前記メモリセル部に形成されたフォトレジスト膜をマスクとして、前記メモリセル部に位置する前記絶縁膜と前記周辺回路部に位置する前記絶縁膜の標高差がビット線の厚さと前記周辺回路部の配線の厚さの差とほぼ等しくなるように、前記周辺回路部に位置する前記絶縁膜をエッチバックする工程、
（ｄ）ビット線と前記半導体基板とを接続する第１接続孔および前記周辺回路部の配線と前記半導体基板とを接続する第２接続孔を前記絶縁膜に形成する工程、
（ｅ）前記絶縁膜上に導電膜を堆積した後に、前記導電膜の表面を平坦化する工程、
（ｆ）前記導電膜を加工して前記ビット線および前記配線を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３記載の半導体集積回路装置の製造方法であって、
前記（ｃ）工程における前記絶縁膜のエッチバックは、ドライエッチング法またはウェットエッチング法により行われることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板の主面のメモリセル部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺回路部に半導体素子を形成する工程、
（ｂ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
（ｃ）ビット線と前記半導体基板とを接続する第１接続孔および前記周辺回路部の配線と前記半導体基板とを接続する第２接続孔を前記第１絶縁膜に形成する工程、
（ｄ）前記半導体基板上に第２絶縁膜を堆積した後、前記メモリセル部に位置する前記第２絶縁膜の厚さが前記ビット線の厚さとほぼ等しくなるように、また、前記周辺回路部に位置する前記第２絶縁膜の厚さが前記周辺回路部の配線の厚さとほぼ等しくなるように前記第２絶縁膜を加工し、前記第２絶縁膜に溝を形成する工程、
（ｅ）前記半導体基板上に導電膜を堆積した後、前記導電膜を加工して前記溝内に前記ビット線および前記周辺回路部の配線を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法であって、
前記メモリセル部に形成されたフォトレジスト膜をマスクとして、前記メモリセル部に位置する前記第１絶縁膜と前記周辺回路部に位置する前記第１絶縁膜との標高差が、前記ビット線の厚さと前記周辺回路部の配線の厚さの差とほぼ等しくなるように、前記周辺回路部に位置する前記第１絶縁膜がドライエッチング法またはウェットエッチング法によってエッチバックされることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
（ａ）半導体基板の主面のメモリセル部にメモリセル選択用ＭＩＳＦＥＴを、前記主面の周辺回路部に半導体素子を形成する工程、
（ｂ）前記半導体基板の主面上に平坦化された第１絶縁膜を形成する工程、
（ｃ）ビット線と前記半導体基板とを接続する第１接続孔および前記周辺回路部の配線と前記半導体基板とを接続する第２接続孔を前記第１絶縁膜に形成する工程、
（ｄ）前記第１絶縁膜上に第１導電膜および第２絶縁膜を順次堆積した後、前記メモリセル部に形成されたフォトレジスト膜をマスクとして、前記周辺回路部に位置する前記第２絶縁膜を除去する工程、
（ｅ）前記半導体基板上に第２導電膜を堆積した後、前記メモリセル部に位置する前記第２絶縁膜および前記周辺回路部に位置する前記第２導電膜の厚さが前記ビット線の厚さと前記周辺回路部の配線の厚さの差とほぼ等しくなるように、前記第２絶縁膜および前記第２導電膜の表面を平坦化する工程、
（ｆ）前記第１導電膜によって構成される前記ビット線および前記第１導電膜と前記第２導電膜との積層膜によって構成される前記周辺回路部の前記配線を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法であって、
前記メモリセル部の前記周辺回路部に隣接する領域に配置される前記ビット線は、前記第１導電膜と前記第２導電膜との積層膜によって構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体集積回路装置の製造方法であって、
前記メモリセル部または前記周辺回路部に形成するフォトレジスト膜の境界は、前記周辺回路部と前記メモリセル部とを切り離すＭＩＳＦＥＴの上部、または、前記周辺回路部と前記メモリセル部との境界領域に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体集積回路装置の製造方法であって、
前記第１接続孔または前記第２接続孔には、前記導電膜または前記第１導電膜の堆積前に埋め込み導電膜が形成されることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセル領域に配置されるビット線と周辺回路領域に配置される第１層配線とが同一層で形成される半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年の大容量ＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上部に配置するスタックド・キャパシタ構造を採用している。
【０００３】
スタックド・キャパシタ構造の情報蓄積用容量素子は、蓄積電極（下部電極）、容量絶縁膜、プレート電極（上部電極）を順次積層して形成される。情報蓄積用容量素子の蓄積電極は、ｎチャネル型で構成されたメモリセル選択用ＭＩＳＦＥＴの半導体領域（ソース領域、ドレイン領域）の一方に接続される。プレート電極は、複数のメモリセルに共通の電極として構成され、所定の固定電位（プレート電位）が供給される。
【０００４】
メモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)の半導体領域（ソース領域、ドレイン領域）の他方には、データの書込み、読出しを行うためのビット線が接続される。ビット線は、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子との間、または情報蓄積用容量素子の上部に配置される。情報蓄積用容量素子をビット線の上部に配置する構造は、キャパシタ・オーバー・ビットライン(Capacitor Over Bitline;ＣＯＢ）構造と呼ばれる。
【０００５】
ＣＯＢ構造を有するＤＲＡＭについては、たとえば特開平７−１２２６５４号公報に記載されている。
【０００６】
前記公報に記載されたＤＲＡＭは、多結晶シリコン膜または多結晶シリコン膜とタングステンシリサイド（ＷＳｉx ）膜との積層膜（ポリサイド膜）でゲート電極（ワード線）を形成したメモリセル選択用ＭＩＳＦＥＴの上部に多結晶シリコン膜（またはポリサイド膜）で形成したビット線を配置し、このビット線の上部に多結晶シリコン膜で形成した蓄積電極と、酸化シリコン膜および窒化シリコン膜の積層膜で形成した容量絶縁膜と、多結晶シリコン膜で形成したプレート電極とからなる情報蓄積用容量素子を配置している。
【０００７】
このようなＣＯＢ構造を有するＤＲＡＭにおいても、更なる高集積化が要求されている。これに伴って、配線の微細化が進む一方で、多層構造配線の採用は不可欠となっており、例えば、６４ＭｂｉｔＤＲＡＭでは0.３μｍの最小幅を有する３層構造の配線が採用されている。
【０００８】
しかし、配線を多層化する多層配線技術を採用することは、配線形成過程での工程数が増大し、その結果製造工程のスループットの低下を生じさせる。このため、配線層数の増加は極力抑える必要がある。そこで、この問題を解決する一つの方法として、メモリセルの情報を直接周辺回路部のセンスアンプへ転送するビット線を形成する際に、同一工程において周辺回路の配線を形成する方法が提案されている。すなわち、周辺回路の配線層のうち、一部の配線層（具体的には１層目の配線層）を前記ビット線の形成と同一工程で同一層に形成する技術が提案されている。
【０００９】
なお、上記技術が記載された文献としては、たとえば、１９９４年度アイ・イー・ディー・エム予稿集（ＩＥＤＭ｀９４）、ｐ６３５がある。
またＩＣ内の信号配線と電力用の電源配線・ＧＮＤ配線等における信号配線は薄い配線層で形成してファインピッチパターンとし、電源配線は厚い配線層を用いることは特開昭５８−１８９４１号公報、特開昭６１−２９４８５３号公報および特開平５−２３４９９２号公報に開示がある。メモリアレイ部の信号配線はメモリアレイ部以外の部分の配線より厚さを小さくして寄生容量を減らす配線構造は特開昭６１−１２３１７０号公報に開示がある。メモリセルのビット線に埋め込み配線を用いる構造は特願平８−１３８３１５号（特開平９−１３５００５号公報）および特開平８−３１９５０号公報に開示がある。
【００１０】
【発明が解決しようとする課題】
しかしながら、メモリセル部のビット線と周辺回路部の第１層配線とを同一工程で形成する前記技術には、以下の問題点があることを本発明者は見い出した。
【００１１】
すなわち、ビット線には、情報蓄積用容量素子に蓄積された蓄積電荷の検出精度を向上するため、ビット線の寄生容量を低減することが要求され、また、周辺回路部の配線には、周辺回路の動作速度を低下させないために十分低い抵抗の確保が要求されている。
【００１２】
両者の要求を満たすには、ビット線および周辺回路部の配線を構成する導電膜の厚さをそれぞれ最適化する必要があり、例えば、タングステンを用いた場合、ビット線の厚さを0.１μｍ、周辺回路部の配線の厚さを0.３μｍと設定しなくてはならない。このため、半導体基板上に薄い導電膜を成膜、加工してメモリセル部にビット線を形成した後に、半導体基板上に厚い導電膜を成膜、加工して周辺回路部に配線を形成しなくてはならず、工程数が増加するとともにこの製造過程での製造時間が著しく増加してしまう。
【００１３】
本発明の目的は、ビット線と周辺回路の第１層配線とが同一層に形成される半導体集積回路装置において、ビット線の寄生容量を低減するとともに、周辺回路の配線の抵抗を低減できる技術を提供することにある。
【００１４】
また、本発明の目的は、工程数の増加を抑制し、また、製造時間を増加させることなく、寄生容量の低いビット線および周辺回路部の低抵抗の配線（interconnect layer）を同一過程において形成することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
（１）本発明の半導体集積回路装置は、メモリセル部および周辺回路部を有し、メモリセルの情報を周辺回路部に伝送するビット線を備えたＤＲＡＭを含むものであって、周辺回路部の配線が単一のまたは複数の導電膜からなり、そのうち少なくとも一層の導電膜が、ビット線を構成する導電膜と同一工程で形成され、周辺回路部の配線の膜厚はビット線の膜厚よりも大きいものである。
【００１８】
このような半導体集積回路装置によれば、周辺回路部の配線（以下単に配線という）とビット線とは同一の工程により形成されるため工程数が増加してスループットが低下することがなく、また、配線の膜厚の方がビット線の膜厚よりも大きいため、配線の抵抗を低減し、同時にビット線の膜厚を薄くしてビット線の寄生容量を低減できる。この結果、周辺回路部については回路の応答速度を向上し、他方、ビット線を介する蓄積電荷の検出精度を向上することができる。
【００１９】
なお、配線とビット線とは同一の工程により形成されることから、ビット線と配線は、同一工程で堆積された絶縁膜の上面に形成されることとなる。
【００２０】
（２）また、本発明の半導体集積回路装置は、前記（１）記載の半導体集積回路装置であって、メモリセル部と周辺回路部のセンスアンプとを切り離すＭＩＳＦＥＴ上を境にして、周辺回路部の配線はビット線よりも厚く、すなわち前記ＭＩＳＦＥＴ上を境にしてビット線と配線の膜厚が相違しているものである。あるいは、周辺回路部とメモリセル部との境界領域を境にして、ビット線と配線の膜厚が相違しているものである。
【００２１】
メモリセル部と周辺回路部のセンスアンプとを切り離すＭＩＳＦＥＴ上を境にしてビット線と配線の膜厚が相違している場合には、後に説明するように、ビット線および配線のパターニングの際にこのような膜厚の相違部分でのパターニング精度が低下する恐れがあるが、前記ＭＩＳＦＥＴ上ではビット線および配線を構成する導電膜がエッチングにより除去されるため、前記のパターニング精度の低下は顕在化しないというメリットがある。また、周辺回路部とメモリセル部との境界領域を境にして、ビット線と配線の膜厚が相違している場合には、後に説明するように、ビット線および配線のパターニングの際に用いるマスクの位置合わせ精度を高くする必要がない。このため、加工マージンを大きくして工程の負荷を低減することができる。
【００２２】
（３）さらに、本発明の半導体集積回路装置は、前記配線が第１導電膜と第１導電膜に対してエッチング選択比を有する第２導電膜との積層膜からなり、ビット線が第１導電膜からなるものである。
【００２３】
このような半導体集積回路装置によれば、後に説明するように、導電膜の薄膜化の際に、第１導電膜を第２導電膜のエッチングストッパとして機能させることが可能である。この結果、導電膜の薄膜化を容易にして工程の加工マージンを増加することができる。
【００２４】
なお、第１導電膜として、窒化チタン膜を含む単層膜または積層膜を、第２導電膜として、タングステン膜を例示できる。
【００２５】
（４）また、本発明の半導体集積回路装置は、前記ビット線をタングステン膜とし、前記配線をタングステン膜およびタングステン膜の表面に形成されたタングステン選択ＣＶＤ成長膜とすることができる。
【００２６】
このような半導体集積回路装置によれば、タングステンの選択ＣＶＤ成長により容易に配線部分のタングステンの膜厚および幅を大きくすることができ、配線の抵抗値を低減できる。
【００２７】
（５）なお、本発明の半導体集積回路装置において、ビット線と半導体基板とを接続する接続孔には、多結晶シリコンまたは金属からなるプラグが形成されていてもよい。また、メモリセルを構成するＭＩＳＦＥＴおよび情報蓄積用容量素子を接続する接続孔には多結晶シリコンからなるプラグが形成されていてもよく、接続孔にはプラグが形成されておらず、情報蓄積用容量素子の下部電極が直接半導体基板の主面に接続されても良い。
【００２８】
（６）本発明の半導体集積回路装置の製造方法は、まず、メモリセル部にメモリセル選択用ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した後、半導体基板上に平坦化された絶縁膜を形成し、次いで、ビット線と半導体基板とを接続する第１接続孔および周辺回路部の配線と半導体基板とを接続する第２接続孔を上記絶縁膜に形成する。次に、半導体基板上に導電膜を堆積した後、周辺回路部に形成されたフォトレジスト膜をマスクとしてメモリセル部に位置する導電膜をエッチバックにより薄膜化し、次いで、上記導電膜を加工してビット線および周辺回路部の配線を形成するものである。
【００２９】
このような半導体集積回路装置の製造方法によれば、メモリセル部に位置する導電膜をエッチバックにより薄膜化するため、メモリセル部に位置する導電膜が加工されて形成されるビット線の膜厚を、周辺回路部に位置する導電膜が加工されて形成される配線の膜厚よりも小さくすることができる。すなわち同一層の導電膜によって構成された薄いビット線と周辺回路部の厚い配線とを同一工程において形成することができる。
【００３０】
なお、前記導電膜を絶縁膜上に窒化チタン膜、タングステン膜の順に堆積された積層膜とし、前記導電膜を、窒化チタン膜がエッチングされにくい条件で行うタングステン膜のエッチングにより、メモリセル部に位置するタングステン膜の除去によって薄膜化することができる。このような場合には、タングステン膜のエッチングの際にオーバーエッチングを行っても窒化チタン膜が過度にエッチングされることがなく、安定に導電膜の薄膜化を行うことができる。
【００３１】
（７）また、本発明の半導体集積回路装置の製造方法は、まず、メモリセル部にメモリセル選択用ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した後、半導体基板上に平坦化された絶縁膜を形成し、次いで、メモリセル部に位置する絶縁膜と周辺回路部に位置する絶縁膜との標高（半導体基板の表面からの高さ）差がビット線の厚さと周辺回路部の配線の厚さの差とほぼ等しくなるように、メモリセル部に形成されたフォトレジスト膜をマスクとして周辺回路部に位置する絶縁膜をエッチバックする。次に、ビット線と半導体基板とを接続する第１接続孔および周辺回路部の配線と半導体基板とを接続する第２接続孔を上記絶縁膜に形成した後、半導体基板上に導電膜を堆積し、次いで、この導電膜の表面を平坦化する。この後、上記導電膜を加工してビット線および周辺回路部の配線を形成するものである。
【００３２】
このような半導体集積回路装置の製造方法によれば、周辺回路部の絶縁膜をエッチバックした後に導電膜を堆積し、これを平坦化するため、メモリセル部に位置する導電膜が加工されて形成されるビット線の膜厚を、周辺回路部に位置する導電膜が加工されて形成される配線の膜厚よりも小さくすることができる。すなわち同一層の導電膜によって構成された薄いビット線と周辺回路部の厚い配線とを同一工程において形成することができる。
【００３３】
また、ビット線および配線をパターニングする前の導電膜は平坦化されているため、ビット線および配線をパターニングする際のフォトレジストマスクの作成を高精度に行うこと、すなわち、フォトレジストマスクの下地段差の存在によるフォーカスずれ等の発生を抑制することができる。
【００３４】
なお、絶縁膜のエッチバックは、ドライエッチング法またはウェットエッチング法により行うことができる。ウェットエッチング法の場合には、導電膜の膜厚が相違する領域の段差を緩和して、その後の導電膜の平坦化工程、あるいはビット線および配線のパターニング工程においてプロセスマージンを増加し、工程を安定化することができる。
【００３５】
（８）また、本発明の半導体集積回路装置の製造方法は、まず、メモリセル部にメモリセル選択用ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した後、半導体基板上に第１絶縁膜を形成し、次いで、ビット線と半導体基板とを接続する第１接続孔および周辺回路部の配線と半導体基板とを接続する第２接続孔を上記第１絶縁膜に形成する。次に、半導体基板上に第２絶縁膜を堆積し、次いで、メモリセル部に位置する第２絶縁膜の厚さがビット線の厚さとほぼ等しくなるように、また、周辺回路部に位置する第２絶縁膜の厚さが周辺回路部の配線の厚さとほぼ等しくなるように上記第２絶縁膜を加工する。次に、第２絶縁膜をエッチングして溝を形成した後、半導体基板上に導電膜を堆積し、次いで、この導電膜を加工して上記溝内にビット線および周辺回路部の配線を形成するものである。
【００３６】
このような半導体集積回路装置の製造方法によれば、メモリセル部に位置する第２絶縁膜の厚さがビット線の厚さとほぼ等しくなるように、また、周辺回路部に位置する第２絶縁膜の厚さが周辺回路部の配線の厚さとほぼ等しくなるように上記第２絶縁膜を加工し、第２絶縁膜をエッチングして溝を形成した後、半導体基板上に導電膜を堆積し、この導電膜を加工して上記溝内にビット線および周辺回路部の配線を形成するため、ビット線と配線の膜厚を相違させること、すなわち、ビット線の膜厚を薄くし、配線の膜厚を厚くすることが可能であり、同一層の導電膜によって構成された薄いビット線と周辺回路部の厚い配線とを同一工程において形成することができる。
【００３７】
この場合、メモリセル部に形成されたフォトレジスト膜をマスクとして、メモリセル部に位置する第１絶縁膜と周辺回路部に位置する第１絶縁膜との標高差が、ビット線の厚さと周辺回路部の配線の厚さの差とほぼ等しくなるように、周辺回路部に位置する第１絶縁膜がドライエッチング法またはウエットエッチング法によってエッチバックすることができる。
【００３８】
（９）また、本発明の半導体集積回路装置の製造方法は、まず、メモリセル部にメモリセル選択用ＭＩＳＦＥＴを、周辺回路部に半導体素子を形成した後、半導体基板上に平坦化された第１絶縁膜を形成し、次いで、ビット線と半導体基板とを接続する第１接続孔および周辺回路部の配線と半導体基板とを接続する第２接続孔を上記第１絶縁膜に形成する。次に、半導体基板上に第１導電膜および第２絶縁膜を順次堆積し、次いで、メモリセル部に形成されたフォトレジスト膜をマスクとして周辺回路部に位置する第２絶縁膜を除去する。次に、半導体基板上に第２導電膜を堆積した後、メモリセル部に位置する第２絶縁膜および周辺回路部に位置する第２導電膜の厚さがビット線の厚さと周辺回路部の配線の厚さの差とほぼ等しくなるように、第２絶縁膜および第２導電膜の表面を平坦化し、次いで、第１導電膜によって構成されるビット線および第１導電膜と第２導電膜との積層膜によって構成される周辺回路部の配線を形成するものである。
【００３９】
このような半導体集積回路装置の製造方法によれば、同一層の導電膜によって構成された薄いビット線と周辺回路部の厚い配線とを同一工程において形成することができる。
【００４０】
なお、メモリセル部の周辺回路部に隣接する領域（境界領域）に配置されるビット線は、第１導電膜と第２導電膜との積層膜によって構成されるものとしても良い。
【００４１】
（１０）また、上記した（６）〜（９）記載の半導体集積回路装置の製造方法において、メモリセル部または周辺回路部に形成するフォトレジスト膜の境界は、周辺回路部とメモリセル部とを切り離すＭＩＳＦＥＴの上部、または、周辺回路部とメモリセル部との境界領域に形成することができる。
【００４２】
メモリセル部と周辺回路部のセンスアンプとを切り離すＭＩＳＦＥＴ上を境にしてビット線と配線の膜厚が相違している場合には、ビット線および配線のパターニングの際にこのような膜厚の相違部分でのパターニング精度が低下する恐れがあるが、前記ＭＩＳＦＥＴ上ではビット線および配線を構成する導電膜がエッチングにより除去されるため、前記のパターニング精度の低下は顕在化しないというメリットがある。また、周辺回路部とメモリセル部との境界領域を境にして、ビット線と配線の膜厚が相違している場合には、前記フォトレジスト膜を形成するための露光マスクの位置合わせ精度を高くする必要がない。このため、加工マージンを大きくして工程の負荷を低減することができる。
【００４３】
（１１）また、上記した（６）〜（１０）記載の半導体集積回路装置の製造方法において、第１接続孔または第２接続孔には、導電膜または第１導電膜の堆積前に埋め込み導電膜が形成されていてもよい。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４５】
（実施の形態１）
本発明の一実施の形態であるＤＲＡＭおよびその製造方法を図１〜図４を用いて説明する。
【００４６】
図４は、本発明の一実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線を示す半導体基板の要部断面図である。
【００４７】
本実施の形態のＤＲＡＭは、半導体基板１の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴとメモリセル部と直接周辺回路部のセンスアンプとを切り離すｎチャネル型ＭＩＳＦＥＴＱｓとを有する。また、本実施の形態では、ダミー用のＭＩＳＦＥＴＱｄが設けられているが、これに限定されるものではなくＭＩＳＦＥＴＱｄはなくても良い。
【００４８】
半導体基板１の主面付近にはｐ型の導電性を有するｐ型ウエル２が形成され、その主面には、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたフィールド絶縁膜３が形成されている。
【００４９】
メモリセル選択用ＭＩＳＦＥＴの一方のソースまたはドレイン領域は情報蓄積用容量素子（キャパシタ）に接続されるが、図４では図示していない。また、メモリセル選択用ＭＩＳＦＥＴの他方のソースまたはドレイン領域はビット線ＢＬに接続される。本実施の形態ではメモリセル選択用ＭＩＳＦＥＴの他方のソースまたはドレイン領域となるｎ型半導体領域１３とビット線ＢＬとが多結晶シリコン膜からなるプラグ１６を介して接続されている。
【００５０】
ＤＲＡＭのワード線ＷＬは、ビット線ＢＬと直交する方向に延在して形成され、メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能する。図４においてはフィールド絶縁膜３上に形成されたワード線ＷＬとして図示している。
【００５１】
ｎチャネル型ＭＩＳＦＥＴＱｓおよびダミー用のＭＩＳＦＥＴＱｄは、ｐ型ウエル２の主面上に形成され、ゲート絶縁膜４を介したゲート電極と、そのゲート電極の両側のｐ型ウエル２の主面に形成されたｎ型半導体領域８とからなる。ゲート電極は、ゲート絶縁膜４に接して形成された多結晶シリコン膜５とその上層に形成されたタングステンシリサイド膜６とからなる。多結晶シリコン膜５には高濃度に不純物がドーピングされており、また、タングステンシリサイド膜６との積層膜であることからゲート電極の直列抵抗を低減し、ＤＲＡＭの読み出しおよび書き込みの速度を向上することができる。
【００５２】
ゲート電極の両側にはサイドウォールスペーサ９が形成され、ゲート電極の上部にはキャップ絶縁膜である窒化シリコン膜７が形成されている。
【００５３】
フィールド絶縁膜３、メモリセル選択用ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴＱｓおよびダミー用のＭＩＳＦＥＴＱｄを覆う酸化シリコン膜１０が形成され、酸化シリコン膜１０上にはＢＰＳＧ膜１１が形成されて表面が平坦化されている。
【００５４】
また、ＢＰＳＧ膜１１上にはビット線ＢＬと第１層目の配線である第１層配線Ｍ１が形成されている。ビット線ＢＬはＤＲＡＭのメモリセル部に形成され、第１層目の配線Ｍ１はＤＲＡＭの周辺回路部に形成されている。
【００５５】
図４に示すように、ビット線ＢＬと第１層配線Ｍ１は同一層のタングステン（Ｗ）膜１４ａ，１４ｂによって構成されている。また、ビット線ＢＬと第１層配線Ｍ１は、メモリセル部と直接周辺回路部のセンスアンプとを切り離すｎチャネル型ＭＩＳＦＥＴＱｓ上を境にしてその膜厚が相違し、第１層配線Ｍ１を構成するＷ膜１４ｂの厚さは、ビット線ＢＬを構成するＷ膜１４ａよりも厚く設けられている。
【００５６】
本実施の形態のＤＲＡＭは、上記構成の他に情報蓄積用容量素子および第２層配線あるいは第３層配線等を有するものであるが、すでに公知の情報蓄積用容量素子および配線等を適用することができるためその説明を省略する。
【００５７】
このようにビット線ＢＬと第１層配線Ｍ１とを同一レベルのタングステン膜により構成し、そして後に説明するように、ビット線ＢＬの膜厚と第１層配線Ｍ１の膜厚とを相違して形成することができる。また、ビット線ＢＬの膜厚を第１層配線Ｍ１の膜厚によらず薄く形成できるため、ビット線ＢＬの寄生容量を低減することができる。これにより情報蓄積用容量素子に蓄積された蓄積電荷の検出精度を向上することができる。一方、第１層配線Ｍ１の膜厚は、ビット線ＢＬの膜厚によらず厚く形成できるため第１層配線Ｍ１の抵抗を低減して周辺回路の動作速度を高くすることができる。
【００５８】
次に、本発明の一実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線の製造方法を図１〜図４を用いて説明する。
【００５９】
まず、図１に示すように、ｐ- 型シリコン単結晶からなる半導体基板１の主面上に周知の方法、たとえばイオン注入法によりｐ型ウエル２を、たとえばＬＯＣＯＳ法によりフィールド絶縁膜３を、およびたとえば熱酸化法によりゲート絶縁膜４を順次形成する。
【００６０】
次に、半導体基板１上にリン（Ｐ）が導入された多結晶シリコン膜５、タングステンシリサイド（ＷＳｉx)膜６、酸化シリコン膜（図示せず）および窒化シリコン膜７を順次堆積する。その後、フォトレジストをマスクにして上記窒化シリコン膜７、酸化シリコン膜、ＷＳｉx 膜６および多結晶シリコン膜５からなる積層膜を順次エッチングすることにより、ＷＳｉx 膜６および多結晶シリコン膜５からなるメモリセル部のメモリセル選択用ＭＩＳＦＥＴのゲート電極ＦＧおよびｎチャネル型ＭＩＳＦＥＴＱｓのゲート電極ＦＧをそれぞれ形成する。
【００６１】
なお、上記ゲート電極ＦＧの上部にＷＳｉx 膜６を用いたが、その他のメタルシリサイド膜、例えばモリブデンシリサイド（ＭｏＳｉx)膜、チタンシリサイド（ＴｉＳｉx)膜またはタンタルシリサイド（ＴａＳｉx)膜などを用いてもよい。
【００６２】
次に、半導体基板１に熱酸化処理を施すことによって、ゲート電極ＦＧを構成するＷＳｉx 膜６および多結晶シリコン膜５の側壁に薄い酸化シリコン膜（図示せず）を形成する。
【００６３】
次に、フォトレジストならびに上記窒化シリコン膜７、酸化シリコン膜、ＷＳｉx 膜６および多結晶シリコン膜５からなる積層膜をマスクにして、ｐ型ウエル２にｎ型不純物、例えばＰをイオン注入することによって、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソース領域、ドレイン領域）８を、ゲート電極ＦＧに対して自己整合で形成する。
【００６４】
その後、半導体基板１上に堆積された窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法などの異方性エッチングで加工することによって、すべてのｎチャネル型ＭＩＳＦＥＴのゲート電極ＦＧの側壁にサイドウォールスペーサ９を形成する。
【００６５】
なお、上記サイドウォールスペーサ９を形成した後、高濃度のｎ型不純物、例えば砒素（Ａｓ）をｐ型ウエル２にイオン注入することによって、ｎチャネル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン領域をＬＤＤ（Lightly Doped Drain)構造としてもよい。
【００６６】
次に、半導体基板１上に酸化シリコン膜１０およびＢＰＳＧ（Boron Phospho Silicate Glass）膜１１をＣＶＤ（Chemical Vapor Deposition)法によって堆積した後、９００〜９５０℃のリフロー処理により上記ＢＰＳＧ膜１１の表面を平坦化する。なお、ＢＰＳＧ膜１１の表面の平坦化には、ＣＭＰ（Chemical Mechanical Polishing ；化学的機械研磨）法を併用してもよい。
【００６７】
次に、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、後にビット線ＢＬが接続されるメモリセル部のｐ型ウエル２上に接続孔１２ａを形成する。この後、半導体基板１上にＰが導入された多結晶シリコン膜１６をＣＶＤ法によって堆積し、次いで、この多結晶シリコン膜１６をエッチバックすることにより、接続孔１２ａ内に多結晶シリコン膜１６を埋め込む。なお、多結晶シリコン膜１６からのＰの拡散によって、メモリセル部のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域１３が形成される。
【００６８】
次に、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接続孔１２ｂ，１２ｃを形成する。
【００６９】
次に、図２に示すように、半導体基板１上に導電膜、例えばＷ膜１４をＣＶＤ法によって堆積した後、ビット線ＢＬを形成しない領域、つまり導電膜の膜厚を厚くしたい領域の半導体基板１上にフォトレジストパターン１５を形成する。ここで、フォトレジストパターン１５は、図２２のIIに示す境界線の右側、つまり周辺回路部を覆うように形成されている。この際、堆積されるＷ膜１４は、直接周辺回路部に配置される第１層目の配線Ｍ１の配線抵抗を満たす厚さを有している。
【００７０】
次いで、図３に示すように、このフォトレジストパターン１５をマスクにしてビット線ＢＬが形成される領域のＷ膜１４をエッチバックにより薄くし、この領域のＷ膜１４の厚さを、ビット線ＢＬが所定の寄生容量を得ることのできる厚さまで加工する。
【００７１】
次に、図４に示すように、フォトレジストパターン１５を除去した後、新たに形成したフォトレジストをマスクにしてＷ膜１４をエッチングし、Ｗ膜１４ａによって構成されるビット線ＢＬおよびＷ膜１４ｂによって構成される第１層目の配線Ｍ１を形成する。
【００７２】
この後、メモリセル部に蓄積電極、容量絶縁膜およびプレート電極を順次形成することによって情報蓄積用容量素子を形成し、さらに、第２層目以降の配線を形成し、最後に、半導体基板１の表面をパッシベーション膜で被覆することにより、本実施の形態１のＤＲＡＭが完成する。
【００７３】
なお、本実施の形態１では、接続孔１２ａを多結晶シリコン膜１６で埋め込み、接続孔１２ｂ，１２ｃをビット線ＢＬまたは第１層目の配線Ｍ１と同一層のＷ膜１４で埋め込んだが、予めブランケットＷ−ＣＶＤ法によって、接続孔１２ｂ，１２ｃ内にブランケットＷを埋め込み、この後、半導体基板１上にＷ膜１４を堆積してもよい。また、接続孔１２ａ〜１２ｃを同時に形成した後にビット線ＢＬまたは第１層目の配線Ｍ１と同一層のＷ膜１４で埋め込んでもよい。
【００７４】
本実施の形態のＤＲＡＭの製造方法によれば、工程を増加させることなく膜厚の小さなビット線ＢＬと膜厚の大きな第１層配線Ｍ１を形成することが可能である。
【００７５】
（実施の形態２）
本発明の他の実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線の製造方法を図５〜図８を用いて説明する。
【００７６】
本実施の形態２のＤＲＡＭは、実施の形態１のＤＲＡＭとほぼ同様な構成を有するものであるため、その相違する部分についてのみ以下に説明する。
【００７７】
まず、前記実施の形態１と同様な製造方法で、前記図１に示したように、半導体基板１上にメモリセル部のメモリセル選択用ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴＱｓを形成した後、半導体基板１上に酸化シリコン膜１０および平坦化されたＢＰＳＧ膜１１を形成する。
【００７８】
次に、図５に示すように、フォトレジストをマスクにして直接周辺回路部のＢＰＳＧ膜１１の表面をドライエッチング法によってエッチバックする。フォトレジストは、メモリセル部を覆い、周辺回路領域を露出するようなパターンを有し、その境界は、図２２のIIの境界線で示す。この際、メモリセル部と直接周辺回路部との標高差がビット線ＢＬの厚さと第１層目の配線Ｍ１の厚さの差となるように、上記ＢＰＳＧ膜１１のエッチバックの量は設定される。ビット線ＢＬと配線Ｍ１の膜厚差分だけ、直接周辺回路部のＢＰＳＧ膜（絶縁膜）１１をエッチングする。
【００７９】
次に、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、後にビット線ＢＬが接続されるメモリセル部のｐ型ウエル２上に接続孔１２ａを形成する。この後、半導体基板１上にＰが導入された多結晶シリコン膜１６をＣＶＤ法によって堆積し、次いで、この多結晶シリコン膜１６をエッチバックすることにより、接続孔１２ａ内に多結晶シリコン膜１６を埋め込む。なお、多結晶シリコン膜１６からのＰの拡散によって、メモリセル部のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域１３が形成される。
【００８０】
次に、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接続孔１２ｂ，１２ｃを形成する。
【００８１】
次に、図６に示すように、半導体基板１上に導電膜、例えばＷ膜１４をＣＶＤ法によって堆積する。この際、Ｗ膜１４は、直接周辺回路部に配置される第１層目の配線Ｍ１に必要な厚さよりも厚く成膜される。次いで、図７に示すように、例えばＣＭＰ法でＷ膜１４の表面を平坦化（planerize)することによって、Ｗ膜１４の厚さを、ビット線ＢＬおよび第１層目の配線Ｍ１に必要な所定の厚さまで薄くする。
【００８２】
次に、図８に示すように、フォトレジストをマスクにしてＷ膜１４をエッチングし、Ｗ膜１４ａによって構成されるビット線ＢＬおよびＷ膜１４ｂによって構成される第１層目の配線Ｍ１を形成する。
【００８３】
本実施の形態２によれば、実施の形態１のＤＲＡＭと同様に、ビット線ＢＬの膜厚と第１層配線Ｍ１の膜厚とを相違して形成し、ビット線ＢＬの膜厚を第１層配線Ｍ１の膜厚よりも薄く形成できる。このため、ビット線ＢＬの寄生容量を低減し、第１層配線Ｍ１の抵抗を低減することができる。
【００８４】
また、本実施の形態２では、Ｗ膜１４の表面が平坦化されているため、Ｗ膜１４をエッチングしてビット線ＢＬおよび第１層目の配線Ｍ１を形成する際のパターニング工程を容易にすることができる。すなわち、段差の存在する状態でＷ膜１４をパターニングするのではなく平坦なＷ膜１４をパターニングするためフォトリソグラフィ工程におけるマージンを増加することができる。
【００８５】
（実施の形態３）
本発明の他の実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線の製造方法を図９を用いて説明する。
【００８６】
前記実施の形態２に記載した製造方法と同様に、メモリセル部と直接周辺回路部との標高差をビット線ＢＬの厚さと第１層目の配線Ｍ１の厚さの差となるように、直接周辺回路部の半導体基板１上に堆積されたＢＰＳＧ膜１１の表面をエッチバックする。
【００８７】
しかし、図９に示すように、前記実施の形態２では、ドライエッチング法によって直接周辺回路部のＢＰＳＧ膜１１の表面をエッチバックしたが、本実施の形態３では、ウエットエッチング法によって直接周辺回路部のＢＰＳＧ膜１１の表面をエッチバックする。これによって、メモリセル部と直接周辺回路部との境界の段差形状を緩やかにすることができ、後に半導体基板１上に堆積される膜のメモリセル部と直接周辺回路部との境界における被覆性が向上する。
【００８８】
次に、前記実施の形態２に記載した製造方法と同様に、接続孔１２ａを形成し、多結晶シリコン膜１６を形成して、さらに接続孔１２ｂ，１２ｃをそれぞれ形成した後、メモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域１３を形成し、次いで、半導体基板１上にＷ膜１４をＣＶＤ法によって堆積する。この際、Ｗ膜１４は、直接周辺回路部に配置される第１層目の配線Ｍ１に必要な厚さよりも厚く成膜される。
【００８９】
次に、例えばＣＭＰ法でＷ膜１４の表面を平坦化することによって、Ｗ膜１４の厚さを、ビット線ＢＬおよび第１層目の配線Ｍ１に必要な所定の厚さまで薄くする。この後、フォトレジストをマスクにしてＷ膜１４をエッチングし、Ｗ膜１４ａによって構成されるビット線ＢＬおよびＷ膜１４ｂによって構成される第１層目の配線Ｍ１を形成する。
【００９０】
本実施の形態３によれば、ＢＰＳＧ膜１１の表面がなだらかにエッチングされているためＷ膜１４の堆積およびエッチングの工程のマージンを向上することができる。
【００９１】
（実施の形態４）
本発明の他の実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線の製造方法を図１０〜図１３を用いて説明する。
【００９２】
まず、前記実施の形態１と同様な製造方法で、前記図１に示したように、半導体基板１上にメモリセル部のメモリセル選択用ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴＱｓを形成した後、半導体基板１上に酸化シリコン膜１０および平坦化されたＢＰＳＧ膜１１を形成する。
【００９３】
次に、図１０に示すように、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、後にビット線ＢＬが接続されるメモリセル部のｐ型ウエル２上に接続孔１２ａを形成する。この後、半導体基板１上にＰが導入された多結晶シリコン膜１６をＣＶＤ法によって堆積し、次いで、この多結晶シリコン膜１６をエッチバックすることにより、接続孔１２ａ内に多結晶シリコン膜１６を埋め込む。なお、多結晶シリコン膜１６からのＰの拡散によって、メモリセル部のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域１３が形成される。
【００９４】
次に、フォトレジストをマスクにして直接周辺回路部のＢＰＳＧ膜１１の表面をウエットエッチング法によってエッチバックする。この際、メモリセル部と直接周辺回路部との標高差がビット線ＢＬの厚さと第１層目の配線Ｍ１の厚さの差となるように、上記ＢＰＳＧ膜１１のエッチバックの量は設定される。
【００９５】
次に、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接続孔１２ｂ，１２ｃを形成する。この後、半導体基板１上にＷ膜１７をＣＶＤ法によって堆積し、次いで、このＷ膜１７をエッチバックすることにより、接続孔１２ｂ，１２ｃ内にＷ膜１７を埋め込む。なお、この際、Ｗ膜１７とｎ型半導体領域８との間に、例えば窒化チタン膜およびチタン膜からなる積層膜によって構成される接続層またはＷＦ6 とＳｉの反応防止またはＴｉＳｉとＷの反応防止のため、バリアメタル層を設けてもよい。
【００９６】
次いで、半導体基板１上に窒化シリコン膜１８および酸化シリコン膜１９を順次堆積する。
【００９７】
次に、図１１に示すように、上記酸化シリコン膜１９の表面を、例えばＣＭＰ法によって平坦化すると同時に、メモリセル部および直接周辺回路部に位置する酸化シリコン膜１９の厚さが、後に形成されるビット線ＢＬおよび第１層目の配線Ｍ１のそれぞれ厚さとほぼ等しくなるように酸化シリコン膜１９の厚さを制御する。
【００９８】
なお、本実施の形態４では、ＢＰＳＧ膜１１の表面をウエットエッチング法によってエッチバックすることによりメモリセル部と直接周辺回路部との間に標高差を設けたが、ドライエッチング法を用いてもよい。また、ＢＰＳＧ膜１１に上記標高差を設けず、メモリセル部の酸化シリコン膜１９の厚さがビット線ＢＬの厚さとほぼ等しくなるように、また、直接周辺回路部の酸化シリコン膜１９の厚さが第１層目の配線Ｍ１の厚さとほぼ等しくなるように酸化シリコン膜１９を加工してもよい。
【００９９】
次に、図１２に示すように、フォトレジストをマスクにして酸化シリコン膜１９をエッチングし、後にビット線ＢＬおよび第１層目の配線Ｍ１が形成される領域に溝２０を形成する。次いで、露出している窒化シリコン膜１８を除去した後、半導体基板１上にＷ膜１４をＣＶＤ法によって堆積する。この際、堆積されるＷ膜１４は、直接周辺回路部に配置される第１層目の配線Ｍ１の配線抵抗を満たす厚さを有している。
【０１００】
次に、図１３に示すように、Ｗ膜１４の表面を、例えばＣＭＰ法で平坦化することにより、上記溝２０内にＷ膜１４ａによって構成されるビット線ＢＬおよびＷ膜１４ｂによって構成される第１層目の配線Ｍ１を形成する。
【０１０１】
なお、本実施の形態４では、半導体基板１上に堆積されたの表面を平坦化した後に、酸化シリコン膜１９および窒化シリコン膜１８に溝２０を形成し、次いで、半導体基板１上に堆積されたＷ膜１４の表面を平坦化したが、半導体基板１上に堆積された酸化シリコン膜１９および窒化シリコン膜１８に溝２０を形成した後に、Ｗ膜１４を堆積し、次いで、Ｗ膜１４および酸化シリコン膜１９の表面を同時に平坦化してもよい。
【０１０２】
本実施の形態４によれば、実施の形態１のＤＲＡＭと同様に、ビット線ＢＬの膜厚と第１層配線Ｍ１の膜厚とを相違して形成し、ビット線ＢＬの膜厚を第１層配線Ｍ１の膜厚よりも薄く形成できる。このため、ビット線ＢＬの寄生容量を低減し、第１層配線Ｍ１の抵抗を低減することができる。
【０１０３】
また、本実施の形態４では、酸化シリコン膜１９の表面が平坦化されているため、酸化シリコン膜１９のパターニング工程におけるフォーカスマージンを大きくして加工を容易にすることができる。
【０１０４】
さらに、本実施の形態４では、いわゆるダマシン法（Damascene method) を用いてビット線ＢＬおよび第１層配線Ｍ１を形成することが可能となり、微細な配線形成が可能となる。
【０１０５】
（実施の形態５）
本発明の他の実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線の製造方法を図１４〜図１７を用いて説明する。
【０１０６】
まず、前記実施の形態１と同様な製造方法で、前記図１に示したように、半導体基板１上にメモリセル部のメモリセル選択用ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴＱｓを形成した後、半導体基板１上に酸化シリコン膜１０および平坦化されたＢＰＳＧ膜１１を形成する。
【０１０７】
次に、図１４に示すように、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、後にビット線ＢＬが接続されるメモリセル部のｐ型ウエル２上に接続孔１２ａを形成する。この後、半導体基板１上にＰが導入された多結晶シリコン膜１６をＣＶＤ法によって堆積し、次いで、この多結晶シリコン膜１６をエッチバックすることにより、接続孔１２ａ内に多結晶シリコン膜１６を埋め込む。なお、多結晶シリコン膜１６からのＰの拡散によって、メモリセル部のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域１３が形成される。
【０１０８】
次に、フォトレジストをマスクにしてＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート絶縁膜４と同一層の絶縁膜を順次エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域８上に接続孔１２ｂ，１２ｃを形成する。この後、半導体基板１上にＷ膜１７をＣＶＤ法によって堆積し、次いで、このＷ膜１７をエッチバックすることにより、接続孔１２ｂ，１２ｃ内にＷ膜１７を埋め込む。
【０１０９】
次に、半導体基板１上に第１のＷ膜２１を堆積する。ここで、第１のＷ膜２１はビット線ＢＬを構成するのに必要な厚さを有している。次いで、半導体基板１上に酸化シリコン膜２２を堆積した後、フォトレジストをマスクにして直接周辺回路部に位置する酸化シリコン膜２２をエッチングする。フォトレジストはメモリセルを覆い、周辺回路領域を露出するようなパターンを有し、その境界は図２２のIIの境界線で示す。なお、酸化シリコン膜２２の厚さは、後に形成されるビット線ＢＬの厚さと第１層目の配線Ｍ１の厚さの差よりも大きく設けられている。
【０１１０】
次に、図１５に示すように、半導体基板１上に第２のＷ膜２３を堆積した後、図１６に示すように、第２のＷ膜２３および酸化シリコン膜２２の表面を、例えばＣＭＰ法で研磨することによって、直接周辺回路部のみに第２のＷ膜２３を残す。
【０１１１】
この後、図１７に示すように、フォトレジストをマスクにしてメモリセル部と直接周辺回路部との境となる領域の酸化シリコン膜２２、第２のＷ膜２３および第１のＷ膜２１を順次エッチングし、第１のＷ膜２１ａによって構成されるビット線ＢＬおよび第２のＷ膜２３と第１のＷ膜２１ｂとの積層膜によって構成される第１層目の配線Ｍ１を形成する。
【０１１２】
本実施の形態５によれば、実施の形態１のＤＲＡＭと同様に、ビット線ＢＬの膜厚と第１層配線Ｍ１の膜厚とを相違して形成し、ビット線ＢＬの膜厚を第１層配線Ｍ１の膜厚よりも薄く形成できる。このため、ビット線ＢＬの寄生容量を低減し、第１層配線Ｍ１の抵抗を低減することができる。
【０１１３】
また、本実施の形態５では、酸化シリコン膜２２および第２のＷ膜２３の表面が平坦化されているため、酸化シリコン膜２２および第２のＷ膜２３のパターニング工程におけるフォーカスマージンを大きくして加工を容易にすることができる。
【０１１４】
さらに、本実施の形態５では、ビット線ＢＬを第１のＷ膜２１ａの堆積のみによってその膜厚を規定することができるため、プロセスのばらつきが少なく、均一性の高いビット線ＢＬを形成することが可能である。この結果、センスアンプを挟んだビット線ＢＬの対称性を向上してセンスアンプの感度を向上することができる。
【０１１５】
（実施の形態６）
本発明の他の実施の形態であるＤＲＡＭのビット線および直接周辺回路部の第１層目の配線を図１８を用いて説明する。
【０１１６】
前記実施の形態５では、メモリセル部と直接周辺回路部のセンスアンプとを切り離すｎチャネル型ＭＩＳＦＥＴＱｓ上を境にして、第１のＷ膜２１ａによってビット線ＢＬは構成され、第２のＷ膜２３と第１のＷ膜２１ｂとの積層膜によって第１層目の配線Ｍ１は構成されたが、本実施の形態６では、図１８に示すように、第２のＷ膜２３が直接周辺回路部に隣接するメモリセル部の領域にも延在し、この領域のビット線ＢＬを第２のＷ膜２３ａと第１のＷ膜２１ａによって構成し、第１層目の配線Ｍ１を第２のＷ膜２３ｂと第１のＷ膜２１ｂとの積層膜によって構成している。
【０１１７】
すなわち、第２のＷ膜２３が直接周辺回路部に隣接するメモリセル部の領域にも延在することによって、メモリセル部と直接周辺回路部との境界となる領域におけるプロセス余裕が向上し、合わせずれまたはオーバーエッチングなどにより第１層目の配線Ｍ１が第１のＷ膜２１ｂのみで構成されて薄くなることを防ぐことができる。
【０１１８】
（実施の形態７）
図１９は、本実施の形態のＤＲＡＭを形成した半導体チップの全体平面図、図２０は、その一部を示す拡大平面図である。
【０１１９】
単結晶シリコンからなる半導体チップ１Ａの主面には、例えば６４Ｍbit(メガビット）の容量を有するＤＲＡＭが形成されている。図１９に示すように、このＤＲＡＭは、８個に分割されたメモリマットＭＭとそれらの周囲に配置された周辺回路とで構成されている。８Ｍbit の容量を有するメモリマットＭＭのそれぞれは、図２０に示すように、１６個のメモリアレイＭＡＲＹに分割されている。メモリアレイＭＡＲＹのそれぞれは、行列状に配置された２Ｋbit(キロビット）×２５６bit ＝５１２Ｋbit のメモリセルで構成されており、それらの周囲には、センスアンプＳＡやワードドライバＷＤなどの周辺回路が配置されている。
【０１２０】
図２１は、このＤＲＡＭのメモリアレイとそれに隣接する周辺回路の各一部を示す半導体基板の要部断面図、図２２は、このＤＲＡＭのメモリセルを構成する導電層と周辺回路のＭＩＳＦＥＴを構成する導電層の各パターンを示す平面図、図２３は、このＤＲＡＭのメモリアレイとそれに隣接する周辺回路の各一部を示す回路図である。図２１は、図２２におけるXXI-XXI 線断面図である。
【０１２１】
図２１には一対のメモリセル選択用ＭＩＳＦＥＴＱｔと図２２、図２３においてＱｓｈｒ、Ｑｎ、Ｑｐの符号を付した周辺回路のＭＩＳＦＥＴとが示されている。Ｑｓｈｒは、ＤＲＡＭのメモリセル部と周辺回路部のセンスアンプＳＡとを分離するシェアードＭＩＳＦＥＴＱｓｈｒであり、Ｑｎ、Ｑｐは、互いに２個のＱｎ、Ｑｐで構成されるフリップフロップ回路からなるセンスアンプＳＡを示す。Ｑｎはｎチャネル型ＭＩＳＦＥＴＱｎであり、Ｑｐはｐチャネル型ＭＩＳＦＥＴＱｐである。また、Ｑｓｈｒはｎチャネル型ＭＩＳＦＥＴである。メモリセル選択用ＭＩＳＦＥＴＱｔはＤＲＡＭのメモリアレイＭＡＲＹであるメモリセル部Ａに形成され、Ｑｓｈｒ、Ｑｎ、ＱｐはＤＲＡＭの周辺回路部Ｂに形成される。また、メモリセル部Ａと周辺回路部Ｂとの境界領域Ｄは段差緩衝領域あるいは半導体基板のウエルへの給電を行う領域として機能する。
【０１２２】
ｐ- 型の単結晶シリコンからなる半導体基板１０１には、メモリセル部Ａのｐ型ウエル１０２ａおよび周辺回路部Ｂのｐ型ウエル１０２ｂと周辺回路部Ｂのｎ型ウエル１０２ｃとが形成されている。また、メモリセル部Ａのｐ型ウエル１０２ａはｎ型ウエル１０３で覆われている。このようにｎ型ウエル１０３でｐ型ウエル１０２ａを覆うことにより、メモリセル選択用ＭＩＳＦＥＴＱｔの電位を半導体基板１０１の電位から分離し、適当なバイアス電圧を印加することが可能となる。
【０１２３】
ｐ型ウエル１０２ａ、１０２ｂ、ｎ型ウエル１０２ｃのそれぞれの表面には素子分離用のフィールド酸化膜１０４が形成されており、このフィールド酸化膜１０４の下部を含むｐ型ウエル１０２ａ、１０２ｂの内部にはｐ型チャネルストッパ層１０５が、またｎ型ウエル１０２ｃの内部にはｎ型チャネルストッパ層１０６がそれぞれ形成されている。
【０１２４】
メモリセル部Ａのｐ型ウエル１０２ａのアクティブ領域にはメモリセルがマトリクス状に配置されている。メモリセルのそれぞれは、ｎチャネル型で構成された一個のメモリセル選択用ＭＩＳＦＥＴＱｔとその上部に形成され、メモリセル選択用ＭＩＳＦＥＴＱｔと直列に接続された一個の情報蓄積用容量素子Ｃとで構成されている。すなわち、このメモリセルは、メモリセル選択用ＭＩＳＦＥＴＱｔの上部に情報蓄積用容量素子Ｃを配置するスタックド・キャパシタ構造で構成されている。
【０１２５】
メモリセル選択用ＭＩＳＦＥＴＱｔは、ゲート酸化膜１０７、ワード線ＷＬと一体に形成されたゲート電極１０８Ａ、ソース領域およびドレイン領域（ｎ型半導体領域１０９、１０９）で構成されている。ゲート電極１０８Ａ（ワード線ＷＬ）は、ｎ型の不純物（例えばＰ（リン））をドープした低抵抗の多結晶シリコン膜とタングステンシリサイド( ＷＳｉ2)膜とを積層した２層の導電膜、または低抵抗の多結晶シリコン膜とＴｉＮ（チタンナイトライド）膜とＷ膜とを積層した３層の導電膜で構成されている。ゲート電極１０８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜１１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１１が形成されている。これらの絶縁膜（窒化シリコン膜１１０およびサイドウォールスペーサ１１１）は、窒化シリコン膜に代えて酸化シリコン膜で構成することもできる。
【０１２６】
周辺回路部Ｂのｐ型ウエル１０２ｂのアクティブ領域にはｎチャネル型ＭＩＳＦＥＴＱｎおよびｎチャネル型のシェアードＭＩＳＦＥＴＱｓｈｒが形成されている。また、ｎ型ウエル１０２ｃのアクティブ領域にはｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。すなわち、この周辺回路部Ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとを組み合わせたＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路で構成されている。
【０１２７】
ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒは、ゲート酸化膜１０７、ゲート電極１０８Ｂ、ソース領域およびドレイン領域で構成されている。ゲート電極１０８Ｂは、前記メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線ＷＬ）と同じ導電膜で構成されている。ゲート電極１０８Ｂの上部には窒化シリコン膜１１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１１が形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのソース領域、ドレイン領域のそれぞれは、低不純物濃度のｎ- 型半導体領域１１２と高不純物濃度のｎ+ 型半導体領域１１３とからなるＬＤＤ(Lightly Doped Drain) 構造で構成されており、ｎ+ 型半導体領域１１３の表面にはＴｉシリサイド（ＴｉＳｉ2)層１１６が形成されている。
【０１２８】
ｐチャネル型ＭＩＳＦＥＴＱｐは、ゲート酸化膜１０７、ゲート電極１０８Ｃ、ソース領域およびドレイン領域で構成されている。ゲート電極１０８Ｃは、前記メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線ＷＬ）と同じ導電膜で構成されている。ゲート電極１０８Ｃの上部には窒化シリコン膜１１０が形成されており、側壁には窒化シリコンのサイドウォールスペーサ１１１が形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域のそれぞれは、低不純物濃度のｐ- 型半導体領域１１４と高不純物濃度のｐ+ 型半導体領域１１５とからなるＬＤＤ構造で構成されており、ｐ+ 型半導体領域１１５の表面にはチタンシリサイド層１１６が形成されている。
【０１２９】
メモリセル選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥＴＱｎ、シェアードＭＩＳＦＥＴＱｓｈｒおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部には、下層から順に酸化シリコン膜１１７、ＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜１１８および酸化シリコン膜１１９が形成されている。
【０１３０】
メモリセル部Ａの酸化シリコン膜１１９の上部にはビット線ＢＬが形成され、境界領域Ｄにまたがる酸化シリコン膜１１９の上部にもビット線ＢＬが形成されている。ビット線ＢＬは、ＴｉＮ膜とＷ膜とを積層した２層の導電膜で構成されている。ビット線ＢＬは、リン（Ｐ) またはヒ素（Ａｓ）をドープした多結晶シリコンのプラグ１２０が埋め込まれた接続孔１２１を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の一方（ｎ型半導体領域１０９）と電気的に接続されている。また、ビット線ＢＬは、接続孔１２３を通じて（多結晶シリコンのプラグを介することなく）周辺回路部ＢのシェアードＭＩＳＦＥＴＱｓｈｒのソース領域、ドレイン領域の一方（ｎ+ 型半導体領域１１３）と電気的に接続されている。シェアードＭＩＳＦＥＴＱｓｈｒのｎ+ 型半導体領域１１３の表面には低抵抗のチタンシリサイド層１１６が形成され、ビット線ＢＬのコンタクト抵抗が低減されるようになっている。
【０１３１】
また、ビット線ＢＬは、境界領域Ｄでその膜厚が変化し、メモリセル部Ａでは膜厚が薄く、周辺回路部Ｂではその膜厚は厚くなっている。このように境界領域Ｄでビット線ＢＬの膜厚が変化しているのは、後に説明するように境界領域Ｄを境にしてビット線ＢＬを構成する導電膜をエッチングしてメモリセル部Ａの領域で薄膜化するためである。このようにメモリセル部Ａでビット線ＢＬが薄く形成されるため、ビット線ＢＬの寄生容量を低減することができ、情報蓄積用容量素子Ｃに蓄積される蓄積電荷の検出感度を向上することができる。
【０１３２】
周辺回路部Ｂの酸化シリコン膜１１９の上部には第１層目の配線１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅが形成されている。配線１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅは、前記ビット線ＢＬと同様、ＴｉＮ膜とＷ膜とを積層した２層の導電膜で構成されている。配線１３０Ａの一端は、接続孔１２４を通じてシェアードＭＩＳＦＥＴＱｓｈｒのソース領域、ドレイン領域の他方（ｎ+ 型半導体領域１１３）と電気的に接続されており、他端は接続孔１２５を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の一方（ｐ+ 型半導体領域１１５）と電気的に接続されている。配線１３０Ｂは接続孔１２６を通じて２つのｐチャネル型ＭＩＳＦＥＴＱｐに共用されるソース領域、ドレイン領域（ｐ+ 型半導体領域１１５）と電気的に接続されている。配線１３０Ｃの一端は、接続孔１２７を通じてｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の他方（ｐ+ 型半導体領域１１５）と電気的に接続され、他端は接続孔１２８を通じてｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の一方（ｎ+ 型半導体領域１１３）と電気的に接続されている。配線１３０Ｄは接続孔１２９を通じて２つのｎチャネル型ＭＩＳＦＥＴＱｎに共用されるソース領域、ドレイン領域（ｎ+ 型半導体領域１１３）と電気的に接続されている。そして配線１３０Ｅの一端は、接続孔１３０を通じてｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の他方（ｎ+ 型半導体領域１１３）と電気的に接続されている。またｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのｎ+ 型半導体領域１１３の表面およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１５の表面には低抵抗のチタンシリサイド層１１６が形成され、配線１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅのコンタクト抵抗が低減されるようになっている。
【０１３３】
ビット線ＢＬおよび配線１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、１３０Ｅの上部には、酸化シリコン膜１３１および窒化シリコン膜１３２が形成されている。メモリセル部Ａの窒化シリコン膜１３２の上部には、蓄積電極（下部電極）１３３、容量絶縁膜１３４およびプレート電極（上部電極）１３５で構成された情報蓄積用容量素子Ｃが形成されている。
【０１３４】
情報蓄積用容量素子Ｃの蓄積電極１３３は、多結晶シリコン膜で構成され、接続孔１３７を介して多結晶シリコンのプラグ１２０に接続される多結晶シリコン膜１３３ａと、接続孔１３７を開口する際にいわゆるハードマスクとして機能する多結晶シリコン膜１３３ｂおよびサイドウォールスペーサ１３３ｃと、半導体基板１０１に対して垂直に立設して形成され、クラウン形状の側壁をなす多結晶シリコン膜１３３ｄとから構成される。蓄積電極１３３は、プラグ１２０を埋め込んだ接続孔１２２を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型半導体領域１０９）と電気的に接続される。容量絶縁膜１３４はたとえばシリコン酸化膜およびシリコン窒化膜の積層膜で構成されており、プレート電極１３５はたとえば多結晶シリコン膜で構成されている。
【０１３５】
情報蓄積用容量素子Ｃの上部には、下層から順に酸化シリコン膜１３８、ＳＯＧ(Spin On Glass) 膜１３９および酸化シリコン膜１４０が形成されている。酸化シリコン膜１４０の上部には第２層目の配線１４１が形成されている。配線１４１は、情報蓄積用容量素子Ｃのプレート電極１３５の上部の絶縁膜（酸化シリコン膜１４０、ＳＯＧ膜１３９および酸化シリコン膜１３８）に開孔した接続孔１４２を通じてプレート電極１３５と電気的に接続されており、プレート電極１３５にプレート電圧（Ｖdd/2）を供給する。また、他の配線１４１は、周辺回路部Ｂの第１層目の配線１３０Ｃの上部の絶縁膜（酸化シリコン膜１４０、ＳＯＧ膜１３９、酸化シリコン膜１３８、および酸化シリコン膜１３１）に開孔した接続孔１４３を通じて配線１３０Ｃと電気的に接続されている。配線１４１とプレート電極１３５とを接続する接続孔１４２の内部、および配線１４１と配線１３０Ｂとを接続する接続孔１４３の内部には、Ｗのプラグ１４４が埋め込まれている。
【０１３６】
配線１４１の上部には、例えば酸化シリコン膜、ＳＯＧ膜および酸化シリコン膜を積層した３層の絶縁膜などで構成された層間絶縁膜を介して第３層目の配線が形成され、さらにその上部には、酸化シリコン膜と窒化シリコン膜とを積層した２層の絶縁膜などで構成されたパッシベーション膜が形成されているが、それらの図示は省略する。
【０１３７】
次に、本実施の形態のＤＲＡＭの製造方法を図２４〜図４１を用いて詳細に説明する。
【０１３８】
まず、図２４に示すように、１〜１０Ωcm程度の比抵抗を有するｐ- 型の半導体基板１０１の表面に選択酸化（ＬＯＣＯＳ）法でフィールド酸化膜１０４を形成した後、メモリセルを形成する領域（メモリセル部Ａ）と周辺回路部Ｂのｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒを形成する領域の半導体基板１０１にｐ型不純物（ホウ素（Ｂ))をイオン注入してｐ型ウエル１０２ａ、１０２ｂを形成し、周辺回路部Ｂのｐチャネル型ＭＩＳＦＥＴＱｐを形成する領域の半導体基板１０１にｎ型不純物（リン（Ｐ))をイオン注入してｎ型ウエル１０２ｃを形成する。続いて、メモリセル部Ａにｎ型不純物（リン（Ｐ))をイオン注入してｎ型ウエル１０３を形成する。さらにｐ型ウエル１０２ａ、１０２ｂにｐ型不純物（Ｂ）をイオン注入してｐ型チャネルストッパ層１０５を形成し、ｎ型ウエル１０２ｃにｎ型不純物（Ｐ）をイオン注入してｎ型チャネルストッパ層１０６を形成する。周辺回路部Ｂのｐ型ウエル１０２ｂとメモリセル部Ａのｐ型ウエル１０２ａは、別工程で形成してもよい。
【０１３９】
その後、フィールド酸化膜１０４で囲まれたｐ型ウエル１０２ａ、１０２ｂ、ｎ型ウエル１０２ｃのそれぞれのアクティブ領域の表面に熱酸化法でゲート酸化膜１０７を形成し、さらにこのゲート酸化膜１０７を通じてｐ型ウエル１０２ａ、１０２ｂおよびｎ型ウエル１０２ｃにＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整するための不純物をイオン注入する。ウエル（ｐ型ウエル１０２ａ、１０２ｂ、ｎ型ウエル１０２ｃ）を形成するためのイオン注入、チャネルストッパ層（ｐ型チャネルストッパ層１０５、ｎ型チャネルストッパ層１０６）を形成するためのイオン注入およびＭＩＳＦＥＴのしきい値電圧（Ｖth）を調整するためのイオン注入のうち、不純物の導電型が同一のものについては同一のフォトレジストマスクを使って同一工程で形成してもよい。また、メモリセル選択用ＭＩＳＦＥＴＱｔのしきい値電圧（Ｖth）を調整するためのイオン注入と周辺回路部ＢのＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、シェアードＭＩＳＦＥＴＱｓｈｒ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のしきい値電圧（Ｖth）を調整するためのイオン注入を別工程で行い、しきい値電圧（Ｖth）をそれぞれのＭＩＳＦＥＴで独立に調整してもよい。
【０１４０】
次に、図２５に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのゲート電極１０８Ｂおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０８Ｃを形成する。ゲート電極１０８Ａ（ワード線ＷＬ）およびゲート電極１０８Ｂ、１０８Ｃは、例えば半導体基板１０１上にＣＶＤ法でｎ型の多結晶シリコン膜、ＷＳｉ2 膜および窒化シリコン膜１１０を順次堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。あるいはＣＶＤ法でｎ型の多結晶シリコン膜を堆積し、次いでスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにＣＶＤ法で窒化シリコン膜１１０を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。ＴｉＮ膜は、多結晶シリコン膜とＷ膜との反応を防止するバリアメタルとして使用される。ゲート電極１０８Ａ（ワード線ＷＬ）およびゲート電極１０８Ｂ、１０８Ｃは、例えばｎ型の多結晶シリコン膜上にＴｉＮ膜（またはＷＮ（タングステンナイトライド）膜）とＴｉシリサイド膜とを積層した３層の導電膜など、より低抵抗の材料で構成することもできる。
【０１４１】
次に、図２６に示すように、ｐ型ウエル１０２ａ、１０２ｂにｎ型不純物（Ｐ）をイオン注入してメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域１０９とｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのｎ- 型半導体領域１１２とをゲート電極１０８Ａ、１０８Ｂに対して自己整合（セルフアライン）で形成し、ｎ型ウエル１０２ｃにｐ型不純物（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱｐのｐ- 型半導体領域１１４をゲート電極１０８Ｃに対して自己整合（セルフアライン）で形成する。このとき、メモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域１０９を形成するためのイオン注入と、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのｎ- 型半導体領域１１２を形成するためのイオン注入とを別工程で行い、ソース領域、ドレイン領域の不純物濃度をそれぞれのＭＩＳＦＥＴで独立に調整してもよい。
【０１４２】
次に、図２７に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのゲート電極１０８Ｂおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０８Ｃの各側壁にサイドウォールスペーサ１１１を形成する。サイドウォールスペーサ１１１は、ＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。次いで、周辺回路部Ｂのｐ型ウエル１０２ｂにｎ型不純物（Ｐ）をイオン注入してｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのｎ+ 型半導体領域１１３をサイドウォールスペーサ１１１に対して自己整合（セルフアライン）で形成し、ｎ型ウエル１０２ｃにｐ型不純物（Ｂ）をイオン注入してｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１５をサイドウォールスペーサ１１１に対して自己整合（セルフアライン）で形成する。周辺回路部Ｂを構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのソース領域、ドレイン領域、ｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域は、必要に応じてそれらの一方または両方をシングルドレイン構造や二重拡散ドレイン(Double Diffused Drain) 構造などで構成することもできる。
【０１４３】
次に、図２８に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線ＷＬ）、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのゲート電極１０８Ｂおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０８Ｃのそれぞれの上部にＣＶＤ法で酸化シリコン膜１１７とＢＰＳＧ膜１１８とを堆積した後、化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ）法でＢＰＳＧ膜１１８を研磨し、その表面を平坦化する。
【０１４４】
次に、図２９に示すように、ＢＰＳＧ膜１１８上にＣＶＤ法で多結晶シリコン膜（図示せず）を堆積した後、フォトレジストをマスクにして多結晶シリコン膜をエッチングし、次いで多結晶シリコン膜をマスクにしてＢＰＳＧ膜１１８、酸化シリコン膜１１７およびゲート酸化膜１０７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の一方（ｎ型半導体領域１０９）の上部に接続孔１２１を形成し、他方（ｎ型半導体領域１０９）の上部に接続孔１２２を形成する。
【０１４５】
このとき、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極１０８Ａ（ワード線ＷＬ）の上部に形成された窒化シリコン膜１１０と側壁に形成された窒化シリコンのサイドウォールスペーサ１１１は、酸化シリコン系の絶縁膜（ＢＰＳＧ膜１１８、酸化シリコン膜１１７およびゲート酸化膜１０７）とはエッチング速度が異なるので、ほとんどエッチングされずに残る。すなわち、接続孔１２１、１２２を形成するためのドライエッチングに用いるガスは、酸化シリコン膜のエッチングレートは高いが、窒化シリコン膜のエッチングは低い。これにより、ｎ型半導体領域１０９に接する領域が上記フォトレジストのマスクを形成するのに用いた露光光の解像度よりも小さい径で構成される微細な接続孔１２１、１２２をサイドウォールスペーサ１１１に対して自己整合（セルフアライン）で形成することができるので、メモリセルサイズの縮小を図ることができる。
【０１４６】
次に、接続孔１２１、１２２の内部に多結晶シリコンのプラグ１２０を埋め込む。このプラグ１２０は、前記した図示しない多結晶シリコン膜の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、ＢＰＳＧ膜１１８の上部の多結晶シリコン膜をエッチバックで除去して形成する。このとき、エッチングのマスクに用いた多結晶シリコン膜も同時に除去する。プラグ１２０を構成する多結晶シリコン膜にはｎ型の不純物（Ｐ）がドープされる。この不純物は、接続孔１２１、１２２を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域１０９、１０９（ソース領域、ドレイン領域）に拡散し、ｎ型半導体領域１０９、１０９よりも高不純物濃度の半導体領域（図示せず）が形成される。
【０１４７】
次に、図３０に示すように、ＢＰＳＧ膜１１８の上部にＣＶＤ法で酸化シリコン膜１１９を堆積し、次いで周辺回路部Ｂ領域を覆い、ビット線ＢＬの上部に開孔を有するフォトレジストをマスクにしたエッチングで接続孔１２１の上部の酸化シリコン膜１１９を除去し、ビット線ＢＬが形成される領域のプラグ１２０を露出させた後、メモリセル形成領域を覆い、周辺回路部Ｂ領域に開孔を有するフォトレジストをマスクにして周辺回路部Ｂの酸化シリコン膜１１９、ＢＰＳＧ膜１１８、酸化シリコン膜１１７およびゲート酸化膜１０７をエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎ、シェアードＭＩＳＦＥＴＱｓｈｒおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の上部に接続孔１２３、１２４、１２５、１２６、１２７、１２８、１２９、１３０を形成する。
【０１４８】
次に、接続孔１２３〜１３０の底部に露出したｎ+ 型半導体領域１１３、１１５の表面と、ビット線ＢＬが接続されるプラグ１２０の表面とにチタンシリサイド層１１６を形成する。チタンシリサイド層１１６は、スパッタリング法で堆積したＴｉ膜をアニールしてＳｉ基板（ｎ+ 型半導体領域１１３、ｐ+ 型半導体領域１１５）および多結晶シリコン（プラグ１２０）と反応させた後、酸化シリコン膜１１９上に残った未反応のＴｉ膜をウェットエッチングで除去して形成する。このチタンシリサイド層１１６の形成により、ｎチャネル型ＭＩＳＦＥＴＱｎおよびシェアードＭＩＳＦＥＴＱｓｈｒのｎ+ 型半導体領域１１３、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１５およびプラグ１２０とそれらに接続される配線（ビット線ＢＬ、配線１３０Ａ〜Ｅ）とのコンタクト抵抗が低減される。
【０１４９】
次に、接続孔１２３〜１３０の内面およびビット線ＢＬが接続されるプラグ１２０の表面ならびに酸化シリコン膜１１９の表面に、ビット線ＢＬおよび配線１３０Ａ〜Ｅを構成するＴｉＮ膜１４５とＷ膜１４６とを堆積する。ＴｉＮ膜１４５およびＷ膜１４６の堆積はスパッタリング法を用いることができる。なお、このとき、ＴｉＮ膜１４５およびＷ膜１４６の膜厚は、配線１３０Ａ〜Ｅの膜厚となるように調整する。
【０１５０】
次に、図３１に示すように、フォトレジスト膜１４７をマスクとしてメモリセル部ＡのＷ膜１４６をエッチングし、薄膜化する。このフォトレジスト膜１４７は、メモリセル部を覆い、周辺回路部を露出するパターンを有し、フォトレジスト膜の境界は、図２２のＩの境界線で示される。エッチングには公知のドライエッチング法を用いることができる。なお、この薄膜化により、メモリセル部ＡのＷ膜１４６の膜厚が、ビット線ＢＬの膜厚と等しくなるように調整する。膜厚の調整は、たとえばドライエッチング法の処理時間により制御できる。
【０１５１】
このように、ビット線ＢＬとなる領域のＷ膜１４６を薄膜化するため、ビット線ＢＬの寄生容量を低減することができる。また、このようなメモリセル部ＡのＷ膜１４６の薄膜化は特に複雑な工程を増加するものではなく、工程時間を長くする弊害もない。したがって、スループットを低下させることなくビット線ＢＬの寄生容量を低減し、かつ、配線１３０Ａ〜Ｅのシート抵抗を低下することが可能である。
【０１５２】
なお、本実施の形態では、フォトレジスト膜１４７をシェアードＭＩＳＦＥＴＱｓｈｒの上部を境に形成せず、境界領域Ｄを境に形成している。図２２に示した境界線Ｉは、メモリセルとシェアードＭＩＳＦＥＴＱｓｈｒの間の領域に位置する。このようにフォトレジスト膜１４７は境界領域Ｄの範囲内でその境界が形成されればよく、特にアライメントの精度を上げる必要がない。したがってフォトレジスト膜１４７の形成工程にマージンを持たせることが可能である。
【０１５３】
次に、図３２に示すように、Ｗ膜１４６上にフォトレジスト膜１４８を形成し、これをマスクにしたエッチングでＷ膜１４６およびＴｉＮ膜１４５をパターニングして、図３３に示すようにビット線ＢＬおよび配線１３０Ａ〜Ｅを同時に形成する。なお、メモリセル部ＡではＷ膜１４６の膜厚が薄いため、このエッチング工程によりメモリセル部Ａの酸化シリコン膜１１９あるいはＢＰＳＧ膜１１８が周辺回路部Ｂでのそれよりも過剰にエッチングされることとなるが、図示は省略している。また、ビット線ＢＬおよび配線１３０Ａ〜Ｅは、例えばＴｉＮ膜（またはＷＮ膜）とＴｉシリサイド膜とを積層した２層の導電膜など、より低抵抗の材料で構成することもできる。
【０１５４】
次に、図３４に示すように、ビット線ＢＬおよび配線１３０Ａ〜Ｅを覆う酸化シリコン膜１３１を堆積する。酸化シリコン膜１３１は段差被覆性に優れたＥＣＲＣＶＤ法で堆積する。なお、ＥＣＲＣＶＤ法で堆積した酸化シリコン膜に代えて、ＢＰＳＧ膜またはＳＯＧ膜等埋め込み性、平坦性に優れた膜を用いることも可能である。
【０１５５】
次に、図３５に示すように、酸化シリコン膜１３１をＣＭＰ法により平坦化し、その後、窒化シリコン膜１３２を堆積する。さらに酸化シリコン膜１４９を堆積する。
【０１５６】
次に、図３６に示すように、多結晶シリコン膜１３３ｂを堆積した後、フォトレジストをマスクにして多結晶シリコン膜１３３ｂをエッチングし、開口を形成する。この開口は後に接続孔１３７が形成される位置に形成する。さらに、多結晶シリコン膜（図示せず）を堆積した後、これを異方性エッチングによりエッチングし、前記開口に多結晶シリコン膜からなるサイドウォールスペーサ１３３ｃを形成する。その後、多結晶シリコン膜１３３ｂおよびサイドウォールスペーサ１３３ｃをマスクとして、酸化シリコン膜１４９、窒化シリコン膜１３２および酸化シリコン膜１３１をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型半導体領域１０９）の上部に形成された接続孔１２２の上部に接続孔１３７を形成する。このように多結晶シリコン膜１３３ｂおよびサイドウォールスペーサ１３３ｃをマスクとして接続孔１３７を形成するため、フォトリソグラフィの最小解像度以下の寸法で接続孔１３７を加工することができ、ビット線ＢＬが露出し、情報蓄積用容量素子Ｃと短絡する恐れが少ない。
【０１５７】
次に、図３７に示すように、接続孔１３７の内部を含む多結晶シリコン膜１３３ｂおよびサイドウォールスペーサ１３３ｃ上に多結晶シリコン膜１３３ａおよび酸化シリコン膜１５０を堆積し、フォトレジスト膜をマスクとして酸化シリコン膜１５０、多結晶シリコン膜１３３ａ、１３３ｂをエッチングする。その後、フォトレジスト膜を除去し、多結晶シリコン膜１５１を堆積する。
【０１５８】
次に、図３８に示すように、多結晶シリコン膜１５１を異方性エッチングによりエッチングして、酸化シリコン膜１４９上の多結晶シリコン膜１５１を除去する。異方性エッチングによりエッチングされるため、酸化シリコン膜１５０および多結晶シリコン膜１３３ａ、１３３ｂの側面の多結晶シリコン膜１５１は残り、情報蓄積用容量素子Ｃの蓄積電極１３３の立設した側壁をなす多結晶シリコン膜１３３ｄが形成される。さらに、ウェットエッチングにより酸化シリコン膜１４９、１５０を除去する。このようにして多結晶シリコン膜１３３ａ〜ｄからなる蓄積電極１３３が完成する。なお、このウェットエッチングの際には窒化シリコン膜１３２がエッチストッパとして機能する。
【０１５９】
次に、図３９に示すように、蓄積電極１３３の上部に窒化シリコン膜および酸化シリコン膜の積層膜を形成し、さらにその上部に多結晶シリコン膜を堆積する。その後、フォトレジスト膜１５２をマスクとして前記多結晶シリコン膜および窒化シリコン膜と酸化シリコン膜との積層膜をエッチングすることにより、窒化シリコン膜および酸化シリコン膜の積層膜からなる容量絶縁膜１３４および多結晶シリコン膜からなるプレート電極１３５を形成する。フォトレジスト膜１５２をマスクに、同時に窒化シリコン膜１３２も除去する。このようにして蓄積電極１３３、容量絶縁膜１３４およびプレート電極１３５で構成された情報蓄積用容量素子Ｃを形成する。容量絶縁膜１３４としては他に酸化タンタル膜、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3)などの高誘電体材料や、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3)、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3)、ＰＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、ＢａＭｇＦ4 、Ｙ1 系（ＳｒＢｉ2(Ｎｂ，Ｔａ)2Ｏ9)などの強誘電体材料で構成することもできる。またプレート電極１３５は、ＴｉＮ膜、Ｗシリサイド／ＴｉＮ、Ｔａ、Ｃｕ、Ａｇ、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｈ、ＲｈＯ2 、Ｏｓ、ＯｓＯ2 、Ｒｕ、ＲｕＯ2 、Ｒｅ、ＲｅＯ3 、Ｐｄ、Ａｕなどの金属膜もしくは導電性金属酸化物膜などで構成することもできる。
【０１６０】
次に、図４０に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜１３８を堆積し、次いでその上部にＳＯＧ膜１３９をスピン塗布し、さらにその上部にＣＶＤ法で酸化シリコン膜１４０を堆積した後、図４１に示すように、フォトレジストをマスクにして情報蓄積用容量素子Ｃのプレート電極１３５の上部の絶縁膜（酸化シリコン膜１４０、ＳＯＧ膜１３９および酸化シリコン膜１３８）をエッチングすることにより接続孔１４２を形成する。また同時に、周辺回路部Ｂの第１層目の配線１３０Ｃの上部の絶縁膜（酸化シリコン膜１４０、ＳＯＧ膜１３９、酸化シリコン膜１３８、および酸化シリコン膜１３１）をエッチングすることにより接続孔１４３を形成する。
【０１６１】
さらに、接続孔１４２、１４３の内部にＷのプラグ１４４を埋め込む。プラグ１４４は、酸化シリコン膜１４０の上部にＣＶＤ法で堆積したＷ膜をエッチバックして形成する。プラグ１４４は、ＴｉＮ膜とＷ膜との積層膜などで構成することもできる。
【０１６２】
その後、酸化シリコン膜１４０の上部に第２層目の配線１４１を形成することにより、前記図２１に示すＤＲＡＭが略完成する。配線１４１は、酸化シリコン膜１４０の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。配線１４１は、ＴｉＮ膜とＣｕ膜との積層膜などで構成することもできる。
【０１６３】
本実施の形態のＤＲＡＭおよびその製造方法によれば、ビット線ＢＬの膜厚を薄くし、配線１３０Ａ〜Ｅの膜厚を厚くすることができる。この結果、ビット線ＢＬの寄生容量を低減し、配線１３０Ａ〜Ｅの抵抗を低減でき、ＤＲＡＭの蓄積電荷の検出感度の向上および周辺回路の高速化を図ることができる。
【０１６４】
また、本実施の形態では、ビット線ＢＬと配線１３０Ａ〜Ｅの膜厚の相違する位置を境界領域Ｄに設定するため、Ｗ膜１４６の薄膜化を行うためのフォトレジスト膜１４７のフォトリソグラフィのアライメント余裕を大きくすることができる。
【０１６５】
（実施の形態８）
図４２および図４３は、本発明の他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０１６６】
本実施の形態８のＤＲＡＭは、実施の形態７で説明したＤＲＡＭとほぼ同様な構成を有するものであり、ビット線ＢＬおよび配線１３０Ａ〜Ｅを構成するＴｉＮ膜１５３およびＷ膜１５４の膜厚が相違するものである。
【０１６７】
本実施の形態８のＤＲＡＭの製造方法を以下に説明する。まず、実施の形態７における図２９までの工程は同様である。
【０１６８】
次に、図４２に示すように、実施の形態７における図３０の工程と同様にＴｉＮ膜１５３およびＷ膜１５４を堆積する。ここで、ＴｉＮ膜１５３は実施の形態７におけるＴｉＮ膜１４５よりも厚く堆積する。すなわち、メモリセル部Ａにおけるビット線ＢＬの要求抵抗値が確保できる程度にＴｉＮ膜１５３の膜厚を調整する。また、ＴｉＮ膜１５３およびＷ膜１５４の膜厚は、周辺回路部Ｂにおける配線１３０Ａ〜Ｅの要求抵抗値が確保できる程度に堆積する。
【０１６９】
次に、図４３に示すように、フォトレジスト膜１５５をマスクとしてＷ膜１５４をエッチングする。このエッチングの際、エッチングは、タングステンがエッチングされやすく、窒化チタンはエッチングされにくい条件で行う。このように、窒化チタンがエッチングされにくい条件でＷ膜１５４をエッチングするため、オーバーエッチングをかけてもＴｉＮ膜１５３はエッチングされず、メモリセル部Ａの膜厚をＴｉＮ膜１５３の膜厚として安定に形成できる。このため、実施の形態７のようにタングステン膜の膜厚を時間で制御して調整する必要がない。この結果、工程を安定にすることができる。
【０１７０】
なお、この後の工程は、実施の形態７と同様であるため説明を省略する。
【０１７１】
（実施の形態９）
図４４〜図４８は、本発明の他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０１７２】
まず、実施の形態７における図２８までの工程と同様にＢＰＳＧ膜１１８を形成し、その表面を平坦化する。ただし、本実施の形態９では、図４４に示すように実施の形態７のＢＰＳＧ膜１１８よりもビット線ＢＬと配線１３０Ａ〜Ｅの膜厚の差分以上厚く形成する。
【０１７３】
次に、図４５に示すように実施の形態７と同様に多結晶シリコン膜からなるプラグ１２０を形成する。
【０１７４】
次に、図４６に示すようにメモリセル部Ａを覆うフォトレジスト膜１５６を形成し、これをマスクとして周辺回路部ＢのＢＰＳＧ膜１１８をドライエッチングにより異方性エッチングを行う。このＢＰＳＧ膜１１８のエッチング深さは、ビット線ＢＬと配線１３０Ａ〜Ｅとの膜厚差に相当する寸法とする。
【０１７５】
なお、フォトレジスト膜１５６の境界は境界領域Ｄに設定する。このように境界領域Ｄを境としてフォトレジスト膜１５６を形成するため、マスクの合わせ余裕が大きく、フォトリソグラフィ工程を容易にすることができる。
【０１７６】
次に、図４７に示すように、実施の形態７と同様に酸化シリコン膜１１９、ＴｉＮ膜１４５およびＷ膜１４６を堆積し、さらに、図４８に示すように、Ｗ膜１４６の表面を平坦化する。平坦化にはＣＭＰ法を用いることができる。
【０１７７】
この後、Ｗ膜１４６およびＴｉＮ膜１４５をパターニングしてビット線ＢＬおよび配線１３０Ａ〜Ｅを形成するが、実施の形態７と同様であるため説明を省略する。
【０１７８】
本実施の形態９では、Ｗ膜１４６およびＴｉＮ膜１４５をパターニングする前にＷ膜１４６の表面が平坦化されているため、Ｗ膜１４６およびＴｉＮ膜１４５のパターニングを高精度に行うことができる。すなわちパターニングの際のフォトリソグラフィでのフォーカスは凸凹形状を有する基板を基準に行う必要がなく、良好な平坦面を基準にフォーカスすることができる。この結果フォトリソグラフィ工程を安定にすることができる。
【０１７９】
（実施の形態１０）
図４９〜図５１は、本発明のさらに他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０１８０】
図４９に示すように、実施の形態９と同様にフォトレジスト膜１５６を形成する。その後、ＢＰＳＧ膜１１８をエッチングするが、本実施の形態１０ではドライエッチングではなくウェットエッチングを用いる。ウェットエッチングは等方性エッチングであるため、段差部１５７は丸みを帯びる。なお、エッチングの深さは、実施の形態９と同様にビット線ＢＬと配線１３０Ａ〜Ｅとの膜厚差に相当する寸法とする。
【０１８１】
次に、図５０に示すように酸化シリコン膜１１９、ＴｉＮ膜１４５およびＷ膜１４６を堆積し、さらに、図５１に示すように、Ｗ膜１４６の表面を平坦化する。平坦化にはＣＭＰ法を用いることができる。
【０１８２】
この後、Ｗ膜１４６およびＴｉＮ膜１４５をパターニングしてビット線ＢＬおよび配線１３０Ａ〜Ｅを形成するが、実施の形態７と同様であるため説明を省略する。
【０１８３】
本実施の形態１０によれば、実施の形態９と同様に、Ｗ膜１４６の表面が平坦であることから得られる利点に加えて、段差部１５７が丸みを帯びているため、酸化シリコン膜１１９、ＴｉＮ膜１４５およびＷ膜１４６の段差被覆性が向上し、工程のマージンを増加して安定にすることができる。すなわち、急峻な段差部では段差部の酸化シリコン膜１１９、ＴｉＮ膜１４５またはＷ膜１４６にボイドを形成する場合があり、このようなボイドの存在する状態でＣＭＰによる平坦化を行えば、膜を損傷等する可能性があるが、本実施の形態ではそのような不具合は発生しない。また、ボイドの存在は、配線等の信頼性を低下させる要因となり得るが、本実施の形態では、そのような心配もない。
【０１８４】
（実施の形態１１）
図５２〜図５８は、本発明の他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０１８５】
まず、実施の形態１０における図４９の工程と同様にＢＰＳＧ膜１１８をウェットエッチングする。なお、エッチングの深さは、実施の形態１０と同様にビット線ＢＬと配線１３０Ａ〜Ｅとの膜厚差に相当する寸法とする。その後、図５２に示すように、フォトレジスト膜１５６を除去する。
【０１８６】
次に、図５３に示すように窒化シリコン膜１５９および酸化シリコン膜１６０を順次堆積し、図５４に示すように酸化シリコン膜１６０の表面を平坦化する。
【０１８７】
次に、図５５に示すように、ビット線ＢＬおよび配線１３０Ａ〜Ｅが形成される領域に開口を有するフォトレジスト膜１６１を形成し、図５６に示すように、フォトレジスト膜１６１をマスクとして酸化シリコン膜１６０および窒化シリコン膜１５９をエッチングする。このエッチングの際には、まず酸化シリコンがエッチングされやすく、窒化シリコンがエッチングされにくい条件で酸化シリコン膜１６０をエッチングする。このような条件では窒化シリコン膜１５９がエッチングされないため酸化シリコン膜１６０の膜厚が図示のように相違していても十分なオーバーエッチングを行うことが可能であり、窒化シリコン膜１５９に沿った形状、すなわちメモリセル部Ａと周辺回路部Ｂとの段差に応じた形状で酸化シリコン膜１６０をエッチングすることができる。酸化シリコン膜１６０がエッチングされた後、露出している窒化シリコン膜１５９をエッチングする。この場合は窒化シリコンがエッチングされやすい条件でエッチングする。このような条件では酸化シリコン膜もエッチングされるが窒化シリコン膜１５９の膜厚が十分薄く設定することによりオーバーエッチングの影響を小さくできる。
【０１８８】
次に、図５７に示すように、タングステン膜１６２を堆積する。その後、タングステン膜１６２をＣＭＰ法により平坦化するとともにエッチバックし、図５８に示すように、酸化シリコン膜１６０および窒化シリコン膜１５９に形成された溝内にタングステン膜１６２を埋め込んでビット線ＢＬおよび配線１３０Ａ〜Ｅを形成する。
【０１８９】
この後の工程は、実施の形態７と同様であるため説明を省略する。
【０１９０】
本実施の形態１１によれば、いわゆるダマシン法を用いてビット線ＢＬおよび配線１３０Ａ〜Ｅを形成することができ、微細なパターニングが困難となるタングステン等の金属膜を微細に加工することが可能となる。また、実施の形態７等で得られる利点が本実施の形態１１でも得られることはいうまでもない。
【０１９１】
なお、酸化シリコン膜１６０および窒化シリコン膜１５９に形成された溝内に埋め込む金属はタングステンには限られない。銅、白金、金等、高導電率な材料を用いることが可能である。
【０１９２】
（実施の形態１２）
図５９〜図６６は、本発明のさらに他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０１９３】
まず、実施の形態７における図２９までの工程と同様にプラグ１２０を形成し、その後、図５９に示すように接続孔１２３〜１３０をフォトレジスト膜をマスクとして開口する。さらに実施の形態７と同様にチタンシリサイド層１１６を形成した後、窒化チタン膜およびタングステン膜を順次堆積し、このタングステン膜および窒化チタン膜をエッチバックすることにより接続孔１２３〜１３０内にタングステンプラグ１５８を形成する。
【０１９４】
次に、図６０に示すように、タングステン膜１６３および酸化シリコン膜１６４を順次堆積したのち、図６１に示すようにフォトレジスト膜１６５をマスクとして酸化シリコン膜１６４をエッチングする。この際、フォトレジスト膜１６５の境界はシェアードＭＩＳＦＥＴＱｓｈｒ上とする。なお、シェアードＭＩＳＦＥＴＱｓｈｒは、図２２に示すように交互にずらせて形成されているため、フォトレジスト膜１６５の境界のパターンもシェアードＭＩＳＦＥＴＱｓｈｒに合わせてジグザグに形成する。図２２のIIに境界線を示す。
【０１９５】
次に、図６２に示すように、タングステン膜１６６を堆積し、図６３に示すようにタングステン膜１６６の表面を平坦化する。平坦化はＣＭＰ法で行い、酸化シリコン膜１６４上にタングステン膜１６６が残らないように、酸化シリコン膜１６４も若干削る。
【０１９６】
次に、タングステン膜１６３、１６６が除去されるべき領域に開口を有するフォトレジスト膜１６７を図６４に示すように形成する。
【０１９７】
次に、図６５に示すように、フォトレジスト膜１６７をマスクとして酸化シリコン膜１６４をエッチングし、その後、図６６に示すように、フォトレジスト膜１６７をマスクとしてタングステン膜１６３、１６６をエッチングする。これによりビット線ＢＬおよび配線１３０Ａ〜Ｅを形成する。この後の工程は、実施の形態７と同様であるため説明を省略する。
【０１９８】
本実施の形態１２によれば、実施の形態７で説明した効果に加えて、ビット線ＢＬをタングステン膜１６３で構成するため、その膜厚の制御性を向上することができる。すなわち、本実施の形態１２では、膜厚の薄い領域であるビット線ＢＬをタングステン膜のエッチング等による薄膜化の手段を用いず、タングステン膜１６３の堆積のみで形成している。薄膜の堆積は一般に制御性が高く、よって、ビット線ＢＬの膜厚の均一性を向上してＤＲＡＭの性能を向上できる。センスアンプの精度はそのセンスアンプを挟むビット線間のバランスに大きく依存するため、ビット線の膜厚を均一化し、その寄生容量および抵抗値の均一性を向上することはセンスアンプの感度を向上しＤＲＡＭの性能を向上することができる。
【０１９９】
なお、タングステン膜１６３、１６６のエッチングの際には、メモリセル部Ａでのタングステン膜が薄くなっているため、図示のようにメモリセル部Ａでオーバーエッチングが発生する。しかし、ＢＰＳＧ膜１１８の膜厚をあらかじめ厚くすることによりこの問題は回避できる。
【０２００】
また、本実施の形態１２ではフォトレジスト膜１６５の境界をシェアードＭＩＳＦＥＴＱｓｈｒの上としたが、タングステン膜１６３、１６６の膜厚が変化する位置（図６５におけるＧ部）でのパターニング不良が発生しても、このようなパターニング不良部を除去するため、前記問題は顕在化する恐れがない。
【０２０１】
（実施の形態１３）
図６７〜図６９は、本発明の他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。
【０２０２】
まず、実施の形態１２における図５９の工程と同様に、接続孔１２３〜１３０、チタンシリサイド層１１６を形成し、接続孔１２３〜１３０内にタングステンプラグ１５８を形成する。
【０２０３】
その後、タングステン膜１６８を堆積した後、図６７に示すように、フォトレジスト膜１６７をマスクとしてタングステン膜１６８をパターニングする。タングステン膜１６８の膜厚はビット線ＢＬの膜厚と同じになるようにする。
【０２０４】
次に、図６８に示すように、メモリセル部Ａのタングステン膜１６８を覆うように酸化シリコン膜１６９を形成する。酸化シリコン膜１６９は半導体基板１０１の全面への酸化シリコン膜の堆積と、パターニングにより形成する。
【０２０５】
次に、タングステン膜の選択ＣＶＤ法により露出したタングステン膜１６８の表面に選択的にタングステン膜１７０を堆積する。これにより、タングステン膜１６８と選択ＣＶＤ法によるタングステン膜１７０からなる配線１３０Ａ〜Ｅが形成される。なお、ビット線ＢＬはタングステン膜１６８により形成されている。この後の工程は、実施の形態７と同様であるため説明を省略する。
【０２０６】
本実施の形態１３によれば、選択ＣＶＤ法を用いて周辺回路部Ｂの配線を厚膜化するため、工程を簡略化することができる。
【０２０７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０８】
たとえば、前記実施の形態では、ビット線および第１層目の配線を構成する導電膜にＷ膜を用いたが、その他の導電膜、例えばアルミニウム合金膜、銅膜などを用いてもよい。
【０２０９】
また、実施の形態７〜１０では、配線１３０Ａ〜Ｅと半導体基板１０１との接続はプラグを用いず配線を構成する窒化チタン膜およびタングステン膜により直接接続される例を示したが、実施の形態１１〜１３と同様に窒化チタン膜をバリア層としたタングステンプラグを用いても良い。
【０２１０】
また、配線１３０Ａ〜Ｅと半導体基板１０１とを接続するプラグは窒化チタン膜をバリア層としたタングステンプラグに限られず、窒化チタン膜あるいはスパッタタングステン膜を接着層としたブランケットＣＶＤ法によるタングステンプラグであってもよい。
【０２１１】
また、上記実施の形態では、ビット線ＢＬと半導体基板１０１との接続には多結晶シリコン膜からなるプラグの例を示したが、図７０に示すようにビット線ＢＬを構成する窒化チタン膜およびタングステン膜により直接接続されるものであってもよい。また、窒化チタン膜をバリア層としたタングステンプラグ、あるいは窒化チタン膜あるいはスパッタタングステン膜を接着層としたブランケットＣＶＤ法によるタングステンプラグであってもよい。
【０２１２】
また、上記実施の形態では、情報蓄積用容量素子Ｃの蓄積電極（下部電極）が多結晶シリコン膜からなるプラグを介して半導体基板１０１と接続される例を示したが、図７１に示すようにプラグを介さず、下部電極を構成する多結晶シリコン膜の一部により直接半導体基板１０１に接続されるものであってもよい。
【０２１３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２１４】
本発明によれば、ビット線と周辺回路の第１層配線とが同一層に形成される半導体集積回路装置において、ビット線の寄生容量を低減するとともに、周辺回路の配線の抵抗を低減できる。
【０２１５】
また、寄生容量の低いビット線および周辺回路部の低抵抗の配線を同一過程において形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２０】図１９の一部を示す拡大平面図である。
【図２１】実施の形態７のＤＲＡＭのメモリアレイとそれに隣接する周辺回路の各一部を示す半導体基板の要部断面図であり、図２２におけるXXI-XXI 線断面図である。
【図２２】実施の形態７のＤＲＡＭのメモリセルを構成する導電層と周辺回路のＭＩＳＦＥＴを構成する導電層の各パターンを示す平面図である。
【図２３】実施の形態７のＤＲＡＭのメモリアレイとそれに隣接する周辺回路の各一部を示す回路図である。
【図２４】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２５】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２６】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２７】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２８】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２９】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３０】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３１】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３２】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３３】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３４】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３５】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３６】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３７】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３８】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３９】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４０】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４１】実施の形態７のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４２】実施の形態８のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４３】実施の形態８のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４４】実施の形態９のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４５】実施の形態９のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４６】実施の形態９のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４７】実施の形態９のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４８】実施の形態９のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４９】実施の形態１０のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５０】実施の形態１０のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５１】実施の形態１０のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５２】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５３】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５４】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５５】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５６】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５７】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５８】実施の形態１１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５９】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６０】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６１】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６２】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６３】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６４】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６５】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６６】実施の形態１２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６７】実施の形態１３のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６８】実施の形態１３のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６９】実施の形態１３のＤＲＡＭの製造方法を工程順に示した断面図である。
【図７０】本発明の実施の形態のＤＲＡＭの他の例を示した断面図である。
【図７１】本発明の実施の形態のＤＲＡＭのさらに他の例を示した断面図である。
【符号の説明】
１  半導体基板
１Ａ  半導体チップ
２  ｐ型ウエル
３  フィールド絶縁膜
４  ゲート絶縁膜
５  多結晶シリコン膜
６  タングステンシリサイド膜
７  窒化シリコン膜
８  ｎ型半導体領域
９  サイドウォールスペーサ
１０  酸化シリコン膜
１１  ＢＰＳＧ膜
１２ａ〜１２ｃ  接続孔
１３  ｎ型半導体領域
１４  Ｗ膜（タングステン膜）
１４ａ  Ｗ膜（タングステン膜）
１４ｂ  Ｗ膜（タングステン膜）
１５  フォトレジストパターン
１６  プラグ（多結晶シリコン膜）
１７  Ｗ膜（タングステン膜）
１８  窒化シリコン膜
１９  酸化シリコン膜
２０  溝
２１  Ｗ膜（タングステン膜）
２１ａ  Ｗ膜（タングステン膜）
２１ｂ  Ｗ膜（タングステン膜）
２２  酸化シリコン膜
２３  Ｗ膜（タングステン膜）
２３ａ  Ｗ膜（タングステン膜）
２３ｂ  Ｗ膜（タングステン膜）
１０１  半導体基板
１０２ａ  ｐ型ウエル
１０２ｂ  ｐ型ウエル
１０２ｃ  ｎ型ウエル
１０３  ｎ型ウエル
１０４  フィールド酸化膜
１０５  ｐ型チャネルストッパ層
１０６  ｎ型チャネルストッパ層
１０７  ゲート酸化膜
１０８Ａ  ゲート電極
１０８Ｂ  ゲート電極
１０８Ｃ  ゲート電極
１０９  ｎ型半導体領域
１１０  窒化シリコン膜
１１１  サイドウォールスペーサ
１１２  ｎ- 型半導体領域
１１３  ｎ+ 型半導体領域
１１４  ｐ- 型半導体領域
１１５  ｐ+ 型半導体領域
１１６  チタンシリサイド層
１１７  酸化シリコン膜
１１８  ＢＰＳＧ膜
１１９  酸化シリコン膜
１２０  プラグ
１２１〜１３０  接続孔
１３０Ａ〜Ｅ  配線
１３１  酸化シリコン膜
１３２  窒化シリコン膜
１３３  蓄積電極
１３３ａ，ｂ，ｄ  多結晶シリコン膜
１３３ｃ  サイドウォールスペーサ
１３４  容量絶縁膜
１３５  プレート電極
１３７  接続孔
１３８  酸化シリコン膜
１３９  ＳＯＧ膜
１４０  酸化シリコン膜
１４１  配線
１４２  接続孔
１４３  接続孔
１４４  プラグ
１４５  ＴｉＮ膜
１４６  Ｗ膜（タングステン膜）
１４７  フォトレジスト膜
１４８  フォトレジスト膜
１４９  酸化シリコン膜
１５０  酸化シリコン膜
１５１  多結晶シリコン膜
１５２  フォトレジスト膜
１５３  ＴｉＮ膜
１５４  Ｗ膜（タングステン膜）
１５５  フォトレジスト膜
１５６  フォトレジスト膜
１５７  段差部
１５８  タングステンプラグ
１５９  窒化シリコン膜
１６０  酸化シリコン膜
１６１  フォトレジスト膜
１６２  タングステン膜
１６３  タングステン膜
１６４  酸化シリコン膜
１６５  フォトレジスト膜
１６６  タングステン膜
１６７  フォトレジスト膜
１６８  タングステン膜
１６９  酸化シリコン膜
１７０  タングステン膜
Ａ  メモリセル部
Ｂ  周辺回路部
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｄ  境界領域
ＦＧ  ゲート電極
Ｍ１  第１層配線
ＭＡＲＹ  メモリアレイ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓｈｒ  シェアードＭＩＳＦＥＴ
Ｑｔ  メモリセル選択用ＭＩＳＦＥＴ
ＭＭ  メモリマット
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
ＷＬ  ワード線
【図１】
0003869089.tif 000002
【図２】
0003869089.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
0003869089.tif 000066
【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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