(57)【要約】【課題】パッドの高抵抗化を防止する。【解決手段】第１の金属を含む第１の導電膜と、第１の導電膜上に第２の金属を含む第２の導電膜と、第２の導電膜上に前記第２の金属の酸化物膜とを有するパッドと、パッド上に設けられた下部電極を有するキャパシタとを有し、第２の金属の酸化物膜は第１の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の金属を含む第１の導電膜と、前記第１の導電膜上に第２の金属を含む第２の導電膜と、前記第２の導電膜上に前記第２の金属の酸化物膜と、を有するパッドと、
前記パッド上に設けられた下部電極を有するキャパシタと、
を有し、
前記第２の金属の酸化物膜は、前記第１の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置。
【請求項２】
前記第２の金属は、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）及びマンガン（Ｍｎ）からなる群から選択された少なくとも一種の金属であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属は、タングステンであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の金属の酸化物膜の電気抵抗率は、１０００μΩ・ｃｍ以下であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記下部電極は、二酸化モリブデン（ＭｏＯ2）、二酸化マンガン（ＭｎＯ2）、二酸化クロム（ＣｒＯ2）、二酸化コバルト（ＣｏＯ2）及び二酸化ルテニウム（ＲｕＯ2）からなる群から選択された少なくとも一種の酸化物膜を含むことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記キャパシタは、前記下部電極上に形成された容量絶縁膜を有することを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記容量絶縁膜は、二酸化チタンを含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記キャパシタは、前記容量絶縁膜上に形成され、二酸化モリブデン（ＭｏＯ2）、二酸化マンガン（ＭｎＯ2）、二酸化クロム（ＣｒＯ2）、二酸化コバルト（ＣｏＯ2）及び二酸化ルテニウム（ＲｕＯ2）からなる群から選択された少なくとも一種の酸化物膜を含む上部電極を有することを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記パッドに接続されたコンタクトプラグと、
前記コンタクトプラグに接続された拡散層を有するトランジスタと、
を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１の金属を含む第１の導電膜と、前記第１の導電膜上に第２の金属を含む第２の導電膜と、前記第２の導電膜上に前記第２の金属の酸化物膜と、を有するパッドを形成する工程と、
前記パッド上に、キャパシタの下部電極を形成する工程と、
を有し、
前記第２の金属の酸化物膜は、前記第１の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置の製造方法。
【請求項１１】
ＡＬＤ法により、前記キャパシタの下部電極を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ＡＬＤ法では、下記工程（１）〜（４）からなるサイクルを1回以上、行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
（１）原料ガスを供給して、前記パッドの露出した表面上に原料を吸着させる工程、
（２）前記原料ガスをパージする工程、
（３）酸化ガスを供給して吸着した前記原料を酸化する工程、
（４）前記酸化ガスをパージする工程。
【請求項１３】
前記酸化ガスは、オゾン（Ｏ3）ガスであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の金属は、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）及びマンガン（Ｍｎ）からなる群から選択された少なくとも一種の金属であることを特徴とする請求項１０〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の金属は、タングステンであることを特徴とする請求項１０〜１４の何れか1項に記載の半導体装置の製造方法。
【請求項１６】
前記パッドを形成する工程では、１０００μΩ・ｃｍ以下の電気抵抗率を有する前記第２の金属の酸化物膜を形成することを特徴とする請求項１０〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記キャパシタの下部電極を形成する工程では、二酸化モリブデン（ＭｏＯ2）、二酸化マンガン（ＭｎＯ2）、二酸化クロム（ＣｒＯ2）、二酸化コバルト（ＣｏＯ2）及び二酸化ルテニウム（ＲｕＯ2）からなる群から選択された少なくとも一種の酸化物膜を含む前記下部電極を形成することを特徴とする請求項１０〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記キャパシタの下部電極を形成する工程の後に更に、前記下部電極上にキャパシタの容量絶縁膜を形成する工程を有することを特徴とする請求項１０〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記容量絶縁膜を形成する工程では、二酸化チタンを含む前記容量絶縁膜を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記容量絶縁膜を形成する工程の後に更に、前記容量絶縁膜上に、二酸化モリブデン（ＭｏＯ2）、二酸化マンガン（ＭｎＯ2）、二酸化クロム（ＣｒＯ2）、二酸化コバルト（ＣｏＯ2）及び二酸化ルテニウム（ＲｕＯ2）からなる群から選択された少なくとも一種の酸化物膜を含む上部電極を形成する工程を有することを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が使用されている。ＤＲＡＭには、トランジスタとキャパシタから構成されるメモリセルが多数、設けられている。キャパシタは、下部電極と上部電極の間に容量絶縁膜を有する構造となっており、この容量絶縁膜中に電荷を保持することによって、情報を記憶する。
【０００３】
特許文献１（特開２０１１−２０４７５１号公報）の図７及び８にはそれぞれ、ＡＬＤ法により酸化アルミニウム膜及び酸化ジルコニウム膜を形成する工程が開示されている。このＡＬＤ法では、原料ガスを供給する工程、原料ガスをパージする工程、Ｏ3ガスを供給する工程及びＯ3ガスをパージする工程からなるサイクルを行うことにより、１分子層の酸化アルミニウム膜や酸化ジルコニウム膜を形成する。そして、このサイクルを複数回、繰り返すことにより、所望の膜厚の酸化アルミニウム膜及び酸化ジルコニウム膜を形成する。
【０００４】
特許文献２（特開２０００−３１４０４号公報）には、下部電極の一部としてＩｒＯ2、ＩＴＯ、ＲＨＯ2、ＲｕＯ2、ＭｏＯ3膜などの金属酸化膜を使用することが開示されている（段落[００１３]）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２０４７５１号公報（図７及び８）
【特許文献２】特開２０００−３１４０４号公報（段落[００１３]）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭのキャパシタの下部電極と、その下に位置する容量コンタクトプラグとの接続は、目合わせマージンを確保するためパッド（以下、「コンタクトパッド」と呼ぶ場合がある）を介して行っている。このパッドは低抵抗であることが要求されるため、パッド材料としては金属層、特にタングステンが使われる。また、下部電極の形成方法としては、ステップカバレッジ（段差被覆性）に優れ、微細化に対応可能なＡＬＤ法が用いられる。ＡＬＤ法により、下部電極として金属酸化膜を形成する場合、特許文献２に示されるように、金属原料の酸化用のガスとして酸化力が高いＯ3ガスが用いられる。しかしながら、このＯ3ガスにより、タングステン等からなるパッドが酸化されてその電気抵抗率が高くなり、下部電極とパッド間の導通が取れなくなる。
【課題を解決するための手段】
【０００７】
一実施形態は、
第１の金属を含む第１の導電膜と、前記第１の導電膜上に第２の金属を含む第２の導電膜と、前記第２の導電膜上に前記第２の金属の酸化物膜と、を有するパッドと、
前記パッド上に設けられた下部電極を有するキャパシタと、
を有し、
前記第２の金属の酸化物膜は、前記第１の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置に関する。
【０００８】
他の実施形態は、
第１の金属を含む第１の導電膜と、前記第１の導電膜上に第２の金属を含む第２の導電膜と、前記第２の導電膜上に前記第２の金属の酸化物膜と、を有するパッドを形成する工程と、
前記パッド上に、キャパシタの下部電極を形成する工程と、
を有し、
前記第２の金属の酸化物膜は、前記第１の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００９】
パッドが高抵抗化することを防止できる。
【図面の簡単な説明】
【００１０】
【図１】第1実施例の半導体装置を説明する図である。
【図２】第1実施例の半導体装置を説明する図である。
【図３】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第1実施例及び従来例における下部電極形成時のパッドの状態を説明する図である。
【図１１】第1実施例及び従来例のパッドにおける酸化膜厚と電気抵抗率の関係を表すグラフである。
【図１２】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【発明を実施するための形態】
【００１１】
以下、本発明の好ましい実施形態による半導体デバイスについて、ＤＲＡＭ［Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ］を一例として、添付図面を参照しながら詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１２】
図１は、本発明の好ましい実施形態による半導体デバイス１００の一例であるＤＲＡＭの平面構造を示す概念図である。本実施形態の半導体デバイスに係るＤＲＡＭは、メモリセル領域１０１と周辺回路領域１００とから概略構成されている。ＤＲＡＭ上には、複数のメモリセル領域１０１が配置されており、メモリセル領域１０１を囲むように周辺回路領域１０２が配置されている。周辺回路領域１０２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等（これらの回路は図示していない）が含まれる。なお、図１の配置は一例であって、メモリセル領域１０１の数や、配置される位置は、図１のレイアウトに限定されるものではない。
【００１３】
図２は、本発明の好ましい実施形態による半導体デバイス１００の一例であるＤＲＡＭの構造を示す略断面図で、（ａ）は周辺回路領域とメモリセル領域の端部を示しており、（ｂ）はメモリセル領域の中央部を示している。なお、メモリセル領域の端部と中央部を合わせて、メモリセル領域と称する。
【００１４】
メモリセル領域と周辺回路領域において、本実施形態によるＤＲＡＭは、半導体基板１（以降、「シリコン基板１」と表記する）に、プレーナ型ＭＯＳ［Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ］トランジスタが設けられている。プレーナ型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ［Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ］２に囲まれた活性領域３内に位置しており、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下部周辺におけるシリコン基板１に設けられたソース／ドレインとなる拡散層８で構成されている。さらにゲート電極５は、その上面部と側面部が夫々絶縁膜６とサイドウォール絶縁膜７で覆われている。なお、拡散層８は、ゲート絶縁膜４の真下の領域ではなく、ゲート絶縁膜４が形成されていないシリコン基板１に位置している。
【００１５】
（ｂ）図の活性領域３では、説明の便宜上、２個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されている。拡散層８は、第１の層間絶縁膜９によって覆われたシリコン基板１の上部に位置しており、シリコン基板１における不純物とは反対の導電型を有するように設けられている。
【００１６】
メモリセル領域において、拡散層８に接続している第１のコンタクトプラグ１０は、第１の層間絶縁膜９を貫通するように設けられて、隣接したプレーナ型ＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。ここで、拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられている第２のコンタクトプラグ１２と接続されている。また、拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続されている。また、第２の層間絶縁膜１１上には、ビットラインとなる第１の配線１３が絶縁膜１４とサイドウォール絶縁膜１５で覆われて位置しており、第２のコンタクトプラグ１２と接続されている。
【００１７】
第３の層間絶縁膜１６上には、シリンダ型のキャパシタ２５と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられており、その下方に位置している第３のコンタクトプラグ１７と接続されている。ここで、コンタクトパッド１８は３層構造となっており、最下層に拡散防止膜１８ａ、中間層に第１の導電膜１８ｂ、最上層には犠牲膜（第２の導電膜）１８ｃが配置されている。なお、図１０で後述するように、犠牲膜１８ｃ上には酸化膜が形成されるが、この酸化膜と下部電極は同じ酸化膜から形成されるため、図２ではパッド１８中にこの酸化膜を示さない。図２以降の図面においても同様である。
【００１８】
コンタクトパッド１８上では、下部電極２２と容量絶縁膜２３と上部電極２４で構成されたシリンダ型のキャパシタ２５が、第４の層間絶縁膜２０と第３の層間絶縁膜１６を保護するカバー膜１９を貫通するように設けられており、下部電極２２とコンタクトパッド１８が接続している。ここで、コンタクトパッド１８の電気抵抗率が増加すると、キャパシタ２５の電気特性が悪化して、半導体デバイス１００の動作不良を誘発することになる。
【００１９】
さらに、シリンダ型のキャパシタ２５の側面部は、シリンダ型のキャパシタ２５の倒壊を防止するために配置されたサポート膜２１に接続されており、隣接したシリンダ型のキャパシタ２５が相互に支持する構造となっている。シリンダ型のキャパシタ２５上では、メモリセル領域の端部において、上部電極２４に接続している第４のコンタクトプラグ２７が、上部電極２４を覆っている第５の層間絶縁膜２６中に設けられており、第５の層間絶縁膜２６上に位置している第２の配線２８と接続されている。
【００２０】
周辺回路領域においては、拡散層８に接続している第５のコンタクトプラグ２９が、第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。また、第２の層間絶縁膜１１上には、第３の配線３０が絶縁膜３１とサイドウォール絶縁膜３２で覆われて位置しており、第５のコンタクトプラグ２９と接続されている。第３の配線３０上は、カバー膜１９で覆われており、さらにカバー膜１９上には第４の層間絶縁膜２０と第５の層間絶縁膜２６が設けられており、第６のコンタクトプラグ３３が夫々を貫通するように配置されて、第２の配線２８と第３の配線３０を接続している。
【００２１】
以上のような構造を有するＤＲＡＭにおいて、本発明による半導体デバイス１００の製法は、主にコンタクトパッド１８とキャパシタ２５の製造工程で用いられるものであるので、その製法について、図３から図１３を参照しながら説明する。図３から図９および図１２から図１３において、（ａ）は周辺回路領域とメモリセル領域の端部、（ｂ）はメモリセル領域の中央部を示しており、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。また、（ａ）、（ｂ）の平面図は、夫々の製造工程に応じた表面の構成要素を実線で示しており、表面より下方における主な構成要素は、破線でその配置された位置を示している。
【００２２】
図３に示すように、シリコン基板１に、シリコン酸化膜（ＳｉＯ2）やシリコン窒化膜（ＳｉＮ）で構成された素子分離領域となるＳＴＩ２を形成することによって、活性領域３を形成した。次に、シリコン基板１上へ、熱酸化法によるシリコン酸化膜であるゲート絶縁膜４と、熱ＣＶＤ［Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ］法によるポリシリコンやＣＶＤ法によるタングステン（Ｗ）であるゲート電極５と、プラズマＣＶＤ法によるシリコン窒化膜である絶縁膜６を順次、成膜した。次に、絶縁膜６をマスクとしたドライエッチングを行って、プレーナ型ＭＯＳトランジスタのゲート電極５を形成し、その側面部を熱ＣＶＤ法によるシリコン窒化膜であるサイドウォール絶縁膜７で覆った。
【００２３】
次に、ゲート電極５周辺のシリコン基板１に、イオン注入法によって拡散層８を形成した。さらにトランジスタを埋め込むように、塗布絶縁材料であるＳＯＤ［Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ］を用いて、第１の層間絶縁膜９を形成した。ＣＭＰ［Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ］法で、第１の層間絶縁膜９の平坦化を行った。さらに、第１の層間絶縁膜９上へフォトレジスト（図示せず）を塗布し、フォトリソグラフィによって、所望の拡散層８上に所望の形状の開孔（ホール）パターンを形成した。次に、ホールパターン（図示せず）をマスクにしたドライエッチングを行うことで、第１の層間絶縁膜９に第１のホール（図示せず）を形成した。
【００２４】
次に、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて、第１のホールを埋め込んだ。この後、ＣＭＰによって第１の層間絶縁膜９上で余剰となった導電膜を除去して、第１のコンタクトプラグ１０を形成した。このとき、第１のコンタクトプラグ１０は、拡散層８と接続している。
【００２５】
第１の層間絶縁膜９上に、プラズマＣＶＤ法によるシリコン酸化膜で第２の層間絶縁膜１１を成膜した。次に前記と同様に、第２の層間絶縁膜１１に対して、フォトリソグラフィとドライエッチングで第２のホール（図示せず）を形成した。さらにタングステンなどの導電膜成膜とＣＭＰ処理を行って、導電膜で埋め込まれたメモリセル領域における第２のコンタクトプラグ１２と、周辺回路領域における第５のコンタクトプラグ２９を形成した。ここで、第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続しており、第５のコンタクトプラグ２９は、拡散層８と接続している。
【００２６】
また、第２の層間絶縁膜１１上に、スパッタ法によるタングステン（Ｗ）とプラズマＣＶＤ法によるシリコン窒化膜を成膜した。次に、フォトリソグラフィとドライエッチングによってこれらの膜を分離（パターニング）することで、メモリセル領域における第１の配線１３と、周辺回路領域における第３の配線３０を形成した。このとき第１の配線１３は、その上面に絶縁膜１４が積層されて、第２のコンタクトプラグ１２と接続されている。第３の配線３０は、その上面に絶縁膜３１が積層されて、第５のコンタクトプラグ２９と接続されている。第１の配線１３の側面部を、熱ＣＶＤ法によるシリコン窒化膜などのサイドウォール絶縁膜１５で覆うと同時に、第３の配線３０の側面部を同様なサイドウォール絶縁膜３２で覆った。次に、ＳＯＤである第３の層間絶縁膜１６で夫々の配線を埋め込んだ後、ＣＭＰによって第３の層間絶縁膜１６の平坦化を行った。
【００２７】
次に、第３の層間絶縁膜１６上へフォトレジスト（図示せず）を塗布して、所望の第１のコンタクトプラグ１０上のフォトレジストにフォトリソグラフィによってホールパターン（図示せず）を形成した。さらにドライエッチングを行うことで、第２の層間絶縁膜１１と第３の層間絶縁膜１６に第３のホール（図示せず）を形成した。次に、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステンなどの導電膜を用いて、第３のホールを埋め込んだ。この後、ＣＭＰ処理によって、第３の層間絶縁膜１６上で余剰となった導電膜を除去して、第３のコンタクトプラグ１７を形成した。ここで、第３のコンタクトプラグ１７は、第１のコンタクトプラグ１０と接続している。
【００２８】
図４に示すように、第３のコンタクトプラグ１７を覆うように、スパッタ法によって、１０ｎｍ厚のタングステンナイトライド（ＷＮ）である拡散防止膜１８ａと、３０ｎｍ厚のタングステン（Ｗ）（第１の金属）である第１の導電膜１８ｂと、１０ｎｍ厚のモリブデン（Ｍｏ）（第２の金属）である犠牲膜（第２の導電膜）１８ｃを成膜した。この時のモリブデンの成膜条件は、モリブデンターゲットを用いたマグネトロンスパッタ法を使用し、アルゴン（Ａｒ）をプロセスガスとし、流量を３０ｓｃｃｍ［Ｓｔａｎｄａｒｄ  Ｃｕｂｉｃ  Ｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  Ｍｉｎｕｔｅ］、電源直流出力を１０００Ｗ、温度を２５℃、圧力を１．０Ｐａとした。さらに、フォトリソグラフィとドライエッチングによって、拡散防止膜１８ａと第１の導電膜１８ｂと犠牲膜１８ｃをパターニングして、直径が１００ｎｍであるコンタクトパッド１８を形成した。ここでのドライエッチングは、まず犠牲膜１８ｃをエッチングしてから、残留している第１の導電膜１８ｂと拡散防止膜１８ａのエッチングを行った。なお、犠牲膜１８ｃのドライエッチングは、プロセスガスとして、テトラクロロシラン（ＳｉＣｌ4）、酸素（Ｏ2）、三フッ化メタン（ＣＨＦ3）を用いて行った。また、第１の導電膜１８ｂと拡散防止膜１８ａのドライエッチング条件は、六フッ化硫黄（ＳＦ6）と酸素（Ｏ2）とアルゴン（Ａｒ）をプロセスガスとし、夫々の流量を７０ｓｃｃｍ（ＳＦ6）と３０ｓｃｃｍ（Ｏ2）と１２０ｓｃｃｍ（Ａｒ）に設定して、ソースパワーを６００〜１２００Ｗ、バイアスパワーを５０〜２００Ｗ、圧力を４〜２０ｍＴｏｒｒとした。ここで、コンタクトパッド１８を構成している拡散防止膜１８ａは、第３のコンタクトプラグ１７と接続されている。
【００２９】
さらにここでは、コンタクトパッド１８を取り囲むようにして、コンタクトパッド１８と同時にダミーパッド１８Ａを形成した。ダミーパッド１８Ａも、コンタクトパッド１８と同様に、拡散防止膜１８ａと第１の導電膜１８ｂと犠牲膜（第２の導電膜）１８ｃで構成されている。なお、ここでは、犠牲膜１８ｃを構成する第２の金属としてモリブデンを使用したが、第２の金属としてはモリブデンの代わりにコバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）及びマンガン（Ｍｎ）などの金属を使用することもできる。
【００３０】
図５に示すように、後述する第４の層間絶縁膜２０のウェットエッチング時における第３の層間絶縁膜１６の保護膜として、コンタクトパッド１８とダミーパッド１８Ａと第３の層間絶縁膜１６を覆うように、カバー膜１９を成膜した。ここで、カバー膜１９には、熱ＣＶＤ法による５０ｎｍ厚のシリコン窒化膜を用いることができる。次に、カバー膜１９上に、プラズマＣＶＤ法によって、１６００ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜２０を成膜した。
【００３１】
図６に示すように、第４の層間絶縁膜２０を覆うように、プラズマＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜であるサポート膜２１を成膜した。次に、フォトリソグラフィとドライエッチングによって、サポート膜２１に幅Ｘ1が７０ｎｍである溝状の開口部２１Ａを形成して、第４の層間絶縁膜２０の一部を露出させた。このとき、開口部２１ＡはＹ方向へ延在しており、さらにコンタクトパッド１８上の第４の層間絶縁膜２０と重なるように、間隔Ｘ２を７０ｎｍとして、開口部２１ＡをＸ方向へ平行に配置した。ここでは、開口部２１Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。なお、開口部２１Ａと同時に、幅Ｘ１を７０ｎｍとした開口部２１Ｂを形成した。開口部２１Ｂは、ダミーパッド１８Ａ上の第４の層間絶縁膜２０と重なるように配置しており、開口部２１Ａを取り囲んでいる。
【００３２】
図７に示すように、プラズマＣＶＤ法によって、開口部２１Ａと２１Ｂを埋め込むとともにサポート膜２１を覆うように、１００ｎｍ厚のシリコン酸化膜であるマスク膜３５を成膜した。次に、フォトリソグラフィとドライエッチングによって、マスク膜３５に直径Ｘ３が７０ｎｍであるホール状の開口部３５Ａを形成した。このとき、開口部３５Ａは、平面視において開口部２１Ａと重なる位置に配置しているので、開口部２１Ａによって露出された第４の層間絶縁膜２０の一部が、開口部３５Ａによって露出されている。なお、開口部３５Ａと同時に、幅Ｘ３を７０ｎｍとした開口部３５Ｂを形成した。開口部３５Ｂは、平面視において少なくとも開口部２１Ｂの一部と重なる位置に配置しており、開口部３５Ａを取り囲んでいる。
【００３３】
図８に示すように、開口部２１Ａと３５Ａをマスクにしたドライエッチングによって、開口部３５Ａの底部に露出している第４の層間絶縁膜２０を除去した。これにより、マスク膜３５からサポート膜２１を経由して第４の層間絶縁膜２０まで貫通したホールとなっているシリンダホール３６を形成した。このドライエッチングによって、第４の層間絶縁膜２０に形成したシリンダホール３６は、開口部３５Ａと同じく直径Ｘ４が７０ｎｍとなっており、カバー膜１９の一部を露出させている。さらに、このドライエッチングでは、開口部３５Ａで露出した第４の層間絶縁膜２０だけをエッチングするように、高選択比としているので、マスク膜３５とカバー膜１９は、ドライエッチング前と同じ状態で残留している。なお、シリンダホール３６と同時に、開口部２１Ｂと３５Ｂをマスクにしたドライエッチングで、幅Ｘ４を７０ｎｍとしたダミーホール３６Ａを形成した。ダミーホール３６Ａは、シリンダホール３６と同様に、カバー膜１９の一部を露出させている。
【００３４】
次に、ドライエッチングによって、シリンダホール３６の底面に残留しているカバー膜１９を除去して、コンタクトパッド１８の少なくとも一部を露出させた。この時のドライエッチング条件は、三フッ化メタン（ＣＨＦ3）と酸素（Ｏ2）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ3）と２０ｓｃｃｍ（Ｏ2）、高周波パワーを３０００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとした。このドライエッチングでは、シリンダホール３６で露出していたカバー膜１９だけをエッチングするように、高選択比としているので、マスク膜３５とコンタクトパッド１８は、エッチングされずに残留した。このドライエッチングによって、シリンダーホール３６の底面には、コンタクトパッド１８を構成している犠牲膜１８ｃの一部が露出した。ここで、モリブデンである犠牲膜１８ｃの表面は、ドライエッチングの原料ガスを構成する酸素（Ｏ2）で被爆されるものの、二酸化モリブデンなどの酸化物は形成されなかった。これは、モリブデンが常温では酸素（Ｏ2）と反応しない特性を有していることに起因しており、第１の導電膜１８ｂを構成しているタングステン（Ｗ）も同様である。なお、シリンダホール３６の底面に残留しているカバー膜１９の除去と同時に、ダミーホール３６Ａの底面に残留しているカバー膜１９も除去して、ダミーパッド１８Ａの少なくとも一部を露出させた。
【００３５】
図９に示すように、シリンダホール３６の内壁を覆うように、ＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法によって、１０ｎｍ厚の二酸化モリブデン（ＭｏＯ2）である下部電極２２を形成した。下部電極２２と同時に、ダミーホール３６Ａの内壁を覆うように、ＡＬＤ法によって、１０ｎｍ厚の二酸化モリブデン（ＭｏＯ2）であるダミー電極２２Ａを形成した。ＡＬＤ法では、所定の温度に保たれたシリコン基板に対して、
（１）原料ガスを供給して、コンタクトパッド１８の露出した表面（被成膜体；犠牲膜１８ｃ）上に原料を吸着、
（２）真空パージにより吸着していない原料ガスを排出、
（３）酸化ガスを供給して、吸着した原料を酸化、
（４）真空パージにより余剰酸化ガスを排出、
からなる１サイクルの処理を複数サイクル、繰り返して成膜を行なった。ここで、１サイクルにおけるプロセス条件は、原料ガスとしてＴＥＭＡＭ（Ｔｅｔｒａｋｉｓ  Ｅｔｈｙｌ  Ｍｅｔｈｙｌ  Ａｍｉｄｅ  Ｍｏｌｙｂｄｅｎｕｍ：Ｍｏ［Ｎ（ＣＨ3）ＣＨ2ＣＨ3］4）を用いて、流量を１００ｓｃｃｍ、温度を１３０℃、圧力を０．８Ｔｏｒｒとして、（１）の処理を４５秒間、行った。酸化ガスとしてオゾン（Ｏ3）を用いて、流量を８００ｓｃｃｍ、温度を１３０℃、圧力を０．８Ｔｏｒｒとして、（３）の処理を１５秒間、行った。このプロセス条件では、１サイクルあたり０．３ｎｍ厚の下部電極２２を形成できるので、１０ｎｍ厚とするのに３３サイクルの処理を行った。なお、下部電極２２は、マスク膜３５上も覆っているので、マスク膜３５上の下部電極２２は、ＣＭＰによって除去した。なお、二酸化モリブデン（ＭｏＯ2）の成膜速度を考慮して、上記（１）〜（４）のサイクルは、１５０〜３００℃で行うことが好ましい。
【００３６】
ＡＬＤ法では、酸素（Ｏ2）よりも酸化能力が高いオゾン（Ｏ3）を用いて高温（例えば、１５０〜３００℃）で原料を酸化するので、酸素では酸化されないコンタクトパッド１８の表面が酸化されてしまうことになる。図１０は、コンタクトパッド１８を構成している第１の導電膜１８ｂと犠牲膜１８ｃのオゾンによる酸化状況を夫々の断面で示している。なお、第１の導電膜１８ｂの酸化は、本実施例では生じないものの、従来技術との相違点を明確にするために示しており、下部電極２２の形成時にシリンダホール３６の底部に露出しているのが、本実施例では犠牲膜１８ｃであるのに対して、従来技術では第１の導電膜１８ｂであるので、夫々のコンタクトパッド１８の表面酸化状況が異なっている。さらに詳細に説明すると、図１０に示したように、本実施例における犠牲膜１８ｃの表面には、犠牲膜１８ｃを構成しているモリブデン（Ｍｏ）（第２の金属）が酸化されて二酸化モリブデン（ＭｏＯ2）（第２の金属の酸化物膜）が形成されているのに対して、従来技術における第１の導電膜１８ｂの表面には、第１の導電膜１８ｂを構成しているタングステン（Ｗ）（第１の金属）が酸化されて二酸化タングステン（ＷＯ2）（第１の金属の酸化物膜）が形成されている。なお、本実施例の実際の構造では、犠牲膜１８ｃの表面に形成される二酸化モリブデン（ＭｏＯ2）と、下部電極として形成する二酸化モリブデン（ＭｏＯ2）は同じ材料であるため、これらの二酸化モリブデン（ＭｏＯ2）の境界は明確に判別できない場合がある。しかし、通常、コンタクトパッドの上面と下部電極の底面の断面形状は異なるため、断面形状が不連続に変化している部分をコンタクトパッドと下部電極の境界として同定することができる。
【００３７】
次に、二酸化モリブデン（第２の金属の酸化物膜）と二酸化タングステン（第１の金属の酸化物膜）夫々の構造における電気抵抗を図１１に示す。ここで、図１０では従来構造として、直径７０ｎｍで４０ｎｍ厚の第１の導電膜１８ｂを示しており、実施例構造は、直径７０ｎｍの第１の導電膜１８ｂと犠牲膜１８ｃの合計膜厚を４０ｎｍ厚とするために、第１の導電膜１８ｂを３０ｎｍ厚としているので、図１１の電気抵抗も図１０に示した膜厚及び底面積に準じている。なお、酸化膜厚が増えるとともに、酸化物の母体となる第１の導電膜１８ｂや犠牲膜１８ｃが減少するが、図１１の電気抵抗はそれらの構造変化も考慮して示している。図１１に示すように、いずれの酸化膜厚においても、二酸化モリブデンを有する実施例構造のコンタクトパッドの電気抵抗が、二酸化タングステンを有する従来構造のコンタクトパッドの電気抵抗を下回っている。このような電気抵抗の特性は、二酸化モリブデン（第２の金属の酸化物膜）の電気抵抗率が４００μΩ・ｃｍであるのに対して、二酸化タングステン（第１の金属の酸化物膜）の電気抵抗率が５０００μΩ・ｃｍであって、二酸化モリブデンの電気抵抗率が二酸化タングステンの電気抵抗率の８％に過ぎないことに起因している。なお、犠牲膜１８ｃには、モリブデンに代えて、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）、マンガン（Ｍｎ）などの金属を利用した場合も酸化物を得るが、それらの酸化物の電気抵抗率は、二酸化タングステン（第１の金属の酸化物膜）の電気抵抗率よりも低いので、モリブデンと同様の効果を得ることができる。
【００３８】
第２の金属の酸化物膜の電気抵抗率は、１０００μΩ・ｃｍ以下であることが好ましい。このような電気抵抗率を有することにより、コンタクトパッド１８の低抵抗化を図ることができる。すなわち、犠牲膜１８ｃの材料である第２の金属としては、第２の金属の酸化物膜が、第１の導電膜１８ｂの材料である第１の金属が酸化された第１の金属の酸化物膜よりも低い電気抵抗率となるような金属を選択する。犠牲膜１８ｃは例えば、第２の金属としてモリブデン（Ｍｏ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）及びマンガン（Ｍｎ）からなる群から選択された少なくとも一種の金属を含んだ場合に本発明の効果を得ることができる。第２の金属としてモリブデン（Ｍｏ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）及びマンガン（Ｍｎ）を使用した場合、下部電極の形成後に犠牲膜１８ｃの表面にはそれぞれ、二酸化モリブデン（ＭｏＯ2）、二酸化コバルト（ＣｏＯ2）、二酸化ルテニウム（ＲｕＯ2）、二酸化クロム（ＣｒＯ2）及び二酸化マンガン（ＭｎＯ2）が形成されることとなる。
【００３９】
上記例では、下部電極２２の形成前の第２の導電膜１８ｂの膜厚を１０ｎｍとしたが、第２の導電膜１８ｂの膜厚はこれに限らず、２〜２０ｎｍとすることができる。第２の導電膜１８ｂの膜厚がこれらの範囲内にあることによって、下部電極形成後の第２の金属の酸化物膜も所定範囲の膜厚を有することができ、効果的にコンタクトパッドの低抵抗化を図ることができる。なお、下部電極２２の形成後の第２の金属の酸化物膜の膜厚は、１〜５ｎｍであることが好ましい。
【００４０】
また、下部電極２２の形成後に、第２の導電膜は残留していても良いし、第２の導電膜１８ｂが全て第２の金属の酸化物膜に変換していても良い。下部電極２２の形成後に第２の導電膜１８ｂが残留する場合、第１の導電膜１８ａよりも第２の導電膜１８ｂの電気抵抗率が高いときには、その電気抵抗率の差分だけコンタクトパッド全体の電気抵抗率は高くなる。しかし、通常、第１及び第２の導電膜１８ａ、１８ｂは共に導電膜であるため、これらの膜間の電気抵抗率の差は高くない。これに対して、上記したように第１の金属の酸化物膜に対して第２の金属の酸化物膜の電気抵抗率は顕著に低くなっている。このため、この第１の導電膜１８ａに対して第２の導電膜１８ｂの電気抵抗率が高くなることを考慮したとしても、第１の金属の酸化物膜に対して第２の金属の酸化物膜の電気抵抗率が低くなる効果により、パッド全体の電気抵抗率は低くなる。このため、第１の導電膜１８ａよりも第２の導電膜１８ｂの電気抵抗率が高いときであっても、本発明の効果を奏することができる。ただし、パッド全体の電気抵抗率をより低くする観点からは、第２の導電膜１８ｂの材料として、第1の導電膜１８ａの材料よりも電気抵抗率が低くなるものを選択することが好ましい。
【００４１】
下部電極２２の形成後に第２の導電膜１８ｂを残留させる場合、第２の導電膜１８ｂと第２の金属の酸化物膜の膜厚比は、（第２の導電膜の膜厚）：（第２の金属の酸化物膜の膜厚）＝２０：1〜２：１とすることが好ましい。
【００４２】
図１２に示すように、フッ酸（ＨＦ）を用いたウェットエッチングによって、シリコン酸化膜で構成されているマスク膜３５とメモリセル領域の第４の層間絶縁膜２０を完全に除去して、下部電極２２の側面部を露出させた。なおウェットエッチングは、等方性のエッチングであるので、マスク膜３５の除去後に現れた開口部２１Ａから露出している第４の層間絶縁膜２０だけでなく、サポート膜２１の下方に位置している第４の層間絶縁膜２０も除去することができる。このとき、周辺回路領域における第４の層間絶縁膜２０は、フッ酸で除去されないサポート膜２１とダミー電極２２Ａで完全に覆われているので、エッチングされることなく残留している。なお、メモリセル領域の第４の層間絶縁膜２０を除去することによって、新たに露出したカバー膜１９もフッ酸では除去されないので、ウェットエッチング前と同じ状態で残留している。
【００４３】
図１３に示すように、側面を露出させた下部電極２２の表面を覆うように、容量絶縁膜２３をＣＶＤ法またはＡＬＤ法で形成した。この後に、さらに容量絶縁膜２３の表面を覆うように、ＡＬＤ法で二酸化モリブデンである上部電極２４を堆積させた。このように、下部電極２２と上部電極２４が容量絶縁膜２３を介して対向することにより、キャパシタとして機能する。容量絶縁膜２３としては、酸化チタン（ＴｉＯ2），酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体膜や、それらの積層膜を使用できる。また、上部電極２４は、二酸化モリブデンを１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２２間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、上部電極としては、二酸化モリブデン（ＭｏＯ2）、二酸化マンガン（ＭｎＯ2）、二酸化クロム（ＣｒＯ2）、二酸化コバルト（ＣｏＯ2）及び二酸化ルテニウム（ＲｕＯ2）からなる群から選択された少なくとも一種の酸化物膜や、ルテニウム（Ｒｕ）、白金（Ｐｔ）などの金属膜も使用することができる。
【００４４】
次に、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極２４、容量絶縁膜２３、サポート膜２１）を除去することで、キャパシタ２５を形成した。なお、周辺回路領域におけるサポート膜２１を除去しておくことにより、周辺回路領域の第４の層間絶縁膜２０を貫通する深いコンタクトプラグを容易に形成することができる。
【００４５】
次に、シリコン酸化膜等を用いた第５の層間絶縁膜２６で上部電極２４上を覆い、ＣＭＰによって第５の層間絶縁膜２６上を平坦化する。次に、上部電極２４に所定の電位を与えるための第４のコンタクトプラグ２７と第２の配線２８を形成する。この後に表面保護膜等を形成すれば、図２に示したＤＲＡＭである半導体デバイス１００が完成する。
【００４６】
以上説明したように、本実施形態の半導体デバイス１００によれば、犠牲膜１８ｃを第１の導電膜１８ｂ上に設けて、コンタクトパッド１８を構成している。このような構成としたコンタクトパッドでは、下部電極２２を形成する際にコンタクトパッド１８の表面がオゾンで酸化されても、酸化物の電気抵抗率が低い犠牲膜１８ｃだけが酸化されて、酸化物の電気抵抗率が高い第１の導電膜１８ｂの酸化を防止することができる。このような第１の導電膜１８ｂの酸化防止効果により、コンタクトパッド１８における電気抵抗率の増大を抑制し、半導体デバイス１００の誤動作率を低減させることで、歩留向上を果たすことができる。
【００４７】
また、図１０及び１１で説明したように、犠牲膜１８ｃの表面に形成される酸化膜の電気抵抗率は、第１の導電膜１８ｂの表面に形成される酸化膜の電気抵抗率よりも低くなるように、犠牲膜１８ｃの材料を選択する。更に、第２の導電膜１８ｂの電気抵抗率は、第1の導電膜１８ａの電気抵抗率よりも低いことが好ましい。このように、第２の導電膜１８ｂ及び第２の金属の酸化物膜の電気抵抗率をそれぞれ、第１の導電膜１８ａ及び第１の金属の酸化物膜の電気抵抗率よりも低くすることによって、第1の導電膜１８ａ及び第１の金属の酸化物膜を有するパッドに比べて、本実施例の第1の導電膜１８ａ、第２の導電膜１８ｂ及び第２の金属の酸化物膜を有するパッド全体の電気抵抗率を低くすることが可能となる。
【００４８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４９】
１  半導体基板（シリコン基板）
２  ＳＴＩ
３  活性領域
４  ゲート絶縁膜
５  ゲート電極
６、１４、３１  絶縁膜
７  サイドウォール絶縁膜
８、８ａ、８ｂ  拡散層
９  第１の層間絶縁膜
１０、１０ａ、１０ｂ  第１のコンタクトプラグ
１１  第２の層間絶縁膜
１２  第２のコンタクトプラグ
１３  第１の配線
１５  サイドウォール絶縁膜
１６  第３の層間絶縁膜
１７  第３のコンタクトプラグ
１８  コンタクトパッド
１８ａ  拡散防止膜
１８ｂ  第１の導電膜
１８ｃ  犠牲膜（第２の導電膜）
１８Ａ  ダミーパッド
１９  カバー膜
２０  第４の層間絶縁膜
２１  サポート膜
２１Ａ、２１Ｂ  開口部
２２  下部電極
２２Ａ  ダミー電極
２３  容量絶縁膜
２４  上部電極
２５  キャパシタ
２６  第５の層間絶縁膜
２７  第４のコンタクトプラグ
２８  第２の配線
２９  第５のコンタクトプラグ
３０  第３の配線
３２  サイドウォール絶縁膜
３３  第６のコンタクトプラグ
３５  マスク膜
３５Ａ、３５Ｂ  開口部
３６  シリンダホール
３６Ａ  ダミーホール
１００  半導体デバイス
１０１  メモリセル領域
１０２  周辺回路領域
【図１】
2013120825.tif 000003
【図１１】
2013120825.tif 000004
【図２】
2013120825.tif 000005
【図３】
2013120825.tif 000006
【図４】
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【図５】
2013120825.tif 000008
【図６】
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【図７】
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【図８】
2013120825.tif 000011
【図９】
2013120825.tif 000012
【図１０】
2013120825.tif 000013
【図１２】
2013120825.tif 000014
【図１３】
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