(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、
前記記憶手段の周囲に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記接地線へ接続された第二導電型の第三の不純物拡散層と、を配置する事を特徴とするマイクロコンピュータ。
【請求項２】
請求項１記載のマイクロコンピュータにおいて、
前記第二導電型の第一の不純物拡散層を前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とするマイクロコンピュータ。
【請求項３】
請求項１記載のマイクロコンピュータにおいて、
前記第二導電型の第一の不純物拡散層、前記第二及び第三の不純物拡散層を、前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とするマイクロコンピュータ。
【請求項４】
第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、
前記記憶手段に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記接地線へ接続された第二導電型の第三の不純物拡散層と、
前記第二導電型の第一の不純物拡散層を前記マイクロコントロールユニット及び前記周辺機能に面する側に配置する事を特徴とするマイクロコンピュータ。
【請求項５】
第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、
前記記憶手段の周囲に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記記憶手段に面する近い側に配置され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に配置され、接地線へ接続された第二導電型の第三の不純物拡散層と、
を配置する事を特徴とするマイクロコンピュータ。
【請求項６】
第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、
前記記憶手段に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記記憶手段に面する近い側に配置され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記第二の不純物拡散層と平行するように前記
記憶手段と遠い側に配置され、接地線へ接続された第二導電型の第三の不純物拡散層と、前記第二導電型の第一の不純物拡散層を前記マイクロコントロールユニット及び前記周辺機能に面する側に配置する事を特徴とするマイクロコンピュータ。
【請求項７】
第一導電型の半導体基板上にチャンネルホットエレクトロンにより書き込みを行う記憶手段を集積する半導体装置において、
前記記憶手段の周囲に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記接地線へ接続された第二導電型の第三の不純物拡散層と、を配置する事を特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第二導電型の第一の不純物拡散層を前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第二導電型の第一の不純物拡散層、前記第二及び第三の不純物拡散層を、前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とする半導体装置。
【請求項１０】
第一導電型の半導体基板上に論理機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積する半導体装置において、
前記記憶手段の周囲に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記記憶手段に面する近い側に配置され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に配置され、接地線へ接続された第二導電型の第三の不純物拡散層と、を配置する事を特徴とする半導体装置。
【請求項１１】
第一導電型の半導体基板上に論理機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積する半導体装置において、
前記記憶手段に隣接配置された第二導電型の第一の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記記憶手段に面する近い側に配置され、接地線へ接続された第一導電型の第二の不純物拡散層と、
前記第一の不純物拡散層の中に形成され、前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に配置され、接地線へ接続された第二導電型の第三の不純物拡散層と、前記第二導電型の第一の不純物拡散層を前記論理機能に面する側に配置する事を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に構成されたマイクロコンピュータ及びゲートアレイ等の論理機能を含んだ半導体装置に関する。
【０００２】
【従来の技術】
従来、ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックを内蔵するマイクロコンピュータ及び半導体装置に於いては、図７（ａ）に示すように配線領域を設けて他の内部構成ブロックと距離を置いて配置する事によりキャリアの再結合による消滅を待つか、又は特開昭５７−４８２５７等に開示されている様に接地線Ｖｓｓへ接続されたＰ＋拡散領域を配置する事により、書き込み時に発生する基板電流を吸収するものであった。
【０００３】
【発明が解決しようとする課題】
従来、上記構成をとっていた為ＥＰＲＯＭ及びＦＬＡＳＨメモリへの書き込み時に発生するチャンネルホットエレクトロンによるキャリアをトリガとする、ラッチアップが発生し易い、もしくはラッチアップ耐量が低いという大きな欠点を有していた。
【０００４】
【課題を解決するための手段】
上記目的を達成すべく、請求項１に係わるマイクロコンピュータは、第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、前記記憶手段の周囲に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に接地線へ接続された第一導電型の第二の不純物拡散層及び前記接地線へ接続された第二導電型の第三の不純物拡散層を配置する事を特徴とする。
【０００５】
請求項２に係わるマイクロコンピュータは、請求項１記載のマイクロコンピュータにおいて、前記第二導電型の第一の不純物拡散層を前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とする。
【０００６】
請求項３に係わるマイクロコンピュータは、請求項１記載のマイクロコンピュータにおいて、前記第二導電型の第一の不純物拡散層を切れ目無く配置し、前記第一の不純物拡散層の中に配置された前記第二及び第三の不純物拡散層も前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とする。
【０００７】
請求項４に係わるマイクロコンピュータは、第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、前記記憶手段に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に接地線へ接続された第一導電型の第二の不純物拡散層及び前記接地線へ接続された第二導電型の第三の不純物拡散層を配置し、前記第二導電型の第一の不純物拡散層を前記マイクロコントロールユニット及び前記周辺機能に面する側に配置する事を特徴とする。
【０００８】
請求項５に係わるマイクロコンピュータは、第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、前記記憶手段の周囲に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に前記記憶手段に面する近い側に接地線へ接続された第一導電型の第二の不純物拡散層を配置し、前記第一の不純物拡散層の中で前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に接地線へ接続された第二導電型の第三の不純物拡散層を配置する事を特徴とする。
【０００９】
請求項６に係わるマイクロコンピュータは、第一導電型の半導体基板上にマイクロコントロールユニット及び周辺機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積するマイクロコンピュータにおいて、前記記憶手段に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に前記記憶手段に面する近い側に接地線へ接続された第一導電型の第二の不純物拡散層を配置し、前記第一の不純物拡散層の中で前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に接地線へ接続された第二導電型の第三の不純物拡散層を配置し、前記第二導電型の第一の不純物拡散層を前記マイクロコントロールユニット及び前記周辺機能に面する側に配置する事を特徴とする。
【００１０】
請求項７に係わる半導体装置は、第一導電型の半導体基板上にチャンネルホットエレクトロンにより書き込みを行う記憶手段を集積する半導体装置において、前記記憶手段の周囲に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に接地線へ接続された第一導電型の第二の不純物拡散層及び前記接地線へ接続された第二導電型の第三の不純物拡散層を配置する事を特徴とする。
【００１１】
請求項８に係わる半導体装置は、請求項６記載の半導体装置において、前記第二導電型の第一の不純物拡散層を前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とする。
【００１２】
請求項９に係わる半導体装置は、請求項６記載の半導体装置において、前記第二導電型の第一の不純物拡散層を切れ目無く配置し、前記第一の不純物拡散層の中に配置された前記第二及び第三の不純物拡散層も前記記憶手段の周りを囲むように切れ目無く配置する事を特徴とする。
【００１３】
請求項１０に係わる半導体装置は、第一導電型の半導体基板上に論理機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積する半導体装置において、前記記憶手段の周囲に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に前記記憶手段に面する近い側に接地線へ接続された第一導電型の第二の不純物拡散層を配置し、前記第一の不純物拡散層の中で前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に接地線へ接続された第二導電型の第三の不純物拡散層を配置する事を特徴とする。
【００１４】
請求項１１に係わる半導体装置は、第一導電型の半導体基板上に論理機能と共に、チャンネルホットエレクトロンにより書き込みを行う記憶手段を集積する半導体装置において、前記記憶手段に隣接する形で第二導電型の第一の不純物拡散層を配置し、前記第一の不純物拡散層の中に前記記憶手段に面する近い側に接地線へ接続された第一導電型の第二の不純物拡散層を配置し、前記第一の不純物拡散層の中で前記第二の不純物拡散層と平行するように前記記憶手段と遠い側に接地線へ接続された第二導電型の第三の不純物拡散層を配置し、前記第二導電型の第一の不純物拡散層を前記論理機能に面する側に配置する事を特徴とする。
【００１５】
【作用】
請求項１に係わるマイクロコンピュータでは、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、接地線に接続された不純物拡散層により構成される寄生バイポーラトランジスタへ集めて接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００１６】
請求項２に係わるマイクロコンピュータでは、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、周囲に切れ目無く配置された不純物拡散層及び前記不純物拡散層内部に構成される寄生バイポーラトランジスタを通して接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００１７】
請求項３に係わるマイクロコンピュータでは、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、周囲に切れ目無く配置された不純物拡散層により構成される、切れ目の無い寄生バイポーラトランジスタにより漏れなく接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００１８】
請求項４に係わるマイクロコンピュータでは、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアをトリガとしてラッチアップを起こしやすい箇所に集中的に不純物拡散層を配置し、寄生バイポーラトランジスタを通して接地線へ吸収させることにより、少ない面積で効果的にラッチアップ対策を行う事ができる。
【００１９】
請求項５に係わるマイクロコンピュータでは、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成として、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事によりラッチアップ耐量を飛躍的に高める事ができる。
【００２０】
請求項６に係わるマイクロコンピュータでは、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成とし、ラッチアップを起こしやすい箇所に集中的に不純物拡散層を配置し、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事により少ない面積で効果的にラッチアップ対策を行う事ができる。
【００２１】
請求項７に係わる半導体装置では、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、接地線に接続された不純物拡散層により構成される寄生バイポーラトランジスタへ集めて接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００２２】
請求項８に係わる半導体装置では、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、周囲に切れ目無く配置された不純物拡散層及び前記不純物拡散層内部に構成される寄生バイポーラトランジスタを通して接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００２３】
請求項９に係わるマイクロコンピュータでは、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、周囲に切れ目無く配置された不純物拡散層により構成される、切れ目の無い寄生バイポーラトランジスタにより漏れなく接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００２４】
請求項１０に係わる半導体装置では、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成として、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事によりラッチアップ耐量を飛躍的に高める事ができる。
【００２５】
請求項１１に係わる半導体装置では、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成とし、ラッチアップを起こしやすい箇所に集中的に不純物拡散層を配置し、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事により少ない面積で効果的にラッチアップ対策を行う事ができる。
【００２６】
【発明の実施の形態】
以下本発明における実施例を図１、図２、図３、及び図４を用いて説明する。
【００２７】
図１は本発明によるマイクロコンピュータの全体の構成並びに配置を表すブロック図である。図１（ａ）はＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック１０２の周りを囲むように配置されたブロック図である。半導体基板１００上に接地線Ｖｓｓへ接続されたＮＷＥＬＬ領域１０１がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック１０２の周囲に配置され、書き込み動作時に発生するホットキャリアが、他のマイクロコントロールユニット（以下ＭＣＵと称する）１０３等の回路ブロックへ進入するのを防止する。
【００２８】
図１（ｂ）はＮＷＥＬＬ領域１１１及び１１２がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック１１３の周囲でＭＣＵ１１４、周辺回路１１５及び記憶機能ＲＡＭ１１６に面する位置に配置されたブロック図である。
【００２９】
図２は本発明による半導体装置の全体の構成並びに配置を表すブロック図である。図２（ａ）はＮＷＥＬＬ領域２０１がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック２０２の周りを囲むように配置されたブロック図である。半導体基板２００上に接地線Ｖｓｓへ接続されたＮＷＥＬＬ領域２０１がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック２０２の周囲に配置され、書き込み動作時に発生するホットキャリアが、他のゲートアレイ２０３等の回路ブロックへ進入するのを防止する。
【００３０】
図２（ｂ）はＮＷＥＬＬ領域２１１及び２１２がＥＰＲＯＭ／ＦＬＡＳＨメモリブロック２１３の周囲でゲートアレイ２１４、記憶機能ＲＡＭ２１５に面する位置に配置されたブロック図である。
【００３１】
図３及び図４はそれぞれＮＷＥＬＬ領域によるガードリングの拡大図を示している。図３（ａ）はＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３０１に隣接する位置に配置されたＮＷＥＬＬ領域３０２を示しており、Ｎ＋領域３０４及びＰ＋領域３０３がＮＷＥＬＬ領域３０２内に形成されている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３０１に近い側にＮ＋領域３０４、遠い側にＰ＋領域３０３を形成する。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ３０７によりそれぞれＡＬ３０５，３０６と接続される。図中には明示されていないが、前記ＡＬはそれぞれ接地線Ｖｓｓへと接続されている。
【００３２】
図３（ｂ）はＥＰＲＯＭ／ＦＬＡＳＨメモリブロックに隣接する位置に配置されたＮＷＥＬＬ領域の他の実施例を示しており、Ｎ＋領域３１４及びＰ＋領域３１３がＮＷＥＬＬ領域３１２内に形成されている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック３１１に近い側にＮ＋領域３１４、遠い側にＰ＋領域３１３を形成する。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ３１７によりそれぞれＡＬ３１５，３１６と接続される。前記それぞれのＡＬは図で示すように、適当な間隔で互いに接続されている。この場合Ｎ＋領域３１４、Ｐ＋領域３１３をまたぐ形で全面にＡＬを配置する事も可能である。図中には明示されていないが、前記ＡＬは接地線Ｖｓｓへと接続されている。
【００３３】
図４（ａ）はＥＰＲＯＭ／ＦＬＡＳＨメモリブロックに隣接する位置に配置されたＮＷＥＬＬ領域の他の実施例を示しており、Ｎ＋領域４０３及びＰ＋領域４０４がＮＷＥＬＬ領域４０２内に形成されている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック４０１に近い側にＰ＋領域４０４、遠い側にＮ＋領域４０３を形成する。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ４０７によりそれぞれＡＬ４０５，４０６と接続される。図中には明示されていないが、前記ＡＬはそれぞれ接地線Ｖｓｓへと接続されている。
【００３４】
図４（ｂ）はＥＰＲＯＭ／ＦＬＡＳＨメモリブロックに隣接する位置に配置されたＮＷＥＬＬ領域の他の実施例を示しており、Ｎ＋４１３領域及びＰ＋領域４１４がＮＷＥＬＬ領域４１２内に形成されている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック４１１に近い側にＰ＋領域４１４、遠い側にＮ＋領域４１５を形成する。前記Ｎ＋、Ｐ＋領域はＣＯＮＴＡＣＴ４１７によりそれぞれＡＬ４１５，４１６と接続される。それぞれのＡＬは図で示すように、適当な間隔で互いに接続されている。この場合Ｎ＋領域４１３、Ｐ＋領域４１４をまたぐ形で全面にＡＬを配置する事も可能である。図中には明示されていないが、前記ＡＬは接地線Ｖｓｓへと接続されている。
【００３５】
図５及び図６はＮＷＥＬＬ領域によるガードリングの断面の等価回路図を示している。図５（ａ）は図３に示したガードリングの断面の等価回路図を示しており、ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの構成要素であるスタックゲート型メモリセル５０２の書き込み時に発生するホットエレクトロンによるキャリアの吸収経路を説明する為の、寄生素子を図示している。書き込み状態に於いて前記スタックゲート型メモリセル５０２は、フローティングゲート５１１、コントロールゲート５１０、プログラム電圧Ｖｐｐが印可されるＮ＋ドレイン領域５０３、及び接地線Ｖｓｓへ接続されるＮ＋ソース領域５０４より構成される。接地線ＶｓｓはＰ−基板５００への電位を取る為のＰ＋領域５０５へも接続されている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの周囲に隣接する形でＮＷＥＬＬ領域５０１によるガードリングを配置する。前記ＮＷＥＬＬ内に接地線Ｖｓｓへ接続されたＮ＋領域５０７及びＰ＋領域５０８を配置する。Ｐ−基板５００−Ｎ＋ソース領域５０４との間で寄生ダイオード５０６が構成される。またＰ−基板５００−ＮＷＥＬＬ５０１−Ｐ＋領域５０８との間でＰＮＰ型寄生バイポーラトランジスタＴｒ５０９が構成される。前記寄生バイポーラトランジスタのエミッタ領域ＥはＰ−基板、Ｐ＋領域５０５を通して接地線Ｖｓｓへ接続される。寄生バイポーラトランジスタのベース領域ＢはＮＷＥＬＬ、Ｎ＋領域５０７を通してＶｓｓへ接続される。寄生バイポーラトランジスタ５０９のコレクタ領域ＣはＰ＋領域５０８を通してＶｓｓへ接続される。
【００３６】
書き込み状態では、スタックゲート型メモリセル５０２のドレイン５０３へＶｐｐが印可される。Ｖｐｐの電圧は１２Ｖ〜２０Ｖ程度であり、フローティングゲート５１１へ電子を注入するのに必要なチャンネルホットエレクトロンが発生するのに十分な電圧が供給される。コントロールゲート５１０には、発生したホットエレクトロンを引きつけるのに十分な正の電位が印可される。しかしながらＥＰＲＯＭ／ＦＬＡＳＨメモリのホットキャリア注入による書き込みは、注入効率が非常に悪くチャンネル電流のごく一部しか寄与しない。一般的に注入効率は０．１〜１％程度と言われている。残りの電子は基板電流となりラッチアップのトリガ電流となるので、接地電源線へ速やかに流す必要がある。チャンネルホットエレクトロンによる基板電流によりＰ−基板の電位が上昇し、キャリアの量が少ない場合は、Ｐ−基板の寄生抵抗を通してＰ＋領域５０５へ電流として流れ接地線Ｖｓｓへ吸収される。しかし基板電位がＶｓｓに対し０．６〜０．７Ｖ以上上昇すると寄生ダイオード５０６の順方向電流Ｉ３が流れる。同時に寄生トランジスタ５０９のエミッタＥ−ベースＢ間でダイオードの順方向電流Ｉ２が流れる。さらに基板電位が上昇すると寄生トランジスタ５０９のエミッタＥ−コレクタＣ間を寄生バイポーラの増幅率で決まる電流Ｉ１が流れ、Ｐ＋領域５０８を通してＶｓｓへ吸収される。寄生トランジスタ５０９のベース領域はＮＷＥＬＬ５０１で構成されている為、前記ＮＷＥＬＬの深さ方向に寄生トランジスタが構成される。従って、ＮＷＥＬＬの拡散深さで決まるガードリングを構成する事ができる。
【００３７】
図６は図４に示したガードリングの断面の等価回路図を示しており、ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの構成要素であるスタックゲート型メモリセル６０２の書き込み時に発生するホットエレクトロンによるキャリアの吸収経路を説明する為の、寄生素子を図示している。書き込み状態に於いてＥＰＲＯＭ／ＦＬＡＳＨメモリブロックのスタックゲート型メモリセル６０２は、フローティングゲート６１１、コントロールゲート６１０、プログラム電圧Ｖｐｐが印可されるＮ＋ドレイン領域６０３、及び接地線Ｖｓｓへ接続されるＮ＋ソース領域６０４より構成される。接地線ＶｓｓはＰ−基板６００への電位を取る為のＰ＋領域６０５へも接続されている。ＥＰＲＯＭ／ＦＬＡＳＨメモリブロックの周囲に隣接する形でＮＷＥＬＬ領域６０１によるガードリングを配置する。前記ＮＷＥＬＬ内に接地線Ｖｓｓへ接続されたＰ＋領域６０７及びＮ＋領域６０８を配置する。Ｐ−基板６００−Ｎ＋ソース領域６０４との間で寄生ダイオード６０６が構成される。またＰ−基板６００−ＮＷＥＬＬ６０１−Ｐ＋領域６０７との間でＰＮＰ型寄生バイポーラトランジスタ６０９が構成される。前記寄生バイポーラトランジスタＴｒ１のエミッタ領域ＥはＰ−基板５００、Ｐ＋領域６０５を通して接地線Ｖｓｓへ接続される。前記寄生トランジスタのベース領域ＢはＮＷＥＬＬ６０１、Ｎ＋領域６０８を通してＶｓｓへ接続される。寄生トランジスタ６０９のコレクタ領域ＣはＰ＋領域６０７を通してＶｓｓへ接続される。書き込み状態では、前述のようにスタックゲート型メモリセル６０２のドレイン６０３へＶｐｐが印可される。チャンネルホットエレクトロンによる基板電流によりＰ−基板６００の電位が上昇し、キャリアの量が少ない場合は、前記Ｐ−基板の寄生抵抗を通してＰ＋領域６０５へ電流として流れ接地線Ｖｓｓへ吸収される。しかし基板電位がＶｓｓに対し０．６〜０．７Ｖ以上上昇すると寄生ダイオード６０６の順方向電流Ｉ３が流れる。同時に寄生トランジスタ６０９のエミッタＥ−ベースＢ間でダイオードの順方向電流Ｉ２が流れる。さらに基板電位が上昇すると前記寄生トランジスタのエミッタＥ−コレクタＣ間を寄生バイポーラの増幅率で決まる電流Ｉ１が流れ、Ｐ＋領域６０８を通してＶｓｓへ吸収される。前記寄生トランジスタのエミッタＥから注入された電子は、ベースＢを拡散していきベース幅と少数キャリア拡散長との相関で決まる量だけ再結合し、残った電子がベースの端まで達する。
【００３８】
Ｐ＋領域６０７をＥＰＲＯＭ／ＦＬＡＳＨメモリブロックに面して配置する事により、寄生バイポーラトランジスタ６０９のベース幅を短くし再結合して消滅するキャリアを減らす事により、増幅率をより大きくする事が可能となり、基板電流をより有効に接地線Ｖｓｓへ流す事が可能となる。
【００３９】
以上、本実施例ではＰ−基板上に形成されたＥＰＲＯＭ／ＦＬＡＳＨメモリブロックについて説明を行ったが、ＰＷＥＬＬ上に形成されたＥＰＲＯＭ／ＦＬＡＳＨメモリブロックについても同様なＮＷＥＬＬのガードリングが構成可能である。
【００４０】
【発明の効果】
以上のように請求項１から３に係るマイクロコンピュータによれば、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、接地線に接続された不純物拡散層により構成される寄生バイポーラトランジスタを通して接地線へ吸収させる事により、有効なラッチアップ対策を行う事ができる。
【００４１】
請求項４に係わるマイクロコンピュータによれば、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアをトリガとしてラッチアップを起こしやすい箇所に集中的に不純物拡散層を配置し、寄生バイポーラトランジスタを通して接地線へ吸収させることにより、少ない面積で効果的なラッチアップ対策を行う事ができる。
【００４２】
請求項５に係わるマイクロコンピュータによれば、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成として、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事によりラッチアップ耐量を飛躍的に高める事ができる。
【００４３】
請求項６に係わるマイクロコンピュータによれば、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成とし、ラッチアップを起こしやすい箇所に集中的に不純物拡散層を配置し、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事により少ない面積で効果的にラッチアップ対策を行う事ができる。
【００４４】
請求項７から９に係る半導体装置によれば、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生するキャリアを、接地線に接続された不純物拡散層により構成される寄生バイポーラトランジスタを通して接地線へ吸収させる事により、ラッチアップ対策を行う事ができる。
【００４５】
請求項１０に係わる半導体装置によれば、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成として、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事によりラッチアップ耐量を飛躍的に高める事ができる。
【００４６】
請求項１１に係わる半導体装置によれば、不純物拡散層の配置を寄生バイポーラトランジスタの電流増幅率が大きく取れる構成とし、ラッチアップを起こしやすい箇所に集中的に不純物拡散層を配置し、チャンネルホットエレクトロンにより書き込みを行う記憶手段から発生したキャリアを接地線へ吸収させる事により少ない面積で効果的にラッチアップ対策を行う事ができる。
【図面の簡単な説明】
【図１】本発明による全体の構成及びその配置を表すブロック図である。
【図２】本発明によるＮＷＥＬＬ領域によるガードリングの例を示す拡大図である。
【図３】本発明によるＮＷＥＬＬ領域によるガードリングの例を示す拡大図である。
【図４】本発明によるＮＷＥＬＬ領域によるガードリングの例を示す拡大図である。
【図５】図３に示すＮＷＥＬＬ領域によるガードリングの断面の等価回路図である。
【図６】図４に示すＮＷＥＬＬ領域によるガードリングの断面の等価回路図である。
【図７】従来例を表すブロック図及び断面の等価回路図である。
【符号の説明】
１００  半導体基板
１０１  ＮＷＥＬＬ領域
１０２  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
１０３  マイクロコントロールユニット（ＭＣＵ）
１０４  記憶機能（ＲＡＭ）
１０５  周辺回路
１１０  半導体基板
１１１  ＮＷＥＬＬ領域
１１２  ＮＷＥＬＬ領域
１１３  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
１１４  マイクロコントロールユニット（ＭＣＵ）
１１５  周辺回路
１１６  記憶機能（ＲＡＭ）
２００  半導体基板
２０１  ＮＷＥＬＬ領域
２０２  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
２０３  ゲートアレイ
２０４  記憶機能（ＲＡＭ）
２１０  半導体基板
２１１  ＮＷＥＬＬ領域
２１２  ＮＷＥＬＬ領域
２１３  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
２１４  ゲートアレイ
２１５  記憶機能（ＲＡＭ）
３０１  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
３０２  ＮＷＥＬＬ領域
３０３  Ｐ＋領域
３０４  Ｎ＋領域
３０５  ＡＬ
３０６  ＡＬ
３０７  ＣＯＮＴＡＣＴ
３１１  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
３１２  ＮＷＥＬＬ領域
３１３  Ｐ＋領域
３１４  Ｎ＋領域
３１５  ＡＬ
３１６  ＡＬ
３１７  ＣＯＮＴＡＣＴ
４０１  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
４０２  ＮＷＥＬＬ領域
４０３  Ｎ＋領域
４０４  Ｐ＋領域
４０５  ＡＬ
４０６  ＡＬ
４０７  ＣＯＮＴＡＣＴ
４１１  ＥＰＲＯＭ／ＦＬＡＳＨメモリブロック
４１２  ＮＷＥＬＬ領域
４１３  Ｎ＋領域
４１４  Ｐ＋領域
４１５  ＡＬ
４１６  ＡＬ
４１７  ＣＯＮＴＡＣＴ
５００  Ｐ−基板
５０１  ＮＷＥＬＬ領域
５０２  スタックゲート型メモリセル
５０３  Ｎ＋ドレイン領域
５０４  Ｎ＋ソース領域
５０５  Ｐ＋領域
５０６  寄生ダイオード
５０７  Ｎ＋領域
５０８  Ｐ＋領域
５０９  ＰＮＰ型寄生バイポーラトランジスタ
５１０  コントロールゲート
５１１  フローティングゲート
６００  Ｐ−基板
６０１  ＮＷＥＬＬ領域
６０２  スタックゲート型メモリセル
６０３  Ｎ＋ドレイン領域
６０４  Ｎ＋ソース領域
６０５  Ｐ＋領域
６０６  寄生ダイオード
６０７  Ｐ＋領域
６０８  Ｎ＋領域
６０９  寄生バイポーラトランジスタ
６１０  コントロールゲート
６１１  フローティングゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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