(57)【特許請求の範囲】
【請求項１】
電圧制御発振器からの出力を比較分周器により分周し、得られた比較分周信号の位相と、基準分周器からの基準信号の位相との位相差を位相比較器により求め、得られた位相差に応じた信号をチャージポンプにより出力させ、その出力をループフィルタによりフィルタリングし、ループフィルタからの直流出力に基づき前記電圧制御発振器の発振周波数を変化させるＰＬＬシンセサイザにおいて、
前記チャージポンプは、
位相比較周期ごとに、前記基準分周信号と前記比較分周信号との位相差に応じた第１の時間の間電流を供給し、供給された電流に基づいた第１電荷を第１コンデンサにチャージする第１チャージ手段と、
該第１チャージ手段によるチャージの直後に、前記位相比較周期の半周期に相当する時間と前記第１の時間との差に応じた第２の時間の間電流を供給し、供給された電流に基づいた第２電荷を第２コンデンサにチャージする第２チャージ手段と、
該第２チャージ手段によるチャージの直後に、前記第１及び第２チャージ手段によりそれぞれチャージされた前記第１及び第２電荷を同時にそれぞれホールドする第１および第２ホールド手段とを備え、
前記第１および第２ホールド手段によりそれぞれホールドされた前記第１及び第２電荷の差に応じた差電流を前記ループフィルタに出力することを特徴とするＰＬＬシンセサイザ。
【請求項２】
請求項１において、
前記第１および第２ホールド手段によりそれぞれホールドされた前記第１及び第２電荷に応じた電圧を入力し、第１及び第２出力電圧をそれぞれ出力する差動増幅手段と、
前記第１及び第２出力電圧を第１及び第２電流に変換するとともに、前記第１電流と第２電流との前記差電流を前記ループフィルタに出力する電圧電流変換手段と
を更に備えることを特徴とするＰＬＬシンセサイザ。
【請求項３】
請求項１または２において、
前記第１チャージ手段は、前記基準分周信号のレベルと前記比較分周信号の反転比較分周信号レベルとをＡＮＤ演算して得られるパルス幅に相当する時間の間電流を供給し、供給された電流に基づいた第１電荷を前記第１コンデンサにチャージし、
前記第２チャージ手段は、前記基準分周信号のレベルと前記比較分周信号のレベルとをＡＮＤ演算して得られるパルス幅に相当する時間の間電流を供給し、供給された電流に基づいた第２電荷を前記第２コンデンサにチャージすることを特徴とするＰＬＬシンセサイザ。
【請求項４】
請求項２において、
前記電圧電流変換手段は、前記第１電流が前記第２電流未満の場合に、前記差電流を前記ループフィルタから引き込み、前記第１電流が前記第２電流を超える場合に、前記差電流を前記ループフィルタに流し込み、前記第１電流が前記第２電流に等しい場合に電流を出力しないことを特徴とするＰＬＬシンセサイザ。
【請求項５】
請求項２において、
前記電圧電流変換手段は、
第１及び第２電流源と、前記第１出力電圧に応じて前記第１電流源からの第３電流を前記第１電流に重畳する第１重畳回路と、前記第２出力電圧に応じて前記第２電流源からの第４電流を前記第２電流に重畳する第２重畳回路とを備え、
前記第１電流に前記第３電流が重畳された電流と前記第２電流に前記第４電流が重畳された電流との差の電流を前記ループフィルタに出力することを特徴とするＰＬＬシンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬシンセサイザに関するものである。
【０００２】
【従来の技術】
携帯電話等の移動体通信機器に用いられているＰＬＬ（phase locked loop ）シンセサイザとしては、図５に示すものが知られている。図５に示すようなＰＬＬシンセサイザは、電圧制御発振器（ＶＣＯ）６０５からの出力を比較分周器６０６により分周し、得られた比較分周信号の位相と、基準分周器６０１からの基準信号の位相との位相差を位相比較器６０２により求め、得られた位相差に応じた信号をチャージポンプ６０３により出力させ、その出力をループフィルタ６０４によりフィルタリングし、ループフィルタ６０４からの直流出力によりＶＣＯ６０５を駆動し、比較分周信号の周波数と位相を基準信号にロックさせるようになっている。
【０００３】
図５に示す位相比較器６０２は、論理ゲートにより構成されており、基準信号Ref と比較分周信号Slv の立ち上がりエッジに応答して動作するようになっている。基準信号Ref の周波数（fref）と比較信号Slv の周波数（fslv）の関係が、fref＞fslvの場合には、例えば、図６に示すように、出力信号UPのレベルはＨ（ハイレベル）、出力信号DWのレベルがＬ（ローレベル）になる。fref＜fslvの場合には、例えば、図７に示すように、出力信号UPのレベルはＬ、出力信号DWのレベルはＨになる。fref＝fslvである場合にも、位相比較器６０２の不感帯をなくすようにしているので、例えば、図８に示すように、出力信号UPと出力信号DWがハザード（ひげ）になる。
【０００４】
図５に示すチャージポンプ６０３は、図９に示すように、電源とグランドの間に２つのＦＥＴ  Mp1 ，Mn1 が直列に接続されており、位相比較器６０２の出力信号UPのレベルがＨになると、ＦＥＴ  Mp1 がオンにされ、電源からループフィルタ６０４へ電流が供給され、一方、位相比較器６０２の出力信号DWがＨになると、ＦＥＴ  Mn1 がオンにされ、ループフィルタ６０４から電流が引き抜かれる。
【０００５】
【発明が解決しようとする課題】
しかし、fref＝fslvである場合に、位相比較器６０２を構成する論理ゲートと論理ゲートの間の伝搬遅延に起因して、幅の広いハザード（ひげ）が現われることがあり、この場合、現われたハザードに起因して、システムの位相ノイズまたはスプリアス特性に悪影響が及んでいた。
【０００６】
このような問題点を解決する方法として、分数分周方式（Fractional N）で比較周波数を整数分周方式より高く設定して、周波数軸上でスプリアスの立つ位置をＶＣＯの発振周波数から遠くへ飛ばすようにする方法が知られている。しかし、この方法では、演算処理を必要とするので、この方法を採用した場合には、整数分周方式に比べ回路規模が大きくなってしまうという新たな問題が生じる。また、この方法を採用しても、スプリアスがＶＣＯの発振周波数から遠く離れるだけであって、無くなるわけではないので、条件によってはシステムの位相ノイズ特性に悪影響を及ぼす可能性があり、本質的な解決にはならなかった。
【０００７】
本発明の目的は、上記のような問題点を解決し、スプリアスを抑制することができるＰＬＬシンセサイザを提供することにある。
【０００８】
【課題を解決するための手段】
本発明のＰＬＬシンセサイザは、電圧制御発振器からの出力を比較分周器により分周し、得られた比較分周信号の位相と、基準分周器からの基準信号の位相との位相差を位相比較器により求め、得られた位相差に応じた信号をチャージポンプにより出力させ、その出力をループフィルタによりフィルタリングし、ループフィルタからの直流出力に基づき前記電圧制御発振器の発振周波数を変化させるＰＬＬシンセサイザにおいて、前記チャージポンプは、位相比較周期ごとに、前記基準分周信号と前記比較分周信号との位相差に応じた第１の時間の間電流を供給し、供給された電流に基づいた第１電荷を第１コンデンサにチャージする第１チャージ手段と、該第１チャージ手段によるチャージの直後に、前記位相比較周期の半周期に相当する時間と前記第１の時間との差に応じた第２の時間の間電流を供給し、供給された電流に基づいた第２電荷を第２コンデンサにチャージする第２チャージ手段と、該第２チャージ手段によるチャージの直後に、前記第１及び第２チャージ手段によりそれぞれチャージされた前記第１及び第２電荷を同時にそれぞれホールドする第１および第２ホールド手段とを備え、前記第１および第２ホールド手段によりそれぞれホールドされた前記第１及び第２電荷の差に応じた差電流を前記ループフィルタに出力することを特徴とする。
さらに、本発明のＰＬＬシンセサイザは、前記第１および第２ホールド手段によりそれぞれホールドされた前記第１及び第２電荷に応じた電圧を入力し、第１及び第２出力電圧をそれぞれ出力する差動増幅手段と、前記第１及び第２出力電圧を第１及び第２電流に変換するとともに、前記第１電流と第２電流との前記差電流を前記ループフィルタに出力する電圧電流変換手段とを更に備えることができる。
【０００９】
第１チャージ手段は、前記基準分周信号のレベルと前記比較分周信号の反転比較分周信号レベルとをＡＮＤ演算して得られるパルス幅に相当する時間の間電流を供給し、供給された電流に基づいた第１電荷を前記第１コンデンサにチャージし、第２チャージ手段は、前記基準分周信号のレベルと前記比較分周信号のレベルとをＡＮＤ演算して得られるパルス幅に相当する時間の間電流を供給し、供給された電流に基づいた第２電荷を前記第２コンデンサにチャージすることができる。
【００１０】
電圧電流変換手段は、前記第１電流が前記第２電流未満の場合に、前記差電流を前記ループフィルタから引き込み、前記第１電流が前記第２電流を超える場合に、前記差電流を前記ループフィルタに流し込み、前記第１電流が前記第２電流に等しい場合に電流を出力しないことができる。さらに、電圧電流変換手段は、第１及び第２電流源と、前記第１出力電圧に応じて前記第１電流源からの第３電流を前記第１電流に重畳する第１重畳回路と、前記第２出力電圧に応じて前記第２電流源からの第４電流を前記第２電流に重畳する第２重畳回路とを備え、前記第１電流に前記第３電流が重畳された電流と前記第２電流に前記第４電流が重畳された電流との差の電流を前記ループフィルタに出力することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１２】
＜第１の実施の形態＞
図１は本発明の第１の実施の形態を示す。図１において、１０１は基準分周器であり、基準発振器１００からの信号を分周するものである。１０６は比較分周器であり、電圧制御発振器（ＶＣＯ：volage controlled oscillator）１０５からの出力を分周するものである。１０２は位相比較器であり、基準分周器１０１からの基準信号Ref のレベルと比較分周器１０６からの比較分周信号Slv の反転レベルとをＡＮＤ演算して信号ｕｐを生成し、基準信号Ref のレベルと比較分周信号Slv とをＡＮＤ演算して信号ｄｗを生成し、信号ｄｗの立ち下がりに同期して立ち上がる信号ｃｏｍｐであって基準発振器１００の出力信号を分周して得られるマスタクロックのｎ（＞1 ）個分のパルス幅を有する信号ｃｏｍｐを生成し、信号ｃｏｍｐの反転レベルと基準信号Ref の反転レベルとをＡＮＤ演算して信号ｉｎｉｔを生成している。信号ｕｐと、信号ｄｗと、信号ｃｏｍｐと、信号ｉｎｉｔとの位相比較周期ごとのタイミングの一例を図２に示す。１０３はチャージポンプであり、位相比較器１０２により得られた位相差に応じた電流を出力するものである。１０４はループフィルタであり、チャージポンプ１０３からの電流をフィルタリングするものである。１０５は電圧制御発振器（ＶＣＯ）であり、ループフィルタ１０４の直流出力電圧に応じて、発振周波数を変化させるものである。
【００１３】
なお、比較分周器１０６と、ループフィルタ１０４と、ＶＣＯ１０５の詳細な説明は、例えば、Frequency Synthesizer Design Handbook; James A. Crawford, 1994を参照されたい。
【００１４】
次に、図１のチャージポンプ１０３の動作を、チャージポンプ１０３の構成を示す図３を参照して説明する。各位相比較周期ごとに、位相比較器１０２からの、信号ｕｐと、信号ｄｗと、信号ｃｏｍｐと、信号ｉｎｉｔは、例えば、図２に示すタイミングでチャージポンプ１０３に印加される。チャージポンプ１０３では、信号ｕｐがＦＥＴ  SWP1およびＦＥＴ  SWN3に印加され、信号ｕｐの反転信号ｕｐ＃（ｕｐ＃は図３ではｕｐバーで示してある）がＦＥＴ  SWP2およびＦＥＴ  SWN4に印加され、信号ｄｗがＦＥＴ  SWP3およびＦＥＴ  SWN1に印加され、信号ｄｗの反転信号である信号ｄｗ＃（ｄｗ＃は図３ではｄｗバーで示してある）がＦＥＴ  SWP4およびＦＥＴ  SWN2に印加され、信号ｃｏｍｐがＦＥＴ  SWN7およびＦＥＴ  SWN8に印加され、信号ｉｎｉｔがＦＥＴ  SWN5およびＦＥＴ  SWN6に印加されている。
【００１５】
位相比較周期ごとに、まず、信号ｕｐが立ち上がり、信号ｕｐがＨの間は、信号ｄｗと、信号ｃｏｍｐと、信号ｉｎｉｔのレベルは、それぞれ、Ｌになっている。従って、Ｈの信号ｕｐが印加されたＦＥＴ  SWP1はオフにされるとともに、Ｌの信号ｕｐ＃が印加されたＦＥＴ  SWP2はオンにされて、ＦＥＴ  MP2 がアクティブにされ、また、Ｌの信号ｄｗが印加されたＦＥＴ  SWN1はオフにされるとともに、Ｈの信号ｄｗ＃が印加されたＦＥＴ  SWN2はオンにされて、ＦＥＴ  MN3 がインアクティブにされ、さらに、Ｌの信号ｃｏｍｐが印加されたＦＥＴ  SWN7はオフにされ、Ｌの信号ｉｎｉｔが印加されたＦＥＴ  SWN5がオフにされ、電源からの電流がＦＥＴ  MP2 を介してコンデンサCsamplepにチャージされる。
【００１６】
一方、Ｌの信号ｄｗが印加されたＦＥＴ  SWP3がオンにされるとともに、Ｈの信号ｄｗ＃が印加されたＦＥＴ  SWP4がオフにされて、ＦＥＴ  MP3 がインアクティブにされ、また、Ｈの信号ｕｐが印加されたＦＥＴ  SWN3はオンにされるとともに、Ｌの信号ｕｐ＃が印加されたＦＥＴ  SWN4がオフにされて、ＦＥＴ  MN4 がアクティブになり、さらに、Ｌの信号ｃｏｍｐが印加されたＦＥＴ  SWN8がオフにされ、Ｌの信号ｉｎｉｔが印加されたＦＥＴ  SWN6がオフにされ、コンデンサCsamplenの電荷がＦＥＴ  MN4 を介してグランドにディスチャージされる。
【００１７】
ついで、信号ｕｐが立ち下がると同時に、信号ｄｗが立ち上がり、信号ｄｗがＨの間は、信号ｕｐと、信号ｃｏｍｐと、信号ｉｎｉｔのレベルは、それぞれ、Ｌになっている。従って、Ｌの信号ｕｐが印加されたＦＥＴ  SWP1はオンにされるとともに、Ｈの信号ｕｐ＃が印加されたＦＥＴ  SWP2はオフにされて、ＦＥＴ  MP2 がインアクティブにされ、また、Ｈの信号ｄｗが印加されたＦＥＴ  SWN1はオンにされるとともに、Ｌの信号ｄｗ＃が印加されたＦＥＴ  SWN2はオフにされて、ＦＥＴ  MN3 がアクティブにされ、さらに、Ｌの信号ｃｏｍｐが印加されたＦＥＴ  SWN7はオフにされ、Ｌの信号ｉｎｉｔが印加されたＦＥＴ  SWN5がオフにされ、コンデンサCsamplepの電荷がＦＥＴ  MN3 を介してグランドにディスチャージされる。
【００１８】
一方、Ｈの信号ｄｗが印加されたＦＥＴ  SWP3がオフにされるとともに、Ｌの信号ｄｗ＃が印加されたＦＥＴ  SWP4がオンにされて、ＦＥＴ  MP3 がアクティブにされ、また、Ｌの信号ｕｐが印加されたＦＥＴSWN3はオフにされるとともに、Ｈの信号ｕｐ＃が印加されたＦＥＴ  SWN4がオンにされて、ＦＥＴ  MN4 がインアクティブにされ、さらに、Ｌの信号ｃｏｍｐが印加されたＦＥＴ  SWN8はオフにされ、Ｌの信号ｉｎｉｔが印加されたＦＥＴ  SWN6がオフにされ、電源の電流がＦＥＴ  MP3 を介してコンデンサCsamplenにチャージされる。
【００１９】
そして、信号ｄｗが立ち下がると同時に、信号ｃｏｍｐが立ち上がり、信号ｃｏｍｐがＨの間は、信号ｕｐと、信号ｄｗと、信号ｉｎｉｔのレベルがＬになっている。従って、Ｌの信号ｕｐが印加されたＦＥＴ  SWP1がオンにされるとともに、Ｈの信号ｕｐ＃が印加されたＦＥＴ  SWP2がオフにされて、ＦＥＴ  MP2 がインアクティブにされ、また、Ｌの信号ｄｗが印加されたＦＥＴ  SWN1はオフにされるとともに、Ｈの信号ｄｗ＃が印加されたＦＥＴ  SWN2はオンにされて、ＦＥＴ  MN3 がインアクティブにされ、さらに、Ｈの信号ｃｏｍｐが印加されたＦＥＴ  SWN7はオンにされ、Ｌの信号ｉｎｉｔが印加されたＦＥＴ  SWN5がオフにされ、コンデンサCsamplepの電荷ががＦＥＴ  SWN7を介してコンデンサCholdpにディスチャージされ、コンデンサCholdpにホールドされる。
【００２０】
一方、Ｌの信号ｄｗが印加されたＦＥＴ  SWP3がオンにされるとともに、Ｈの信号ｄｗ＃が印加されたＦＥＴ  SWP4がオフにされて、ＦＥＴ  MP3 がインアクティブにされ、また、Ｌの信号ｕｐが印加されたＦＥＴSWN3がオフにされるとともに、Ｈの信号ｕｐ＃が印加されたＦＥＴ  SWN4がオンにされて、ＦＥＴ  MN4 インアクティブにされ、さらに、Ｈの信号ｃｏｍｐが印加されたＦＥＴ  SWN8はオンにされ、Ｌの信号ｉｎｉｔが印加されたＦＥＴ  SWN6がオフにされ、コンデンサCsamplenの電荷がＦＥＴ  SWN3を介してコンデンサCholdnにディスチャージされ、コンデンサCholdnにホールドされる。
【００２１】
コンデンサCsamplepの電荷がコンデンサCholdpにホールドされるとともに、コンデンサCsamplenの電荷がコンデンサCholdnにホールドされると、コンデンサCholdpの電圧が差動増幅回路のＦＥＴ  MN5 に印加されるとともに、コンデンサCholdn間の電圧が差動増幅器のＦＥＴ  MN6 に印加され、差動出力がＶ−ＩコンバータのＦＥＴ  MP6 およびＦＥＴ  MP7 に印加される。
【００２２】
信号ｕｐのパルス幅が信号ｄｗのパルス幅より大きい場合、すなわち、基準分周信号Ref の周波数frefが比較分周信号の周波数fslvより小さい場合は、ＦＥＴ  MP7 を流れる電流が、ＦＥＴ  MP6 を流れる電流すなわちＦＥＴ  MN8 を流れる電流より大きいので、ＦＥＴ  MP6 を流れる電流と、ＦＥＴ  MP7 を流れる電流との差電流がループフィルタ104 に流れ込むことになる。
【００２３】
信号ｕｐのパルス幅が信号ｄｗのパルス幅より小さい場合、すなわち、基準分周信号Ref の周波数frefが比較分周信号の周波数fslvより大きい場合は、ＦＥＴ  MP7 を流れる電流が、ＦＥＴ  MP6 を流れる電流すなわちＦＥＴ  MN8 を流れる電流より小さいので、ＦＥＴ  MP6 を流れる電流と、ＦＥＴ  MP7 を流れる電流との差電流がループフィルタ104 から引き込まれることになる。
【００２４】
信号ｕｐのパルス幅が信号ｄｗのパルス幅に等しい場合、すなわち、基準分周信号Ref の周波数frefが比較分周信号の周波数fslvに一致した場合は、ＦＥＴ  MP7 を流れる電流Ｉｕｐが、ＦＥＴ  MP6 を流れる電流ＩｄｗすなわちＦＥＴ  MN8 を流れる電流と等しく、すなわち、電流Ｉｕｐが流れている期間をＴｕｐとし、電流Ｉｄｗが流れている期間をＴｄｗとした場合に、
【００２５】
【数１】
I ｕｐ×Ｔｕｐ＝I ｄｗ×Ｔｄｗ
と表すことができ、また、期間Ｔｕｐ，Ｔｄｗと位相比較周期Ｔとの間に、
【００２６】
【数２】
Ｔｕｐ＋Ｔｄｗ＝Ｔ／２
という関係があるので、チャージポンプ１０３から電流がループフィルタ104 に流れ込まず引き込まれないことになる。
【００２７】
そして、信号ｃｏｍｐが立ち下がると同時に、信号ｉｎｉｔが立ち上がり、信号ｉｎｉｔのレベルがＨである間は、信号ｕｐと、信号ｄｗと、信号ｃｏｍｐのレベルがＬである。従って、Ｌの信号ｕｐが印加されたＦＥＴ  SWP1がオンにされるとともに、Ｈの信号ｕｐ＃が印加されたＦＥＴ  SWP2がオフにされて、ＦＥＴ  MP2 がインアクティブにされ、また、Ｌの信号ｄｗが印加されたＦＥＴ  SWN1はオフにされるとともに、Ｈの信号ｄｗ＃が印加されたＦＥＴ  SWN2はオンにされて、ＦＥＴ  MN3 がインアクティブにされ、さらに、Ｌの信号ｃｏｍｐが印加されたＦＥＴ  SWN7がオンにされ、Ｈの信号ｉｎｉｔが印加されたＦＥＴ  SWN5がオンにされ、コンデンサCsamplepの電荷がＦＥＴ  SWN5を介してグランドにディスチャージされ、コンデンサCsamplepが初期化される。
【００２８】
一方、Ｌの信号ｄｗが印加されたＦＥＴ  SWP3がオンにされるとともに、Ｈの信号ｄｗ＃が印加されたＦＥＴ  SWP4がオフにされて、ＦＥＴ  MP3 がインアクティブにされ、また、Ｌの信号ｕｐが印加されたＦＥＴ  SWN3がオフにされるとともに、Ｈの信号ｕｐ＃が印加されたＦＥＴ  SWN4がオンにされて、ＦＥＴ  MN4 がインアクティブにされ、さらに、Ｌの信号ｃｏｍｐが印加されたＦＥＴ  SWN8はオフにされ、Ｈの信号ｉｎｉｔが印加されたＦＥＴ  SWN6がオンにされ、コンデンサCsamplenの電荷がＦＥＴ  SWN6を介してグランドにディスチャージされ、コンデンサCsamplenが初期化される。
【００２９】
ここで、チャージポンプ１０３からループフィルタ１０４に供給される電荷Ｑｔは、チャージポンプ１０３からの出力電流をＩとし、位相比較周期をＴとした場合、
【００３０】
【数３】
Ｑｔ＝I ×Ｔ
と表すことができる。
【００３１】
一方、図９に示す従来例において、チャージポンプ６０３からループフィルタ６０４に供給される電荷Ｑｔは、チャージポンプ出力平均電流をIav とし、信号ＵＰがＨの期間をＴＵＰ( または、信号ＤＷのＨの期間をＴＤＷ) とした場合、
【００３２】
【数４】
Ｑｔ＝Iav ×ＴＵＰ
または、
【００３３】
【数５】
Ｑｔ＝Iav ×ＴＤＷ
と表すことができる。
【００３４】
また、位相比較周期Ｔと、信号ＵＰがＨの期間ＴＵＰ( または、信号ＤＷのＨの期間ＴＤＷ) との間の関係は、ＴＵＰ＜Ｔ／２（または、ＴＤＷ＜Ｔ／２）であるので、本実施の形態のチャージポンプ１０３からの電流を、従来例のチャージポンプ６０３からの電流より低く抑えることができる。しかも、チャージポンプ１０３は、上述したようなサンプルホールドを行っているので、電流を小さくしたことに起因するループゲインの低下は生じない。従って、ループゲイン低下に起因する周波数引き込み速度の低下を防止することができる。
【００３５】
また、本実施の形態では、チャージポンプ１０３により上述したようなサンプルホールドを行うようにしたので、スイッチングノイズ（フイードスルーノイズ）やオフセットの発生を低減することができる。
【００３６】
さらに、本実施の形態では、ロック条件が満たされたとき、すなわち、ＦＥＴ  MP7 を流れる電流I ｕｐと、ＦＥＴ  MN8 を流れる電流I ｄｗが等しくなったときは、電流Ｉｕｐが流れている期間をＴｕｐとし、電流Ｉｄｗが流れている期間をＴｄｗとし、位相比較周期をＴとした場合、
【００３７】
【数６】
Ｔｕｐ＝Ｔｄｗ＝Ｔ／４
という関係が成り立ち、チャージポンプ１０３の電流源は位相サンプル時は位相比較周期／４ずつ動作することになり、ロック状態では、電流I ｕｐと電流I ｄｗが等しくなって、ループフィルタ１０４への電流はゼロになるだけで、チャージポンプ１０３は動作しているので、位相比較器１０２に不感帯はない。従って、ＰＬＬシンセサイザの位相ノイズ（または、スプリアス）特性に悪影響が及ぼされることはない。
【００３８】
一般的に、位相比較器およびチャージポンプは送信または受信のＰＬＬシンセサイザの構成要素として使用されるが、これは本発明の適用範囲内である。周波数引き込み時間はシステムの伝達関数から決定されるが、位相ノイズ（または、システムのスプリアス特性）は、構成要素の回路方式に依るところが大きい。
【００３９】
＜第２の実施の形態＞
本実施の形態は第１の実施の形態との比較でいえば、Ｖ−Ｉコンバータの構成が相違する。本実施の形態では、図４に示すように、電流源ＩｐとＦＥＴ MP8直列接続した回路を、ＦＥＴ MP7 に並列に接続し、ＦＥＴ MP7 およびＦＥＴMP8 の各ゲートに、コンデンサCholdn間電圧を印加するようにするとともに、ＦＥＴ MN9 と電流源Ｉｎとを直列接続した回路を、ＦＥＴ MN8 に並列に接続し、ＦＥＴ MN8 およびＦＥＴ MN9 の各ゲートに、コンデンサCholdP間電圧を印加するようにしたので、ＦＥＴ MP8 がＦＥＴ MP7 と実質的に同様に動作するとともに、ＦＥＴ MN9 がＦＥＴ MN8 と実質的に同様に動作する。
【００４０】
ロック状態になった場合の動作を説明すると、ＦＥＴ MN5 のゲート電位がＦＥＴ MN6 のゲート電位より高くなっているので、ＦＥＴ MP4 のドレイン電圧が下がって、ＦＥＴ MP8 のgmが上がり、電流源Ipからの電流がＦＥＴ MP8 に流れ易くなる。その結果、ループフィルタ１０４に供給される電流が増加することになり、周波数引き込み速度が速くなる。そして、ＦＥＴ MN5 とＦＥＴ MN6 のゲート電位がバランスした状態になると、ＦＥＴ MP8 とＦＥＴ MN9 はほとんどオフ状態になって、電流源Ip、Inからの電流がＦＥＴ MP8 、ＦＥＴ MN9 に流れなくなり、その結果、電流源Ip、Inの電流はループフィルタ１０４へ供給されない。
【００４１】
つまり、ループフィルタ１０４の電位が、ロックする電位より大きくはずれている場合は、電流源Ipまたは電流源Inからの電流を、チャージポンプ１０３の電流に加算して出力し、ロックする電位に近ずくにつれ、ＦＥＴ MP8 、MN9 が電流源Ip、Inからの電流の調整を行い、ロック時は、ＦＥＴ MP8 、MN9 はともにオフになり、チャージポンプ１０３の電流はＦＥＴ MP7 、MN8 の差電流だけになる。
【００４２】
本実施の形態は、このように構成したので、第１の実施の形態に比較して、周波数引き込み速度が速くなる。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、上記のように構成したので、位相ノイズ特性またはスプリアス特性を向上させることができる。
【００４４】
また、本発明によれば、上記のように構成したので、周波数引き込み速度をより速くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１の位相比較器１０２から出力される信号ｕｐと、信号ｄｗと、信号ｃｏｍｐと、信号ｉｎｉｔのタイミングの一例を示すタイミングチャートである。
【図３】図１のチャージポンプ１０３の構成を示す回路図である。
【図４】本発明の第２の実施の形態を示す回路図である。
【図５】ＰＬＬシンセサイザの従来例を示すブロック図である。
【図６】図５のチャージポンプ６０３の構成を示す回路図である。
【図７】  Ref ＞Slv である場合の各信号のタイミングの一例を示すタイミングチャートである。
【図８】  Ref ＜Slv である場合の各信号のタイミングの一例を示すタイミングチャートである。
【図９】  Ref ＝Slv である場合の各信号のタイミングの一例を示すタイミングチャートである。
【符号の説明】
１００  基準発振器
１０１  基準分周器
１０２  位相比較器
１０３  チャージポンプ
１０４  ループフィルタ
１０５  電圧制御発振器
１０６  比較分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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