(57)【要約】【課題】電流コラプス現象を抑えることができると共に、リーク電流を抑制して耐圧を向上できる窒化物半導体装置を提供する。【解決手段】このＧａＮ系ＨＦＥＴによれば、アンドープＡｌＧａＮ層１２上に形成されたコラプス抑制膜１８により電流コラプスを抑制できる。また、ゲート電極１５とコラプス抑制膜１８との間にＳｉＯで作製した第２の絶縁膜２３を形成したことで、コラプス抑制膜１８を介してゲート電極１５に流れるリーク電流を抑制して耐圧を向上できる。ゲート電極１５の第１,第２のフィールドプレート部１５ｂ,１５ｃを第２の絶縁膜２３上の第１の部分１５ｂ−１,１５ｃ−１と第３の絶縁膜２７上の第２の部分１５ｂ−２,１５ｃ−２とによる複数段構造とすることができるので、電界集中を緩和でき、ゲート電極１５へのリーク電流を低減できる。【選択図】図１
2013149851.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に基部とこの基部から上記ドレイン電極に向かって延在しているフィールドプレート部を有するゲート電極と、
上記窒化物半導体層上、かつ、上記ドレイン電極と上記ソース電極との間の領域に、上記ゲート電極のフィールドプレート部の下で延在するように形成されていると共に上記ゲート電極に対して予め設定された間隔を隔てた端縁部を有する電流コラプスを抑制するための第１の絶縁膜と、
上記第１の絶縁膜の端縁部と上記ゲート電極との間の領域を埋めるように形成されていると共に上記窒化物半導体層上から上記第１の絶縁膜の端縁部上に亘って延在している第２の絶縁膜と、
上記第１の絶縁膜の端縁部の上記基部側の端よりも上記基部から離隔していると共に上記ゲート電極のフィールドプレート部の下に延在していて上記第２の絶縁膜上に形成された第３の絶縁膜とを備え、
上記ゲート電極のフィールドプレート部は、
上記基部から上記第１の絶縁膜の端縁部上の上記第２の絶縁膜上に延在している第１の部分と、
上記第１の部分から上記第３の絶縁膜上に延在している第２の部分と
を有することを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
上記第１の絶縁膜は、
ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜であり、
上記第２の絶縁膜は、
酸化膜、または、上記第１の絶縁膜よりも窒素の比率が高いシリコン窒化膜であることを特徴とする窒化物半導体装置。
【請求項３】
請求項１または２に記載の窒化物半導体装置において、
上記ゲート電極は、
上記基部が上記窒化物半導体層にショットキー接合しているショットキー電極であることを特徴とする窒化物半導体装置。
【請求項４】
請求項１または２に記載の窒化物半導体装置において、
上記ゲート電極の基部が上記第２の絶縁膜上に形成されたＭＩＳ構造であることを特徴とする窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体層上にソース電極とドレイン電極およびゲート電極が形成された窒化物半導体装置に関する。
【背景技術】
【０００２】
従来、窒化物半導体装置としては、窒化物半導体層上にソース電極とドレイン電極が離間して形成され、このソース電極とドレイン電極との間にゲート電極が形成され、窒化物半導体層上に第１の絶縁膜と第２の絶縁膜が積層された電界効果トランジスタがある(例えば、特開２００４−２００２４８号公報(特許文献１)参照)。
【０００３】
この電界効果トランジスタは、ゲート電極がフィールドプレート構造であり、第１の絶縁膜をシリコン窒化膜で形成することにより電流コラプスを抑えようとしている。この電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【０００４】
しかしながら、上記電界効果トランジスタでは、電流コラプス現象を抑えることができても、高電圧下ではリーク電流が生じて耐圧が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、この発明の課題は、電流コラプス現象を抑えることができると共に、リーク電流を抑制して耐圧を向上できる窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の窒化物半導体装置は、窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に基部とこの基部から上記ドレイン電極に向かって延在しているフィールドプレート部を有するゲート電極と、
上記窒化物半導体層上、かつ、上記ドレイン電極と上記ソース電極との間の領域に、上記ゲート電極のフィールドプレート部の下で延在するように形成されていると共に上記ゲート電極に対して予め設定された間隔を隔てた端縁部を有する電流コラプスを抑制するための第１の絶縁膜と、
上記第１の絶縁膜の端縁部と上記ゲート電極との間の領域を埋めるように形成されていると共に上記窒化物半導体層上から上記第１の絶縁膜の端縁部上に亘って延在している第２の絶縁膜と、
上記第１の絶縁膜の端縁部の上記基部側の端よりも上記基部から離隔していると共に上記ゲート電極のフィールドプレート部の下に延在していて上記第２の絶縁膜上に形成された第３の絶縁膜とを備え、
上記ゲート電極のフィールドプレート部は、
上記基部から上記第１の絶縁膜の端縁部上の上記第２の絶縁膜上に延在している第１の部分と、
上記第１の部分から上記第３の絶縁膜上に延在している第２の部分と
を有することを特徴としている。
【０００８】
この発明の窒化物半導体層によれば、上記窒化物半導体層上に形成された第１の絶縁膜により電流コラプスを抑制できる。また、上記ゲート電極と上記第１の絶縁膜との間に第２の絶縁膜を形成し、上記第１の絶縁膜がゲート電極から離隔していることで、上記第１の絶縁膜を介してゲート電極に流れるリーク電流を抑制して耐圧を向上できる。
【０００９】
また、上記ゲート電極のフィールドプレート部を、上記第２の絶縁膜上の第１の部分と上記第３の絶縁膜上の第２の部分による複数段構造とすることができ、上記フィールドプレート部によって電界集中を緩和でき、ゲート電極へのリーク電流を低減できる。
【００１０】
また、一実施形態の窒化物半導体装置では、上記第１の絶縁膜は、
ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜であり、
上記第２の絶縁膜は、
酸化膜、または、上記第１の絶縁膜よりも窒素の比率が高いシリコン窒化膜である。
【００１１】
この実施形態によれば、上記ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜で作製した第１の絶縁膜によって、電流コラプスを効果的に抑制できる。また、上記酸化膜、または、上記第１の絶縁膜よりも窒素の比率が高いシリコン窒化膜で作製した第２の絶縁膜によって、ゲート電極へのリーク電流を効果的に抑制できる。
【００１２】
また、一実施形態の窒化物半導体装置では、上記ゲート電極は、
上記基部が上記窒化物半導体層にショットキー接合しているショットキー電極である。
【００１３】
この実施形態によれば、上記ゲート電極のフィールドプレート部の第１の部分を上記基部から上記第１の絶縁膜の端縁部までの上記第２の絶縁膜上に延在している一段目の部分とこの一段目部分から上記第１の絶縁膜の端縁部上に延在する第２の絶縁膜上に延在する二段目の部分とを有する構造とし、上記フィールドプレート部の第２の部分を三段目の部分とすることができる。このような三段のフィールドプレート部によって、電界集中の緩和を図れ、ゲート電極へのリーク電流を低減できる。
【００１４】
また、一実施形態の窒化物半導体装置では、上記ゲート電極の基部が上記第２の絶縁膜上に形成されたＭＩＳ構造である。
【００１５】
この実施形態によれば、上記ＭＩＳ(メタル・インシュレータ・セミコンダクタ)構造により、ゲート電極へのリーク電流の低減を図れる。
【発明の効果】
【００１６】
この発明の窒化物半導体装置によれば、窒化物半導体層上に形成された第１の絶縁膜により電流コラプスを抑制できるとともに、ゲート電極と第１の絶縁膜との間に第２の絶縁膜を形成したことで、上記第１の絶縁膜を介してゲート電極に流れるリーク電流を抑制して耐圧を向上できる。また、上記ゲート電極のフィールドプレート部を、上記第２の絶縁膜上の第１の部分と上記第３の絶縁膜上の第２の部分による複数段構造とすることができ、上記フィールドプレート部によって電界集中を緩和でき、ゲート電極へのリーク電流を低減できる。
【図面の簡単な説明】
【００１７】
【図１】この発明の窒化物半導体装置の第１実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
【図２】上記第１実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図３】図２の工程に続く工程を説明する断面図である。
【図４】図３の工程に続く工程を説明する断面図である。
【図５】図４の工程に続く工程を説明する断面図である。
【図６】図５の工程に続く工程を説明する断面図である。
【図７】比較例のＧａＮ系ＨＦＥＴを示す断面図である。
【図８】この発明の窒化物半導体装置の第２実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
【図９】上記第２実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図１０】図９の工程に続く工程を説明する断面図である。
【図１１】図１０の工程に続く工程を説明する断面図である。
【図１２】図１１の工程に続く工程を説明する断面図である。
【図１３】図１２の工程に続く工程を説明する断面図である。
【発明を実施するための形態】
【００１８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１９】
(第１の実施の形態)
図１は、この発明の窒化物半導体装置の第１実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
【００２０】
この実施形態のＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層１１と、アンドープＡｌＧａＮ層１２を順に形成している。このアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２との界面に２ＤＥＧ(２次元電子ガス)１９が発生する。このアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２で窒化物半導体の積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、上記ＡｌＧａＮ層１２上にＧａＮキャップ層を形成してもよい。
【００２１】
上記アンドープＡｌＧａＮ層１２を貫通して上記アンドープＧａＮ層１１内に達するリセス２１,２２が予め定められた間隔をあけて形成され。このリセス２１,２２上に、ソース電極１３とドレイン電極１４を形成している。上記ソース電極１３とドレイン電極１４との間にゲート電極１５を形成している。
【００２２】
なお、上記リセス２１,２２を形成せずに、上記アンドープＡｌＧａＮ層１２上にソース電極１３とドレイン電極１４を形成してもよい。この場合は、上記アンドープＡｌＧａＮ層１２の厚さを例えば１０ｎｍとしてソース電極１３とドレイン電極１４をアニールすることでオーミックコンタクト可能にできる。また、上記アンドープＡｌＧａＮ層１２の厚さを例えば３０ｎｍとしてアンドープＡｌＧａＮ層１２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。
【００２３】
上記ゲート電極１５は、上記アンドープＡｌＧａＮ層１２にショットキー接合している基部１５ａとこの基部１５ａから上記ドレイン電極１４に向かって延在している第１のフィールドプレート部１５ｂと上記基部１５ａから上記ソース電極１３に向かって延在している第２のフィールドプレート部１５ｃを有している。なお、この第２のフィールドプレート部１５ｃはなくてもよい。
【００２４】
また、電流コラプスを抑制するためのコラプス抑制膜１８が、上記ソース電極１３と上記ドレイン電極１４との間で上記アンドープＡｌＧａＮ層１２上に第１の絶縁膜として形成されている。この第１の絶縁膜としてのコラプス抑制膜１８は、上記ゲート電極１５の第１,第２のフィールドプレート部１５ｂ,１５ｃの下に延在している。このコラプス抑制膜１８には、第１の端縁部１８ａと第２の端縁部１８ｂで規定される開口２５が形成されている。
【００２５】
上記コラプス抑制膜１８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
【００２６】
また、上記第１の絶縁膜としてのコラプス抑制膜１８上に第２の絶縁膜２３が形成されている。この第２の絶縁膜２３は、上記コラプス抑制膜１８の端縁部１８ａ,１８ｂと上記ゲート電極１５との間の領域を埋めるように形成されている。また、この第２の絶縁膜２３は、上記アンドープＡｌＧａＮ層１２上に形成された第１,第２の端縁部２３ａ,２３ｂで規定される開口２６が形成されている。この開口２６をゲート電極１５の基部１５ａが貫通している。
【００２７】
上記第２の絶縁膜２３は、一例として、上記コラプス抑制膜１８を作製するＳｉリッチなシリコン窒化膜よりも窒素Ｎの比率が大きく、屈折率が１.８〜２.２のＳｉＮで作製される。また、上記第２の絶縁膜２３を、ＳｉＯもしくはＳｉＯ２で作製してもよい。
【００２８】
また、第３の絶縁膜２７が上記第２の絶縁膜２３上に形成されている。この第３の絶縁膜２７は、上記第１の絶縁膜としてのコラプス抑制膜１８の第１,第２の端縁部１８ａ,１８ｂの上記基部１５ａ側の端よりも上記基部１５ａから離隔している。また、上記第３の絶縁膜２７は、上記ゲート電極１５の第１,第２のフィールドプレート部１５ｂ,１５ｃの下に延在している。
【００２９】
上記第３の絶縁膜２７は、一例として、上記コラプス抑制膜１８を作製するＳｉリッチなシリコン窒化膜よりも窒素Ｎの比率が大きく、屈折率が１.７〜１.９のＳｉＮで作製される。また、上記第３の絶縁膜２７を、ＳｉＯもしくはＳｉＯ２で作製してもよい。
【００３０】
上記ゲート電極１５の第１のフィールドプレート部１５ｂは、上記基部１５ａから上記コラプス抑制膜１８の第１の端縁部１８ａ上の第２の絶縁膜２３上に延在している第１の部分１５ｂ−１と、この第１の部分１５ｂ−１から第３の絶縁膜２７上に延在している第２の部分１５ｂ−２とを有する。また、上記第１の部分１５ｂ−１は、上記第２の絶縁膜２３の第１の端縁部２３ａ上に形成された１段目の部分１５ｐと、コラプス抑制膜１８の第１の端縁部１８ａ上の第２の絶縁膜２３上に形成された２段目の部分１５ｑとを含む。
【００３１】
また、上記ゲート電極１５の第２のフィールドプレート部１５ｃは、上記基部１５ａから上記コラプス抑制膜１８の第２の端縁部１８ｂ上の第２の絶縁膜２３上に延在している第１の部分１５ｃ−１と、この第１の部分１５ｃ−１から第３の絶縁膜２７上に延在している第２の部分１５ｃ−２とを有する。また、上記第１の部分１５ｃ−１は、上記第２の絶縁膜２３の第２の端縁部２３ｂ上に形成された１段目の部分１５ｒと、コラプス抑制膜１８の第２の端縁部１８ａ上の第２の絶縁膜２３上に形成された２段目の部分１５ｓとを含む。
【００３２】
上記ゲート電極１５は、一例として、ＷＮ層,Ｗ層が順に積層されたＷＮ/Ｗ、または、ＴｉＮで作製される。また、上記ソース電極１３およびドレイン電極１４は、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ、または、Ｈｆ/Ａｌ上にＨｆ/Ａｕを積層したＨｆ/Ａｌ/Ｈｆ/Ａｕで作製される。
【００３３】
次に、図２〜図６を順に参照して、この第１実施形態のＧａＮ系ＨＦＥＴの製造方法の一例を説明する。
【００３４】
まず、図示しないＳｉ基板上に、図２に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層１１、アンドープＡｌＧａＮ層１２、を順に形成する。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
【００３５】
次に、図２に示すように、上記アンドープＡｌＧａＮ層１２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜１８となるシリコン窒化膜３８を形成する。このコラプス抑制膜１８となるシリコン窒化膜３８の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記コラプス抑制膜１８となるシリコン窒化膜３８の膜厚は、一例として、２０ｎｍとしたが、２０ｎｍ〜５０ｎｍの範囲で設定してもよい。
【００３６】
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜３８を形成する際に、Ｎ２／ＮＨ３／ＳｉＨ４のガス流量比を調整することにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜３８を形成できる。このシリコン窒化膜３８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
【００３７】
また、例えば、コラプス抑制膜１８となるシリコン窒化膜３８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜３８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１.５：１にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００３８】
次に、上記コラプス抑制膜１８となるシリコン窒化膜３８上にフォトレジスト(図示せず)を形成し、露光,現像することにより、ソース電極１３,ドレイン電極１４を形成すべき領域の上記フォトレジスト、および、開口２５を形成すべき領域の上記フォトレジストを除去し、このフォトレジストをマスクとして、バッファードふっ酸(ＢＨＦ)を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、図２に示すように、上記コラプス抑制膜１８となるシリコン窒化膜３８のうち、ソース電極１３,ドレイン電極１４を形成すべき領域、および、開口２５を形成すべき領域を除去して、この領域にアンドープＡｌＧａＮ層１２を露出させる。
【００３９】
次に、上記コラプス膜１８となるシリコン窒化膜３８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
【００４０】
その後、図３に示すように、上記コラプス抑制膜１８上に、プラズマＣＶＤ(化学的気相成長)法により、ゲートリーク電流を低減させる第２の絶縁膜２３となるＳｉＯ膜３３を形成する。次に、フォトレジストを用いたパターニングにより、上記第２の絶縁膜２３を形成すべき領域にフォトレジスト(図示せず)を形成し、バッファードふっ酸(ＢＨＦ)を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、上記第２の絶縁膜２３を形成すべき領域以外のＳｉＯ膜３３を除去して、上記第２の絶縁膜２３を形成する。次に、上記第２の絶縁膜２３に、５００℃で３０分間のアニールを行なう。このアニールを行なうことで、次に述べる第３の絶縁膜２７をウェットエッチングにより開口する際にこの開口下の第２の絶縁膜２３が消失することを防止する。
【００４１】
その後、図４に示すように、上記第２の絶縁膜２３上および第２の絶縁膜２３から露出したアンドープＡｌＧａＮ層１２上に、プラズマＣＶＤ(化学的気相成長)法により、第３の絶縁膜２７となるＳｉＯ２膜３７を形成する。次に、フォトレジストを用いたパターニングにより、上記第３の絶縁膜２７を形成すべき領域にフォトレジスト(図示せず)を形成し、バッファードふっ酸(ＢＨＦ)を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、上記第３の絶縁膜２７を形成すべき領域以外のＳｉＯ２膜３７を除去して、上記第３の絶縁膜２７を形成する。
【００４２】
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極１５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図５に示すように、ＴｉＮ電極によるゲート電極１５を形成する。
【００４３】
次に、フォトリソグラフィにより、リセス２１,２２を形成すべき領域が開口したフォトレジスト(図示せず)を形成し、このフォトレジストをマスクとして、ドライエッチングを行なう。これにより、図６に示すように、上記第３の絶縁膜２７から第２の絶縁膜２３,コラプス抑制膜(第１の絶縁膜)１８およびＡｌＧａＮ層１２を貫通してＧａＮ層１１内まで達するリセス２１,２２を形成する。このリセス２１,２２がオーミック電極形成領域をなす。
【００４４】
次に、フォトリソグラフィにより、ソース電極１３,ドレイン電極１４を形成すべき領域(上記リセス２１,２２の領域)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図１に示すように、上記リセス２１,２２上にＴｉ/Ａｌ電極によるソース電極１３,ドレイン電極１４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極１３,ドレイン電極１４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００４５】
こうして作製した上記第１実施形態のＧａＮ系ＨＦＥＴによれば、上記アンドープＡｌＧａＮ層１２上に形成された第１の絶縁膜としてのコラプス抑制膜１８により電流コラプスを抑制できると共に、上記ゲート電極１５とコラプス抑制膜１８との間にＳｉＯで作製した第２の絶縁膜２３を形成したことで、上記コラプス抑制膜１８を介してゲート電極１５に流れるリーク電流を抑制して耐圧を向上できる。
【００４６】
また、上記ゲート電極１５の第１,第２のフィールドプレート部１５ｂ,１５ｃを、上記第２の絶縁膜２３上の第１の部分１５ｂ−１,１５ｃ−１と上記第３の絶縁膜２７上の第２の部分１５ｂ−２,１５ｃ−２とによる複数段構造とすることができる。この複数段構造の第１,第２のフィールドプレート部１５ｂ,１５ｃによって電界集中を緩和でき、ゲート電極１５へのリーク電流を低減できる。
【００４７】
また、この実施形態によれば、上記ゲート電極１５の第１のフィールドプレート部１５ｂの第１の部分１５ｂ−１を、上記基部１５ａから上記コラプス抑制膜１８の端縁部１８ａまでの上記第２の絶縁膜２３上に延在している一段目の部分１５ｐと、この一段目部分１５ｐから上記コラプス抑制膜１８の端縁部１８ａ上に延在する第２の絶縁膜２３上に延在する二段目の部分１５ｑとを有する構造としている。これにより、上記第１のフィールドプレート部１５ｂの第２の部分１５ｂ−２を三段目の部分とすることができる。このような三段のフィールドプレート部１５ｂによって、電界集中の一層の緩和を図れ、ゲート電極へのリーク電流を低減できる。
【００４８】
また、この実施形態によれば、上記ゲート電極１５の第２のフィールドプレート部１５ｃの第１の部分１５ｃ−１を、上記基部１５ａから上記コラプス抑制膜１８の端縁部１８ｂまでの上記第２の絶縁膜２３上に延在している一段目の部分１５ｒと、この一段目の部分１５ｒから上記コラプス抑制膜１８の端縁部１８ｂ上に延在する第２の絶縁膜２３上に延在する二段目の部分１５ｓとを有する構造としている。これにより、上記第２のフィールドプレート部１５ｃの第２の部分１５ｃ−２を三段目の部分とすることができる。このような三段のフィールドプレート部１５ｃによって、電界集中の一層の緩和を図れ、ゲート電極へのリーク電流を低減できる。
【００４９】
具体的一例では、上記第１実施形態のＧａＮ系ＨＦＥＴのゲートリーク電流は、５.０×１０−７(Ａ)であり、図７に示す比較例のＧａＮ系ＨＦＥＴのゲートリーク電流１.８×１０−５(Ａ) と比較して、ゲートリーク電流を格段に低減できた。なお、上記ゲートリーク電流は、常温(２５℃)で、ソース電極に０Ｖを印加し、ドレイン電極に６００Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、測定したゲートリーク電流の値である。
【００５０】
上記比較例は、図７に示すように、上記第１実施形態と同様、Ｓｉ基板(図示せず)上に順に形成されたアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２を有し、リセス２１,２２にソース電極１３,１４が形成されている。一方、この比較例は、上記第１実施形態のゲート電極１５に替えてゲート電極２０１を有し、上記第１実施形態のコラプス抑制膜１８,第２の絶縁膜２３,第３の絶縁膜２７に替えて、コラプス抑制膜２０５と第２の絶縁膜２０６を有する点が、上記第１実施形態と異なる。
【００５１】
この比較例では、上記コラプス抑制膜２０５は、上記第１実施形態のコラプス抑制膜１８と同じ組成であるが、ゲート電極２０１の基部２０１ａに達している。また、上記第２の絶縁膜２０６は、上記第１実施形態の第２の絶縁膜２３と同じ組成であるが、上記コラプス抑制膜１８上において上記基部２０１ａに達している。そして、上記ゲート電極２０１の第１の第１のフィールドプレート部２０１ｂと第２のフィールドプレート部２０１ｃは、上記コラプス抑制膜２０５,第２の絶縁膜２０６上で平坦に延在している。
【００５２】
上述の如く、この第１実施形態は、コラプス抑制膜１８の端縁部１８ａ,１８ｂをゲート電極１５から離隔させると共にコラプス抑制膜１８上の第２の絶縁膜２３の端縁部２３ａ,２３ｂをゲート電極１５まで延在させ、かつ、第３の絶縁膜２７を上記第２の絶縁膜２３上に形成した絶縁膜の三層構造とゲート電極１５のフィールドプレート部１５ｂ,１５ｃの三段構造とでもって、従来の２層構造の絶縁膜の比較例に比べて、ゲートリーク電流を格段に低減できた。
【００５３】
また、上記第１実施形態と上記比較例の電流コラプス特性を比較すると、上記比較例のコラプス値が３.０であったのに対して、上記第１実施形態ではコラプス値を１.４に低減できた。
【００５４】
なお、上記コラプス値は、次のようにして求めた。
【００５５】
(1) まず、ゲート-ソース間電圧Ｖｇｓ(Ｖ)を、０Ｖとし、ドレイン-ソース間電圧Ｖｄｓ(Ｖ)を、１Ｖとした状態で、ドレイン-ソース間に流れるドレイン-ソース間電流Ｉｄｓ(Ａ)を測定し、上記ドレイン-ソース間電圧Ｖｄｓを、ドレイン-ソース間電流Ｉｄｓで除算した値(Ｖｄｓ/Ｉｄｓ)を、第１の抵抗値ＲｏｎＤＣ(Ω)として求める。
【００５６】
(2) 次に、ゲート-ソース間電圧Ｖｇｓ(Ｖ)を、−１０Ｖとし、オフ状態にする。
【００５７】
(3) 次に、上記ドレイン-ソース間電圧Ｖｄｓを、試験電圧Ｖｄｓ(off)＝４００Ｖに設定する。
【００５８】
(4) 次に、ドレイン-ソース間電圧Ｖｄｓ(Ｖ)を、上記試験電圧Ｖｄｓ(off)から１Ｖに切換えて、この切換えから５(μ秒)後に、ゲート-ソース間電圧Ｖｇｓ(Ｖ)を、０Ｖとし、ドレイン-ソース間電圧Ｖｄｓ(Ｖ)を、１Ｖとした状態で、ドレイン-ソース間に流れるドレイン-ソース間電流Ｉｄｓ(Ａ)を測定する。この測定したＩｄｓ(Ａ)から、(Ｖｄｓ/Ｉｄｓ)を算出して、第２の抵抗値Ｒｏｎ(＝Ｖｄｓ/Ｉｄｓ)を求める。
【００５９】
(5) 上記第２の抵抗値Ｒｏｎを上記第１の抵抗値ＲｏｎＤＣで除算した値(Ｒｏｎ/ＲｏｎＤＣ)をコラプス値として求める。
【００６０】
(第２の実施の形態)
図８は、この発明の窒化物半導体装置の第２実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。この第２実施形態は、ＭＩＳ構造のＧａＮ系ＨＦＥＴである。
【００６１】
この実施形態のＧａＮ系ＨＦＥＴは、図８に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層７１と、アンドープＡｌＧａＮ層７２を順に形成している。このアンドープＧａＮ層７１とアンドープＡｌＧａＮ層７２との界面に２ＤＥＧ(２次元電子ガス)７９が発生する。このアンドープＧａＮ層７１とアンドープＡｌＧａＮ層７２で窒化物半導体の積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層７１とアンドープＡｌＧａＮ層７２との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、上記ＡｌＧａＮ層７２上にＧａＮキャップ層を形成してもよい。
【００６２】
上記アンドープＡｌＧａＮ層７２を貫通して上記アンドープＧａＮ層７１内に達するリセス８１,８２が予め定められた間隔をあけて形成され。このリセス８１,８２上に、ソース電極７３とドレイン電極７４を形成している。上記ソース電極７３とドレイン電極７４との間にゲート電極７５を形成している。
【００６３】
なお、上記リセス８１,８２を形成せずに、上記アンドープＡｌＧａＮ層７２上にソース電極７３とドレイン電極７４を形成してもよい。この場合は、上記アンドープＡｌＧａＮ層７２の厚さを例えば１０ｎｍとしてソース電極７３とドレイン電極７４をアニールすることでオーミックコンタクト可能にできる。また、上記アンドープＡｌＧａＮ層７２の厚さを例えば３０ｎｍとしてアンドープＡｌＧａＮ層７２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。
【００６４】
上記ゲート電極７５は、基部７５ａとこの基部７５ａから上記ドレイン電極１４に向かって延在している第１のフィールドプレート部７５ｂと上記基部７５ａから上記ソース電極７３に向かって延在している第２のフィールドプレート部７５ｃを有している。なお、この第２のフィールドプレート部７５ｃは、なくてもよい。
【００６５】
また、電流コラプスを抑制するためのコラプス抑制膜７８が、上記ソース電極７３と上記ドレイン電極７４との間で上記アンドープＡｌＧａＮ層７２上に第１の絶縁膜として形成されている。この第１の絶縁膜としてのコラプス抑制膜７８は、上記ゲート電極７５の第１,第２のフィールドプレート部７５ｂ,７５ｃの下に延在している。このコラプス抑制膜７８には、第１の端縁部７８ａと第２の端縁部７８ｂで規定される開口８５が形成されている。
【００６６】
上記コラプス抑制膜７８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
【００６７】
また、上記第１の絶縁膜としてのコラプス抑制膜７８上に第２の絶縁膜８３が形成されている。この第２の絶縁膜８３は、上記コラプス抑制膜７８の端縁部７８ａ,７８ｂと上記ゲート電極７５との間の領域を埋めるように形成されている。また、この第２の絶縁膜８３は、上記コラプス抑制膜７８の開口８５内で上記アンドープＡｌＧａＮ層７２上かつ上記ゲート電極７５の基部７５ａ下で延在する基部８３ａを有する。この第２の絶縁膜８３は、上記基部８３ａから上記コラプス抑制膜７８の第１の端縁部７８ａ上および第２の端縁部７８ｂ上に延在している。
【００６８】
上記第２の絶縁膜８３は、一例として、上記コラプス抑制膜７８を作製するＳｉリッチなシリコン窒化膜よりも窒素Ｎの比率が大きく、屈折率が１.８〜２.２のＳｉＮで作製される。また、上記第２の絶縁膜８３を、ＳｉＯもしくはＳｉＯ２で作製してもよい。
【００６９】
また、第３の絶縁膜８７が上記第２の絶縁膜８３上に形成されている。この第３の絶縁膜８７は、上記第１の絶縁膜としてのコラプス抑制膜７８の第１,第２の端縁部７８ａ,７８ｂの上記基部７５ａ側の端よりも上記基部７５ａから離隔している。また、上記第３の絶縁膜８７は、上記ゲート電極７５の第１,第２のフィールドプレート部７５ｂ,７５ｃの下に延在している。
【００７０】
上記第３の絶縁膜８７は、一例として、上記コラプス抑制膜７８を作製するＳｉリッチなシリコン窒化膜よりも窒素Ｎの比率が大きく、屈折率が１.７〜１.９のＳｉＮで作製される。また、上記第３の絶縁膜８７を、ＳｉＯもしくはＳｉＯ２で作製してもよい。
【００７１】
上記ゲート電極７５の第１のフィールドプレート部７５ｂは、上記基部７５ａから上記コラプス抑制膜７８の第１の端縁部７８ａ上の第２の絶縁膜８３上に延在している第１の部分７５ｂ−１と、この第１の部分７５ｂ−１から第３の絶縁膜８７上に延在している第２の部分７５ｂ−２とを有する。
【００７２】
また、上記ゲート電極７５の第２のフィールドプレート部７５ｃは、上記基部７５ａから上記コラプス抑制膜７８の第２の端縁部７８ｂ上の第２の絶縁膜８３上に延在している第１の部分７５ｃ−１と、この第１の部分７５ｃ−１から第３の絶縁膜２７上に延在している第２の部分７５ｃ−２とを有する。
【００７３】
上記ゲート電極７５は、一例として、ＷＮ層,Ｗ層が順に積層されたＷＮ/Ｗ、または、ＴｉＮで作製される。また、上記ソース電極１３およびドレイン電極１４は、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ、または、Ｈｆ/Ａｌ上にＨｆ/Ａｕを積層したＨｆ/Ａｌ/Ｈｆ/Ａｕで作製される。
【００７４】
次に、図９〜図１３を順に参照して、この第２実施形態のＭＩＳ構造のＧａＮ系ＨＦＥＴの製造方法の一例を説明する。
【００７５】
まず、図示しないＳｉ基板上に、図９に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層７１、アンドープＡｌＧａＮ層７２、を順に形成する。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
【００７６】
次に、図９に示すように、上記アンドープＡｌＧａＮ層７２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜７８となるシリコン窒化膜９８を形成する。このコラプス抑制膜７８となるシリコン窒化膜９８の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記コラプス抑制膜７８となるシリコン窒化膜９８の膜厚は、一例として、２０ｎｍとしたが、２０ｎｍ〜５０ｎｍの範囲で設定してもよい。
【００７７】
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜９８を形成する際に、Ｎ２／ＮＨ３／ＳｉＨ４のガス流量比を調整することにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜９８を形成できる。このシリコン窒化膜９８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
【００７８】
また、例えば、コラプス抑制膜７８となるシリコン窒化膜９８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜９８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１.５：１にすることが、電流コラプスを抑制する上で特に有効である。
【００７９】
次に、上記コラプス抑制膜７８となるシリコン窒化膜９８上にフォトレジスト(図示せず)を形成し、露光,現像することにより、ソース電極７３,ドレイン電極７４を形成すべき領域の上記フォトレジスト、および、開口８５を形成すべき領域の上記フォトレジストを除去し、このフォトレジストをマスクとして、バッファードふっ酸(ＢＨＦ)を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、図９に示すように、上記コラプス抑制膜７８となるシリコン窒化膜９８のうち、ソース電極７３,ドレイン電極７４を形成すべき領域、および、開口８５を形成すべき領域を除去して、この領域にアンドープＡｌＧａＮ層７２を露出させる。
【００８０】
次に、上記コラプス膜７８となるシリコン窒化膜９８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
【００８１】
その後、図１０に示すように、上記コラプス抑制膜７８上に、プラズマＣＶＤ(化学的気相成長)法により、ゲートリーク電流を低減させる第２の絶縁膜８３となるＳｉＯ膜９３を形成する。次に、フォトレジストを用いたパターニングにより、上記第２の絶縁膜８３を形成すべき領域にフォトレジスト(図示せず)を形成し、バッファードふっ酸(ＢＨＦ)を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、上記第２の絶縁膜８３を形成すべき領域以外のＳｉＯ膜９３を除去して、上記第２の絶縁膜８３を形成する。次に、上記第２の絶縁膜８３に、５００℃で３０分間のアニールを行なう。このアニールを行なうことで、次に述べる第３の絶縁膜８７をウェットエッチングにより開口する際にこの開口下の第２の絶縁膜８３が消失することを防止する。
【００８２】
その後、図１１に示すように、上記第２の絶縁膜８３上および第２の絶縁膜８３から露出したアンドープＡｌＧａＮ層７２上に、プラズマＣＶＤ(化学的気相成長)法により、第３の絶縁膜８７となるＳｉＯ２膜９７を形成する。次に、フォトレジストを用いたパターニングにより、上記第３の絶縁膜８７を形成すべき領域にフォトレジスト(図示せず)を形成し、バッファードふっ酸(ＢＨＦ)を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、上記第３の絶縁膜８７を形成すべき領域以外のＳｉＯ膜９７を除去して、上記第３の絶縁膜８７を形成する。
【００８３】
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極７５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図１２に示すように、ＴｉＮ電極によるゲート電極７５を形成する。
【００８４】
次に、フォトリソグラフィにより、リセス８１,８２を形成すべき領域が開口したフォトレジスト(図示せず)を形成し、このフォトレジストをマスクとして、ドライエッチングを行なう。これにより、図１３に示すように、上記第３の絶縁膜８７から第２の絶縁膜８３,コラプス抑制膜(第１の絶縁膜)７８およびＡｌＧａＮ層７２を貫通してＧａＮ層７１内まで達するリセス８１,８２を形成する。このリセス８１,８２がオーミック電極形成領域をなす。
【００８５】
次に、フォトリソグラフィにより、ソース電極７３,ドレイン電極７４を形成すべき領域(上記リセス８１,８２の領域)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図８に示すように、上記リセス８１,８２上にＴｉ/Ａｌ電極によるソース電極７３,ドレイン電極７４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極７３,ドレイン電極７４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００８６】
こうして作製した上記第２実施形態のＧａＮ系ＨＦＥＴによれば、上記アンドープＡｌＧａＮ層７２上に形成された第１の絶縁膜としてのコラプス抑制膜７８により電流コラプスを抑制できると共に、上記ゲート電極７５とコラプス抑制膜７８との間にＳｉＯで作製した第２の絶縁膜８３を形成したことで、上記コラプス抑制膜７８を介してゲート電極７５に流れるリーク電流を抑制して耐圧を向上できる。
【００８７】
また、上記ゲート電極７５の第１,第２のフィールドプレート部７５ｂ,７５ｃを、上記第２の絶縁膜８３上の第１の部分７５ｂ−１,７５ｃ−１と上記第３の絶縁膜８７上の第２の部分７５ｂ−２,７５ｃ−２とによる複数段構造とすることができる。この複数段構造の第１,第２のフィールドプレート部７５ｂ,７５ｃによって電界集中を緩和でき、ゲート電極７５へのリーク電流を低減できる。
【００８８】
具体的一例では、上記第２実施形態のＧａＮ系ＨＦＥＴのゲートリーク電流は、５.０×１０−８(Ａ)であり、図７に示す比較例のＧａＮ系ＨＦＥＴのゲートリーク電流１.８×１０−５(Ａ)と比較して、ゲートリーク電流を格段に低減できた。なお、上記ゲートリーク電流は、常温(２５℃)で、ソース電極に０Ｖを印加し、ドレイン電極に６００Ｖを印加し、ゲート電極に−１０Ｖを印加した条件において、測定したゲートリーク電流の値である。
【００８９】
また、上記第２実施形態と上記比較例の電流コラプス特性を比較すると、上記比較例のコラプス値が３.０であったのに対して、上記第２実施形態ではコラプス値を１.４に低減できた。
【００９０】
尚、上記第１,第２実施形態では、ゲート電極１５,７５がドレイン電極１４,７４側に延在する第１のフィールドプレート部１５ｂ,７５ｂとソース電極１３,７３側に延在する第２のフィールドプレート部１５ｃ,７５ｃの両方を備えたが、第１,第２のフィールドプレート部１５ｂ,１５ｃ,７５ｂ,７５ｃのうちの第１のフィールドプレート部１５ｂ,７５ｂだけを備えてもよい。
【００９１】
また、上記第１,第２実施形態では、ＧａＮ系半導体積層体を、ＧａＮ層やＡｌＧａＮ層で構成したが、ＡlxＩｎyＧａ1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、上記ＧａＮ系半導体積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。また、上記第１実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したが、ノーマリオフタイプでも同様の効果が得られる。
【００９２】
また、上記実施形態では、ゲート電極１５,７５をＴｉＮまたはＷＮ/Ｗで作製したが、ＷＮで作製してもよい。また、ゲート電極１５,７５をＰｔ/ＡｕやＮｉ/Ａｕで作製してもよい。
【００９３】
また、上記第１,第２実施形態では、上記オーミック電極としてのソース電極１３,７３とドレイン電極１４,７４を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極、または、Ｈｆ/Ａｌ上にＨｆ/Ａｕを積層したＨｆ/Ａｌ/Ｈｆ/Ａｕ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、上記Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極,ドレイン電極としては、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
【００９４】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００９５】
１１,７１  アンドープＧａＮ層
１２,７２  アンドープＡｌＧａＮ層
１３,７３  ソース電極
１４,７４  ドレイン電極
１５,７５  ゲート電極
１５ａ,７５ａ  基部
１５ｂ,７５ｂ  第１のフィールドプレート部
１５ｂ−１,７５ｂ−１  第１の部分
１５ｂ−２,７５ｂ−２  第２の部分
１５ｐ  １段目の部分
１５ｑ  ２段目の部分
１５ｃ,７５ｃ  第２のフィールドプレート部
１５ｃ−１,７５ｃ−１  第１の部分
１５ｃ−２,７５ｃ−２  第２の部分
１５ｐ,１５ｒ  １段目の部分
１５ｑ,１５ｓ  ２段目の部分
１８,７８  コラプス抑制膜
１８ａ,７８ａ  第１の端縁部
１８ｂ,７８ｂ  第２の端縁部
１９,７９  ２ＤＥＧ(２次元電子ガス)
２１,２２,８１,８２  リセス
２３,８３  第２の絶縁膜
２３ａ  第１の端縁部
２３ｂ  第２の端縁部
２５,２６,８５  開口
２７,７５  第３の絶縁膜
３３,９３  ＳｉＯ膜
３７,９７  ＳｉＯ２膜
３８,９８  シリコン窒化膜
８３ａ  基部
【図１】
2013149851.tif 000003
【図２】
2013149851.tif 000004
【図３】
2013149851.tif 000005
【図４】
2013149851.tif 000006
【図５】
2013149851.tif 000007
【図６】
2013149851.tif 000008
【図７】
2013149851.tif 000009
【図８】
2013149851.tif 000010
【図９】
2013149851.tif 000011
【図１０】
2013149851.tif 000012
【図１１】
2013149851.tif 000013
【図１２】
2013149851.tif 000014
【図１３】
2013149851.tif 000015