(57)【要約】【課題】本発明は、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲート・ドレイン間容量を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。【解決手段】本発明によるヘテロ接合電界効果型トランジスタは、チャネル層３上に形成されたバリア層４と、バリア層４上に形成され第１の開口部を有するキャップ層５と、第１の開口部内の前記バリア層４上において当該第１の開口部の開口寸法よりも小さい第２の開口部を有する誘電体層１１と、第１の開口部内において第１の開口部の開口寸法よりも小さくかつ第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極１０と、ゲート電極１０の一方側と他方側とに各々位置するソース電極９およびドレイン電極８とを備え、ゲート電極１０のうち少なくともドレイン電極８側の面は、キャップ層５との間で空間を隔てて離間することを特徴とする。【選択図】図１
2013120871.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
チャネル層と、
前記チャネル層上に形成されたバリア層と、
前記バリア層上に形成され、第１の開口部を有するキャップ層と、
前記第１の開口部内の前記バリア層上において、当該第１の開口部の開口寸法よりも小さい第２の開口部を有する誘電体層と、
前記第１の開口部内において、前記第１の開口部の開口寸法よりも小さく、かつ、前記第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、
前記ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極と、
を備え、
前記ゲート電極のうち少なくとも前記ドレイン電極側の面は、前記キャップ層との間で空間を隔てて離間することを特徴とする、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記キャップ層の膜厚は、２８ｎｍ以上であることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記誘電体の膜厚は、前記第２の開口部の縁よりも第１の開口部の縁の方が大きいことを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記誘電体層の膜厚は、前記第２の開口部の縁から前記第１の開口部の縁にかけて漸次的に大きくなることを特徴とする、請求項３に記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
前記誘電体層の膜厚は、前記第２の開口部の縁から前記第１の開口部の縁にかけて階段状に大きくなることを特徴とする、請求項３に記載のヘテロ接合電界効果型トランジスタ。
【請求項６】
窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）チャネル層、バリア層、およびキャップ層が順次形成された窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層上にソース電極およびドレイン電極を形成する工程と、
（ｃ）前記キャップ層の前記ソース・ドレイン電極間におけるゲート電極を形成すべき領域に前記バリア層が露出した第１の開口部を形成する工程と、
（ｄ）前記第１の開口部内において、当該第１の開口部の開口寸法より小さい第２の開口部を有する誘電体層を形成する工程と、
（ｅ）前記第１の開口部内において、当該第１の開口部の開口寸法よりも小さく、かつ、前記第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極を形成する工程と、
を備え、
前記ゲート電極のうち少なくとも前記ドレイン側の面は、前記キャップ層との間で空間を隔てて離間することを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項７】
前記工程（ａ）において、前記キャップ層の膜厚は、２８ｎｍ以上であることを特徴とする、請求項６に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項８】
前記工程（ｄ）において、前記誘電体の膜厚は、前記第２の開口部の縁よりも第１の開口部の縁の方が大きいことを特徴とする、請求項６または７に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項９】
前記工程（ｄ）において、前記誘電体層の膜厚は、前記第２の開口部の縁から前記第１の開口部の縁にかけて漸次的に大きくなることを特徴とする、請求項８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１０】
前記工程（ｄ）において、前記誘電体層の膜厚は、前記第２の開口部の縁から前記第１の開口部の縁にかけて階段状に大きくなることを特徴とする、請求項８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの作製方法、及びその方法により作製されるトランジスタの構造に関するものである。
【背景技術】
【０００２】
従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、これによって、実際に高周波動作させた際にＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには、ゲート電極の形状を工夫して電圧を印加した際の電界強度を水平方向に分散する構造や、最も強く電界がかかるゲート電極/半導体界面を半導体表面から遠ざけることが効果的であり、それにはゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。
【０００３】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することが難しい。この対策として、例えばＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合電界効果型トランジスタの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が取られている。既に述べたように、電流コラプスを抑制するためには半導体表面に形成されるトラップ準位から電界集中するゲート電極端を遠ざける必要があり、従ってリセスを深くした構造で顕著な改善が得られる。例えば、非特許文献１に記載されている窒化物半導体からなるヘテロ接合電界効果型トランジスタが、上記の構造に該当している。
【０００４】
しかし、非特許文献１に記載のように、電流コラプスを抑制するために窒化物半導体からなるヘテロ接合電界効果型トランジスタに深いリセスゲート構造を適用した場合、バリア層による分極の効果が表面近傍まで及ばず、リセスが形成された窒化物半導体層中に存在するｎ型不純物が活性化することで電子が誘起され、ドレイン電極からゲート電極への横方向のゲートリーク電流が増大してしまう。このようなリーク電流の増大に対する対策としては、例えばトレンチ構造により電流経路を物理的に遮断した構造や、特許文献１に記載されているリセス開口部とゲート電極との間に絶縁膜の層を挿入する構造などがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４７３４７号公報
【非特許文献】
【０００６】
【非特許文献１】ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ｖｏｌ．２９，ｐ３０３，２００８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載のように、ゲートリーク電流を抑制するためにリセス開口部とゲート電極との間に絶縁膜の層を挿入した構造は、ゲート・ドレイン間の寄生容量を誘発するため高周波特性が劣化してしまうという問題が生じる。
【０００８】
本発明は、これらの問題を解決するためになされたものであり、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲート・ドレイン間容量を低減することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成され、第１の開口部を有するキャップ層と、第１の開口部内の前記バリア層上において、当該第１の開口部の開口寸法よりも小さい第２の開口部を有する誘電体層と、第１の開口部内において、第１の開口部の開口寸法よりも小さく、かつ、第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極とを備え、ゲート電極のうち少なくともドレイン電極側の面は、キャップ層との間で空間を隔てて離間することを特徴とする。
【００１０】
また、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）チャネル層、バリア層、およびキャップ層が順次形成された窒化物半導体層を準備する工程と、（ｂ）窒化物半導体層上にソース電極およびドレイン電極を形成する工程と、（ｃ）キャップ層のソース・ドレイン電極間におけるゲート電極を形成すべき領域にバリア層が露出した第１の開口部を形成する工程と、（ｄ）第１の開口部内において、当該第１の開口部の開口寸法より小さい第２の開口部を有する誘電体層を形成する工程と、（ｅ）第１の開口部内において、当該第１の開口部の開口寸法よりも小さく、かつ、第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極を形成する工程とを備え、ゲート電極のうち少なくともドレイン側の面は、キャップ層との間で空間を隔てて離間することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成され、第１の開口部を有するキャップ層と、第１の開口部内の前記バリア層上において、当該第１の開口部の開口寸法よりも小さい第２の開口部を有する誘電体層と、第１の開口部内において、第１の開口部の開口寸法よりも小さく、かつ、第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極とを備え、ゲート電極のうち少なくともドレイン電極側の面は、キャップ層との間で空間を隔てて離間するため、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲート・ドレイン間容量を低減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図２】通常のリセスゲート構造のヘテロ接合電界効果型トランジスタの電気特性を示す図である。
【図３】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図４】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図５】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図６】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図７】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図８】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図９】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図１０】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【図１１】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１２】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１３】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１４】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１５】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１６】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１７】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【図１８】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１４】
＜実施の形態＞
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。
【００１５】
図１は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す断面図である。
【００１６】
図１に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性ＳｉＣ基板１と、半絶縁性ＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌ0.28Ｇａ0.72Ｎからなるバリア層４と、バリア層４上にＧａＮからなるキャップ層５とを備えている。
【００１７】
また、ＧａＮキャップ層５のゲート電極１０が形成されるべき領域がリセス加工により掘り込まれてリセス開口部（第１の開口部）が形成されている。また、リセス開口部内において当該リセス開口部よりも開口幅（開口寸法）の狭い開口部（第２の開口部）を有し、ＧａＮキャップ層５の表面を被覆するように形成された誘電膜１１（誘電体層）と、リセス開口部の開口幅よりも小さく、かつ、誘電膜１１の開口部の開口幅よりも大きなゲート長を有し、リセス開口部内に形成されたＮｉ／Ａｕからなるゲート電極１０とを備え、ゲート電極１０はドレイン電極８およびソース電極９側に延伸されたゲート電極１０の傘部下面が誘電膜１１と接触しないように形成されている。ここで、ゲート電極１０の傘部下面とは、ゲート電極１０のドレイン電極８側の面、あるいは、ソース電極９側の面を含んでいる。
【００１８】
また、ゲート電極１０の両側にＴｉ／Ｎｂ／Ｐｔからなるドレイン電極８およびソース電極９を備え、ドレイン電極８とソース電極９が形成された領域の下には、オーミックコンタクトを得るためにｎ型不純物としてＳｉがドーピングされたＳｉ注入領域６，７を備えている。
【００１９】
このような構造にすることによって、リセスゲート構造を形成するにより電流コラプスの発生を抑制することができ、ゲート電極１０がリセス開口部の側面に直接接触しないよう形成することにより、ＧａＮキャップ層５中を伝達すると考えられるゲートリーク電流が流れる経路にゲート電極１０から電子が注入され難くなるため、ゲートリーク電流を低減することができ、さらに、電極８，９側に延伸して形成されたゲート電極１０の傘部下面が誘電膜１１に接触しない（空間を隔てて離間する）ように形成することにより、ゲート・ドレイン電極間の寄生容量を低減することができため、窒化物半導体からなるヘテロ接合電界効果型トランジスタの高周波動作時の特性を顕著に改善することが可能となる。
【００２０】
すなわち、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、チャネル層と、チャネル層上に形成されたバリア層と、バリア層上に形成され、第１の開口部を有するキャップ層と、第１の開口部内の前記バリア層上において、当該第１の開口部の開口寸法よりも小さい第２の開口部を有する誘電体層と、第１の開口部内において、第１の開口部の開口寸法よりも小さく、かつ、第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極と、ゲート電極の一方側と他方側とに各々位置するソース電極およびドレイン電極とを備え、ゲート電極のうち少なくともドレイン電極側の面は、キャップ層との間で空間を隔てて離間することを特徴とするため、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲート・ドレイン間容量を低減することが可能となる。
【００２１】
次に、ＧａＮからなるキャップ層５の膜厚を変化させたときのゲートリーク電流および電流コラプスの大きさの評価を行い、ゲートリーク電流が流れ得るようなキャップ層５の膜厚について考察し、当該膜厚を有するキャップ層５を適用した本実施の形態によるヘテロ接合電界効果型トランジスタについて説明する。
【００２２】
図２は、通常のリセスゲート構造のヘテロ接合電界効果型トランジスタの電気特性を示す図である。図２では、キャップ層５の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極のドレイン側端部に印加される電界の強さをそれぞれ示している。
【００２３】
まず、ゲートリーク電流の大きさについては、４種類のキャップ層の膜厚で実測した点に対して、以下に記述する論理計算によりフィッティングを実施して求めている。すなわち、１）ポアソン方程式を解いて、半導体表面側のキャリア濃度を求める。２）１）で求めた濃度の電子により形成される空乏層をトンネルする確率を、ショットキーポテンシャルに対するＷＫＢ（Ｗｅｎｔｚｅｌ−Ｋｒａｍｅｒｓ−Ｂｒｉｌｌｏｕｉｎ）近似により求める。３）２）求めたトンネル確率にゲート金属の自由電子濃度を掛け合わせ、半導体中にトンネルするトンネル電流値を求める。４）キャップ層を形成していない場合のゲートリーク電流値を、トンネル以外の要因による電流値と仮定して、実測値より求める。５）４）で求めた電流値に３）で得られたトンネル電流値を重畳してゲートリーク電流の総和を得る。
【００２４】
上記理論計算によるフィッティングの結果、理論値は実測した点（実測値）とほぼ一致しており、このフィッティング曲線からゲートリーク電流の大きさを見積もることが可能となった。
【００２５】
次に、電流コラプスは、トランジスタ動作時に最も電界が集中するゲート電極１０のドレイン側尖端部の電界の大きさにより増減するため、電流コラプスの大きさの指標としてゲート電極１０のドレイン側尖端部の電界を用いることとする。ゲート電極１０のドレイン側尖端部における電界は、ポアソン方程式を解くことで求めた。その結果、キャップ層５の膜厚が大きくなるに従って、ゲート電極１０のドレイン側尖端部における電界は指数関数的に減少していくことが分かった。
【００２６】
上記２種類の素子特性に関して、キャップ層５の膜厚に対する依存性を見ると、電流コラプスに関してはキャップ膜厚が大きいほど改善効果は大きい。一方、ゲートリーク電流に関しては、キャップ層５の膜厚が２７ｎｍまではほぼ流れず、２８ｎｍ〜３５ｎｍの間で約２桁の増大が確認できる。その後、３６ｎｍ以上の膜厚でゲートリーク電流は飽和し、それ以上増大することはない。
【００２７】
上記より、本実施の形態では、ゲートリーク電流が増大し始める、すなわち、キャップ層５の膜厚が２８ｎｍ以上である場合において、より大きな効果が得られる。
【００２８】
なお、ここまでは、本実施の形態によるヘテロ接合電解効果型トランジスタの代表的な構造（図１参照）について説明したが、上記で考察したような、ゲートリーク電流が発生する最低のＧａＮキャップ層の膜厚に関する結果を踏まえて、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。
【００２９】
図１において、ゲート電極１０はドレイン電極８およびソース電極９側に延伸されたゲート電極１０の傘部下面が誘電膜１１と接触しないように形成されているが、ゲート電極１０のドレイン電極８およびソース電極９と対向する側面に限定すれば、必ずしも誘電膜１１との接触を禁止するものではない。すなわち、図３に示すように、ゲート電極１０のドレイン電極８およびソース電極９と対向する側面が誘電膜１１に隣接した（接触した）構造であってもよい。ただし、図３に示す構造では、電界の広がりを考慮すれば、垂直方向に対してして小さいとはいえ、水平方向の成分が存在するため、接触している誘電膜１１の膜厚に依存した寄生容量の発生は避けられない。また、図３に示す構造の形成手法によっては、垂直方向に形成された誘電膜１１の膜質が悪く密度が疎になることも十分に想定されるため、ゲートリーク電流の低減効果も小さくなる可能性がある。従って、図１に示す構造と比較すれば、寄生容量やゲートリーク電流の低減効果の観点から最良とはいえないが、本実施の形態による一定の効果を得ることができる。
【００３０】
また、図１，３におけるチャネル層３、バリア層４、キャップ層５のバンドギャップの大きさをそれぞれＥ3，Ｅ4，とした場合において、これらがＥ3＜Ｅ4、かつ、Ｅ5＜Ｅ4という関係を満足すれば、ヘテロ接合電界効果型トランジスタを動作させるのに十分である。従って、必ずしも図１，３で示したようにチャネル層３をＧａＮ、バリア層４をＡｌ0.28Ｇａ0.72Ｎ、キャップ層５をＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類の元素からなる化合物で構成されていればよく、例えば、チャネル層３、バリア層４、キャップ層５を構成する化合物半導体をそれぞれＡｌxＧａ1-xＮ、ＡｌyＧａ1-yＮ、ＡｌzＧａ1-zＮとすると、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、ｘ＜ｙ、ｚ＜ｙという関係を満足する化合物半導体で構成されていればよい。さらに、必ずしもＡｌ，Ｇａ，Ｎの３元素のうちＮを含む少なくとも２元素からなる化合物半導体で構成される必要もなく、例えばＩｎを加えたＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類の元素からなる化合物半導体で構成されていてもかまわない。
【００３１】
また、図１，３に示されるゲート電極１０と誘電膜１１との間に介在する空隙は、必ずしもドレイン電極８側およびソース電極９側の両方に形成される必要はなく、例えば図４に示すようにトランジスタ動作時に、より大きな電圧がかかるドレイン電極８側にのみ空隙が形成されるようにすれば、ゲートリーク電流の低減効果や寄生容量の抑制効果を得ることができる。ただし、図４に示す構造においても図３の構造と同様に、図１に示す構造と比較すれば本実施の形態による最大の効果を得ることはできない。
【００３２】
また、図１に示す構造では、誘電膜１１をゲート電極１０とバリア層４との間に形成することによってゲート電極１０端部での電界集中を回避している。従って、図５に示すように、ゲート電極１０の電界が集中する端部のみに誘電膜１１を形成しても、図１の構造と同様の効果が得られる。誘電膜１１の形状は、必ずしも図５に示すような矩形である必要はなく、図６に示すような三角形状や図７に示すような扇形状、すなわち、誘電膜１１の膜厚は、誘電膜１１が形成する開口部（第２の開口部）の縁よりもキャップ層５が形成する開口部（第１の開口部）の縁の方が大きく、誘電膜１１が形成する開口部の縁からキャップ層５が形成する開口部の縁にかけて漸次的に大きくなるようにしてもよい。あるいは、図８に示すような階段形状、すなわち、誘電膜１１の膜厚は、誘電膜１１が形成する開口部の縁からキャップ層５が形成する開口部の縁にかけて階段状に大きくなるようにしてもよく、キャップ層５の側面からゲート電極１０の端部に向かって誘電膜１１の膜厚が増大するような形状であれば電界の緩和がより効果的となる。なお、図５〜８に示す構造の問題点としては、構造作製のプロセスが煩雑になり、狙い通りの構造を形成する事が困難である。
【００３３】
また、図１，３〜８に示す構造において、チャネル層３、バリア層４、キャップ層５がＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成される場合は、バリア層４に大きな分極効果が発生するためチャネル層３のバリア層４側に高濃度の２次元電子ガスを発生させることができる。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造である。
【００３４】
また、ヘテロ接合電界効果型トランジスタは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌxＧａ1-xＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３をＡｌxＧａ1-xＮで構成する場合、よりＡｌ組成が高い（ｘが１に近い）方が好ましい。また、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極１０からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４として用いるＡｌyＧａ1-yＮも同様に、よりＡｌ組成がより高い方が好ましい。
【００３５】
また、図１，３〜８に示すチャネル層３、バリア層４、キャップ層５は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップの大きさについての条件を満たせば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していてもよく、これらが異なる数層からなる多層膜でもよい。また、これらの層には、上記の窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。
【００３６】
また、図１，３〜８に示す半絶縁性ＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等でもよい。また、例えば基板１としてＧＡＮを使用した場合には、必ずしも基板上のバッファ層２は形成しなくても、その上のチャネル層３、バリア層４等を形成することができる。従って、基板１の上には必ずしもバッファ層２を形成する必要はなく、形成しなくてもよい。
【００３７】
また、図１，３〜８に示すドレイン電極８およびソース電極９は、Ｓｉ注入領域６，７の上にそれぞれ形成しているが、これらの電極はチャネル層３のバリア層４側に発生する２次元電子ガス１２とオーミックコンタクトが形成されていれば、必ずしも電極下にＳｉ注入領域６，７がある必要はない。例えば、図９に示すようなドレイン電極８およびソース電極９のそれぞれがバリア層４の表面と接触した構造や、図１０に示すようなチャネル層３の表面と接触した構造でもよい。ただし、ドレイン電極８およびソース電極９のそれぞれの下にＳｉ注入領域６，７が形成されていた方が、チャネル層３のバリア層４側に発生する２次元電子ガス１２とソース／ドレイン電極間の抵抗を低減することができるため、トランジスタの大電流化および高出力化に有利であり、より好ましい構造といえる。なお、必ずしもＳｉ注入領域６，７にＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ，Ｃ，Ｎ，空孔等）がドーピングされていればよい。
【００３８】
また、図１，３〜１０に示すドレイン電極８およびソース電極９は、必ずしもＴｉ／Ｎｂ／Ｐｔである必要はなく、オーミック特性が得られれば、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていてもよい。
【００３９】
また、図１，３〜１０に示すゲート電極１０は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイドや、ＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもよい。
【００４０】
なお、上述した構造は全て個々に採用する必要はなく、それぞれを組み合わせた構造としてもよい。
【００４１】
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的には配線、バイアホール等が形成された構造においてデバイスとして用いられる。
【００４２】
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程について説明する。
【００４３】
図１１〜１８は、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す断面図である。なお、これらの図において、図１，３〜１０と同一の符号を付した構成要素は同一または対応する構成要素を示すものとする。
【００４４】
まず、図１１に示すように、半絶縁性ＳｉＣ基板１上にＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を適用することにより、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ0.28Ｇａ0.72Ｎからなるバリア層４、ＧａＮからなるキャップ層５をそれぞれ下から順にエピタキシャル成長させる。
【００４５】
次に、図１２に示すように、レジストパターン等をマスク１３として、ドレイン電極８およびソース電極９の直下に当たる所望の領域に対して、イオン注入法等によりＳｉを注入ドーズ量１×１０13〜１×１０17 （ｃｍ-2）、注入エネルギー１０〜１０００（ｋｅＶ）の条件で導入してＳｉ注入領域６，７を形成する。なお、ここで注入するものは窒化物半導体においてｎ型の不純物となればよく、Ｓｉ以外であってもよい。
【００４６】
次に、図１３に示すように、マスクパターン１３を除去した後、例えばＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜から成るドレイン電極８およびソース電極９を蒸着法やスパッタリング法を用いて堆積し、リフトオフ法などにより形成する。
【００４７】
次に、図１４に示すように、プラズマＣＶＤ法、ｃａｔ−ＣＶＤ法などを用いて、例えばＳｉ，Ａｌなどの窒化膜、酸化膜、あるいはこれらから構成される多層膜を堆積して誘電膜１１を形成する。
【００４８】
次に、図１５に示すように、レジストパターン等をマスク１４として、Ｃｌ2等を用いたドライエッチング法等によってゲート電極１０を形成する領域のキャップ層５を誘電膜１１と共に除去してリセス開口部（第１の開口部）を形成する。キャップ層５とバリア層４とのＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて、例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層５のみをエッチングすることが可能となり、エッチング深さの制御性が向上する。
【００４９】
次に、図１６に示すように、図１５に示す工程で残存した誘電膜１１を、ウェットエッチング法などによって除去する。その後、エッチングされた開口部（第１の開口部）も含めて誘電膜１１を新たに形成し直し、形成した誘電膜１１上に、当該誘電膜１１とエッチングレートの異なる誘電体からなるスペーサ膜１５を堆積する。なお、図１６では、図１５に示す工程で残存した誘電膜１１を除去した後に誘電膜１１を新たに形成し直す工程を採用しているが、残存した誘電膜１１を除去せずに新たな誘電膜１１を重ねて形成してもよい。
【００５０】
次に、図１７に示すように、スペーサ膜１５をマスクとしてリセス開口部内の誘電膜１１をエッチングによって除去し、バリア層４の表面を露出させる。このとき、誘電体層１１による開口部（第２の開口部）が形成される。また、誘電膜１１とスペーサ膜１５とのエッチングレートが異なることを利用して、バリア層４上に形成されている誘電膜１１の横方向（バリア層４の表面に沿った方向）の長さが、スペーサ膜１５の横方向の長さよりも長くしておくことによって、ゲート電極１０を形成した際に電界緩和構造（上述の電界が緩和される構造）が得られる。なお、必ずしも誘電膜１１を完全に除去する必要はなく、ゲート電極１０が所望の電圧の範囲内で駆動することができればよく、誘電膜１１が極薄く残存していても構わない。この場合は、ＭＩＳ（Ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を形成することになり、ゲートリーク電流の低減効果が得られる。
【００５１】
次に、図１８に示すように、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイド、あるいはＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極１０を蒸着法により堆積し、リフトオフ法などにより形成する。このとき、ゲート電極１０のゲート長は、リセス開口部（第１の開口部）内において、当該リセス開口部の開口寸法よりも小さく、かつ、誘電膜１１で形成された開口部（第２の開口部）の開口寸法よりも大きい。なお、ゲート電極１０を形成する手法に関しては、蒸着法に限定するものではなく、スパッタ法など他の手段を用いてもよい。
【００５２】
ゲート電極１０が形成された後、最終的にスペーサ膜１５をウェットエッチング法などによって完全に除去する。
【００５３】
以上の方法により、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。また、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、通常のリセスゲート構造を有するヘテロ接合電界効果型トランジスタを作製する工程に対して、図１６，１７に示す工程が追加されるものであり、さほど大掛かりなプロセスの追加を必要とせずに形成することが可能である。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線やバイアホール等の形成プロセスを経てデバイスとして用いられる。
【００５４】
すなわち、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）チャネル層、バリア層、およびキャップ層が順次形成された窒化物半導体層を準備する工程と、（ｂ）窒化物半導体層上にソース電極およびドレイン電極を形成する工程と、（ｃ）キャップ層のソース・ドレイン電極間におけるゲート電極を形成すべき領域にバリア層が露出した第１の開口部を形成する工程と、（ｄ）第１の開口部内において、当該第１の開口部の開口寸法より小さい第２の開口部を有する誘電体層を形成する工程と、（ｅ）第１の開口部内において、当該第１の開口部の開口寸法よりも小さく、かつ、第２の開口部の開口寸法よりも大きいゲート長を有するゲート電極を形成する工程とを備え、ゲート電極のうち少なくともドレイン側の面は、キャップ層との間で空間を隔てて離間することを特徴とするため、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲート・ドレイン間容量を低減することが可能となる。
【００５５】
なお、図１２において、イオン注入を実施せずに、レジストパターン１３をマスクとしてドライエッチング法によりキャップ層５を除去した後、図１３に示す工程を実施することにより、図９に示すような構造の窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製することができる。
【００５６】
また、図１２において、イオン注入を実施せずに、レジストパターン１３をマスクとしてドライエッチング法によりキャップ層５に加えてバリア層 ４も除去した後、図１３に示す工程を実施することにより、図１０に示すような構造の窒化物半導体からなるへテロ接合電界効果型トランジスタを作製することができる。
【００５７】
また、図１１に示すチャネル層３、バリア層４、キャップ層５をエピタキシャル成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間を調整し、チャネル層３、バリア層４、キャップ層５が所望の組成、膜厚、ドーピング濃度となるように形成することによって、本実施の形態による上述に示した種々の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００５８】
また、図１７においてエッチングを行なう際に、エッチング時間やガス流量の調整や、複数のエッチング手法を組み合わせることにより、加工後の誘電膜１１やスペーサ膜１５の形状をある程度操作することができる。所望の形状を形成した上で、その後、図１８に示す工程を実施することにより、図１，３〜１０に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００５９】
また、図１８に示す工程の後、スペーサ膜１５をエッチングにより除去する際に、ゲート・ソース間のみをレジストなどでマスクしておくことによって、図４に示すようなソース電極９側とドレイン電極８側とで非対称な構造を形成することができる。
【００６０】
また、上述したプロセスは全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。
【００６１】
以上のことから、本実施の形態によるヘテロ接合電界効果型トランジスタによれば、ゲートリーク電流増大および電流コラプスを抑制し、さらにゲート・ドレイン間容量を低減することが可能となる。
【００６２】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６３】
１  半絶縁性ＳｉＣ基板、２  バッファ層、３  チャネル層、４  バリア層、５  キャップ層、６  Ｓｉ注入領域、７  Ｓｉ注入領域、８  ドレイン電極、９  ソース電極、１０  ゲート電極、１１  誘電膜、１２  ２次元電子ガス、１３  マスク、１４  マスク、１５  スペーサ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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