(57)【要約】【課題】ベイヤー配置された画素を有する電気光学装置においてサブフィールド方式を用いる場合において、階調表現能力の低下を抑制すること。【解決手段】電気光学装置は、第１色の画素、第２色の画素、および第３色の画素がベイヤー配置された複数の画素と、前記複数の画素のうち前記第１色の画素を選択するための複数の走査線を含む第１走査線群と、前記複数の画素のうち前記第２色および前記第３色の画素を選択するための複数の走査線を含む第２走査線群と、単位期間を区分したａ個のサブ期間のうち走査に用いられる一のサブ期間を選択するためのｂ系統のイネーブル信号（ｂ≧ａ）に応じて、前記第１走査線群および前記第２走査線群の中から順次一の走査線を選択する第１走査、および前記第１走査線群の中から順次一の走査線を選択する第２走査のいずれかの走査を行う走査線駆動回路とを有する。【選択図】図９
2013114019.tif 000002
【特許請求の範囲】
【請求項１】
第１色の画素が２つ、第２色の画素、および第３色の画素がベイヤー配置された複数の画素と、
前記複数の画素のうち前記第１色の画素を選択するための複数の走査線を含む第１走査線群と、
前記複数の画素のうち前記第２色および前記第３色の画素を選択するための複数の走査線を含む第２走査線群と、
単位期間を区分したａ個のサブ期間のうち走査に用いられる一のサブ期間を選択するためのｂ系統のイネーブル信号（ｂ≧ａ）に応じて、前記第１走査線群および前記第２走査線群の中から順次一の走査線を選択する第１走査、および前記第１走査線群の中から順次一の走査線を選択する第２走査のいずれかの走査を行う走査線駆動回路と
を有する電気光学装置。
【請求項２】
前記イネーブル信号は、連続する２つの単位期間において同一のサブ期間を選択するための波形を有し、前記ａ個のサブ期間のうち、前記第２走査に用いられるサブ期間については、前記連続する２つの単位期間の一方においてのみ選択するための波形を有する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記複数の画素は、ｍ行ｎ列のマトリクス状に配置され、
前記第１走査線群および前記第２走査線群は、あわせて（ｍ＋１）本の走査線を有し、
前記第１走査線群の走査線と、前記第２走査線群の走査線とは、交互に配置され、
前記走査線駆動回路は、
スタートパルス信号を１段ずつ転送させた信号を出力する（ｍ＋１）段のシフトレジスターと、
前記シフトレジスターの出力信号と、前記ｂ系統のイネーブル信号のうち対応する一のイネーブル信号の論理積に応じた信号を出力する出力回路と
を有する
ことを特徴とする請求項２に記載の電気光学装置。
【請求項４】
ｂ≦ＮＳＦ１＋ＮＳＦ２−１
である（ただし、ＮＳＦ１は前記第１色の画素におけるサブフィールド数を示し、ＮＳＦ２は前記第２色の画素におけるサブフィールド数を示す）
ことを特徴とする請求項１に記載の電気光学装置。
【請求項５】
前記複数の画素は、ｍ行ｎ列のマトリクス状に配置され、
前記第１走査線群および前記第２走査線群は、あわせて（ｍ＋１）本の走査線を有し、
前記第１走査線群の走査線と、前記第２走査線群の走査線とは、交互に配置され、
前記走査線駆動回路は、
第１スタートパルス信号を１段ずつ転送させた信号を出力する（ｍ＋１）段の第１シフトレジスターと、
前記第１シフトレジスターの出力信号と、前記ｂ系統のイネーブル信号のうち対応する一のイネーブル信号の論理積に応じた信号を、前記（ｍ＋１）行の走査線のうち奇数行または偶数行の一方に出力する第１出力回路と
第２スタートパルス信号を１段ずつ転送させた信号を出力する（ｍ＋１）段の第２シフトレジスターと、
前記第２シフトレジスターの出力信号と、前記ｂ系統のイネーブル信号のうち対応する一のイネーブル信号の論理積に応じた信号を、前記（ｍ＋１）行の走査線のうち奇数行または偶数行の他方に出力する第２出力回路と
を有する
ことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記（ｍ＋１）本の走査線の各々に接続される画素の数が等しい
ことを特徴とする請求項３または５に記載の電気光学装置。
【請求項７】
請求項１ないし６のいずれか一項に記載の電気光学装置を有する電子機器。
【請求項８】
第１色の画素が２つ、第２色の画素、および第３色の画素がベイヤー配置された複数の画素と、前記複数の画素のうち前記第１色の画素を選択するための複数の走査線を含む第１走査線群と、前記複数の画素のうち前記第２色および前記第３色の画素を選択するための複数の走査線を含む第２走査線群とを有する電気光学装置の制御方法であって、
単位期間を区分したａ個のサブ期間のうち走査に用いられる一のサブ期間を選択するためのｂ系統のイネーブル信号（ｂ≧ａ）に応じて、前記第１走査線群および前記第２走査線群の中から順次一の走査線を選択する第１走査、および前記第１走査線群の中から順次一の走査線を選択する第２走査のいずれかの走査を行うステップ
を有する制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベイヤー配置された複数の画素をサブフィールド駆動する技術に関する。
【背景技術】
【０００２】
液晶素子等の電気光学素子における階調制御方法として、電気光学素子に印加される電圧を変調する電圧変調方式の他、電気光学素子に一定電圧が印加される時間を変調する、いわゆるサブフィールド駆動方式が知られている。サブフィールド駆動方式において、１フレームは複数のサブフィールドに分割される。複数のサブフィールドのうち電圧印加をオンするサブフィールドとオフするサブフィールドとの組み合わせ（正確には順列）により、電気光学素子の階調が制御される。
【０００３】
サブフィールド駆動において階調表現を向上させる手法の一つに、一つのサブフィールドを短くするものがある。サブフィールドを短くする技術としては、いわゆる領域走査駆動が知られている（特許文献１）。
【０００４】
赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の３原色を２次元的に配置する方法として、いわゆるベイヤー配置が知られている（特許文献２）。ベイヤー配置は、ＲおよびＢ各１画素、Ｇ２画素を１組とした配置である。ベイヤー配置では、単位面積あたり、ＧはＲおよびＢの２倍の情報量を有する。これは人間の視感度特性を考慮したものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７７９３０号公報
【特許文献２】米国特許第３９７１０６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ベイヤー配置された画素を有する電気光学装置においてホワイトバランスをとるには、Ｇの画素の輝度をＲおよびＢの画素の輝度の半分にすることが考えられる。これをサブフィールド駆動方式で実現しようとすると、Ｇの画素において１フレームのほぼ半分の期間を輝度ゼロの状態にする必要がある。これは、Ｇの画素において階調表現に使えるサブフィールド数がＲおよびＢの画素よりも少なくなることを意味する。すなわち、Ｇの階調表現力が低下してしまう。
これに対し本発明は、ベイヤー配置された画素を有する電気光学装置においてサブフィールド方式を用いる場合において、階調表現能力の低下を抑制する技術を提供する。
【課題を解決するための手段】
【０００７】
本発明は、第１色の画素が２つ、第２色の画素、および第３色の画素がベイヤー配置された複数の画素と、前記複数の画素のうち前記第１色の画素を選択するための複数の走査線を含む第１走査線群と、前記複数の画素のうち前記第２色および前記第３色の画素を選択するための複数の走査線を含む第２走査線群と、単位期間を区分したａ個のサブ期間のうち走査に用いられる一のサブ期間を選択するためのｂ系統のイネーブル信号（ｂ≧ａ）に応じて、前記第１走査線群および前記第２走査線群の中から順次一の走査線を選択する第１走査、および前記第１走査線群の中から順次一の走査線を選択する第２走査のいずれかの走査を行う走査線駆動回路とを有する電気光学装置を提供する。
この電気光学装置によれば、第１走査線群の走査と第２走査線群の走査とが分離していない構成と比較して、階調表現能力の低下を抑制することができる。
【０００８】
好ましい態様において、前記イネーブル信号は、連続する２つの単位期間において同一のサブ期間を選択するための波形を有し、前記ａ個のサブ期間のうち、前記第２走査に用いられるサブ期間については、前記連続する２つの単位期間の一方においてのみ選択するための波形を有してもよい。
この電気光学装置によれば、イネーブル信号を変形することにより、第１走査線群の走査と第２走査線群の走査とを分離させることができる。
【０００９】
別の好ましい態様において、前記複数の画素は、ｍ行ｎ列のマトリクス状に配置され、前記第１走査線群および前記第２走査線群は、あわせて（ｍ＋１）本の走査線を有し、前記第１走査線群の走査線と、前記第２走査線群の走査線とは、交互に配置され、前記走査線駆動回路は、スタートパルス信号を１段ずつ転送させた信号を出力する（ｍ＋１）段のシフトレジスターと、前記シフトレジスターの出力信号と、前記ｂ系統のイネーブル信号のうち対応する一のイネーブル信号の論理積に応じた信号を出力する出力回路とを有してもよい。
この電気光学装置によれば、スタートパルス信号により走査を開始する場合において、階調表現能力の低下を抑制することができる。
【００１０】
さらに別の好ましい態様において、ｂ≦ＮＳＦ１＋ＮＳＦ２−１（ただし、ＮＳＦ１は前記第１色の画素におけるサブフィールド数を示し、ＮＳＦ２は前記第２色の画素におけるサブフィールド数を示す）であってもよい。
この電気光学装置によれば、第２走査線群の走査が第１走査線群の走査と共通している構成と比較して、サブフィールド構成の自由度を向上させることができる。
【００１１】
さらに別の好ましい態様において、前記複数の画素は、ｍ行ｎ列のマトリクス状に配置され、前記第１走査線群および前記第２走査線群は、あわせて（ｍ＋１）本の走査線を有し、前記第１走査線群の走査線と、前記第２走査線群の走査線とは、交互に配置され、前記走査線駆動回路は、第１スタートパルス信号を１段ずつ転送させた信号を出力する（ｍ＋１）段の第１シフトレジスターと、前記第１シフトレジスターの出力信号と、前記ｂ系統のイネーブル信号のうち対応する一のイネーブル信号の論理積に応じた信号を、前記（ｍ＋１）行の走査線のうち奇数行または偶数行の一方に出力する第１出力回路と、第２スタートパルス信号を１段ずつ転送させた信号を出力する（ｍ＋１）段の第２シフトレジスターと、前記第２シフトレジスターの出力信号と、前記ｂ系統のイネーブル信号のうち対応する一のイネーブル信号の論理積に応じた信号を、前記（ｍ＋１）行の走査線のうち奇数行または偶数行の他方に出力する第２出力回路とを有してもよい。
この電気光学装置によれば、スタートパルス信号により走査を開始する場合において、階調表現能力の低下を抑制することができる。
【００１２】
さらに別の好ましい態様において、前記（ｍ＋１）本の走査線の各々に接続される画素の数が等しくてもよい。
この電気光学装置によれば、画素（負荷）の数が異なる場合と比較して、階調表現への悪影響を低減することができる。
【００１３】
また、本発明は、上記いずれかの電気光学装置を有する電子機器を提供する。
この電子機器によれば、第１走査線群の走査と第２走査線群の走査とが分離していない構成と比較して、階調表現能力の低下を抑制することができる。
【００１４】
さらに、本発明は、第１色の画素が２つ、第２色の画素、および第３色の画素がベイヤー配置された複数の画素と、前記複数の画素のうち前記第１色の画素を選択するための複数の走査線を含む第１走査線群と、前記複数の画素のうち前記第２色および前記第３色の画素を選択するための複数の走査線を含む第２走査線群とを有する電気光学装置の制御方法であって、単位期間を区分したａ個のサブ期間のうち走査に用いられる一のサブ期間を選択するためのｂ系統のイネーブル信号（ｂ≧ａ）に応じて、前記第１走査線群および前記第２走査線群の中から順次一の走査線を選択する第１走査、および前記第１走査線群の中から順次一の走査線を選択する第２走査のいずれかの走査を行うステップを有する制御方法を提供する。
この制御方法によれば、第１走査線群の走査と第２走査線群の走査とが分離していない構成と比較して、階調表現能力の低下を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る電子機器１の概要を示す図。
【図２】液晶パネル１００の回路構成を示すブロック図。
【図３】画素１１１の等価回路を示す図。
【図４】画素と走査線との対応関係を示す図。
【図５】走査線駆動回路１３０の構成を示す図。
【図６】シフト回路１３１１の構成を示す図。
【図７】データ線駆動回路１４０の構成を示す図。
【図８】走査線駆動回路１３０の動作の概要を説明する図。
【図９】走査線駆動回路１３０のタイミングチャートを例示する図。
【図１０】第２実施形態に係る液晶パネル１００の構成を示す図。
【図１１】走査線駆動回路２３０の構成を示す図。
【図１２】走査線駆動回路３３０の構成を示す図。
【図１３】第２実施形態に係る走査線駆動回路タイミングチャートを例示する図。
【図１４】第１実施形態と第２実施形態のサブフィールド構成の相違を説明する図。
【図１５】変形例１に係る液晶パネル１００の構成を示す図。
【発明を実施するための形態】
【００１６】
１．第１実施形態
１−１．構成
図１は、第１実施形態に係る電子機器１の概要を示す図である。電子機器１は、映像を表示する装置、この例ではプロジェクターである。「映像」とは、静止画および動画を含む概念である。電子機器１は、上位装置から供給される映像信号Ｖｉｄ−ｉｎにより示される画像を、同期信号Ｓｙｎｃに基づいたタイミングで、液晶パネル１００に表示する装置である。
【００１７】
電子機器１は、電気光学装置１０と、映像処理回路２０とを有する。電気光学装置１０は、液晶パネル１００（電気光学パネルの一例）と、制御回路と、光源と、光学系（液晶パネル１００以外は図示略）とを有する。液晶パネル１００は、ｍ行ｎ列のマトリクス状に配置された複数の画素を有する。液晶パネル１００はカラー液晶パネルであり、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の３原色の画素を有する。
【００１８】
Ｒ、Ｇ、およびＢの画素は、ベイヤー配置されている。ベイヤー配置において、Ｒ、Ｇ、およびＢの画素は、２行２列の４画素を単位（以下「単位領域」という）として配置されている。単位領域には、Ｒ画素およびＢ画素が各１つ、Ｇ画素が２つ含まれる。２つのＧ画素は、斜めに配置されている。
【００１９】
映像処理回路２０は、入力された画像データに対して画像処理、例えばモザイキング処理を行う。以下、入力された画像データを「入力画像データ」といい、入力画像データにより示される画像を「入力画像」という。入力画像データは、１画素につき、Ｒ、Ｇ、およびＢの３つの色成分を含んでいる。いま、入力画像の画素数がｍ×ｎ個、すなわち液晶パネル１００の画素数と等しい場合を考える。この場合、ＲおよびＢについては、液晶パネル１００の画素数は入力画像の１／４、Ｇについては、液晶パネル１００の画素数は入力画像の１／２である。例えばＲについて考えると、入力画像の４画素のデータを１画素のデータに変換する処理（モザイキング処理）が必要である。モザイキング処理のアルゴリズムとしては種々のものが知られており、ここではどのようなアルゴリズムが用いられてもよい。
【００２０】
図２は、液晶パネル１００の回路構成を示すブロック図である。液晶パネル１００は、供給される信号に応じた画像を表示する装置である。液晶パネル１００は、表示領域１０１と、走査線駆動回路１３０と、データ線駆動回路１４０とを有する。表示領域１０１には、複数の画素１１１が配置されている。この例では、ｍ行ｎ列の画素１１１がマトリクス状に配置されている。液晶パネル１００は、素子基板１００ａと、対向基板１００ｂと、液晶層１０５とを有する。素子基板１００ａおよび対向基板１００ｂは一定の間隔を保って貼り合わせられている。素子基板１００ａおよび対向基板１００ｂの間隙には、液晶層１０５が挟まれている。素子基板１００ａには、（ｍ＋１）本の走査線１１２およびｎ本のデータ線１１４が設けられている。走査線１１２およびデータ線１１４は、対向基板１００ｂと対向する面に設けられている。走査線１１２とデータ線１１４とは、電気的に絶縁されている。走査線１１２とデータ線１１４との交差に対応して、画素１１１が設けられている。以下において、複数の走査線１１２を区別する場合には、図２において上から順に、第１、第２、第３、…、第（ｍ−１）、第ｍ行の走査線１１２という。同様に、複数のデータ線１１４を区別する場合には、図２において左から順に、第１、第２、第３、…、第（ｎ−１）、第ｎ列のデータ線１１４という。なお、図８において、素子基板１００ａの対向面は紙面裏側であるので、この対向面に設けられる走査線１１２、およびデータ線１１４ついては破線で示すべきであるが、見難くなるので、それぞれ実線で示している。
【００２１】
対向基板１００ｂには、コモン電極１０８が設けられている。コモン電極１０８は、素子基板１００ａと対向する１面に設けられている。コモン電極１０８は、すべての画素１１１について共通である。すなわち、コモン電極１０８は、対向基板１００ｂのほぼ全面にわたって設けられている、いわゆるベタ電極である。
【００２２】
液晶パネル１００は、さらに、複数のイネーブル信号線、この例では６本のイネーブル信号線ＥＮＢ１〜ＥＮＢ６を有する。イネーブル信号については後述する。
【００２３】
図３は、画素１１１の等価回路を示す図である。画素１１１は、ＴＦＴ１１６、液晶素子１２０、および容量素子１２５を有する。ＴＦＴ１１６は、液晶素子１２０への電圧の印加を制御するスイッチング手段の一例であり、この例ではｎチャネル型の電界効果トランジスターである。液晶素子１２０は、印加される電圧に応じて光学状態が変化する素子である。この例で、液晶パネル１００は透過型の液晶パネルであり、変化する光学状態は透過率である。液晶素子１２０は、画素電極１１８、液晶層１０５、およびコモン電極１０８を有する。第ｉ行第ｊ列の画素１１１において、ＴＦＴ１１６のゲートおよびソースは、それぞれ、第ｉ行の走査線１１２および第ｊ列のデータ線１１４に接続されている。ＴＦＴ１１６のドレインは、画素電極１１８に接続されている。容量素子１２５は、画素電極１１８に書き込まれた電圧を保持する素子である。容量素子１２５の一端は画素電極１１８に接続されており、他端は容量線Ｖｃｏｍに接続されている。
【００２４】
第ｉ行の走査線１１２にＨレベルの電圧を示す信号が入力されると、ＴＦＴ１１６のソース・ドレイン間は導通する。ＴＦＴ１１６のソース・ドレイン間が導通すると、画素電極１１８は、（ＴＦＴ１１６のソース・ドレイン間のオン抵抗を無視すれば）第ｊ列のデータ線１１４と同電位になる。第ｊ列のデータ線１１４には、映像信号Ｖｉｄ−ｉｎに応じて、第ｉ行第ｊ列の画素１１１の階調値に応じた電圧（以下、「データ電圧」といい、データ電圧を示す信号を「データ信号」という）が印加される。コモン電極１０８には、図示しない回路により、共通電位ＬＣｃｏｍが与えられる。容量線Ｖｃｏｍには、図示しない回路により、時間的に一定の電位Ｖｃｏｍ（この例では、Ｖｃｏｍ＝ＬＣｃｏｍ）が与えられる。すなわち、液晶素子１２０には、データ電圧と共通電位ＬＣｃｏｍとの差に応じた電圧が印加される。以下、液晶層１０５がＶＡ（Vertical Alignment）型であり、電圧無印加時において液晶素子１２０の階調が暗状態（黒状態）となるノーマリーブラックモードである例を用いて説明する。なお、特に説明しない限り、図示を省略した接地電位を電圧の基準（ゼロＶ）とする。
【００２５】
液晶パネル１００はサブフィールド駆動されるので、液晶素子１２０に印加される電圧の絶対値は、ＶＨ（第１電圧の一例、例えば５Ｖ）またはＶＬ（第２電圧の一例、例えばゼロＶ）の２値のいずれかである。
【００２６】
図４は、画素と走査線との対応関係を示す図である。この例で、Ｇ画素は奇数行（第（２ｋ＋１）行：ｋはゼロを含む自然数）の走査線１１２に、Ｒ画素およびＢ画素は偶数行（第（２ｋ＋２）行）の走査線１１２に、それぞれ接続されている。すなわち、奇数行の走査線１１２を選択するとＧ画素のみを選択し（Ｒ画素およびＢ画素を選択せず）、偶数行の走査線１１２を選択するとＲ画素およびＢ画素のみを選択する（Ｇ画素を選択しない）ことができる。奇数行の走査線１１２は、第１走査線群の一例であり、偶数行の走査線１１２は第２走査線群の一例である。
【００２７】
図５は、走査線駆動回路１３０の構成を示す図である。走査線駆動回路１３０は、入力される制御信号に従って、走査線１１２を選択するための走査信号Ｇを出力する回路である。制御信号としては、スタートパルス信号ＳＰＹ、クロック信号ＣＫＹ、およびイネーブル信号ＥＮＢ１〜ＥＮＢ６が用いられる。第ｉ行の走査線１１２に供給される走査信号を、走査信号Ｇｉという。走査信号Ｇｉは、ｍ本の走査線１１２の中から一の走査線１１２を選択するための信号である。走査信号Ｇｉは、選択される走査線１１２に対しては選択電圧（Ｈレベル）となり、それ以外の走査線１１２に対しては非選択電圧（Ｌレベル）となる信号である。選択電圧を示す信号を選択信号といい、非選択電圧を示す信号を非選択信号という。
【００２８】
この例において、走査線駆動回路１３０は、単一のクロックにおいて複数の走査線１１２を選択する。より詳細には、１クロックはさらに複数の期間に区分されており（以下この細分化された期間を「番地」といい、サブ期間の一例である）、単一の番地において単一の走査線１１２が選択される。１クロックがａ個の番地で構成される場合、１クロックで最大ａ本の走査線１１２を選択することができる。イネーブル信号は、ａ個の番地のうち使用される番地を特定するための信号である。この例で、液晶パネル１００は６本のイネーブル信号線ＥＮＢ１〜ＥＮＢ６を有するので、１クロックは６番地に区分される（ａ＝６）。
【００２９】
走査線駆動回路１３０は、シフトレジスター１３１と、出力回路１３２とを有する。シフトレジスター１３１は、スタートパルス信号ＳＰＹを、クロック信号ＣＫＹにより示されるクロック毎に、１段（１行）ずつ転送（シフト）する回路である。シフトレジスター１３１は、（ｍ＋１）段のシフト回路１３１１を有する。第ｉ段のシフト回路１３１１を、シフト回路１３１１（ｉ）と表す。他の要素についても同様である。各シフト回路１３１１は、走査線１１２と一対一に対応している。
【００３０】
図６は、シフト回路１３１１の構成を示す図である。シフト回路１３１１は、クロックドインバーター１３１１１、クロックドインバーター１３１１２、およびインバーター１３１１３を有する。奇数段のクロックドインバーター１３１１１は、クロック信号ＣＫがＨレベルのときにインバーターとして機能し、クロック信号ＣＫがＬレベルのときに高インピーダンスとなる回路である。クロックドインバーター１３１１２は、クロック信号ＣＫＢがＨレベルのときにインバーターとして機能し、クロック信号ＣＫがＬレベルのときに高インピーダンスとなる回路である。
【００３１】
奇数段のシフト回路１３１１（ｉ）には、クロック信号ＣＫとしてクロック信号ＣＫＹが、クロック信号ＣＫＢとしてクロック信号ＣＫＹの反転信号が、それぞれ入力される。偶数段のシフト回路１３１１（ｉ＋１）には、クロック信号ＣＫとしてクロック信号ＣＫＹの反転信号が、クロック信号ＣＫＢとしてクロック信号が、それぞれ入力される。クロック信号ＣＫＹがＨレベルのとき、奇数段のシフト回路１３１１（ｉ）の入力ＩＮに入力した入力信号に応じた出力信号を出力ＯＵＴに出力する。奇数段のシフト回路１３１１（ｉ）の入力ＩＮの電位がＨレベルになっていれば、出力ＯＵＴの電位もＨレベルである。このとき、次段（偶数段）のシフト回路１３１１（ｉ＋１）は高インピーダンス状態である。クロック信号ＣＫＹが反転してＬレベルになると、シフト回路１３１１（ｉ）は高インピーダンス状態になり、シフト回路１３１１（ｉ＋１）の入力ＩＮに入力した入力信号に応じた出力信号を出力ＯＵＴに出力する。前のクロックでシフト回路１３１１（ｉ）の出力ＯＵＴがＨレベルであれば、シフト回路１３１１（ｉ＋１）の出力ＯＵＴがＨレベルになる。このようにして、Ｈレベルの信号が１クロックずつ後段のシフト回路１３１１に転送される。
【００３２】
再び図５を参照する。シフトレジスター１３１と出力回路１３２との間には、ＮＡＮＤ回路１３３およびインバーター１３４が設けられている。ＮＡＮＤ回路１３３およびインバーター１３４は、シフト回路１３１１と一対一に対応している。第ｉ段のＮＡＮＤ回路１３３およびインバーター１３４を、ＮＡＮＤ回路１３３（ｉ）およびインバーター１３４（ｉ）と表す。ＮＡＮＤ回路１３３（ｉ）には、シフト回路１３３（ｉ）の入力ＩＮおよび出力ＯＵＴが入力される。インバーター１３４（ｉ）は、ＮＡＮＤ回路１３３（ｉ）の出力を反転する。インバーター１３４（ｉ）から出力される信号を、信号ＳＲｉと表す。信号ＳＲｉは、スタートパルス信号ＳＰＹが第ｉ段に転送された場合にＨレベルとなり、それ以外の場合はＬレベルとなる信号である。
【００３３】
出力回路１３２（ｉ）は、信号ＳＲｉと、イネーブル信号ＥＮＢｒとの論理積を出力する回路である。ここで、ｒは、偶数行（すなわちｉが偶数のとき）についてはｉ／２をａで除算したときの剰余、すなわちｒ＝（（ｉ／２）  ｍｏｄ  ａ）である（ただし（（ｉ／２）  ｍｏｄ  ａ）＝０の場合、ｒ＝ａ）。奇数行（すなわちｉが奇数のとき）については、１行前（すなわち第（ｉ−１）行）のｒと同じ値である。例えば、ａ＝６の場合を考える。第１段の出力回路１３２（１）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１との論理積を出力する回路である。第２段の出力回路１３２（２）は、イネーブル信号ＥＮＢ１と、信号ＳＲ２との論理積を出力する回路である。第３段の出力回路１３２（３）は、イネーブル信号ＥＮＢ２と、信号ＳＲ３との論理積を出力する回路である。第１２段の出力回路１３２（１２）は、イネーブル信号ＥＮＢ６と、信号ＳＲ１２との論理積を出力する回路である。第１３段の出力回路１３２（１３）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１３との論理積を出力する回路である。第１４段の出力回路１３２（１４）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１４との論理積を出力する回路である。
【００３４】
図７は、データ線駆動回路１４０の構成を示す図である。データ線駆動回路１４０は、入力される制御信号に従ってデータ信号ＤＡＴをサンプリングし、画素１１１に書き込まれるデータ電圧を示すデータ信号Ｓを出力する回路である。第ｊ列のデータ線１１４に供給されるデータ信号を、データ信号Ｓｊという。制御信号としては、スタートパルス信号ＳＰＹ、クロック信号ＣＫＸ、およびラッチ信号ＬＡＴが用いられる。なお図７中では第２ラッチ回路１４３の内部に、データ線Ｓｊへの電圧出力回路部を含むものとして省略して記載している。本願の本質の説明では電圧出力回路部の詳細は省略しても問題ない。
【００３５】
データ線駆動回路１４０は、シフトレジスター１４１と、第１ラッチ回路１４２と、第２ラッチ回路１４３とを有する。シフトレジスター１４１は、スタートパルス信号ＳＰＸを、クロック信号ＣＫＸにより示されるクロック毎に１段（１列）ずつ転送する回路である。第１ラッチ回路１４２は、データ信号ＤＡＴを、シフトレジスター１４１からの出力信号により示されるタイミングでラッチする回路である。データ信号ＤＡＴは点順次のデータであり、第１ラッチ回路１４２は、各画素のデータを順次ラッチする。第２ラッチ回路１４３は、信号ＬＡＴにより示されるタイミングで第１ラッチ回路１４２からの出力信号をラッチし、線順次のデータ信号Ｓｊとしてデータ線１１４に出力する回路である。データ信号Ｓｊは、サブフィールドコードがオンのときは電圧ＶＨを示し、サブフィールドコードがオフのときは電圧ＶＬを示す。
【００３６】
映像処理回路２０は、入力映像データに基づいて、データ信号ＤＡＴおよび制御信号を生成する回路である（制御回路の一例）。映像処理回路２０はにより生成された制御信号が、走査線駆動回路１３０およびデータ線駆動回路１４０に入力される。この例で、映像処理回路２０は、モザイキング処理およびサブフィールドコード変換処理を行う。モザイキング処理は、１画素につきＲ、Ｇ、およびＢの３つの色成分を含んでいる入力画像のデータを、ベイヤー配置された画素の階調値を示すデータに変換する処理である。
【００３７】
サブフィールドコード変換処理は、モザイキング処理後の各画素の階調値をサブフィールドコードに変換する処理である。サブフィールドは、例えば、基本単位（４ＳＦまたは６ＳＦ）を所定回数繰り返す構成を有している。例えば、１フレームにおいて基本単位が５回繰り返される場合において、基本単位が４ＳＦ（Ｒ画素およびＢ画素）であったときは、１フレームは２０ＳＦで構成される。この場合、サブフィールドコードは各サブフィールドについてオンおよびオフのいずれかを示す２０ビットのデータである。また、この場合において、基本単位が６ＳＦ（Ｇ画素）であったときは、１フレームは３０ＳＦで構成される。この場合、サブフィールドコードは３０ビットのデータである。この例で、サブフィールドコード変換処理は、変換テーブル（図示略）を参照して行われる。変換テーブルは、例えば映像処理回路２０の内蔵メモリに記憶されている。
【００３８】
１−２．動作
図８は、走査線駆動回路１３０の動作の概要を説明する図である。図８において、横軸は時間を、縦軸は選択される行を示している。図面が煩雑になるのを避けるため、図８では、番地については考慮せず、同時に複数の走査線１１２が選択されるように描かれている。ＲおよびＢの画素は、実線（ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３、およびＳＣＡＮ６）のとおり選択され、データが書き込まれる。すなわち、ＲおよびＢの画素について、サブフィールドの基本単位は４サブフィールド（ＳＦ１〜ＳＦ４）により構成される。Ｇの画素は、実線に加え、破線（ＳＣＡＮ４およびＳＣＡＮ５）のとおり選択され、データが書き込まれる。すなわち、Ｇの画素について、サブフィールドの基本単位は６サブフィールド（ＳＦ１Ｇ〜ＳＦ６Ｇ）により構成される。
【００３９】
この例で、仮にＧ画素のみの走査を行わなかった場合、サブフィールド数は、すべての色の画素について、ＳＦ１〜ＳＦ４の４つである。この条件で、Ｇの輝度をＲおよびＢの半分にするには、Ｇ画素では例えば常にＳＦ４をオフにすることになる。すると階調表現に使えるサブフィールド数は３つになってしまう。サブフィールド駆動方式においては、理論的には、２k通りの階調表現が可能である（ｋはサブフィールド数）。したがって、階調表現に使えるサブフィールド数が一つ減ると、理論的には、階調表現能力は半分になってしまう。これに対し、Ｇ画素のみの走査を用いれば、以下で説明するように階調表現能力の低下を抑制することができる。
【００４０】
図９は、走査線駆動回路１３０のタイミングチャートを例示する図である。この例では、イネーブル信号ＥＮＢ１〜ＥＮＢ６と、出力信号ＳＲ１と、走査信号Ｇ１〜Ｇ１２のみ図示している。クロック信号ＣＫＹは、ＨレベルとＬレベルが交互に切り換わる信号である。ＨレベルとＬレベルの切り換わりのタイミングが、クロックの始期を示している。イネーブル信号ＥＮＢ１〜６は、１クロックのうち使用する番地を示す信号である。イネーブル信号がＨレベルになっている期間が、使用する番地を示している。例えば、第１クロックおよび第２クロックにおいて、イネーブル信号ＥＮＢ１は、第１番地においてＨレベルになっている。同一のイネーブル信号についてみると、Ｈレベルとなる番地は、原則として２クロック毎に１番地ずつ移動している。例えば、イネーブル信号ＥＮＢ１について、Ｈレベルとなる番地は、第１クロックから順に、第１番地、第１番地、第６番地、なし、第５番地、第５番地、第４番地、第４番地、第３番地、第３番地、第２番地、第２番地、第１番地、第１番地、第６番地、…というように変化している。ここで、同一の番地が２クロック連続しているが、第６番地については、連続する２クロックのうち１クロックでしかＨレベルになっていない。この点については後述する。また、同一のクロックについてみると、Ｈレベルとなる番地は、イネーブル信号によって異なっている。例えば、第１クロックについて、イネーブル信号ＥＮＢ１〜６がＨレベルとなる番地は、それぞれ、第１番地〜第６番地である。
【００４１】
信号ＳＲｉは、スタートパルス信号ＳＰＹが転送される信号である。図９では、このうち信号ＳＲ１のみが示されている。スタートパルス信号ＳＰＹが入力されないとき（Ｌレベルのとき）は、信号ＳＲｉはＬレベルである。スタートパルス信号が入力されると、Ｈレベルの状態が信号ＳＲ１から順に転送される。信号ＳＲｉがＨレベルであるクロックのうち、対応するイネーブル信号がＨレベルである番地において、走査信号ＧｉはＨレベルとなる。例えば、第１クロックにおいてスタートパルス信号ＳＰＹが入力されると、信号ＳＲ１がＨレベルになる。第１クロックにおいて信号ＳＲ１がＨレベルであり、このときイネーブル信号ＥＮＢ１は第１番地においてＨレベルであるので、走査信号Ｇ１は第１番地においてＨレベルとなる。第２クロックにおいて信号ＳＲ２がＨレベルであり、このときイネーブル信号ＥＮＢ１は第１番地においてＨレベルであるので、走査信号Ｇ２は第１番地においてＨレベルとなる。第３クロックにおいて信号ＳＲ３がＨレベルであり、このときイネーブル信号ＥＮＢ２は第１番地においてＨレベルであるので、走査信号Ｇ３は第１番地においてＨレベルとなる。走査信号Ｇ４以降の信号は順次、第１番地においてＨレベルとなる。
【００４２】
別の例で、第５クロックにおいてスタートパルス信号ＳＰＹが入力されると、信号ＳＲ１がＨレベルになる。第５クロックにおいて信号ＳＲ１がＨレベルであり、このときイネーブル信号ＥＮＢ１は第５番地においてＨレベルであるので、走査信号Ｇ１は第５番地においてＨレベルとなる。走査信号Ｇ２以降の信号は順次、第５番地においてＨレベルとなる。
【００４３】
さらに別の例で、第１１クロックにおいてスタートパルス信号ＳＰＹが入力されると、信号ＳＲ１がＨレベルになる。第１１クロックにおいて信号ＳＲ１がＨレベルであり、このときイネーブル信号ＥＮＢ１は第２番地においてＨレベルであるので、走査信号Ｇ１は第２番地においてＨレベルとなる。走査信号Ｇ２以降の信号は順次、第２番地においてＨレベルとなる。
【００４４】
既に説明したように、走査線駆動回路１３０は、ａ個（この例では６つ）の走査を並列させることができる。第１番地を使って走査をするときは、第１行に対応するイネーブル信号（この例ではイネーブル信号ＥＮＢ１）が第１番地においてＨレベルとなるクロックにおいて、スタートパルス信号ＳＰＹを入力すればよい。
【００４５】
この例では、第６番地は連続する２クロックのうち一方（この例では先のクロック）でのみＨレベルとなり、他方のクロック（この例では後のクロック）ではＬレベルのままである（図において対応する箇所に「ＮＯ」という記号を付している）。第１５クロックにおいてスタートパルス信号ＳＰＹが入力されると、信号ＳＲ１がＨレベルになる。第１５クロックにおいて信号ＳＲ１がＨレベルであり、このときイネーブル信号ＥＮＢ１は第６番地においてＨレベルであるので、走査信号Ｇ１は第６番地においてＨレベルとなる。第１６クロックにおいて信号ＳＲ２がＨレベルであり、このときイネーブル信号ＥＮＢ１はすべての番地においてＬレベルである。したがって、走査信号Ｇ２は非選択信号のままであり、選択信号は出力されない。第１７クロックにおいてにおいて信号ＳＲ３がＨレベルであり、このときイネーブル信号ＥＮＢ２は第６番地においてＨレベルであるので、走査信号Ｇ３は第６番地においてＨレベルとなる。第１８クロックにおいて信号ＳＲ４がＨレベルであり、このときイネーブル信号ＥＮＢ１はすべての番地においてＬレベルである。したがって、走査信号Ｇ４は非選択信号のままであり、選択信号は出力されない。以下同様にして、第１５クロックにおいて入力されたスタートパルス信号に起因する走査は、奇数行のみを順次選択し、偶数行を選択しない走査である。すなわち、特定の走査線（この例ではＧ画素に対応する走査線１１２）のみが、順次選択される。
【００４６】
図８のＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３、およびＳＣＡＮ６の走査を行うときは、連続する２クロックで同一の番地がＨレベルとなるイネーブル信号が用いられる。図８のＳＣＡＮ４およびＳＣＡＮ５の走査を行うときは、連続する２クロックのうち一方のクロックですべての番地がＬレベルのままであるイネーブル信号が用いられる。映像処理回路２０は、例えば、番地毎に使用／未使用を示すフラグを記憶することにより、番地の使用状況を把握している。映像処理回路２０は、走査を開始する際、走査に使用する番を決定する。走査に使用する番地は未使用の番地（空き番地）の中から選択される。例えば、第６番地を使用することを決定した場合において、その走査がＧ画素のみを対象にするときは、映像処理回路２０は、第６番地について、連続する２クロックのうち後のクロックにおいてＬレベルのままとなるように変形したイネーブル信号を出力する。
【００４７】
以上で説明したように本実施形態によれば、Ｇ画素に対応する走査線１１２のみを走査することができる。これにより、Ｇ画素とＲ画素およびＢ画素とのサブフィールド数を異ならせることができる。例えば、Ｇ画素の輝度をＲ画素およびＢ画素の半分にするとき。ＳＦ６Ｇを常にオフとしても、ＳＦ１Ｇ〜ＳＦ５Ｇの５つのサブフィールドを用いて階調表現をすることができる。すなわち、ベイヤー配置された画素を有する電気光学装置においてサブフィールド方式を用いる場合において、毎回、Ｒ画素、Ｇ画素、およびＢ画素をすべて走査するときと比較して、階調表現能力の低下を抑制することができる。
【００４８】
なお、この例では、映像処理回路２０は、ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３、およびＳＣＡＮ６の走査と同期して、Ｒ画素、Ｇ画素、およびＢ画素のサブフィールドコードに応じたデータをデータ線駆動回路１４０に出力する。また、映像処理回路２０は、ＳＣＡＮ４およびＳＣＡＮ５の走査と同期して、Ｇ画素のＳＦ４ＧおよびＳＦ５Ｇのサブフィールドコードに応じたデータをデータ線駆動回路１４０に出力する。
【００４９】
２．第２実施形態
図１０は、第２実施形態に係る液晶パネル１００の構成を示す図である。以下、第１実施形態と共通する事項については説明を省略する。第２実施形態において、液晶パネル１００は、走査線駆動回路２３０および走査線駆動回路３３０の２つの走査線駆動回路を有する。走査線駆動回路２３０は、偶数行の走査線１１２、すなわち、Ｒ画素およびＢ画素に対応する走査線１１２に対し走査信号を出力する回路である。走査線駆動回路３３０は、奇数行の走査線１１２、すなわち、Ｇ画素に対応する１１２に対し走査信号を出力する回路である。また、液晶パネル１００は、イネーブル信号ＥＮＢ１〜ＥＮＢ８の８系統のイネーブル信号を伝送するための８つのイネーブル信号線を有する。
【００５０】
第１実施形態の構成においては、例えば図８で説明したように、Ｒ画素およびＢ画素とＧ画素とで共通する走査（例えば、ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３、およびＳＣＡＮ６）については、共通のタイミングで走査を行っていた。しかし、例えば図８でＧ画素についてはＳＦ６Ｇを常にオフにする場合には、他のサブフィールドについては、Ｒ画素およびＢ画素のサブフィールド長とは独立してサブフィールド長を設定できた方が、より高い階調表現能力を実現できる場合がある。第２実施形態の液晶パネル１００は、このような動作が可能である。
【００５１】
第２実施形態において、イネーブル信号線の数ｂは、次式により決定される。
ｂ＝ＮＳＦ１＋ＮＳＦ２−ＮＳＦｃｏｍ  ・・・（１）
ここで、ＮＳＦ１はＧ画素におけるサブフィールドの基本単位に含まれるサブフィールド数を、ＮＳＦ２はＲ画素およびＢ画素における基本単位に含まれるサブフィールド数を、ＮＳＦｃｏｍは、Ｒ画素およびＢ画素とＧ画素とで共通の走査の数を示す。この例で、Ｇ画素の基本単位は５ＳＦであり、Ｒ画素およびＢ画素のサブフィールドの基本単位は４ＳＦである。また、フレームの始期を統一するため、第１番目の走査は共通である。すなわち、ＮＳＦ１＝６、ＮＳＦ２＝４、ＮＳＦｃｏｍ＝１である。以上を式（１）に代入すると、
ｂ＝５＋４−１＝８
である。したがって、第２実施形態において８系統のイネーブル信号が用いられている。なお、共通の走査の数ＮＳＦｃｏｍは、任意に設計が可能であるが、ＮＳＦｃｏｍ≧１である。したがって、式（１）からｂの最大値は、
ｂ≦ＮＳＦ１＋ＮＳＦ２−１  ・・・（２）
である。
【００５２】
図１１は、走査線駆動回路２３０の構成を示す図である。走査線駆動回路２３０は、入力される制御信号に従って、偶数行の走査線１１２を選択するための走査信号Ｇを出力する回路である。制御信号としては、スタートパルス信号ＳＰＹ１、クロック信号ＣＫＹ、およびイネーブル信号ＥＮＢ１〜ＥＮＢ８が用いられる。走査線駆動回路２３０は、シフトレジスター２３１と出力回路２３２とを有する。シフトレジスター２３１の構成は、シフトレジスター１３１と同様である。出力回路２３２は、出力回路１３２とほぼ同様の構成を有するが、奇数行の走査線１１２と接続されていない点が出力回路１３２と異なっている。
【００５３】
出力回路２３２（ｉ）は、信号ＳＲｉＬと、イネーブル信号ＥＮＢｒとの論理積を出力する回路である。シフトレジスター２３１の出力と後述するシフトレジスター３３１の出力とを区別するため、シフトレジスター２３１の出力信号は、信号ＳＲｉＬのように添字Ｌを用いる。ここで、ｒは、偶数行（すなわちｉが偶数のとき）についてはｉ／２をｂで除算したときの剰余、すなわちｒ＝（（ｉ／２）  ｍｏｄ  ｂ）である（ただし（（ｉ／２）  ｍｏｄ  ｂ）＝０のときｒ＝ｂ）。例えば、ｂ＝８の場合を考える。第１段の出力回路２３２（１）は、信号を出力しない。第２段の出力回路２３２（２）は、イネーブル信号ＥＮＢ１と、信号ＳＲ２Ｌとの論理積を出力する回路である。第３段の出力回路２３２（３）は、信号を出力しない。第１６段の出力回路２３２（１６）は、イネーブル信号ＥＮＢ８と、信号ＳＲ１６Ｌとの論理積を出力する回路である。第１７段の出力回路２３２（１７）は、信号を出力しない。第１８段の出力回路２３２（１８）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１８Ｌとの論理積を出力する回路である。
【００５４】
図１２は、走査線駆動回路３３０の構成を示す図である。走査線駆動回路３３０は、入力される制御信号に従って、奇数行の走査線１１２を選択するための走査信号Ｇを出力する回路である。制御信号としては、スタートパルス信号ＳＰＹ２、クロック信号ＣＫＹ、およびイネーブル信号ＥＮＢ１〜ＥＮＢ８が用いられる。走査線駆動回路３３０は、シフトレジスター３３１と出力回路３３２とを有する。シフトレジスター３３１の構成は、シフトレジスター２３１と同様である。出力回路３３２は、出力回路１３２とほぼ同様の構成を有するが、偶数行の走査線１１２と接続されていない点が出力回路１３２と異なっている。シフトレジスター３３１の出力信号は、信号ＳＲｉＲのように添字Ｒを用いる。
【００５５】
出力回路３３２（ｉ）は、信号ＳＲｉＲと、イネーブル信号ＥＮＢｒとの論理積を出力する回路である。ここで、ｒは、偶数行（すなわちｉが偶数のとき）についてはｉ／２をｂで除算したときの剰余、すなわちｒ＝ｉ  ｍｏｄ  ｂである。奇数行については、ｒは、１つ後の偶数行と同じ値である。例えば、ｂ＝８の場合を考える。第１段の出力回路３３２（１）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１Ｒとの論理積を出力する回路である。第２段の出力回路３３２（２）は、信号を出力しない。第３段の出力回路３３２（３）は、イネーブル信号ＥＮＢ２と、信号ＳＲ３Ｒとの論理積を出力する回路である。第４段の出力回路３３２（４）は、信号を出力しない。第１５段の出力回路３３２（１５）は、イネーブル信号ＥＮＢ８と、信号ＳＲ１５Ｒとの論理積を出力する回路である。第１６段の出力回路３３２（１６）は、信号を出力しない。第１７段の出力回路３３２（１７）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１７Ｒとの論理積を出力する回路である。第１８段の出力回路２３２（１８）は、信号を出力しない。第１９弾の出力回路３３２（１９）は、イネーブル信号ＥＮＢ１と、信号ＳＲ１９Ｒとの論理積を出力する回路である。
【００５６】
図１３は、走査線駆動回路２３０および走査線駆動回路３３０のタイミングチャートを例示する図である。この例では、イネーブル信号ＥＮＢ１〜ＥＮＢ８と、信号ＳＲ１ＬおよびＳＲ２Ｒと、走査信号Ｇ１〜Ｇ１２のみ図示されている。この例では、同一のイネーブル信号についてみると、Ｈレベルとなる番地は、２クロック毎に１番地ずつ移動している。例えば、イネーブル信号ＥＮＢ１について、Ｈレベルとなる番地は、第１クロックから順に、第１番地、第１番地、第８番地、第８番地、第７番地、第７番地、第６番地、第６番地、第５番地、第５番地、第４番地、第４番地、第３番地、第３番地、第２番地、第２番地、第１番地、第１番地、第８番地、…というように変化している。また、同一のクロックについてみると、Ｈレベルとなる番地は、イネーブル信号によって異なっている。例えば、第１クロックについて、イネーブル信号ＥＮＢ１〜８がＨレベルとなる番地は、それぞれ、第１番地〜第８番地である。
【００５７】
信号ＳＲｉＬは、スタートパルス信号ＳＰＹ１が転送される信号である。信号ＳＲｉＲは、スタートパルス信号ＳＰＹ２が転送される信号である。図１３では、これらのうち信号ＳＲ１ＲおよびＳＲ２Ｌのみが示されている。例えば、第１クロックにおいてスタートパルス信号ＳＰＹ１およびＳＰＹ２が入力されると、信号ＳＲ１ＲがＨレベルになる。第１クロックにおいて信号ＳＲ１ＲがＨレベルであり、このときイネーブル信号ＥＮＢ１は第１番地においてＨレベルであるので、走査信号Ｇ１は第１番地においてＨレベルとなる。第２クロックにおいて信号ＳＲ２ＬがＨレベルであり、このときイネーブル信号ＥＮＢ１は第１番地においてＨレベルであるので、走査信号Ｇ２は第１番地においてＨレベルとなる。第３クロックにおいて信号ＳＲ３ＲがＨレベルであり、このときイネーブル信号ＥＮＢ２は第１番地においてＨレベルであるので、走査信号Ｇ３は第１番地においてＨレベルとなる。走査信号Ｇ４以降の信号は順次、第１番地においてＨレベルとなる。
【００５８】
別の例で、第３クロックにおいてスタートパルス信号ＳＰＹ２が入力されると（このときスタートパルス信号ＳＰＹ１は入力されない）、信号ＳＲ１ＲがＨレベルになる。第３クロックにおいて信号ＳＲ１ＲがＨレベルであり、このときイネーブル信号ＥＮＢ１は第８番地においてＨレベルであるので、走査信号Ｇ１は第８番地においてＨレベルとなる。第２クロックにおいて信号ＳＲ２ＬはＬレベルであり、走査信号Ｇ２はＬレベルのままである。第３クロックにおいて信号ＳＲ３ＲがＨレベルであり、このときイネーブル信号ＥＮＢ２は第８番地においてＨレベルであるので、走査信号Ｇ３は第８番地においてＨレベルとなる。第４クロックにおいて信号ＳＲ４ＬはＬレベルであり、走査信号Ｇ４はＬレベルのままである。以降、奇数行の走査信号Ｇｉは順次、第８番地においてＨレベルとなる。偶数行の走査信号ＧｉはＬレベルのままである。
【００５９】
さらに別の例で、第４クロックにおいてスタートパルス信号ＳＰＹ１が入力されると（このときスタートパルス信号ＳＰＹ２は入力されない）、第５クロックにおいて信号ＳＲ２ＬがＨレベルになる。第５クロックにおいて信号ＳＲ２ＬがＨレベルであり、このときイネーブル信号ＥＮＢ１は第７番地においてＨレベルであるので、走査信号Ｇ２は第７番地においてＨレベルとなる。第６クロックにおいて信号ＳＲ３ＲはＬレベルであり、走査信号Ｇ３はＬレベルのままである。第７クロックにおいて信号ＳＲ４ＬがＨレベルであり、このときイネーブル信号ＥＮＢ２は第７番地においてＨレベルであるので、走査信号Ｇ４は第７番地においてＨレベルとなる。以降、偶数行の走査信号Ｇｉは順次、第７番地においてＨレベルとなる。奇数行の走査信号ＧｉはＬレベルのままである。
【００６０】
このように、本実施形態によれば、Ｒ画素およびＢ画素の走査と、Ｇ画素の走査とを異なるスタートパルス信号を用いて、それぞれ独立に開始させることができる。
【００６１】
図１４は、第１実施形態と第２実施形態のサブフィールド構成の相違を説明する図である。第１実施形態においては、Ｇ画素のサブフィールド長は、ＳＦ１Ｇ、ＳＦ２Ｇ、およびＳＦ６Ｇは、それぞれ、ＳＦ１、ＳＦ２、およびＳＦ４とサブフィールド長が等しく、また、ＳＦ３Ｇ、ＳＦ４Ｇ、およびＳＦ５Ｇのサブフィールド長の合計は、ＳＦ３に等しいという制限があった。すなわち、ＳＣＡＮ４およびＳＣＡＮ５の開始タイミングは任意に設計できるが、ＳＣＡＮ１、ＳＣＡＮ２、ＳＣＡＮ３、およびＳＣＡＮ６の開始タイミングは、Ｒ画素およびＢ画素の走査と共通にしなければならなかった。
【００６２】
これに対し第２実施形態においては、Ｒ画素およびＢ画素とＧ画素とで、サブフィールドの基本単位の長さが同一である限りにおいては、Ｒ画素およびＢ画素のサブフィールド構成とＧ画素のサブフィールド構成とを、それぞれ独自に設定することができる。すなわち、最初の走査（ＳＣＡＮ１）が共通であれば、Ｒ画素およびＢ画素の走査（ＳＣＡＮ３、ＳＣＡＮ５、およびＳＣＡＮ８）の開始タイミングと、Ｇ画素の走査（ＳＣＡＮ２、ＳＣＡＮ４、ＳＣＡＮ６、およびＳＣＡＮ７）の開始タイミングとを異ならせることができる。このように、第２実施形態においては、第１実施形態と比較してサブフィールド構成の自由度を向上させることができる。
【００６３】
３．変形例
本発明は上述の実施形態に限定されるものでなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち、２つ以上のものが組み合わせて用いられてもよい。
【００６４】
３−１．変形例１
図１５は、変形例１に係る液晶パネル１００の構成を示す図である。図１５は、第１実施形態の液晶パネル１００の変形例を示す図である。変形例１において、第１行および第（ｍ＋１）行の走査線１１２には、それぞれｎ／２個のダミー画素が接続されている（図において斜線で示している）。これは以下の理由による。第１実施形態の液晶パネル１００において、第１行および第（ｍ＋１）行の走査線１１２に接続されている負荷（ＴＦＴ１１６および画素電極１１８）の数は、他の走査線１１２の半分である。このように負荷の数が異なると、階調に悪影響を与える場合がある。この悪影響を回避するため、第１行および第（ｍ＋１）行の走査線１１２に、ダミー画素を接続してもよい。ダミー画素とは、構造は画素１１１と同様であるが、画像の表示に貢献しない画素をいう。ダミー画素により負荷の差を低減することにより、階調に与える悪影響を低減することができる。
【００６５】
３−２．変形例２
ベイヤー配置の具体例は、実施形態で説明したものに限定されない。ベイヤー配置において、第１色、第２色、および第３色の画素が、２行２列の４画素を基本単位として配置される。基本単位には、第１色の画素が２つ、第２色および第３色の画素が１つずつ含まれる。第１色の画素は、基本単位において斜めに配置される。実施形態において、第１色がＧ、第２色がＲ、第３色がＢである例を説明したが、各色はこれに限定されない。
【００６６】
３−３．変形例３
電気光学装置１０における画素１１１の配置は、図２で例示したものに限定されない。図２の配置においては、第１行の走査線１１２に接続されている負荷（ＴＦＴ１１６および画素電極１１８）および第（ｍ＋１）行の走査線１１２に接続されている負荷の数は、第２行〜第ｍ行の走査線１１２に接続されている負荷の半分である。このように負荷の数が異なると、階調に悪影響を与える場合がある。この悪影響を回避するため、第１行および第（ｍ＋１）行の走査線１１２に、ダミー画素を接続してもよい。ダミー画素とは、構造は画素１１１と同様であるが、画像の表示に貢献しない画素をいう。ダミー画素により負荷の差を低減することにより、階調に与える悪影響を低減することができる。
【００６７】
３−４．他の変形例
本発明に係る電子機器はプロジェクターに限定されない。テレビジョン、ビューファインダー型・モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器等に本発明が用いられてもよい。
【００６８】
電気光学装置１０の構成は、実施形態で説明したものに限定されない。えば、電気光学装置１０において用いられる電気光学素子は、液晶素子１２０に限定されない。液晶素子１２０に代わり、有機ＥＬ（Electro-Luminescence）素子等、他の電気光学素子が用いられてもよい。また、電気光学装置１０が、実施形態で説明した映像処理回路２０を有していてもよい。
【００６９】
実施形態で説明したパラメーター（例えば、サブフィールド数やフレーム速度、画素数など）および信号の極性やレベルはあくまで例示であり、本発明はこれに限定されない。
【符号の説明】
【００７０】
１…電子機器、１０…電気光学装置、２０…映像処理回路、１００…液晶パネル、１０１…表示領域、１０５…液晶層、１０８…コモン電極、１１１…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶素子、１２５…容量素子、１３０…走査線駆動回路、１３１…シフトレジスター、１３２…出力回路、１４０…データ線駆動回路、１４１…シフトレジスター、１４２…第１ラッチ回路、１４３…第２ラッチ回路、２３０…走査線駆動回路、２３１…シフトレジスター、２３２…出力回路、３３０…走査線駆動回路、３３１…シフトレジスター、３３２…出力回路、１３１１…シフト回路、１３１１１…クロックドインバーター、１３１１２…クロックドインバーター、１３１１３…インバーター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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