(57)【要約】【課題】イメージセンサなどのデバイスにおける消費電力を、画質を低下させることなく抑制することができるようにする。【解決手段】複数の画素が配列された画素領域を有し、画素は、光電変換されて得られた電荷を蓄積する蓄積部と、蓄積部に蓄積された電荷を検出する複数の検出部と、複数の検出部の接続または分離を制御する接続分離制御部と、接続分離制御部が複数の検出部を分離した状態である分離状態における検出部の電位に対応する第１の信号、または、接続分離制御部が複数の検出部を接続した状態である接続状態における検出部の電位に対応する第２の信号を出力する出力部と、第１の信号の値に基づいて、出力部から、第１の信号を出力させるか、または、第２の信号を出力させるかを選択する出力選択部とを備える。【選択図】図６
2013162148.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換されて得られた電荷を蓄積する蓄積部と、
前記蓄積部に蓄積された電荷を検出する複数の検出部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、
前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部と
を備える個体撮像素子。
【請求項２】
低照度時に前記第１の信号が出力され、高照度時に前記第２の信号が出力される
請求項１に記載の個体撮像素子。
【請求項３】
前記出力選択部は、
前記第１の信号の値が予め設定された閾値以上である場合、前記出力部から前記第２の信号を出力させることを選択する
請求項１に記載の個体撮像素子。
【請求項４】
前記出力選択部は、
前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択を、前記画素の負荷ＭＯＳトランジスタのオン／オフの制御により行う
請求項１に記載の個体撮像素子。
【請求項５】
前記出力選択部は、
前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択を、前記画素の選択トランジスタのオン／オフの制御により行う
請求項１に記載の個体撮像素子。
【請求項６】
前記画素領域において２次元行列状に配置された複数の前記画素のそれぞれについて、
１行毎に前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択が行われる
請求項１に記載の個体撮像素子。
【請求項７】
前記画素領域に配置された複数の画素のそれぞれから得られた前記第１の信号値を記憶するメモリをさらに備え、
前記選択部は、前記メモリに記憶されたそれぞれの画素の前記第１の信号値に基づいて、それぞれの画素の前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する
請求項１に記載の個体撮像素子。
【請求項８】
前記画素領域に配置された複数の画素のうち、ホワイト画素として配置された画素のそれぞれから得られた前記第１の信号値を記憶するメモリをさらに備え、
前記選択部は、前記メモリに記憶されたそれぞれの画素の前記第１の信号値に基づいて、前記ホワイト画素を含む所定の領域内の画素のそれぞれの前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する
請求項１に記載の個体撮像素子。
【請求項９】
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換されて得られた電荷を蓄積する蓄積部と、
前記蓄積部に蓄積された電荷を検出する複数の検出部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、
前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを備える個体撮像素子の駆動方法であって、
前記第１の信号の値が予め設定された閾値と比較され、
前記第１の信号の値が予め設定された閾値以上である場合、前記出力部から前記第２の信号が出力させられる
駆動方法。
【請求項１０】
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換されて得られた電荷を蓄積する蓄積部と、
前記蓄積部に蓄積された電荷を検出する複数の検出部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、
前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを有する個体撮像素子を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、個体撮像装置および駆動方法、並びに電子機器に関し、特に、イメージセンサなどのデバイスにおける消費電力を、画質を低下させることなく抑制することができるようにする個体撮像装置および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
近年、読み出し速度の高速性を理由としてＣＣＤからＣＭＯＳイメージセンサへの置き換えが進んでいる。しかしながら、ＣＭＯＳイメージセンサは、一般に画素ごとに順次読み出しされるため、画像全体の同時性を実現できない。
【０００３】
すなわち、ＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎または行毎に順次走査して読み出す動作が行われる。この順次走査の場合、つまり、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【０００４】
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
【０００５】
電子シャッタとしてグローバルシャッタを採用するデバイスであるグローバルシャッタデバイスは、画素内に、例えば、半導体メモリによる電荷蓄積部が設けられている。グローバルシャッタデバイスでは、フォトダイオードから電荷を一斉に半導体メモリに転送して蓄積し、そののち順次読みだすことにより、画像全体の同時性を確保している。
【０００６】
また、イメージセンサのダイナミックレンジを広げるために電荷を蓄積する半導体メモリに加えて、キャパシタを搭載しているデバイスが提案されている。このようなデバイスでは、キャパシタに電荷を蓄積することによって大量に電荷を蓄積することができるので、ダイナミックレンジを向上させることができ、画の同時性とダイナミックレンジの向上を同時に実現している（例えば、特許文献１参照）。
【０００７】
例えば、特許文献１の場合、蓄積部を２つ有している。一つは、Ｓｉ基板中への埋め込み型のチャネルで構成されていて、もう一つは、キャパシタによって形成されている。
【０００８】
埋めこみ型のチャネルは、ＳＧ部の下に形成されており、その蓄積可能容量は小さいがＳｉ内に蓄積するため、界面準位の影響等を受けにくく暗電流が小さいという特徴がある。一方、キャパシタは、埋め込み型のチャネルに対して、大量の電荷を蓄積できる
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１９９８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、キャパシタは、大量の電荷を蓄積できるが、フォトダイオードから蓄積部までに転送する間にコンタクトや配線の接合部を通るため、その界面の界面準位を介して電子が励起され暗電流が発生しやすい。
【００１１】
これを回避するため、例えば、特許文献１の技術では、低照度では、埋めこみ型のチャネルのみに電荷を蓄積し、高照度では、埋めこみ型のチャネルからオーバーフローした電荷をキャパシタに蓄積しておき、読みだし時に埋めこみ型のチャネルとキャパシタとに蓄積した両方の電荷を出力することを提案している。
【００１２】
しかしながら、このようにすると、埋めこみ型のチャネルのみの電荷の読み出し、および、埋めこみ型のチャネルとキャパシタとに蓄積した両方の電荷の読み出しを行わなければならない。すなわち、蓄積した電荷を１つの画素から２回読み出して信号を出力するため、カラム処理部の消費電力、特に負荷ＭＯＳトランジスタの消費電力が増大してしまう。
【００１３】
本技術はこのような状況に鑑みて開示するものであり、イメージセンサなどのデバイスにおける消費電力を、画質を低下させることなく抑制することができるようにするものである。
【課題を解決するための手段】
【００１４】
本技術の第１の側面は、複数の画素が配列された画素領域を有し、前記画素は、光電変換されて得られた電荷を蓄積する蓄積部と、前記蓄積部に蓄積された電荷を検出する複数の検出部と、前記複数の検出部の接続または分離を制御する接続分離制御部と、前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを備える個体撮像素子である。
【００１５】
低照度時に前記第１の信号が出力され、高照度時に前記第２の信号が出力されるようにすることができる。
【００１６】
前記出力選択部は、前記第１の信号の値が予め設定された閾値以上である場合、前記出力部から前記第２の信号を出力させることを選択するようにすることができる。
【００１７】
前記出力選択部は、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択を、前記画素の負荷ＭＯＳトランジスタトランジスタのオン／オフの制御により行うようにすることができる。
【００１８】
前記出力選択部は、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択を、前記画素の選択トランジスタのオン／オフの制御により行うようにすることができる。
【００１９】
前記画素領域において２次元行列状に配置された複数の前記画素のそれぞれについて、１行毎に前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択が行われるようにすることができる。
【００２０】
前記画素領域に配置された複数の画素のそれぞれから得られた前記第１の信号値を記憶するメモリをさらに備え、前記選択部は、前記メモリに記憶されたそれぞれの画素の前記第１の信号値に基づいて、それぞれの画素の前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択するようにすることができる。
【００２１】
前記画素領域に配置された複数の画素のうち、ホワイト画素として配置された画素のそれぞれから得られた前記第１の信号値を記憶するメモリをさらに備え、前記選択部は、前記メモリに記憶されたそれぞれの画素の前記第１の信号値に基づいて、前記ホワイト画素を含む所定の領域内の画素のそれぞれの前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択するようにすることができる。
【００２２】
本技術の第１の側面は、複数の画素が配列された画素領域を有し、前記画素は、光電変換されて得られた電荷を蓄積する蓄積部と、前記蓄積部に蓄積された電荷を検出する複数の検出部と、前記複数の検出部の接続または分離を制御する接続分離制御部と、前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを備える個体撮像素子の駆動方法であって、前記第１の信号の値が予め設定された閾値と比較され、前記第１の信号の値が予め設定された閾値以上である場合、前記出力部から前記第２の信号が出力させられる駆動方法である。
【００２３】
本技術の第２の側面は、複数の画素が配列された画素領域を有し、前記画素は、光電変換されて得られた電荷を蓄積する蓄積部と、前記蓄積部に蓄積された電荷を検出する複数の検出部と、前記複数の検出部の接続または分離を制御する接続分離制御部と、前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを有する個体撮像素子を備える電子機器である。
【００２４】
本技術の第１の側面および第２の側面においては、複数の画素が配列された画素領域の画素において、光電変換されて得られた電荷が蓄積され、前記蓄積された電荷が検出され、前記複数の検出部の接続または分離が制御され、前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号が出力され、前記第１の信号の値に基づいて、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかが選択される。
【発明の効果】
【００２５】
本技術によれば、イメージセンサなどのデバイスにおける消費電力を、画質を低下させることなく抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】本技術が適用されるＣＭＯＳイメージセンサの一実施の形態に係る構成例を示すブロック図である。
【図２】図１の画素アレイに配置される単位画素の回路構成を示す回路図である。
【図３】図１の画素アレイに配置される単位画素の別の回路構成を示す回路図である。
【図４】図３の単位画素の回路動作を説明するタイミングチャートである。
【図５】本技術における単位画素からの電荷の読み出しの処理を説明する図である。
【図６】図５に対応する電荷読み出し処理の例について説明するフローチャートである。
【図７】本技術における単位画素からの電荷の読み出しの処理の別の例を説明する図である。
【図８】図７に対応する電荷読み出し処理の例について説明するフローチャートである。
【図９】図３の単位画素の回路動作を説明する別のタイミングチャートである。
【図１０】図３の単位画素の回路動作を説明する別のタイミングチャートである。
【図１１】本技術が適用されるＣＭＯＳイメージセンサの別の実施の形態に係る構成例を示すブロック図である。
【図１２】本技術における単位画素からの電荷の読み出しの処理のさらに別の例を説明する図である。
【図１３】図１２に対応する電荷読み出し処理の例について説明するフローチャートである。
【図１４】本技術における単位画素からの電荷の読み出しの処理のさらに別の例を説明する図である。
【図１５】本技術における単位画素からの電荷の読み出しの処理のさらに別の例を説明する図である。
【図１６】図１５に対応する電荷読み出し処理の例について説明するフローチャートである。
【図１７】本技術を適用した電子機器の一実施の形態に係る構成例を示す図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２８】
図１は、本技術が適用される固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの一実施の形態に係る構成例を示すブロック図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００２９】
この例におけるＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５から構成されている。
【００３０】
ＣＭＯＳイメージセンサ１０はさらに、信号処理部１８およびデータ格納部１９を備えている。信号処理部１８およびデータ格納部１９については、ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８およびデータ格納部１９の各処理に係る制御については、ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部によるもの、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによるものとしてもよい。
【００３１】
画素アレイ部１１は、受光した光量に応じた光電荷を生成し、かつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向および列方向に（行列状に）２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。単位画素の構造の詳細については後述する。
【００３２】
画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００３３】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素を駆動する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３４】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３５】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３６】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の露光期間となる。
【００３７】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３８】
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１３によるＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３が、ノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を有するようにして、アナログの画素信号がデジタル信号に変換されて出力されるようにすることも可能である。
【００３９】
また、カラム処理部１３には、後述するように閾値比較回路が設けられる。
【００４０】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
【００４１】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、および、水平駆動部１４などの駆動制御を行う。
【００４２】
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００４３】
上記構成のＣＭＯＳイメージセンサ１０は、画素アレイ部１１中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を採用している。このグローバル露光は、垂直駆動部１２およびシステム制御部１５からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。
【００４４】
グローバル露光を実現するにあたって、ＣＭＯＳイメージセンサ１０は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保するために、単位画素内に２つの電荷蓄積部を有している。そして、２つの電荷蓄積部の中で、第１の電荷蓄積部として、例えば、埋め込み型ＭＯＳキャパシタが用いられ、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタ（例えば、プレーナ型ＭＯＳキャパシタ）が用いられる。
【００４５】
好ましくは、第１の電荷蓄積部、および、第２の電荷蓄積部については、各飽和電荷量の大小関係を次のように設定するのが良い。すなわち、第１の電荷蓄積部については、光電変換部の飽和電荷量よりも少ない飽和電荷量とするのが好ましい。
【００４６】
第１の電荷蓄積部の飽和電荷量を光電変換部の飽和電荷量よりも少なくしたとき、その少ない分については第２の電荷蓄積部で補うことになる。従って、第２の電荷蓄積部については、第１の電荷蓄積部の飽和電荷量との合計が光電変換部の飽和電荷量以上になるような飽和電荷量でなければならない。
【００４７】
このようにすることで、次のような作用効果を得ることができる。
【００４８】
すなわち、第１の電荷蓄積部と第２の電荷蓄積部を合わせた面積と同じ面積に対して埋め込み型ＭＯＳキャパシタを形成した場合と比較して、光電荷を蓄積可能な容量値を大幅に増加させること、すなわち、飽和電荷量をより多く確保することが可能となる。さらに、低照度時の信号に関しては埋め込み型ＭＯＳキャパシタを使用することで、界面準位や欠陥等の影響を受けにくくなり、グローバル露光を実現している従来技術と比較して暗時特性を悪化させることがないため、低照度時の撮像画像の画質を悪化させることがない。
【００４９】
その結果として、例えば、同じ単位画素サイズのグローバルシャッタ機能がないＣＭＯＳイメージセンサと同等の性能を発揮するグローバルシャッタ機能を備えたＣＭＯＳイメージセンサを実現できる。また、例えば、同じ単位画素サイズのグローバルシャッタ機能を有する従来のＣＭＯＳイメージセンサと比較して、大幅にダイナミックレンジを拡大することができる。
【００５０】
このように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、電荷蓄積部のトータルの容量値を大きくすることが出来る。しかし、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、第２の電荷蓄積部によって、暗電流や白点等の暗時特性の悪化が顕著となる可能性がある。
【００５１】
そこで、光電変換部から全画素同時に光電荷を転送する際に、低照度時の光電荷については第１の電荷蓄積部に蓄積する。ここで、「低照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量以下の光電荷を意味する。上述したように、第１の電荷蓄積部は、埋め込み型のキャパシタからなるため、界面準位や欠陥等の影響を受けにくく、第２の電荷蓄積部と比較して暗時（低照度時）特性が良いからである。
【００５２】
また、高照度時の光電荷については、第１の電荷蓄積部および第２の蓄積容量のいずれにも蓄積する。ここで、「高照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量を超える光電荷を意味する。取り扱い電荷量が多い高照度時は、高いＳ／Ｎを確保できるため、暗電流や白点等の暗時特性の影響を受け難い。従って、リーク電流が多い第２の電荷蓄積部に高照度時の光電荷を蓄積しても画質に与える影響は極めて低いからである。
【００５３】
以上の説明から明らかなように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保でき、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【００５４】
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗電流や白点等の暗時特性の良い第１の電荷蓄積部に蓄積する一方、暗時特性の悪い第２の電荷蓄積部には高照度時の光電荷を蓄積するので、低照度時における撮像画像の画質を悪化させることがない。
【００５５】
図２は、図１の画素アレイ部１１に配置される単位画素６０の回路構成を示す回路図である。図２に示すように、単位画素６０は、光を受光して光電荷を生成しかつ蓄積する光電変換部として、例えば、ＰＮ接合のフォトダイオード６１を有している。フォトダイオード６１は、受光した光量に応じた光電荷を生成しかつ蓄積する。
【００５６】
単位画素６０はまた、例えば、第１の転送ゲート部６２、第２の転送ゲート部６３、第３の転送ゲート部６４、リセットゲート部６５、第１の電荷蓄積部６６、第２の電荷蓄積部６７を有している。さらに、単位画素６０は、増幅トランジスタ６８、選択トランジスタ６９、および、電荷排出ゲート部７０を有している。
【００５７】
上記の構成の単位画素６０において、第１の電荷蓄積部６６および第２の電荷蓄積部６７は、上述した第１の電荷蓄積部および第２の電荷蓄積部に相当する。すなわち、第１の電荷蓄積部６６は、埋め込み型ＭＯＳキャパシタによって構成される。第２の電荷蓄積部６７は、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。
【００５８】
単位画素６０に対して、図１の画素駆動線１６として、複数の駆動線が、例えば画素行毎に配線される。そして、図１の垂直駆動部１２から画素駆動線１６の複数の駆動線を通して、各種の駆動信号ＴＧ、ＦＧ、ＡＧ、ＲＳＴ、ＳＥＬ、ＰＧが供給される。これらの駆動信号ＴＧ、ＦＧ、ＡＧ、ＲＳＴ、ＳＥＬ、ＰＧは、高レベル(例えば、電源電圧ＶＤＤ)の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。また、駆動信号ＴＧに関しては、前記高レベルの電位と低レベルの電位とその両者の間の中レベルの電位の３値にて適宜駆動出来るものとする。以下では、中レベルの電位を中間電位ＶＭと記載する。
【００５９】
駆動信号ＴＧは、第１の転送ゲート部６２のゲート電極に転送信号として印加される。以下、駆動信号ＴＧを、適宜、転送信号ＴＧとも称する。第１の転送ゲート部６２は、一方のソース／ドレイン領域がフォトダイオード６１と接続されている。第１の転送ゲート部６２は、駆動信号ＴＧがアクティブ状態になるとこれに応答して導通状態になる。これにより、フォトダイオード６１に蓄積されている光電荷が第１の電荷蓄積部６６に転送される。第１の転送ゲート部６２によって転送された光電荷は、第１の電荷蓄積部６６に一時的に蓄積される。
【００６０】
駆動信号ＦＧは、第２の転送ゲート部６３のゲート電極に転送信号として印加される。以下、駆動信号ＦＧを、適宜、転送信号ＦＧとも称する。第２の転送ゲート部６３は、一方のソース／ドレイン領域が、増幅トランジスタ６８のゲート電極が接続されたフローティングディフュージョン部（以下、「ＦＤ部」と記述する）７１に接続されている。ＦＤ部７１は、光電荷を電気信号、例えば電圧信号に変換して出力する。第２の転送ゲート部６３は、駆動信号ＦＧがアクティブ状態になるとこれに応答して導通状態になる。これにより、第１の電荷蓄積部６６に蓄積されている光電荷がＦＤ部７１に転送される。
【００６１】
駆動信号ＡＧは、第３の転送ゲート部６４のゲート電極に転送信号として印加される。以下、駆動信号ＡＧを、適宜、転送信号ＡＧとも称する。第３の転送ゲート部６４は、一方のソース／ドレイン領域がＦＤ部７１に接続されている。第３の転送ゲート部６４は、駆動信号ＡＧがアクティブ状態になるとこれに応答して導通状態になる。これにより、ＦＤ部７１と第２の電荷蓄積部６７のポテンシャルが結合される。さらに、駆動信号ＡＧが非アクティブ状態になるとこれに応答して第３の転送ゲート部６４が非導通状態になることで、ＦＤ部７１と第２の電荷蓄積部６７のポテンシャルが分割される。
【００６２】
駆動信号ＲＳＴは、リセットゲート部６５のゲート電極にリセット信号として印加される。以下、リセット信号ＴＧを、適宜、リセット信号ＲＳＴとも称する。リセットゲート部６５は、一方のソース／ドレイン領域がリセット電圧ＶＤＲに、他方のソース／ドレイン領域がＦＤ部７１にそれぞれ接続されている。リセットゲート部６５は、駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になる。これにより、ＦＤ部７１の電位がリセット電圧ＶＤＲのレベルにリセットされる。
【００６３】
増幅トランジスタ６８は、ゲート電極がＦＤ部７１に接続され、ドレイン電極が電源電圧ＶＤＤに接続されており、フォトダイオード６１での光電変換によって得られる光電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ６８は、ソース電極が選択トランジスタ６９を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源８０とソースフォロワ回路を構成する。
【００６４】
駆動信号ＳＥＬは、選択トランジスタ６９のゲート電極に選択信号として印加される。以下、駆動信号ＳＥＬを、適宜、選択信号ＳＥＬとも称する。選択トランジスタ６９は、増幅トランジスタ６８のソース電極と垂直信号線１７との間に接続されている。そして、選択トランジスタ６９は、駆動信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となる。これにより、単位画素６０を選択状態として増幅トランジスタ６８から出力される画素信号が垂直信号線１７に出力される。
【００６５】
駆動信号ＰＧは、電荷排出ゲート部７０のゲート電極に電荷排出制御信号として印加される。以下、駆動信号ＰＧを、適宜、電荷排出制御信号ＰＧとも称する。電荷排出ゲート部７０は、フォトダイオード６１と電荷排出部（例えば、電源電圧ＶＤＤ）との間に接続されている。電荷排出ゲート部７０は、駆動信号ＰＧがアクティブ状態になるとこれに応答して導通状態となる。これにより、フォトダイオード６１から予め定められた所定量の光電荷、またはフォトダイオード６１に蓄積された全ての光電荷が、電荷排出部に選択的に排出される。
【００６６】
光電荷の蓄積を行わない期間に電荷排出ゲート部７０を導通状態にすることで、フォトダイオード６１の飽和電荷量を超えた電荷が第１の電荷蓄積部６６、第２の電荷蓄積部６６や周辺画素へ溢れ出すのを回避することができる。
【００６７】
また、図１の画素アレイ部１１に配置される単位画素は、図３に示されるように構成してもよい。図３は、図１の画素アレイ部１１に配置される単位画素６０の別の回路構成を示す回路図であり、図３中、図２と同等部位には同一符号を付して示している。
【００６８】
図３に示されるように、この例では、フォトダイオード６１に加えて、次の構成素子を有している。すなわち、図３の単位画素６０は、第１の転送ゲート部６２、第２の転送ゲート部６２、第２の転送ゲート部６３、リセットゲート部６５、第１の電荷蓄積部６６、および、第２の電荷蓄積部６７を有している。さらに、図３の単位画素６０は、増幅トランジスタ６８、選択トランジスタ６９、電荷排出ゲート部７０、および、第５の転送ゲート部７３を有している。
【００６９】
図３の単位画素６０において、第１の電荷蓄積部６６は、回路的に、第１の転送ゲート部６２と第２の転送ゲート部６３との間に、埋め込み型ＭＯＳキャパシタとして設けられている。当該電荷蓄積部６６のゲート電極には、駆動信号ＳＧが転送信号として印加される。以下、駆動信号ＳＧを、適宜、転送信号ＳＧとも称する。第２の電荷蓄積部６７は、図２の場合と同様に、当該電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。
【００７０】
第１の転送ゲート部６２は、回路的に、フォトダイオード６１と第１の電荷蓄積部６６との間に接続されている。第２の転送ゲート部６３は、回路的に、当該電荷蓄積部６６とＦＤ部７１との間に接続されている。第５の転送ゲート部７３は、回路的に、当該電荷蓄積部６６と第２の電荷蓄積部６７との間に接続されている。第５の転送ゲート部７３のゲート電極には、駆動信号ＣＧが転送信号として印加される。以下、駆動信号ＣＧを、適宜、転送信号ＣＧとも称する。
【００７１】
第１の転送ゲート部６２、第２の転送ゲート部６３、第５の転送ゲート部７３、および、第１の電荷蓄積部６６、第２の電荷蓄積部６７以外の構成素子の回路的な接続関係については、図２の場合と同様である。
【００７２】
図４は、図３の単位画素６０の回路動作を説明するタイミングチャートである。図４には、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、および、転送信号ＦＧのタイミング関係を示している。また、これらの信号とともに、後述する負荷ＭＯＳトランジスタの駆動信号のタイミング関係が示されている。
【００７３】
先ず、時刻ｔ４１において、全画素同時に電荷排出制御信号ＰＧが非アクティブ状態となり、電荷排出ゲート部７０が非導通状態になることで、全画素共通の露光期間に入る。時刻ｔ４１では同時に、転送信号ＣＧがアクティブ状態になるため、第５の転送ゲート部７３が導通状態になる。
【００７４】
露光期間において、高照度時の場合は、フォトダイオード６１に加えて、当該フォトダイオード６１を溢れる光電荷が、第１の転送ゲート部６２のオーバーフローパスを介して、第１の電荷蓄積部６６に光電荷が蓄積される。さらに、第５の転送ゲート部７３が導通状態にあるため、当該電荷蓄積部６６を溢れた光電荷が、第５の転送ゲート部７３を介して第２の電荷蓄積部６７にも光電荷が蓄積される。低照度時の場合は、フォトダイオード６１のみで光電荷の蓄積が行われる。
【００７５】
次に、時刻ｔ４２において、転送信号ＴＧを中間電位ＶＭで駆動することによって、フォトダイオード６１から、第１の転送ゲート部６２を介して中間電位ＶＭで決まる所定電荷量を超える光電荷が第１の電荷蓄積部６６および第２の電荷蓄積部６７の両方に蓄積される。ここで言う所定電荷量とは、第１の電荷蓄積部６６の飽和電荷量である。これによって、次の動作の際に、即ち第２の転送ゲート部６３を非導通状態にして、フォトダイオード６１に蓄積された光電荷を当該電荷蓄積部６６に転送する際に、光電荷が第１の電荷蓄積部６６から溢れないようにする。
【００７６】
次に、時刻ｔ４３で転送信号ＣＧが非アクティブ状態になることで、第５の転送ゲート部７３が非導通状態になる。
【００７７】
続いて、時刻ｔ４４において、全画素同時に転送信号ＴＧ、転送信号ＳＧがアクティブ状態になることで、第１の転送ゲート部６２および第１の電荷蓄積部６６のゲート電極が導通状態になる。これにより、フォトダイオード６１に蓄積された光電荷が当該電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。
【００７８】
次に、時刻ｔ４５において、全画素同時に転送信号ＴＧが非アクティブ状態になると同時に、電荷排出制御信号ＰＧがアクティブ状態になり、第１の転送ゲート部６２が非導通状態となる。また同時に、電荷排出ゲート部７０が導通状態になる。これにより、全画素共通の露光期間が終了し、転送信号ＳＧも非アクティブ状態になる。
【００７９】
このとき、高照度時の光電荷は、第１の電荷蓄積部６６および第２の電荷蓄積部６７の両方に蓄積される。低照度時の光電荷は、第１の電荷蓄積部６６のみに蓄積される。
【００８０】
次に、時刻ｔ４６で第Ｎ行目の選択信号ＳＥＬがアクティブ状態になり、第Ｎ行目の選択トランジスタ６９が導通状態になることで、Ｎ行目の単位画素６０が選択状態となる。同時に、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ４７で、ＦＤ部７１の電位が第１のリセットレベルＮ１として、増幅トランジスタ６８および選択トランジスタ６９を通して垂直信号線１７に出力される。
【００８１】
次に、時刻ｔ４８で転送信号ＦＧがアクティブ状態になることで、第２の転送ゲート部６３が導通状態となり、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。この光電荷の転送は、転送信号ＦＧが非アクティブ状態になる時刻ｔ４９まで行われる。
【００８２】
そして、光電荷の転送が終了した時刻ｔ４９のＦＤ部７１の電位が、第１の電荷蓄積部６６の蓄積電荷量に応じた第１の信号レベルＳ１として、増幅トランジスタ６８および選択トランジスタ６９を通して垂直信号線１７に出力される。
【００８３】
次に、時刻ｔ５０で転送信号ＣＧ、転送信号ＳＧ、転送信号ＦＧが同時にアクティブ状態になると、第５の転送ゲート部７３、第１の電荷蓄積部６６のゲート電極、および、第２の転送ゲート部６３が共に導通状態となる。これにより、ＦＤ部７１、第１の電荷蓄積部６６、および、第２の電荷蓄積部６７が結合されるために、結合された全領域に亘って光電荷が蓄積されることになる。そして、この光電荷が第２の信号レベルＳ２として、増幅トランジスタ６８および選択トランジスタ６９を通して垂直信号線１７に出力される。
【００８４】
次いで、時刻ｔ５１でリセット信号ＲＳＴがアクティブ状態となり、第１の電荷蓄積部６６、および、第２の電荷蓄積部６７が結合された領域がリセットされる。そして、リセット信号ＲＳＴが非アクティブ状態になる時刻ｔ５２で、結合された領域の電位が第２のリセットレベルＮ２として、増幅トランジスタ６８および選択トランジスタ６９を通して垂直信号線１７に出力される。
【００８５】
その後、時刻t５３以降において、転送信号ＦＧ、転送信号ＳＧ、および、転送信号ＣＧの順番でこれらの転送信号を非アクティブ状態にし、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、および、第５の転送ゲート部７３を非導通状態にする。これにより、時刻ｔ４１の初期の状態に戻る。転送信号ＦＧ、転送信号ＳＧ、および、転送信号ＣＧの順番でこれらの転送信号を非アクティブ状態にするのは、第１の電荷蓄積部６６のゲート電極６６１が導通状態において基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部６７に蓄積するためである。ＦＤ部７１とは異なり、第２の電荷蓄積部６７だけでリセットすることはないため、前記チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。
【００８６】
なお、時刻ｔ４６において負荷ＭＯＳトランジスタの駆動信号がＯＮとされ、時刻ｔ５３において負荷ＭＯＳトランジスタの駆動信号がＯＦＦとされる。負荷ＭＯＳトランジスタは、単位画素６０内に配置された増幅トランジスタ６８（アンプ）のＯＮ／ＯＦＦを制御するトランジスタとされ、負荷ＭＯＳトランジスタを駆動（ＯＮ）させることにより、画素に蓄積された電荷が電圧に変換されて信号としてカラム処理部１３に出力されることになる。
【００８７】
上述した一連の回路動作により、単位画素６０から垂直信号線１７に対して、先ず、第１のリセットレベルＮ１が、次いで、第１の信号レベルＳ１が、次いで、第２の信号レベルＳ２が、最後に、第２のリセットレベルＮ２が順に出力されることになる
【００８８】
また、図１のＣＭＯＳイメージセンサ１０においては、カラム処理部１３においてリセットレベルノイズが除去されるようになされている。
【００８９】
例えば、単位画素の第１の電荷蓄積部６６および第２の電荷蓄積部６７を分離した状態で得られるリセットレベルＮ1と、当該単位画素の信号レベル（第１の信号レベル）Ｓ1との差分を演算することによりリセットレベルノイズを除去した画素信号ＳＮ１を得ることができる。また、単位画素の第１の電荷蓄積部６６および第２の電荷蓄積部６７を結合（接続）した状態で得られるリセットレベルＮ２と、当該単位画素の信号レベル（第２の信号レベル）Ｓ２との差分を演算することによりリセットレベルノイズを除去した画素信号ＳＮ２を得ることができる。
【００９０】
そして、例えば、図１の信号処理部１８において、当該単位画素の画素信号としてＳＮ１またはＳＮ２のいずれかが選択され、ゲイン補正されて出力される。
【００９１】
例えば、信号処理部１８の内部において、画素信号ＳＮ１または画素信号ＳＮ２のいずれかが選択されて出力されるようになされている。例えば、画素信号ＳＮ１の値が予め設定された閾値より小さい場合、画素信号ＳＮ１が選択されて出力され、そうでない場合、画素信号ＳＮ２が選択されて出力されるようになされている。
【００９２】
しかしながら、このようにすると、第１の電荷蓄積部６６および第２の電荷蓄積部６７を分離した状態での電荷の読み出し、および、第１の電荷蓄積部６６および第２の電荷蓄積部６７を結合（接続）した状態での電荷の読み出しを行わなければならない。すなわち、蓄積した電荷を１つの単位画素から２回読み出して信号を出力するため、カラム処理部の消費電力、特に負荷ＭＯＳトランジスタの消費電力が増大してしまう。従来の技術では、このように、１つの単位画素から２回読み出しが行われることによる消費電力の増大という問題があった。
【００９３】
そこで、本技術では、第１の電荷蓄積部６６および第２の電荷蓄積部６７を分離した状態での電荷の読み出し（第１回目の読み出し）の結果得られた信号値に基づいて、第１の電荷蓄積部６６および第２の電荷蓄積部６７を結合（接続）した状態での電荷の読み出し（第２回目の読み出し）を行うか否かを決定するようにする。このようにすることで、全ての単位画素から必ず２回の読み出しが行われなくとも、適切な画素信号が得られるようになり、その結果、消費電力を抑制することができるからである。
【００９４】
具体的には、例えば、第１回目の読み出しの結果得られた信号値（例えば、第１の信号レベルＳ１）が予め設定された所定の閾値以上である場合、第２回目の読み出しが行われるようにする。上述したように、単位画素６０では、低照度時の光電荷については第１の電荷蓄積部６６に蓄積され、第２の電荷蓄積部６７には高照度時の光電荷が蓄積される。従って、例えば、第１の信号レベルＳ１が予め設定された所定の閾値未満である場合、単位画素６０が受光した光は低照度であったと考えられ、第１の電荷蓄積部６６および第２の電荷蓄積部６７を結合した状態での電荷の読み出しを行う必要はないと考えられるからである。
【００９５】
なお、第１回目の読み出しの結果得られた信号値が予め設定された所定の閾値以上であるか否かの判定は、カラム処理部１３の内部に設けられた閾値比較回路によって行われる。そして、システム制御部１５が、閾値比較回路から供給された判定結果に基づいて、個々の単位画素６０のそれぞれに対応したタイミング信号を生成する。これにより、例えば、第１回目の読み出しによって閾値未満の信号値が得られた単位画素６０については、第２回目の読み出しがスキップされる。
【００９６】
例えば、図５に示されるように各単位画素の電荷が読み出される。図５は、本技術における単位画素からの電荷の読み出しの処理を説明する図である。なお、図５（ａ）乃至図５（ｄ）に示される矩形の枠のそれぞれが単位画素を表しているものとし、枠内に示された数値が第１回目の読み出しの結果得られた信号値、または、第２回目の読み出しの結果得られた信号値を表すものとする。また、この例では、画素アレイ部１１において行方向および列方向に配置された単位画素６０の電荷が、１行（図中水平方向の４つの単位画素）ずつ読み出されるものとする。
【００９７】
なお、ここでは説明を簡単にするために、画素アレイ部１１において行方向に４つの単位画素６０が配置されているが、実際にはもっと多くの画素が配置される。
【００９８】
最初に、第１行目の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。このとき読み出される電荷は、第１の電荷蓄積部６６に蓄積されていた電荷に対応するものとなる。図５（ａ）は、このとき、読み出される信号値（例えば、第１の信号レベルＳ１）を表している。同図の例では、第１行目の４つの単位画素から読み出された第１の信号レベルＳ１の値が、それぞれ「５」、「３」、「４」、および「６」とされている。
【００９９】
例えば、上述した閾値が「７」として設定されていたとすると、第１行目の単位画素６０から、第１回目の読み出しの結果得られた信号値は全て閾値未満であったことになる。従って、図５（ｂ）に示されるように、第１行目の単位画素６０については、第２回目の読み出しがスキップされる。なお、図５（ｂ）では、第１行目の枠内に数値が示されていないことにより、第２回目の読み出しがスキップされたことが表現されている。
【０１００】
次に、第２行目の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。図５（ｃ）は、このとき、読み出される信号値（例えば、第１の信号レベルＳ１）を表している。同図の例では、第１行目の４つの単位画素から読み出された第１の信号レベルＳ１の値が、それぞれ「７」、「７」、「９」、および「３」とされている。
【０１０１】
いまの場合、第２行目の単位画素６０から、第１回目の読み出しの結果得られた信号値は、その一部が閾値以上であったことになる。すなわち、第２行目の左から第１番目、第２番目、および、第３番目の単位画素６０から読み出された第１の信号レベルＳ１の値が、それぞれ閾値以上となっている。従って、図５（ｄ）に示されるように、第２行目の単位画素６０については、第２回目の読み出しが行われる。このとき読み出される電荷は、第１の電荷蓄積部６６および第２の電荷蓄積部６７を結合した容量に蓄積されていた電荷に対応するものとなる。同図の例では、第２行目の４つの単位画素から読み出された第２の信号レベルＳ２の値が、それぞれ「３」、「３」、「５」、および「１」とされている。
【０１０２】
なお、この例では、第２行目の左から第４番目の単位画素６０から読み出された第１の信号レベルＳ１の値は閾値未満であったが、第４番目の単位画素６０についても第２回目の読み出しが行われることになる。
【０１０３】
次に、図６のフローチャートを参照して、図５に対応する電荷読み出し処理の例について説明する。
【０１０４】
ステップＳ２１において各単位画素がリセットされる。
【０１０５】
ステップＳ２２において、電荷が蓄積される。このとき、露光が開始され、フォトダイオード６１に電荷が蓄積される。
【０１０６】
ステップＳ２３において、画素アレイ部１１内の行を特定するための変数Ｎが初期化される。
【０１０７】
ステップＳ２４において画素アレイ部１１の第Ｎ行目の１行分の単位画素について第１回目の読み出しが行われる。このとき、例えば、図５（ａ）を参照して上述したように、第１行目の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。
【０１０８】
ステップＳ２５において、ステップＳ２４の処理で読み出された電荷に対応する信号がＡ／Ｄ変換されて出力される。このとき、例えば、１行分の単位画素６０のそれぞれから出力される信号が垂直信号線１７の各々を通してカラム処理部１３に供給され、Ａ／Ｄ変換される。
【０１０９】
ステップＳ２６において、ステップＳ２５の処理でＡ／Ｄ変換された信号の中に１つでも閾値以上の値があるか否かが判定される。
【０１１０】
ステップＳ２６において、ステップＳ２５の処理でＡ／Ｄ変換された信号の中に閾値以上の値が１つもないと判定された場合、処理は、ステップＳ２９に進む。これにより、例えば、図５（ｂ）を参照して上述したように、第Ｎ行目の１行分の単位画素についての第２回目の読み出しはスキップされたことになる。
【０１１１】
なお、第２回目の読み出しのスキップは、例えば、第２の信号レベルＳ２、および、リセットレベルＮ２の読み出し期間中、当該１行分の単位画素のそれぞれについて選択信号ＳＥＬがＯＦＦとされることにより実現される。あるいはまた、例えば、第２の信号レベルＳ２、および、リセットレベルＮ２の読み出し期間中、当該１行分の単位画素のそれぞれについて負荷ＭＯＳトランジスタがＯＦＦとされることにより実現されるようにしてもよい。
【０１１２】
ステップＳ２９において、変数Ｎの値が１だけインクリメントされ、処理は、ステップＳ２４に戻る。そして、ステップＳ２４において、画素アレイ部１１の第Ｎ＋１行目の１行分の単位画素について第１回目の読み出しが行われる。このとき、例えば、図５（ｃ）を参照して上述したように、第２行目の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。
【０１１３】
その後、ステップＳ２５の処理を経てステップＳ２６の処理が実行される。いまの場合、ステップＳ２５の処理でＡ／Ｄ変換された信号の中に１つでも閾値以上の値があると判定され、処理は、ステップＳ２７に進む。
【０１１４】
ステップＳ２７において、画素アレイ部１１の第Ｎ＋１行目の１行分の単位画素について第２回目の読み出しが行われる。このとき、例えば、図５（ｄ）を参照して上述したように、第２行目の単位画素６０のそれぞれの電荷が、第２回目の読み出しにより読み出される。
【０１１５】
ステップＳ２８において、ステップＳ２７の処理で読み出された電荷に対応する信号がＡ／Ｄ変換されて出力される。
【０１１６】
このようにして、図５に対応する電荷読み出し処理が実行される。このようにすることで、例えば、図５の第１行目の単位画素６０のそれぞれについては第２回目の読み出しが行われないようにすることができ、消費電力を抑制することができる。
【０１１７】
ところで、図５を参照して上述した例では、１行分の単位画素についての第２回目の読み出しが行われる場合、第１回目の読み出しで得られた信号の値が閾値未満の単位画素についても第２回目の読み出しが行われると説明した。例えば、図５（ｃ）と図５（ｄ）において、第２行目の左から第４番目の単位画素６０から読み出された第１の信号レベルＳ１の値は閾値未満であったが、第４番目の単位画素６０についても第２回目の読み出しが行われている。
【０１１８】
しかしながら、第２行目の左から第４番目の単位画素６０から読み出された第２の信号レベルＳ２等は、精度の高い信号とはいえないので、このような単位画素６０についての第２回目の読み出しの結果得られた信号がカラム処理部１３に出力されないようにしてもよい。
【０１１９】
例えば、図７に示されるように各単位画素の電荷が読み出されようにしてもよい。図７は、本技術における単位画素からの電荷の読み出しの処理の別の例を説明する図である。なお、図５の場合と同様に、図７（ａ）乃至図７（ｄ）に示される矩形の枠のそれぞれが単位画素を表しているものとし、枠内に示された数値が第１回目の読み出しの結果得られた信号値、または、第２回目の読み出しの結果得られた信号値を表すものとする。また、この例では、画素アレイ部１１において行方向および列方向に配置された単位画素６０の電荷が、１行（図中水平方向の４つの単位画素）ずつ読み出されるものとする。また、ここでも図５の場合と同様に、閾値は７と設定されているものとして説明する。
【０１２０】
図７（ａ）、および図７（ｂ）については、図５（ａ）、および図５（ｂ）の場合と同様なので、詳細な説明は省略する。
【０１２１】
図７（ｂ）のように第２回目の読み出しがスキップされた後、第２行目の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。図７（ｃ）は、このとき、読み出される信号値（例えば、第１の信号レベルＳ１）を表している。同図の例では、第１行目の４つの単位画素から読み出された第１の信号レベルＳ１の値が、それぞれ「７」、「７」、「９」、および「３」とされている。
【０１２２】
いまの場合、第２行目の単位画素６０から、第１回目の読み出しの結果得られた信号値は、その一部が閾値以上であったことになる。すなわち、第２行目の左から第１番目、第２番目、および、第３番目の単位画素６０から読み出された第１の信号レベルＳ１の値が、それぞれ閾値以上となっている。従って、図７（ｄ）に示されるように、第２行目の単位画素６０については、第２回目の読み出しが行われる。このとき読み出される電荷は、第１の電荷蓄積部６６および第２の電荷蓄積部６７を結合した容量に蓄積されていた電荷に対応するものとなる。
【０１２３】
ただし、図７（ｄ）の場合、図５（ｄ）の場合と異なり、第２行目の左から第４番目の単位画素６０から読み出された第２の信号レベルＳ２の値が記述されておらず、この単位画素から第２の信号レベルＳ２が出力されなかったことを表している。図７（ｃ）において第２行目の左から第４番目の単位画素６０から読み出された第１の信号レベルＳ１の値は閾値未満であったからである。
【０１２４】
つまり、図７（ｄ）の例では、第２行目の単位画素から読み出された第２の信号レベルＳ２の値が、それぞれ「３」、「３」、「５」とされている。
【０１２５】
図７の例の場合、例えば、第２行目の単位画素６０について第２回目の読み出しが行われるとき、左から第４番目の単位画素６０の負荷ＭＯＳトランジスタがＯＦＦされるようになされている。このようにすることで、左から第４番目の単位画素６０についての第２回目の読み出しの結果得られた信号がカラム処理部１３に出力されないようになされている。
【０１２６】
次に、図８のフローチャートを参照して、図７に対応する電荷読み出し処理の例について説明する。
【０１２７】
図８のステップＳ４１乃至ステップＳ４６の処理は、図６のステップＳ２１乃至ステップＳ２６の処理と同様なので詳細な説明は省略する。また、図８のステップＳ４９およびステップＳ５０の処理は、それぞれ図６のステップＳ２８およびステップＳ２９の処理と同様なので詳細な説明は省略する。
【０１２８】
ステップＳ４６において、ステップＳ２５の処理でＡ／Ｄ変換された信号の中に１つでも閾値以上の値があると判定された場合、処理は、ステップＳ４７に進む。
【０１２９】
ステップＳ４７において、ステップＳ４６の処理で閾値以上の値と判定された信号を出力した単位画素の負荷ＭＯＳトランジスタがＯＮにされる。なお、それ以外の単位画素の負荷ＭＯＳトランジスタはＯＦＦとされている。
【０１３０】
すなわち、例えば、図７（ｃ）の第２行目の左から第４番目の単位画素６０以外の単位画素の負荷ＭＯＳトランジスタがＯＮにされ、左から第４番目の単位画素６０の負荷ＭＯＳトランジスタはＯＦＦにされる。
【０１３１】
ステップＳ４８において、画素アレイ部１１の１行分の単位画素について第２回目の読み出しが行われる。このとき、例えば、図７（ｄ）を参照して上述したように、第２行目の単位画素６０のそれぞれの電荷が、第２回目の読み出しにより読み出される。
【０１３２】
このようにして、図７に対応する電荷読み出し処理が実行される。
【０１３３】
なお、図７と図８を参照して上述した例において、例えば、ステップＳ４７の処理で、単位画素のそれぞれについて１つずつ閾値以上の値であったか否かが判定されるようにし、負荷ＭＯＳトランジスタのＯＮ／ＯＦＦが制御されるようにしてもよい。
【０１３４】
図９と図１０は、図３の単位画素６０の回路動作を説明する別のタイミングチャートである。図４に示されるタイミングチャートは、当該単位画素について第１回目の読み出しと第２回目の読み出しが行われる場合の例を説明するものであった。これに対して、図９と図１０に示されるタイミングチャートは、当該単位画素について第１回目の読み出しは行われるが、第２回目の読み出しはスキップされる場合の例を説明するものである。
【０１３５】
図９と図１０では、図４の場合と同様に、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、および、転送信号ＦＧのタイミング関係を示している。また、これらの信号とともに、後述する負荷ＭＯＳトランジスタの駆動信号のタイミング関係が示されている。
【０１３６】
図９と図１０において、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、および、転送信号ＦＧのタイミング関係については、図４の場合と同様なので、詳細な説明は省略する。
【０１３７】
図９は、負荷ＭＯＳトランジスタの駆動信号によって、第２回目の読み出しをスキップさせる場合のタイミングチャートである。同図に示されるように、時刻ｔ４６でＯＮとなった負荷ＭＯＳトランジスタの駆動信号が、時刻ｔ５０でＯＦＦとされている。このようにすることで、当該単位画素について第１回目の読み出しは行われるが、第２回目の読み出しはスキップされるようにすることができる。
【０１３８】
図１０は、選択信号ＳＥＬによって、第２回目の読み出しをスキップさせる場合のタイミングチャートである。同図に示されるように、時刻ｔ４６でＯＮとなった選択信号ＳＥＬが、時刻ｔ５０でＯＦＦとされている。このようにすることで、当該単位画素について第１回目の読み出しは行われるが、第２回目の読み出しはスキップされるようにすることができる。
【０１３９】
例えば、単位画素のそれぞれについて１つずつ第２回目の読み出しをスキップさせるか否かを制御する場合、図９のように負荷ＭＯＳトランジスタの駆動信号によって第２回目の読み出しをスキップさせることが望ましい。
【０１４０】
一方、例えば、画素アレイ部１１に配置される単位画素を１行分まとめて第２回目の読み出しをスキップさせるか否かを制御する場合、図１０のように選択信号ＳＥＬによって第２回目の読み出しをスキップさせることが望ましい。
【０１４１】
ところで、図５乃至図８においては、単位画素のそれぞれについて第２回目の読み出しをスキップさせるか否かのチェックを１行毎に行っていく例について説明した。しかし、例えば、１フレーム分の単位画素のそれぞれについて第２回目の読み出しをスキップさせるか否かのチェックが行われるようにすることも可能である。
【０１４２】
この場合、例えば、ＣＭＯＳイメージセンサ１０を、図１１に示されるように構成すればよい。図１１は、本技術の一実施の形態に係るＣＭＯＳイメージセンサ１０の別の構成例を示す図である。図１１は、図１に対応する図であり、図１１において図１と対応する機能ブロックについては同一の符号が付されている。
【０１４３】
図１１の構成の場合、図１の場合とは異なり、カラム処理部１３と水平駆動部１４との間にフレームメモリ２０、および、閾値比較回路２１が設けられている。
【０１４４】
フレームメモリ２０には、１フレーム分の単位画素６０のそれぞれから、第１回目の読み出しの結果得られた信号値が記憶されるようになされている。なお、１フレーム分の単位画素６０は、通常、画素アレイ部１１に配置されている単位画素６０の全てを意味することになる。フレームメモリ２０は、例えば、画素アレイ部１１における各単位画素６０の行方向、および列方向の配置位置を特定するアドレスを有している。そして、単位画素６０のそれぞれから得られた信号値は、その単位画素６０の配置位置に対応するアドレスに対応付けられて記憶される。
【０１４５】
閾値比較回路２１は、フレームメモリ２０に記憶されている信号値のそれぞれを、予め設定された閾値と比較する。そして、閾値比較回路２１は、個々の信号値のそれぞれについて閾値以上の値であったか否を判定し、その判定結果をシステム制御部１５に供給する。このとき、判定結果は、例えば、当該信号値が記憶されていたフレームメモリのアドレスと対応付けられてシステム制御部１５に供給される。
【０１４６】
システム制御部１５は、閾値比較回路２１から供給された判定結果に基づいて、個々の単位画素６０のそれぞれに対応したタイミング信号を生成する。これにより、例えば、第１回目の読み出しによって閾値未満の信号値が得られた単位画素６０については、第２回目の読み出しがスキップされる。
【０１４７】
図１１におけるその他の構成は、図１の場合と同様なので詳細な説明は省略する。
【０１４８】
図１２は、本技術における単位画素からの電荷の読み出しの処理のさらに別の例を説明する図である。図１２は、例えば、ＣＭＯＳイメージセンサ１０を図１１に示されるように構成した場合に、１フレーム分の単位画素のそれぞれについて第２回目の読み出しをスキップさせるか否かのチェックが行われるときの単位画素からの電荷の読み出しの処理を説明するものである。
【０１４９】
なお、図１２（ａ）と図１２（ｂ）に示される矩形の枠のそれぞれが単位画素を表しているものとし、枠内に示された数値が第１回目の読み出しの結果得られた信号値、または第２回目の読み出しの結果得られた信号値を表すものとする。ここでは、説明を簡単にするために、１フレームが１６（＝４×４）個の単位画素により構成されているものとする。また、ここでも図５の場合と同様に、閾値は７と設定されているものとして説明する。
【０１５０】
図１２の例の場合、１フレームを構成する１６個の単位画素のそれぞれの電荷が、第１回目の読み出しにより読み出される。このとき読み出される電荷は、第１の電荷蓄積部６６に蓄積されていた電荷に対応するものとなる。図１２（ａ）は、このとき、読み出される信号値（例えば、第１の信号レベルＳ１）を表している。
【０１５１】
いまの場合、第２行目の左から第１列目乃至第３列目、および、第３行目の第２列目の単位画素から読み出された第１の信号レベルＳ１の値が閾値以上となっている。
【０１５２】
これにより、図１２（ｂ）に示されるように、第２行目の第１列目乃至第３列目、および、第３行目の第２列目の単位画素について第２回目の読み出しが行われ、それ以外の単位画素については第２回目の読み出しがスキップされる。なお、単位画素のそれぞれについて、第２回目の読み出しをスキップするか否かの制御は、例えば、負荷ＭＯＳトランジスタの駆動信号によって行われる。例えば、閾値以上の値と判定された信号を出力した単位画素の負荷ＭＯＳトランジスタがＯＮにされ、それ以外の単位画素の負荷ＭＯＳトランジスタはＯＦＦにされる。
【０１５３】
図１２（ｂ）においては、１６個の枠のうち、第２行目の第１列目乃至第３列目、および、第３行目の第２列目の単位画素に対応する枠内のみに第２回目の読み出しの結果得られた信号値（例えば、第２の信号レベルＳ２の値）が記述されている。同図の例では、これらの単位画素から読み出された第２の信号レベルＳ２の値が、それぞれ「３」、「３」、「５」、および「４」とされている。
【０１５４】
次に、図１３のフローチャートを参照して、図１２に対応する電荷読み出し処理の例について説明する。
【０１５５】
ステップＳ６１において各単位画素がリセットされる。
【０１５６】
ステップＳ６２において、電荷が蓄積される。このとき、露光が開始され、フォトダイオード６１に電荷が蓄積される。
【０１５７】
ステップＳ６３において、１フレーム分の単位画素について第１回目の読み出しが行われる。このとき、例えば、図１２（ａ）を参照して上述したように、１フレーム分の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。
【０１５８】
ステップＳ６４において、ステップＳ６３の処理で読み出された電荷に対応する信号がカラム処理部１３においてＡ／Ｄ変換され、フレームメモリ２０の各アドレスに記憶される。
【０１５９】
ステップＳ６５において、ステップＳ６４の処理でフレームメモリ２０に記憶された信号値のうち、閾値以上の信号値のアドレスが特定される。
【０１６０】
このとき、閾値比較回路２１により、フレームメモリ２０に記憶された信号値のそれぞれが予め設定された閾値と比較される。そして、閾値比較回路２１は、個々の信号値のそれぞれについて閾値以上の値であったか否を判定し、その判定結果をシステム制御部１５に供給する。このとき、判定結果は、例えば、当該信号値が記憶されていたフレームメモリのアドレスと対応付けられてシステム制御部１５に供給される。
【０１６１】
ステップＳ６６において、１フレーム分の単位画素のうち、所定の単位画素について第２回目の読み出しが行われる。
【０１６２】
このとき、例えば、図１２（ｂ）に示されるように、第２行目の第１列目乃至第３列目、および、第３行目の第２列目の単位画素について第２回目の読み出しが行われ、それ以外の単位画素については第２回目の読み出しがスキップされる。
【０１６３】
ステップＳ６７において、ステップＳ６６の処理で読み出された信号がＡ／Ｄ変換されて出力される。なお、このとき、例えば、図１２（ｂ）の第２行目の第１列目乃至第３列目、および、第３行目の第２列目の単位画素については、第２回目の読み出しにより得られた信号値がＡ／Ｄ変換されて出力されるが、それ以外の単位画素については、フレームメモリ２０に記憶されている信号値が出力される。
【０１６４】
このようにして、図１２に対応する電荷読み出し処理が実行される。このようにすることで、例えば、図１２の１フレーム分の１６個の単位画素のうち、１２個の単位画素については第２回目の読み出しが行われないようにすることができ、消費電力を抑制することができる。
【０１６５】
図１４は、本技術における単位画素からの電荷の読み出しの処理のさらに別の例を説明する図である。図１４の例では、図１２の場合とは異なり、１ブロック分の単位画素のそれぞれについて第２回目の読み出しをスキップさせるか否かのチェックが行われるときの単位画素からの電荷の読み出しの処理を説明するものである。ここで、ブロックは、１フレームを構成する単位画素のうち、所定の割合の単位画素によって構成される。この例では、４（＝２×２）個の単位画素によって１つのブロックが構成されている。
【０１６６】
なお、図１２の場合と同様に、図１４（ａ）乃至図１４（ｄ）に示される矩形の枠のそれぞれが単位画素を表しているものとし、枠内に示された数値が第１回目の読み出しの結果得られた信号値、または第２回目の読み出しの結果得られた信号値を表すものとする。ここでは、説明を簡単にするために、１フレームが１６（＝４×４）個の単位画素により構成されているものとする。また、ここでも図５の場合と同様に、閾値は７と設定されているものとして説明する。
【０１６７】
最初に１フレームを構成する１６個の単位画素のそれぞれの電荷が、第１回目の読み出しにより読み出される。このとき読み出される電荷は、第１の電荷蓄積部６６に蓄積されていた電荷に対応するものとなり、これらの電荷に対応する信号がＡ／Ｄ変換されてフレームメモリ２０の個々のアドレスに記憶される。
【０１６８】
そして、フレームメモリ２０に記憶された信号値（例えば、第１の信号レベルＳ１）のそれぞれが予め設定された所定の閾値と比較される。ただし、このとき、ブロック単位に閾値判定が行われる。
【０１６９】
例えば、まず図１４（ａ）に示されるように、左上のブロックの４個の単位画素の信号値が閾値判定される。いまの場合、左上のブロックの４個の単位画素の信号値はいずれも閾値未満である。
【０１７０】
これにより、図１４（ｂ）に示されるように、左上のブロックの４個の単位画素について第２回目の読み出しがスキップされる。図１４（ｂ）では、左上のブロックの４個の枠内に数値が記述されていない。なお、単位画素のそれぞれについて、第２回目の読み出しをスキップするか否かの制御は、例えば、負荷ＭＯＳトランジスタの駆動信号によって行われる。
【０１７１】
また、左上のブロックの４個の単位画素の信号値が閾値判定された後、図１４（ｃ）に示されるように、左下のブロックの４個の単位画素の信号値が閾値判定される。いまの場合、左下のブロックの４個の単位画素の信号値のうち２個の単位画素の信号値（この例では「７」と「８」）が閾値以上となっている。
【０１７２】
これにより、図１４（ｄ）に示されるように、左下のブロックの４個の単位画素について第２回目の読み出しが行われる。図１４（ｄ）では、左下のブロックの４個の枠内に第２回目の読み出しの結果得られた信号値（例えば、第２の信号レベルＳ２の値）が記述されている。
【０１７３】
なお、この例の場合、ブロック内の単位画素において第１回目の読み出しの結果得られた信号値が１つでも閾値以上であった場合、当該ブロック内の単位画素については第２回目の読み出しが行われる。あるいはまた、例えば、ブロック内の単位画素の信号値の平均値が閾値以上であった場合、当該ブロック内の単位画素については第２回目の読み出しが行われるようにしてもよい。
【０１７４】
また、フレームメモリ２０とは別に、ブロックを構成する４個の単位画素において第１回目の読み出しの結果得られた信号値を記憶するブロックメモリを設けるようにしてもよい。この場合、ブロックメモリ内において、１つでも閾値以上の信号値があるか否か、または、ブロック内の単位画素の信号値の平均値が閾値以上であったかが判定される。
【０１７５】
このように、ブロック毎に第２回目の読み出しをスキップさせるか否かのチェックが行われるようにしてもよい。
【０１７６】
また、このブロックは、例えば、ホワイト画素に係るブロックとされるようにしてもよい。例えば、カメラの撮像素子として用いられるＣＭＯＳイメージセンサなどでは、感度を高めるために一部の画素にホワイト画素が配置されることが多い。ホワイト画素は、可視波長帯をすべて透過する画素とされる。ホワイト画素は、通常、Ｒ，Ｇ，Ｂの画素と組み合わせて配置されることが多い。
【０１７７】
例えば、ホワイト画素の第１回目の読み出しにより読み出し結果に応じて、その周辺の画素について第２回目の読み出しを行うか否かを判定するようにしてもよい。単位画素のそれぞれは、通常、Ｒ，Ｇ，またはＢの各色の成分の光を受光して電荷を蓄積するので、例えば、同じ照度であっても色によって信号値が変化することがある。これに対して、ホワイト画素は、いわば全色の成分を含んでいるため、ホワイト画素を基準として第２回目の読み出しを行うか否かを判定すれば、色による影響を排除して第２回目の読み出しを行うか否かを判定することができる。
【０１７８】
図１５は、本技術における単位画素からの電荷の読み出しの処理のさらに別の例を説明する図である。図１５は、図１４のときと同様に１ブロック分の単位画素のそれぞれについて第２回目の読み出しをスキップさせるか否かのチェックが行われるときの単位画素からの電荷の読み出しの処理を説明するものである。ただし、いまの場合、ブロックは、１フレームを構成する単位画素のうち、ホワイト画素として配置された単位画素を基準として定まる所定数の単位画素からなるものとされる。この例では、４（＝２×２）個の単位画素によって１つのブロックが構成され、ブロック内の４つの単位画素のうち、右上の単位画素がホワイト画素であるものとされる。
【０１７９】
最初に１ブロックを構成する１６個の単位画素のそれぞれの電荷が、第１回目の読み出しにより読み出される。このとき読み出される電荷は、第１の電荷蓄積部６６に蓄積されていた電荷に対応するものとなり、これらの電荷に対応する信号がＡ／Ｄ変換されてブロックメモリの個々のアドレスに記憶される。
【０１８０】
そして、ブロックメモリに記憶された信号値（例えば、第１の信号レベルＳ１）のうち、ホワイト画素の信号値のそれぞれが予め設定された所定の閾値と比較される。
【０１８１】
例えば、まず図１５（ａ）に示されるように、左上のブロックの４個の単位画素の信号値のうちのホワイト画素の信号値が閾値判定される。いまの場合、左上のブロックのホワイト画素（右上の枠内）の信号値は閾値未満（「３」）である。
【０１８２】
これにより、図１５（ｂ）に示されるように、左上のブロックの４個の単位画素について第２回目の読み出しがスキップされる。図１５（ｂ）では、左上のブロックの４個の枠内に数値が記述されていない。なお、単位画素のそれぞれについて、第２回目の読み出しをスキップするか否かの制御は、例えば、負荷ＭＯＳトランジスタの駆動信号によって行われる。
【０１８３】
いまの場合、左上のブロックの４個の単位画素の信号値のうち、右下の信号値（「７」）は、閾値以上となっているが、当該ブロック内のホワイト画素の信号値が閾値未満なので第２回目の読み出しはスキップされる。
【０１８４】
また、左上のブロックのホワイト画素の信号値が閾値判定された後、図１５（ｃ）に示されるように、左下のブロックの４個の単位画素の信号値のうちのホワイト画素の信号値が閾値判定される。いまの場合、左下のブロックのホワイト画素（右上の枠内）の信号値は閾値以上（「８」）である。
【０１８５】
これにより、図１５（ｄ）に示されるように、左下のブロックの４個の単位画素について第２回目の読み出しが行われる。図１５（ｄ）では、左下のブロックの４個の枠内に第２回目の読み出しの結果得られた信号値（例えば、第２の信号レベルＳ２の値）が記述されている。なお、この例の場合、ブロック内のホワイト画素の第１回目の読み出しの結果得られた信号値が閾値以上であった場合、当該ブロック内の全ての単位画素について第２回目の読み出しが行われる。
【０１８６】
このようにすることで、例えば、図１５の左上のブロック内の単位画素６０のそれぞれについては第２回目の読み出しが行われないようにすることができ、消費電力を抑制することができる。また、ブロックは、ホワイト画素を基準として構成され、ブロック内で最も感度の高いホワイト画素の信号値に基づいて第２回目の読み出しが制御されるようにしたので、より適正に第２回目の読み出しの制御を行うことができる。
【０１８７】
次に、図１３のフローチャートを参照して、図１５に対応する電荷読み出し処理の例について説明する。
【０１８８】
ステップＳ８１において各単位画素がリセットされる。
【０１８９】
ステップＳ８２において、電荷が蓄積される。このとき、露光が開始され、フォトダイオード６１に電荷が蓄積される。
【０１９０】
ステップＳ８３において、１ブロック分の単位画素について第１回目の読み出しが行われる。このとき、例えば、図１５（ａ）または１５（ｃ）を参照して上述したように、１ブロック分の単位画素６０のそれぞれの電荷が、第１回目の読み出しにより読み出される。
【０１９１】
ステップＳ８４において、ステップＳ８３の処理で読み出された電荷に対応する信号がカラム処理部１３においてＡ／Ｄ変換され、ブロックメモリの各アドレスに記憶される。
【０１９２】
ステップＳ８５において、ステップＳ８４の処理でブロックメモリに記憶された信号値のうち、ホワイト画素の信号値が閾値と比較される。
【０１９３】
ステップＳ８６において、ステップＳ８５の比較の結果、ホワイト画素の信号値が閾値以上であったか否かが判定される。ステップＳ８６において、ホワイト画素の信号値が閾値以上であったと判定された場合、処理は、ステップＳ８７に進む。
【０１９４】
ステップＳ８７において、当該ブロックの単位画素について第２回目の読み出しが行われる。
【０１９５】
このとき、例えば、図１５（ｄ）に示されるように、当該ブロックの単位画素について第２回目の読み出しが行われる。
【０１９６】
そして、ステップＳ８８において、ステップＳ８７の処理で読み出された信号がＡ／Ｄ変換されて出力される。
【０１９７】
一方、ステップＳ８６において、ステップＳ８５の比較の結果、ホワイト画素の信号値が閾値以上ではなかったと判定された場合、ステップＳ８７の処理はスキップされる。このとき、例えば、図１５（ｂ）に示されるように、当該ブロックの単位画素について第２回目の読み出しがスキップされる。
【０１９８】
この場合、ステップＳ８８において、ステップＳ８４の処理でブロックメモリに記憶されている信号値が出力される。
【０１９９】
このようにして、図１５に対応する電荷読み出し処理が実行される。このようにすることで、例えば、図１５の左上のブロックの単位画素については第２回目の読み出しが行われないようにすることができ、消費電力を抑制することができる。
【０２００】
ここでは、なお、図１５では、ホワイト画素を基準として４つの単位画素で構成されるブロック毎に第１回目の読み出しが行われる例について説明したが、例えば、まず最初に１フレーム分のホワイト画素のみについて第１回目の読み出しが行われるようにしてもよい。そして、それぞれのホワイト画素について第１回目の読み出しの結果得られた信号値をメモリに記憶し、閾値判定が行われるようにしてその判定結果に応じて第２回目の読み出しをスキップするブロックが特定されるようにしてもよい。
【０２０１】
すなわち、１フレーム分のホワイト画素のみについて第１回目の読み出しが行われた後、１フレーム分の全単位画素について第１回目の読み出しと第２回目の読み出しが行われることになる。この際、メモリに記憶されている各ホワイト画素の信号値のうち、閾値未満と判定された信号値に対応するホワイト画素の周辺の単位画素によって構成されるブロックは、第２回目の読み出しがスキップされ、それ以外の単位画素は第２回目の読み出しが行われるようにする。
【０２０２】
このようにすることで、やはり、所定のブロックの単位画素については第２回目の読み出しが行われないようにすることができ、消費電力を抑制することができる。
【０２０３】
なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２０４】
図１７は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０２０５】
図１７の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０２０６】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０２０７】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２０８】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２０９】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。
【０２１０】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０２１１】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０２１２】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０２１３】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２１４】
なお、本技術は以下のような構成も取ることができる。
【０２１５】
（１）
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換されて得られた電荷を蓄積する蓄積部と、
前記蓄積部に蓄積された電荷を検出する複数の検出部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、
前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部と
を備える個体撮像素子。
（２）
低照度時に前記第１の信号が出力され、高照度時に前記第２の信号が出力される
（１）に記載の個体撮像素子。
（３）
前記出力選択部は、
前記第１の信号の値が予め設定された閾値以上である場合、前記出力部から前記第２の信号を出力させることを選択する
（１）または（２）に記載の個体撮像素子。
（４）
前記出力選択部は、
前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択を、前記画素の負荷ＭＯＳトランジスタのオン／オフの制御により行う
（１）乃至（３）のいずれかに記載の個体撮像素子。
（５）
前記出力選択部は、
前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択を、前記画素の選択トランジスタのオン／オフの制御により行う
（１）乃至（３）のいずれかに記載の個体撮像素子。
（６）
前記画素領域において２次元行列状に配置された複数の前記画素のそれぞれについて、
１行毎に前記第１の信号を出力させるか、または、前記第２の信号を出力させるかの選択が行われる
（１）乃至（５）のいずれかに記載の個体撮像素子。
（７）
前記画素領域に配置された複数の画素のそれぞれから得られた前記第１の信号値を記憶するメモリをさらに備え、
前記選択部は、前記メモリに記憶されたそれぞれの画素の前記第１の信号値に基づいて、それぞれの画素の前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する
（１）乃至（６）のいずれかに記載の個体撮像素子。
（８）
前記画素領域に配置された複数の画素のうち、ホワイト画素として配置された画素のそれぞれから得られた前記第１の信号値を記憶するメモリをさらに備え、
前記選択部は、前記メモリに記憶されたそれぞれの画素の前記第１の信号値に基づいて、前記ホワイト画素を含む所定の領域内の画素のそれぞれの前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する
（１）乃至（６）のいずれかに記載の個体撮像素子。
（９）
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換されて得られた電荷を蓄積する蓄積部と、
前記蓄積部に蓄積された電荷を検出する複数の検出部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、
前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを備える個体撮像素子の駆動方法であって、
前記第１の信号の値が予め設定された閾値と比較され、
前記第１の信号の値が予め設定された閾値以上である場合、前記出力部から前記第２の信号が出力させられる
駆動方法。
（１０）
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換されて得られた電荷を蓄積する蓄積部と、
前記蓄積部に蓄積された電荷を検出する複数の検出部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記接続分離制御部が前記複数の検出部を分離した状態である分離状態における前記検出部の電位に対応する第１の信号、または、前記接続分離制御部が前記複数の検出部を接続した状態である接続状態における前記検出部の電位に対応する第２の信号を出力する出力部と、
前記第１の信号の値に基づいて、前記出力部から、前記第１の信号を出力させるか、または、前記第２の信号を出力させるかを選択する出力選択部とを有する個体撮像素子を備える
電子機器。
【符号の説明】
【０２１６】
１０  ＣＭＯＳイメージセンサ，  １１  画素アレイ部，  １３  垂直信号処理部，  １５  システム制御部，  １８  信号処理部，  ２０  フレームメモリ，  ２１  閾値比較回路，  ６１  フォトダイオード，  ６２  第１の転送ゲート部，  ６３  第２の転送ゲート部，  ６６  第１の電荷蓄積部，  ６７  第２の電荷蓄積部，  ６８  増幅トランジスタ，  ６９  選択トランジスタ，  ７１  ＦＤ部，  ７３  第５の転送ゲート部，  ６００  撮像装置，  ６０２  個体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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