(57)【要約】【課題】カレントミラー回路によって、複数の回路を電流駆動させる場合に、各回路の動作に対するばらつきを低減することができる電源回路を提供する。【解決手段】ＦＥＴ１、２、３と、スイッチング素子であるスイッチ６〜９とで電源回路を構成している。ＦＥＴ１、２、３でカレントミラー回路を構成している。スイッチ６、７、８、９によって選択回路５０が構成される。選択回路５０は、スイッチ６〜９の切り替えにより、ミラー電流Ｉｂ２をオペアンプ４又はオペアンプ５のいずれかに供給し、さらに、ミラー電流Ｉｂ１をオペアンプ４又はオペアンプ５のいずれかに供給する。すなわち、ミラー電流Ｉｂ１とミラー電流Ｉｂ２とを入れ替えて交互に、オペアンプ４、５にそれぞれ供給する。【選択図】        図１
2013016064.tif 000002
【特許請求の範囲】
【請求項１】
カレントミラー回路のミラー電流からなる複数の電流源と、
前記複数の電流源の数と同じ個数設けられた電流駆動回路と、
前記電流源の１つと電流駆動回路の１つとを接続するために設けられた選択回路と、
前記選択回路に選択制御信号を供給する選択制御回路とを備え、
前記選択制御回路からの選択制御信号による前記選択回路の接続切り替え動作により、前記複数の電流源のすべてを個々の電流駆動回路に対して一様に接続することを特徴とする電源回路。
【請求項２】
前記カレントミラー回路は、ＭＯＳトランジスタで構成されていることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記選択回路は、スイッチング素子により構成されていることを特徴とする請求項１又は請求項２に記載の電源回路。
【請求項４】
前記スイッチング素子は、前記電流源の数の２乗の個数設けられていることを特徴とする請求項３に記載の電源回路。
【請求項５】
前記選択制御回路は、シフトレジスタにより構成されていることを特徴とする請求項１〜請求項４のいずれか１項に記載の電源回路。
【請求項６】
前記シフトレジスタの個数は、前記電流源の数と同じであることを特徴とする請求項５に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路を用いた電源回路に関する。
【背景技術】
【０００２】
従来、例えば、アナログ回路等で必要とされる一定電流を供給する場合、カレントミラー回路が用いられる。カレントミラー回路は、出力電流を容易に複製することができるため、多くの電流源が必要なデバイスに、用いられる場合が多い。
【０００３】
カレントミラー回路は、例えば、ゲート端子とドレイン端子が短絡されダイオード接続されるとともに、ソース端子がグランドＧＮＤに接続された第１のＮＭＯＳトランジスタと、ゲート端子が第１のＮＭＯＳトランジスタのゲート端子と共通に接続され、ソース端子がグランドＧＮＤに接続された第２のＮＭＯＳトランジスタとで構成される。
【０００４】
第１のＮＭＯＳトランジスタに基準電流Ｉｒｅｆが流されると、第２のＮＭＯＳトランジスタのドレイン−ソース間には、基準電流Ｉｒｅｆがミラーされた電流（以下、ミラー電流）が流れる。
【０００５】
また、トランジスタのミラー電流は基準となるトランジスタのサイズに比例した値となる。したがって、トランジスタのタイプ及びサイズが同じであれば、トランジスタのミラー電流は基準電流に等しくなる。
【０００６】
しかし、一般的には製造プロセスのばらつき等により、ミラーされる電流が想定した値からずれる場合がある。年々、ＬＳＩの微細化が進み、それを構成するトランジスタのサイズも小さくなり続けている。ＭＯＳトランジスタのオンオフ動作を行うゲート電極の幅 (チャネルの長さ)及び長さ（チャネル長）は、トランジスタの特性を左右する重要なパラメータである。これにより、トランジスタの特性が変化するため、同じ型のトランジスタを用いた場合であっても、ミラー電流は、個々のトランジスタによって変化し、悪影響を及ぼす。
【０００７】
例えば、ＭＯＳトランジスタのばらつきは、以下のように表わされることが知られている。
ΔＶｔｈ∝Ａ／（Ｌ×Ｗ）１／２
Δβ／β∝Ｂ／（Ｌ×Ｗ）１／２
ここで、ＷとＬはＭＯＳトランジスタのチャネル幅とチャネル長であり、βは移動度、ＶｔｈはＮＭＯＳトランジスタのゲート−ソース間の閾値電圧である。なお、Ａ、Ｂは定数である。このように、閾値電圧や移動度のばらつきは、（Ｌ×Ｗ）１／２と相関があることが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３３０４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のカレントミラー回路を電源回路として用いた装置として、特許文献１に示される有機ＥＬ表示装置がある。各ＥＬ素子に流すべき電流値をカレントミラー回路のミラー電流を電流源として、発光させようとするものである。
【００１０】
このとき、上記のように、製造プロセス等の理由により、個々のトランジスタにばらつきがあると、ＥＬ素子毎に流れる電流が変動し、これが画素の発光輝度のばらつきとなり、画像上に縦筋が現れてしまうという問題があった。
【００１１】
また、有機ＥＬ表示装置以外でも、例えば、オペアンプのバイアス電流に用いる場合には、個々のオペアンプに対するバイアス電流が変動するため、個々のオペアンプの動作にばらつきが発生する。
【００１２】
以上のように、カレントミラー回路を用いた電源回路では、電流駆動の対象となる回路の動作を均一に行なうことができず、悪影響を及ぼしていた。
【００１３】
本発明は、上述した課題を解決するために創案されたものであり、カレントミラー回路によって、複数の回路を電流駆動させる場合に、各回路の動作に対するばらつきを低減することができる電源回路を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の電源回路は、カレントミラー回路のミラー電流からなる複数の電流源と、前記複数の電流源の数と同じ個数設けられた電流駆動回路と、前記電流源の１つと電流駆動回路の１つとを接続するために設けられた選択回路と、前記選択回路に選択制御信号を供給する選択制御回路とを備え、前記選択制御回路からの選択制御信号による前記選択回路の接続切り替え動作により、前記複数の電流源のすべてを個々の電流駆動回路に対して一様に接続することを主要な特徴とする。
【発明の効果】
【００１５】
本発明によれば、カレントミラー回路のミラー電流からなる複数の電流源、この複数の電流源の数と同じ個数設けられた電流駆動回路、前記電流源の１つと電流駆動回路の１つとを接続するために設けられた選択回路、この選択回路に選択制御信号を供給する選択制御回路を備えており、選択制御回路からの選択制御信号による選択回路の接続切り替え動作により、複数の電流源のすべてを個々の電流駆動回路に対して一様に接続しているので、電流源にばらつきがあっても、電流駆動回路による作動の誤差を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の電源回路をオペアンプのバイアス電流に用いた場合の回路構成を示す図である。
【図２】画素アレイの電流源としてカレントミラー回路を接続した構成を示す図である。
【図３】図２の画素の１ピクセル分に相当する回路構成を示す図である。
【図４】図２の３カラム分の電流源として用いる本発明の電源回路の構成を示す図である。
【図５】図４の電源回路の選択回路を制御する選択制御信号の状態を示す図である。
【図６】図２の５カラム分の電流源として用いる本発明の電源回路の構成を示す図である。
【図７】図６の電源回路の選択回路を制御する選択制御信号の状態を示す図である。
【図８】本発明の電源回路の他の構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の一実施形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。構造に関する図面は模式的なものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１８】
図１は、本発明の電源回路をオペアンプのバイアス電流に用いた場合の回路構成を示す。オペアンプ４、５の各々にバイアス電流が入力される。本実施例では、オペアンプ４、５が電流駆動回路に相当し、いずれもボルテージフォロア回路として機能するように構成されている。
【００１９】
すなわち、オペアンプ４、５において、反転入力端子と出力端子が短絡され、出力が反転入力に直接帰還されることにより、ボルテージフォロア回路として機能する。オペアンプ４、５のバイアス電流端子に定電流を流す必要があるため、カレントミラー回路による電源回路を用いる。
【００２０】
ここで、Ｎ型ＭＯＳのＦＥＴ１、２、３と、スイッチング素子であるスイッチ６〜９とで本発明の電源回路を構成している。ＦＥＴ１、２、３でカレントミラー回路を構成している。ＦＥＴ１のゲートとＦＥＴ２のゲートとＦＥＴ３のゲートが接続され、ＦＥＴ１のドレインが電源電圧ＶＤＤに接続され、ＦＥＴ１のゲートとドレインは短絡されている。このＦＥＴ１が基準電流Ｉｒｅｆを発生させるトランジスタとなる。
【００２１】
一方、ミラー電流を発生させるトランジスタがＦＥＴ２、３である。ＦＥＴ２は、スイッチング素子となるスイッチ６、７に並列に接続される。スイッチ６の他方の端子はオペアンプ５のバイアス電流入力端子に接続される。スイッチ７の他方の端子はオペアンプ４のバイアス電流入力端子に接続される。他方、ＦＥＴ３は、スイッチング素子となるスイッチ８、９に並列に接続される。スイッチ８の他方の端子はオペアンプ５のバイアス電流入力端子に接続される。スイッチ９の他方の端子はオペアンプ４のバイアス電流入力端子に接続される。
【００２２】
ここで、スイッチ６、７、８、９によって選択回路５０が構成される。選択回路５０は、スイッチ６、７の切り替えにより、ＦＥＴ２に流れるミラー電流Ｉｂ２をオペアンプ４又はオペアンプ５のいずれかにバイアス電流として供給するものである。また、選択回路５０は、スイッチ８、９の切り替えにより、ＦＥＴ３に流れるミラー電流Ｉｂ１をオペアンプ４又はオペアンプ５のいずれかにバイアス電流として供給するものでもある。
【００２３】
スイッチ６とスイッチ９には、選択制御信号として、パルス信号ＳＷが入力される。また、スイッチ７とスイッチ８には、選択制御信号として、パルス信号ＲＳＷが入力される。ここで、パルス信号ＲＳＷは、パルス信号ＳＷを反転させた信号であり、ＳＷがハイレベルの場合にはＲＳＷはローレベルとなり、ＳＷがローレベルの場合にはＲＳＷはハイレベルとなる。パルス信号ＳＷ、ＲＳＷを発生させる選択制御回路は、図示はしていないが、例えば、ＳＷ信号をパルス発生回路で生成し、このＳＷ信号をインバータ回路を通してＲＳＷ信号を生成するようにすれば良い。
【００２４】
次に、図１の電源回路の動作を説明する。例えば、オペアンプ４、５の非反転入力端子に入力信号ＩＮが入力されると、オペアンプ４、５はバッファの役割を果たし、入力信号ＩＮをそのまま出力し、ＯＵＴ１、ＯＵＴ２となる。ここで、入力オフセット等を調整するために、オペアンプ４、５にバイアス電流が入力されている。
【００２５】
カレントミラー回路のＦＥＴ２とＦＥＴ３とは、前述した製造プロセスの問題等により、ばらつきがあり、ＦＥＴ２を流れる電流とＦＥＴ３を流れる電流とは等しくならない。そこで、次のように、バイアス電流の供給を行う。
【００２６】
最初に、選択制御信号ＳＷのハイレベル信号によりスイッチ６とスイッチ９とが閉じると、ＦＥＴ３に流れるミラー電流Ｉｂ１はオペアンプ４のバイアス調整端子に供給され、ＦＥＴ２に流れるミラー電流Ｉｂ２はオペアンプ５のバイアス調整端子に供給される。このとき、選択制御信号ＲＳＷは、ローレベル信号のため、スイッチ７とスイッチ８は、閉じずに、開放されたままである。
【００２７】
次に、選択制御信号ＳＷが、ハイレベル信号からローレベル信号に変わると、スイッチ６とスイッチ９が開放される。同時に、選択制御信号ＲＳＷは、ローレベル信号からハイレベル信号に変わり、スイッチ７とスイッチ８が閉じる。すると、ミラー電流Ｉｂ１はオペアンプ５に供給され、ミラー電流Ｉｂ２はオペアンプ４に供給される。
【００２８】
次に、選択制御信号ＳＷが、ローレベル信号からハイレベル信号に変わると、最初の状態と同じとなり、ミラー電流Ｉｂ１はオペアンプ４のバイアス調整端子に供給され、ミラー電流Ｉｂ２はオペアンプ５のバイアス調整端子に供給される。
【００２９】
上記のように、ミラー電流Ｉｂ１とミラー電流Ｉｂ２とを入れ替えて交互に、オペアンプ４、５にそれぞれ供給するように構成している。このため、オペアンプ４、５の出力をそれぞれ平均化していることになるので、オペアンプ４の特性とオペアンプ５の特性を均一化することができ、オペアンプ出力の誤差を低減することができる。
【００３０】
次に、本発明の電源回路を、電流駆動の発光ダイオード等の発光素子を２次元状に並べた発光装置に適用した実施例を以下に示す。図２は、画素アレイ３０に対して、カレントミラー回路が接続された回路構成を示す。カレントミラー回路は、定電流源１０、Ｎ型ＭＯＳのＦＥＴ２０、２１、２２、２３、・・・、２（ｎ−２）、２（ｎ−１）、２ｎで構成されている。ミラー電流を生成するＦＥＴ２１〜ＦＥＴ２ｎまでは、それぞれ画素に対応したピクセル回路に接続されている。ピクセル回路は、２次元状に配置されており、そのうちの１ピクセル分に相当する回路構成を示すのが図３である。
【００３１】
ここで、図３の電流プログラム型画素回路の動作を説明しておく。ピクセル回路は電流駆動回路であり、ＦＥＴ３１、ＦＥＴ３２、キャパシタ３３、Ｐ型ＭＯＳのＦＥＴ３４、発光素子となる発光ダイオード３５で構成される。ドライバー回路は、定電流源３６で構成される。ここで、ＦＥＴ３１、３２、３４はＰ型ＭＯＳトランジスタである。また、ＦＥＴ３４は、発光ダイオード３５を駆動するためのトランジスタである。
【００３２】
ＷＬはワード線であり、ＢＬはビット線である。まず、データプログラム期間において発光輝度データの書き込みの動作が行われる。発光輝度データの書き込みに先立ち、ワード線ＷＬにローレベル信号が印加され、ビット線ＢＬに所定の電圧が印加される。これにより、特定のピクセル回路が選択され、データの書き込みが可能となる。
【００３３】
ワード線ＷＬがローレベルとなると、ＦＥＴ３１、３２がオン状態となるので、ＦＥＴ３４は、ゲートとドレインが短絡されたダイオード接続となる。ダイオード接続となったＦＥＴ３４は、定電流源３６の電流値と電圧−Ｖに基づいた電流が流れるように動作する。このとき、駆動トランジスタであるＦＥＴ３４のゲート電圧（ドレイン電圧）がキャパシタ３３に充電される。
【００３４】
キャパシタ３３の充電により、設定した電流値に応じたゲート電圧値が画素に書き込まれたことになる。これは、ＦＥＴ３４の特性が画素間で異なっていても、同じ電流を発光ダイオード３５に流すことができる。一方、いわゆる電圧プログラム型と呼ばれるものは、電圧値を直接キャパシタに書き込み、その電圧を元に駆動トランジスタが電流を流す。したがって、駆動トランジスタのばらつきにより、発光ダイオードに流れる電流値が影響を受ける。すなわち、図３の電流プログラム型画素回路の方が、駆動トランジスタのばらつきの影響を受けずに良いのであるが、画素外の基準電流となる定電流源３６の電流がばらつくと、縦筋等が画像上に現れ、画像表示の均一性に影響する。図３の定電流源３６が、図２では、ミラー電流を生成するＦＥＴ２１〜ＦＥＴ２ｎの各ＦＥＴに対応する。
【００３５】
上記問題を本発明の電源回路により解消する。図４は、図２の画素アレイ３０の３カラム分（３画素ライン）に本発明の電源回路を適用した例を示す。電流源１０、ＦＥＴ２０、ＦＥＴ２１、ＦＥＴ２２、ＦＥＴ２３でカレントミラー回路を構成している。ＦＥＴ２０〜２３は、Ｎ型ＭＯＳのトランジスタである。基準電流を発生させるＦＥＴ２０に対して、複数のミラー電流を発生させる構成となっている。
【００３６】
各ＦＥＴ２１，ＦＥＴ２２，ＦＥＴ２３には、Ｎ型ＭＯＳのＦＥＴが３つずつ接続されている。ＦＥＴ２１のドレインには、ＦＥＴ４１ａのソースとＦＥＴ４２ａのソースとＦＥＴ４３ａのソースが接続される。ＦＥＴ２２のドレインには、ＦＥＴ４１ｂのソースとＦＥＴ４２ｂのソースとＦＥＴ４３ｂのソースが接続される。ＦＥＴ２３のドレインには、ＦＥＴ４１ｃのソースとＦＥＴ４２ｃのソースとＦＥＴ４３ｃのソースが接続される。
【００３７】
一方、ＦＥＴ４１ａ〜４１ｃのドレインはカラム０の画素ラインに接続される。ＦＥＴ４２ａ〜４２ｃのドレインはカラム１の画素ラインに接続される。ＦＥＴ４３ａ〜４３ｃのドレインはカラム２の画素ラインに接続される。
【００３８】
他方、ＦＥＴ４１ａ〜４１ｃのゲートはシフトレジスタＲ１に、ＦＥＴ４２ａ〜４２ｃのゲートはシフトレジスタＲ２に、ＦＥＴ４３ａ〜４３ｃのゲートはシフトレジスタＲ３に接続される。
【００３９】
ここで、ＦＥＴ４１ａ〜４１ｃ、ＦＥＴ４２ａ〜４２ｃ、ＦＥＴ４３ａ〜４３ｃで選択回路５２を構成している。すなわち、スイッチング素子としてのＦＥＴ４１ａ〜４１ｃを切り替えることにより、カラム０にミラー電流Ｉ１〜Ｉ３を順に供給する。また、スイッチング素子としてのＦＥＴ４２ａ〜４２ｃを切り替えることにより、カラム１にミラー電流Ｉ１〜Ｉ３を順に供給する。また、スイッチング素子としてのＦＥＴ４３ａ〜４３ｃを切り替えることにより、カラム２にミラー電流Ｉ１〜Ｉ３を順に供給する。このように、スイッチング素子としてのＦＥＴは３×３＝９個必要である。
【００４０】
選択回路５２の選択制御信号は、選択制御回路により供給される。具体的には、選択制御回路は、シフトレジスタＲ１〜Ｒ３により構成されており、ＦＥＴ４１ａ〜４１ｃの各ゲート及びＦＥＴ４２ａ〜４２ｃの各ゲート及びＦＥＴ４３ａ〜４３ｃの各ゲートに入力される信号が選択制御信号となる。
【００４１】
シフトレジスタＲ１〜Ｒ３は、それぞれフリップフロップ（ＦＦ）を３つカスケード接続して構成されている。フリップフロップには、ＲＳフリップフロップやＤフリップフロップ等を用いることができる。
【００４２】
シフトレジスタＲ１の最初のフリップフロップの出力をＱ１１、２段目のフリップフロップの出力をＱ１２、３段目のフリップフロップの出力をＱ１３とする。シフトレジスタＲ２の最初のフリップフロップの出力をＱ２１、２段目のフリップフロップの出力をＱ２２、３段目のフリップフロップの出力をＱ２３とする。シフトレジスタＲ３の最初のフリップフロップの出力をＱ３１、２段目のフリップフロップの出力をＱ３２、３段目のフリップフロップの出力をＱ３３とする。
【００４３】
ここで、シフトレジスタにクロックが入力されると、クロックに同期して、互いに隣り合ったフリップフロップで一定の向きに同時に１ビットずつそのデータが移動する。
【００４４】
シフトレジスタの出力がどのようになるかを、図５を用いて説明する。図５（ａ）は、シフトレジスタＲ１〜Ｒ３までの出力を、シフトレジスタ毎に第１ビットから第３ビットまで並べた図である。これは、図４のシフトレジスタＲ１、Ｒ２、Ｒ３の出力の並びそのものに対応している。
【００４５】
図５（ｂ）は、シフトレジスタＲ１〜Ｒ３の最初のビットの状態を示す。シフトレジスタＲ１は、第１ビットから第３ビットの出力（Ｑ１１、Ｑ１２、Ｑ１３）は、１００となるようにセットされる。シフトレジスタＲ２は、第１ビットから第３ビットの出力（Ｑ２１、Ｑ２２、Ｑ２３）は、０１０となるようにセットされる。シフトレジスタＲ３は、第１ビットから第３ビットの出力（Ｑ３１、Ｑ３２、Ｑ３３）は、００１となるようにセットされる。
【００４６】
図５（ｂ）のシフトレジスタ出力の選択制御信号により、カラム０では、ＦＥＴ４１ａのゲート端子にハイレベル信号が供給されるのでＦＥＴ４１ａがオンとなり、ＦＥＴ２１に流れるミラー電流Ｉ１が選択される。カラム１では、ＦＥＴ４２ｂのゲート端子にハイレベル信号が供給されるのでＦＥＴ４２ｂがオンとなり、ＦＥＴ２２に流れるミラー電流Ｉ２が選択される。カラム２では、ＦＥＴ４３ｃのゲート端子にハイレベル信号が供給されるのでＦＥＴ４３ｃがオンとなり、ＦＥＴ２３に流れるミラー電流Ｉ３が選択される。
【００４７】
次に、１つ目のクロックが各シフトレジスタＲ１〜Ｒ３に入力されると、図５（ｃ）のように、図５（ｂ）の出力状態から１ビット分、右方向へずれる。すると、カラム０では、ＦＥＴ４１ｂのゲート端子にハイレベル信号が供給されるのでＦＥＴ４１ｂがオンとなり、ＦＥＴ２２に流れるミラー電流Ｉ２が選択される。カラム１では、ＦＥＴ４２ｃのゲート端子にハイレベル信号が供給されるのでＦＥＴ４２ｃがオンとなり、ＦＥＴ２３に流れるミラー電流Ｉ３が選択される。カラム２では、ＦＥＴ４３ａのゲート端子にハイレベル信号が供給されるのでＦＥＴ４３ａがオンとなり、ＦＥＴ２１に流れるミラー電流Ｉ１が選択される。
【００４８】
次に、２つ目のクロックが各シフトレジスタＲ１〜Ｒ３に入力されると、図５（ｄ）のように、図５（ｃ）の出力状態から１ビット分、右方向へずれる。すると、カラム０では、ＦＥＴ４１ｃのゲート端子にハイレベル信号が供給されるのでＦＥＴ４１ｃがオンとなり、ＦＥＴ２３に流れるミラー電流Ｉ３が選択される。カラム１では、ＦＥＴ４２ａのゲート端子にハイレベル信号が供給されるのでＦＥＴ４２ａがオンとなり、ＦＥＴ２１に流れるミラー電流Ｉ１が選択される。カラム２では、ＦＥＴ４３ｂのゲート端子にハイレベル信号が供給されるのでＦＥＴ４３ｂがオンとなり、ＦＥＴ２２に流れるミラー電流Ｉ２が選択される。
【００４９】
次に、３つ目のクロックが各シフトレジスタＲ１〜Ｒ３に入力されると、図５（ｄ）の出力状態から１ビット分、右方向へずれて図５（ｂ）の出力状態に戻る。このようにして、クロックがシフトレジスタに入力されることにより、図５（ｂ）の出力状態から図５（ｄ）の出力状態までが順に繰り返される。
【００５０】
上記動作により、カラム０に接続されるＦＥＴ２１〜２３までのトランジスタが、ローテーションするので、すべてのミラー電流Ｉ１〜Ｉ３が順番に切り替って一様に供給されることになる。カラム１、カラム２についても同様に、すべてのミラー電流Ｉ１〜Ｉ３が順番に切り替って一様に供給される。これにより、カラム０〜２に供給されるミラー電流Ｉ１〜Ｉ３が平均化されるので、ＦＥＴ２１〜２３の特性にばらつきがあったとしても、隣の画素との誤差が小さくなり、縦筋などを目立たなくすることができる。
【００５１】
図６は、カラム数が５個の場合の電源回路の一部を示す。この場合、カラム０〜カラム４に対して選択制御回路を構成するシフトレジスタはＳ１〜Ｓ５まで５個必要であり、選択回路を構成するＦＥＴは、５×５＝２５個必要である。図６では、カラム０の場合だけを例示している。カラム０には、スイッチング素子としてのＦＥＴ４１ａ〜４１ｅのドレインが接続されている。ＦＥＴ４１ａ〜４１ｅは、選択回路の一部となる選択回路５３ａを構成する。シフトレジスタＳ１は、６個のフリップフロップ（ＦＦ）をカスケード接続して構成されており、各フリップフロップからの出力はＱ１１、Ｑ１２、Ｑ１３、Ｑ１３、Ｑ１４、Ｑ１５である。
【００５２】
ここで、図４でカレントミラー回路のミラー電流を発生させる素子としてＦＥＴを記載したが、図６では、ＦＥＴを電流源Ｉ１〜Ｉ５に置き換えている。また、図４に記載したカレントミラー回路の基準電流を発生させる電流源１０、ＦＥＴ２０の構成は省略している。さらに、図示はしていないが、カラム１〜４についても、各々５個のスイッチング素子（ＦＥＴ）とこのスイッチング素子に接続された電流源Ｉ１〜Ｉ５が存在する。
【００５３】
次に、図６の構成の場合のシフトレジスタ出力による選択制御信号を示すのが、図７である。シフトレジスタＳ１〜Ｓ５の各出力端子の記号を、図３に倣って図７（ａ）のようにする。シフトレジスタＳ１の出力はＱ１１〜Ｑ１５、シフトレジスタＳ２の出力はＱ２１〜Ｑ２５、シフトレジスタＳ３の出力はＱ３１〜Ｑ３５、シフトレジスタＳ４の出力はＱ４１〜Ｑ４５、シフトレジスタＳ５の出力はＱ５１〜Ｑ５５である。
【００５４】
図７（ｂ）は、シフトレジスタＳ１〜Ｓ３の最初のビットの状態を示す。シフトレジスタＳ１は、第１ビットから第５ビットの出力（Ｑ１１〜Ｑ１５）が、１００００となるようにセットされる。シフトレジスタＳ２は、第１ビットから第５ビットの出力（Ｑ２１〜Ｑ２５）が、０１０００となるようにセットされる。シフトレジスタＳ３は、第１ビットから第５ビットの出力（Ｑ３１〜Ｑ３５）が、００１００となるようにセットされる。シフトレジスタＳ４は、第１ビットから第５ビットの出力（Ｑ４１〜Ｑ４５）が、０００１０となるようにセットされる。シフトレジスタＳ５は、第１ビットから第５ビットの出力（Ｑ５１〜Ｑ５５）が、００００１となるようにセットされる。
【００５５】
図７（ｂ）の場合、シフトレジスタＳ１の出力により、カラム０では、ＦＥＴ４１ａのゲート端子にハイレベル信号が供給されるのでＦＥＴ４１ａがオンとなり、ミラー電流Ｉ１が選択される。図示はしていないが、カラム１では、選択回路のＦＥＴの駆動により、ミラー電流Ｉ２が選択される。同様に、カラム２ではミラー電流Ｉ３が、カラム３ではミラー電流Ｉ４が、カラム４ではミラー電流Ｉ５がそれぞれ選択される。
【００５６】
次に、シフトレジスタＳ１〜Ｓ５まで、最初のクロックが供給されると、各シフトレジスタの出力は図７（ｃ）のようになる。すなわち、「１」のデータが右方向へ１ビットずつ移動する。これにより、カラム０では、ＦＥＴ４１ｂのゲート端子にハイレベル信号が供給されるのでＦＥＴ４１ｂがオンとなり、ミラー電流Ｉ２が選択される。また、カラム１ではミラー電流Ｉ３が、カラム２ではミラー電流Ｉ４が、カラム３ではミラー電流Ｉ５が、カラム４ではミラー電流Ｉ１がそれぞれ選択される。
【００５７】
次に、シフトレジスタＳ１〜Ｓ５まで、２番目のクロックが供給されると、図７（ｃ）の出力状態から、さらに「１」のデータが右方向へ１ビットずつ移動する。これにより、カラム０ではミラー電流Ｉ３が、カラム１ではミラー電流Ｉ４が、カラム２ではミラー電流Ｉ５が、カラム３ではミラー電流Ｉ１が、カラム４ではミラー電流Ｉ２がそれぞれ選択される。
【００５８】
以上のようにして、シフトレジスタにクロックが入力される毎に、「１」のデータが１ビットずつ特定の方向へ移動していくので、カラム０については、ミラー電流Ｉ１〜Ｉ５までをＩ１から順番に選択することになる。また、カラム１については、ミラー電流Ｉ１〜Ｉ５までをＩ２から順番に選択することになる。カラム２については、ミラー電流Ｉ１〜Ｉ５までをＩ３から順番に選択することになる。カラム３については、ミラー電流Ｉ１〜Ｉ５までをＩ４から順番に選択することになる。カラム４については、ミラー電流Ｉ１〜Ｉ５までをＩ５から順番に選択することになる。
【００５９】
このように、各カラム０〜４まで、ミラー電流源のすべてについて順番に切り替りながら一様に供給されることになるので、各ミラー電流にばらつきがあったとしても、供給電流の電流値が平均化され、隣接する画素との誤差が小さくなる。
【００６０】
なお、上記実施例では、カレントミラー回路によるミラー電流の供給対象は２個、３個、５個の場合を説明したが、これらに限定されず、ミラー電流の供給対象をＮ個まで拡張することができる。
【００６１】
次に、さらに、供給される各ミラー電流の均一化を図る構成として、図８のような回路構成を用いることができる。図８は、カレントミラー回路のミラー電流による電流源を、Ｉ１、Ｉ２、Ｉ３、Ｉ４、・・・・、Ｉ（２ｎ＋１）、Ｉ（２ｎ＋２）、Ｉ（２ｎ＋３）、Ｉ（２ｎ＋４）、Ｉ（２ｎ＋５）で表している。ｎは整数である。
【００６２】
各ミラー電流Ｉ１〜Ｉ（２ｎ＋５）は、選択回路６０の入力側に接続されている。選択回路６０の出力側はカラム０からカラム２ｎ＋５までの各画素ラインが接続されている。選択回路６０は、特定の入力と特定の出力とを選択的に接続する回路で、例えば、ミラー電流Ｉ１をカラム０の画素ラインに、あるいは、ミラー電流Ｉ４をカラム４の画素ラインに接続させることができる。例えば、選択回路６０の入力側に接続されたミラー電流Ｉ１〜Ｉ（２ｎ＋５）の各電流源を選択する信号ラインを便宜的にＧ１〜Ｇ（２ｎ＋５）としておく。また、例えば、Ｇ１〜Ｇ（２ｎ＋５）のいずれかの信号ラインに１が入力されると、対応するミラー電流が選ばれるように構成されている。これらのＧ１〜Ｇ（２ｎ＋５）の選択信号及び画素ラインと接続させるための選択制御信号は、図示はしていないが、選択制御回路から供給される。選択制御回路は図４、６に示すシフトレジスタのようなロジック回路であっても良いし、マイクロコンピュータであっても良い。
【００６３】
まず、第０番目の画素ラインであるカラム０には、Ｉ１〜Ｉ５までの５個のミラー電流が順番に供給される。すなわち、Ｉ１→Ｉ２→Ｉ３→Ｉ４→Ｉ５の順にミラー電流が選択されるように、Ｇ１〜Ｇ５の信号が設定され、カラム０に接続される。この電流源選択のローテーションを示すのがＲ１である。次に、第１番目の画素ラインであるカラム１には、Ｉ２〜Ｉ６までの５個のミラー電流が順番に供給される。この場合は、Ｉ６→Ｉ５→Ｉ４→Ｉ３→Ｉ２の順にミラー電流が選択されるように、Ｇ２〜Ｇ６の信号が設定され、カラム１に接続される。この電流源選択のローテーションを示すのがＲ２である。
【００６４】
第２番目の画素ラインであるカラム２には、Ｉ３〜Ｉ７までの５個のミラー電流が順番に供給される。すなわち、Ｉ３→Ｉ４→Ｉ５→Ｉ６→Ｉ７の順にミラー電流が選択されるように、Ｇ３〜Ｇ７の信号が設定され、カラム２に接続される。この電流源選択のローテーションを示すのがＲ３である。第３番目の画素ラインであるカラム３には、Ｉ４〜Ｉ８までの５個のミラー電流が順番に供給される。すなわち、Ｉ８→Ｉ７→Ｉ６→Ｉ５→Ｉ４の順にミラー電流が選択されるように、Ｇ４〜Ｇ８の信号が設定され、カラム３に接続される。この電流源選択のローテーションを示すのがＲ４である。
【００６５】
このように、Ｉ１〜Ｉ（２ｎ＋５）までのミラー電流を、隣接する５個のミラー電流を１つのグループにして、各カラムに割り当てる。５個のミラー電流のグループは、カラムが１行ずつずれる毎に、ミラー電流も１個ずつずらせるようにしている。ここで、上記ミラー電流のグループ化は一例としてＩ１から始めているが、グループ化を行う場合に起点となるミラー電流の配列位置は適宜変更することができる。
【００６６】
そして、偶数行の画素ラインに対しては、対応する５個のミラー電流のグループ内で、ミラー電流の配列番号が大きくなる方向にローテーションする。一方、奇数行の画素ラインに対しては、対応する５個のミラー電流のグループ内で、ミラー電流の配列番号が小さくなる方向にローテーションする。すなわち、画素ラインの偶数行と奇数行でローテーション方向を変えている。このような電流源の選択及び供給を繰り返して行く。この状態が、図８のＲ１〜Ｒ２ｎに示されている。なお、図示はしていないが、ミラー電流のローテーションはＲ２ｎまででなく、Ｒ２ｎ＋５まで行われる。
【００６７】
なお、上記の例では、各カラムに割り当てる電流源グループを隣接する５個の電流源としているが、これに限定されるものではない。例えば、電流源は、５個よりも多くても、少なくても良く、また、隣接する電流源ではなく、飛び飛びの電流源としても良い。さらに、電流源を選択していくローテーションの方向は、画素ラインの偶数行と奇数行でローテーション方向を上記の例とは逆に行っても良い。
【００６８】
以上のように、各カラムに供給するミラー電流のグループを図４、６のように固定化するのではなく、図８に示すように非固定にすることで、ミラー電流のグループ単位で発生する縦筋の発生を抑制することができる。また、各カラムの偶数行と奇数行とでローテーション方向を変えることで、一方向のフリッカノイズを抑制することができる。
【産業上の利用可能性】
【００６９】
本発明の発光装置の信号処理回路の構成は、特に発光素子を有する表示装置の入出力特性の改善に適用することができる。
【符号の説明】
【００７０】
１〜３      ＦＥＴ
４、５      オペアンプ
６〜９      スイッチ
１０        電流源
２０〜２３  ＦＥＴ
４１ａ〜４１ｃ  ＦＥＴ
４２ａ〜４２ｃ  ＦＥＴ
４３ａ〜４３ｃ  ＦＥＴ
５０        選択回路
５２        選択回路
Ｒ１〜Ｒ３  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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