(57)【要約】 【課題】ＲＣ部に流れる電流量を低減して、発振器の消費電力の低減を図ること。【解決手段】第２の電源入力端子１０２の電圧を、正電源電圧（ＶＤＤ）よりも低くかつ負電源電圧（ＶＳＳ）よりも高い第１の所定電圧（ＡＧＮＤ１）に設定し、また、電圧設定手段１０３によって設定される第２の所定電圧（ＡＧＮＤ２）のコンパレータ比較に用いられるリファレンス電圧を、第１の所定電圧（ＡＧＮＤ１）よりも高い値（Ｖｒｅｆ Ｈ）に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振器であって、
正電源電圧を供給する第１の電源入力端子と、
前記正電源電圧よりも低くかつ負電源電圧よりも高い第１の所定電圧を供給する第２の電源入力端子と、
前記第１の電源入力端子と前記第２の電源入力端子との間に接続され、ＲＣの時定数を持たせるため直列に接続された抵抗及び容量を含む回路素子と、
前記抵抗と前記容量との間の接続部に接続され、該接続部の電圧をリファレンス電圧と比較しその出力結果である出力信号を出力端子に出力するコンパレータと、
前記コンパレータからの前記出力信号に応じて、前記抵抗及び前記容量との間の前記接続部を第２の所定電圧に設定可能な電圧設定手段と、
前記出力端子に接続され、前記抵抗及び前記容量との間の前記接続部から前記出力信号を分周するフリップフロップと、
を具え、
前記リファレンス電圧は、前記第１の所定電圧よりも高い値に設定されていることを特徴とする発振器。
【請求項２】
前記リファレンス電圧は、前記正電源電圧に近い値であることを特徴とする請求項１記載の発振器。
【請求項３】
前記第２の所定電圧は、前記電圧設定手段によって、前記第１の所定電圧又は前記正電源電圧に近い値に設定されることを特徴とする請求項１又は２記載の発振器。
【請求項４】
電圧設定手段は、ＭＯＳトランジスタを用いたスイッチ回路により構成されたことを特徴とする請求項１ないし３のいずれかに記載の発振器。
【請求項５】
前記電圧設定手段は、前記抵抗及び前記容量の接続部と前記第１の所定電圧との接続および非接続を交互に行うことを特徴とする請求項１ないし４のいずれかに記載の発振器。
【請求項６】
前記コンパレータの出力をディレイさせるための遅延回路をさらに具えたことを特徴とする請求項１ないし５のいずれかに記載の発振器。
【請求項７】
前記遅延回路は、インバータ及びバッファを含むことを特徴とする請求項６記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＦ受信回路等において用いられるＲＣ発信回路等の発振器に関する。
【背景技術】
【０００２】
図３は、第１の従来例を示すＲＣ発振回路の例である。
【０００３】
このＲＣ発振回路において、入力段の電源端子Ｖｃｃに抵抗１とキャパシタ２とが接続され、抵抗１とキャパシタ２との間の入力端子ＩＮにはＭＯＳトランジスタ（Ｐ型）５１，ＭＯＳトランジスタ（Ｎ型）５２が接続されている。それらＭＯＳトランジスタ５１，５２の出力段には、反転回路を構成しているインバータ１０，遅延素子１１，フリップフロップ回路１２が順次接続されており、フリップフロップ回路１２の出力は最終段の出力端子ＯＵＴに接続されている。遅延素子１１の出力段は、ＭＯＳトランジスタ９を介してキャパシタ２に接続されている。このような発振回路において、電源端子Ｖｃｃにより電圧が印加されてキャパシタ２に電荷が蓄積されると、入力端子ＩＮの電位が上昇し、ＭＯＳトランジスタ５２がオンし、遅延素子１１を介してＭＯＳトランジスタ（Ｎ型）９がオンとなって、キャパシタ２の電荷が放電される。その結果、ＭＯＳトランジスタ５２がオフ、ＭＯＳトランジスタ５１がオンとなり、遅延素子１１を介してＭＯＳトランジスタ９がオフとなり、キャパシタ２に電荷が再度蓄積される。
【０００４】
図４〜図５は、第２の従来例を示すＲＣ発振回路の例である。
【０００５】
図４のＲＣ発振回路は、ＶＤＤ−ＶＳＳ間にシリアルに接続された抵抗１及び容量２と、抵抗１と容量２の接続部３の電圧をリファレンス電圧（Ｖｒｅｆ）と比較して出力するコンパレータ４と、コンパレータ４の出力値をディレイさせるディレイ用バッファ５と、ディレイ用バッファ５の出力を２分周するフリップフロップ（Ｆ／Ｆ）回路６、抵抗１と容量２の接続部３をコンパレータ４の出力値に応じてＶＳＳに落とすスイッチ（ＳＷ）７とで構成されている。
【０００６】
このＲＣ発振回路において、抵抗１と容量２の接続部３の電圧は、スイッチ７でＶＳＳに落とされていない限り、ＲＣの時定数を持って、ＶＳＳからＶＤＤに対して緩やかに上昇していく。その電圧の上昇過程において、コンパレータ４のリファレンス電圧（Ｖｒｅｆ）レベルを超えた場合、コンパレータ４の出力が反転する。例えば、抵抗１と容量２との接続部３の電圧が、コンパレータ４のリファレンス電圧よりも低かった場合（インバータの閾値電圧よりも低くなったとき）、コンパレータ４の出力値は‘Ｈ’を出力する。したがって、スイッチ７への制御電圧は、‘Ｌ’になり、これによりスイッチ７はオフとなっている。
【０００７】
また、抵抗１と容量２との間の接続部３の電圧の上昇に伴い、コンパレータ４のリファレンス電圧よりも高くなったとき（インバータの閾値電圧よりも高くなった時）、コンパレータ４の出力値は‘Ｌ’になり、これにより、スイッチ７への入力が‘Ｈ’となり、スイッチ７がオンし、抵抗１と容量２との間の接続部３の電圧がスイッチ７を介してＶＳＳに落とされる。これにより、抵抗１と容量２との間の接続部３の電圧がコンパレータ４のリファレンス電圧よりも低くなったため、コンパレータ４の出力値が‘Ｈ’になり、スイッチ７がオフする。したがって、スイッチ７がオフしてから抵抗１と容量２との間の接続部３の電圧は、再度、ＲＣの時定数を持って、ＶＳＳからＶＤＤに対して緩やかに上昇していく。
【０００８】
これらの一連の動作の繰り返しによって、コンパレータ４の出力値からは、ある一定の間隔を持ったパルスが出力され、パルスがＦ／Ｆ回路６にて分周されることで、出力端子８にはクロックが生成される。また、図６に示すように、ＲＣの部分に流れる電流に関しては、スイッチ７により抵抗１と容量２との間の接続部３の電位がＶＳＳに落とされた直後は、ＶＤＤ／Ｒの電流が流れ、ＲＣの時定数を持って緩やかに電位が上昇していくにしたがって、流れる電流は小さくなり、Ｖｒｅｆとほぼ等しい電圧になったとき、ｉ＝（ＶＤＤ−Ｖｒｅｆ）／Ｒの電流が流れることになる。すなわち、ＲＣに流れる電流は、抵抗１と容量２との間の接続部３の電位がＶＳＳからＲＣの時定数を持ってＶｒｅｆまで緩やか上がってゆくにしたがって、ｉ＝ＶＤＤ／Ｒからｉ＝（ＶＤＤ−Ｖｒｅｆ）／Ｒまで徐々に下がっていくことになる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２１９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＲＣ発振回路等の発振器を備えたＬＦ受信回路では、超低消費電力で動作することが求められており、通常、バースト動作を行うことでこれが実現されているが、バースト動作を実現するための内部デジタル回路を動作させているクロックだけは常時動作しており、クロック生成のための発振器の消費電力が全体の消費電流に直接影響するため、発振器の消費電力の低減が強く求められている。
【００１１】
そこで、本発明の目的は、発振器の消費電力の低減を図ることにある。
【課題を解決するための手段】
【００１２】
本発明に係る発振器は、正電源電圧を供給する第１の電源入力端子と、正電源電圧よりも低くかつ負電源電圧よりも高い第１の所定電圧を供給する第２の電源入力端子と、第１の電源入力端子と第２の電源入力端子との間に接続され、ＲＣの時定数を持たせるため直列に接続された抵抗及び容量を含む回路素子と、抵抗と容量との間の接続部に接続され、該接続部の電圧をリファレンス電圧と比較しその出力結果である出力信号を出力端子に出力するコンパレータと、コンパレータからの出力信号に応じて、抵抗及び容量との間の接続部を第２の所定電圧に設定可能な電圧設定手段と、出力端子に接続され、抵抗及び容量との間の接続部から出力信号を分周するフリップフロップとを具え、リファレンス電圧は、第１の所定電圧よりも高い値に設定されていることを特徴とする。
【００１３】
リファレンス電圧は、正電源電圧に近い値であることを特徴とする。
【００１４】
第２の所定電圧は、電圧設定手段によって、第１の所定電圧又は正電源電圧に近い値に設定されることを特徴とする。
【００１５】
電圧設定手段は、ＭＯＳトランジスタを用いたスイッチ回路により構成されたことを特徴とする。
【００１６】
電圧設定手段は、抵抗及び容量の接続部と第１の所定電圧との接続および非接続を交互に行うことを特徴とする。
【００１７】
コンパレータの出力をディレイさせるための遅延回路をさらに具えたことを特徴とする。
【００１８】
遅延回路は、インバータ及びバッファを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、第２の電源入力端子の電圧を、正電源電圧（ＶＤＤ）よりも低くかつ負電源電圧（ＶＳＳ）よりも高い第１の所定電圧に設定し、また、電圧設定手段によって設定される第２の所定電圧のコンパレータ比較に用いられるリファレンス電圧は、第１の所定電圧よりも高い値に設定したので、ＲＣの時定数を持って上昇していくときのＲＣ部に流れる電流量を大幅に低減することができ、これにより、発振器の消費電力を従来に比べて大幅に削減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態である発振器の構成を示す回路図である。
【図２】電源電圧に対するリファレンス電圧および所定電圧の変動幅と、ＲＣ部に流れる電流量との関係を示す波形図である。
【図３】第１の従来例を示す回路図である。
【図４】第２の従来例を示す回路図である。
【図５】電源電圧に対する固定されたリファレンス電圧の変動幅と、ＲＣ部に流れる電流量との関係を示す波形図である。
【発明を実施するための形態】
【００２１】
本発明の第１の実施の形態を、図１〜図３に基づいて説明する。なお、前述した従来例と同一部分については、その説明を省略し、同一符号を付す。
【００２２】
図１は、本発明に係る発振器の構成を示す。
【００２３】
発振器１００において、正電源電圧（ＶＤＤ）を供給する第１の電源入力端子１０１と、正電源電圧（ＶＤＤ）よりも低くかつ負電源電圧（ＶＳＳ）よりも高い第１の所定電圧ＡＧＮＤ１（ＶＤＤ＞ＡＧＮＤ１＞ＶＳＳ）を供給する第２の電源入力端子１０２と、第１の電源入力端子１０１と第２の電源入力端子１０２との間に接続され、ＲＣの時定数を持たせるため直列に接続された抵抗１及び容量２を含む回路素子と、抵抗１と容量２との間の接続部３に接続され、該接続部３の電圧（Ｖｒｃ）をリファレンス電圧（Ｖｒｅｆ Ｈ）と比較しその出力結果である出力信号を出力端子８に出力するコンパレータ４と、コンパレータ４からの出力信号に応じて、抵抗１及び容量２との間の接続部３を第２の所定電圧ＡＧＮＤ２（ＶＤＤ＞ＡＧＮＤ２≧ＡＧＮＤ１＞ＶＳＳ）に設定可能な電圧設定手段１０３と、出力端子８に接続され、抵抗１及び容量２との間の接続部３から出力信号を分周するフリップフロップ（Ｆ／Ｆ）回路６とを備えて構成される。
【００２４】
電圧設定手段１０３は、ＭＯＳトランジスタを用いたスイッチ回路により構成できる。
【００２５】
リファレンス電圧（Ｖｒｅｆ Ｈ）は、第１の所定電圧ＡＧＮＤ１よりも高い値に設定され、さらに、正電源電圧（ＶＤＤ）に近い値に設定してもよい。
【００２６】
第２の所定電圧は、電圧設定手段１０３によって、第１の所定電圧又は正電源電圧（ＶＤＤ）に近い値に設定してもよい。
【００２７】
また、変形例として、コンパレータ４の出力をディレイさせるための遅延回路をさらに設けてもよい。遅延回路としては、インバータ及びバッファを用いることができる。
【００２８】
＜回路動作＞
以下、発振器１００の回路動作について説明する。
【００２９】
本発明では、容量２の先につながる電位及び電圧設定手段としてのスイッチ１０３の先につながる電位を、負電源電圧（ＶＳＳ）からＡＧＮＤ（ＶＳＳよりも大きい任意に電圧）に設定すること、及び、ＡＧＮＤとＶｒｅｆとも正電源電圧（ＶＤＤ）に近い電位に設定することである。すなわち、このような電圧設定は、従来例よりもリファレンス電圧を高くしたことを意味するものであり、以降、Ｖｒｅｆ＿Ｈと標記する。
【００３０】
抵抗１と容量２との間の接続部（ノード）３をスイッチ１０３にて落とす先の電圧（Ｖｒｃ）が、負電源電圧（ＶＳＳ）からＡＧＮＤに変更されることにより、そのときに流れる電流はｉ＝ＶＤＤ／Ｒからｉ＝（ＶＤＤ−ＡＧＮＤ）／Ｒになるため、消費電流がその分小さくなる。
【００３１】
また、リファレンス電圧を、より正電源電圧（ＶＤＤ）に近い電位（Ｖｒｅｆ＿Ｈ）に設定することにより、本発明の電流は、図２に示すように、ｉ＝（ＶＤＤ−ＡＧＮＤ）／Ｒからｉ＝（ＶＤＤ−Ｖｒｅｆ＿Ｈ）／Ｒの間を遷移することになる。
【００３２】
その結果、従来例の電流では、ｉ＝ＶＤＤ／Ｒからｉ＝（ＶＤＤ−Ｖｒｅｆ）／Ｒの間を遷移していたのに対して、本発明では、ＲＣ部に流れる電流が従来例に比べて小さくなっている。
【００３３】
以上述べたように、第２の電源入力端子１０２の電圧を、正電源電圧（ＶＤＤ）よりも低くかつ負電源電圧（ＶＳＳ）よりも高い第１の所定電圧（ＡＧＮＤ１）に設定し、また、電圧設定手段１０３によって設定される第２の所定電圧（ＡＧＮＤ２）のコンパレータ比較に用いられるリファレンス電圧を、第１の所定電圧（ＡＧＮＤ１）よりも高い値（Ｖｒｅｆ Ｈ）に設定したので、ＲＣの時定数を持って上昇していくときのＲＣ部に流れる電流量を大幅に低減することができ、これにより、発振器の消費電力を従来に比べて大幅に削減することができる。
【符号の説明】
【００３４】
１  抵抗（Ｒ）
２  容量（Ｃ）
３  接続部
８  出力端子
４  コンパレータ
６  Ｆ／Ｆ回路
７  スイッチ
１００  発振器
１０１  第１の電源入力端子
１０２  第２の電源入力端子
１０３  電圧設定手段（スイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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