(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１絶縁膜、ゲートポリシリコン膜及び第２絶縁膜を順次形成する工程と、
前記第２絶縁膜及び前記ゲートポリシリコン膜をパターニングすることにより、第２絶縁膜パターン及びゲート電極を形成し、前記ゲート電極間のソースウィンド、前記ゲート電極外側のドレインウィンドを形成する工程と、
前記半導体基板上にボディ形成マスクを形成し、このボディ形成マスクを使用したイオン注入によって前記ソースウィンドの前記半導体基板内に第１導電型ボディ領域を形成する工程と、
熱処理によって前記ボディ領域を前記ゲート電極下に拡張させる工程と、
前記半導体基板上のボディ形成マスクを除去した後、前記ゲート電極の両側壁に第１側壁絶縁膜を形成する工程と、
熱酸化工程を実施することにより前記ソースウィンドおよびドレインウィンドの露出した前記第１絶縁膜を厚く形成する工程と、
前記第２絶縁膜パターン及び前記第１側壁絶縁膜を除去した後、前記厚くされた第１絶縁膜をドーピングマスクとして前記ゲート電極が導電性を有するように、第２導電型不純物を前記ゲート電極にドーピングする工程と、
前記ソースウィンドをオープンさせるマスクパターンを前記半導体基板上に形成した後、前記ソースウィンドの露出した前記厚くされた第１絶縁膜を薄くするようにエッチングする工程と、
前記ソースウィンドの前記ボディ領域内に第２導電型の不純物を注入することにより、第２導電型のソース領域を形成する工程とを有することを特徴とするＤＭＯＳトランジスタの製造方法。
【請求項２】
前記マスクパターンは前記ソースウィンドをオープンさせると共に前記ドレインウィンドもオープンさせ、
前記ソースウィンドの露出した前記厚くされた前記第１絶縁膜を薄くするようにエッチングする工程は前記ソースウィンドの露出した前記厚くされた前記第１絶縁膜を薄くすると共に前記ドレインウィンドの露出した前記厚くされた第１絶縁膜も薄くするようにエッチングすることを有し、
前記第２導電型のソース領域を形成する工程は前記ソースウィンドの前記ボディ領域内に第２導電型の不純物を注入することにより第２導電型のソース領域を形成すると共に前記ドレインウィンドの前記半導体基板内に第２導電型のドレイン領域を形成することを有することを特徴とする請求項１に記載のＤＭＯＳトランジスタの製造方法。
【請求項３】
前記ソース領域及びドレイン領域形成後、半導体基板に第３絶縁膜を形成する工程と前記第３絶縁膜をエッチングして前記ゲート電極の両側壁に第２側壁絶縁膜を形成すると共に、前記ソースウィンド及びドレインウィンドの前記薄くされた第１絶縁膜をより薄くするようにエッチングする工程とを有することを特徴とする請求項２に記載のＤＭＯＳトランジスタの製造方法。
【請求項４】
前記第１側壁絶縁膜はシリコン窒化膜を有し、前記第２側壁絶縁膜はシリコン酸化膜を有することを特徴とする請求項３に記載のＤＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は二重拡散ＭＯＳ(double-diffused  ＭＯＳ）トランジスタの製造方法に関し、特に分離型構造や集積型構造における製造工程に適用するＤＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
今日の知能型パワーＩＣでは、アナログ機能及びＶＬＳＩロジックを備えた高密度パワーデバイスが要求されている。ＤＭＯＳトランジスタは高電圧の処理が可能なパワーデバイスとして極めて重要である。このようなパワーデバイスとしての一つの長所は、単位面積あたりで通電可能な電流が大きく、かつ、単位面積あたりのイオン抵抗値（ＩＯＮ resistance)の低下である。所定電圧に対して単位面積あたりのイオン抵抗値は、モース素子のセル領域の低減によって、その減少が可能である。
【０００３】
パワートランジスタの分野において、それぞれのゲート（電極）とソース（電極）を形成するポリシリコンとコンタク領域の連結幅は素子のセルピッチで定義される。
【０００４】
また、ＤＭＯＳパワートランジスタにおいて、ポリシリコン領域の幅を減少させる技術はＰ−ウェル接合深さを減少させるものであり、最小接合深さは必要な降伏電圧によって定義される。
【０００５】
従来、ＬＤＭＯＳ（Lateral ＤＭＯＳ）素子は、その単純性のためにＶＬＳＩ工程に極めて適合する。しかし、ＬＤＭＯＳ素子はＶＤＭＯＳ(Vertical ＤＭＯＳ）素子より劣るものとして、これまでは注目されなかった。
【０００６】
最近、優れた特定イオン抵抗値（Ｒｓｐ）を有するＲＥＳＵＲＦ(Reduce Surface Field)）ＬＤＭＯＳ素子が発表されたが、素子構造が複雑、かつ、使用の多様性ない。例えば、ソース接地による構成に制限される不都合がある。
【０００７】
これを具体的に説明する。分離型パワートランジスタやモノリシック集積回路の構成要素として使用されてきた従来のＤＭＯＳトランジスタは、自己整合製造順序(self-aligned fabrication sequence) で形成されるため、半導体基板の領域上に固有領域を有している。
【０００８】
チャネルボディ領域は、一般的にゲート形成用マスクの開口部を通じて第１導電型ドーパント（Ｐ又はＮ不純物）を注入して形成され、このときチャネルボディ領域はゲートとともに自己整合する。
【０００９】
次に、ソース領域が開口部を通じてチャネルボディ領域と相反する導電型のドーパントを注入して形成される。この際、ソースはゲート及びチャネルボディ領域によって自己整合する。この結果、構造が極めて小型化される。
【００１０】
次に、従来のＤＭＯＳトランジスタの代表的な製造方法について説明する。
図４（Ａ），（Ｂ）は従来のＤＭＯＳトランジスタの代表的な製造方法の要部工程を説明するための図である。図４（Ａ）に示すように、Ｐ型半導体基板１上に、周知のＬＯＣＯＳ(LOCal Oxidation of Silicon ) 工程を通じてフィルド酸化膜２を形成する。そして、酸化膜４（ＳｉＯ2 ）を熱的に成長させるかまたは、半導体基板１上に蒸着して形成する。この酸化膜４は生成されたＤＭＯＳ素子のゲート絶縁膜として機能する。
【００１１】
次に、酸化膜４上に約５，０００Åのポリシリコン膜を形成し、これを通常的なフォトリソグラフィマスキング工程及びエッチング工程を通じてパターニングする。この結果、一つ以上の導電型ゲート電極領域５が残り、完成された際のＤＭＯＳ素子のゲートとして機能する。また、基板上にフォトレジスト膜を形成し、これをパターンニングしてボディ形成マスク６を形成する。
【００１２】
フォトリソグラフィマスキング工程及びエッチング工程、そしてボロン(boron) などのようにＰ型ドーパントソース７の拡散工程によって、図４（Ｂ）に示すようにＰ型基板の表面内にＰ型領域（Ｐ型ボディ）８を形成する。特に、ゲート電極領域５に導電性を与えるために、ＰＯＣｌ3 ドーピング又はイオン注入工程後に、高温処理工程を行う。
【００１３】
イオン注入技術はＰ型ボディ８の形成に使用される。また、Ｐ型ボディ数は分離型ＤＭＯＳ素子の形成及びＤＭＯＳ素子が集積回路に用いられるか否かによって決定される。上記Ｐ型半導体物質でドーピングされたＰ型ボディ８は、作成されたＤＭＯＳ素子のボディチャネルに該当する高導電性接触領域又は低抵抗接触領域として使用される。
【００１４】
【発明が解決しようとする課題】
このような上記従来例にあって、ＰＯＣｌ3 ドーピング及び熱処理工程を適用するＤＭＯＳ素子、特にパワー素子において以下の（１），（２）の問題がある。
（１）Ｐ型ボディ８内のチャネル領域が不均一な不純物濃度分布を有する。これはゲート電極領域５にＰＯＣｌ3 ドーピング又はイオン注入工程後に、Ｐ型ボディ８を形成するための高温熱処理工程の際に、ゲート電極領域５の不純物が正しくない方向、すなわち、Ｐ型ボディ及びｎ＋型ソース及びドレイン（電極）が形成される領域に拡散されるためである。
【００１５】
したがって、ドレイン領域の不純物濃度が、他の領域の濃度より相対的かつ最も低下する。すなわち、ドレイン領域に隣接したＰ型ボディの一部領域がドレイン領域に隣接しないＰ型ボディの他の一部領域に比較して相対的に低い不純物濃度を有する。したがって、完成したＤＭＯＳ素子のドレイン電圧が高くなると、チャネル領域に隣接したドレイン領域が空乏層となり、パンチスルー現象を起こす。
【００１６】
この結果、完成したＤＯＭＳ素子の電気的特性、特に、耐圧が低下してしまう。この耐圧低下を解決するためには、Ｐ型ボディとソース領域との間のチャネル幅の増加が必要となる。しかし、この場合、ＤＭＯＳチップの大きさが増加してしまう。
【００１７】
（２）ＰＯＣｌ3 及びＷＳｉx などのようなＮ型導電型ソース拡散によってゲートポリシリコンに導電性を与えることに困難がある。これはゲートポリシリコンに導電型ソースを拡散させる前にＰ型不純物のドーピングによってＰ型ボディ８を形成する必要があるためである。この場合、導電型ゲートがＰＯＣｌ3 の拡散よって形成されると、導電型ゲートの形成のために追加のマスク層が必要になってしまう。
【００１８】
また、導電型ゲートを追加マスク層を使用しないで形成しようとする場合、ＰＯＣｌ3 の拡散に代えて不純物イオン注入が必要になる。このときイオン注入を行うと、導電型ゲートの抵抗値が増加してしまう。ＷＳｉx の拡散時の層に対するリフティング(lifting) のような問題も発生する。
【００１９】
これらの問題を解決するために、ゲート電極領域形成前にＰ型ボディを形成するためのイオン注入工程を採用すると、Ｐ型ボディ形成の間での誤整合が発生する。特に、半導体装置が高集積化されることによって、ＤＭＯＳ素子の各ゲート長が短くなるので誤整合は特性上での問題となる。
【００２０】
更に、寄生動作を防止するためにチャネルボディ領域とソース領域との間にソース領域とボディ領域を短絡させないで極めて低い抵抗値とともに電気的ショートチャネルを形成する必要がある。すなわち、チャネルボディ領域が低濃度にドーピングされており、半導体領域に対する低い抵抗値の電気的コンタクは一般的に高濃度にドーピングされた表面領域が必要である。したがって、チャネルボディ領域とソース領域及びボディ領域との優れた電気的接続を保証するためにチャネルボディ領域に補助の高濃度にドーピングされたコンタク領域が必要になる。
【００２１】
この場合、高濃度にドーピングされたボディ領域は、一般的に自己整合しないためＤＭＯＳ素子の全体的な大きさが増加してしまう。
【００２２】
また、強くドーピングされたボディコンタクト領域は他の二つの領域の形成前に形成される。次に、ソース領域へのドーパント注入から強度にドーピングされたボディコンタク領域を保護するために、多少厚いマスキング酸化膜パターン層を用いたマスキング酸化膜パターンを、ゲートの上部及び下部、又は、ある一方の絶縁膜から離れないでソース領域上の他のある酸化膜とともにエッチングしたり、除去することは、誤差が大きく、かつ、工程が複雑化し、優れた電気的特性が得られる素子の組み込みが困難であり、結果的にコストが増大化してしまう。
【００２３】
このような問題を改善するために試験的に多様な工程処理が試みられている。生産性が低下せずに素子の大きさを縮小してチャネルボディとソースの電気的ショートを改善できるＤＭＯＳ製造方法及び工程処理が必要となる。
【００２４】
本発明は、このような従来の技術における課題を解決するもので、ゲートの抵抗値を低減でき、優れた素子の組み込みを増加できるＤＭＯＳトランジスタの製造方法の提供を目的としている。
【００２５】
また、本発明はソース領域とドレイン領域とが同時に生成され、更に、導電性を有するゲートポリシリコンを同時に形成でき、その生産性が向上するＤＭＯＳトランジスタの製造方法の提供を、他の目的としている。
【００２６】
更に、本発明は、集積回路に対する効率的な生産が可能なＤＭＯＳトランジスタの製造方法の提供を、更に他の目的としている。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明のＤＭＯＳトランジスタの製造方法は、第１導電型の半導体基板上に第１絶縁膜、ゲートポリシリコン膜及び第２絶縁膜を順次形成する工程と、前記第２絶縁膜及び前記ゲートポリシリコン膜をパターニングすることにより、第２絶縁膜パターン及びゲート電極を形成し、前記ゲート電極間のソースウィンド、前記ゲート電極外側のドレインウィンドを形成する工程と、前記半導体基板上にボディ形成マスクを形成し、このボディ形成マスクを使用したイオン注入によって前記ソースウィンドの前記半導体基板内に第１導電型ボディ領域を形成する工程と、熱処理によって前記ボディ領域を前記ゲート電極下に拡張させる工程と、前記半導体基板上のボディ形成マスクを除去した後、前記ゲート電極の両側壁に第１側壁絶縁膜を形成する工程と、熱酸化工程を実施することにより前記ソースウィンドおよびドレインウィンドの露出した前記第１絶縁膜を厚く形成する工程と、前記第２絶縁膜パターン及び前記第１側壁絶縁膜を除去した後、前記厚くされた第１絶縁膜をドーピングマスクとして前記ゲート電極が導電性を有するように、第２導電型不純物を前記ゲート電極にドーピングする工程と、前記ソースウィンドをオープンさせるマスクパターンを前記半導体基板上に形成した後、前記ソースウィンドの露出した前記厚くされた第１絶縁膜を薄くするようにエッチングする工程と、前記ソースウィンドの前記ボディ領域内に第２導電型の不純物を注入することにより、第２導電型のソース領域を形成する工程とを有することを特徴とする。
【００２８】
また、本発明は、前記マスクパターンは前記ソースウィンドをオープンさせると共に前記ドレインウィンドもオープンさせ、前記ソースウィンドの露出した前記厚くされた前記第１絶縁膜を薄くするようにエッチングする工程は前記ソースウィンドの露出した前記厚くされた前記第１絶縁膜を薄くすると共に前記ドレインウィンドの露出した前記厚くされた第１絶縁膜も薄くするようにエッチングすることを有し、前記第２導電型のソース領域を形成する工程は前記ソースウィンドの前記ボディ領域内に第２導電型の不純物を注入することにより第２導電型のソース領域を形成すると共に前記ドレインウィンドの前記半導体基板内に第２導電型のドレイン領域を形成することを有することを特徴とする。
【００２９】
更に、本発明は、前記ソース領域及びドレイン領域形成後、半導体基板に第３絶縁膜を形成する工程と前記第３絶縁膜をエッチングして前記ゲート電極の両側壁に第２側壁絶縁膜を形成すると共に、前記ソースウィンド及びドレインウィンドの前記薄くされた第１絶縁膜をより薄くするようにエッチングする工程とを有することを特徴とする。
【００３０】
また、本発明は、前記第１側壁絶縁膜はシリコン窒化膜を有し、前記第２側壁絶縁膜はシリコン酸化膜を有することを特徴とする。
【００４５】
このような本発明のＤＭＯＳトランジスタの製造方法では、均一な不純物濃度分布を有するＰ型ボディのチャネル領域、ソース領域及びドレイン領域を形成し、Ｐ型ボディの一部がドレイン領域と隣接したところでの空乏層の発生が無くなる。
【００４６】
したがって、完成したＤＭＯＳ素子に印加されるドレイン電圧が高くなってチャネル領域に隣接したドレイン領域の空乏層の発生を防止できるようになり、そのパンチスルー効果に対する改善が図られる。
【００４７】
この結果、完成後のＤＭＯＳトランジスタの電気的特性が向上する。特に、耐圧特性が向上する。また、ゲートの抵抗値が低減され、優れた特性の素子の組み込みが増加して、その小型化が可能になる。かつ、ソース領域、ドレイン領域及び導電性を有するゲートポリシリコンが同時に形成され、その生産性が向上する。したがって、集積回路に対する効率的な生産性が得られる。
【００４８】
【発明の実施の形態】
次に、本発明のＤＭＯＳトランジスタの製造方法の実施の形態を添付図面を参照して詳細に説明する。
図１〜図３は本発明の実施の形態のＤＭＯＳトランジスタの製造方法の工程を示す図である。図１（Ａ）において、まず、半導体基板１０上にシリコン酸化膜である隔離領域１２を形成する。隔離領域１２はＤＭＯＳ素子を電気的に互いに隔離する。一般的に、誘電体であるシリコン酸化膜の隔離領域１２はＬＯＣＯＳのように周知の隔離工程によって形成される。
【００４９】
ここで半導体基板１０は抵抗値が約１０〜２０オーム−ｃｍである。また、半導体基板１０の構造は、本発明では必須のものではない。すなわち、半導体基板１０上に半導体膜又はエピタキシャル蒸着膜が形成されている場合もある。それぞれの半導体膜又はエピタキシャル蒸着膜は半導体基板１０のような導電性を有するが、半導体基板１０に比較して相対的に低い濃度を有する。
【００５０】
このような場合、半導体膜又はエピタキシャル蒸着膜は隔離領域１２によって電気的に隔離できる。具体的には、半導体基板１０上の半導体膜を形成するためにエピタキシャル膜又はＮ型膜がＰ型基板上に蒸着される。更に、隔離工程によってシリコン酸化膜である隔離領域１２が形成される。
【００５１】
この結果、半導体膜の一部分が隔離領域１２によって電気的に隔離される。上記の図１（Ａ）において、シリコン酸化膜１４を熱的に成長させるか、または、半導体基板１０上に蒸着する。このシリコン酸化膜１４は、完成したＤＭＯＳトランジスタにおけるゲート絶縁膜として利用される。続いて、シリコン酸化膜１４上に厚さが約５０００Å程度のゲートポリシリコン膜１６を蒸着する。次に、厚さが約２０００Åのシリコン窒化膜（絶縁膜）１８をゲートポリシリコン膜１６上に形成する。
【００５２】
図１（Ｂ）において、一般的に使用されるフォトリソグラフィマスキング工程及びエッチング工程の処理によってシリコン窒化膜１８をパターニングしてシリコン窒化膜パターン１８ａを形成する。この際、ゲートポリシリコン膜１６上に二つ以上のシリコン窒化膜パターン１８ａが形成される。
【００５３】
続いて、シリコン窒化膜パターン１８ａをマスクに使用してゲートポリシリコン膜１６をエッチングし、シリコン窒化膜パターン１８ａの下部に、ポリシリコン膜パターン１６ａを形成する。このときシリコン窒化膜パターン１８ａ及び、その下部のポリシリコン膜パターン１６ａの間にドレインウィンド１９ａ及びソースウィンド１９ｂが形成される。
【００５４】
図１（Ｃ）において、半導体基板１０上に通常にフォトリソグラフィ工程を使用して、ソースウィンド１９ｂのみがオープンするようにフォトレジスト膜パタンであるボディ形成マスク２０を形成する。このボディ形成マスク２０を使用してソースウィンド１９ｂを通じてＰ型ドーパントをソースウィンド１９ｂの下部の半導体基板１０内に注入する。Ｐ型ドーパントとしてはボロン(boron) が適合し、また、ドーピングはシリコン酸化膜１４を通じたイオン注入工程によって処理される。このドーピング後に、高温の熱処理工程によりＰ型ドーパントを半導体基板１０内にドライブインして低濃度でドーピングされたＰ型ボディ２４を形成する。
【００５５】
ドライブイン拡散工程の間に、水平拡散によって低濃度にドーピングされたＰ型ボディ２４は、ドーピングされないシリコン窒化膜パターン１８ａの下部のゲート絶縁膜（シリコン酸化膜１４）の下部まで拡張される。この結果、本発明によるＮチャネルＤＭＯＳ素子に対する最適のチャネル領域が形成される。
【００５６】
次に、図２（Ａ）及び図２（Ｂ）において、ボディ形成マスク２０を除去した後、半導体基板１０にＳｉ3 Ｎ4 窒化膜などの絶縁膜２６を形成する。そして、周知のドライエッチング工程を通じて絶縁膜２６の一部をエッチングして、シリコン窒化膜パタン１８ａ（ゲートポリシリコン層）の側壁に、その側壁絶縁膜（又はスペーサ）２６ａを形成する。
【００５７】
側壁絶縁膜（側壁領域）２６ａは典型的にはＴＥＯＳ(tetraethoxysilane) を通じて形成された酸化膜を使用するが、上記のように窒化膜を使用して形成することも出来る。この際、シリコン窒化膜パタン１８ａは、側壁絶縁膜２６ａの形成の間のマスクとして機能する。また、シリコン酸化膜１４は側壁絶縁膜２６ａ形成の間にエッチングの停止膜として機能する。
【００５８】
図２（Ｃ）において、酸化処理を行い、シリコン酸化膜１４及び隔離領域１２の露出部分上にドライブイン拡散工程の間に酸化膜２８を成長させる。シリコン窒化膜パターン１８ａと側壁絶縁膜２６ａとは酸化膜２８の成長時にマスクとして機能する。この際、ポリシリコン膜パターン１６ａの両側の酸化膜がポリシリコン膜パターン１６ａの下部のシリコン酸化膜１４（ゲート絶縁膜）より相対的に厚く形成されているため、完成された際のＤＭＯＳ素子の耐圧が増加する。
【００５９】
図３（Ａ）において、シリコン窒化膜パターン１８ａ及び側壁絶縁膜２６ａを除去した後、ＰＯＣｌ３を用いてＮ型不純物イオンであるリン（Ｐ）をゲートポリシリコン膜１６に拡散するドライブイン拡散熱処理を行う。すなわち、ゲートポリシリコン膜１６が導電性を有するようになる。このとき、ゲートポリシリコン膜１６を除去した領域は、厚い酸化膜２８が形成されているのでリン（Ｐ）が基板内に拡散することはない。
【００６０】
次に、図３（Ｂ）において、フォトレジスト膜又は窒化膜を形成した後に、ソース領域及びドレイン領域を定義してソース領域及びドレインウィンドを有するフォトレジスト膜パターン２９を形成するためのフォトリソグラフィ工程を実行する。そして、周知のエッチング工程によってエッチングポイント、すなわち、図３（Ｂ）の点線の部分が露出するまで酸化膜２８の一部をエッチング処理する。
【００６１】
続いて、高濃度にドーピングされたＮ＋ドレイン領域３０及び高濃度にドーピングされたＮ＋ソース領域３２を形成するために、ボディ形成マスク２９を使用してＮ＋イオン注入工程を実行する。この後の一般的な工程の処理を経てＤＭＯＳ素子が完成する。
【００６２】
図３（Ｃ）において、半導体基板１０に絶縁膜を形成した後、これをドライエッチング工程を通じて選択的にエッチングする。この結果、ゲートポリシリコン膜１６の両側壁に側壁領域３４が形成される。この側壁領域３４は一般的にＳｉＯ2 のような酸化膜又はＳｉ3 Ｎ4 のような窒化膜で形成される。
【００６３】
側壁領域３４の形成の間にドレイン領域３０及びソース領域３２の酸化膜の厚さが薄くなる。次に、Ｎ＋ソース領域３２上の酸化膜をコンタクウィンドを形成するために部分的にエッチングする。Ｎ＋ソース領域３２を通じて高濃度にドーピングされたＰ＋ボディコンタク領域３６を形成するために拡散工程を実行する。
【００６４】
最後に導電膜４０ａを形成して、その完成されたＤＭＯＳ構造が形成される。素子にＳｉＯ2 のような絶縁膜３８を蒸着し、ＤＭＯＳ素子と集積回路の他の素子とを連結するために導電性コンタクと相互連結ラインを形成する。
【００６５】
なお、この実施の形態の工程は、特許請求の範囲の要旨を逸脱しない範囲で、その変更が可能である。
【００６６】
【発明の効果】
以上の説明から明らかなように、本発明のＤＭＯＳトランジスタの製造方法によれば、均一な不純物濃度分布を有するＰ型ボディのチャネル領域、ソース領域及びドレイン領域を形成し、Ｐ型ボディの一部がドレイン領域と隣接したところでの空乏層の発生が無くなる。したがって、完成したＤＭＯＳ素子に印加されるドレイン電圧が高くなってチャネル領域に隣接したドレイン領域の空乏層の発生を防止できるようになり、そのパンチスルー効果に対する改善が図られる。
【００６７】
この結果、完成後のＤＭＯＳトランジスタの電気的特性が向上し、特に、耐圧特性が向上する。また、ゲートの抵抗値が低減され、優れた特性の素子の組み込みが増加して、その小型化が可能になるとともに、ソース領域、ドレイン領域及び導電性を有するゲートポリシリコンが同時に形成され、その生産性が向上する。したがって、集積回路に対する効率的な生産性が得られる。
【図面の簡単な説明】
【図１】本発明のＤＭＯＳトランジスタの製造方法の実施の形態における工程別素子断面図。
【図２】本発明のＤＭＯＳトランジスタの製造方法の実施の形態における工程別素子断面図。
【図３】本発明のＤＭＯＳトランジスタの製造方法の実施の形態における工程別素子断面図。
【図４】従来例のＤＭＯＳトランジスタの製造方法における要部工程を示す断面図。
【符号の説明】
１０  半導体基板
１２  隔離領域
１４  シリコン酸化膜
１６  ゲートポリシリコン膜
１８  シリコン窒化膜
１９ａ  ドレインウィンド
１９ｂ  ソースウィンド
２０  ボディ形成マスク
２４  Ｐ型ボディ
２６ａ  側壁絶縁膜
２８  酸化膜
２９  フォトレジスト膜パターン
３０  ドレイン領域
３２  Ｎ＋ソース領域
３４  側壁領域
３６  Ｐ＋ボディコンタクト領域
３８  絶縁膜
４０ａ  導電膜
【図１】
0004018780.tif 000002
【図２】
0004018780.tif 000003
【図３】
0004018780.tif 000004
【図４】
0004018780.tif 000005