(57)【特許請求の範囲】
【請求項１】
第２導電型の半導体基板と、
前記半導体基板に形成された第１導電型の第１不純物領域と、
前記第１不純物領域に形成された制御用素子と、
前記制御用素子と前記半導体基板の第２導電型の領域との間に挟まれるように前記第１不純物領域に形成され、かつ１５０Ｖ以上の耐圧を有する高耐圧素子とを備え、
前記高耐圧素子は、第１電極と、前記第１電極よりも前記第１不純物領域の端部側に配置された第２電極とを有し、
前記制御用素子は前記高耐圧素子を制御する回路を構成し、さらに
前記高耐圧素子の前記第２電極と前記半導体基板の第２導電型の領域との間を電気的に接続するように形成された、レベルシフトダウン機能を実現するための抵抗を備えた、半導体装置。
【請求項２】
前記高耐圧素子は、前記半導体基板の表面に互いに距離を隔てて配置された第２導電型の１対の第２不純物領域と、１対の前記第２不純物領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有する高耐圧絶縁ゲート電界効果トランジスタ部を含み、
１対の前記第２不純物領域の一方が前記ゲート電極層から前記第１不純物領域の端部に向かって形成されたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
１対の前記第２不純物領域の前記一方は、
前記第２電極に接して形成された高不純物濃度領域と、
前記高不純物濃度領域に接し、かつ前記ゲート電極層から前記高不純物濃度領域にかけて形成された低不純物濃度領域とを有し、
前記低不純物濃度領域の前記ゲート電極層側の端部から前記高不純物濃度領域側の端部までの前記半導体基板の表面に沿う長さは５０μｍ以上である、請求項２に記載の半導体装置。
【請求項４】
前記第１不純物領域は、第１領域と、前記第１領域よりも不純物濃度が高くかつ前記半導体基板の表面において前記第１領域と隣接するように配置された第２領域とを有し、
１対の前記第２不純物領域の前記一方は前記第１領域内に形成されており、前記制御用素子は前記第２領域内に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記第１不純物領域は、第１領域と、前記第１領域よりも不純物濃度が高くかつ前記第１領域の下面に接して配置された第２領域とを有し、
１対の前記第２不純物領域の前記一方および他方と前記制御用素子を構成する不純物領域とは前記第１領域内に形成されており、
前記第２領域は、１対の前記第２不純物領域の前記一方の真下領域には配置されておらず、前記制御用素子を構成する前記不純物領域の真下領域には配置されている、請求項２に記載の半導体装置。
【請求項６】
１対の前記第２不純物領域の前記一方は、
高不純物濃度領域と、
前記高不純物濃度領域に接し、かつ前記ゲート電極層から前記高不純物濃度領域にかけて形成された低不純物濃度領域とを有し、
前記低不純物濃度領域の前記ゲート電極層側の端部から前記高不純物濃度領域側の端部までの前記半導体基板の表面に沿う長さは５０μｍ以上であり、
前記高耐圧素子は、前記高不純物濃度領域内に形成された第１導電型の第３不純物領域をさらに有し、
前記第２電極は前記第３不純物領域に接して形成されていることを特徴とする、請求項２に記載の半導体装置。
【請求項７】
前記第１不純物領域内に形成された第２導電型の第３不純物領域と、前記第３不純物領域内に形成された第１導電型の第４不純物領域と、前記第４不純物領域と前記第１不純物領域との間に挟まれた前記第３不純物領域上に第２のゲート絶縁層を介在して形成された第２のゲート電極層とを有する第２の高耐圧絶縁ゲート電界効果トランジスタをさらに備え、
前記第２のゲート電極層は前記第２電極と電気的に接続されており、
前記抵抗は、前記第２電極と前記第３および第４不純物領域との間を電気的に接続する第１抵抗と、前記第３および第４不純物領域と前記半導体基板の第２導電型の領域との間を電気的に接続する第２抵抗とを有していることを特徴とする、請求項３に記載の半導体装置。
【請求項８】
前記第２の高耐圧絶縁ゲート電界効果トランジスタは、前記高耐圧絶縁ゲート電界効果トランジスタ部よりも前記第１不純物領域の端部側に配置されている、請求項７に記載の半導体装置。
【請求項９】
前記第２のゲート電極層と前記第３および第４不純物領域とはダイオードを介在して電気的に接続されている、請求項７に記載の半導体装置。
【請求項１０】
前記ダイオードのアノード側が前記第３および第４不純物領域に電気的に接続され、前記ダイオードのカソード側が前記第２のゲート電極層に電気的に接続されている、請求項９に記載の半導体装置。
【請求項１１】
前記ダイオードはツェナーダイオードである、請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より特定的には、横型パワーデバイスを含んだ半導体装置に関するものである。
【０００２】
【従来の技術】
高耐圧、大電流の電力用素子にその駆動回路や保護回路を一体的に集積形成した電力用ＩＣ（Integrated Circuit）は今後の電力用素子の主流になる。このような電力用素子でのゲート駆動には、絶縁ゲート電極（ＭＯＳ（Metal Oxide Semiconductor ）ゲート）を用いた電圧制御型が好ましい。この電圧制御型では、電流駆動型に比べて小電流でのゲート駆動ができるからである。
【０００３】
１つの半導体基板上に複数個の半導体素子を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含むものをパワーＩＣと呼ぶ。この高耐圧素子として一般的に用いられるＭＯＳゲートを含むもの（パワーＭＯＳＦＥＴ（Field Effect Transistor ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）など）はＲＥＳＵＲＦ（Reduced Surface Field ）技術を用いて実現される。
【０００４】
このＲＥＳＵＲＦ技術は１９７９年にApple などによって名付けられたが、横型高耐圧ＭＯＳトランジスタを実現するために使われたオフセットゲートと本質的に同じものである。
【０００５】
以下、ＲＥＳＵＲＦ構造の高耐圧ｐｃｈＭＯＳＦＥＴを用いたレベルシフト機能を実現するための構造を従来の半導体装置として以下に説明する。
【０００６】
図２０は、従来の半導体装置の構成を概略的に示す平面図である、図２１は、図２０のＤ−Ｄ′線に沿う概略断面図である。
【０００７】
図２０と図２１とを参照して、ｐ- シリコン基板１０１の表面にｎ- エピタキシャル層１０３ａ、１０３ｂが、互いにｐ型分離拡散領域１０５を挟んで分離して設けられている。このｎ- エピタキシャル層１０３ａ、１０３ｂの各々はｐ- シリコン基板１０１の表面においてその周囲をｐ型分離拡散領域１０５に取囲まれることにより、高耐圧ｐｃｈＭＯＳＦＥＴ形成領域と高耐圧島領域とを構成している。
【０００８】
高耐圧ｐｃｈＭＯＳＦＥＴ形成領域のｎ- エピタキシャル層１０３ａ内には、高耐圧ｐｃｈＭＯＳＦＥＴが形成されている。この高耐圧ｐｃｈＭＯＳＦＥＴは、ソースとなるｐ型拡散領域１１１と、ドレインとなるｐ型拡散領域１１３と、ゲート絶縁層１１５と、ゲート電極層１１７とを有している。ソース領域１１１とドレイン領域１１３とは、ｎ- エピタキシャル層１０３ａ内の表面に互いに距離を隔てて形成されている。特にドレイン領域１１３は、比較的低濃度のｐ- 拡散領域１１３ａと比較的高濃度のｐ型拡散領域１１３ｂとの２層構造よりなっている。ゲート電極層１１７は、このソース領域１１１とドレイン領域１１３とに挟まれる領域上にゲート絶縁層１１５を介在して形成されている。
【０００９】
なお、ソース領域１１１の真下には、ｎ- エピタキシャル層１０３ａとｐ- シリコン基板領域１０１とに挟まれるようにｎ+ 埋込拡散領域１０７ａが形成されている。
【００１０】
高耐圧ｐｃｈＭＯＳＦＥＴは、図２０に示すように平面的にトラック形状に形成されている。つまり、基板１０１の表面においてソース領域１１１の周囲を所定の距離を隔ててドレイン領域１１３が取囲むように形成されている。
【００１１】
また、平面的にトラック形状に形成されるソース領域１１１の中央部には、ｎ+ 拡散領域１２１がソース領域１１１と接するように形成されている。
【００１２】
高耐圧島領域のｎ- エピタキシャル層１０３ｂには、高耐圧ｐｃｈＭＯＳＦＥＴ１１０の動作を制御するための回路（図示せず）が形成されている。またｎ- エピタキシャル層１０３ｂとｐ- シリコン基板領域１０１とに挟まれるようにｎ+ 埋込拡散領域１０７ｂが形成されている。
【００１３】
またｎ- エピタキシャル層１０３ａとｐ型拡散領域１０５とが接する領域上およびｎ- エピタキシャル層１０３ｂとｐ型拡散領域１０５とが接する領域上には、フィールドプレートとなる導電層１４１が形成されている。
【００１４】
ゲート電極層１１７、フィールドプレート１４１などを覆うようにｐ型シリコン基板１０１の表面上には絶縁層１２３が形成されている。この絶縁層１２３には、ソース領域１１１とｎ+ 拡散領域１２１との表面に達するコンタクトホール１２３ａと、ゲート電極層１１７の一部表面に達するコンタクトホール１２３ｇと、ｐ型拡散領域１１３ｂの一部表面に達するコンタクトホール１２３ｂと、ｐ型分離領域１０５の一部表面に達するコンタクトホール１２３ｃとが形成されている。
【００１５】
コンタクトホール１２３ａを通じてソース領域１１１とｎ+ 拡散領域１２１とに電気的に接続するようにソース電極１２５ａが形成されている。またコンタクトホール１２３ｇを通じてゲート電極層１１７と電気的に接続するようにアルミニウム配線層１４３が形成されている。このソース電極１２５ａとアルミニウム配線層１４３とは、高耐圧島領域に形成された素子に電気的に接続されている。
【００１６】
またコンタクトホール１２３ｂを通じてｐ型拡散領域１１３ｂと電気的に接続されるドレイン電極１２５ｂとコンタクトホール１２３ｃを通じてｐ型分離拡散領域１０５と電気的に接続されるアルミニウム配線層１２５ｃとは、抵抗１２７を介在して相互に電気的に接続されている。
【００１７】
ここで高耐圧島領域内部の制御回路により、アルミニウム配線層１４３をソース電極１２５ａに対して−バイアスすると、高耐圧ｐｃｈＭＯＳＦＥＴがオン状態となる。これにより、抵抗１２７に電流が流れて電圧信号が発生する。このような方法でレベルシフトダウン機能が実現される。
【００１８】
上述した従来の半導体装置では、図２１に示すｎ- エピタキシャル層１０３ａ、１０３ｂには、通常、高い電圧が印加される。これにより、高耐圧ｐｃｈＭＯＳＦＥＴ形成領域では、ｎ- エピタキシャル層１０３ａとｐ型分離拡散領域１０５とのｐｎ接合、ｐ- シリコン基板領域１０１とｎ- エピタキシャル層１０３ａとのｐｎ接合などから空乏領域１５０（点線で囲む領域）が広がる。この空乏領域１５０は、ｐ型拡散領域１１３ｂとソース領域１１１とｎ+ 拡散領域１２１とｎ- エピタキシャル層１０３ａの一部とｎ+ 埋込拡散領域１０７ａの一部とを除く高耐圧ｐｃｈＭＯＳＦＥＴ形成領域の大部分に広がっている。このように高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの大部分が空乏領域１５０内に取り込まれることにより、この高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは高い耐圧を得ることができる。
【００１９】
また高耐圧島領域においても、ｎ- エピタキシャル層１０３ｂとｐ型分離拡散領域１０５とのｐｎ接合、ｎ- エピタキシャル層１０３ｂとｐ- シリコン基板領域１０１とのｐｎ接合などから空乏領域１５０（点線で囲む領域）が広がっている。この空乏領域１５０は高耐圧島領域の周囲を取囲むように形成される。通常、高耐圧島領域においては、この空乏領域１５０の広がる領域には回路を構成する素子（たとえばＭＯＳトランジスタなど）は形成されない。これらの素子が空乏領域１５０内に取込まれた場合、正確な動作が困難となるからである。
【００２０】
【発明が解決しようとする課題】
図２０と図２１とに示す従来の半導体装置では、ソース電極１２５ａとアルミニウム配線層１４３との電位が高耐圧島領域内の駆動回路によって制御される。このため、ソース電極１２５ａとアルミニウム配線層１４３は、高耐圧ｐｃｈＭＯＳＦＥＴ形成領域から高耐圧島領域へと引出されており、ｐ型分離拡散領域１０５上を横切ることになる。
【００２１】
通常、ｎ- エピタキシャル層１０３ａの周囲を取囲むｐ型分離拡散領域１０５は一番低い電位（たとえば基板電位）に設定される。これにより、ｎ- エピタキシャル層１０３ａとｐ型分離拡散領域１０５とは常に逆バイアスされ、このｐｎ接合部には高抵抗の空乏領域が存在することになり、この空乏領域により耐圧が確保されている。
【００２２】
ところが、上述したように高電位のアルミニウム配線層１４３とソース電極１２５ａとが、このｐ型分離拡散領域１０５上を横切ると、ｐ型分離拡散領域１０５とｎ- エピタキシャル層１０３ａとのｐｎ接合部における空乏層の延びが阻害され、耐圧が低下してしまう。
【００２３】
この耐圧の低下を防止するために、絶縁層１２３の膜厚を厚くする方法や、ｎ- エピタキシャル層１０３ａとｐ型分離拡散領域１０５とのｐｎ接合部上に図２１に示すようにフィールドプレート１４１を形成して電界をシールドする方法や、さらにはフィールドプレートをフローティングで多重に形成して容量結合で表面電界を安定化させる方法がとられていた。
【００２４】
しかし、高耐圧化されるにつれて、フィールドプレート１４１とアルミニウム配線層１４３（もしくはソース電極１２５ａ）との間の絶縁層１２３自体に高い絶縁強度が要求されるようになってきた。高い絶縁強度を確保するためには、絶縁層１２３の膜厚をかなり厚くする必要が生じ、この絶縁層１２３の成膜時間が長時間となってしまう。結果としてスループットが低下し、プロセスコストがかなり上昇してしまうという問題点があった。
【００２５】
また、高耐圧ｐｃｈＭＯＳＦＥＴは高耐圧島領域と分離して形成されている。このため、当然、チップ面積が増大するという問題点もあった。
【００２６】
それゆえ、本発明の目的は、スループットが良好で、かつチップ面積の小さい半導体装置を提供することである。
【００２７】
【課題を解決するための手段】
本発明の半導体装置は、第２導電型の半導体基板と、第１導電型の第１不純物領域と、制御用素子と、高耐圧素子と、抵抗とを備えている。
【００２８】
第１不純物領域は半導体基板に形成されている。制御用素子は第１不純物領域に形成されている。高耐圧素子は制御用素子と半導体基板の第２導電型の領域との間に挟まれるように第１不純物領域に形成され、かつ１５０Ｖ以上の耐圧を有している。高耐圧素子は、第１電極と、第１電極よりも第１不純物領域の端部側に配置された第２電極とを有している。制御用素子は高耐圧素子を制御する回路を構成している。抵抗は、レベルシフトダウン機能を実現するためのものであり、高耐圧素子の第２電極と半導体基板の第２導電型の領域との間を電気的に接続するように形成されている。
【００２９】
上記局面において好ましくは、高耐圧素子は、半導体基板の表面に互いに距離を隔てて配置された第２導電型の１対の第２不純物領域と、１対の第２不純物領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有する高耐圧絶縁ゲート電界効果トランジスタ部を含んでいる。１対の第２不純物領域の一方がゲート電極層から第１不純物領域の端部に向かって形成されている。
【００３０】
上記局面において好ましくは、１対の第２不純物領域の一方は、第２電極に接して形成された高不純物濃度領域と、高不純物濃度領域に接し、かつゲート電極層から高不純物濃度領域にかけて形成された低不純物濃度領域とを有している。低不純物濃度領域のゲート電極層側の端部から高不純物濃度領域側の端部までの半導体基板の表面に沿う長さは５０μｍ以上である。
【００３２】
上記局面において好ましくは、第１不純物領域は、第１領域と、第１領域よりも不純物濃度が高くかつ半導体基板の表面において第１領域と隣接するように配置された第２領域とを有している。１対の第２不純物領域の一方は第１領域内に形成されており、制御用素子は第２領域内に形成されている。
【００３３】
上記局面において好ましくは、第１不純物領域は、第１領域と、第１領域よりも不純物濃度が高くかつ第１領域の下面に接して配置された第２領域とを有している。１対の第２不純物領域の一方および他方と制御用素子を構成する不純物領域とは第１領域内に形成されている。第２領域は、１対の第２不純物領域の一方の真下領域には配置されておらず、制御用素子を構成する不純物領域の真下領域には配置されている。
【００３４】
上記局面において好ましくは、１対の第２不純物領域の一方は、高不純物濃度領域と、その高不純物濃度領域に接し、かつゲート電極層から高不純物濃度領域にかけて形成された低不純物濃度領域とを有している。低不純物濃度領域のゲート電極層側の端部から高不純物濃度領域側の端部までの半導体基板の表面に沿う長さは５０μｍ以上である。高耐圧素子は、高不純物濃度領域内に形成された第１導電型の第３不純物領域をさらに有している。第２電極は第３不純物領域に接して形成されている。
【００３６】
上記局面において好ましくは、第１不純物領域内に形成された第２導電型の第３不純物領域と、第３不純物領域内に形成された第１導電型の第４不純物領域と、第４不純物領域と第１不純物領域との間に挟まれた第３不純物領域上に第２のゲート絶縁層を介在して形成された第２のゲート電極層とを有する第２の高耐圧絶縁ゲート電界効果トランジスタがさらに備えられている。この第２のゲート電極層は第２電極と電気的に接続されている。抵抗は、第２電極と第３および第４不純物領域との間を電気的に接続する第１抵抗と、第３および第４不純物領域と半導体基板の第２導電型の領域との間を電気的に接続する第２抵抗とを有している。
【００３７】
上記局面において好ましくは、第２の高耐圧絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲート電界効果トランジスタ部よりも第１不純物領域の端部側に配置されている。
【００３８】
上記局面において好ましくは、第２のゲート電極層と第３および第４不純物領域とはダイオードを介在して電気的に接続されている。
【００３９】
上記局面において好ましくは、ダイオードのアノード側が第３および第４不純物領域に電気的に接続され、ダイオードのカソード側が第２のゲート電極層に電気的に接続されている。
【００４０】
上記局面において好ましくは、ダイオードはツェナーダイオードである。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００４２】
実施の形態１
図１と図２とは、本発明の実施の形態１におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図と断面図である。
【００４３】
図１と図２とを参照して、ｐ- シリコン基板１の表面には、ｎ- エピタキシャル層３が形成されている。またｎ- エピタキシャル層３の下面に接するようにｎ+ 埋込拡散領域７が形成されている。このｎ- エピタキシャル層３は、基板表面においてｐ型分離拡散領域５によってその周囲を取囲まれることにより高耐圧島領域を形成している。
【００４４】
本実施の形態では、この単一の高耐圧島領域内に、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子とが混在して形成されている。
【００４５】
高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、ｐ型拡散領域９と、ｐ- 拡散領域１３ａと、ｐ型拡散領域１３ｂと、ゲート絶縁層１５と、ゲート電極層１７とを有している。ｐ型拡散領域９がソース領域を構成し、ｐ- 拡散領域１３ａとｐ型拡散領域１３ｂとの２層構造がドレイン領域１３を構成している。ゲート電極層１７は、ソース領域９とドレイン領域１３とに挟まれる領域上にゲート絶縁層１５を介在して形成されており、たとえば不純物が導入された多結晶シリコンよりなっている。
【００４６】
なお、ソース領域９に隣接するようにｎ+ 拡散領域２１がｎ- エピタキシャル層３の表面に形成されている。
【００４７】
制御素子は、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａを制御する回路を構成する素子であり、たとえばｐｃｈＭＯＳＦＥＴ３０が対応する。このｐｃｈＭＯＳＦＥＴ３０は、１対のｐ型拡散領域３１、３１と、ゲート絶縁層３３と、ゲート電極層３５とを有している。ソース／ドレイン領域となる１対のｐ型拡散領域３１、３１は、互いに距離を隔ててｎ- エピタキシャル層３の表面に形成されている。ゲート電極層３５は、この１対のｐ型拡散領域３１、３１に挟まれる領域上にゲート絶縁層３３を介在して形成されている。
【００４８】
また高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との間には、ｎ- エピタキシャル層３のｎ型領域のみが存在している。
【００４９】
これらの高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａおよび制御素子３０を覆うように絶縁層２３が形成されている。この絶縁層２３には、ソース領域９とｎ+ 拡散領域２１との一部表面を露出するコンタクトホール２３ａと、ｐ型拡散領域１３ｂの一部表面を露出するコンタクトホール２３ｂと、ｐ型分離拡散領域５の一部表面を露出するコンタクトホール２３ｃと、１対のｐ型拡散領域３１、３１の一部表面を露出するコンタクトホール２５ｄ、２５ｄとが形成されている。
【００５０】
コンタクトホール２３ａを通じてｐ型拡散領域９およびｎ+ 拡散領域２１と電気的に接続するようにソース電極となる配線層２５ａが形成されている。コンタクトホール２３ｂを通じてｐ型拡散領域１３ｂと電気的に接続するようにドレイン電極となる配線層２５ｂが形成されている。コンタクトホール２３ｃを通じてｐ型分離拡散領域５と電気的に接続するように配線層２５ｃが形成されている。コンタクトホール２３ｄ、２３ｄの各々を通じてｐ型拡散領域３１、３１の各々に電気的に接続するように配線層２５ｄ、２５ｄが形成されている。これらの配線層２５ａ、２５ｂ、２５ｃ、２５ｄはたとえばアルミニウムよりなっている。
【００５１】
配線層２５ｂと２５ｃとは、抵抗２７を介在して互いに電気的に接続されている。
【００５２】
ここで、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、１５０Ｖ以上の耐圧を有している。つまり、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース領域９とドレイン領域１３との間の耐圧が１５０Ｖ以上である。またこの耐圧を確保するため、ｐ- 拡散領域１３ａのｐ型拡散領域１３ｂ側の端部からゲート電極１７側の端部までの距離Ｌ（図２）は５０μｍ以上である。
【００５３】
ｎ+ 埋込拡散領域７は、少なくとも制御素子の真下領域に存在しており、好ましくは高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース領域９の真下に延びている。
【００５４】
高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、制御素子３０よりもｎ- エピタキシャル層３の端部側に配置されている。また、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース領域９は、制御素子側に配置されており、ドレイン領域１３はｐ型分離領域５側に配置されている。
【００５５】
本実施の形態の半導体装置の動作について以下に説明する。
まず、制御素子３０などにより構成される回路によって、ゲート電極層１７の電位がソース電極２５ａの電位に対して−バイアスされて、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａがオン状態となる。これにより、抵抗２７に電流が流れて、電圧信号が発生する。このような方法でレベルシフトダウン機能が実現される。
【００５６】
なお本実施の形態では、ｎ- エピタキシャル層３に高電位が印加されると、図２に示すように空乏領域５０（点線で囲む領域）が生じる。この空乏領域５０は、ｎ- エピタキシャル層３とｐ型分離拡散領域５とのｐｎ接合、ｎ- エピタキシャル層３とｐ- シリコン基板領域１とのｐｎ接合部などから広がり、ｎ- エピタキシャル層３の外周付近に広がる。これにより、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのゲート電極１７からドレイン領域１３側は、ｐ型拡散領域１３ｂの一部を除いて空乏領域５０に取込まれる。
【００５７】
なお、このように空乏領域５０が生じた場合でも、ゲート電極層１７に電位を与え、その直下に反転層を形成させることにより、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａはオン状態となり正確に動作する。
【００５８】
本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との間にはｎ- エピタキシャル層３のｎ型領域のみが存在することになる。つまり、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との間には、基板電位領域であるｐ型分離拡散領域５は存在しない。このため、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０とを接続する配線層（高電位となるゲート電極層１７およびソース電極２５ａ）が、このｐ型分離拡散領域５上を通ることはない。よって、この配線層がｐ型分離拡散領域５上を通ることによって空乏領域の延びを阻害することはない。ゆえに、この配線層と基板との間の絶縁層２３の膜厚を厚くする必要はない。したがって、その絶縁層２３の成膜時間は従来例より大幅に短縮でき、良好なスループットを得ることが可能となる。
【００５９】
図２０と図２１とに示す従来例では、高耐圧島領域の端部近傍には、空乏領域が広がるため、素子を配置することはできなかった。一方、高耐圧ｐｃｈＭＯＳＦＥＴは、ゲート電極層１７からドレイン領域１３側を積極的に空乏化させることで、高い耐圧を確保している。このため、この高耐圧ｐｃｈＭＯＳＦＥＴは、高耐圧島領域の端部近傍に配置することが可能である。そこで本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、高耐圧島領域の端部付近、すなわちｐ型分離拡散領域５の近傍に配置されている。
【００６０】
このように本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０とが同一のｎ- エピタキシャル層３内に形成されているため、高耐圧島領域と別個に高耐圧ｐｃｈＭＯＳＦＥＴ形成領域を設ける必要はない。また従来例の高耐圧島領域を拡大することなく高耐圧ｐｃｈＭＯＳＦＥＴをこの高耐圧島領域内に配置することができる。したがって、チップ面積の増大を大幅に抑制できる。
【００６１】
また、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との間にｐ型分離拡散領域５を設ける必要がないため、その分、平面占有面積を小さくすることもできる。
【００６２】
また、図２０と図２１とに示す従来例では、高耐圧ｐｃｈＭＯＳＦＥＴはトラック形状を有しているため、ソース領域１１１とドレイン領域１１３との対向面積が大きくなっている。このため、図４に示すように高耐圧ｐｃｈＭＯＳＦＥＴ１１０のソース領域Ｓとドレイン領域Ｄとから構成されるコンデンサの寄生容量Ｃが大きくなってしまう。よって、ソース領域Ｓ側もしくはドレイン領域Ｄ側の電位が変化することにより生ずるこのコンデンサの充放電電流（ｄＶ／ｄｔ電流）が信号電流に近いレベルで発生し、レベルシフト動作の障害となっていた。
【００６３】
これに対して本実施の形態の半導体装置では、図１と図２とに示すように高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース領域９とドレイン領域１３とは直線状に対向している。このため、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの寄生容量を小さくできる。よって、高耐圧ｐｃｈＭＯＳＦＥＴのソース領域９とドレイン領域１３との間に構成されるコンデンサの充放電電流も大幅に低減され、正確な素子の動作を実現することが可能となる。
【００６４】
なお、本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子形成領域との間にｐ型分離拡散領域５が存在しない。しかし、常に高耐圧ｐｃｈＭＯＳＦＥＴのソース電位を高耐圧島領域の島電位以下（ｎ- エピタキシャル層３の電位以下）の関係になるよう設定することによって、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの主電流が高耐圧島領域自体に流れるのを防ぐことができる。つまり、上述のように各電位を設定することによって、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子形成領域３０との間にｐｎ分離がなくても、電気的な分離を十分に確保することができる。
【００６５】
また、本実施の形態では、ｎ+ 埋込拡散領域７が制御素子３０の真下領域に位置している。このため、高耐圧ｐｃｈＭＯＳＦＥＴの動作時に、ｎ+ 埋込拡散領域７とｐ- シリコン基板１とのｐｎ接合部から空乏領域が制御素子３０側へ延びることがｎ+ 埋込拡散領域７によって防止される。よって、制御素子３０のソース／ドレイン領域３１近傍まで空乏層が延びることはなく、ゆえに制御素子３０がパンチスルーを起こすことなどは防止される。
【００６６】
なお、図１と図２とでは、ｎ- エピタキシャル層３の下面に接するようにｎ+ 埋込拡散領域７が設けられた構成について説明した。しかし、高耐圧島領域を形成するｎ型領域３は、図３に示すようにｎ- 領域３ａとｎ型領域３ｂとの２層構造よりなっていてもよい。この場合、ｎ型領域３ｂは、高耐圧島領域の中央部であって制御素子３０が形成される領域に設けられている。ｎ- 領域３ａは、高耐圧島領域においてｎ型領域３ｂの周囲を取囲み、かつ高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのドレイン領域１３が形成される領域に配置されている。またｎ型領域３ｂは、高耐圧ｐｃｈＭＯＳＦＥＴのソース領域９の直下まで延びていてもよい。
【００６７】
図３に示す構成においても、制御素子３０が比較的高濃度のｎ型領域３の領域内に形成されているため、上述と同様、制御素子がパンチスルーすることは防止される。
【００６８】
実施の形態２
図５と図６とは、本発明の実施の形態２におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図と断面図である。
【００６９】
図５と図６とを参照して、本実施の形態の半導体装置では、実施の形態１の構成にｎ+ 拡散領域１９ａが新たに設けられ、高耐圧ｐｃｈＩＧＢＴ１０Ｂが構成されている。つまり、高耐圧ｐｃｈＩＧＢＴ１０Ｂは、ｐ型拡散領域１１と、ｐ- 拡散領域１３ａと、ｐ型拡散領域１３ｂと、ｎ+ 拡散領域１９ａと、ゲート絶縁層１５と、ゲート電極層１７とにより構成されている。
【００７０】
このｎ+ 拡散領域１９ａは、ｐ型拡散領域１３ｂ内の基板表面に形成されている。そして電極２５ｂは、ｎ+ 拡散領域１９ａの表面にのみ接している。
【００７１】
なお、これ以外の構成については、実施の形態１と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００７２】
本実施の形態では、図５と図６とに示す構成にすることによって、高耐圧素子はｐｃｈＩＧＢＴとして動作する。以下、その動作について説明する。
【００７３】
まず、制御素子３０から構成される回路によって、ゲート電極層１７の電位がソース電極２５ａの電位に対して−バイアスされる。これにより、ゲート電極層１７の直下に反転層が形成され、ホール電流がｐ- 拡散領域１３ａを通じてｐ型拡散領域１３ｂに流れ込む。そしてこのホール電流がｎ+ 拡散領域１９ａとｐ型拡散領域１３ｂとからなるｐｎ接合を順バイアスする。これによって、ｎ- エピタキシャル層３とｐ型拡散領域１３ｂとｎ+ 拡散領域１９ａとからなるｎｐｎバイポーラトランジスタがオン状態となる。そして電子電流がｎ- エピタキシャル層３をｎ+ 拡散領域２１に向かって流れる。
【００７４】
このように高耐圧素子をＩＧＢＴ動作させることによって、実施の形態１に対してオン動作時のオン電流を大きくすることができる。このため、高耐圧素子の素子形成領域を実施の形態１よりさらに小さくすることが可能となる。
【００７５】
また図５と図６とに示すｎ+ 埋込拡散領域７を設ける代わりに、図７に示すような高耐圧島領域を形成するｎ型領域をｎ- 領域３ａとｎ型領域３ｂとの２層構造としてもよい。
【００７６】
実施の形態３
図８と図９とは、実施の形態３におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図と断面図である。
【００７７】
図８と図９とを参照して、本実施の形態の半導体装置では、実施の形態２における電極２５ｂをｐ型拡散領域１３ｂとｎ+ 拡散領域１９ａとの双方に接続させたものである。
【００７８】
なお、これ以外の構成については実施の形態２と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００７９】
実施の形態２では、ｐ型拡散領域１３ｂがフローティング状態である。このため、ｎ- エピタキシャル層３とｐ型拡散領域１３ｂとｎ+ 拡散領域１９ｂとからなるｎｐｎバイポーラトランジスタの電流増幅率ｈFEが大きい場合、ＲＥＳＵＲＦ効果で高耐圧が得られる前に、このｎｐｎバイポーラトランジスタのＢＶCEO （ベースオープンでのコレクタ−エミッタ間の電圧）で耐圧が制限される可能性がある。また、実施の形態２では、ｐ型拡散領域１１とｐ型拡散領域１３との間の寄生容量により生ずる大きなコンデンサの充放電電流（ｄＶ／ｄｔ電流）により上述のｎｐｎバイポーラトランジスタがオン状態となる可能性もある。
【００８０】
これに対して本実施の形態では、電極２３ｂが、ｎ+ 拡散領域１９ｂとｐ型拡散領域１３ｂとの双方に接続されているため、上述のような問題点は発生しない。
【００８１】
ただし、本実施の形態におけるオン動作は実施の形態２と少し異なる。具体的には、本実施の形態では、ホール電流がｎ+ 拡散領域１９ｂ直下のｐ型拡散領域１３ｂを流れるときの電圧降下によって上述のｎｐｎバイポーラトランジスタがオン状態となる。したがって、ＩＧＢＴ動作は実施の形態２より弱められる。しかし、この欠点はｎ+ 拡散領域１９ｂと電極２５ｂとの接続構造をさらに改良するなどの方法で改善することができる。
【００８２】
また、図８と図９とに示すｎ+ 埋込拡散領域７を設ける代わりに、図１０に示すような高耐圧島領域を形成するｎ型領域３をｎ- 領域３ａとｎ型領域３ｂとの２層構造としてもよい。
【００８３】
実施の形態４
図１１は、本発明の実施の形態４におけるレベルシフト構造をなす半導体装置の構成を示す鳥瞰図である。また図１２は、図１１のＡ−Ａ′線に沿う概略断面図である。また図１１のＢ−Ｂ′線に沿う断面は、図２に示す構成と同様である。
【００８４】
図２と図１１と図１２とを参照して、ｐ+ シリコン基板１の表面には、ｎ- エピタキシャル層３が形成されている。このｎ- エピタキシャル層３の下面に接するようにｎ+ 埋込拡散領域７が形成されている。このｎ+ エピタキシャル層３は、基板表面においてｐ型分離拡散領域５によってその周囲を取囲まれることにより、高耐圧島領域を構成している。
【００８５】
本実施の形態では、この高耐圧島領域内に、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａと、これらのトランジスタを制御する回路を構成する制御素子３０とが形成されている。
【００８６】
高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは、高耐圧島領域の端部に沿って高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと隣合うように配置されている。この高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは、ｐ型拡散領域５１と、ｎ+ 拡散領域５３と、ゲート絶縁層５５と、ゲート電極層５７とを有している。ｐ型拡散領域５１は、ｎ- エピタキシャル層３の表面に選択的に形成されている。またｎ+ 拡散領域５３は、ｐ型拡散領域５１内の表面に形成されている。ゲート電極層５７は、ｎ+ 拡散領域５３とｎ- エピタキシャル層３とに挟まれるｐ型拡散領域５１の領域上にゲート絶縁層５５を介在して形成されている。この高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは、ＤＭＯＳＦＥＴを構成している。
【００８７】
なお、ｎ+ 拡散領域５３とｐ型拡散領域５１との双方にコンタクトホール２３ｅを通じて電気的に接続するように電極２５ｅが形成されている。
【００８８】
この電極２５ｅは、電極２５ｃと抵抗２７ａを介在して電気的に接続されており、電極２５ｂと抵抗２７ｂを介在して電気的に接続されている。また電極２５ｂは、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電極層５７と電気的に接続されている。
【００８９】
なお、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと制御素子３０との構成については、図１と図２とに示した実施の形態１の構成と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００９０】
本実施の形態における高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの動作は上述した実施の形態１と同じであるが、さらに付随した動作が加わる。実施の形態１で述べたように高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａがオン状態となることで、抵抗２７ｂに電圧が発生する。この電圧が高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電極層５７に印加されると、このゲート電極層５７直下のｐ型拡散領域５１に反転層が生じ、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａがオン状態となる。高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａがオン状態となるため、抵抗２７ａに電流が流れて電流信号が発生する。このような方法でレベルシフトダウン機能が実現される。
【００９１】
本実施の形態の半導体装置では、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａは、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのゲート電極層５７を駆動するためだけに使用されるため、小さな平面占有面積内に形成され得る。さらに、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａは電子の移動度がホールより大きいことから、一般的に高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａの平面占有面積と同一面積に形成された場合、３倍のオン電流を流すことができる。したがって、全体的に実施の形態１より高耐圧素子の平面占有面積を小さくすることができる。
【００９２】
また、すべての素子がＭＯＳＦＥＴ動作であるため、実施の形態２および３のＩＧＢＴ動作よりスピードを早くすることができる。またバイポーラ動作をしている部分がないため、寄生サイリスタ動作によるラッチアップの危険性も小さい。
【００９３】
また図１１と図１２とに示すｎ+ 埋込拡散領域７を設ける代わりに、図１３に示すような高耐圧島領域を形成するｎ型領域３をｎ- 領域３ａとｎ型領域３ｂとの２層構造としてもよい。
【００９４】
実施の形態５
図１４は、本発明の実施の形態５におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【００９５】
図１４を参照して、本実施の形態では、実施の形態４と同様、高耐圧素子として高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａと高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａとが形成されている。そして本実施の形態では、高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａが、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａよりも、高耐圧島領域の端部側に位置している。また高耐圧ｐｃｈＭＯＳＦＥＴ５０Ａのソース／ドレイン領域と高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース／ドレイン領域９，１３とが一直線上に配置されている。
【００９６】
なお、ｎｃｈＭＯＳＦＥＴ５０Ａと高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａとの各構成については、実施の形態４で説明した構成と同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００９７】
また、高耐圧素子の全体の動作についても、実施の形態４と同様である。
本実施の形態では、高耐圧ｐｃｈＭＯＳＦＥＴ１０Ａのソース／ドレイン領域９，１３と高耐圧ｎｃｈＭＯＳＦＥＴ５０Ａのソース／ドレイン領域とが同一直線上に配置されるように形成されている。このため、実施の形態４よりさらに高耐圧素子の平面占有面積を小さくすることができる。
【００９８】
なお、高耐圧島領域を構成するｎ型領域３は、図１５に示すようにｎ- 領域３ａとｎ型領域３ｂとの２層構造よりなっていてもよい。
【００９９】
実施の形態６
図１１と図１２とに示す実施の形態４の構成では、高耐圧ｐｃｈＭＯＳＦＥＴがオン状態になると、抵抗２７ｂと２７ａとに電流が流れる。そして抵抗２７ｂで発生した電圧が電極２５ｅとゲート電極層５７との間に印加され、高耐圧ｎｃｈＭＯＳＦＥＴがオン状態になる。ところが、この抵抗２７ｂで発生する電圧が大きすぎるとゲート絶縁層５５が絶縁破壊を生じるおそれがある。本実施の形態はこのような課題を解決するものである。
【０１００】
図１６は、本発明に実施の形態６におけるレベルシフト構造をなす半導体装置の構成を示す概略断面図である。この図は、図１１のＡ−Ａ′線に沿う断面に対応した断面を示す図である。
【０１０１】
図１６を参照して、本実施の形態では、電極２５ｅとゲート電極層５７とが、ダイオード６０を介在して電気的に接続されている。このダイオード６０は、アノード側を電極２５ｅに、カソード側をゲート電極層５７に各々接続されている。
【０１０２】
このダイオード６０はツェナーダイオードであり、ゲート絶縁層５５のブレイクダウン電圧以下で降伏するクランプ用ダイオードである。つまり、たとえばゲート絶縁層５５の耐圧が１０Ｖである場合には、このツェナーダイオード６０は１０Ｖ未満で降伏し、それによりゲート電極層５７側から電極２５ｅ側へ電流が流れる。これにより、ゲート電極層５７に、ゲート絶縁層５５の耐圧以上の電圧が印加されることは回避される。したがって、抵抗２７ｂに発生する電圧が大きい場合でも、ゲート絶縁層５５が絶縁破壊を起こすことは防止される。
【０１０３】
なお、これ以外の構成については、上述した実施の形態４と同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【０１０４】
なお、このツェナーダイオード６０を設けた構成は、図１３〜図１５に示す構成にも適用可能であり、この構成を適用することにより、本実施の形態と同様、抵抗２７ｂで発生する電圧が大きくてもゲート絶縁層５５の絶縁破壊を防止することができるという効果を得ることができる。図１３〜図１５に示す構成にこのツェナーダイオードを設けた構成を図１７〜図１９に示す。なお、図１７は図１３に対応し、図１８は図１４に対応し、図１９は図１５に対応している。
【０１０５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることが意図される。
【０１０６】
【発明の効果】
本発明の半導体装置では、高耐圧素子と制御用素子との間には第１導電型の領域のみが存在する。よって、高耐圧素子と制御用素子とを接続する配線層が第１導電型の領域と第２導電型の領域とのｐｎ接合部上に位置することはない。このため、このｐｎ接合部における空乏層の延びを阻害することはなく、ゆえにこの配線層と基板との間の絶縁層の膜厚を厚くする必要はない。したがって、この絶縁層の成膜時間は従来例よりも大幅に短縮され、良好なスループットを得ることができる。
【０１０７】
また、高耐圧素子と制御用素子とを同一の不純物領域に形成しているため、平面占有面積を小さくすることができる。したがって、チップ面積の増大を抑制できる。
【０１０８】
また好ましい局面によれば、高耐圧素子は、半導体基板の表面に互いに距離を隔てて配置された第２導電型の１対の第２不純物領域と、１対の第２不純物領域に挟まれる半導体基板の表面上にゲート絶縁層を介在して形成されたゲート電極層とを有する高耐圧絶縁ゲート電界効果トランジスタ部を含んでいる。この高耐圧絶縁ゲート電界効果トランジスタ部の１対の第２不純物領域間の耐圧が１５０Ｖ以上である。これにより、高耐圧絶縁ゲート電界効果トランジスタ部を含む高耐圧素子において良好なスループットを得ることができる。
【０１０９】
また好ましい局面によれば、１対の第２不純物領域の一方は、半導体基板の表面に形成された高不純物濃度領域と、高不純物濃度領域とゲート電極層との間の半導体基板の表面に形成され高不純物濃度領域に接する低不純物濃度領域とを有している。低不純物濃度領域のゲート電極層側の端部から高不純物濃度領域側の端部までの半導体基板の表面に沿う長さは５０μｍ以上である。このように低不純物濃度領域の長さが５０μｍ以上であるため、高耐圧絶縁ゲート電界効果トランジスタ部を含む高耐圧素子は１５０Ｖ以上の耐圧を確保することができる。
【０１１１】
また好ましい局面においては、比較的高濃度の第２領域内に制御用素子が配置されているため、空乏層が制御用素子側へ延びることは防止される。これにより、制御用素子がたとえばＭＯＳトランジスタの場合には、パンチスルーの発生が防止できる。
【０１１２】
また好ましい局面においては、比較的高濃度の第２領域が制御用素子の真下領域に配置されているため、空乏層が制御用素子の下側から制御用素子側へ延びることは防止される。これにより、制御用素子がたとえばＭＯＳトランジスタの場合には、パンチスルーの発生が防止できる。
【０１１３】
また好ましい局面によれば、第３不純物領域をさらに備えることによって、高耐圧素子はＩＧＢＴ動作をすることが可能となる。このため、ＩＧＢＴがオン時に流れるオン電流は、通常のＭＯＳトランジスタよりも大きくできるため、高耐圧素子の形成領域を更に小さくすることが可能となる。
【０１１５】
また好ましい局面によれば、第１不純物領域内に形成された第２導電型の第３不純物領域と、第３不純物領域内に形成された第１導電型の第４不純物領域と、第４不純物領域と第１不純物領域との間に挟まれた第３不純物領域上に第２のゲート絶縁層を介在して形成された第２のゲート電極層とを有する第２の高耐圧絶縁ゲート電界効果トランジスタがさらに備えられている。第２のゲート電極層は１対の第２不純物領域の一方と電気的に接続されており、第３および第４不純物領域は第２電極と第１抵抗を介在して電気的に接続されており、第３および第４不純物領域は半導体基板の第２導電型の領域と第２抵抗を介在して電気的に接続されている。これにより、レベルシフトダウン機能を実現することが可能となる。
【０１１６】
また好ましい局面によれば、第２の高耐圧絶縁ゲート電界効果トランジスタは、高耐圧絶縁ゲート電界効果トランジスタ部よりも第１不純物領域の端部側に配置されている。これにより、高耐圧素子の平面占有面積をさらに小さくすることができる。
【０１１７】
また好ましい局面によれば、第２のゲート電極層と第３および第４不純物領域とはダイオードを介在して電気的に接続されている。このダイオードが第２のゲート絶縁層のブレイクダウン電圧以下で降伏するようにすることで、第１抵抗で発生する電圧が大きくても第２のゲート絶縁層が絶縁破壊を起こすことが防止される。
【０１１８】
また好ましい局面によれば、ダイオードのアノード側が第３および第４不純物領域に電気的に接続され、ダイオードのカソード側が第２のゲート電極層に電気的に接続されている。これにより、ダイオードをツェナーダイオードとして動作させることができる。
【０１１９】
また好ましい局面によれば、ダイオードはツェナーダイオードである。このようにダイオードをツェナーダイオードとして動作させることで第２のゲート絶縁層のブレイクダウン電圧以下でこのダイオードを降伏させることが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図２】  本発明の実施の形態１におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図３】  本発明の実施の形態１におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図４】  高耐圧ｐｃｈＭＯＳＦＥＴにおいて寄生容量が生ずることを説明するための回路図である。
【図５】  本発明の実施の形態２におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図６】  本発明の実施の形態２におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図７】  本発明の実施の形態２におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図８】  本発明の実施の形態３におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図９】  本発明の実施の形態３におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図１０】  本発明の実施の形態３におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図１１】  本発明の実施の形態４におけるレベルシフト構造をなす半導体装置の構成を概略的に示す鳥瞰図である。
【図１２】  本発明の実施の形態４におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図１３】  本発明の実施の形態４におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図１４】  本発明の実施の形態５におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図１５】  本発明の実施の形態５におけるレベルシフト構造をなす半導体装置において高耐圧島領域の変形例を示す概略断面図である。
【図１６】  本発明の実施の形態６におけるレベルシフト構造をなす半導体装置の構成を概略的に示す断面図である。
【図１７】  図１３に示す構成にダイオードを設けた場合の構成を示す概略断面図である。
【図１８】  図１４に示す構成にダイオードを設けた場合の構成を示す概略断面図である。
【図１９】  図１５に示す構成にダイオードを設けた場合の構成を示す概略断面図である。
【図２０】  従来の半導体装置の構成を概略的に示す平面図である。
【図２１】  図２０のＤ−Ｄ′線に沿う概略断面図である。
【符号の説明】
１  ｐ- シリコン基板、３  ｎ- エピタキシャル層、５  ｐ型分離拡散領域、７  ｎ+ 埋込拡散領域、１１  ｐ型拡散領域、１３ａ  ｐ- 拡散領域、１３ｂ
ｐ型拡散領域、１５  ゲート絶縁層、１７  ゲート電極、１９ａ  ｎ+ 拡散領域、５１  ｐ型拡散領域、５３  ｎ+ 拡散領域、５５  ゲート絶縁層、５７  ゲート電極。
【図１】
0003893185.tif 000002
【図２】
0003893185.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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