(57)【要約】【課題】カップリングチャネルを使用したアンチヒューズメモリ及びその操作方法を提供する。【解決手段】カップリングチャネルを使用したアンチヒューズメモリは、第１導電型の基板と、第２導電型のドープ領域と、カップリングゲートと、ゲート誘電層と、アンチヒューズゲートと、アンチヒューズ層と、を含む。基板中に隔離構造を有する。ドープ領域が基板中に設置され、且つドープ領域及び隔離構造の間にチャネル領域を定義する。カップリングゲートがドープ領域及び隔離構造の間の基板上に設置され、且つカップリングゲートとドープ領域と隣り合う。ゲート誘電層がカップリングゲート及び基板の間に設置される。アンチヒューズゲートがカップリングゲート及び隔離構造の間の基板上に設置され、アンチヒューズゲート及びカップリングゲートの間に間隔を有する。アンチヒューズ層がアンチヒューズゲート及び基板の間に設置される。【選択図】図２Ｂ
2013016808.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板中に設置される第２導電型の第１ドープ領域と、
前記基板上に設置されるアンチヒューズゲートと、
前記アンチヒューズゲート及び前記基板の間に設置されるアンチヒューズ層と、
前記第１ドープ領域及び前記アンチヒューズゲートの間の前記基板上に設置され、前記アンチヒューズゲートとの間に間隔を有するカップリングゲートと、
前記カップリングゲート及び前記基板の間に設置されるゲート誘電層と、
を含み、そのうち、前記カップリングゲート及び前記アンチヒューズゲートに電圧を印加し、フリンジ電界効果を発生し、前記フリンジ電界効果により前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中に誘導電荷を形成し、反転チャネルを形成するカップリングチャネルを使用したアンチヒューズメモリ。
【請求項２】
前記基板が第１導電型であり、且つカップリングチャネルが前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板から構成される請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項３】
前記第１ドープ領域が前記第１導電型のウェル領域中に設置され、且つ前記ウェル領域の一部分が前記カップリングゲート下方に位置する請求項２に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項４】
更に、前記第１ドープ領域及び前記カップリングゲートの間に設置される前記第２導電型の第２ドープ領域を含む請求項２に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項５】
更に、前記第２ドープ領域下方に設置されるポケットドープ領域を含む請求項４に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項６】
更に、前記カップリングゲート及び前記アンチヒューズゲートの側壁に設置されるスペーサを含む請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項７】
前記間隔の長さが２μｍ以下である請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項８】
前記アンチヒューズゲート下方の前記アンチヒューズ層を崩壊させ、プログラミング操作を行う請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項９】
前記アンチヒューズ層及び前記ゲート誘電層の厚さが同一である請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項１０】
前記第１導電型がＰ型及びＮ型のうち１つであり、前記第２導電型がＰ型及びＮ型のうちのもう１つのである請求項２に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項１１】
前記基板が前記第１導電型を有し、前記基板中に第１導電型のウェル領域を設置し、且つカップリングチャネルが前記アンチヒューズゲート及び前記カップリングゲートの間の前記ウェル領域から構成される請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項１２】
更に、隔離構造を含み、前記基板中に設置され、そのうち、前記アンチヒューズゲートが前記カップリングゲート及び前記隔離構造の間の前記基板上に設置される請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項１３】
前記アンチヒューズゲートの一部分が前記隔離構造上に設置される請求項１２に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項１４】
更に、前記第１導電型の第３ドープ領域を含み、そのうち、前記アンチヒューズゲートが前記カップリングゲート及び前記第３ドープ領域の間の前記基板上に設置される請求項１に記載のカップリングチャネルを使用したアンチヒューズメモリ。
【請求項１５】
カップリングチャネルを使用したアンチヒューズメモリの操作方法であって、前記アンチヒューズメモリは、
基板中に設置されるドープ領域と、前記基板上に設置されるアンチヒューズゲートと、前記ドープ領域及び前記アンチヒューズゲートの間の前記基板上に設置されるカップリングゲートと、を含み、且つ前記アンチヒューズゲート及び前記カップリングゲートが間隔を有し、前記アンチヒューズメモリの操作方法が、
プログラミング操作を行う時、前記カップリングゲートに第１電圧を印加し、前記アンチヒューズゲートに第２電圧を印加し、前記ドープ領域に第３電圧を印加し、そのうち、前記第１電圧及び前記第２電圧がフリンジ電界効果を発生するに十分であり、前記フリンジ電界効果により前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中に誘導電荷を形成し、反転チャネルを形成し、前記反転チャネルが前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中において、カップリングチャネルとされ、前記チャネル領域をオンにさせ、前記第２電圧及び前記第３電圧の電圧差が前記アンチヒューズゲート下方のアンチヒューズ層を崩壊させるカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項１６】
前記第１電圧及び前記第３電圧の電圧差が前記カップリングゲート下方のゲート誘電層を崩壊させるのに十分でない請求項１５に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項１７】
前記第１電圧が前記第２電圧の半分である請求項１５に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項１８】
プログラミング操作を行う時、前記カップリングゲートに第４電圧を印加し、前記アンチヒューズゲートに第５電圧を印加し、前記ドープ領域に第６電圧を印加し、そのうち、前記第４電圧及び前記第５電圧がフリンジ電界効果を発生するに十分であり、前記フリンジ電界効果により前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中に誘電電荷を形成し、反転チャネルを形成し、前記反転チャネルが前記アンチヒューズゲート及び前記カップリングゲートの間において、前記カップリングチャネルとされ、前記チャネル領域をオンにさせることを更に含む請求項１５に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項１９】
カップリングチャネルを使用したアンチヒューズメモリの操作方法であって、前記アンチヒューズメモリは、複数のメモリセルであって、アレイに配列され、各前記メモリセルがドープ領域、カップリングゲート及びアンチヒューズゲートを含み、そのうち、前記ドープ領域が基板中に設置され、前記アンチヒューズゲートが基板上に設置され、前記カップリングゲートが前記ドープ領域及び前記アンチヒューズゲートの間の前記基板上に設置され、且つ前記アンチヒューズゲート及び前記カップリングゲートが間隔を有する複数のメモリセルと、
それぞれ同一行の前記メモリセルの前記カップリングゲートを接続する複数のカップリングゲート線と、
それぞれ同一行の前記メモリセルの前記アンチヒューズゲートを接続する複数のアンチヒューズゲート線と、
それぞれ同一行の前記メモリセルの前記ドープ領域を接続する複数のビット線と、
を含み、前記アンチヒューズメモリの操作方法が、
プログラミング操作を行う時、選定メモリセルが結合される選定カップリングゲート線に第１電圧を印加し、前記選定メモリセルが結合される選定アンチヒューズゲート線に第２電圧を印加し、前記選定メモリセルが結合される選定ビット線に第３電圧を印加し、そのうち、前記第１電圧及び前記第２電圧は、フリンジ電界効果を発生するに十分であり、前記フリンジ電界効果により前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中に誘電電荷を形成し、反転チャネルを形成し、前記反転チャネルが前記選定メモリセルの前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中においてカップリングチャネルとされ、前記選定メモリセルの前記チャネル領域をオンにさせ、前記第２電圧及び前記第３電圧の電圧差が前記選定メモリセルの前記アンチヒューズゲート下方のアンチヒューズ層を崩壊させるに十分であることを含むカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項２０】
前記第１電圧及び前記第３電圧の電圧差が前記選定メモリセルの前記カップリングゲート下方の誘電層を崩壊させるに十分でない請求項１９に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項２１】
前記第１電圧が前記第２電圧の半分である請求項１９に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項２２】
前記プログラミング操作を行う時、その他の非選定ビット線に第４電圧を印加し、前記被選定メモリセルと前記選定カップリングゲート線及び前記選定アンチヒューズゲート線を共有するその他の非選定メモリセルがプログラミングされることを抑制することを更に含む請求項１９に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項２３】
前記第４電圧が前記第２電圧の半分である請求項２２に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【請求項２４】
前記読み取り操作を行う時、前記選定メモリセルが結合される前記選定カップリングゲート線に第５電圧を印加し、前記選定メモリセルが結合される前記選定アンチヒューズゲート線に第６電圧を印加し、前記選定メモリセルが結合される前記選定ビット線に第７電圧を印加し、そのうち、前記第５電圧及び前記第６電圧がフリンジ電界効果を発生するに十分であり、前記フリンジ電界効果により前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中に誘電電荷を形成し、反転チャネルを形成し、前記反転チャネルが前記選定メモリセルの前記アンチヒューズゲート及び前記カップリングゲートの間の前記基板中において前記カップリングチャネルとされ、前記選定メモリセルの前記チャネル領域をオンにさせることを更に含む請求項１９に記載のカップリングチャネルを使用したアンチヒューズメモリの操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、カップリングチャネルを使用したアンチヒューズメモリ及びその操作方法に関する。
【背景技術】
【０００２】
不揮発性メモリデバイスは、保存したデータを電源オフ後も消失させないようにする利点を有するので、既にパーソナルコンピュータ及び電子機器が広く採用するメモリデバイスとなっている。
【０００３】
一般的に、不揮発メモリは、消去可能プログラマブルＲＯＭ（Erasable Programmable ROM = EPROM）、電気的消去可能プログラマブルＲＯＭ（Electrically Erasable Programmable ROM = EEPROM）、マスクＲＯＭ、ワンタイムプログラマブルＲＯＭ（One Time Programmable ROM = OTPROM）等に細分することができる。
【０００４】
ＥＰＲＯＭ及びＥＥＰＲＯＭについては、ＥＰＲＯＭ及びＥＥＰＲＯＭが書き込み及び消去の機能を有するので、実際の応用に好適な選択となっている。但し、ＥＰＲＯＭ及びＥＥＰＲＯＭの製造工程は、より複雑であり且つコストを上昇させる。
【０００５】
マスクＲＯＭについては、マスクＲＯＭの製造工程が簡単であり、コストが比較的低いが、フォトマスクにより書き込みたいデータを定義する必要があるので、使用上の制限が比較的多くなっている。
【０００６】
ＯＴＰＲＯＭについては、メモリが工場を離れた後に初めてデータを書き込むことができ、即ち、メモリが設置された環境に基づき、ユーザによりデータを書き込むことができるので、ＯＴＰＲＯＭは、使用上マスクＲＯＭに比較し、より便利である。近年では、半導体集積回路装置において、ＯＴＰＲＯＭが不可欠なデバイスとなっている。
【０００７】
アンチヒューズメモリデバイスは、パーソナルコンピュータ及び電子機器が広く採用するＯＴＰＲＯＭである。電圧を印加し、電流をアンチヒューズ層の接合面に流すことによりアンチヒューズ層の崩壊（高温溶断）を引き起こし、導電経路を形成する。
【０００８】
しかしながら、集積回路産業の発展に伴い、業界は、速度がより速く、寸法がより小さい製品を製造することを目標としているので、メモリデバイスの集積度（Integration）は、必然的に絶え間ない増加を続けている。但し、線幅縮小の結果、往々にしてメモリセルの間に漏電流の発生を招き、メモリセルの操作に影響を及ぼしている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１が示すのは、従来のアンチヒューズメモリセルの断面図である。
図１に示すように、ゲート１０に印加する電圧及びドープ領域１６（ビット線）に印加する電圧の電圧差により酸化シリコン層１８を崩壊させ、これによりメモリセルをプログラミングする。しかしながら、プルグラム操作時、酸化シリコン層１８の崩壊位置を制御することが困難である。崩壊位置ａは、理想的崩壊位置である。崩壊位置ｂは、メモリセルのゲート１０を崩壊後において、ポケットドープ領域２０（Pocket doped region）と接続を発生させ、ポケットドープ領域２０がソース/ドレインドープ領域（S/D doped region）の比較的下方箇所に位置し、且つ導電性が低濃度ドープドレイン（Lightly doped drain, LDD）が異なる形態であることにより、読み取り時に抵抗値が過度に高くなり、読み取り電流が低くなり、更に深刻には、比較的高い閾値電圧（Threshold voltage）により電流が発生、流動しなくなる。崩壊位置ｃは、メモリセルのゲート１０に低濃度ドープドレイン２２を経由してドープ領域１６（ビット線）と直接短絡を発生させ、その全体の読み取り経路の抵抗値が低過ぎ、このビット読み取り電流が過度に大きくなる。これら問題は、常にメモリにメモリセル読み取り時の電流均一度の変化が大き過ぎる状況を発生させ、メモリの可制御性、歩留まり及び信頼性を低下させる。このことから分かるように、高集積度を有し且つ信頼性の高いメモリを如何に形成するかは、既に解決が熱望される問題となっている。
【課題を解決するための手段】
【００１０】
本発明は、カップリングゲート構造を利用し、アンチヒューズ構造及びドープ領域（ビット線）を分けるカップリングチャネルを使用したアンチヒューズメモリ及びその操作方法を提供する。アンチヒューズメモリセルにプログラミング又は読み取り操作を行う時、カップリングゲート及びアンチヒューズゲートに電圧を印加し、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、所謂「反転チャネル」(inversion channel)を形成し、アンチヒューズメモリのチャネル領域全体をオンにし、このメモリセルの特殊な設計により、アンチヒューズメモリ層の崩壊し得る点の下方にポケットドープ領域、低濃度ドープドレイン及びソース/ドレインドープ領域を有さず、アンチヒューズ層が崩壊（break down）を発生する位置を制御し、従来式のアンチヒューズメモリが発生し易い読み取り電流がない又は大き過ぎるという問題を回避することができる。
【００１１】
本発明は、カップリングチャネルを使用したアンチヒューズメモリを提供し、それは、基板と、第２導電型の第１ドープ領域と、カップリングゲートと、ゲート誘電層と、アンチヒューズゲートと、アンチヒューズ層と、を含む。第１ドープ領域は、基板中に設置される。アンチヒューズゲートが基板上に設置される。アンチヒューズ層がアンチヒューズゲート及び基板の間に設置される。カップリングゲートが第１ドープ領域及びアンチヒューズゲートの間の基板上に設置され、カップリグゲート及びアンチヒューズゲートの間に間隔を有する。ゲート誘電層がカップリングゲート及び基板の間に設置される。カップリングゲート及びアンチヒューズゲートに電圧を印加し、フリンジ電界(Fringing Electrical Field)効果を発生し、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、反転チャネル(Inversion Channel)を形成する。
【００１２】
本発明の１つの実施例において、前記基板が第１導電型であり、且つカップリングチャネルがアンチヒューズゲート及びカップリングゲートの間の基板から構成される。
【００１３】
本発明の１つの実施例において、前記第１ドープ領域が第１導電型のウェル領域中に設置され、且つウェル領域の一部分がカップリングゲート下方に位置する。
【００１４】
本発明の１つの実施例において、前記カップリングチャネルを使用したアンチヒューズメモリが、更に、第２導電型の第２ドープ領域を含む。第２ドープ領域が第１ドープ領域及びカップリングゲートの間に設置される。第２導電型の第２ドープ領域がソース/ドレイン延伸領域、二重拡散領域又は低濃度ドープ領域である。
【００１５】
本発明の１つの実施例において、前記カップリングチャネルを使用したアンチヒューズメモリが、更に、ポケットドープ領域を含む。ポケットドープ領域が低濃度ドープ領域下方に設置される。
【００１６】
本発明の１つの実施例において、前記カップリングチャネルを使用したアンチヒューズメモリが、更に、スペーサを含む。スペーサがカップリングゲート及びアンチヒューズゲートの側壁に設置される。スペーサがカップリングゲート及びアンチヒューズゲートの間の間隔を充填するか、充填しない。
【００１７】
本発明の１つの実施例において、前記スペーサがカップリングゲート及びアンチヒューズゲートの間の間隔を充填する。
【００１８】
本発明の１つの実施例において、前記間隔の長さが２μｍ以下である。
【００１９】
本発明の１つの実施例において、前記アンチヒューズ層の材質が酸化シリコンであり、アンチヒューズゲート下方のアンチヒューズ層を崩壊させ、プログラミング操作を行う。
【００２０】
本発明の１つの実施例において、前記アンチヒューズ層及びゲート誘電層の厚さが同一である。
【００２１】
本発明の１つの実施例において、第１導電型がＰ型であれば、第２導電型がＮ型であり、前記第１導電型がＮ型であれば、第２導電型がＰ型である。
【００２２】
本発明の１つの実施例において、アンチヒューズゲート及びカップリングゲートの間の基板中にドープ領域を形成しない。
【００２３】
本発明の１つの実施例において、カップリングチャネルを使用したアンチヒューズメモリが、更に、隔離構造を有し、基板中に設置され、そのうち、アンチヒューズゲートがカップリングゲート及び隔離構造の間の基板上に設置される。
【００２４】
本発明の１つの実施例において、前記アンチヒューズゲートの一部分が隔離構造上に設置される。
【００２５】
本発明の１つの実施例において、カップリングチャネルを使用したアンチヒューズメモリが、更に、第２導電型の第３ドープ領域を有し、そのうち、アンチヒューズゲートがカップリグゲート及び第３ドープ領域の間の基板上に設置される。
【００２６】
本発明は、カップリングチャネルを使用したアンチヒューズメモリの操作方法を提供し、このアンチヒューズメモリは、基板中に設置されるドープ領域と、基板上に設置されるアンチヒューズゲートと、ドープ領域及びアンチヒューズゲートの間の基板上に設置されるカップリグゲートと、を含み、且つアンチヒューズゲート及びカップリングゲートの間に間隔を有し、アンチヒューズメモリの操作方法が、以下のステップを含む：
プログラミング操作を行う時、カップリングゲートに第１電圧を印加し、アンチヒューズゲートに第２電圧を印加し、ドープ領域に第３電圧を印加し、そのうち、第１電圧又は第２電圧がフリンジ電界効果を発生するのに十分であり、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間に基板中に誘導電荷を形成し、反転チャネル（inversion channel）を形成し、この反転チャネルが、アンチヒューズゲート及びカップリングゲートの間の基板において、カップリングチャネルとされ、チャネル領域をオンにさせ、第２電圧及び第３電圧の電圧差がアンチヒューズゲートの下方のアンチヒューズ層を崩壊させるのに十分である。
【００２７】
本発明の１つの実施例において、前記第１電圧及び第３電圧の電圧差がカップリングゲートの下方のゲート誘電層を崩壊させるのに十分でない。
【００２８】
本発明の１つの実施例において、前記第１電圧が第２電圧の半分である。
【００２９】
本発明の１つの実施例において、前記カップリングチャネルを使用したアンチヒューズメモリの操作方法が、更に以下を含む：読み取り操作を行う時、カップリングゲートに第４電圧を印加し、アンチヒューズゲートに第５電圧を印加し、ドープ領域に第６電圧を印加し、そのうち、第４電圧又は第５電圧がフリンジ電界効果を発生するに十分であり、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、反転チャネル（inversion channel）を形成し、この反転チャネルが、アンチヒューズゲート及びカップリングゲートの間の基板において、カップリングチャネルとされ、チャネル用域をオンにさせる。
【００３０】
本発明は、カップリングチャネルを使用したアンチヒューズメモリの操作方法を提供し、このアンチヒューズメモリは、アレイに設置される複数のメモリセルを含み、各メモリセルがドープ領域、カップリングゲート及びアンチヒューズゲートを有し、そのうち、ドープ領域が基板中に設置され、アンチヒューズゲートが基板上に設置され、カップリングゲートがドープ領域及びアンチヒューズゲートの間の基板上に設置され、且つアンチヒューズゲート及びカップリングゲートの間に間隔を有し、複数のカップリングゲート線は、それぞれ同一行のメモリセルのカップリングゲートを接続し、複数のアンチヒューズゲート線は、それぞれ同一行のメモリセルのアンチヒューズゲートを接続し、複数のビット線は、それぞれ同一列のメモリセルのドープ領域を接続し、アンチヒューズメモリの操作方法は、以下を含む：
プログラミング操作を行う時、選定メモリセルが結合する選定カップリングゲート線に第１電圧を印加し、選定メモリセルが結合する選定アンチヒューズゲート線に第２電圧を印加し、選定メモリセルが結合する選定ビット線に第３電圧を印加し、そのうち、第１電圧又は第２電圧がフリンジ電圧降下を発生するに十分であり、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、反転チャネル（inversion channel）を形成し、この反転チャネルが選定メモリセルのアンチヒューズゲート及びカップリングゲートの間の基板において、カップリングチャネルとされ、選定メモリセルのチャネル領域をオンにさせ、第２電圧及び第３電圧の電圧差が選定メモリセルのアンチヒューズゲート下方のアンチヒューズ層を崩壊させるに十分である。
【００３１】
本発明の１つの実施例において、前記第１電圧及び第３電圧の電圧差が選定メモリセルのカップリングゲートの下方のゲート誘電層を崩壊させるのに十分でない。
【００３２】
本発明の１つの実施例において、前記第１電圧が第２電圧の半分である。
【００３３】
本発明の１つの実施例において、前記カップリングチャネルを使用したアンチヒューズメモリの操作方法が、更に、以下を含む：プログラミング操作を行時、その他の非選定ビット線に第４電圧を印加し、選定メモリセルと選定カップリングゲート線及び選定アンチヒューズ線を共有するその他の非選定メモリセルがプログラミングされることを抑制する。
【００３４】
本発明の１つの実施例において、前記第４電圧が第２電圧の半分である。
【００３５】
本発明の１つの実施例において、前記カップリングチャネルを使用したアンチヒューズメモリの操作方法が、更に、以下を含む：読み取り操作を行う時、選定メモリセルが結合する選定カップリングゲート線に第５電圧を印加し、選定メモリセルが結合する選定アンチヒューズゲート線に第６電圧を印加し、選定メモリセルが結合するビット線に第７電圧を印加し、そのうち、第５電圧及び第６電圧が、フリンジ電界効果を発生するのに十分であり、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘電電荷を形成し、反転チャネル（inversion channel）を形成し、この反転チャネルが選定メモリセルのアンチヒューズゲート及びカップリングゲートの間の基板において、カップリングチャネルとされ、メモリセルのチャネル領域をオンにさせる。
【発明の効果】
【００３６】
本発明のカップリングチャネルを使用したアンチヒューズメモリ及びその操作方法において、カップリングゲート構造を利用し、アンチヒューズ構造及びドープ領域（ビット線）を分け、アンチヒューズメモリセルにプログラミング又は読み取り操作を行う時、カップリングゲート及びアンチヒューズゲートに電圧を印加し、フリンジ電解効果（fringe field effect）によりアンチヒューズゲート及びカップリングゲートの間の基板中にカップリングチャネルを形成し、メモリセルのチャネル領域をオンにさせ、このメモリセルの特殊な設計により、アンチヒューズメモリセル層の崩壊し得る点の下方にポケットドープ領域、低濃度ドープドレイン及びソース/ドレインドープ領域を有さず、アンチヒューズ層が崩壊（break down）を発生する位置を制御し、従来式のアンチヒューズメモリが発生し易い読み取り電流がない又は大き過ぎるという問題を回避することができる。
【００３７】
本発明の上記及び他の特徴と利点をより分かり易くするため、図面と併せた幾つかの実施例を以下に説明する。
【図面の簡単な説明】
【００３８】
【図１】従来のアンチヒューズメモリセルの断面図である。
【図２Ａ】本発明の１つの好適実施例のアンチヒューズメモリセルの平面図である。
【図２Ｂ】本発明のもう１つの好適実施例の図２Ａ中のアンチヒューズメモリセルのＡ−Ａ’ 線に沿った断面図である。
【図２Ｃ】本発明のもう１つの好適実施例の図２Ａ中のアンチヒューズメモリセルのＡ−Ａ’ 線に沿った断面図である。
【図２Ｄ】本発明のもう１つの好適実施例のアンチヒューズメモリセルの断面図である。
【図３】本発明の１つの好適実施例のアンチヒューズメモリアレイアレイの回路概略図である。
【図４Ａ】アンチヒューズメモリアレイに対しプログラミング操作を行う１つの実例の説明図である。
【図４Ｂ】アンチヒューズメモリアレイに対し読み取り操作を行う１つの実例の説明図である。
【図５Ａ】プログラミング操作を行う時の選定メモリセルＭ１３の断面説明図である。
【図５Ｂ】プログラミング操作を行う時の非選定メモリセルＭ１１の断面説明図である。
【図５Ｃ】読み取り操作を行う時の選定メモリセルＭ１３の断面説明図である。
【図６】プログラミング特性の説明図である。
【発明を実施するための形態】
【００３９】
本発明のカップリングチャネルを使用したアンチヒューズメモリは、複数のメモリセルアレイを含む。各メモリセルアレイは、複数のメモリセルが列/行アレイに配列されて構成される。図２Ａが示すのは、本発明の好適実施例のカップリングチャネルを使用したアンチヒューズメモリの平面図である。図２Ｂが示すのは、図２Ａ中のＡ−Ａ’線に沿った断面図である。
【００４０】
図２Ａ及び図２Ｂを参照し、本発明のカップリングチャネルを使用したアンチヒューズメモリセルが、例えば、基板１００上に設置される。基板１００は、例えば、第１導電型の基板である。また、基板１００中に、例えば、隔離構造１０２を設置し、アクティブ領域（active area）を定義する。隔離構造１０２は、例えば、シャロートレンチ隔離構造又はフィールド酸化層である。
【００４１】
本発明のカップリングチャネルを使用したアンチヒューズメモリセルは、第２導電型のドープ領域１０４と、カップリングゲート（coupling gate）１０６と、ゲート誘電層１０８と、アンチヒューズゲート（anti-fuse gate）１１０と、アンチヒューズ層１１２と、を含む。
【００４２】
ドープ領域１０４が、基板１００中に設置される。ドープ領域１０４及び隔離構造１０２の間に、例えば、チャネル領域（channel region）を定義する。
【００４３】
カップリングゲート１１０が、基板１００上に設置される。第１実施例において、アンチヒューズゲート１１０の一部分が、例えば、隔離構造１０２上に設置される。
【００４４】
アンチヒューズ層１１２が、アンチヒューズゲート１１０及び基板１００の間に設置される。アンチヒューズ層１１２の材質が、例えば、酸化シリコン又はその他のゲート酸化層を形成可能な絶縁層（例えば、HfO2、Al2O3等の誘電値の高い酸化層）である。アンチヒューズゲート１１０及びアンチヒューズ層１１２は、アンチヒューズ構造を構成する。アンチヒューズゲート１１０下方のアンチヒューズ層１１２を崩壊させることによりプログラミング操作を行う。
【００４５】
カップリングゲート１０６は、例えば、ドープ領域１０４及びアンチヒューズゲート１１０の間の基板１００上に設置され、且つカップリングゲート１０６がドープ領域１０４と隣り合う。アンチヒューズゲート１１０及びカップリングゲート１０６は、間隔１１４を有し、そのうち、該間隔１１４の長さが２μｍ以下である。アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が、第１導電型を表す。本実施例において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型を表すとは、以下を指している：デバイス製造過程において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型ドーパント及び第２導電型ドーパントを同時に含有し得るが、最終的な結果がアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００を第１導電型として表すものであれば良い。カップリングゲート１０６の材質は、例えば、ドープポリシリコンである。カップリングゲートが、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００中にカップリングチャネルを形成することに用いられる。
【００４６】
そのうち、特殊な設計（例えば、フォトマスクをそれにフォトレジストを間隔１１４の上に形成させるよう設計する）を介し、第２導電型のドープを間隔１１４の下の基板に注入しないようにすることができる。
【００４７】
ゲート誘電層１０８が、例えば、カップリングゲート１０６及び基板１００の間に設置される。ゲート誘電層１０８の材質が、例えば、酸化シリコン又はその他のゲート酸化層を形成可能な絶縁層（例えば、HfO2、Al2O3等の誘電値の高い酸化層）である。カップリングゲート１０６及びゲート誘電層１０８がカップリングゲート構造を構成する。アンチヒューズ１１２及びゲート誘電層１０８の厚さが、例えば、同一である。
【００４８】
本発明のアンチヒューズメモリセルにおいて、必要に応じて第１導電型のウェル領域１１６を設置することもできる。ドープ領域１０４が、例えば、ウェル領域１１６中に設置され、且つウェル領域１１６の一部分がカップリングゲート１０６下方に位置する。
【００４９】
本発明のアンチヒューズメモリセルにおいて、必要に応じて第２導電型のドープ領域１１８を設置することもできる。ドープ領域１１８が、例えば、ドープ領域１０４及びカップリングゲート１０６の間に設置される。ドープ領域１１８が、ソース/ドレイン延伸領域、二重拡散領域又は低濃度ドープ領域である。
【００５０】
本発明のアンチヒューズメモリセルにおいて、必要に応じてポケットドープ領域(pocket-doped region)１２０を設置することもできる。ポケットドープ領域１２０がドープ領域１１８下方に設置される。
【００５１】
本発明のアンチヒューズメモリセルにおいて、必要に応じてスペーサ（spacer）１２２を設置することができる。スペーサ１２２がカップリングゲート１０６及びアンチヒューズ１１０の側壁に設置される。また、スペーサ１２２が、カップリングゲート１０６及びアンチヒューズゲート１１０の間の間隔を充填する。
【００５２】
上記実施例において、第１導電型がＰ型であれば、第２導電型がＮ型であり、前記第１導電型がＮ型であれば、第２導電型がＰ型である。
【００５３】
図２Ｃが示すのは、本発明のもう１つの好適実施例のカップリングチャネルを使用したアンチヒューズメモリセルの断面図である。
【００５４】
図２Ｃを参照し、本発明のカップリングチャネルを使用したアンチヒューズメモリセルが、例えば、基板１００上に設置される。基板１００が、例えば、第１導電型の基板である。基板１００中に第１導電型のウェル１２４を設置する。また、基板１００中に、例えば、隔離構造１０２を設置し、アクティブ領域（active area）を定義する。
【００５５】
本発明のカップリングチャネルを使用したアンチヒューズメモリセルが第２導電型のドープ領域１０４と、カップリングゲート（coupling gate）１０６と、ゲート誘電層１０８と、アンチヒューズゲート(anti-fuse gate)１１０と、アンチヒューズ層１１２と、を含む。
【００５６】
ドープ領域１０４が第１導電型のウェル領域１２４中に設置され、ドープ領域１０４及び隔離構造１０２の間にチャネル領域（channel region）を定義する。
【００５７】
カップリングゲート１０６が、例えば、ドープ領域１０４及び隔離構造１０２の間の基板１００上に設置され、且つカップリングゲート１０６がドープ領域１０４と隣り合う。カップリングゲート１０６の材質が、例えば、ドープポリシリコンである。カップリングゲート１０６がアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００中にカップリングチャネルを形成することに用いられる。
【００５８】
ゲート誘電層１０８が、例えば、カップリングゲート１０６及びウェル１２４の間に設置される。ゲート誘電層１０８の材質が、例えば、酸化シリコン又はその他のゲート酸化層を形成可能な絶縁層（例えば、HfO2、Al2O3等の誘電値の高い酸化層）である。カップリングゲート１０６及びゲート誘電層１０８がカップリングゲート構造を構成する。
【００５９】
アンチヒューズゲート１１０がカップリングゲート１０６及び隔離構造１０２の間のウェル領域１２４上に設置される。アンチヒューズゲート１１０及びカップリングゲート１０６が間隔１１４を有し、そのうち、該間隔１１４の長さが２μｍ以下である。アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型を表す。本実施例において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型を表すことは、以下を指している：デバイス製造過程において、アンチヒューズゲート１１０及びアンチヒューズゲート１０６の間の基板１００が第１導電型ドーパント及び第２導電型ドーパントを同時に含有し得るが、ただ最終的な結果がアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００に第１導電型を表させるものであればよい。第１実施例において、アンチヒューズゲート１１０の一部分が隔離構造１０２上に設置される。
【００６０】
アンチヒューズ層１１２がアンチヒューズゲート１１０及びウェル領域１２４の間に設置される。アンチヒューズ層１１２の材質が、例えば、酸化シリコン又はその他のゲート酸化層を形成可能な絶縁層（例えば、HfO2、Al2O3等の誘電値の高い酸化層）である。アンチヒューズゲート１１０及びアンチヒューズ層１１２がアンチヒューズ構造を構成する。アンチヒューズ層１１２及びゲート誘電層１０８の厚さが、例えば、同一である。
【００６１】
本発明のアンチヒューズメモリセルにおいて、必要に応じて第２導電型のドープ領域（light-doped region）１１８を設置することができる。ドープ領域１１８が、例えば、ドープ領域１０４及びカップリングゲート１０６の間に設置される。ドープ領域１１８が、ソース/ドレイン延伸部、二重拡散領域又は低濃度ドープ領域である。
【００６２】
本発明のアンチヒューズメモリセルにおいて、必要に応じてポケットドープ領域１２０（pocket-doped region）を設置することができる。ポケットドープ領域１２０がドープ領域１１８下方に設置される。
【００６３】
本発明のアンチヒューズメモリセルにおいて、必要に応じてスペーサ（spacer）１２２を設置することもできる。スペーサ１２２がカップリングゲート１０６及びアンチヒューズ１１０の側壁に設置される。また、スペーサ１２２が、カップリングゲート１０６及びアンチヒューズゲート１１０の間の間隔を充填するか、充填しない。
【００６４】
上記実施例において、第１導電型がＰ型であれば、第２導電型がＮ型であり、前記第１導電型がＮ型であれば、第２導電型がＰ型である。
【００６５】
図２Ｄが示すのは、本発明のもう１つの好適実施例のカップリングチャネルを使用したアンチヒューズメモリセルの断面図である。
【００６６】
図２Ｄを参照し、本発明のカップリングチャネルを使用したアンチヒューズメモリセルは、例えば、基板１００上に設置される。基板１００が、例えば、第１導電型の基板である。基板１００中に第１導電型のウェル領域１２４を設置する。基板１００中に第１導電型のアクティブ領域（active area）を設置する。
【００６７】
本発明のカップリングチャネルを使用したアンチヒューズメモリセルは、第２導電型のドープ領域１０４、カップリングゲート（coupling gate）１０６と、ゲート誘電層１０８と、アンチヒューズゲート(anti-fuse gate)１１０と、アンチヒューズ層１１２と、第２導電型のドープ領域１２６と、を含む。
【００６８】
ドープ領域１０４、ドープ領域１２６が第１導電型のウェル領域１２４中に設置される。カップリングゲート（coupling gate）１０６及びアンチヒューズゲート(anti-fuse gate)１１０がドープ領域１０４及びドープ領域１２６の間の基板１００上に設置される。
【００６９】
アンチヒューズゲート１１０が基板１００上に設置される。アンチヒューズ層１１２がアンチヒューズゲート１１０及び基板１００の間に設置される。アンチヒューズ層１１２の材質が、例えば、酸化シリコン又はその他のゲート酸化層を形成可能な絶縁層（例えば、HfO2、Al2O3等の誘電値の高い酸化層）である。アンチヒューズゲート１１０及びアンチヒューズ層１１２がアンチヒューズ構造を構成する。
【００７０】
カップリングゲート１０６が、例えば、ドープ領域１０４及びアンチヒューズゲート１１０の間の基板１００上に設置され、且つカップリングゲート１０６がドープ領域１０４と隣り合う。アンチヒューズゲート１１０及びカップリングゲート１０６は、間隔１１４を有し、そのうち、該間隔１１４の長さが２μｍ以下である。アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が、第１導電型を表す。本実施例において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型を表すとは、以下を指している：デバイス製造過程において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型ドーパント及び第２導電型ドーパントを同時に含有し得るが、ただ最終的な結果がアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００を第１導電型として表すものであれば良い。カップリングゲート１０６の材質が、例えば、ドープポリシリコンである。カップリングゲート１０６がアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００中にカップリングチャネルを形成することに用いられる。
【００７１】
ゲート誘電層１０８が、例えば、カップリングゲート１０６及び基板１００の間に設置される。ゲート誘電層１０８の材質が、例えば、酸化シリコン又はその他のゲート酸化層を形成可能な絶縁層（例えば、HfO2、Al2O3等の誘電値の高い酸化層）である。カップリングゲート１０６及びゲート誘電層１０８がカップリングゲート構造を構成する。アンチヒューズ層１１２及びゲート誘電層１０８の厚さが、例えば、同一である。
【００７２】
本発明のアンチヒューズメモリセルにおいて、必要に応じて第２導電型のドープ領域（light-doped region）１１８、ドープ領域１１８ａを設置することもできる。ドープ領域１１８が、例えば、ドープ領域１０４及びカップリングゲート１０６の間に設置される。ドープ領域１１８ａが、例えば、ドープ領域１２６及びアンチヒューズゲート１１０の間に設置される。ドープ領域１１８、ドープ領域１１８ａが、ソース/ドレイン延伸部、二重拡散領域又は低濃度ドープ領域である。
【００７３】
本発明のアンチヒューズメモリセルにおいて、必要に応じてポケットドープ領域１２０（pocket-doped region）、ポケットドープ領域１２０ａを設置することもできる。ポケットドープ領域１２０、ポケットドープ領域１２０ａがドープ領域１１８、ドープ領域１１８ａ下方に設置される。
【００７４】
本発明のアンチヒューズメモリセルにおいて、必要に応じてスペーサ（spacer）１２２を設置することもできる。スペーサ１２２がカップリングゲート１０６及びアンチヒューズ１１０の側壁に設置される。また、スペーサ１２２が、カップリングゲート１０６及びアンチヒューズゲート１１０の間の間隔を充填するか、充填しない。
【００７５】
上記実施例において、第１導電型がＰ型であれば、第２導電型がＮ型であり、前記第１導電型がＮ型であれば、第２導電型がＰ型である。
【００７６】
本発明のアンチヒューズメモリセルにおいて、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型を表す。本実施例において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型を表すとは、以下を指している：デバイス製造過程において、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００が第１導電型ドーパント及び第２導電型ドーパントを同時に含有し得るが、ただ最終的な結果がアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板を第１導電型として表すものであれば良い。図２Ａに示すように、本発明のアンチヒューズメモリセルを製造する時、ブロック層１２８（Ｎ+ブロック層及び/又はＰ+ブロック層及びＬＤＤブロック層）を利用し、ドーパントがアンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００に注入しないようにする。このように、アンチヒューズゲート１１０及びカップリングゲート１０６の間の下方のカップリングチャネル部分が基板又はウェル領域１２４と同一の材質を維持する。Ｎ+ブロック層及び/又はＰ+ブロック層は、Ｎ＋及び/又はＰ+注入プロセスを行う時、ドーパントをブロックし、アンチヒューズゲート１１０及びカップリングゲート１０６の間の下方の領域にＮ+及び/又はＰ+ドーパントが注入されないようにすることに用いられる。ＬＤＤブロック層は、プロセスにおいて、ＬＤＤの注入プロセスを行う時、ＬＤＤ注入をブロックし、アンチヒューズゲート１１０及びカップリングゲート１０６の間の下方の領域にドーパントが注入されないようにすることに用いる。
【００７７】
本発明のアンチヒューズメモリセルにおいて、カップリングゲート構造を利用し、アンチヒューズ構造及びドープ領域１０４（ビット線）を分け、アンチヒューズメモリセルに対しプログラミング又は読み取り操作を行う時、カップリングゲート１０６及びアンチヒューズゲート１１０に電圧を印加し、フリンジ電界効果によって、アンチヒューズゲート１１０及びカップリングゲート１０６の間の基板１００中にカップリングチャネルを形成し、フリンジ電界効果によって、アンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、所謂「反転チャネル」(inversion channel)を形成し、メモリセルのチャネル領域をオンにし（turn on）、このメモリセルの特殊な設計により、アンチヒューズメモリ層の崩壊し得る点の下方にポケットドープ領域、低濃度ドープドレイン及びソース/ドレインドープ領域を有さず、アンチヒューズ層１１２が崩壊（break down）を発生する位置を制御し、従来式のアンチヒューズメモリが発生し易い読み取り電流がない又は大き過ぎるという問題を回避することができる。
【００７８】
アンチヒューズメモリセルに対しプログラミング操作を行う時、カップリングゲート１０６に印加される電圧がゲート誘電層１０８を崩壊させない必要があり、アンチヒューズゲート１１０に印加される電圧は、アンチヒューズ層１１２を崩壊させる必要がある。ゲート誘電層１０８及びアンチヒューズ層１１２の材質及び厚さが同一であれば、ゲート誘電層１０８を崩壊させないように、カップリングゲート１０６に印加する電圧がアンチヒューズゲート１１０に印加する電圧より小さくする必要がある。また一方で、ゲート誘電層１０８及びアンチヒューズ層１１２の材質が同一であれば、ゲート誘電層１０８の厚さを増加することによって、カップリングゲート１０６に印加する電圧がアンチヒューズゲート１１０に印加する電圧に等しくとも、ゲート誘電層１０８を崩壊させることがないようにする。
【００７９】
図３が示すのは、本発明の１つの好適実施例のカップリングチャネルを使用したアンチヒューズメモリセルアレイの回路概略図である。
【００８０】
図３を参照し、本発明のカップリングチャネルを使用したアンチヒューズメモリは、例えば、複数のメモリセルアレイにより構成される。メモリセルアレイについて、以下に説明する。本実施例において、３×３のメモリセルにより構成されるメモリセルアレイを例として説明を行うが、メモリセルアレイを構成するメモリセルの個数は、実際の状況に応じて変動することができ、例えば、メモリセルアレイは、６４個、２５６個、５１２個のメモリセル等から構成されることができる。図３において、Ｘ方向が列方向として定義され、Ｙ方向が行方向として定義される。
【００８１】
メモリセルアレイは、複数のメモリセルＭ１１〜Ｍ３３と、複数のカップリングゲート線ＣＧ１〜ＣＧ３と、複数のアンチヒューズゲート線ＡＦ１〜ＡＦ３と、複数のビット線ＢＬ１〜ＢＬ３と、を含む。
【００８２】
各メモリセルＭ１１〜Ｍ３３が上記図２Ａ及び図２Ｂの構造を有し、詳細については、ここでは再度記載しない。
【００８３】
複数のカップリングゲート線ＣＧ１〜ＣＧ３は、基板上に平行設置され、列方向（Ｘ方向）に延伸する。カップリングゲート線ＣＧ１〜ＣＧ３は、それぞれ、同一行のメモリセルのカップリングゲートを接続する。例えば、カップリングゲート線ＣＧ１が複数のメモリセルＭ１１〜Ｍ１３のカップリングゲートを接続し、カップリングゲート線ＣＧ２が複数のメモリセルＭ２１〜Ｍ２３のカップリングゲートを接続し、カップリングゲート線ＣＧ３が複数のメモリセルＭ３１〜Ｍ３３のカップリングゲートを接続する。
【００８４】
複数のアンチヒューズゲート線ＡＦ１〜ＡＦ３は、基板上に平行設置され、列方向（Ｘ方向）に延伸する。アンチヒューズゲート線ＡＦ１〜ＡＦ３は、それぞれ、同一行のメモリセルのアンチヒューズゲートを接続する。例えば、アンチヒューズゲート線ＡＦ１が複数のメモリセルＭ１１〜Ｍ１３のアンチヒューズゲートを接続し、アンチヒューズゲート線ＡＦ２が複数のメモリセルＭ２１〜Ｍ２３のアンチヒューズゲートを接続し、アンチヒューズゲート線ＡＦ３が複数のメモリセルＭ３１〜Ｍ３３のアンチヒューズゲートを接続する。
【００８５】
複数のビット線ＢＬ１〜ＢＬ３は、基板上に平行設置され、行方向（Ｙ方向）に延伸する。ビット線ＢＬ１〜ＢＬ３は、それぞれ、同一行のメモリセルのドープ領域を接続する。例えば、ビット線ＢＬ１が複数のメモリセルＭ１１〜Ｍ３１のドープ領域を接続し、ビット線ＢＬ２が複数のメモリセルＭ１２〜Ｍ３２のドープ領域を接続し、ビット線ＢＬ３が複数のメモリセルＭ１３〜Ｍ３３のドープ領域を接続する。
【００８６】
続いて、本発明のアンチヒューズメモリの操作方法を説明し、それは、プログラミング、データ読み取り等の操作モードを含む。本発明のアンチヒューズメモリの操作方法について、以下に１つの好適実施例を提供し、説明する。但し、本発明のアンチヒューズメモリアレイの操作方法は、これら方法に制限するものではない。下記説明において、図面中のメモリセルＭ１３を実例として説明を行う。
【００８７】
図４Ａ及び図４Ｂがそれぞれ示すのは、メモリアレイに対しプログラミング操作及び読み取り操作を行う一実例の説明図である。図５Ａが示すのは、プログラミング操作を行う時の選定メモリセルＭ１３の断面説明図である。図５Ｂが示すのは、プログラミング操作を行う時の非選定メモリセルＭ１１の断面説明図である。図５Ｃが示すのは、読み取り操作を行う時の非選定メモリセルＭ１３の断面説明図である。
【００８８】
図４Ａを参照し、選定したメモリセルＭ１３に対しプログラミング操作を行う時、選定メモリセルＭ１３に結合される選定カップリングゲート線ＣＧ１に電圧Ｖｐ１を印加し、選定メモリセルＭ１３に結合される選定アンチヒューズゲート線ＡＦ１に電圧Ｖｐ２を印加し、選定メモリセルＭ１３に結合される選定ビット線ＢＬ３に電圧Ｖｐ３を印加する。非選定ビット線ＢＬ１，ＢＬ２に電圧Ｖｐ４を印加する。電圧Ｖｐ１及び電圧Ｖｐ２は、フリンジ電界効果を発生するのに十分でなければならず、選定メモリセルＭ１３のアンチヒューズゲートＡＦ及びカップリングゲートＣＧの間にカップリングチャネルを形成し、選定メモリセルＭ１３のチャネル領域をオンにさせる。電圧Ｖｐ２及び電圧Ｖｐ３の間の電圧差は、選定メモリセルＭ１３のアンチヒューズゲートＡＦ下方のアンチヒューズ層を崩壊させるのに十分である。電圧Ｖｐ１及び電圧Ｖｐ３の間の電圧差は、選定メモリセルＭ１３のカップリングゲートＣＧ下方のゲート誘電層を崩壊させるのに十分でない。電圧Ｖｐ１が、例えば、電圧Ｖｐ２の半分である。電圧Ｖｐ２及び電圧Ｖｐ４の間の電圧差は、選定メモリセルＭ１３のアンチヒューズゲートＡＦ下方のアンチヒューズ層を崩壊させるのに十分でない。電圧Ｖｐ４が、例えば、電圧Ｖｐ２の半分である。
【００８９】
本実施例において、アンチヒューズ層の厚さが、例えば、４〜６０Åであり、電圧Ｖｐ２及び電圧Ｖｐ３の電圧差が、例えば、１〜１２Ｖであり、電圧Ｖｐ１が、例えば、約４Ｖであり、電圧Ｖｐ２が、例えば、約８Ｖであり、電圧Ｖｐ３が、例えば、約０Ｖである。
【００９０】
図５Ａに示すように、選定メモリセルＭ１３をプログラミングする時、カップリングゲート線ＣＧ１（カップリングゲートＣＧ）に印加する電圧Ｖｐ１及びアンチヒューズゲートＡＦ１（アンチヒューズゲートＡＦ）に印加する電圧Ｖｐ２が、それぞれカップリングゲートＣＧ及びアンチヒューズゲートＡＦ下方の基板のチャネルをオンにする。更に、カップリングゲート線ＣＧ１（カップリングゲートＣＧ）に印加する電圧Ｖｐ１及びアンチヒューズゲートＡＦ１（アンチヒューズゲートＡＦ）に印加する電圧Ｖｐ２がフリンジ電界効果を発生し、選定メモリセルＭ１３のアンチヒューズゲートＡＦ及びカップリングゲートＣＧの間にカップリングチャネル２０４を形成する。従って、ビット線ＢＬ３（ドープ領域２０２）に印加する電圧Ｖｐ３がカップリングゲートＣＧ下方のチャネル、カップリングチャネル２０４及びアンチヒューズゲートＡＦ下方のチャネルを経由し、アンチヒューズＡＦ下方に到達する。その後、アンチヒューズゲートＡＦに印加する電圧Ｖｐ２及びビット線ＢＬ３（ドープ領域２０２）に印加する電圧Ｖｐ３の電圧差によりアンチヒューズ層２００を崩壊させ、これにより選定メモリセルＭ１３をプログラムする。
【００９１】
プログラミング操作を行う時、選定メモリセルＭ１３とカップリングゲート線ＣＧ１及びアンチヒューズゲート線ＡＦ１を共有するその他の非選定メモリセルＭ１１（図５Ｂ参照）及びＭ１２において、非選定メモリセルＭ１１，Ｍ１２に結合される非選定ビット線ＢＬ１，ＢＬ２に印加する電圧Ｖｐ４及びアンチヒューズゲート線ＡＦ１に印加する電圧Ｖｐ２の間の電圧差がその他の非選定メモリセルＭ１１，Ｍ１２のそれぞれのアンチヒューズ層２００を崩壊させるのに十分でなく、非選定メモリセルＭ１１，Ｍ１２がプログラミングされることを抑制することができる。
【００９２】
プログラミング操作を行う時、選定メモリセルＭ１３とビット線ＢＬ３を共有するその他の非選定メモリセルＭ２３，Ｍ３３において、これら非選定メモリセルＭ２３，Ｍ３３に結合される非選定カップリングゲート線ＣＧ２，ＣＧ３及びアンチヒューズゲート線ＡＦ２，ＡＦ３に印加する電圧（全て０Ｖである）は、選定メモリセルＭ１３のアンチヒューズゲートＡＦ及びカップリングゲートＣＧの間にカップリングチャネル２０４を形成することができない。即ち、非選定メモリセルＭ２３，Ｍ３３のチャネル領域がオフ（turn off）状態になる。これら非選定メモリセルＭ２３，Ｍ３３のアンチヒューズゲートＡＦ及び基板が電圧差を有さないので、その他の非選定メモリセルＭ２３，Ｍ３３のアンチヒューズ層２００が崩壊せず、即ち、非選定メモリセルＭ２３，Ｍ３３がプログラムされない。
【００９３】
プログラミング操作を行う時、非選定メモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２について、非選定メモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２に結合される非選定カップリングゲート線ＣＧ２，ＣＧ３及びアンチヒューズゲート線ＡＦ２，ＡＦ３に印加する電圧（全て０Ｖである）は、アンチヒューズゲートＡＦ及びカップリングゲートＣＧの間にカップリングチャネルを形成することができない。即ち、非選定メモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２のチャネル領域がオフ（turn off）状態になる。これら非選定メモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２のアンチヒューズゲートＡＦ及び基板が電圧差を有さないので、その他の非選定メモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２のアンチヒューズ層２００が崩壊しない。言い換えれば、非選定メモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２がプログラムされない。
【００９４】
上記実施例のアンチヒューズメモリのプログラミング操作において、メモリセルアレイ中の単一のメモリセルを単位としてプログラミング操作を行うが、本発明のアンチヒューズメモリのプログラミング操作は、各制御線及び各プログラミング線の制御により、バイト、セグメント、又はパーティションを単位としてプログラミングを行うこともできる。
【００９５】
図４Ｂは、アンチヒューズメモリアレイが読み取り操作を行う実例の説明図である。
【００９６】
図４Ｂ及び図５Ｃを参照し、選定メモリセルＭ１３に対し、読み取り操作を行う時、選定メモリセルＭ１３に結合される選定カップリングゲート線ＣＧ１に電圧Ｖｒ１を印加し、選定メモリセルＭ１３に結合される選定アンチヒューズゲート線ＡＦ１に電圧Ｖｒ２を印加し、選定メモリセルＭ１３に結合される選定ビット線ＢＬ３に電圧Ｖｒ３を印加する。非選定ビット線ＢＬ１，ＢＬ２に電圧Ｖｒ4を印加する。電圧Ｖｒ１及び電圧Ｖｒ２がフリンジ電界効果を発生するに十分であり、選定メモリＭ１３のアンチヒューズゲートＡＦ及びカップリングゲートＣＧの間にカップリングチャネル２０４を形成し、選定メモリセルＭ１３のチャネル領域をオンにする。
【００９７】
本実施例において、電圧Ｖｒ１が、例えば、約１．２Ｖであり、電圧Ｖｒ２が、例えば、約１．２Ｖであり、電圧Ｖｒ３が、例えば、約０Ｖであり、電圧Ｖｒ４が、例えば、約１．２Ｖである。
【００９８】
上記バイアス電圧状況において、メモリセルのチャネル電流Ｉｒの大きさを検出することにより、このメモリセルＭ１３中に保存するデジタル情報を判断することができる。
【００９９】
図６が示すのは、プログラミング特性の説明図である。図６に示すように、アンチヒューズ層（例えば、酸化シリコン）崩壊前、メモリセルが高い抵抗を示し、また、如何なる読み取り電流も有さない。電圧ＶＡＦ（＝ＶＰＰ）をアンチヒューズゲートに印加し、電圧ＶＣＧ（１/２*ＶＰＰ）をカップリングゲートに印加し、その他のノードを接地することにより、プログラミングバイアス約１μs〜１０μsを提供する。アンチヒューズゲートのアンチヒューズ層（例えば、酸化シリコン）が高い電場の印加により、ゲート絶縁層を崩壊させ、メモリセルに低い抵抗を示させる。従って、このアンチヒューズメモリセル中に読み取りバイアスを利用し、検出可能な読み取り電流を示すことができる。
【０１００】
上記操作方法において、選定メモリセルにプログラミング操作を行う時、カップリングゲート及びアンチヒューズゲートに印加する電圧がフリンジ電界効果を発生することができ、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、反転チャネル（inversion channel）を形成し、この反転チャネルが選定メモリセルのアンチヒューズメモリセル及びカップリングゲートの間の基板において、カップリングチャネルとされ、チャネル領域をオンにする。ドープ領域に印加する電圧がカップリングゲート下方のチャネル、カップリングチャネル及びアンチヒューズゲート下方のチャネルを経て、アンチヒューズゲート下方に到達するので、従来のメモリに比較し、本発明は、アンチヒューズメモリ層の崩壊し得る点の下方にポケットドープ領域、低濃度ドープドレイン及びソース/ドレインドープ領域を有さないよう設計し、アンチヒューズ層の崩壊を発生する位置を制御することができ、従来式のアンチヒューズメモリが発生し易い読み取り電流がない又は大き過ぎるという問題を回避し、メモリの歩留まり及び信頼性を向上することができる。
【０１０１】
上記のように、本発明のアンチヒューズメモリ及びその操作方法において、カップリングゲート構造を利用し、アンチヒューズ構造及びドープ領域（ビット線）を分ける。操作時、カップリングゲート及びアンチヒューズゲートに印加する電圧がフリンジ電界効果を発生することができ、フリンジ電界効果によりアンチヒューズゲート及びカップリングゲートの間の基板中に誘導電荷を形成し、反転チャネル（inversion channel）を形成し、この反転チャネルが選定メモリセルのアンチヒューズメモリセルのチャネル領域をオンにする。して選定メモリのアンチヒューズゲート及びカップリングゲートの間にカップリングチャネルを形成し、選定メモリセルのチャネル領域をオンにし、アンチヒューズ層の崩壊し得る点下方にポケットドープ領域、低濃度ドープドレイン及びソース/ドレインドープ領域を有さないよう設計し、アンチヒューズ層の崩壊を発生する位置を制御することができ、従来式のアンチヒューズメモリが発生し易い読み取り電流がない又は大き過ぎるという問題を回避し、メモリの歩留まり及び信頼性を向上することができる。
【０１０２】
また、本発明のアンチヒューズメモリの操作方法は、各カップリングゲート線、各アンチゲート線及び各ビット線の制御により、単一のメモリセル、バイト、セグメント又はパーティションを単位としてプログラミング及び読み取りを行うことができる。
【０１０３】
以上のごとく、この発明を実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【符号の説明】
【０１０４】
１０    ゲート
１６    ドープ領域
１８    酸化シリコン層
２０    ポケットドープ領域
２２    低濃度ドープドレイン
１００    基板
１０２    隔離構造
１０４，１２６，２０２    ドープ領域
１０６，ＣＧ    カップリングゲート
１０８    ゲート誘電層
１１０，ＡＦ    アンチヒューズゲート
１１２，２００    アンチヒューズ層
１１４    間隔
１１６，１２４    ウェル領域
１１８，１１８ａ    ドープ領域
１２０，１２０ａ    ポケットドープ領域
１２２    スペーサ
１２８    ブロック層
２０４    カップリングチャネル
ａ，ｂ，ｃ    アンチヒューズゲート線
ＡＦ１〜ＡＦ３    アンチヒューズゲート線
ＢＬ１〜ＢＬ３    ビット線
ＣＧ１〜ＣＧ３    カップリングゲート線
Ｍ１１〜Ｍ３３    メモリセル
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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