【手続補正書】
【提出日】平成28年6月23日(2016.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の処理ユニットによって、メモリに格納された共通ページテーブルを使用して、仮想メモリアドレスを物理メモリアドレスに変換することと、ここにおいて、前記第１の処理ユニットは、中央処理ユニット（ＣＰＵ）を備える、
前記第１の処理ユニットによって、前記物理メモリアドレスによって識別されるメモリチャンクにアクセスすることと、
第２の処理ユニットによって、前記メモリに格納された前記共通ページテーブルを使用して、前記仮想メモリアドレスを前記物理メモリアドレスに変換することと、ここにおいて、前記第２の処理ユニットは、グラフィックス処理ユニット（ＧＰＵ）を備える、
前記第２の処理ユニットによって、前記物理メモリアドレスによって識別される前記メモリチャンクにアクセスすることと
を備え、
ここにおいて、前記共通ページテーブルは、前記第１の処理ユニットと前記第２の処理ユニットに共通であり、アプリケーションのジョブによってアクセスされるメモリチャンクのための仮想メモリアドレスから物理メモリアドレスへのマッピングを格納し、
ここにおいて、前記共通ページテーブルは、前記第１の処理ユニットおよび前記第２の処理ユニットが、前記メモリチャンクにアクセスするために使用するページエントリを備え、前記ページエントリは、前記第１の処理ユニットによる前記メモリチャンクのアクセシビリティを定義する第１のセットの属性ビットと、前記第２の処理ユニットによる同じメモリチャンクのアクセシビリティを定義する第２のセットの属性ビットと、前記メモリチャンクの物理アドレスを定義する物理アドレスビットとを備え、前記第１のセットの属性ビットによって定義されるような、前記第１の処理ユニットによる前記メモリチャンクの前記アクセシビリティは、前記第２のセットの属性ビットによって定義されるような、前記第２の処理ユニットによる前記メモリチャンクの前記アクセシビリティとは異なり、前記第１のセットの属性に基づいて、前記第１の処理ユニットは、前記メモリチャンクへの読み取りアクセスおよび書き込みアクセスを有し、前記第２のセットの属性に基づいて、前記第２の処理ユニットは、前記メモリチャンクへの読み取りのみのアクセスを有する、方法。
【請求項２】
前記ページエントリは、前記第１の処理ユニットと前記第２の処理ユニットの両方に共通である属性を定義する第３のセットの属性ビットを備える、請求項１に記載の方法。
【請求項３】
前記第１のセットの属性ビットは、前記第１の処理ユニットが前記メモリチャンクへの書き込みアクセスを有するかどうかを定義し、かつ前記第１の処理ユニットが前記メモリチャンクへの読み取りアクセスを有するかどうかを定義し、
前記第２のセットの属性ビットは、前記第２の処理ユニットが前記メモリチャンクへの書き込みアクセスを有するかどうかを定義し、かつ前記第２の処理ユニットが前記メモリチャンクへの読み取りアクセスを有するかどうかを定義する、
請求項１に記載の方法。
【請求項４】
前記第１の処理ユニットは、第１のメモリ管理ユニット（ＭＭＵ）を備え、前記第２の処理ユニットは、第２のＭＭＵを備え、前記第１のＭＭＵは、前記共通ページテーブルにアクセスするように構成され、前記第２のＭＭＵは、前記共通ページテーブルにアクセスするように構成される、請求項１に記載の方法。
【請求項５】
第３の処理ユニットによって、前記メモリに格納された前記共通ページテーブルを使用して、第２の仮想メモリアドレスを第２の物理メモリアドレスに変換することと、
前記第３の処理ユニットによって、前記第２の物理メモリアドレスによって識別されるメモリチャンクにアクセスすることと
をさらに備え、
ここにおいて、前記第２の処理ユニットと前記第３の処理ユニットは、入力／出力ＭＭＵ（ＩＯＭＭＵ）を共有し、前記ＩＯＭＭＵは、前記共通ページテーブルにアクセスするように構成される、請求項１に記載の方法。
【請求項６】
前記アプリケーションは、前記第１の処理ユニットと前記第２の処理ユニットの両方で実行中である、請求項１に記載の方法。
【請求項７】
第１の処理手段と、
第２の処理手段と、
メモリと
を備え、
ここにおいて、前記第１の処理手段は、
前記メモリに格納された共通ページテーブルを使用して、仮想メモリアドレスを物理メモリアドレスに変換するための第１の手段と、
前記物理メモリアドレスによって識別されるメモリチャンクにアクセスするための第１の手段と、を備え、
前記第１の処理手段は、中央処理ユニット（ＣＰＵ）を備える、
ここにおいて、前記第２の処理手段は、
前記メモリに格納された前記共通ページテーブルを使用して、前記仮想メモリアドレスを前記物理メモリアドレスに変換するための第２の手段と、
前記物理メモリアドレスによって識別される前記メモリチャンクにアクセスするための第２の手段と、を備え、
前記第２の処理手段は、グラフィックス処理ユニット（ＧＰＵ）を備える、
ここにおいて、前記共通ページテーブルは、前記第１の処理手段と前記第２の処理手段に共通であり、アプリケーションのジョブによってアクセスされるメモリチャンクのための仮想メモリアドレスから物理メモリアドレスへのマッピングを格納し、
ここにおいて、前記共通ページテーブルは、前記第１の処理手段および前記第２の処理手段が、前記メモリチャンクにアクセスするために使用するページエントリを備え、前記ページエントリは、前記第１の処理手段による前記メモリチャンクのアクセシビリティを定義する第１のセットの属性ビットと、前記第２の処理手段による同じメモリチャンクのアクセシビリティを定義する第２のセットの属性ビットと、前記メモリチャンクの物理アドレスを定義する物理アドレスビットとを備え、前記第１のセットの属性ビットによって定義されるような、前記第１の処理ユニットによる前記メモリチャンクの前記アクセシビリティは、前記第２のセットの属性ビットによって定義されるような、前記第２の処理ユニットによる前記メモリチャンクの前記アクセシビリティとは異なり、前記第１のセットの属性に基づいて、前記第１の処理ユニットは、前記メモリチャンクへの読み取りアクセスおよび書き込みアクセスを有し、前記第２のセットの属性に基づいて、前記第２の処理ユニットは、前記メモリチャンクへの読み取りのみのアクセスを有する、装置。
【請求項８】
前記ページエントリは、前記第１の処理手段と前記第２の処理手段の両方に共通である属性を定義する第３のセットの属性ビットを備える、請求項７に記載の装置。
【請求項９】
前記第１のセットの属性ビットは、前記第１の処理手段が前記メモリチャンクへの書き込みアクセスを有するかどうかを定義し、かつ前記第１の処理手段が前記メモリチャンクへの読み取りアクセスを有するかどうかを定義し、
前記第２のセットの属性ビットは、前記第２の処理手段が前記メモリチャンクへの書き込みアクセスを有するかどうかを定義し、かつ前記第２の処理手段が前記メモリチャンクへの読み取りアクセスを有するかどうかを定義する、
請求項７に記載の装置。
【請求項１０】
前記第１の処理手段は、第１のメモリ管理ユニット（ＭＭＵ）を備え、前記第２の処理手段は、第２のＭＭＵを備え、前記第１のＭＭＵは、前記共通ページテーブルにアクセスするように構成され、前記第２のＭＭＵは、前記共通ページテーブルにアクセスするように構成される、請求項７に記載の装置。
【請求項１１】
第３の処理手段をさらに備え、
ここにおいて、前記第３の処理手段は、
前記メモリに格納された前記共通ページテーブルを使用して、第２の仮想メモリアドレスを第２の物理メモリアドレスに変換するための第２の手段と、
前記第２の物理メモリアドレスによって識別される前記メモリチャンクにアクセスするための前記第２の手段と
を備える、請求項７に記載の装置。
【請求項１２】
前記アプリケーションは、前記第１の処理手段と前記第２の処理手段の両方で実行中である、請求項７に記載の装置。
【請求項１３】
命令を記憶したコンピュータ可読記憶媒体であって、前記命令は、実行されると、第１の処理ユニットおよび第２の処理ユニットに、
前記第１の処理ユニットによって、メモリに格納された共通ページテーブルを使用して、仮想メモリアドレスを物理メモリアドレスに変換することと、ここにおいて、前記第１の処理ユニットは、中央処理ユニット（ＣＰＵ）を備える、
前記第１の処理ユニットによって、前記物理メモリアドレスによって識別されるメモリチャンクにアクセスすることと、
前記第２の処理ユニットによって、前記メモリに格納された前記共通ページテーブルを使用して、前記仮想メモリアドレスを前記物理メモリアドレスに変換することと、ここにおいて、前記第２の処理ユニットは、グラフィックス処理ユニット（ＧＰＵ）を備える、
前記第２の処理ユニットによって、前記物理メモリアドレスによって識別される前記メモリチャンクにアクセスすることと
を行わせ、
ここにおいて、前記共通ページテーブルは、前記第１の処理ユニットと前記第２の処理ユニットに共通であり、アプリケーションのジョブによってアクセスされるメモリチャンクのための仮想メモリアドレスから物理メモリアドレスへのマッピングを格納し、
ここにおいて、前記共通ページテーブルは、前記第１の処理ユニットおよび前記第２の処理ユニットが、前記メモリチャンクにアクセスするために使用するページエントリを備え、前記ページエントリは、前記第１の処理ユニットによる前記メモリチャンクのアクセシビリティを定義する第１のセットの属性ビットと、前記第２の処理ユニットによる同じメモリチャンクのアクセシビリティを定義する第２のセットの属性ビットと、前記メモリチャンクの物理アドレスを定義する物理アドレスビットとを備え、前記第１のセットの属性ビットによって定義されるような、前記第１の処理ユニットによる前記メモリチャンクの前記アクセシビリティは、前記第２のセットの属性ビットによって定義されるような、前記第２の処理ユニットによる前記メモリチャンクの前記アクセシビリティとは異なり、前記第１のセットの属性に基づいて、前記第１の処理ユニットは、前記メモリチャンクへの読み取りアクセスおよび書き込みアクセスを有し、前記第２のセットの属性に基づいて、前記第２の処理ユニットは、前記メモリチャンクへの読み取りのみのアクセスを有する、コンピュータ可読記憶媒体。