(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】ウエハ（半導体ウエハ）１０のスクライブ領域１０ｄに、化学反応処理（エッチング処理）により表面３ａ側から溝１０ｅを形成する。また、溝１０ｅを形成した後、表面３ａの反対側に位置する裏面１０ｂを研削することで、スクライブ領域１０ｄの間に配置される複数のチップ領域１０ｃをそれぞれ分離する。ここで、スクライブ領域１０ｄの表面３ａには金属パターン３ｆが形成され、溝１０ｅを形成する工程では、金属パターン３ｆは除去されずに残る。【選択図】図１２
2013120767.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）表面、前記表面に形成された複数のチップ領域、前記複数のチップ領域のうちの互いに隣り合うチップ領域間に形成されたスクライブ領域、および前記表面とは反対側の裏面を有する半導体ウエハを準備する工程；
（ｂ）前記（ａ）工程の後、前記複数のチップ領域のそれぞれを覆い、かつ、前記スクライブ領域が露出するように、前記半導体ウエハの前記表面上にレジスト膜を形成する工程；
（ｃ）前記（ｂ）工程の後、前記スクライブ領域を、前記レジスト膜をマスクとした化学反応処理によって除去する工程；
（ｄ）前記（ｃ）工程の後、前記レジスト膜を除去し、接着剤を介してウエハ支持部材を前記半導体ウエハの前記表面に貼り付ける工程；
（ｅ）前記（ｄ）工程の後、前記半導体ウエハの前記裏面を研削することで、前記複数のチップ領域を互いに分離する工程、
ここで、前記スクライブ領域の前記表面には金属パターンが形成され、前記（ｂ）工程では前記金属パターンを覆うように前記レジスト膜を形成する。
【請求項２】
請求項１において、
前記（ｂ）工程までは、空気中における浮遊微粒子の数が第１の数以下で管理された第１の処理室で行い、
前記（ｂ）工程の後は、空気中における浮遊微粒子の数が前記第１の数よりも大きい第２の数以下で管理された第２の処理室で行い、
前記（ｅ）工程が施された後の前記半導体ウエハは、前記第１の処理室には搬送されないことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
前記（ｅ）の後、前記半導体ウエハの前記裏面側に形成された破砕層を化学反応処理により除去する工程を行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
前記化学反応処理は、プラズマエッチング処理であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１において、
前記化学反応処理は、ウェットエッチング処理であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体ウエハを分割して複数の半導体チップを取得する工程を有する半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００２−２５９４８号公報（特許文献１）には、シリコン基板にウエハ分割用の溝をドライエッチング法で形成した後、反対面側を研削し、ウエハを分割する方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２５９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体チップに対する薄型化の要求に伴い、半導体チップの抗折強度の低下が問題になる。特に、半導体ウエハを分割する工程において、ダイシングブレードなどを用いて半導体ウエハに物理的に切削加工を施して分割する場合、切断面に破砕層（μｍオーダ以下の微細なクラック層）が形成される。この破砕層は、半導体チップの強度の低下、すなわち、半導体チップの信頼性低下を引き起こす主要因の一つとなっている。
【０００５】
そこで本願発明者は、半導体チップの抗折強度を向上させる技術として、例えばエッチングなど、化学反応を利用して半導体ウエハを分割する技術について検討を行った。プラズマエッチング（ドライエッチング）やウェットエッチングなど、化学反応を利用して半導体ウエハのスクライブ領域（ダイシング領域）を切断する場合、スクライブ領域を物理的に切削加工する場合よりも、半導体ウエハに与えるストレスを大幅に低減できる。このため、半導体チップの強度低下の原因となる破砕層の発生を抑制できる。
【０００６】
ところが、単にエッチングによりスクライブ領域を切断した場合、以下の課題が生じることが判った。すなわち、スクライブ領域に形成された金属パターンはエッチングによって除去され難いため、異物になる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本願発明の一態様である半導体装置の製造方法は、半導体ウエハのスクライブ領域に、化学反応処理により表面側から溝を形成する。また、前記溝を形成した後、前記表面の反対側に位置する裏面を研削することで、スクライブ領域の間に配置される複数のチップ領域をそれぞれ分離する。ここで、前記スクライブ領域の前記表面には金属パターンが形成され、前記溝を形成する工程では、前記金属パターンは除去されずに残すものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１２】
すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態である半導体装置の上面図である。
【図２】図１に示す半導体装置の下面図である。
【図３】図１に示す半導体装置の内部構造を示す平面図である。
【図４】図３のＡ−Ａ線に沿った断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程の概要を示す説明図である。
【図６】図５に示すウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図である。
【図７】図６に示す半導体ウエハの断面図である。
【図８】図６に示す半導体ウエハのスクライブ領域の拡大断面図である。
【図９】図８に示す半導体ウエハの表面側にレジスト膜を形成した状態を模式的に示す断面図である。
【図１０】図９に示す半導体ウエハのスクライブ領域周辺を拡大して示す拡大断面図である。
【図１１】図１０に示す半導体ウエハにエッチング処理を施した状態を模式的に示す断面図である。
【図１２】図１１に示す半導体ウエハのスクライブ領域周辺を拡大して示す拡大断面図である。
【図１３】図１２に対する変形例としてウェットエッチング方式で溝を形成した状態を示す拡大断面図である。
【図１４】図１１に示す半導体ウエハが支持部材に固定された状態を示す断面図である。
【図１５】図５に示す裏面研削工程を示す断面図である。
【図１６】図１５に示す裏面研削後のウエハの状態を示す断面図である。
【図１７】図１６に示す支持部材を取り除いた状態を示す断面図である。
【図１８】図５に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図１９】図１８のＢ−Ｂ線に沿った拡大断面図である。
【図２０】図１９に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。
【図２１】図２０に示す半導体チップと配線基板を、複数のワイヤを介して電気的に接続した状態を示す拡大断面図である。
【図２２】図２１に示す半導体チップおよび複数のワイヤを封止した状態を示す拡大断面図である。
【図２３】貫通電極構造の半導体チップを模式的に示す断面図である。
【図２４】図２３に示す半導体チップを２枚積層した状態を模式的に示す断面図である。
【発明を実施するための形態】
【００１４】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１５】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１６】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１７】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１９】
本実施の形態では、半導体装置の一例として、実装面となる下面にマトリクス状に外部端子が形成された配線基板上に半導体チップを搭載する、所謂エリアアレイ型の半導体装置に適用した実施態様について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図、図３は図１に示す半導体装置の内部構造を示す平面図、図４は、図３のＡ−Ａ線に沿った断面図である。
【００２０】
＜半導体装置＞
まず、本実施の形態の半導体装置１の構成の概要について、図１〜図４を用いて説明する。図４に示すように、本実施の形態の半導体装置１は、配線基板（基板）２と、配線基板２上に搭載される半導体チップ３と、半導体チップ３と配線基板２を電気的に接続する複数のワイヤ（導電性部材）４と、を備えている。また、半導体チップ３および複数のワイヤ４は、配線基板２の上面２ａ上に形成された封止体（硬化した樹脂体）５により封止されている。図１に示す封止体５および図２、図３に示す配線基板２は、平面視において、四辺形（四角形）を成す。
【００２１】
図４に示すように、配線基板２は、上面（チップ搭載面、表面）２ａ、および上面２ａの反対側に位置する下面（実装面、裏面）２ｂを有している。配線基板２の上面２ａには、複数のボンディングリード（半導体チップ３と電気的に接続するための端子）２ｃが形成され、下面２ｂには複数のランド（外部機器と電気的に接続するための端子）２ｄが形成されている。この複数のボンディングリード２ｃと複数のランド２ｄは、配線基板２が備える複数の配線２ｅを介してそれぞれ電気的に接続されている。また、配線基板２は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させた成型材料（プリプレグ）からなる絶縁層であるコア層２ｆ、およびコア層２ｆの上面および下面をそれぞれ覆う絶縁膜（ソルダレジスト膜、保護膜）２ｇを備えている。配線基板２の上面２ａは、絶縁膜２ｇで覆われ、少なくともボンディングリード２ｃの一部分が絶縁膜２ｇに形成された開口部において絶縁膜２ｇから露出している。また、配線基板２の下面２ｂは、絶縁膜２ｇで覆われ、少なくともランド２ｄの一部分が絶縁膜２ｇに形成された開口部において絶縁膜２ｇから露出している。また、複数のランド２ｄには、半導体装置１と外部機器を電気的に接続するための接合材となる複数の半田ボール（突起電極）６がそれぞれ接合されている。複数の半田ボール６は、図２に示すように、配線基板２の裏面において、マトリクス状に配置されている。このように、配線基板２の下面２ｂ側に外部電極となる半田ボール６をマトリクス状に配置した半導体装置１は、ＢＧＡ（Ball Grid Allay）と呼ばれ、配線基板２の下面２ｂを外部電極の配置スペースとして有効活用することにより、実装面積を小型化することができる。
【００２２】
配線基板２の上面２ａ上には、半導体チップ３が搭載されている。図４に示すように半導体チップ３は、表面（主面、上面）３ａ、表面３ａの反対側に位置する裏面（主面、下面）３ｂ、およびこの表面３ａと裏面３ｂとの間に位置する側面３ｃを有している。また、図３に示すように半導体チップ３は平面視において、四辺形（四角形）を成す。また半導体チップ３の厚さは、例えば５０μｍ以下である。半導体チップ３の表面３ａ上には、複数のパッド（電極、チップ電極）３ｄが形成されている。複数のパッド３ｄは、半導体チップ３の各辺に沿って表面３ａ上の周縁部側にそれぞれ配置されている。
【００２３】
また、半導体チップ３の表面３ａには、ダイオードやトランジスタなどの複数の半導体素子（回路素子）が形成され、半導体素子上に形成された図示しない配線（配線層）を介して、複数のパッド３ｄとそれぞれ電気的に接続されている。このように半導体チップ３は、表面３ａに形成された複数の半導体素子とこれら複数の半導体素子を電気的に接続する配線により集積回路を構成している。なお、半導体チップ３の半導体素子形成面である表面３ａを持つ基材（半導体基板）は、例えば、シリコン（Ｓｉ）からなる。また、表面３ａ上の最表面には絶縁膜であるパッシベーション膜（図示は省略）が形成されており、複数のパッド３ｄのそれぞれの表面は、このパッシベーション膜に形成された開口部において、絶縁膜から露出している。また、このパッド３ｄは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。さらに、このパッド３ｄの表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜が形成された多層構造の積層めっき膜である。
【００２４】
また、本実施の形態では、半導体チップ３は、裏面３ｂを配線基板２の上面２ａと対向させた状態で、配線基板２上に搭載する、所謂フェイスアップ実装方式により搭載する。半導体チップ３は、接着材（ダイボンド材）７を介して配線基板２の上面２ａ上に固定される。接着材７は、配線基板２の上面２ａに半導体チップ３を固定できるものであれば、特に限定されないが、本実施の形態では、例えば、エポキシ系の熱硬化性樹脂を用いている。
【００２５】
また、図３および図４に示すように、半導体チップ３は複数のワイヤ４を介してそれぞれ配線基板２と電気的に接続されている。詳しくは、ワイヤ４の一方の端部は、半導体チップ３の表面３ａ上のパッド３ｄに接続され、他方の端部は、配線基板２のボンディングリード２ｃに接続されている。本実施の形態では、ワイヤ４は金（Ａｕ）からなり、半導体チップ３のパッド３ｄおよび配線基板２のボンディングリード２ｃの上面（表面）に形成された金めっき膜と、Ａｕ−Ａｕ接合により接合されている。
【００２６】
また、図４に示すように半導体装置１は半導体チップ３、複数のワイヤ４、および複数のボンディングリード２ｃを封止する封止体５を備えている。封止体５は、例えば、熱硬化性樹脂とシリカなどのフィラ材を混合した樹脂体であって、配線基板２の上面２ａ全体を覆うように形成されている。
【００２７】
ところで、半導体装置１を図示しない実装基板に実装し、使用する際には、半導体チップ３に対して様々な外力が印加される場合がある。例えば、半導体装置１に温度サイクルが発生すると、半導体チップ３と配線基板２の線膨張係数の違いに起因して、配線基板２に反り変形が生じる場合がある。この場合、半導体チップ３に対して反り変形による応力が印加される。また例えば、半導体装置１を実装した電子機器に衝撃が加わると、その衝撃が半導体チップ３に伝達される場合がある。そして、半導体チップ３の裏面３ｂや側面３ｃに、１μｍ程度以下の微細なクラックである破砕層が残っていると、半導体チップ３に外力が印加された時に、この破砕層を起点としてクラックが進展し、半導体チップ３が破損する原因となることが判った。特に、半導体チップ３が５０μｍ以下と非常に薄い場合、破砕層に起因する半導体チップ３の破壊が生じ易いことが判った。そこで、本実施の形態では、半導体装置１の製造工程において、半導体チップ３の裏面３ｂや側面３ｃに破砕層が残留しないように製造している。このため、半導体チップ３を５０μｍ以下の厚さで形成しても、半導体チップ３の強度低下を防止ないしは抑制することができる。このため、半導体チップ３の破壊を防止ないしは抑制し、半導体装置１の信頼性を向上させることができる。半導体チップ３の裏面３ｂや側面３ｃに破砕層が残留しないように製造する詳しい製造方法は、半導体装置の製造方法として後で詳細に説明する。
【００２８】
なお、本実施の形態では、厚さの薄い半導体チップ３を搭載した半導体装置の一例として、半導体装置１について説明したが、半導体チップ３の実装態様は、図１〜図４に示す態様に限定されず、種々の変形例に適用することができる。例えば、半導体チップ３の実装例としては、配線基板２上に複数の半導体チップ３を積み重ねて搭載することができる。この場合、半導体チップ３の厚さを薄くすることにより、配線基板２上に複数の半導体チップ３を積み重ねても半導体装置の厚さの増大を抑制することができる。また例えば、配線基板の上面２ａと下面２ｂの間に、半導体チップ３を配置する（埋め込む）態様の半導体装置に適用することができる。この場合、半導体チップ３の厚さを薄くすることにより、配線基板２の厚さの増大を抑制することができる。また、半導体チップ３を搭載する基板は、配線基板２には限定されず、例えばリードフレームのチップ搭載部（ダイパッド）上に搭載する態様に適用することもできる。また、半導体チップ３と基板（例えば配線基板２）を電気的に接続する導電性部材は、ワイヤ４には限定されず、例えば、パッド３ｄ上に例えば金などからなるバンプ電極（突起電極）を接合し、バンプ電極を介してボンディングリード２ｃと電気的に接続することができる。この場合、配線基板２の上面２ａと半導体チップ３の表面３ａを対向させた状態で半導体チップ３を配線基板２上に搭載する、所謂、フェイスダウン実装方式により搭載する。また、この場合、半導体チップ３の裏面３ｂ側に封止体５を形成しなければ、図４に示す半導体装置１よりもさらに薄型化することができる。また例えば、複数の半導体チップ３を積み重ねる実装方式において、半導体チップ３の表面３ａおよび裏面３ｂのそれぞれに複数の電極（例えば半田からなる突起電極）を形成し、複数の半導体チップ３の各電極を直接電気的に接続することができる。上記した変形例の場合にも、半導体チップ３の裏面３ｂや側面３ｃに破砕層が残っていれば、破砕層に起因する破損が発生する懸念があるが、半導体装置の製造工程において、破砕層が形成されないように加工する、あるいは半導体チップ３を搭載する前に破砕層を取り除くことにより半導体チップ３の破損を防止ないしは抑制することができる。
【００２９】
また、半導体チップ３の厚さが５０μｍよりも厚くなれば、半導体チップ３は破損し難くなるが、半導体チップ３を搭載する半導体装置の用途によっては、半導体チップ３に高い強度が要求されるため、破砕層を取り除いて強度低下を抑制することが有効である。例えば、ＩＣ（Integrated Circuit）カードに組み込まれる半導体装置に適用する場合、半導体装置内の半導体チップ３には、高い抗折強度や耐衝撃強度が要求されるため、例えば１００μｍ程度の厚さの半導体チップ３であっても、破砕層を取り除くことが好ましい。また例えば、ＬＣＤ（Liquid Crystal Display）などの表示装置において用いるドライバ回路が組み込まれた半導体装置に適用する場合にも、高い抗折強度や耐衝撃強度が要求されるため、例えば１００μｍ程度の厚さの半導体チップ３であっても、破砕層を取り除くことが好ましい。
【００３０】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置１は、図５に示すフローに沿って製造される。図５は、本実施の形態の半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図６〜図２２を用いて、以下に説明する。
【００３１】
＜半導体チップ準備工程＞
まず、図５に示す半導体チップ準備工程について説明する。図５に示すように、半導体チップ準備工程は、ウエハ準備工程、レジスト膜形成工程、エッチング工程、支持部材接着工程、裏面研削工程、および支持部材剥離工程を有している。
【００３２】
＜ウエハ準備工程＞
ウエハ準備工程では、図６および図７に示すウエハ１０を準備する。図６は、図５に示すウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図である。また図７は図６に示す半導体ウエハのチップ領域の断面図、図８は図６に示す半導体ウエハのスクライブ領域の断面図である。
【００３３】
ウエハ１０は、略円形の平面形状を成し、表面（主面、上面）３ａおよび表面３ａの反対側に位置する裏面（主面、下面）１０ｂ（図７参照）を有している。例えば本実施の形態では、図６および図７に示すウエハ１０の直径は、３００ｍｍあるいは２００ｍｍ、厚さは７２５μｍである。なお、ウエハ１０の表面３ａは図４に示す半導体チップ３の表面３ａに対応している。また、ウエハ１０は、表面３ａに形成された複数のチップ領域１０ｃ、複数のチップ領域１０ｃのうちの互いに隣り合うチップ領域１０ｃ間に形成されたスクライブ領域１０ｄを有している。複数のチップ領域１０ｃのそれぞれは、図３および図４を用いて説明した半導体チップ３に対応し、表面側の主面に複数の半導体素子および半導体素子と電気的に接続される複数のパッド３ｄが形成されている。
【００３４】
また、図６および図７に示すように、ウエハ１０のスクライブ領域１０ｄには、金属パターン３ｆが配置されている。この金属パターン３ｆは、例えば、ＴＥＧ（Test Element Group）と呼ばれる評価用の素子であって、前記したウエハ準備工程で、ウエハ１０に複数の半導体素子や配線層からなる集積回路を形成した時に、正しく形成されているかどうかを検査するために形成される。ただし、スクライブ領域１０ｄに形成される金属パターン３ｆは、ＴＥＧに限定されず、例えば、アライメントマークとして金属パターン３ｆを形成する場合がある。また、図６では複数の金属パターン３ｆを形成する例を示しているが、金属パターン３ｆの数は限定されず、例えばスクライブ領域１０ｄに１つの金属パターン３ｆが配置される場合、あるいは、複数列のスクライブ領域１０ｄに１つの金属パターン３ｆを配置する場合が含まれる。例えば、図６に示すように隣り合うチップ領域１０ｃの間の一部において、金属パターン３ｆを配置しない構成とすることができる。言い換えれば、図６に示す例では、隣り合うチップ領域１０ｃの間に、金属パターン３ｆが形成されていないスクライブ領域１０ｄが存在する。また、金属パターン３ｆが形成されるのは、最表面の配線層１２の上面１２ａ上に限定されず、例えば図８に示すように最表面よりも下層の配線層１２に形成される場合がある。
【００３５】
図７および図８に示すウエハ１０は、例えば、以下のように形成する。まず、半導体素子形成面である１１ａ主面および主面１１ａの反対側に位置する裏面１０ｂを有する半導体基板（例えばシリコンウエハ）１１を準備して、主面１１ａのチップ領域１０ｃに、複数の半導体素子（図示は省略）を形成する。次に、主面１１ａのチップ領域１０ｃ上に配線１２ｃと絶縁層（層間絶縁膜）１２ｄからなる配線層１２を形成し、配線層１２に形成された複数の配線１２ｃと主面１１ａに形成された複数の半導体素子を電気的に接続する。次に、配線層１２の上面１２ａに表面配線（配線１２ｃ）およびパッド３ｄを形成する。この時、表面配線とパッド３ｄは一体に形成される。また、図８に示すように、チップ領域１０ｃの周縁部には、ガードリング３ｇが形成される。ガードリング３ｇは、チップ領域１０ｃに形成された回路を保護する保護部材であって、チップ領域１０ｃの周囲を連続的に取り囲むように形成される。また、ガードリング３ｇは、例えば図７に示す配線１２ｃやパッド３ｄと同じ金属材料で形成される。また、半導体素子、配線層１２、あるいはパッド３ｄを形成する際に、図８に示すスクライブ領域１０ｄに評価用素子であるＴＥＧを形成する。そして、表面配線（図７に示す配線１２ｃ）およびパッド３ｄ（図７参照）と同層のスクライブ領域１０ｄ上には、金属パターン３ｆが形成される。次に、配線層１２上に絶縁層（パッシベーション膜と呼ばれ、例えば酸化シリコン膜、窒化シリコン膜やこれらの積層膜）１３を形成し、配線層１２を覆った後、エッチング法により、絶縁層１３に開口部１３ａを形成し、パッド３ｄの一部を絶縁層１３から露出させる。この絶縁層１３の上面が図６〜図８に示すウエハ１０の表面３ａとなる。次に、ウエハを分割する前に、各チップ領域に形成された集積回路の電気的試験などの検査を行ってウエハ１０が得られる。
【００３６】
＜レジスト膜形成工程＞
次に、レジスト形成工程では、図９および図１０に示すようにウエハ１０の複数のチップ領域１０ｃのそれぞれを覆うように、ウエハ１０の表面３ａ上にレジスト膜を形成する。図９は、図８に示す半導体ウエハの表面側にレジスト膜を形成した状態を模式的に示す断面図、図１０は図９に示す半導体ウエハのスクライブ領域周辺を拡大して示す拡大断面図である。本工程でウエハ１０の表面３ａ上に形成するレジスト膜１４は、図５に示すエッチング工程で、エッチングマスクとして機能する。したがって、本工程では、エッチング工程で除去する領域、すなわち図１０に示すスクライブ領域１０ｄが露出するようにレジスト膜１４には開口部１４ａが形成される。開口部１４ａの形成方法は特に限定されないが、例えば、レジスト膜１４を表面３ａ全体に塗布した後、露光およびエッチングを行うことでスクライブ領域１０ｄ上に選択的に開口部１４ａを形成することができる。
【００３７】
ここで、本実施の形態では図１０に示すように、スクライブ領域１０ｄのうち、金属パターン３ｆを覆うようにレジスト膜１４を形成する。言い換えれば、レジスト膜１４の開口部１４ａは、金属パターン３ｆと重ならない位置に形成される。これにより、金属パターン３ｆと重なる領域は除去されず、個片化された半導体チップ３（図３参照）の外縁に残留する。
【００３８】
＜エッチング工程＞
次に、エッチング工程では、図１１および図１２に示すようにスクライブ領域１０ｄの一部を、レジスト膜１４をマスクとしたエッチング処理（化学反応処理）によって除去する。図１１は、図１０に示す半導体ウエハにエッチング処理を施した状態を模式的に示す断面図、図１２は図１１に示す半導体ウエハのスクライブ領域周辺を拡大して示す拡大断面図である。本工程では、図１１に示すように、スクライブ領域１０ｄにウエハ１０をチップ領域１０ｃ毎に分離するための溝（分離溝）１０ｅを形成する。
【００３９】
一般に、半導体ウエハのスクライブ領域を除去してチップ領域毎に分離するダイシング技術としては、ダイシングブレード（回転刃）をスクライブ領域に当接させて切削加工をする、ブレードダイシング技術がある。しかし、ブレードダイシング技術の場合、半導体ウエハの切断面に破砕層（μｍオーダ以下の微細なクラック層）が形成される。そしてこの破砕層が半導体チップの抗折強度を低下させる原因となる。
【００４０】
そこで、本実施の形態では、図１１に示すように、レジスト膜１４上からエッチング材２２を供給し、開口部１４ａにおいて、エッチング材２２とウエハ１０の構成材料を化学反応させることにより、スクライブ領域１０ｄの構成部材（絶縁層１２ｄ、１３、および半導体基板１１）を除去して溝１０ｅを形成する。エッチング材２２は、所謂、プラズマエッチングに用いるエッチングガス、またはウェットエッチングに用いるエッチング液である。このように、エッチング処理により溝１０ｅを形成することで、溝１０ｅの側面（図４に示す半導体チップ３の側面３ｃに相当する面）に与える負荷をブレードダイシングの場合と比較して大幅に低減することができる。つまり、エッチング処理により溝１０ｅを形成すれば、半導体チップ３（図４参照）の抗折強度低下の主要因となる側面３ｃ（図４参照）における破砕層の発生を防止ないしは抑制することができる。また、エッチング処理により溝１０ｅを形成する場合、レジスト膜１４の開口部１４ａの幅により溝位置および溝幅が規定されるので、ブレードダイシングの場合と比較して加工精度が向上する。このため、図１２に示すようにスクライブ領域１０ｄ内において、金属パターン３ｆを避けるように溝１０ｅを形成した場合であっても、溝１０ｅの溝幅を細くできる。この結果、金属パターン３ｆを除去しないことによるスクライブ領域１０ｄの面積増大を抑制し、半導体チップ３の取得枚数低下を抑制できる。
【００４１】
次に図１１および図１２を用いて、溝１０ｅを形成する方法についてプラズマエッチングによる形成方法を例に取り上げて説明する。本工程では、図１１に示すように、ウエハ１０をステージ２０上に固定する。ドライエッチング方式では、ステージ２０は、真空チャンバなどの減圧室２１内に配置され、この減圧室２１内でエッチング処理を行う。固定方法は特に限定されないが、例えば、ステージ２０上に誘電層を設け、ステージ２０とウエハ１０の間に電圧を印加し、両者間に発生した力によってウエハ１０を吸着する、静電チャック方式で固定する。この時、ウエハ１０の被処理面である表面３ａがプラズマ照射空間に臨むように、裏面１０ｂがステージ２０と対向するように固定する。この状態で、レジスト膜１４の上方からエッチング材（エッチングガス）２２を供給し、ウエハ１０の開口部１４ａから露出した領域と接触させる。図１１に示す例では、例えば六フッ化硫黄（ＳＦ６）ガスに酸素ガス、フッ素ガスなどの添加ガスを加えた混合ガスであるエッチングガスを電離させてプラズマとし、プラズマ中のイオン種やラジカル種が被処理物であるウエハ１０に衝突する、所謂反応性イオンエッチング方式によりエッチング処理を行う。エッチング材２２が被処理物であるウエハ１０と接触すると、図１２に示すウエハ１０の構成材料である絶縁層１３、絶縁層１２、半導体基板１１が化学反応により順次除去され、レジスト膜１４の開口部１４ａの直下に溝１０ｅが形成される。
【００４２】
ここで、化学反応によりウエハ１０の構成材料を除去する場合、エッチングされやすい材料とエッチングされ難い材料がある。詳しくは、絶縁層１２ｄ、１３を構成する例えば酸化珪素や窒化珪素、あるいは、半導体基板１１を構成する珪素は、エッチングガスにより除去され易い。一方、金属パターン３ｆを構成する金属材料（例えばアルミニウムや銅）は、除去され難い。このため、金属パターン３ｆが形成された領域をエッチング処理すると、金属パターン３ｆ周囲の絶縁層１２ｄ、１３が選択的に除去され、残った金属パターン３ｆが異物になってしまう。そこで、本実施の形態では、前記したレジスト膜形成工程において、金属パターン３ｆを覆うようにレジスト膜１４を形成することで、金属パターン３ｆ周辺の絶縁層１２ｄ、１３が除去させることを防止している。これにより、金属パターン３ｆが異物となることを防止ないしは抑制できる。
【００４３】
また、本実施の形態では、本工程において、ウエハ１０を完全には切断せず、ウエハ１０の構成材料を表面３ａ側から裏面１０ｂに向かって途中まで除去して溝１０ｅを形成する。そして、図５に示す裏面研削工程において、ウエハ１０の裏面１０ｂを研削することで、複数のチップ領域１０ｃを互いに分離する。言い換えれば、本実施の形態では、裏面研削工程の前に溝１０ｅを予め形成し、表面３ａ側に溝１０ｅが形成された状態で裏面１０ｂを研削することで、複数のチップ領域１０ｃを互いに分離する。このように、裏面研削工程の前に溝１０ｅを形成すれば、溝１０ｅを形成するエッチング工程は、ウエハ１０の厚さが大きい状態で実施される。このため、前記した静電チャック方式により、容易にウエハ１０を固定することができる。
【００４４】
また、裏面研削工程の前に、エッチング工程を行う本実施の形態の製造方法は以下の点で好ましい。ウエハ１０に対して加工を施す作業は、空気中における浮遊微粒子が限定された清浄度レベル以下に管理された、所謂、クリーンルームで行われるが、工程によって、許容される清浄度レベルが異なる。例えば、ウエハ１０に半導体素子や、配線層を形成する工程を行うためのクリーンルームに対しては、高い清浄度レベルが要求される。図５に示す本実施の形態での製造工程では、少なくともレジスト膜形成工程までは、空気中における浮遊微粒子の数が第１の数以下で管理された第１の処理室（前処理室）で行う。一方、図５に示す裏面研削工程など、ウエハ１０を物理的に削る、切削加工を施す工程では、高い清浄度レベルを維持することが困難であるため、空気中における浮遊微粒子の数が前記第１の数よりも大きい第２の数以下で管理された第２の処理室（後処理室）で行う。ここで、裏面研削工程の後で、ウエハ１０を切断する場合には、前記第２の処理室から第１の処理室にウエハ１０を戻す必要があり、研削屑のコンタミネーションの問題が生じる場合がある。一方、本実施の形態によれば、裏面研削工程後に前記第１の処理室にウエハ１０を戻す必要がないので、研削屑のコンタミネーションを防止できる。例えば、本実施の形態では、エッチング工程以降は、第２の処理室（後処理室）で行う。
【００４５】
ところで、図１１および図１２では、溝１０ｅの溝幅を狭くすることができる点で有利な方法である、プラズマエッチングによる方法を説明したが、溝１０ｅの形成方法はこれに限定されず、例えば、ウェットエッチング方式で形成することができる。図１３は図１２に対する変形例としてウェットエッチング方式で溝を形成した状態を示す拡大断面図である。ウェットエッチング法では、液相のエッチング材と被処理物を接触させてエッチング処理を行う。エッチング材（エッチング液）としては例えば、フッ硝酸（フッ酸と硝酸の混合液）を用いることができる。ウェットエッチング法の場合、前記したプラズマエッチングの場合よりも溝１０ｅの深さを容易に深くすることができる。ウェットエッチング法の場合、レジスト膜１４の直下にも一部、エッチング材が廻り込むため、図１３に示すように、溝１０ｅの入口部１０ｆが円弧形状を成す。この溝１０ｅの入口部１０ｆは、図３に示す半導体チップ３の表面３ａ側の周縁部（外縁部）になる。つまり、半導体チップ３の表面３ａ側において、損傷が発生しやすい外縁部に面取り加工（エッジトリミング加工）を施すこととなる。このため、半導体チップ３の損傷をさらに抑制することができる。
【００４６】
＜支持部材接着工程＞
前記エッチング工程で溝１０ｅを形成し、レジスト膜１４を除去した後、支持部材接着工程として、図１４に示すように接着材１６を介してウエハ１０を支持部材１５に貼り付ける。図１４は図１１に示す半導体ウエハが支持部材に固定された状態を示す断面図である。図５に示す裏面研削工程では、加工ステージ上にウエハ１０を固定した状態でウエハ１０の厚さを薄くする。このため、裏面研削工程の前に、ウエハ１０の表面３ａを支持部材１５の接着面（図８では下面）１５ａと対向させた状態で、接着材（接着剤）１６を介してウエハ１０を支持部材１５に接着固定する。
【００４７】
裏面研削加工時にウエハ１０の表面３ａを保護する観点からは、樹脂フィルム（基材）の一方の面に糊材（粘着材）が配置された接着テープ（バックグラインドテープ）をウエハ１０の表面３ａに貼り付けた状態で加工する方法を用いることができる。言い換えれば、上記接着テープを支持部材として用いる方法を適用することができる。しかし、本実施の形態では、後述する裏面研削工程で、ウエハ１０の厚さが例えば５０μｍ以下となるまでウエハ１０の裏面１０ｂを研削する。このように、ウエハ１０の厚さを５０μｍ以下まで薄くする場合には、加工中、あるいは裏面研削加工後の工程間のハンドリング時にウエハ１０が変形あるいは破損してしまうことを抑制する必要がある。支持部材１５は、薄くなったウエハ１０の変形を防止ないしは抑制するため、薄くなったウエハ１０よりも剛性（支持強度）が高い部材が好ましい。樹脂フィルムのようにウエハ１０よりも剛性が低い部材の場合、ウエハ１０の変形や破損を十分に抑制できないからである。そこで、ウエハ１０よりも厚く、ウエハ１０と同程度の硬さを有するガラス板を支持部材１５として用いる。これにより後述する裏面研削工程におけるストレスによりウエハ１０が破損することを防止ないしは抑制することができる。また、図示は省略するが、本実施の形態では、接着材１６として紫外線硬化性樹脂層および光熱変換（Light to Heat Conversion：ＬＴＨＣ）層の積層体を用いており、紫外線およびレーザ光の透過効率を向上させる観点から、紫外線および可視光の透過率がウエハ１０を構成する半導体基板（例えばシリコン）よりも高いガラス板を用いることが好ましい。ただし、ウエハ１０を支持部材１５に固定してから取り外すまでの各工程で、接着材１６やウエハ１０の表面３ａ側に紫外線やレーザ光を照射するプロセスを含まない場合（例えば、紫外線硬化性樹脂層に代えて熱硬化性樹脂を用いる場合）には、ガラス板よりも透過率の低い部材（例えば、シリコン基板）を用いることもできる。
【００４８】
＜裏面研削工程＞
次に、裏面研削工程では、図１５および図１６に示すように、ウエハ１０が支持部材１５に固定された状態でウエハ１０の裏面１０ｂ（図１５参照）を研削し、裏面１０ｂよりも表面３ａ側に位置する裏面３ｂ（図１６参照）を露出させる。これにより、図１６に示すようにウエハ１０の複数のチップ領域１０ｃが互いに分離される。図１５は、図５に示す裏面研削工程を示す断面図、図１６は、図１５に示す裏面研削後のウエハの状態を示す断面図である。
【００４９】
本工程では、ウエハ１０の表面３ａ側に形成された溝１０ｅの少なくとも底面に到達するまでは、裏面１０ｂ側を研削する。これにより、ウエハ１０の複数のチップ領域１０ｃは互いに分離され、支持部材１５を介して連結された状態となる。また、ウエハ１０の厚さが、図４に示す半導体チップ３の厚さ（例えば、５０μｍ以下）となるまで（図１６に示す裏面３ｂの位置まで）、裏面側を研削する。厚さの薄い半導体チップ３を得る方法として、基材となるウエハ（本実施の形態ではシリコンウエハ）の厚さを予め薄くしておく方法も考えられる。しかしこの場合、極端に薄くすると基材となるウエハに半導体素子などを形成する各工程において、ハンドリング性が低下し、ウエハが破損する原因となる。また、ウエハを薄くすると反り変形が生じる場合があり、加工精度が低下する。そこで、本実施の形態では、ウエハ準備工程およびウエハ固定工程では、ハンドリング性低下抑制や反り変形抑制の観点から十分な第１の厚さ（例えば７００μｍ〜８００μｍ）を有するウエハに対して加工を施し、その後、裏面１０ｂ側を研削して第１の厚さよりも薄い第２の厚さ（例えば５０μｍ以下）とする。これにより、製造工程（半導体素子などを形成する各工程）中のウエハの破損を防止しつつ、得られる半導体チップ３（図４参照）の厚さを薄くすることができる。また、ウエハ１０の厚さを５０μｍ以下とした後は、接着材１６を介してウエハ１０よりも剛性が高い支持部材１５を固定した状態で搬送するので、ウエハ１０のハンドリング性低下や反り変形を抑制できる。
【００５０】
本工程における研削方法は、特に限定されるものではないが、本実施の形態では、例えば図１５に示すように砥石などの研削部材２５により、ウエハ１０の裏面１０ｂを研削する。また、研削後のウエハ１０の裏面３ｂに研削時の破砕層が残留することを防止するため、例えば研磨粒子（図示は省略）などを用いて、裏面３ｂにポリシング（研磨）加工を行うことが好ましい。また、研磨加工方法として化学的機械的研磨（ＣＭＰChemical Mechanical Polishing）を行うことで、研削加工時にウエハ１０の裏面３ｂ側に破砕層が形成された場合でも、これを除去することができる。あるいは、化学反応を利用したＣＭＰを行わない場合には、機械的に研磨した後、ウエハ１０の裏面３ｂ側からプラズマエッチングを行うことが好ましい。これにより、研削加工時にウエハ１０の裏面３ｂ側に破砕層が形成された場合でも、これを除去することができる。また、本工程では、ウエハ１０の裏面１０ｂ側に図示しない研削液（例えば水）などを供給しながら研削処理を行う。この研削液は、研削屑とともにウエハ１０の周囲に広がるが、ウエハ１０の表面３ａ側は、接着材１６に被覆されているので、研削液および研削屑がウエハ１０の表面３ａ側に侵入し、汚染されることを抑制できる。
【００５１】
このように本実施の形態によれば、プラズマエッチングやウェットエッチングなどのエッチング処理（化学反応を利用した処理）により溝１０ｅを形成する。このため、溝１０ｅを形成する工程に溝１０ｅの側面に破砕層が発生することを防止できる。また、裏面研削工程においては、ウエハ１０の裏面３ｂに破砕層が形成される場合があるが、裏面３ｂに対してＣＭＰ処理またはエッチング処理（化学反応を利用した処理）を施すことにより、破砕層を除去することができる。
【００５２】
なお、前記したように、本工程では、ウエハ１０の裏面１０ｂを機械的に研削するので、ウエハ１０に研削屑が付着する。この研削屑が高い清浄度レベルが要求される前処理室に運び込まれ、コンタミネーションの問題が発生することを防止する観点から、少なくとも本工程以降は、ウエハ１０を前処理室に搬入しないことが好ましい。
【００５３】
＜支持部材剥離工程＞
次に、支持部材剥離工程では、複数のチップ領域１０ｃに分離されたウエハ１０から図１６に示す支持部材１５を剥離させ、複数の半導体チップ３を取得する。図１７は図１６に示す支持部材を取り除いた状態を示す断面図である。本工程では、まず支持部材１５に接着固定されたウエハ１０の裏面３ｂにフレーム（例えばリングフレーム）３１に支持された固定テープ（接着テープ）３２を貼り付けて固定する。なお、固定テープ３２は、樹脂フィルム（基材）のウエハ１０と対向する側の面に糊材（粘着材）が配置された接着テープであって、一般に半導体ウエハをダイシングする際に用いる接着テープ（ダイシングテープ）を用いることができる。この時、ウエハ１０は、既に図５に示す裏面研削工程が施されており、チップ領域１０ｃ毎に個片化され、接着材１６（図１６参照）および支持部材１５（図１６参照）を介して連結された状態となっている。
【００５４】
次に、図１６に示す接着材１６の光熱変換層に対してレーザ光を照射することにより、光熱変換層内の光熱変換物質に光を吸収させて、光熱変換層と紫外線硬化性樹脂層との接着界面に気泡を発生させる。これにより支持部材１５を接着材１６から剥離させることができる。支持部材１５を取り除いた後、接着材１６の紫外線硬化性樹脂層上に剥離テープ（接着テープ）を貼り付けて、剥離テープとともに紫外線硬化性樹脂層をウエハ１０の表面３ａ上から剥離させる。硬化後の紫外線硬化性樹脂層は糊材や粘着材よりも硬いので、パッド３ｄ（図７参照）の表面に接着材１６の残渣が残留することを抑制できる。
【００５５】
次に、図１７に示す固定テープ（接着テープ）３２から各チップ領域１０ｃを個別に取り出して、図３および図４に示す半導体チップ３を複数個取得する。固定テープ（接着テープ）３２から各チップ領域１０ｃを個別に取り出す工程は、ダイシングテープから個片化された半導体チップを取り出す一般的な技術を応用して適用することができる。例えば、固定テープ３２の糊材中に硬化前の紫外線硬化性樹脂成分を予め含ませておく。そして、チップ領域１０ｃの表面３ａ側から接着材１６（図１６参照）を剥離させた後で、固定テープ３２に紫外線を照射し、糊材を硬化させると、固定テープ３２の接着強度が低下する。固定テープ３２の接着強度が低下させれば、例えばコレット（図示は省略）と呼ばれる保持治具（ピックアップ治具）を用いて、個々のチップ領域１０ｃ（図３および図４に示す半導体チップ３）を容易に取り出すことができる。
【００５６】
以上の工程により、図３および図４に示す半導体チップ３が得られる。つまり、図５に示す半導体チップ準備工程が終了する。本工程により得られた半導体チップ３は、表面３ａの外縁部に、エッチング工程において除去されずに残った金属パターン３ｆが存在する。このように、スクライブ領域１０ｄの金属パターン３ｆを除去せず、チップ領域１０ｃの周縁部の外側に残すことで、金属パターン３ｆが異物となることを防止ないしは抑制できる。
【００５７】
＜半導体装置の組み立て工程＞
次に、図１〜図４に示す半導体装置１の組み立て工程を、図５に沿って簡単に説明する。
【００５８】
まず、図５に示す基板準備工程として、図１８に示すような配線基板４０を準備する。図１８は、図５に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１９は図１８のＢ−Ｂ線に沿った拡大断面図である。図１８に示すように、本工程で準備する配線基板（基板）４０は、枠部（枠体）４０ｂの内側に複数のデバイス領域４０ａを備えている。配線基板４０は、複数のデバイス領域４０ａを有する、所謂、多数個取り基板であって、各デバイス領域４０ａが図１〜図４を用いて説明した配線基板２に相当する。また、隣り合うデバイス領域４０ａの間にはダイシング領域４０ｃが配置されている。配線基板４０は、上面（チップ搭載面、表面）２ａ、および上面２ａの反対側に位置する下面（実装面、裏面）２ｂを有し、前述した配線基板２を構成する部材が予め形成されている。なお、本実施の形態では、配線基板４０を備えた半導体装置の製造方法を説明するが、基板はこれに限定されず、例えば変形例として、図１８に示す配線基板４０をリードフレーム（基板）にすることもできる。
【００５９】
次に、ダイボンディング工程として、図２０に示すように配線基板４０上に、前記半導体チップ準備工程で準備した半導体チップ３を搭載する。図２０は、図１９に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。本工程では、図２０に示すようにチップ搭載治具４１により半導体チップ３を配線基板４０に向かって押し付けて、配線基板４０上に接着材７を介して搭載する。この時、半導体チップ３に破砕層が残っていると、搭載時の外力により傷（クラック）が進展する場合があるが、本実施の形態によれば、破砕層の形成を防止する、あるいは形成された破砕層が取り除かれているので、これを防止ないしは抑制することができる。
【００６０】
次に、電気接続工程として、図２１に示すように半導体チップ３のパッド３ｄと、配線基板４０のボンディングリード２ｃを導電性部材である複数のワイヤ４を介して電気的に接続する。図２１は、図２０に示す半導体チップと配線基板を、複数のワイヤを介して電気的に接続した状態を示す拡大断面図である。本工程では、半導体チップ３の表面３ａ側をヒータ４２により加熱した状態で、キャピラリ４３によりワイヤ４をパッド３ｄに押し付けて接合する。ワイヤ４とパッド３ｄの接合方式は、熱圧着方式、超音波方式、あるいはこれらを併用する併用方式などを適用することができるが、本実施の形態では併用方式を採用している。ワイヤ４の端部をパッド３ｄに押し当てる際にも半導体チップ３に外力が印加されることとなるが、本実施の形態によれば、破砕層の形成を防止する、あるいは形成された破砕層が取り除かれているので、ワイヤボンディング時の傷（クラック）の進展を防止ないしは抑制することができる。なお、本実施の形態では、図１４に示すように、本実施の形態では、半導体チップ３の裏面３ｂが、配線基板４０の上面２ａと対向するように搭載する、フェイスアップ実装方式で搭載する態様について示している。変形例として、半導体チップ３の表面３ａが、配線基板４０の上面２ａと対向するように搭載する、フェイスダウン実装方式で搭載する場合には、前記したダイボンディング工程において、複数のパッド３ｄ上のそれぞれに形成されたバンプ電極（導電性部材）を介して、配線基板４０のボンディングリード２ｃと電気的に接続する。
【００６１】
次に、封止工程として、図２２に示すように封止体５を形成し、半導体チップ３およびこれに接続される複数のワイヤ４を封止する。図２２は、図２１に示す半導体チップおよび複数のワイヤを封止した状態を示す拡大断面図である。図２２では、配線基板４０の上面２ａを覆うように、樹脂から成る封止体５を形成する態様を示している。なお、図５では省略したが、封止工程の後、次に説明する個片化工程の前に、ボールマウント工程として、複数のランド２ｄのそれぞれに、図４に示す半導体装置１と外部機器を電気的に接続するための接合材となる複数の半田ボール（突起電極）６（図４参照）を接合する。
【００６２】
次に、個片化工程として、図１８に示すデバイス領域４０ａ毎に配線基板４０を分割し、個片化する。図示は省略するが、分割方法としては、例えばダイシングブレードを用いて配線基板４０、および封止体５を切断する方法を適用することができる。
【００６３】
次に、検査、選別工程として、外観検査などの検査を行って製品の良否を選別し、図１〜図４に示す半導体装置１を得る。
【００６４】
＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下、前記実施の形態中で説明した態様以外の変形例について説明する。
【００６５】
例えば、薄型の半導体チップの変形例として、貫通電極構造の半導体チップに適用することができる。貫通電極構造とは、半導体チップの表面および裏面にそれぞれバンプ電極を形成し、表面側のバンプ電極と裏面側のバンプ電極を、半導体チップを厚さ方向に貫通するように埋め込まれた導電性部材を介して電気的に接続した構造を言う。図２３は、貫通電極構造の半導体チップを模式的に示す断面図、図２４は図２３に示す半導体チップを２枚積層した状態を模式的に示す断面図である。
【００６６】
図２３に示す半導体チップ５０は、表面３ａに複数のバンプ電極（表面側突起電極）５１が、裏面３ｂに複数のバンプ電極（裏面側突起電極）５２が、それぞれ形成されている。そして、バンプ電極５１、５２のそれぞれは、半導体チップ３を厚さ方向に貫通する貫通孔５３ａに埋め込まれた配線（導電性部材、表裏導通配線）５３を介して電気的接続されている。バンプ電極５１、５２は、例えば半田から成り、配線５３は、例えば銅から成る。このような貫通電極構造の半導体チップ５０は、図２４に示すように、バンプ電極５１、５２を接続することで、複数の半導体チップ５０を電気的に接続することができる。言い換えれば、貫通電極構造の半導体チップ５０は、配線基板を介さずに、複数の半導体チップ５０を電気的に接続することができる。このため、図２４に示す複数の半導体チップ５０の積層構造体を、例えば図４に示す配線基板２に搭載する場合、配線基板２における配線パターンのレイアウトを単純化することができるので、配線基板の小型化や薄型化の観点で有利である。なお、図２４では表面３ａの平面寸法が同じ２枚の半導体チップ５０を積み重ねた例を示しているが、例えば、裏面３ｂ側に配線パターンを形成すれば、表面３ａの平面寸法が異なる半導体チップを積み重ね、かつ、電気的に接続することも可能である。
【００６７】
図２３に示す貫通電極構造の半導体チップ５０は、半導体チップ３と略同様のフローで製造することができる。半導体チップ５０のように貫通電極構造とする場合、特に、半導体チップの厚さが薄くなるが、前記実施の形態で説明した半導体装置の製造方法を適用することで、抗折強度を向上させることができる。また、スクライブ領域の金属パターンを除去せず、チップ領域の周縁部の外側に残すことで、金属パターンが異物となることを防止ないしは抑制できる。
【産業上の利用可能性】
【００６８】
本発明は、半導体装置に広く利用可能である。
【符号の説明】
【００６９】
１  半導体装置
２  配線基板（基板）
２ａ  上面（チップ搭載面、表面）
２ｂ  下面（実装面、裏面）
２ｃ  ボンディングリード（端子）
２ｄ  ランド（端子）
２ｅ  配線
２ｆ  コア層
２ｇ  絶縁膜
３  半導体チップ
３ａ  表面（主面、上面）
３ｂ  裏面（主面、下面）
３ｃ  側面
３ｄ  パッド（電極、チップ電極）
３ｆ  金属パターン
３ｇ  ガードリング
４  ワイヤ（導電性部材）
５  封止体（樹脂体）
６  半田ボール（突起電極）
７  接着材（ダイボンド材）
１０  ウエハ（半導体ウエハ、半導体基板）
１０ｂ  裏面
１０ｃ  チップ領域
１０ｄ  スクライブ領域
１０ｅ  溝
１１    半導体基板
１１ａ  主面
１２  配線層
１２ａ  上面
１２ｃ  配線
１２ｄ  絶縁層（層間絶縁膜）
１３    絶縁層（パッシベーション膜）
１３ａ  開口部
１４  レジスト膜
１４ａ  開口部
１５  支持部材
１６  接着材（接着剤）
２０  ステージ
２１  減圧室（真空チャンバ）
３１  フレーム（リングフレーム）
３２  固定テープ
４０  配線基板（基板）
４０ａ  デバイス領域
４０ｂ  枠部（枠体）
４０ｃ  ダイシング領域
４１  チップ搭載治具
４２  ヒータ
４３  キャピラリ
５０  半導体チップ
５１  バンプ電極（表面側突起電極）
５２  バンプ電極（裏面側突起電極）
５３  配線（導電性部材）
５３ａ  貫通孔
【図１】
2013120767.tif 000003
【図２】
2013120767.tif 000004
【図３】
2013120767.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2013120767.tif 000009
【図８】
2013120767.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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