(57)【要約】【課題】素子特性の劣化なしにリデポ現象による電気的ショートを防止する。【解決手段】実施形態に係わる磁気抵抗効果素子は、磁化方向が可変の記憶層１１と、記憶層１１上のトンネルバリア層１２と、トンネルバリア層１２上の磁化方向が不変の参照層１３と、参照層１３上のハードマスク層１４と、参照層１３及びハードマスク層１４の側壁上の側壁スペーサ層１７とを備える。記憶層１１及び参照層１３は、垂直磁化を有し、参照層１３の平面サイズは、記憶層１１の平面サイズよりも小さい。記憶層１１及び参照層１３のサイズ差は、２ｎｍ以下であり、側壁スペーサ層１７は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３及びＡｌＮのうちの１つを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
磁化方向が可変の記憶層と、前記記憶層上のトンネルバリア層と、前記トンネルバリア層上の磁化方向が不変の参照層と、前記参照層上のハードマスク層と、前記参照層及び前記ハードマスク層の側壁上の側壁スペーサ層とを具備し、
前記記憶層及び前記参照層は、垂直磁化を有し、
前記参照層の平面サイズは、前記記憶層の平面サイズよりも小さく、
前記記憶層及び前記参照層のサイズ差は、２ｎｍ以下であり、
前記側壁スペーサ層は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３及びＡｌＮのうちの１つを備える
磁気抵抗効果素子。
【請求項２】
前記側壁スペーサ層は、複数の層を備える積層構造を有し、前記積層構造の最上層は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３及びＡｌＮのうちの１つを備える請求項１に記載の磁気抵抗効果素子。
【請求項３】
請求項１に記載の磁気抵抗効果素子の製造方法において、
前記ハードマスク層をマスクにして、第１のエッチングにより前記参照層をパターニングする工程と、
前記ハードマスク層及び前記参照層の側壁上に前記側壁スペーサ層を形成する工程と、
前記ハードマスク層及び前記側壁スペーサ層をマスクにして、第２のエッチングにより前記記憶層をパターニングする工程と
を具備する磁気抵抗効果素子の製造方法。
【請求項４】
前記第１及び第２のエッチングは、Ｈｅ、Ｈ２、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒ、Ｎ２、ＣＯ、ＣＯ２及びＣＨ３ＯＨの１つを含むガスを用いるエッチングである請求項３に記載の磁気抵抗効果素子の製造方法。
【請求項５】
前記第１及び第２のエッチングは、イオンビームエッチングである請求項３又は４に記載の磁気抵抗効果素子の製造方法。
【請求項６】
請求項１に記載の磁気抵抗効果素子と、第１及び第２のスイッチ端及び制御端を有し、前記第１のスイッチ端が前記磁気抵抗効果素子の前記記憶層及び前記参照層の一方に接続されるＦＥＴと、前記ＦＥＴの前記制御端に接続されるワード線と、前記磁気抵抗効果素子の前記記憶層及び前記参照層の他方に接続される第１のビット線と、前記ＦＥＴの前記第２のスイッチ端に接続される第２のビット線と、前記ワード線の電位を制御する第１の制御回路と、前記第１及び第２のビット線の電位を制御する第２の制御回路とを具備する磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気抵抗効果素子及びその製造方法に関する。
【背景技術】
【０００２】
磁気抵抗効果素子(Magnetoresistive element)は、例えば、磁気ランダムアクセスメモリのメモリセルや、リコンフィギャブルなロジック回路のスピンＦＥＴ(Field effect transistor)などのＬＳＩに使用される。この場合、磁気抵抗効果素子は、ピラー状にパターニングされる。また、磁気抵抗効果素子のパターニングに当たっては、磁気抵抗効果素子が硬い材料から構成されることから、いわゆる物理エッチングが採用される。
【０００３】
しかし、物理エッチングは、原子を被エッチング材料に衝突させることにより被エッチング材料を物理的に削り取るエッチング方法であるため、パターニング後の磁気抵抗効果素子の側壁に被エッチング材料が再付着する、いわゆるリデポ(Re-deposition)現象が発生する。このリデポ現象は、磁気抵抗効果素子の記録層と参照層の電気的ショートの原因となる。
【０００４】
この電気的ショートを防止するために、磁気抵抗効果素子のパターニング中又はパターニング後に、磁気抵抗効果素子の側壁に形成された再付着層を酸化するプロセスが開発されているが、このプロセスを採用すると、磁気抵抗効果素子の記録層及び参照層のエッジも意図せず酸化されてしまうため、磁気抵抗効果素子の特性の劣化（素子抵抗の増大など）が発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，７８１，１７３号
【特許文献２】特開２００９−２６６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止可能な技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、磁気抵抗効果素子は、磁化方向が可変の記憶層と、前記記憶層上のトンネルバリア層と、前記トンネルバリア層上の磁化方向が不変の参照層と、前記参照層上のハードマスク層と、前記参照層及び前記ハードマスク層の側壁上の側壁スペーサ層とを備え、前記記憶層及び前記参照層は、垂直磁化を有し、前記参照層の平面サイズは、前記記憶層の平面サイズよりも小さく、前記記憶層及び前記参照層のサイズ差は、２ｎｍ以下であり、前記側壁スペーサ層は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３及びＡｌＮのうちの１つを備える。
【図面の簡単な説明】
【０００８】
【図１】基本構造を示す図。
【図２】基本構造を示す図。
【図３】サイズ差とスピン注入効率との関係を示す図。
【図４】第１の実施例を示す図。
【図５】第２の実施例を示す図。
【図６】第３の実施例を示す図。
【図７】第４の実施例を示す図。
【図８】第５の実施例を示す図。
【図９】第６の実施例を示す図。
【図１０】第７の実施例を示す図。
【図１１】第８の実施例を示す図。
【図１２】製造方法の例を示す図。
【図１３】製造方法の例を示す図。
【図１４】製造方法の例を示す図。
【図１５】製造方法の例を示す図。
【図１６】製造方法の例を示す図。
【図１７】製造方法の例を示す図。
【図１８】製造方法の例を示す図。
【図１９】製造方法の例を示す図。
【図２０】製造方法の例を示す図。
【図２１】製造方法の例を示す図。
【図２２】製造方法の例を示す図。
【図２３】メモリセルの等価回路を示す図。
【図２４】メモリセルの構造の例を示す図。
【図２５】メモリセルアレイの構造の例を示す図。
【図２６】メモリセルアレイの等価回路を示す図。
【図２７】図２６のアレイの第１の方向の断面構造を示す図。
【図２８】図２６のアレイの第２の方向の断面構造を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
１．  基本構造  
磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止するための基本構造を説明する。
【００１１】
図１は、磁気抵抗効果素子の基本構造を示している。
【００１２】
記憶層（磁気フリー層）１１上には、トンネルバリア層１２が配置される。トンネルバリア層１２上には、参照層（磁気ピンド層）１３が配置される。参照層１３上には、ハードマスク層１４が配置される。
【００１３】
記憶層１１は、磁化方向が可変の磁性層であり、参照層１３は、磁化方向が不変の磁性層である。この構造は、いわゆるトップピン型である。
【００１４】
そして、記憶層１１及び参照層１３は、サイズ差を有する。即ち、参照層１３の平面サイズ（例えば、円形のときは、直径）は、記憶層１１の平面サイズよりも小さい。これにより、記憶層１１と参照層１３との電気的ショートを防止できる。
【００１５】
具体的には、この構造によれば、まず、参照層１３を物理エッチングによりパターニングする。この時、再付着層１６は、参照層１３の側壁に付着する。そして、参照層１３をパターニングした後に、記憶層１１を物理エッチングによりパターニングする。この時、再付着層１５は、記憶層１３の側壁に付着する。しかし、記憶層１１及び参照層１３は、サイズ差を有するため、再付着層１５，１６同士が接触することはなく、リデポ現象による記憶層１１と参照層１３との電気的ショートが防止される。
【００１６】
また、再付着層１５，１６同士が接触することがないため、記憶層１１及び参照層１３のパターニング中又はパターニング後に、これらを酸化する処理も不要である。従って、磁気抵抗効果素子の特性の劣化（素子抵抗の増大など）も同時に防止できる。
【００１７】
尚、物理エッチングは、ＩＢＥ(Ion beam etching)装置又はＲＩＥ(Reactive ion etching)装置により実行可能である。特に、ＧＣＩＢ(Gas cluster ion beam)エッチングは、磁気抵抗効果素子をパターニングするに当たって望ましい。
【００１８】
記憶層１１及び参照層１３のサイズ差は、側壁スペーサ層１７により付加するのが望ましい。なぜなら、側壁スペーサ層１７を用いれば、ＰＥＰ(Photo engraving process)を行うことなく、セルフアラインで、記憶層１１をパターニングできるからである。
【００１９】
ところで、近年では、記憶層１１の磁化を反転させるに当たり、スピン角運動量移動(SMT: Spin-momentum-transfer)現象を利用する、いわゆるスピン注入磁化反転方式を採用するのが主流である。この方式によれば、磁気抵抗効果素子のサイズが小さくなるに従い、磁化反転電流も小さくなる、というスケーラビリティ性を実現できるため、将来の大容量化にとって望ましいと考えられるからである。
【００２０】
また、スピン注入磁化反転方式は、記憶層１１及び参照層１３が垂直磁化(perpendicular magnetization)を持つ場合に特に有効である。この場合、磁気抵抗効果素子を、その形状に関係なく、微細化することができるからである。
【００２１】
記憶層１１及び参照層１３が面内磁化(in-plane magnetization)を持つ場合には、磁気抵抗効果素子に形状磁気異方性を付けなければならないため、形状制御に制約が生じ、微細化には望ましくない。具体的には、面内磁化を持つ磁気抵抗効果素子の場合、１を超えるアスペクト比（面内縦横比）を形状的に付ける必要がある。一方、垂直磁化を持つ磁気抵抗効果素子の場合は、アスペクト比が１で十分である。
【００２２】
ここで、垂直磁化とは、残留磁化の方向が記憶層１１及び参照層１３の膜面（上面／下面）に対して垂直又はほぼ垂直となることである。この明細書において、ほぼ垂直とは、残留磁化の方向が記憶層１１及び参照層１３の膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００２３】
記憶層１１及び参照層１３が垂直磁化を持つ場合、磁気抵抗効果素子のサイズを小さくできる反面、側壁スペーサ層１７の横方向の厚さ（参照層１３の側壁に垂直な方向の厚さ）ｔに依存してスピン注入効率に関する新たな課題が発生する。
【００２４】
即ち、側壁スペーサ層１７の横方向の厚さｔが大きくなると、記憶層１１及び参照層１３のサイズ差が大きくなり、このサイズ差に起因して参照層１３から記憶層１１へのスピン注入効率が低下する。スピン注入効率の低下は、磁化反転効率に直接影響するため、これを防止することが必要である。
【００２５】
これについて検証したところ、スピン注入効率が、記憶層１１と参照層１３のサイズ差が零のときのそれの８０％以上であれば、磁化反転特性に大きな影響を与えずに磁化反転を行えることが判明した。
【００２６】
この８０％という値は、例えば、以下の根拠に基づく。
【００２７】
即ち、磁気抵抗効果素子に供給可能な電流値は、ドライバ（ＦＥＴ）を駆動する駆動電圧の昇圧により増加でき、それにより増加可能な電流値の最大値は、ドライバの耐圧などの問題から設計値の約１．２倍である。この観点から、本基本構造の採用により、スピン注入効率が設計値の０．８倍（８０％）となったとしても、ドライバの駆動電圧を許容される最大値とし、上述のように、磁気抵抗効果素子に供給する電流値を設計値の約１．２倍とすれば、スピン注入効率の低下を駆動電圧の上昇により補うことができる。
【００２８】
従って、スピン注入効率が、記憶層１１と参照層１３のサイズ差が零のときのそれの８０％以上であれば、磁化反転特性に大きな影響を与えずに磁化反転を行えることになる。
【００２９】
また、図３に示すように、スピン注入効率をサイズ差が零のときのそれの８０％以上とするためには、記憶層１１及び参照層１３のサイズさは、０よりも大きく、２ｎｍ以下にする必要があることが判明した。即ち、側壁スペーサ層１７の横方向の厚さｔは、０＜ｔ≦１ｎｍの範囲内に設定しなければならないことが判明した。
【００３０】
但し、記憶層１１及び参照層１３のサイズ差とは、それらの中心点Ｏを通る直線上における平面サイズの差のことであり、記憶層１１及び参照層１３のサイズ差は、側壁スペーサ層１７の横方向の厚さｔの２倍に等しいものとする。また、側壁スペーサ層１７の横方向の厚さｔは、再付着層１６の横方向の厚さを含むものとする。
【００３１】
尚、図３では、記憶層１１及び参照層１３のサイズ差が零のときのスピン注入効率を１としている。
【００３２】
しかし、側壁スペーサ層１７の横方向の厚さｔを１ｎｍ以下にすると、例えば、酸化シリコン、窒化シリコンなどの一般的な側壁スペーサ層１７では、物理エッチングに耐え切れず、マスク層として十分な機能を発揮できないことも同時に判明した。
【００３３】
そこで、基本構造では、側壁スペーサ層１７として、その横方向の厚さが１ｎｍ以下であっても、記憶層１１のパターニング時に、物理エッチングのマスク層として十分に機能することが可能な材料についても提案する。
【００３４】
そのような材料としては、ダイアモンド、ＤＬＣ(diamond like carbon)、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮなどがある。
【００３５】
これらの材料は、表１に示すように、記録層１１や、記録層１１下に配置される下部電極層よりも硬いことに特徴を有する。また、上記の材料は絶縁体である。
【表１】
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【００３６】
尚、ハードマスク層１４についても、側壁スペーサ層１７と同様に、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮのうちの１つを備えることが可能である。この場合、ハードマスク層１４及び側壁スペーサ層１７は、同一材料であってもよい。
【００３７】
また、記憶層１１及び参照層１３の平面形状は、特に制限されない。図１の例では、円形であるが、例えば、図２に示すように、楕円形でもよい。
【００３８】
このように、基本構造によれば、トップピン型磁気抵抗効果素子において、記憶層及び参照層にサイズ差を設け、再付着層の酸化なしに記憶層及び参照層の電気的ショートを防止する。また、記憶層に対するスピン注入効率を、記憶層及び参照層のサイズ差が零のときのそれの８０％以上とするために、記憶層と参照層のサイズ差を０よりも大きく、２ｎｍ以下とする。さらに、そのサイズ差をかかる範囲内に設定しても、記憶層のパターニングを正確に行えるように、側壁スペーサ層を記録層よりも硬い材料から構成する。
【００３９】
以上より、磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止することができる。
【００４０】
２．  実施例  
(1)   第１の実施例  
図４は、磁気抵抗効果素子の第１の実施例を示している。
【００４１】
この実施例は、単層の側壁スペーサ層１７を備える垂直磁化＋トップピン型磁気抵抗効果素子に関する。
【００４２】
下部電極（LE: Lower electrode）２１上には、下地層としての下部層（UL: under layer）２２が配置される。下部層２２上には、記憶層（磁気フリー層）１１が配置される。記憶層１１上には、トンネルバリア層１２が配置される。トンネルバリア層１２上には、界面層１８が配置される。
【００４３】
界面層１８上には、参照層（磁気ピンド層）１３が配置される。参照層１３上には、非磁性層２３が配置される。非磁性層２３上には、シフト調整層（磁性層）２４が配置される。シフト調整層２４上には、非磁性層２５が配置される。非磁性層２５上には、ハードマスク層１４が配置される。ハードマスク層１４上には、上部電極（UE: Upper electrode）２６が配置される。
【００４４】
記憶層１１及び参照層１３は、サイズ差を有する。即ち、参照層１３の平面サイズは、記憶層１１の平面サイズよりも小さい。これにより、記憶層１１と参照層１３との電気的ショートを防止する。
【００４５】
界面層１８、参照層１３、シフト調整層２４、非磁性層２３，２５及びハードマスク層１４の側壁上には、側壁スペーサ層１７が配置される。
【００４６】
保護層２７は、記憶層１１、トンネルバリア層１２、参照層１３、界面層１８及びシフト調整層２４を覆い、これらを、酸化や、水による腐食などから保護する。
【００４７】
記憶層１１は、磁化方向が可変の磁性層であり、参照層１３は、磁化方向が不変の磁性層である。記憶層１１及び参照層１３は、共に、残留磁化がそれらの膜面に対して垂直又はほぼ垂直となる垂直磁化を持つ。
【００４８】
トンネルバリア層１２は、例えば、ＭｇＯを備える。
【００４９】
シフト調整層２４は、磁気抵抗効果素子の構造に起因する記憶層１１の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層２４は、参照層１３に付加されることによりその機能を発揮する。シフト調整層２４は、例えば、Ｐｔ，Ｐｄ，Ｉｒなどを備える。
【００５０】
側壁スペーサ層１７及びハードマスク層１４は、硬質な材料から構成され、例えば、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮのうちの１つを備える。
【００５１】
保護層２７は、例えば、絶縁性窒化物（ＳｉＮ、ＡｌＮ、ＢＮなど）を備える。保護層２７は、層間絶縁層からの磁気抵抗効果素子へのＨ２ＯやＯ２の拡散を防止する。保護層２７は、トンネルバリア層１２の側面部（横方向の端部）における酸化／還元反応を防止するため、２５０℃以上の温度で形成するのが望ましい。
【００５２】
(2)   第２の実施例  
図５は、磁気抵抗効果素子の第２の実施例を示している。
【００５３】
この実施例は、第１の実施例の変形例である。
【００５４】
この実施例が第１の実施例と異なる点は、保護層２７ａ，２７ｂの構造にある。その他の点については、第１の実施例と同じであるため、ここでの説明を省略する。
【００５５】
保護層２７ａは、例えば、Ａｌ２Ｏ３、ＭｇＯのうちの１つを備える。保護層２７ａは、酸化膜・酸窒化膜の場合は、トンネルバリア層１２の側面部（横方向の端部）における酸化反応を防止するため、３００℃以下の温度で形成するのが望ましい。
【００５６】
また、保護層２７ｂは、例えば、ＳｉＮ、ＡｌＮ、ＢＮのうちの１つを備える。保護層２７ｂは、窒化膜の場合は、トンネルバリア層１２の側面部における還元反応を防止するため、２５０℃以上、３５０℃以下の温度で形成するのが望ましい。
【００５７】
保護層２７ａ，２７ｂを形成するときの温度は、特に、トンネルバリア層１２にＭｇＯを使用したときに有効である。この場合、トンネルバリア層１２のエッチング面（側面部）は、非常に不安定であり、酸化／還元され易くなるからである。
【００５８】
尚、本例では、保護層は、２層であるが、３層以上であってもよい。
【００５９】
(3)   第３の実施例  
図６は、磁気抵抗効果素子の第３の実施例を示している。
【００６０】
この実施例も、第１の実施例の変形例である。  
この実施例が第１の実施例と異なる点は、側壁スペーサ層１７ａ，１７ｂの構造にある。その他の点については、第１の実施例と同じであるため、ここでの説明を省略する。
【００６１】
側壁スペーサ層１７ａは、絶縁性酸化物、例えば、Ａｌ２Ｏ３、ＭｇＯのうちの１つを備えることができる。この場合、側壁スペーサ層１７ａは、トンネルバリア層１２の側面部（横方向の端部）における酸化反応を防止するため、３００℃以下の温度で形成するのが望ましい。
【００６２】
また、側壁スペーサ層１７ａは、絶縁性窒化物、例えば、ＳｉＮ、ＡｌＮ、ＢＮのうちの１つを備えることもできる。この場合、側壁スペーサ層１７ａは、トンネルバリア層１２の側面部における還元反応を防止するため、２５０℃以上、３５０℃以下の温度で形成するのが望ましい。
【００６３】
側壁スペーサ層１７ｂは、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮのうちの１つを備える。
【００６４】
尚、本例では、側壁スペーサ層は、２層であるが、３層以上であってもよい。
【００６５】
(4)   第４の実施例  
図７は、磁気抵抗効果素子の第４の実施例を示している。
【００６６】
この実施例は、第２の実施例と第３の実施例の組み合わせである。
【００６７】
側壁スペーサ層１７ａは、例えば、Ａｌ２Ｏ３、ＭｇＯ、ＳｉＮ、ＡｌＮ、ＢＮのうちの１つを備える。側壁スペーサ層１７ｂは、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮのうちの１つを備える。
【００６８】
保護層２７ａは、例えば、Ａｌ２Ｏ３、ＭｇＯのうちの１つを備える。保護層２７ｂは、例えば、ＳｉＮ、ＡｌＮ、ＢＮのうちの１つを備える。
【００６９】
尚、本例では、側壁スペーサ層は、２層であるが、３層以上であってもよい。また、保護層も、２層であるが、３層以上であってもよい。
【００７０】
(5)   第５の実施例  
図８は、磁気抵抗効果素子の第５の実施例を示している。
【００７１】
この実施例は、磁気抵抗効果素子のＬＳＩ内のレイアウトに関する。
【００７２】
磁気抵抗効果素子ＭＴＪは、例えば、第１乃至第４の実施例（図４乃至図７）に示す構造を有する。本例では、磁気抵抗効果素子ＭＴＪの構造については、特に制限されないため、ここでの説明は省略する。
【００７３】
磁気抵抗効果素子ＭＴＪは、コンタクトビア（ＣＢ）２８の直上に下部電極（ＬＥ）２１を介して配置される。磁気抵抗効果素子ＭＴＪ上には、上部電極（ＵＥ）２６が配置される。上部電極（ＵＥ）２６上には、ビア（Ｖ１）２９が配置される。
【００７４】
下部電極（ＬＥ）２１は、コンタクトビア（ＣＢ）２８の上面に形成されるシーム（seam）などによる凹凸を緩和し、磁気抵抗効果素子ＭＴＪの下地を平坦化する役割を有する。磁気抵抗効果素子ＭＴＪの下地（例えば、下部電極２１の上面）のラフネスＲａは、Ｒａ≦０．３ｎｍであるのが望ましい。
【００７５】
上部電極（ＵＥ）２６は、ビア（Ｖ１）２９と磁気抵抗効果素子ＭＴＪとのアライメント精度を緩和し、かつ、ビア（Ｖ１）２９又はそれを配置するビアホールをパターニングするときのストッパとなる。
【００７６】
尚、本例においては、下部電極（ＬＥ）２１を省略することも可能である。この場合、磁気抵抗効果素子ＭＴＪは、コンタクトビア（ＣＢ）２８上に直接配置される。
【００７７】
(6)   第６の実施例  
図９は、磁気抵抗効果素子の第６の実施例を示している。
【００７８】
この実施例も、磁気抵抗効果素子のＬＳＩ内のレイアウトに関する。
【００７９】
磁気抵抗効果素子ＭＴＪは、例えば、第１乃至第４の実施例（図４乃至図７）に示す構造を有する。本例でも、磁気抵抗効果素子ＭＴＪの構造については、特に制限されないため、ここでの説明は省略する。
【００８０】
コンタクトビア（ＣＢ）２８上に下部電極（ＬＥ）２１が配置される。磁気抵抗効果素子ＭＴＪは、下部電極（ＬＥ）２１上に配置される。磁気抵抗効果素子ＭＴＪ上には、上部電極（ＵＥ）２６が配置される。上部電極（ＵＥ）２６上には、ビア（Ｖ１）２９が配置される。ビア（Ｖ１）２９は、磁気抵抗効果素子ＭＴＪの直上に配置される。
【００８１】
下部電極（ＬＥ）２１は、磁気抵抗効果素子ＭＴＪとコンタクトビア（ＣＢ）２８とのアライメント精度を緩和し、かつ、磁気抵抗効果素子ＭＴＪをパターニングするときのストッパとなる。
【００８２】
また、下部電極（ＬＥ）２１は、コンタクトビア（ＣＢ）２８の上面に形成されるシーム（seam）などによる凹凸を緩和する。下部電極２１の上面のラフネスＲａは、Ｒａ≦０．３ｎｍであるのが望ましい。
【００８３】
尚、本例においては、上部電極（ＵＥ）２６を省略することも可能である。この場合、ビア（Ｖ１）２９は、磁気抵抗効果素子ＭＴＪ上に直接配置される。
【００８４】
(7)   第７の実施例  
図１０は、磁気抵抗効果素子の第７の実施例を示している。
【００８５】
この実施例は、第５の実施例と第６の実施例の組み合わせである。
【００８６】
コンタクトビア（ＣＢ）２８上に下部電極（ＬＥ）２１が配置される。磁気抵抗効果素子ＭＴＪは、下部電極（ＬＥ）２１上に配置される。磁気抵抗効果素子ＭＴＪ上には、上部電極（ＵＥ）２６が配置される。上部電極（ＵＥ）２６上には、ビア（Ｖ１）２９が配置される。
【００８７】
下部電極（ＬＥ）２１は、磁気抵抗効果素子ＭＴＪとコンタクトビア（ＣＢ）２８とのアライメント精度を緩和し、かつ、磁気抵抗効果素子ＭＴＪをパターニングするときのストッパとなる。
【００８８】
また、下部電極（ＬＥ）２１は、コンタクトビア（ＣＢ）２８の上面に形成されるシーム（seam）などによる凹凸を緩和する。下部電極２１の上面のラフネスＲａは、Ｒａ≦０．３ｎｍであるのが望ましい。
【００８９】
上部電極（ＵＥ）２６は、ビア（Ｖ１）２９と磁気抵抗効果素子ＭＴＪとのアライメント精度を緩和し、かつ、ビア（Ｖ１）２９又はそれを配置するビアホールをパターニングするときのストッパとなる。
【００９０】
(8)   第８の実施例  
図１１は、磁気抵抗効果素子の第８の実施例を示している。
【００９１】
この実施例は、第７の実施例の変形例である。
【００９２】
この構造は、中間プラグ型であり、下部電極（ＬＥ）２１と上部電極（ＵＥ）２６とがまとめてパターニングされる点に特徴を有する。このため、下部電極（ＬＥ）２１と上部電極（ＵＥ）２６の形状は、同じになる。
【００９３】
また、下部電極（ＬＥ）２１、上部電極（ＵＥ）２６及び磁気抵抗効果素子ＭＴＪを覆う保護層３０が配置される。
【００９４】
保護層３０は、例えば、ＳｉＮ、ＡｌＮ、ＢＮのうちの１つを備える。保護層３０は、磁気抵抗効果素子ＭＴＪのトンネルバリア層（ＭｇＯ）の側面部における酸化／還元反応を防止するため、２５０℃以上の温度で形成するのが望ましい。
【００９５】
この構造によれば、下部電極（ＬＥ）２１と上部電極（ＵＥ）２６とがまとめてパターニングされるため、ＰＥＰ（Photo engraving process）を削減できる。
【００９６】
３．  製造方法
上述の実施例に係わる磁気抵抗効果素子の製造方法を説明する。
【００９７】
まず、図１２に示すように、下部電極２１上に、下部層２２、記憶層１１、トンネルバリア層１２、界面層（例えば、ＣｏＦｅＢ、ＣｏＦｅなど）１８、参照層１３及びハードマスク層１４を順次形成する。
【００９８】
記憶層１１は、ＣｏＦeＢ単層、又は、ＣｏＦｅＢ複数層の積層膜である。
【００９９】
参照層１３は、例えば、（Ｃｏ／Ｐｔ）ｎ、ＣｏＰｔ、ＦｅＰｔなどの垂直磁化を有する磁性層である。トンネルバリア層１２は、例えば、ＭｇＯである。
【０１００】
参照層１３と界面層１８との具体的組み合わせとしては、例えば、（Ｃｏ／Ｐｔ）ｎ／ＣｏＦｅＢ、ＦｅＰｔ／ＣｏＦｅＢ、ＣｏＰｔ／ＣｏＦｅＢなどである。ここで、（Ｃｏ／Ｐｔ）ｎは、Ｃｏ層とＰｔ層とが１回以上交互に積み重ねられる構造を意味する。
【０１０１】
参照層１３及び界面層１８の厚さは、例えば、それぞれ、３ｎｍ以下であり、Ｃｏ、Ｆｅ、Ｎｉを５０ａｔ％以上含む磁性合金である。
【０１０２】
また、参照層１３に対しては、中間層を介してシフト調整層を付加してもよい。これをシフト調整層付き参照層という。シフト調整層付き参照層は、例えば、（Ｃｏ／Ｐｔ）n（シフト調整層）／Ｒｕ（中間層）／（Ｃｏ／Ｐｔ）ｎ（参照層）／ＣｏＦｅＢ（界面層）により構成される。
【０１０３】
また、参照層１３及び界面層１８を、シフト調整層／中間層／界面層を備える参照層に代えることも可能である。この場合、参照層は、（Ｃｏ／Ｐｔ）n／Ｒｕ／ＣｏＦｅＢとなる。
【０１０４】
さらに、シフト調整層が無くても、記憶層１１の磁気ヒステリシス曲線のシフト調整を行うこともできる。例えば、参照層として、ＴｂＣｏＦｅ／ＣｏＦｅＢを用い、ＴｂとＣｏＦｅの組成比を調整することにより、参照層１３の見かけ上の飽和磁化（ｎｅｔ−Ｍｓ）を零にすることができる。ＴｂＣｏＦｅにおいて、Ｔｂの組成がリッチ側におけるＴｂの比率を６０〜９０ａｔ％にすると、ＴｂＣｏＦｅ／ＣｏＦｅＢの飽和磁化が零になる組成域を設けることができる。
【０１０５】
次に、ＰＥＰによりハードマスク層１４上にレジストパターンを形成し、このレジストパターンをマスクにして、物理エッチング、例えば、イオンビームエッチング又はＲＩＥによる物理エッチングを用いて、ハードマスク層１４をパターニングする。この後、レジストパターンを除去する。
【０１０６】
ハードマスク層１４は、例えば、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮのうちの１つを備える。
【０１０７】
次に、図１３に示すように、ハードマスク層１４をマスクにして、物理エッチング、例えば、イオンビームエッチング（例えば、ＧＣＩＢエッチング）により、参照層１３及び界面層１８をパターニングする。ここで、ハードマスク層１４をマスクとするのは、フォトレジストをマスクにすると、それをアッシングにより除去するときに参照層１３及び界面層１８が酸化される恐れがあるからである。
【０１０８】
また、このイオンビームエッチングにより参照層１３及び界面層１８の側壁上には、再付着層が形成されるが、既に述べたように、これが記録層１１と参照層１３の電気的ショートを発生させることはない。このため、再付着層を酸化処理するプロセスも不要である。尚、同図では、再付着層の記載を省略する。
【０１０９】
さらに、このイオンビームエッチングは、参照層１３及び界面層１８のエッチング面（側面）のダメージを低減するために望ましい。
【０１１０】
例えば、Ａｒイオンを用いる場合、約２００ｅＶのイオン加速電圧において、Ａｒイオンの参照層１３及び界面層１８に対する横方向の進入長（ハードマスク層１４の側面からそれに垂直な方向への侵入長）は、約１ｎｍであるため、参照層１３及び界面層１８の物理的ダメージ、磁気的ダメージ及び結晶的ダメージは、それぞれ、無視できる程度に小さい。
【０１１１】
尚、イオンビームエッチングでのイオン加速電圧は、２００ｅＶ以下であるのが望ましい。また、参照層１３及び界面層１８のエッチングは、トンネルバリア層１２の上面で止めること（ＭｇＯバリア止め）が必要である。磁性層（参照層１３及び界面層１８）とトンネルバリア層１２とのエッチング選択比を大きくし、ＭｇＯバリア止めを容易化するため、さらに、記憶層１１の物理的ダメージを低減するために、イオンビームエッチングでのイオン加速電圧は、１００ｅＶ以下にするのがさらに望ましい。
【０１１２】
また、イオンビームエッチングに代えて、Ｈｅ、Ｈ２、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒ、Ｎ２、ＣＯ、ＣＯ２、ＣＨ３ＯＨなどのガスによるＲＩＥにより、参照層１３及び界面層１８をパターニングしてもよい。
【０１１３】
さらに、ＭｇＯバリア止めを確実にするために、さらに以下の技術を適用してもよい。
【０１１４】
参照層１３のパターニングの初期段階は、比較的早いエッチングレートにより参照層１３のエッチングが進行する。そこで、エッチングが界面層１８に到達した時点又はそれから少し経た時点で、比較的遅いエッチングレートで界面層１８がエッチングされるエッチングモードに切り替える。
【０１１５】
このエッチングモードは、界面層１８とトンネルバリア層１２とのエッチング選択比が大きくなる条件で行うのがさらに望ましい。
【０１１６】
ここで、エッチングの進行は、イオンビームエッチングのときはＳＩＭＳにより、ＲＩＥのときはＯＥＳにより検出することが可能である。
【０１１７】
界面層１８のエッチング時におけるイオンビームのエネルギーは、イオンビームによるトンネルバリア層１２及び界面層１８のスパッタリング閾値の関係により決定する。ここで、スパッタリング閾値とは、スパッタリング（エッチング）が開始されるイオン加速電圧のことである。
【０１１８】
トンネルバリア層１２がＭｇＯのときのスパッタリング閾値は、約８０ｅＶ、界面層１８が、Ｃｏ、Ｆｅ、Ｎｉなどの金属を含む材料（例えば、ＣｏＦｅＢ）を備えるときのスパッタリング閾値は、約２０ｅＶであることから、上述したように、イオン加速電圧は、１００ｅＶ以下、さらには、２０〜８０ｅＶの範囲内の値にするのが望ましい。
【０１１９】
以上の技術を採用することにより、界面層１８とトンネルバリア層１２とのエッチング選択比を５以上、さらには１０以上にすることができるため、ＭｇＯバリア止めを確実に行うことが可能になる。
【０１２０】
尚、上述と同じ材料のときに１００ｅＶ以上のイオン加速電圧でエッチングを行うと、界面層１８とトンネルバリア層１２とのエッチング選択比は、１〜３となる。
【０１２１】
次に、図１４に示すように、参照層１３、ハードマスク層１４及び界面層１８を覆う硬質材料層１７’を形成する。硬質材料層１７’は、ハードマスク層１４と同様に、例えば、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮのうちの１つを備える。
【０１２２】
硬質材料層１７’は、熱ＡＬＤ法、プラズマＡＬＤ法、プラズマＣＶＤ法、ＩＢＤ法、スパッタ法などにより形成される。また、硬質材料層１７’の形成に際しては、参照層１３、ハードマスク層１４及び界面層１８の側壁に対するカバレージが良いことが重要視される。このため、そのなかでも、カバレージ（側壁部／フィールド部）が９０％以上であり、かつ、パターンのエッジ部にボイドが形成されない熱ＡＬＤ法又はプラズマＡＬＤ法により硬質材料層１７’を形成するのが望ましい。
【０１２３】
この後、硬質材料層１７’を、物理エッチング、例えば、イオンビームエッチングによりエッチングすると、図１５に示すように、参照層１３、ハードマスク層１４及び界面層１８の側壁上に、側壁スペーサ層１７が形成される。
【０１２４】
次に、図１６に示すように、ハードマスク層１４及び側壁スペーサ層１７をマスクにして、物理エッチング、例えば、イオンビームエッチング（例えば、ＧＣＩＢエッチング）により、トンネルバリア層１２、記憶層１１及び下部層２２をパターニングする。
【０１２５】
このイオンビームエッチングにより記憶層１１及び下部層２２の側壁上には、再付着層が形成されるが、既に述べたように、これが記録層１１と参照層１３の電気的ショートを発生させることはない。このため、再付着層を酸化処理するプロセスも不要である。尚、同図では、再付着層の記載を省略する。
【０１２６】
さらに、このイオンビームエッチングは、記憶層１１及び下部層２２のエッチング面（側面）のダメージを低減するために望ましい。
【０１２７】
尚、イオンビームエッチングでのイオン加速電圧は、２００ｅＶ以下であるのが望ましい。また、記憶層１１及び下部層２２のエッチングは、下部電極２１の上面で止めることが必要である。そのために、参照層１３及び界面層１８のエッチング時に採用した技術、即ち、エッチング中にエッチングモードを切り替える技術を採用してもよい。
【０１２８】
以上のプロセスにより磁気抵抗効果素子が形成される。
【０１２９】
この後、例えば、図１７に示すように、磁気抵抗効果素子を覆う保護層２７ａを形成する。保護層２７ａの形成は、磁気抵抗効果素子の酸化を防止するために真空中で行うのが望ましい。
【０１３０】
保護層２７ａは、例えば、熱ＡＬＤ法、プラズマＡＬＤ法、プラズマＣＶＤ法、ＩＢＤ法、スパッタ法などにより形成される。そのなかでも、カバレージ（側壁部／フィールド部）が９０％であり、かつ、パターンのエッジ部にボイドが形成されない熱ＡＬＤ法又はプラズマＡＬＤ法により保護層２７ａを形成するのが望ましい。
【０１３１】
保護層２７ａは、トンネルバリア層１２の側面部（横方向の端部）を安定化させるために、例えば、Ａｌ２Ｏ３、ＭｇＯのうちの１つを備える。保護層２７ａは、トンネルバリア層１２の側面部における酸化／還元反応を防止するため、３００℃以下の温度で形成するのが望ましい。
【０１３２】
また、例えば、図１８に示すように、保護層２７ａ上に保護層２７ｂを形成する。保護層２７ｂは、層間絶縁層から磁気抵抗効果素子へのＨ２Ｏ及びＯ２の拡散を防止するために、例えば、ＳｉＮ、ＡｌＮ、ＢＮのうちの１つを備える。
【０１３３】
保護層２７ｂは、例えば、熱ＡＬＤ法、プラズマＡＬＤ法、プラズマＣＶＤ法、ＩＢＤ法、スパッタ法などにより形成される。そのなかでも、カバレージ（側壁部／フィールド部）が９０％であり、かつ、パターンのエッジ部にボイドが形成されない熱ＡＬＤ法又はプラズマＡＬＤ法により保護層２７ｂを形成するのが望ましい。
【０１３４】
図１９乃至図２２は、上述の製造方法の変形例を示している。
【０１３５】
本例は、側壁スペーサ層が２層から構成される場合のプロセスに関する。
【０１３６】
まず、図１９に示すように、ハードマスク層１４をマスクにして参照層１３及び界面層１８をパターニングするまでのステップを上述の製造方法により実行する。
【０１３７】
この後、参照層１３、ハードマスク層１４及び界面層１８を覆う絶縁層１７ａ’を形成する。絶縁層１７ａ’は、例えば、熱ＡＬＤ法、プラズマＡＬＤ法、プラズマＣＶＤ法、ＩＢＤ法、スパッタ法などにより形成される。そのなかでも、カバレージ（側壁部／フィールド部）が９０％であり、かつ、パターンのエッジ部にボイドが形成されない熱ＡＬＤ法又はプラズマＡＬＤ法により絶縁層１７ａ’を形成するのが望ましい。
【０１３８】
絶縁層１７ａ’は、例えば、Ａｌ２Ｏ３、ＭｇＯにより形成される。この場合、絶縁層１７ａ’は、トンネルバリア層１２の側面部（横方向の端部）における酸化反応を防止するため、３００℃以下の温度で形成するのが望ましい。
【０１３９】
また、絶縁層１７ａ’は、例えば、ＳｉＮ、ＡｌＮ、ＢＮにより形成される。この場合、絶縁層１７ａ’は、トンネルバリア層１２の側面部における還元反応を防止するため、２５０℃以上の温度で形成するのが望ましい。
【０１４０】
続けて、図２０に示すように、絶縁層１７ａ’上に硬質材料層１７ｂ’を形成する。硬質材料層１７ｂ’は、例えば、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ４Ｃ、Ａｌ２Ｏ３（サファイア）、Ａｌ２Ｏ３（微結晶）、ＡｌＮにより形成される。
【０１４１】
また、硬質材料層１７ｂ’は、熱ＡＬＤ法、プラズマＡＬＤ法、プラズマＣＶＤ法、ＩＢＤ法、スパッタ法などにより形成される。そのなかでも、カバレージ（側壁部／フィールド部）が９０％以上であり、かつ、パターンのエッジ部にボイドが形成されない熱ＡＬＤ法又はプラズマＡＬＤ法により硬質材料層１７ｂ’を形成するのが望ましい。
【０１４２】
この後、絶縁層１７ａ’及び硬質材料層１７ｂ’を、物理エッチング、例えば、イオンビームエッチングによりエッチングすると、図２１に示すように、参照層１３、ハードマスク層１４及び界面層１８の側壁上に、側壁スペーサ層１７ａ，１７ｂが形成される。
【０１４３】
次に、図２２に示すように、ハードマスク層１４及び側壁スペーサ層１７ａ，１７ｂをマスクにして、物理エッチング、例えば、イオンビームエッチング（例えば、ＧＣＩＢエッチング）により、トンネルバリア層１２、記憶層１１及び下部層２２をパターニングする。
【０１４４】
以上のプロセスにより磁気抵抗効果素子が形成される。
【０１４５】
この後、例えば、上述の製造方法（図１７及び図１８）と同様に、磁気抵抗効果素子を覆う保護層２７ａ，２７ｂを形成する。
【０１４６】
４．  適用例  
上述の実施例に係わる磁気抵抗効果素子は、磁気ランダムアクセスメモリやスピンＦＥＴなどに適用可能である。以下、磁気ランダムアクセスメモリについて説明する。
【０１４７】
図２３は、磁気ランダムアクセスメモリのメモリセルの等価回路を示している。
【０１４８】
メモリセルアレイＭＡ内のメモリセルＭＣは、磁気抵抗効果素子ＭＴＪとスイッチ素子（例えば、ＦＥＴ）Ｔの直列接続体を備える。直列接続体の一端（磁気抵抗効果素子ＭＴＪの一端）は、ビット線ＢＬＡに接続され、直列接続体の他端（スイッチ素子Ｔの一端）は、ビット線ＢＬＢに接続される。スイッチ素子Ｔの制御端子、例えば、ＦＥＴのゲート電極は、ワード線ＷＬに接続される。
【０１４９】
ワード線ＷＬの電位は、第１の制御回路３１により制御される。また、ビット線ＢＬＡ，ＢＬＢの電位は、第２の制御回路３２により制御される。
【０１５０】
図２４は、磁気ランダムアクセスメモリのメモリセルの構造を示している。
【０１５１】
半導体基板４１は、例えば、シリコン基板であり、その導電型は、Ｐ型でも、Ｎ型でもどちらでもよい。半導体基板４１内には、素子分離絶縁層４２として、例えば、ＳＴＩ構造の酸化シリコン層が配置される。
【０１５２】
半導体基板４１の表面領域、具体的には、素子分離絶縁層４２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子Ｔが配置される。本例では、スイッチ素子Ｔは、ＦＥＴであり、半導体基板４１内の２つのソース／ドレイン拡散層４３と、それらの間のチャネル領域上に配置されるゲート電極４４とを有する。ゲート電極４４は、ワード線ＷＬとして機能する。
【０１５３】
スイッチ素子Ｔは、絶縁層（例えば、酸化シリコン）４５により覆われる。コンタクトホールは、絶縁層４５内に設けられ、コンタクトビア（ＣＢ）２８は、そのコンタクトホール内に配置される。コンタクトビア２８は、例えば、Ｗ（タングステン）、Ｃｕ（銅）などの金属材料から形成される。
【０１５４】
コンタクトビア２８の下面は、スイッチ素子に接続される。本例では、コンタクトビア２８は、ソース／ドレイン拡散層４３に直接接触している。
【０１５５】
コンタクトビア２８上には、下部電極２１が配置される。下部電極２１は、例えば、Ｔａ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の積層構造を有する。
【０１５６】
下部電極２１上、即ち、コンタクトビア２８の直上には、磁気抵抗効果素子ＭＴＪが配置される。磁気抵抗効果素子ＭＴＪ上には、上部電極（例えば、ＴｉＮ）２６が配置される。上部電極２６は、ビア（例えば、Ｃｕ）２９を介して、ビット線（例えば、Ｃｕ）ＢＬＡに接続される。
【０１５７】
図２５は、磁気ランダムアクセスメモリの詳細を示している。
【０１５８】
メモリセルアレイにおいて、磁気抵抗効果素子ＭＴＪは、コンタクトビア（ＣＢ）２８と上部電極（ＵＥ）２６との間に配置される。スイッチ素子Ｔは、ＦＥＴである。磁気抵抗効果素子ＭＴＪは、周辺回路内に配置されない。
【０１５９】
本例では、メタル配線層Ｍ１〜Ｍ４は、４層であり、ビアＶ１〜Ｖ４により互いに接続される。ビット線ＢＬＡ，ＢＬＢは、メタル配線層Ｍ１内に配置される。
【０１６０】
図２６は、メモリセルアレイの等価回路を示している。
【０１６１】
このメモリセルアレイの特徴は、１つの磁気抵抗効果素子に対して２つのスイッチ素子（セルトランジスタ）が付加されることにより、磁気抵抗効果素子ＭＴＪに流すことが可能な電流値の最大値を大きくできる点にある。
【０１６２】
同図において、黒く塗りつぶした領域が１つのメモリセルＭＣに相当する。
【０１６３】
例えば、磁気抵抗効果素子Ｍ１１には、２つのスイッチ素子Ｔ１１ａ，Ｔ１１ｂが付加される。また、磁気抵抗効果素子Ｍ１２には、２つのスイッチ素子Ｔ１２ａ，Ｔ１２ｂが付加される。さらに、磁気抵抗効果素子Ｍ１３には、２つのスイッチ素子Ｔ１３ａ，Ｔ１３ｂが付加される。
【０１６４】
図２７は、図２６のメモリセルアレイＭＡの第１の方向の断面構造を示し、図２８は、図２６のメモリセルアレイＭＡの第２の方向の断面構造を示している。
【０１６５】
本例では、図２５と同様に、メタル配線層Ｍ１〜Ｍ４は、４層であり、ビアＶ１〜Ｖ４により互いに接続される。ビット線ＢＬＡ，ＢＬＢは、メタル配線層Ｍ１内に配置される。本例の配線層では、いわゆるダマシン構造が採用される。
【０１６６】
例えば、メタル配線層Ｍ１〜Ｍ３及びビアＶ１〜Ｖ４は、バリアメタル層（例えば、ＴｉＮ／Ｔｉ）とＣｕ層とを備えるダマシン構造を有する。但し、最上層のメタル配線層Ｍ４は、ダマシン構造を有しない。
【０１６７】
５．  むすび  
実施形態によれば、磁気抵抗効果素子の特性の劣化なしにリデポ現象による電気的ショートを防止できる。
【０１６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６９】
１１：  記憶層、  １２：  トンネルバリア層、  １３：  参照層、  １４：  ハードマスク層、  １５，１６：  再付着層、  １７，１７ａ，１７ｂ：側壁スペーサ層、  １８：  界面層、  ２１：  下部電極、  ２２：  下部層（下地層）、  ２３，２５：  中間層（非磁性層）、  ２４：  シフト調整層、  ２６：  上部電極、  ２７，２７ａ，２７ｂ，３０：  保護層、  ２８：  コンタクトビア、  ２９：  ビア、  ３１：  第１の制御回路、  ３２：  第２の制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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