(57)【要約】【課題】絶縁膜中に高アスペクトホールを容易に形成することのできる半導体装置の製造方法を提供する。【解決手段】半導体基板上に形成した層間絶縁膜６ａを処理して第１の方向に延在する第１のパターン６を形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜２１を形成する工程と、全面に第１の埋め込み膜２２を形成して前記第１のパターン間に形成されている空間を埋設する工程と、前記第１の方向に直角な方向となる第２の方向にパターンを形成する処理によって、前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の第１のホール２７を形成することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、前記第１のホールを第２の埋め込み膜２８で埋設することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、残存している前記第１のサイドウォール膜を除去して複数の第２のホール１１を形成する工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成した層間絶縁膜を、第１のパターン形成工程により処理して第１の方向に延在する第１のパターンを形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜を形成する工程と、
全面に第１の埋め込み膜を形成して前記第１のパターン間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の第１のホールを形成する工程と、
前記第１のホールを第２の埋め込み膜で埋設することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、
残存している前記第１のサイドウォール膜を除去して複数の第２のホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のサイドウォール膜として、ＬＰＣＶＤ法によってＬＰカーボン膜を成膜することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のパターン形成工程は、前記第１の埋め込み膜上に、前記第２の方向に延在する第２のパターンを形成すると共に、該第２のパターンの両側壁に第２のサイドウォール膜を形成する工程を含み、
全ての前記第１のホールの前記第１の方向の寸法Ｙ４を同じとし、且つ等ピッチ間隔で配置するために、前記第２のパターンの間隔Ｙ１を該第２のパターンの幅Ｙ２の３倍となるように設定し、さらに前記第２のサイドウォール膜の膜厚を前記第２のパターンの幅Ｙ２と同じ値にすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
全ての前記第２のホールの前記第２の方向の間隔Ｘ６を同じとし、且つ等ピッチ間隔で配置するために、前記第１のパターンの間隔Ｘ１を該第１のパターンの幅Ｘ２の３倍となるように設定し、さらに前記第１のサイドウォール膜の膜厚を前記第１のパターンの幅Ｘ２と同じ値にすることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
さらに、前記第２のホールの内壁に、キャパシタを構成する下部電極、容量絶縁膜、上部電極を順に形成する工程を含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成した層間絶縁膜を、第１のパターン形成工程により処理して第１の方向に延在する第１のパターンを形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜を形成する工程と、
全面に第１の埋め込み膜を形成して前記第１のパターン間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、
前記高アスペクトホールを導電膜で埋設し、柱状の下部電極を形成する工程と、
前記下部電極の周囲に位置する前記層間絶縁膜、前記第１の埋め込み膜、残存している前記第１のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１のサイドウォール膜として、ＬＰＣＶＤ法によってＬＰカーボン膜を成膜することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
さらに、前記露出した下部電極の外面に、キャパシタを構成する容量絶縁膜、上部電極を順に形成する工程を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成した層間絶縁膜を、第１のパターン形成工程により処理して第１の方向に延在する第１のパターンを形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜を形成する工程と、
全面に第１の埋め込み膜を形成して前記第１のパターン間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、
前記高アスペクトホールの内壁に導電膜を下部電極として形成する工程と、
前記下部電極の周囲に位置する前記層間絶縁膜、前記第１の埋め込み膜、残存している前記第１のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１のサイドウォール膜として、ＬＰＣＶＤ法によってＬＰカーボン膜を成膜することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
さらに、前記露出した下部電極の外面に、キャパシタを構成する容量絶縁膜、上部電極を順に形成する工程を含むことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造においては、半導体基板上に種々の構造物が作成されるが、半導体装置の集積度向上に伴い、これらの構造物の大きさは、基板表面に平行な方向には寸法が小さく、また垂直な方向には寸法が大きくなる傾向にある。これらの寸法の比はアスペクト比といわれ、上記平行方向寸法に対する垂直方向寸法の比、すなわち縦/横比を意味する。一般にアスペクト比が大きくなるに従い、半導体装置製造の難易度は飛躍的に増大してきている。この好例として、ＤＲＡＭ（Dynamic Random Access Memory）に用いられるキャパシタを挙げることができる。
【０００３】
ＤＲＡＭの大容量化に伴う高密度化に伴い、ＤＲＡＭの主要構成要素であるキャパシタに許容される面積も必然的に縮小され、必要な容量を確保することが困難になってきている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２０８３２号公報
【特許文献２】特開２００８−１０８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
またＤＲＡＭ（Dynamic Random Access Memory）の高密度化に伴って、素子を構成しているシリコン酸化膜などの絶縁膜中にキャパシタを構成するために、高アスペクト比となったホール（以降、高アスペクトホールと称する）を形成することが求められている（特許文献２）。ここで高アスペクトホールの形成にドライエッチング法を用いると、エッチングガスがホールの側壁に衝突してホール底部におけるスパッタ効果が減衰してしまうので、アスペクト比が大きくなるほど加工が困難となっている。
【０００６】
本発明は、絶縁膜中に高アスペクトホールを容易に形成することのできる半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明は、絶縁膜中に、高アスペクト比の形状とした炭素膜（以降、ＬＰカーボン膜と称する）を形成し、最後にＬＰカーボン膜を除去することで、絶縁膜中に高アスペクトホールを容易に形成できるようにした、半導体装置の製造方法である。
【０００８】
本発明の第１の態様による半導体装置の製造方法は、
半導体基板上に形成した層間絶縁膜を、第１のパターン形成工程により処理して第１の方向に延在する第１のパターンを形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜を形成する工程と、
全面に第１の埋め込み膜を形成して前記第１のパターン間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の第１のホールを形成する工程と、
前記第１のホールを第２の埋め込み膜で埋設することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、
残存している前記第１のサイドウォール膜を除去して複数の第２のホールを形成する工程と、を含む。
【０００９】
本発明の第２の態様による半導体装置の製造方法は、
半導体基板上に形成した層間絶縁膜を、第１のパターン形成工程により処理して第１の方向に延在する第１のパターンを形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜を形成する工程と、
全面に第１の埋め込み膜を形成して前記第１のパターン間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、
前記高アスペクトホールを導電膜で埋設し、柱状の下部電極を形成する工程と、
前記下部電極の周囲に位置する前記層間絶縁膜、前記第１の埋め込み膜、残存している前記第１のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、を含む。
【００１０】
本発明の第３の態様による半導体装置の製造方法は、
半導体基板上に形成した層間絶縁膜を、第１のパターン形成工程により処理して第１の方向に延在する第１のパターンを形成し、前記第１のパターンの両側壁にＬＰカーボン膜からなる第１のサイドウォール膜を形成する工程と、
全面に第１の埋め込み膜を形成して前記第１のパターン間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している前記第１のサイドウォール膜に、前記第１の方向に所定間隔で配置される複数の高アスペクトホールを形成することにより、前記第１のサイドウォール膜を第１の方向に関して分断する工程と、
前記高アスペクトホールの内壁に導電膜を下部電極として形成する工程と、
前記下部電極の周囲に位置する前記層間絶縁膜、前記第１の埋め込み膜、残存している前記第１のサイドウォール膜を除去して前記下部電極の外面を露出させる工程と、を含む。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法によれば、開口幅が小さく高アスペクト比のホールを形成することができ、これをキャパシタ形成用のシリンダホールとして用いることにより、微細化に適したキャパシタを形成することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例に係る半導体装置を、そのメモリセル及び周辺回路部分について示した断面図である。
【図２】図１に示された半導体装置の製造過程をその途中から説明するための平面図（図ａ）及び断面図（図ｂ）である。
【図３】図２に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。
【図４】図３に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。
【図５】図４に続く製造工程を説明するための平面図（図ａ）及び断面図（図ｂ）である。
【図６】図５に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）及びＢ−Ｂ’間の断面図（図ｃ）である。
【図７】図６に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）及びＢ−Ｂ’間の断面図（図ｃ）である。
【図８】図７に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）及びＢ−Ｂ’間の断面図（図ｃ）である。
【図９】図８に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）及びＢ−Ｂ’間の断面図（図ｃ）である。
【図１０】図９に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図１１】図１０に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図１２】図１１に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）及びＢ−Ｂ’間の断面図（図ｃ）である。
【図１３】本発明の第２の実施例に係る半導体装置を、そのメモリセル及び周辺回路部分について示した断面図である。
【図１４】図１３に示された半導体装置の製造過程をその途中から説明するための平面図（図ａ）及び断面図（図ｂ）である。
【図１５】図１４に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）及びＢ−Ｂ’間の断面図（図ｃ）である。
【図１６】図１５に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図１７】図１６に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図１８】図１７に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図１９】図１８に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図２０】本発明の第３の実施例に係る半導体装置を、そのメモリセル及び周辺回路部分について示した断面図である。
【図２１】図２０に示された半導体装置の製造過程をその途中から説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図２２】図２１に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図２３】図２２に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図２４】図２３に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図２５】図２４に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【図２６】図２５に続く製造工程を説明するための平面図（図ａ）、図ａのＡ−Ａ’間の断面図（図ｂ）、Ｂ−Ｂ’間の断面図（図ｃ）及びＣ−Ｃ’間の断面図（図ｄ）である。
【発明を実施するための形態】
【００１３】
［第１の実施例］
本発明の第１の実施例に係る半導体装置について、ＤＲＡＭ１００の部分断面図である図１を一例にして説明する。
【００１４】
半導体基板１（以降、シリコン基板１と称する）には、破線で囲まれたメモリセル領域と、メモリセルを駆動するための周辺回路領域が設けられている。
【００１５】
図示は省略しているが、メモリセル領域のシリコン基板１表面には、素子分離領域で区分された活性領域に一対の不純物拡散領域が備えられている。シリコン基板１上にはさらに、ゲート絶縁膜とゲート電極が積層されてトランジスタが構成されている。前記トランジスタは、シリコン基板１上に形成された層間絶縁膜２で覆われている。層間絶縁膜２上にはビットラインが設けられて、一対の不純物拡散領域の一方に接続されている。層間絶縁膜２の上面は、ビットラインを被覆するように層間絶縁膜３で覆われている。層間絶縁膜３および層間絶縁膜２を貫通しているコンタクトプラグ４が、一対の不純物拡散領域の他方に接続されている。
【００１６】
層間絶縁膜３の上面には、ストッパー膜５と層間絶縁膜６ａが積層されている。メモリセル領域のストッパー膜５と層間絶縁膜６ａ内には、下部電極７が設けられてコンタクトプラグ４（４ａ）と接続されている。下部電極７の表面は、容量絶縁膜８と上部電極９で覆われて、キャパシタ１０が構成されている。断面Ｕ字形状となっている下部電極７は、外壁面が層間絶縁膜６ａで覆われているのに対して、内面および上端面は容量絶縁膜８を介して上部電極９で覆われている。上部電極９の上にプレート電極（図示省略）をさらに設けても良い。なお下部電極７の内側に形成される凹部は、容量絶縁膜８を介して上部電極９だけで埋設しても良いが、高アスペクトホール１１内に設けた下部電極７の凹部は、上部電極９だけでは埋設し難い。そのため、凹部内面を覆う上部電極９を設けた後、残存する空間を充填膜（図示省略）で埋設し、さらに充填膜上にプレート電極を設けても良い。上部電極９を覆うように層間絶縁膜１２が形成されており、層間絶縁膜１２を貫通したコンタクトプラグ１３が、上部電極９に接続されている。
【００１７】
同様に、周辺回路領域のシリコン基板１上では、ストッパー膜５、層間絶縁膜６ａと層間絶縁膜１２を貫通する高アスペクトホール１４に、コンタクトプラグ４（４ｂ）と接続されるコンタクトプラグ１５が設けられている。層間絶縁膜１２上には配線１６が設けられている。メモリセル領域の配線１６はコンタクトプラグ１３に接続され、周辺回路領域の配線１６はコンタクトプラグ１５に接続されている。配線１６は、層間絶縁膜１７で覆われている。
【００１８】
上述したように、ＤＲＡＭ１００のメモリセル領域における図示しないトランジスタには、下部電極７と容量絶縁膜８と上部電極９で構成されたキャパシタ１０が接続されている。図示しないトランジスタのＯＮ/ＯＦＦによって、キャパシタ１０へ電荷の出し入れを行う。ＤＲＡＭ１００では、キャパシタ１０に蓄えられた電荷量を記憶情報とするため、安定した動作のためには一定値以上の電荷量を蓄えることが必要になる。このようなメモリセルでは、微細化と共にキャパシタ寸法も縮小しているので、一定値以上の電荷量を確保するために、占有面積を小さくした高アスペクトホール内にキャパシタ１０を形成して、微細化と電荷量確保を両立させている。
【００１９】
以上のように構成されているＤＲＡＭにおいて、第１の実施例によるＤＲＡＭ１００には、高アスペクトホールの製造工程が適用される。以下に、高アスペクトホール１１の製法について、図２から図１２を参照しながら説明する。以降の説明では、図１の破線部で囲まれたメモリセル領域の図面を用いており、各図において（ａ）は平面図、（ｂ）は平面図におけるＡ−Ａ’間の断面図、（ｃ）は平面図におけるＢ−Ｂ’間の断面図、（ｄ）は平面図におけるＣ−Ｃ’間の断面図である。
【００２０】
図２において、シリコン基板１表面に、ゲート絶縁膜、ゲート電極、およびソース／ドレインとなる一対の不純物拡散層を有する図示しないＭＯＳトランジスタを周知の方法により形成する。ＭＯＳトランジスタはメモリセルのスイッチングトランジスタとして機能する。次にＭＯＳトランジスタを被覆するように層間絶縁膜２を形成する。続いて層間絶縁膜２を貫通し、不純物拡散層に接続する図示しない第１のコンタクトプラグを形成する。一部の第１のコンタクトプラグ上面には図示しないビット線が形成される。次にビット線を覆うように層間絶縁膜３を形成する。さらに層間絶縁膜３を貫通し、第１のコンタクトプラグの上面に接続するメモリセル用コンタクトプラグ４（４ａ）と周辺回路用コンタクトプラグ４（４ｂ）（図１参照）を形成する。
【００２１】
次に、層間絶縁膜３とコンタクトプラグ４を覆うように、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、５０ｎｍ厚のシリコン窒化膜であるストッパー膜５を成膜した。続いて、ストッパー膜５の上面を覆うように、プラズマＣＶＤ法によって２μｍ厚のシリコン酸化膜である層間絶縁膜６ａを成膜した。次に、層間絶縁膜６ａの上面を覆うように、プラズマＣＶＤ法によって１００ｎｍ厚の非晶質炭素膜｛アモルファスカーボン膜（Amorphous Carbon）：以降、ＡＣ膜と称する｝であるマスク膜１８を成膜した。マスク膜１８の成膜条件は、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を６００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、高周波パワーを３００Ｗ、加熱温度を３００℃、圧力を５Ｔｏｒｒとした。ここでは、キャリアガスとして、ヘリウム（Ｈｅ）を４００ｓｃｃｍ供給した。
【００２２】
次に、図３を参照して、フォトリソグラフィ法とドライエッチング法によって、第１のパターン形成工程を実施した。まず、マスク膜１８に、Ｙ方向に延在し、幅がＸ２のマスクパターン１８’を形成した。これにより、層間絶縁膜６ａの一部上面が露出した状態となる。次に、マスクパターン１８’をマスクとして上面が露出している層間絶縁膜６ａをドライエッチングした。これにより、直線でＹ方向に延在する第１のパターン６が形成される。幅Ｘ２は例えば５０ｎｍとした。このとき、隣接した第１のパターン６の間には、幅Ｘ１が例えば１５０ｎｍの溝１９がＹ方向に延在するように形成されており、ストッパー膜５の一部上面が露出している。
【００２３】
ＡＣ膜からなるマスク膜１８のドライエッチング条件は、平行平板型プラズマエッチ方式を用いて、窒素（Ｎ２）と水素（Ｈ２）をプロセスガスとし、流量を１００ｓｃｃｍ（Ｎ２）と３００ｓｃｃｍ（Ｈ２）、高周波パワーを４００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとした。
【００２４】
層間絶縁膜６ａのドライエッチング条件は、２周波平行平板型プラズマエッチ方式を用いて、パーフルオロシクロブタン（Ｃ４Ｆ８）とアルゴン（Ａｒ）と酸素（Ｏ２）とテトラフルオロメタン（ＣＦ４）をプロセスガスとし、流量を１０ｓｃｃｍ（Ｃ４Ｆ８）と３００ｓｃｃｍ（Ａｒ）と２５ｓｃｃｍ（Ｏ２）と１５ｓｃｃｍ（ＣＦ４）、上部高周波パワーを１５００Ｗ、下部高周波パワーを３５００Ｗ、ステージ温度を４０℃、圧力を４０ｍＴｏｒｒとして、３５０秒間処理した。この時、溝１９の底面に露出させたストッパー膜５の下方には、コンタクトプラグ４（４ａ）が配置されている。コンタクトプラグ４（４ａ）は、一つの第１のパターン６を中心にしてＸ方向の両側で対象となる位置に各々配置されている。
【００２５】
次に、図４を参照して、アッシング法によって、マスクとして用いたマスクパターン１８’を除去した。マスクパターン１８’のアッシングには、酸素（Ｏ２）と窒素（Ｎ２）をプロセスガスとし、流量を３０００ｓｃｃｍ（Ｏ２）と３００ｓｃｃｍ（Ｎ２）、ステージ温度を２５０℃、圧力を８００ｍＴｏｒｒ、高周波パワーを２０００Ｗとする等方性エッチング条件を用い、１０秒間処理した。
【００２６】
次に、Ｙ方向に延在している第１のパターン６を覆うように、低圧（ＬＰ：Low Pressure）ＣＶＤ法によって５０ｎｍ厚の炭素膜（以降、ＬＰカーボン膜と称する）を成膜した。ＬＰカーボン膜の成膜条件は、エチレンン（Ｃ２Ｈ４）とプロピレン（Ｃ３Ｈ６）をプロセスガスとし、流量を１０００ｓｃｃｍ（Ｃ２Ｈ４）と２０００ｓｃｃｍ（Ｃ３Ｈ６）、加熱温度を５５０℃、圧力を１２０Ｔｏｒｒとした。上記のように、プラズマを用いずに熱反応を利用して成膜するＬＰカーボン膜はコンフォーマルに形成することが可能である。図２で用いているマスク膜１８も同じ非晶質炭素膜であるが、プラズマＣＶＤ法を用いて形成するマスク膜１８の成膜条件ではコンフォーマルに形成することができない。ＬＰカーボン膜の成膜により、溝１９内には、幅Ｘ３が５０ｎｍの新たな溝２０がＹ方向に延在するように形成されている。
【００２７】
次に、ＬＰカーボン膜をエッチバックすることで、Ｙ方向に延在している第１のパターン６の両側面に第１のサイドウォール膜２１を形成した。ＬＰカーボン膜のエッチバック条件は、平行平板型プラズマエッチング装置を用いて、窒素（Ｎ２）と水素（Ｈ２）をプロセスガスとし、流量を１００ｓｃｃｍ（Ｎ２）と３００ｓｃｃｍ（Ｈ２）、高周波パワーを４００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとした。このとき、溝２０は幅Ｘ３が変化することなく残留して、溝２０の底部にはストッパー膜５の一部が露出している。この段階で、コンタクトプラグ４ａは第１のサイドウォール膜２１の真下に位置する構成となっている。
【００２８】
次に、図５をも参照して、溝２０を埋め込むように、ＡＬＤ（Atomic Layer Deposition）法による例えば１００ｎｍ厚のシリコン酸化膜である第１の埋め込み膜２２を成膜した。ＡＬＤ法は、所定の温度に保たれたシリコン基板に対して、
（１）原料ガスの供給による、シリコン基板上全面への原料ガスの吸着、
（２）真空パージによる、余剰となった原料ガスの排出、
（３）酸化性ガスの供給による、原料ガスの酸化反応、
（４）真空パージによる、余剰となった酸化性ガスの排出、
からなる１サイクルの処理を複数サイクル繰り返して、成膜が行なわれる。ここで、１サイクルにおける第１の埋め込み膜２２の成膜条件の一例を示すと、５５０℃の雰囲気に、原料ガスとしてトリスジメチルアミノシラン｛ＴＤＭＡＳ：ＳｉＨ［Ｎ（ＣＨ３）２］３｝を３００ｓｃｃｍで５秒間供給し、真空排気した後、酸化性ガスとしてオゾン（Ｏ３）を１０００ｓｃｃｍで５秒間供給し、真空排気する、４ステップからなる。ＡＬＤ法は、膜厚の制御に優れた手法であるため、薄い膜厚とした第１の埋め込み膜２２を複数回に分けて成膜することによって、溝２０を容易に埋め込むことができる。
【００２９】
第１の埋め込み膜２２の上面を、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化した後、プラズマＣＶＤ法によって１００ｎｍ厚のＡＣ膜であるマスク膜２３を成膜した。マスク膜２３の成膜条件は、図２におけるマスク膜１８の成膜条件と同じである。
【００３０】
次に、図６を参照して、フォトリソグラフィ法とドライエッチング法によって、第２のパターン形成工程を実施した。第２のパターン形成工程では、コアパターンの両側壁にサイドウォールを形成して２倍の数のマスクを形成するサイドウォールダブルパターニング法（ＳＷＤＰＴ）を用いる。
【００３１】
まず、ドライエッチング法によりマスク膜２３をエッチングして、直線でＸ方向に延在し幅がＹ２のコアパターン（第２のパターン）２３’を形成した。なお、Ｘ方向は、Ｙ方向に直角な方向である。これにより、第１の埋め込み膜２２の一部上面が露出した状態となる。コアパターン２３’のパターン幅Ｙ２を例えば５０ｎｍ、パターン間隔Ｙ１を例えば１５０ｎｍとした。マスク膜２３のドライエッチング条件は、図３におけるマスク膜１８のドライエッチング条件と同じである。
【００３２】
次に、Ｘ方向に延在しているコアパターン２３’を覆うように、ＡＬＤ法によって５０ｎｍ厚のシリコン酸化膜である被覆膜２５を成膜した。ここで、ＡＬＤ法の１サイクルにおける被覆膜２５の成膜条件は、図５における第１の埋め込み膜２２の成膜条件と同じである。ＡＬＤ法は、膜厚の制御に優れた手法であるため、薄い膜厚とした被覆膜２５を複数回に分けて成膜することによって、コアパターン２３’間の溝を完全に埋め込むことなく、被覆膜２５でコアパターン２３’の表面をコンフォーマルに覆うことができる。これにより、被覆膜２５で覆われた状態で隣接しているコアパターン２３’の間には、幅Ｙ３が例えば５０ｎｍの新たな溝２４が、Ｘ方向へ延在するように形成されている。
【００３３】
次に、図７を参照して、エッチバック法によって、コアパターン２３’の両側面に第２のサイドウォール膜２５Ａを形成した。被覆膜２５のエッチバック条件は、平行平板型プラズマエッチ方式を用いて、トリフルオロメタン（ＣＨＦ３）とアルゴン（Ａｒ）と酸素（Ｏ２）とテトラフルオロメタン（ＣＦ４）をプロセスガスとし、流量を１００ｓｃｃｍ（ＣＨＦ３）と５００ｓｃｃｍ（Ａｒ）と１０ｓｃｃｍ（Ｏ２）と２００ｓｃｃｍ（ＣＦ４）、高周波パワーを６００Ｗ、ステージ温度を４０℃、圧力を８０ｍＴｏｒｒとして、１５秒間処理した。このとき、溝２４は幅Ｙ３が変化することなく残留して、溝２４の底部には第１の埋め込み膜２２の一部が露出している。
【００３４】
次に、図８を参照して、アッシング法によって、コアパターン２３’を除去した。これにより、底面に第１の埋め込み膜２２が露出する新たな溝２４ａ（図示しないが、図７ｃのコアパターン２３’が除去された部分）が形成される。コアパターン２３’のアッシング条件は、図４におけるマスクパターン１８’のアッシング条件と同じである。これにより、３本のコアパターン２３’を基にＳＷＤＰＴにより形成された６本の第２のサイドウォール膜２５Ａからなる新たなマスクが形成される。すなわち、コアパターン２３’の２倍の数の新たなマスクパターンが形成される。
【００３５】
続いて、第２のサイドウォール膜２５Ａをマスクとしたドライエッチング法によって、溝２４および溝２４ａの底面に露出している第１の埋め込み膜２２を第１のサイドウォール膜２１の上面が露出するまで除去して、Ｘ方向に延在する溝２６、２６ａを形成した。これにより、溝２６、２６ａの底面には、第１のサイドウォール膜２１と層間絶縁膜からなる第１のパターン６と第１の埋め込み膜２２の夫々の上面の一部が交互に繰り返すように露出している。また、溝２６、２６ａと第１のサイドウォール膜２１は平面視で直交しているので、溝２６、２６ａを構成してＸ方向に延在している第２のサイドウォール膜２５Ａと第１の埋め込み膜２２の積層膜が、Ｙ方向に延在している第１のサイドウォール膜２１を等ピッチ間隔で覆う状態となっている。第１の埋め込み膜２２のドライエッチ条件は、平行平板型プラズマエッチ方式を用いて、トリフルオロメタン（ＣＨＦ３）とアルゴン（Ａｒ）と酸素（Ｏ２）とテトラフルオロメタン（ＣＦ４）をプロセスガスとし、流量を１００ｓｃｃｍ（ＣＨＦ３）と５００ｓｃｃｍ（Ａｒ）と１０ｓｃｃｍ（Ｏ２）と２００ｓｃｃｍ（ＣＦ４）、高周波パワーを６００Ｗ、ステージ温度を４０℃、圧力を８０ｍＴｏｒｒとした。
【００３６】
次に、図９を参照して、ドライエッチング法によって、上面が露出している第１のサイドウォール膜２１をエッチバックし、横寸法Ｘ４が５０ｎｍ、縦寸法Ｙ４が５０ｎｍとなる矩形の第１のホール２７を形成した。ＬＰカーボン膜からなる第１のサイドウォール膜２１のドライエッチングには、２周波平行平板型プラズマエッチ方式を用いて、窒素（Ｎ２）と水素（Ｈ２）をプロセスガスとし、流量を１００ｓｃｃｍ（Ｎ２）と３００ｓｃｃｍ（Ｈ２）、上部高周波パワーを７００Ｗ、下部高周波パワーを２００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとする異方性ドライエッチング条件を用いた。
【００３７】
上記条件では、下部高周波パワーの印加、すなわち上部高周波パワーの印加により発生するプラズマに対してバイアスを印加することにより、プラズマ中に存在する窒素イオンおよび水素イオンを半導体基板に対して垂直に加速入射させているので異方性ドライエッチングを実現できる。また、このエッチングでは、シリコン酸化膜やシリコン窒化膜をドライエッチングするのに必要なフッ素含有ガスを用いていない。さらに、窒素プラズマや水素プラズマでは、シリコン酸化膜およびシリコン窒化膜はドライエッチングされない。したがって、この異方性ドライエッチング工程では、ＬＰカーボン膜からなる第１のサイドウォール膜２１に接して周囲に位置する第１のパターン６、第１の埋め込み膜２２および底面に位置するストッパー膜５をエッチングすることなく、第１のサイドウォール膜２１だけを高選択で除去することができる。これが、ＬＰカーボン膜をホール形成の犠牲膜として用いる上での最大の利点である。
【００３８】
これにより、第１のホール２７の底面には、ストッパー膜５の一部が露出する。また、第１のホール２７のＸ方向に対向する側面には第１の埋め込み膜２２と第１のパターン６とが露出すると共に、Ｙ方向に対向する側面には第１のホール２７で分断された第１のサイドウォール膜２１が露出している。ここで、第１のホール２７の横寸法Ｘ４は、第１のサイドウォール膜２１の膜厚に依存しており、縦寸法Ｙ４は、コアパターン２３’の幅Ｙ２と溝２４の幅Ｙ３に依存している。全ての第１のホール２７の縦寸法Ｙ４を同じとし、且つ等ピッチ間隔で配置するには、コアパターン２３’の間隔Ｙ１をコアパターン２３’の幅Ｙ２の３倍となるように設定し、さらに被覆膜２５（第２のサイドウォール膜２５Ａ）の膜厚をコアパターン２３’の幅Ｙ２と同じ値にすればよい。
【００３９】
次に、図１０を参照して、第１のホール２７を埋め込むように、ＡＬＤ法により１００ｎｍ厚のシリコン酸化膜である第２の埋め込み膜２８を成膜した。これにより、Ｙ方向に第１のホール２７で分断されていた第１のサイドウォール膜２１は第２の埋め込み膜２８で分断された状態となる。ここで、ＡＬＤ法の１サイクルにおける第２の埋め込み膜２８の成膜条件は、図５における第１の埋め込み膜２２の成膜条件と同じである。ＡＬＤ法によって、高アスペクト比になっている第１のホール２７を容易に埋め込むことができる。次に、ＣＭＰ法によって、第２のサイドウォール膜２５Ａの下方に位置していた第１のサイドウォール膜２１と第１のパターン６の上面が露出するように、前記第１のパターン６の上面より上方に形成されている第２のサイドウォール膜２５Ａ、第１の埋め込み膜２２および第２の埋め込み膜２８を除去した。これにより、図１０（ａ）の平面図で上面が露出している第１のサイドウォール膜２１、第１のパターン６、第１の埋め込み膜２２および第２の埋め込み膜２８の各々の上面は、図１０（ｂ）、（ｃ）、（ｄ）に示すように面一となっている。
【００４０】
次に、図１１を参照して、アッシング法によって、上面が露出している第１のサイドウォール膜２１を除去して、横寸法Ｘ５が５０ｎｍ、縦寸法Ｙ５が５０ｎｍである高アスペクトの第２のホール１１を形成した。第１のサイドウォール膜２１のアッシング条件は、図４におけるマスクパターン１８’のアッシング条件と同じである。この段階では、第１のサイドウォール膜２１の周囲には、シリコン酸化膜からなる第１のパターン６、第１の埋め込み膜２２、第２の埋め込み膜２８およびシリコン窒化膜からなるストッパー膜５しか存在していないため、等方性エッチングとなるアッシング法を用いることができる。アッシング法に代えて、図９で説明したドライエッチング法を用いることもできる。
【００４１】
これにより、第２のホール１１の底面には、ストッパー膜５の一部が露出している。ここで、第２のホール１１の横寸法Ｘ５は、第１のサイドウォール膜２１の膜厚に依存しており、縦寸法Ｙ５は、第２のサイドウォール膜２５Ａの膜厚に依存している。さらに、第２のホール１１のＸ方向の間隔Ｘ６は、マスクパターン１８’（その下の第１のパターン６）の幅Ｘ２と溝２０の幅Ｘ３に依存しており、Ｙ方向の間隔Ｙ６は、コアパターン２３’の幅Ｙ２と溝２４の幅Ｙ３に依存している。全ての第２のホール１１のＸ方向の間隔Ｘ６を同じとし、且つ等ピッチ間隔で配置するには、マスクパターン１８’（第１のパターン６）の間隔Ｘ１をマスクパターン１８’の幅Ｘ２の３倍となるように設定し、さらに第１のサイドウォール膜２１の膜厚をマスクパターン１８’の幅Ｘ２と同じ値にすればよい。
【００４２】
次に、ドライエッチング法によって、第２のホール１１の底面に露出しているストッパー膜５を除去して、コンタクトプラグ４ａの少なくとも一部を露出させた。ストッパー膜５のドライエッチング条件は、２周波平行平板型プラズマエッチ方式を用いて、トリフルオロメタン（ＣＨＦ３）とアルゴン（Ａｒ）と酸素（Ｏ２）とテトラフルオロメタン（ＣＦ４）をプロセスガスとし、流量を１００ｓｃｃｍ（ＣＨＦ３）と５００ｓｃｃｍ（Ａｒ）と１０ｓｃｃｍ（Ｏ２）と２００ｓｃｃｍ（ＣＦ４）、上部高周波パワーを２０００Ｗ、下部高周波パワーを８００Ｗ、ステージ温度を２０℃、圧力を８０ｍＴｏｒｒとして、１５秒間処理した。
【００４３】
次に、図１２を参照して、第１のパターン６と第１の埋め込み膜２２の上面並びに第２のホール１１の内面を覆うように、ＣＶＤ法によって１０ｎｍ厚の窒化チタン（ＴｉＮ）である導電膜を成膜した。さらにエッチバックによって、第１のパターン６と第１の埋め込み膜２２の上面の導電膜を除去することで、第２のホール１１の内面に、コンタクトプラグ４ａに接続される下部電極７を形成した。下部電極７は、断面がＵ字形状となり内表面は露出している。下部電極７は、窒化チタンに限定されるのではなく、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属を使用することができる。
【００４４】
下部電極７の露出面を覆うように、ＣＶＤ法またはＡＬＤ法によって容量絶縁膜８を形成した後、さらに容量絶縁膜８の表面を覆うように、ＣＶＤ法で窒化チタンである上部電極９を形成した。ここで、下部電極７と上部電極９が容量絶縁膜８を介して対向することにより、これらはキャパシタ１０として機能する。容量絶縁膜８としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜が使用できる。上部電極９は、窒化チタンを１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極７の間の空洞部を充填し、さらにその上にタングステン（Ｗ）などの金属膜をプレート状に成膜して、積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜も使用することができる。ここでは、周辺回路領域においても、層間絶縁膜６ａの上面に容量絶縁膜と上部電極が積層される。しかし、上部電極９の形成後、フォトリソグラフィ法とドライエッチング法によって、不要となった周辺回路領域における容量絶縁膜と上部電極が除去される。
【００４５】
以上で、メモリセル領域にキャパシタ１０が完成する。
【００４６】
次に、図１に戻って、ＣＶＤ法によりシリコン酸化膜である層間絶縁膜１２で上部電極９を覆ってから、ＣＭＰ法で層間絶縁膜１２を平坦化した。続いて、フォトリソグラフィ法とドライエッチング法によって、メモリセル領域に、層間絶縁膜１２を貫通する第３ホールを形成した。ここでは、第３ホールの形成と同時に、周辺回路領域にも層間絶縁膜１２と層間絶縁膜６ａとストッパー膜５を貫通する高アスペクトホール１４を形成した。
【００４７】
次に、スパッタ法によりタングステン（Ｗ）で第３ホールと高アスペクトホール１４を埋め込んでから、ＣＭＰ法によって層間絶縁膜１２の上面で余剰となったタングステンを除去して、メモリセル領域におけるコンタクトプラグ１３と、周辺回路領域におけるコンタクトプラグ１５を同時に形成した。さらに、層間絶縁膜１２の上面において、コンタクトプラグ１３、１５へ接続するようにそれぞれ配線１６を形成して、配線１６を層間絶縁膜１７で覆う。
【００４８】
以上の工程を経て、図１に示したＤＲＡＭ１００が完成する。
【００４９】
本発明の第１の実施例は、シリコン基板１上に形成した層間絶縁膜６ａを、第１のパターン形成工程により処理して第１の方向（Ｙ方向）に延在する第１のパターン６を形成し、前記第１のパターン６の両側壁に犠牲膜となるＬＰカーボン膜からなる第１のサイドウォール膜２１を形成する工程と、
全面に第１の埋め込み膜２２を形成して前記第１のパターン６間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向（Ｘ方向）にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している第１のサイドウォール膜２１に、前記第１の方向に所定間隔で配置され且つ膜厚方向に延びる複数の第１のホール２７を形成することにより前記第１のサイドウォール膜２１を第１の方向に関して分断する工程と、
前記第１のホール２７を第２の埋め込み膜２８で埋設する工程と、
残存している第１のサイドウォール膜２１を除去して膜厚方向に延びる複数の第２のホール１１を形成する工程と、を含むダブルパターニング工程を用いている。
【００５０】
これにより、開口幅が小さく高アスペクト比の第２のホール１１を形成することができ、これをキャパシタ形成用のシリンダホールとして用いることにより、微細化に適したキャパシタを形成することができる。
【００５１】
［第２の実施例］
本発明の第２の実施例に係る半導体装置について、図１３から図１９を参照して詳細に説明する。第２の実施例における各部材の成膜条件やエッチング条件などは、上記の第１の実施例と同じであるので共通する内容の記載は省略し、第１の実施例と相違する点だけを記載する。
【００５２】
図１３は、第２の実施例に係る半導体装置として、ＤＲＡＭ２００をその部分断面図で示す。
【００５３】
第１の実施例ではキャパシタの下部電極がシリンダホール（高アスペクト比の第２のホール１１）の内面を覆って形成される構成とした。これに対し、第２の実施例では下部電極７Ａが柱形状となっている。下部電極７Ａの底面部はコンタクトプラグ４(４ａ)の上面に接続されており、上部側面の一部はサポート膜２９に接続される構成となっている。サポート膜２９は、隣接した下部電極７Ａ同士が接触しないように相互に支持する役割を果たしている。サポート膜２９との接続部を除く下部電極７Ａの側面部並びに上面部は、容量絶縁膜８Ａと上部電極９Ａで覆われており、下部電極７Ａ、容量絶縁膜８Ａ、上部電極９Ａによりキャパシタ１０Ａが構成されている。
【００５４】
ＤＲＡＭ１００のキャパシタ１０（図１）とＤＲＡＭ２００のキャパシタ１０Ａの占有面積を同一とした場合、キャパシタ１０Ａにおける下部電極７Ａと容量絶縁膜８Ａとの接触部は下部電極７Ａの外壁のほぼ全体となっている。これは、下部電極７Ａと容量絶縁膜８Ａとの接触面積が、下部電極７と容量絶縁膜８との接触部が下部電極７の内壁のみとなっているキャパシタ１０（図１）における接触面積よりも増大することを意味する。それゆえ、キャパシタ１０Ａの容量をキャパシタ１０の容量よりも増大させることができる。
【００５５】
以下に、ＤＲＡＭ２００の製造方法について、図１３の破線部で囲まれたメモリセル領域を抜き出して説明する。図１４から図１９の各図において（ａ）は平面図、（ｂ）は平面図におけるＡ−Ａ’間の断面図、（ｃ）は平面図におけるＢ−Ｂ’間の断面図、（ｄ）は平面図におけるＣ−Ｃ’間の断面図である。
【００５６】
図１４を参照して、第１の実施例の図２における説明と同じ工程を経て、シリコン基板１上に層間絶縁膜６ａを形成した。次に、層間絶縁膜６ａの上面を覆うように、プラズマＣＶＤ法によって、１００ｎｍ厚のシリコン窒化膜である第１のサポート膜２９を成膜した。続いて、第１のサポート膜２９の上面を覆うように、ＣＶＤ法によって１００ｎｍ厚のＡＣ膜であるマスク膜１８を成膜した。
【００５７】
次に、図１５では図示を省略しているが、第１の実施例の図３、図４の工程と同様の工程によりＹ方向に延在するマスクパターン１８’と層間絶縁膜６ａからなる第１のパターン６との積層膜を形成した後、第１のパターン６の両側壁にＬＰカーボン膜による第１のサイドウォール膜２１を形成する。続いて、図５と同様の工程により、第１のサイドウォール膜２１の間の溝２０を埋め込むように第１の埋め込み膜２２を形成した後、エッチバックして第１のサイドウォール膜２１上及び第１のパターン６上の第１のサポート膜２９の上面を露出させ、さらに全面に第２のサポート膜３０を形成した後、マスク膜２３を形成している。
【００５８】
次に、第１の実施例の図６、図７と同様の工程によりＹ方向に延在するコアパターン２３’とその両側壁に第２のサイドウォール膜２５Ａを形成した後、図８と同様の工程により、コアパターン２３’を除去した。次に、第２のサイドウォール膜２５Ａをマスクとして第１の埋め込み膜２２を第１のサイドウォール膜２１の上面が露出するまで除去して、Ｘ方向に延在する溝２６、２６ａを形成した（図１５）。この後、図９の工程と同様に、上面が露出している第１のサイドウォール膜２１をエッチバックし、さらにストッパー膜５をエッチングした。こうして、横寸法Ｘ５が５０ｎｍ、縦寸法Ｙ５が５０ｎｍである高アスペクトのホール１１（第１の実施例の第１のホール２７に相当）を形成した。また、ホール１１のＸ方向の間隔Ｘ６およびＹ方向の間隔Ｙ６も各々５０ｎｍとなっている。
【００５９】
これにより、ホール１１の底面には、コンタクトプラグ４が露出する。また、ホール１１のＸ方向に対向する側面には第１の埋め込み膜２２と、第１のパターン６上にサポート膜２９が形成された積層膜とが露出すると共に、Ｙ方向に対向する側面にはホール１１で分断された第１のサイドウォール膜２１が露出している。
【００６０】
次に、図１６を参照して、ホール１１と溝２６、２６ａを埋め込むように、ＣＶＤ法によって窒化チタン（ＴｉＮ）である導電膜を成膜した。さらにエッチバックによって、導電膜の上面がサポート膜２９の上面に一致するように導電膜を除去することで、ホール１１を埋設する導電膜で構成された下部電極７Ａを形成した。下部電極７Ａは、窒化チタンに限定されるのではなく、ルテニウム（Ｒｕ）などの金属も使用することができる。なお、Ｘ方向に延在している第２のサイドウォール膜２５Ａと第２のサポート膜３０の下方には、第１のサポート膜２９と共に、第１の埋め込み膜２２と第１のパターン６と第１のサイドウォール膜２１が残留している。
【００６１】
次に、図１７を参照して、フッ酸（ＨＦ）を主成分とする薬液を用いたウェットエッチング法によって、いずれもシリコン酸化膜である第１の埋め込み膜２２と第１のパターン６と第２のサイドウォール膜２５Ａを除去した。このウェットエッチング法は、等方性エッチングであるので、第２サポート膜３０の下方における第１の埋め込み膜２２と第１のパターン６も容易に除去することができる。なおシリコン窒化膜と窒化チタンとＡＣ膜はフッ酸で除去できないので、第１サポート膜２９と第２サポート膜３０、ストッパー膜５、下部電極７Ａ、ＡＣ膜からなるサイドウォール膜２１は残留している。またストッパー膜５の下方におけるシリコン酸化膜である層間絶縁膜３も、ストッパー膜５で覆われて薬液から保護されているので、残留している。図１７（ｃ）では、ストッパー膜５と第１のサポート膜２９との間は空間となっている。
【００６２】
次に、図１８を参照して、アッシング法によって、残留している第１のサイドウォール膜２１を除去した。第１のサイドウォール膜２１のアッシング条件は、図４におけるマスクパターン１８’のアッシング条件と同じである。この時、残留して側面部が露出した下部電極７Ａは、側面部の一部にＹ方向に延在している第１サポート膜２９が接続されており、さらに第１サポート膜２９は、Ｘ方向に延在している第２サポート膜３０に接続されている。下部電極７Ａは、コンタクトプラグ４上に自立した状態であるが、第２サポート膜３０によりＸ方向、第１サポート膜２９によりＹ方向の２方向から支持されているので、いずれかの方向へ倒壊する不良が防止されている。図１８（ｃ）および（ｄ）でもストッパー膜５と第２のサポート膜３０の間は空間となっている。
【００６３】
次に、図１９を参照して、下部電極７Ａの露出面を覆うように、ＣＶＤ法またはＡＬＤ法によって容量絶縁膜８Ａ及び上部電極９Ａを順に形成した。これにより、Ｙ方向に関して第１サポート膜２９で連結サポートされ、Ｘ方向に関して第２サポート膜３０で連結サポートされた複数の柱状の下部電極７Ａと、下部電極７Ａの外面を覆う容量絶縁膜８Ａ及び上部電極９Ａで構成されるキャパシタ１０Ａが形成される。以下、第１の実施例で説明したのと同様の工程を経て、図１３に示したＤＲＡＭ２００が完成する。
【００６４】
本発明の第２の実施例は、シリコン基板１上に形成した層間絶縁膜６ａを、第１のパターン形成工程により処理して第１の方向（Ｙ方向）に延在する第１のパターン６を形成し、前記第１のパターン６の両側壁に犠牲膜となるＬＰカーボン膜からなる第１のサイドウォール膜２１を形成する工程と、
全面に第１の埋め込み膜２２を形成して前記第１のパターン６間に形成されている空間を埋設する工程と、
前記第１の方向に直角な方向となる第２の方向（Ｘ方向）にパターンを形成する第２のパターン形成工程を用いて前記第１の方向に延在している第１のサイドウォール膜２１に、前記第１の方向に所定間隔で配置される複数のホール１１を形成することにより前記第１のサイドウォール膜２１を第１の方向に分断する工程と、
前記ホール１１を導電膜で埋設し、柱状の下部電極７Ａを形成する工程と、
前記下部電極７Ａの周囲に位置する前記第１のパターン６、前記第１の埋め込み膜２２、残存している第１のサイドウォール膜２１を除去して下部電極７Ａの外面を露出させる工程と、を含むダブルパターニング工程を用いている。
【００６５】
これにより、開口幅が小さく高アスペクト比のホール１１を形成することができ、これを下部電極７Ａ形成用のホールとして用いることにより、微細化に適したキャパシタを形成することができる。
【００６６】
［第３の実施例］
本発明の第３の実施例に係る半導体装置について、図２０から図２６を参照して詳細に説明する。第３の実施例における各部材の成膜条件やエッチング条件などは、上記の第１、第２の実施例と同じであるので共通する内容の記載は省略し、第１、第２の実施例と相違する点だけを記載する。
【００６７】
図２０は、第３の実施例に係る半導体装置として、ＤＲＡＭ３００をその部分断面図で示す。
【００６８】
図２０において、キャパシタ１０Ｂを構成する下部電極７Ｂは王冠形状となっている。下部電極７Ｂの底面部はコンタクトプラグ４(４ａ)の上面に接続されており、上部側面の一部は第１のサポート膜２９に接続されている。第１のサポート膜２９は、隣接した下部電極７Ｂ同士が接触しないように相互に支持する役割を果たしている。下部電極７Ｂの側面部並びに上面部は、容量絶縁膜８Ｂと上部電極９Ｂで覆われ、これらによりキャパシタ１０Ｂが構成されている。
【００６９】
第２の実施例に係るＤＲＡＭ２００のキャパシタ１０Ａと、第３の実施例に係るＤＲＡＭ３００のキャパシタ１０Ｂの占有面積を同一とした場合、キャパシタ１０Ｂにおける下部電極７Ｂと容量絶縁膜８Ｂとの接触部は下部電極７Ｂの内壁及び外壁のほぼ全体となっている。これは、下部電極７Ｂと容量絶縁膜８Ｂとの接触面積が、下部電極７Ａと容量絶縁膜８Ａとの接触部が下部電極７Ａの外壁のほぼ全体のみとなっているキャパシタ１０Ａにおける接触面積よりも増大することを意味する。それゆえ、キャパシタ１０Ｂの容量をキャパシタ１０Ａの容量よりも増大させることができる。
【００７０】
以上のように構成されているＤＲＡＭにおいて、第３の実施例によるＤＲＡＭ３００の製造方法は、高アスペクトホールの製造工程で用いられるものであるので、一例として高アスペクトホール１１の製法について、図２１から図２６を参照しながら説明する。本説明では、図２０の破線部で囲まれたメモリセル領域の図面を用いており、各図において（ａ）は平面図、（ｂ）は平面図におけるＡ−Ａ’間の断面図、（ｃ）は平面図におけるＢ−Ｂ’間の断面図、（ｄ）は平面図におけるＣ−Ｃ’間の断面図である。
【００７１】
高アスペクトホール１１の形成までは、第２の実施例で説明した図１４、図１５までの工程と同じ工程を経て実現される。次に、図２１を参照して、第１のサポート膜２９と第１の埋め込み膜２２の上面並びに高アスペクトホール１１と溝２６の内壁（図１５）を覆うように、ＣＶＤ法によって１０ｎｍ厚の窒化チタン（ＴｉＮ）である導電膜３２を成膜した。導電膜３２は、高アスペクトホール１１と溝２６、２６ａを埋め込めないように形成するので、断面Ｕ字形状となった導電膜３２の内側は凹部空間となっている。導電膜３２は、窒化チタンに限定されるのではなく、ルテニウム（Ｒｕ）などの金属も使用することができる。
【００７２】
次に、高アスペクトホール１１と溝２６、２６ａを埋め込むように、ＡＬＤ法による１００ｎｍ厚のシリコン酸化膜である埋め込み膜３１を成膜した。ここで、１サイクルにおける埋め込み膜３１の成膜条件は、図５における第１の埋め込み膜２２の成膜条件と同じである。ＡＬＤ法によって、高アスペクト比になっている高アスペクトホール１１を容易に埋め込むことができる。
【００７３】
次に、図２２を参照して、ＣＭＰ法によって、第２のサポート膜３０の上面が露出するように、埋め込み膜３１と導電膜３２と第２のサイドウォール膜２５Ａを除去した。このとき、シリコン基板１上では、第２のサポート膜３０とともに、埋め込み膜３１と導電膜３２がＸ方向に延在するように露出している。
【００７４】
次に、図２３を参照して、エッチバック法により、第１のサポート膜２９が露出するように、埋め込み膜３１と導電膜３２を除去して、残留した導電膜３２を下部電極７Ｂとして形成した。ここで下部電極７Ｂは、高アスペクトホール１１の側壁に接するように断面Ｕ字形状となっている。断面Ｕ字形状となった下部電極７Ｂの内側には、埋め込み膜３１が埋め込まれて、下部電極７Ｂ、埋め込み膜３１の上端部がＸ方向に延在して隣接している第２のサポート膜３０の間から露出している。なお、Ｘ方向に延在している第２のサポート膜３０の下方には、第１のサポート膜２９とともに、第１の埋め込み膜２２と第１のパターン６と第１のサイドウォール膜２１が残留している。
【００７５】
次に、図２４を参照して、フッ酸（ＨＦ）を主成分とする薬液を用いたウェットエッチング法によって、シリコン酸化膜である第１の埋め込み膜２２と第１のパターン６と埋め込み膜３１を除去した。このウェットエッチング法は、等方性エッチングであるので、第２のサポート膜３０の下方における第１の埋め込み膜２２と第１のパターン６も容易に除去することができる。ここに記載した以外の製法は、図１７と同じである。図２４（ｃ）ではストッパー膜５と第１のサポート膜２９の間は空間となっている。これは後述する図２５（ｃ）でも同様である。
【００７６】
次に、図２５を参照して、アッシング法によって、残留している第１のサイドウォール膜２１を除去した。第１のサイドウォール膜２１のアッシング条件は、図４におけるマスクパターン１８’のアッシング条件と同じである。この時、残留して外壁部と内壁部が露出した下部電極７Ａは、外壁部の一部にＹ方向に延在している第１のサポート膜２９が接続されている。第１のサポート膜２９は、Ｘ方向に延在している第２のサポート膜３０に接続されている。下部電極７Ａは、コンタクトプラグ４上に自立した状態であるが、第２のサポート膜３０によりＸ方向、第１のサポート膜２９によりＹ方向の２方向から支持されているので、いずれかの方向へ倒壊する不良が防止されている。図２５（ｄ）でもストッパー膜５と第１のサポート膜２９の間は空間となっている。
【００７７】
次に、図２６を参照して、下部電極７Ａの露出面を覆うように、ＣＶＤ法またはＡＬＤ法によって容量絶縁膜８Ａを形成した。容量絶縁膜８Ａの形成以後の工程は、第１実施例や図１９で説明したのと同様である。
【００７８】
以上に示した製法によって、図２０に示したＤＲＡＭ３００が完成する。
【００７９】
以上説明したように、本発明の半導体装置の製造方法によれば、下部電極７(７Ａ、７Ｂ)を形成する層間絶縁膜６ａ（第１のパターン６）に、高アスペクトとなったカーボン膜である第１のサイドウォール膜２１を形成してから、アッシングあるいはドライエッチングによって第１のサイドウォール膜２１を除去することで、高アスペクトホール１１を形成している。アッシングによる製法によれば、高アスペクトホール１１の形成時に、ドライエッチングで層間絶縁膜を加工することがないので、高アスペクトホール１１を容易に形成することができる。
【００８０】
ドライエッチングによる製法によっても、ドライエッチングの対象膜をカーボン膜としているので、シリコン酸化膜よりは高アスペクトホール１１の形成が容易となる。
【００８１】
さらに、高アスペクトホール１１の横寸法Ｘ５は、第１のサイドウォール膜２１の膜厚に依存し、縦寸法Ｙ５は、第２のサイドウォール膜２５Ａの膜厚に依存している。また高アスペクトホール１１のＸ方向の間隔Ｘ６は、マスクパターン１８’（第１のパターン６）の幅Ｘ２と溝２０の幅Ｘ３に依存し、Ｙ方向の間隔Ｙ６は、コアパターン２３’の幅Ｙ２と溝２４の幅Ｙ３に依存している。つまり、高アスペクトホール１１の寸法及び間隔は、容易に調整可能な成膜の膜厚と、ドライエッチングで比較的容易に形成できる矩形パターンと溝の寸法に依存しているので、高アスペクトホールの寸法調整は、容易に行うことができる。
【００８２】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８３】
１    シリコン基板
２、３、６ａ、１２、１７    層間絶縁膜
４、４ａ、１３、１５    コンタクトプラグ
６    第１のパターン
７、７Ａ、７Ｂ    下部電極
８    容量絶縁膜
９、９Ａ、９Ｂ    上部電極
１０    キャパシタ
１６    配線
２０、２４、２６、２６ａ、２７    溝
２１    第１のサイドウォール膜
２２    第１の埋め込み膜
２３    マスク膜
２３’    コアパターン
２５    被覆膜
２５Ａ    第２のサイドウォール膜
２８    第２の埋め込み膜
２９    第１のサポート膜
３０    第２のサポート膜
１００、２００、３００    ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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