(57)【要約】【課題】ゲート電極の側面の不要なエッチングを防止可能とするＭＯＳトランジスタ構造を有する半導体装置を提供する。【解決手段】ＭＯＳトランジスタの製造方法は、半導体基板１０上に、同一の第１材料で、第１層間膜１３に上部表面を露出して埋設されたゲート電極部２１Ｇ、ソースコンタクト部２１及びドレインコンタクト部２１を形成する第１工程と、ソースコンタクト部２１及びドレインコンタクト部２１の上部表面を保護層３２で覆う第２工程と、第１層間膜１３に埋設された状態で、ゲート電極部２１Ｇを薄くしてゲート電極とする第３工程と、ソースコンタクト部２１及びドレインコンタクト部２１をソースコンタクト及びドレインコンタクトとする第４工程とを具備する。【選択図】図１３Ａ
2013120808.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、同一の第１材料で、第１層間膜に上部表面を露出して埋設されたゲート電極部、ソースコンタクト部及びドレインコンタクト部を形成する第１工程と、
前記ソースコンタクト部及び前記ドレインコンタクト部の上部表面を保護層で覆う第２工程と、
前記第１層間膜に埋設された状態で、前記ゲート電極部を薄くしてゲート電極とする第３工程と、
前記ソースコンタクト部及び前記ドレインコンタクト部をソースコンタクト及びドレインコンタクトとする第４工程と
を具備する
ＭＯＳトランジスタの製造方法。
【請求項２】
請求項１に記載のＭＯＳトランジスタの製造方法において、
前記第１工程は、
前記半導体基板を覆う第１材料の第１膜のうちの所定領域を除去して、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を形成する工程と、
前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部をマスクとしてイオン注入をする工程と、
前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を前記第１層間膜で覆う工程と、
前記第１層間膜を研磨して、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部の上部表面を露出する工程と
を備える
ＭＯＳトランジスタの製造方法。
【請求項３】
請求項２に記載のＭＯＳトランジスタの製造方法において、
前記第４工程は、
前記ゲート電極を第２層間膜で埋め直す工程と、
前記ソースコンタクト部及び前記ドレインコンタクト部を除去してコンタクトホールを形成する工程と、
前記コンタクトホールを介して、イオン注入をする工程と、
前記コンタクトホールに前記ソースコンタクト及び前記ドレインコンタクトを形成する工程と
を備える
ＭＯＳトランジスタの製造方法。
【請求項４】
請求項１に記載のＭＯＳトランジスタの製造方法において、
前記第１工程は、
前記半導体基板を覆う前記第１層間膜に、前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を形成するための複数の開口部を形成する工程と、
前記ソースコンタクト部及び前記ドレインコンタクト部を形成するための前記開口部を介して、イオン注入する工程と、
前記第１層間膜及び前記複数の開口部を前記第１材料の第１膜で覆う工程と、
前記第１膜を研磨して、上部表面を露出した前記ゲート電極部、前記ソースコンタクト部及び前記ドレインコンタクト部を形成する工程と
を備える
ＭＯＳトランジスタの製造方法。
【請求項５】
請求項４に記載のＭＯＳトランジスタの製造方法において、
前記第４工程は、
前記ゲート電極近傍の前記第１層間膜を除去する工程と、
前記第１層間膜が除去された領域を介して、イオン注入をする工程と、
前記第１層間膜が除去された領域を第２層間膜で埋め直す工程と
を備える
ＭＯＳトランジスタの製造方法。
【請求項６】
請求項５に記載のＭＯＳトランジスタの製造方法において、
前記第４工程は、
前記第１層間膜を除去した後に、前記ゲート電極側面にサイドウォールを形成する工程を更に備える
ＭＯＳトランジスタの製造方法。
【請求項７】
請求項１乃至６のいずれか一項に記載のＭＯＳトランジスタの製造方法において、
前記第３工程は、
前記ゲート電極部の端部以外の部分を薄くして、前記ゲート電極部の端部以外の部分を前記ゲート電極とし、前記ゲート電極部の端部を前記ゲート電極のコンタクトとする工程を備える
ＭＯＳトランジスタの製造方法。
【請求項８】
半導体基板のチャネル領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記チャネル領域の一方に隣接する表面領域に設けられたソースと、
前記チャネル領域の一方に隣接する表面領域に設けられたゲートと、
前記ゲート上に設けられたゲートコンタクトと
を具備し、
前記ゲート電極と前記ゲートコンタクトとは、同一材料で一体に形成されている
ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にＭＯＳトランジスタ構造を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ構造を有する半導体装置の製造方法として、ゲート電極とソース・ドレインのコンタクトとを同時に形成する方法が知られている。図１は、典型的なＭＯＳ構造を有する半導体装置を示す平面図である。その半導体装置１０１は、半導体基板の所定領域を囲むように形成された素子分離ＳＴＩ（図示されず）の内側に設けられている。半導体基板及び素子分離ＳＴＩはそれぞれシリコン及び酸化シリコンに例示される。半導体装置１０１は、ＭＯＳトランジスタ構造を有し、ゲート絶縁膜１０９と、ゲート電極１０２と、ソース１０３と、ドレイン１０４と、ゲートコンタクト１０６と、ソースコンタクト１０７と、ドレインコンタクト１０８とを備えている。ゲート絶縁膜１０９は、半導体基板のチャネル領域上に設けられ、酸化シリコンに例示される。ゲート電極１０２は、ゲート絶縁膜１０９上に設けられ、ポリシリコンに例示される。ソース１０３は、半導体基板の表面領域のうち、そのチャネル領域の一方に隣接する表面領域に設けられている。ドレイン１０４は、半導体基板の表面領域のうち、そのチャネル領域の他方に隣接する表面領域に設けられている。ソース１０３及びドレイン１０４は、ボロン又はリンドープのシリコンに例示される。ゲートコンタクト１０６は、ゲート電極１０２の上に設けられている。ソースコンタクト１０７は、ソース１０３上に設けられている。ドレインコンタクト１０８は、ドレイン１０４上に設けられている。ゲートコンタクト１０６、ソースコンタクト１０７及びドレインコンタクト１０８は、Ｔｉ／ＴｉＮ及び銅に例示される。
【０００３】
図２〜図７は、典型的な半導体装置の製造方法を示す断面図である。
図２に示すように、ＳＴＩ層１１１で領域を分割した半導体基板１１０上に、絶縁膜１１２及び導体膜１２１をこの順に形成する。絶縁膜１１２は、酸化シリコンに例示される。導体膜１２１は、ポリシリコンに例示される。次に、導体膜１２１上にフォトレジスト１３１を形成する。続いて、そのフォトレジスト１３１をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域を除く領域に開口部を設ける。
【０００４】
次に、図３に示すように、そのパターニングされたフォトレジスト１３１をマスクとして、エッチングにより、導体膜１２１をゲート電極、ソースコンタクト及びドレインコンタクトの形状に成形する。その後、フォトレジスト１３１を除去する。続いて、その成形された導体膜１２１をマスクとしてＳＤ（ＳｏｕｒｃｅＤｒａｉｎ）用のイオン注入を行う。その結果、その成形された導体膜１２１の周囲に拡散層１２２が形成される。
【０００５】
次に、図４に示すように、絶縁膜１１２及び成形された導体膜１２１上にフォトレジスト１３２を形成する。続いて、そのフォトレジスト１３２をパターニングして、ゲート電極及びその周辺に対応する領域に開口部を設ける。その開口部には、成形された導体膜１２１のうち、ゲート電極となる導体膜１２１Ｇが露出している。その後、そのパターニングされたフォトレジスト１３２をマスクとして、エッチングにより導体膜１２１Ｇを異方性エッチングする。それにより、導体膜１２１Ｇの厚みは薄くなる（高さが低くなる）。その後、フォトレジスト１３２を除去する。
【０００６】
次に、図５に示すように、絶縁膜１１２及び成形された導体膜１２１、導体膜１２１Ｇ上に層間膜１１３を形成する。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により層間膜１１３の表面を平坦化する。
【０００７】
次に、図６に示すように、その後、平坦化された層間膜１１３上にフォトレジスト１３３を形成する。次に、そのフォトレジスト１３３をパターニングして、ソースコンタクト及びドレインコンタクトに対応する領域に開口部を設ける。その開口部の直下の層間膜１１３下には、成形された導体膜１２１（導体膜１２１Ｇを除く）が設けられている。続いて、そのパターニングされたフォトレジスト１３３をマスクとして、成形された導体膜１２１の上部表面が露出するまで、層間膜１１３をエッチングする。引き続き、層間膜１１３をマスクとして、露出した導体膜１２１をエッチングして全て除去する。その結果、層間膜１１３にソースコンタクト及びドレインコンタクト用のコンタクトホールが形成され、ソースコンタクトホール及びドレインコンタクトホールの底部に半導体基板１１０の表面が露出する。次に、コンタクトホールが形成された層間膜１１３をマスクとして、ソース・ドレイン用のイオン注入を行う。その結果、そのコンタクトホールの底部に露出した半導体基板１１０の表面領域に拡散層１２３が形成される。その後、フォトレジスト１３３を除去する。
【０００８】
次に、図７に示すように、層間膜１１３の表面上に、且つソースコンタクトホール及びドレインコンタクトホールを埋めるように、コンタクト用の金属膜１２５を形成する。続いて、層間膜１１３の表面の金属膜１２５をＣＭＰで除去する。以上のようにして、ＭＯＳトランジスタ構造を有する半導体装置が形成される。この図７は、図１におけるＡＡ’断面を示している。すなわち、図１のゲート絶縁膜１０９、ゲート電極１０２、ソース１０３、ドレイン１０４、ソースコンタクト１０７及びドレインコンタクト１０８は、それぞれ図７の絶縁膜１１２、導体膜１２１Ｇ、拡散層１２２及び拡散層１２３、他の拡散層１２２及び拡散層１２３、金属膜１２５、他の金属膜１２５である。
【０００９】
上記製造方法は、図６の工程において導体膜１２１を除去して、図７の工程においてその除去で形成されたコンタクトホールにコンタクトを形成している。このとき、その除去される導体膜１２１は、ゲート電極の導体膜１２１Ｇと同時に形成され、ゲート電極との位置関係が適正である。したがって、その導体膜１２１を除去して形成されたコンタクトホールは、ゲートとの位置関係が適正である。すなわち、最終的に形成されたコンタクトホールは、ゲートとの位置関係が適正となる。このように、ゲート電極とコンタクトとを同一マスク工程で形成して、原理的に目合わせずれが起こらないようにしている。
【００１０】
関連する技術として、特開平１０−１３５３２４号公報にコンタクトの形成方法および半導体装置の製造方法が開示されている。そのコンタクトの形成方法は、表層部に導電部を有する基体の上に、層間絶縁膜を形成し、かつ、該層間絶縁膜中に電極あるいは配線となる導電体を形成するとともに前記導電部に接続するコンタクトを形成する方法である。そのコンタクトの形成方法は、基体上に導電性材料層を形成し、続いて該導電性材料層をパターニングして基体上のコンタクト形成予定領域にコンタクトパターンを形成するとともに導電体形成予定領域に導電体パターンを形成する工程と、前記コンタクトパターンと導電体パターンとのうち導電体パターンを選択的にエッチングし、該導電体パターンをコンタクトパターンより薄くする工程と、前記コンタクトパターンおよびエッチングにより薄くした導電体パターンを覆って基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして前記コンタクトパターンと導電体パターンとのうちコンタクトパターンのみを露出させる工程と、前記層間絶縁膜上に露出したコンタクトパターンを選択的にエッチング除去する工程とを備えている。
【００１１】
特開平１０−１３５３２５号公報にコンタクトの形成方法および半導体装置の製造方法が開示されている。このコンタクトの形成方法は、表層部に導電部を有する基体の上に、層間絶縁膜を形成し、かつ、該層間絶縁膜中に電極あるいは配線となる導電体を形成するとともに前記導電部に接続するコンタクトを形成する方法である。このコンタクトの形成方法は、基体上に導電性材料層を形成し、続いて該導電性材料層をパターニングして基体上のコンタクト形成予定領域にコンタクトパターンを形成するとともに導電体形成予定領域に導電体パターンを形成する工程と、前記コンタクトパターンと導電体パターンとのうち導電体パターンを選択的にエッチングし、該導電体パターンをコンタクトパターンより薄くする工程と、前記コンタクトパターンおよびエッチングにより薄くした導電体パターンを覆って基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして前記コンタクトパターンに通じる穴部を該層間絶縁膜中に形成し、これにより該穴部内にてコンタクトパターンを外側に臨ませる工程と、前記穴部内にて外側に臨んだコンタクトパターンを選択的にエッチング除去する工程とを備えている。
【００１２】
特開平１１−７４２１９号公報（対応米国特許ＵＳ６２３５６２７（Ｂ１））に半導体装置の製造方法および半導体装置が開示されている。この半導体装置の製造方法は、半導体基板の主面に、側面が第１の絶縁膜からなり底面がシリコン膜からなる溝部を形成する工程と、前記溝部の底部の前記シリコン膜上に金属膜を形成する工程と、熱処理により前記シリコン膜と前記金属膜とを反応させて前記溝部の底部に選択的に金属シリサイド層を形成する工程と、前記金属シリサイド層を形成するステップの後に、前記金属シリサイドに転換された部分以外の前記金属膜を除去する工程と、前記金属シリサイド層上に第２の絶縁膜を形成することにより前記第１及び第２の絶縁膜に覆われた配線と電極のいずれかを形成する工程とを有する。
【００１３】
特開平１０−７９４９２号公報（対応米国特許ＵＳ６６０８３５６（Ｂ１））に半導体装置及びその製造方法が開示されている。この半導体装置及びその製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に第１導電膜からなるゲート電極を形成する工程と、上記半導体基板に所定の間隔でソース／ドレイン拡散層を形成する工程と、上記ゲート電極の側壁に第１絶縁膜からなるスペーサを形成する工程と、全面に第２絶縁膜を形成し、この第２絶縁膜を上記ゲート電極と同じ高さまでエッチバックして表面を平坦化する工程と、上記ゲート電極を深さ方向に所定の厚みだけエッチングして上記第１絶縁膜との第１段差を形成する工程と、上記第１段差を第２導電膜で充填する工程と、上記第２導電膜を深さ方向に所定の厚みだけエッチングして上記第１絶縁膜との第２段差を形成する工程と、上記第２段差を第３絶縁膜で充填する工程とを具備する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１３５３２４号公報
【特許文献２】特開平１０−１３５３２５号公報
【特許文献３】特開平１１−７４２１９号公報
【特許文献４】特開平１０−７９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、発明者は、上記図２〜図７に示すＭＯＳトランジスタ構造を有する半導体装置の製造方法には以下のような問題点があることを見出した。
図４の工程では、ゲート電極１０２としての導体膜１２１Ｇを異方性エッチングにより薄く（低く）している。このとき、現実的には、導体膜１２１Ｇの上面がエッチングされるだけでなく、導体膜１２１Ｇの側面も同時にエッチングされる。その結果、ゲート電極１０２の全体の高さが低くなるだけでなく、部分的に側面がより薄くなったり、その幅（ゲート長）が小さくなったりするなど、ゲート電極１０２の形状にばらつきが生じる可能性がある。ゲート電極が所望の形状に形成可能な製造技術が望まれる。ゲート電極の側面の不要なエッチングを防止可能な製造技術が求められる。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される番号・符号・図番を用いて、課題を解決するための手段を説明する。これらの番号・符号・図番は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号・図番を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明のＭＯＳトランジスタの製造方法は、半導体基板（１０／５０）上に、同一の第１材料で、第１層間膜（１３／５３）に上部表面を露出して埋設されたゲート電極部（２１／６１）、ソースコンタクト部（２１／６１）及びドレインコンタクト部（２１／６１）を形成する第１工程（図１１Ａ、図１１Ｂ／図１９Ａ、図１９Ｂ）と、ソースコンタクト部（２１／６１）及びドレインコンタクト部（２１／６１）の上部表面を保護層（１４、３２／７３）で覆う第２工程（図１３Ａ、図１３Ｂ／図２０Ａ、図２０Ｂ）と、第１層間膜（１３／５３）に埋設された状態で、ゲート電極部（２１／６１）を薄くしてゲート電極（２（２１Ｇ）／２（６１Ｇ））とする第３工程（図１３Ａ、図１３Ｂ／図２０Ａ、図２０Ｂ）と、ソースコンタクト部（２１／６１）及びドレインコンタクト部（２１／６１）をソースコンタクト（７（２５）／７（６１））及びドレインコンタクト（８（２５）／８（６１））とする第４工程（図１４Ａ、図１４Ｂ−図１６Ａ、図１６Ｂ／図２１Ａ、図２１Ｂ−図２２Ａ、図２２Ｂ）とを具備している。
【００１８】
本発明のＭＯＳトランジスタは、半導体基板のチャネル領域上に設けられたゲート絶縁膜（９）と、ゲート絶縁膜（９）上に設けられたゲート電極（２）と、チャネル領域の一方に隣接する表面領域に設けられたソース（３）と、チャネル領域の一方に隣接する表面領域に設けられたドレイン（４）と、ゲート（２）上に設けられたゲートコンタクト（６）とを具備している。ゲート電極（２）とゲートコンタクト（６）とは、同一材料で一体に形成されている。
【発明の効果】
【００１９】
本発明により、ＭＯＳトランジスタ構造を有する半導体装置において、ゲート電極が所望の形状に形成可能となる。ゲート電極の側面の不要なエッチングを防止可能となる。
【図面の簡単な説明】
【００２０】
【図１】図１は、典型的なＭＯＳ構造を有する半導体装置を示す平面図である。
【図２】図２は、典型的な半導体装置の製造方法を示す断面図である。
【図３】図３は、典型的な半導体装置の製造方法を示す断面図である。
【図４】図４は、典型的な半導体装置の製造方法を示す断面図である。
【図５】図５は、典型的な半導体装置の製造方法を示す断面図である。
【図６】図６は、典型的な半導体装置の製造方法を示す断面図である。
【図７】図７は、典型的な半導体装置の製造方法を示す断面図である。
【図８】図８は、本発明の実施の形態に係る半導体装置の構成を示す平面図である。
【図９Ａ】図９Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｂ】図９Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ａ】図１０Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ａ】図１２Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ａ】図１３Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ｂ】図１３Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ａ】図１４Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ａ】図１５Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６Ａ】図１６Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６Ｂ】図１６Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７Ａ】図１７Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７Ｂ】図１７Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８Ａ】図１８Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８Ｂ】図１８Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９Ａ】図１９Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９Ｂ】図１９Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ａ】図２０Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｂ】図２０Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１Ａ】図２１Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１Ｂ】図２１Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ａ】図２２Ａは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｂ】図２２Ｂは、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２２】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体装置について説明する。
図８は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。その半導体装置１は、半導体基板の所定領域を囲むように形成された素子分離ＳＴＩ（図示されず）の内側に設けられている。半導体基板及び素子分離ＳＴＩは、それぞれシリコン及び酸化シリコンに例示される。半導体装置１は、ＭＯＳトランジスタ構造を有し、ゲート絶縁膜９と、ゲート電極２と、ソース３と、ドレイン４と、ゲートコンタクト６と、ソースコンタクト７と、ドレインコンタクト８とを備えている。
【００２３】
ゲート絶縁膜９は、半導体基板のチャネル領域上に設けられている。ゲート絶縁膜９は、酸化シリコンに例示される。ゲート電極２は、ゲート絶縁膜９上に設けられている。この図の例では、ゲート電極２は、矩形形状を有し、ｙ方向に延在している。ゲート電極２は、ポリシリコンに例示される。ゲートコンタクト６は、ゲート電極２の上に設けられている。この図の例では、ゲートコンタクト６は、ｙ方向に延在する矩形形状のゲート電極２の一方の端部に設けられている。ゲートコンタクト６は、ゲート電極２と同じポリシリコンに例示される。
【００２４】
ソース３は、半導体基板の表面領域のうち、そのチャネル領域の一方に隣接する表面領域に設けられている。ソース３は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合いはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合いはボロンドープのシリコンにそれぞれ例示される。ソースコンタクト７は、ソース３上に設けられている。この図の例では、ソース３上に複数設けられている。ソースコンタクト７は、Ｔｉ／ＴｉＮのバリア膜とそのバリア膜の内部に形成された銅やタングステンのような金属膜に例示される。ドレイン４は、半導体基板の表面領域のうち、そのチャネル領域の他方に隣接する表面領域に設けられている。ドレイン４は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。ドレインコンタクト８は、ドレイン４上に設けられている。この図の例では、ドレイン４上に複数設けられている。ドレインコンタクト８は、Ｔｉ／ＴｉＮのバリア膜とそのバリア膜の内部に形成された銅やタングステンのような金属膜に例示される。ゲート電極２とソースコンタクト７及びドレインコンタクト８とは、層間膜により電気的に分離されている。
【００２５】
上記ＭＯＳトランジスタ構造を有する半導体装置１は、ゲート電極２とゲートコンタクト６とが同一材料で一体的に形成されている。そのため、ゲートとゲートコンタクトとがずれる可能性がなく、適切な接続を形成することができる。
【００２６】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
図９Ａ、図９Ｂ〜図１６Ａ、図１６Ｂは、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図ｍＡ（ｍ＝９〜１６の整数）すなわち図９Ａ〜図１６Ａは、図８の半導体装置１のＡＡ’断面を示し、図ｍＢすなわち図９Ｂ〜図１６Ｂは、図８の半導体装置１のＢＢ’断面を示している。
【００２７】
図９Ａ及び図９Ｂに示すように、ＳＴＩ層１１で領域を分割した半導体基板１０上に、絶縁膜１２及び導体膜２１をこの順に形成する。絶縁膜１２は、酸化シリコンに例示される。導体膜２１は、ポリシリコンに例示される。次に、導体膜２１上にフォトレジスト３１を形成する。続いて、そのフォトレジスト３１をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域を除く領域に開口部を設ける。すなわち、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域にフォトレジスト３１を残し、残りは除去する。
【００２８】
次に、図１０Ａ及び図１０Ｂに示すように、そのパターニングされたフォトレジスト３１をマスクとして、エッチングにより、導体膜２１をゲート電極、ソースコンタクト及びドレインコンタクトの形状に成形する。その後、フォトレジスト３１を除去する。続いて、その成形された導体膜２１をマスクとしてＳＤ（ＳｏｕｒｃｅＤｒａｉｎ）用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、その成形された導体膜２１の周囲に拡散層２２が形成される。拡散層２２は、図８の半導体装置１におけるソース３やドレイン４の一部に対応する。拡散層２２は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。
【００２９】
次に、図１１Ａ及び図１１Ｂに示すように、絶縁膜１２及び成形された導体膜２１上に第１層間膜１３を形成する。第１層間膜１３は、酸化シリコンに例示される。続いて、その第１層間膜１３の上部をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｅｔｃｈｉｎｇ）で研磨し、成形された導体膜２１の上部表面が露出するように表面を平坦化する。その結果、成形された導体膜２１は、第１層間膜１３に埋設された状態になる。次に、図１２Ａ及び図１２Ｂに示すように、平坦化された第１層間膜１３及び導体膜２１を覆うように第２層間膜１４を形成する。
【００３０】
次に、図１３Ａ及び図１３Ｂに示すように、第２層間膜１４上にフォトレジスト３２を形成する。続いて、そのフォトレジスト３２をパターニングして、ゲート電極及びその周辺に対応する領域に開口部４１を設ける。ただし、ゲートコンタクトを形成する領域の上部は開口部を設けない。その後、そのパターニングされたフォトレジスト３２をマスクとして、エッチングにより第２層間膜１４をエッチングする。その結果、ゲート電極及びその周辺に対応する領域の第１層間膜１３及びゲート電極となる導体膜２１（導体膜２１Ｇ）の上部表面が露出する。ただし、ゲートコンタクトを形成する領域の導体膜２１（導体膜２１Ｃ）の上部は第２層間膜１４に覆われ、その上部表面は露出していない。
【００３１】
続いて、そのフォトレジスト３２（、第２層間膜１４）及び第１層間膜１３をマスクとして、その導体膜２１Ｇの上部をエッチングする。それにより、その導体膜２１Ｇの厚みは薄くなる（高さが低くなる）。ただし、導体膜２１Ｃの上部は第２層間膜１４に覆われているので、その導体膜２１Ｃの厚みは変わらず、元のままである。すなわち、厚みが薄くなった導体膜２１Ｇは、図８の半導体装置におけるゲート電極２に対応する。一方、厚みが変わらない導体膜２１Ｃは、図８の半導体装置におけるゲートコンタクト６に対応する。従って、ゲート電極２とゲートコンタクト６とは同一材料で一体的に形成される。その後、フォトレジスト３２を除去する。
【００３２】
また、このエッチングの時、その導体膜２１Ｇ（、２１Ｃ）の側面は、第１層間膜１３で覆われている。従って、その導体膜２１Ｇの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜２１Ｇの側面がエッチングされることはない。その結果、エッチング後の導体膜２１Ｇの側面が部分的に薄くなったり、その幅（ゲート長）が小さくなったりすることが防止され、ゲート電極２の形状にばらつきが発生することを防止できる。
【００３３】
次に、図１４Ａ及び図１４Ｂに示すように、第２層間膜１４、露出した第１層間膜１３及び上部をエッチングされた導体膜２１Ｇ上に第３層間膜１５を形成する。第３層間膜１５は、酸化シリコンに例示される。続いて、その第３層間膜１５の上部をＣＭＰで研磨し、第２層間膜１４の上部表面が露出するように平坦化する。その結果、露出した第１層間膜１３及び上部をエッチングされた導体膜２１Ｇの上方が、第２層間膜１４の上部表面の位置まで、第３層間膜１５により埋め直される。
【００３４】
次に、図１５Ａ及び図１５Ｂに示すように、第２層間膜１４及び第３層間膜１５上にフォトレジスト３３を形成する。続いて、そのフォトレジスト３３をパターニングして、ソースコンタクト及びドレインコンタクトに対応する領域に開口部４２を設ける。その開口部４２の直下の第２層間膜１４下には、成形された導体膜２１（導体膜２１Ｇを除く）が設けられている。続いて、そのパターニングされたフォトレジスト３３をマスクとして、成形された導体膜２１の上部表面が露出するまで、第２層間膜１４をエッチングする。引き続き、第１層間膜１３をマスクとして、露出した導体膜２１をエッチングして全て除去する。その結果、第１層間膜１３にソースコンタクト及びドレインコンタクト用のコンタクトホールが形成され、ソースコンタクトホール及びドレインコンタクトホールの底部に半導体基板１０の表面が露出する。
【００３５】
次に、各コンタクトホールが形成された第１層間膜１３をマスクとして、ソース・ドレイン用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、それらコンタクトホールの底部に露出した半導体基板１０の表面領域に拡散層２３が形成される。拡散層２３は、図８の半導体装置１におけるソース３やドレイン４の一部（コンタクト直下及びその近傍）に対応する。拡散層２３は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。その後、フォトレジスト３３を除去する。
【００３６】
次に、図１６Ａ及び図１６Ｂに示すように、第２層間膜１４の表面上に、且つソースコンタクトホール及びドレインコンタクトホールを埋めるように、コンタクト用の金属膜２５を形成する。続いて、第２層間膜１４の表面の金属膜２５をＣＭＰで除去する。その結果、ソースコンタクトホール及びドレインコンタクトホール内のみに金属膜２５が形成される。この金属膜２５は、図８のソースコンタクト７及びドレインコンタクト８に対応する。
【００３７】
次に、第２層間膜１４の表面上及び金属膜２５の表面上にフォトレジスト３４を形成する。続いて、そのフォトレジスト３４をパターニングして、ソースコンタクト、ドレインコンタクト及びゲートコンタクトに対応する領域に開口部４３を設ける。開口部４３は、配線溝の幅を有している。ソースやドレインの領域における開口部４３の直下には、形成された金属膜２５及び第２層間膜１４が設けられている。また、ゲートの領域における開口部４３の直下には第２層間膜１４が設けられており、その直下には導体膜２１Ｇが設けられている。続いて、そのパターニングされたフォトレジスト３４をマスクとして、ソースやドレイン領域において第１層間膜１３の上部表面が露出し、かつ、ゲート領域において導体膜２１Ｇの上部表面が露出するように、第２層間膜１４及び第３層間膜１５をエッチングする。その結果、ソースやドレイン領域において配線幅に対応した領域が形成される。また、ゲート領域において導体膜２１Ｇの上部表面が露出し、配線幅に対応した領域が形成される。
【００３８】
以上のようにして、ＭＯＳトランジスタ構造を有する半導体装置が形成される。この図１６Ａ及び図１６Ｂは、それぞれ図８におけるＡＡ’断面及びＢＢ’断面を示している。すなわち、図８のゲート絶縁膜９、ゲート電極２、ゲートコンタクト６、ソース３、ドレイン４、ソースコンタクト７及びドレインコンタクト８は、それぞれ図１６Ａ及び図１６Ｂの絶縁膜１２、導体膜２１Ｇ、導体膜２１Ｃ、拡散層２２及び拡散層２３、他の拡散層２２及び拡散層２３、金属膜２５及び他の金属膜２５である。
【００３９】
上記本実施の形態の製造方法では、図１５Ａ及び図１５Ｂの工程において導体膜２１を除去して、図１６Ａ及び図１６Ｂの工程においてその除去で形成されたコンタクトホールにコンタクトを形成している。このとき、その除去される導体膜２１は、ゲート電極の導体膜２１Ｇと同時に形成され、ゲート電極との位置関係が適正である。したがって、その導体膜２１を除去して形成されたコンタクトホールは、ゲートとの位置関係が適正である。すなわち、最終的に形成されタコンタクトホールは、ゲートとの位置関係が適正となる。このように、ゲート電極とコンタクトとを同一マスク工程で形成して、原理的に目合わせずれが起こらないようにしている。
【００４０】
更に、本実施の形態の製造方法では、図１３Ａ及び図１３Ｂの工程において、ゲート電極用の導体膜２１Ｇをエッチングするとき、その導体膜２１Ｇの側面は、第２層間膜１４で覆われている。従って、その導体膜２１Ｇの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜２１Ｇの側面がエッチングされることはない。その結果、エッチング後の導体膜２１Ｇの側面が部分的に薄くなったり、その幅（ゲート長）が小さくなったりすることが防止され、ゲート電極２の形状にばらつきが発生することを防止できる。
【００４１】
更に、本実施の形態の製造方法では、図１３Ａ及び図１３Ｂの工程において、ゲート電極用の導体膜２１Ｇをエッチングするとき、その端部をエッチングしないでゲートコンタクト用に残している。すなわち、同一の導体膜の一部を除去してゲート電極２及びゲートコンタクト６としている。そのため、ゲート電極２とゲートコンタクト６とは同一材料で一体的に形成される。したがって、ゲート電極２とコンタクトとは互いにずれることなく位置関係が適正となる。
【００４２】
（第２の実施の形態）
まず、本発明の第２の実施の形態に係る半導体装置について説明する。本実施の形態の半導体装置１は、第１の実施の形態の場合と比較して、構造（図８）は同じであるが、製造方法（図１７Ａ、図１７Ｂ〜図２２Ａ、図２２Ｂ）が相違している。以下では相違点について主に説明する。
【００４３】
図８は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。本実施の形態の半導体装置１は、第１の実施の形態の半導体装置１と構成は同じである。
【００４４】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
図１７Ａ、図１７Ｂ〜図２２Ａ、図２２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図ｎＡ（ｎ＝１７〜２２の整数）すなわち図１７Ａ〜図２２Ａは、図８の半導体装置１のＡＡ’断面を示し、図ｎＢすなわち図１７Ｂ〜図２２Ｂは、図８の半導体装置１のＢＢ’断面を示している。
【００４５】
図１７Ａ及び図１７Ｂに示すように、ＳＴＩ層５１で領域を分割した半導体基板５０上に、絶縁膜５２及び第１層間膜５３をこの順に形成する。絶縁膜５２及び第１層間膜５３は、酸化シリコンに例示される。次に、第１層間膜５３上にフォトレジスト７１を形成する。続いて、そのフォトレジスト７１をパターニングして、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域に開口部８１を設ける。その後、そのパターニングされたフォトレジスト７１をマスクとしてエッチングを行い、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の第１層間膜５３を除去する。その結果、第１層間膜５３のゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域に開口部が形成され、その開口部の底部に絶縁膜５２が露出する。その後、フォトレジスト７１を除去する。
【００４６】
次に、図１８Ａ及び図１８Ｂに示すように、第１層間膜５３及びその開口部上にフォトレジスト７２を形成する。続いて、そのフォトレジスト７２をパターニングして、ゲート電極が形成される領域の開口部のみを覆うようにする。そのフォトレジスト７２及び第１層間膜５３をマスクとしてＳＤ（ＳｏｕｒｃｅＤｒａｉｎ）用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、ソースコンタクト及びドレインコンタクトが形成される領域の開口部の絶縁膜５２下及びその周辺部に拡散層６３が形成される。拡散層６３は、図８の半導体装置１におけるソース３やドレイン４の一部（コンタクト直下及びその近傍）に対応する。拡散層６３は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合にはボロンドープのシリコンにそれぞれ例示される。その後、ソースコンタクト及びドレインコンタクトが形成される領域の開口部の絶縁膜５２をエッチングにより除去する。そして、フォトレジスト７２を除去する。
【００４７】
次に、図１９Ａ及び図１９Ｂに示すように、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の開口部及び第１層間膜５３を覆うように導体膜６１を形成する。導体膜６１は、ポリシリコンに例示される。続いて、その導体膜６１の上部をＣＭＰで研磨し、第１層間膜５３の上部表面が露出するように表面を平坦化する。その結果、ゲート電極、ソースコンタクト及びドレインコンタクトが形成される領域の開口部に導体膜６１が埋設される。
【００４８】
次に、図２０Ａ及び図２０Ｂに示すように、第１層間膜５３及び導体膜６１上にフォトレジスト７３を形成する。続いて、そのフォトレジスト７３をパターニングして、ゲート電極及びその周辺に対応する領域に開口部８２を設ける。ただし、ゲートコンタクトを形成する領域の上部は開口部を設けない。その結果、ゲート電極及びその周辺に対応する領域の第１層間膜５３及びゲート電極となる導体膜６１（導体膜６１Ｇ）の上部表面が露出する。ただし、ゲートコンタクトを形成する領域の上部はフォトレジスト７３に覆われ、その上部表面は露出していない。その後、そのパターニングされたフォトレジスト７３及び第１層間膜５３をマスクとして、その導体膜６１Ｇの上部をエッチングする。それにより、その導体膜６１Ｇの厚みは薄くなる（高さが低くなる）。ただし、ゲートコンタクトを形成する領域の上部はフォトレジスト７３に覆われているので、その部分での導体膜６１Ｃの厚みは変わらず、元のままである。すなわち、厚みが薄くなった導体膜６１Ｇは、図８の半導体装置におけるゲート電極２に対応する。一方、厚みが変わらない導体膜６１Ｃは、図８の半導体装置におけるゲートコンタクト６に対応する。従って、ゲート電極２とゲートコンタクト６とは同一材料で一体的に形成される。
【００４９】
また、このエッチングの時、その導体膜６１Ｇ（、６１Ｃ）の側面は、第１層間膜５３で覆われている。従って、その導体膜６１Ｇの側面がエッチング雰囲気に曝されることはない。すなわち、その導体膜６１Ｇの側面がエッチングされることはない。その結果、エッチング後の導体膜６１Ｇの側面が部分的に薄くなったり、その幅（ゲート長）が小さくなったりすることが防止され、ゲート電極２の形状にばらつきが発生することを防止できる。
【００５０】
次に、図２１Ａ及び図２１Ｂに示すように、引き続き、フォトレジスト７３及び導体膜６１Ｇをマスクとして、ゲート電極及びその周辺に対応する領域の第１層間膜５３及び絶縁膜５２をエッチングする。それにより、ゲート電極及びゲートコンタクトの周辺に対応する領域の半導体基板５０の表面が露出する。更に、フォトレジスト７３及び導体膜６１Ｇをマスクとして、ソース・ドレイン用のイオン注入を行う。イオン注入は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合にはリンのイオン注入に、Ｐチャネル（Ｐｃｈ）の場合にはボロンのイオン注入にそれぞれ例示される。その結果、露出した半導体基板５０の表面領域に拡散層６２が形成される。拡散層６２は、図８の半導体装置１におけるソース３やドレイン４の一部に対応する。拡散層６２は、ＭＯＳトランジスタがＮチャネル（Ｎｃｈ）の場合いはリンドープのシリコンに、Ｐチャネル（Ｐｃｈ）の場合いはボロンドープのシリコンにそれぞれ例示される。その後、フォトレジスト７３を除去する。
【００５１】
次に、図２２Ａ及び図２２Ｂに示すように、第１層間膜５３、導体膜６１、６１Ｇ及び半導体基板５０上に第２層間膜５４を形成する。第２層間膜５４は、酸化シリコンに例示される。続いて、その第２層間膜５４の上部をＣＭＰで研磨し、第１層間膜５３及び導体膜６１の上部表面が露出するように平坦化する。その結果、エッチングされた導体膜６１Ｇの上方が、第１層間膜５３の上部表面の位置まで、第２層間膜５４により埋め直される。
【００５２】
以上のようにして、ＭＯＳトランジスタ構造を有する半導体装置が形成される。この図２２Ａ及び図２２Ｂは、それぞれ図８におけるＡＡ’断面及びＢＢ’断面を示している。すなわち、図８のゲート絶縁膜９、ゲート電極２、ゲートコンタクト６、ソース３、ドレイン４、ソースコンタクト７及びドレインコンタクト８は、それぞれ図２２Ａ及び図２２Ｂの絶縁膜５２、導体膜６１Ｇ、導体膜６１Ｃ、拡散層６２及び拡散層６３、他の拡散層６２及び拡散層６３、導体膜６１及び他の導体膜６１である。
【００５３】
なお、図２１Ａ及び図２１Ｂの工程において、必要であれば以下の（ａ）工程〜（ｂ）工程を追加できる。すなわち、（ａ）まず、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）用のイオン注入やエクステンション用のイオン注入を行ない、（ｂ）次に、導体膜６１Ｇを覆うように絶縁膜を成膜し、続いてエッチバックを行うことにより、導体膜６１Ｇの側面にサイドウォールを形成する。その後は、上述のようにＳＤ用のイオン注入を行なう。
【００５４】
上記本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
更に、必要に応じて、上記（ａ）工程〜（ｂ）工程を実施することで、ＳＤプロファイルの調整の自由度を増すことができる。
【００５５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００５６】
１  半導体装置
２  ゲート電極
３  ソース
４  ドレイン
６  ゲートコンタクト
７  ソースコンタクト
８  ドレインコンタクト
９  ゲート絶縁膜
１０、５０  半導体基板
１１、５１  ＳＴＩ層
１２、５２  絶縁膜
１３、５３  第１層間膜
１４、５４  第２層間膜
１５、  第３層間膜
２１、２１Ｇ、２１Ｃ、６１、６１Ｇ、６１Ｃ  導体膜
２２、２３、６２、６３  拡散層
２５  金属膜
３１、３２、３３、３４、７１、７２、７３  フォトレジスト
４１、４２、４３、８１、８２、８３  開口部
【図１】
2013120808.tif 000003
【図２】
2013120808.tif 000004
【図３】
2013120808.tif 000005
【図４】
2013120808.tif 000006
【図５】
2013120808.tif 000007
【図６】
2013120808.tif 000008
【図７】
2013120808.tif 000009
【図８】
2013120808.tif 000010
【図９Ａ】
2013120808.tif 000011
【図９Ｂ】
2013120808.tif 000012
【図１０Ａ】
2013120808.tif 000013
【図１０Ｂ】
2013120808.tif 000014
【図１１Ａ】
2013120808.tif 000015
【図１１Ｂ】
2013120808.tif 000016
【図１２Ａ】
2013120808.tif 000017
【図１２Ｂ】
2013120808.tif 000018
【図１３Ａ】
2013120808.tif 000019
【図１３Ｂ】
2013120808.tif 000020
【図１４Ａ】
2013120808.tif 000021
【図１４Ｂ】
2013120808.tif 000022
【図１５Ａ】
2013120808.tif 000023
【図１５Ｂ】
2013120808.tif 000024
【図１６Ａ】
2013120808.tif 000025
【図１６Ｂ】
2013120808.tif 000026
【図１７Ａ】
2013120808.tif 000027
【図１７Ｂ】
2013120808.tif 000028
【図１８Ａ】
2013120808.tif 000029
【図１８Ｂ】
2013120808.tif 000030
【図１９Ａ】
2013120808.tif 000031
【図１９Ｂ】
2013120808.tif 000032
【図２０Ａ】
2013120808.tif 000033
【図２０Ｂ】
2013120808.tif 000034
【図２１Ａ】
2013120808.tif 000035
【図２１Ｂ】
2013120808.tif 000036
【図２２Ａ】
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【図２２Ｂ】
2013120808.tif 000038