【手続補正書】
【提出日】平成28年6月16日(2016.6.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を含む、ボディの半導体表面において形成される集積回路であって、前記集積回路が、
第１のポリシリコン電極と、
前記第１のポリシリコン電極の上に配置されるシリサイドブロック膜であって、窒化ケイ素の層の下にある２酸化ケイ素の層を含む、前記シリサイドブロック膜と、
前記シリサイドブロック膜の上に配置され、前記シリサイドブロック膜の前記窒化ケイ素の層と直に接する、キャパシタ誘電体膜と、
金属を含み、或る導体レベルに形成される第１の導電プレートであって、前記第１のポリシリコン電極の第１の部分の上に配置され、それとの間に前記キャパシタ誘電体膜を備える、前記第１の導電プレートと、
直接反応により形成される金属シリサイドで被覆される部分を少なくとも有し、前記第１のポリシリコン電極と同じポリシリコン層から形成される、第２のポリシリコン電極と、
金属を含み、前記導体レベルに形成される第２の導電プレートであって、前記第２のポリシリコン電極の前記被覆部分の前記金属シリサイドの上に配置され、それとの間に前記キャパシタ誘電体膜を備え、前記キャパシタ誘電体膜が前記第２のポリシリコン電極の前記被覆部分と直に接する、前記第２の導電プレートと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記第１及び第２の導電プレートが金属窒化物で構成される、集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記金属窒化物が窒化タンタルである、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記金属シリサイドがコバルトシリサイドである、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記キャパシタ誘電体膜が、窒化ケイ素の第１の層と、前記窒化ケイ素の第１の層に重なる２酸化ケイ素の第１の層と、前記２酸化ケイ素の第１の層に重なる窒化ケイ素の第２の層とを含む、集積回路。
【請求項６】
請求項５に記載の集積回路であって、
前記キャパシタ誘電体膜の前記窒化ケイ素の第１の層が、前記シリサイドブロック膜の前記窒化ケイ素の層に直接的に重なる、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
半導体表面の第１及び第２のアクティブ領域と、
前記半導体表面の前記第１及び第２のアクティブ領域の上に配置されるゲート誘電体膜と、
前記第２のアクティブ領域内に形成されるソース及びドレインのドープされた領域と、
を更に含み、
第１のトンネルキャパシタを形成するように、前記第１のポリシリコン電極が、前記第１のアクティブ領域の上に延び、それとの間に前記ゲート誘電体膜を備える、第２の部分を有し、
前記第１のポリシリコン電極が、前記ソース及びドレインのドープされた領域の間の前記半導体表面の上に延び、トランジスタゲート電極として機能する、第３の部分を有する、集積回路。
【請求項８】
請求項７に記載の集積回路であって、
前記半導体表面の第３のアクティブ領域を更に含み、
第２のトンネルキャパシタを形成するように、前記第１のポリシリコン電極が、前記第３のアクティブ領域の上に延び、それとの間に配置される前記ゲート誘電体膜を備える、第４の部分を有する、集積回路。
【請求項９】
ボディの半導体表面において形成されるアナログ半導体集積回路のための電気的にプログラム可能なキャパシタ構造を作製する方法であって、
前記半導体表面の位置に隔離誘電体構造を形成することであって、前記隔離誘電体構造が、それら間の前記表面のアクティブ領域を画定する、前記隔離誘電体構造を形成するステップと、
その後、多結晶シリコンで構成される電極層を全体に形成するステップと、
その後、前記電極層上に、窒化ケイ素の第１の層の下にある２酸化ケイ素の第１の層を含むシリサイドブロック膜を堆積するステップと、
露出された表面に前記窒化ケイ素の第１の層を備える第１の電極に対応する前記電極層の一部の上に前記シリサイドブロック膜が残り、第２の電極に対応する前記電極層の一部から前記シリサイドブロック膜が除去されるように、前記電極層の一部から前記シリサイドブロック膜を選択的に除去するステップと、
その後、金属シリサイドを形成するために、前記第２の電極に対応する前記一部を含む、前記多結晶シリコン電極層の露出された部分を金属と反応させるステップと、
その後、キャパシタ誘電体層を全体に堆積するステップと、
その後、金属を含む導体層を堆積するステップと、
隔離誘電体構造に重なる位置において前記第１の電極の一部に重なり、それとの間に前記キャパシタ誘電体層と前記シリサイドブロック膜とを備える、第１の導電プレートを画定するように、及び、前記第２の電極の一部に重なり、それとの間に前記キャパシタ誘電体層を備える、第２の導電プレートを画定するように、前記導体層の一部を除去するステップと、
を含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記反応させるステップの前に、前記金属の層を全体に形成するステップを更に含む、方法。
【請求項１１】
請求項１０に記載の方法であって、
前記反応させるステップの後に、前記金属の非シリサイド部分を除去するステップを更に含む、方法。
【請求項１２】
請求項１０に記載の方法であって、
前記シリサイドブロック膜を選択的に除去するステップの後であって前記金属の層を形成するステップの前に、表面クリーンアップを行なうステップを更に含む、方法。
【請求項１３】
請求項９に記載の方法であって、
前記シリサイドブロック層を堆積するステップの前に、前記第１及び第２の電極を画定するように前記電極層の一部を除去するステップを更に含み、前記第１の電極が隔離誘電体構造に重なる一部を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記シリサイドブロック層を堆積するステップが、
前記第１及び第２の電極の上に前記２酸化ケイ素の第１の層を形成することと、
前記２酸化ケイ素の第１の層の上に前記窒化ケイ素の第１の層を堆積することと、
を含み、
前記選択的に除去するステップが、前記２酸化ケイ素の第１の層と前記窒化ケイ素の第１の層とが前記第１の電極の上に残るように、前記第２の電極から前記２酸化ケイ素の第１の層と前記窒化ケイ素の第１の層とを除去する、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記２酸化ケイ素の第１の層を形成するステップの後に、前記２酸化ケイ素の第１の層をアニールするステップを更に含む、方法。
【請求項１６】
請求項９に記載の方法であって、
前記導体層が金属窒化物を含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記金属窒化物が窒化タンタルである、方法
【請求項１８】
請求項９に記載の方法であって、
前記反応させるステップが、コバルトシリサイドを形成するように、前記第２の電極の多結晶シリコンをコバルトと反応させる、方法。
【請求項１９】
請求項９に記載の方法であって、
前記アクティブ領域の上にゲート誘電体層を形成するステップと、
アクティブ領域に重なる複数の部分を有する第１の電極を形成するステップと、
第１のアクティブ領域に重なる前記第１の電極の一部の向かい合う両側にソース及びドレイン領域を形成するステップと、
を更に含む、方法。
【請求項２０】
請求項１９に記載の方法であって、
前記第１の電極の少なくとも一部が、第２及び第３のアクティブ領域に重なり、
前記ソース及びドレイン領域を形成するステップが、前記第２及び第３のアクティブ領域に重なる前記第１の電極の一部の向かい合う両側にもソース及びドレイン領域を形成する、方法。
【請求項２１】
請求項９に記載の方法であって、
前記キャパシタ誘電体膜を堆積するステップが、
窒化ケイ素の第２の層を全体に堆積することと、
その後、２酸化ケイ素の第２の層を全体に堆積することと、
その後、窒化ケイ素の第３の層を全体に堆積することと、
を含む、方法。