(57)【要約】【課題】緻密なボンディングワイヤ技術を用いるための大掛かりな装置を必要とすることなく、安価なＤＩＭＭで大容量のＬＲ／ＲＤＩＭＭを構成する。【解決手段】第１のメモリコントローラーが装着されたマザーボードと、マザーボードに接続され、ＤＩＭＭと第２のメモリコントローラーとが装着されたインターポーザー基板とを有する演算装置であって、第１のメモリコントローラーは、第２のメモリコントローラーとの間の信号の入出力状態を繰り返し変化させ、第２のメモリコントローラーは、ＤＩＭＭとの間の信号の入出力状態を繰り返し変化させ、入出力状態の変化の度に、ＤＩＭＭへ書き込んだデータが正しく読み出せるかどうかを判定し、判定の結果に基づき、第１のメモリコントローラーと第２のメモリコントローラーとの間の信号の入出力状態、および、第２のメモリコントローラーとＤＩＭＭとの間の信号の入出力状態を最適化する制御部を有する。【選択図】図１
2013120474.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリコントローラーが装着されたマザーボードと、該マザーボードに接続され、ＤＩＭＭと第２のメモリコントローラーとが装着されたインターポーザー基板とを有する演算装置であって、
前記第１のメモリコントローラーは、前記第２のメモリコントローラーとの間の信号の入出力状態を繰り返し変化させ、
前記第２のメモリコントローラーは、前記ＤＩＭＭとの間の信号の入出力状態を繰り返し変化させ、
前記入出力状態の変化の度に、前記ＤＩＭＭへ書き込んだデータが正しく読み出せるかどうかを判定し、該判定の結果に基づき、前記第１のメモリコントローラーと前記第２のメモリコントローラーとの間の信号の入出力状態、および、前記第２のメモリコントローラーと前記ＤＩＭＭとの間の信号の入出力状態を最適化する制御部を有する演算装置。
【請求項２】
請求項１に記載の演算装置において、
前記第１のメモリコントローラーは、前記第２のメモリコントローラーとの間の信号の入力タイミングおよび出力タイミングと、リファレンス電圧レベルとを繰り返し変化させ、
前記第２のメモリコントローラーは、前記ＤＩＭＭとの間の信号の入力タイミングおよび出力タイミングと、リファレンス電圧レベルとを繰り返し変化させ、
前記制御部は、前記入力タイミングと出力タイミングとリファレンス電圧レベルとの少なくとも１つの変化の度に、前記ＤＩＭＭへ書き込んだデータが正しく読み出せるかどうかを判定し、該判定の結果に基づき、前記第１のメモリコントローラーと前記第２のメモリコントローラーとの間の信号の入出力タイミング、および、前記第２のメモリコントローラーと前記ＤＩＭＭとの間の信号の入出力タイミング、および、前記第１および第２のメモリコントローラーのリファレンス電圧レベルの最適値を決定する演算装置。
【請求項３】
請求項１または請求項２に記載の演算装置において、
前記ＤＩＭＭは、ＵＤＩＭＭまたはＳＯＤＩＭＭである演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大容量のＤＩＭＭを搭載する演算装置に関する。
【背景技術】
【０００２】
大容量のＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）を実現するＤＤＰ（Ｄｏｕｂｌｅ  Ｄｅｎｓｉｔｙ  ｉｎ  ａ  Ｐａｃｋａｇｅ）チップでは、ＤＤＰ用に加工されたＤＲＡＭチップを同一のパッケージ内に封止するために、ボンディングワイヤによってチップ基板にＤＲＡＭチップを接続している。
【０００３】
図５は、ＤＤＰチップの構成の一例を説明するための図である。なお、図５においてはパッケージ１００−１側にのみ符号を付与して構成を示しているが、パッケージ１００−２も同様の構成である。
【０００４】
図５に示すように、ＤＤＰ用に加工されたＤＲＡＭチップ１０２ａ，１０２ｂのそれぞれが、ボンディングワイヤ１０１ａ，１０１ｂのそれぞれによってチップ基板１０３と接続され、パッケージ１００−１内に封止されている。そして、チップ基板１０３は半田ボール１０４ａ，１０４ｂによってＤＩＭＭ基板１０５に接続されている。
【０００５】
なお、メモリモジュールに関する技術が例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１９５２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５に示したようなＤＤＰ用に加工されたＤＲＡＭチップは、パッケージの方法が通常の単チップのＤＲＡＭと異なる。そのため、ＤＤＰ用として加工されたＤＲＡＭチップは、他の用途に使い回しができず、通常の単チップとして使用することができない。
【０００８】
また、ＤＤＰチップを製造する場合には、緻密なボンディングワイヤ技術を用いるため、大掛かりな装置が必要となる。
【課題を解決するための手段】
【０００９】
本発明の演算装置は、第１のメモリコントローラーが装着されたマザーボードと、該マザーボードに接続され、ＤＩＭＭと第２のメモリコントローラーとが装着されたインターポーザー基板とを有する演算装置であって、
前記第１のメモリコントローラーは、前記第２のメモリコントローラーとの間の信号の入出力状態を繰り返し変化させ、
前記第２のメモリコントローラーは、前記ＤＩＭＭとの間の信号の入出力状態を繰り返し変化させ、
前記入出力状態の変化の度に、前記ＤＩＭＭへ書き込んだデータが正しく読み出せるかどうかを判定し、該判定の結果に基づき、前記第１のメモリコントローラーと前記第２のメモリコントローラーとの間の信号の入出力状態、および、前記第２のメモリコントローラーと前記ＤＩＭＭとの間の信号の入出力状態を最適化する制御部を有する。
【発明の効果】
【００１０】
本発明は以上説明したように構成されているので、緻密なボンディングワイヤ技術を用いるための大掛かりな装置を必要とすることなく、安価なＤＩＭＭで大容量のＬＲ／ＲＤＩＭＭを構成することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の演算装置の実施の一形態の構成を示す図であり、（ａ）は正面図、（ｂ）は側面図である。
【図２】図１に示した演算装置において、第１のメモリコントローラーと第２のメモリコントローラーとの間、および、第２のメモリコントローラーとＵＤＩＭＭとの間で信号の入出力状態を最適化するときの動作を説明するためのフローチャートである。
【図３】本発明の演算装置の他の構成例を示す図であり、（ａ）は正面図、（ｂ）は側面図である。
【図４】本発明の演算装置の他の構成例を示す図であり、（ａ）は正面図、（ｂ）は側面図である。
【図５】ＤＤＰチップの構成の一例を説明するための図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１３】
図１は、本発明の演算装置の実施の一形態の構成を示す図であり、（ａ）は正面図、（ｂ）は側面図である。なお、図１（ａ）においては、各種の信号の入出力を矢印にて表している。以降、各種の信号というときは、アドレス信号、コマンド信号およびデータ信号（ＤＱ信号、ＤＱＳ信号）を指すものとする。
【００１４】
本実施形態の演算装置は図１に示すように、インターポーザー基板１０と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２１およびメモリスロット２２が装着されたマザーボード２０とを備えている。なお、ＣＰＵ２１は、第１のメモリコントローラー２１ａと制御部２１ｂとを備えている。
【００１５】
インターポーザー基板１０には図１に示すように、第２のメモリコントローラー１１と、ＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔ）用ＤＲＡＭチップ１３と、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１４と、インターポーザー基板１０をマザーボード２０と接続するための端子１５と、ＤＩＭＭスロット１６とが装着されている。
【００１６】
なお、ＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ  ＤＩＭＭ）１２ａ，１２ｂのそれぞれは、ＤＩＭＭスロット１６を介してインターポーザー基板１０に装着されている。
【００１７】
また、本実施形態では、第２のメモリコントローラー１１と、ＵＤＩＭＭ１２ａ，１２ｂと、ＥＣＣ用ＤＲＡＭチップ１３と、ＥＥＰＲＯＭ１４とでメモリモジュールが構成されている。本実施形態においてメモリモジュールは、ＳＰＤ（Ｓｅｒｉａｌ  Ｐｒｅｓｅｎｃｅ  Ｄｅｔｅｃｔ）に対応している。
【００１８】
ＵＤＩＭＭ１２ａ，１２ｂのそれぞれには、複数のＤＲＡＭチップ１２−１が搭載されている。なお、ＵＤＩＭＭは、例えばパーソナルコンピュータ等に搭載されることが多く、ＬＲＤＩＭＭ（Ｌｏａｄ  Ｒｅｄｕｃｅｄ  ＤＩＭＭ）や、サーバやワークステーション等に搭載されることが多いＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ  ＤＩＭＭ）に比べて安価なものである。
【００１９】
ＥＣＣ用ＤＲＡＭチップ１３は、エラー訂正用のＤＲＡＭチップである。
【００２０】
ＥＥＰＲＯＭ１４は、メモリチップの種類やメモリの容量、クロック周波数、信号タイミング、ＥＣＣやパリティの有無等の情報を記憶している。上述したように、本実施形態においてメモリモジュールは、ＳＰＤに対応している。そのため、演算装置の電源をオンにすると、ＥＥＰＲＯＭ１４に記憶された情報が読み出され、ＭＲＳ（Ｍｏｄｕｌｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）コマンドにてＤＲＡＭのタイミング設定が行われる。
【００２１】
第２のメモリコントローラー１１は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を内蔵している。なお、ＰＬＬとは、入力信号や基準周波数と、出力信号との周波数を一致させる電子回路のことである。第２のメモリコントローラー１１は、ＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力状態を最適化するためのトレーニングを制御部２１ｂとともに実行する。入出力状態を最適化するとは例えば、信号の入出力タイミングと、信号を扱う基準となる電圧のレベルであるリファレンス電圧レベルとを最適化することである。信号の入出力タイミングの最適化とは、信号の入力側において確実に信号を取り込めるように、セットアップタイムやホールドタイムを十分に確保することである。具体的には、第２のメモリコントローラー１１は、以下の（１）〜(３)に示す設定値の最適値を決定するためのトレーニングを制御部２１ｂとともに実行する。
【００２２】
（１）第２のメモリコントローラー１１からＵＤＩＭＭ１２ａ，１２ｂへ出力する各種の信号のそれぞれの出力タイミング
（２）ＵＤＩＭＭ１２ａ，１２ｂから第２のメモリコントローラー１１へ入力されるデータ信号の入力タイミング
（３）ＵＤＩＭＭ１２ａ，１２ｂから第２のメモリコントローラー１１へ信号が入力される際に用いるリファレンス電圧レベル
第２のメモリコントローラー１１は、上記（１）〜（３）の設定値のそれぞれを、それぞれに対して予め決められた値にする。そして、第２のメモリコントローラー１１は、上記（１）〜（３）のそれぞれの設定値を含む設定値情報を制御部２１ｂへ出力する。その後、第２のメモリコントローラー１１は、制御部２１ｂから出力された設定値変更コマンドを受け付ける。なお、設定値変更コマンドについては後述する。そして、第２のメモリコントローラー１１は、上記（１）〜（３）の設定値の少なくとも１つを、上記の（１）〜（３）のそれぞれに対して予め決められた値だけ変化させる。そして、第２のメモリコントローラー１１は、設定値情報を制御部２１ｂへ出力する。第２のメモリコントローラー１１は、制御部２１ｂから出力された設定値変更コマンドを受け付ける度に、上記（１）〜（３）のそれぞれの設定値の少なくとも１つを、上記の（１）〜（３）のそれぞれに対して予め決められた値だけ変化させる。そして、第２のメモリコントローラー１１は、設定値情報を制御部２１ｂへ出力する。また、第２のメモリコントローラー１１は、制御部２１ｂから出力された設定コマンドを受け付ける。なお、設定コマンドについては後述する。そして、第２のメモリコントローラー１１は、受け付けた設定コマンドに含まれる上記（１）〜（３）のそれぞれの最適値を、上記（１）〜（３）のそれぞれの設定値とする。
【００２３】
第１のメモリコントローラー２１ａは、第２のメモリコントローラー１１との間の信号の入出力状態を最適化するためのトレーニングを制御部２１ｂとともに実行する。具体的には、第１のメモリコントローラー２１ａは、以下の（４）〜(６)に示す設定値の最適値を決定するためのトレーニングを制御部２１ｂとともに実行する。
【００２４】
（４）第１のメモリコントローラー２１ａから第２のメモリコントローラー１１へ出力する各種の信号の出力タイミング
（５）第２のメモリコントローラー１１から第１のメモリコントローラー２１ａへ入力されるデータ信号の入力タイミング
（６）第２のメモリコントローラー１１から第１のメモリコントローラー２１ａへ信号が入力される際に用いるリファレンス電圧レベル
第１のメモリコントローラー２１ａは、上記（４）〜（６）の設定値のそれぞれを、それぞれに対して予め決められた値にする。そして、第１のメモリコントローラー２１ａは、上記（４）〜（６）のそれぞれの設定値を含む設定値情報を制御部２１ｂへ出力する。その後、第１のメモリコントローラー２１ａは、制御部２１ｂから出力された設定値変更コマンドを受け付ける。そして、第２のメモリコントローラー１１は、上記（４）〜（６）のそれぞれの設定値の少なくとも１つを、上記の（４）〜（６）のそれぞれに対して予め決められた値だけ変化させる。そして、第１のメモリコントローラー２１ａは、設定値情報を制御部２１ｂへ出力する。第１のメモリコントローラー２１ａは、制御部２１ｂから出力された設定値変更コマンドを受け付ける度に、上記（４）〜（６）の設定値の少なくとも１つを、上記の（４）〜（６）のそれぞれに対して予め決められた値だけ変化させる。そして、第１のメモリコントローラー２１ａは、設定値情報を制御部２１ｂへ出力する。また、第１のメモリコントローラー２１ａは、制御部２１ｂから出力された設定コマンドを受け付ける。そして、第１のメモリコントローラー２１ａは、受け付けた設定コマンドに含まれる上記（４）〜（６）のそれぞれの最適値を、上記（４）〜（６）のそれぞれの設定値とする。
【００２５】
制御部２１ｂは、第２のメモリコントローラー１１および第１のメモリコントローラー２１ａから出力された設定値情報を受け付ける。そして、制御部２１ｂは、ＵＤＩＭＭ１２ａ，１２ｂにデータを書き込み、書き込んだデータが正しく読み出せるかどうかのテストを実行する。なお、このテストの内容は、ＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）に記述されており、この記述をＤＲＡＭチップに書き込むことにより、テストを実行することができる。制御部２１ｂは、書き込んだデータが正しく読み出せた場合、パス（Ｐａｓｓ）と判定し、書き込んだデータが正しく読み出せなかった場合フェイル（Ｆａｉｌ）と判定する。そして、第２のメモリコントローラー１１は、テストにおける判定結果に基づいてシュムデータを生成して記憶する。なお、シュムデータは、受け付けた設定値情報に含まれる上記（１）〜（６）のそれぞれの設定値に基づいた数値を示すとともに、判定結果を示すデータである。そして、制御部２１ｂは、記憶したシュムデータの数が予め決められた数に達したかどうかを確認する。確認の結果、記憶したシュムデータの数が予め決められた数に達していない場合、制御部２１ｂは、設定値の変更を指示するコマンドである設定値変更コマンドを第１のメモリコントローラー２１ａおよび第２のメモリコントローラー１１へ出力する。一方、確認の結果、記憶したシュムデータの数が予め決められた数に達している場合、制御部２１ｂは、生成した複数のシュムデータが示す値の中心値となるシュムデータに基づき、上記（１）〜（６）のそれぞれの最適値を決定する。そして、制御部２１ｂは、決定した上記（１）〜（３）のそれぞれの最適値を含む設定コマンドを第２のメモリコントローラー１１へ出力する。同様に、制御部２１ｂは、決定した上記（４）〜（６）のそれぞれの最適値を含む設定コマンドを第１のメモリコントローラー２１ａへ出力する。
【００２６】
以下に、上記のように構成された演算装置において、第１のメモリコントローラー２１ａと第２のメモリコントローラー１１との間、および、第２のメモリコントローラー１１とＵＤＩＭＭ１２ａ，１２ｂとの間で信号の入出力状態を最適化するときの動作について説明する。
【００２７】
図２は、図１に示した演算装置において、第１のメモリコントローラー２１ａと第２のメモリコントローラー１１との間、および、第２のメモリコントローラー１１とＵＤＩＭＭ１２ａ，１２ｂとの間で信号の入出力状態を最適化するときの動作を説明するためのフローチャートである。
【００２８】
なお、ここでは、所定のＳＰＤがＥＥＰＲＯＭ１４に予め書き込まれているものとする。
【００２９】
まず、演算装置の電源がオンにされる（ステップＳ１）。
【００３０】
演算装置の電源がオンの状態になると、ＥＥＰＲＯＭ１４に記憶された情報が読み出され、ＭＲＳコマンドにてＤＲＡＭのタイミング設定が実行される（ステップＳ２）。
【００３１】
次に、第２のメモリコントローラー１１は、上記（１）〜（３）に該当する、ＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力に関する設定値のそれぞれを、それぞれに対して予め決められた値に設定する（ステップＳ３）。
【００３２】
そして、第２のメモリコントローラー１１は、ＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力に関する設定値のそれぞれを含む設定値情報を制御部２１ｂへ出力する。
【００３３】
また、第１のメモリコントローラー２１ａは、上記（４）〜（６）に該当する、第２のメモリコントローラー１１との間の信号の入出力に関する設定値のそれぞれを、それぞれに対して予め決められた値に設定する（ステップＳ４）。
【００３４】
そして、第１のメモリコントローラー２１ａは、第２のメモリコントローラー１１との間の信号の入出力に関する設定値のそれぞれを含む設定値情報を制御部２１ｂへ出力する。
【００３５】
第２のメモリコントローラー１１および第１のメモリコントローラー２１ａから出力された設定値情報を受け付けた制御部２１ｂは、ＵＤＩＭＭ１２ａ，１２ｂにデータを書き込み、書き込んだデータが正しく読み出せるかどうかのテストを実行する（ステップＳ５）。
【００３６】
次に、制御部２１ｂは、テストにおける判定結果に基づいてシュムデータを生成して記憶する（ステップＳ６）。
【００３７】
そして、制御部２１ｂは、第２のメモリコントローラー１１および第１のメモリコントローラー２１ａへ設定値変更コマンドを出力する。
【００３８】
制御部２１ｂから出力された設定値変更コマンドを受け付けた第２のメモリコントローラー１１は、上記（１）〜（３）に該当する、ＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力に関する設定値の少なくとも１つを、予め決められた値だけ変化させる（ステップＳ７）。
【００３９】
そして、第２のメモリコントローラー１１は、設定値情報を制御部２１ｂへ出力する。
【００４０】
また、制御部２１ｂから出力された設定値変更コマンドを受け付けた第１のメモリコントローラー２１ａは、上記（４）〜（６）に該当する、第２のメモリコントローラー１１との間の信号の入出力に関する設定値の少なくとも１つを、予め決められた値だけ変化させる（ステップＳ８）。
【００４１】
そして、第１のメモリコントローラー２１ａは、設定値情報を制御部２１ｂへ出力する。
【００４２】
第２のメモリコントローラー１１および第１のメモリコントローラー２１ａから出力された設定値情報を受け付けた制御部２１ｂは、ＵＤＩＭＭ１２ａ，１２ｂにデータを書き込み、書き込んだデータが正しく読み出せるかどうかのテストを実行する（ステップＳ９）。
【００４３】
次に、制御部２１ｂは、テストにおける判定結果に基づいてシュムデータを生成して記憶する（ステップＳ１０）。
【００４４】
そして、制御部２１ｂは、記憶したシュムデータの数が予め決められた数に達したかどうかを確認する（ステップＳ１１）。
【００４５】
ステップＳ１１における確認の結果、記憶したシュムデータの数が予め決められた数に達していない場合、制御部２１ｂは、設定値変更コマンドを第２のメモリコントローラー１１および第１のメモリコントローラー２１ａへ出力する。そして、ステップＳ７の動作へ遷移する。
【００４６】
一方、ステップＳ１１における確認の結果、記憶したシュムデータの数が予め決められた数に達している場合、制御部２１ｂは、生成した複数のシュムデータが示す値の中心値となるシュムデータに基づき、上記（１）〜（３）に該当する、第２のメモリコントローラー１１とＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力に関する設定値のそれぞれと、上記（４）〜（６）に該当する、第１のメモリコントローラー２１ａと第２のメモリコントローラー１１との間の信号の入出力に関する設定値のそれぞれとの最適値を決定する（ステップＳ１２）。
【００４７】
そして、制御部２１ｂは、決定した上記（１）〜（３）のそれぞれの最適値を含む設定コマンドを第２のメモリコントローラー１１へ出力する。また、制御部２１ｂは、決定した上記（４）〜（６）のそれぞれの最適値を含む設定コマンドを第１のメモリコントローラー２１ａへ出力する。
【００４８】
制御部２１ｂから出力された設定コマンドを受け付けた第２のメモリコントローラー１１は、受け付けた設定コマンドに含まれる上記（１）〜（３）のそれぞれの最適値を上記（１）〜（３）のそれぞれの設定値とする。すなわち、第２のメモリコントローラー１１は、制御部２１ｂにて決定された最適値を、ＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力に関する設定値とする（ステップＳ１３）。
【００４９】
また、制御部２１ｂから出力された設定コマンドを受け付けた第１のメモリコントローラー２１ａは、受け付けた設定コマンドに含まれる上記（４）〜（６）のそれぞれの最適値を、上記（４）〜（６）のそれぞれの設定値とする。すなわち、第１のメモリコントローラー２１ａは、制御部２１ｂにて決定された最適値を、第２のメモリコントローラー１１との間の信号の入出力に関する設定値とする（ステップＳ１４）。
【００５０】
その後、制御部２１ｂは、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）（不図示）に記憶されているＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）をＵＤＩＭＭ１２ａ，１２ｂのＤＲＡＭチップ１２−１に書き込む。これにより、演算装置の動作が開始される。
【００５１】
このように本実施形態において、第１のメモリコントローラー２１ａは、第２のメモリコントローラー１１との間の信号の入出力状態を繰り返し変化させる。
【００５２】
また、第２のメモリコントローラー１１は、ＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力状態を繰り返し変化させる。
【００５３】
そして、制御部２１ｂは、入出力状態の変化の度に、ＵＤＩＭＭ１２ａ，１２ｂへ書き込んだデータが正しく読み出せるかどうかを判定し、判定の結果に基づき、第１のメモリコントローラー２１ａと第２のメモリコントローラー１１との間の信号の入出力状態、および、第２のメモリコントローラー１１とＵＤＩＭＭ１２ａ，１２ｂとの間の信号の入出力状態を最適化する。
【００５４】
これにより、緻密なボンディングワイヤ技術を用いるための大掛かりな装置を必要とすることなく、安価なＤＩＭＭで大容量のＬＲ／ＲＤＩＭＭを構成することができる。具体的には、本実施形態においては、２ＲａｎｋのＵＤＩＭＭを２つ使用することにより、４ＲａｎｋのＬＲ／ＲＤＩＭＭを実現している。
【００５５】
また、本実施形態においては、ＰＬＬを内蔵した第２のメモリコントローラー１１でタイミングを調整し、ＳＰＤの内容に従うことにより、ＬＲＤＩＭＭとＲＤＩＭＭとのどちらも実現することができる。ＲＤＩＭＭとする場合には、ＤＱ信号およびＤＱＳ信号が第２のメモリコントローラー１１内をスルーするようにすればよい。また、ＬＲＤＩＭＭとする場合には、アドレス信号、コマンド信号、ＤＱ信号およびＤＱＳ信号のすべてを第２のメモリコントローラー１１で制御するようにすればよい。
【００５６】
また、本実施形態では、ＵＤＩＭＭを用いた場合について説明したが、ＵＤＩＭＭではなく、ＳＯＤＩＭＭ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ＤＩＭＭ）を用いてもよい。
【００５７】
なお、本発明の演算装置が備えるインターポーザー基板は、図１に示した構成に限定されない。
【００５８】
図３および図４は、本発明の演算装置の他の構成例を示す図であり、（ａ）は正面図、（ｂ）は側面図である。
【００５９】
図３に示すインターポーザー基板３０のように、図１に示したインターポーザー基板１０にさらにＵＤＩＭＭを２つ追加して装着することも可能である。これにより、８ＲａｎｋのＬＲＤＩＭＭまたはＲＤＩＭＭを構成することができる。
【００６０】
また、図４に示すインターポーザー基板５０のように、図１に示したＵＤＩＭＭ１２ａ，１２ｂをＥＣＣ機能付きのＵＤＩＭＭ５２ａ，５２ｂに置き換えることも可能である。これにより、ＥＣＣ用ＤＲＡＭチップ１３をインターポーザー基板に装着する必要がなくなる。
【符号の説明】
【００６１】
１０，３０，５０    インターポーザー基板
１１    第２のメモリコントローラー
１２ａ，１２ｂ，１２ｃ，１２ｄ，５２ａ，５２ｂ    ＵＤＩＭＭ
１２−１，５２−１    ＤＲＡＭチップ
１３    ＥＣＣ用ＤＲＡＭチップ
１４    ＥＥＰＲＯＭ
１５    端子
１６，１６ａ，１６ｂ    ＤＩＭＭスロット
２０    マザーボード
２１    ＣＰＵ
２１ａ    第１のメモリコントローラー
２１ｂ    制御部
２２    メモリスロット
【図１】
2013120474.tif 000003
【図２】
2013120474.tif 000004
【図３】
2013120474.tif 000005
【図４】
2013120474.tif 000006
【図５】
2013120474.tif 000007