(57)【要約】【課題】配線におけるエレクトロマイグレーション耐性を向上させる。【解決手段】ソース領域４２、ソース領域４４およびドレイン領域４６を有するＰ型ＭＯＳＦＥＴ４０と、ソース領域５２、ソース領域５４およびドレイン領域５６を有し、かつＰ型ＭＯＳＦＥＴ４０と隣接するＮ型ＭＯＳＦＥＴ５０と、ドレイン領域４６およびドレイン領域５６に接続するドレイン電極と、ドレイン電極と接続し、かつドレイン電極上に設けられた複数のビア１０と、を備え、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、インバータ回路を構成しており、ドレイン電極は、ビア１０を介しては、インバータ回路の出力信号配線３０と接続し、他には接続していない。【選択図】図１
2013016683.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース領域および第１ドレイン領域を有するＰ型ＭＯＳＦＥＴと、
第２ソース領域および第２ドレイン領域を有し、かつ前記Ｐ型ＭＯＳＦＥＴと隣接するＮ型ＭＯＳＦＥＴと、
前記第１ドレイン領域および前記第２ドレイン領域に接続する第１配線と、
前記第１配線と接続し、かつ前記第１配線上に設けられた複数のビアと、
を備え、
前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴは、インバータ回路を構成しており、
前記第１配線は、前記ビアを介しては、前記インバータ回路の出力信号配線と接続し、他の配線には接続していない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１配線は、前記複数のビアを介して、前記インバータ回路の前記出力信号配線と接続している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記インバータ回路の前記出力信号配線は、平面視で前記第１配線全体を覆うように形成されている半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記インバータ回路の前記出力信号配線は、平面視で前記第１配線の一部を覆うように形成されている半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１配線上に設けられた導体パターンを備え、
前記複数のビアのうち一部を構成する第１ビアは、前記第１配線と前記インバータ回路の前記出力信号配線を接続しており、
前記複数のビアのうち他の一部を構成する第２ビアは、前記第１配線と前記導体パターンを接続している半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１ビアおよび前記第２ビアは、少なくとも前記第１配線と接続する底部に設けられたバリアメタル膜を有しており、
前記第２ビアの底部に設けられたバリアメタル膜の膜厚は、前記第１ビアの底部に設けられたバリアメタル膜の膜厚よりも薄い半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記バリアメタル膜は、ＲｕまたはＭｏを含む半導体装置。
【請求項８】
請求項５ないし７いずれか１項に記載の半導体装置において、
前記第２ビアは、前記第１ビアよりも開口径が小さい半導体装置。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体装置において、
前記第１配線は、Ｃｕ配線である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の信頼性向上や、大電流動作による回路動作の高速化のためには、配線全体の信頼性を向上することが求められる。配線の信頼性向上において、例えば配線のエレクトロマイグレーション耐性を向上することが望ましい。エレクトロマイグレーション耐性の向上により、半導体装置において最適な電流密度配分や信頼性配分を行う上で、より最適化された設計が可能となる。
【０００３】
エレクトロマイグレーション耐性を向上させる技術としては、例えば特許文献１および２に記載されるように、配線上にリザーバを形成するものがある。リザーバとは、配線から突出して設けられた余剰部を指す。また、特許文献３に記載の技術は、エレクトロマイグレーション耐性を強化する電源配線方法に関するものである。具体的には、固定電源線と異なる配線層に補強電源線を設けるというものである。他にも、エレクトロマイグレーションに関する技術として、例えば特許文献４に記載されるものもある。特許文献４は、エレクトロマイグレーションを含む電流制限現象を抑制するための相互接続メタライゼーションのレイアウトに関する技術である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−４４１９６号公報
【特許文献２】特開２００４−１１１７７１号公報
【特許文献３】特開２００４−１６５４５３号公報
【特許文献４】特表２００８−５４７２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の信頼性や、回路動作の高速化のため、配線におけるエレクトロマイグレーション耐性をさらに向上させることが望まれていた。
【課題を解決するための手段】
【０００６】
本発明によれば、第１ソース領域および第１ドレイン領域を有するＰ型ＭＯＳＦＥＴと、
第２ソース領域および第２ドレイン領域を有し、かつ前記Ｐ型ＭＯＳＦＥＴと隣接するＮ型ＭＯＳＦＥＴと、
前記第１ドレイン領域および前記第２ドレイン領域に接続する第１配線と、
前記第１配線と接続し、かつ前記第１配線上に設けられた複数のビアと、
を備え、
前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴは、インバータ回路を構成しており、
前記第１配線は、前記ビアを介しては、前記インバータ回路の出力信号配線と接続し、他の配線には接続していない半導体装置が提供される。
【０００７】
本発明者は、回路上においては、インバータ回路を構成するドレイン電極において、最も電流密度が高くなり、かつ一方向にしか電流が流れないことに注目した。このため、インバータ回路を構成するドレイン電極では、エレクトロマイグレーションが生じやすい。
本発明によれば、Ｐ型ＭＯＳＦＥＴを構成する第１ドレイン領域と、Ｎ型ＭＯＳＦＥＴを構成する第２ドレイン領域と、に接続する第１配線上に、複数のビアを設けている。第１配線上に複数のビアを設けることにより、第１配線において、電流密度を低減させ、かつリザーバ効果を生じさせることができる。このように、エレクトロマイグレーションが生じやすいインバータ回路のドレイン電極において、エレクトロマイグレーション耐性を向上させることができる。よって、配線におけるエレクトロマイグレーション耐性を向上させることができる。
【発明の効果】
【０００８】
本発明によれば、配線におけるエレクトロマイグレーション耐性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１に示す半導体装置を示す断面図である。
【図３】第２の実施形態に係る半導体装置を示す平面図である。
【図４】図３に示す半導体装置を示す断面図である。
【図５】第３の実施形態に係る半導体装置を示す平面図である。
【図６】図５に示す半導体装置を示す断面図である。
【図７】第４の実施形態に係る半導体装置を示す平面図である。
【図８】図７に示す半導体装置を示す断面図である。
【図９】比較例に係る半導体装置を示す平面図である。
【図１０】図９に示す半導体装置を示す断面図である。
【図１１】各実施形態および比較例におけるエレクトロマイグレーション耐性および配線チャネル数を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、第１の実施形態に係る半導体装置１００を示す平面図である。また、図２は、図１に示す半導体装置１００を示す断面図である。図２は、図１におけるＡ−Ａ'断面を図１中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置１００は、Ｐ型ＭＯＳＦＥＴ４０と、Ｎ型ＭＯＳＦＥＴ５０と、ドレイン電極２０と、ビア１０と、を備えている。
【００１２】
Ｐ型ＭＯＳＦＥＴ４０は、ソース領域４２、ソース領域４４およびドレイン領域４６を有している。Ｎ型ＭＯＳＦＥＴ５０は、ソース領域５２、ソース領域５４およびドレイン領域５６を有している。また、Ｎ型ＭＯＳＦＥＴ５０は、Ｐ型ＭＯＳＦＥＴ４０と隣接している。ドレイン電極２０は、ドレイン領域４６およびドレイン領域５６に接続している。ビア１０は、ドレイン電極２０上に複数設けられており、ドレイン電極２０と接続している。Ｐ型ＭＯＳＦＥＴ４０と、Ｎ型ＭＯＳＦＥＴ５０は、インバータ回路を構成している。ドレイン電極２０は、ビア１０を介しては、インバータ回路の出力信号配線３０と接続し、他の配線には接続していない。以下、半導体装置１００の構成について詳細に説明する。
【００１３】
半導体装置１００は、電源配線２２と、接地配線２４と、入力信号配線３６と、出力信号配線３０と、を備えている。電源配線２２には、電源電圧が印加されている。また、接地配線２４は、接地している。インバータ回路に信号が入力されると、信号に応じた電圧が入力信号配線３６に印加される。そして、入力信号配線３６に電圧が印加されたとき、入力信号配線３６に印加された電圧値に応じた信号が出力信号配線３０から出力される。図１に示すように、出力信号配線３０は、平面視でＰ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０の間に引きだし部３１を有している。この引きだし部３１を介して、インバータ回路は他の回路へ信号を出力する。
【００１４】
図１および図２に示すように、Ｐ型ＭＯＳＦＥＴ４０およびＮ型ＭＯＳＦＥＴ５０は、基板７２に設けられている。基板７２は、例えばシリコンによって構成される。また、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、素子分離領域７０によって互いに分離されている。さらに、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、共通のゲート電極２６を有している。ゲート電極２６は、基板７２上に設けられたゲート酸化膜７８上に形成されている。ゲート電極２６は、例えばポリシリコンからなる。ゲート酸化膜７８は、例えばシリコン酸化膜からなる。また、ゲート電極２６およびゲート酸化膜７８の側壁には、側壁膜７９が設けられている。側壁膜７９は、例えばシリコン酸化膜からなる。
【００１５】
図２に示すように、基板７２のうちＰ型ＭＯＳＦＥＴ４０を構成する領域には、Ｎウェル９０が設けられている。Ｐ型ＭＯＳＦＥＴ４０のドレイン領域４６は、Ｎウェル９０中に設けられている。同様に、Ｐ型ＭＯＳＦＥＴ４０のソース領域４２およびソース領域４４は、Ｎウェル９０中に設けられている（図示せず）。図１に示すように、Ｐ型ＭＯＳＦＥＴ４０のドレイン領域４６は、ソース領域４２と、ソース領域４４との間に位置している。ドレイン領域４６とソース領域４２の間の領域上、およびドレイン領域４６とソース領域４４の間の領域上には共通のゲート電極２６が設けられている。すなわち、図１に示す構造では、Ｐ型ＭＯＳＦＥＴ４０は、２つのＭＯＳＦＥＴが共通のドレイン領域４６により構成される。
図２に示すように、基板７２のうちＮ型ＭＯＳＦＥＴ５０を構成する領域には、Ｐウェル９２が設けられている。Ｎ型ＭＯＳＦＥＴ５０のドレイン領域５６は、Ｐウェル９２中に設けられている。同様に、Ｎ型ＭＯＳＦＥＴ５０のソース領域５２およびソース領域５４は、Ｐウェル９２中に設けられている（図示せず）。図１に示すように、Ｎ型ＭＯＳＦＥＴ５０のドレイン領域５６は、ソース領域５２と、ソース領域５４との間に位置している。ドレイン領域５６とソース領域５２の間の領域上、およびドレイン領域５６とソース領域５４の間の領域上には共通のゲート電極２６が設けられている。すなわち、図１に示す構造では、Ｎ型ＭＯＳＦＥＴ５０は、２つのＭＯＳＦＥＴが共通のドレイン領域５６により構成される。
なお、Ｐ型ＭＯＳＦＥＴ４０およびＮ型ＭＯＳＦＥＴ５０は、１つのＭＯＳＦＥＴに独立した１つのドレイン領域が設けられるように構成されていてもよい。
【００１６】
図２に示すように、ドレイン電極２０は、コンタクト６４を介してドレイン領域４６と接続している。コンタクト６４は、ドレイン領域４６上に、例えば複数設けられている。複数のコンタクト６４は、例えばドレイン電極２０の延伸方向において、隣接するコンタクト６４の間隔がいずれも等しくなるように配置される。
また、ドレイン電極２０は、コンタクト６６を介してドレイン領域５６と接続している。コンタクト６６は、ドレイン領域５６上に、例えば複数設けられている。複数のコンタクト６６は、例えばドレイン電極２０の延伸方向において、隣接するコンタクト６６の間隔がいずれも等しくなるように配置される。
また、図１に示すように、電源配線２２は、コンタクト６０を介してソース領域４２およびソース領域４４と接続している。コンタクト６０は、ソース領域４２上およびソース領域４４上に、例えば複数ずつ設けられている。
さらに、図１に示すように、接地配線２４は、コンタクト６２を介してソース領域５２およびソース領域５４と接続している。コンタクト６２は、ソース領域５２上およびソース領域５４上に、例えば複数ずつ設けられている。
【００１７】
コンタクト６０、６２、６４、６６は、例えば基板７２上に設けられた層間絶縁膜７４中に形成されている。コンタクト６０、６２、６４、６６は、例えばＷ等の金属からなる。ドレイン電極２０は、例えば層間絶縁膜７４上に設けられた層間絶縁膜７５中に形成されている。ドレイン電極２０は、例えばＣｕを含む導体材料によって構成される。ドレイン電極２０上および層間絶縁膜７５上には、例えばバリア絶縁膜８０が形成されている。
【００１８】
図１および図２に示すように、ドレイン電極２０は、複数のビア１０を介して出力信号配線３０と接続している。ビア１０は、図２に示すように、例えば平面視でコンタクト６４上に位置するように設けられる。出力信号配線３０とビア１０は、層間絶縁膜７５上に設けられた層間絶縁膜７６中および層間絶縁膜７６上に設けられた層間絶縁膜７７中において、例えばデュアルダマシン法によって一体として形成される。また、一体として形成された出力信号配線３０およびビア１０の底部および側部には、例えばバリアメタル膜１１が形成される。出力信号配線３０は、例えばＣｕ配線である。また、ビア１０は、例えばＣｕによって構成される。バリアメタル膜１１は、例えばＭｏまたはＲｕによって構成される。バリアメタル膜１１の膜厚は、例えばビア１０や出力信号配線３０を構成する材料が流動しやすいように設定されていてもよい。層間絶縁膜７７上および出力信号配線３０上には、例えばバリア絶縁膜８２が形成されている。
本実施形態において、出力信号配線３０は、平面視でドレイン電極２０全体を覆うように形成されている。
【００１９】
次に、本実施形態において、ドレイン電極２０のエレクトロマイグレーション耐性を向上させる原理について説明する。本実施形態に係る半導体装置１００において、ドレイン電極２０に流れる電流は、図１中の上方から下方に向かって一方向に流れる。このとき、電子は、図１中の下方から上方に向かって移動する。この電子の移動によって配線材料が押し流され、ドレイン電極２０中に空隙が発生してしまう。このようにして、ドレイン電極２０において、エレクトロマイグレーションが発生する。
エレクトロマイグレーション耐性は、例えばドレイン電極２０を流れる電流密度を低減し、ドレイン電極２０中を移動する電子の数を減少させることにより向上させることができる。
また、リザーバ効果を利用することによりエレクトロマイグレーション耐性を向上させることもできる。これは、ドレイン電極２０に、エレクトロマイグレーションにより押し流された配線材料を補うためのリザーバを設けることにより、ドレイン電極２０中に空隙が発生することを抑制するというものである。
【００２０】
図９および図１０は、比較例に係る半導体装置１０８を示す平面図および断面図である。図１０は、図９におけるＡ−Ａ'断面を図９中の左から右へ向けて見た断面図である。図９および図１０に示すように、半導体装置１０８において、ドレイン電極２０上には、ドレイン電極２０と出力信号配線３０を接続するビア１０が一つしか形成されていない。このため、ドレイン電極２０を流れる電流密度を緩和することができない。また、リザーバが設けられていないため、リザーバ効果を利用することもできない。よって、比較例に係る半導体装置１０８では、十分なエレクトロマイグレーション耐性を得ることができなかった。
【００２１】
これに対し、本実施形態に係る半導体装置１００では、ドレイン電極２０上に複数のビア１０が形成されている。そして、ドレイン電極２０は、複数のビア１０を介して出力信号配線３０と接続している。このため、ドレイン電極２０中に流れる電流は、複数のビア１０を介して分散する。これにより、ドレイン電極２０における電流密度を低減することができる。また、ドレイン電極２０上に設けられた複数のビア１０および出力信号配線３０は、ドレイン電極２０のリザーバとして機能する。よって、リザーバ効果を利用することもできる。
本実施形態によれば、このようにして、ドレイン電極２０のエレクトロマイグレーション耐性を向上することができる。
【００２２】
次に、本実施形態の効果を説明する。本発明者は、回路上においては、インバータ回路を構成するドレイン電極において、最も電流密度が高くなり、かつ一方向にしか電流が流れないことに注目した。このため、インバータ回路を構成するドレイン電極では、エレクトロマイグレーションが生じやすい。
また、例えば図１に示すように、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴにおいて、ドレイン領域が二つのＭＯＳＦＥＴによって共有されるよう構成される場合には、ゲート電極下を流れる電流が両側のソース領域からドレイン領域へ集まってくるため、駆動電流を大きくすることができる。また、インバータ回路による回路占有面積を小さく抑えることもできる。しかし、この場合、ドレイン電極における電流密度はさらに高くなる。
【００２３】
本実施形態に係る半導体装置１００によれば、Ｐ型ＭＯＳＦＥＴ４０を構成するドレイン領域４６と、Ｎ型ＭＯＳＦＥＴ５０を構成するドレイン領域５６と、に接続するドレイン電極２０上に、複数のビア１０を設けている。ドレイン電極２０上に複数のビア１０を設けることにより、ドレイン電極２０において、電流密度を低減させ、かつリザーバ効果を生じさせることができる。このように、エレクトロマイグレーションが生じやすいインバータ回路のドレイン電極２０において、エレクトロマイグレーション耐性を向上させることができる。よって、配線におけるエレクトロマイグレーション耐性を向上させることができる。
【００２４】
エレクトロマイグレーション耐性は、例えば電流密度の大きくなる部分の配線の断面積を大きくすることにより向上させることができる。しかし、配線が微細になってくると、配線の断面積をウェハ面と水平方向に広げることは困難となる。また、配線の断面積をウェハ面と垂直方向、すなわち配線断面の縦方向に広げることは、下層の配線との接触を引き起こす可能性がある。このため、プロセス的なコントロールが困難となる。
【００２５】
本実施形態に係る半導体装置１００によれば、ドレイン電極２０の断面積を大きくすることなく、ドレイン電極２０上に複数のビア１０を設けることにより、ドレイン電極２０の電流密度を低減することができる。これにより、微細配線構造における電流密度の低減が容易となる。また、プロセス的なコントロールが容易となる。
【００２６】
また、配線に、配線から突出して設けられた余剰部からなるリザーバを設けることにより、リザーバ効果を利用してエレクトロマイグレーション耐性を向上させることもできる。
しかし、ビアの形成とは異なる工程によってリザーバを設ける必要があり、製造コストが増大してしまうという問題点がある。
また、エレクトロマイグレーションを向上する必要のある場所が特定されていない場合、配線全体に亘ってリザーバを設ける必要がある。この場合、リザーバの形成に起因した他の配線における寄生容量が、大きく増大する。これにより、回路動作のスピードが遅くなってしまう。
【００２７】
本実施形態に係る半導体装置１００によれば、ドレイン電極２０上に、ドレイン電極２０と出力信号配線３０を接続する複数のビア１０が設けられている。このとき、複数のビア１０と出力信号配線３０は、ドレイン電極２０のリザーバとして機能する。よって、配線から突出して設けられた余剰部を形成せずに、リザーバ効果を利用することができる。このため、製造コストの増大を抑制することができる。
また、複数のビア１０は、電流密度が最も高いインバータ回路のドレイン電極２０に設けられている。このように、本実施形態によれば、エレクトロマイグレーションを向上する必要のある場所を特定して、複数のビア１０を設けている。よって、他の配線における寄生容量の増大を抑制し、回路動作のスピードが遅くなることを防止することができる。
【００２８】
図１１は、各実施形態および比較例におけるエレクトロマイグレーション耐性および配線チャネル数を示すグラフである。第１の実施形態、比較例、および後述する第２〜第４の実施形態に関するエレクトロマイグレーション耐性（図１１中●）および配線チャネル数（図１１中○）を示している。なお、各実施形態におけるエレクトロマイグレーション耐性の値は、比較例を１としたときの値を示している。また、配線チャネル数は、出力信号配線３０が設けられている配線層中であって、ドレイン電極２０上に位置する配線チャネルのうち使用可能な（すなわち、ドレイン電極２０に接続されていない）配線チャネル数を示している。
図１１に示すように、第１の実施形態に係る半導体装置１００によれば、比較例に係る半導体装置１０８よりも、５倍のエレクトロマイグレーション耐性を実現していることが分かる。
【００２９】
図３は、第２の実施形態に係る半導体装置１０２を示す平面図であって、第１の実施形態に係る図１に対応している。また、図４は、図３に示す半導体装置１０２を示す断面図であって、第１の実施形態に係る図２に対応している。図４は、図３におけるＡ−Ａ'断面を図３中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置１０２は、ビア１０および出力信号配線３０の構成を除いて、第１の実施形態に係る半導体装置１００と同様である。
【００３０】
図３および図４に示すように、本実施形態に係る半導体装置１０２において、出力信号配線３０は、平面視でドレイン電極２０の一部を覆うように設けられている。本実施形態においては、図３および図４に示すように、ドレイン電極２０のうち、平面視でドレイン領域４６と重なる部分の一部、および平面視でドレイン領域５６と重なる部分全体が、出力信号配線３０によって覆われている。
【００３１】
ドレイン電極２０は、一端側の領域において、複数のコンタクト６４を介してＰ型ＭＯＳＦＥＴ４０のドレイン領域４６と接続している。また、ドレイン電極２０は、他端側の領域において、複数のコンタクト６６を介してＮ型ＭＯＳＦＥＴ５０のドレイン領域５６と接続している。
以下、本明細書中において、ドレイン電極２０の一端とは、Ｐ型ＭＯＳＦＥＴ４０に接続されている側に位置する端部を示す。また、ドレイン電極２０の他端とは、Ｎ型ＭＯＳＦＥＴ５０に接続されている側に位置する端部を示す。
【００３２】
ビア１０のうちの一部は、ドレイン電極２０のうち平面視で引きだし部３１よりもＰ型ＭＯＳＦＥＴ４０側に位置する一端側の領域に接続している。そして、ビア１０のうちの当該一部は、隣接するコンタクト６４の間隔がいずれも等しくなるように配置された複数のコンタクト６４全体の重心よりも、ドレイン電極２０の他端側に位置する。この場合、ビア１０のうちの当該一部は、インバータ回路のＰ型ＭＯＳＦＥＴ４０側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
ビア１０のうちの当該一部は、図３に示すように、平面視で、複数のコンタクト６４のうち最も他端側においてドレイン電極２０と接続しているコンタクト６４上に位置している。
【００３３】
ビア１０のうちの他の一部は、ドレイン電極２０のうち平面視で引きだし部３１よりもＮ型ＭＯＳＦＥＴ５０側に位置する他端側の領域に接続している。そして、ビア１０のうちの当該他の一部は、隣接するコンタクト６６の間隔がいずれも等しくなるように配置された複数のコンタクト６６全体の重心よりも、ドレイン電極２０の他端側に位置している。この場合、ビア１０のうちの当該他の一部は、インバータ回路のＮ型ＭＯＳＦＥＴ５０側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
ビア１０のうちの当該他の一部は、図３および図４に示すように、平面視で、複数のコンタクト６６のうち最も他端側においてドレイン電極２０と接続しているコンタクト６６上に位置している。
【００３４】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態において、出力信号配線３０は、平面視でドレイン電極２０の一部を覆うように設けられている。出力信号配線３０が設けられている層間絶縁膜７７において、出力信号配線３０が設けられていない領域においては、インバータ動作に直接関与しないような他の配線を形成することが可能となる。このため、図１１に示すように、第１の実施形態と比較して配線のチャネル数を確保し、配線効率を向上させることができる。
【００３５】
エレクトロマイグレーションは、配線材料が電子によって押し流されることによって生じる。このため、リザーバ効果は、電子の流れの上流にリザーバが設けられている場合において最も効果的に働く。ドレイン電極２０において、電子は図３中の下方から上方に流れている。従って、ドレイン電極２０の他端側が、電子の流れの上流側となる。
本実施形態において、ビア１０のうちの一部は、平面視で、複数のコンタクト６４のうち最も他端側においてドレイン電極２０と接続しているコンタクト６４上に位置している。この場合、ビア１０のうち一部は、インバータ回路のＰ型ＭＯＳＦＥＴ側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
また、本実施形態において、ビア１０のうちの一部は、平面視で、複数のコンタクト６６のうち最も他端側においてドレイン電極２０と接続しているコンタクト６６上に位置している。この場合、ビア１０のうち一部は、インバータ回路のＮ型ＭＯＳＦＥＴ側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
よって、本実施形態によれば、リザーバ効果を効果的に働かせることが可能な配線構造を実現することができる。
【００３６】
図５は、第３の実施形態に係る半導体装置１０４を示す平面図であって、第１の実施形態に係る図１に対応している。また、図６は、図５に示す半導体装置１０２を示す断面図であって、第１の実施形態に係る図２に対応している。図６は、図５におけるＡ−Ａ'断面を図５中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置１０４は、ビア１０および出力信号配線３０の構成を除いて、第１の実施形態に係る半導体装置１００と同様である。
【００３７】
図５および図６に示すように、本実施形態に係る半導体装置１０４において、出力信号配線３０は、平面視でドレイン電極２０の一部を覆うように設けられている。本実施形態においては、図５および図６に示すように、ドレイン電極２０のうち、平面視でドレイン領域４６と重なる部分の一部、および平面視でドレイン領域５６と重なる部分の一部が、出力信号配線３０によって覆われている。
【００３８】
ドレイン電極２０は、一端側の領域において、複数のコンタクト６４を介してＰ型ＭＯＳＦＥＴ４０のドレイン領域４６と接続している。また、ドレイン電極２０は、他端側の領域において、複数のコンタクト６６を介してＮ型ＭＯＳＦＥＴ５０のドレイン領域５６と接続している。
【００３９】
ビア１０のうちの一部は、ドレイン電極２０のうち平面視で引きだし部３１よりもＰ型ＭＯＳＦＥＴ４０側に位置する一端側の領域に接続している。そして、ビア１０のうちの当該一部は、隣接するコンタクト６４の間隔がいずれも等しくなるように配置された複数のコンタクト６４全体の重心よりも、ドレイン電極２０の他端側に位置する。この場合、ビア１０のうちの当該一部は、インバータ回路のＰ型ＭＯＳＦＥＴ４０側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
ビア１０のうちの当該一部は、図５に示すように、平面視で、複数のコンタクト６４のうち最も他端側においてドレイン電極２０と接続しているコンタクト６４上に位置している。
【００４０】
ビア１０のうちの他の一部は、ドレイン電極２０のうち平面視で引きだし部３１よりもＮ型ＭＯＳＦＥＴ５０側に位置する他端側の領域に接続している。そして、ビア１０のうちの当該他の一部は、隣接するコンタクト６６の間隔がいずれも等しくなるように配置された複数のコンタクト６６全体の重心よりも、ドレイン電極２０の一端側に位置している。この場合、ビア１０のうちの当該他の一部は、インバータ回路のＮ型ＭＯＳＦＥＴ５０側を流れる電流の上流側、すなわち電子流の下流側に位置することとなる。
ビア１０のうちの当該他の一部は、図５に示すように、平面視で、複数のコンタクト６６のうち最も一端側においてドレイン電極２０と接続しているコンタクト６６上に位置している。
【００４１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、図５および図６に示すように、ドレイン電極２０のうち、平面視でドレイン領域４６と重なる部分の一部、および平面視でドレイン領域５６と重なる部分の一部が、出力信号配線３０によって覆われている。このため、第１および第２の実施形態と比較して、層間絶縁膜７７中において出力信号配線３０が占める面積は小さい。よって、図１１に示すように、第１および第２の実施形態と比較して、配線のチャネル数を確保し、配線効率をより向上させることができる。
【００４２】
図７は、第４の実施形態に係る半導体装置１０６を示す平面図であって、第１の実施形態における図１に対応している。また、図８は、図７に示す半導体装置１０６を示す断面図であって、第１の実施形態における図２に対応している。図８は、図７におけるＡ−Ａ'断面を図７中の左から右へ向けて見た断面図である。本実施形態に係る半導体装置１０６は、導体パターン３２、３４が設けられていることや、ビア１０および出力信号配線３０の構造を除いて、第１の実施形態に係る半導体装置１００と同様である。
【００４３】
図７および図８に示すように、本実施形態に係る半導体装置１０６は、導体パターン３２および導体パターン３４を備えている。導体パターン３２および導体パターン３４は、例えばＣｕによって構成される。導体パターン３２および導体パターン３４は、ドレイン電極２０上に設けられている。また、導体パターン３２および導体パターン３４は、図７に示すように、出力信号配線３０とは直接接続していない。すなわち、導体パターン３２および導体パターン３４は、ビア１０およびドレイン電極２０を介して出力信号配線３０と接続することとなる。
【００４４】
図７に示すように、導体パターン３２および導体パターン３４は、例えばドレイン電極２０が延伸する方向と垂直な方向に延伸している。このため、例えばドレイン電極２０が延伸する方向と同一方向に延伸する場合と比較して、平面視でドレイン電極２０を覆う面積は小さい。
また、図７に示すように、ドレイン電極２０のうち、平面視でドレイン領域４６およびドレイン領域５６と重なる部分は、出力信号配線３０によって覆われていない。
【００４５】
図８に示すように、複数のビア１０のうち一部を構成するビア１２は、ドレイン電極２０と出力信号配線３０とを接続している。そして、複数のビア１０のうち他の一部を構成するビア１４およびビア１６は、ドレイン電極２０と導体パターン３２を、ドレイン電極２０と導体パターン３４を、それぞれ接続している。
本実施形態において、ビア１４、導体パターン３２、ビア１６、および導体パターン３４は、ドレイン電極２０のリザーバとして機能する。
【００４６】
ドレイン電極２０は、一端側の領域において、複数のコンタクト６４を介してＰ型ＭＯＳＦＥＴ４０のドレイン領域４６と接続している。また、ドレイン電極２０は、他端側の領域において、複数のコンタクト６６を介してＮ型ＭＯＳＦＥＴ５０のドレイン領域５６と接続している。
【００４７】
ビア１４は、ドレイン電極２０のうち平面視で引きだし部３１よりもＰ型ＭＯＳＦＥＴ４０側に位置する一端側の領域に接続している。そして、ビア１４は、隣接するコンタクト６４の間隔がいずれも等しくなるように配置された複数のコンタクト６４全体の重心よりも、ドレイン電極２０の他端側に位置する。この場合、ビア１４は、インバータ回路のＰ型ＭＯＳＦＥＴ４０側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
ビア１４は、図７に示すように、平面視で、複数のコンタクト６４のうち最も他端側においてドレイン電極２０と接続しているコンタクト６４上に位置している。
【００４８】
ビア１６は、ドレイン電極２０のうち平面視で引きだし部３１よりもＮ型ＭＯＳＦＥＴ５０側に位置する他端側の領域に接続している。そして、ビア１６は、隣接するコンタクト６６の間隔がいずれも等しくなるように配置された複数のコンタクト６６全体の重心よりも、ドレイン電極２０の他端側に位置している。この場合、ビア１６は、インバータ回路のＮ型ＭＯＳＦＥＴ側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
ビア１６は、図７に示すように、平面視で、複数のコンタクト６６のうち最も他端側においてドレイン電極２０と接続しているコンタクト６６上に位置している。
【００４９】
ビア１２、ビア１４およびビア１６は、底部および側部に設けられたバリアメタル膜１１をそれぞれ有している。バリアメタル膜１１は、例えばＲｕまたはＭｏ等によって構成されている。ビア１４およびビア１６の底部に設けられたバリアメタル膜１１の膜厚は、ビア１２の底部に設けられたバリアメタル膜１１の膜厚よりも薄い。
また、ビア１４およびビア１６は、ビア１２よりも開口径が小さい。ビア１４およびビア１６の底部に設けられたバリアメタル膜１１の膜厚を、ビア１２の底部に設けられたバリアメタル膜１１の膜厚よりも薄くすることは、例えばこのようにビア１４およびビア１６の開口径をビア１２の開口径よりも小さくすることにより実現することができる。
【００５０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
本実施形態において、ビア１４は、平面視で、複数のコンタクト６４のうち最も他端側においてドレイン電極２０と接続しているコンタクト６４上に位置している。この場合、ビア１４は、インバータ回路のＰ型ＭＯＳＦＥＴ側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
また、本実施形態において、ビア１６は、平面視で、複数のコンタクト６６のうち最も他端側においてドレイン電極２０と接続しているコンタクト６６上に位置している。この場合、ビア１６は、インバータ回路のＮ型ＭＯＳＦＥＴ側を流れる電流の下流側、すなわち電子流の上流側に位置することとなる。
リザーバ効果は、電子の流れの上流にリザーバが設けられている場合において最も効果的に働く。すなわち、本実施形態によれば、リザーバ効果を効果的に働かせることが可能な配線構造を実現することができる。従って、図１１に示すように、第３の実施形態と比較して、エレクトロマイグレーション耐性をより向上することができる。
【００５１】
また、本実施形態によれば、ドレイン電極２０のうち、平面視でドレイン領域４６およびドレイン領域５６と重なる部分は、出力信号配線３０によって覆われていない。さらに、導体パターン３２および導体パターン３４は、ドレイン電極２０が延伸する方向と垂直な方向に延伸している。このため、第１および第２の実施形態と比較して、層間絶縁膜７７中においてエレクトロマイグレーション耐性を向上させるために形成された配線や導体パターンが占める面積は小さい。よって、図１１に示すように、第１および第２の実施形態と比較して、配線のチャネル数を確保し、配線効率をより向上させることができる。
【００５２】
さらに、導体パターン３２および導体パターン３４は、出力信号配線３０と直接接続していない。このため、リザーバとして機能するビア１４、ビア１６、導体パターン３２、および導体パターン３４の内部に空隙が発生しても、回路動作には影響を与えない。従って、半導体装置の信頼性を向上することができる。
【００５３】
さらに、ビア１４およびビア１６の底部に設けられたバリアメタル膜１１の膜厚は、ビア１２の底部に設けられたバリアメタル膜１１の膜厚よりも小さい。従って、ビア１４、ビア１６、導体パターン３２および導体パターン３４から、ドレイン電極２０への、配線材料の流動が容易となる。よって、図１１に示すように、第２および第３の実施形態と比較して、エレクトロマイグレーション耐性をより向上することができる。
【００５４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５５】
１０、１２、１４、１６  ビア
１１  バリアメタル膜
２０  ドレイン電極
２２  電源配線
２４  接地配線
２６  ゲート電極
３０  出力信号配線
３１  引きだし部
３２、３４  導体パターン
３６  入力信号配線
４０  Ｐ型ＭＯＳＦＥＴ
４２、４４、５２、５４  ソース領域
４６、５６  ドレイン領域
５０  Ｎ型ＭＯＳＦＥＴ
６０、６２、６４、６６  コンタクト
７０  素子分離領域
７２  基板
７４、７５、７６、７７  層間絶縁膜
７８  ゲート酸化膜
７９  側壁膜
８０、８２  バリア絶縁膜
９０  Ｎウェル
９２  Ｐウェル
１００、１０２、１０４、１０６、１０８  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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