【手続補正書】
【提出日】平成28年4月18日(2016.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサから、メモリデバイスによって、前記メモリデバイスの複数の記憶要素のうちの第1の行を識別するための第1のメモリアクセス要求を受信するステップと、
前記メモリデバイスのタイミングパラメータに基づいて前記第1のメモリアクセス要求を処理するステップと、
前記プロセッサから、前記メモリデバイスによって、前記複数の記憶要素のうちの第1の行を識別するための第2のメモリアクセス要求を受信するステップと、
前記第1のメモリアクセス要求および前記第2のメモリアクセス要求がそれぞれ前記複数の記憶要素の前記第1の行を識別したと判定したことに応答して、前記メモリデバイスの前記タイミングパラメータを変更して、変更されたタイミングパラメータを生成するステップと、
前記変更されたタイミングパラメータに基づいて前記第2のメモリアクセス要求を処理するステップと
を含む方法。
【請求項２】
前記メモリデバイスが、ダブルデータレート(DDR)同期型ダイナミックランダムアクセスメモリ(SDRAM)、不揮発性ランダムアクセスメモリ(NVRAM)、またはダイナミックランダムアクセスメモリ(DRAM)のうちの1つであり、前記第1のメモリアクセス要求と前記第2のメモリアクセス要求はそれぞれ、前記複数の記憶要素の前記第1の行を識別する対応する行アドレスを含む、請求項1に記載の方法。
【請求項３】
前記タイミングパラメータを変更するステップが、
前記第1のメモリアクセス要求を処理するために使用される前記タイミングパラメータの第1の値を決定するステップと、
前記第1の値に少なくとも部分的に基づいて、前記タイミングパラメータの第2の値を決定するステップと
を含む、請求項1に記載の方法。
【請求項４】
前記第1の値が、行アクセスレイテンシと列アクセスレイテンシとの合計に対応し、前記第2の値が、行アドレスが変更されないときの前記列アクセスレイテンシに対応する、請求項3に記載の方法。
【請求項５】
前記複数の記憶要素が複数の行および複数の列に配置され、前記第1のメモリアクセス要求が、前記メモリデバイスの第1の記憶要素にアクセスする旨の要求に対応し、前記第1の記憶要素が、前記複数の行のうちの第1の行、および前記複数の列のうちの第1の列に含まれ、前記第2のメモリアクセス要求が、前記メモリデバイスの第2の記憶要素にアクセスする旨の要求に対応し、前記第2の記憶要素が、前記第1の行、および前記第1の列とは異なる第2の列に含まれる、請求項4に記載の方法。
【請求項６】
前記メモリデバイスの前記複数の行に含まれる行の数が、前記メモリデバイスの前記複数の列に含まれる列の数と異なる、請求項5に記載の方法。
【請求項７】
前記第1のメモリアクセス要求が、行コマンドおよび列コマンドを含み、前記行コマンドが、前記第1の行の行アドレスの第1の部分を含み、前記列コマンドが、前記第1の行の前記行アドレスの第2の部分、および前記第1の列の列アドレスを含む、請求項5に記載の方法。
【請求項８】
前記第2のメモリアクセス要求が、第2の列コマンドを含み、前記第2の列コマンドが、前記行アドレスの前記第2の部分、および前記第2の列の列アドレスを含む、請求項7に記載の方法。
【請求項９】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に受信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に受信され、前記第2の値を決定するステップが、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの数を決定するステップと、
経過したタイミングサイクルの前記数とタイミングサイクルの閾値数との間の第1の差を決定するステップと、
前記第1の値と前記第1の差との間の第2の差を決定するステップと、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記第2の値を決定するステップと
を含む、請求項3に記載の方法。
【請求項１０】
タイミングサイクルの前記閾値数が、列間遅延に対応する、請求項9に記載の方法。
【請求項１１】
前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する、請求項9に記載の方法。
【請求項１２】
前記第1のメモリアクセス要求が、第1のreadコマンドまたは第1のwriteコマンドのうちの一方に対応し、前記第2のメモリアクセス要求が、第2のreadコマンド、第2のwriteコマンド、またはプリチャージコマンドのうちの1つに対応する、請求項1に記載の方法。
【請求項１３】
複数の記憶要素と、
前記複数の記憶要素に結合され、プロセッサに結合されるように構成されたメモリ制御論理とを含み、前記メモリ制御論理が、前記プロセッサから受信される複数のメモリアクセス要求が前記複数の記憶要素の第1の行を識別するとの判定に応答して、タイミングパラメータの値を変更するように構成され、前記タイミングパラメータが、前記複数のメモリアクセス要求のうちの少なくとも1つに関連したデータがデータバスに提供される前のタイミングサイクルの数に対応する
メモリデバイス。
【請求項１４】
前記タイミングパラメータの前記値を変更するために、前記メモリ制御論理が、
前記プロセッサから、前記メモリデバイスで第1のメモリアクセス要求を受信し、
前記メモリデバイスの前記タイミングパラメータの第1の値に基づいて前記第1のメモリアクセス要求を処理し、
前記プロセッサから、前記メモリデバイスで第2のメモリアクセス要求を受信し、
前記第1のメモリアクセス要求によって識別された第1のメモリアドレス、および前記第2のメモリアクセス要求によって識別された第2のメモリアドレスに少なくとも部分的に基づいて、前記メモリデバイスの前記タイミングパラメータの第2の値を決定し、
前記第2の値に基づいて前記第2のメモリアクセス要求を処理する
ように構成される、請求項13に記載のメモリデバイス。
【請求項１５】
前記第1の値が、行アクセスレイテンシおよび列アクセスレイテンシに対応し、前記第2のメモリアクセス要求に含まれる行アドレスが前記第1のメモリアクセス要求に含まれる行アドレスに対応するとき、前記第2の値が、前記列アクセスレイテンシに対応する、請求項14に記載のメモリデバイス。
【請求項１６】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に受信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に受信され、前記第2の値を決定するために、前記メモリ制御論理が、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの数を決定し、
経過したタイミングサイクルの前記数とタイミングサイクルの閾値数との間の第1の差を決定し、
前記第1の値と前記第1の差との間の第2の差を決定し、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記第2の値を決定する
ように構成され、
前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、
前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する
請求項14に記載のメモリデバイス。
【請求項１７】
タイミングサイクルの前記閾値数が、列間遅延に対応する、請求項16に記載のメモリデバイス。
【請求項１８】
前記閾値タイミングパラメータ値が、列アクセス遅延に対応する、請求項16に記載のメモリデバイス。
【請求項１９】
前記メモリデバイスが、ダブルデータレート(DDR)同期型ダイナミックランダムアクセスメモリ(SDRAM)、不揮発性ランダムアクセスメモリ(NVRAM)、またはダイナミックランダムアクセスメモリ(DRAM)のうちの1つである、請求項13に記載のメモリデバイス。
【請求項２０】
前記メモリ制御論理はさらに、前記タイミングパラメータの前記値を前記プロセッサに提供するように構成される、請求項13に記載のメモリデバイス。
【請求項２１】
複数の記憶要素を含むメモリデバイスと、
プロセッサと、
前記プロセッサと前記メモリデバイスとに結合されるメモリコントローラとを含み、前記メモリコントローラが、前記メモリデバイスに対する複数のメモリアクセス要求が前記複数の記憶要素の第1の行を識別すると判定したことに応答して、タイミングパラメータの値を変更するように構成され、前記タイミングパラメータが、前記複数のメモリアクセス要求のうちの少なくとも1つに関連したデータがデータバスに提供される前のタイミングサイクルの数に対応する
装置。
【請求項２２】
前記タイミングパラメータの前記値を変更するために、前記メモリコントローラが、
第1のメモリアクセス要求の前記メモリデバイスへの送信を開始し、
前記タイミングパラメータの第1の値に基づいて前記メモリデバイスから前記メモリコントローラへの第1のデータ送信の第1の時間を予測し、
第2のメモリアクセス要求の前記メモリデバイスへの送信を開始し、
前記第1のメモリアクセス要求および前記第2のメモリアクセス要求に基づいて前記タイミングパラメータの第2の値を決定し、
前記第2の値に基づいて、前記メモリデバイスから前記メモリコントローラへの第2のデータ送信の第2の時間を予測する
ように構成され、前記第1のデータ送信が、前記第1のメモリアクセス要求に関連し、前記第2のデータ送信が、前記第2のメモリアクセス要求に関連する、請求項21に記載の装置。
【請求項２３】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に送信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に送信され、前記第1のメモリアクセス要求および前記第2のメモリアクセス要求に基づいて前記タイミングパラメータの前記第2の値を決定するために、前記メモリコントローラが、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの数を決定し、
経過したタイミングサイクルの前記数とタイミングサイクルの閾値数との間の第1の差を決定し、
前記第1の値と前記第1の差との間の第2の差を決定し、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記第2の値を決定する
ように構成され、
前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、
前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する
請求項22に記載の装置。
【請求項２４】
前記複数の記憶要素が複数の行および複数の列に配置され、前記複数の記憶要素のうちの特定の記憶要素が、特定の行アドレスおよび特定の列アドレスを使用してアドレス指定可能であり、前記特定の行アドレスが、前記特定の記憶要素を含む前記複数の行のうちの特定の行を識別し、前記特定の列アドレスが、前記特定の記憶要素を含む前記複数の列のうちの特定の列を識別する、請求項22に記載の装置。
【請求項２５】
前記第1のメモリアクセス要求が、前記複数の記憶要素のうちの第1の記憶要素に関連し、前記第1のメモリアクセス要求が、行コマンドおよび列コマンドを含み、前記行コマンドが、前記第1の記憶要素を含む前記複数の行のうちの第1の行に対応する行アドレスの第1の部分を含み、前記列コマンドが、前記第1の行の前記行アドレスの第2の部分、および前記第1の記憶要素を含む前記複数の列のうちの第1の列に対応する列アドレスを含み、前記第2のメモリアクセス要求が、前記複数の記憶要素のうちの第2の記憶要素に関連し、前記第2のメモリアクセス要求が、第2の列コマンドを含み、前記第2の列コマンドが、前記第1の行の前記行アドレスの前記第2の部分、および前記第2の記憶要素を含む前記複数の列のうちの第2の列に対応する第2の列アドレスを含む、請求項24に記載の装置。
【請求項２６】
前記タイミングパラメータの前記値を変更するために、前記メモリコントローラが、
前記メモリデバイスから第1の値を受信し、
前記メモリデバイスから第2の値を受信し、
前記第1の値と前記第2の値との比較に基づいて、前記タイミングパラメータの前記値を決定する
ように構成され、
前記第1の値が前記第2の値未満であるとき、前記タイミングパラメータの前記値が前記第2の値に対応し、前記第1の値が、第1のメモリアクセス要求に基づいて前記メモリデバイスで生成される
請求項21に記載の装置。
【請求項２７】
メモリコントローラから複数の記憶要素を含むメモリデバイスに第1のメモリアクセス要求を送信するステップと、
タイミングパラメータの第1の値に基づいて前記メモリデバイスから前記メモリコントローラへの第1のデータ送信の第1の時間を予測するステップであり、前記第1のデータ送信が、前記第1のメモリアクセス要求に関連する、ステップと、
第2のメモリアクセス要求を前記メモリデバイスに送信するステップと、
前記第1のメモリアクセス要求および前記第2のメモリアクセス要求がそれぞれ前記複数の記憶要素の第1の行を識別したと判定したことに応答して、前記タイミングパラメータの第2の値を決定することによって、前記タイミングパラメータを変更するステップと、
前記第2の値に基づいて、前記メモリデバイスから前記メモリコントローラへの第2のデータ送信の第2の時間を予測するステップであり、前記第2のデータ送信が、前記第2のメモリアクセス要求に関連する、ステップと
を含む方法。
【請求項２８】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に送信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に送信され、前記タイミングパラメータの前記第2の値を決定するステップが、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの数を決定するステップと、
経過したタイミングサイクルの前記数とタイミングサイクルの閾値数との間の第1の差を決定するステップと、
前記第1の値と前記第1の差との間の第2の差を決定するステップと、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記第2の値を決定するステップとを含み、
前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、
前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する
請求項27に記載の方法。
【請求項２９】
前記メモリデバイスから前記タイミングパラメータの前記第1の値および前記タイミングパラメータの前記第2の値を受信するステップをさらに含む請求項27に記載の方法。
【請求項３０】
命令を記憶するコンピュータ可読ストレージデバイスであって、前記命令が、プロセッサによって実行されると、前記プロセッサに、
タイミングパラメータの第1の値に基づいて第1のメモリアクセス要求を処理することと、
変更されたタイミングパラメータを生成するために、前記第1のメモリアクセス要求および第2のメモリアクセス要求が複数の記憶要素の第1の行を識別すると判定したことに応答して、前記タイミングパラメータを変更することであり、前記変更されたタイミングパラメータが第2の値を有する、変更することと、
前記第2の値に基づいて前記第2のメモリアクセス要求を処理することとを行わせる
コンピュータ可読ストレージデバイス。
【請求項３１】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に受信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に受信され、前記タイミングパラメータを修正するための前記命令が、前記プロセッサに、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの数を決定させ、
経過したタイミングサイクルの前記数とタイミングサイクルの閾値数との間の第1の差を決定させ、
前記第1の値と前記第1の差との間の第2の差を決定させ、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記第2の値を決定させ、
前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、
前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する
請求項30に記載のコンピュータ可読ストレージデバイス。
【請求項３２】
タイミングサイクルの前記閾値数が、列間遅延に対応する、請求項31に記載のコンピュータ可読ストレージデバイス。
【請求項３３】
前記第1のメモリアクセス要求および前記第2のメモリアクセス要求が、メモリデバイスのメモリ制御論理で受信され、前記命令が、前記プロセッサによって実行されると、前記プロセッサに、前記第1の値および前記第2の値の少なくとも一方の第2のプロセッサへの送信を開始する命令をさらに含む、請求項30に記載のコンピュータ可読ストレージデバイス。
【請求項３４】
前記メモリデバイスが、ダブルデータレート(DDR)同期型ダイナミックランダムアクセスメモリ(SDRAM)、不揮発性ランダムアクセスメモリ(NVRAM)、またはダイナミックランダムアクセスメモリ(DRAM)のうちの1つである、請求項33に記載のコンピュータ可読ストレージデバイス。
【請求項３５】
データを記憶するための手段と、
プロセッサから受信される複数のメモリアクセス要求がデータを記憶するための前記手段の第1の行を識別するとの判定に応答して、タイミングパラメータの値を変更するための手段であり、前記タイミングパラメータが、前記複数のメモリアクセス要求のうちの少なくとも1つに関連したデータがデータバスに提供される前のタイミングサイクルの第1の数に対応する、手段と
を含む装置。
【請求項３６】
前記タイミングパラメータの前記値を前記プロセッサに送信するための手段と、
1つまたは複数のメモリアクセス要求を受信するための手段と、
前記1つまたは複数のメモリアクセス要求を処理するための手段と
をさらに含む請求項35に記載の装置。
【請求項３７】
前記タイミングパラメータの前記値を変更するための前記手段が、
第1のメモリアクセス要求に基づいて前記タイミングパラメータの第1の値を決定するための手段であり、前記1つまたは複数のメモリアクセス要求を処理するための前記手段が、前記第1の値に基づいて前記第1のメモリアクセス要求を処理する、手段と、
前記第1のメモリアクセス要求および第2のメモリアクセス要求に少なくとも部分的に基づいて前記タイミングパラメータの第2の値を決定するための手段であり、前記1つまたは複数のメモリアクセス要求を処理するための前記手段が、前記第2の値に基づいて前記第2のメモリアクセス要求を処理する、手段と
を含む請求項36に記載の装置。
【請求項３８】
前記第1の値が、行アクセスレイテンシと列アクセスレイテンシとの合計に対応し、前記第2の値が、前記第2のメモリアクセス要求に含まれる行アドレスが前記第1のメモリアクセス要求に含まれる行アドレスに対応するとき、前記列アクセスレイテンシに対応する、請求項37に記載の装置。
【請求項３９】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に受信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に受信され、前記第2の値を決定するための前記手段が、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの第2の数を決定するための手段と、
経過したタイミングサイクルの前記第2の数とタイミングサイクルの閾値数との間の第1の差を決定するための手段と、
前記第1の値と前記第1の差との間の第2の差を決定するための手段と、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記第2の値を決定するための手段とを含み、
前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、
前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する
請求項37に記載の装置。
【請求項４０】
タイミングサイクルの前記閾値数が、列間遅延に対応する、請求項39に記載の装置。
【請求項４１】
前記閾値タイミングパラメータ値が、列アクセス遅延に対応する、請求項39に記載の装置。
【請求項４２】
データを記憶するための前記手段が、ダブルデータレート(DDR)同期型ダイナミックランダムアクセスメモリ(SDRAM)、不揮発性ランダムアクセスメモリ(NVRAM)、またはダイナミックランダムアクセスメモリ(DRAM)のうちの1つを含む、請求項35に記載の装置。
【請求項４３】
データを処理するための手段と、
複数の送信されたメモリアクセス要求が複数の記憶要素の第1の行を識別するとの判定に応答して、タイミングパラメータの値を変更するための手段であり、前記タイミングパラメータが、前記複数の送信されたメモリアクセス要求のうちの少なくとも1つに関連したデータがデータバスから受信される前のタイミングサイクルの第1の数に対応する、手段と
を含む装置。
【請求項４４】
第1のメモリアクセス要求および第2のメモリアクセス要求をメモリデバイスに送信するための手段をさらに含む請求項43に記載の装置。
【請求項４５】
前記第1のメモリアクセス要求が、第1のタイミングサイクルの間に送信され、前記第2のメモリアクセス要求が、第2のタイミングサイクルの間に送信され、前記タイミングパラメータの前記値を変更するための前記手段が、
前記第1のメモリアクセス要求に基づいて前記タイミングパラメータの第1の値を決定するための手段と、
前記第2のタイミングサイクルと前記第1のタイミングサイクルとの間の経過したタイミングサイクルの第2の数を決定するための手段と、
経過したタイミングサイクルの前記第2の数とタイミングサイクルの閾値数との間の第1の差を決定するための手段と、
前記第1の値と前記第1の差との間の第2の差を決定するための手段と、
前記第2の差と閾値タイミングパラメータ値との比較に基づいて、前記タイミングパラメータの第2の値を決定するための手段と
を含み、前記第2の値が、前記第2の差および前記閾値タイミングパラメータ値の大きい方に対応し、
前記閾値タイミングパラメータ値が、列アクセスレイテンシに対応する
請求項44に記載の装置。
【請求項４６】
少なくとも1つの半導体ダイに統合された、請求項43に記載の装置。
【請求項４７】
セットトップボックスと、音楽プレーヤと、ビデオプレーヤと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、携帯情報端末(PDA)と、固定ロケーションデータユニットと、コンピュータとからなるグループから選択されたデバイスであって、前記少なくとも1つの半導体ダイが組み込まれた、デバイスをさらに含む、請求項46に記載の装置。
【請求項４８】
プロセッサから、メモリデバイスで第1のメモリアクセス要求を受信するための第1のステップであり、前記メモリデバイスが複数の記憶要素を含む、第1のステップと、
前記メモリデバイスのタイミングパラメータの第1の値に基づいて前記第1のメモリアクセス要求を処理するための第2のステップと、
前記プロセッサから、前記メモリデバイスで第2のメモリアクセス要求を受信するための第3のステップと、
前記第1のメモリアクセス要求および前記第2のメモリアクセス要求が前記複数の記憶要素の第1の行を識別するとの判定に応答して、前記メモリデバイスの前記タイミングパラメータを変更するための第4のステップと、
前記変更されたタイミングパラメータに基づいて前記第2のメモリアクセス要求を処理するための第5のステップと
を含む方法。
【請求項４９】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記半導体デバイスを作製するステップであって、前記半導体デバイスは、複数のメモリアクセス要求が複数の記憶要素の第1の行のアドレスを識別すると判定したことに応答して、タイミングパラメータの値を変更するように構成された論理を含み、前記タイミングパラメータが、前記複数のメモリアクセス要求のうちの少なくとも1つに関連したデータがデータバスに提供される前のタイミングサイクルの数に対応する、ステップと、
を含む方法。
【請求項５０】
前記データファイルがGDSIIフォーマットを含む、請求項49に記載の方法。
【請求項５１】
前記データファイルがGERBERフォーマットを有する、請求項49に記載の方法。