【手続補正書】
【提出日】平成28年5月26日(2016.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の入力ビット（Ａ）、第２の入力ビット（Ｂ）、第３の入力ビット（Ｃ）、第４の入力ビット（Ｄ）及び第５の入力ビット（Ｅ）を備えるデジタル入力ワード（ＡＢＣＤＥ）において、前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の最大で１個のみが値１（“ハイ”）を備えるとの第１の情報（Ｉ１−）と、
前記入力ワード（ＡＢＣＤＥ）における前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の正確に２個が値１（“ハイ”）を備えるとの第２の情報（Ｉ２）と、
前記入力ワード（ＡＢＣＤＥ）における前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の正確に３個が値１（“ハイ”）を備えるとの第３の情報（Ｉ３）と、
前記入力ワード（ＡＢＣＤＥ）における前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の少なくとも４個が値１（“ハイ”）を備えるとの第４の情報（Ｉ４+）とを決定し、且つ提供するための回路装置（Ｚ）であって、
前記回路装置（Ｚ）は、
第１の入力ポート（ｘ）を有し、
第２の入力ポート（ｙ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第１のハーフ加算器（ＨＡ１）と、
第１の入力ポート（ｘ）を有し、
第２の入力ポート（ｙ）を有し、
転送入力ポート（ｃｉｎ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第１のフル加算器（ＦＡ１）と、
第１の入力ポート（ｘ）を有し、
第２の入力ポート（ｙ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第２のハーフ加算器（ＨＡ２）と、
第１の入力ポート（ｘ）を有し、
第２の入力ポート（ｙ）を有し、
転送入力ポート（ｃｉｎ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第２のフル加算器（ＦＡ２）と、
第１の入力ポート（ｎ１）を有し、
第２の入力ポート（ｎ２）を有し、且つ
出力ポート（ｎｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）及び前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置されたＮＯＲゲート（ＮＯＲ）と、
反転即ち否定の第１の入力ポート（ｕ１）を有し、
反転即ち否定の第２の入力ポート（ｕ２）を有し、
第３の入力ポート（ｕ３）を有し、且つ
出力ポート（ｕｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）及び前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置された第１のＡＮＤゲート（ＡＮＤ１）と、
反転即ち否定の第１の入力ポート（ｕ４）を有し、
第２の入力ポート（ｕ５）を有し、
第３の入力ポート（ｕ６）を有し、且つ
出力ポート（ｕｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）の並びに前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置された第２のＡＮＤゲート（ＡＮＤ２）と、
入力ポート（ｐｉｎ）を有し、且つ
出力ポート（ｐｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）及び前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置されたバッファ部材（ＢＵＦ）とを備える回路装置。
【請求項２】
前記入力ワード（ＡＢＣＤＥ）の前記第１の入力ビット（Ａ）が前記第１のハーフ加算器（ＨＡ１）の前記第１の入力ポート（ｘ）に印加可能であり、
前記入力ワード（ＡＢＣＤＥ）の前記第２の入力ビット（Ｂ）が前記第１のハーフ加算器（ＨＡ１）の前記第２の入力ポート（ｙ）に印加可能であり、
前記入力ワード（ＡＢＣＤＥ）の前記第３の入力ビット（Ｃ）が前記第１のフル加算器（ＦＡ１）の前記第１の入力ポート（ｘ）に印加可能であり、
前記入力ワード（ＡＢＣＤＥ）の前記第４の入力ビット（Ｄ）が前記第１のフル加算器（ＦＡ１）の前記第２の入力ポート（ｙ）に印加可能であり、且つ
前記入力ワード（ＡＢＣＤＥ）の前記第５の入力ビット（Ｅ）が前記第１のフル加算器（ＦＡ１）の前記転送入力ポート（ｃｉｎ）に印加可能であることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記第１のハーフ加算器（ＨＡ１）の前記転送出力ポート（ｃｏｕｔ）が前記第２のフル加算器（ＦＡ２）の前記第１の入力ポート（ｘ）と接続され、
前記第１のハーフ加算器（ＨＡ１）の前記マスター出力ポート（ｓ）が前記第２のハーフ加算器（ＨＡ２）の前記第１の入力ポート（ｘ）と接続され、
前記第１のフル加算器（ＦＡ１）の前記転送出力ポート（ｃｏｕｔ）が前記第２のフル加算器（ＦＡ２）の前記第２の入力ポート（ｙ）と接続され、
前記第１のフル加算器（ＦＡ１）の前記マスター出力ポート（ｓ）が前記第２のハーフ加算器（ＨＡ２）の前記第２の入力ポート（ｙ）と接続され、且つ
前記第２のハーフ加算器（ＨＡ２）の前記転送出力ポート（ｃｏｕｔ）が前記第２のフル加算器（ＦＡ２）の前記転送入力ポート（ｃｉｎ）と接続されることを特徴とする請求項１又は２に記載の回路装置。
【請求項４】
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）が前記ＮＯＲゲート（ＮＯＲ）の前記第１の入力ポート（ｎ１）と接続され、
前記第２のフル加算器（ＦＡ２）の前記マスター出力ポート（ｓ）が前記ＮＯＲゲート（ＮＯＲ）の前記第２の入力ポート（ｎ２）と接続され、且つ
前記ＮＯＲゲート（ＮＯＲ）の前記出力ポート（ｎｏｕｔ）が前記第１の情報（Ｉ１−）を提供することを特徴とする請求項１乃至３のいずれか一項に記載の回路装置。
【請求項５】
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）が前記第１のＡＮＤゲート（ＡＮＤ１）の反転即ち否定の第１の入力ポート（ｕ１）と接続され、
前記第２のハーフ加算器（ＨＡ２）の前記マスター出力ポート（ｓ）が前記第１のＡＮＤゲート（ＡＮＤ１）の前記反転即ち否定の第２の入力ポート（ｕ２）と接続され、
前記第２のフル加算器（ＦＡ２）の前記マスター出力ポート（ｓ）が前記第１のＡＮＤゲート（ＡＮＤ１）の前記第３の入力ポート（ｕ３）と接続され、且つ
前記第１のＡＮＤゲート（ＡＮＤ１）の前記出力ポート（ｕｏｕｔ）が前記第２の情報（Ｉ２）を提供することを特徴とする請求項１乃至４のいずれか一項に記載の回路装置。
【請求項６】
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）が前記第２のＡＮＤゲート（ＡＮＤ２）の前記反転即ち否定の第１の入力ポート（ｕ４）と接続され、
前記第２のフル加算器（ＦＡ２）の前記マスター出力ポート（ｓ）が前記第２のＡＮＤゲート（ＡＮＤ２）の前記第２の入力ポート（ｕ５）と接続され、
前記第２のハーフ加算器（ＨＡ２）の前記マスター出力ポート（ｓ）が前記第２のＡＮＤゲート（ＡＮＤ２）の前記第３の入力ポート（ｕ６）と接続され、且つ
前記第２のＡＮＤゲート（ＡＮＤ２）の前記出力ポート（ｕｏｕｔ）が前記第３の情報（Ｉ３）を提供することを特徴とする請求項１乃至５のいずれか一項に記載の回路装置。
【請求項７】
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）が前記バッファ部材（ＢＵＦ）の前記入力ポート（ｐｉｎ）と接続され、且つ
前記バッファ部材（ＢＵＦ）の前記出力ポート（ｐｏｕｔ）が前記第４の情報（Ｉ４+）を提供することを特徴とする請求項１乃至６のいずれか一項に記載の回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の少なくとも１個の回路装置（Ｚ）によって、前記第１の情報（Ｉ１−）、前記第２の情報（Ｉ２）、前記第３の情報（Ｉ３）及び前記第４の情報（Ｉ４＋）を決定し提供するための方法。
【請求項９】
前記６個の出力ビット（ａ，ｂ，ｃ，ｄ，ｅ，ｉ）に対する以下のコードの割り当てに従って、第１の入力ビット（ａ）、第２の入力ビット（ｂ）、第３の入力ビット（ｃ）、第４の入力ビット（ｄ）、第５の入力ビット（ｅ）及び第６の入力ビット（ｉ）を備えるデジタル出力ワード（ａｂｃｄｅｉ）における前記入力ワード（ＡＢＣＤＥ）を請求項１乃至７のいずれか一項に記載の少なくとも１個の回路装置（Ｚ）及び／又は請求項８に記載の方法によって提供される前記第１の情報（Ｉ１−）、前記第２の情報（Ｉ２）、前記第３の情報（Ｉ３）及び前記第４の情報（Ｉ４＋）に基づいて符号化するための符号化デバイスであって、
ａ＝Ａ  ＯＲ  Ｓｅｔ３、
ｂ＝Ｓｅｔ１  ＯＲ  ［Ｂ  ＡＮＤ  Ｓｅｔ３＿ｎｅｇｉｅｒｔ］、
ｃ＝Ｃ  ＯＲ  Ｓｅｔ１  ＯＲ  Ｓｅｔ３  ＯＲ  ［１  ＩＦ  ＡＢＣＤＥ＝０００１１］、
ｄ＝Ｄ  ＡＮＤ  Ｓｅｔ３＿ｎｅｇｉｅｒｔ、
ｅ＝Ｓｅｔ２  ＯＲ  ［Ｅ  ＡＮＤ（１  ＩＦ  ＡＢＣＤＥ＝０００１１）］ＯＲ［１  ＩＦ（Ｉ１−  ＡＮＤ  Ｓｅｔ１＿ｎｅｇｉｅｒｔ）］、
ｉ＝［１  ＩＦ  ＡＢＣＤＥ＝１１１１１］ＯＲ  Ｓｅｔ２  ＯＲ  ［１  ＩＦ  （Ｉ２  ＡＮＤ  ＡＢＣＤＥ＝１１１００）］であり、ここでは、
Ｓｅｔ１＝（１  ＩＦ  ＡＢＣＤＥ＝０００００）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝００００１）、
Ｓｅｔ１＿ｎｅｇｉｅｒｔ＝（０  ＩＦ  ＡＢＣＤＥ＝０００００）ＯＲ（０  ＩＦ  ＡＢＣＤＥ＝００００１）、
Ｓｅｔ２＝（１  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝００００１）、
Ｓｅｔ３＝（１  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝１１１１０）、
Ｓｅｔ３＿ｎｅｇｉｅｒｔ＝（０  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（０  ＩＦ  ＡＢＣＤＥ＝１１１１０）である符号化デバイス。
【請求項１０】
失われたＤ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ］バランス又は失われた直流中性性は、少なくとも１つのばらつき（ＤＩＳＰ）によって考慮され得ることを特徴とする請求項９に記載の符号化デバイス。
【請求項１１】
前記ばらつき（ＤＩＳＰ）は、ＤＩＳＰ＝［Ｉ１−  ＯＲ  Ｉ４+  ＯＲ  ＡＢＣＤＥ＝１１１００  ＯＲ  ＡＢＣＤＥ＝０００１１］ＸＯＲ［ＡＢＣＤＥ＝１１１００  ＯＲ  ＡＢＣＤＥ＝００００１  ＯＲ  ＡＢＣＤＥ＝１１１０１  ＯＲ  ＡＢＣＤＥ＝１１０１１  ＯＲ［（Ａ  ＯＲ  Ｂ）ＡＮＤ  ＣＤＥ＝１１１］］によって与えられることを特徴とする請求項１０に記載の符号化デバイス。
【請求項１２】
前記回路装置（Ｚ）の下流に配置される、及び／又は
前記回路装置（Ｚ）の一部である、及び／又は
前記回路装置（Ｚ）と一様に構成される、及び／又は前記回路装置（Ｚ）と一体物に構成されることを特徴とする請求項９乃至１１のいずれか一項に記載の符号化デバイス。
【請求項１３】
請求項９乃至１２のいずれか一項に記載の少なくとも１個の符号化デバイスによって前記出力ワード（ａｂｃｄｅｉ）における前記入力ワード（ＡＢＣＤＥ）を符号化するための符号化方法。