(57)【要約】【課題】  例えばブルーミングや混色などの発生をさらに抑制することのできる固体撮像装置を提供する。【解決手段】  本開示の固体撮像装置１００では、キャリア極性が第１の導電型である第１不純物層５を含む光電変換部１１上に、キャリア極性が第２の導電型である第２不純物層６、及び、キャリア極性が第１の導電型である第３不純物層７をこの順で形成する。さらに、第３不純物層７を不純物領域部１６と接続し、かつ、第３不純物層７を覆うようにゲート電極３を形成する。この構成により、光電変換期間中に、光電変換部１１から第２不純物層６を介して第３不純物層７に向かう方向に余剰電子のオーバーフロー経路を形成して光電変換部１１の余剰電子を排出する。【選択図】  図３
2013016675.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に設けられ、キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、
前記基板内に設けられ、キャリア極性が前記第１の導電型である不純物領域部と、
前記第１不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第１の導電型とは逆の第２の導電型である第２不純物層と、
前記第２不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第１の導電型である第３不純物層と、
前記第３不純物層を覆うように前記第３不純物層上に形成されたゲート電極と
を備える固体撮像装置。
【請求項２】
前記光電変換部及び前記不純物領域部間を導通状態する際に前記ゲート電極に印加する電圧を第１電圧とし、前記光電変換部及び前記不純物領域部間を非導通状態する際に前記ゲート電極に印加する電圧を第２電圧とした場合、前記光電変換部の光電変換期間中に、前記ゲート電極に前記第１電圧より小さく、かつ、前記第２電圧より大きい第３電圧が印加される
請求項１に記載の固体撮像装置。
【請求項３】
前記ゲート電極の仕事関数が、４．６ｅＶ以下である
請求項１に記載の固体撮像装置。
【請求項４】
さらに、前記光電変換部で生成された前記信号電荷を電圧に変換する浮遊拡散領域部と、
前記光電変換部で生成された前記信号電荷を前記浮遊拡散領域部に転送する転送トランジスタとを備え、
前記不純物領域部が、前記浮遊拡散領域部であり、
前記ゲート電極が、前記転送トランジスタの転送ゲートである
請求項２に記載の固体撮像装置。
【請求項５】
前記ゲート電極が、前記基板の厚さ方向に沿って延在した縦型ゲート電極部を有し、
前記縦型ゲート電極部が、前記光電変換部及び前記不純物領域部間の一部の領域に形成される
請求項４に記載の固体撮像装置。
【請求項６】
さらに、前記光電変換部、前記第２不純物層、前記第３不純物層、及び、ゲート電極を含む画素を複数備え、
前記不純物領域部が、互いに隣り合う画素間の分離領域に形成され、該互いに隣り合う画素間で共有される
請求項２に記載の固体撮像装置。
【請求項７】
前記光電変換部が、前記基板の他方の表面側から受光する
請求項１に記載の固体撮像装置。
【請求項８】
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である
請求項１に記載の固体撮像装置。
【請求項９】
基板と、前記基板内に設けられ、キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、前記基板内に設けられ、キャリア極性が前記第１の導電型である不純物領域部と、前記第１不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第１の導電型とは逆の第２の導電型である第２不純物層と、前記第２不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第１の導電型である第３不純物層と、前記第３不純物層を覆うように前記第３不純物層上に形成されたゲート電極とを有する固体撮像装置と、
前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路と
を備える電子機器。
【請求項１０】
キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部を、基板内に形成するステップと、
キャリア極性が前記第１の導電型とは逆の第２の導電型である第２不純物層を、前記第１不純物層の前記基板の一方の表面側の表面上に接して形成するステップと、
キャリア極性が前記第１の導電型である第３不純物層を、前記第２不純物層上に接して形成するステップと、
ゲート電極を、前記第３不純物層を覆うように前記第３不純物層上に形成するステップと、
キャリア極性が前記第１の導電型である不純物領域部を、前記第３不純物層と接続されるように前記基板内に形成するステップと
を含む固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、それを備える電子機器、及び、固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置として、画素毎に増幅素子を備えたＡＰＳ(Active Pixel Sensor)が存在する。その中でも、光電変換素子であるフォトダイオードに蓄積した信号電荷を、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを介して読み出すＣＭＯＳ（Complementary MOS）イメージセンサが、近年、様々な用途で用いられている。
【０００３】
ＣＭＯＳイメージセンサは、入射光を光電変換するフォトダイオードが形成された基板と、該基板上に形成された配線層とを有する。そして、現在、基板の配線層側の基板表面からフォトダイオードに光が照射される表面照射型のＣＭＯＳイメージセンサが広く利用されている。
【０００４】
また、最近では、フォトダイオードの感度を向上させるため、基板の配線層側とは反対側の基板表面（裏面）からフォトダイオードに光が照射される裏面照射型のＣＭＯＳイメージセンサも提案されている（例えば、特許文献１及び２参照）。
【０００５】
図１９に、特許文献１で提案されている裏面照射型のＣＭＯＳイメージセンサのフォトダイオード付近の概略断面図を示す。フォトダイオード６０１は、シリコン層６００内に形成される。なお、フォトダイオード６０１は、Ｎ−領域６０１ａと、該Ｎ−領域６０１ａ上に形成された信号電荷（電子）を蓄積するＮ＋領域６０１ｂと、該Ｎ＋領域６０１ｂ上に形成されたＰ＋層６０１ｃとを備える。また、フォトダイオード６０１の光入射側の表面には浅いＰ＋層６０２が形成され、フォトダイオード６０１の側部には、画素分離層となる深いＰウエル６０３が形成される。
【０００６】
すなわち、特許文献１の裏面照射型のＣＭＯＳイメージセンサでは、フォトダイオード６０１のＮ型の不純物領域は、Ｐ型の不純物層で囲まれた構造となる。特に、フォトダイオード６０１のＮ型の不純物領域の基板表面側には、高不純物濃度のＰ＋層６０１ｃが形成され、特許文献１のフォトダイオード６０１は、表面生成再結合による暗電流の発生を抑制するＨＡＤ(Hole Accumulated Diode)型構造を有する。
【０００７】
そして、特許文献１の裏面照射型のＣＭＯＳイメージセンサでは、フォトダイオード６０１で光電変換されかつＮ＋領域６０１ｂに蓄積された信号電荷は、転送トランジスタ６０４により、Ｎ＋型領域のフローティングディフュージョン領域６０５に転送される。
【０００８】
また、ここで、比較のため、図２０に、特許文献１に記載されている表面照射型のＣＭＯＳイメージセンサのフォトダイオード付近の概略断面図を示す。表面照射型のＣＭＯＳイメージセンサの画素部７００は、Ｎ型シリコン基板７０１と、該Ｎ型シリコン基板７０１の光入射側に形成された配線層７０２と、該配線層７０２の光入射側に形成されたパッシベーション膜７０３とを有する。そして、Ｎ型シリコン基板７０１の光入射側の表面付近には、Ｐウエル領域７０４が形成され、該Ｐウエル領域７０４の表面に埋め込むようにしてフォトダイオード７０５が形成される。なお、図２０には示さないが、Ｎ型シリコン基板７０１は、例えば、電源電圧Ｖｄｄの印加端子に接続される。
【０００９】
図２０に示す表面照射型のＣＭＯＳイメージセンサでは、フォトダイオード７０５を形成するＮ型層の底部に、フォトダイオード７０５で生成された電子に対してポテンシャル障壁となるＰウエル領域７０４を設ける。そして、Ｐウエル領域７０４のポテンシャル障壁を、素子分離部（不図示）や転送ゲート（ＴＧ）のポテンシャル障壁よりも低く設定する。この場合、フォトダイオード７０５からＮ型シリコン基板７０１に向かう方向に、高照度の光が照射された際にフォトダイオード７０５から溢れた電子（以下、余剰電子という）が隣接画素に流入することを防止するためのオーバーフロー経路が形成される。すなわち、図２０に示す表面照射型のＣＭＯＳイメージセンサでは、受光時に発生したフォトダイオード７０５の余剰電子は、Ｐウエル領域７０４のポテンシャル障壁を越えて、電源電圧Ｖｄｄ等の印加端子に接続されたＮ型シリコン基板７０１に排出される。
【００１０】
それに対して、図１９に示す裏面照射型のＣＭＯＳイメージセンサでは、基板の裏面側から受光するために、ＣＭＰ（化学機械研磨）処理により、基板の厚さが約１０μｍ程度になるまで、基板の裏面を研磨する（薄肉化する）。それゆえ、裏面照射型のＣＭＯＳイメージセンサでは、図１９に示す表面照射型のＣＭＯＳイメージセンサのように、フォトダイオード６０１の光入射側の領域にＮ型の基板領域を設けることができない。
【００１１】
すなわち、裏面照射型のＣＭＯＳイメージセンサでは、表面照射型のＣＭＯＳイメージセンサと同様にして、フォトダイオード６０１の余剰電子をＮ型基板に排出することができない。この結果、裏面照射型のＣＭＯＳイメージセンサにおいて、受光時に光電変換により生成された電子がフォトダイオード６０１で蓄積可能な電子の所定量を超えた場合には、余剰電子は隣接画素のフォトダイオードに流れ込む。この場合、例えばブルーミングや混色などが発生するという問題が生じる。
【００１２】
従来、上記問題を解消するため、裏面照射型の固体撮像装置において、フォトダイオードの上部にコンタクトを形成し、該コンタクトを介して画素の外部にフォトダイオードの余剰電子を排出する技術が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００３−３１７８５号公報
【特許文献２】特開２００８−１０３６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述のように、従来、固体撮像装置において、フォトダイオードの余剰電子を画素の外部に排出する技術が種々提案されている。しかしながら、この技術分野では、フォトダイオードの余剰電子（余剰電荷）をより確実に排出して、例えばブルーミングや混色などの発生をより一層抑制するための技術の開発が望まれている。
【００１５】
本開示は、上記状況に鑑みなされたものであり、本開示の目的は、例えばブルーミングや混色などの発生をさらに抑制することのできる固体撮像装置、それを備える電子機器、及び、固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本開示の固体撮像装置は、基板と、光電変換部と、不純物領域部と、第２不純物層と、第３不純物層と、ゲート電極とを備える構成とし、各部の構成及び機能を次のようにする。光電変換部は、基板内に設けられ、キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する。不純物領域部は、基板内に設けられ、キャリア極性が第１の導電型である。第２不純物層は、第１不純物層の基板の一方の表面側の表面上に接して形成され、キャリア極性が第１の導電型とは逆の第２の導電型である。第３不純物層は、第２不純物層上に接して形成され、不純物領域部に接続され、かつ、キャリア極性が第１の導電型である。そして、ゲート電極は、第３不純物層を覆うように第３不純物層上に形成される。
【００１７】
また、本開示の電子機器は、上記本開示の固体撮像装置と、固体撮像装置の出力信号に対して所定の処理を施す信号処理回路とを備える構成とする。
【００１８】
さらに、本開示の固体撮像装置の製造方法は、次の手順で行う。まず、キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部を、基板内に形成する。次いで、キャリア極性が第１の導電型とは逆の第２の導電型である第２不純物層を、第１不純物層の基板の一方の表面側の表面上に接して形成する。次いで、キャリア極性が第１の導電型である第３不純物層を、第２不純物層上に接して形成する。次いで、ゲート電極を、第３不純物層を覆うように第３不純物層上に形成する。そして、キャリア極性が第１の導電型である不純物領域部を、第３不純物層と接続されるように基板内に形成する。
【００１９】
上述のように、本開示の固体撮像装置では、キャリア極性が第１の導電型である第１不純物層を含む光電変換部上に、キャリア極性が第２の導電型である第２不純物層、及び、キャリア極性が第１の導電型である第３不純物層をこの順で形成する。さらに、本開示の固体撮像装置では、第３不純物層を不純物領域部と接続し、かつ、第３不純物層を覆うようにゲート電極を形成する。
【００２０】
このような構成の固体撮像装置では、光電変換部から第２不純物層を介して第３不純物層に向かう方向（基板の厚さ方向）に、光電変換期間中に光電変換部で溢れた余剰電荷のオーバーフロー経路を形成することができる。そして、第３不純物層に流れ込む余剰電荷は、第３不純物層に接続された不純物領域部に排出される。
【発明の効果】
【００２１】
上述のように、本開示の固体撮像装置では、光電変換中に光電変換部で溢れた余剰電荷を、第２不純物層、第３不純物層、及び、不純物領域部を介して画素の外部に確実に排出することができる。それゆえ、本開示によれば、例えばブルーミングや混色などの発生をより一層抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本開示の第１の実施形態に係る固体撮像装置の概略ブロック構成図である。
【図２】第１の実施形態の固体撮像装置における画素の等価回路図である。
【図３】第１の実施形態の固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【図４】第１の実施形態の固体撮像装置におけるフォトダイオード付近の概略平面図である。
【図５】第１の実施形態の固体撮像装置におけるオーバーフロー動作の原理を説明するための図である。
【図６】第１の実施形態の固体撮像装置におけるオーバーフロー動作時のタイムチャートを示す図である。
【図７】第１の実施形態に係る固体撮像装置の製造手法を説明するための図である。
【図８】第１の実施形態に係る固体撮像装置の製造手法を説明するための図である。
【図９】第１の実施形態に係る固体撮像装置の製造手法を説明するための図である。
【図１０】第１の実施形態に係る固体撮像装置の製造手法を説明するための図である。
【図１１】第１の実施形態に係る固体撮像装置の製造手法を説明するための図である。
【図１２】第１の実施形態に係る固体撮像装置を備える撮像装置の概略ブロック構成図である。
【図１３】第２の実施形態に係る固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【図１４】第３の実施形態に係る固体撮像装置におけるフォトダイオード付近の概略平面図である。
【図１５】第３の実施形態の固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【図１６】第３の実施形態の固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【図１７】第４の実施形態に係る固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【図１８】第４の実施形態の固体撮像装置におけるフォトダイオード付近の概略平面図である。
【図１９】従来の裏面照射型の固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【図２０】従来の表面照射型の固体撮像装置におけるフォトダイオード付近の概略構成断面図である。
【発明を実施するための形態】
【００２３】
以下に、本開示の実施形態に係る固体撮像装置の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．第１の実施形態：基本構成例
２．第２の実施形態：転送ゲートの仕事関数を調整する構成例
３．第３の実施形態：転送ゲートを縦型の転送ゲートで構成する例
４．第４の実施形態：オーバーフロードレインを別途設ける構成例
５．各種変形例
【００２４】
＜１．第１の実施形態＞
［固体撮像装置の全体構成］
本開示の第１の実施形態に係る固体撮像装置の単位画素の内部構成を説明する前に、固体撮像装置の全体構成について、図面を参照しながら具体的に説明する。
【００２５】
（１）固体撮像装置の構成
図１に、第１の実施形態に係る固体撮像装置の概略ブロック構成を示す。なお、本実施形態では、固体撮像装置として、裏面照射型のＣＭＯＳイメージセンサを例に挙げ説明する。
【００２６】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１０１と、垂直駆動部１０２と、カラム処理部１０３と、水平駆動部１０４と、システム制御部１０５とを備える。なお、画素アレイ部１０１、垂直駆動部１０２、カラム処理部１０３、水平駆動部１０４、及び、システム制御部１０５は、図１には示さない一枚の半導体基板（チップ）上に形成される。
【００２７】
さらに、ＣＭＯＳイメージセンサ１００は、信号処理部１０８、及び、データ格納部１０９を備える。なお、信号処理部１０８、及び、データ格納部１０９は、ＣＭＯＳイメージセンサ１００とは別の基板に設けられた、例えばＤＳＰ(Digital Signal Processor)やソフトウェアにより処理を行う外部信号処理部で構成されてもよい。また、信号処理部１０８、及び、データ格納部１０９を、例えば画素アレイ部１０１等が形成される半導体基板と同じ半導体基板上に搭載してもよい。
【００２８】
画素アレイ部１０１は、行列状に２次元配置された複数の単位画素（以下、単に画素という）を備える。なお、各画素には、入射光量に対応した電荷量の光電荷（以下、単に電荷という）を発生して内部に蓄積する光電変換素子（本実施形態ではフォトダイオード）が設けられる。
【００２９】
画素アレイ部１０１は、さらに、行列状に２次元配置された複数の画素の行毎に、行方向（図１では左右方向）に沿って形成された画素駆動線１０６と、列毎に、列方向（図１では上下方向）に沿って形成された垂直信号線１０７とを備える。なお、各画素駆動線１０６は対応する行の画素に接続され、各垂直信号線１０７は対応する列の画素に接続される。
【００３０】
また、画素駆動線１０６の一端は、該画素駆動線１０６に対応する垂直駆動部１０２の行の出力端に接続され、垂直信号線１０７の一端は、該垂直信号線１０７に対応するカラム処理部１０３の列の入力端に接続される。なお、図１では、説明を簡略化するため、行毎の画素駆動線１０６を１本の信号線で示すが、後述のように、通常、画素を構成する各種トランジスタをそれぞれ駆動する複数の信号線が行毎に設けられる。
【００３１】
垂直駆動部１０２は、例えば、シフトレジスタ、アドレスデコーダ等の回路素子により構成され、画素アレイ部１０１の各画素に各種駆動信号を出力して、各画素を駆動する。この際、垂直駆動部１０２は、例えば、全画素同時に、又は、行単位で画素を駆動する。なお、図１では、説明を簡略化するため、垂直駆動部１０２の具体的な構成の図示を省略するが、垂直駆動部１０２は、一般に、読出し走査系、及び、掃出し走査系の２つの走査系を有する。
【００３２】
読出し走査系は、画素から信号を読み出す際に、行単位で、画素アレイ部１０１の画素を順次、選択走査する。なお、垂直駆動部１０２の読出し走査系により選択走査された行の各画素から出力される画素信号は、対応する垂直信号線１０７を介してカラム処理部１０３に供給される。
【００３３】
掃出し走査系は、画素中の光電変換素子に蓄積された電荷の掃出し走査を行う。この掃出し操作は、読出し走査系により読出し走査が行われる行（読出し行）に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して行う。この掃出し走査系の掃出し走査により、読出し行の画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。すなわち、掃出し走査系における不要電荷の掃出し動作（リセット動作）により、いわゆる電子シャッタ動作が行われる。なお、ここでいう、「電子シャッタ動作」とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことである。
【００３４】
読出し走査系の動作（読み出し動作）により読み出される信号は、その直前の読出し動作、又は、電子シャッタ動作以降に画素アレイ部１０１に照射された光量に対応する信号である。そして、直前の読出し動作における読出しタイミング、又は、電子シャッタ動作における掃出しタイミングから、今回の読出し動作における読出しタイミングまでの期間が、画素における電荷の蓄積時間（露光時間）となる。
【００３５】
カラム処理部１０３は、画素アレイ部１０１の画素列毎に、選択行の各画素から垂直信号線１０７を介して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３６】
具体的には、カラム処理部１０３は、信号処理として少なくとも、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理等のノイズ除去処理を行う。カラム処理部１０３におけるＣＤＳ処理により、例えば、リセットノイズ、増幅トランジスタの閾値ばらつき等に起因する画素固有の固定パターンノイズを除去することができる。なお、上述したノイズ除去機能以外に、例えば、ＡＤ（Analog to Digital）変換機能をカラム処理部１０３に設けて、デジタル信号を出力する構成にしてもよい。
【００３７】
水平駆動部１０４は、例えば、シフトレジスタ、アドレスデコーダ等の回路素子により構成され、カラム処理部１０３の画素列毎に設けられた単位回路（不図示）を順次、選択走査する。この水平駆動部１０４の選択走査により、カラム処理部１０３の各単位回路で信号処理された画素信号は順次、信号処理部１０８に出力される。
【００３８】
システム制御部１０５は、ＣＭＯＳイメージセンサ１００の各種動作のタイミング信号を生成する例えばタイミングジェネレータ等により構成される。そして、システム制御部１０５で生成された各種タイミング信号は、垂直駆動部１０２、カラム処理部１０３、及び、水平駆動部１０４に供給され、これらのタイミング信号に基づいて各部が駆動制御される。
【００３９】
信号処理部１０８は、少なくとも加算処理機能を有し、カラム処理部１０３から出力される画素信号に対して例えば加算処理等の各種信号処理を行う。また、データ格納部１０９は、信号処理部１０８で所定の信号処理を行う際に必要なデータを一時的に格納する。
【００４０】
（２）画素の構成
図２に、画素アレイ部１０１を構成する各画素の等価回路の一例を示す。画素１０は、通常、一つのフォトダイオード１１（光電変換素子）と、該一つのフォトダイオード１１に対して設けられたＭＯＳトランジスタからなる各種能動素子と、浮遊拡散領域１６（ＦＤ）とを備える。図２に示す例では、画素１０は、フォトダイオード１１と、転送トランジスタ１２と、増幅トランジスタ１３と、選択トランジスタ１４と、リセットトランジスタ１５と、浮遊拡散領域１６とを備える。なお、ここでは、各種トランジスタをキャリア極性がＮ型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）で構成した例を示す。
【００４１】
また、図２に示す例では、一つの画素１０に対して、行方向（図２では左右方向）に転送配線１７、アドレス配線１８及びリセット配線１９の３本の信号配線（画素駆動線１０６）を設け、列方向（図２では上下方向）に垂直信号線１０７を設ける例を示す。さらに、図２には、一つの画素１０内において、電源電圧Ｖｄｄの供給配線と、各種ＭＯＳトランジスタ間の接続配線とを設ける例を示す。なお、図２には示さないが、画素１０には、画素境界部分、及び、黒レベル検出画素に、遮光膜として利用される２次元配線も設けられる。
【００４２】
フォトダイオード１１は、入射光を、入射光の光量に対応する量の電荷（ここでは電子）に変換する（光電変換する）。なお、フォトダイオード１１のアノードは接地される。
【００４３】
転送トランジスタ１２は、フォトダイオード１１のカソードと、浮遊拡散領域１６との間に設けられる。転送トランジスタ１２は、そのゲートに垂直駆動部１０２から転送配線１７を介してハイレベルの転送信号（ＶＴＧ：電圧信号）が入力された際にオン状態となり、フォトダイオード１１で光電変換された電荷（電子）を浮遊拡散領域１６に転送する。なお、浮遊拡散領域１６に転送された電荷は、浮遊拡散領域１６において、電圧（電位）に変換される。
【００４４】
増幅トランジスタ１３のゲートは、浮遊拡散領域１６（ＦＤ）に接続される。また、増幅トランジスタ１３のドレインは、電源電圧Ｖｄｄの供給端子に接続され、増幅トランジスタ１３のソースは、選択トランジスタ１４を介して垂直信号線１０７に接続される。なお、垂直信号線１０７は、図２に示すように、画素１０の外部の定電流源２０に接続されており、これにより、増幅トランジスタ１３と定電流源２０とでソースフォロア回路が構成される。増幅トランジスタ１３は、浮遊拡散領域１６の電位を増幅し、その増幅信号を光蓄積信号（画素信号）として選択トランジスタ１４に出力する。
【００４５】
選択トランジスタ１４は、増幅トランジスタ１３と、垂直信号線１０７との間に設けられる。選択トランジスタ１４は、そのゲートに垂直駆動部１０２からアドレス配線１８を介してハイレベルのアドレス信号（ＶＳＥＬ）が入力された際にオン状態となり、増幅トランジスタ１３で増幅された電位に対応する電圧信号を垂直信号線１０７に出力する。なお、垂直信号線１０７に出力された各画素の電圧信号は、カラム処理部１０３に転送される。
【００４６】
リセットトランジスタ１５は、電源電圧Ｖｄｄの供給端子と、浮遊拡散領域１６との間に設けられる。リセットトランジスタ１５は、そのゲートに垂直駆動部１０２からリセット配線１９を介してハイレベルのリセット信号（ＶＲＳＴ）が入力された際にオン状態となり、浮遊拡散領域１６の電位を電源電圧Ｖｄｄにリセットする。
【００４７】
なお、本実施形態では、上記各種ＮＭＯＳトランジスタのゲートに接続された各種配線を行単位で設け、各種ＮＭＯＳトランジスタの上記動作を１行分の各画素に対して同時に行う。
【００４８】
［フォトダイオード付近の内部構成］
次に、本実施形態のＣＭＯＳイメージセンサ１００の画素１０の内部構成について説明する。図３及び４に、画素１０のフォトダイオード１１付近の概略構成を示す。なお、図３は、フォトダイオード１１付近の概略構成断面図であり、図４は、フォトダイオード１１、転送トランジスタ１２及び浮遊拡散領域１６間の配置関係を示す概略平面図である。ただし、図４中のＡ−Ａ断面が、図３中の一つのフォトダイオード１１付近の断面に対応する。
【００４９】
また、図３及び４では、説明を簡略化するため、後述する本実施形態のフォトダイオード１１で過剰に変換された電荷（余剰電子）の排出動作（オーバーフロー動作）に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のＣＭＯＳイメージセンサと同様の構成にすることができる。さらに、以下では、フォトダイオード１１及びその周辺の各種トランジスタが結線される配線層が形成される側の半導体基板１の一方の表面を基板表面１ａと称し、その反対側（光入射側）の表面を基板裏面１ｂ（他方の表面）と称す。
【００５０】
本実施形態のＣＭＯＳイメージセンサ１００は、半導体基板１（基板）と、半導体基板１の基板表面１ａの所定領域に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成された転送トランジスタ１２の転送ゲート３（ゲート電極）とを備える。
【００５１】
半導体基板１は、例えばＮ型のＳｉ基板で構成され、Ｐ型不純物層（以下、Ｐウエル４という）と、Ｎ層５（第１不純物層）と、Ｐ層６（第２不純物層）と、表面Ｎ層（第３不純物層）と、浮遊拡散領域１６（不純物領域部）とを有する。なお、Ｎ層５、Ｐ層６、表面Ｎ層、及び、浮遊拡散領域１６は、図３に示すように、Ｐウエル４内に埋め込むようにして形成される。
【００５２】
Ｎ層５は、キャリア極性がＮ型（第１の導電型）の不純物層であり、その不純物濃度は、例えば約１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度とすることができる。なお、本実施形態では、Ｎ層５でフォトダイオード１１（光電変換部）が構成され、Ｎ層５には、光電変換により生成された電子が蓄積される。
【００５３】
Ｐ層６は、キャリア極性がＰ型（第２の導電型）の不純物層であり、Ｎ層５の基板表面１ａ側の表面上に接して形成される。Ｐ層６は、光電変換時（電子蓄積期間中）にフォトダイオード１１のＮ層５で溢れた余剰電子を表面Ｎ層７（浮遊拡散領域１６）に排出する際のポテンシャル障壁（以下、オーバーフロー障壁という）として作用する。また、Ｐ層６は、暗電流を低減するピンニング層の役割も兼ねる。なお、本実施形態では、Ｐ層６の不純物濃度は、例えば約１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度とすることができる。
【００５４】
表面Ｎ層７は、キャリア極性がＮ型の不純物層であり、その不純物濃度は、例えば約１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度とすることができる。また、表面Ｎ層７の深さは、例えば約１０〜５０ｎｍ程度に設定することができる。表面Ｎ層７は、光電変換時にＮ層５で溢れた余剰電子の排出先の領域（オーバーフロードレイン）として機能する。
【００５５】
なお、表面Ｎ層７は、その基板表面１ａ側の表面が半導体基板１の基板表面１ａと面一になるように形成される。すなわち、表面Ｎ層７は、基板表面１ａに露出するように形成される。
【００５６】
また、表面Ｎ層７は、図３及び４に示すように、Ｐ層６の基板表面１ａ側の正方形状の表面上に接してかつ該表面を覆うように形成される。さらに、表面Ｎ層７は、図３及び４に示すように、浮遊拡散領域１６と対向するＰ層６の角部から浮遊拡散領域１６まで延在した領域に形成され、浮遊拡散領域１６に接続される。すなわち、本実施形態では、表面Ｎ層７は、Ｐ層６の領域上、及び、フォトダイオード１１及び浮遊拡散領域１６間のＰウエル４の領域上に形成される。
【００５７】
本実施形態では、上述のように、フォトダイオード１１の領域（受光部）は、Ｐ層６を２つのＮ層でサンドイッチした構造となる。また、本実施形態では、上述のように、Ｎ層５、Ｐ層６及び表面Ｎ層７の各不純物濃度を、比較的低く設定する（後述する浮遊拡散領域１６の不純物濃度に比べて低くする）。これにより、受光部における各ＰＮ接合界面におけるポテンシャル（不純物濃度）の変化が急峻でなくなり、ノイズの発生を抑制することができる。
【００５８】
なお、本実施形態では、転送ゲート３が非導通状態にある時の受光部の深さ方向のポテンシャル特性が、従来のＨＡＤ型構造（Ｐ＋／Ｎ−接合型）のフォトダイオードのそれと同様となるように、各不純物層の例えば不純物濃度等を適宜設定することが好ましい。この場合、本実施形態における受光部の設計時に、従来と同様の受光部のポテンシャル設計を適用することができ、例えば、飽和電荷量等の特性を従来と同様にして設計することができる。
【００５９】
浮遊拡散領域１６は、キャリア極性がＮ型の不純物層で構成され、その不純物濃度は、例えば約１×１０２０ｃｍ−３程度とすることができる。すなわち、本実施形態では、浮遊拡散領域１６の不純物濃度を表面Ｎ層７の不純物濃度より高くする。なお、本開示はこれに限定されず、浮遊拡散領域１６の不純物濃度と表面Ｎ層７の不純物濃度とを同程度にしてもよい。
【００６０】
ただし、表面Ｎ層７の不純物濃度を浮遊拡散領域１６と同様に高濃度に設定した場合、浮遊拡散領域１６に接続された外部端子の電位（例えば電源電圧Ｖｄｄ）が、表面Ｎ層７に伝わりやすくなる。この場合、信号電荷の転送時以外の期間においても、Ｐ層６のポテンシャル障壁が消失し、フォトダイオード１１内に蓄積された電子が漏洩する可能性がある。それゆえ、このようなフォトダイオード１１内の電子の漏洩を考慮した場合には、本実施形態のように、表面Ｎ層７の不純物濃度を浮遊拡散領域１６の不純物濃度より低く設定することが好ましい。
【００６１】
ゲート絶縁膜２は、表面Ｎ層７の表面を覆うように形成される。なお、ゲート絶縁膜２は、例えばＳｉＯ２膜等の絶縁膜で構成される。
【００６２】
転送ゲート３（ＴＧ）は、ゲート絶縁膜２上に接して形成される。すなわち、本実施形態では、転送ゲート３は、ゲート絶縁膜２を間に挟んで、表面Ｎ層７の表面を覆うように形成される。なお、転送ゲート３は、任意の導電性材料で形成することができ、例えば、不純物がドープされたポリシリコン等の材料で形成することができる。また、本実施形態では、転送ゲート３の厚さは約１００〜３００ｎｍ程度とすることができる。
【００６３】
なお、上述したＣＭＯＳイメージセンサ１００を構成する各種層及び各種領域の構成（例えば、不純物濃度、膜厚、形成材料等）は、上記例に限定されず、例えば、必要とする性能、用途等に条件に応じて適宜変更することができる。
【００６４】
［オーバーフロー動作の原理］
本実施形態のＣＭＯＳイメージセンサ１００では、電子蓄積期間（光電変換期間）中に転送ゲート３に印加するゲート電圧ＶＴＧの大きさを制御することにより、余剰電子のオーバーフロー動作を制御する。
【００６５】
具体的には、いま、フォトダイオード１１から浮遊拡散領域１６に信号電荷を転送（以下、完全転送という）する際、すなわち、転送ゲート３を導通状態にする際に転送ゲート３に印加するゲート電圧ＶＴＧをハイレベル電圧ＶＨ（第１電圧）とする。また、フォトダイオード１１及び浮遊拡散領域１６間を非導通状態にする際に転送ゲート３に印加するゲート電圧ＶＴＧをローレベル電圧ＶＬ（第２電圧）とする。さらに、フォトダイオード１１に光が照射され、光が電荷（電子）に変換される期間（電子蓄積期間）中に、転送ゲート３に印加するゲート電圧ＶＴＧをバイアス電圧ＶＭ（第３電圧）とする。
【００６６】
そして、本実施形態では、電子蓄積期間中に、転送ゲート３に印加するバイアス電圧ＶＭが、ハイレベル電圧ＶＨより小さく、かつ、ローレベル電圧ＶＬより大きいな正の値（ＶＬ＜ＶＭ＜ＶＨ）となるように、バイアス電圧ＶＭを設定する。例えば、ハイレベル電圧ＶＨを電源電圧Ｖｄｄとし、ローレベル電圧ＶＬをグランド電圧（０Ｖ）とすると、バイアス電圧ＶＭは、０＜ＶＭ＜Ｖｄｄの範囲の値で設定される。
【００６７】
なお、後述するように、本実施形態では、電子蓄積期間中には、余剰電子のみがフォトダイオード１１のＮ層５からＰ層６を介して表面Ｎ層７に排出されるようする。それゆえ、本実施形態では、電子蓄積期間中のＰ層６のオーバーフロー障壁が、余剰電子のみが表面Ｎ層７に排出されるようなポテンシャルとなるように、転送ゲート３に印加するバイアス電圧ＶＭ、並びに、各不純物層の例えば不純物濃度等の条件を適宜設定する。
【００６８】
ここで、まず、図５（ａ）及び（ｂ）を参照しながら、本実施形態のＣＭＯＳイメージセンサ１００におけるフォトダイオード１１の余剰電子のオーバーフロー動作の原理をより具体的に説明する。なお、図５（ａ）及び（ｂ）は、半導体基板１の基板表面１ａからフォトダイオード１１のＮ層５の底部にいたる深さ領域における、オーバーフロー動作時の電子に対するポテンシャルΦの変化を示す図である。
【００６９】
本実施形態において、転送ゲート３にローレベル電圧ＶＬ（＝０Ｖ）が印加された状態では、図５（ｂ）には示さないが、表面Ｎ層７の電子に対するポテンシャル障壁（Φ）は、Ｐ層６のポテンシャル障壁（オーバーフロー障壁）より高くなる。この場合、フォトダイオード１１内の電子は、表面Ｎ層７側に流れない。
【００７０】
しかしながら、電子蓄積期間中に、転送ゲート３に０＜ＶＭ＜Ｖｄｄの範囲の正のバイアス電圧ＶＭを印加すると、図５（ｂ）中の実線の特性に示すように、表面Ｎ層７の電子に対するポテンシャル障壁が、Ｐ層６のオーバーフロー障壁より低くなる。この結果、電子蓄積期間中にフォトダイオード１１で発生した余剰電子は、Ｐ層６のオーバーフロー障壁を越えて表面Ｎ層７に排出される。
【００７１】
すなわち、本実施形態では、転送ゲート３に０＜ＶＭ＜Ｖｄｄの範囲の正のバイアス電圧ＶＭを印加すると、フォトダイオード１１のＮ層５からＰ層６を介して表面Ｎ層７に向かう方向（半導体基板１の厚さ方向）にオーバーフロー経路が形成される。そして、表面Ｎ層７に排出された余剰電子は、浮遊拡散領域１６に転送される。
【００７２】
なお、フォトダイオード１１で蓄積された信号電荷を完全転送する際に、転送ゲート３にハイレベル電圧ＶＨ（＝Ｖｄｄ）を印加すると、図５（ｂ）中の一点鎖線の特性に示すように、Ｐ層６のオーバーフロー障壁が消失する。この場合には、フォトダイオード１１で蓄積された信号電荷（電子）は、Ｐ層６及び表面Ｎ層７を介して、浮遊拡散領域１６に転送される。
【００７３】
次に、図６（ａ）〜（ｃ）を参照しながら、電子蓄積期間中のオーバーフロー動作と、信号電荷の完全転送時の画素信号の読み出し動作との関係をより具体的に説明する。なお、図６（ａ）〜（ｂ）は、それぞれ、所定の画素１０における選択トランジスタ１４、リセットトランジスタ１５、及び、転送トランジスタ１２の動作のタイミングチャートである。具体的には、図６（ａ）〜（ｃ）には、それぞれ、選択トランジスタ１４に印加されるアドレス信号（ＶＳＥＬ）、リセットトランジスタ１５に印加されるリセット信号（ＶＲＳＴ）、及び、転送トランジスタ１２に印加される転送信号（ＶＴＧ）の信号波形を示す。
【００７４】
まず、所定の画素１０において、図６（ａ）に示すように、フォトダイオード１１の電子蓄積期間中の所定の時刻ｔ１に、選択トランジスタ１４のゲート電圧ＶＳＥＬがローレベル（例えば、０Ｖ）からハイレベル（例えば、Ｖｄｄ）に切り替わる。これにより、所定の画素１０が選択状態となる。
【００７５】
また、時刻ｔ１において、図６（ｂ）に示すように、リセットトランジスタ１５のゲートに、例えば振幅Ｖｄｄのパルス電圧が印加され、リセットトランジスタ１５がオン状態となる。これにより、浮遊拡散領域１６に蓄積された不要な電荷がリセットトランジスタ１５を介して排出され、リセットレベルの読み出し動作が行われる。
【００７６】
なお、このリセットレベルの読み出し期間は、図６（ｃ）に示すように、電子蓄積期間でもあるので、この期間中には、転送トランジスタ１２の転送ゲート３に、ＶＬ＜ＶＭ＜ＶＨの範囲内の正のバイアス電圧ＶＭが印加される。それゆえ、このリセットレベルの読み出し期間（蓄積期間）には、図５（ａ）及び（ｂ）で説明したように、フォトダイオード１１内の余剰電子がＰ層６及び表面Ｎ層７を介して、浮遊拡散領域１６に排出される。
【００７７】
その後、時刻ｔ２（＞ｔ１）に、図６（ｃ）に示すように、転送トランジスタ１２のゲート電圧ＶＴＧが、中間レベル（ＶＭ）からハイレベル（例えばＶＨ＝Ｖｄｄ）に切り替わる。これにより、転送ゲート３（フォトダイオード１１及び浮遊拡散領域１６間）が導通状態となり、フォトダイオード１１に蓄積された信号電荷が浮遊拡散領域１６に完全転送され、信号レベルの読み出し動作が開始される。なお、信号レベルの読み出し動作は、時刻ｔ２から選択トランジスタ１４のゲート電圧ＶＳＥＬがハイレベルからローレベルに切り替わる時刻ｔ３までの間に行われる。本実施形態では、このようにして、フォトダイオード１１の余剰電子のオーバーフロー動作、信号電荷の完全転送動作、及び、信号レベルの読み出し動作を行う。
【００７８】
［ＣＭＯＳイメージセンサの製造方法］
次に、本実施形態のＣＭＯＳイメージセンサ１００の製造手法の一例を、図７〜１１を参照しながら説明する。ここでは、主に、フォトダイオード１１（受光部）の作製工程から浮遊拡散領域１６の作製工程までの手順を説明する。それゆえ、図７〜１１には、説明を簡略化するため、所定の画素１０のフォトダイオード１１の形成領域付近の概略断面図を示す。なお、図７〜１１で説明する工程以外の工程は、従来の裏面照射型のＣＭＯＳイメージセンサの作製手法と同様にして実施することができる。
【００７９】
まず、半導体基板１として、Ｎ型のＳｉ基板を用意する。次いで、半導体基板１上に、ＳＴＩ（Shadow Trench Isolation）、又は、ＬＯＣＯＳ（Local Oxidation of Silicon）の手法により、素子分離領域を形成する（不図示）。その後、イオン注入法により、半導体基板１にＰ型不純物を注入し、半導体基板１のイオン注入側の表面（基板表面１ａ）の所定領域に所定深さのＰウエル４を形成する。
【００８０】
次いで、半導体基板１の基板表面１ａ上に、フォトレジスト膜５０を形成する。その後、フォトリソグラフィー技術を用いて、フォトレジスト膜５０に対してパターニング処理を施し、図７に示すように、フォトダイオード１１の形成領域のフォトレジスト膜５０を除去して開口部５０ａを形成する。これにより、フォトレジスト膜５０の開口部５０ａに半導体基板１の基板表面１ａが露出する。
【００８１】
次いで、図７に示すように、イオン注入法により、半導体基板１のフォトレジスト膜５０側からＮ型不純物を半導体基板１に注入して、フォトダイオード１１のＮ層５をＰウエル４内の所定深さの位置に形成する。
【００８２】
次いで、図８に示すように、イオン注入法により、半導体基板１のフォトレジスト膜５０側からＰ型不純物を半導体基板１に注入して、Ｐ層６をＮ層５の基板表面１ａ側の表面上に接して形成する。この際、図７に示す工程で使用したフォトレジスト膜５０を用いて（同一マスクを用いて）Ｐ層６を形成するので、Ｐ層６の基板面内方向の端部の位置は、Ｎ層５に対して自己整合的に決定される。なお、本実施形態では、Ｎ層５及びＰ層６をこの順で形成する例を示すが、本開示はこれに限定されず、Ｐ層６をＮ層５より先に形成してもよい。
【００８３】
次いで、フォトレジスト膜５０を除去した後、半導体基板１の基板表面１ａ上に、再度、フォトレジスト膜５１を形成する。その後、フォトリソグラフィー技術を用いて、フォトレジスト膜５１に対してパターニング処理を施し、図９に示すように、表面Ｎ層７の形成領域のフォトレジスト膜５１を除去して開口部５１ａを形成する。これにより、フォトレジスト膜５１の開口部５１ａに半導体基板１の基板表面１ａが露出する。
【００８４】
次いで、図９に示すように、イオン注入法により、半導体基板１のフォトレジスト膜５１側からＮ型不純物を半導体基板１に注入して、表面Ｎ層７をＰ層６上及びＰウエル４上に形成する。なお、この際、表面Ｎ層７の基板表面１ａ側の表面が、基板表面１ａに露出するように、表面Ｎ層７を形成する。
【００８５】
次いで、フォトレジスト膜５１を除去した後、熱酸化法により、半導体基板１の基板表面１ａ上の所定領域に、ＳｉＯ２膜を形成する。次いで、ＳｉＯ２膜上に、ＣＶＤ（Chemical Vapor Deposition）法により、例えばポリシリコン膜や金属膜を積層して、ゲート電極膜を形成する。
【００８６】
次いで、ゲート電極膜の転送ゲート３の形成領域にレジストマスクを設ける。具体的には、フォトダイオード１１の上部に形成されたゲート電極膜の領域、及び、フォトダイオード１１と後の工程で形成する浮遊拡散領域１６との接続領域となる表面Ｎ層７の一部の領域上に形成されたゲート電極膜の領域にレジストマスクを設ける。そして、レジストマスク以外の領域のゲート電極膜及びＳｉＯ２膜を除去する。その後、レジストマスクを除去する。この結果、図１０に示すように、基板表面１ａ上には、フォトダイオード１１の上部、及び、フォトダイオード１１と浮遊拡散領域１６との接続領域となる表面Ｎ層７の一部の領域を覆うように、ゲート絶縁膜２及び転送ゲート３がこの順で形成される。
【００８７】
次いで、基板表面１ａに露出した表面Ｎ層７の一部を含む浮遊拡散領域１６の形成領域以外の領域をマスクする。そして、浮遊拡散領域１６の形成領域に、イオン注入法により、Ｎ型不純物を注入し、その後、活性化アニール処理を施して、浮遊拡散領域１６を形成する。これにより、図１１に示すように、表面Ｎ層７と接続された浮遊拡散領域１６が形成される。
【００８８】
その後、図示しないが、従来の裏面照射型のＣＭＯＳイメージセンサの製造手法と同様にして、半導体基板１の基板裏面１ｂを、例えばＣＭＰ（化学機械研磨）法等の手法により、研磨して薄肉化する。次いで、半導体基板１の基板裏面１ｂ上に、例えばＣＶＤ法等の手法により、カラーフィルタ及びオンチップレンズをこの順で形成する。そして、オンチップレンズ上に保護膜を形成する。本実施形態では、このようにしてＣＭＯＳイメージセンサ１００を作製する。
【００８９】
［本実施形態で得られる各種効果］
本実施形態のＣＭＯＳイメージセンサ１００は、上述のように、フォトダイオード１１のＮ層５上にＰ層６を設け、さらに、Ｐ層６上に、基板表面１ａに露出しかつ浮遊拡散領域１６に接続された表面Ｎ層７を設ける。そして、表面Ｎ層７を覆うように、転送トランジスタ１２の転送ゲート３を設ける。本実施形態では、各画素１０を上述のような構成にすることにより、Ｐ層６に電子に対するオーバーフロー障壁を形成する。
【００９０】
さらに、本実施形態では、電子蓄積期間中、オーバーフロー障壁を消失させるハイレベル電圧ＶＨ（例えば電源電圧Ｖｄｄ）と、転送ゲート３を非導通状態とするローレベル電圧ＶＬ（例えば０Ｖ）との間の正のバイアス電圧ＶＭを転送ゲート３に印加する。これにより、表面Ｎ層７のポテンシャル障壁をＰ層６のオーバーフロー障壁より低くして、フォトダイオード１１の余剰電子を、Ｐ層６（オーバーフロー障壁）を介して表面Ｎ層７に排出する。なお、表面Ｎ層７に排出された余剰電子は、浮遊拡散領域１６に転送され、最終的には画素の外部に排出される。
【００９１】
それゆえ、本実施形態では、裏面照射型のＣＭＯＳイメージセンサ１００においても、フォトダイオード１１の余剰電子をより確実に画素の外部に排出することができ、例えばブルーミングや混色などの発生をより一層抑制することができる。
【００９２】
さらに、上述した本実施形態のＣＭＯＳイメージセンサ１００における余剰電子の排出機構は、例えば、上記特許文献２で提案されている余剰電子の排出機構に対して次のような利点を有する。
【００９３】
特許文献２では、上述のように、裏面照射型の固体撮像装置において、フォトダイオードの上部にコンタクトを形成し、該コンタクトを介してフォトダイオードの余剰電子を排出する。この手法では、半導体基板上でオーミック接触が得られるコンタクトを形成するために、キャリアがショットキー障壁を量子力学的にトンネリングできるようにする必要がある。この場合、コンタクトに接触する半導体層を約１×１０２０ｃｍ−３程度の高濃度不純物層で構成する必要がある。すなわち、特許文献２で提案されている技術では、フォトダイオードの上部に、高不純物濃度を有する不純物層を設ける必要がある。
【００９４】
また、特許文献２の技術では、フォトダイオードを、ＨＡＤ型のフォトダイオードとするためには、表面Ｎ＋層の周囲に、空乏化しない高不純物濃度のＰ＋層、或いは、深さ方向に空乏化しないような厚さの不純物層を形成する必要がある。
【００９５】
しかしながら、このような特許文献２の余剰電子の排出機構では、画素特性に次のような悪影響を及ぼす可能性がある。
（１）フォトダイオードの上部にコンタクトを形成するための開口部をエッチングで形成するので、そのエッチングダメージがフォトダイオードの周囲に形成される空乏層内に入り込み、暗電流が発生する可能性がある。
（２）オーバーフロー障壁部を高濃度のＰ型不純物層で形成した場合、該Ｐ型不純物層とフォトダイオードのＮ層との界面における接合濃度の変化が非常に急峻となり、接合電界が高くなる。この場合にも、暗電流が発生しやすくなる。
（３）オーバーフロー障壁部のＰ層を基板の深さ方向において十分な厚さで形成した場合、フォトダイオードのＮ層の位置がより深くなるので、浮遊拡散領域への信号電荷の転送が困難になり、残像が生じる場合がある。
【００９６】
それに対して、本実施形態では、転送ゲート３により表面Ｎ層７のポテンシャル制御を行って、余剰電子のオーバーフロー経路を形成する。すなわち、本実施形態では、フォトダイオード１１の上部に直接にコンタクトを形成する必要がない。それゆえ、本実施形態では、コンタクト形成時のダメージが発生しないので、上記（１）で説明した特許文献２の問題を解消することができ、暗電流の抑制効果を向上させることができる。
【００９７】
また、本実施形態では、半導体基板１の最表面側に形成する表面Ｎ層７の不純物濃度を高濃度にする必要がないので、オーバーフロー障壁となるＰ層６の不純物濃度も低く設定することができる。この場合には、受光部のＰＮ接合界面の接合電界を低くすることができるので、上記（２）で説明した特許文献２の問題も解消することができ、暗電流の発生を抑制することができる。
【００９８】
さらに、本実施形態では、オーバーフロー障壁となるＰ層６を厚くする必要がないので、上記（３）で説明した残像の問題も解消することができる。
【００９９】
なお、上記特許文献２で提案されている余剰電子の排出手法以外では、例えば、従来のＨＡＤ型フォトダイオードにおいて、電子蓄積期間中に、転送ゲートが完全に非導通状態とならない電圧を転送ゲートに与える手法も考えられる。この場合には、転送ゲートの下部に形成される転送トランジスタのチャネル部がオーバーフロー経路として利用される。すなわち、この場合には、半導体基板の基板面内方向にオーバーフロー経路が形成される。
【０１００】
しかしながら、例えば、フォトダイオード及び浮遊拡散領域間の距離、転送ゲート長、レジスト線幅などの寸法は、製造時のマスクずれや、加工プロセスに起因したばらつきによって変動する。それゆえ、画素の微細化が進んだ場合、例えばフォトダイオード及び浮遊拡散領域間の距離、転送ゲート長、レジスト線幅などの寸法の面内方向のばらつきが大きくなる。
【０１０１】
このような寸法の面内方向のばらつきが大きくなると、オーバーフロー障壁のポテンシャルの画素毎のばらつきが顕著になる。すなわち、転送ゲートの下部をオーバーフロー障壁とする手法では、画素の微細化が進むと、転送ゲート下部のオーバーフロー障壁を安定して形成することが困難になる可能性がある。また、オーバーフロー障壁のポテンシャルのばらつきが大きいと、このばらつきが電荷飽和時の出力時に固定パターンノイズとして現れる可能性がある。
【０１０２】
それに対して、本実施形態では、上述のように、フォトダイオード１１の余剰電子のオーバーフロー経路は、半導体基板１の厚さ方向に形成される。さらに、本実施形態では、Ｎ型又はＰ型の不純物層をイオン注入法で形成する際の不純物の打ち込み深さを変えることにより、オーバーフロー経路を形成する。すなわち、本実施形態では、オーバーフロー経路の長さは、Ｎ層５、Ｐ層６及び表面Ｎ層７を作製する際の不純物の打ち込み深さにより決定されるので、上述した基板表面１ａの面内方向の加工ばらつきに依存しない。また、本実施形態では、上述した基板表面１ａの面内方向の加工ばらつきではＰ層６の不純物濃度が変化しないので、加工ばらつきによるオーバーフロー障壁のポテンシャルの変動もない。
【０１０３】
それゆえ、本実施形態のＣＭＯＳイメージセンサ１００では、画素１０の微細化が進んでも、オーバーフロー障壁のポテンシャルのばらつきを小さくすることができ、安定して、オーバーフロー障壁を形成することができる。従って、本実施形態では、フォトダイオード１１の余剰電子を、ＣＭＯＳイメージセンサ１００の加工ばらつきに関係なく、均一にかつ正確に排出することができる。
【０１０４】
さらに、別の余剰電子の排出手法として、従来の裏面照射型のＣＭＯＳイメージセンサにおいて、別途、基板の面内方向にオーバーフロー経路を形成する手法も考えられる。しかしながら、この手法では、チップの面積が増加する。それに対して、本実施形態では、上述のように、半導体基板１の厚さ方向にオーバーフロー経路が形成される（別途、面内方向のオーバーフロー経路を形成する必要がない）ので、チップの面積増加を防止することができる。すなわち、本実施形態では、チップの面積を増加させることなく、オーバーフロー障壁を安定して形成することができる。
【０１０５】
［電子機器の構成］
上述した本実施形態のＣＭＯＳイメージセンサ１００（固体撮像装置）は、画像取込部に固体撮像装置を用いる任意の電子機器に搭載して用いることができる。電子機器としては、例えば、デジタルスチルカメラ、ビデオカメラ等の撮像装置（カメラシステム）、携帯電話機等の撮像機能を有する携帯端末装置、又は、画像読取部に固体撮像装置を用いる複写機などが挙げられる。ここでは、電子機器として撮像装置を例に挙げ、その構成について説明する。なお、電子機器に搭載されるカメラモジュールを撮像装置と称する場合もある。
【０１０６】
図１２に、本実施形態のＣＭＯＳイメージセンサ１００を適用した撮像装置の概略ブロック構成を示す。
【０１０７】
撮像装置１１０は、光学部１１１、上述した本実施形態のＣＭＯＳイメージセンサ１００、及び、カメラ信号処理回路であるＤＳＰ回路１１２（信号処理回路）を備える。また、撮像装置１１０は、フレームメモリ１１３、表示部１１４、記録部１１５、操作部１１６、及び、電源部１１７を備える。なお、ＤＳＰ回路１１２、フレームメモリ１１３、表示部１１４、記録部１１５、操作部１１６、及び、電源部１１７は、バスライン１１８を介して互いに電気的に接続される。
【０１０８】
光学部１１１は、例えばレンズ群等で構成される。光学部１１１は、被写体からの入射光（像光）を取り込んで、ＣＭＯＳイメージセンサ１００の撮像面上に入射光を結像する。
【０１０９】
ＣＭＯＳイメージセンサ１００は、光学部１１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。なお、ＣＭＯＳイメージセンサ１００は、上述したフォトダイオード１１の余剰電子の排出機能を備えるので、本実施形態では、例えばブルーミングや混色などがより一層抑制された高画質画像の撮影が可能になる。
【０１１０】
表示部１１４は、例えば液晶パネル、有機ＥＬ(Electro Luminescence)パネル等のパネルを備える表示装置で構成され、ＣＭＯＳイメージセンサ１００で撮像された動画又は静止画を表示する。記録部１１５は、ＣＭＯＳイメージセンサ１００で撮像された動画又は静止画を、例えば、ビデオテープ、ＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１１１】
操作部１１６は、ユーザの所定操作に基づいて、撮像装置１１０が有する各種機能を動作させるための操作指令信号を出力する。電源部１１７は、ＤＳＰ回路１１２、フレームメモリ１１３、表示部１１４、記録部１１５、及び、操作部１１６の動作電源となる各種電源を、それぞれ対応する各部に適宜供給する。
【０１１２】
なお、図１２に示す撮像装置１１０において、ＣＭＯＳイメージセンサ１００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１１３】
＜２．第２の実施形態＞
上記第１の実施形態では、フォトダイオード１１の電子蓄積期間中に、転送ゲート３に印加するゲート電圧ＶＴＧを調整することにより、余剰電子のオーバーフロー経路を画素１０内に形成する例を説明した。第２の実施形態では、別の手法により、余剰電子のオーバーフロー経路を画素内に形成する構成例を説明する。
【０１１４】
図１３に、本実施形態のＣＭＯＳイメージセンサにおける画素の内部構成を示す。図１３は、フォトダイオード付近の概略構成断面図である。なお、図１３では、説明を簡略化するため、フォトダイオード１１の余剰電子の排出動作（オーバーフロー動作）に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のＣＭＯＳイメージセンサと同様の構成にすることができる。また、図１３に示す本実施形態のＣＭＯＳイメージセンサ２００において、図３に示す第１の実施形態のＣＭＯＳイメージセンサ１００の構成と同様の構成には、同じ符号を付して示す。
【０１１５】
本実施形態のＣＭＯＳイメージセンサ２００は、半導体基板１と、半導体基板１の基板表面１ａの所定領域に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成された転送トランジスタ１２の転送ゲート２０３（ＴＧ）とを備える。なお、フォトダイオード１１周辺の各種回路（各種トランジスタ）、及び、ＣＭＯＳイメージセンサ２００の全体構成は、上記第１の実施形態（図１及び２参照）と同様の構成である。
【０１１６】
また、本実施形態では、半導体基板１及びゲート絶縁膜２は、上記第１の実施形態のそれらと同様の構成とする。すなわち、本実施形態のＣＭＯＳイメージセンサ２００においても、半導体基板１のＰウエル４中に形成されたフォトダイオード１１のＮ層５上に接して、低不純物濃度のＰ層６を設ける。さらに、本実施形態においても、Ｐ層６上に接して、余剰電子の排出先となる低不純物濃度の表面Ｎ層７を形成する。ただし、この際、表面Ｎ層７は、上記第１の実施形態と同様に、半導体基板１の基板表面１ａに露出するように形成され、かつ、浮遊拡散領域１６（ＦＤ）に接続される。そして、ゲート絶縁膜２は、表面Ｎ層７を覆うように、基板表面１ａ上に形成される。
【０１１７】
転送ゲート２０３は、上記第１の実施形態と同様に、ゲート絶縁膜２上に接して形成される。ただし、本実施形態では、転送ゲート２０３を、半導体基板１（Ｎ型のＳｉ基板）の仕事関数より小さな仕事関数を有する導電性材料で形成する。具体的には、仕事関数が４．６ｅＶ以下、より好ましくは４．３ｅＶ以下である導電性材料で、転送ゲート２０３を形成する。
【０１１８】
上述のような仕事関数を有する導電性材料としては、例えば、Ｔｉ、Ｖ、Ｎｉ、Ｚｒ、Ｎｉ、Ｍｏ、Ｒｕ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ等の金属、これらの金属を含む合金、又は、これらの金属の化合物を用いることができる。これらの導電性材料の中でも、本実施形態では、特に、Ｈｆ、Ｔａ等の金属、これらを含む合金、又は、これらの金属の化合物を用いることが好ましい。なお、例えば、ＨｆＳｉ（ハフニウムシリケート）の仕事関数は、約４．１〜４．３ｅＶ程度である。
【０１１９】
上述した構成の転送ゲート２０３にグランド電圧（０Ｖ）を印加すると、転送ゲート２０３の仕事関数と半導体基板１のそれとの関係から、電子に対する表面Ｎ層７のポテンシャル障壁をＰ層６のオーバーフロー障壁より低くすることができる。すなわち、本実施形態において転送ゲート２０３にグランド電圧を印加した場合には、例えば、上記第１の実施形態において転送ゲート３に正のバイアス電圧ＶＭを印加した場合の状態と同等の状態を得ることができる。この場合、フォトダイオード１１の余剰電子は、上記第１の実施形態と同様に、フォトダイオード１１のＮ層５から、Ｐ層６（オーバーフロー障壁）を越えて、表面Ｎ層７に排出される。
【０１２０】
それゆえ、本実施形態では、転送ゲート２０３の形成材料（仕事関数）を適宜選択することにより、転送ゲート２０３に別途、正のバイアス電圧ＶＭを印加することなく、フォトダイオード１１の余剰電子を排出することができる。なお、本実施形態では、フォトダイオード１１の信号電荷の完全転送時には、上記第１の実施形態と同様に、転送ゲート２０３に例えば電源電圧Ｖｄｄ等のハイレベル電圧ＶＨを印加して、Ｐ層６のオーバーフロー障壁を消失させる。
【０１２１】
上述のように、本実施形態のＣＭＯＳイメージセンサ２００では、転送ゲート３の形成材料の仕事関数を適宜設定することにより、フォトダイオード１１の余剰電子のオーバーフロー動作を制御することができる。また、オーバーフロー動作の際、フォトダイオード１１の余剰電子のオーバーフロー経路は、上記第１の実施形態と同様に、半導体基板１の厚さ方向に形成される。それゆえ、本実施形態のＣＭＯＳイメージセンサ２００においても、上記第１の実施形態と同様の効果が得られる。
【０１２２】
＜３．第３の実施形態＞
第３の実施形態では、上記第１の実施形態のＣＭＯＳイメージセンサ１００において、転送ゲートの構造を変えた構成例を説明する。
【０１２３】
図１４〜１６に、本実施形態のＣＭＯＳイメージセンサの画素の内部構成を示す。なお、図１４は、フォトダイオード、転送トランジスタ及び浮遊拡散領域間の配置関係を示す概略平面図である。また、図１５及び１６は、それぞれ、図１４中のＢ−Ｂ断面及びＣ−Ｃ断面を示す図であり、ともに、フォトダイオード付近の概略構成断面図である。
【０１２４】
なお、図１４〜１６では、説明を簡略化するため、フォトダイオードの余剰電子の排出動作に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のＣＭＯＳイメージセンサと同様の構成にすることができる。また、図１４〜１６に示す本実施形態のＣＭＯＳイメージセンサ３００において、図３及び４に示す第１の実施形態のＣＭＯＳイメージセンサ１００の構成と同様の構成には、同じ符号を付して示す。
【０１２５】
本実施形態のＣＭＯＳイメージセンサ３００は、半導体基板３０１と、半導体基板３０１の基板表面３０１ａの所定領域に形成されたゲート絶縁膜３０２と、ゲート絶縁膜３０２上に形成された転送トランジスタ１２の転送ゲート３０３（ＴＧ）とを備える。なお、フォトダイオード１１周辺の各種回路（各種トランジスタ）、及び、ＣＭＯＳイメージセンサ３００の全体構成は、上記第１の実施形態（図１及び２参照）と同様の構成である。
【０１２６】
半導体基板３０１は、例えばＮ型のＳｉ基板で構成され、Ｐウエル４と、Ｐウエル４内に埋め込むようにして形成されたＮ層５、Ｐ層６、表面Ｎ層７及び浮遊拡散領域１６とを有する。なお、Ｐウエル４、Ｎ層５、Ｐ層６、表面Ｎ層７、及び、浮遊拡散領域１６の構成（例えば、不純物濃度、厚さ等）は、上記第１の実施形態の対応するそれらと同様に構成することができる。
【０１２７】
また、本実施形態の半導体基板３０１では、図１５に示すように、フォトダイオード１１及び浮遊拡散領域１６間の表面Ｎ層７の一部の領域に、基板表面３０１ａから所定の深さ位置まで、半導体基板３０１の厚さ方向に延在した縦孔３０１ｃが形成される。なお、図１５に示す例では、縦孔３０１ｃは、Ｎ層５の底部付近（基板裏面３０１ｂ側の面付近）まで延在して形成される。
【０１２８】
ゲート絶縁膜３０２は、表面Ｎ層７の表面上、及び、縦孔３０１ｃを画成する半導体基板３０１の壁面上に形成される。なお、ゲート絶縁膜３０２は、上記第１の実施形態と同様に、例えばＳｉＯ２膜等の絶縁膜で構成される。
【０１２９】
転送ゲート３０３は、ゲート絶縁膜３０２上に接して形成され、基板表面３０１ａ上に形成された上面ゲート電極部３０３ａと、縦孔３０１ｃ内に埋め込まれた柱状の縦型ゲート電極部３０３ｂとで構成される。また、転送ゲート３０３は、上記第１の実施形態と同様に、任意の導電性材料で形成することができ、例えば、不純物がドープされたポリシリコン等の材料で形成することができる。
【０１３０】
なお、本実施形態では、図１４〜１６に示すように、縦型ゲート電極部３０３ｂの周囲は、表面Ｎ層７及びＰウエル４で覆われた構成を示すが、本開示はこれに限定されない。例えば、縦型ゲート電極部３０３ｂの周囲を、表面Ｎ層７で覆うような構成にしてもよい。
【０１３１】
本実施形態のＣＭＯＳイメージセンサ３００では、上記第１の実施形態と同様に、フォトダイオード１１の電子蓄積期間（光電変換期間）中に転送ゲート３０３に印加するゲート電圧ＶＴＧを適宜調整して、オーバーフロー動作を行う。
【０１３２】
具体的には、フォトダイオード１１の電子蓄積期間中、転送ゲート３０３には、Ｐ層６のオーバーフロー障壁を消失させるハイレベル電圧ＶＨと、オーバーフロー障壁を非導通状態とするローレベル電圧ＶＬとの間の正のバイアス電圧ＶＭを印加する。より具体的には、例えば、フォトダイオード１１の電子蓄積期間（光電変換期間）中に、０＜ＶＭ＜Ｖｄｄの範囲内のバイアス電圧ＶＭを転送ゲート３０３に印加する。
【０１３３】
この場合、フォトダイオード１１の上部は、上面ゲート電極部３０３ａで覆われているので、電子に対する表面Ｎ層７のポテンシャル障壁がＰ層６のオーバーフロー障壁より低くなる。この結果、フォトダイオード１１の電子蓄積期間（光電変換期間）中には、フォトダイオード１１の余剰電子が、Ｐ層６及び表面Ｎ層７を介して浮遊拡散領域１６に排出される。
【０１３４】
上述のように、本実施形態のＣＭＯＳイメージセンサ３００においても、上記第１の実施形態と同様にして、光電変換期間中に、フォトダイオード１１の余剰電子を画素の外部に排出することができる。また、この際、フォトダイオード１１の余剰電子のオーバーフロー経路は、上記第１の実施形態と同様に、半導体基板３０１の厚さ方向に形成される。それゆえ、本実施形態のＣＭＯＳイメージセンサ３００のように、転送ゲート３０３を縦型の転送ゲートで構成した場合においても、上記第１の実施形態と同様の効果が得られる。
【０１３５】
また、本実施形態では、転送ゲート３０３に縦型ゲート電極部３０３ｂを設けているので、フォトダイオード１１内の信号電荷を浮遊拡散領域１６に完全転送する際には、縦型ゲート電極部３０３ｂの延在方向に沿って転送チャネルが形成される。すなわち、本実施形態では、フォトダイオード１１内の信号電荷を浮遊拡散領域１６に完全転送する際には、信号電荷を、半導体基板１の厚さ方向に沿って転送することができる。それゆえ、本実施形態では、画素の微細化が図られた場合でも、フォトダイオード１１の飽和電荷量や感度の向上を図ることができ、かつ、信号電荷の転送効率を向上させることができる。
【０１３６】
＜４．第４の実施形態＞
上記第１〜第３の実施形態では、フォトダイオードの余剰電子を浮遊拡散領域に排出する例を説明したが、本開示はこれに限定されず、余剰電子の排出領域を浮遊拡散領域とは別の領域に設けてもよい。第４の実施形態では、その一構成例を説明する。
【０１３７】
図１７及び１８に、本実施形態のＣＭＯＳイメージセンサのフォトダイオード付近の概略構成を示す。図１７は、フォトダイオード付近の概略構成断面図であり、図１８は、フォトダイオード及びオーバーフロードレイン間の配置関係を示す概略平面図である。ただし、図１７は、図１８中のＤ−Ｄ断面に対応する。
【０１３８】
なお、図１７及び１８では、説明を簡略化するため、フォトダイオードの余剰電子の排出動作（オーバーフロー動作）に関連する要部のみを示す。その他の内部構成は、従来の裏面照射型のＣＭＯＳイメージセンサと同様の構成にすることができる。さらに、図１７及び１８に示す本実施形態のＣＭＯＳイメージセンサ４００において、図３及び４に示す第１の実施形態のＣＭＯＳイメージセンサ１００の構成と同様の構成には、同じ符号を付して示す。
【０１３９】
本実施形態のＣＭＯＳイメージセンサ４００は、半導体基板４０１と、半導体基板４０１の基板表面４０１ａの所定領域に形成されたゲート絶縁膜４０２とを備える。さらに、ＣＭＯＳイメージセンサ４００は、ゲート絶縁膜４０２上に形成された、転送トランジスタ１２の転送ゲート３（ＴＧ）、及び、制御ゲート４０３（ＣＧ）を備える。なお、転送ゲート３は、上記第１の実施形態のそれと同様に構成することができるので、ここでは、その構成の説明は省略する。
【０１４０】
半導体基板４０１は、例えばＮ型のＳｉ基板で構成され、Ｐウエル４と、Ｐウエル４内に埋め込むようにして形成されたＮ層５、浮遊拡散領域１６、Ｐ層４０４、表面Ｎ層４０５及びオーバーフロードレイン４０６（ＯＦＤ）とを有する。
【０１４１】
なお、フォトダイオードのＮ層５、及び、浮遊拡散領域１６は、上記第１の実施形態の対応するそれらと同様に構成することができる。
【０１４２】
Ｐ層４０４は、Ｎ層５の基板表面４０１ａ側の表面の一部に接して形成される。本実施形態では、Ｐ層４０４が、フォトダイオード１１の余剰電子に対するオーバーフロー障壁として作用する。なお、Ｐ層４０４の不純物濃度は、上記第１の実施形態のＰ層６と同様に、例えば約１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度とすることができる。
【０１４３】
表面Ｎ層４０５は、上記第１の実施形態の表面Ｎ層７と同様に構成することができる。すなわち、表面Ｎ層４０５は、Ｐ層４０４の基板表面４０１ａ側の表面上に接して形成され、かつ、表面Ｎ層４０５の基板表面４０１ａ側の表面が、基板表面４０１ａに露出するように形成される。また、表面Ｎ層４０５のＮ型不純物濃度も、例えば約１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度とし、表面Ｎ層４０５の深さも、例えば約１０〜５０ｎｍ程度とすることができる。
【０１４４】
ただし、本実施形態では、表面Ｎ層４０５は、図１７及び１８に示すように、Ｐ層６の領域上、及び、フォトダイオード１１及びオーバーフロードレイン４０６間のＰウエル４の領域上に形成される。すなわち、本実施形態では、フォトダイオード１１の余剰電子の排出先となる表面Ｎ層４０５がオーバーフロードレイン４０６に接続される。
【０１４５】
オーバーフロードレイン４０６は、キャリア極性がＮ型の不純物層で構成され、その不純物濃度は、例えば約１×１０２０ｃｍ−３程度とすることができる。また、図１７及び１８には示さないが、オーバーフロードレイン４０６は、コンタクトを介して電源電圧Ｖｄｄの供給端子に接続される。
【０１４６】
さらに、本実施形態では、オーバーフロードレイン４０６を、互いに隣り合う画素間の分離部（分離領域）に形成し、互いに隣り合う画素間でオーバーフロードレイン４０６を共有する。図１７及び１８には、２次元方向に互いに隣り合う４つの画素（Ｎ層５又はフォトダイオード１１）のそれぞれから略等距離に位置する分離領域にオーバーフロードレイン４０６を形成し、該４つの画素で一つのオーバーフロードレイン４０６を共有する例を示す。なお、本開示はこれに限定されず、画素毎に一つのオーバーフロードレイン４０６を設けてもよい。ただし、ＣＭＯＳイメージセンサ４００の小型化等の観点では、本実施形態のように、複数の画素で一つのオーバーフロードレイン４０６を共有することが好ましい。
【０１４７】
ゲート絶縁膜４０２は、表面Ｎ層４０５の領域上、及び、転送トランジスタ１２のチャネル部上に形成される。また、ゲート絶縁膜４０２は、上記第１の実施形態のゲート絶縁膜２と同様に、例えばＳｉＯ２膜等の絶縁膜で構成される。
【０１４８】
制御ゲート４０３は、表面Ｎ層４０５の領域に形成されたゲート絶縁膜４０２上に接して形成される。すなわち、制御ゲート４０３は、ゲート絶縁膜４０２を介して表面Ｎ層４０５の領域を覆うように形成される。なお、制御ゲート４０３は、転送ゲート３と同様に、任意の導電性材料で形成することができ、例えば、不純物がドープされたポリシリコン等の材料で形成することができる。また、制御ゲート４０３の厚さは、転送ゲート３と同様に、約１００〜３００ｎｍ程度とすることができる。
【０１４９】
上記構成の本実施形態のＣＭＯＳイメージセンサ４００では、上記第１の実施形態と同様に、フォトダイオード１１の電子蓄積期間（光電変換期間）中に制御ゲート４０３に印加するゲート電圧ＶＴＧを適宜調整して、オーバーフロー動作を行う。
【０１５０】
具体的には、フォトダイオード１１の電子蓄積期間中には、制御ゲート４０３に、Ｐ層４０４のオーバーフロー障壁を消失させるハイレベル電圧ＶＨと、Ｐ層４０４を非導通状態とするローレベル電圧ＶＬとの間の正のバイアスＶＭを印加する。より具体的には、例えば、フォトダイオード１１の電子蓄積期間（光電変換期間）中に、０＜ＶＭ＜Ｖｄｄの範囲内のバイアスＶＭを制御ゲート４０３に印加する。
【０１５１】
この場合、フォトダイオード１１の上部に形成された表面Ｎ層４０５は、制御ゲート４０３で覆われているので、表面Ｎ層４０５のポテンシャル障壁がＰ層４０４のオーバーフロー障壁より低くなる。この結果、フォトダイオード１１の電子蓄積期間中には、フォトダイオード１１の余剰電子が、Ｐ層４０４及び表面Ｎ層４０５を介してオーバーフロードレイン４０６に排出される。なお、このオーバーフロー動作時に、制御ゲート４０３に印加する電圧信号は、例えば、ＣＭＯＳイメージセンサ４００の垂直駆動部１０２（図１参照）から供給される。
【０１５２】
上述のように、本実施形態のＣＭＯＳイメージセンサ４００においても、上記第１の実施形態と同様にして、光電変換期間中に、フォトダイオード１１の余剰電子を画素の外部に排出することができる。また、この際、フォトダイオード１１の余剰電子のオーバーフロー経路は、上記第１の実施形態と同様に、半導体基板４０１の厚さ方向に形成される。それゆえ、本実施形態のＣＭＯＳイメージセンサ４００においても、上記第１の実施形態と同様の効果が得られる。
【０１５３】
＜５．各種変形例＞
次に、上記各種実施形態のＣＭＯＳイメージセンサの変形例について説明する。
【０１５４】
［変形例１］
上記第３及び第４の実施形態では、フォトダイオードの電子蓄積期間中に、表面Ｎ層のポテンシャル障壁を転送ゲート又は制御ゲートに印加する電圧で制御する例を説明したが、本開示はこれに限定されない。例えば、上記第３及び第４の実施形態の各構成に、上記第２の実施形態の構成を適用してもよい。
【０１５５】
すなわち、上記第第３及び第４の実施形態の各構成において、転送ゲート又は制御ゲートを、半導体基板（Ｎ型のＳｉ基板）の仕事関数より小さな仕事関数（４．６ｅＶ以下、より好ましくは４．３ｅＶ以下）を有する導電性材料で形成してもよい。この場合も、上記各種実施形態と同様の効果が得られる。
【０１５６】
［変形例２］
上記第１〜３の実施形態では、表面Ｎ層のポテンシャル障壁を転送ゲートで制御する例を説明したが、本開示はこれに限定されない。表面Ｎ層のポテンシャル障壁を制御するための制御ゲートを、転送ゲートと併設し、制御ゲート及び転送ゲートの両方により表面Ｎ層のポテンシャル障壁を制御してもよい。この場合、例えば、半導体基板の基板表面において、転送ゲートをフォトダイオード及び浮遊拡散領域間のチャネル部上に形成し、制御ゲートをフォトダイオードのＮ層（又はＰ層）を覆うように形成すればよい。
【０１５７】
この例の構成を例えば第１又は第３の実施形態に適用した場合には、フォトダイオードの電子蓄積期間中に、転送ゲート及び制御ゲートに印加する電圧をともに、正のバイアス電圧ＶＭ（例えば０＜ＶＭ＜Ｖｄｄ）に設定して、オーバーフロー動作を制御する。
【０１５８】
また、この例の構成を例えば第２の実施形態に適用した場合には、制御ゲート及び転送ゲートの両方を半導体基板（Ｎ型のＳｉ基板）の仕事関数より小さな仕事関数（４．６ｅＶ以下、より好ましくは４．３ｅＶ以下）を有する導電性材料で形成する。そして、フォトダイオードの電子蓄積期間中には、制御ゲート及び転送ゲートの両方にグランド電圧を印加することにより、オーバーフロー動作を制御することができる。
【０１５９】
上述のような構成にすることにより、画素内に、上記各種実施形態と同様に、オーバーフロー経路を形成することができ、上記各種実施形態と同様の効果が得られる。なお、この例の構成は、余剰電子の排出動作だけでなく、例えば、フォトダイオードのピンニング効果、信号電荷の完全転送動作等の各種動作を、個別にきめ細やかに制御する必要がある用途に好適である。
【０１６０】
［変形例３］
上記各種実施形態では、フォトダイオードのＮ層上に形成されたＰ層の基板表面側の表面を全て覆うように、表面Ｎ層を形成する例を説明したが、本開示はこれに限定されない。表面Ｎ層が余剰電子の転送先となる浮遊拡散領域又はオーバーフロードレインに接続されていれば、Ｐ層の表面の一部を覆うように表面Ｎ層を形成してもよい。
【０１６１】
この場合にも、オーバーフロー動作時には、上記各種実施形態と同様に、半導体基板の厚さ方向にオーバーフロー経路を形成することができ、最終的には、該オーバーフロー経路を介して浮遊拡散領域又はオーバーフロードレインに余剰電子を排出することができる。それゆえ、この例の構成においても、上記各種実施形態と同様の効果が得られる。
【０１６２】
［変形例４］
上記各種実施形態のＣＭＯＳイメージセンサにおいて、半導体基板内の各種層及び各種領域の導電型（Ｎ型又はＰ型）を反転してもよい。具体的には、上記各種実施形態のＣＭＯＳイメージセンサでは、信号電荷を電子とする例を説明したが、Ｎ型の半導体基板内にフォトダイオードをＰ型の不純物層で構成し、信号電荷として正孔を用いてもよい。なお、上記第４の実施形態（図１７及び１８参照）において、半導体基板内の各種層及び各種領域の導電型（Ｎ型又はＰ型）を反転した場合には、オーバーフロードレイン４０６は、グランド電圧（０Ｖ）の端子に接続される。
【０１６３】
このように、半導体基板内の各種層及び各種領域の導電型（Ｎ型又はＰ型）を反転しても、上述した各種実施形態におけるフォトダイオードの余剰電荷の排出技術は、同様に適用可能であり、同様の効果が得られる。
【０１６４】
［変形例５］
上記各種実施形態では、裏面照射型のＣＭＯＳイメージセンサに、本開示のフォトダイオードの余剰電荷の排出技術を適用する例を説明したが、本開示はこれに限定されない。本開示のフォトダイオードの余剰電荷の排出技術は、表面照射型のＣＭＯＳイメージセンサにも適用可能である。
【０１６５】
この場合、Ｎ型シリコン基板を介する経路、並びに、Ｐ層及び表面Ｎ層を介する厚さ方向の経路の２つのオーバーフロー経路が画素内に形成される。それゆえ、この場合にも、フォトダイオードの余剰電荷をより確実に画素の外部に排出することができ、例えばブルーミングや混色などの発生をより一層抑制することができる。なお、この場合には、転送ゲートを、例えばＩＴＯ（Indium Tin Oxide）等の透明電極で形成することが好ましい。
【０１６６】
［変形例６］
上記各種実施形態では、複数の画素が行列状に２次元配置されたＣＭＯＳイメージセンサを例に挙げて説明したが、本開示はこれに限定されない。上述した各種実施形態におけるフォトダイオードの余剰電荷の排出技術は、例えば、画素アレイ部の列毎にカラム処理部を配置するカラム方式の固体撮像装置全般に対しても適用可能であり、同様の効果が得られる。
【０１６７】
［変形例７］
上記各種実施形態におけるフォトダイオードの余剰電荷の排出技術は、可視光の入射光量の分布を検知して画像を撮像する固体撮像装置に限らず、他の波長域の光線を検知する固体撮像装置にも適用可能である。
【０１６８】
例えば、赤外線やＸ線、又は、粒子等の入射量の分布を画像として撮像する固体撮像装置にも、上記各種実施形態における余剰電荷の排出技術は適用可能である。さらに、上記各種実施形態における余剰電荷の排出技術は、例えば、広義の意味では、圧力や静電容量など、他の物理量の分布を検知して、その分布を画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般にも適用可能である。
【０１６９】
なお、本開示は、以下のような構成を取ることもできる。
（１）
基板と、
前記基板内に設けられ、キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、
前記基板内に設けられ、キャリア極性が前記第１の導電型である不純物領域部と、
前記第１不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第１の導電型とは逆の第２の導電型である第２不純物層と、
前記第２不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第１の導電型である第３不純物層と、
前記第３不純物層を覆うように前記第３不純物層上に形成されたゲート電極と
を備える固体撮像装置。
（２）
前記光電変換部及び前記不純物領域部間を導通状態する際に前記ゲート電極に印加する電圧を第１電圧とし、前記光電変換部及び前記不純物領域部間を非導通状態する際に前記ゲート電極に印加する電圧を第２電圧とした場合、前記光電変換部の光電変換期間中に、前記ゲート電極に前記第１電圧より小さく、かつ、前記第２電圧より大きい第３電圧が印加される
（１）に記載の固体撮像装置。
（３）
前記ゲート電極の仕事関数が、４．６ｅＶ以下である
（１）に記載の固体撮像装置。
（４）
さらに、前記光電変換部で生成された前記信号電荷を電圧に変換する浮遊拡散領域部と、
前記光電変換部で生成された前記信号電荷を前記浮遊拡散領域部に転送する転送トランジスタとを備え、
前記不純物領域部が、前記浮遊拡散領域部であり、
前記ゲート電極が、前記転送トランジスタの転送ゲートである
（１）〜（３）のいずれか一項に記載の固体撮像装置。
（５）
前記ゲート電極が、前記基板の厚さ方向に沿って延在した縦型ゲート電極部を有し、
前記縦型ゲート電極部が、前記光電変換部及び前記不純物領域部間の一部の領域に形成される
（４）に記載の固体撮像装置。
（６）
さらに、前記光電変換部、前記第２不純物層、前記第３不純物層、及び、ゲート電極を含む画素を複数備え、
前記不純物領域部が、互いに隣り合う画素間の分離領域に形成され、該互いに隣り合う画素間で共有される
（１）〜（３）のいずれか一項に記載の固体撮像装置。
（７）
前記光電変換部が、前記基板の他方の表面側から受光する
（１）〜（６）のいずれか一項に記載の固体撮像装置。
（８）
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である
（１）〜（７）のいずれか一項に記載の固体撮像装置。
（９）
基板と、前記基板内に設けられ、キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部と、前記基板内に設けられ、キャリア極性が前記第１の導電型である不純物領域部と、前記第１不純物層の前記基板の一方の表面側の表面上に接して形成され、キャリア極性が前記第１の導電型とは逆の第２の導電型である第２不純物層と、前記第２不純物層上に接して形成され、前記不純物領域部に接続され、かつ、キャリア極性が前記第１の導電型である第３不純物層と、前記第３不純物層を覆うように前記第３不純物層上に形成されたゲート電極とを有する固体撮像装置と、
前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路と
を備える電子機器。
（１０）
キャリア極性が第１の導電型である第１不純物層を含み、かつ、入射光を信号電荷に光電変換する光電変換部を、基板内に形成するステップと、
キャリア極性が前記第１の導電型とは逆の第２の導電型である第２不純物層を、前記第１不純物層の前記基板の一方の表面側の表面上に接して形成するステップと、
キャリア極性が前記第１の導電型である第３不純物層を、前記第２不純物層上に接して形成するステップと、
ゲート電極を、前記第３不純物層を覆うように前記第３不純物層上に形成するステップと、
キャリア極性が前記第１の導電型である不純物領域部を、前記第３不純物層と接続されるように前記基板内に形成するステップと
を含む固体撮像装置の製造方法。
【符号の説明】
【０１７０】
１…半導体基板、１ａ…基板表面、１ｂ…基板裏面、２…ゲート絶縁膜、３…転送ゲート、４…Ｐウエル、５…Ｎ層、６…Ｐ層、７…表面Ｎ層、１０…画素、１１…フォトダイオード、１２…転送トランジスタ、１３…増幅トランジスタ、１４…選択トランジスタ、１５…リセットトランジスタ、１６…浮遊拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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