(57)【要約】【課題】フォトダイオードの特性劣化を抑制する。【解決手段】本実施形態の固体撮像装置において、フォトダイオード１は、半導体基板１５０内の溝ＲＸ内に埋め込まれた第１の導電型の第１の半導体層１０と、第１の半導体層１０に沿って半導体基板１５０内に設けられる第１の導電型の第１の不純物領域１５１と、を含む。【選択図】図５
2013162077.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイを含む半導体基板と、
前記画素アレイ内に設けられる複数のフォトダイオードと、
第１の波長帯域の色に対応する第１のフィルタ及び前記第１の波長帯域の波長より長い波長を含む第２の波長帯域の色に対応する第２のフィルタを含み、前記半導体基板の第１の面に対して垂直方向において前記画素アレイと重なる位置に設けられるカラーフィルタ層と、
を具備し、
前記各フォトダイオードは、前記半導体基板内の溝内に埋め込まれた第１の導電型の第１の半導体層と、前記第１の半導体層の上面上に設けられる第２の半導体層と、前記第１の半導体層に沿って前記半導体基板内に設けられる前記第１の導電型の第１の不純物領域と、前記第２の半導体層内の前記第１の半導体層側に設けられる前記第１の導電型の第２の不純物領域と、を含み、
前記フォトダイオードは、前記第１及び第２のフィルタのうちいずれか１つのフィルタにそれぞれ対応し、
前記第２のフィルタに対応する前記フォトダイオードの前記第１の半導体層が埋め込まれる前記溝の深さは、前記第１のフィルタに対応する前記フォトダイオードの前記第１の半導体層が埋め込まれる前記溝の深さより大きい、
ことを特徴とする固体撮像装置。
【請求項２】
画素アレイを含む半導体基板と、
前記画素アレイ内に設けられ、前記半導体基板内の溝内に埋め込まれた第１の導電型の第１の半導体層と、前記第１の半導体層に沿って前記半導体基板内に設けられる前記第１の導電型の第１の不純物領域と、をそれぞれ含む複数のフォトダイオードと、
を具備することを特徴とする固体撮像装置。
【請求項３】
前記各フォトダイオードは、
前記第１の半導体層の上面上に設けられる第２の半導体層と、
前記第２の半導体層内の前記第１の半導体層側に設けられる前記第１の導電型の第２の不純物領域と、をさらに含むことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１の半導体層は、ＳｉＧｅ層であることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記各フォトダイオードは、前記第１の半導体層と前記半導体基板との間に設けられる第３の半導体層を、さらに含むことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
第１の波長帯域の色に対応する第１のフィルタ及び前記第１の波長帯域の波長より長い波長を含む第２の波長帯域の色に対応する第２のフィルタを含み、前記半導体基板の第１の面に対して垂直方向において前記画素アレイと重なる位置に設けられるカラーフィルタ層と、
をさらに具備し、
前記第２のフィルタに対応する前記フォトダイオードの前記第１の半導体層が埋め込まれる前記溝の深さは、前記第１のフィルタに対応する前記フォトダイオードの前記第１の半導体層が埋め込まれる前記溝の深さより大きい、
ことを特徴とする請求項２乃至５のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。
【０００３】
形成される画像の解像度の向上及びチップコストの低減のため、イメージセンサを形成する素子の微細化が、推進されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００-２９４７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
イメージセンサが含む素子の微細化を図る技術を提案する。
【課題を解決するための手段】
【０００６】
実施形態の固体撮像装置は、画素アレイを含む半導体基板と、前記画素アレイ内に設けられ、前記半導体基板内の溝内に埋め込まれた第１の導電型の第１の半導体層と、前記第１の半導体層に沿って前記半導体基板内に設けられる前記第１の導電型の第１の不純物領域と、をそれぞれ含む複数のフォトダイオードと、を含む。
【図面の簡単な説明】
【０００７】
【図１】固体撮像装置のチップのレイアウトの一例を示す平面図。
【図２】固体撮像装置の構造例を示す断面図。
【図３】固体撮像装置の画素アレイの回路構成の一例を示す等価回路図。
【図４】固体撮像装置の画素アレイのレイアウトの一例を示す平面図。
【図５】第１の実施形態の固体撮像装置が含む光電変換素子の構造例を示す断面図。
【図６】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図７】第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。
【図８】第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。
【図９】第１の実施形態の固体撮像装置の構成例を示す断面図。
【図１０】第２の実施形態の固体撮像装置の構造の一例を示す断面図。
【図１１】第３の実施形態の固体撮像装置の構造の一例を示す断面図。
【図１２】第３の実施形態の固体撮像装置の製造方法の一工程を説明するための図。
【図１３】第３の実施形態の固体撮像装置の製造工程の一工程を説明するための図。
【図１４】実施形態の固体撮像装置の変形例を説明するための図。
【図１５】実施形態の固体撮像装置の変形例を説明するための図。
【図１６】実施形態の固体撮像装置の変形例を説明するための図。
【発明を実施するための形態】
【０００８】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、実質的に同一の符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１）  第１の実施形態  
図１乃至図９を参照して、第１の実施形態に係る固体撮像装置及び固体撮像装置の製造方法について説明する。
【００１０】
（ａ）  全体構成  
図１乃至図５を用いて、第１の実施形態に係る固体撮像装置について、説明する。
【００１１】
図１乃至図４を用いて、固体撮像装置の全体構成について説明する。
【００１２】
図１は、固体撮像装置（以下、イメージセンサとよぶ）のチップのレイアウト例を示す模式図である。図２は、イメージセンサ１００の構造を模式的に示す断面図である。
【００１３】
図１に示されるように、本実施形態のイメージセンサにおいて、画素アレイ１２０及びそれを制御するための回路が形成される領域（周辺回路領域とよぶ）１２１が、１つの半導体基板（チップ）１１０内に設けられている。
【００１４】
画素アレイ１２０は、複数の単位セルＵＣを含む。各単位セルＵＣは、外部からの入射光を電気信号へ変換するための光電変換素子（以下では、画素ともよぶ）を含む。１つの単位セルＵＣは、少なくとも１つの画素を含む。
【００１５】
互いに隣接する単位セル及びそれに含まれる画素の形成領域は、素子分離領域９に取り囲まれている。
【００１６】
図１及び図２に示されるように、本実施形態のイメージセンサ１００において、画素アレイ１２０及び周辺回路領域１２１が、１つの半導体基板１５０内に設けられている。半導体基板１５０は、素子が形成される素子形成基板である。半導体基板１５０は、例えば、ｐ型シリコン単結晶基板である。半導体基板１５０は、シリコン単結晶基板に限定されず、例えば、ＳＯＩ（Silicon-On-Insulator）基板の絶縁体上に形成されたシリコン層（エピタキシャル層）でもよい。
【００１７】
図１及び図２に示されるように、画素アレイ１２０内に、少なくとも１つの光電変換素子１を含む単位セルＵＣの形成領域（以下では、単位セル形成領域ともよぶ）ＵＡが、２次元に配列されている。単位セル形成領域ＵＡは、半導体基板１５０内に設けられた半導体領域である。単位セル形成領域ＵＡは、少なくとも１つのフォトダイオードの形成領域（以下では、フォトダイオード形成領域とよぶ）を含む。フォトダイオード１の形成領域は、単位セル形成領域ＵＡ内に設けられている。単位セル形成領域ＵＡ及び単位セルの構造については、後述する。
【００１８】
本実施形態において、１つの光電変換素子としてのフォトダイオード１は、１つの画素に対応する。フォトダイオード１は、画像に対応する入射光（被写体からの光）を、入射光の光量に応じた電気信号（電荷、電圧）に光電変換する。フォトダイオード１は、光電変換によってフォトダイオード１内に発生した電荷を蓄積できる。例えば、フォトダイオード１を用いて、ＣＭＯＳセンサ又はＣＣＤセンサが形成される。
【００１９】
図２に示されるように、フォトダイオード１は、半導体基板１５０内に形成された少なくとも１つの不純物半導体層から形成される。本実施形態のイメージセンサが含むフォトダイオード１の構造については、後述する。
【００２０】
半導体基板１５０内に、フローティングディフュージョン（浮遊拡散層、信号検出部）６としての不純物半導体層が、設けられている。
【００２１】
フォトダイオード１とフローティングディフュージョン６との間において、トランスファゲート２としての電界効果トランジスタが、半導体基板１５０上に設けられている。トランスファゲート２のゲート電極２１は、ゲート絶縁膜２２を介して、半導体基板１５０上に設けられている。
【００２２】
素子分離領域９は、隣接する単位セル形成領域ＵＡ及び隣接するフォトダイオード形成領域を取り囲むように、半導体基板１５０内に設けられている。素子分離領域９によって、互いに隣接する単位セルＵＣ及びフォトダイオード１が、電気的に分離される。画素アレイ１２０内の素子分離領域９内に、素子分離層９０が設けられている。画素アレイ１２０内において、素子分離層９０は、例えば、不純物半導体層（素子分離不純物層とよぶ）又はＳＴＩ構造の絶縁膜（素子分離絶縁膜とよぶ）によって、形成される。
【００２３】
周辺回路領域１２１は、画素アレイ１２０に隣接するように、半導体基板１５０内に設けられる。周辺回路領域１２１内には、アナログ回路やロジック回路などの周辺回路が設けられている。より具体的には、画素アレイ１２０の動作を制御する回路や、ＡＤ（Analog - digital）変換回路のような画素アレイ１２０からの信号を処理する回路が、周辺回路領域１２１内に設けられている。
【００２４】
周辺回路領域１２１は、例えば、素子分離領域によって、画素アレイ１２０から電気的に分離されている。周辺回路領域１２１を区画するための素子分離領域内には、例えば、ＳＴＩ構造の素子分離絶縁膜９１が埋め込まれている。
【００２５】
周辺回路領域１２１内の回路は、電界効果トランジスタ７、抵抗素子、容量素子などの複数の素子によって形成される。図２においては、図示の簡単化のため、電界効果トランジスタ７のみが、示されている。また、図２において、１つの電界効果トランジスタのみが図示されているが、半導体基板１５０上に、複数のトランジスタが設けられている。
【００２６】
例えば、周辺回路領域１２１内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、半導体基板１５０内のウェル領域１５９内に設けられている。ウェル領域１５９内に、２つの拡散層（不純物半導体領域）７３が設けられている。これらの２つの拡散層７３は、トランジスタ７のソース／ドレインとして、機能する。２つの拡散層７３間のウェル領域（チャネル領域）表面に、ゲート絶縁膜７２を介して、ゲート電極７１が設けられる。これによって、ウェル領域１５９上に、電界効果トランジスタ７が、形成される。
【００２７】
尚、電界効果トランジスタ７が、ｐチャネル型であるかｎチャネル型であるかは、そのトランジスタ７が設けられるウェル領域１５の導電型及びソース／ドレインとなる拡散層７３の導電型によって、決まる。また、電界効果トランジスタ７は、電界効果トランジスタ７を含む回路に応じて、エンハンス型の場合もあるし、デプレッション型の場合もある。
【００２８】
トランジスタ２，７のゲート電極２１，７１及びフォトダイオード３の上面を覆うように、複数の層間絶縁膜９２が、半導体基板１５０上に積層されている。層間絶縁膜９２には、例えば、酸化シリコンが用いられる。
【００２９】
本実施形態のイメージセンサには、多層配線技術が用いられている。すなわち、各配線レベル（基板表面を基準とした高さ）に応じて、積層された層間絶縁膜９２内に、複数の配線８０が設けられている。各配線８０は、層間絶縁膜９２内のそれぞれに埋め込まれたプラグ８１，ＣＰ１，ＣＰ２によって、直上の配線レベルに位置する他の配線に、電気的に接続されている。尚、遮光膜や素子及び回路に接続されないダミー層が、層間絶縁膜９２内に設けられている。遮光膜及びダミー層は、配線８０と実質的に同時に形成される。
【００３０】
トランジスタ２，７のゲート電極２１，７１やソース／ドレイン７３、半導体基板１５０上に形成された素子の端子は、コンタクトプラグＣＰ１を介して、半導体基板１５０側から数えて１番目（最下層）の配線レベルに位置する配線８０に接続される。複数の配線８０は、半導体基板１５０上に設けられた複数の素子を接続する。これによって、複数の回路が形成される。
【００３１】
ここで、本実施形態において、素子が形成された面、より具体的には、トランジスタ２，７のゲート電極２１，７１が設けられている半導体基板１５０の面（第１の面）を半導体基板１５０の表面とよぶ。半導体基板１５０の表面上には、多層配線技術によって形成された層間絶縁膜９２が設けられている。そして、半導体基板１５０の表面に対向する面（第２の面）を、裏面とよぶ。
【００３２】
本実施形態において、図２に示されるように、半導体基板１５０の裏面側に、例えば、保護層（図示せず）や接着層（図示せず）を介して、カラーフィルタ層ＣＦが設けられる。カラーフィルタ層ＣＦは、半導体基板１５０の裏面側において画素アレイ１２０上方に、設けられている。
【００３３】
例えば、本実施形態において、単板式のイメージセンサ１００が形成される。単板式の画素アレイ１２０は、単一の画素アレイ１２０で複数の色情報を取得する。１つの画素にそれぞれ対応するように、赤、青及び緑のうち少なくとも１色のカラーフィルタが取り付けられている。
【００３４】
この場合、カラーフィルタ層ＣＦは、例えば、赤（Ｒ）に対応する波長の光を透過するフィルタ、緑（Ｇ）に対応する波長の光を透過するフィルタ及び青（Ｂ）に対応する波長の光を透過するフィルタを含み、それらのフィルタが所定のパターンで配列されている。１つの色のフィルタが、１つのフォトダイオードに対応するように、カラーフィルタ層ＣＦが形成されている。尚、カラーフィルタ層ＣＦは、赤、緑及び青に加え、黄色や可視光の全波長域を透過させる白（Ｗ）のフィルタを含んでいてもよい。カラーフィルタ７０は、例えば、ベイヤー配列やＷＲＧＢ配列などの配列パターンを有する。
【００３５】
マイクロレンズアレイＭＬは、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタ層ＣＦ上に取り付けられている。
【００３６】
マイクロレンズアレイＭＬは、カラーフィルタ層ＣＦを介して、画素アレイ１２０と重なる位置に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード３）にそれぞれ対応するマイクロレンズが２次元に配列されることによって、形成されている。マイクロレンズアレイＭＬは、入射光（被写体からの光）を集光する。尚、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦを取り付けるための接着層／保護層は、入射光に対して透過性を有する。
【００３７】
図２に示されるように、マイクロレンズアレイＭＬが取り付けられた面は、半導体基板１５０の裏面である。このように、本実施形態のイメージセンサにおいて、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦは、トランジスタのゲート電極７１及び層間絶縁膜９２が設けられた面（表面）とは、反対側の面（裏面）に設けられている。素子が形成された半導体基板１５０は、層間絶縁膜９２とマイクロレンズアレイＭＬとに挟まれている。画像に対応する入射光（被写体からの光）は、マイクロレンズアレイＭＬ及びカラーフィルタＣＦを経由して、半導体基板１５０の裏面側から画素アレイ１２０に照射される。  
本実施形態のイメージセンサのように、素子が形成された基板１５０の表面に対向する裏面から、被写体からの光が画素に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
【００３８】
例えば、ＴＳＶ（Through Silicon Via）技術によって、半導体基板１５０の表面側から裏面側に向かって半導体基板１５０内を貫通するように、貫通孔（開口部）が半導体基板１５０内に形成される。その貫通孔内に、ビア（貫通ビア）８８が埋め込まれる。貫通孔の側面上に、絶縁層９８が設けられ、貫通ビア８８は、絶縁層９８によって、半導体基板１５０から電気的に分離されている。貫通ビア８８は、コンタクトプラグＣＰ２を経由して、層間絶縁膜９２内の配線８０に接続される。また、貫通ビア８８は、半導体基板１５０の裏面上に設けられたパッド（電極）８９に接続される。パッド８９は、貫通ビア８８上及び絶縁層９９上に設けられている。パッド８９は、絶縁層９９によって半導体基板１５０から電気的に分離されている。このように、裏面照射型イメージセンサにおいて、半導体基板１５０の裏面側に、パッド８９が設けられてもよい。
【００３９】
半導体基板１５０の表面側において、支持基板１１９が、層間絶縁膜９２上に設けられている。支持基板１１９は、例えば、保護層（図示せず）及び接着層（図示せず）を介して、絶縁層９２上に積層される。支持基板１１９には、例えば、シリコン基板や絶縁性基板が用いられる。支持基板１１９と最上層の層間絶縁膜９２との間に、再配線技術によって形成された配線（以下では、再配線とよぶ）８２が、設けられてもよい。再配線８２は、絶縁層（例えば、樹脂層）９６に、覆われている。再配線８２は、電極（ビアプラグ）８３を介して、層間絶縁膜９２内の配線８０に接続される。再配線８２は、例えば、半導体基板１５０の表面側において、支持基板１１９上のパッド（図示）に接続されている。また、再配線８２によってパッドが形成される場合もある。
【００４０】
半導体基板１５０の表面側の再配線（パッド）８２及び半導体基板１５０の裏面側のパッド８９によって、イメージセンサ１００と外部装置との間において信号が入出力されたり、イメージセンサ１００に電圧が供給されたりする。
【００４１】
図３は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。  
複数の単位セルＵＣは、画素アレイ１２０内に、配置されている。各単位セルＵＣは、読み出し信号線ＲＤ１，ＲＤ２と垂直信号線ＶＳＬとの交差位置に、設けられている。
【００４２】
図３に示される単位セルＵＣは、１つの単位セルＵＣが２つの画素１Ａ，１Ｂを含む２画素１セル構造を有している。２画素１セル構造の単位セルＵＣにおいて、単位セルＵＣ内の素子の一部及び信号検出部（フローティングディフュージョン）が、２つの画素（フォトダイオード）１Ａ，１Ｂに対して共通化されている。
【００４３】
２画素１セル構造の単位セルＵＣは、単位セルＵＣ及び２つの画素１Ａ，１Ｂの動作を制御する制御素子（以下では、セル制御素子ともよぶ）として、例えば、５つの電界効果トランジスタ２Ａ，２Ｂ，３，４，５を含んでいる。各電界効果トランジスタ２Ａ，２Ｂ，３，４，５は、例えば、ｎチャネル型ＭＯＳトランジスタである。単位セルＵＣに含まれる５つの電界効果トランジスタのことを、トランスファゲート２Ａ，２Ｂ、アンプトランジスタ５、アドレストランジスタ４及びリセットトランジスタ３とそれぞれよぶ。
【００４４】
２画素１セル構造の単位セルＵＣは、２つの画素として２つのフォトダイオード１Ａ，１Ｂを含んでいる。２画素１セル構造の単位セルＵＣは、フォトダイオード１Ａに対応するトランスファゲート２Ａと、フォトダイオード１Ｂに対応するトランスファゲート２Ｂとを、含んでいる。
【００４５】
各フォトダイオード１Ａ，１Ｂのアノードは、接地されている（グランド端子に接続されている）。各フォトダイオード１Ａ，１Ｂのカソードは、対応するトランスファゲート２Ａ，２Ｂの電流経路を介して、信号検出部６としてのフローティングディフュージョンに、接続されている。上述のように、フォトダイオード１Ａ，１Ｂは、マイクロレンズ及びカラーフィルタを通過した光を電気信号（信号電荷）に変換し、その電荷を蓄積する。フォトダイオード１Ａ，１Ｂ内の電荷によって、フォトダイオード１Ａ，１Ｂの端子間に電位差が生じる。以下では、フォトダイオード１Ａ，１Ｂを区別しない場合には、フォトダイオード１と表記する。
【００４６】
トランスファゲート２Ａ，２Ｂは、各フォトダイオード１Ａ，１Ｂの信号電荷の蓄積及び放出をそれぞれ制御する。トランスファゲート２Ａ，２Ｂのゲートは、読み出し信号線ＲＤ１，ＲＤ２にそれぞれ接続されている。トランスファゲート２Ａ，２Ｂの電流経路の一端は、フォトダイオード１Ａ，１Ｂのカソードにそれぞれ接続される。トランスファゲート２Ａ，２Ｂの電流経路の他端は、フローティングディフュージョンＦＤに接続されている。以下では、トランスファゲート２Ａ，２Ｂを区別しない場合には、トランスファゲート２と示す。トランスファゲート２は、リードトランジスタともよばれる。
【００４７】
２画素１セル構造の単位セルＵＣにおいて、リセットトランジスタ３、アドレストランジスタ４及びアンプトランジスタ５は、２つの画素１Ａ，１Ｂに共有されている。
【００４８】
リセットトランジスタ３は、フローティングディフュージョンＦＤの電位（アンプトランジスタ５のゲート電位）をリセットする。リセットトランジスタ３のゲートは、リセット信号線ＲＳＴに接続されている。リセットトランジスタ３の電流経路の一端は、フローティングディフュージョンＦＤに接続され、リセットトランジスタ３の電流経路の他端は、グランド端子に接続されている。尚、リセットトランジスタ３の電流経路の他端は、高電圧（電源ＶＤＤ）側の電源端子、又は、画素アレイ１２０内のオプティカルブロック領域（遮光領域）内の単位セル（基準電位セル）に接続されてもよい。
【００４９】
アドレストランジスタ４は、単位セルＵＣを選択する（活性化する）ための選択素子として機能する。アドレストランジスタ４のゲートは、アドレス信号線ＡＤＲに接続されている。アドレストランジスタ４の電流経路の一端は、アンプトランジスタ５の電流経路の他端に接続され、アドレストランジスタ１３４の電流経路の他端は、電源端子（例えば、グランド端子）に接続されている。
【００５０】
アンプトランジスタ５は、フローティングディフュージョンＦＤが保持するフォトダイオード１からの信号を増幅する。アンプトランジスタ５のゲートは、フローティングディフュージョンＦＤに接続されている。アンプトランジスタ５の電流経路の一端は、垂直信号線ＶＳＬに接続され、アンプトランジスタ５の電流経路の他端は、アドレストランジスタ４の電流経路の一端に接続されている。アンプトランジスタ５によって増幅された信号は、単位セル（又は画素）の信号として垂直信号線ＶＳＬに出力される。アンプトランジスタ５は、単位セルＵＣ内において、ソースフォロワとして機能する。
【００５１】
尚、単位セルＵＣは、アドレストランジスタ４を含まなくともよい。この場合、アドレス信号線ＡＤＲも設けられず、アンプトランジスタ５の電流経路の他端は、電源端子（例えば、グランド端子）に接続される。
【００５２】
本実施形態のイメージセンサ１００において、単位セルＵＣは、２画素１セル構造に限定されない。例えば、４画素１セル構造や８画素１セル構造のように、１つの単位セルＵＣが、３以上の画素（フォトダイオード）を含み、１つの単位セルＵＣ内において、３以上の画素が、１つのフローティングディフュージョン（信号検出部）６、１つのリセットトランジスタ３、１つのアドレストランジスタ４及び１つのアンプトランジスタ５を共有する構造でもよい。また、本実施形態のイメージセンサ１００は、１つの単位セルＵＣが１つの画素（フォトダイオード）を含む１画素１セル構造でもよい。
【００５３】
画素アレイ１２０の動作を制御する周辺回路として、タイミング生成回路１３０、垂直シフトレジスタ１３１、ＡＤ変換回路１３２、負荷トランジスタ１３６が、画素アレイ１２０と同じチップ１１０内に設けられている。尚、これら以外の回路も、周辺回路として、画素アレイ１２０と同じチップ１１０内に設けられている。
【００５４】
垂直シフトレジスタ１３１は、読み出し信号線ＲＤ１，ＲＤ２、アドレス信号線ＡＤＲ及びリセット信号線ＲＳＴに接続されている。垂直シフトレジスタ１３１は、所定の動作タイミングに基づいて、読み出し制御線ＲＤ１，ＲＤ２、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴの電位を制御し、画素アレイ１２０内の複数の単位セルＵＣをロウ単位で制御及び選択する。垂直シフトレジスタ１３１は、各単位セル内のトランジスタ２Ａ，２Ｂ，３，４，５のオン及びオフを制御するための制御信号（電圧パルス）を、所定の動作タイミングで、各制御線ＲＤ１，ＲＤ２，ＲＳＴ，ＡＤＲに出力する。そして、垂直シフトレジスタ１３１は、共通の制御線ＲＤ１，ＲＤ２，ＲＳＴ，ＡＤＲに接続された複数のトランジスタを、一括にオン又はオフにする。
【００５５】
ＡＤ変換回路１３２は、垂直信号線ＶＳＬに接続されている。ＡＤ変換回路１３２は、例えば、垂直信号線ＶＳＬに出力された画素アレイ１２０からの信号に、アナログ−デジタル変換処理やＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を施す。ＡＤ変換回路１３２からの出力信号（デジタルデータ）は、後段の画像処理回路によって補正処理や特徴量の計算処理が実行される。これによって、例えば、画素アレイ１２０の１フレーム分に対応する画像が、形成される。
【００５６】
タイミング生成回路１３０は、画素アレイ１２０の動作タイミングを制御する。タイミング生成回路１３０は、垂直シフトレジスタ１３１及びＡＤ変換回路１３２が信号を出力するタイミングを、制御する。
【００５７】
負荷トランジスタ１３６の電流経路の一端は、垂直信号線ＶＳＬに接続されている。負荷トランジスタ１３６は、ダイオード接続されている。負荷トランジスタ１３６の電流経路の他端は、負荷トランジスタ１３６のゲートに接続されている。負荷トランジスタ１３６の電流経路の他端は、電源端子（例えば、グランド端子）に接続されている。負荷トランジスタ１３６は、垂直信号線ＶＳＬに対する定電流源として用いられる。
【００５８】
ここで、イメージセンサの動作の一例について、説明する。
【００５９】
タイミング発生回路１３０から指示された動作タイミングに基づいて、選択された画素アレイ１２０のロウに対応するリセット制御線ＲＳＴが、垂直シフトレジスタ１３１によって、“Ｈ”レベルに設定され、リセットトランジスタ３がオンされる。これによって、フローティングディフュージョン６の電位がリセットされる。
【００６０】
また、タイミング発生回路１３０が指示する動作タイミングに基づいて、選択された画素アレイ１２０のロウに対応するアドレス制御線ＡＤＲが、垂直シフトレジスタ１３１によって、“Ｈ”レベルに設定される。これによって、アドレストランジスタ４がオンされる。オン状態のアドレストランジスタ４を経由して、アンプトランジスタ５の電流経路の他端が、電源端子（例えば、グランド端子）に接続される。
【００６１】
リセット状態のフローティングディフュージョン６の電位が、アンプトランジスタ５のゲートに印加される。フローティングディフュージョン６の電位の大きさに応じて、アンプトランジスタ５が駆動する。リセット状態の電位が印加されたアンプトランジスタ５の駆動力に応じて、垂直信号線ＶＳＬの電位が変動する。
【００６２】
このように、リセット状態のフローティングディフュージョン６の電位によって駆動されたアンプトランジスタ５からの出力が、単位セルＵＣの出力として、垂直信号線ＶＳＬに出力される。本実施形態において、フローティングディフュージョン６がリセット状態である場合における単位セルＵＣからの出力信号のことを、リセット信号又はリセット電圧とよぶ。
【００６３】
ＡＤ変換回路１３２は、タイミング発生回路１３１が指示する動作タイミングに基づいて、垂直信号線ＶＳＬに出力されたリセット信号を、取得する。
【００６４】
リセット信号がＡＤ変換回路１３２に取得された後、リセット制御線ＲＳＴが“Ｌ”レベルに設定され、リセットトランジスタ３がオフされる。
【００６５】
単位セルＵＣ内のフォトダイオード１Ａ，１Ｂは、所定の動作タイミングで、被写体から光を取得し、その光信号を電気信号（信号電荷）に変換する。フォトダイオード１Ａ，１Ｂは、信号電荷を蓄積している。フォトダイオード１Ａ，１Ｂが信号電荷を蓄積している間において、読み出し制御線ＲＤ１，ＲＤ２の信号レベルは、“Ｌ”レベルに設定されている。単位セルＵＣ内の２つのフォトダイオード１Ａ，１Ｂにそれぞれ対応するトランスファゲート２Ａ，２Ｂは、オフされている。
【００６６】
タイミング発生回路１３１から指示された動作タイミングに基づいて、垂直シフトレジスタ１３１が、“Ｈ”レベルの読み出し信号を出力する。読み出し信号線ＲＤ１，ＲＤ２を介して、“Ｈ”レベルの読み出し信号が、トランスファゲート２Ａ，２Ｂとしてのトランジスタのゲートに印加され、トランスファゲート２Ａ，２Ｂが、オンする。
【００６７】
２画素１セル構造において、例えば、タイミング発生回路１３１によって制御された動作タイミングによって、２つの読み出し信号線ＲＤ１，ＲＤ２のうち、選択された一方の読み出し信号線（例えば、信号線ＲＤ１）が“Ｈ”レベルに設定され、２つのトランスファゲート２Ａ，２Ｂのうち、一方のトランスファゲート（例えば、トランスファゲート２Ａ）がオンされる。
【００６８】
オン状態のトランスファゲート２の電流経路（チャネル）を経由して、単位セルＵＣ内のフォトダイオード１に蓄積された信号電荷が、フローティングディフュージョン６に、読み出される。
【００６９】
フォトダイオード１からの信号電荷量に対応したフローティングディフュージョン６の電位が、アンプトランジスタ５のゲートに印加される。フローティングディフュージョン６の電位の大きさ（フォトダイオード１からの信号電荷量）に応じた駆動力で、アンプトランジスタ５が駆動する。信号電荷量に対応した電位が印加されたアンプトランジスタ５の駆動力に応じて、垂直信号線ＶＳＬの電位が変動する。
【００７０】
このように、信号電荷の保持状態のフローティングディフュージョン６の電位によって駆動されたアンプトランジスタ５からの出力が、単位セルＵＣの出力として、垂直信号線ＶＳＬに出力される。フローティングディフュージョン６がフォトダイオードからの信号電荷を保持している場合における単位セルからの出力信号のことを、画素信号又は画素電圧とよぶ。
【００７１】
ＡＤ変換回路１３２は、タイミング発生回路１３１が指示する動作タイミングに基づいて、垂直信号線ＶＳＬに出力された画素信号を、取得する。
【００７２】
例えば、単位セルＵＣのフォトダイオード１Ａからのリセット信号及び画素信号は、ＡＤ変換回路１３２によって、デジタル変換処理及びＣＤＳ処理され、デジタルの画素データＤｓｉｇが形成される。
【００７３】
これと同様の動作によって、同じロウに属する単位セルＵＣのフォトダイオード１Ｂの画素信号（及びリセット信号）に対するデジタルの画素データＤｓｉｇが得られる。画素データＤｓｉｇが、ＡＤ変換回路１３２の後段の回路へ出力される。
【００７４】
例えば、選択されていた読み出し信号線ＲＤ１が“Ｈ”レベルから“Ｌ”レベルにされ、それに対応するトランスファゲート２Ａがオフにされる。上述の動作と同様に、フローティングディフュージョンの電位が、リセット状態にされ、リセット信号が垂直信号線ＶＳＬに出力される。リセット信号が出力された後、２つの読み出し信号線ＲＤ１，ＲＤ２のうち、他方の読み出し信号線ＲＤ２）が“Ｈ”レベルに設定され、２つのトランスファゲート２Ａ，２Ｂのうち、他方のトランスファゲート２Ｂがオンされる。他方のフォトダイオード１Ｂに対応する画素信号が、垂直信号線ＶＳＬに出力される。そして、上述の動作と同様に、リセット信号及び画素信号が、ＡＤ変換処理及びＣＤＳ処理され、画素データＤｓｉｇが出力される。
【００７５】
選択されたロウに対する動作が終了した後、垂直シフトレジスタ１３１によって、動作対象のロウが切り替えられる。
【００７６】
この動作が順次繰り返され、形成された画素データに基づいて、後段の回路（例えば、画像処理装置）によって、画素アレイ１２０の１フレーム分の画像が形成される。
【００７７】
ここでは、１つの単位セルＵＣ内の２つのフォトダイオード１Ａ，１Ｂが、異なる動作タイミングで、フローティングディフュージョン６に導通される例が示されている。しかし、それぞれのフォトダイオード１Ａ，１Ｂの特性（例えば、光感度）に応じて、フォトダイオード１Ａ，１Ｂが同時にフローティングディフュージョン６に導通するように、２つの読み出し制御線ＲＤ１，ＲＤ２の電位が制御されてもよい。この場合、単位セルＵＣ内の２つのトランスファゲート２Ａ，２Ｂが同時に活性化（オン）される。尚、本実施形態において述べられたイメージセンサの動作は一例であって、単位セルＵＣの回路構成や、画素アレイ１２０及び周辺回路の構成に応じて、イメージセンサの動作は、適宜変更される。
【００７８】
図４は、画素アレイ１２０の平面構造を示す図である。
【００７９】
図４において、画素アレイ１２０内における２画素１セル構造の単位セルＵＣのレイアウトが示されている。
【００８０】
図４に示されるように、２画素１セル構造の単位セルＵＣの形成領域（単位セル形成領域）ＵＡ内において、フォトダイオード１Ａ，１Ｂが形成される領域（フォトダイオード形成領域）ＰＡと制御素子３，４，５が形成される領域ＡＡとが設けられている。単位セルの制御素子が形成される領域ＡＡのことを、制御素子形成領域ＡＡとよぶ。
【００８１】
単位セル形成領域ＵＡは、画素アレイ１２０内の単位セルＵＣごとに、素子分離領域９０，９５によって区画されている。単位セル形成領域ＵＡは、素子分離領域９０，９５によって、取り囲まれている。
【００８２】
フォトダイオード形成領域ＰＡ及び制御素子形成領域ＡＡは、半導体基板（チップ）１１０内に設けられた半導体領域である。１つの単位セル形成領域ＵＡにおいて、２つのフォトダイオード形成領域ＰＡ及び１つの制御素子形成領域ＡＡは、半導体基板１５０内において連続している。１つの単位セル形成領域ＵＡ内において、２つのフォトダイオード形成領域ＰＡの互いに隣接する一角が、制御素子形成領域ＡＡの一端に、それぞれ接続されている。
【００８３】
フォトダイオード形成領域ＰＡは、矩形状（四角形状）の平面形状を有する。制御素子形成領域ＡＡは、長方形状（ライン状）の平面形状を有する。
【００８４】
１つの単位セル形成領域ＵＡ内の２つのフォトダイオード形成領域ＰＡは、素子分離領域（素子分離層）９０を挟んで、ｙ方向に隣接している。例えば、１つの単位セル形成領域ＵＡ内の２つのフォトダイオード形成領域ＰＡは、素子分離層９０としての不純物半導体層によって、区画されている場合もあるし、絶縁体からなる素子分離層によって、区画されている場合もある。互いに異なる単位セル形成領域ＵＡのフォトダイオード形成領域ＰＡは、素子分離層としての不純物半導体層又は絶縁体によって、電気的に分離されている。
【００８５】
単位セル形成領域ＵＡ内の２つのフォトダイオード形成領域ＰＡは、ｙ方向において、互いに異なる２つの単位セル形成領域ＵＡの制御素子形成領域ＡＡに挟まれたレイアウトになっている。互いに異なる単位セル形成領域ＵＡの複数のフォトダイオード形成領域ＰＡが、ｙ方向に互い違いに（ジグザグに）ずれるように、ｘ方向に沿って配列されている。ｘ方向に隣接する２つの単位セル形成領域ＵＡの２つのフォトダイオード形成領域ＰＡ間に、ｘ−ｙ平面に対して斜め方向に隣接する単位セル形成領域ＵＡのフォトダイオード形成領域ＰＡが、レイアウトされている。
【００８６】
制御素子形成領域ＡＡは、素子分離層９５としての絶縁体によって、区画されている。
【００８７】
ｘ方向に沿って配列された複数の単位セル形成領域ＵＡにおいて、複数の制御素子形成領域ＡＡは、ｘ方向に沿って同一直線上に配列するように、画素アレイ１２０内にレイアウトされている。
【００８８】
複数の制御素子形成領域ＡＡは、ｙ方向において、互いに異なる単位セル形成領域ＵＡに属する２つのフォトダイオード形成領域ＰＡ間に挟まれるように、画素アレイ１２０内に、レイアウトされている。
【００８９】
制御素子形成領域ＡＡの長手方向の他端は、ｘ方向に隣接する他の単位セル形成領域ＵＡの２つのフォトダイオード形成領域ＰＡ間に、配置されている。
【００９０】
図４に示されるように、トランスファゲート２のゲート電極２１は、ゲート絶縁膜を介して、フォトダイオード形成領域ＰＡと制御素子形成領域ＡＡとの接続部（半導体領域）上に、設けられている。
【００９１】
トランスファゲート２のゲート電極２１は、制御素子形成領域ＡＡの延在方向に対して、斜め方向に傾いている。トランスファゲート２のチャネル長方向は、制御素子形成領域ＡＡの延在方向に対して、斜め方向になっている。
【００９２】
２つのフォトダイオード１Ａ，１Ｂにそれぞれ対応するトランスファゲート２Ａ，２Ｂのオン／オフによって、連続した半導体領域からなるフォトダイオード形成領域ＰＡと制御素子形成領域ＡＡとが、電気的に接続される、又は、電気的に分離される。
【００９３】
フォトダイオード形成領域ＰＡは、フォトダイオード１を形成するための不純物半導体層を含む。
【００９４】
例えば、フォトダイオード形成領域ＰＡ内のフォトダイオード１が含む不純物半導体層が、トランスファゲート２の電流経路の一端（ソース／ドレイン領域）として、用いられている。
【００９５】
フローティングディフュージョン６としての不純物半導体層６０は、制御素子形成領域ＡＡ内に設けられる。フローティングディフュージョン６は、２つのトランスファゲート２Ａ，２Ｂのゲート電極２１とリセットトランジスタ３のゲート電極３０とに囲まれるように、制御素子形成領域ＡＡ内にレイアウトされる。
【００９６】
フローティングディフュージョン６は、トランスファゲート２の電流経路の他端（ソース／ドレイン領域）として、用いられている。
【００９７】
リセットトランジスタ３のゲート電極３０は、ゲート絶縁膜を介して、制御素子形成領域ＡＡ上に設けられている。リセットトランジスタ３のチャネル長方向は、制御素子形成領域ＡＡの延在方向（長手方向）に、設定されている。トランジスタのチャネル幅方向におけるリセットトランジスタ３のゲート電極３０の一端及び他端は、素子分離領域上に配置されている。
【００９８】
フローティングディフュージョン６が、実質的に、リセットトランジスタ３の電流経路の一端（ソース／ドレイン領域）となる。リセットトランジスタ３の電流経路の他端は、制御素子形成領域ＡＡ内に設けられた不純物半導体層（不純物半導体領域）である。
【００９９】
アドレストランジスタ４は、制御素子形成領域ＡＡの長手方向において、フローティングディフュージョンが設けられている側（一端）とは反対側の端部に、配置されている。
【０１００】
アドレストランジスタ４のゲート電極４０は、ゲート絶縁膜を介して、制御素子形成領域ＡＡ上に設けられている。アドレストランジスタ４の電流経路の一端及び他端（ソース／ドレイン領域）は、制御素子形成領域ＡＡ内に設けられた不純物半導体層から形成される。アドレストランジスタ４の電流経路の他端としての不純物半導体層は、制御素子形成領域ＡＡの延在方向の端部（フローティングディフュージョン６が設けられた側と反対側）に設けられている。アドレストランジスタ４の電流経路の他端としての不純物半導体層は、他のトランジスタと共有されない。アドレストランジスタ４の他のトランジスタと共有されない不純物半導体層上に、例えば、コンタクトプラグ（図示せず）が設けられている。
【０１０１】
アンプトランジスタ５は、制御素子形成領域ＡＡ内において、リセットトランジスタ３とアドレストランジスタ４との間に、レイアウトされている。
【０１０２】
リセットトランジスタ３のゲート電極３０とアドレストランジスタ４のゲート電極４０との間において、アンプトランジスタ５のゲート電極５０が、ゲート絶縁膜を介して、制御素子形成領域ＡＡ上に設けられている。
【０１０３】
アンプトランジスタ５の電流経路の一端としての不純物半導体層は、リセットトランジスタ３の電流経路の他端としての不純物半導体層と、共有されている。アンプトランジスタ５の電流経路の他端としての不純物半導体層は、アドレストランジスタ４の電流経路の一端としての不純物半導体層と、共有される。
【０１０４】
アンプトランジスタ５のゲート電極５０は、配線（図示せず）及びプラグ（図示せず）を介して、フローティングディフュージョン６に接続されている。
【０１０５】
このように、制御素子としての各トランジスタ２，３，４，５は、隣接するトランジスタ間でソース／ドレイン（電流経路の一端及び他端）としての不純物半導体層を共有する。これによって、単位セル形成領域ＵＣの占有面積が縮小され、単位セルＵＣの微細化が図られる。
【０１０６】
尚、リセットトランジスタ３と同様に、アドレストランジスタ４及びアンプトランジスタ５のチャネル長方向は、制御素子形成領域ＡＡの延在方向（長手方向）に、対応する。リセットトランジスタ３、アドレストランジスタ４及びアンプトランジスタ５のチャネル幅方向は、制御素子形成領域ＡＡの幅方向に対応する。トランジスタのチャネル幅方向において、アドレストランジスタ４及びアンプトランジスタ５のゲート電極４０，５０の一端及び他端は、素子分離領域上に配置されている。
【０１０７】
（ｂ）  フォトダイオードの構造  
図５を用いて、本実施形態のイメージセンサが含むフォトダイオード１の構造について、詳細に説明する。  
図５は、本実施形態のイメージセンサが含むフォトダイオード１の構造を示す断面図である。図５は、図４のＶ−Ｖ線に沿う断面を示している。図５において、単位セル２０の構成要素として、図示の明確化のために、フォトダイオード１、トランスファゲート２及びフローティングディフュージョン（ＦＤ）６のみを図示している。また、図５において、層間絶縁膜の図示を省略する。
【０１０８】
図５に示されるように、フォトダイオード１、トランスファゲート２及びフローティングディフュージョン６は、素子分離領域９に囲まれた素子形成領域（アクティブ領域）内に設けられている。
【０１０９】
１つのフォトダイオード１は、少なくとも１つの不純物半導体層１０，１１を含んでいる。少なくとも１つの不純物半導体層１０，１１は、電荷蓄積部として機能する。
【０１１０】
フローティングディフュージョン６は、トランスファゲート２を挟んでフォトダイオード１に対向するように、半導体基板１５０内に設けられている。フォトダイオード１とフローティングディフュージョン６とは、トランスファゲート２のチャネル長方向に配列している。フローティングディフュージョン６は、半導体基板１５０内に形成されたｎ型の不純物半導体層（不純物半導体領域）である。
【０１１１】
トランスファゲート２は、フォトダイオード１とフローティングディフュージョン６とに隣接するように、半導体基板１５０上に配置されている。  
トランスファゲート２のゲート電極２１は、ゲート絶縁膜２２を介して、半導体基板１５０上に設けられている。フォトダイオード１の不純物半導体層１０，１１及びフローティングディフュージョン６０のｎ型不純物半導体層６０間の半導体領域が、トランスファゲート２のソース領域及びドレイン領域間のチャネル領域となる。
【０１１２】
本実施形態において、フォトダイオード１は、半導体基板１５０内に形成された溝ＲＸ内に埋め込まれた構造を有する。本実施形態のように、半導体基板１５０内の溝に埋め込まれた構造のフォトダイオードのことを、以下では、埋め込み型フォトダイオードとよぶ。
【０１１３】
本実施形態において、埋め込み型フォトダイオード１は、半導体基板（例えば、ｐ型Ｓｉ基板）１５０のフォトダイオード形成領域ＰＡ内の溝ＲＸ内に設けられている。尚、フォトダイオード１が形成される半導体基板１５０は、ＳＯＩ（Silicon On Insulator）基板の半導体層（例えば、ｐ型シリコン層）でもよい。
【０１１４】
フォトダイオード形成領域ＰＡ内の溝ＲＸ内に、第１の半導体層１０が、埋め込まれている。第１の半導体層１０は、例えば、シリコン層（以下では、Ｓｉ層と表記する）である。溝ＲＸ内において、Ｓｉ層１０の上部上に、第２の半導体層１１が設けられている。第２の半導体層１１は、第１の半導体層１０と同様に、例えば、Ｓｉ層である。以下では、説明の明確化のために、溝の底部側（半導体基板１５０の裏面側）のＳｉ層１０のことを、下部Ｓｉ層１０とよび、下部Ｓｉ層１０の上面上に積層された溝ＲＸの開口部側（半導体基板１５０の表面側）のＳｉ層１１のことを、上部Ｓｉ層１１とよぶ。
【０１１５】
下部Ｓｉ層１０及び上部Ｓｉ層１１は、例えば、多結晶Ｓｉ層又はエピタキシャルＳｉ層である。下部Ｓｉ層１０と上部Ｓｉ層１１とは、連続した（界面が不鮮明な）１つのＳｉ層でもよいし、非連続な（界面が鮮明な）２つのＳｉ層でもよい。
【０１１６】
溝ＲＸに埋め込まれた下部Ｓｉ層１０は、例えば、ｎ型のＳｉ層１０である。下部Ｓｉ層１０は、例えば、ｎ型ドーパントとして、リン（Ｐ）又はヒ素（Ａｓ）を含んでいる。例えば、フォトダイオード１におけるｎ型の下部Ｓｉ層１０のｎ型ドーパントの不純物濃度は、フローティングディフュージョン６としてのｎ型不純物半導体層６０の不純物濃度より低い。例えば、下部Ｓｉ層１０は、１×１０１６ｃｍ−３から５×１０１６ｃｍ−３程度の範囲の不純物濃度のｎ型ドーパントを含む。
【０１１７】
Ｓｉ基板１５０の表面に対して垂直方向において、下部Ｓｉ層１０の底部（溝の底部）の位置ＺＸは、フローティングディフュージョン６としての不純物半導体層６０の底部の位置よりも、Ｓｉ基板１５０の裏面側に設定されている。Ｓｉ基板１５０の表面に対して垂直方向において、下部Ｓｉ層１０の底部（溝の底部）の位置ＺＸは、素子分離層９０の底部の位置よりも、Ｓｉ基板１５０の表面側に設定されている。
【０１１８】
フォトダイオード形成領域ＰＡ内において、ドーパントを含む下部Ｓｉ層１０が埋め込まれる溝ＲＸは、Ｓｉ基板１５０の深い領域に達するように、形成されている。これに伴って、Ｓｉ層１０が、Ｓｉ基板１５０の深い領域内に設けられる。例えば、溝ＲＸは、２μｍから４μｍ程度の深さ（Ｓｉ基板１５０表面に対して垂直方向の寸法）を有するように、形成される。
【０１１９】
尚、図５において、フォトダイオード１の下部Ｓｉ層１０内に、フォトダイオード１３１の特性（例えば、感度）を向上させるために、Ｓｉ基板１５０の深さ方向において不純物濃度の異なる複数のｎ型及びｐ型不純物領域が、設けられてもよい。
【０１２０】
上部Ｓｉ層１１の上面は、溝ＲＸの開口部から露出する。例えば、上部Ｓｉ層１１の上面の位置は、半導体基板１５０の表面の位置と一致する。上部Ｓｉ層１１は、その堆積時において、ｎ型又はｐ型のドーパントをほとんど含まないアンドープＳｉ層（真性Ｓｉ層）として、形成される。そして、フォトダイオード１に要求される特性に応じて、ｎ型又はｐ型のドーパントが、真性（intrinsic）のＳｉ層（以下では、ｉ型Ｓｉ層とも表記する）１１内に添加される。その結果として、上部Ｓｉ層１１は、少なくとも１つの不純物半導体領域を含む。
【０１２１】
例えば、Ｓｉ基板１５０の表面側の上部Ｓｉ層１１内に、ｐ型ドーパントを含む不純物半導体領域（以下では、ｐ型Ｓｉ領域と表記する）１１１が、設けられる。ｐ型Ｓｉ領域１１１は、例えば、Ｓｉ基板１５０表面上の層間絶縁膜からの不純物（例えば、炭素）が、フォトダイオード１のｎ型Ｓｉ層１０内に拡散するのを抑制する表面シールド層として機能する。或いは、ｐ型Ｓｉ領域１１１は、例えば、その領域１１１と下方のｎ型の不純物半導体層１０との間で、光電変換のためのｐｎ接合を形成する。
【０１２２】
下部Ｓｉ層１０とＳｉ基板１５０との界面近傍において、不純物半導体領域１５１が、Ｓｉ基板１５０内に設けられている。不純物半導体領域１５１は、溝ＲＸの形状（溝ＲＸの側壁部及び底部）に沿って下部Ｓｉ層１０の周囲を取り囲んでいる。Ｓｉ基板１５０内に設けられた不純物半導体領域１２は、例えば、ｎ型の導電型である。下部Ｓｉ層１０と上部Ｓｉ層１１との界面近傍において、不純物半導体領域１１３が上部Ｓｉ層１１内に、設けられている。例えば、下部Ｓｉ層１０側に設けられた上部Ｓｉ層１１内の不純物半導体領域１１３は、ｎ型の導電型である。例えば、下部Ｓｉ層１０の全面が、Ｓｉ基板１５０内及び上部Ｓｉ層１１内のｎ型不純物半導体領域（以下では、ｎ型Ｓｉ領域ともよぶ）１５１，１１３に、囲まれている。
【０１２３】
溝ＲＸの形成時において、溝ＲＸ内のＳｉ基板１５０の露出面におけて、Ｓｉ基板１５０の露出面内に結晶欠陥（ダメージ）が生じる場合がある。ｎ型の不純物半導体領域１５１が、溝ＲＸの形状に沿ってＳｉ基板１５０内に形成されることによって、Ｓｉ基板１５０の結晶欠陥に起因したｎ型Ｓｉ層１０とＳｉ基板１５０との界面で生じるリーク（例えば、ジャンクションリーク）を、低減できる。
【０１２４】
ｎ型不純物半導体領域１５１，１１３は、下部Ｓｉ層１０が含む不純物（例えば、リン）が、Ｓｉ基板１５０内及び上部Ｓｉ層１１内に拡散することによって、形成される。
【０１２５】
不純物半導体領域１５１，１１３内におけるｎ型ドーパントの不純物濃度は、下部Ｓｉ層１０内におけるｎ型ドーパントの不純物濃度より低い。
【０１２６】
以下では、説明の明確化のため、ｎ型の下部Ｓｉ層１０のｎ型ドーパントの不純物濃度を基準に、下部Ｓｉ層を、ｎ型Ｓｉ層１０と表記し、ｎ型Ｓｉ層１０よりもｎ型ドーパントの不純物濃度が低いｎ型の不純物半導体領域１１３，１５１を、ｎ−型Ｓｉ領域１１３，１５１と表記し、ｎ型Ｓｉ層１０よりもｎ型ドーパントの不純物濃度が高いｎ型の不純物半導体領域を、ｎ＋型Ｓｉ領域と表記する場合がある。
【０１２７】
例えば、Ｓｉ基板１５０の表面に対して水平方向において、Ｓｉ基板１５０の裏面側における溝ＲＸの寸法Ｄ２は、Ｓｉ基板１５０の表面側における溝ＲＸの寸法（溝ＲＸの開口部の寸法）Ｄ１と実質的に同じ大きさを有している。埋め込み型フォトダイオード１の寸法は溝ＲＸの寸法に依存し、Ｓｉ基板１５０の表面に対して水平方向におけるフォトダイオード１の下部（溝ＲＸの底部側）の寸法Ｄ１は、Ｓｉ基板１５０の表面に対して水平方向におけるフォトダイオード１の上部（溝ＲＸの開口部側）の寸法Ｄ２と実質的に同じになっている。
【０１２８】
このように、本実施形態のイメージセンサにおいて、フォトダイオード１は、不純物を含む半導体層（Ｓｉ層）１０，１２が、半導体基板１５０内の溝ＲＸ内に埋め込まれた構造を有している。
【０１２９】
イメージセンサにおいて、単位セル内の画素としてフォトダイオードの微細化が進む（面積の縮小）につれて、フォトダイオードのアスペクト比が大きくなる傾向がある。フォトダイオードの微細化の結果として、フォトダイオードが含む不純物半導体領域は、相対的に半導体基板（Ｓｉ基板）内におけるより深い領域（半導体基板の裏面側の領域）内に形成される。
【０１３０】
半導体基板の深い領域内に、イオン注入を用いて、不純物半導体領域が形成される場合、大きいイオン加速度を用いて、ドーパントとなるイオンが半導体基板内に注入される。注入されたイオン（原子）は、半導体基板１５０の構成原子と衝突し、その原子間の衝突に起因して、注入されたイオンが、半導体基板１５０内で散乱する。イオン注入に用いられるイオン加速度が大きくなるにしたがって、イオン（ドーパント）の散乱は大きくなる。
【０１３１】
このため、半導体基板の表面に対して水平方向におけるイオンの散乱に起因して、半導体基板表面に対して水平方向において、イオン注入を用いて半導体基板の裏面（深い領域）側に形成された不純物半導体領域の寸法は、半導体基板の表面側に形成される不純物半導体領域の寸法より、大きくなる傾向がある。
【０１３２】
半導体基板の裏面側において、半導体基板表面に対して水平方向における不純物半導体領域の寸法が大きくなると、隣接するフォトダイオード間のリーク又は接触が生じる可能性がある。また、散乱したドーパントが素子分離層としての不純物半導体層内に混入した場合、素子分離の不良が生じる可能性がある。この結果として、素子（画素及び単位セル）の動作不良、或いは、形成される画像の混色が生じる恐れがある。
【０１３３】
隣接するフォトダイオード間のリーク又は接触を防止するために、フォトダイオード間の間隔（素子分離領域の面積）を大きくすると、フォトダイオードを含む単位セルの面積が大きくなる。
【０１３４】
イオン（ドーパント）の散乱に起因した素子特性の劣化や素子面積の増大を抑制するために、半導体基板１５０の深い領域内にフォトダイオードの構成要素としての不純物半導体領域が形成されない場合、被写体からの光が光電変換されるまでの光路において光のエネルギーの損失が大きくなり、フォトダイオードの光電変換によって得られる電荷（電圧又は電流）が少なくなる。その結果として、画素及び単位セルが出力する信号が小さくなり、被写体からの光に基づいて形成される画像（色及び明るさなど）の再現性が、悪くなる。それゆえ、半導体基板の深い領域に不純物半導体層が形成されない場合において、形成される画像の画質が劣化する可能性がある。
【０１３５】
本実施形態のイメージセンサのように、半導体基板１５０の溝ＲＸ内に、不純物半導体層１０が埋め込まれる構造のフォトダイオード１において、例えば、後述の製造方法のように、溝ＲＸ内において半導体基板１５０の裏面側に設けられる不純物半導体層１０が含むドーパント（例えば、リン）は、不純物半導体層１０の堆積中に、その半導体層１０内に添加される。つまり、本実施形態のイメージセンサにおいて、半導体基板１５０の深い領域のドーパントを含む半導体層１０は、半導体基板１５０の溝ＲＸ内に埋め込まれ、イオン注入を用いずに、半導体基板１５０内に形成される。
【０１３６】
それゆえ、本実施形態のイメージセンサ１００が含むフォトダイオードは、イオン注入によるイオン（ドーパント）の散乱に起因したフォトダイオードの特性の劣化及びイメージセンサの動作不良が生じない。したがって、本実施形態のイメージセンサが含むフォトダイオードは、素子特性の劣化及び素子の不良を抑制できる。
【０１３７】
また、本実施形態において、フォトダイオード１のサイズは、半導体基板１５０内に形成される溝ＲＸの大きさに、依存する。それゆえ、本実施形態のイメージセンサ１００は、イオン注入を用いて不純物半導体層が形成される場合とは異なって、イオンの散乱を考慮して、フォトダイオード間の間隔を大きくせずともよい。したがって、本実施形態のイメージセンサに用いられるフォトダイオード１は、フォトダイオードのサイズ（占有面積）及び単位セルのサイズを縮小できる。
【０１３８】
以上のように、本実施形態のように、フォトダイオード１の不純物を含む半導体層１０を、半導体基板１５０内に形成された溝ＲＸ内に埋め込むことによって、イオン注入を用いたフォトダイオードの形成に起因した素子の特性の劣化（不良）又は単位セルの面積の増加が生じること無しに、フォトダイオードを、形成できる。
【０１３９】
したがって、第１の実施形態の固体撮像装置によれば、フォトダイオードのサイズを小さくでき、フォトダイオードの素子特性の劣化又は不良を抑制できる。
【０１４０】
（ｃ）  製造方法  
図６乃至８を参照して、第１の実施形態の固体撮像装置（例えば、イメージセンサ）の製造方法について、説明する。
【０１４１】
図６乃至図８は、本実施形態のイメージセンサの製造方法の一工程を示す断面図である。図６乃至図８には、図４のＶ−Ｖ線に沿う断面における各工程が示されている。ここでは、図２、図４及び図５も適宜用いて、本実施形態のイメージセンサの製造方法について、説明する。
【０１４２】
図６に示されるように、半導体基板１５０の素子分離領域内に、素子分離層９０が形成される。素子分離層９０は、イオン注入によって形成された不純物半導体層（素子分離不純物層）でもよいし、半導体基板１５０内のＳＴＩ溝内に埋め込まれた絶縁体（素子分離絶縁層）でもよい。
【０１４３】
半導体基板（例えば、ｐ型Ｓｉ単結晶基板、又は、ＳＯＩ基板のｐ型Ｓｉ層）の表面に、マスク材（例えば、レジスト）が形成される。マスク材は、フォトリソグラフィ技術によって、パターニングが施される。このパターニングによって、フォトダイオードが形成される領域（フォトダイオード形成領域）ＰＡにおいて、Ｓｉ基板１５０の表面が露出するように、開口部がマスク材内に形成される。これによって、所定のパターンを有するマスク層２００が、Ｓｉ基板１５０上に形成される。
【０１４４】
開口部を有するマスク層２００をマスクに用いて、Ｓｉ基板１５０が、例えば、ＲＩＥ（Reactive Ion Etching）法によって、エッチングされる。これによって、Ｓｉ基板１５０の深い領域まで達する溝ＲＸが、Ｓｉ基板１５０のフォトダイオード形成領域１１０内に、形成される。例えば、溝ＲＸは、２μｍから４μｍ程度の深さ（Ｓｉ基板１５０表面に対して垂直方向の寸法）を有するように、形成される。
【０１４５】
溝ＲＸは、素子分離絶縁層を埋め込むためのＳＴＩ溝（図示せず）と、同時の工程で、形成されてもよい。
【０１４６】
図７に示されるように、マスク層が除去された後、半導体層（ここでは、Ｓｉ層）１９が、Ｓｉ基板１５０上に、堆積される。Ｓｉ層１９は、例えば、６００℃から７００℃程度の堆積温度のＣＶＤ（Chemical Vapor Deposition）法によって、形成される。形成されるＳｉ層１９は、多結晶Ｓｉ層でもよいし、エピタキシャルＳｉ層でもよい。
【０１４７】
堆積されたＳｉ層１９は、溝ＲＸ内に充填される。Ｓｉ層１９のうち溝ＲＸの底部側の下部Ｓｉ層１０は、例えば、ｎ型ドーパントとしてのリンを含むガス雰囲気中で形成され、Ｓｉ基板１５０内の溝ＲＸ内に埋め込まれる。すなわち、Ｓｉ層１０の堆積中に、シリコンに対するｎ型ドーパントが、ｉｎ−ｓｉｔｕで、Ｓｉ層１０内にドーピングされる。
【０１４８】
このように、Ｓｉ層１０をＳｉ基板１５０の溝ＲＸ内に充填しながらドーパントをＳｉ層１０内に添加することによって、イオン注入を用いずに、ｎ型のＳｉ層１０をＳｉ基板１５０の深い領域内に形成できる。この場合、イオン注入のようなイオン（ドーパント）とＳｉ原子との衝突に起因するドーパントの散乱は生じないため、ドーパントの散乱に起因したＳｉ層１０の寸法の意図しない拡大が生じることなく、ｎ型の下部Ｓｉ層１０の大きさは、Ｓｉ基板１５０内に形成された溝の大きさに依存する。
【０１４９】
例えば、Ｓｉ層１０の堆積中におけるｎ型ドーパントの供給量が調整されることによって、下部Ｓｉ層１０内にドーピングされるｎ型ドーパントの不純物濃度は、１×１０１６ｃｍ−３から５×１０１６ｃｍ−３程度の範囲に設定される。
【０１５０】
下部Ｓｉ層１０の上面上に、Ｓｉ層１９の一部としてのアンドープの上部Ｓｉ層（ｉ型Ｓｉ層）１１Ａが、形成される。例えば、アンドープＳｉ層１１Ａは、リンの供給を停止してＳｉ層の堆積を継続することによって、ｎ型Ｓｉ層１０に連続して形成される。尚、上部Ｓｉ層１１Ａが、溝ＲＸ内の下部Ｓｉ層１０上面上に積層されていれば、ドーパントを含む下部Ｓｉ層１０の形成及びドーパントを含まない上部Ｓｉ層１１Ａの形成は、連続していなくともよい。
【０１５１】
図８に示されるように、例えば、エッチバック又はＣＭＰ（Chemical Mechanical Polishing）によって、上部Ｓｉ層１１の上面の位置（高さ）がＳｉ基板の表面と一致するように、上部Ｓｉ層１１が加工される。Ｓｉ基板１５０に対して加熱処理が施され、下部Ｓｉ層１０中のｎ型ドーパントｎｄが、熱拡散する。Ｓｉ層１０が含むドーパントｎｄをＳｉ層１０内からＳｉ基板１５０内に拡散させるための加熱処理の温度は、例えば、６００℃〜７００℃に設定される。
【０１５２】
この加熱処理によって、下部Ｓｉ層１０中のｎ型ドーパント（例えば、リン）ｎｄが、下部Ｓｉ層１０とＳｉ基板１５０との境界（界面）、及び、下部Ｓｉ層１０と上部Ｓｉ層１１との境界をまたいで、Ｓｉ基板１５０内及び上部Ｓｉ層１１内に、それぞれ拡散する。これによって、溝ＲＸ及び下部Ｓｉ層１０の形状に沿って、ｎ型の不純物半導体領域（ｎ型Ｓｉ領域）１５１が、Ｓｉ基板１５０内に形成される。また、ｎ型の不純物半導体領域（ｎ型Ｓｉ領域）１１３が、下部Ｓｉ層１０と上部Ｓｉ層との境界に沿って、上部Ｓｉ層１１内に形成される。
【０１５３】
熱拡散によって形成されたｎ型Ｓｉ領域１１３，１５１が含むｎ型ドーパントの不純物濃度は、下部Ｓｉ層１０のｎ型ドーパントの不純物濃度より低い。
【０１５４】
低濃度のｎ−型Ｓｉ領域１１３，１５１は、ｎ型の下部Ｓｉ層１０の周囲を取り囲むように、Ｓｉ基板１５０内及び上部Ｓｉ層１１内に、形成される。
【０１５５】
例えば、溝ＲＸを形成するためのエッチングによって、溝ＲＸの内側面に沿ったＳｉ基板１５０の露出面がダメージを受け、溝ＲＸ内のＳｉ基板１５０の露出面において結晶欠陥が生じる場合がある。この溝ＲＸの形成によって発生したＳｉ基板１５０の結晶欠陥に起因して、Ｓｉ基板１５０と溝ＲＸ内に埋め込まれた下部Ｓｉ層１０と間に、ジャンクションリークが生じ、フォトダイオードの動作特性が劣化する可能性がある。
【０１５６】
本実施形態のように、下部Ｓｉ層１０が含むｎ型ドーパントｎｄの熱拡散によって、下部Ｓｉ層１０とＳｉ基板１５０との界面に沿って、低濃度のｎ−型Ｓｉ領域１５１が形成される結果として、Ｓｉ層１０とＳｉ基板１５０との界面における結晶欠陥の悪影響が緩和され、下部Ｓｉ層１０とＳｉ基板１５０との間のジャンクションリークが抑制される。また、下部Ｓｉ層１０と上部Ｓｉ層１１との境界に関しても、ｎ−型Ｓｉ領域１１３によって、下部Ｓｉ層１０と上部Ｓｉ層１１との非連続性の悪影響が緩和される。
【０１５７】
尚、加熱によるドーパントの拡散量（拡散距離）は、加熱処理の温度及び時間によって、制御される。  
ｎ型ドーパントとしてのリン（Ｐ）の拡散係数は、ｎ型ドーパントしてのヒ素（Ａｓ）の拡散係数より大きいため、図８に示されるように、熱拡散によってｎ型Ｓｉ領域１１３，１１５が形成される場合、リンが用いられることが好ましい。但し、単位セルのサイズ及び単位セル間のピッチが縮小される場合又は形成されるフォトダイオードのサイズが小さくされる場合、熱によるドーパントの拡散範囲を精度よく制御するために、ヒ素を用いてもよい。ｎ型Ｓｉ層１０内に、リンとヒ素の両方がドーピングされていてもよい。
【０１５８】
例えば、Ｓｉ基板１５０に対する加熱処理によって、溝ＲＸ内のＳｉ層１０，１１の結晶性が改善される。
【０１５９】
図５に示されるように、例えば、Ｓｉ基板１５０の上面上及び上部Ｓｉ層１１の上面上に、トランジスタのゲート絶縁膜２２が形成される。ゲート絶縁膜２２上に、例えば、ポリシリコン層が、ＣＶＤ法によって、堆積される。ポリシリコン層は、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、所定の形状に加工され、トランジスタ２のゲート電極２１が、形成される。トランスファゲート２のゲート電極２２が形成される工程と同時に、図４のリセットトランジスタ３、アドレストランジスタ４及びアンプトランジスタ５、図２の周辺回路領域のトランジスタ７などの、電界効果トランジスタのゲート電極が、形成される。
【０１６０】
Ｓｉ基板１５０内に、フローティングディフュージョン６０としての不純物半導体領域６０が、イオン注入によって、形成される。また、アンドープの上部Ｓｉ層１１内に、例えば、イオン注入によって、ｐ型のドーパント（例えば、ボロン）やｎ型のドーパントが添加される。これによって、不純物半導体領域１１１が上部Ｓｉ層１１内に、形成される。
【０１６１】
フローティングディフュージョン６及び上部Ｓｉ層１１内に形成されるドーパントを含むＳｉ領域１１１は、Ｓｉ基板１５０の浅い領域に対するイオン注入であるため、イオンの加速度が低いイオン注入で形成することが可能である。それゆえ、ドーパントの散乱に起因したフローティングディフュージョン６及びＳｉ領域１１１の寸法の拡張は、ほとんど生じない。
【０１６２】
フローティングディフュージョンを形成するためのイオン注入及びＳｉ層に対するイオン注入の順序は、上述の例に限定されない。上部Ｓｉ層１１に対するイオン注入を用いたドーピングは、トランジスタ２を形成する前に実行されてもよい。尚、アンドープの上部Ｓｉ層１１内に、不純物半導体領域１１１が、形成されなくともよい。  
素子分離層９０は、フォトダイオード１が形成された後に、形成されてもよい。また、Ｓｉ層１９を埋め込む溝ＲＸを形成する前に、トランジスタ２のゲート絶縁膜２２を形成し、溝ＲＸ内に埋め込まれるＳｉ層１９を用いて、トランジスタのゲート電極２１を形成してもよい。
【０１６３】
以上のように、フォトダイオード形成領域ＰＡの溝ＲＸ内に、埋め込み型のフォトダイオード１が形成され、埋め込み型フォトダイオード１を含む単位セルが形成される。
【０１６４】
この後、図２に示されるように、周知の技術によって、Ｓｉ基板１５０の表面上に、層間絶縁膜９２、コンタクトプラグ８１及びその内部の金属膜８０が順次形成される。例えば、最上層の層間絶縁膜９２の上面上に、再配線技術によって、配線８２が形成される。配線８２を覆う絶縁層９６の上面上に、支持基板１１９が貼り付けられる。
【０１６５】
Ｓｉ基板１５０の裏面に対するエッチング又は研削によって、Ｓｉ基板１５０の厚さが薄くされた後、Ｓｉ基板１５０の裏面側に、絶縁膜及び接着層（図示せず）を介して、カラーフィルタ層ＣＦ及びマイクロレンズアレイＭＬが取り付けられる。
【０１６６】
また、カラーフィルタ層ＣＦ及びマイクロレンズアレイＭＬが取り付けられる前又は取り付けられた後に、Ｓｉ基板１５０の表面側から裏面側へ貫通する開口部（貫通孔）が形成され、その貫通孔の内側面上に、絶縁膜９８が形成される。層間絶縁膜９２内の金属膜（配線）８０に接続されるように、貫通電極８８が、Ｓｉ基板１５０の貫通孔内に埋め込まれる。また、貫通電極８８に接続されるように、パッド８９が、Ｓｉ基板１５０の裏面上の絶縁膜９９上に、形成される。貫通電極８８は、フォトダイオード１が形成される前に、形成されてもよい。
【０１６７】
以上の製造工程によって、本実施形態における埋め込み型のフォトダイオード１を含むイメージセンサが作製される。
【０１６８】
半導体基板の深い領域内に、イオン注入を用いて、不純物半導体領域が形成される場合、大きい加速度でイオンが注入されるため、注入されたイオン（ドーパント）と半導体基板の構成原子との衝突によるドーパントの散乱の影響が、大きくなる。このドーパントの散乱に起因して、半導体基板１５０の深い領域内に形成されるフォトダイオードの不純物半導体領域において、半導体基板の表面に対して水平方向における不純物半導体領域のスケーリングが困難になる。
【０１６９】
この場合において、例えば、イオン注入によって半導体基板の深い領域内に形成された不純物半導体領域は、半導体基板表面に対して水平方向における広がりが大きくなり、隣接するフォトダイオード間のリーク又は接触が生じる可能性がある。ドーパントの散乱に起因した隣接するフォトダイオード間のリーク又は接触を防止するために、フォトダイオード間の間隔（素子分離領域の面積）を大きくすると、フォトダイオードを含む単位セルの面積が大きくなる。
【０１７０】
このようなドーパントの散乱の影響及びそれに伴うフォトダイオードのスケーリングの困難化は、フォトダイオードの微細化及びアスペクト比の増大が進むにつれて、顕著になる。
【０１７１】
イオン（ドーパント）の散乱に起因した素子特性の劣化や面積の増大を抑制するために、半導体基板の深い領域内にフォトダイオードの構成要素としての不純物半導体層が形成されない場合、フォトダイオードの光電変換効率が低下し、形成される画像の画質が劣化する可能性がある。
【０１７２】
本実施形態のイメージセンサの製造方法において、半導体基板１５０の深い領域に達するように、溝ＲＸが半導体基板１５０内に形成され、その形成された溝ＲＸ内に、ドーパントを含む不純物半導体層１０が、埋め込まれる。不純物半導体層１０内のドーパント（例えば、リン）は、不純物半導体層１０の堆積中に、その半導体層１０内に添加される。
【０１７３】
このように、本実施形態のイメージセンサの製造方法において、イオン注入を用いずに、ドーパントを含む半導体層１０が、半導体基板１５０の深い領域に達するように、形成される。それゆえ、本実施形態のイメージセンサの製造方法によれば、イオン注入によるイオン（ドーパント）の散乱の悪影響なしに、半導体基板１５０の深い領域内に形成された不純物半導体層１０を有するフォトダイオード１を、半導体基板１５０内に形成できる。
【０１７４】
したがって、本実施形態のイメージセンサの製造方法は、素子特性の劣化及び素子の不良を抑制可能なフォトダイオードを、形成できる。また、本実施形態のイメージセンサの製造方法は、サイズ（占有面積）の小さいフォトダイオードを、形成できる。
【０１７５】
フォトダイオードのサイズは、半導体基板１５０内に形成される溝ＲＸの大きさに、依存する。それゆえ、本実施形態のフォトダイオードの製造方法において、イオン注入を用いて不純物半導体層が形成される場合とは異なって、イオンの散乱を考慮して、フォトダイオード間の間隔を大きくせずともよい。したがって、本実施形態のイメージセンサの製造方法によれば、フォトダイオードが半導体基板１５０内の溝ＲＸ内に形成されることによって、単位セル及び素子分離領域のサイズを縮小できる。
【０１７６】
以上のように、本実施形態の固体撮像装置の製造方法によれば、フォトダイオードの素子特性の劣化又は不良を抑制できる固体撮像装置を提供できる。また、本実施形態の固体撮像装置の製造方法によれば、サイズの小さいフォトダイオード及び単位セルを含む固体撮像装置を提供できる。
【０１７７】
（ｄ）  構成例  
図９を用いて、本実施形態のイメージセンサの構成例について、説明する。
【０１７８】
イメージセンサが、１つの画素アレイ２で複数の色情報を取得する単板式のイメージセンサである場合、図２に示される画素アレイ１２０上方に設けられているカラーフィルタ層ＣＦは、複数の色に対応するフィルタ（色素膜）を含む。
【０１７９】
カラーフィルタ層ＣＦの各色の配列の一例として、ベイヤー配列がある。ベイヤー配列は、赤色（Ｒ）、緑色（Ｒ）及び青色（Ｂ）の波長域（波長帯域、波長の範囲、または、単一の波長）に対応するフィルタから形成される。カラーフィルタ層ＣＦに照射された光において、各フィルタの色に応じた波長成分の光が、フィルタを透過する。赤、青及び緑のうち少なくとも１色のフィルタが、１つの画素（フォトダイオード）又は１つの単位セルにそれぞれ対応する。
【０１８０】
フォトダイオードを形成する不純物半導体層の光の吸収特性と光電変換効率とを考慮する場合、各色のフィルタを透過してフォトダイオードに入射される光の成分（色、波長域）に応じて、フォトダイオード１の不純物半導体層の厚さを調整するために、フォトダイオード１の不純物半導体層が埋め込まれる溝ＲＸの深さを異ならせることが好ましい。
【０１８１】
例えば、本実施形態のイメージセンサが含む埋め込み型フォトダイオードがシリコン（Ｓｉ）層によって形成された場合、青色の光に対するＳｉの吸収係数は、大きく、赤色の光に対するＳｉの吸収係数は、青色の光に対する吸収係数よりも小さい。波長の短い青色の光は、Ｓｉ層に比較的吸収されやすく、波長の長い赤色の光は、青色の光に比較して、Ｓｉ層に吸収されにくい。緑色の光の波長は、青色の光の波長と赤色の光の波長のほぼ中間に位置し、緑色の光は、青色の光より吸収されにくく、赤色の光より吸収されやすい。それゆえ、青色の光は、Ｓｉ層の表面近傍で、吸収される。これに対して、赤色の光の吸収は、青色の光よりもＳｉ層の深い領域まで要する。
【０１８２】
本実施形態の埋め込み型フォトダイオード１を形成するための材料（ここでは、シリコン）の光の吸収特性を考慮して、フィルタと画素との対応関係に応じて、フォトダイオード１を形成するための半導体層の厚さ（膜厚）を確保するために、溝の深さが、カラーフィルタ層ＣＦの各色に対応するように、それぞれ異なるように設定されることが好ましい。
【０１８３】
例えば、図９に示されるように、青色のフィルタＦ１に対応するフォトダイオード１１において、上述のように青色の光Ｌ１は、半導体層（シリコン層）１０１，１１１に吸収されやすく、光電変換されやすいため、フォトダイオード１１の溝ＲＸ１内に埋め込まれるＳｉ層１０１，１１１の膜厚は、比較的薄くてもよい。例えば、Ｓｉ層１０１，１１１の膜厚は、０．３μｍ以上、１μｍ以下程度であることが好ましい。
【０１８４】
青色の光（青色の光の波長域）を光電変換する埋め込み型フォトダイオード１１において、Ｓｉ基板１５０表面に対して垂直方向において、フォトダイオード１１が埋め込まれる溝ＲＸ１の底部（Ｓｉ層１０１，１１１の底部）の位置Ｚ１−Ｚ１’は、例えば、Ｓｉ基板１５０の表面Ｚ０−Ｚ０’の位置を基準として、０．３μｍから１μｍの範囲内の位置に設定される。
【０１８５】
一方、赤色のカラーフィルタＦ３に対応するフォトダイオード１３に関して、赤色の光Ｌ３は、青色や緑色の光Ｌ１，Ｌ２よりも吸収されにくく、フォトダイオードの光電変換が生じにくい。それゆえ、赤色に対応するフォトダイオード１３を形成するためのＳｉ層１０３，１１３の膜厚は、青色に対応するフォトダイオード１１のＳｉ層１０１，１１１の膜厚よりも厚くされる。例えば、Ｓｉ層１０３，１１３は、３μｍから４μｍ程度の膜厚で形成されることが好ましい。
【０１８６】
赤色の光（赤色の光の波長域）を光電変換する埋め込み型フォトダイオード１３に関して、Ｓｉ基板１５０表面に対して垂直方向において、フォトダイオード１３が埋め込まれる溝ＲＸ３の底部（Ｓｉ層１０３，１１３の底部）の位置Ｚ３−Ｚ３’が、例えば、Ｓｉ基板１５０の表面Ｚ０−Ｚ０’の位置から３μｍから４μｍ以上の深さに位置するように、溝ＲＸ３が形成される。
【０１８７】
緑色のカラーフィルタＦ２に対応するフォトダイオード１２において、緑色の光Ｌ２は、青色の光Ｌ１よりも吸収されにくく、赤色の光Ｌ２より吸収されやすい。それゆえ、緑色のカラーフィルタＦ２に対応するフォトダイオード１２を形成するためのＳｉ層１０２，１１２の膜厚は、例えば、青色のカラーフィルタＦ１に対応するフォトダイオード１１のＳｉ層１０１，１１１の膜厚よりも厚ければよい。例えば、Ｓｉ層１０２，１１２の膜厚は、２μｍ程度に設定される。
【０１８８】
緑色の光（緑色の光の波長域）を光電変換する埋め込み型フォトダイオード１２に関して、Ｓｉ基板１５０表面に対して垂直方向において、フォトダイオード１２が埋め込まれる溝ＲＸ２の底部（Ｓｉ層１０２，１１２の底部）の位置Ｚ２−Ｚ２’は、青色に対応するフォトダイオード１１の溝ＲＸ１の底部の位置Ｚ１−Ｚ１’と赤色に対応するフォトダイオード１３の溝ＲＸ３の底部の位置Ｚ３−Ｚ３’との間に、位置している。例えば、緑色に対応する埋め込み型フォトダイオード１２において、溝ＲＸ２の底部がＳｉ基板１５０の表面Ｚ０−Ｚ０’の位置から２μｍから３μｍ程度の深さに位置するように、溝ＲＸ２が形成される。
【０１８９】
画素アレイ１２０内における深さの異なる溝ＲＸ１，ＲＸ２，ＲＸ３の形成位置（レイアウト）は、あらかじめ設定されているカラーフィルタ層ＣＦ内のフィルタの配列パターンに基づいて、設定される。
【０１９０】
このように、本実施形態のイメージセンサにおいて、各画素に対応するフォトダイオード１１，１２，１３に対して各色のフィルタＦ１，Ｆ２，Ｆ３を介して入射される光の波長（色）を考慮して、Ｓｉ基板１５０表面に対して垂直方向における溝ＲＸ１，ＲＸ２，ＲＸ３の深さ異ならせ、信号電荷を生成するためのＳｉ層１０１，１０２，１０３，１１１，１１２，１１３の厚さが確保される。
【０１９１】
これによって、各色に対応したフォトダイオードの光電変換特性が確保され、形成される画像の画質を、向上できる。
【０１９２】
但し、本実施形態の埋め込み型フォトダイオードを用いた単板式のイメージセンサにおいて、フォトダイオードが吸収する光の波長に応じて溝ＲＸの深さを変更させることなしに、複数の溝の深さ（Ｓｉ層の膜厚）を画素アレイ１２０内で同じにしてもよい。
【０１９３】
（２）  第２の実施形態  
図１０を参照して、第２の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。尚、本実施形態において、第１の実施形態のイメージセンサと同じ構成要素／機能の説明は、必要に応じて行う。
【０１９４】
図１０は、図４のＶ−Ｖ線に沿う本実施形態のイメージセンサが含むフォトダイオード１Ｘの構造を示す断面図である。
【０１９５】
図１０に示されるように、本実施形態において、埋め込み型フォトダイオード１Ｘは、シリコンゲルマニウム層（以下、ＳｉＧｅ層と表記する）１３を用いて、形成される。
【０１９６】
ＳｉＧｅ層１３は、溝ＲＸ内に設けられている。ＳｉＧｅ層１３は、ｎ型のＳｉＧｅ層であり、例えば、リン又はヒ素をｎ型のドーパントとして含んでいる。
【０１９７】
例えば、ＳｉＧｅ層１３の上面上には、上部Ｓｉ層１１が設けられている。但し、上部Ｓｉ層１１の代わりに、ＳｉＧｅ層が用いられてもよい。例えば、ＳｉＧｅ層１３に隣接するｎ−型不純物領域１１３，１５１は、ＳｉＧｅ層１３から拡散したＧｅを含んでいてもよい。
【０１９８】
ＳｉＧｅ層１３を用いて埋め込み型フォトダイオードが形成される場合、ＳｉＧｅ層１３が埋め込まれる溝ＲＸの深さは、例えば、２μｍ程度に設定される。
【０１９９】
尚、本実施形態において、埋め込み型フォトダイオードに用いられる材料がＳｉからＳｉＧｅに変わるのみで、埋め込み型フォトダイオードの製造工程は、実質的に同じである。それゆえ、本実施形態のイメージセンサの製造工程の説明は、省略する。
【０２００】
本実施形態の埋め込み型フォトダイオード１Ｘにおいて、ＳｉＧｅ層１３が、Ｓｉ基板１５０内の溝ＲＸ内に埋め込まれている。
【０２０１】
赤色の光に対するＳｉＧｅの吸収係数は、赤色の光に対するＳｉの吸収係数より大きい。図９に示されるように、Ｓｉは赤色の光に対する吸収係数が低いため、赤色の光を光電変換するための埋め込み型フォトダイオード１３は、緑色又は青色の光を検知するためのフォトダイオード１１に比較して、赤色の光を吸収するＳｉ層の厚さを大きくされ、溝の深さが深くされる。その結果として、赤色の光に対応するフォトダイオードは、青又は緑色の光に対応するフォトダイオードに比較して、溝のアスペクト比が大きくなるため、溝の形成が困難になったり、Ｓｉ層を溝内に完全に埋め込むことが困難になったりする可能性がある。
【０２０２】
本実施形態のように、Ｓｉより赤色の光を吸収し易いＳｉＧｅを、埋め込み型フォトダイオードが含む不純物半導体層１３に用いることによって、赤色の光に対するフォトダイオード１Ｘの光電変換効率を向上できる。
【０２０３】
また、本実施形態のＳｉＧｅを用いた埋め込み型フォトダイオード１Ｘは、赤色の光を吸収する不純物半導体層の膜厚を大きくするために、Ｓｉを用いた埋め込み形フォトダイオードに比較して半導体層を埋め込む溝の深さを深くせずともよく、フォトダイオード１Ｘの不純物半導体層１３が埋め込まれる溝ＲＸの深さを、浅くできる。
【０２０４】
溝ＲＸの底部の位置ＺＺをＳｉ基板１５０の表面側へ近づけることができるので、不純物半導体層を埋め込む溝ＲＸの形成及び溝ＲＸに対するフォトダイオード１Ｘの不純物半導体層の埋め込み性が改善され、イメージセンサ内に含まれる埋め込み型フォトダイオード１Ｘの加工難度が低減される。これによって、イメージセンサの製造歩留まりが向上する。
【０２０５】
以上のように、第２の実施形態の固体撮像装置によれば、第１の実施形態と同様の効果が得られるとともに、イメージセンサの製造コストを低減できる。
【０２０６】
（３）  第３の実施形態  
図１１乃至図１３を参照して、第３の実施形態の固体撮像装置（例えば、イメージセンサ）及びその製造方法について、説明する。尚、本実施形態において、第１及び第２の実施形態のイメージセンサと同じ構成要素／機能の説明は、必要に応じて行う。
【０２０７】
（ａ）  構造  
図１１を用いて、第３の実施形態のイメージセンサの構造について説明する。
【０２０８】
図１１は、図４のＶ−Ｖ線に沿う、本実施形態のイメージセンサが含むフォトダイオードの構造を示す断面図である。
【０２０９】
埋め込み型フォトダイオードにおいて、ＳｉＧｅ層が溝内におけるＳｉ基板の露出面上に直接形成された場合、溝ＲＸを形成した際に生じた溝内のＳｉ基板の露出面（溝の内側面）の結晶面に対するダメージ、ＳｉＧｅ層とＳｉ基板との熱膨張率の違い、或いは、ＳｉＧｅ層と溝内におけるＳｉ基板の結晶面との格子不整合により、結晶性の良いＳｉＧe層が形成されない可能性がある。この結果として、ＳｉＧｅ層を用いて形成される埋め込み型フォトダイオードの特性（例えば、光電変換特性）が劣化する可能性がある。
【０２１０】
図１１に示されるように、本実施形態の埋め込み型フォトダイオード１Ｚは、溝ＲＸ内に設けられたＳｉＧｅ層１３を含んでいる。  
本実施形態において、ＳｉＧｅ層１３とＳｉ基板１５０との間に、Ｓｉ層１６が設けられている。Ｓｉ層１６は、例えば、ｎ型のドーパントを含んでいる。尚、Ｓｉ層１６は、ＳｉＧｅ層１３よりも低い濃度のＧｅを含んでいてもよい。Ｓｉ層１６は、例えば、多結晶シリコン層、又は、エピタキシャルシリコン層、又は、アモルファスシリコン層である。
【０２１１】
例えば、ＳｉＧｅ層１３の上面上及びＳｉ層１６の上端上に、ｎ型のＳｉ層１４が設けられている。Ｓｉ層１４のｎ型ドーパントの不純物濃度は、ｎ型ＳｉＧｅ層１３のｎ型ドーパントの不純物濃度より高くてもよいし、ｎ型ＳｉＧｅ層１３のｎ型ドーパントの不純物濃度以下でもよい。  
不純物領域１１１，１１３を含む上部Ｓｉ層１１は、Ｓｉ層１４上に設けられている。
【０２１２】
尚、Ｓｉ層１１，１５を溝ＲＸ内に設けずに、溝ＲＸの内部を、ＳｉＧｅ層１３とバッファ層としてのＳｉ層１６とで満たしてもよい。
【０２１３】
ＳｉＧｅ層１３の側面及び底面は、溝内に堆積されたＳｉ層１６に接触している。溝ＲＸ内において、ＳｉＧｅ層１３は、Ｓｉ基板１５０に接触せずに、Ｓｉ層１６に覆われている。Ｓｉ層１６は、ＳｉＧｅ層１３とＳｉ基板１５０との間のバッファ層（緩衝層）として機能する。
【０２１４】
本実施形態のように、ＳｉＧｅ層１３が、Ｓｉ基板１５０上に直接堆積されないことによって、溝ＲＸの形成時に生じるＳｉ基板１５０の結晶に対するダメージが、溝ＲＸ内に設けられるＳｉＧｅ層１３の結晶性に悪影響を及ぼすのを抑制できる。また、Ｓｉ層１６がＳｉＧｅ層１３とＳｉ基板１５０と間に介在することによって、Ｓｉ層１６が緩衝層となって、ＳｉＧｅとＳｉとの熱膨張率又は格子定数の違いに起因したＳｉＧｅ層１３の結晶性の劣化を抑制できる。この結果として、埋め込み型フォトダイオード１Ｚに用いられるＳｉＧｅ層１３の結晶性を改善することができる。
【０２１５】
尚、第１の実施形態のような溝ＲＸ内に埋め込まれるＳｉ層に対して、バッファ層としてのＳｉ層１６が溝ＲＸ内に設けられてもよい。
【０２１６】
以上のように、第３の実施形態の固体撮像装置によれば、第１及び第２の実施形態と同様の効果が得られるとともに、フォトダイオードの特性を改善できる。
【０２１７】
（ｂ）  製造方法
図１１乃至図１３を用いて、第３の実施形態のイメージセンサの製造方法について説明する。尚、第１の実施形態で述べた製造方法と実質的に同じ工程に関する説明は、必要に応じて行う。
【０２１８】
図１２に示されるように、ｐ型Ｓｉ基板１５０内に、所定の深さの溝ＲＸが形成される。そして、形成された溝ＲＸ内が満たされないように、Ｓｉ層１６Ａが、例えば、ＣＶＤ法によって、Ｓｉ基板１５０上に堆積される。Ｓｉ層１６Ａは、溝ＲＸの形状に沿って、溝ＲＸ内に形成され、溝ＲＸ内におけるＳｉ基板１５０の露出面を覆う。形成直後のＳｉ層１６Ａは、アンドープのＳｉ層でもよいし、Ｓｉ層１６Ａの堆積中に、Ｓｉ層１６Ａに対して不純物（例えば、リン）が添加されてもよい。
【０２１９】
Ｓｉ基板表面に対して水平方向に対向する溝ＲＸの内側面上のＳｉ層１６Ａが、互いに接触しないように、Ｓｉ層１６Ａは溝ＲＸ内に形成される。また、溝ＲＸの開口部が、Ｓｉ層１６Ａによって塞がらないように、Ｓｉ層１６Ａが形成される。例えば、Ｓｉ基板１５０の表面に対して水平方向における溝ＲＸの内側面上のＳｉ層１６Ａの膜厚が、Ｓｉ基板１５０の表面に対して水平方向における溝ＲＸの開口部の寸法（開口幅）の２分の１より小さくなるように、Ｓｉ層１６Ａが堆積される。
【０２２０】
そして、ｎ型ドーパントを含むＳｉＧｅ層１３Ａが、例えば、６００℃から７００℃程度の堆積温度のＣＶＤ法によって、溝ＲＸ内のＳｉ層１６Ａ上に堆積される。ＳｉＧｅ層１３Ａは、Ｓｉ層１６Ａを介して、溝ＲＸ内に埋め込まれる。リン又はヒ素などのｎ型ドーパントは、ＳｉＧｅ層１３Ａの堆積中に、ＳｉＧｅ層１３Ａ内に添加される。
【０２２１】
図１３に示されるように、ＳｉＧｅ層及びＳｉ層の上面が、Ｓｉ基板１５０の表面よりもＳｉ基板１５０の裏面側へ後退するように、ＳｉＧｅ層及びＳｉ層が、エッチングされる。これによって、ＳｉＧｅ層１３及びＳｉ層１６の上端は、溝ＲＸの開口部よりもＳｉ基板１５０の裏面側に位置する。
【０２２２】
溝ＲＸ内のＳｉＧｅ層１３上及びＳｉ層１６上に、ｎ型Ｓｉ層１０が、堆積される。ｎ型Ｓｉ層１０上に、アンドープＳｉ層１１Ａが、堆積される。
【０２２３】
尚、ＳｉＧｅ層１３とＳｉ基板１５０との間に、バッファ層としてのＳｉ層１６が形成されていれば、ｎ型Ｓｉ層１４及びアンドープＳｉ層１１Ａを形成せずに、ＳｉＧｅ層１３の上端及びバッファ層としてのＳｉ層１６の上端がＳｉ基板の表面と一致するように、ＳｉＧｅ層１３及びＳｉ層１６が溝ＲＸの内部に形成されてもよい。
【０２２４】
また、本実施形態において、溝ＲＸ内のＳｉＧｅ層１３の上面を、Ｓｉ基板１５１の表面よりＳｉ基板１５０の底部側へ後退させた後に、ｎ型Ｓｉ層１４及びアンドープＳｉ層１１Ａが、溝ＲＸ内のＳｉＧｅ層１３の上面上に、堆積される例が示されている。但し、ｎ型Ｓｉ層及びアンドープＳｉ層が、溝ＲＸを満たさないように堆積されたＳｉＧｅ層１３に連続して形成されてもよい。
【０２２５】
この後、図１１に示されるように、第１の実施形態で述べた製造工程と同様に、アンドープＳｉ層１１Ａの上面が、Ｓｉ基板１５０の上面と一致された後、Ｓｉ基板１５０に対して加熱処理が施され、Ｓｉ層１４，１６が含むｎ型ドーパントが、Ｓｉ基板１５０及びアンドープの上部Ｓｉ層１１内に、熱拡散される。これによって、上部Ｓｉ層１１内及びＳｉ基板１５０内に、不純物半導体領域１１３，１５１が、形成される。
【０２２６】
さらに、トランスファゲート（電界効果トランジスタ）２及びフローティングディフュージョン６としての不純物半導体層６０が、形成される。層間絶縁膜及び金属膜が、順次形成された後、画素アレイ１２０と上下に重なる位置に、カラーフィルタ層ＣＦ及びマイクロレンズアレイＭＬが形成される。
【０２２７】
以上の製造工程によって、本実施形態における埋め込み型のフォトダイオード１を含むイメージセンサが作製される。
【０２２８】
本実施形態のイメージセンサの製造方法において、ＳｉＧｅ層１３Ａが溝ＲＸ内に形成される際、ＳｉＧｅ層１３Ａは、溝ＲＸ内におけるＳｉ基板１５０の露出面を覆うＳｉ層１６Ａ上に、堆積される。これによって、溝ＲＸの形成によってＳｉ基板１５０の露出面に生じたダメージが、ＳｉＧｅ層１６Ａに悪影響を及ぼすのを低減できる。また、ＳｉＧｅ層１３とＳｉ基板１５０との間にＳｉ層が形成されることによって、ＳｉＧｅ層１３とＳｉ基板１５０との間の熱膨張率の違い及び格子不整合を、緩和できる。  
この結果として、埋め込み型フォトダイオードが含む溝ＲＸ内のＳｉＧｅ層１３の結晶性を改善できる。
【０２２９】
したがって、第３の実施形態の固体撮像装置の製造方法によれば、第１及び第２の実施形態と同様の効果が得られるとともに、特性を改善されたフォトダイオードを含む固体撮像装置を提供できる。
【０２３０】
（４）  変形例  
図１４乃至図１６を参照して、第１乃至第３の実施形態のイメージセンサが含むフォトダイオードの変形例について、説明する。尚、本変形例において、第１乃至第３の実施形態のイメージセンサと同じ構成要素／機能の説明は、必要に応じて行う。
【０２３１】
図１４は、実施形態のイメージセンサが含むフォトダイオードの変形例の１つを示す断面図である。  
図１４に示されるように、フォトダイオード１の不純物半導体層１０，１１を埋め込む溝ＲＸのアスペクト比が大きくなると、溝ＲＸの断面形状は、テーパー状になる場合がある。この場合、Ｓｉ基板１５０の表面に対して水平方向における溝ＲＸの底部の寸法Ｄ３は、Ｓｉ基板１５０の表面に対して水平方向における溝ＲＸの開口部の寸法Ｄ１より小さくなる。
【０２３２】
溝ＲＸの形状に依存して、溝ＲＸ内に埋め込まれる不純物半導体層１０において、半導体基板表面に対して水平方向における溝ＲＸの底部側の不純物半導体層１０の寸法Ｄ３が、半導体基板表面に対して水平方向における溝ＲＸの開口部側の上部半導体層１１の寸法Ｄ３より小さくなる。
【０２３３】
図１５は、実施形態のイメージセンサが含むフォトダイオードの変形例の１つを示す断面図である。  
例えば、フォトダイオード１Ｙの上部Ｓｉ層１１内において、ｐ型不純物半導体領域（ｐ型Ｓｉ領域）１１１とｎ型Ｓｉ層（又は、ｎ型ＳｉＧｅ層）が含むドーパントの拡散に起因したｎ−型不純物半導体領域１１３との間に、ｐ型又はｎ−型不純物半導体領域１１１，１１３とは異なる半導体領域１１５が設けられていてもよい。上部Ｓｉ層１１の２つの半導体領域１１１，１１３間の半導体領域１１５は、アンドープのＳｉ層の形成に起因した真性半導体領域（例えば、ｉ型Ｓｉ領域）でもよいし、ｎ型Ｓｉ層（又は、ｎ型ＳｉＧｅ層）よりも高いｎ型ドーパントの不純物濃度を含むｎ＋型不純物半導体領域（例えば、ｎ＋型Ｓｉ領域）でもよい。上部Ｓｉ層１１内の半導体領域１１５は、表面シールド層としてのｐ型Ｓｉ領域１１１よりも高い又は低いｐ型ドーパントの不純物濃度を含むｐ型Ｓｉ領域でもよい。
【０２３４】
図１６は、実施形態のイメージセンサが含むフォトダイオードの変形例の１つを示す断面図である。  
図１６に示されるように、第２又は第３の実施形態で述べたＳｉＧｅ層１３を用いた埋め込み型フォトダイオード１Ｘが、第１の実施形態で述べたＳｉ層を用いた埋め込み型フォトダイオード１と、同一のＳｉ基板１５０内に設けられてもよい。
【０２３５】
この場合、ＳｉＧｅ層１３を用いたフォトダイオード１Ｘは、カラーフィルタ層の赤色のフィルタに対応するように、画素アレイの所定の位置に設けられ、Ｓｉ層１０を用いたフォトダイオード１は、カラーフィルタ層の青色のフィルタに対応に対応するように、画素アレイの所定の位置に設けられる。カラーフィルタ層の緑色のフィルタに対応するフォトダイオードにおいて、ＳｉＧｅ層１３を用いたフォトダイオード１Ｘが用いられてもよいし、Ｓｉ層１０を用いたフォトダイオード１が用いられてもよい。
【０２３６】
例えば、ＳｉＧｅ層１３を用いたフォトダイオード１ＸとＳｉ層１０を用いたフォトダイオード１とにおいて、フォトダイオードの特性（例えば、光電変換特性）及び加工難度を考慮して、Ｓｉ基板１５０の表面に対して垂直方向におけるＳｉＧｅ層１３の底部（溝の底部）の位置が、Ｓｉ基板１５０の表面に対して垂直方向におけるＳｉ層１０の底部（溝の底部）の位置と実質的に同じ深さに設定されてもよいし、互いに異なる位置に設定されてもよい。
【０２３７】
尚、ＳｉＧｅ層は、イオン注入によってＳｉ層内にＧｅを添加することによって、形成されてもよい。
【０２３８】
上述の各実施形態において、ｐ型半導体基板（又は、ｐ型半導体層）内の溝にｎ型半導体層が埋め込まれた構造の埋め込み型フォトダイオードの構造例が示されている。ただし、本実施形態の埋め込み型フォトダイオードは、ｎ型半導体基板（又はｎ型ウェル領域）内の溝にｐ型半導体層が埋め込まれた構造を有していてもよい。
【０２３９】
上述の各実施形態において、本実施形態の埋め込み構造のフォトダイオードが、裏面照射型イメージセンサに用いられた例が示されているが、本実施形態の埋め込み構造のフォトダイオードは、表面照射型イメージセンサに用いられてもよい。表面照射型イメージセンサは、層間絶縁膜及び素子が形成された半導体基板の表面側が、被写体からの光の照射面となり、カラーフィルタ及びマクロレンズアレイが、層間絶縁膜上に、積層されている。
【０２４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２４１】
１２０：画素アレイ、ＵＣ：単位セル、９：素子分離領域、１：フォトダイオード、２：トランジスタ（トランスファゲート）、６：フローティングディフュージョン、１５０：半導体基板、１０，１１：不純物半導体層、１１３，１５１：不純物半導体領域、ＲＸ：溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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