(57)【要約】【課題】電極の段切れを回避できて、信頼性を向上できる半導体装置およびその製造方法を提供する。【解決手段】このＧａＮ系ＨＦＥＴによれば、コラプス抑制膜１８の第１の端縁部１８ａの上側の角部１８ａ−１が、面取りされた形状であるので、コラプス抑制膜１８の第１の端縁部１８ａの段差でゲート電極１５が段切れを起こすのを防ぐことができる。【選択図】図１
2013131635.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層と、
上記ＧａＮ系半導体層上または上記ＧａＮ系半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記ＧａＮ系半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在している第１のフィールドプレート部と上記基部から上記ソース電極に向かって延在している第２のフィールドプレート部とを有するゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記ＧａＮ系半導体層上に形成されていると共に上記ゲート電極の第１のフィールドプレート部の下に延在していて上記基部に隣接している第１の端縁部と上記ゲート電極の第２のフィールドプレート部の下に延在していて上記基部に隣接している第２の端縁部と上記ソース電極に達している第３の端縁部と上記ドレイン電極に達している第４の端縁部を有する第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に上記ゲート電極の第１のフィールドプレート部の下に延在していて上記基部に隣接している第１の端縁部と上記ゲート電極の第２のフィールドプレート部の下に延在していて上記基部に隣接している第２の端縁部と上記ソース電極に達している第３の端縁部と上記ドレイン電極に達している第４の端縁部を有する第２の絶縁膜と
を備え、
上記ソース電極は、
上記第１の絶縁膜の第３の端縁部上の上記第２の絶縁膜の第３の端縁部上で上記ゲート電極に向かって延在している延在部を有し、
上記ドレイン電極は、
上記第１の絶縁膜の第４の端縁部上の上記第２の絶縁膜の第４の端縁部上で上記ゲート電極に向かって延在している延在部を有し、
上記第１の絶縁膜の第１から第４の端縁部および上記第２の絶縁膜の第１から第４の端縁部のうちの少なくとも１つの端縁部の上側の角部が、面取りされた形状であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１の絶縁膜は、
電流コラプスを抑制するためのコラプス抑制膜であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置を製造する方法であって、
上記端縁部の上側の角部の面取りされた形状を、ウェットエッチングを用いて形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、ＧａＮ系半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系半導体装置では、ＧａＮ系半導体層の表面にダメージを与えると電流コラプスの原因となるため、ＧａＮ系半導体層の表面にダメージを与えないことが重要である。この電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【０００３】
特許文献１(特表２０１０−５１７３０２号公報)では、ＧａＮ半導体層上に絶縁膜を形成してから、電極を形成することが開示されている。電極よりも先に絶縁膜を形成することによって、上記絶縁膜でＧａＮ半導体層の表面が保護され、電極形成時にＧａＮ半導体層の表面にダメージを与えることを防いで、電流コラプスの抑制を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１０−５１７３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、半導体層上に絶縁膜を形成してから電極を形成する場合、プロセスマージンを確保するために、電極の端部が絶縁膜の端部上に形成されることとなる。この場合、上記絶縁膜の端部の段差によって、電極が段切れを起こし易く、動作の不安定性を招くという問題がある。
【０００６】
そこで、この発明の課題は、電極の段切れを回避できて、信頼性を向上できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の半導体装置は、ＧａＮ系半導体層と、
上記ＧａＮ系半導体層上または上記ＧａＮ系半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記ＧａＮ系半導体層上に配置されていると共にショットキー接合のための基部とこの基部から上記ドレイン電極に向かって延在している第１のフィールドプレート部と上記基部から上記ソース電極に向かって延在している第２のフィールドプレート部とを有するゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記ＧａＮ系半導体層上に形成されていると共に上記ゲート電極の第１のフィールドプレート部の下で上記基部に隣接している第１の端縁部と上記ゲート電極の第２のフィールドプレート部の下で上記基部に隣接している第２の端縁部と上記ソース電極に達している第３の端縁部と上記ドレイン電極に達している第４の端縁部を有する第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に上記ゲート電極の第１のフィールドプレート部の下で上記基部に隣接している第１の端縁部と上記ゲート電極の第２のフィールドプレート部の下で上記基部に隣接している第２の端縁部と上記ソース電極に達している第３の端縁部と上記ドレイン電極に達している第４の端縁部を有する第２の絶縁膜と
を備え、
上記ソース電極は、
上記第１の絶縁膜の第３の端縁部上の上記第２の絶縁膜の第３の端縁部上で上記ゲート電極に向かって延在している延在部を有し、
上記ドレイン電極は、
上記第１の絶縁膜の第４の端縁部上の上記第２の絶縁膜の第４の端縁部上で上記ゲート電極に向かって延在している延在部を有し、
上記第１の絶縁膜の第１から第４の端縁部および上記第２の絶縁膜の第１から第４の端縁部のうちの少なくとも１つの端縁部の上側の角部が、面取りされた形状であることを特徴としている。
【０００８】
この発明の半導体装置によれば、上記第１の絶縁膜の第１から第４の端縁部および上記第２の絶縁膜の第１から第４の端縁部のうちの少なくとも１つの端縁部の上側の角部が、面取りされた形状であるので、上記絶縁膜の縁端部の段差で上記ソース電極,ドレイン電極,ゲート電極のうちの少なくとも１つが段切れを起こすのを防ぐことができる。したがって、安定したトランジスタ特性が得られ、信頼性を向上できる。
【０００９】
また、一実施形態では、上記第１の絶縁膜は、電流コラプスを抑制するためのコラプス抑制膜である。
【００１０】
この実施形態によれば、上記第１の絶縁膜を、上記コラプス抑制膜とすることにより、電流コラプスを抑制できる。上記コラプス抑制膜は、例えば、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜で構成される。この電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００１１】
また、この発明の半導体装置の製造方法では、上記端縁部の上側の角部の面取りされた形状を、ウェットエッチングを用いて形成することを特徴としている。
【００１２】
この発明の半導体装置の製造方法によれば、上記端縁部の上側の角部の面取りされた形状をウェットエッチングにより形成するので、上記ＧａＮ系半導体層の表面にダメージを与えることを抑えることができる。
【発明の効果】
【００１３】
この発明の半導体装置によれば、第１の絶縁膜の第１から第４の端縁部および第２の絶縁膜の第１から第４の端縁部のうちの少なくとも１つの端縁部の上側の角部が、面取りされた形状であるので、上記絶縁膜の縁端部の段差で電極が段切れを起こすのを防止できる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
【図２】上記実施形態のゲート電極周りの拡大図である。
【図３】上記実施形態の第１変形例のゲート電極周りの拡大図である。
【図４】上記実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図５】図４の工程に続く工程を説明する断面図である。
【図６】図５の工程に続く工程を説明する断面図である。
【図７】上記実施形態の第２変形例のゲート電極周りの拡大図である。
【図８】上記実施形態の第３変形例のゲート電極周りの拡大図である。
【発明を実施するための形態】
【００１５】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１６】
図１は、この発明の半導体装置の実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。また、図２は、上記実施形態のゲート電極周りの拡大図である。
【００１７】
この実施形態のＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層１１と、アンドープＡｌＧａＮ層１２を順に形成している。このアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２との界面に２ＤＥＧ(２次元電子ガス)１９が発生する。このアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２で窒化物半導体の積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、上記ＡｌＧａＮ層１２上にＧａＮキャップ層を形成してもよい。
【００１８】
上記アンドープＡｌＧａＮ層１２上に、予め設定された間隔をあけてソース電極１３とドレイン電極１４を形成している。上記アンドープＡｌＧａＮ層１２上のソース電極１３とドレイン電極１４との間かつソース電極１３側にゲート電極１５を形成している。
【００１９】
ここでは、上記アンドープＡｌＧａＮ層１２の厚さを例えば１０ｎｍとしてソース電極１３とドレイン電極１４をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡｌＧａＮ層１２の厚さを例えば３０ｎｍとしてアンドープＡｌＧａＮ層１２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡｌＧａＮ層１２のうちのソース電極が形成される領域およびドレイン電極が形成される領域に予め、リセスを形成し、このリセスにソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。
【００２０】
また、電流コラプスを抑制するためのコラプス抑制膜１８が、上記ソース電極１３と上記ドレイン電極１４との間で上記アンドープＡｌＧａＮ層１２上に第１の絶縁膜として形成されている。この第１の絶縁膜としてのコラプス抑制膜１８は、上記ゲート電極１５下に延在している。このコラプス抑制膜１８には開口２１が形成され、上記ゲート電極１５は、上記開口２１を貫通して上記アンドープＡｌＧａＮ層１２にショットキー接合している。
【００２１】
上記コラプス抑制膜１８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
【００２２】
また、ＳｉＯＮ膜で作製された第２の絶縁膜２３が、上記コラプス抑制膜１８上に形成されている。この第２の絶縁膜２３は、上記コラプス抑制膜１８上で上記ゲート電極１５下に延在している。この第２の絶縁膜２３は、開口２５が形成され、この開口２５は、上記コラプス抑制膜１８の開口２１に連通している。この第２の絶縁膜２３の開口２５に、上記コラプス抑制膜１８の第１の端縁部１８ａが露出している。すなわち、上記コラプス抑制膜１８の第１の端縁部１８ａは、上記第２の絶縁膜２３の第１の端縁部２３ａから突出している。この実施形態では、一例として、コラプス抑制膜１８の第１の端縁部１８ａが第２の絶縁膜２３の第１の端縁部２３ａから突出している突出寸法Ｌ１を、０.５μｍとした。
【００２３】
なお、この実施形態では、一例として、第２の絶縁膜２３をＳｉＯＮ膜で作製したが、第２の絶縁膜２３を、他の酸化膜、例えば、ＳｉＯ２膜やＡｌ２Ｏ３膜等で作製してもよい。
【００２４】
この実施形態では、図１に示すように、ゲート電極１５の基部１５ａが、上記第２の絶縁膜２３の開口２５およびコラプス抑制膜１８の開口２１を通してアンドープＡｌＧａＮ層１２にショットキー接合している。この基部１５ａは、図２に示すように、上記コラプス抑制膜１８の第１の端縁部１８ａ上にひさし状に張り出している張り出し部１５ａ‐１を有している。また、ゲート電極１５は、上記基部１５ａに連なっていて上記第２の絶縁膜２３上でドレイン電極１４に向かって延在している第１のフィールドプレート部１５ｂを有している。また、ゲート電極１５は、基部１５ａからソース電極１３側に延在している第２のフィールドプレート部１５ｃを有している。
【００２５】
上記コラプス抑制膜１８の第１の端縁部１８ａは、上記ゲート電極１５の第１のフィールドプレート部１５ｂの下で上記基部１５ａに隣接している。また、上記コラプス抑制膜１８の第２の端縁部１８ｂは、上記ゲート電極１５の第２のフィールドプレート部１５ｃの下で上記基部１５ａに隣接している。また、上記コラプス抑制膜１８は、上記ソース電極１３に達している第３の端縁部１８ｃと上記ドレイン電極１４に達している第４の端縁部１８ｄを有する。
【００２６】
また、上記第２の絶縁膜２３は、上記ゲート電極１５の第１のフィールドプレート部１５ｂの下で上記基部１５ａに隣接している第１の端縁部２３ａと上記ゲート電極１５の第２のフィールドプレート部１５ｃの下で上記基部１５ａに隣接している第２の端縁部２３ｂとを有する。さらに、上記第２の絶縁膜２３は、上記ソース電極１３に達している第３の端縁部２３ｃと上記ドレイン電極１４に達している第４の端縁部２３ｄを有する。
【００２７】
上記ソース電極１３は、コラプス抑制膜１８の第３の端縁部１８ｃ上の上記第２の絶縁膜２３の第３の端縁部２３ｃ上で上記ゲート電極１５に向かって延在している延在部１３ａを有している。また、上記ドレイン電極１４は、上記コラプス抑制膜１８の第４の端縁部１８ｄ上の第２の絶縁膜２３の第４の端縁部２３ｄ上で上記ゲート電極１５に向かって延在している延在部１４ａを有している。
【００２８】
この実施形態では、上記第１の絶縁膜としてのコラプス抑制膜１８の第１の端縁部１８ａの上側の角部１８ａ‐１が面取りされた形状になっている。なお、ここでは、上記角部１８ａ‐１を略直線状に傾斜した面取り形状としたが、湾曲面状の面取り形状としてもよい。
【００２９】
この実施形態では、一例として、上記第２の絶縁膜２３の膜厚を１５０ｎｍとし、上記第１の絶縁膜としてのコラプス抑制膜１８の膜厚を２０ｎｍとした。
【００３０】
次に、図４、図５、図６を順に参照して、この第１実施形態のＧａＮ系ＨＦＥＴの製造方法を説明する。
【００３１】
まず、図示しないＳｉ基板上に、図４に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層１１、アンドープＡｌＧａＮ層１２、を順に形成する。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
【００３２】
次に、図４に示すように、上記アンドープＡｌＧａＮ層１２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜１８となるシリコン窒化膜３８を形成する。このコラプス抑制膜１８となるシリコン窒化膜３８の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記コラプス抑制膜１８となるシリコン窒化膜３８の膜厚は、一例として、２０ｎｍとしたが、２０ｎｍ〜５０ｎｍの範囲で設定してもよい。
【００３３】
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜３８を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳｉＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜３８を形成できる。このシリコン窒化膜３８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
【００３４】
また、例えば、コラプス抑制膜１８となるシリコン窒化膜３８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜２８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１.５：１にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００３５】
次に、図４に示すように、フォトレジスト４１を堆積し、フォトレジスト４１を露光,現像して、フォトレジスト４１に、コラプス抑制膜１８の開口２１の位置に対応していて上記開口２１よりも狭い開口４１ａを形成する。
【００３６】
次に、ウェットエッチングにより上記シリコン窒化膜２８にテーパ状の凹部３８ａを形成する。このテーパ状の凹部３８ａの傾斜面３８ａ−１がコラプス抑制膜１８の面取りされた形状の角部１８ａ−１となる。
【００３７】
次に、フォトレジスト４１を除去してから、図５に示すように、別のフォトレジスト４４を堆積し、このフォトレジスト４４を露光,現像して、上記フォトレジスト４４のうちのソース電極１３,ドレイン電極１４を形成すべき領域およびゲート電極１５の基部１５ａを形成すべき領域を除去する。そして、この羽ターニングされたフォトレジスト４４をマスクとして、ドライエッチングを行なうことにより、図５に示すように、上記コラプス抑制膜１８となるシリコン窒化膜３８のうち、ソース電極１３,ドレイン電極１４を形成すべき領域、および、ゲート電極１５の基部１５ａを形成すべき領域を除去して、この領域にアンドープＡｌＧａＮ層１２を露出させる。
【００３８】
次に、上記フォトレジスト４４を除去し、上記コラプス膜１８となるシリコン窒化膜３８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
【００３９】
その後、図６に示すように、上記コラプス抑制膜１８上に、プラズマＣＶＤ(化学的気相成長)法により、第２の絶縁膜２３となるＳｉＯＮ膜３３を形成する。次に、レジストを用いたパターニングにより、上記第２の絶縁膜２３を形成すべき領域にフォトレジスト(図示せず)を形成し、ドライエッチングにより、上記第２の絶縁膜２３を形成すべき領域以外のＳｉＯＮ膜３３を除去して、上記第２の絶縁膜２３を形成する。次に、上記第２の絶縁膜２３に、６８０℃以上で１時間のアニールを行なう。
【００４０】
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極１５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図２に示すように、ＴｉＮ電極によるゲート電極１５を形成する。このゲート電極１５の基部１５ａは、接合部１５ａ−２でＡｌＧａＮ層１２にショットキー接合している。また、このゲート電極１５の第１,第２のフィールドプレート部１５ｂ,１５ｃの直下には、ＳｉＯＮ膜による第２の絶縁膜２３とコラプス抑制膜１８とが位置している。
【００４１】
次に、フォトリソグラフィにより、ソース電極１３,ドレイン電極１４を形成すべき領域(コラプス抑制膜１８,第２の絶縁膜２３から露出したＡｌＧａＮ層１２の領域およびこの領域に隣接する第２の絶縁膜２３の第３,第４の端縁部２３ｃ,２３ｄ)が開口したフォトレジスト(図示せず)を形成する。そして、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図１に示すように、上記Ｔｉ/Ａｌ電極によるソース電極１３,ドレイン電極１４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極１３,ドレイン電極１４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００４２】
こうして作製した上記実施形態のＧａＮ系ＨＦＥＴによれば、上記第１の絶縁膜としてのコラプス抑制膜１８の第１の端縁部１８ａの上側の角部１８ａ−１が、面取りされた形状であるので、上記コラプス抑制膜１８の第１の端縁部１８ａの段差で上記ゲート電極１５が段切れを起こすのを防ぐことができる。したがって、安定したトランジスタ特性が得られ、信頼性を向上できる。
【００４３】
また、上記実施形態の製造方法によれば、上記コラプス抑制膜１８の第１の端縁部１８ａの上側の角部１８ａ−１の面取りされた形状をウェットエッチングにより形成するので、上記アンドープＡｌＧａＮ層１２の表面にダメージを与えることを抑えて、電流コラプスの抑制を図ることができる。また、上記実施形態によれば、上記第１の絶縁膜としてのコラプス抑制膜１８によって、電流コラプスを抑制できる。
【００４４】
また、上記実施形態の製造方法によれば、ソース電極１３,ドレイン電極１４,ゲート電極１５よりも先にコラプス抑制膜１８,第２の絶縁膜２３を形成することによって、上記コラプス抑制膜１８,第２の絶縁膜２３で上記アンドープＡｌＧａＮ層１２の表面が保護され、電極形成時にアンドープＡｌＧａＮ層１２の表面にダメージを与えることを防いで、電流コラプスの抑制を図ることができる。
【００４５】
尚、上記実施形態では、上記第１の絶縁膜としてのコラプス抑制膜１８の第１,第２の端縁部１８ａ,１８ｂおよび上記第２の絶縁膜２３の第１,第２の端縁部２３ａ,２３ｂのうちのコラプス抑制膜１８の第１の端縁部１８ａの角部１８ａ−１だけを面取り形状としたが、図３に示す第１変形例のように、コラプス抑制膜１８の第１,第２の端縁部１８ａ,１８ｂおよび上記第２の絶縁膜２３の第１,第２の端縁部２３ａ,２３ｂの各角部１８ａ−１,１８ｂ−１,２３ａ−１,２３ｂ−１を面取り形状としてもよい。また、第２の絶縁膜２３の第３,第４の端縁部２３ｃ,２３ｄの角部２３ｃ−１,２３ｄ−１を、図１に破線で示すように、略直線状に傾斜した傾斜面による面取り形状としてもよい。
【００４６】
また、上記実施形態では、第１の絶縁膜としてのコラプス抑制膜１８の第１,第２の端縁部１８ａ,１８ｂが第２の絶縁膜２３の第１,第２の端縁部２３ａ,２３ｂから突き出していたが、図７に示す第２変形例のように、コラプス抑制膜５８の第１の端縁部５８ａ,第２の端縁部５８ｂと第２の絶縁膜６３の第１,第２の端縁部６３ａ,６３ｂとを揃えて配置してもよい。この第２変形例では、第２の絶縁膜６３の第１の端縁部６３ａの上側の角部６３ａ−１、および、第２の端縁部６３ｂの上側の角部６３ｂ−１を面取り形状にした。また、図８に示す第３変形例のように、コラプス抑制膜６８の第１の端縁部６８ａの上側の角部６８ａ−１と第２の絶縁膜７３の第１の端縁部７３ａの上側の角部７３ａ−１とで連続した面取り形状を形成し、コラプス抑制膜６８の第２の端縁部６８ｂの上側の角部６８ｂ−１と第２の絶縁膜７３の第２の端縁部７３ｂの上側の角部７３ｂ−１とで連続した面取り形状をなすようにしてもよい。また、上記実施形態および変形例では、各面取り形状を略直線状に傾斜した傾斜面による面取り形状としたが湾曲面による面取り形状としてもよい。
【００４７】
この発明におけるＧａＮ系半導体層は、ＡｌxＩnyＧａ1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層でもよい。すなわち、この発明におけるＧａＮ系半導体層は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。
【００４８】
また、上記実施形態では、第１の絶縁膜をシリコン窒化膜によるコラプス抑制膜としたが、第２の絶縁膜と同様にＳｉＯＮ膜、ＳｉＯ２膜、Ａｌ２Ｏ３膜等の酸化膜としてもよく、第１の絶縁膜をストイキオメトリなＳｉＮ膜としてもよい。また、上記実施形態では、第２の絶縁膜をＳｉＯＮ膜、ＳｉＯ２膜、Ａｌ２Ｏ３膜等の酸化膜としたが、コラプス抑制膜としてもよく、第２の絶縁膜をストイキオメトリなＳｉＮ膜としてもよい。また、上記実施形態では、上記第１絶縁膜としてのコラプス抑制膜の膜厚を、２０ｎｍとしたが、２０ｎｍ〜５０ｎｍの範囲内で設定してもよく、この範囲外で設定してもよい。また、上記実施形態では、上記第２の絶縁膜２３の膜厚を１５０ｎｍとしたが、１２０ｎｍ〜１５０ｎｍの範囲内で設定してもよく、この範囲外で設定してもよい。
【００４９】
また、上記実施形態では、ゲート電極１５をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極１５をＰｔ/ＡｕやＮｉ/Ａｕで作製してもよい。また、上記実施形態では、上記オーミック電極としてのソース電極１３とドレイン電極１４を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、上記Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極,ドレイン電極は、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極は、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
【００５０】
また、上記実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したがノーマリオフタイプでも同様の効果が得られる。また、ショットキーゲートで説明したが絶縁ゲート構造でも構わない。また、この発明で製造するＧａＮ系半導体素子は、上記実施形態のＨＦＥＴに限らず、他の構成の電界効果トランジスタであってもよい。
【００５１】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００５２】
１１  アンドープＧａＮ層
１２  アンドープＡｌＧａＮ層
１３  ソース電極
１４  ドレイン電極
１５  ゲート電極
１５ａ  基部
１５ａ−１  張り出し部
１５ａ−２  接合部
１５ｂ,１５ｃ  フィールドプレート部
１８,５８,６８  コラプス抑制膜
１８ａ,５８ａ,６８ａ  第１の端縁部
１８ｂ,５８ｂ,６８ｂ  第２の端縁部
１８ｃ  第３の端縁部
１８ｄ  第４の端縁部
１８ａ−１,１８ｂ−１,６８ａ−１,６８ｂ−１  角部
１９  ２ＤＥＧ(２次元電子ガス)
２１,２５,４１ａ  開口
２３,６３,７３  第２の絶縁膜
２３ａ,６３ａ,７３ａ  第１の端縁部
２３ｂ,６３ｂ,７３ｂ  第２の端縁部
２３ｃ  第３の端縁部
２３ｄ  第４の端縁部
２３ａ−１,２３ｂ−１,２３ｃ−１,２３ｄ−１,６３ａ−１,６３ｂ−１,７３ａ−１,７３ｂ−１  角部
３３  ＳｉＯＮ膜
３８  シリコン窒化膜
３８ａ  テーパ状の凹部
３８ａ‐１  傾斜面
４１,４４  フォトレジスト
【図１】
2013131635.tif 000003
【図２】
2013131635.tif 000004
【図３】
2013131635.tif 000005
【図４】
2013131635.tif 000006
【図５】
2013131635.tif 000007
【図６】
2013131635.tif 000008
【図７】
2013131635.tif 000009
【図８】
2013131635.tif 000010