(57)【特許請求の範囲】
【請求項１】
入来する信号のレートを該レートとは異なるレートに変換した信号を出力するレート変換手段並びに該変換手段を介して互いに接続された微分器および積分器からなる単一段の構成を複数段、直列に接続されてなる多段フィルタの伝達関数と等価な伝達関数を有する多段くし形フィルタであって、
前記単一段の少なくとも一つが、
第１のサンプリング・レートで動作し、前記単一段における前記積分器の第１の次数よりも低い第２の次数を有する第１の積分器と、
該第１のサンプリング・レートとは異なる第２のサンプリング・レートで動作し、前記第２の次数を有する第１の微分器と、
前記第１の積分器と前記第１の微分器を接続するレート変換手段と、
該レート変換手段と前記第１の積分器の間に挿入されるくし形フィルタであって、前記第１のサンプリング・レートで動作し、前記第１の次数と前記第２の次数の差の次数を有するくし形フィルタと、
からなる構成に置き換えられることによって、
隣接する前記単一段間で次数の等しい前記第１の微分器と前記第１の積分器が統合され、
全体として微分器の次数の合計と積分器の次数の合計が同一とされ、且つ、全体として前記多段フィルタの伝達関数と等価な伝達関数を有することを特徴とする多段くし形フィルタ。
【請求項２】
前記くし形フィルタの伝達関数が｛１＋ｚ−１｝  Ｎ（Ｎ≧１）であることを特徴とする請求項１に記載の多段くし形フィルタ。
【請求項３】
前記第２のサンプリング・レートが前記第１のサンプリング・レートの１／２であることを特徴とする請求項１に記載の多段くし形フィルタ。
【請求項４】
前記くし形フィルタは、入力信号を遅延した遅延信号を生成する遅延手段および前記遅延信号と前記入力信号を加算する加算手段からなることを特徴とする請求項２に記載の多段くし形フィルタ。
【請求項５】
請求項１に記載の多段くし形フィルタを用いたデシメーションフィルタであって、
前記第１の積分器と前記第１の微分器を接続する前記レート変換手段は、前記くし形フィルタと前記第１の微分器を互いに接続するレート変換スイッチからなり、
該変換スイッチは、前記くし形フィルタから入来する信号を、その信号のサンプリング・レートである前記第１のサンプリング・レートよりも低い前記第２のサンプリング・レートでサンプルし、サンプルした信号を後続の前記第１の微分器に出力することを特徴とするデシメーションフィルタ。
【請求項６】
請求項１に記載の多段くし形フィルタを用いた補間フィルタであって、
前記第１の積分器と前記第１の微分器を接続する前記レート変換手段は、前記第１の微分器と前記くし形フィルタを互いに接続するレート変換スイッチからなり、
該変換スイッチは、前記第１の微分器から入来する信号を、その信号のサンプリング・レートである前記第２のサンプリング・レートよりも高い前記第１のサンプリング・レートでサンプルし、サンプルした信号を後続の前記くし形フィルタに出力することを特徴とする補間フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル・フィルタに関し、さらに詳しくは組み合せ多段くし形フィルタとして実施されるマルチ・レート・デジタル・フィルタに関する。多段くし形フィルタは、入力信号のエイリアスまたはイメージ周波数帯域の実質的な減衰を行なうために必要な最小限の演算項数およびワード長を有するように設計される。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第０８／５８０，２７２号（１９９５年１２月２７日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】
マルチ・レート・デジタル・フィルタは一般に周知である。例えば、マルチ・レート・デジタル・フィルタは、オーバー・サンプリング形のアナログ−デジタル変換器で量子化雑音を除去したり、サンプリング・レート減少中にスプリアス信号のエイリアシングを減少させるために広汎に使用されている。マルチ・レート・デジタル・フィルタは、オーバー・サンプリング形のデジタル−アナログ変換器で入力信号の補間を実行するためにも使用される。つまりマルチ・レート・デジタル・フィルタは、サンプル・レート低減用にはアンチ・エイリアス・フィルタ（anti-alias filter ）として、また、サンプル・レート倍増用にはアンチ・イメージング・フィルタ（anti-imaging filter ）として使用することができる。
【０００４】
マルチ・レート・フィルタはフィルタ素子（filtering component ）以外にも、フィルタ内部でサンプリング・レートを変換するためのメカニズムも使用する。このレート変換メカニズムはレート変換スイッチと呼ばれることが多く、フィルタ素子の前または後のどちらかで使用される。マルチ・レート・フィルタは、フィルタとレート変換メカニズムの双方を有しており、（ｉ）信号のエイリアシングまたはイメージング・バンド内での雑音の抑圧または減衰、（ii）マルチ・レート・フィルタの入出力端子間でのデータ・レートの減少（または増大）、を行なう。サンプリング・レートを減少する場合、フィルタは「デシメーション（decimation）」フィルタと呼ばれる。サンプリング・レートを増大する場合、フィルタは「補間（interpolation ）」フィルタと呼ばれる。
【０００５】
デシメーション・フィルタの動作は、入力信号のサンプリング・レートを大きな値ＫＦs から小さな値Ｆs へ減少することからなり、ここでＫは１．０より大きな値のサンプリング・レート変換比である。逆に、補間フィルタは信号のサンプリング・レートを小さい値Ｆs から大きい値ＫＦs へ増大させる。つまり、Ｋの大きさは一般にデシメーションまたは補間の比を表現するものである。有限インパルス応答（ＦＩＲ）または無限インパルス応答（ＩＩＲ）技術を用いるデシメーションおよび補間フィルタについては、フランカらの「電気通信および信号処理用アナログ−デジタルＶＬＳＩ回路の設計」（Franca et al., Design of Analog-Digital VLSI Circuits for Telecommunications and Signal Processing, （2nd Ed., Prentice Hall）, pp.251 - 289）を参照すると（本明細書で参照に含めてある）さらに説明される。
【０００６】
くし形フィルタに対向する従来のＦＩＲおよびＩＩＲフィルタのデメリットは、ＦＩＲまたはＩＩＲ構造に付随する複数のタップのそれぞれに係数乗算器を必要とすることである。したがって、ＩＩＲまたはＦＩＲ構造内の各タップは複雑な乗算器機能を必要とし、各乗算器はそれ自身に固有の重み付け係数（weighting factor）を有する。特定のタップに別個の乗算比を実現するには、複雑な乗算の組み合せを必要とする。そのため、乗算器の演算を用いる代わりに、加算器と遅延素子だけで乗算が実行されるようなより簡単なアルゴリズムを使用するフィルタ技術が望ましい。後者の複雑さの少ないアプローチは、くし形のデシメーションまたは補間フィルタで一般的に使用されている。簡単な加算および遅延演算を使用する従来のくし形フィルタの説明は、ホゲンナウアーの「デシメーションおよび補間用の経済的デジタル・フィルタ・クラス」（Hogenauer, "An Economical Class of Digital Filters for Decimation and Interpolation", IEEE Trans. on Acoustics, Speech and Signal Processing, Vol. ASSP-29, No. 2, April, 1981）（本明細書で参照に含めてある）、および、チュウらの「くし形フィルタを用いたマルチ・レート・フィルタの設計」（Chu, et al., "Multirate Filter Designs Using Comb Filters", IEEE Trans. on Circuits and Systems, vol. CAS-31, pp. 913-924, November 1984）（本明細書で参照に含めてある）を参照すると提供される。
【０００７】
くし形フィルタは、一般に、「演算項」と呼ばれる基本ブロックから構成することができる。演算項は、ハードウェア要素またはソフトウェア命令（software instruction）として実現される演算を表す。ハードウェアで実現するのに適当な演算は、互いにフィード・フォワードまたはフィード・バック構成で接続された一つの加算要素と遅延要素からなる。負の加算によるフィード・フォワードで加算端子に接続した場合、演算項は微分器を表わす。正の加算によるフィード・バックで加算端子に接続された場合、演算項は積分器を表わす。積分器と微分器は、サンプリング・レート変換スイッチによってそれぞれ分離される。
【０００８】
図１は複素ｚ平面でプロットされたくし形フィルタ関数の零点を図示している。図１は幾つかの零点を示しており、その第１のものは点１０ａ、第２のものが１０ｂ、等となっている。典型的には、くし形フィルタの長さをサンプリング・レート変換比Ｋと等しくなるように設定する。この場合、各零点はエイリアス・バンドまたはイメージ・バンドの各々の中央に位置する。図１に示した例では、Ｋは８に等しく、また７個（すなわちＫ−１）の零点があり、その周囲にエイリアス・バンドまたはイメージ・バンドが形成されている。本明細書中の以下で定義するようなくし形フィルタの次数Ｎは、各零点における零の数を意味する。
【０００９】
図２を参照すると、典型的なくし形フィルタの周波数応答の一部が図示してある。さらに詳しくは、図２では図１を参照して説明した最初の３つの零点１０ａ、１０ｂ、１０ｃが図示してある。零点１０ａ〜１０ｃは（Ｋ−１）個の零点のうちの３つを表しており、ここでＫはすでに定義したようにサンプリング・レート変換比である。パスバンド（passband；通過域）は０からＦP まで広がる周波数帯域として示され、エイリアス・バンドまたはイメージ・バンドは、零点１０ａ〜１０ｃを中心とする幅ＦA の周波数帯域として表される。一般的に言うと、くし形フィルタがデシメーションまたは補間を多く実行する程、相対的なパスバンドの幅ＦP が増大する。パスバンドが増大すると、エイリアス・バンドまたはイメージ・バンドＦA もＦP の２倍に比例して増大する。
【００１０】
くし形フィルタは、複雑さが少ない特性に加えて、優れたロールオフ特性を実現している。本質的に、高い周波数ほど大きな減衰を受ける。このロールオフ特性の利点は、くし形フィルタをローパス・フィルタとして用いてオーバー・サンプリング型アナログ・デジタル変換器の高周波領域の量子化雑音を除去する場合に特に好ましい。低い周波数域ではくし形フィルタの減衰が小さいので、エイリアスまたはイメージ・エラーが第１の（すなわち、最も低い）エイリアス・バンドまたはイメージ・バンドの低い周波数エッジＦB で最も発生し易くなる。
【００１１】
デシメーションまたは補間くし形フィルタの主要機能は、サンプリング・レートを各々減少または増大させ、パスバンドのエイリアスまたはイメージ・エラーを所定範囲内に抑えることである。例えば、設計スペックで任意のレート変換比ＫについてＸ1 ｄＢの阻止域減衰量を指定した場合、設計スペックに適合するためにくし形フィルタには次数Ｎ1 が必要である。しかし、減衰量は点ＦB においてＸ1 ｄＢからＸ2 ｄＢまで増大すれば、くし形フィルタは図２でＮ2 と表記してある追加の次数を用いる必要がある。
【００１２】
減衰量がさらに増大すると、くし形フィルタの次数を増やす必要があることは明らかである。本明細書中で定義しているように、「次数（order ）」はフィルタの必要とする演算項の総数を表す。レート変換スイッチによって分離されたＮ次の微分器とＮ次の積分器は合計２Ｎ項を必要とする。即ち、積分器についてＮ項、また微分器についてＮ項を必要とする。Ｎ次微分器とレート変換スイッチとＮ次積分器の組合わせは、以下本明細書中で単一段くし形フィルタと称する。後に議論するように、くし形フィルタは一段よりも多くの段を有するように設計できる。
【００１３】
【発明が解決しようとする課題】
図２はいっそう厳密なエイリアス・バンドまたはイメージ・バンド減衰を実現するため追加次数を導入する必要性を表している。残念ながら、次数の増加によって、くし形フィルタ設計はハードウェアとソフトウェアの両面で複雑化する。次数の増加は一般に、デシメーション・フィルタの第１の積分器または補間フィルタの最後の積分器のワード長ＷL を増大させ、そのうえに演算項の数を２だけ増加する必要がある。
【００１４】
次数Ｎは、特にレート変換比Ｋならびに阻止域減衰量の関数として決定される。Ｎの総数を増加させて必要とされる減衰またはデータ・レート変換比を満たす場合、くし形フィルタ全体の複雑さも増加する。くし形フィルタの複雑さ（すなわち演算項の総数とＷL ）をが増すと、集積回路では大量のシリコン面積をハードウェア実現に浪費する。ソフトウェアとして考えた場合、複雑なくし形フィルタは大量のソフトウェア命令を必要とする。したがって、高次のくし形フィルタの設計では、必要とされる演算項とＷL 両方の数を最小限にできるような設計手法を用いることが肝要になる。好適な設計手法は数段の単一段くし形フィルタを用いた場合でも、各段は最小の演算項数を有する必要がある。
【００１５】
【課題を解決するための手段】
上記で概説した問題は、大部分がくし形構造の複雑さを減少するための新手法を用いた多段くし形フィルタによって解決される。このくし形フィルタの各段は、演算項の総数が最小になるように一対のフィルタ要素を含む。このくし形フィルタは、デシメーション・フィルタまたは補間フィルタとして構成でき、これらのフィルタの少なくとも低周波段は最小の演算項数となるように実施されるフィルタ要素を含む。一実施の形態によれば、多次のくし形フィルタはレート変更スイッチによって分離された積分項および微分項として、または直接高いサンプリング・レートで動作するくし形フィルタとして実現される。高いサンプリング・レートで動作するくし形フィルタとして実現された場合は、次式によって記述することができる。
【００１６】
【数１】
0004018765.tif 000002
【００１７】
ここで、Ｋはその段のレート変換比である。レート変換スイッチによって分離した積分項および微分項として実現した場合は、隣接段からの微分項を積分項（integer terms ）でキャンセルすることができる。この結果、全体で最小限の演算項数を有する最適な構造が得られる。
【００１８】
大まかに言えば、本発明は多段のくし形フィルタに関する。このくし形フィルタは多数のくし形フィルタ段を含み、その一つが第１のフィルタ素子を含み、これがレート変換スイッチによって第１のフィルタ素子より低いサンプリグ・レートで動作する第２のフィルタ素子に接続される。多段くし形フィルタは、第１のフィルタ素子にＣK （ｚ）項を含む伝達関数を分割して挿入することで最小限の項数を実現できる。本明細書中で記載しているように、高周波フィルタ素子（higher frequency filter element ）は、より低いサンプリング・レートで動作する低周波フィルタ素子（lower frequency filter element）よりも高いサンプリング・レートで動作するｚ伝達関数を有する素子である。低周波および高周波フィルタ素子は、多段くし形フィルタの単一段内に構成される。低周波フィルタ素子はしたがってデシメーション・フィルタではサンプリング・レート変換スイッチに後続するように構成され、このスイッチの反対側は高周波フィルタ素子となる。逆に、補間フィルタでは低周波フィルタ素子はサンプリング・レート変換スイッチ先行するように構成され、このスイッチの反対側は高周波フィルタ素子となる。
【００１９】
一実施の形態によれば、レート変換スイッチは、第１のフィルタ素子を通って伝達される信号を、その信号のサンプリング・レートよりも低いレートでサンプルする。例えば１／２の周波数でサンプルされる。
【００２０】
別の実施の形態によれば、レート変換スイッチは、第１のフィルタ素子を通って伝達される信号を、その信号のサンプリグ・レートより高いレートでサンプルする。例えば２倍でサンプルされる。
【００２１】
さらに別の実施の形態によれば、第１のフィルタ素子の伝達関数に付随する項ＣK（ｚ）はハードウェアで実施した場合には加算回路と遅延回路を含み、または命令を実行するＣＰＵで行なうソフトウェアで実施した演算を含む。
本発明はさらに、多段くし形フィルタを用いたデシメーションフィルタおよび補間フィルタを提供する。このデシメーションフィルタは上記多段くし形フィルタを用いたものであって、上記くし形フィルタのレート変換手段は、上記第１のフィルタ素子と上記第２のフィルタ素子を互いに接続するレート変換スイッチからなり、該変換スイッチは、上記第１のフィルタ素子から入来する信号を、その信号のサンプリング・レートである第１のサンプリング・レートよりも低い第２のサンプリング・レートでサンプルし、サンプルした信号を後続の上記第２のフィルタ素子に出力する。この補間フィルタは上記多段くし形フィルタを用いたものであって、上記くし形フィルタのレート変換手段は、上記第２のフィルタ素子に接続される微分器と、上記第１のフィルタ素子に接続される積分器と、該積分器を該微分器に接続するレート変換スイッチからなり、該変換スイッチは、微分器から入来する信号を、その信号のサンプリング・レートである第２のサンプリング・レートよりも高い第１のサンプリング・レートでサンプルし、サンプルした信号を後続の上記第１のフィルタ素子に積分器を介し出力する。
【００２２】
本発明は種々の変更ならびに別の形態を許容できるが、これの特定の実施の形態が図面に例として図示してあり、これを本明細書中で詳細に説明する。しかし、図面ならびにこれについての詳細な説明は、本発明を開示した特定の態様に本発明を制限する意図のものではなく、むしろその逆に、その意図は、添付の特許請求の範囲で規定されたような本発明の精神および範囲内にある全ての変更例、等価のものおよび代替例を含むことにあることを理解すべきである。
【００２３】
【発明の実施の形態】
ここで図面に戻ると、図３はくし形デシメーションフィルタ（decimation comb filter）１２（以下、デシメータ１２とも記す）およびくし形補間フィルタ（interpolation comb filter ）１４（以下、インタポレータ１４とも記す）内で実施したくし形フィルタの伝達関数Ｈ（ｚ）を示す。デシメータ１２は、ＫＦS のサンプリング・レートを入力してからより低いサンプリング・レートＦS を発生する。逆に、インタポレータ（interpolator）１４はサンプリング・レートＦS を入力してより高いサンプリング・レートＫＦS を発生する。サンプリング・レートの変換は、レート変換スイッチ１６および１８の係数Ｋに対応する。
【００２４】
デシメータ１２とインタポレータ１４内の伝達関数Ｈ（ｚ）は、次式で表現できる。
【００２５】
【数２】
Ｈ（ｚ）＝［ＣK （ｚ）］N                           （２）
ここで、式（１）において定義されたＣK （ｚ）はくし形フィルタを表す。これはさらに次式で表現できる。
【００２６】
【数３】
0004018765.tif 000003
【００２７】
したがって、ＣK （ｚ）は次のように記述できる。
【００２８】
【数４】
ＣK （ｚ）＝Ｆ（ｚ）Ｇ（ｚK ）                      （４）
ここで、Ｆ（ｚ）は１／（１−ｚ-1）、また、Ｇ（ｚK ）は１−ｚ-Kである。
【００２９】
ＣK （ｚ）のｚ伝達関数１／（１−ｚ-1）成分はディスクリート時間積分器で実現され、図４では２０で表してある。ＣK （ｚ）のｚ伝達関数（１−ｚ-K）成分は、レート変換スイッチを通って移動すると（１−ｚ-1）となりディスクリート時間微分器で実現され、これを図４において２２で図示してある。積分器（integrator）２０は、遅延素子（delay element ）２４を経由してフィード・バックされたデータと入力データとを加算器２６で加算したものと構造的に等価である。微分器（differetiator ）２２は、入力データと遅延素子２８を経由した入力データのフィード・フォワードとを加算器３０で加算したものと等価である。
【００３０】
図５においては、レート変換スイッチの反対側に移動し、等価で複雑さの少ない構造を得る。例えば、ｚ-K遅延素子２７は、加算器３０に沿ってデシメーション・スイッチ（decimation switch ）３８の反対側へ移動することによりｚ-1遅延素子２８に変更される。多数の遅延素子２７をこれにより単一の遅延素子２８に変換でき、デシメーション・スイッチ３８に後続する微分器２２で表現できる。さらに図５では、ｚ-K遅延素子２９と加算器３０を補間スイッチ（interpolation switch）４６の反対側へ移動して、単一の遅延素子３１を有する微分器を作成することも図示してある。デシメーション・スイッチまたは補間スイッチの反対側へ素子を移動させることは、設計の複雑さを減少させる上で有用である。この原理については、本明細書中で以下さらに説明する。
【００３１】
図６を参照すると、２Ｎ項を有する単一段くし形デシメーション・フィルタ５２（以下、くし形デシメータ５２とも記す）を図示してある。この単一段くし形デシメーション・フィルタは、第１のフィルタ素子（すなわち積分器５４）と、デシメーション・スイッチ５６の反対側に配置してある第２のフィルタ素子（すなわち微分器５８）とを含む。くし形フィルタ関数のｎ個の（１−ｚ-K）項は、通常はデシメーション・スイッチ５６に先行するが、図６に図示した簡略化では、ｎ個の（１−ｚ-K）項をデシメーション・スイッチ５６の後ろに移動し微分器５８として示すことができる。微分器５８はｎ個の項を含み、その各々が単一の遅延要素を有する。つまり、くし形デシメータ５２は複雑さを減少でき、図示したように実施できる。図６ではさらに、２（Ｎ−１）個の微分項および積分項を有する単一段くし形補間フィルタ６０（以下、インタポレータ６０とも記す）を図示してある。この単一段くし形補間フィルタは、第１のフィルタ素子（すなわち積分器６４）と補間スイッチ６６の反対側に配置してある第２の遅延素子（すなわち微分器６２）を含む。くし形インタポレータ６０の複雑さはｎ個の（１−ｚ-K）項を補間スイッチ６６に後続する通常の位置からスイッチ６６に先行する位置へ移動し、これによって微分器６２を簡略化することにより減少される。したがって、くし形デシメータ５２と同様に、くし形インタポレータ６０は最も効率的かつ最も複雑さの少ない形態で図示してある。くし形インタポレータ６０の積分器６４と微分器６２の一つの項がサンプル・ホールド回路（sample and hold circuit ）６８としてシンボル化してあり、これにより積分器６４の演算項の総数を（Ｎ−１）に、そして微分器６２の演算項の総数を（Ｎ−１）に減少していることが理解される。
【００３２】
図７は、くし形デシメータ５２とくし形インタポレータ７０の構造を図示している。くし形デシメータ５２は、総数２Ｎの加算器７２（および７３）と総数２Ｎの遅延素子７４を含む。第１のｎ個の加算器７２と遅延素子７４はフィルタ素子、すなわち積分器５４を表し、第２のｎ個の加算器７３と遅延素子７４はフィルタ素子、すなわち微分器５８を表す。両方の素子は、デシメーション・スイッチ５６によって分離される。加算器７２と遅延素子７４は直列接続してあり、１ビット・スライス（上部）、またはワード長ＷL を有する並列構造の複数のビット・スライス（下部）として図示してある。図７ではさらに、くし形インタポレータ７０の構造も図示してある。インタポレータ７０は、２（Ｎ−１）個の加算器７５と２（Ｎ−１）個の遅延素子８０とを含む。くし形インタポレータ７０は、（Ｎ−１）個の微分項を第１のフィルタ素子中に、そして（Ｎ−１）個の積分項を第２のフィルタ素子中に含む。
【００３３】
ワード長ＷL は、各フィルタ素子における演算項Ｎの総数、ならびにデシメーションまたは補間レート変換比Ｋに依存する。くし形デシメーション・フィルタ５２のワード長ＷL は、次のように定義される。
【００３４】
【数５】
ＷL （ビット）＝Ｎ×ｌｏｇ2 （Ｋ）＋ＢIN            （５）
図８に図示したように、ＢINはくし形デシメータ５２へのデータ・ビット入力数を表す。くし形デシメータ５２はモジュロ演算（modulo arithmetic ）に依存し、データを表現するために例えば２の補数等を必要とする。付加ビットＢMAX ＝ＷL −ＢINは、くし形デシメーション・フィルタの正確な動作を確実にするために必要である。各積分器および微分器の後でビットの数を切り捨て、後続の素子のワード長を減少させることが可能である。この他に、デシメータ内部での切り捨てを、第１の素子の最後の積分器と第２の素子の最初の微分器の間だけで実行することができる。しかし、切り捨てにも関わらず、最大のＷL は式（４）から計算されるビットの数に依存する。したがって、実装の複雑さを減少させるためにはＷL を減少させることが必須である。
【００３５】
くし形インタポレータのワード長ＷL は、次のように定義される。
【００３６】
【数６】
ＷL （ビット）＝ｌｏｇ2 ［（Ｋ）N-1 ］＋ＢIN        （６）
くし形インタポレータ７０の演算はモジュロ演算に依存できないので、オーバー・フローは許されない。くし形インタポレータ７０内の各レジスタは拡張され、オーバフローしないようにする必要があり、最後の積分器はＢMAX ＝ＷL −ＢINの付加ビットを有する。くし形インタポレータ内で切り捨てることは不可能であるが、先行する積分器および微分器は、後続の要素に比べてワード長の拡張は少なくてすむ。この他に、図８に図示したように、全ての微分器が共通のワード長を有し、全ての積分器が最大長を有することもある。ＷL を減少して実装の複雑性を減少することが必須である。
【００３７】
図９は８項の単一段くし形デシメーション・フィルタ９０（以下、くし形フィルタ９０または構造９０とも記す）の例を示す。例示してあるくし形フィルタ９０を用いて、ＷL と演算項の数を減少する設計の実施を示す。この例では、スペック上、１６のデシメーション比、６０ｄＢの阻止域減衰量、およびＦP ＝０．１１３７５＊ＦS （出力サンプリング・レート）のパスバンドが要求される。くし形フィルタ９０は、比Ｋ＝１６の例示してある単一のデシメーション・スイッチを有するように図示してある。ＷL は式（５）より求められる。くし形デシメーション・フィルタ９０のＷL のビット数は（１６＋ＢIN）である。ＷL のビット数を減少させる効果的な方法は、単一段構造のくし形フィルタを、９２で示す多段構造に変更することである。
【００３８】
図９の多段くし形デシメーションフィルタ９２の例は、１６ＦS のレートの入力データとＦS のレートの出力データとの間に直列接続された３段構造を含む。くし形フィルタ９２は要求されるスペックを満たすために、独立したくし形デシメータを使用して異なるエイリアス・バンドを減衰させる。最低周波数帯域は最終のくし形デシメータで減衰し、したがってこれが最も高い次数を必要とする。
【００３９】
くし形フィルタ９２は、３個の単一段くし形フィルタを構造９４のようにまとめる(merge) ことで簡略化できる。以下の説明では、これを「統合多段くし形フィルタ（merged multi-stage comb filter）」と称する。図９は互いに隣接して（レート変換スイッチの同じ側に）配置した積分器および微分器フィルタ素子を示す。このように配置したフィルタ素子を互いに組み合せてさらに簡単な形態を得ることができ、微分器はスイッチの同じ側に配置してある積分器と組み合されこれをキャンセルする。図示した例では、２または３項の微分器が各々３ないし４項の積分器の２または３項をキャンセルしており、両方の場合に単一の積分項を残すのみである。
【００４０】
統合多段構造９４は、単一段くし形デシメーション・フィルタ９０より少ないＷL ビットでフィルタ動作を実行する。式（５）を用いると、構造９４のＷL ビットは、２×ｌｏｇ2 （４）＋３×ｌｏｇ2 （２）＋４×ｌｏｇ2 （２）＋ＢINに等しい。ここから、多段構造９４は、（１６＋ＢIN）ビットＷL に代わって（１１＋ＢIN）ビットＷL で等価のフィルタ動作を実行する。したがって多段構造９４は、単一段構造９０に比べ、集積回路上で少ないハードウェア・コンポーネントを用いて小さい面積で構成できる。さらに、多段構造９４は単一段構造９０より少ないソフトウェア演算しか必要としない。
【００４１】
構造９４は、構造９０と同様に４次の積分項と４次の微分項がまだ必要である。つまり、単一段構造の代わりに多段構造を用いてＷL が減少しているが、演算項の数は同じままである。
【００４２】
図１０の上段を参照すると、多段くし形デシメーション・フィルタ１００における単一段くし形フィルタと他の単一段の一部分が図示してある。この単一段くし形フィルタは、第１のフィルタ素子９６ａとデシメーション・スイッチ１０２の反対側に接続してある第２のフィルタ素子９８ａを含む。レート変換比Ｋ１は、９６ａのサンプリング・レートが９８ａのサンプリング・レートのＫ１倍速いことを意味している。
【００４３】
図１０の中段ではさらに、上段の多段くし形デシメーション・フィルタ１００と等価のフィルタを別の表現
（構成）で図示している。この図では、単一段くし形フィルタの微分項と積分項は各々次数がＮ１になっている。残りの次数は、（Ｎ２−Ｎ１）次のくし形フィルタ関数ＣK1(N2-N1) で置き換えられている。ＣK1(N2-N1) のｚ伝達関数ＣK1(N2-N1)(ｚ）は式（３）より次式で与えられる。
【００４４】
【数７】
CK1(N2-N1)(z) ＝{CK1(z)}(N2-N1) ＝{(1/(1-z-1)(1-z-K1)}(N2-N1) （７）
この構成をとると、図１０下段のようにＮ１次の微分項９７とＮ１次の積分項９６ｂは統合されることによりキャンセルされる。この結果、Ｎ１次の微分項９８ｂと（Ｎ２−Ｎ１）次のくし形フィルタ関数の項ＣK1(N2-N1) のみが残るので、上段の図の場合に比べて演算項数の削減が得られる。
【００４５】
このように、単一段くし形フィルタにおいて、レート変換スイッチの両側にある微分項と積分項で、微分項が積分項に比べて次数が多くまたはサンプリング・レートが低い場合に、微分項の次数を積分項の次数と等しくし、積分項側に微分項と積分項の次数の差と同じ次数のくし形フィルタ関数を挿入すれば等価の伝達関数を得ることができる。
【００４６】
単一段くし形フィルタが複数接続される多段くし形フィルタにおいて、１つ以上の単一段で上記のような構成の変更を行えば、単一段間で次数の等しい微分項と積分項が統合され、低次のくし形フィルタ関数のみが残る。また、最も低いサンプリング・レートで動作する微分項の次数も減らすことができる。この結果、多段くし形フィルタ全体の演算項数を削減することができる。
【００４７】
本発明の考え方は、くし形デシメーションフィルタだけでなく、後述するようにくし形補間フィルタにも適用可能である。
【００４８】
図１１を参照すると、多段くし形補間フィルタ１０８の単一段部分と他の段の部分の一部が図示してある。この単一段部分は、第１のフィルタ素子１０５ａとサンプル・ホールド回路１１０の反対側に接続した第２のフィルタ素子１０６ａを含む。サンプル・ホールド回路１１０により、フィルタ素子１０６ａのサンプリング・レートがフィルタ素子１０５ａのサンプリング・レートより低くなる。図１１は、サンプル・ホールド回路１１１の一方の側に接続したフィルタ素子１０７ａも図示している。
【００４９】
この他にも、図１１では多段くし形補間フィルタ１０８の単一段部分と別の段部分の一部についての等価な表現を図示してある。この図において、単一段部分の次数Ｎ1 は、サンプル・ホールド回路１１０によって分離されたＮ1 次積分項１０５ｂおよびＮ1 次微分項１０６ｂとして実施される。単一段部分の残りの次数（Ｎ2 −Ｎ1 ）は、ＣK1（ｚ）項１０３として実施される。Ｎ1 次微分器１０７ｂとＮ1 次積分器１０５ｂを統合することによりキャンセルされ、（Ｎ2 −Ｎ1 ）次のＣK1（ｚ）項１０３とＮ1 次微分項１０６ｂだけを残すことで項数の減少が得られる。ここでも、図１１はフィルタ素子１０６ｂおよび１０３で結果的に同じ伝達関数を生じるような考え得る多くの方法の一つを図示していることに注意すべきである。
【００５０】
図１０および図１１は、第２のフィルタ素子９８および１０６で、低周波数におけるＮ2 次からＮ1 次への演算項の減少（ここで、Ｎ2 はＮ1 よりも大きいとする）を表している。第１のフィルタ素子内の項の総数は一般に同じままか、または、増加が発生する場合には、この増加は第２のフィルタ素子の演算項の総数の減少よりも小さい。したがって、演算項の総数は全体として、くし形デシメーションまたは補間フィルタ１００および１０８それぞれの場合に減少する。図１０および図１１中のＫ１が２に等しい場合には、ＣK1（ｚ）項の単純な実施が得られる。この場合、ＣK1（ｚ）は（１＋ｚ-1）に簡略化される。図１２は（１＋ｚ-1）項の回路を示す。（１＋ｚ-1）項は、遅延要素１１６の加算器１１８とのフィード・フォワード構成を用いて得られる。加算器１１８は、フィード・フォワード遅延信号と入力データとの正の加算を提供する。つまり、ｚ伝達関数（１＋ｚ-1）は、微分器に近い形態で表すことができる。微分器に見られるような負の加算を実行するのではなく、正の加算で（１＋ｚ-1）を実行する。この新技術の利点について、例を用いてさらに図示する。
【００５１】
図１３を参照すると、図９の構造９２と数学的に等価で、同一のデシメーション・フィルタ機能を実行する８項の多段構造くし形デシメーションフィルタ１１９の例が図示してある。構造１１９は新技術を用いて実施される。くし形フィルタの段の幾つかの次数がデシメーション・スイッチによって分離された積分項および微分項として、または微分項１２６に比べて高いサンプリング・レートで動作する（１＋ｚ-1）項として最適に実現される。隣接する積分項と微分項は矢印１２０ａおよび１２２ａで示したように統合され、１２４で示したような最適な形態を得る。最大ワード長ＷL はここでも（１１＋ＢIN）ビットだが、演算項の総数は、図９および図１３では８項から７項へ減少している。つまり、図９の構造に比較して最大のＷL と演算項の総数を減少することができる。
【００５２】
本発明はデジタルくし形フィルタのあらゆるタイプに応用することができることが、本開示の利点を享受できる当業者には理解されよう。さらに、図示また記述された本発明は、現時点での好適実施の形態を成すものとみなすべきことも理解されるべきである。例えば、図示した本発明の形態は特定の段数、または特定のデシメーション比または補間比に限定されるべきではない。本発明のくし形フィルタは、２段以上のくし形フィルタで好ましくは最低周波数の段内の最低周波数のフィルタ素子に隣接する少なくとも一つのフィルタ内部で、独特(unique)の伝達関数ＣK （ｚ）を有するものである。本開示の利点を享受できる当業者には明らかなように、演算項の総数を最適化するように設計構造に種々の修正および変更を行なうことができる。したがって、本明細書ならびに図面は限定的意味合いではなく、一つの例示としてみなすべきものである。
【図面の簡単な説明】
【図１】８のレート変換比Ｋを有するくし形フィルタについて複素ｚ平面の単位円に沿った零点を示す図である。
【図２】Ｎ1 次およびＮ2 次の一段くし形フィルタの振幅−周波数応答を示す図である。
【図３】デシメーション・レート変換スイッチに先行し補間レート変換スイッチに後続するくし形フィルタの伝達関数Ｈ（ｚ）のシンボル表現を示す図である。
【図４】等価なシンボルおよび構造形状で図示した積分項および微分項を示す図である。
【図５】レート変換スイッチを移動して機能的に等価かつ複雑さの少ない構造を導く演算を説明する説明図である。
【図６】２Ｎ項を有する単一段くし形デシメーション・フィルタと２（Ｎ−１）項を有するくし形補間フィルタのシンボル表現を示す図である。
【図７】図６のデシメータとインタポレータの構造要素を示す図である。
【図８】図６のデシメータとインタポレータのワード長要件を説明する説明図である。
【図９】実質的に同等の性能特性を有する典型的な単一段デシメータと典型的な多段デシメータのシンボル表現を示す図である。
【図１０】多段フィルタ素子を有し、一つの段が２つのフィルタ素子を含み、また高周波フィルタ素子の伝達関数内の少なくとも一つの項がＣK （ｚ）項を含むくし形デシメーション・フィルタを示す図である。
【図１１】多段フィルタ素子を有し、一つの段が２つのフィルタ素子を含み、また高周波フィルタ素子の伝達関数内の少なくとも一つの項がＣK （ｚ）項を含むくし形補間フィルタを示す図である。
【図１２】Ｋ１が２に等しいときに高周波フィルタ素子または図１０および図１１の要素のｚ伝達関数に見られるような正のフィード・フォワード構成で組み合せた加算ならびに遅延素子を示す図である。
【図１３】図９の典型的な多段くし形デシメータのシンボル表現で、演算項の総数を減少した等価な表現として示す図である。
【符号の説明】
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ  零点
１２，５２  くし形デシメーション・フィルタ（くし形デシメータ）
１４，６０  くし形補間フィルタ（インタポレータ）
１６，１８  レート変換スイッチ
２０，５４，６４  積分器
２２，４０，５８，６２，１０７ｂ  微分器
２４，２７，２８，２９，３１，７４，８０，１１６  遅延素子
２６，３０，７２，７３，７５，７８，１１８  加算器
３８，５６  デシメーション・スイッチ
４６  補間スイッチ
６８，１１０，１１１  サンプル・ホールド回路
７０  くし形インタポレータ
９０  くし形デシメーション・フィルタ（くし形フィルタまたは構造）
９２，１１９  くし形デシメーション・フィルタ（構造）
９４  構造
９６ａ，９８ａ，１０５ａ，１０７ａ  フィルタ素子
９６ｂ  積分項
９７，９８ｂ，１２６  微分項
９９，１０３  フィルタ素子（ＣK1（ｚ）項）
１００  くし形デシメーション・フィルタ
１０２  デシメーション・レート変更スイッチ
１０５ｂ  積分器（積分項）
１０６ｂ  フィルタ素子（微分項）
１０８  くし形補間フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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