(57)【要約】【課題】上面がサリサイド化された第１の素子と、上面がサリサイド化されていない第２の素子とを備える半導体装置の歩留まりを向上させることができる半導体装置の製造方法および半導体装置を提供すること。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上に形成された第１の素子および第２の素子のうち第２の素子の上面に、第２の素子のサリサイド化を阻止するブロック膜を少なくともカーボンが含まれる材料によって形成するブロック膜形成工程を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の素子および第２の素子のうち前記第２の素子の上面に、当該第２の素子のサリサイド化を阻止するブロック膜を少なくともカーボンが含まれる材料によって形成するブロック膜形成工程
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ブロック膜形成工程後に、前記第１の素子をサリサイド化させるサリサイド工程と、
前記サリサイド工程後に、前記第１の素子および上面に前記ブロック膜が形成された前記第２の素子の上面に絶縁膜を形成する絶縁膜形成工程と、
前記第１の素子および前記第２の素子へ向けて前記絶縁膜の上面から当該絶縁膜の底面まで達するコンタクトホールをエッチングによって形成するエッチング工程と
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程によって表面が露出した前記ブロック膜をアッシングにより除去して前記コンタクトホールの底面を前記第２の素子の上面まで到達させるアッシング工程
を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ブロック膜形成工程は、
アモルファスカーボンによって前記ブロック膜を形成する
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、固体撮像装置であり、
前記第１の素子は、ロジック素子であり、
前記第２の素子は、ピクセル素子である
ことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成された第１の素子および第２の素子と、
前記第１の素子および前記第２の素子のうち前記第２の素子の上面に、少なくともカーボンを含有する材料によって形成され、当該第２の素子のサリサイド化を阻止するブロック膜と
を備えることを特徴とする半導体装置。
【請求項７】
ブロック膜は、アモルファスカーボン
前記ブロック膜は、
アモルファスカーボンによって形成される
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体装置は、固体撮像装置であり、
前記第１の素子は、ロジック素子であり、
前記第２の素子は、ピクセル素子である
ことを特徴とする請求項６および請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、上面がサリサイド化された第１の素子と、上面がサリサイド化されていない第２の素子と、第１の素子および第２の素子上に形成された絶縁膜の上面から第１の素子および第２の素子の上面まで達するコンタクト電極とを備えた半導体装置がある。
【０００３】
かかる半導体装置を製造する場合、例えば、第１の素子および第２の素子を形成した後、第２の素子の上面にサリサイド化を阻止するブロック膜を絶縁膜によって形成してサリサイド処理を行うことにより、第１の素子の上面を選択的にサリサイド化させる。
【０００４】
その後、第１の素子および上面にブロック膜が形成された第２の素子上に絶縁膜を形成した後、絶縁膜の上面から第１の素子の上面へ向けて第１のコンタクトホールを形成し、絶縁膜の上面から第２の素子の上面へ向けて第２のコンタクトホールを形成する。そして、第１のコンタクトホールおよび第２のコンタクトホール内にメタルを埋め込むことによってコンタクト電極を形成する。
【０００５】
ここで、第１のコンタクトホールは、第１の素子上に形成された絶縁膜をエッチングすることで形成される。一方、第２のコンタクトホールは、第２の素子上に形成されたブロック膜と絶縁膜とをエッチングすることで形成される。
【０００６】
このため、第２のコンタクトホールを形成するエッチング条件によって第１のコンタクトホールと第２のコンタクトホールとを同時に形成した場合、第１のコンタクトホールが目的の層よりも下層まで到達してしまい、歩留まりが低下する恐れがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２５２０３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、上面がサリサイド化された第１の素子と、上面がサリサイド化されていない第２の素子とを備える半導体装置の歩留まりを向上させることができる半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に形成された第１の素子および第２の素子のうち前記第２の素子の上面に、当該第２の素子のサリサイド化を阻止するブロック膜を少なくともカーボンが含まれる材料によって形成するブロック膜形成工程を含む。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の製造工程を示す断面模式図。
【図２】第１の実施形態に係る半導体装置の製造工程を示す断面模式図。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面模式図。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面模式図。
【図５】第２の実施形態に係る半導体装置の製造工程を示す断面模式図。
【図６】第２の実施形態に係る半導体装置の製造工程を示す断面模式図。
【図７】第２の実施形態に係る製造方法を適用してゲート電極の上面部分に抵抗素子を形成した半導体装置を示す断面模式図。
【発明を実施するための形態】
【００１１】
以下に、添付図面を参照して、実施形態に係る半導体装置の製造方法および半導体装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。
【００１２】
（第１の実施形態）
図１〜図４は、第１の実施形態に係る半導体装置の製造工程を示す断面模式図である。以下では、裏面照射型の固体撮像装置のロジック領域とピクセル領域とにＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor（以下、単に「ＦＥＴ」と記載する」））を形成する工程について説明する。なお、第１の実施形態に係る製造方法は、抵抗素子、キャパシタ、ダイオード、トランジスタ等の任意の半導体装置の製造方法に適用することができる。
【００１３】
一般に、固体撮像装置のロジック領域に形成されるＦＥＴは、ピクセル領域に形成されるＦＥＴよりも高速な動作が要求される。このため、ロジック領域に形成されるＦＥＴには、ピクセル領域に形成されるＦＥＴとは異なり、ゲート、ソースおよびドレインと各引出電極との間にサリサイド層が設けられる。
【００１４】
これにより、ロジック領域に形成されるＦＥＴは、ゲート、ソースおよびドレインと各引出電極との間の接触抵抗が低減されるため、ピクセル領域に形成されるＦＥＴよりも高速な動作が可能となる。
【００１５】
このように、ロジック領域のＦＥＴの方にサリサイド層を選択的に設ける場合、例えば、図１（ａ）に示すように、まず、半導体基板上のロジック領域１０にＦＥＴ（以下、「第１の素子１」と記載する）を形成する。一方、半導体基板上のピクセル領域２０には、ＦＥＴ（以下、「第２の素子２」と記載する）を形成する。
【００１６】
具体的には、半導体基板上に形成されたＮ型の不純物イオンがドープされた半導体層３０上に酸化シリコン膜を形成した後、第１の素子１のゲートとなる領域および第２の素子２のゲートとなる領域以外の酸化シリコン膜を剥離する。これにより、第１の素子１のゲート酸化膜１１と、第２の素子２のゲート酸化膜２１とが形成される。
【００１７】
続いて、第１の素子１のゲート酸化膜１１および第２の素子２のゲート酸化膜２１上に、例えば、ポリシリコン等を材料とした電極を形成する。これにより、第１の素子１のゲート電極１２と、第２の素子２のゲート電極２２とが形成される。
【００１８】
その後、第１の素子１のゲート電極１２およびゲート酸化膜１１の側面と、第２の素子２のゲート電極２２およびゲート酸化膜２１の側面とに、例えば、窒化シリコン等を材料とした絶縁膜を形成する。これにより、第１の素子１のサイドウォール１３と、第２の素子２のサイドウォール２３とが形成される。
【００１９】
続いて、半導体層３０におけるロジック領域１０に、第１の素子１のソース領域１４およびドレイン領域１５を形成すると共に、ピクセル領域２０に、第２の素子２のソース領域およびドレイン領域を形成する。
【００２０】
なお、ここでは、第２の素子２のソース領域を図１（ａ）における奥行き方向手前側に形成し、第２の素子２のドレイン領域を図１（ａ）における奥行き方向奥側に形成するものとして説明する。このため、図１（ａ）では、第２の素子２のソース領域およびドレイン領域を図示していない。
【００２１】
ここで、第１の素子１のソース領域１４およびドレイン領域１５は、半導体層３０におけるロジック領域１０の所定位置に、Ｐ型の不純物イオンを注入した後、アニール処理を行うことによって形成される。
【００２２】
また、第２の素子２のソース領域およびドレイン領域は、半導体層３０におけるピクセル領域２０の所定位置に、Ｐ型の不純物イオンを注入した後、アニール処理を行うことによって形成される。なお、ロジック領域１０とピクセル領域２０との間、および、各素子の間には、例えば、酸化シリコン等の絶縁体を埋め込むことにより、素子分離用のＳＴＩ（Shallow  Trench  Isolation）３１を形成する。
【００２３】
次に、図１（ｂ）に示すように、第１の素子１および第２の素子２が形成された半導体基板上に、少なくともカーボンが含まれる材料によってブロック膜４０を形成する。ここでは、アモルファスカーボンを材料としたプラズマＣＶＤ（Chemical  Vapor  Deposition）によってブロック膜４０を形成する。かかるブロック膜４０は、第１の素子１における上面のサリサイド化を阻止する膜である。
【００２４】
次に、図１（ｃ）に示すように、ブロック膜４０の上面に、例えば、プラズマＣＶＤによってＤＡＲＣ（Dielectric  Anti  Reflection  Coating）膜４１を形成する。なお、かかるＤＡＲＣ膜４１は、酸化シリコン膜を代用してもよい。
【００２５】
次に、図２（ａ）に示すように、第１の素子１上に形成されたＤＡＲＣ膜４１を選択的に除去する。例えば、フォトリソグラフィーによって第１の素子１上に開口部を設けたレジスト（図示略）を形成し、かかるレジストをマスクとしてＲＩＥ（Reactive Ion Etching）を行なうことにより、第１の素子１上から選択的にＤＡＲＣ膜４１を除去する。これにより、第２の素子２上には、ＤＡＲＣ膜４１が存在し、第１の素子１上には、ＤＡＲＣ膜４１が存在しない状態となる。
【００２６】
次に、図２（ｂ）に示すように、第１の素子１上に形成されたブロック膜４０を選択的に除去する。ここでは、図２（ａ）に示すＤＡＲＣ膜４１によって被覆されていない部分のブロック膜４０をアッシングによって選択的に除去する。
【００２７】
かかるブロック膜４０の除去は、例えば、所定の反応性ガスが導入された処理室内で、図２（ａ）に示すＤＡＲＣ膜４１をマスクとしてブロック膜４０へ紫外線等の光線を照射する。これにより、ＤＡＲＣ膜４１によって被覆されていなかった部分のブロック膜４０がアッシングされて除去され、第２の素子２上には、ブロック膜４０が存在し、第１の素子１上には、ブロック膜４０が存在しない状態となる。なお、第２の素子２上のＤＡＲＣ膜４１については、かかるアッシングの後に除去する。
【００２８】
このように、第１の実施形態に係る製造方法では、カーボンを含む材料によってブロック膜４０を形成するため、ブロック膜４０の不要な部分をＲＩＥではなくアッシングによって除去することができる。
【００２９】
したがって、第１の実施形態に係る製造方法によれば、ブロック膜の不要な部分をＲＩＥによって除去する場合に比べ、第１の素子１の上面にダメージを与えることなく、ブロック膜４０の不要な部分を除去することができる。
【００３０】
次に、第１の素子１上にブロック膜４０が存在せず、第２の素子２上にブロック膜４０が存在する状態で所定温度まで加熱し、第１の素子１のゲート電極１２、ソース領域１４およびドレイン領域１５表面のシリコンと、所定の金属とを反応させる。ここでは、例えば、Ｔｉ（チタン）を所定の金属として用いる。
【００３１】
これにより、図２（ｃ）に示すように、第１の素子１におけるゲート電極１２、ソース領域１４およびドレイン領域１５の上面部分に、それぞれサリサイド層５１、５２および５３が形成される。
【００３２】
次に、図３（ａ）に示すように、第１の素子１、および、上面にブロック膜４０が形成された第２の素子２上に、絶縁膜である窒化シリコン膜４２と、酸化シリコンを材料とした層間絶縁膜４３とを順次形成する。
【００３３】
次に、図３（ｂ）に示すように、層間絶縁膜４３の上面から第１の素子１におけるゲート電極１２、ソース領域１４、ドレイン領域１５、第２の素子２におけるゲート電極２２、ソース領域、ドレイン領域へ向けてコンタクトホールを形成する。
【００３４】
例えば、フォトリソグラフィーによって各ゲート電極１２、２２、各ソース領域１４、各ドレイン領域１５の上部にあたる箇所に開口部を設けたレジスト（図示略）を形成し、かかるレジストをマスクとしてＲＩＥを行なうことにより、コンタクトホールを形成する。
【００３５】
ここでは、酸化シリコンと窒化シリコンとの選択比が所定の比率以上となるエッチング条件によってＲＩＥを行う。つまり、酸化シリコン膜のエッチングが可能で、窒化シリコン膜のエッチングが不可能なエッチング条件によってＲＩＥを行う。これにより、層間絶縁膜４３の上面における所定位置から窒化シリコン膜４２の上面まで達するコンタクトホールが形成される。
【００３６】
次に、図３（ｃ）に示すように、エッチング条件を変更してＲＩＥを行うことにより、各コンタクトホールの底面に存在する窒化シリコン膜４２を除去する。これにより、第１の素子１のサリサイド層５１、５２および５３の上面と、第２の素子２のゲート電極２２、ソース領域およびドレイン領域上のブロック膜４０の上面とが露出した状態となる。窒化シリコン膜４２を除去するＲＩＥでは、第２の素子２のゲート電極２２上に形成されたブロック膜４０の表面が露出するまでＲＩＥを行うようにエッチング時間を設定する。
【００３７】
ここで、窒化シリコン膜４２を除去するＲＩＥは、酸化シリコン膜をエッチングすることも可能である。ただし、図３（ｂ）に示すように、第１の素子１のゲート電極１２、ソース領域１４、ドレイン領域１５、第２の素子２のゲート電極２２、ソース領域、およびドレイン領域上に形成された窒化シリコン膜４２は、いずれの箇所も厚さが等しい。
【００３８】
したがって、窒化シリコン膜４２に対して前述のエッチング時間、ＲＩＥを行うことで、かかるＲＩＥによって各コンタクトホールの底面が窒化シリコン膜４２の底面よりも下層まで到達することがない。
【００３９】
これにより、例えば、図３（ｃ）に示すように、ソース領域１４用のコンタクトホールの形成位置がＳＴＩ３１の形成位置と一部重った場合であっても、窒化シリコン膜４２を除去するＲＩＥによってコンタクトホールがＳＴＩ３１まで達することがない。
【００４０】
次に、図４（ａ）に示すように、第２の素子２におけるゲート電極２２上に形成されているブロック膜４０をアッシングによって選択的に除去してゲート電極２２の上面を露出させる。次に、図４（ｂ）に示すように、各コンタクトホールの内部に、例えば、Ｃｕ（銅）等の金属を埋め込むことにより、各引出電極６０を形成する。
【００４１】
ここで、前述のように、第１の実施形態に係る製造方法では、コンタクトホールがＳＴＩ３１まで達することがない。したがって、第１の実施形態に係る製造方法によれば、コンタクトホールへ金属を埋め込んでも、第１の素子１のソース領域１４から基板側へ電流が漏れ出すジャンクションリークの発生を防止することができる。
【００４２】
なお、上述した第１の実施形態では、図４（ａ）に示すように、第２の素子２におけるゲート電極２２の上面を露出させてから引出電極６０を形成したが、図３（ｃ）に示すように、ゲート電極２２上のブロック膜４０の上面を露出させた段階で引出電極６０を形成してもよい。
【００４３】
かかる場合、図４（ｃ）に示すように、ピクセル領域２０では、層間絶縁膜４３の上面から第２の素子２のゲート電極２２、ソース領域およびドレイン領域上のブロック膜４０上面まで達する引出電極６０が形成される。
【００４４】
こうして引出電極６０を形成した場合、第２の素子２のゲート電極２２、ソース領域およびドレイン領域と、引出電極６０との間には、ブロック膜４０が介在することになる。ここで、前述のように、第１の実施形態に係る製造方法では、導電性を備えたアモルファスカーボンによってブロック膜４０を形成するため、第２の素子２のゲート電極２２、ソース領域およびドレイン領域と、引出電極６０とを問題なく導通させることができる。
【００４５】
このように、第２の素子２におけるゲート電極２２上のブロック膜４０の上面を露出させた段階で引出電極６０を形成すれば、第２の素子２のゲート電極２２、ソース領域およびドレイン領域上のブロック膜４０を除去するアッシングを省略することができる。これにより、製造コストの低減およびスループットの向上を図ることができる。
【００４６】
上述したように、第１の実施形態に係る製造方法は、半導体基板上に形成された第１の素子１および第２の素子２のうち第２の素子２の上面に、第２の素子２のサリサイド化を阻止するブロック膜４０を少なくともカーボンが含まれる材料によって形成するブロック膜形成工程を含む。
【００４７】
これにより、第１の実施形態に係る製造方法では、ブロック膜４０をＲＩＥによって除去する必要がなく、アッシングによって除去することが可能となるので、ブロック膜４０の除去時におけるオーバーエッチングを防止して歩留まりを向上させることができる。具体的には、例えば、図４（ｂ）に示す第１の素子１および第２の素子２を製造する場合に、コンタクトホールが目的の層よりも下層まで到達することを防止できる。
【００４８】
したがって、第１の実施形態に係る製造方法によれば、上面がサリサイド化された第１の素子１と、上面がサリサイド化されていない第２の素子２とを備える半導体装置の歩留まりを向上させることができる。
【００４９】
また、第１の実施形態に係る製造方法は、ブロック膜形成工程後に、第１の素子１をサリサイド化させるサリサイド工程と、サリサイド工程後に、第１の素子１および上面にブロック膜４０が形成された第２の素子２の上面に、例えば、窒化シリコン膜４２等の絶縁膜を形成する絶縁膜形成工程とを含む。これにより、第１の素子１および上面にブロック膜４０が形成された第２の素子２の上面には、膜厚が均一な絶縁膜が形成される。
【００５０】
さらに、第１の実施形態に係る製造方法は、第１の素子１および第２の素子２へ向けて絶縁膜形成工程で形成した絶縁膜の上面から絶縁膜の底面まで達するコンタクトホールをエッチングによって形成するエッチング工程を含む。
【００５１】
これにより、絶縁膜形成工程で形成された絶縁膜上に他の絶縁膜が形成されても、第１の素子１の上面における絶縁膜と、第２の素子２の上面に形成されたブロック膜４０の上面における絶縁膜とについては、同じエッチング時間で除去することができる。
【００５２】
したがって、第１の実施形態に係る製造方法では、第２の素子２上におけるブロック膜４０の上面および第１の素子１の上面を露出させるエッチングによって形成されるコンタクトホールが目的の層よりも下層まで到達してしまうことを防止することができる。
【００５３】
また、第１の実施形態に係る製造方法は、エッチング工程によって表面が露出したブロック膜４０をアッシングにより除去してコンタクトホールの底面を第２の素子２の上面まで到達させるアッシング工程を含む。
【００５４】
これにより、第１の実施形態に係る製造方法では、コンタクトホールを形成する際に、ＲＩＥによって第２の素子２の上面を露出させる場合に比べ、第２の素子２の上面に対してダメージを与えることなく第２の素子２の上面を露出させることができる。
【００５５】
また、第１の実施形態に係る製造方法は、導電性を備えたアモルファスカーボンによってブロック膜４０を形成するブロック膜形成工程を含む。これにより、第１の実施形態に係る製造方法では、図４（ｃ）に示すように、ブロック膜４０の除去工程を省略して引出電極６０を形成した第２の素子２を製造することができるので、製造コストの低減およびスループットの向上を図ることができる。
【００５６】
また、第１の実施形態に係る半導体装置は、半導体基板上に形成された第１の素子１および第２の素子２と、第１の素子１および第２の素子２のうち第２の素子２の上面に、少なくともカーボンを含有する材料によって形成され、第２の素子２のサリサイド化を阻止するブロック膜４０とを備える。かかる半導体装置は、前述した第１の実施形態に係る製造方法によって製造されるので、歩留まりの向上および製造コストの低減を図ることができる。
【００５７】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について、図５および図６を参照して説明する。図５および図６は、第２の実施形態に係る半導体装置の製造工程を示す断面模式図である。
【００５８】
以下では、半導体基板上に、第１の実施形態と同じ第１の素子１と、抵抗素子（以下、「第２の素子３」と記載する）を備えた半導体装置を製造する場合の製造工程について説明する。なお、図５および図６の説明では、図１〜４に示す構成要素と同様の構成要素に対して同一の符号を付することにより、一部その説明を省略する。
【００５９】
図５（ａ）に示すように、まず、第１の実施形態と同様の製造工程により、半導体基板上に形成された半導体層３０の所定位置に、ゲート酸化膜１１、ゲート電極１２、サイドウォール１３、ソース領域１４およびドレイン領域１５を形成して第１の素子１を形成する。なお、第１の素子１は、ＳＴＩ３１により半導体基板上の他の素子から素子分離される。
【００６０】
次に、図５（ｂ）に示すように、第１の素子１を含む半導体層３０の上面に、例えば、プラズマＣＶＤにより、アモルファスカーボンを材料とするブロック膜４０を形成する。続いて、図５（ｃ）に示すように、ブロック膜４０の上面に、例えば、プラズマＣＶＤにより、ＤＡＲＣ膜４１を形成する。
【００６１】
その後、図５（ｄ）に示すように、半導体層３０における第２の素子３（図６（ｂ）参照）の形成位置上に、選択的にＤＡＲＣ膜４１を残し、ＤＡＲＣ膜４１の不要な部分を除去する。ここでは、例えば、第２の素子３（図６（ｂ）参照）の形成位置に対応する部分のＤＡＲＣ膜４１を選択的に被覆するレジストをフォトリソグラフィーによって形成し、レジストをマスクとしてＲＩＥを行なうことによりＤＡＲＣ膜４１の不要な部分を除去する。
【００６２】
次に、不要な部分を除去して第２の素子３（図６（ｂ）参照）の形成位置上に選択的に残したＤＡＲＣ膜４１をマスクとしてアッシングを行なうことにより、ブロック膜４０のパターニングを行なう。
【００６３】
これにより、図６（ａ）に示すように、ＤＡＲＣ膜４１によって被覆されていない部分のブロック膜４０が除去されて、第２の素子３（図６（ｂ）参照）の形成位置を除く半導体層３０の上面および第１の素子１の上面が露出した状態となる。
【００６４】
かかるブロック膜４０のパターニングを例えばＲＩＥによって行なった場合、第１の素子１の表面がＲＩＥによってダメージを受け、ソース領域１４およびドレイン領域１５において不純物イオンのドーズロスが発生し、第１の素子１の動作速度が低下する。
【００６５】
これに対し、第２の実施形態に係る製造方法では、ブロック膜４０をアモルファスカーボンによって形成するため、ＲＩＥではなく、アッシングによってブロック膜４０のパターニングを行なうことができる。
【００６６】
したがって、第２の実施形態に係る製造方法によれば、第１の素子１の表面がＲＩＥによるダメージを受けることがないので、第１の素子１の動作速度を低下させることなく、ブロック膜４０のパターニングを行なうことができる。
【００６７】
次に、第２の素子３の形成位置上にブロック膜４０を選択的に残した状態で所定温度まで加熱し、第１の素子１のゲート電極１２、ソース領域１４およびドレイン領域１５の表面におけるシリコンと、所定の金属とを反応させる。ここでは、例えば、Ｔｉ（チタン）を所定の金属として用いる。
【００６８】
これにより、図６（ｂ）に示すように、第１の素子１におけるゲート電極１２、ソース領域１４およびドレイン領域１５の上面部分に、それぞれサリサイド層５１、５２および５３が形成される。
【００６９】
このとき、第２の素子３の形成位置では、ブロック膜４０によって被覆されていない半導体層３０の上面部分に低抵抗化されたサリサイド層５４および５５が形成される。一方、ブロック膜４０によって被覆されている半導体層３０の上面部分は低抵抗化されない。
【００７０】
これにより、半導体層３０の上面部分におけるサリサイド層５４および５５によって挟まれた領域に抵抗素子である第２の素子３が形成される。なお、第２の素子３の両脇に形成されたサリサイド層５４および５５は、第２の素子３の電極となる。
【００７１】
次に、図６（ｃ）に示すように、第１の素子１および第２の素子３の上面に、絶縁膜である窒化シリコン膜４２と、酸化シリコンを材料とする層間絶縁膜４３とを順次形成する。その後、層間絶縁膜４３の上面から各サリサイド層５１〜５５の上面まで達するコンタクトホールを形成した後、各コンタクトホール内に、例えば、Ｃｕを埋め込むことによって第１の素子１の引出電極６０および第２の素子３の引出電極６１を形成する。
【００７２】
ここで、各コンタクトホールを形成する場合には、第１の実施形態と同様に、まず、酸化シリコンと窒化シリコンとの選択比が所定の比率以上となるエッチング条件によってＲＩＥを行う。これにより、層間絶縁膜４３の上面から窒化シリコン膜４２の上面まで達するコンタクトホールが形成される。
【００７３】
続いて、エッチング条件を変更してＲＩＥを行うことにより、各コンタクトホールの底面に存在する窒化シリコン膜４２を除去する。このとき、窒化シリコン膜４２の膜厚が均一であるため、各コンタクトホールの底面が各サリサイド層５１〜５５の上面に達するまでのエッチング時間は等しい。
【００７４】
このため、例えば、図６（ｃ）に示すように、第１の素子１におけるソース領域１４用のコンタクトホールの形成位置がＳＴＩ３１の形成位置と一部重っても、窒化シリコン膜４２を除去するＲＩＥによってコンタクトホールがＳＴＩ３１まで達することがない。
【００７５】
したがって、第２の実施形態に係る製造方法によれば、コンタクトホールへＣｕを埋め込んでも、第１の素子１のソース領域１４から基板側へ電流が漏れ出すジャンクションリークの発生を防止することができる。
【００７６】
上述したように、第２の実施形態に係る製造方法では、下層の半導体層３０がサリサイド化されることを阻止するブロック膜４０を少なくともカーボンが含まれる材料によって形成する。これにより、抵抗素子となる第２の素子３の形成位置以外の半導体層３０の上面および第１の素子１の上面からブロック膜４０を除去する場合に、ＲＩＥではなく、アッシングによってブロック膜４０を除去することができる。
【００７７】
つまり、第２の実施形態に係る製造方法では、第１の素子１に対してＲＩＥによるダメージを与えることなく、第１の素子１の上面からブロック膜４０を除去することができる。したがって、第２の実施形態に係る製造方法によれば、第１の素子１の動作速度を低下させることなく、同一の半導体基板上に第２の素子３を形成することができる。
【００７８】
なお、第２の実施形態では、半導体層３０の所定位置に第２の素子３として抵抗素子を形成したが、本実施形態の製造方法を適用すれば、半導体層３０以外の箇所に抵抗素子を形成することもできる。
【００７９】
例えば、第２の実施形態に係る製造方法を適用することで、第１の実施形態に係る製造方法によって形成された第２の素子２におけるゲート電極２２（図４（ｃ）参照）の上面部分に抵抗素子を形成することも可能である。
【００８０】
図７は、第２の実施形態に係る製造方法を適用してゲート電極２２の上面部分に抵抗素子を形成した半導体装置１００を示す断面模式図である。なお、図７では、図１〜図４に示す構成要素と同様の構成要素に対して同一の符号を付した。
【００８１】
図７に示すように、半導体装置１００は、第１の実施形態に係る製造方法によって製造される半導体装置と同様に、第１の素子１と第２の素子２とを備える。さらに、半導体装置１００は、第２の素子２のゲート電極２２の上面部分に抵抗素子（以下、「第３の素子４」と記載する）を備える。
【００８２】
かかる半導体装置１００を製造する場合には、図１（ａ）〜（ｃ）に示す工程と同様の工程により、半導体基板上に形成した第１の素子１および第２の素子２の上面に、少なくともカーボンを含むブロック膜４０とＤＡＲＣ膜４１とを順次形成する。
【００８３】
その後、フォトリソグラフィーおよびＲＩＥにより、第３の素子４の形成位置に対応するブロック膜４０の上面にＤＡＲＣ膜４１を選択的に残し、不要な部分のＤＡＲＣ膜４１をブロック膜４０の上面から除去する。
【００８４】
具体的には、第２の素子２におけるゲート電極２２の上面に、ＤＡＲＣ膜４１を選択的に残す。このとき、選択的に残すＤＡＲＣ膜４１には、所定の２箇所にＤＡＲＣ膜４１の上面からゲート電極２２上のブロック膜４０まで達する開口部を設けておく。
【００８５】
続いて、選択的に残したＤＡＲＣ膜４１をマスクとしてアッシングを行なうことにより、ＤＡＲＣ膜４１によって被覆されていない部分のブロック膜４０を除去する。これにより、第１の素子１の上面および第２の素子２におけるゲート電極２２上面の所定の２箇所が露出した状態となる。
【００８６】
その後、ブロック膜４０によって被覆されていない第１の素子１の上面および第２の素子２におけるゲート電極２２上面の所定の２箇所をサリサイド化させることにより、サリサイド層５１〜５３、５６、および５７を形成する。
【００８７】
そして、第１の素子１、第２の素子２、および第３の素子４の上面に窒化シリコン膜４２、層間絶縁膜４３を順次形成し、層間絶縁膜４３の上面から各サリサイド層５１〜５３、５６、および５７の上面まで達するコンタクトホールを形成する。最後に、各コンタクトホール内にＣｕをそれぞれ埋め込むことで引出電極６０および６２をそれぞれ形成し、図７に示す半導体装置１００が形成される。
【００８８】
このように、図７に示す半導体装置１００を形成する場合も、ＲＩＥではなく、アッシングによってブロック膜４０のパターニングを行ない、第１の素子１の上面および第２の素子２におけるゲート電極２２上面の所定の２箇所を露出させることができる。これにより、第１の素子１の動作速度を低下させることなく、同一の半導体基板上に、第１の素子１、第２の素子２および第３の素子４を形成することができる。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１  第１の素子、  ２、３  第２の素子、  ４  第３の素子、  １０  ロジック領域、  １１  ゲート酸化膜、  １２  ゲート電極、  １３  サイドウォール、  １４  ソース領域、  １５  ドレイン領域、  ２０  ピクセル領域、  ２１  ゲート酸化膜、  ２２  ゲート電極、  ２３  サイドウォール、  ３０  半導体層、  ３１  ＳＴＩ、  ４０  ブロック膜、  ４１  ＤＡＲＣ膜、  ４２  窒化シリコン膜、  ４３  層間絶縁膜、  ５１〜５７  サリサイド層、  ６０〜６２  引出電極、  １００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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