(57)【要約】【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインが、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物または第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。【選択図】図１
2013016789.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板の上方に位置する第１半導体結晶層と、
前記第１半導体結晶層における一部の領域の上方に位置する第２半導体結晶層と、
前記第２半導体結晶層が上方に位置しない前記第１半導体結晶層の領域の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、
前記第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、
前記第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴが、前記第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、
前記第１ソースおよび前記第１ドレインが、前記第１半導体結晶層を構成する原子とニッケル原子との化合物、前記第１半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、
前記第２ソースおよび前記第２ドレインが、前記第２半導体結晶層を構成する原子とニッケル原子との化合物、前記第２半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる
半導体デバイス。
【請求項２】
前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層と、をさらに有する
請求項１に記載の半導体デバイス。
【請求項３】
前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層をさらに有し、
前記ベース基板と前記第１半導体結晶層とが接合面で接し、
前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
請求項１に記載の半導体デバイス。
【請求項４】
前記ベース基板と前記第１分離層とが接し、
前記ベース基板の前記第１分離層と接する領域が導電性であり、
前記ベース基板の前記第１分離層と接する領域に印加した電圧が、前記第１ＭＩＳＦＥＴへのバックゲート電圧として作用する
請求項２に記載の半導体デバイス。
【請求項５】
前記第１半導体結晶層と前記第２分離層とが接し、
前記第１半導体結晶層の前記第２分離層と接する領域が導電性であり、
前記第１半導体結晶層の前記第２分離層と接する領域に印加した電圧が、前記第２ＭＩＳＦＥＴへのバックゲート電圧として作用する
請求項２から請求項４の何れか一項に記載の半導体デバイス。
【請求項６】
前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであり、
前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、前記第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴである
請求項１から請求項５の何れか一項に記載の半導体デバイス。
【請求項７】
前記第１半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、前記第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであり、
前記第２半導体結晶層がＩＶ族半導体結晶からなり、前記第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴである
請求項１から請求項５の何れか一項に記載の半導体デバイス。
【請求項８】
請求項１から請求項７の何れか一項に記載の半導体デバイスに用いる半導体基板であって、
前記ベース基板と、前記第１半導体結晶層と、前記第２半導体結晶層と、を有し、
前記第１半導体結晶層が、前記ベース基板の上方に位置し、
前記第２半導体結晶層が、前記第１半導体結晶層の一部または全部の上方に位置する
半導体基板。
【請求項９】
前記ベース基板と前記第１半導体結晶層との間に位置し、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層と、
前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層と、をさらに有する
請求項８に記載の半導体基板。
【請求項１０】
前記第１分離層が、非晶質絶縁体からなる
請求項９に記載の半導体基板。
【請求項１１】
前記第１分離層が、前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
請求項９に記載の半導体基板。
【請求項１２】
前記第１半導体結晶層と前記第２半導体結晶層との間に位置し、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層をさらに有し、
前記ベース基板と前記第１半導体結晶層とが接合面で接し、
前記接合面の近傍における前記ベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記接合面の近傍における前記第１半導体結晶層の領域に、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する
請求項８に記載の半導体基板。
【請求項１３】
前記第２分離層が、非晶質絶縁体からなる
請求項９から請求項１２の何れか一項に記載の半導体基板。
【請求項１４】
前記第２分離層が、前記第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる
請求項９から請求項１２の何れか一項に記載の半導体基板。
【請求項１５】
前記第２半導体結晶層を複数有し、
複数の前記第２半導体結晶層のそれぞれが、前記ベース基板の上面と平行な面内で規則的に配列されている
請求項８から請求項１４の何れか一項に記載の半導体基板。
【請求項１６】
請求項８から請求項１３および請求項１５から選択された何れか一項に記載の半導体基板を製造する方法であって、
前記ベース基板の上方に前記第１半導体結晶層を形成する第１半導体結晶層形成ステップと、
前記第１半導体結晶層における一部の領域の上方に前記第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、
前記第２半導体結晶層形成ステップが、
半導体結晶層形成基板上に前記第２半導体結晶層をエピタキシャル成長法により形成するエピタキシャル成長ステップと、
前記第１半導体結晶層の上、前記第２半導体結晶層の上、または、前記第１半導体結晶層および前記第２半導体結晶層の両方の上に、前記第１半導体結晶層と前記第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、
前記第１半導体結晶層上の前記第２分離層と前記第２半導体結晶層とが接合するように、前記第２半導体結晶層上の前記第２分離層と前記第１半導体結晶層とが接合するように、または、前記第１半導体結晶層上の前記第２分離層と前記第２半導体結晶層上の前記第２分離層とが接合するように、前記第１半導体結晶層を有する前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する半導体基板の製造方法。
【請求項１７】
前記第１半導体結晶層形成ステップが、
半導体結晶層形成基板上に前記第１半導体結晶層をエピタキシャル成長法により形成するエピタキシャル成長ステップと、
前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する請求項１６に記載の半導体基板の製造方法。
【請求項１８】
前記第１半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、
前記第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層を前記ベース基板の上に形成するステップを有し、
前記第１半導体結晶層形成ステップが、
前記第１分離層の上に、前記第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、
前記ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することで前記ＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、
を有する請求項１６に記載の半導体基板の製造方法。
【請求項１９】
前記第１半導体結晶層がＩＶ族半導体結晶からなり、前記第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなり、
ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、
前記第１分離層を通して、陽イオンを前記半導体層材料基板の分離予定深さに注入するステップと、
前記第１分離層の表面と前記ベース基板の表面とが接合されるように、前記半導体層材料基板と前記ベース基板とを貼り合わせるステップと、
前記半導体層材料基板および前記ベース基板を加熱し、前記分離予定深さに注入した前記陽イオンと、前記半導体層材料基板を構成するＩＶ族原子とを反応させることで、前記分離予定深さに位置する前記ＩＶ族半導体結晶を変性するステップと、
前記半導体層材料基板と前記ベース基板とを分離することで、前記変性するステップで変性させた前記ＩＶ族半導体結晶の変性部位より前記ベース基板側に位置する前記ＩＶ族半導体結晶を、前記半導体層材料基板から剥離するステップと、
を有する請求項１６に記載の半導体基板の製造方法。
【請求項２０】
前記第１半導体結晶層形成ステップの前に、前記ベース基板の上に前記第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層をエピタキシャル成長法により形成するステップを有し、
前記第１半導体結晶層形成ステップが、前記第１分離層の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップである
請求項１６に記載の半導体基板の製造方法。
【請求項２１】
前記第１半導体結晶層形成ステップが、前記ベース基板の上に前記第１半導体結晶層をエピタキシャル成長法により形成するステップである
請求項１６に記載の半導体基板の製造方法。
【請求項２２】
前記ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、
前記第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、前記ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープする
請求項２１に記載の半導体基板の製造方法。
【請求項２３】
請求項１４または請求項１５に記載の半導体基板を製造する方法であって、
半導体結晶層形成基板の上に前記第２半導体結晶層をエピタキシャル成長法により形成する第２半導体結晶層形成ステップと、
前記第２半導体結晶層の上に、前記第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第２分離層をエピタキシャル成長法により形成する第２分離層形成ステップと、
前記第２分離層の上に前記第１半導体結晶層をエピタキシャル成長法により形成する第１半導体結晶層形成ステップと、
前記ベース基板の上、前記第１半導体結晶層の上、または、前記ベース基板および前記第１半導体結晶層の両方の上に、前記ベース基板と前記第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、
前記ベース基板上の前記第１分離層と前記第１半導体結晶層とが接合するように、前記第１半導体結晶層上の前記第１分離層と前記ベース基板とが接合するように、または、前記ベース基板上の前記第１分離層と前記第１半導体結晶層上の前記第１分離層とが接合するように、前記ベース基板と、前記半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、
を有する半導体基板の製造方法。
【請求項２４】
前記半導体結晶層形成基板の上に半導体結晶層を形成する前に、前記半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル成長法により形成するステップと、
前記ベース基板と前記半導体結晶層形成基板とを貼り合わせた後に、前記結晶性犠牲層を除去することにより、前記半導体結晶層形成基板上にエピタキシャル成長法により形成された半導体結晶層と前記半導体結晶層形成基板とを分離するステップと、
をさらに有する請求項１６から請求項２３の何れか一項に記載の半導体基板の製造方法。
【請求項２５】
前記第２半導体結晶層をエピタキシャル成長させた後に前記第２半導体結晶層を規則的な配列にパターニングするステップ、または前記第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップを有する
請求項１６から請求項２４の何れか一項に記載の半導体基板の製造方法。
【請求項２６】
請求項１６から請求項２５の何れか一項に記載の半導体基板の製造方法を用いて、前記第１半導体結晶層および前記第２半導体結晶層を有する半導体基板を製造するステップと、
前記第１半導体結晶層および前記第２半導体結晶層のそれぞれの上にゲート絶縁層を介してゲート電極を形成するステップと、
前記第１半導体結晶層のソース電極形成領域上、前記第１半導体結晶層のドレイン電極形成領域上、前記第２半導体結晶層のソース電極形成領域上、および前記第２半導体結晶層のドレイン電極形成領域上に、ニッケル膜、コバルト膜およびニッケル−コバルト合金膜からなる群から選ばれた金属膜を形成するステップと、
前記金属膜を加熱して、前記第１半導体結晶層に、前記第１半導体結晶層を構成する原子とニッケル原子との化合物、前記第１半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第１ソースおよび第１ドレインを形成し、前記第２半導体結晶層に、前記第２半導体結晶層を構成する原子とニッケル原子との化合物、前記第２半導体結晶層を構成する原子とコバルト原子との化合物、または、前記第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第２ソースおよび第２ドレインを形成するステップと、
未反応の前記金属膜を除去するステップと、
を有する半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴを構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
非特許文献１  S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を同一基板上に形成する技術が必要になる。ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
【０００４】
また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで構成されるＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field-Effect Transistor）を、ＬＳＩとして安価に効率よく製造するには、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴが同時に形成される製造プロセスを採用することが好ましい。特に、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインが同時に形成できれば、工程を簡略化することができ、コスト削減とともに素子の微細化にも容易に対応できるようになる。
【０００５】
たとえばｎＭＩＳＦＥＴのソース・ドレイン形成領域とｐＭＩＳＦＥＴのソース・ドレイン形成領域とに、ソースおよびドレインとなる材料を薄膜として形成し、さらにフォトリソグラフィ等によりパターニングして形成することで、ｎＭＩＳＦＥＴのソース・ドレインとｐＭＩＳＦＥＴのソース・ドレインとを同時に形成できる。しかし、ｎＭＩＳＦＥＴが形成されるＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴが形成されるＩＶ族半導体結晶層とでは、構成される材料が異なる。このため、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域の抵抗が大きくなり、あるいは、ｎＭＩＳＦＥＴまたはｐＭＩＳＦＥＴの一方または両方のソース・ドレイン領域とソース・ドレイン電極との接触抵抗が大きくなる。従って、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの両方のソース・ドレイン領域の抵抗あるいはソース・ドレイン電極との接触抵抗を小さくすることが難しい。
【０００６】
本発明の目的は、チャネルがＩＩＩ−Ｖ族化合物半導体であるｎＭＩＳＦＥＴと、チャネルがＩＶ族半導体であるｐＭＩＳＦＥＴと、で構成されるＣＭＩＳＦＥＴを、一つの基板上に形成する場合において、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ソースおよび各ドレインを同時に形成し、かつ、ソース・ドレイン領域の抵抗またはソース・ドレイン電極との接触抵抗が小さくなるような半導体デバイスおよびその製造方法を提供することにある。また、そのような技術に適した半導体基板を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板の上方に位置する第１半導体結晶層と、第１半導体結晶層における一部の領域の上方に位置する第２半導体結晶層と、第２半導体結晶層が上方に位置しない第１半導体結晶層の領域の一部をチャネルとし、第１ソースおよび第１ドレインを有する第１ＭＩＳＦＥＴと、第２半導体結晶層の一部をチャネルとし、第２ソースおよび第２ドレインを有する第２ＭＩＳＦＥＴと、を有し、第１ＭＩＳＦＥＴが、第１チャネル型のＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴが、第１チャネル型とは相違する第２チャネル型のＭＩＳＦＥＴであり、第１ソースおよび第１ドレインが、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物、または、第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなり、第２ソースおよび第２ドレインが、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる半導体デバイスを提供する。
【０００８】
ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層とを半導体デバイスがさらに有してもよい。
【０００９】
第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層を、半導体デバイスがさらに有してもよく、この場合、ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
【００１０】
ベース基板と第１分離層とが接してもよく、この場合、ベース基板の第１分離層と接する領域が導電性であり、ベース基板の第１分離層と接する領域に印加した電圧が、第１ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。第１半導体結晶層と第２分離層とが接してもよく、この場合、第１半導体結晶層の第２分離層と接する領域が導電性であり、第１半導体結晶層の第２分離層と接する領域に印加した電圧が、第２ＭＩＳＦＥＴへのバックゲート電圧として作用してもよい。
【００１１】
第１半導体結晶層がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第２ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましい。第１半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴがＮチャネル型ＭＩＳＦＥＴであることが好ましく、第２半導体結晶層がＩＶ族半導体結晶からなる場合、第２ＭＩＳＦＥＴがＰチャネル型ＭＩＳＦＥＴであることが好ましい。
【００１２】
本発明の第２の態様においては、第１の態様の半導体デバイスに用いる半導体基板であって、ベース基板と、ベース基板の上方に位置する第１半導体結晶層と、第１半導体結晶層の上方に位置する第２半導体結晶層とを有する半導体基板を提供する。
【００１３】
ベース基板と第１半導体結晶層との間に位置し、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層と、第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層とを、半導体基板がさらに有してもよい。この場合、第１分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、第１分離層として、第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。
【００１４】
第１半導体結晶層と第２半導体結晶層との間に位置し、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層を、半導体基板がさらに有してよく、この場合、ベース基板と第１半導体結晶層とが接合面で接し、接合面の近傍におけるベース基板の領域に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、接合面の近傍における第１半導体結晶層の領域に、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有してもよい。
【００１５】
第２分離層として、非晶質絶縁体からなるものが挙げられる。あるいは、第２分離層として、第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものが挙げられる。第２半導体結晶層を複数有してもよく、この場合、複数の第２半導体結晶層のそれぞれが、ベース基板の上面と平行な面内で規則的に配列されていることが好ましい。
【００１６】
本発明の第３の態様においては、第２の態様の半導体基板を製造する方法であって、ベース基板の上方に第１半導体結晶層を形成する第１半導体結晶層形成ステップと、第１半導体結晶層表面の一部の上方に第２半導体結晶層を形成する第２半導体結晶層形成ステップと、を有し、第２半導体結晶層形成ステップが、半導体結晶層形成基板上に第２半導体結晶層をエピタキシャル成長法により形成するエピタキシャル成長ステップと、第１半導体結晶層の上、第２半導体結晶層の上、または、第１半導体結晶層および第２半導体結晶層の両方の上に、第１半導体結晶層と第２半導体結晶層とを電気的に分離する第２分離層を形成するステップと、第１半導体結晶層上の第２分離層と第２半導体結晶層とが接合するように、第２半導体結晶層上の第２分離層と第１半導体結晶層とが接合するように、または、第１半導体結晶層上の第２分離層と第２半導体結晶層上の第２分離層とが接合するように、第１半導体結晶層を有するベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
【００１７】
第１半導体結晶層形成ステップが、半導体結晶層形成基板上に第１半導体結晶層をエピタキシャル成長法により形成するエピタキシャル成長ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有してもよい。
【００１８】
第１半導体結晶層がＳｉＧｅからなり、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体基板の製造方法は、第１半導体結晶層形成ステップの前に、絶縁体からなる第１分離層をベース基板の上に形成するステップを有してもよく、第１半導体結晶層形成ステップが、第１分離層の上に、第１半導体結晶層の出発材料となるＳｉＧｅ層を形成するステップと、ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化することでＳｉＧｅ層中のＧｅ原子の濃度を高めるステップと、を有してもよい。
【００１９】
第１半導体結晶層がＩＶ族半導体結晶からなり、第２半導体結晶層がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体基板の製造方法は、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層を形成するステップと、第１分離層を通して、陽イオンを半導体層材料基板の分離予定深さに注入するステップと、第１分離層の表面とベース基板の表面とが接合されるように、半導体層材料基板とベース基板とを貼り合わせるステップと、半導体層材料基板およびベース基板を加熱し、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とを反応させることで、分離予定深さに位置するＩＶ族半導体結晶を変性するステップと、半導体層材料基板とベース基板とを分離することで、変性するステップで変性させたＩＶ族半導体結晶の変性部位よりベース基板側に位置するＩＶ族半導体結晶を、半導体層材料基板から剥離するステップと、を有してもよい。
【００２０】
半導体基板の製造方法は、第１半導体結晶層形成ステップの前に、ベース基板の上に第１半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第１分離層をエピタキシャル成長法により形成するステップを有してよく、この場合、第１半導体結晶層形成ステップとして、第１分離層の上に第１半導体結晶層をエピタキシャル成長法により形成するステップが挙げられる。
【００２１】
第１半導体結晶層形成ステップとして、ベース基板の上に第１半導体結晶層をエピタキシャル成長法により形成するステップが挙げられる。この場合、ベース基板の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有してもよく、第１半導体結晶層をエピタキシャル成長法により形成するステップにおいて、ベース基板に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層をドープしてもよい。
【００２２】
本発明の第４の態様においては、第２の態様の半導体基板を製造する方法であって、半導体結晶層形成基板の上に第２半導体結晶層をエピタキシャル成長法により形成する第２半導体結晶層形成ステップと、第２半導体結晶層の上に、第２半導体結晶層を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなる第２分離層をエピタキシャル成長法により形成する第２分離層形成ステップと、第２分離層の上に第１半導体結晶層をエピタキシャル成長法により形成する第１半導体結晶層形成ステップと、ベース基板の上、第１半導体結晶層の上、または、ベース基板および第１半導体結晶層の両方の上に、ベース基板と第１半導体結晶層とを電気的に分離する第１分離層を形成するステップと、ベース基板上の第１分離層と第１半導体結晶層とが接合するように、第１半導体結晶層上の第１分離層とベース基板とが接合するように、または、ベース基板上の第１分離層と第１半導体結晶層上の第１分離層とが接合するように、ベース基板と、半導体結晶層形成基板とを貼り合わせる貼り合わせステップと、を有する半導体基板の製造方法を提供する。
【００２３】
上記した第３態様および第４態様の半導体基板の製造方法において、半導体結晶層形成基板の上に半導体結晶層を形成する前に、半導体結晶層形成基板の表面に、結晶性犠牲層をエピタキシャル成長法により形成するステップと、結晶性犠牲層を除去することにより、半導体結晶層形成基板上にエピタキシャル成長法により形成された半導体結晶層と半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。第２半導体結晶層をエピタキシャル成長させた後に第２半導体結晶層を規則的な配列にパターニングするステップ、または第２半導体結晶層を予め規則的な配列に選択的にエピタキシャル成長させるステップ、のいずれかのステップを有してもよい。
【００２４】
本発明の第５の態様においては、第４の態様の半導体基板の製造方法を用いて、第１半導体結晶層および第２半導体結晶層を有する半導体基板を製造するステップと、第１半導体結晶層および第２半導体結晶層のそれぞれの上にゲート絶縁層を介してゲート電極を形成するステップと、第１半導体結晶層のソース電極形成領域上、第１半導体結晶層のドレイン電極形成領域上、第２半導体結晶層のソース電極形成領域上、および第２半導体結晶層のドレイン電極形成領域上に、ニッケル膜、コバルト膜およびニッケル−コバルト合金膜からなる群から選ばれた金属膜を形成するステップと、金属膜を加熱して、第１半導体結晶層に、第１半導体結晶層を構成する原子とニッケル原子との化合物、第１半導体結晶層を構成する原子とコバルト原子との化合物、または、第１半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第１ソースおよび第１ドレインを形成し、第２半導体結晶層に、第２半導体結晶層を構成する原子とニッケル原子との化合物、第２半導体結晶層を構成する原子とコバルト原子との化合物、または、第２半導体結晶層を構成する原子とニッケル原子とコバルト原子との化合物からなる第２ソースおよび第２ドレインを形成するステップと、未反応の金属膜を除去するステップと、を有する半導体デバイスの製造方法を提供する。
【図面の簡単な説明】
【００２５】
【図１】半導体デバイス１００の断面を示す。
【図２】半導体デバイス１００の製造過程における断面を示す。
【図３】半導体デバイス１００の製造過程における断面を示す。
【図４】半導体デバイス１００の製造過程における断面を示す。
【図５】半導体デバイス１００の製造過程における断面を示す。
【図６】半導体デバイス１００の製造過程における断面を示す。
【図７】半導体デバイス１００の製造過程における断面を示す。
【図８】半導体デバイス１００の製造過程における断面を示す。
【図９】他の半導体デバイスの製造過程における断面を示す。
【図１０】他の半導体デバイスの製造過程における断面を示す。
【図１１】他の半導体デバイスの製造過程における断面を示す。
【図１２】さらに他の半導体デバイスの製造過程における断面を示す。
【図１３】さらに他の半導体デバイスの製造過程における断面を示す。
【図１４】半導体デバイス２００の断面を示す。
【発明を実施するための形態】
【００２６】
以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２７】
図１は、半導体デバイス１００の断面を示す。半導体デバイス１００は、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを有する。本例の半導体デバイス１００は、ベース基板１０２と第１半導体結晶層１０４との間に第１分離層１０８を有し、第１半導体結晶層１０４と第２半導体結晶層１０６との間に第２分離層１１０を有する。また、本例の半導体デバイス１００は、第２半導体結晶層１０６の上に絶縁層１１２を有する。なお、図１に示した実施例からは、ベース基板１０２と、第１半導体結晶層１０４と、第２半導体結晶層１０６とを構成要件とする半導体基板の発明と、ベース基板１０２、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を構成要件とする半導体基板の発明との少なくとも２つの発明が把握できる。第１半導体結晶層１０４には第１ＭＩＳＦＥＴ１２０が形成され、第２半導体結晶層１０６には第２ＭＩＳＦＥＴ１３０が形成されている。
【００２８】
ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板、または、ＳＯＩ（Silicon on Insulator）基板が挙げられ、シリコン基板が好ましい。ベース基板１０２に、表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス、プラスティック等の絶縁体基板、金属等の導電体基板、または、炭化シリコン等の半導体基板であってもよい。
【００２９】
第１半導体結晶層１０４は、ベース基板１０２の上方に位置する。第１半導体結晶層１０４は、ＩＶ族半導体結晶またはＩＩＩ−Ｖ族化合物半導体結晶からなる。第１半導体結晶層１０４の厚さは、２０ｎｍ以下であることが好ましい。第１半導体結晶層１０４の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第１ＭＩＳＦＥＴ１２０を構成できる。第１ＭＩＳＦＥＴ１２０のボディを極薄膜にすることで、短チャネル効果を抑制し、第１ＭＩＳＦＥＴ１２０のリーク電流を減少することができる。
【００３０】
第２半導体結晶層１０６は、第１半導体結晶層１０４表面の一部の上方に位置する。すなわち、第２半導体結晶層１０６は、第１半導体結晶層１０４における一部の領域の上方に位置し、第１半導体結晶層１０４の領域のうち、第２半導体結晶層１０６が上方に位置しない領域の一部は、第１ＭＩＳＦＥＴ１２０のチャネルとして機能する。第２半導体結晶層１０６は、ＩＩＩ−Ｖ族化合物半導体結晶またはＩＶ族半導体結晶からなる。第２半導体結晶層１０６の厚さは、２０ｎｍ以下であることが好ましい。第２半導体結晶層１０６の厚さを２０ｎｍ以下とすることで、極薄膜ボディの第２ＭＩＳＦＥＴ１３０を構成できる。第２ＭＩＳＦＥＴ１３０のボディを極薄膜にすることで、短チャネル効果を抑制し、第２ＭＩＳＦＥＴ１３０のリーク電流を減少することができる。
【００３１】
ＩＩＩ−Ｖ族化合物半導体結晶では電子移動度が高く、ＩＶ族半導体結晶、特にＧｅでは正孔移動度が高いので、ＩＩＩ−Ｖ族化合物半導体結晶層にはＮチャネル型ＭＩＳＦＥＴを形成することが好ましく、ＩＶ族半導体結晶層にはＰチャネル型ＭＩＳＦＥＴを形成することが好ましい。つまり、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴであることが好ましい。
【００３２】
逆に、第１半導体結晶層１０４がＩＩＩ−Ｖ族化合物半導体結晶からなり、第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴであることが好ましい。これにより、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各々の性能を高め、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０からなるＣＭＩＳＦＥＴの性能を最大化することができる。
【００３３】
ＩＶ族半導体結晶として、Ｇｅ結晶、または、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）結晶が挙げられる。ＩＶ族半導体結晶がＳｉｘＧｅ１−ｘ結晶である場合、ｘは０．１０以下であることが好ましい。ＩＩＩ−Ｖ族化合物半導体結晶として、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶、ＩｎＰ結晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、ＧａＡｓまたはＩｎＰに格子整合または擬格子整合するＩＩＩ−Ｖ族化合物半導体の混晶が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体結晶として、上記した混晶と、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶、ＩｎＡｓ結晶、ＧａＡｓ結晶またはＩｎＰ結晶との積層体が挙げられる。なおＩＩＩ−Ｖ族化合物半導体結晶としては、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）結晶およびＩｎＡｓ結晶が好適であり、ＩｎＡｓ結晶がより好適である。
【００３４】
第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４との間に位置する。第１分離層１０８は、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離する。
【００３５】
第１分離層１０８は、非晶質絶縁体からなるものであってもよい。第１半導体結晶層１０４および第１分離層１０８が、貼り合わせ法、酸化濃縮法またはスマートカット法により形成された場合、第１分離層１０８は非晶質絶縁体からなる。非晶質絶縁体からなる第１分離層１０８として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００３６】
第１分離層１０８は、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル成長法により形成できる。第１半導体結晶層１０４がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、または、ＩｎＰ結晶が挙げられる。第１半導体結晶層１０４がＧｅ結晶層である場合、第１分離層１０８を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
【００３７】
第２分離層１１０は、第１半導体結晶層１０４と第２半導体結晶層１０６との間に位置する。第２分離層１１０は、第１半導体結晶層１０４と第２半導体結晶層１０６とを電気的に分離する。
【００３８】
第２分離層１１０は、非晶質絶縁体からなるものであってもよい。第２半導体結晶層１０６および第２分離層１１０が貼り合わせ法により形成された場合、第２分離層１１０は、非晶質絶縁体になる。非晶質絶縁体からなる第２分離層１１０として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００３９】
第２分離層１１０は、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶からなるものであってもよい。このような半導体結晶は、エピタキシャル成長法により形成できる。第２半導体結晶層１０６がＩｎＧａＡｓ結晶層またはＧａＡｓ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＡｌＧａＡｓ結晶、ＡｌＩｎＧａＰ結晶、ＡｌＧａＩｎＡｓ結晶、または、ＩｎＰ結晶が挙げられる。第２半導体結晶層１０６がＧｅ結晶層である場合、第２分離層１１０を構成する半導体結晶として、ＳｉＧｅ結晶、Ｓｉ結晶、ＳｉＣ結晶、または、Ｃ結晶が挙げられる。
【００４０】
絶縁層１１２は、第２ＭＩＳＦＥＴ１３０のゲート絶縁層として機能する。絶縁層１１２として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００４１】
第１ＭＩＳＦＥＴ１２０は、第１ゲート１２２、第１ソース１２４および第１ドレイン１２６を有する。第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４に形成される。第１ＭＩＳＦＥＴ１２０は、第２半導体結晶層１０６が上方に位置しない領域の第１半導体結晶層１０４に形成され、第１ソース１２４および第１ドレイン１２６に挟まれる第１半導体結晶層１０４の一部１０４ａをチャネルとする。第１ゲート１２２は、当該一部１０４ａの上方に形成される。チャネル領域である第１半導体結晶層１０４の一部１０４ａと第１ゲート１２２に挟まれた領域には、第２分離層１１０の一部１１０ａが形成される。当該一部１１０ａは、第１ＭＩＳＦＥＴ１２０のゲート絶縁層として機能してもよい。
【００４２】
第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４を構成する原子とニッケル原子との化合物からなる。あるいは第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４を構成する原子とコバルト原子との化合物からなる。あるいは第１ソース１２４および第１ドレイン１２６は、第１半導体結晶層１０４を構成する原子とニッケル原子とコバルト原子との化合物からなる。第１半導体結晶層１０４を構成するニッケル化合物、コバルト化合物あるいはニッケル−コバルト化合物は、電気抵抗が低い低抵抗化合物である。
【００４３】
第２ＭＩＳＦＥＴ１３０は、第２ゲート１３２、第２ソース１３４および第２ドレイン１３６を有する。第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６に形成される。第２ＭＩＳＦＥＴ１３０は、第２ソース１３４および第２ドレイン１３６に挟まれる第２半導体結晶層１０６の一部１０６ａをチャネルとする。第２ゲート１３２は、当該一部１０６ａの上方に形成される。チャネル領域である第２半導体結晶層１０６の一部１０６ａと第２ゲート１３２に挟まれた領域には、絶縁層１１２の一部１１２ａが形成される。当該一部１１２ａは、第２ＭＩＳＦＥＴ１３０のゲート絶縁層として機能してもよい。
【００４４】
第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６を構成する原子とニッケル原子との化合物からなる。あるいは第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６を構成する原子とコバルト原子との化合物からなる。あるいは第２ソース１３４および第２ドレイン１３６は、第２半導体結晶層１０６を構成する原子とニッケル原子とコバルト原子との化合物からなる。第２半導体結晶層１０６を構成するニッケル化合物、コバルト化合物あるいはニッケル−コバルト化合物は、電気抵抗が低い低抵抗化合物である。
【００４５】
以上の通り、第１ＭＩＳＦＥＴ１２０のソース・ドレイン（第１ソース１２４および第１ドレイン１２６）と、第２ＭＩＳＦＥＴ１３０のソース・ドレイン（第２ソース１３４および第２ドレイン１３６）が、共通の原子（ニッケル原子、コバルト原子またはその両方の原子）の化合物からなる。これは共通の原子を有する材料膜を用いた当該部位の製造を可能にする構成であり、製造工程の簡略化を可能にする。また、共通の原子としてニッケルまたはコバルトまたはその両方を用いることで、ＩＩＩ−Ｖ族化合物半導体結晶層に形成したソース・ドレイン、ＩＶ族半導体結晶層に形成したソース・ドレインの何れであっても、ソース領域およびドレイン領域の電気抵抗を低くできる。この結果、製造工程を簡略化すると共にＦＥＴの性能を高くすることができる。
【００４６】
なお、第１ＭＩＳＦＥＴ１２０がＰチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＮチャネル型ＭＩＳＦＥＴである場合、第１ソース１２４および第１ドレイン１２６にアクセプタ不純物原子をさらに含んでよく、第２ソース１３４および第２ドレイン１３６にドナー不純物原子をさらに含んでよい。第１ＭＩＳＦＥＴ１２０がＮチャネル型ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴ１３０がＰチャネル型ＭＩＳＦＥＴである場合、第１ソース１２４および第１ドレイン１２６にドナー不純物原子をさらに含んでよく、第２ソース１３４および第２ドレイン１３６にアクセプタ不純物原子をさらに含んでよい。Ｎチャネル型ＭＩＳＦＥＴのソースおよびドレインに含まれるドナー不純物原子として、Ｓｉ、Ｓ、Ｓｅ、Ｇｅが挙げられる。Ｐチャネル型ＭＩＳＦＥＴのソースおよびドレインに含まれるアクセプタ不純物原子として、Ｂ、Ａｌ、Ｇａ、Ｉｎが挙げられる。
【００４７】
図２から図８は、半導体デバイス１００の製造過程における断面を示す。まず、ベース基板１０２と半導体結晶層形成基板１４０を用意し、半導体結晶層形成基板１４０上に第１半導体結晶層１０４をエピタキシャル成長法により形成する。その後、第１半導体結晶層１０４上に第１分離層１０８を形成する。第１分離層１０８は、たとえばＡＬＤ（Atomic Layer Deposition）法、熱酸化法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法等の薄膜形成法により形成する。
【００４８】
第１半導体結晶層１０４がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１４０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第１半導体結晶層１０４がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１４０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
【００４９】
第１半導体結晶層１０４のエピタキシャル成長には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＩＩＩ−Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ＩＶ族半導体結晶層をＣＶＤ法で形成する場合、Ｇｅソースには、ＧｅＨ４（ゲルマン）を、ＳｉソースにはＳｉＨ４（シラン）、またはＳｉ２Ｈ６（ジシラン）を用いることができ、またそれらの複数の水素原子の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。ソースガス供給量や反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
【００５０】
図２に示すように、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図３に示すように、アルゴンビーム１５０で活性化した第１分離層１０８の表面とベース基板１０２の表面を貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１４０をエッチングし、除去する。これにより、ベース基板１０２上に、第１分離層１０８および第１半導体結晶層１０４が形成される。なお、第１半導体結晶層１０４の形成と第１分離層１０８の形成との間に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５１】
図２および図３に示す例では、第１分離層１０８を第１半導体結晶層１０４の上にのみ形成し、第１分離層１０８の表面とベース基板１０２の表面とを貼り合わせる例を説明したが、ベース基板１０２の上にも第１分離層１０８を形成し、第１半導体結晶層１０４上の第１分離層１０８の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。この場合、第１分離層１０８の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第１分離層１０８どうしを加熱して貼り合わせることが好ましい。あるいは、ベース基板１０２の上にのみ第１分離層１０８を形成し、第１半導体結晶層１０４の表面とベース基板１０２上の第１分離層１０８の表面とを貼り合わせてもよい。
【００５２】
図２および図３に示す例では、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせた後に、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離する例を説明したが、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後に、第１分離層１０８および第１半導体結晶層１０４をベース基板１０２に貼り合わせてもよい。この場合、第１分離層１０８および第１半導体結晶層１０４を半導体結晶層形成基板１４０から分離した後、ベース基板１０２に貼り合わせるまでの間、適切な転写用基板に第１分離層１０８および第１半導体結晶層１０４を保持することが好ましい。
【００５３】
次に、半導体結晶層形成基板１６０を用意し、半導体結晶層形成基板１６０上に第２半導体結晶層１０６をエピタキシャル成長法により形成する。また、ベース基板１０２上の第１半導体結晶層１０４の上に、第２分離層１１０を形成する。第２分離層１１０は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。なお、第２分離層１１０の形成前に、第１半導体結晶層１０４の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５４】
第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、半導体結晶層形成基板１６０としてＩｎＰ基板、または、ＧａＡｓ基板が選択できる。第２半導体結晶層１０６がＩＶ族半導体結晶からなる場合、半導体結晶層形成基板１６０としてＧｅ基板、Ｓｉ基板、ＳｉＣ基板、または、ＧａＡｓ基板が選択できる。
【００５５】
第２半導体結晶層１０６のエピタキシャル成長には、ＭＯＣＶＤ法を利用することができる。ＭＯＣＶＤ法で用いるガス、反応温度の条件等は、第１半導体結晶層１０４の場合と同様である。
【００５６】
図４に示すように、第２半導体結晶層１０６の表面と第２分離層１１０の表面をアルゴンビーム１５０で活性化する。その後、図５に示すように、第２半導体結晶層１０６の表面を第２分離層１１０の表面の一部に貼り合わせて接合する。貼り合わせは室温で行うことができる。活性化はアルゴンビーム１５０である必要はなく、他の希ガス等のビームであっても良い。その後、半導体結晶層形成基板１６０をＨＣｌ溶液等でエッチングし、除去する。これにより、ベース基板１０２上の第１半導体結晶層１０４上に第２分離層１１０が形成され、第２分離層１１０表面の一部の上に第２半導体結晶層１０６が形成される。なお、第２分離層１１０と第１半導体結晶層１０４とを貼り合わせる前に、第２半導体結晶層１０６の表面を硫黄原子で終端する硫黄終端処理を行っても良い。
【００５７】
図４に示す例では、第２分離層１１０を第１半導体結晶層１０４の上にのみ形成し、第２分離層１１０の表面と第２半導体結晶層１０６の表面とを貼り合わせる例を説明したが、第２半導体結晶層１０６の上にも第２分離層１１０を形成し、第１半導体結晶層１０４上の第２分離層１１０の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。この場合、第２分離層１１０の貼り合わせる面を親水化処理することが好ましい。親水化処理した場合は、第２分離層１１０どうしを加熱して貼り合わせることが好ましい。あるいは、第２半導体結晶層１０６の上にのみ第２分離層１１０を形成し、第１半導体結晶層１０４の表面と第２半導体結晶層１０６上の第２分離層１１０の表面とを貼り合わせてもよい。
【００５８】
図４に示す例では、第２半導体結晶層１０６をベース基板１０２上の第２分離層１１０に貼り合わせた後に、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離する例を説明したが、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離した後に、第２半導体結晶層１０６を第２分離層１１０に貼り合わせてもよい。この場合、第２半導体結晶層１０６を半導体結晶層形成基板１６０から分離した後、第２分離層１１０に貼り合わせるまでの間、適切な転写用基板に第２半導体結晶層１０６を保持することが好ましい。
【００５９】
次に、図６に示すように、第２半導体結晶層１０６の上に絶縁層１１２を形成する。絶縁層１１２は、たとえばＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法等の薄膜形成法により形成する。さらに、ゲートとなる金属たとえばタンタルの薄膜を蒸着法、ＣＶＤ法またはスパッタ法により形成し、当該薄膜をフォトリソグラフィを用いてパターニングし、第２半導体結晶層１０６が形成されていない第１半導体結晶層１０４の上方に第１ゲート１２２を形成し、第２半導体結晶層１０６の上方に第２ゲート１３２を形成する。
【００６０】
図７に示すように、第１ゲート１２２の両側の第２分離層１１０に、第１半導体結晶層１０４に達する開口を形成し、第２ゲート１３２の両側の絶縁層１１２に、第２半導体結晶層１０６に達する開口を形成する。各ゲートの両側とは、水平方向における、各ゲートの両側を指す。この第１ゲート１２２両側の開口および第２ゲート１３２両側の開口のそれぞれは、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６のそれぞれが形成される領域に該当する。これら開口の底部に露出した第１半導体結晶層１０４、および、第２半導体結晶層１０６のそれぞれに接するように、ニッケルからなる金属膜１７０を形成する。金属膜１７０は、コバルト膜、またはニッケル−コバルト合金膜であってもよい。
【００６１】
図８に示すように、金属膜１７０を加熱する。加熱により、第１半導体結晶層１０４と金属膜１７０とが反応し、第１半導体結晶層１０４を構成する原子と、金属膜１７０を構成する原子との低抵抗化合物が形成され、第１ソース１２４および第１ドレイン１２６となる。同時に、第２半導体結晶層１０６と金属膜１７０とが反応し、第２半導体結晶層１０６を構成する原子と、金属膜１７０を構成する原子との低抵抗化合物が形成され、第２ソース１３４および第２ドレイン１３６となる。金属膜１７０がニッケル膜である場合、第１ソース１２４および第１ドレイン１２６として、第１半導体結晶層１０４を構成する原子とニッケル原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成する原子とニッケル原子との低抵抗化合物が生成される。なお、金属膜１７０がコバルト膜である場合、第１ソース１２４および第１ドレイン１２６として、第１半導体結晶層１０４を構成する原子とコバルト原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成する原子とコバルト原子との低抵抗化合物が生成される。金属膜１７０がニッケル−コバルト合金膜である場合、第１ソース１２４および第１ドレイン１２６として、第１半導体結晶層１０４を構成する原子とニッケル原子とコバルト原子との低抵抗化合物が生成され、第２ソース１３４および第２ドレイン１３６として、第２半導体結晶層１０６を構成する原子とニッケル原子とコバルト原子との低抵抗化合物が生成される。最後に未反応の金属膜１７０を除去し、図１の半導体デバイス１００が製造できる。
【００６２】
金属膜１７０の加熱方法は、ＲＴＡ（rapid thermal annealing）法が好ましい。ＲＴＡ法を用いる場合、加熱温度としては２５０℃〜４５０℃を用いることができる。上記のような方法により、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６をセルフアラインで形成できる。
【００６３】
以上説明した半導体デバイス１００とその製造方法によれば、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、同一プロセスで同時に形成されるので、製造工程を簡略化できる。その結果、製造コストが低減され、微細化も容易になる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６が、第１半導体結晶層１０４あるいは第２半導体結晶層１０６を構成する原子、すなわちＩＶ族原子あるいはＩＩＩ−Ｖ族原子と、ニッケル、コバルトあるいはニッケル・コバルト合金との低抵抗化合物である。またこれらの低抵抗化合物と、半導体デバイス１００のチャネルを構成する第１半導体結晶層１０４および第２半導体結晶層１０６との接触電位障壁は０．１ｅＶ以下と、極めて小さい。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６の各々と電極金属とのコンタクトがオーミックコンタクトとなり、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０の各オン電流を大きくすることができる。また、第１ソース１２４、第１ドレイン１２６、第２ソース１３４および第２ドレイン１３６の各抵抗が小さくなるから、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のチャネル抵抗を低くする必要がなく、ドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
【００６４】
上記した半導体デバイス１００では、ベース基板１０２と第１分離層１０８とが接しており、ベース基板１０２の第１分離層１０８と接する領域が導電性であるならば、ベース基板１０２の第１分離層１０８と接する領域に電圧を印加し、当該電圧を、第１ＭＩＳＦＥＴ１２０へのバックゲート電圧として作用させることができる。また、上記した半導体デバイス１００では、第１半導体結晶層１０４と第２分離層１１０とが接しており、第１半導体結晶層１０４の第２分離層１１０と接する領域が導電性であるならば、第１半導体結晶層１０４の第２分離層１１０と接する領域に電圧を印加し、当該電圧を、第２ＭＩＳＦＥＴ１３０へのバックゲート電圧として作用させることができる。これらバックゲート電圧の作用は、第１ＭＩＳＦＥＴ１２０および第２ＭＩＳＦＥＴ１３０のオン電流を大きくし、オフ電流を小さくすることができる。
【００６５】
上記した半導体デバイス１００において、第２半導体結晶層１０６を複数有し、複数の第２半導体結晶層１０６のそれぞれが、ベース基板１０２の上面と平行な面内で規則的に配列されてもよい。また、半導体デバイス１００は、第１半導体結晶層１０４を複数有してもよく、複数の第１半導体結晶層１０４のそれぞれがベース基板１０２の上面と平行な面内で規則的に配列されてもよい。規則的とは、例えば同一の配列パターンが繰り返されることを指す。この場合、第１半導体結晶層１０４毎に、単一または複数の第２半導体結晶層１０６を有してもよく、それぞれの第２半導体結晶層１０６は、第１半導体結晶層１０４の上面と平行な面内で規則的に配列されてもよい。このように、第１半導体結晶層１０４あるいは第２半導体結晶層１０６を規則的に配列することで、半導体デバイス１００に使用する半導体基板の生産性を高めることができる。第２半導体結晶層１０６または第１半導体結晶層１０４の規則的な配列は、第２半導体結晶層１０６若しくは第１半導体結晶層１０４をエピタキシャル成長させた後に第２半導体結晶層１０６若しくは第１半導体結晶層１０４を規則的な配列にパターニングする方法、第２半導体結晶層１０６若しくは第１半導体結晶層１０４を予め規則的な配列に選択的にエピタキシャル成長させる方法、または第２半導体結晶層１０６若しくは第１半導体結晶層１０４のいずれかあるいは両方を、半導体結晶層形成基板１６０上にエピタキシャル成長させた後、半導体結晶層形成基板１６０から分離し、所定の形状に整形した後、規則的な配列でベース基板１０２上に貼り合せる方法、のいずれかの方法により実施でき、また、いずれか複数の方法を組み合わせた方法により実施できる。
【００６６】
上記した半導体デバイス１００では、第１半導体結晶層１０４および第１分離層１０８を半導体結晶層形成基板１４０上に形成し、第１分離層１０８とベース基板１０２とを貼り合わせた後に半導体結晶層形成基板１４０を除去することで、第１半導体結晶層１０４および第１分離層１０８をベース基板１０２上に形成することを説明した。しかし、第１半導体結晶層１０４がＳｉＧｅからなり、第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層１０４および第１分離層１０８は、酸化濃縮法により形成することもできる。すなわち、第１半導体結晶層１０４を形成する前に、絶縁体からなる第１分離層１０８をベース基板１０２の上に形成し、第１分離層１０８の上に、第１半導体結晶層１０４の出発材料となるＳｉＧｅ層を形成する。ＳｉＧｅ層を酸化雰囲気中で加熱し、表面を酸化する。ＳｉＧｅ層を酸化することで、ＳｉＧｅ層中のＧｅ原子の濃度を高め、Ｇｅ濃度が高い第１半導体結晶層１０４とすることができる。
【００６７】
あるいは、第１半導体結晶層１０４がＩＶ族半導体結晶からなり、第２半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体結晶からなる場合、第１半導体結晶層１０４および第１分離層１０８は、スマートカット法により形成できる。すなわち、ＩＶ族半導体結晶からなる半導体層材料基板の表面に、絶縁体からなる第１分離層１０８を形成し、第１分離層１０８を通して、陽イオンを半導体層材料基板の分離予定深さに注入する。第１分離層１０８の表面とベース基板１０２の表面とが接合されるように、半導体層材料基板とベース基板１０２とを貼り合わせ、半導体層材料基板およびベース基板１０２を加熱する。この加熱により、分離予定深さに注入した陽イオンと半導体層材料基板を構成するＩＶ族原子とが反応し、分離予定深さに位置するＩＶ族半導体結晶が変性する。この状態で半導体層材料基板とベース基板１０２とを分離すれば、ＩＶ族半導体結晶の変性部位よりベース基板１０２側に位置するＩＶ族半導体結晶が、半導体層材料基板から剥離する。このベース基板１０２側に付着した半導体層材料に適切な研磨を施せば、研磨後の半導体結晶層を第１半導体結晶層１０４とすることができる。
【００６８】
上記した半導体デバイス１００において、第１分離層１０８を、第１半導体結晶層１０４を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、ベース基板１０２の上に、第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の上に第１半導体結晶層１０４をエピタキシャル成長法により形成することができる。第１分離層１０８および第１半導体結晶層１０４を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
【００６９】
上記した半導体デバイス１００において、第２分離層１１０を、第２半導体結晶層１０６を構成する半導体結晶の禁制帯幅より大きな禁制帯幅を有する半導体結晶とする場合、第２半導体結晶層１０６、第２分離層１１０および第１半導体結晶層１０４を連続してエピタキシャル成長法により形成できる。すなわち、図９に示すように、半導体結晶層形成基板１８０の上に第２半導体結晶層１０６をエピタキシャル成長法により形成し、第２半導体結晶層１０６の上に、第２分離層１１０をエピタキシャル成長法により形成し、第２分離層１１０の上に第１半導体結晶層１０４をエピタキシャル成長法により形成する。これらエピタキシャル成長は連続して実施できる。第１半導体結晶層１０４の上に第１分離層１０８を形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、図１０に示すように、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、半導体結晶層形成基板１８０をＨＣｌ溶液等でエッチングし、除去する。さらに図１１に示すように、マスク１８５を用いて第２半導体結晶層１０６の一部をエッチングし、図５と同様な半導体基板を得ることができる。当該方法であれば、第２半導体結晶層１０６、第２分離層１１０および第１半導体結晶層１０４を連続してエピタキシャル成長法により形成できるので、製造工程が簡単になる。
【００７０】
なお、図９および図１０で説明した貼り合わせ工程において、図２および図３の場合と同様に、ベース基板１０２の上、および、第１半導体結晶層１０４の上の何れか一方または両方に第１分離層１０８を形成してもよい。また、第１分離層１０８、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６を適切な転写用基板に転写し、その後、ベース基板１０２に貼り合わせてもよい。さらに、第２分離層１１０がエピタキシャル成長結晶である場合、第１半導体結晶層１０４、第２分離層１１０および第２半導体結晶層１０６をベース基板１０２に貼り合わせた後、第２分離層１１０を酸化して非晶質絶縁体層に転換してもよい。たとえば、第２分離層１１０がＡｌＡｓ、あるいはＡｌＩｎＰである場合、選択酸化技術により、第２分離層１１０を絶縁性酸化物とすることができる。
【００７１】
上記した半導体デバイス１００の製造方法における貼り合わせ工程では、半導体結晶層形成基板をエッチングして除去する例を説明したが、図１２に示すように、結晶性犠牲層１９０を用いて半導体結晶層形成基板を除去することもできる。すなわち、半導体結晶層形成基板１４０の上に第１半導体結晶層１０４を形成する前に、半導体結晶層形成基板１４０の表面に、結晶性犠牲層１９０をエピタキシャル成長法により形成する。その後、結晶性犠牲層１９０の表面に第１半導体結晶層１０４および第１分離層１０８をエピタキシャル成長法により形成し、第１分離層１０８の表面とベース基板１０２の表面をアルゴンビーム１５０で活性化する。その後、第１分離層１０８の表面とベース基板１０２の表面を貼り合わせ、図１３に示すように、結晶性犠牲層１９０を除去する。これにより、半導体結晶層形成基板１４０上の第１半導体結晶層１０４および第１分離層１０８と半導体結晶層形成基板１４０が分離される。当該方法によれば、半導体結晶層形成基板１４０の再利用が可能になり、製造コストを低くすることができる。
【００７２】
図１４は、半導体デバイス２００の断面を示す。半導体デバイス２００は、半導体デバイス１００における第１分離層１０８を有さず、第１半導体結晶層１０４がベース基板１０２に接して配置されている。なお、第１分離層１０８が無い他は半導体デバイス１００と同じ構造を有するので、共通する部材等の説明は省略する。
【００７３】
すなわち、半導体デバイス２００は、ベース基板１０２と第１半導体結晶層１０４とが接合面１０３で接し、ベース基板１０２の接合面１０３の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第１半導体結晶層１０４の接合面１０３の近傍に、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。つまり、半導体デバイス２００は、接合面１０３の近傍にｐｎ接合を有する。第１分離層１０８が無い構造であっても、接合面１０３近傍に形成されるｐｎ接合によって、ベース基板１０２と第１半導体結晶層１０４とを電気的に分離することが可能であり、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０をベース基板１０２から電気的に分離することができる。
【００７４】
このようなｐｎ接合による分離は、第１半導体結晶層１０４と第２半導体結晶層１０６との間においても適用できる。すなわち、第２分離層１１０が無く、第１半導体結晶層１０４と第２半導体結晶層１０６が接合面で接している構造において、第１半導体結晶層１０４の当該接合面の近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有し、第２半導体結晶層１０６の当該接合面の近傍に、第１半導体結晶層１０４に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子を含有する。これにより第１半導体結晶層１０４と第２半導体結晶層１０６を電気的に分離でき、第１半導体結晶層１０４に形成される第１ＭＩＳＦＥＴ１２０と第２半導体結晶層１０６に形成される第２ＭＩＳＦＥＴ１３０とを電気的に分離することができる。
【００７５】
なお、半導体デバイス２００は、ベース基板１０２の上に第１半導体結晶層１０４をエピタキシャル成長法により形成し、第１半導体結晶層１０４の上に第２分離層１１０を形成する工程以降の工程を、半導体デバイス１００の場合と同様の工程にすることで製造できる。ただし、ｐｎ接合の形成は、ベース基板１０２の表面近傍に、ｐ型またはｎ型の伝導型を示す不純物原子を含有させ、第１半導体結晶層１０４をエピタキシャル成長法により形成するステップにおいて、ベース基板１０２に含有された不純物原子が示す伝導型とは異なる伝導型を示す不純物原子で第１半導体結晶層１０４をドープすることで実施できる。
【００７６】
第１半導体結晶層１０４をベース基板１０２の上に直接形成する構造において、素子分離の必要性が低い場合には分離構造としてのｐｎ接合は必須ではない。つまり、半導体デバイス２００は、ベース基板１０２の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有せず、第１半導体結晶層１０４の接合面１０３の近傍にｐ型またはｎ型の伝導型を示す不純物原子を含有しない構造であってもよい。
【００７７】
第１半導体結晶層１０４をベース基板１０２の上に直接形成する場合、エピタキシャル成長の後、またはエピタキシャル成長の途中において、アニール処理を施してもよい。アニール処理により、第１半導体結晶層１０４中の転位が低減する。また、エピタキシャル成長法は、ベース基板１０２の表面全部に第１半導体結晶層１０４を一様に成長する方法、あるいは、ＳｉＯ２等の成長阻害層でベース基板１０２の表面を細かく分割し、選択的に成長する方法の何れのエピタキシャル成長法であってもよい。
【００７８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、第１層が第２層の「上方」にあるとは、第１層が第２層の上面に接して設けられる場合と、第１層の下面および第２層の上面の間に他の層が介在している場合とを含む。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
【符号の説明】
【００７９】
１００  半導体デバイス、１０２  ベース基板、１０３  接合面、１０４  第１半導体結晶層、１０４ａ  第１半導体結晶層の一部、１０６  第２半導体結晶層、１０６ａ  第２半導体結晶層の一部、１０８  第１分離層、１１０  第２分離層、１１０ａ  第２分離層の一部、１１２  絶縁層、１１２ａ  絶縁層の一部、１２０  第１ＭＩＳＦＥＴ、１２２  第１ゲート、１２４  第１ソース、１２６  第１ドレイン、１３０  第２ＭＩＳＦＥＴ、１３２  第２ゲート、１３４  第２ソース、１３６  第２ドレイン、１４０  半導体結晶層形成基板、１５０  アルゴンビーム、１６０  半導体結晶層形成基板、１７０  金属膜、１８０  半導体結晶層形成基板、１８５  マスク、１９０  結晶性犠牲層、２００  半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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