(57)【要約】【課題】配線層に対してインバータを含む回路を提供すること。【解決手段】  半導体装置は、絶縁膜上に形成され、少なくとも１つのインバータ素子を備える配線層回路を備える。前記インバータは、第１トランジスタ素子と、接続ノードを介して前記第１トランジスタ素子に接続された抵抗素子とを備える。第１トランジスタ素子は、絶縁膜を含む層間絶縁膜に埋め込まれたゲート電極と、層間絶縁膜とゲート電極との上に形成されたゲート絶縁膜と、ゲート絶縁膜上にソース電極とドレイン電極の間に形成された第１半導体層とを備える。抵抗素子は、抵抗として機能する第２半導体層を備える。第１半導体層と第２半導体層とは、同層に形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁膜上に形成され、少なくとも１つのインバータ素子を備える配線層回路を備える半導体装置であって、
前記インバータ素子は、第１トランジスタ素子と、接続ノードを介して前記第１トランジスタ素子に接続された抵抗素子とを備え、
前記第１トランジスタ素子は、
前記絶縁膜を含む層間絶縁膜に埋め込まれたゲート電極と、
前記層間絶縁膜と前記ゲート電極との上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にソース電極とドレイン電極の間に形成された第１半導体層と
を備え、
前記抵抗素子は、抵抗として機能する第２半導体層を備え、
前記第１半導体層と前記第２半導体層とは、同層に形成される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１半導体層と前記第２半導体層とは、酸化物半導体層である
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
半導体基板と、
前記半導体基板上に形成され、能動素子と、前記能動素子の上方に形成された複数の配線層とを備える下地層ロジック回路部とを更に備え、
前記絶縁膜は、前記複数の配線層上に形成されている
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記下地層ロジック回路の前記能動素子が前記配線層回路の前記インバータ素子の第１トランジスタに接続されている
半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置において、
前記インバータ素子は、前記第１トランジスタと接地電圧の間に、前記第１トランジスタと直列に接続された第２トランジスタを更に備え、
前記抵抗素子は、電源電圧に接続され、
前記第２トランジスタ素子は、
前記絶縁膜を含む前記層間絶縁膜に埋め込まれた第２ゲート電極と、
前記層間絶縁膜と前記第２ゲート電極との上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上でソース電極とドレイン電極の間に形成された第３半導体層とを備える
半導体装置。
【請求項６】
請求項１乃至４のいずれか一項に記載の半導体装置において、
前記インバータ素子は、前記抵抗素子と接地電圧の間に、前記第１トランジスタと並列に接続された第２トランジスタを更に備え、
前記抵抗素子は、電源電圧に接続され、前記第１トランジスタは前記接地電圧に接続され、
前記第２トランジスタ素子は、
前記絶縁膜を含む前記層間絶縁膜に埋め込まれた第２ゲート電極と、
前記層間絶縁膜と前記第２ゲート電極との上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上でソース電極とドレイン電極の間に形成された第３半導体層とを備える
半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置において、
前記抵抗素子は、
前記絶縁膜を含む前記層間絶縁膜に埋め込まれた調整電極と、
前記層間絶縁膜の上に形成された調整絶縁膜と、
前記調整絶縁膜上に形成された前記第４半導体層と
を備え、
前記調整電極へ印加される電圧に基づいて前記抵抗素子の抵抗値が調整される
半導体装置。
【請求項８】
請求項５又は６のいずれかに記載の半導体装置において、
前記抵抗素子は、
前記絶縁膜を含む前記層間絶縁膜に埋め込まれた調整電極と、
前記層間絶縁膜の上に形成された調整絶縁膜と、
前記調整絶縁膜上に形成された前記第４半導体層と
を備え、
前記調整電極は、前記第１トランジスタの前記ドレイン電極に接続される
半導体装置。
【請求項９】
請求項１乃至４のいずれか一項に記載の半導体装置において、
前記配線層回路は、チェイン状に接続された奇数の前記インバータ素子を備える
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記抵抗素子は、
前記絶縁膜を含む前記層間絶縁膜に埋め込まれた調整電極と、
前記層間絶縁膜の上に形成された調整絶縁膜と、
前記調整絶縁膜上に形成された前記第４半導体層と
を備え、
前記調整電極へ印加される電圧に基づいて前記抵抗素子の抵抗値が調整される
半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記チェイン状に接続された前記奇数のインバータの前記調整電極は同じ所定の電圧に設定される
半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体装置において、
前記第１半導体層と前記第２半導体層とは、一体として形成されている
半導体装置。
【請求項１３】
請求項１乃至１１のいずれか一項に記載の半導体装置において、
前記第１半導体層と前記第２半導体層とは、異なるパターンとして形成されている
半導体装置。
【請求項１４】
絶縁層を含む層間絶縁膜に埋め込まれたゲート電極を形成するステップと、
前記層間絶縁膜と前記ゲート電極との上にゲート絶縁膜を形成するステップと、
トランジスタの領域において前記ゲート絶縁膜を介して前記ゲート電極を覆うように前記ゲート絶縁膜の上に半導体層を形成するステップと
を備える
半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体層の前記ゲート電極に対応する部分がソース電極とドレイン電極として機能するトランジスタ構造を有し、
前記ゲート電極を形成するステップは、
負荷抵抗の領域に、前記層間絶縁膜内に埋め込まれた調整電極を形成することを含み、
前記半導体装置は、前記半導体層の前記調整電極に対応する部分がトランジスタ構造を有し、
前記調整電極へ印加される電圧に基づいて前記抵抗素子の抵抗値が調整される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、多層配線層に対して、配線層回路が設けられた半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
通常の半導体装置では、半導体基板上にトランジスタなどの能動素子を含むロジック回路部が形成され、そのロジック回路部の上に複数の配線層が形成される。このような半導体層では、その望まれた機能は、ロジック回路部により達成されている。
【０００３】
しかしながら、ロジック回路部の基本機能は変わらないが、その他の機能を追加することが望まれる場合もある。そのようなときに、新たにレイアウト設計を行うことはコストの点で問題である。半導体基板上のロジック回路はできるだけ変更せずに、他の設けられた回路部でその機能の相違を吸収することができれば、コスト的に有効である。そのような要求に対処する技術が特許文献１（特開２０１０−１４１２３０号公報）に開示されている。
【０００４】
特許文献１は、配線層に半導体層を設け、当該半導体層を用いて半導体素子を形成する技術を開示している。半導体層の材料としては、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯなどの酸化物半導体、ポリシリコン、アモルファスシリコンが挙げられている。配線層に設けられた半導体素子の用途としては、スイッチング素子であるトランジスタが挙げられている。また、該半導体素子にトラップ膜及びバックゲート電極を設け、該半導体素子をメモリ素子として用いる技術も開示されている。
【０００５】
ＬＳＩの多層配線中に、酸化物半導体を活用した能動配線素子を形成する検討を進んでおり、能動素子の基本構造は、上記特許文献１により知られている。トランジスタ動作やダイオード動作などの基本動作は確認されている。多層配線層内に能動素子を用いたロジック回路等を形成するには、インバータ素子を形成する必要がある。
【０００６】
特許文献１に記載の能動配線素子は、配線層に形成可能なｎ型トランジスタである。酸化物半導体層が伝導チャンネルとして用いられ、伝導チャンネルの下層膜がゲート絶縁膜として用いられ、酸化物半導体層への上層からのコンタクトをソース／ドレイン（Ｓ／Ｄ）コンタクトとして用いられる。
【０００７】
しかしながら、特許文献１の能動配線素子では、単体トランジスタの動作については述べられているが、多層配線層内に形成可能なインバータ構造は何ら記載が無く、多層配線層内に形成可能な発振回路、論理回路の形成については不明である。
【０００８】
また、上記のようにして製造されたトランジスタの特性ばらつき（温度、面内）の影響が大きい。単体トランジスタにおいて、温度特性はウェハ内の特性バラツキが大きいことが分かっており、トランジスタと抵抗素子（下地トランジスタ抵抗、配線抵抗、外付け抵抗）を用いて、インバータ素子を形成すると、トランジスタの特性ばらつきの影響で、発振周波数や出力電圧にバラツキが生じる場合がある。
【０００９】
更に、高抵抗な負荷抵抗を省面積で形成する必要がある。ロジック回路が形成される下地層の拡散層や配線層を負荷抵抗に用いる場合、抵抗率が低いために高抵抗な負荷抵抗を形成するために大面積を必要とする問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１４１２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
多層配線層内にインバータ素子を含む配線層回路等が形成された半導体装置が望まれている。
【課題を解決するための手段】
【００１２】
一実施形態によれば、半導体装置は、絶縁膜上に形成され、少なくとも１つのインバータ素子を備える配線層回路を備える。前記インバータは、第１トランジスタ素子と、接続ノードを介して前記第１トランジスタ素子に接続された抵抗素子とを備える。前記第１トランジスタ素子は、前記絶縁膜を含む層間絶縁膜に埋め込まれたゲート電極と、前記層間絶縁膜と前記ゲート電極との上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上にソース電極とドレイン電極の間に形成された第１半導体層とを備えている。前記抵抗素子は、抵抗として機能する第２半導体層を備えている。前記第１半導体層と前記第２半導体層とは、同層に形成される。
【００１３】
他の実施形態によれば、半導体装置の製造方法は、絶縁層を含む層間絶縁膜に埋め込まれたゲート電極を形成するステップと、前記層間絶縁膜と前記ゲート電極との上にゲート絶縁膜を形成するステップと、トランジスタの領域において前記ゲート絶縁膜を介して前記ゲート電極を覆うように前記ゲート絶縁膜の上に半導体層を形成するステップとを備えている。
【発明の効果】
【００１４】
多層配線層内にインバータ素子を含む配線層回路等が形成された半導体装置が提供される。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１実施形態による半導体装置の配線層回路内に形成されるインバータ素子を示す回路図である。
【図２】図２は、図１に示されるインバータ素子のパターンのレイアウトを示す図である。
【図３】図３は、図２の線Ａ−Ａに沿った半導体装置の配線層回路の断面構造を示す断面図である。
【図４Ａ】図４Ａは、図３に示される配線層回路の製造プロセスを示す断面図である。
【図４Ｂ】図４Ｂは、図３に示される配線層回路の製造プロセスを示す断面図である。
【図４Ｃ】図４Ｃは、図３に示される配線層回路の製造プロセスを示す断面図である。
【図４Ｄ】図４Ｄは、図３に示される配線層回路の製造プロセスを示す断面図である。
【図５】図５は、図１に示されるインバータ素子のパターンのレイアウトの変形例を示す図である。
【図６】図６は、図５の線Ｂ−Ｂに沿った半導体装置の配線層回路の変形例の断面構造を示す断面図である。
【図７】図７は、第２実施形態による半導体装置の配線層回路内に形成されるインバータ素子を示す回路図である。
【図８】図８は、図７に示されるインバータ素子のパターンのレイアウトを示す図である。
【図９】図９は、図７の線Ｃ−Ｃに沿った半導体装置の配線層回路の断面構造を示す断面図である。
【図１０】図１０は、第１実施形態によるインバータ素子を使用する、第３実施形態による配線層回路の回路図である。
【図１１】図１１は、図１０に示される配線層回路のパターンのレイアウトを示す図である。
【図１２】図１２は、第２実施形態によるインバータ素子を使用する、第４実施形態による配線層回路の回路図である。
【図１３】図１３は、図１２に示される配線層回路のパターンのレイアウトを示す図である。
【図１４】図１４は、同一のウエハ内に形成されたトランジスタの特性を示す図である。
【図１５】図１５は、調整電圧を変えることにより負荷抵抗を制御すること方法を示す図である。
【図１６】図１６は、第５実施形態による配線層回路に形成されるＮＡＮＤ素子を示す回路図である。
【図１７】図１７は、図１６に示されるＮＡＮＤ素子のパターンのレイアウトを示す図である。
【図１８】図１８は、図１６の線Ｄ−Ｄに沿った半導体装置の配線層回路の断面構造を示す断面図である。
【図１９】図１９は、第６実施形態による配線層回路に形成されるＮＯＲ素子を示す回路図である。
【図２０】図２０は、下地層ロジック回路の上に配線層回路が積層される例を示す図である。
【発明を実施するための形態】
【００１６】
以下に、添付図面を参照して、半導体装置の実施形態について詳細に説明する。
【００１７】
第１図は、第１実施形態による半導体装置の回路図である。半導体装置は、下地層ロジック回路２と配線層回路４とを有している。ロジック回路２は、通常のウエハプロセスの前工程により半導体基板の上に形成されている。下地層ロジック回路２のための層の上に層間絶縁膜が形成され、その上に多配線層が通常のウエハプロセスの後工程により形成されている。配線層回路４は、多配線層に対して、即ち、その多配線層内に、あるいは多配線層上に形成されている。配線層回路４は、種々の回路として形成されることができる。例えば、ＥＳＤ保護素子を含む回路として形成されることができる。あるいは、ロジック回路として形成されることができる。
【００１８】
本実施形態では、配線層回路４は、インバータ素子を含んでいる。これにより、配線層回路４は、論理演算機能を有している。本実施形態のインバータ素子は、ｐ型トランジスタとｎ型トランジスタで形成されるＣＭＯＳ回路と異なり、抵抗素子Ｒとｎ型トランジスタ素子（ＭＯＳＦＥＴ）Ｔｒとを備えている。抵抗素子Ｒとｎ型トランジスタ素子Ｔｒは、直列に接続されている。このインバータ素子に他の素子が直列、あるいは並列に、更には部分的に並列に接続されても良い。また、このインバータ素子に直列段に他の素子が接続されてもよい。
【００１９】
本実施形態では、インバータ素子は、電源電圧Ｖｄｄと接地電圧ＶＳＳとの間に接続されている。配線層回路４には、外部から入力信号Ｖｉｎ１が供給されてもよい。あるいは、下地層ロジック回路２からの出力信号が配線層回路４の入力信号Ｖｉｎ１としてトランジスタＴｒのゲートに供給されていてもよい。抵抗素子Ｒとｎ型トランジスタＴｒとの間の接続ノードから、入力信号Ｖｉｎ１の反転信号としての出力信号Ｖｏｕｔが出力される。
【００２０】
図２は、配線層回路４のインバータのパターン配置を示すパターン図である。図２に示されるように、トランジスタＴｒのゲート電極配線２４のパターンは、第１配線層としてｘ方向に延びている。ゲート電極配線２４のパターンは、入力信号Ｖｉｎ１を転送する。トランジスタＴｒの半導体層２８は、ゲート絶縁膜を介してゲート電極配線２４のパターンの上方で、ゲート電極配線２４のパターンと直交するように延びている。即ち、半導体層２８のパターンは、ｙ方向に延びている。これにより、ゲート電極２４のパターンと交差する半導体層２８の、ゲート電極２４のパターンの幅方向の端部に対応する領域はソース領域とドレイン領域として機能する。
【００２１】
第２配線層として配線パターン３６−１は、半導体層２８のパターンの上方で、半導体層２８のパターンの一端部から−ｙ方向に、延びている。配線パターン３６−１は、トランジスタのソース領域に形成された第２配線コンタクト３４−１を介して半導体層２８に接続されている。こうして、配線パターン３６−１は、半導体層２８のパターンを接地電圧ＶＳＳに接続する。また、第２配線コンタクト３４−１は、ｎ型トランジスタ素子Ｔｒのチャネル層として機能する半導体層２８に対するソース（Ｓ）コンタクトとして機能する。
【００２２】
第２配線層における配線パターン３６−２は、半導体層２８のパターンの上方で、半導体層２８のパターンの一端部からｙ方向に、延びている。配線パターン３６−２は、第２配線コンタクト３４−２を介して半導体層２８に接続されている。こうして、パターン３６−２は、半導体層２８のパターンを電源電圧Ｖｄｄに接続する。
【００２３】
第２配線層としてパターン３６−３は、半導体層２８のパターンの上方で、半導体層２８のパターンの中央部からｘ方向に、延びている。パターン３６−３は、トランジスタのドレイン領域に形成された第２配線コンタクト３４−３を介して半導体層２８に接続されている。こうして、パターン３６−３は、インバータ素子の出力信号Ｖｏｕｔを転送するための配線として機能する。また、第２配線コンタクト３４−３は、ｎ型トランジスタ素子Ｔｒのチャネル層として機能する半導体層２８に対するドレイン（Ｄ）コンタクトとして機能する。
【００２４】
上記のように、第２配線コンタクト３４−１は、ソース領域を規定し、第２配線コンタクト３４−３は、ドレイン領域を規定する。これにより、ゲート電極２４、ソース領域、ドレイン領域を有するｎ型トランジスタが規定される。また、ドレインコンタクトと電源電圧用の第２配線コンタクト３４−２との間に負荷抵抗が規定される。本実施形態では、半導体層２８は、酸化物半導体で形成されている。そのため、半導体層２８の比抵抗が比較的高く、回路動作上必要な抵抗を確保することができる。
【００２５】
ここで、本実施形態では、上記のように、トランジスタＴｒ用の半導体層２８と負荷抵抗Ｒ用の半導体層２８とは直線状にｙ方向に延びている。しかしながら、厳密に一直線にｙ方向に延びていることは必ずしも必要ではない。例えば、半導体層２８は、全体としてｙ方向に延びていればよく、また、本実施形態では、３つのコンタクトを有している。
インバータ素子のパターンが配置されたとき、全体として、トランジスタと負荷抵抗とのパターンと、入力信号配線Ｖｉｎ１と出力信号配線Ｖｏｕｔとのパターンがパターン占有率等で効率の良い配置ができる関係を有していればよい。
【００２６】
次に、第１実施形態の半導体装置の断面構造を説明する。図３は、図２の線Ａ−Ａに沿った配線層回路４の断面構造を示している。
【００２７】
下地層ロジック回路２の層の上に第１層間絶縁膜２２が形成されている。第１層間絶縁膜２２には、第１配線層としてのゲート電極配線２４が埋め込まれている。ゲート電極配線２４と第１層間絶縁膜２２の上に、第１配線層配線キャップ膜として機能するゲート絶縁膜２６が形成されている。ゲート絶縁膜２６上には、第１酸化物半導体層２８が、半導体層として形成されている。第１酸化物半導体層２８は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、又はＺｎＣｕＯのいずれかの材料で形成されている。第１酸化物半導体層２８の上には、第１酸化物半導体層２８と同じ平面形状にチャンネル保護膜３０が形成されている。ゲート絶縁膜２６上には、第１酸化物半導体層２８とチャンネル保護膜３０とを覆うように、第２層間絶縁膜３２が形成されている。第２層間絶縁膜とチャンネル保護膜とを貫通するように複数の第２配線コンタクト３４が形成されている。ゲート電極配線２４の幅方向の一方の側にはソース領域を規定するように第２配線コンタクトの１つ３４−１が配置され、ゲート電極の幅方向の他方の側にはドレイン領域を規定するように第２配線コンタクトの他の１つ３６−３が配置されている。ゲート電極配線２４が設けられていない領域に他の第２配線コンタクト３４−２が配置されている。各第２配線コンタクトは、第２層間絶縁膜上に形成された第２配線層３６−１、３６-２、３６−３とそれぞれ接続されている。
【００２８】
第３図の構造では、第１酸化物半導体層２８がトランジスタＴｒの伝導チャネルのために、また負荷抵抗のために機能している。第１酸化物半導体層２８の下層にゲート電極配線２４が形成された部分がトランジスタＴｒとして機能し、下層に配線層２４が形成されていない部分が抵抗Ｒとして機能する。即ち、ゲート電極配線２４、ゲート絶縁膜２６、第１酸化物半導体層２８、第２配線コンタクト３４−１と３４−３によりｎ型トランジスタＴｒが形成されている。トランジスタＴｒから第２配線コンタクト３４−２までの範囲の第１酸化物半導体層２８により負荷抵抗Ｒが形成されている。
【００２９】
このインバータ素子のレイアウトは、負荷抵抗を用いるインバータとしての基本構造となるレイアウトである。レイアウトが単純であるので、製造上の問題の発生も押さえることができる。更に、製造コストの低下も期待できる。
第１酸化物半導体層２８のバルク抵抗（１〜１０Ωｃｍ）に基づいて負荷抵抗が形成されている。同等の負荷抵抗を下地のシリコン拡散層やポリシリコン配線で形成する場合、面積が非常に大きくなる（即ち、１〜２桁大きい）。これに対して、第１実施形態のレイアウトは、省面積で高抵抗な負荷抵抗を実現するのに適している。更に、配線層内に形成されるインバータ素子は、そもそも下地層の素子を一切用いることなくトランジスタＴｒと負荷抵抗Ｒを実現できるので、非常に省面積なインバータ素子となる。
【００３０】
次に、図４Ａから４Ｄを参照して、第１実施形態による半導体装置の製造方法を説明する。
【００３１】
まず、図４Ａを参照して、半導体基板上に下地層ロジック回路２が上はプロセスの前工程で形成される。その上に、第１層間絶縁膜２２の一部として層間絶縁膜２２−１が形成される。層間絶縁膜２２−１の上に、例えば、不純物添加のポリシリコンなどの導電性膜が形成され、パターン化される。これにより、ゲート電極配線２４が形成される。ゲート電極配線２４は、コンタクト（図示せず）を介して、ロジック回路からの信号配線と接続されていても良い。その後、基板の全面を覆うように層間絶縁膜２２−２が形成される。続いて、ゲート電極配線２４の上部が露出するように、ＣＭＰが行われ、平坦面が形成される。その平坦面上には、ゲート絶縁膜２６が形成される。
【００３２】
次に、図４Ｂを参照して、ゲート絶縁膜２６上に第１酸化物半導体層２８が形成され、更にその上に、チャネル保護膜兼ハードマスク３０が形成される。続いて、チャネル保護膜３０がドライエッチングによりパターン化され、その残った膜をハードマスクとして第１酸化物半導体層２８がパターン化される。これにより、チャネル保護膜３０と第１酸化物半導体層２８は同じパターン形状を有することになる。
【００３３】
次に、図４Ｃを参照して、チャネル保護膜３０と第１酸化物半導体層２８を覆うように、ゲート絶縁膜２６の上に第２層間絶縁膜３２が形成される。その後、第２層間絶縁膜３２の表面はＣＭＰにより平坦化される。続いて、複数の第２配線コンタクト３４用のホールが、第２層間絶縁膜３２、チャネル保護膜３０を通過して第１酸化物半導体層２８に達するように、ドライエッチングにより形成される。その後、そのホールを埋めるように、コンタクト材料が堆積される。その後、第２層間絶縁膜３２上のコンタクト材料が除かれる。
【００３４】
次に、図４Ｄを参照して、複数の第２配線コンタクト３４と第２層間絶縁膜３２を多く用に全面に第２配線層の材料が堆積される。続いて、複数の第２配線コンタクト３４の各々に接続された第２配線層３６用のパターンが残るように、パターン化が行われる。こうして、図３に示されるインバータが形成される。
【００３５】
次に、図５、図６を参照して、第１実施形態による半導体装置の変形例を説明する。
【００３６】
図５を参照して、この変形例が、第１実施形態の半導体装置を異なる点は、第１酸化物半導体層２８のパターンが２つのパターン２８ａと２８ｂとに分けられている点にある。対応して、チャネル保護膜３０も２つに分けられていても良いし、分けられていなくともよい。これらの点に関係する点以外は、第１実施形態の構造と変更がない。そのため、異なる点のみを説明する。第１酸化物半導体層２８の２つのパターン２８ａと２８ｂを接続するように、第２配線パターン３６−３に代えて第２配線パターン３６−４が採用されている。第２配線パターン３６−４は、第２配線コンタクト３４−３により第１酸化物半導体層のパターン２８ａと接続され、第２配線コンタクト３４−４のより第１酸化物半導体層のパターン２８ｂと接続されている。また、第２配線パターン３６−４の一部は、ｘ方向に延び、出力信号Ｖｏｕｔ用配線パターンを形成している。
【００３７】
この変形例によれば、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間の半導体層がトランジスタＴｒと抵抗Ｒとのために２つのパターンに分けられている。この結果、例えば、抵抗Ｒに対応する部分での電流分布がトランジスタでの電流パス等の影響により抵抗値が不安定になるなどの現象を抑制することができ、より安定した動作を期待することができる。
【００３８】
次に、図６を参照して、チャネル保護膜３０と第１酸化物半導体層２８は、トランジスタＴｒと負荷抵抗Ｒとの間で２つに分かれている。この変形例による半導体装置の製造方法は、当業者にとっては、図４Ａ〜図４Ｄから第１実施形態の半導体装置の製造方法から明らかであろう。従って、説明は省略する。
【００３９】
次に、図７、図８、図９を参照して、第２実施形態による半導体装置を説明する。
【００４０】
第７図は、第２実施形態による半導体装置の回路図である。半導体装置は、下地層ロジック回路２と配線層回路４とを有している。下地層ロジック回路２は、第１実施形態と同様に、通常のウエハプロセスの前工程として半導体基板の上に形成されている。下地層ロジック回路２のための層の上に層間絶縁膜が形成され、その上に配線層が後工程として形成されている。配線層回路４は、その配線層に対して形成されている。
【００４１】
配線層回路４は、インバータ素子を備えている。インバータ素子は、ｐ型トランジスタとん型トランジスタで形成されるＣＭＯＳインバータ素子とは異なり、可変負荷抵抗ＶＲとｎ型トランジスタ（ＭＯＳＦＥＴ）Ｔｒとから構成される。可変抵抗素子ＶＲとｎ型トランジスタ素子Ｔｒは、直列に接続されている。このインバータ素子に他の素子が直列、あるいは並列に、更には部分的に並列に接続されても良い。また、このインバータ素子に直列段に他の素子が接続されてもよい。
【００４２】
可変負荷抵抗ＶＲとｎ型トランジスタＴｒは、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列に接続されている。第１実施形態と同様に、下地層ロジック回路２からの出力信号が配線層回路４の入力信号Ｖｉｎ１としてトランジスタＴｒのゲートに供給されている。可変負荷抵抗ＶＲとｎ型トランジスタの接続ノードから、入力信号Ｖｉｎ１の反転信号としての出力信号Ｖｏｕｔが取り出される。
【００４３】
図８は、配線層回路４のインバータのパターン配置を示すパターン図である。図８に示されるように、トランジスタＴｒのゲート電極配線２４のパターンは、第１配線層としてｘ方向に延びている。ゲート電極配線２４のパターンは、入力信号Ｖｉｎ１を転送する。ｎ型トランジスタＴｒの半導体層２８は、ゲート電極配線２４のパターンの上方で、ゲート電極配線２４のパターンと直交するように延びている。即ち、半導体層２８のパターンは、ｙ方向に延びている。これにより、ゲート電極２４のパターンと交差する半導体層２８の、ゲート電極２４のパターンの幅方向の端部に対応する領域はソース領域とドレイン領域として機能する。
【００４４】
第２配線層における配線パターン３６−１は、半導体層２８のパターンの上方で、半導体層２８のパターンの一端部から−ｙ方向に、延びている。配線パターン３６−１は、トランジスタのソース領域に形成された第２配線コンタクト３４−１を介して半導体層２８に接続されている。こうして、配線パターン３６−１は、半導体層２８のパターンを接地電圧ＶＳＳに接続する。また、第２配線コンタクト３４−１は、ｎ型トランジスタ素子Ｔｒのチャネル層として機能する半導体層２８に対するソース（Ｓ）コンタクトとして機能する。
【００４５】
第２配線層における配線パターン３６−２は、半導体層２８のパターンの上方で、半導体層２８のパターンの一端部からｙ方向に、延びている。配線パターン３６−２は、第２配線コンタクト３４−２を介して半導体層２８に接続されている。こうして、配線パターン３６−２は、半導体層２８のパターンを電源電圧Ｖｄｄに接続する。
【００４６】
第２配線層における配線パターン３６−４は、半導体層２８のパターンの上方で、半導体層２８のパターンの中央部でｙ方向に延び、またｘ方向に延びている。配線パターン３６−４は、トランジスタのドレイン領域に形成された第２配線コンタクト３４−３を介して半導体層２８に接続されている。こうして、配線パターン３６−４は、インバータ素子の出力信号Ｖｏｕｔを転送するための配線として機能する。また、第２配線コンタクト３４−３は、ｎ型トランジスタ素子Ｔｒのチャネル層として機能する半導体層２８に対するドレイン（Ｄ）コンタクトとして機能する。加えて、配線パターン３６−４は、第２配線コンタクト３４−４を介して半導体層２８と接続されている。ゲート絶縁膜２６を介して半導体層２８の下方に調整電極パターン４０が、ｘ方向に延びるように形成されている。第２配線コンタクト３４−４と３４−２は、調整電極パターン４０のｙ方向の端部に設けられ、トランジスタ構造のソース／ドレインコンタクトと同様に機能している。調整電極パターン４０に電圧を印加することにより、第２配線コンタクト３４−４と３４−２間の抵抗値は調整されることができる。
【００４７】
図１４（ａ）、（ｂ）は、一定電源電圧におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１４（ａ）、（ｂ）は、それぞれウエハ内の異なる位置における形成されたトランジスタの特性のばらつきを示している。図１４（ａ）に示されるトランジスタでは、図１４（ｂ）に示されるトランジスタと比べて、温度特性でのバラツキが大きくなっている。このように特性が大きなバラツキを有するばあいには、製品ごとの品質を保持することが困難である。一方、図１５は、ゲート電圧をパラメータとしたときのドレイン電圧とドレイン電流の特性を示している。このとき、負荷抵抗の値を変えることにより、スイッチング時の電圧幅を規定することができることを示している。
【００４８】
第２配線コンタクト３４−４，３４−２と調整電極配線４０と半導体層２８とでトランジスタ構造が定義できる。このとき、調整電極配線４０がゲート電極として機能し、調整電極配線４０に印加される電圧を調整することにより、第２配線コンタクト３４−４と３４−２の間の抵抗値を変更することができる。即ち、調整電極配線４０に印加される電圧を調整することにより、負荷抵抗の抵抗値を変更し、図１５に示される特性図において最適となる負荷抵抗になるように、調整することができる。これにより、ウエハ内の位置の相違によるバラツキを解消することができる。また、図示しないが、温度、その他のパラメータの変化に基づいて調整電圧を変更する回路により調整電圧を変更すれば、その変化によるばらつきも補償することができる。
【００４９】
次に、第２実施形態の半導体装置の構造を説明する。図９は、図８の線Ｃ−Ｃに沿った配線層回路４の断面構造を示している。
【００５０】
下地層ロジック回路２の上に第１層間絶縁膜２２が形成されている。第１層間絶縁膜２２には、第１配線層としてのゲート電極配線２４と調整電極配線４０が埋め込まれている。ゲート電極配線２４と、調整電極配線４０と、第１層間絶縁膜２２との上に第１配線層配線キャップ膜としてのゲート絶縁膜２６が形成されている。ゲート絶縁膜２６上には、第１酸化物半導体層２８が、チェネル層として形成されている。第１酸化物半導体層２８の上には、第１酸化物半導体層２８と同じ平面形状にチャンネル保護膜３０が形成されている。尚、チャネル保護膜３０は、ハードマスクとしても機能する。ゲート絶縁膜２６上には、第１酸化物半導体層２８とチャンネル保護膜３０とを覆うように、第２層間絶縁膜３２が形成されている。第２層間絶縁膜３２とチャンネル保護膜３０とを貫通するように複数の第２配線コンタクト３４が形成されている。
【００５１】
ゲート電極配線２４の一方の側にはソース領域を規定するように第２配線コンタクトの１つ３４−１が配置され、ゲート電極の他方の側にはドレイン領域を規定するように第２配線コンタクトの他の１つ３４−３が配置されている。調整電極配線４０の一方の側にはソース領域を規定するように第２配線コンタクトの１つ３４−４が配置され、調整電極配線の他方の側にはドレイン領域を規定するように第２配線コンタクトの他の１つ３４−２が配置されている。
【００５２】
配線パターン３６−１は、第２配線（ソース）コンタクト３４−１を介してトランジスタＴｒのソース領域を接地電圧Ｖｓｓに接続している。配線パターン３６−２は、第２配線（ドレイン）コンタクト３４−２を介して調整用のトランジスタ構造のドレイン領域を電源電圧Ｖｄｄに接続している。配線パターン３６−４は、調整用のトランジスタ構造のソース領域とトランジスタのドレイン領域を、第２配線コンタクト３４−３、３４−４を介して接続している。このとき、配線パターン３６−４を介しての調整用のトランジスタ構造のソース領域とトランジスタのドレイン領域の間の抵抗は、第１酸化物半導体層２８の対応する区間の抵抗より小さくなるように、第２配線コンタクト３４−３、３４−４等が形成されている。
【００５３】
第１実施形態の変形例とは異なり、第１酸化物半導体層２８は、２つのパターン２８ａと２８ｂとに分けられていないが、可変負荷抵抗ＶｒとトランジスタＴｒとの間の区間において、第２配線パターン３６−４が形成されて、低抵抗化が図られているので、半導体層２８による影響は抑制されている。しかしながら、本実施形態においても、第１実施形態の変形例と同様に、第１酸化物半導体層２８が２つのパターンに分けられていても良い。あるいは、パターンの幅が狭められていてもよい。これにより、可変負荷抵抗ＶｒとトランジスタＴｒとの間の影響を減らすことができる。
【００５４】
このインバータのレイアウトは、第１実施形態と同様に、可変負荷抵抗を用いるインバータとして、基本構造となるレイアウトである。第１酸化物半導体層２８のバルク抵抗（１〜１０Ωｃｍ）に基づいて負荷抵抗が想定されている。同等の負荷抵抗を下地のシリコン拡散層や配線で形成する場合、面積が非常に大きくなる（即ち、１〜２桁大きい）。これに対して、第１実施形態のレイアウトは、省面積で高抵抗な負荷を実現するのに適している。更に、配線層内に形成可能なインバータは、そもそも下地層の素子を一切用いずに、トランジスタＴｒと負荷抵抗Ｒを実現できるので、非常に省面積なインバータである。
【００５５】
次に、第３実施形態による半導体装置を説明する。第１０図は、第１実施形態による奇数個のインバータ素子をチェイン接続し、最終段のインバータ素子の出力信号Ｖｏｕｔを初段のインバータ素子の入力に接続することにより構成される半導体装置としてのリングオシレータを示している。これにより、所望の発振周波数を有する回路が実現できる。
【００５６】
図１０を参照して、３つのインバータＩＮＶ１〜ＩＮＶ３がチェーンを形成するように接続されている。即ち、第１インバータＩＮＶ１の出力Ｖｏｕｔ１が第２インバータＩＮＶ２の入力Ｖｉｎ２に接続されている。また、第２インバータＩＮＶ２の出力Ｖｏｕｔ２が第３インバータＩＮＶ３の入力Ｖｉｎ３に接続されている。第３インバータＩＮＶ３の出力Ｖｏｕｔ３は、第１インバータＩＮＶ１の入力Ｖｉｎ１に接続されている。
【００５７】
図１１を参照して、３つのインバータＩＮＶ１〜ＩＮＶ３の各々のレイアウトは、図２に示されるレイアウトと同様である。異なる点は、第１インバータＩＮＶ１の第２配線パターン３６−３と第２インバータＩＮＶ２のゲート電極配線２４のパターンとを接続するためのコンタクト３８−１が形成されている点にある。また、第２インバータＩＮＶ２の第２配線パターン３６−３と第３インバータＩＮＶ３のゲート配線２４のパターンとを接続するためのコンタクト３８−２が形成されている点にある。更に、第３インバータＩＮＶ３の第２配線パターン３６−３と第１インバータＩＮＶ１のゲート配線２４のパターンとを接続するためのコンタクト（図示せず）が形成されている点にある。
【００５８】
次に、第２実施形態によるインバータを使用する第４実施形態による半導体装置を説明する。
図１２を参照して、３つのインバータＩＮＶ１１〜ＩＮＶ１３がチェーンを形成するように接続されている。即ち、第１インバータＩＮＶ１１の出力Ｖｏｕｔ１が第２インバータＩＮＶ１２の入力Ｖｉｎ２に接続されている。また、第２インバータＩＮＶ１２の出力Ｖｏｕｔ２が第３インバータＩＮＶ１３の入力Ｖｉｎ３に接続されている。第３インバータＩＮＶ１３の出力Ｖｏｕｔ３は、第１インバータＩＮＶ１１の入力Ｖｉｎ１に接続されている。
【００５９】
図１３を参照して、３つのインバータＩＮＶ１１〜ＩＮＶ１３の各々のレイアウトは、図８に示されるレイアウトと同様である。異なる点は、第１インバータＩＮＶ１１の第２配線パターン３６−４と第２インバータＩＮＶ１２のゲート電極配線２４のパターンとを接続するためのコンタクト３９−１が形成されている点にある。また、第２インバータＩＮＶ１２の第２配線パターン３６−４と第３インバータＩＮＶ１３のゲート電極配線２４のパターンとを接続するためのコンタクト３９−２が形成されている点にある。更に、第３インバータＩＮＶ１３の第２配線パターン３６−４と第１インバータＩＮＶ１１のゲート配線２４のパターンとを接続するためのコンタクト（図示せず）が形成されている点にある。
【００６０】
この実施形態では、各インバータ素子の可変抵抗ＶＲのための調整電極は分離されてしめされているが、通常はこれらは接続されており、共通の電圧が供給されている。このとき、インバータ素子ごとに特性のバラツキが発生する場合もあるであろう。そのような場合には、可変負荷抵抗ＶＲの領域において、半導体層２８のチャンネル領域に対応する部分に、チャンネル保護膜３０に代えて、窒化シリコンのトラップ層（図示せず）が形成されてもよい。トラップ層に電荷を注入して、可変負荷抵抗ＶＲの領域におけるトランジスタのしきい値を変えることができる。これにより、インバータ素子の可変抵抗の値を最適に設定できる。
【００６１】
次に、第５実施形態による半導体装置を説明する。図１６を参照して、電源電圧ｖｄｄと接地電圧Ｖｓｓとの間に３つのトランジスタＴｒ１，Ｔｒ２、Ｔｒ３が直列に接続されている。トランジスタＴｒ３は、ダイオード接続されたトランジスタを逆向きに接続したものである。これにより、ダイオードの逆方向での所定の抵抗値を示すことになる。トランジスタＴｒ１、Ｔｒ２のゲート電極にそれぞれ入力信号Ｖｉｎ１、Ｖｉｎ２が供給される。トランジスタＴｒ２とトランジスタＴｒ３の間の接続ノードＮから出力信号Ｖｏｕｔがとりだされる。
【００６２】
図１７は、第５実施形態による半導体装置のレイアウトを示す図である。図８に示されるインバータ素子のレイアウトを基本としている。トランジスタＴｒ１は、ゲート電極配線２４−１と、ソースコンタクト３４−１と、ドレインコンタクト３４−３とを有している。ソースコンタクト３４−１は、配線パターン３６−１により接地電圧Ｖｓｓと接続されている。本実施形態では、トランジスタＴｒ２のパターンが追加されている。トランジスタｔｒ２は、ゲート電極配線２４−２と、ソースコンタクト３４−５とドレインコンタクト３４−６とを有している。ソースコンタクト３４−５は、配線パターン３６−５によりドレインコンタクト３４−３と接続されている。トランジスタＴｒ３では、ソースコンタクト３４−７が、配線パターン３６−６によりコンタクト３４−８を介してゲート電極配線２４−３とドレインコンタクト３４−６に接続されている。ドレインコンタクトは、配線パターン３６−２により電源電圧Ｖｄｄに接続されている。このように、非常に単純なレイアウトでＮＡＮＤゲート回路を形成することができる。図１８は、図１７に示される半導体装置の線Ｄ−Ｄに沿った断面構造を示している。
【００６３】
次に、第６実施形態による半導体装置を説明する。図１９を参照して、トランジスタＴｒ１とＴｒ２とは、接地電圧Ｖｓｓと接続ノードＮとの間並列に接続されている。トランジスタＴｒ３は、ダイオード接続されたトランジスタを逆向きに接続したものである。これにより、ダイオードの逆方向での所定の抵抗値を示すことになる。トランジスタＴｒ１、Ｔｒ２のゲート電極にそれぞれ入力信号Ｖｉｎ１、Ｖｉｎ２が供給される。トランジスタＴｒ１，Ｔｒ２とトランジスタＴｒ３の間の接続ノードＮから出力信号Ｖｏｕｔがとりだされる。
【００６４】
上記のように、インバータ素子を使用するリングオシレータ、ＮＡＮＤゲート、ＮＯＲゲートが形成されることができ、配線層回路内にロジック回路を形成することが可能となる。即ち、配線層内に配線層回路を形成することで、配線層内のみで形成可能な発振回路、論理回路を組むことが可能である。高い負荷抵抗を省面積名酸化物反動体操で形成可能であり、下地の拡散層抵抗や配線抵抗を用いるよりも面積メリットが非常に高い。また、そもそも下地フリーな負荷抵抗がインバータなので、その点の面積メリットも非常に大きい。
【００６５】
図２０は、本発明の参考図であり、未公開の特許出願（特願２０１１−２１３９１８）に記載の半導体装置１００Ａの構成を示す断面図である。この実施形態の半導体装置１００Ａでは、最も上方に位置する配線層１０３−１に半導体層１０８、１０９が形成され、その半導体層を用いて作製された回路素子を用いてＤＣ−ＤＣコンバータ１２０Ａが構成されている。ＤＣ−ＤＣコンバータ１２０Ａは、半導体基板１０１に形成された半導体素子１０２を備える下地層ロジック回路によって制御される。１０４は、層間絶縁膜を示し、１０５は、配線を示し、１０６はコンタクトをしめし、１０７は拡散防止膜を示す。
【００６６】
詳細には、本実施形態では、最も上方に位置する配線層１０３−１に半導体層１０８、１０９が形成され、半導体層１０８にトランジスタ１２１が、半導体層１０９にダイオード１２２、及び、キャパシタ１２３が形成される。トランジスタ１２１は、ＤＣ−ＤＣコンバータ１２０Ａにおいてスイッチング動作を行う能動素子である。また、ダイオード１２２は、ダイオード接続された薄膜トランジスタとして構成されており、ＤＣ−ＤＣコンバータ１２０Ａにおいて整流作用を提供する。これらのトランジスタ１２１、ダイオード１２２及びキャパシタ１２３、並びに、配線層１０３−１に形成されたインダクタ１２４で、ＤＣ−ＤＣコンバータ１２０Ａが構成されている。ここで、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ等の酸化物半導体で半導体層１０８、１０９が形成される場合、半導体層１０８、１０９はｎ型半導体となる。この場合、トランジスタ１２１及びダイオード１２２として使用される薄膜トランジスタのキャリアは、電子である。
【００６７】
図２０に示されるように、下地層ロジック回路２からの信号が配線層回路４のトランジスタのゲート電極配線に供給されていることがわかる。
【００６８】
以上、半導体装置を説明したが、これらは実施形態に過ぎず、当業者により本発明の範囲内でなされる種々の変形例も本発明に含まれる。また、上記実施形態は、技術的な矛盾が生じない範囲で組合せて適用可能なことは言うまでもない。
【符号の説明】
【００６９】
Ｔｒ：トランジスタ
Ｒ：負荷抵抗
Ｖｉｎ１，Ｖ１ｎ２：入力信号
Ｖｏｕｔ：出力信号
２２：第１層間絶縁膜
２４：ゲート電極
２６：ゲート絶縁膜
２８：第１酸化物半導体層
３０：チャネル保護膜兼ハードマスク
３２：第２層間絶縁膜
３４：第２配線コンタクト
３６：第２配線層
４０：調整電極
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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