(57)【要約】【課題】縦型トランジスタの埋め込みビット線を簡便な方法で精度良く形成する。【解決手段】従来、等間隔に配置される半導体ピラーを、広い間隔と狭い間隔が交互になるように形成し、狭い間隔には絶縁膜３ｓを充填し、広い間隔に対向する半導体ピラー（１ｂ、１ｃ）の両側に埋込みビット線となる導体膜をサイドウォール状に形成し、さらに導体膜サイドウォール間に絶縁膜５を埋込み、絶縁膜エッチバック、導体膜エッチングにより埋込みビット線６を形成する。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１の半導体ピラーと、前記第１の半導体ピラーから第１の方向に第１の間隔で設けられた第２の半導体ピラーと、前記第２の半導体ピラーから前記第１の方向に前記第１の間隔よりも広い第２の間隔で設けられた第３の半導体ピラーと、
前記第２の間隔を定義する領域において、前記第２の半導体ピラーの下部に接して前記第１の方向と交差する第２の方向に延在する第１の埋込みビット線と、前記第３の半導体ピラーの下部に接して前記第２の方向に延在する第２の埋込みビット線とを有し、
前記第１、第２及び第３の半導体ピラーは前記第１の方向に直線状に連続して設けられていることを特徴とする半導体装置。
【請求項２】
前記第１の間隔を定義する領域において、前記第１の半導体ピラーと前記第２の半導体ピラーの下部側面に前記第２の方向に延在する絶縁膜を有する請求項１に記載の半導体装置。
【請求項３】
前記第１，第２及び第３の半導体ピラーは、前記第２の方向に等間隔でそれぞれ複数設けられる請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の埋込みビット線の上方であって、前記第１，第２及び第３の半導体ピラーの少なくとも一側面に対して、前記第１の方向に延在するワード線が設けられていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体ピラーのそれぞれの上面に、前記ワード線と電気的に隔離されたコンタクトプラグが接続されている請求項４に記載の半導体装置。
【請求項６】
前記第２の方向は、前記第１の方向に直交する方向である請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板に第２の方向に延在する複数の溝を形成し、第１の半導体フィンと、前記第１の半導体フィンから前記第２の方向と交差する第１の方向に第１の間隔の溝で分離された第２の半導体フィンと、前記第２の半導体フィンから前記第１の方向に前記第１の間隔よりも広い第２の間隔の溝で分離された前記第３の半導体フィンを規定する工程と、
前記第１の間隔の溝を充填し、前記第２の間隔の溝を充填しない膜厚で第１の絶縁膜を形成し、エッチバックして第１から第３の半導体フィンの側壁に第１絶縁膜サイドウォールを形成する工程と、
前記第２の間隔の溝内の第１絶縁膜サイドウォールを選択的に除去する工程と、
全面に前記第２の間隔の溝を充填しない膜厚で導体膜を形成し、エッチバックして前記第２の間隔の溝内で対向する前記第２及び第３の半導体フィンの側面に導体膜サイドウォールを形成する工程と、
前記第２の間隔の溝内の前記導体膜サイドウォール間に第２の絶縁膜を充填する工程と、
前記第２の絶縁膜を所定の高さまでエッチバックする工程と、
露出した前記導電膜サイドウォールをエッチング除去して埋込みビット線を形成する工程と
を有する半導体装置の製造方法。
【請求項８】
前記半導体基板上にマスク絶縁膜を形成して前記第１から第３の半導体フィンを形成した後、前記埋込みビット線を形成する工程まで、少なくとも前記マスク絶縁膜を残存させる請求項１に記載の半導体装置の製造方法。
【請求項９】
前記埋込みビット線を形成する工程の後、前記埋込みビット線上の前記第２の間隔の溝を第３の絶縁膜で充填する工程と、
前記第１から第３の半導体フィン、第１絶縁膜サイドウォール及び第３の絶縁膜を前記第２の方向で前記埋込みビット線が露出しない深さに所定の間隔でエッチングして、前記第１の方向に直線状に連続する第１、第２及び第３の半導体ピラーを形成する工程と、
露出する前記半導体ピラー表面にゲート絶縁膜を形成する工程と、
前記第１の方向に直線状に連続する第１、第２及び第３の半導体ピラーの少なくとも一側面に対向して前記第１の方向に延在するワード線を形成する工程と、
をさらに有する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第１、第２及び第３の半導体フィンを前記第２の方向に等間隔で分割することにより、前記第１、第２及び第３の半導体ピラーを前記第２の方向にそれぞれ複数形成する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ワード線を形成後、各半導体ピラー間の間隙を第４の絶縁膜で充填し、各半導体ピラーの上面を露出させる工程と
全面に第５の絶縁膜を形成し、前記半導体ピラーの上面を露出するコンタクトホールを形成する工程と、
前記コンタクトホールに導体を充填し、コンタクトプラグを形成する工程と
をさらに有する請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の方向は、前記第１の方向に直交する方向である請求項７ないし１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは縦型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
柱状の半導体（半導体ピラー）をチャネルに用いた縦型トランジスタは、たとえば、特許文献１に開示されている。
【０００３】
特許文献１では、半導体ピラー間の底部に埋込みビット線が形成され、隣接する２つの半導体ピラーのどちらか一方の下部拡散層と埋込みビット線とが接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−７７１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、埋込みビット線を半導体ピラーの片側のみに形成する方法が検討されている。しかしながら、半導体ピラーの片側のみにビット線となる導体層を形成するには、その導体層は間隔の狭い半導体ピラー間に設けられた空間の片面に設ける必要がある。したがって、その導体層のパターニングには、高アスペクトで高解像度が求められるパターニングが必要であり、微細加工が困難であるという問題がある。
【課題を解決するための手段】
【０００６】
本発明では、従来、等間隔に配置される半導体ピラーを広い間隔と狭い間隔が交互になるように形成し、広い間隔に対向する半導体ピラーの両側に埋込みビット線となる導体膜をサイドウォール状に形成し、さらに導体膜サイドウォール間に絶縁膜を埋込み、絶縁膜エッチバック、導体膜エッチングにより埋込みビット線を形成する。
【０００７】
すなわち、本発明の一実施形態によれば、
第１の半導体ピラーと、前記第１の半導体ピラーから第１の方向に第１の間隔で設けられた第２の半導体ピラーと、前記第２の半導体ピラーから前記第１の方向に前記第１の間隔よりも広い第２の間隔で設けられた第３の半導体ピラーと、
前記第２の間隔を定義する領域において、前記第２の半導体ピラーの下部に接して前記第１の方向と交差する第２の方向に延在する第１の埋込みビット線と、前記第３の半導体ピラーの下部に接して前記第２の方向に延在する第２の埋込みビット線とを有し、
前記第１、第２及び第３の半導体ピラーは前記第１の方向に直線状に連続して設けられていることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の別の実施形態によれば、
半導体基板に第２の方向に延在する複数の溝を形成し、第１の半導体フィンと、前記第１の半導体フィンから前記第２の方向と交差する第１の方向に第１の間隔の溝で分離された第２の半導体フィンと、前記第２の半導体フィンから前記第１の方向に前記第１の間隔よりも広い第２の間隔の溝で分離された前記第３の半導体フィンを規定する工程と、
前記第１の間隔の溝を充填し、前記第２の間隔の溝を充填しない膜厚で第１の絶縁膜を形成し、エッチバックして第１から第３の半導体フィンの側壁に第１絶縁膜サイドウォールを形成する工程と、
前記第２の間隔の溝内の第１絶縁膜サイドウォールを選択的に除去する工程と、
全面に前記第２の間隔の溝を充填しない膜厚で導体膜を形成し、エッチバックして前記第２の間隔の溝内で対向する前記第２及び第３の半導体フィンの側面に導体膜サイドウォールを形成する工程と、
前記第２の間隔の溝内の前記導体膜サイドウォール間に第２の絶縁膜を充填する工程と、
前記第２の絶縁膜を所定の高さまでエッチバックする工程と、
露出した前記導電膜サイドウォールをエッチング除去して埋込みビット線を形成する工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
広い間隔の領域において、埋込みビット線となる導体膜を分離するため、アスペクト比が低減され、加工が容易となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図２】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図３】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図４】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図５】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図６】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図７】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図８】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図９】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図１０】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図１１】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＤ−Ｄ線での断面図、（ｂ２）は（ａ）のＤ’−Ｄ’線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【図１２】本発明の一実施形態に係る半導体装置の変形例を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＤ−Ｄ線での断面図、（ｂ２）は（ａ）のＤ’−Ｄ’線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施形態にのみ限定されるものではない。
【００１２】
図１〜１０は、本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、各図において（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線での断面図、（ｃ）は（ａ）のＡ−Ａ線での断面図、（ｄ）は（ａ）のＡ’−Ａ’線での断面図を示す。また、図１０（ｂ１）は図１０（ａ）のＤ−Ｄ線での断面図、図１０（ｂ２）は図１０（ａ）のＤ’−Ｄ’線での断面図を示す。ここで、Ｄ−Ｄ線に平行な方向を第１の方向、Ａ−Ａ線及びＡ’−Ａ’線に平行な方向を第２の方向とする。
【００１３】
図１工程
まず、半導体基板１としてのシリコン基板上に窒化シリコン膜からなるマスク膜２を形成し、半導体基板１をエッチングして第２の方向に延在するシリコンフィン１ａ〜１ｄを形成する。この時、シリコンフィン１ａと１ｂ、１ｃと１ｄの間隔（第１の間隔）Ｌ１は狭く、１ｂと１ｃの間隔（第２の間隔）Ｌ２は広くする。例えば、間隔Ｌ１は約４０ｎｍ（０．７Ｆ）、間隔Ｌ２は約８０ｎｍ（１．３Ｆ）とし、また、フィン幅を約６０ｎｍ（１Ｆ）とする。また、シリコンフィンの高さ（エッチング深さ）は例えば、約３００ｎｍとする。なお、図面では便宜のため、４本のシリコンフィン１ａ〜１ｄを形成する例を示しているが、実際にはさらに複数のシリコンフィンを同様に形成する。その際、シリコンフィン１ａを第１の半導体フィン、シリコンフィン１ｂを第２の半導体フィン、シリコンフィン１ｃを第３の半導体フィンとし、また、シリコンフィン１ｃを第１の半導体フィン、シリコンフィン１ｄを第２の半導体フィン、図示しないシリコンフィン１ｅを第３の半導体フィンとして、第１の半導体フィンと第３の半導体フィンが重複して繰り返す構造に形成する。
【００１４】
図２工程
次に、半導体基板１、シリコンフィン１ａ〜１ｄ、及びマスク膜２の表面を酸化する。次に、全面に第１の絶縁膜として窒化シリコン膜３を成膜する。窒化シリコン膜３の膜厚は、間隔Ｌ１部分を窒化シリコン膜３で充填する厚みとするため、間隔Ｌ１の２分の１以上とする。また、間隔Ｌ２部分は充填されない厚みとするため、間隔Ｌ２の２分の１未満とする。例えば、窒化シリコン膜３を膜厚２５ｎｍとする。
【００１５】
図３、４工程
次に、窒化膜にウェットエッチを実施し、シリコンフィン１ｂとシリコンフィン１ｃの対向する側面、つまり、第２の間隔Ｌ２の溝に形成された窒化シリコン膜３を除去する。その結果、間隔Ｌ１部分に充填されたサイドウォール窒化シリコン膜３ｓが残る。続いて、半導体基板１、シリコンフィン１ａ〜１ｄ、及びマスク膜２の表面の酸化膜をウェットエッチによって除去する。
【００１６】
図５工程
次に、全面に埋込みビット線となる導体膜４を形成する。導体膜４の材料としては窒化チタン（ＴｉＮ）等のシリサイドを形成しない金属材料を用いることができる。導体膜４はシリコンフィン１ｂと１ｃとの間の溝を充填しない膜厚（間隔Ｌ２の２分の１未満）であり、例えば、２５ｎｍ厚に形成する。
【００１７】
図６工程
導体膜４をエッチバックし、シリコンフィンの側壁にそれぞれサイドウォール状の導体膜４ｓを残す。
【００１８】
図７工程
全面に第２の絶縁膜５を形成する。第２の絶縁膜５としては酸化シリコン膜を用いることができる。
【００１９】
図８工程
第２の絶縁膜５を形成すべき埋込みビット線の高さまでエッチバックし、導体膜４ｓを露出させる。埋込みビット線の高さは例えば約１００ｎｍとする。
【００２０】
図９工程
露出した導体膜４ｓをアンモニア過水液や硫酸過水液などを用いたウェットエッチングにて除去する。これにより埋込みビット線６がシリコンフィン１ａ〜１ｄのそれぞれの下部に形成される。例えば、間隔Ｌ２部分に着目すると、シリコンフィン１ｂの側壁に形成される第１の埋込みビット線とシリコンフィン１ｃの側壁に形成される第２の埋込みビット線とが対向して配置され、間隔Ｌ１部分には埋込みビット線は形成されない。
【００２１】
図１０工程
全面に第３の絶縁膜７を形成した後、マスク膜２をストッパとして表面をＣＭＰ等で平坦化する。第３の絶縁膜７として酸化シリコン膜を用いることができる。
【００２２】
図１１工程
第２の方向に等間隔（１Ｆ）で第１の方向に延在するライン状マスク（幅１Ｆ、図示せず）を形成した後、マスク膜２とサイドウォール窒化シリコン膜３ｓをエッチングしてシリコンフィン１ａ〜１ｄの上面を所定の間隔で露出させる。
【００２３】
続いて、第３の絶縁膜７を埋め込みビット線６が露出しない深さ、例えばシリコンフィンの上面から１５０ｎｍの深さまでエッチバックする。その後、シリコンフィン１ａ〜１ｄのそれぞれを同様の深さまでエッチバックし、それぞれシリコンピラー１ａ’〜１ｄ’に分離する。さらに、マスク膜２およびサイドウォール窒化シリコン膜２をドライエッチング又はウェットエッチングにて除去する。サイドウォール窒化シリコン膜３ｓを第３の絶縁膜７の上面とほぼ同じ高さとなるまで制御性良く除去するため、ドライエッチングにより除去することが好ましい。なお、酸化シリコン膜である第３の絶縁膜７は、シリコンエッチング時に同時にエッチバックしても良い。
【００２４】
続いて、露出する半導体基板１表面を熱酸化してゲート絶縁膜８を形成し、各シリコンピラー１ａ’〜１ｄ’の側壁にワード線となる導体膜９を形成する。導体膜９としては、不純物ドープポリシリコン膜や窒化チタンなどを用いることができる。導体膜９は、第２の方向に分離するために、エッチバックしてシリコンピラー１ａ’〜１ｄ’の表面高さより低くする。その後、層間絶縁膜１０，１１を形成し、さらに、各シリコンピラー１ａ’〜１ｄ’の上面を露出するコンタクトホールを形成し、コンタクトプラグ１２を埋め込む。なお、コンタクトホールは第１の方向及び第２の方向にほぼ等間隔（２Ｆピッチ）で形成することが好ましい。また、シリコンピラー１ａ’〜１ｄ’の上部及び下部には、公知の方法により不純物を導入して拡散層を形成する。なお、図１１（ａ）では絶縁膜を透過した状態で示している。
【００２５】
ここで、シリコンピラー１ａ’〜１ｄ’は、シリコンフィン１ａ〜１ｄと同様に、シリコンピラー１ａ’を第１の半導体ピラー、シリコンピラー１ｂ’を第２の半導体ピラー、シリコンピラー１ｃ’を第３の半導体ピラーとし、また、シリコンピラー１ｃ’を第１の半導体ピラー、シリコンピラー１ｄ’を第２の半導体ピラー、図示しないシリコンピラー１ｅ’を第３の半導体ピラーとして、第１の半導体ピラーと第３の半導体ピラーが重複して繰り返す構造となる。以上により４Ｆ２のアレイパターンを有する半導体装置とすることができる。
【００２６】
図１２は、図１１に示す構造の変形例を示すもので、ワード線となる導体膜９を絶縁膜に形成した溝内に埋め込むなどしてサラウンドゲート構造としたものである。このようにサラウンドゲート構造とすることで、より完全空乏化を図ることができ、トランジスタの特性を向上できる。
【００２７】
なお、以上の説明では、第１の方向と第２の方向が直交する場合を示したが、これに限定されず、第１の方向と第２の方向とは交差する方向であればよい。好ましくは鋭角となる側が６０度以上、より好ましくは８０度以上、最適には直交することが望ましい。
【符号の説明】
【００２８】
１  半導体基板
１ａ〜１ｄ  シリコンフィン
１ａ’〜１ｄ’  シリコンピラー
２  マスク膜
３  第１の絶縁膜（窒化シリコン膜）
３ｓ  窒化シリコン膜サイドウォール
４  導体膜
４ｓ  導体膜サイドウォール
５  第２の絶縁膜
６  埋込みビット線
７  第３の絶縁膜
８  ゲート絶縁膜
９  導体膜
１０，１１  層間絶縁膜
１２  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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