(57)【特許請求の範囲】
【請求項１】
内部に導電体が配された凹所が活性面に形成された複数の半導体チップを、横方向に並べて、半導体基板の一方表面にフェースダウンして接続する基板上接続工程と、
上記基板上接続工程の後、上記複数の半導体チップの非活性面を研磨または研削して、上記複数の半導体チップの非活性面側に上記導電体を露出させる工程と、
上記導電体を露出させる工程の後、上記半導体チップの上に１つ以上の別の半導体チップを積層して接続するチップ上接続工程と、
上記複数の半導体チップのうちの１つの半導体チップまたは当該半導体チップの上に積層された上記別の半導体チップと、上記複数の半導体チップのうちの他の半導体チップであって上記１つの半導体チップとは異なる他の半導体チップの上に積層された上記別の半導体チップとを、上記半導体基板を介する経路より短い距離で接続するための配線を形成する工程と、
上記半導体基板の上に接続された上記複数の半導体チップを、絶縁体で封止する工程とを含み、
上記複数の半導体チップの非活性面側に上記導電体を露出させる工程が、上記絶縁体で封止された上記複数の半導体チップを研磨または研削する工程を含み、
上記配線を形成する工程が、上記絶縁体上を含む領域に配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記半導体基板が半導体ウエハであり、
上記半導体ウエハを、上記配線で接続された複数の上記半導体チップを含む所定領域ごとに切断してチップ・オン・チップ構造を有する半導体装置を得る工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記半導体基板の上記一方表面が活性面であり、
上記半導体基板の非活性面を研磨または研削して薄型化する基板研削工程をさらに含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
上記半導体基板が、内部に導電体が配された凹所が活性面に形成されたものであり、
上記基板研削工程が、上記半導体基板の非活性面を研磨または研削して、上記半導体基板の非活性面側に上記半導体基板内の導電体を露出させる工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
上記別の半導体チップが、内部に導電体が配された凹所が活性面に形成されたものであり、
上記チップ上接続工程が、上記別の半導体チップをフェースダウンして上記半導体チップ上に接続するものであり、
上記別の半導体チップの非活性面を研磨または研削して、上記別の半導体チップの非活性面側に上記別の半導体チップ内の導電体を露出させる工程をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
【請求項６】
上記半導体チップの上に接続された上記別の半導体チップを、絶縁体で封止する工程をさらに含み、
上記別の半導体チップ内の導電体を露出させる工程が、上記絶縁体で封止された上記別の半導体チップを研磨または研削する工程を含み、
上記配線を形成する工程が、上記絶縁体上を含む領域に配線を形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの上に別の半導体チップを接合したチップ・オン・チップ構造の製造方法に関する。
【０００２】
【従来の技術】
集積度が高い半導体装置として、システム・オン・チップ（ＳＯＣ）やマルチ・チップ・モジュール（ＭＣＭ）などがある。システム・オン・チップにおいては、従来複数のＩＣで実現されていた機能が１つの半導体チップに集約されている。また、マルチ・チップ・モジュールは、ガラスエポキシなどからなる配線基板上に、複数の半導体チップを高密度に配して構成されている。いずれも、１つの半導体装置として多機能を有するため、複数の半導体装置を組み合わせて同等の機能を実現した場合と比べて小型化できる。また、これにともなって、全体として配線長が短くなるので、信号の高速伝送が可能である。
【０００３】
【発明が解決しようとする課題】
しかし、システム・オン・チップは製造プロセスが複雑であり、巨額の設備投資が必要なため、製造コストが高い。また、マルチ・チップ・モジュールでは、配線基板上に互いに横方向に複数の半導体チップが配され、これらの半導体チップが配線により接続されているので、システム・オン・チップと比べて大きくなり、集積度が低くなる。
【０００４】
そこで、この発明の目的は、集積度が高い半導体装置を得ることができる製造方法を提供することである。
この発明の他の目的は、製造コストが低い半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、内部に導電体（２ｄ，３ｄ）が配された凹所（２２，２３）が活性面（２ａ，３ａ）に形成された複数の半導体チップ（２，３）を、横方向に並べて、半導体基板（１，１５）の一方表面にフェースダウンして接続する基板上接続工程と、上記基板上接続工程の後、上記複数の半導体チップの非活性面を研磨または研削して、上記複数の半導体チップの非活性面側に上記導電体を露出させる工程と、上記導電体を露出させる工程の後、上記半導体チップの上に１つ以上の別の半導体チップ（４〜８）を積層して接続するチップ上接続工程と、上記複数の半導体チップのうちの１つの半導体チップ（２）または当該半導体チップの上に積層された上記別の半導体チップ（５，６）と、上記複数の半導体チップのうちの他の半導体チップ（３）であって上記１つの半導体チップとは異なる他の半導体チップの上に積層された上記別の半導体チップ（７）とを、上記半導体基板を介する経路より短い距離で接続するための配線（Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２，Ｌｖ）を形成する工程と、上記半導体基板の上に接続された上記複数の半導体チップを、絶縁体（１０）で封止する工程とを含み、上記複数の半導体チップの非活性面側に上記導電体を露出させる工程が、上記絶縁体で封止された上記複数の半導体チップを研磨または研削する工程を含み、上記配線を形成する工程が、上記絶縁体上を含む領域に配線を形成する工程を含むことを特徴とする半導体装置の製造方法である。
【０００７】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
半導体チップや半導体基板において、活性面とは機能素子や配線が形成された面であり、非活性面とは活性面とは反対側の面である。フェースダウンして接続するとは、半導体チップなどの活性面を被接続部材（半導体基板など）に対向させて、この半導体チップなどを被接続部材に接続することをいう。
【０００８】
導電体は、半導体チップ（第１の半導体チップ）の凹所内を充填するものであってもよく、凹所内の一部に（たとえば内周壁に沿って）第１の半導体チップの厚さ方向に沿うように配されたものであってもよい。導電体が凹所内を充填するものである場合、導電体は導電ペーストを用いて形成することができる。導電体は、第１の半導体チップの活性面に設けられた配線と接続されたものとすることができる。第１の半導体チップの活性面には、内部接続用電極が設けられていてもよい。
【０００９】
半導体基板は、半導体チップ（第２の半導体チップ）であってもよい。また、半導体基板は、第２の半導体チップに相当する領域を含むより大きな基板であってもよい。これにより、第１の半導体チップと第２の半導体チップとが接合されたチップ・オン・チップ構造を有する半導体装置を得ることができる。
第１の半導体チップを半導体基板の一方表面にフェースダウンして接続することにより、第１の半導体チップは、活性面側が半導体基板と対向し、非活性面側が開放された状態となる。したがって、この状態で第１の半導体チップの非活性面を、容易に研磨または研削することができる。
【００１０】
第１の半導体チップの非活性面を研磨または研削し、導電体を露出させることにより、第１の半導体チップを厚さ方向に貫通する貫通孔が得られる。貫通孔内に配された導電体により、この貫通孔は、第１の半導体チップの活性面側と非活性面側とを電気的に接続するビアホールまたはスルーホールとして機能することができる。また、導電体が露出した後も研磨または研削を続け、第１の半導体チップが所望の厚さになるまで薄くしてもよい。これにより、半導体装置を全体として薄型化できる。研磨は物理的な方法によるものであってもよく、エッチングなどの化学的研磨であってもよい。
【００１１】
基板上接続工程の後、第１の半導体チップを絶縁体で封止する工程を含んでいてもよい。絶縁体は、たとえば、樹脂（たとえば、ポリイミドなど）とすることができる。絶縁体は、第１の半導体チップの非活性面を覆って封止するものであってもよく、非活性面を露出して封止するものであってもよい。第１の半導体チップの非活性面を覆うように絶縁体を封止した場合、非活性面上に存在する絶縁体を、たとえば、研磨、研削、切削、エッチングなどの方法により除去した後、第１の半導体チップの非活性面を、絶縁体と同時に研磨または研削して導電体を露出する工程を実施することができる。
【００１２】
第１の半導体チップは、絶縁体で封止することにより機械的に保護された状態となる。したがって、その後に第１の半導体チップを研磨または研削する際の応力により、第１の半導体チップが破損したり、第１の半導体チップと半導体基板との接続が破壊されたりすることを防止することができ、第１の半導体チップを薄く加工することができる。
第１の半導体チップの非活性面に露出した導電体を介して、配線や他の半導体チップなどを接続することができる。これにより、第１の半導体チップの活性面を他の半導体チップなどに短い距離で接続することができるので、このような製造方法により得られた半導体装置は、小さくすることができ、集積度を高くすることができる。
【００１３】
また、このような製造方法により得られた半導体装置は、マルチ・チップ・モジュールと同様、複数の半導体チップ（第１および第２の半導体チップなど）を組み合わせて構成される。すなわち、システム・オン・チップのように、１つの半導体チップの中にすべての機能を集約したものではないので、製造コストが低い。
請求項２記載の発明は、上記半導体基板が半導体ウエハ（１５）であり、上記半導体ウエハを、上記配線で接続された複数の上記半導体チップを含む所定領域ごとに切断してチップ・オン・チップ構造を有する半導体装置を得る工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法である。
【００１４】
半導体ウエハは、第２の半導体チップに対応する領域（所定領域）が多数配されたものとすることができる。この製造方法により、基板上接続工程や導電体を露出させる工程などを、複数個の第２の半導体チップに相当する領域に対して、一括して実施することができる。これらの各工程が実施された半導体ウエハを切断することにより、複数個のチップ・オン・チップ構造の半導体装置を、効率よく製造することができる。すなわち、このような製造方法によりコストが安い半導体装置を得ることができる。
【００１５】
基板上接続工程において、半導体ウエハの第２の半導体チップ（１つの半導体装置）に相当する領域に、複数の第１の半導体チップを横方向に並べて接続するものとすることができる。この場合、第２の半導体チップ上に複数の第１の半導体チップが、横方向に配された構造を有する半導体装置が得られる。この場合、内部に導電体が配された凹所は、すべての第１の半導体チップの活性面に形成されていてもよく、一部の第１の半導体チップの活性面にのみ形成されていてもよい。
【００１６】
この製造方法が、少なくとも１つの第１の半導体チップの上に、１つまたは複数の別の半導体チップ（第３の半導体チップなど）を接続する工程を含む場合、半導体基板の上に、１つまたは縦方向に積層された複数の半導体チップで構成されたブロックが複数形成された半導体装置が得られる。このような半導体装置は集積度が高い。
請求項３記載の発明は、上記半導体基板の上記一方表面が活性面（１ａ）であり、上記半導体基板の非活性面を研磨または研削して薄型化する基板研削工程をさらに含むことを特徴とする請求項１または２記載の半導体装置の製造方法である。
【００１７】
半導体基板は、各工程を実施する際に容易に破損しないように、充分な厚さを有するものとすることができる。この場合でも、基板研削工程により最終的に得られる第２の半導体チップの厚さを充分薄くすることができる。これにより、半導体装置を小さくすることができ、集積度を高くすることができる。
基板研削工程は、第１の半導体チップと同様の方法により実施することができる。
【００１８】
請求項４記載の発明は、上記半導体基板が、内部に導電体（１ｄ）が配された凹所（２１）が活性面に形成されたものであり、上記基板研削工程が、上記半導体基板の非活性面を研磨または研削して、上記半導体基板の非活性面側に上記半導体基板内の導電体を露出させる工程を含むことを特徴とする請求項３記載の半導体装置の製造方法である。
半導体基板の導電体は、凹所内を充填するものであってもよく、凹所内の一部を半導体基板の厚さ方向に沿って配されたものであってもよい。導電体は、凹所が形成された半導体基板の活性面に設けられた配線に接続されたものとすることができる。
【００１９】
活性面に凹所が形成された半導体基板の非活性面を研磨または研削し、導電体を露出させることにより、半導体基板を厚さ方向に貫通する貫通孔が得られる。貫通孔内には導電体が配されているので、この貫通孔は、最終的な形態の半導体装置において、第２の半導体チップの活性面側と非活性面側とを電気的に接続するビアホールまたはスルーホールとしての役割を果たすことができる。導電体が露出した後も、半導体基板が充分薄くなるまで研磨または研削を続けてもよい。これにより、第２の半導体チップを薄型化でき、半導体装置全体として薄型化を図ることができるとともに、半導体基板の活性面側と非活性面側と間の配線長（導電体の長さ）を短くすることができる。
【００２０】
半導体基板を研磨または研削する工程を実施する前に、第１の半導体チップを絶縁体で封止する工程を実施してもよい。この場合、半導体基板は絶縁体や第１の半導体チップなどにより補強された状態となる。したがって、このような状態の半導体基板を研磨または研削する際、半導体基板は破損しにくいので、半導体基板を薄く加工することができる。
半導体基板（第２の半導体チップ）の非活性面に、外部接続用電極としてバンプを形成する工程（たとえば、半田ボールを接合する工程）が含まれていてもよい。導電体が半導体基板の貫通孔の内部を充填している場合、これらの外部接続用電極は、導電体に直接接合してもよい。また、半導体基板の非活性面に配線を形成し、この配線を介して外部接続用電極と貫通孔内の導電体とを接続してもよい。得られた半導体装置は、外部接続用電極を介して他の配線基板などに直接接続することができる。すなわち、このような半導体装置は、マルチ・チップ・モジュールの配線基板のような半導体チップを外部接続するための介在物（インタポーザ）が不要であるため小型化できる。
【００２１】
別の半導体チップ（第３の半導体チップ）は、活性面に内部接続等電極を備えたものであってもよい。この場合、第３の半導体チップの内部接続用電極は、第１の半導体チップの非活性面に露出した導電体と直接接続されてもよく、配線や電極パッドを介して接続されてもよい。第１の半導体チップ内の導電体により、第１の半導体チップの活性面と第３の半導体チップの活性面とを、短い距離（最短の場合、第１の半導体チップの厚さ程度）で接続することができる。この配線長は、研磨または研削により、第１の半導体チップの厚さを薄くすることにより短くされる。
【００２２】
請求項５記載の発明は、上記別の半導体チップが、内部に導電体（４ｄ，５ｄ，７ｄ，８ｄ）が配された凹所（２４，２５，２７，２８）が活性面（４ａ，５ａ，７ａ，８ａ）に形成されたものであり、上記チップ上接続工程が、上記別の半導体チップをフェースダウンして上記半導体チップ上に接続するものであり、上記別の半導体チップの非活性面を研磨または研削して、上記別の半導体チップの非活性面側に上記別の半導体チップ内の導電体を露出させる工程をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法である。
【００２３】
別の半導体チップ（第３の半導体チップ）を半導体チップ（第１の半導体チップ）にフェースダウンして接続することにより、第３の半導体チップは、活性面側が第１の半導体チップと対向し、非活性面側が開放された状態となる。したがって、この状態で第３の半導体チップの非活性面を、容易に研磨または研削することができる。
この製造方法により第３の半導体チップを厚さ方向に貫通する貫通孔が得られる。第３の半導体チップの上にさらに他の半導体チップや配線が配されてもよい。この場合、第３の半導体チップの貫通孔をビアホールまたはスルーホールとして、第３の半導体チップの活性面と他の半導体チップや配線とを、短い配線長で電気的に接続することができる。
【００２４】
第１および第３の半導体チップの活性面において、凹所を設ける位置は任意に定めることができるので、得られた半導体装置において、第１および第３の半導体チップの貫通孔の位置は、互いに独立したものとなる。すなわち、得られた半導体装置において、第３の半導体チップにおける貫通孔の位置は、第１の半導体チップの貫通孔の直上とすることもでき、それ以外の位置とすることもできる。得られた半導体装置における第１の半導体チップの導電体と第３の半導体チップの導電体とは、直接接続されて共通電極を形成していてもよく、共通電極を形成していなくてもよい。第１および第３の半導体チップが、それぞれ導電体が配された凹所を複数有する場合、第１および第３の半導体チップには、それぞれ導電体が配された貫通孔が複数得られる。この場合、第１の半導体チップの導電体と第３の半導体チップの導電体とは、一部の組のみが共通電極を形成していてもよく、すべての組が共通電極を形成していてもよい。また、共通電極が形成されていなくてもよい。
【００２５】
導電体が露出した後も研磨または研削を続け、第３の半導体チップが所望の厚さになるまで薄くしてもよい。これにより、半導体装置を全体として薄型化できる。
同様に、第３の半導体チップの上に、さらに別の半導体チップ（第４の半導体チップ）が接続される工程が実施されてもよい。第４の半導体チップの活性面には、内部に導電体が配された凹所が形成されていてもよく、この場合、第４の半導体チップをフェースダウンして第３の半導体チップに接続した後、第４の半導体チップの非活性面を研磨または研削して、第４の半導体チップ内の導電体を非活性面側に露出させる工程を実施してもよい。このような工程を繰り返すことにより、半導体基板上に複数の半導体チップが縦方向に積層された構造を有する半導体装置が得られる。積層方向に隣接した半導体チップは、貫通孔内の導電体により短い配線長で互いに電気的に接続される。このような半導体装置は集積度が高い。
【００２６】
請求項６記載の発明は、上記半導体チップの上に接続された上記別の半導体チップを、絶縁体（１０）で封止する工程をさらに含み、上記別の半導体チップ内の導電体を露出させる工程が、上記絶縁体で封止された上記別の半導体チップを研磨または研削する工程を含み、上記配線を形成する工程が、上記絶縁体上を含む領域に配線を形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法である。
半導体装置は、内部に導電体（１ｄ）が配された凹所（２１）が活性面（１ａ）に形成された半導体基板（１，１５）の活性面上に、半導体チップ（２，３）を接続する工程と、上記半導体基板の非活性面を研磨または研削して、上記半導体基板の非活性面側に上記導電体を露出させる工程と、を含むことを特徴とする製造方法により製造されてもよい。
このような半導体装置の製造方法により、外部接続のための配線長（導電体の長さ）が短く集積度が高い半導体装置を得ることができる。また、このような製造方法により得られる半導体装置は、マルチ・チップ・モジュールと同様、複数の半導体チップを組み合わせて構成される。すなわち、システム・オン・チップのように、１つの半導体チップの中にすべての機能を集約したものではないので、製造コストが低い。
【００２７】
半導体装置は、半導体チップ（２，３）を、半導体基板（１，１５）上にフェースダウンして接続する基板上接続工程と、上記基板上接続工程の後、上記半導体チップの非活性面を研磨または研削して上記半導体チップを薄型化する工程と、を含むことを特徴とする製造方法により製造されてもよい。
基板上接続工程により、半導体チップは、活性面側が半導体基板と対向し、非活性面側が開放された状態となる。したがって、この状態で半導体チップの非活性面を、容易に研磨または研削することができる。
【００２８】
この製造方法により半導体チップを薄型化することができるので、薄型で集積度が高い半導体装置を得ることができる。
半導体装置は、複数の半導体チップ（１〜８）が積層された構造を有する半導体装置であって、上記半導体チップの少なくとも１つが、内部に導電体（１ｄ〜５ｄ，７ｄ，８ｄ）が配され上記半導体チップを厚さ方向に貫通する貫通孔（１ｃ〜５ｃ，７ｃ，８ｃ）を有していてもよい。
【００２９】
請求項１ないし６のいずれかに記載の半導体装置の製造方法により、このような半導体装置を得ることができる。すなわち、このような半導体装置は、集積度が高く、コストが低い。
上記複数の半導体チップは、内部に導電体が配された第１の貫通孔を有する第１の半導体チップと、この第１の半導体チップに隣接して積層され、内部に導電体が配された第２の貫通孔を上記第１の貫通孔からずれた位置に有する第２の半導体チップとを含んでいてもよい。
【００３０】
請求項６記載の半導体装置の製造方法により、このような半導体装置を得ることができる。
第２の半導体チップは、複数の第２の貫通孔を有していてもよい。この場合、すべての第２の貫通孔が、第１の貫通孔からずれた位置に配されていてもよい。このとき、第１の貫通孔内に配された導電体は、第２の貫通孔内に配された導電体とは、ずれた位置にある。したがって、第１の半導体チップ内の導電体が、第２の半導体チップ内の導電体と直接接続されないように（共通電極を形成しないように）構成することが容易である。このような半導体装置は設計の自由度が高い。
【００３１】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
１つの半導体チップである親チップ１の上には、複数の半導体チップ（子チップ）が縦方向に積層されてなるチップブロック１１，１２が接続されている。チップブロック１１は、親チップ１に近い側から遠い側に向かって配された４つの子チップ２，４，５，６を含んでいる。チップブロック１２は、親チップ１に近い側から遠い側に向かって配された３つの子チップ３，７，８を含んでいる。親チップ１上で、チップブロック１１，１２の側方およびチップブロック１２の上部は、ポリイミド樹脂１０で覆われている。これにより、この半導体装置は外形がほぼ直方体形状に構成されている。
【００３２】
親チップ１と子チップ２および子チップ３とが対向する面が、それぞれ活性面１ａ，２ａ，３ａとなっている。ここで、活性面とは機能素子や配線が形成された面である。子チップ４〜８は、下面（親チップ１側の面）が活性面４ａ〜８ａとなっている。半導体チップ（親チップ１、子チップ２〜８）において、活性面と反対側の面は、機能素子が形成されていない非活性面となっている。すなわち、子チップ２〜８は、親チップ１または子チップ２〜５，７に対して、フェースダウンして接続されている。活性面１ａ〜８ａには、内部接続用電極１ｂ〜８ｂが設けられている。
【００３３】
子チップ２〜５，７，８には、それぞれこれらを厚さ方向に貫通する貫通孔（ビアホール）２ｃ〜５ｃ，７ｃ，８ｃが形成されている。貫通孔２ｃ〜５ｃ，７ｃ，８ｃの内部は導電体２ｄ〜５ｄ，７ｄ，８ｄで充填されている。導電体２ｄ〜５ｄ，７ｄ，８ｄは、子チップ２〜５，７，８の活性面２ａ〜５ａ，７ａ，８ａに形成された配線（図示せず）と電気的に接続されている。チップブロック１１の最上部に位置する子チップ６には、貫通孔は設けられていない。
【００３４】
導電体２ｄ〜５ｄ，７ｄの上部には、電極パッド２ｅ〜５ｅ，７ｅが接続されている。また、一部の導電体２ｄ，３ｄ，５ｄ，７ｄの上部には、電極パッドの代わりに層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかが接続されている。導電体８ｄの上部には、層内配線Ｌｈ３２が接続されている。
子チップ２，３の内部接続用電極２ｂ，３ｂは、親チップ１の内部接続用電極１ｂに接続されている。子チップ４の内部接続用電極４ｂは、子チップ３の上面（非活性面）に設けられた電極パッド３ｅまたは層内配線Ｌｈ１のいずれかに接続されている。同様に、内部接続用電極５ｂ〜８ｂは、下方にそれぞれ隣接する子チップ４，５，３，７の上面に設けられた電極パッド４ｅ，５ｅ，３ｅ，７ｅもしくは層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかに接続されている。
【００３５】
子チップ２の上面（非活性面）と子チップ３の上面とは、ほぼ同一平面（第１配線面３１）内にあり、この平面内に沿うように層内配線Ｌｈ１が設けられている。子チップ４の上面と子チップ７の上面とは、ほぼ同一平面（第２配線面３２）内にあり、この平面内に沿うように層内配線Ｌｈ２が設けられている。子チップ５の上面と子チップ８の上面とは、ほぼ同一平面（第３配線面３３）内にあり、この平面内に沿うように層内配線Ｌｈ３１，Ｌｈ３２が設けられている。また、第２配線面３２と第３配線面３３を含む平面との間にまたがって、漏斗状（断面形状がＶ字形）の層間配線Ｌｖが設けられている。
【００３６】
層内配線Ｌｈ１は、導電体２ｄおよび内部接続用電極４ｂ，７ｂに接続されている。すなわち、子チップ２，４，７は、層内配線Ｌｈ１によって相互に電気的に接続されている。層内配線Ｌｈ２は、導電体７ｄ、内部接続用電極８ｂ、および層間配線Ｌｖと接続されている。層間配線Ｌｖは、層内配線Ｌｈ３１と一体に形成されており、層内配線Ｌｈ３１は、内部接続用電極６ｂと接続されている。すなわち、子チップ６〜８は、層内配線Ｌｈ２，Ｌｈ３１および層間配線Ｌｖによって相互に電気的に接続されている。層内配線Ｌｈ３２は、図１に示す断面外で、他の層内配線（および層間配線）などを介して、他の子チップに接続されている。
【００３７】
親チップ１には、親チップ１を厚さ方向に貫通する貫通孔１ｃが形成されている。貫通孔１ｃの内部は、導電体１ｄで充填されている。導電体１ｄは、活性面１ａに形成された配線（図示せず）と接続されている。導電体１ｄの下部（親チップ１の非活性面側）には、ほぼ球状のバンプ９が接続されている。すなわち、活性面１ａに形成された配線とバンプ９とは、導電体１ｄにより電気的に接続されている。バンプ９を介して、この半導体装置を直接配線基板上に実装することができる。すなわち、このような半導体装置は、マルチ・チップ・モジュール（ＭＣＭ）の配線基板のような半導体チップを外部接続するための介在物（インタポーザ）が不要であるため小型化できる。
【００３８】
この半導体装置は、マルチ・チップ・モジュールのように、複数の半導体チップ（親チップ１、子チップ２〜８）を組み合わせてなる。すなわち、システム・オン・チップ（ＳＯＣ）のように、１つの半導体チップの中にすべての機能を集約したものではないので、製造コストが低い。
このような半導体装置において、子チップ２〜５，７は、上下に隣接する他の子チップ２〜８と、貫通孔２ｃ〜５ｃ，７ｃ内に充填された導電体２ｄ〜５ｄ，７ｄによって電気的に接続されている。したがって、積層方向に互いに隣接した子チップ２〜８間の配線長は、最短で子チップ２〜５，７の厚さにほぼ等しく、配線距離が短い。
【００３９】
さらに、チップブロック１１を構成する子チップ２，４〜６と、チップブロック１２を構成する子チップ３，７，８とは、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖなどにより直接接続されているので、これらの配線長も短い。なぜなら、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖが設けられていない場合、第１のチップブロック１１を構成する子チップ２，４〜６と、第２のチップブロック１２を構成する子チップ３，７，８とは、必ず親チップ１の活性面１ａに形成された配線を介して接続しなければならないからである。
【００４０】
たとえば、子チップ６と子チップ７とを接続する場合を考えると、まず、子チップ６を活性面１ａに形成された配線に接続するために、電極パッド５ｅ、導電体５ｄ、活性面５ａに形成された配線、内部接続用電極５ｂ、電極パッド４ｅ、導電体４ｄ、活性面４ａに形成された配線、内部接続用電極４ｂ、電極パッド２ｅ、導電体２ｄ、内部接続用電極２ｂ、および内部接続用電極１ｂを経なければならない。さらに、活性面１ａに形成された配線と子チップ７を接続するために、内部接続用電極１ｂ、内部接続用電極３ｂ、活性面３ａに形成された配線、導電体３ｄ、および電極パッド３ｅを経なければならない。このため、活性面１ａに垂直な方向および平行な方向ともに、配線長が長くなる。
【００４１】
これに対して、この半導体装置においては、子チップ６と子チップ７とは、内部接続用電極６ｂ、層内配線Ｌｈ３１、層間配線Ｌｖ、および層内配線Ｌｈ２のみを介して接続されているので、活性面１ａに垂直な方向および平行な方向ともに、配線長は短い。
子チップ２と子チップ３との電気的な接続は、親チップ１の活性面１ａ上に形成された配線により行っても、配線長を短くすることが可能である。しかしながら、子チップ２と子チップ３との接続を、少なくともその一部を層内配線Ｌｈ１を介して行うことにより、配線を分散させ、結果としてより高密度に配線することができる。同様に、子チップ８と他の子チップ２〜７とは、子チップ８の活性面８ａ側に配された層内配線Ｌｈ２などにより行うことが可能であるが、導電体８ｄを介して子チップ８の非活性面側から配線することにより、配線を分散させ、結果としてより高密度に配線することができる。
【００４２】
また、親チップ１は、貫通孔１ｃ内に充填された導電体１ｄおよびバンプ９を介して外部接続されるので、外部接続のための配線長も短い。親チップ１の厚さ方向に関する導電体１ｄの長さは、親チップ１を薄く構成することにより短くすることができる。
以上のように、この半導体装置は、配線長が短いので信号の高速伝送ができる。また、この半導体装置は、厚さを薄く構成することができるので、集積度が高い。また、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖにより、任意の２つの子チップ２〜８の間を短い配線長で接続することができるので、設計の自由度が大きい。
【００４３】
導電体１ｄ〜５ｄ，７ｄ，８ｄは、貫通孔１ｃ〜５ｃ，７ｃ，８ｃ内の一部（たとえば、内周壁に沿うように）配されていてもよい。親チップ１および子チップ２〜５，７，８における貫通孔１ｃ〜５ｃ，７ｃ，８ｃの位置は、任意に定めることができる。すなわち、子チップ２〜５，７，８の貫通孔２ｃ〜５ｃ，７ｃ，８ｃは、隣接して下方に存在する親チップ１の貫通孔１ｃまたは子チップ２，４，３，７における貫通孔２ｃ，４ｃ，３ｃ，７ｃの位置とは無関係に（直上ではないずれた位置に）配置されている。無論、これらは互いに直上／直下に配置されていてもよい。
【００４４】
子チップ２〜５，７，８の導電体２ｄ〜５ｄ，７ｄ，８ｄは、隣接して下方に存在する親チップ１の導電体１ｄまたは子チップ２，４，３，７の導電体２ｄ，４ｄ，３ｄ，７ｄと、直接接続されて共通電極を形成していてもよく、共通電極を形成していなくてもよい。また、これらの導電体１ｄ〜５ｄ，７ｄ，８ｄのうち、一部の組のみが共通電極を形成していてもよく、すべての組が共通電極を形成していてもよい。また、共通電極は形成されていなくてもよい。
【００４５】
チップブロック１１，１２を構成する子チップ２〜８の数は、任意に設定することができ、１つであってもよく複数であってもよい。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖは、チップブロック１１を構成する任意の子チップ２，４〜６と、チップブロック１２を構成すると任意の子チップ３，７，８とを接続するように設けることができる。層間配線Ｌｖは、任意の配線面（第１ないし第３配線面３１〜３３）間を接続するように設けることができ、たとえば、第１配線面３１と第３配線面３３とのように、隣接しない配線面間を接続するものであってもよい。
【００４６】
チップブロック１１，１２の数は、１つであってもよく、３つ以上であってもよい。
子チップ６の上部もポリイミド樹脂１０で覆うように構成されていてもよい。その場合、ポリイミド樹脂１０の表面に金属箔（板）等からなる放熱板が取り付けられていてもよい。ポリイミド樹脂１０の代わりに、たとえば、イミド結合もしくはアシド結合またはイミド結合およびアシド結合の両方を含む樹脂を用いてもよく、樹脂以外の絶縁体を用いてもよい。
【００４７】
親チップ１の非活性面には、バンプ９が接続されていなくてもよい。この場合、たとえば、配線基板等に形成された電極パッドなどにクリーム半田を塗布して、導電体１ｄと接合することにより、この半導体装置を配線基板に実装することができる。
図２〜図５は、図１の半導体装置の製造方法を説明するための図解的な断面図である。図２〜図５に示す半導体ウエハ１５は、図１に示す最終形態の半導体装置における親チップ１に対応する領域が、半導体ウエハ１５の面内方向に、多数密に配されたものである。図２〜図５には、ほぼ１つの半導体装置に対応する領域（単位領域）のみを示すが、以下の各工程は、すべての単位領域に対して、実施される。
【００４８】
まず、内部接続用電極１ｂが形成された半導体ウエハ１５の活性面１５ａに凹所２１を形成し、凹所２１内に導電体１ｄを充填する。このときの半導体ウエハ１５は、図１に示す最終形態の半導体装置における親チップ１よりも厚さが厚い。半導体ウエハ１５は、半導体装置の形成工程において破損しないように充分な機械的強度を有する厚さとすることができる。大口径の半導体ウエハ１５を用いる際は、より厚くするようにしてもよい。凹所２１の形成は、たとえば、ドリルによる孔あけ、レーザ加工などによるものとすることができる。導電体１ｄの凹所２１への充填は、たとえば、導電ペーストを用いて行うことができる。
【００４９】
同様に、内部接続用電極２ｂ，３ｂが形成された子チップ２，３の活性面２ａ，３ａに、それぞれ凹所２２，２３を形成し、凹所２２，２３内に導電体２ｄ，３ｄを充填する（図２（ａ））。このときの子チップ２，３は、図１に示す最終形態の半導体装置における子チップ２，３よりも厚さが厚い。
そして、活性面１５ａと活性面２ａ，３ａとを、互いに平行になるように対向させ（子チップ２，３をフェースダウンして）、内部接続用電極２ｂ，３ｂを、対応する内部接続用電極１ｂに対して、活性面２ａ，３ａ内の方向に関して位置合わせする。続いて、活性面１５ａと活性面２ａ，３ａとを近接させて、内部接続用電極１ｂと内部接続用電極２ｂ，３ｂとを接続（接合）する。その後、活性面１５ａ上で、子チップ２，３を覆うように、ポリイミド樹脂１０を形成する（図２（ｂ））。ポリイミド樹脂１０は、子チップ２，３の非活性面を埋没させるように形成される。ポリイミド樹脂１０は、たとえば、半導体ウエハ１５の活性面１５ａに、ポリイミド樹脂１０の前駆体であるポリアミック酸の溶液などを塗布し、この前駆体を適当な温度で加熱して得ることができる。
【００５０】
次に、ポリイミド樹脂１０の表面を研削（表面研削）する。この工程は、物理的な研磨または研削によるものであってもよく、エッチングなどの化学的研磨（溶解）によるものであってもよい。表面研削を行う際、たとえば、半導体ウエハ１５の非活性面を、粘着テープを介して保持板に保持したり、吸引可能な保持板に吸着保持させることができる。表面研削により、まず、ポリイミド樹脂１０が除去されて子チップ２，３の非活性面が露出される。さらに、ポリイミド樹脂１０と子チップ２，３の非活性面２ａ，３ａが研削されて、凹所２２，２３内の導電体２ｄ，３ｄが露出される。これにより、凹所２２，２３は、子チップ２，３を厚さ方向に貫通する貫通孔２ｃ，３ｃとなる。この状態が、図３（ｃ）に示されている。
【００５１】
表面研削の後、子チップ２，３の非活性面およびポリイミド樹脂１０の表面は面一の第１配線面３１となる。導電体２ｄ，３ｄが露出した後も、子チップ２，３が所望の厚さになるまで表面研削を続け、子チップ２，３を薄型化してもよい。これにより、半導体装置全体として厚さを薄くすることができるとともに、子チップ２，３の厚さ方向に沿った導電体２ｄ，３ｄの長さ（配線長）を短くすることができる。
【００５２】
子チップ２，３はポリイミド樹脂１０により機械的に保護されているので、表面研削の際の応力により、子チップ２，３や子チップ２，３と半導体ウエハ１５との接続が破壊されることがない。したがって、子チップ２，３を薄く加工することができる。
続いて、第１配線面３１上において、導電体２ｄ，３ｄ上に電極パッド２ｅ，３ｅをそれぞれ形成し、子チップ３の非活性面およびポリイミド樹脂１０の表面の所定の位置に層内配線Ｌｈ１を形成する（図３（ｄ））。電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１の形成方法の一例を示すと、まず、ポリイミド樹脂１０表面の所定の部分を、水酸化カリウム水溶液で処理することにより、ポリイミド樹脂１０の表層部分におけるイミド環を開裂させ、ポリイミド樹脂１０の表層部分にカルボキシル基を導入する。このように所定の部分が表面改質されたポリイミド樹脂１０の表面を、金属イオンを含む水溶液（たとえば、硫酸銅の水溶液）で処理することによりイオン交換反応を生じさせ、薄い金属膜を形成する。子チップ２，３上の所定の位置にも適当な方法により、薄い金属膜を形成した後、これらの薄い金属膜に通電して電解めっきを施し厚膜化し、電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１の膜を形成することができる。これにより、電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１を、一括して形成することができる。
【００５３】
次に、内部接続用電極４ｂ，７ｂが形成された子チップ４，７の活性面４ａ，７ａに、それぞれ凹所２４，２７を形成し、凹所２４，２７内に導電体４ｄ，７ｄを充填する。このときの子チップ４，７は、図１に示す最終形態の半導体装置における子チップ４，７よりも厚さが厚い。そして、第１配線面３１と活性面４ａおよび７ａとを互いに平行になるように対向させ、内部接続用電極４ｂ，７ｂを、対応する電極パッド２ｅ，３ｅまたｈ層内配線Ｌｈ１に対して、活性面４ａ，７ａ内の方向に関して位置合わせする。
【００５４】
続いて、第１配線面３１と活性面４ａ，７ａとを近接させて、内部接続用電極４ｂ，７ｂと電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１とを接続（接合）する。これにより、子チップ４，７は、第１配線面３１に対してフェースダウンして接続される。その後、第１配線面３１上で、子チップ４，７を覆うように、ポリイミド樹脂１０を形成する（図４（ｅ））。
以下同様に、導電体４ｄ、７ｄが露出するまで表面研削を行う。これにより、凹所２４，２７は、貫通孔４ｃ，７ｃとなる。子チップ４，７の非活性面およびポリイミド樹脂１０の表面は、面一の第２配線面３２となる。続いて、第２配線面３２上で、導電体４ｄ，７ｄ上に電極パッド４ｅ，７ｅを形成し、子チップ７の非活性面およびポリイミド樹脂１０の表面の所定の位置に、層内配線Ｌｈ２を形成する。
【００５５】
さらに、内部接続用電極５ｂ，８ｂが形成された子チップ５，８を用いて、同様の工程を実施する。これにより、内部接続用電極５ｂ，８ｂと電極パッド４ｅ，７ｅおよび層内配線Ｌｈ２とが接続され、子チップ５，８が研磨により薄型化されるとともに導電体５ｄ，８ｄが充填された貫通孔５ｃ，８ｃが形成される。子チップ５，８の非活性面とポリイミド樹脂１０の表面とは、面一の第３配線面３３となる。
【００５６】
この状態で、層内配線Ｌｈ２の所定位置の上方から、ポリイミド樹脂１０に対して穴あけ加工を行う。この工程は、レーザ加工やエッチングなどにより実施することができる。これにより、第２配線面３２と第３配線面３３との間のポリイミド樹脂１０に断面形状がＶ字形のビアホール３５が形成され、層内配線Ｌｈ２の一部が露出する（図４（ｆ））。
その後、電極パッド５ｅ、層内配線Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖを所定の位置に形成する。層間配線Ｌｖは、ビアホール３５の内周面および露出している層内配線Ｌｈ２上に形成される。この工程は、たとえば、上述の層間配線Ｌｈ１の形成方法として例示した方法により実施することができる。これにより、層内配線Ｌｈ３１と層間配線Ｌｖとを一体成形することができ、かつ、これらと電極パッド５ｅおよび層内配線Ｌｈ３２と一括で形成することができる。
【００５７】
続いて、活性面６ａに内部接続用電極６ｂが形成された子チップ６を、内部接続用電極６ｂが電極パッド５ｅおよび層内配線Ｌｈ３１に接合されるように、フェースダウンして接続する（図５（ｇ））。子チップ６には、凹所は形成しない。そして、第３配線面３３上で子チップ６を覆うようにポリイミド樹脂１０を形成した後、子チップ６が所定の厚さになるまで、表面研削を行う。
さらに、半導体ウエハ１５の非活性面を導電体１ｄが露出するまで研削（裏面研削）する。これにより、凹所２１は貫通孔１ｃとなる。導電体１ｄが露出した後も裏面研削を続け、半導体ウエハ１５を薄型化してもよい。これにより、半導体装置全体として厚さを薄くすることができるとともに、半導体ウエハ１５（親チップ１）の厚さ方向に沿った導電体１ｄの長さ（配線長）を短くすることができる。
【００５８】
裏面研削の際、半導体ウエハ１５は、活性面１５ａ側に形成されたポリイミド樹脂１０や子チップ２〜８によって補強された状態となっているので、裏面研削により破損することはない。露出した導電体１ｄには、半田ボールなどからなるバンプ９を接続する。
この後、図５（ｈ）に示すように、スクライブラインＳ（切断ライン）に沿って、半導体ウエハ１５をポリイミド樹脂１０とともにダイシングソー２９で切断することにより、親チップ１上に子チップ２〜８が接合された図１に示す半導体装置の個片が、半導体ウエハ１５から切り出される。
【００５９】
以上の製造方法は、半導体ウエハ１５上で複数の半導体装置に相当する領域に対して、各工程を一括して行う例である。このような製造方法により、複数個のチップ・オン・チップ構造の半導体装置を、効率よく製造することができる。しかし、本発明はこれに限定されるものではなく、親チップ１の個片に対して各工程を実施してこのような半導体装置を得てもよい。
層間配線Ｌｖを形成するためのビアホール３５は、ドリルにより形成してもよい。その場合、ポリイミド樹脂１０の厚さ方向に関して直径がほぼ一定のビアホール３５が得られるが、イオン交換等による層間配線Ｌｖの形成には影響を与えない。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２は、層間配線Ｌｖと一括して形成する必要がない場合は、第１〜第３の配線面３１〜３３の全面に金属箔（たとえば、銅箔）を張り付けた後、不要部をエッチングにより除去して得てもよい。
【００６０】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法における最初の工程群を説明するための図解的な断面図である。
【図３】図２に示す工程群に続く工程群を説明するための図解的な断面図である。
【図４】図３に示す工程群に続く工程群を説明するための図解的な断面図である。
【図５】図４に示す工程群に続く工程群を説明するための図解的な断面図である。
【符号の説明】
１    親チップ
２〜８    子チップ
１ａ〜８ａ，１５ａ    活性面
１ｂ〜８ｂ    内部接続用電極
１ｃ〜５ｃ，７ｃ，８ｃ    貫通孔
１ｄ〜５ｄ，７ｄ，８ｄ    導電体
Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２    層内配線
Ｌｖ    層間配線
１０    ポリイミド樹脂
１１    第１のチップブロック
１２    第２のチップブロック
１５    半導体ウエハ
２１〜２５，２７，２８    凹所
３１    第１配線面
３２    第２配線面
３３    第３配線面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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