【手続補正書】
【提出日】平成28年11月4日(2016.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リードライトメモリデバイス上でデータ画像を記憶する方法であって、
第1のリードライトメモリデバイスおよび第2のリードライトメモリデバイスの両方によって指定された、一連の仮想ブロックに共通している仮想ブロックサイズを設定するステップであって、前記仮想ブロックサイズが、前記第1のリードライトメモリデバイスの一連の実ブロックの各々の第1のサイズおよび前記第2のリードライトメモリデバイスの一連の実ブロックの各々の第2のサイズに基づいており、前記第1のサイズと前記第2のサイズとが異なり、前記第1のリードライトメモリデバイスの前記一連の実ブロックの各々および前記第2のリードライトメモリデバイスの前記一連の実ブロックの各々が複数のページを含み、各仮想ブロックが、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、ステップと、
前記仮想ブロックサイズに基づいてブートローダを第1のブートローダ部分および第2のブートローダ部分に分割するステップであって、前記第1のブートローダ部分と前記第2のブートローダ部分とが異なり、前記ブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1のサイズまたは前記第2のサイズのうちの1つまたは両方より大きい、ステップと、
前記第1のブートローダ部分に仮想境界コードを付加するステップであって、前記仮想境界コードが、前記第1のブートローダ部分を位置特定するためのマーカを表す、ステップと、
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第1のリードライトメモリデバイス上の、前記一連の仮想ブロックのうちのある仮想ブロック中に記憶するステップとを含む、方法。
【請求項２】
前記仮想境界コードが、前記第1のブートローダ部分の始端において付加される、請求項1に記載の方法。
【請求項３】
前記第1のサイズおよび前記第2のサイズの両方が、剰余なしで、前記仮想ブロックサイズで割り切れる、請求項1に記載の方法。
【請求項４】
前記第1のリードライトメモリデバイス上の前記一連の仮想ブロックのうちの別の仮想ブロック中に前記第2のブートローダ部分を記憶するステップをさらに含む、請求項1に記載の方法。
【請求項５】
前記第1のリードライトメモリデバイス内の不良ブロックが、前記第1のブートローダ部分と前記第2のブートローダ部分との間で位置特定される、請求項4に記載の方法。
【請求項６】
前記第1のブートローダ部分および前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記一連の実ブロックのうちの共有実ブロック中に記憶される、請求項4に記載の方法。
【請求項７】
各仮想ブロックが、同じ仮想境界コードを含む、請求項1に記載の方法。
【請求項８】
前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記仮想境界コードの位置、および前記ブートローダの前記サイズのうちの少なくとも1つに関する情報を有する画像ヘッダを含む、請求項4に記載の方法。
【請求項９】
第3のブートローダ部分に前記仮想境界コードを付加するステップと、
前記仮想境界コードが付加された前記第3のブートローダ部分を、前記一連の仮想ブロックのうちの第3の仮想ブロック中に記憶するステップとをさらに含む、請求項4に記載の方法。
【請求項１０】
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第2のリードライトメモリデバイス上の仮想ブロック中に記憶するステップであって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、ステップをさらに含む、請求項1に記載の方法。
【請求項１１】
リードライトメモリデバイス上にデータ画像を記憶するためのコンピューティングデバイスであって、
メモリと、
前記メモリに結合され、動作を実施するためのプロセッサ実行可能命令によって構成されたプロセッサとを備え、前記動作が、
第1のリードライトメモリデバイスおよび第2のリードライトメモリデバイスの両方によって指定された、一連の仮想ブロックに共通している仮想ブロックサイズを設定することであって、前記仮想ブロックサイズが、前記第1のリードライトメモリデバイスの一連の実ブロックの各々の第1のサイズおよび前記第2のリードライトメモリデバイスの一連の実ブロックの各々の第2のサイズに基づいており、前記第1のサイズと前記第2のサイズとが異なり、前記第1のリードライトメモリデバイスの前記一連の実ブロックの各々および前記第2のリードライトメモリデバイスの前記一連の実ブロックの各々が複数のページを含み、各仮想ブロックが、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、ことと、
前記仮想ブロックサイズに基づいてブートローダを第1のブートローダ部分および第2のブートローダ部分に分割することであって、前記第1のブートローダ部分と前記第2のブートローダ部分とが異なり、前記ブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1のサイズまたは前記第2のサイズのうちの1つまたは両方より大きい、ことと、
前記第1のブートローダ部分に仮想境界コードを付加することであって、前記仮想境界コードが、前記第1のブートローダ部分を位置特定するためのマーカを表す、ことと、
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第1のリードライトメモリデバイス上の、前記一連の仮想ブロックのうちのある仮想ブロック中に記憶することとを含む、コンピューティングデバイス。
【請求項１２】
前記プロセッサが、前記仮想境界コードが前記第1のブートローダ部分の始端において付加されるような動作を実施するためのプロセッサ実行可能命令によって構成される、請求項11に記載のコンピューティングデバイス。
【請求項１３】
前記第1のサイズおよび前記第2のサイズの両方が、剰余なしで、前記仮想ブロックサイズで割り切れるような動作を実施するためのプロセッサ実行可能命令によって構成される、請求項11に記載のコンピューティングデバイス。
【請求項１４】
前記プロセッサが、
前記第1のリードライトメモリデバイス上の前記一連の仮想ブロックのうちの別の仮想ブロック中に前記第2のブートローダ部分を記憶することをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項11に記載のコンピューティングデバイス。
【請求項１５】
前記プロセッサが、前記第1のリードライトメモリデバイス内の不良ブロックが前記第1のブートローダ部分と前記第2のブートローダ部分との間に位置特定されるような動作を実施するためのプロセッサ実行可能命令によって構成される、請求項14に記載のコンピューティングデバイス。
【請求項１６】
前記プロセッサが、前記第1のブートローダ部分および前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記一連の実ブロックのうちの共有実ブロック中に記憶されるような動作を実施するためのプロセッサ実行可能命令によって構成される、請求項14に記載のコンピューティングデバイス。
【請求項１７】
各仮想ブロックが、同じ仮想境界コードを含む、請求項11に記載のコンピューティングデバイス。
【請求項１８】
前記プロセッサが、前記第2のブートローダ部分が前記第1のリードライトメモリデバイス上の前記仮想境界コードの位置、および前記ブートローダの前記サイズのうちの少なくとも1つに関する情報を有する画像ヘッダを含むような動作を実施するためのプロセッサ実行可能命令によって構成される、請求項14に記載のコンピューティングデバイス。
【請求項１９】
前記プロセッサが、
第3のブートローダ部分に前記仮想境界コードを付加することと、
前記仮想境界コードが付加された前記第3のブートローダ部分を、前記一連の仮想ブロックのうちの第3の仮想ブロック中に記憶することとをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項14に記載のコンピューティングデバイス。
【請求項２０】
前記プロセッサが、
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第2のリードライトメモリデバイス上の仮想ブロック中に記憶することであって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、ことをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項11に記載のコンピューティングデバイス。
【請求項２１】
リードライトメモリデバイス上にデータ画像を記憶するためのコンピューティングデバイスであって、
第1のリードライトメモリデバイスおよび第2のリードライトメモリデバイスの両方によって指定された、一連の仮想ブロックに共通している仮想ブロックサイズを設定するための手段であって、前記仮想ブロックサイズが、前記第1のリードライトメモリデバイスの一連の実ブロックの各々の第1のサイズおよび前記第2のリードライトメモリデバイスの一連の実ブロックの各々の第2のサイズに基づいており、前記第1のサイズと前記第2のサイズとが異なり、前記第1のリードライトメモリデバイスの前記一連の実ブロックの各々および前記第2のリードライトメモリデバイスの前記一連の実ブロックの各々が複数のページを含み、各仮想ブロックが、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、手段と、
前記仮想ブロックサイズに基づいてブートローダを第1のブートローダ部分および第2のブートローダ部分に分割するための手段であって、前記第1のブートローダ部分と前記第2のブートローダ部分とが異なり、前記ブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1のサイズまたは前記第2のサイズのうちの1つまたは両方より大きい、手段と、
前記第1のブートローダ部分に仮想境界コードを付加するための手段であって、前記仮想境界コードが、前記第1のブートローダ部分を位置特定するためのマーカを表す、手段と、
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第1のリードライトメモリデバイス上の、前記一連の仮想ブロックのうちのある仮想ブロック中に記憶するための手段とを備えるコンピューティングデバイス。
【請求項２２】
前記仮想境界コードが、前記第1のブートローダ部分の始端において付加される、請求項21に記載のコンピューティングデバイス。
【請求項２３】
前記第1のサイズおよび前記第2のサイズの両方が、剰余なしで、前記仮想ブロックサイズで割り切れる、請求項21に記載のコンピューティングデバイス。
【請求項２４】
前記第1のリードライトメモリデバイス上の前記一連の仮想ブロックのうちの別の仮想ブロック中に前記第2のブートローダ部分を記憶するための手段をさらに備える、請求項21に記載のコンピューティングデバイス。
【請求項２５】
前記第1のリードライトメモリデバイス内の不良ブロックが、前記第1のブートローダ部分と前記第2のブートローダ部分との間で位置特定される、請求項24に記載のコンピューティングデバイス。
【請求項２６】
前記第1のブートローダ部分および前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記一連の実ブロックのうちの共有実ブロック中に記憶される、請求項24に記載のコンピューティングデバイス。
【請求項２７】
各仮想ブロックが、同じ仮想境界コードを含む、請求項21に記載のコンピューティングデバイス。
【請求項２８】
前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記仮想境界コードの位置、および前記ブートローダの前記サイズのうちの少なくとも1つに関する情報を有する画像ヘッダを含む、請求項24に記載のコンピューティングデバイス。
【請求項２９】
第3のブートローダ部分に前記仮想境界コードを付加するための手段と、
前記仮想境界コードが付加された前記第3のブートローダ部分を、前記一連の仮想ブロックのうちの第3の仮想ブロック中に記憶するための手段とをさらに備える、請求項24に記載のコンピューティングデバイス。
【請求項３０】
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第2のリードライトメモリデバイス上の仮想ブロック中に記憶するための手段であって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、手段をさらに備える、請求項21に記載のコンピューティングデバイス。
【請求項３１】
メモリを有するコンピューティングデバイス上のメモリを管理するための動作をプロセッサに実施させるように構成されたプロセッサ実行可能ソフトウェア命令を記憶した非一時的コンピュータ可読記憶媒体であって、前記動作が、
第1のリードライトメモリデバイスおよび第2のリードライトメモリデバイスの両方によって指定された、一連の仮想ブロックに共通している仮想ブロックサイズを設定することであって、前記仮想ブロックサイズが、前記第1のリードライトメモリデバイスの一連の実ブロックの各々の第1のサイズおよび前記第2のリードライトメモリデバイスの一連の実ブロックの各々の第2のサイズに基づいており、前記第1のサイズと前記第2のサイズとが異なり、前記第1のリードライトメモリデバイスの前記一連の実ブロックの各々および前記第2のリードライトメモリデバイスの前記一連の実ブロックの各々が複数のページを含み、各仮想ブロックが、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、ことと、
前記仮想ブロックサイズに基づいてブートローダを第1のブートローダ部分および第2のブートローダ部分に分割することであって、前記第1のブートローダ部分と前記第2のブートローダ部分とが異なり、前記ブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1のサイズまたは前記第2のサイズのうちの1つまたは両方より大きい、ことと、
前記第1のブートローダ部分に仮想境界コードを付加することであって、前記仮想境界コードが、前記第1のブートローダ部分を位置特定するためのマーカを表す、ことと、
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第1のリードライトメモリデバイス上の、前記一連の仮想ブロックのうちのある仮想ブロック中に記憶することとを含む、非一時的コンピュータ可読記憶媒体。
【請求項３２】
前記記憶されたプロセッサ実行可能命令が、前記仮想境界コードが、前記第1のブートローダ部分の始端において付加されるような動作をプロセッサに実施させるように構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
【請求項３３】
前記記憶されたプロセッサ実行可能命令が、前記第1のサイズおよび前記第2のサイズの両方が、剰余なしで、前記仮想ブロックサイズで割り切れるような動作をプロセッサに実施させるように構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
【請求項３４】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
前記第1のリードライトメモリデバイス上の前記一連の仮想ブロックのうちの別の仮想ブロック中に前記第2のブートローダ部分を記憶することをさらに含む動作をプロセッサに実施させるように構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
【請求項３５】
前記記憶されたプロセッサ実行可能命令が、前記第1のリードライトメモリデバイス内の不良ブロックが前記第1のブートローダ部分と前記第2のブートローダ部分との間に位置特定されるような動作をプロセッサに実施させるように構成される、請求項34に記載の非一時的コンピュータ可読記憶媒体。
【請求項３６】
前記記憶されたプロセッサ実行可能命令が、前記第1のブートローダ部分および前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記一連の実ブロックのうちの共有実ブロック中に記憶されるような動作をプロセッサに実施させるように構成される、請求項34に記載の非一時的コンピュータ可読記憶媒体。
【請求項３７】
各仮想ブロックが、同じ仮想境界コードを含む、請求項31に記載の非一時的コンピュータ可読記憶媒体。
【請求項３８】
前記記憶されたプロセッサ実行可能命令が、前記第2のブートローダ部分が、前記第1のリードライトメモリデバイス上の前記仮想境界コードの位置、および前記ブートローダの前記サイズのうちの少なくとも1つに関する情報を有する画像ヘッダを含むような動作をプロセッサに実施させるように構成される、請求項34に記載の非一時的コンピュータ可読記憶媒体。
【請求項３９】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
第3のブートローダ部分に前記仮想境界コードを付加することと、
前記仮想境界コードが付加された前記第3のブートローダ部分を、前記一連の仮想ブロックのうちの第3の仮想ブロック中に記憶することとをさらに含む動作をプロセッサに実施させるように構成される、請求項34に記載の非一時的コンピュータ可読記憶媒体。
【請求項４０】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
前記仮想境界コードが付加された前記第1のブートローダ部分を、前記第2のリードライトメモリデバイス上の仮想ブロック中に記憶することであって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、ことをさらに含む動作をプロセッサに実施させるように構成される、請求項31に記載の非一時的コンピュータ可読記憶媒体。
【請求項４１】
リードライトメモリデバイスからデータ画像を読み取る方法であって、
第1のリードライトメモリデバイスの第1の仮想ブロック内に記憶されている第1のブートローダの第1の部分にアクセスするステップであって、前記第1のリードライトメモリデバイスの実ブロックの第1の実ブロックサイズおよび第2のリードライトメモリデバイスの実ブロックの第2の実ブロックサイズの両方が、剰余なしで、仮想ブロックサイズで割り切れ、前記第1の実ブロックサイズと前記第2の実ブロックサイズとが異なり、前記第1のリードライトメモリデバイスの前記実ブロックの各々および前記第2のリードライトメモリデバイスの前記実ブロックの各々が複数のページを含む、ステップと、
前記第1の仮想ブロックに続く第2の仮想ブロックの第2の仮想ブロック境界を指定する仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査するステップであって、前記第1の仮想ブロックおよび前記第2の仮想ブロックの各々が、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、ステップと、
前記第2の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第2の仮想ブロック内に記憶されている前記第1のブートローダの第2の部分にアクセスするステップであって、前記第1のブートローダの前記第1の部分が前記第1のブートローダの前記第2の部分とは異なり、前記第1のブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1の実ブロックサイズまたは前記第2の実ブロックサイズのうちの1つまたは両方より大きい、ステップと、
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分に基づいて、前記第1のブートローダを読み取るステップとを含む、方法。
【請求項４２】
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分が前記第1のブートローダの完全な画像を含まないと判断したことに応答して、前記第2の仮想ブロックに続く第3の仮想ブロックの第3の仮想ブロック境界を指定する前記仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査するステップと、
前記第3の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第3の仮想ブロック内の前記第1のブートローダの第3の部分にアクセスするステップと、
前記第1のブートローダの前記第3の部分にさらに基づいて、前記第1のブートローダを読み取るステップとをさらに含む、請求項41に記載の方法。
【請求項４３】
前記第1のブートローダを実行するステップをさらに含む、請求項41に記載の方法。
【請求項４４】
前記仮想境界コードが前記実ブロック中で検出されないことに応答して、前記第1の仮想ブロックに続く、前記第1のリードライトメモリデバイスの前記実ブロックのうちのある実ブロックをスキップするステップをさらに含む、請求項41に記載の方法。
【請求項４５】
前記仮想境界コードが中間距離において検出されないことに応答して、前記第1の仮想ブロックのサイズに対応する、前記第1のリードライトメモリデバイス上の前記中間距離をスキップするステップをさらに含む、請求項41に記載の方法。
【請求項４６】
前記第1の仮想ブロック内の前記第1のブートローダの前記第1の部分中に含まれるヘッダ情報を走査するステップと、
前記ヘッダ情報に基づいて、前記第1のブートローダのサイズおよび前記仮想ブロックのサイズのうち少なくとも1つを判断するステップとをさらに含む、請求項45に記載の方法。
【請求項４７】
第2のリードライトメモリデバイスの第3の仮想ブロック内の第2のブートローダの第1の部分にアクセスするステップであって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、ステップと、
前記仮想境界コードを求めて、前記第2のリードライトメモリデバイスを走査するステップと、
前記仮想境界コードを認識したことに応答して、前記第2のリードライトメモリデバイスの第4の仮想ブロック内の前記第2のブートローダの第2の部分にアクセスするステップと、
前記第2のブートローダの前記第1の部分および前記第2のブートローダの前記第2の部分に基づいて、前記第2のブートローダを読み取るステップとをさらに含む、請求項41に記載の方法。
【請求項４８】
コンピューティングデバイスであって、
メモリと、
前記メモリに結合され、動作を実施するためのプロセッサ実行可能命令によって構成されたプロセッサとを備え、前記動作が、
第1のリードライトメモリデバイスの第1の仮想ブロック内に記憶されている第1のブートローダの第1の部分にアクセスすることであって、前記第1のリードライトメモリデバイスの実ブロックの第1の実ブロックサイズおよび第2のリードライトメモリデバイスの実ブロックの第2の実ブロックサイズの両方が、剰余なしで、仮想ブロックサイズで割り切れ、前記第1の実ブロックサイズと前記第2の実ブロックサイズとが異なり、前記第1のリードライトメモリデバイスの前記実ブロックの各々および前記第2のリードライトメモリデバイスの前記実ブロックの各々が複数のページを含む、ことと、
前記第1の仮想ブロックに続く第2の仮想ブロックの第2の仮想ブロック境界を指定する仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査することであって、前記第1の仮想ブロックおよび前記第2の仮想ブロックの各々が、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、ことと、
前記第2の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第2の仮想ブロック内に記憶されている前記第1のブートローダの第2の部分にアクセスすることであって、前記第1のブートローダの前記第1の部分が前記第1のブートローダの前記第2の部分とは異なり、前記第1のブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1の実ブロックサイズまたは前記第2の実ブロックサイズのうちの1つまたは両方より大きい、ことと、
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分に基づいて、前記第1のブートローダを読み取ることとを含む、コンピューティングデバイス。
【請求項４９】
前記プロセッサが、
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分が前記第1のブートローダの完全な画像を含まないと判断したことに応答して、前記第2の仮想ブロックに続く第3の仮想ブロックの第3の仮想ブロック境界を指定する前記仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査することと、
前記第3の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第3の仮想ブロック内の前記第1のブートローダの第3の部分にアクセスすることと、
前記第1のブートローダの前記第3の部分にさらに基づいて、前記第1のブートローダを読み取ることとをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項48に記載のコンピューティングデバイス。
【請求項５０】
前記プロセッサが、前記第1のブートローダを実行することをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項48に記載のコンピューティングデバイス。
【請求項５１】
前記プロセッサが、
前記仮想境界コードが前記実ブロック中で検出されないことに応答して、前記第1の仮想ブロックに続く、前記第1のリードライトメモリデバイスの前記実ブロックのうちのある実ブロックをスキップすることをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項48に記載のコンピューティングデバイス。
【請求項５２】
前記プロセッサが、
前記仮想境界コードが中間距離において検出されないことに応答して、前記第1の仮想ブロックのサイズに対応する、前記第1のリードライトメモリデバイス上の前記中間距離をスキップすることをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項48に記載のコンピューティングデバイス。
【請求項５３】
前記プロセッサが、
前記第1の仮想ブロック内の前記第1のブートローダの前記第1の部分中に含まれるヘッダ情報を走査することと、
前記ヘッダ情報に基づいて、前記第1のブートローダのサイズおよび前記仮想ブロックのサイズのうち少なくとも1つを判断することとをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項52に記載のコンピューティングデバイス。
【請求項５４】
前記プロセッサが、
第2のリードライトメモリデバイスの第3の仮想ブロック内の第2のブートローダの第1の部分にアクセスすることであって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、ことと、
前記仮想境界コードを求めて、前記第2のリードライトメモリデバイスを走査することと、
前記仮想境界コードを認識したことに応答して、前記第2のリードライトメモリデバイスの第4の仮想ブロック内の前記第2のブートローダの第2の部分にアクセスすることと、
前記第2のブートローダの前記第1の部分および前記第2のブートローダの前記第2の部分に基づいて、前記第2のブートローダを読み取ることとをさらに含む動作を実施するためのプロセッサ実行可能命令によって構成される、請求項48に記載のコンピューティングデバイス。
【請求項５５】
リードライトメモリデバイスからデータ画像を読み取るためのコンピューティングデバイスであって、
第1のリードライトメモリデバイスの第1の仮想ブロック内に記憶されている第1のブートローダの第1の部分にアクセスするための手段であって、前記第1のリードライトメモリデバイスの実ブロックの第1の実ブロックサイズおよび第2のリードライトメモリデバイスの実ブロックの第2の実ブロックサイズの両方が、剰余なしで、仮想ブロックサイズで割り切れ、前記第1の実ブロックサイズと前記第2の実ブロックサイズとが異なり、前記第1のリードライトメモリデバイスの前記実ブロックの各々および前記第2のリードライトメモリデバイスの前記実ブロックの各々が複数のページを含む、手段と、
前記第1の仮想ブロックに続く第2の仮想ブロックの第2の仮想ブロック境界を指定する仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査するための手段であって、前記第1の仮想ブロックおよび前記第2の仮想ブロックの各々が、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、手段と、
前記第2の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第2の仮想ブロック内に記憶されている前記第1のブートローダの第2の部分にアクセスするための手段であって、前記第1のブートローダの前記第1の部分が前記第1のブートローダの前記第2の部分とは異なり、前記第1のブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1の実ブロックサイズまたは前記第2の実ブロックサイズのうちの1つまたは両方より大きい、手段と、
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分に基づいて、前記第1のブートローダを読み取るための手段とを備える、コンピューティングデバイス。
【請求項５６】
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分が前記第1のブートローダの完全な画像を含まないと判断したことに応答して、前記第2の仮想ブロックに続く第3の仮想ブロックの第3の仮想ブロック境界を指定する前記仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査するための手段と、
前記第3の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第3の仮想ブロック内の前記第1のブートローダの第3の部分にアクセスするための手段と、
前記第1のブートローダの前記第3の部分にさらに基づいて、前記第1のブートローダを読み取るための手段とをさらに備える、請求項55に記載のコンピューティングデバイス。
【請求項５７】
前記第1のブートローダを実行するための手段をさらに備える、請求項55に記載のコンピューティングデバイス。
【請求項５８】
前記仮想境界コードが前記実ブロック中で検出されないことに応答して、前記第1の仮想ブロックに続く、前記第1のリードライトメモリデバイスの前記実ブロックのうちのある実ブロックをスキップするための手段をさらに備える、請求項55に記載のコンピューティングデバイス。
【請求項５９】
前記仮想境界コードが中間距離において検出されないことに応答して、前記第1の仮想ブロックのサイズに対応する、前記第1のリードライトメモリデバイス上の前記中間距離をスキップするための手段をさらに備える、請求項55に記載のコンピューティングデバイス。
【請求項６０】
前記第1の仮想ブロック内の前記第1のブートローダの前記第1の部分中に含まれるヘッダ情報を走査するための手段と、
前記ヘッダ情報に基づいて、前記第1のブートローダのサイズおよび前記仮想ブロックのサイズのうち少なくとも1つを判断するための手段とをさらに備える、請求項59に記載のコンピューティングデバイス。
【請求項６１】
第2のリードライトメモリデバイスの第3の仮想ブロック内の第2のブートローダの第1の部分にアクセスするための手段であって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、手段と、
前記仮想境界コードを求めて、前記第2のリードライトメモリデバイスを走査するための手段と、
前記仮想境界コードを認識したことに応答して、前記第2のリードライトメモリデバイスの第4の仮想ブロック内の前記第2のブートローダの第2の部分にアクセスするための手段と、
前記第2のブートローダの前記第1の部分および前記第2のブートローダの前記第2の部分に基づいて、前記第2のブートローダを読み取るための手段とをさらに備える、請求項55に記載のコンピューティングデバイス。
【請求項６２】
メモリを有するコンピューティングデバイス上のメモリを読み取るための動作をプロセッサに実施させるように構成されたプロセッサ実行可能ソフトウェア命令を記憶した非一時的コンピュータ可読記憶媒体であって、前記動作が、
第1のリードライトメモリデバイスの第1の仮想ブロック内に記憶されている第1のブートローダの第1の部分にアクセスすることであって、前記第1のリードライトメモリデバイスの実ブロックの第1の実ブロックサイズおよび第2のリードライトメモリデバイスの実ブロックの第2の実ブロックサイズの両方が、剰余なしで、仮想ブロックサイズで割り切れ、前記第1の実ブロックサイズと前記第2の実ブロックサイズとが異なり、前記第1のリードライトメモリデバイスの前記実ブロックの各々および前記第2のリードライトメモリデバイスの前記実ブロックの各々が複数のページを含む、ことと、
前記第1の仮想ブロックに続く第2の仮想ブロックの第2の仮想ブロック境界を指定する仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査することであって、前記第1の仮想ブロックおよび前記第2の仮想ブロックの各々が、前記第1のリードライトメモリデバイスの前記実ブロックの前記複数のページまたは前記第2のリードライトメモリデバイスの前記実ブロックの前記複数のページのうちの複数のページを含む、ことと、
前記第2の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第2の仮想ブロック内に記憶されている前記第1のブートローダの第2の部分にアクセスすることであって、前記第1のブートローダの前記第1の部分が前記第1のブートローダの前記第2の部分とは異なり、前記第1のブートローダのサイズが前記仮想ブロックサイズより大きく、前記ブートローダの前記サイズが前記第1の実ブロックサイズまたは前記第2の実ブロックサイズのうちの1つまたは両方より大きい、ことと、
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分に基づいて、前記第1のブートローダを読み取ることとを含む、非一時的コンピュータ可読記憶媒体。
【請求項６３】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
前記第1のブートローダの前記第1の部分および前記第1のブートローダの前記第2の部分が前記第1のブートローダの完全な画像を含まないと判断したことに応答して、前記第2の仮想ブロックに続く第3の仮想ブロックの第3の仮想ブロック境界を指定する前記仮想境界コードを求めて、前記第1のリードライトメモリデバイスを走査することと、
前記第3の仮想ブロック中の前記仮想境界コードを認識したことに応答して、前記第3の仮想ブロック内の前記第1のブートローダの第3の部分にアクセスすることと、
前記第1のブートローダの前記第3の部分にさらに基づいて、前記第1のブートローダを読み取ることとをさらに含む動作をプロセッサに実施させるように構成される、請求項62に記載の非一時的コンピュータ可読記憶媒体。
【請求項６４】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、前記第1のブートローダを実行することをさらに含む動作をプロセッサに実施させるように構成される、請求項62に記載の非一時的コンピュータ可読記憶媒体。
【請求項６５】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
前記仮想境界コードが前記実ブロック中で検出されないことに応答して、前記第1の仮想ブロックに続く、前記第1のリードライトメモリデバイスの前記実ブロックのうちのある実ブロックをスキップすることをさらに含む動作をプロセッサに実施させるように構成される、請求項62に記載の非一時的コンピュータ可読記憶媒体。
【請求項６６】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
前記仮想境界コードが中間距離において検出されないことに応答して、前記第1の仮想ブロックのサイズに対応する、前記第1のリードライトメモリデバイス上の前記中間距離をスキップすることをさらに含む動作をプロセッサに実施させるように構成される、請求項62に記載の非一時的コンピュータ可読記憶媒体。
【請求項６７】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
前記第1の仮想ブロック内の前記第1のブートローダの前記第1の部分中に含まれるヘッダ情報を走査することと、
前記ヘッダ情報に基づいて、前記第1のブートローダのサイズおよび前記仮想ブロックのサイズのうち少なくとも1つを判断することとをさらに含む動作をプロセッサに実施させるように構成される、請求項66に記載の非一時的コンピュータ可読記憶媒体。
【請求項６８】
前記記憶されたプロセッサ実行可能ソフトウェア命令が、
第2のリードライトメモリデバイスの第3の仮想ブロック内の第2のブートローダの第1の部分にアクセスすることであって、ページサイズおよびデバイス固有の不良ブロックアルゴリズム特性のうちの少なくとも1つが、前記第1のリードライトメモリデバイスと前記第2のリードライトメモリデバイスとの間で異なる、ことと、
前記仮想境界コードを求めて、前記第2のリードライトメモリデバイスを走査することと、
前記仮想境界コードを認識したことに応答して、前記第2のリードライトメモリデバイスの第4の仮想ブロック内の前記第2のブートローダの第2の部分にアクセスすることと、
前記第2のブートローダの前記第1の部分および前記第2のブートローダの前記第2の部分に基づいて、前記第2のブートローダを読み取ることとをさらに含む動作をプロセッサに実施させるように構成される、請求項62に記載の非一時的コンピュータ可読記憶媒体。