(57)【要約】【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の回路の機能素子として使用される第１の縦構造キャパシタと、
第２の回路の機能素子として使用され、前記第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、を備える半導体装置であって、
前記第１の縦構造キャパシタにより形成される第１の領域は、前記第２の縦構造キャパシタにより形成される第２の領域に隣接している、又は、包含されていることを特徴とする半導体装置。
【請求項２】
前記第１の領域は、少なくても１以上の前記第１の縦構造キャパシタより形成される請求項１の半導体装置。
【請求項３】
前記第１の縦構造キャパシタと半導体基板との接合力は、前記第２の縦構造キャパシタと前記半導体基板との接合力よりも低い請求項１又は２の半導体装置。
【請求項４】
複数の前記第１の領域が、前記第２の領域に隣接している、又は、包含されている請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
さらに、複数の前記第１及び第２の回路を含み、
前記複数の第２の回路はそれぞれ隣接すると共に、前記複数の第２の縦構造キャパシタが、互いに隣接することにより第３の領域を形成し、
前記第１の領域は、前記第３の領域に隣接している、又は、包含されている請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第１及び第２の回路を含む第１の機能ブロックと、
前記第１の機能ブロックと隣接し、前記第２の回路を含む第２の機能ブロックと、
を備え、
前記第１の機能ブロックに含まれる前記第１の縦構造キャパシタは、前記第１の機能ブロックの外周、かつ、前記第２の機能ブロックに含まれる第２の縦構造キャパシタに隣接して配置される請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記第１の領域は、前記第１又は第２の機能ブロックに含まれる前記複数の第２の縦構造キャパシタが、互いに隣接することで形成する第４の領域に隣接している、又は、包含されている請求項６の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦構造キャパシタを備える半導体装置に関する。特に、縦構造キャパシタを備える半導体装置のレイアウトに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を初めとした半導体装置には、多数のキャパシタが使用されている。このようなキャパシタは、内部電源生成回路等の周辺回路に使用される場合が多い。また、ＤＲＡＭ等の半導体装置には、小型化に対する恒常的な要望が存在する。半導体装置を搭載する電子機器からの要望と、チップサイズの縮小に伴うコストダウンの実現のためである。
【０００３】
内部電源生成回路等が配置される周辺領域において、筒状の下部電極内に柱上の上部電極が収まる構造を持った縦構造キャパシタが使用されている。図２は、縦構造キャパシタの一例を示す斜視図である。図３は、縦構造キャパシタの断面図の一例である。図２及び図３に示すように、半導体装置には、円筒形のキャパシタが３次元的に配置されている。縦構造キャパシタの集積率は高く、限られた面積に大容量の縦構造キャパシタを配置することで、半導体装置のチップサイズが縮小できる。
【０００４】
ここで、特許文献１において、同じ容量を持つ容量素子を単位容量とし、単位容量を並列接続した容量素子が開示されている。単位容量を並列接続することで、寄生容量を単位容量の容量値に比例させることで寄生容量の影響を排除している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１０８３６７号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００７】
上述のように、縦構造キャパシタはチップサイズの縮小に貢献するが、縦構造キャパシタのサイズ（容量）には制約がある。
【０００８】
縦構造キャパシタは溝の面で容量を構成するため、その集積度を高めるためには、溝の深さを深くすることが有効である。そのため、縦構造キャパシタは高さ方向に大きくなる傾向にある。即ち、縦構造キャパシタにおいて、底面積と高さの比率は拡大する（キャパシタの体積に対する底面積の割合が減少する）傾向にある。
【０００９】
この底面積が縮小すると、縦構造キャパシタが剥離する問題が起きる。縦構造キャパシタの底面積が縮小すると、縦構造キャパシタと半導体基板との接合力が低下するためである。その結果、半導体基板の反り等の外部ストレスの影響を受け、縦構造キャパシタが剥離する。さらに、縦構造キャパシタの底面積が縮小すると、縦構造キャパシタを複数集めた縦構造キャパシタの集合体も剥離してしまうという問題が起きる。このような縦構造キャパシタ（及びその集合体）が剥離するという問題を解決するため、縦構造キャパシタのサイズは一定値以上（底面積が一定値以上）とすることを設計制約として規定している。そのため、小容量の縦構造キャパシタが必要な場合には、複数の縦構造キャパシタを直列接続することにより、容量値を下げる等の対応が必要となる。
【００１０】
しかし、このような対応を行うと、必然的にチップサイズが増加してしまう。以上のとおり、縦構造キャパシタの使用には、解決すべき問題点が存在する。そのため、縦構造キャパシタの使用時のチップサイズの増加を抑制した半導体装置が、望まれる。
【課題を解決するための手段】
【００１１】
本発明の第１の視点によれば、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、前記第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、を備える半導体装置であって、前記第１の縦構造キャパシタにより形成される第１の領域は、前記第２の縦構造キャパシタにより形成される第２の領域に隣接している、又は、包含されている半導体装置が提供される。
【発明の効果】
【００１２】
本発明によれば、縦構造キャパシタの使用時のチップサイズの増加を抑制した半導体装置が、提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】縦構造キャパシタの一例を示す斜視図である。
【図３】縦構造キャパシタの断面図の一例である。
【図４】半導体装置１の全体構成の一例を示す図である。
【図５】図４に示す半導体装置１のレイアウトの一例を示す図である。
【図６】図４に示す内部電源生成回路１０の構成の一例を示す図である。
【図７】図４に示す内部電源生成回路１０の回路構成の一例を示す図である。
【図８】図７に示すアンプ１０３の回路構成の一例を示す図である。
【図９】図７に示すバッファＢ０１の回路構成の一例を示す図である。
【図１０】図６に示すリファレンス電圧生成回路１００のレイアウトの一例を示す図である。
【図１１】図１０の位相補償容量Ｃ０１のレイアウトに該当する部分を拡大した際の一例を示す図である。
【図１２】縦構造キャパシタのサイズを大きくした際の影響を説明するための図である。
【図１３】大きなサイズの縦構造キャパシタを並べた際の影響を説明するための図である。
【図１４】本発明の第１の実施形態に係るリファレンス電圧生成回路２００の構成の一例を示す図である。
【図１５】本発明の第１の実施形態に係るリファレンス電圧生成回路２００のレイアウトの一例を示す図である。
【図１６】本発明の第２の実施形態に係るリファレンス電圧生成回路２００のレイアウトの一例を示す図である。
【図１７】本発明の第３の実施形態に係るリファレンス電圧生成回路２００のレイアウトの一例を示す図である。
【図１８】本発明の第４の実施形態に係るリファレンス電圧生成回路２００のレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１４】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。ただし、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることはいうまでもない。
【００１５】
上述のように、小容量の縦構造キャパシタを使用する際には、そのサイズを一定値以上にするといった設計制約が存在する。あまりに小容量の縦構造キャパシタを製造すると、キャパシタが剥離する虞があるためである。しかし、このような対応を行うと必然的にチップサイズが増加してしまう。そのため、縦構造キャパシタの使用時のチップサイズの増加を抑制した半導体装置が、望まれる。
【００１６】
そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。
【００１７】
第１の縦構造キャパシタは、単独で配置しようとすれば、そのサイズが設計制約に抵触してしまう程度の容量を持つキャパシタとする。一方、第２の縦構造キャパシタは第１の縦構造キャパシタと比較して極めて容量の大きい（サイズの大きい）キャパシタとする。
【００１８】
図１に半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。なお、第１の縦構造キャパシタを第２の縦構造キャパシタに包含させるとは、第１の縦構造キャパシタによる形成される第１の領域が、第２の縦構造キャパシタにより形成される第２の領域に含まれている状態のみならず、囲まれている状態（第１の領域の一部が第２の領域の外部と接している状態）も含まれる。
【００１９】
ここで、小容量のキャパシタをレイアウトする際に、大容量の縦構造キャパシタに隣接、又は、包含させると小容量のキャパシタが剥離するという問題を解決することができる（理由については後述する）。そこで、第１の縦構造キャパシタを、第１の回路から分離し（別セルとして設計し）、第２の回路で使用される第２の縦構造キャパシタに隣接、又は、包含されるようにレイアウトする。
【００２０】
その結果、小容量の縦構造キャパシタが剥離するという問題を解決すると共に、所望の容量を必要最小限のサイズで実現できるため、半導体装置のチップサイズを縮小することが可能になる。
【００２１】
次に、縦構造キャパシタを使用する半導体装置１の概略と、そのレイアウトについて説明する。
【００２２】
初めに、半導体装置１の概略について説明する。
【００２３】
図４は、半導体装置１の全体構成の一例を示す図である。半導体装置１は、コマンド端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ）と、リセット端子（／ＲＳＴ）と、アドレス端子ＡＤＤと、電源端子（ＶＤＤ、ＧＮＤ）と、クロック端子（ＣＫ、／ＣＫ）と、データ端子ＤＱ等の端子を備えている。
【００２４】
図４に示す半導体装置１は、内部電源生成回路１０と、クロック入力回路１１と、ＤＬＬ回路１２と、タイミングジェネレータ１３と、コマンド入力回路１４と、コマンドデコード回路１５と、モードレジスタ１６と、リフレッシュ制御回路１７と、アドレス入力回路１８と、アドレスラッチ回路１９と、ＦＩＦＯ回路２０と、入出力バッファ２１と、アレイ領域２２から構成されている。
【００２５】
内部電源生成回路１０は、半導体装置１の周辺回路で使用する周辺電圧を生成する。半導体装置１は、外部から定電源供給を受け、内部で数種の周辺電圧を生成している。
【００２６】
クロック入力回路１１は、内部から入力される差動クロック（ＣＫ、／ＣＫ）を受け付け、単相クロックＣＬＫＩＮを出力する。
【００２７】
ＤＬＬ回路１２は、単相クロックＣＬＫＩＮを遅延させることで、内部クロックＬＣＬＫを生成する。
【００２８】
タイミングジェネレータ１３は、半導体装置１の内部で使用する制御信号の同期を取るための信号を生成する。
【００２９】
半導体装置１に対するコマンドは、コマンド端子を介して、コマンド入力回路１４により受け付けられる。具体的には、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路１５によってデコードされ、デコード結果は、モードレジスタ１６、アレイ領域２２に出力される。
【００３０】
モードレジスタ１６は、外部から発行されるモードレジスタセット（ＭＲＳ）コマンドで定まる半導体装置１の動作モードを保持する。
【００３１】
リフレッシュ制御回路１７は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。
【００３２】
外部から発行されたアドレス信号は、アドレス入力回路１８により受け付けられ、アドレスラッチ回路１９においてラッチされる。アドレス信号は、モードレジスタ１６及びアレイ領域２２内のカラムデコーダ及びロウデコーダに供給される。
【００３３】
アレイ領域２２は、メモリセル、カラムデコーダ、ロウデコーダ等で構成される領域である。カラムデコーダ及びロウデコーダでアドレス信号をデコードし、メモリセルにおいてデータの保持を行う。
【００３４】
データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータはＦＩＦＯ回路２０及び入出力バッファ２１を介して、データ端子ＤＱから出力される。データの書き込み動作時においては、データ端子ＤＱに入力されたライトデータは入出力バッファ２１及びＦＩＦＯ回路２０を介して、選択されたメモリセルに書き込まれる。
【００３５】
次に、半導体装置１のレイアウトについて説明する。
【００３６】
図５は、半導体装置１のレイアウトの一例を示す図である。半導体装置１には、アドレス端子ＡＤＤ等が接続されるアドレス側周辺領域と、メモリセルアレイ、カラムデコーダ等から構成されるアレイ領域と、データ端子ＤＱ等が接続されるデータ側周辺領域と、センター側周辺領域、の各領域が存在する。
【００３７】
アドレス側周辺領域には、アドレス端子ＡＤＤ等と接続するためのパッドが複数存在する。同様に、データ側周辺領域には、データ端子ＤＱ等と接続するためのパッドが複数存在する。さらに、アドレス側周辺領域、データ側周辺領域及びセンター側周辺領域には、内部電源生成回路１０を初めとした周辺回路がレイアウトされる。
【００３８】
次に、縦構造キャパシタを含む回路のレイアウトについて説明する。ここでは、縦構造キャパシタを含む回路として内部電源生成回路１０を例に取り説明する。
【００３９】
図６は、内部電源生成回路１０の構成の一例を示す図である。
【００４０】
上述のように、内部電源生成回路１０は、半導体装置１の内部で使用する数種の周辺電圧を生成する回路である。その際に、抵抗分圧等によって基準となる電圧（リファレンス電圧）を生成し、このリファレンス電圧をアンプ回路によって増幅し、内部回路に周辺電圧を供給する。アンプ回路の出力に対しては、位相補償のために小容量のキャパシタが接続されている。また、アンプ回路における電流供給能力の不足を補うため、半導体装置１の各所に配置したバッファ回路で電流増幅を行っている。
【００４１】
内部電源生成回路１０は、リファレンス電圧生成回路１００と、バッファＢ０１〜Ｂ０４により構成されている。
【００４２】
リファレンス電圧生成回路１００は、半導体装置１の外部から供給された電源電圧ＶＤＤに基づいて、リファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成する。
【００４３】
バッファＢ０１〜Ｂ０４は、リファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を電流増幅し、内部回路に出力する。
【００４４】
さらに、リファレンス電圧生成回路１００は、ラダー抵抗１０１と、安定化容量１０２と、複数のアンプ１０３から構成されている。なお、図６に示すリファレンス電圧生成回路１００は、４個のアンプ１０３を備えるものとして以下の説明をするが、アンプ１０３の個数を限定する趣旨ではない。アンプ回路１０３の個数等は、適宜変更可能である。
【００４５】
図７は、内部電源生成回路１０の回路構成の一例を示す図である。
【００４６】
内部電源生成回路１０に供給される電源電圧ＶＤＤと接地電圧ＧＮＤ間に、安定化容量１０２が接続される。なお、図７において、アンプ１０３及びバッファＢ０１〜Ｂ０４への電源供給に関する接続は省略している。
【００４７】
ラダー抵抗１０１は、抵抗Ｒ０１〜Ｒ１２を直列接続した構成を備えている。ラダー抵抗１０１は、電源電圧ＶＤＤと接地電圧ＧＮＤを受け付け、抵抗分圧によりリファレンス電圧ＶＲ１〜ＶＲ４を生成する。
【００４８】
安定化容量１０２により、リファレンス電圧生成回路１００の電源に発生するノイズを抑止する。安定化容量１０２は、上述の第２の縦構造キャパシタに相当する。
【００４９】
アンプ１０３は、ラダー抵抗１０１から生成されたリファレンス電圧ＶＲ１〜ＶＲ４の電圧増幅を行う。アンプ１０３は、電圧増幅部Ａ０１と位相補償容量Ｃ０１から構成されている。位相補償容量Ｃ０１には、安定化容量１０２の５０分の１程度の容量を持つキャパシタが使用される。位相補償容量Ｃ０１は、上述の第１の縦構造キャパシタに相当する。
【００５０】
図８は、アンプ１０３の回路構成の一例を示す図である。アンプ１０３の電圧増幅部Ａ０１は、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０３と、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２と、抵抗Ｒ１３及びＲ１４から構成されている。
【００５１】
電圧増幅部Ａ０１の出力端（Ｐチャンネル型ＭＯＳトランジスタＰ０２のドレイン端子、Ｎチャンネル型ＭＯＳトランジスタＮ０３のドレイン端子及び抵抗Ｒ１３の接続ノード）に位相補償容量Ｃ０１の一端は接続される。電圧増幅部Ａ０１は、抵抗Ｒ１３とＲ１４を適宜選択することによって、増幅率の変更が可能である。
【００５２】
図９は、バッファＢ０１の回路構成の一例を示す図である。なお、バッファＢ０１〜Ｂ０４は同一の構成のため、バッファＢ０２〜Ｂ０４に関する説明は省略する。
【００５３】
バッファＢ０１は、Ｎチャンネル型ＭＯＳトランジスタＮ０４〜Ｎ０７と、Ｐチャンネル型ＭＯＳトランジスタＰ０３〜Ｐ０５と、容量Ｃ０２から構成されている。Ｐチャンネル型ＭＯＳトランジスタＰ０５に電流供給能力の高い（サイズが大きい）トランジスタを採用することにより、電流増幅を実現する。
【００５４】
バッファＢ０１は、Ｎチャンネル型ＭＯＳトランジスタＮ０５のゲート端子で受け付けたリファレンス電圧Ｖｒｅｆ１を電流増幅し、出力端子から内部回路に周辺電圧の供給を行う。また、バッファＢ０１の出力端子には容量Ｃ０２が接続される。この容量Ｃ０２の容量は、安定化容量１０２と略同程度のものが使われ、バッファＢ０１から供給する電圧のノイズ発生を抑制する。
【００５５】
次に、リファレンス電圧生成回路１００のレイアウトについて説明する。
【００５６】
図１０は、リファレンス電圧生成回路１００のレイアウトの一例を示す図である。リファレンス電圧生成回路１００は、ラダー抵抗１０１と、安定化容量１０２と、複数のアンプ１０３と、がそれぞれ別セルとしてレイアウトされる。
【００５７】
各アンプ１０３の位相補償容量Ｃ０１には、縦構造キャパシタが使用される。アンプ１０３は、同一のセルとして設計されているため、縦構造キャパシタ（位相補償容量Ｃ０１）も、それぞれのアンプ１０３内に単独で配置されている（他の容量等と隣接等していない）。
【００５８】
上述のように、位相補償容量Ｃ０１の容量値は極めて小さく、位相補償容量Ｃ０１を単一の縦構造キャパシタで形成すると、そのサイズは縦構造キャパシタを使用する際の設計制約に抵触する。そこで、設計制約を満足する程度のサイズの縦構造キャパシタを複数レイアウトし、これらの縦構造キャパシタを直列に接続することで所望の容量値を得ている。図１０においては、４個の縦構造キャパシタを直列接続している。なお、図１０において、電圧増幅部Ａ０１のレイアウトに関しては図示していない。電圧増幅部Ａ０１も、それぞれのアンプ１０３内に配置される。
【００５９】
図１１は、位相補償容量Ｃ０１のレイアウトに該当する部分を拡大した際の一例を示す図である。図１１に示すように、位相補償容量Ｃ０１は複数の縦構造キャパシタを直列接続することで、所望の容量値を得ている。
【００６０】
しかし、このようなレイアウトは必ずしも基板面積を有効使用しているとはいえない。仮に、縦構造キャパシタを使用する際の設計制約がないものとすると、所望の容量値を持つ縦構造キャパシタは、図１１に示す縦構造キャパシタ１つあたりの占有面積よりもさらに小さい面積で実現できるためである。従って、縦構造キャパシタを使用する回路の面積も必然的に大きくなり、結果的に半導体装置１のチップサイズも増加する要因となる。
【００６１】
さらに、縦構造キャパシタのサイズが大きくなると、縦構造キャパシタ内部、又は、縦構造キャパシタ相互間の寄生抵抗や寄生容量による影響が顕著になる。図１２は、縦構造キャパシタのサイズを大きくした際の影響を説明するための図である。図１２に示すように、縦構造キャパシタのサイズを大きくすると内部の寄生抵抗及び寄生容量が増大する。
【００６２】
図１３は、大きなサイズの縦構造キャパシタを並べた際の影響を説明するための図である。図１３に示すように、縦構造キャパシタを複数並べると配線を迂回させる必要があり、寄生抵抗及び寄生容量が増加する要因となる。
【００６３】
このような寄生抵抗及び寄生容量を予め想定して回路を設計することは困難である。しかし、このような寄生成分の影響を考慮しなければ、実際の回路の挙動がシミュレーション結果と異なり、製品の性能劣化の原因となりかねない。
【００６４】
以上のように、縦構造キャパシタを複数使用して所望の容量値を得るというレイアウトには、チップサイズの観点及び回路品質の観点、いずれにおいても問題がある。
【００６５】
［第１の実施形態］
次に、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態に係る半導体装置２の全体構成及び全体のレイアウトに関しては、半導体装置１と相違する点がないため、図４及び図５に相当する説明は省略する。
【００６６】
図１４は、本実施形態に係るリファレンス電圧生成回路２００の構成の一例を示す図である。図１４において図６と同一構成要素には、同一の符号を表し、その説明を省略する。リファレンス電圧生成回路１００とリファレンス電圧生成回路２００の相違点は、アンプ１０３を電圧増幅部１０４と位相補償容量Ｃ０３に分離した点である。従って、回路図上ではリファレンス電圧生成回路１００とリファレンス電圧生成回路２００は、同一の回路として表現できる。
【００６７】
しかし、本実施形態に係るリファレンス電圧生成回路２００では、電圧増幅部１０４と位相補償容量Ｃ０３を分離して、別セルとして扱うことでレイアウトの自由度を高めている。同時に、小容量の縦構造キャパシタが剥離する問題を、１つあたり縦構造キャパシタのサイズを制約するのとは異なる方法で解決する。
【００６８】
具体的には、小容量の縦構造キャパシタを、大容量の縦構造キャパシタに隣接、又は、包含するようにレイアウトする。大容量の縦構造キャパシタと半導体基板との間の接合力は強いため、半導体装置の製造工程において、反り等の外部ストレスが加わったとしても、大容量の縦構造キャパシタの周辺及びその内部に対する影響は緩和される。その結果、小容量の縦構造キャパシタを、大容量の縦構造キャパシタに隣接、又は、包含させることで、縦構造キャパシタの剥離が防止できる。
【００６９】
図１５は、リファレンス電圧生成回路２００のレイアウトの一例を示す図である。図１０に示す位相補償容量Ｃ０１と図１５に示す位相補償容量Ｃ０３は同じ容量値であるが、その容量値の実現方法が異なる。
【００７０】
位相補償容量Ｃ０１では、設計制約を満足するサイズを持つ縦構造キャパシタを直列に接続して、所望の容量値を得ている。一方、図１５に示す位相補償容量Ｃ０３では、所望の容量値を持つ縦構造キャパシタを安定化容量１０２に囲まれた領域にレイアウトしている。
【００７１】
より具体的には、位相補償容量Ｃ０３を電圧増幅部１０４から分離（アンプ１０３から位相補償容量を切り出し）し、位相補償容量Ｃ０３を一箇所に集中してレイアウトする。さらに、一箇所に纏めてレイアウトした位相補償容量Ｃ０３を包含するように安定化容量１０２をレイアウトする。
【００７２】
上述のように、小容量の縦構造キャパシタであっても、大容量の縦構造キャパシタに隣接、又は、包含させることで製造工程での問題を解決することができる（剥離を防ぐことができる）。すると、１つのあたりの位相補償容量Ｃ０３の占有面積は大幅に減少する。例えば、位相補償容量Ｃ０１を実現するために、４つの縦構造キャパシタを直列に接続する場合と比較し、４分の１以下の面積で位相補償容量Ｃ０３が実現できることになる。
【００７３】
縦構造キャパシタ自体のサイズが減少するため、半導体装置２のチップサイズを削減することができる。さらに、小容量のキャパシタは内部電源生成回路１０以外にも様々な回路で大量に使用されており、これらのキャパシタの全てを最小の占有面積で実現すれば、半導体装置２のチップサイズ削減に対する効果は非常に高い。
【００７４】
なお、位相補償容量Ｃ０１を実現するにあたり、ＭＯＳトランジスタを使用することが考えられる。この場合には、小容量のキャパシタを実現することは可能であるが、縦構造キャパシタを直列する場合と比較しても、より多くの面積を必要としてしまう。即ち、占有面積の観点からは、小容量のキャパシタをＭＯＳトランジスタで実現する利点はない。
【００７５】
以上のように、位相補償容量等の小容量のキャパシタを縦構造キャパシタで実現すると共に、縦構造キャパシタを使用する回路から分離する（別セルとして扱う）。さらに、分離した縦構造キャパシタを大容量の縦構造キャパシタに隣接、又は、包含させてレイアウトすることにより、製造工程で縦構造キャパシタが剥離するという問題を解決する。
【００７６】
その結果、縦構造キャパシタの剥離を回避するために、必要あった設計制約を適用する必要がなく、所望の容量値を得るために縦構造キャパシタを直列に接続するというレイアウトは不要になる。そのため、小容量のキャパシタを実現するために必要であった面積が縮小し、半導体装置２のチップサイズも縮小する。
【００７７】
また、縦構造キャパシタ自体のサイズが減少するため、キャパシタ内部の寄生抵抗及び寄生容量が減少する。その結果、これらの寄生抵抗及び寄生容量が要因となり、半導体装置２が予期せぬ動作をすることを防止し、回路品質の向上に貢献する。
【００７８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００７９】
本実施形態に係る半導体装置３の全体構成及び全体のレイアウトに関しては、半導体装置１と相違する点がないため、図４及び図５に相当する説明は省略する。また、半導体装置２及び半導体装置３に係るリファレンス電圧生成回路２００の構成は同一であるため、半導体装置３の図１４に相当する説明は省略する。半導体装置２と半導体装置３の相違点は、縦構造キャパシタのレイアウト方法である。
【００８０】
図１６は、リファレンス電圧生成回路２００のレイアウトの一例を示す図である。図１６において図１５と同一構成要素には、同一の符号を表し、その説明を省略する。なお、図１６においては、電圧増幅部１０４から各位相補償容量Ｃ０３までの配線及び位相補償容量Ｃ０３から各周辺回路への配線は、図示していない（以下の実施形態の説明で用いる図面も同様）。
【００８１】
半導体装置２においては、位相補償容量Ｃ０３を一箇所に集中してレイアウトし、安定化容量１０２に包含させていた。本実施形態に係る半導体装置３においては、位相補償容量Ｃ０３安定化容量１０２の一箇所に集中してレイアウトするのではなく、位相補償容量Ｃ０３を少数ずつ安定化容量１０２に包含させる。
【００８２】
その結果、位相補償容量Ｃ０３を集中してレイアウトする必要がなくなり、電圧増幅部１０４から位相補償容量Ｃ０３までの配線が迂回することがない。そのため、寄生抵抗及び寄生容量を最小化でき、回路の品質を向上させることができる。
【００８３】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００８４】
本実施形態に係る半導体装置４の全体構成及び全体のレイアウトに関しては、半導体装置１と相違する点がないため、図４及び図５に相当する説明は省略する。また、半導体装置２及び半導体装置４に係るリファレンス電圧生成回路２００の構成は同一であるため、半導体装置４の図１４に相当する説明は省略する。半導体装置２と半導体装置４の相違点は、縦構造キャパシタのレイアウト方法である。
【００８５】
図１７は、リファレンス電圧生成回路２００のレイアウトの一例を示す図である。図１７において図１５と同一構成要素には、同一の符号を表し、その説明を省略する。
【００８６】
半導体装置２及び３においては、位相補償容量Ｃ０３を安定化容量１０２に包含させてレイアウトしていた。半導体装置４においては、位相補償容量Ｃ０３をリファレンス電圧生成回路２００の外周付近にレイアウトする。
【００８７】
リファレンス電圧生成回路２００に隣接して大容量の縦構造キャパシタを備える内部回路ブロック３００及び４００が、レイアウトされているものとする。位相補償容量Ｃ０３を、リファレンス電圧生成回路２００とは別の回路ブロックが備える容量に隣接させることによっても、縦構造キャパシタの剥離を防ぐことができる。
【００８８】
なお、内部回路ブロック３００及び４００の容量も位相補償容量Ｃ０３に隣接するように、回路ブロックの外周にレイアウトする。また、リファレンス電圧生成回路２００が備える安定化容量１０２に隣接して位相補償容量Ｃ０３をレイアウト可能なことは当然である。ここで、内部回路ブロック３００又は４００には、ＤＬＬ回路、フューズ回路、温度センサー回路等が考えられる。
【００８９】
このように、各回路が備える容量を最適にレイアウトすることによって、回路品質の向上とチップサイズの削減を実現することができる。
【００９０】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。
【００９１】
本実施形態に係る半導体装置５の全体構成及び全体のレイアウトに関しては、半導体装置１と相違する点がないため、図４及び図５に相当する説明は省略する。また、半導体装置２及び半導体装置５に係るリファレンス電圧生成回路２００の構成は同一であるため、半導体装置５の図１４に相当する説明は省略する。半導体装置２と半導体装置５の相違点は、縦構造キャパシタのレイアウト方法である。
【００９２】
図１８は、リファレンス電圧生成回路２００のレイアウトの一例を示す図である。図１８において図１５と同一構成要素には、同一の符号を表し、その説明を省略する。
【００９３】
半導体装置４では、位相補償容量Ｃ０３をリファレンス電圧生成回路２００の外周付近にレイアウトする。半導体装置５においては、位相補償容量Ｃ０３をリファレンス電圧生成回路２００の外周付近に集中させ、かつ、他の内部回路ブロックが備える容量（小容量のキャパシタを含む）に隣接させてレイアウトする。
【００９４】
半導体装置５においても、リファレンス電圧生成回路２００に隣接して大容量の縦構造キャパシタを備える内部回路ブロック３００、４００及び５００が、レイアウトされているものとする。さらに、内部回路ブロック３００及び５００にも、小容量のキャパシタが存在し、これらのキャパシタは縦構造キャパシタにより実現されている。
【００９５】
半導体装置５においては、各回路が備える縦構造キャパシタをそれぞれの境界付近に集中して配置すると共に、縦構造キャパシタがレイアウトされた領域を大容量の縦構造キャパシタで取り囲んでいる。即ち、位相補償容量Ｃ０３を含む縦構造キャパシタの領域を大容量の縦構造キャパシタで包含することによって、リファレンス電圧生成回路２００内のレイアウトを最適化するだけではなく、他の回路ブロックのレイアウトも最適化する（回路ブロックのサイズを縮小する）。
【００９６】
その結果、縦構造キャパシタの剥離を防止すると共に、半導体装置５全体のレイアウトが最適化され、チップサイズの削減を実現することができる。同時に、回路品質の向上も実現できる。
【００９７】
ここで、本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。さらに、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ;ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。さらに、装置内に一部のバイポーラ型トランジスタを有しても良い。さらに、Ｎチャンネル型ＭＯＳトランジスタは、第１導電型のトランジスタ、Ｐチャンネル型ＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。
【００９８】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９９】
１〜５  半導体装置
１０  内部電源生成回路
１１  クロック入力回路
１２  ＤＬＬ回路
１３  タイミングジェネレータ
１４  コマンド入力回路
１５  コマンドデコード回路
１６  モードレジスタ
１７  リフレッシュ制御回路
１８  アドレス入力回路
１９  アドレスラッチ回路
２０  ＦＩＦＯ回路
２１  入出力バッファ
２２  アレイ領域
１００、２００  リファレンス電圧生成回路
１０１  ラダー抵抗
１０２  安定化容量
１０３  アンプ
１０４  Ａ０１  電圧増幅部
３００、４００、５００  内部回路ブロック
Ｂ０１〜Ｂ０４  バッファ
Ｃ０１、Ｃ０３  位相補償容量
Ｃ０２  容量
Ｎ０１〜Ｎ０７  Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０５  Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１〜Ｒ１４  抵抗
【図１】
2013016719.tif 000003
【図２】
2013016719.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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