(57)【要約】      （修正有）【課題】第１の金属膜及び第１のドープドポリシリコン膜を有する第１のゲート電極と、第１の金属膜よりも厚さの厚い第２の金属膜及び第２のドープドポリシリコン膜を有する第２のゲート電極と、を異方性エッチングにより形成する際、第１のゲート電極が形成される第１の活性領域のオーバーエッチング量を低減可能な半導体装置及びその製造方法を提供する。【解決手段】第１のゲート絶縁膜３１上に配置された第１の金属膜４７、及び第１の金属膜４７上に積層された第１のドープドポリシリコン膜４８を含む第１のゲート電極３２と、第２のゲート絶縁膜４１上に配置され、かつ第１の金属膜４７よりも厚さの厚い第２の金属膜５７、及び第２の金属膜５７上に積層され、かつ第１のドープドポリシリコン膜４８よりもエッチングの速い第２のドープドポリシリコン膜５８を含む第２のゲート電極４２と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１の活性領域上に配置された第１のゲート絶縁膜、及び該第１のゲート絶縁膜上に設けられた第１のゲート電極を含む第１のトランジスタと、
前記第１の活性領域とは分離された前記半導体基板の第２の活性領域上に設けられた第２のゲート絶縁膜、及び該第２のゲート絶縁膜上に設けられた第２のゲート電極を含む第２のトランジスタと、
を有し、
前記第１のゲート電極が、前記第１のゲート絶縁膜上に配置された第１の金属膜と、該第１の金属膜上に積層された第１のドープドポリシリコン膜と、を含み、
前記第２のゲート電極が、前記第２のゲート絶縁膜上に配置され、かつ前記第１の金属膜よりも厚さの厚い第２の金属膜と、該第２の金属膜上に積層され、かつ第１のドープドポリシリコン膜よりもエッチングの速い第２のドープドポリシリコン膜と、を含むことを特徴とする半導体装置。
【請求項２】
前記第１のドープドポリシリコン膜は、ｐ型不純物イオンがドーピングされたポリシリコン膜であり、
前記第２のドープドポリシリコン膜は、ｎ型不純物イオンがドーピングされたポリシリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のドープドポリシリコン膜の厚さは、前記第１のドープドポリシリコン膜の厚さと等しいことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１のトランジスタは、ｎ型ＭＯＳトランジスタであり、
前記第２のトランジスタは、ｐ型ＭＯＳトランジスタであることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第１及び第２のゲート絶縁膜は、誘電率が３．９よりも大きい高誘電率絶縁膜であることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の金属膜の厚さは、前記第１のトランジスタの閾値電圧に基づいて決定され、
前記第２の金属膜の厚さは、前記第２のトランジスタの閾値電圧に基づいて決定されることを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第１のゲート電極は、前記第１のドープドポリシリコン膜上に積層された第３の金属膜を有し、
前記第２のゲート電極は、前記第２のドープドポリシリコン膜上に前記第３の金属膜を有することを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記第１及び第２のトランジスタは、ＤＲＡＭの周辺回路用トランジスタであり、
前記第１及び第２のゲート電極は、前記ＤＲＡＭのワード線として機能することを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第１のトランジスタは、前記第１の活性領域に、前記第１のゲート電極を挟み込むように配置された一対の不純物拡散領域を有し、
前記第２のトランジスタは、前記第２の活性領域に、前記第２のゲート電極を挟み込むように配置された一対の不純物拡散領域を有することを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
【請求項１０】
第１のトランジスタが形成される半導体基板の第１の活性領域上、及び該第１の活性領域とは分離され、第２のトランジスタが形成される前記半導体基板の第２の活性領域上を覆う絶縁膜を形成する工程と、
前記絶縁膜を介して、前記第１の活性領域上に第１の金属膜を形成する工程と、
前記絶縁膜を介して、前記第２の活性領域上に前記第１の金属膜よりも厚さの厚い第２の金属膜を形成する工程と、
前記第１の活性領域に形成された前記絶縁膜上に、前記第１の金属膜を覆う第１のドープドポリシリコン膜を形成する工程と、
前記第２の活性領域に形成された前記絶縁膜上に、前記第２の金属膜を覆うと共に、前記第１のドープドポリシリコン膜よりもエッチング速度の速い第２のドープドポリシリコン膜を形成する工程と、
異方性エッチングにより、前記第１のドープドポリシリコン膜、前記第２のドープドポリシリコン膜、前記第１の金属膜、前記第２の金属膜、及び前記絶縁膜をパターニングすることで、前記第１の活性領域上に配置され、前記絶縁膜よりなる第１のゲート絶縁膜と、該第１のゲート絶縁膜上に配置され、前記第１のドープドポリシリコン膜及び前記第１の金属膜が順次積層された第１のゲート電極と、前記第２の活性領域上に配置され、前記絶縁膜よりなる第２のゲート絶縁膜と、該第２のゲート絶縁膜上に配置され、前記第２のドープドポリシリコン膜及び前記第２の金属膜が順次積層された第２のゲート電極と、を一括形成するエッチング工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１及び第２のドープドポリシリコン膜を形成する工程の前に、前記第１及び第２の活性領域に形成された前記絶縁膜上に、前記第１及び第２の金属膜を覆うポリシリコン膜を形成する工程を有し、
前記第１のドープドポリシリコン膜は、前記ポリシリコン膜のうち、前記第１の活性領域に形成された部分に、ｐ型不純物イオンを選択的にドーピングすることで形成し、
前記第２のドープドポリシリコン膜は、前記ポリシリコン膜のうち、前記第２の活性領域に形成された部分に、ｎ型不純物イオンを選択的にドーピングすることで形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１のトランジスタとして、ｎ型ＭＯＳトランジスタを形成し、
前記第２のトランジスタとして、ｐ型ＭＯＳトランジスタを形成することを特徴とする請求項１０または１１記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属膜の厚さは、前記第１のトランジスタの閾値電圧に基づいて決定され、
前記第２の金属膜の厚さは、前記第２のトランジスタの閾値電圧に基づいて決定されることを特徴とする請求項１０ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記絶縁膜を形成する工程では、前記絶縁膜として、誘電率が３．９よりも大きい高誘電率絶縁膜を形成することを特徴とする請求項１０ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記エッチング工程の前に、前記第１及び第２のドープドポリシリコン膜上を覆う第３の金属膜を形成する工程を有し、
前記エッチング工程では、前記異方性エッチングにより、前記第１のドープドポリシリコン膜、前記第２のドープドポリシリコン膜、前記第１の金属膜、前記第２の金属膜、及び前記絶縁膜と共に、前記第３の金属膜をパターニングすることを特徴とする請求項１０ないし１４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記エッチング工程後、前記第１の活性領域に、前記第１のゲート電極を挟み込むように配置された一対の不純物拡散領域を形成する工程と、
前記第２の活性領域に、前記第２のゲート電極を挟み込むように配置された一対の不純物拡散領域を形成する工程と、
を有することを特徴とする請求項１０ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のうち、相補型ＭＯＳ（以下、「ＣＭＯＳ」という）デバイスでは、ｎ型ＭＯＳ（ｎ−ｃｈａｎｎｅｌ ＭＯＳ）とｐ型ＭＯＳ（ｐ−ｃｈａｎｎｅｌ ＭＯＳ）との２種類のトランジスタが用いられる。
ｎ型ＭＯＳトランジスタは電子の移動によって、ｐ型ＭＯＳトランジスタは正孔の移動によって、それぞれ電流のオン・オフを制御している。
【０００３】
ＣＭＯＳへの高い集積度と速い動作速度が要求されるにつれて、ゲート絶縁膜及びゲート電極の超薄膜化が要求されている。
酸化シリコン（ＳｉＯ２）絶縁膜の超薄膜化による物理的／製造工程上の限界を克服するために、酸化シリコン（ＳｉＯ２）と比較して高い誘電定数を持つＨＩｇｈ−Ｋ絶縁膜（高誘電率絶縁膜）を用いたゲート絶縁膜（以下、「高誘電率ゲート絶縁膜」という）の開発が必須である。
【０００４】
高誘電率ゲート絶縁膜を使用することによって、同じ有効絶縁膜の厚さ（ＥＯＴ）で実際絶縁膜の厚さを厚くすることが可能なため、絶縁膜のリーク電流を顕著に減らすことができる（例えば、特許文献１参照。）。
【０００５】
ＨＩｇｈ−Ｋ絶縁膜をゲート絶縁膜として使用し難い理由は、ポリシリコン膜との互換性及び固定電荷についての理解不足、界面制御の難しさ、移動度の低下、及び高いゲート空乏層の形成等の問題に起因する。
【０００６】
ところで、ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）構造を持つＭＯＳトランジスタは、ゲートの空乏層の形成がなく、絶縁膜へのドーピング浸透がないという長所を持つ。
ＭＩＰＳ構造を持つＭＯＳトランジスタでは、ゲート絶縁膜上に配置された金属膜、及び該金属膜上に積層されたポリシリコン膜によりゲート電極が構成されている。
【０００７】
しかし、ＭＩＰＳ構造を持つＭＯＳトランジスタでは、挿入された金属膜（ゲート電極の構成要素の１つ）により、不純物注入による仕事関数の調節が難しい。
したがって、ＭＩＰＳ構造のＣＭＯＳでは、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタに対して相異なる仕事関数を持つゲート構造またはゲート物質の使用が要求される。
【０００８】
ｎ型ＭＯＳトランジスタのゲート電極を構成する金属膜は、ｎ型ＭＯＳトランジスタの閾値電圧を調整するための膜として機能し、ｐ型ＭＯＳトランジスタのゲート電極を構成する金属膜は、ｐ型ＭＯＳトランジスタの閾値電圧を調整するための膜として機能する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１４６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ｎ型ＭＯＳトランジスタのゲート電極を構成する金属膜とｐ型ＭＯＳトランジスタのゲート電極を構成する金属膜とを同じ金属材料で構成し、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの閾値電圧に応じて、一方の金属膜の厚さを他方の金属膜の厚さよりも厚くする場合がある。
【００１１】
この場合、厚さの異なる金属膜上に、ポリシリコン膜（ゲート電極の構成要素の１つ）を成膜し、その後、異方性エッチング法により、ポリシリコン膜、及び厚さの異なる金属膜をエッチングすることで、ｎ型ＭＯＳトランジスタのゲート電極、及びｐ型ＭＯＳトランジスタのゲート電極を一括形成する。
【００１２】
このとき、厚さ薄い金属膜のパターニングの方が、厚さの厚い金属膜のパターニングよりも速く完了するため、パターニングされた厚さの薄い金属膜の周囲に位置する半導体基板がオーバーエッチングされて、短チャネル特性が悪化してしまうという問題があった。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板の第１の活性領域上に配置された第１のゲート絶縁膜、及び該第１のゲート絶縁膜上に設けられた第１のゲート電極を含む第１のトランジスタと、前記第１の活性領域とは分離された前記半導体基板の第２の活性領域上に設けられた第２のゲート絶縁膜、及び該第２のゲート絶縁膜上に設けられた第２のゲート電極を含む第２のトランジスタと、を有し、前記第１のゲート電極が、前記第１のゲート絶縁膜上に配置された第１の金属膜と、該第１の金属膜上に積層された第１のドープドポリシリコン膜と、を含み、前記第２のゲート電極が、前記第２のゲート絶縁膜上に配置され、かつ前記第１の金属膜よりも厚さの厚い第２の金属膜と、該第２の金属膜上に積層され、かつ第１のドープドポリシリコン膜よりもエッチングの速い第２のドープドポリシリコン膜と、を含むことを特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
本発明の半導体装置によれば、第１のゲート絶縁膜上に配置された第１の金属膜、及び第１の金属膜上に積層された第１のドープドポリシリコン膜を含む第１のゲート電極と、第２のゲート絶縁膜上に配置され、かつ第１の金属膜よりも厚さの厚い第２の金属膜、及び第２の金属膜上に積層され、かつ第１のドープドポリシリコン膜よりもエッチングの速い第２のドープドポリシリコン膜を含む第２のゲート電極と、を有することで、第１のドープドポリシリコン膜、第２のドープドポリシリコン膜、第１の金属膜、及び第２の金属膜をエッチングして第１及び第２のゲート電極を一括形成する際、厚さの薄い第１の金属膜上に配置された第１のドープドポリシリコン膜のエッチングの進行を、厚さの厚い第２の金属膜上に配置された第２のドープドポリシリコン膜のエッチングの進行よりも遅くすることが可能となる。
【００１５】
これにより、厚さの薄い第１の金属膜上に配置された第１のドープドポリシリコン膜が残存した状態で、第２の金属膜のエッチングを開始することが可能となる。
したがって、第１のゲート電極の周囲に位置する半導体基板（第１の活性領域）のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１８】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。図１において、Ａは、第１のトランジスタであるｎ型ＭＯＳトランジスタ２１が形成される領域（以下、「第１のトランジスタ形成領域Ａ」という）を示しており、Ｂは、第２のトランジスタであるｐ型ＭＯＳトランジスタ２２が形成される領域（以下、「第２のトランジスタ形成領域Ｂ」という）を示している。
【００１９】
図１を参照するに、本実施の形態の半導体装置１０は、半導体基板１１と、素子分離領域１３と、第１の活性領域１５と、第２の活性領域１６と、ｐウェル領域１８と、ｎウェル領域１９と、第１のトランジスタであるｎ型ＭＯＳトランジスタ２１と、第２のトランジスタであるｐ型ＭＯＳトランジスタ２２と、キャップ絶縁膜２４Ａ，２４Ｂと、サイドウォール膜２５，２６と、を有する。
なお、本実施の形態では、半導体装置１０として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合を例に挙げて以下の説明を行う。
【００２０】
半導体基板１１としては、例えば、ｐ型シリコン単結晶基板、或いはｎ型シリコン単結晶基板等を用いることができる。図１では、半導体基板１１として、ｐ型シリコン単結晶基板を用いた場合を例に挙げて図示する。
【００２１】
素子分離領域１３は、半導体基板１１に設けられており、第１及び第２の活性領域１５，１６を区画している。素子分離領域１３の上面１３ａは、半導体基板１１の主面１１ａに対して面一とされている。
【００２２】
第１の活性領域１５は、ｎ型ＭＯＳトランジスタ２１が形成される領域である。第２の活性領域１６は、ｐ型ＭＯＳトランジスタ２２が形成される領域であり、第１の活性領域１５と隣り合う位置に設けられている。
半導体装置１０がＤＲＡＭの場合、第１及び第２の活性領域１５，１６は、メモリセル領域を囲む周辺回路領域に配置されている。
【００２３】
ｐウェル領域１８は、第１の活性領域１５に形成されており、ｎウェル領域１９は、第２の活性領域１６に形成されている。
【００２４】
ｎ型ＭＯＳトランジスタ２１は、第１のゲート絶縁膜３１と、第１のゲート電極３２と、一対のｎ型エクステンション領域３４と、一対のｎ型不純物拡散領域３５と、を有する。
第１のゲート絶縁膜３１は、第１の活性領域１５の主面（ｐウェル領域１８の主面）の中央に配置されている。第１のゲート絶縁膜３１は、誘電率が３．９よりも大きい高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）で構成されている。該高誘電率絶縁膜としては、例えば、酸化ハフニウム(ＨｆＯ２)系絶縁膜（具体的には、ＨｆＳｉＯＮ膜等）を用いることができる。
なお、該高誘電率絶縁膜は、酸化ハフニウム(ＨｆＯ２)系絶縁膜に限定されない。
【００２５】
第１のゲート電極３２は、第１のゲート絶縁膜３１上に、第１の金属膜４７と、第１のドープドポリシリコン膜４８と、第３の金属膜４９と、が順次積層された構成とされている。
第１の金属膜４７の厚さは、ｎ型ＭＯＳトランジスタ２１の閾値電圧に基づいて決定される。第１の金属膜４７としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００２６】
第１のドープドポリシリコン膜４８としては、ｐ型不純物イオンがドーピングされたポリシリコン膜を用いることができる。ｐ型不純物イオンがドーピングされたポリシリコン膜は、ｎ型不純物イオンがドーピングされたポリシリコン膜よりもエッチング速度が遅いという特性を有する。
【００２７】
第３の金属膜４９は、第１のドープドポリシリコン膜４８上に設けられている。このように、第１のドープドポリシリコン膜４８上に第３の金属膜４９を設けることにより、第１のゲート電極３２の抵抗値を低くすることができる。第３の金属膜４９としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００２８】
なお、図示していないが、第１のドープドポリシリコン膜４８と第３の金属膜４９との間に、チタンシリサイドを設けてもよい。これにより、第１のドープドポリシリコン膜４８と第３の金属膜４９との間のコンタクト抵抗を低くすることができる。
【００２９】
上記構成とされた第１のゲート電極３２（第１の金属膜４７、第１のドープドポリシリコン膜４８、及び第３の金属膜４９、が順次積層された構造体）は、周辺回路領域からメモリセル領域に亘るように設けられている。メモリセル領域において、第１のゲート電極３２は、ワード線として機能する。
なお、第１のゲート電極３２は、ワード線として機能させることもできるが、メモリセルはｎ型ＭＯＳトランジスタ２１、ｐ型ＭＯＳトランジスタ２２とは別形成、別構造でもよい。
【００３０】
一対のｎ型エクステンション領域３４は、第１の活性領域１５に形成されたｐウェル領域１８に、第１のゲート電極３２を挟み込むように配置されている。
一対のｎ型不純物拡散領域３５は、第１の活性領域１５に形成されたｐウェル領域１８に、第１のゲート電極３２を挟み込むように設けられている。一対のｎ型不純物拡散領域３５は、ｎ型エクステンション領域３４の外側に配置されている。一対のｎ型不純物拡散領域３５は、ｎ型エクステンション領域３４及び素子分離領域１３と接触している。
【００３１】
上記構成とされたｎ型ＭＯＳトランジスタ２１は、ＤＲＡＭの周辺回路用トランジスタとして機能する。
【００３２】
ｐ型ＭＯＳトランジスタ２２は、第２のゲート絶縁膜４１と、第２のゲート電極４２と、一対のｐ型エクステンション領域４４と、一対のｐ型不純物拡散領域４５と、を有する。
第２のゲート絶縁膜４１は、第２の活性領域１６の上面（ｎウェル領域１９の上面１９ａ）の中央に配置されている。第２のゲート絶縁膜４１は、誘電率が３．９よりも大きい高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）で構成されている。第２のゲート絶縁膜４１を構成する高誘電率絶縁膜としては、第１のゲート絶縁膜４１を構成する高誘電率絶縁膜と同じ種類の膜、でかつ同じ厚さものを用いることができる。
【００３３】
第２のゲート電極４２は、第２のゲート絶縁膜４１上に、第２の金属膜５７と、第２のドープドポリシリコン膜５８と、第３の金属膜４９と、が順次積層された構成とされている。
第２の金属膜５７の厚さは、ｐ型ＭＯＳトランジスタ２２の閾値電圧に基づいて決定されており、ｎ型ＭＯＳトランジスタ２１の第１のゲート電極３２を構成する第１の金属膜４７の厚さよりも厚くなるように構成されている。
【００３４】
第２の金属膜５７は、第１のゲート電極３２を構成する第１の金属膜４７と同じ種類の金属膜を用いる。具体的には、第１の金属膜４７が窒化チタン膜（ＴｉＮ膜）の場合、第２の金属膜５７として窒化チタン膜（ＴｉＮ膜）を用いる。
なお、第1の金属膜４７と第２の金属膜５７とは、それぞれ異なる材料を選択することもできる。
【００３５】
第２のドープドポリシリコン膜５８としては、第１のドープドポリシリコン膜４８と厚さが等しく、かつｎ型不純物イオンがドーピングされたポリシリコン膜を用いることができる。
【００３６】
このように、第１のドープドポリシリコン膜４８としてｐ型不純物イオンがドーピングされたポリシリコン膜を用い、第２のドープドポリシリコン膜５８として、ｐ型不純物がドーピングされたポリシリコン膜よりもエッチング速度が速く、かつ第１のドープドポリシリコン膜４８と同じ厚さとされた第２のドープドポリシリコン膜５８を用いることにより、第１のドープドポリシリコン膜４８、第２のドープドポリシリコン膜５８、第１の金属膜４７、及び第２の金属膜５７をエッチングして第１及び第２のゲート電極３２，４２を一括形成する際、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８のエッチングの進行を、厚さの厚い第２の金属膜５７上に配置された第２のドープドポリシリコン膜５８のエッチングの進行よりも遅くすることが可能となる。
【００３７】
これにより、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８が残存した状態で、第２の金属膜５７のエッチングを開始することが可能となる。
したがって、第１のゲート電極３２の周囲に位置する第１の活性領域１５（ｐウェル領域１８）のオーバーエッチング量を低減することができる。
第３の金属膜４９は、第２のドープドポリシリコン膜５８上に設けられている。このように、第２のドープドポリシリコン膜５８上に第３の金属膜４９を設けることにより、第２のゲート電極４２の抵抗値を低くすることができる。第３の金属膜４９としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００３８】
なお、図示していないが、第２のドープドポリシリコン膜５８と第３の金属膜４９との間に、チタンシリサイドを設けてもよい。これにより、第２のドープドポリシリコン膜５８と第３の金属膜４９との間のコンタクト抵抗を低くすることができる。
【００３９】
上記構成とされた第２のゲート電極４２（第２の金属膜５７、第２のドープドポリシリコン膜５８、及び第３の金属膜４９、が順次積層された構造体）は、周辺回路領域からメモリセル領域に亘るように設けられている。メモリセル領域において、第２のゲート電極４２は、ワード線として機能する。
なお、第２のゲート電極４２は、ワード線として機能させることもできるが、メモリセルはｎ型ＭＯＳトランジスタ２１、ｐ型ＭＯＳトランジスタ２２とは別形成、別構造でもよい。
【００４０】
一対のｐ型エクステンション領域４４は、第２の活性領域１６に形成されたｎウェル領域１９に、第２のゲート電極４２を挟み込むように配置されている。
一対のｐ型不純物拡散領域４５は、第２の活性領域１６に形成されたｎウェル領域１９に、第２のゲート電極４２を挟み込むように設けられている。一対のｐ型不純物拡散領域４５は、ｐ型エクステンション領域４４の外側に配置されている。一対のｐ型不純物拡散領域４５は、ｐ型エクステンション領域４４及び素子分離領域１３と接触している。
【００４１】
上記構成とされたｐ型ＭＯＳトランジスタ２２は、ｎ型ＭＯＳトランジスタ２１と共にＤＲＡＭの周辺回路用トランジスタとして機能する。
【００４２】
キャップ絶縁膜２４Ａは、第１のゲート電極３２の上面（第３の金属膜４９の上面）を覆うように設けられている。キャップ絶縁膜２４Ａは、第１のゲート電極３２を保護すると共に、異方性エッチングにより第１のゲート電極３２を形成する際のエッチングマスクとして機能する。
【００４３】
キャップ絶縁膜２４Ｂは、第２のゲート電極４２の上面（第３の金属膜４９の上面）を覆うように設けられている。キャップ絶縁膜２４Ｂは、第２のゲート電極４２を保護すると共に、異方性エッチングにより第２のゲート電極４２を形成する際のエッチングマスクとして機能する。
キャップ絶縁膜２４Ａ，２４Ｂとしては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００４４】
サイドウォール膜２５は、第１のゲート電極３２の側壁を覆うように配置されている。サイドウォール膜２５は、第１のゲート電極３２の側壁を保護すると共に、イオン注入法により、一対のｎ型不純物拡散領域３５を形成する際のマスクとして機能する。
サイドウォール膜２６は、第２のゲート電極４２の側壁を覆うように配置されている。サイドウォール膜２６は、第２のゲート電極４２の側壁を保護すると共に、イオン注入法により、一対のｐ型不純物拡散領域４５を形成する際のマスクとして機能する。
【００４５】
なお、図１には、図示していないが、キャップ絶縁膜２４Ａ，２４Ｂ及びサイドウォール膜２５，２６を覆うゲート電極用層間絶縁膜、ゲート電極用層間絶縁膜を貫通し、かつｎ型不純物拡散領域３５の上面と接触する第１のコンタクトプラグ、ゲート電極用層間絶縁膜を貫通し、かつｐ型不純物拡散領域４５の上面と接触する第２のコンタクトプラグ、ゲート電極用層間絶縁膜上に設けられ、かつ第１のコンタクトプラグと接続された第１の配線、ゲート電極用層間絶縁膜上に設けられ、かつ第２のコンタクトプラグと接続された第２の配線等を設けてもよい。
【００４６】
本実施の形態の半導体装置によれば、第１のゲート絶縁膜３１上に配置された第１の金属膜４７、及び第１の金属膜４７上に積層された第１のドープドポリシリコン膜４８を含む第１のゲート電極３２と、第２のゲート絶縁膜４１上に配置され、かつ第１の金属膜４７よりも厚さの厚い第２の金属膜５７、及び第２の金属膜５７上に積層され、第１のドープドポリシリコン膜４８よりもエッチング速度が速く、かつ第１のドープドポリシリコン膜４８と同じ厚さとされた第２のドープドポリシリコン膜を含む第２のゲート電極４２と、を有することで、第１のドープドポリシリコン膜４８、第２のドープドポリシリコン膜５８、第１の金属膜４７、及び第２の金属膜５７をエッチングして第１及び第２のゲート電極３２，４２を一括形成する際、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８のエッチングの進行を、厚さの厚い第２の金属膜５７上に配置された第２のドープドポリシリコン膜５８のエッチングの進行よりも遅くすることが可能となる。
【００４７】
これにより、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８が残存した状態で、第２の金属膜５７のエッチングを開始することが可能となる。
したがって、第１のゲート電極３２の周囲に位置する第１の活性領域１５（ｐウェル領域１８）のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。
【００４８】
図２〜図８は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図２〜図８において、図１に示す本実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
【００４９】
次に、図２〜図８を参照して、本実施の形態の半導体装置１０の製造方法について説明する。
始めに、図２に示す工程では、半導体基板１１（例えば、ｐ型単結晶シリコン基板）に、ＳＴＩ法により、第１及び第２の活性領域１５，１６を区画する素子分離領域１３を形成する。このとき、半導体基板１１の主面１１ａに対して、素子分離領域１３の上面１３ａが面一になるようにする。
【００５０】
次いで、イオン注入法により、第１の活性領域１５に対して選択的にｐ型不純物イオンをドーピングすることで、第１の活性領域１５にｐウェル領域１８を形成する。
次いで、イオン注入法により、第２の活性領域１６に対して選択的にｎ型不純物イオンをドーピングすることで、第２の活性領域１６にｎウェル領域１９を形成する。
【００５１】
次いで、第１の活性領域１５の上面（主面１１ａ）、第２の活性領域１６の上面（主面１１ａ）、及び素子分離領域１３の上面１３ａを覆う絶縁膜６２を形成する。
絶縁膜６２は、エッチングによりパターニングされることで第１及び第２のゲート絶縁膜３１，４１となる膜である。
【００５２】
具体的には、絶縁膜６２として、誘電率が３．９よりも大きい高誘電率絶縁膜（Ｈｉｇｈ−Ｋ絶縁膜）を形成する。
この場合、絶縁膜６２は、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等の手法により、誘電率が３．９よりも大きい高誘電率絶縁膜である酸化ハフニウム(ＨｆＯ２)系絶縁膜（具体的には、ＨｆＳｉＯＮ膜等）を成膜することで形成する。
なお、該高誘電率絶縁膜は、酸化ハフニウム(ＨｆＯ２)系絶縁膜に限定されない。
【００５３】
次いで、周知の手法により、絶縁膜６２を介して、第１の活性領域１５上に第１の金属膜４７（例えば、厚さ３ｎｍのＴｉＮ膜）を形成する。第１の金属膜４７の厚さは、第１のトランジスタ２１の閾値電圧に基づいて決定される。
【００５４】
次いで、周知の手法により、絶縁膜６２を介して、第２の活性領域１６上に、第１の金属膜４７よりも厚さの厚い第２の金属膜５７（例えば、厚さ１０ｎｍのＴｉＮ膜）を形成する。第２の金属膜５７の厚さは、第２のトランジスタ２２の閾値電圧に基づいて決定される。
【００５５】
次いで、周知の手法により、絶縁膜６２上に、第１及び第２の金属膜４７，５７を覆うポリシリコン膜６３を形成する。このとき、第１の金属膜４７の上面４７ａに形成されるポリシリコン膜６３の厚さは、第２の金属膜５７の上面５７ａに形成されるポリシリコン膜６３の厚さと等しい。第１及び第２の金属膜４７，５７上に形成されたポリシリコン膜６３の厚さは、例えば、５０ｎｍとすることができる。
【００５６】
次いで、図３に示す工程では、フォトリソグラフィ技術により、第２のトランジスタ形成領域Ｂに形成されたポリシリコン膜６３の表面６３ａを覆うレジスト膜６５を形成する。この段階において、第１のトランジスタ形成領域Ａに形成されたポリシリコン膜６３の表面６３ａがレジスト膜６５から露出される。
【００５７】
次いで、イオン注入法により、第１の活性領域１５を含む第１のトランジスタ形成領域Ａに形成されたポリシリコン膜６３にｐ型不純物イオン（例えば、Ｂ（ホウ素）イオン）を選択的にドーピングすることで、第１のトランジスタ形成領域Ａに形成された絶縁膜６２上に、第１の金属膜４７を覆う第１のドープドポリシリコン膜４８（この場合、ｐ型不純物含有ポリシリコン膜）を形成する。
このとき、第２のトランジスタ形成領域Ｂに形成されたポリシリコン膜６３は、レジスト膜６５で覆われているため、第２のトランジスタ形成領域Ｂに形成されたポリシリコン膜６３にはｐ型不純物イオンがドーピングされない。
【００５８】
第１及び第２の金属膜４７，５７上におけるポリシリコン膜６３の厚さが５０ｎｍで、ｐ型不純物イオンとしてＢ（ホウ素）を用いた場合、上記イオン注入の条件としては、例えば、エネルギーが３ＫｅＶ、ドーズ量が５Ｅ１５ｉｏｎｓ／ｃｍ２を用いることができる。
【００５９】
次いで、図４に示す工程では、図３に示すレジスト膜６５を除去する。これにより、第２の活性領域１６を含む第２のトランジスタ形成領域Ｂに形成されたポリシリコン膜６３の表面６３ａ（図３参照）が露出される。
次いで、フォトリソグラフィ技術により、第１のドープドポリシリコン膜４８の表面４８ａを覆うレジスト膜６８を形成する。
【００６０】
次いで、イオン注入法により、第２のトランジスタ形成領域Ｂに形成されたポリシリコン膜６３（図３参照）に、ｎ型不純物イオン（例えば、Ｐ（リン）イオン）を選択的にドーピングすることで、第２の金属膜５７を覆うと共に、第１のドープドポリシリコン膜４８よりもエッチング速度の速い第２のドープドポリシリコン膜５８（この場合、ｎ型不純物含有ポリシリコン膜）を形成する。
【００６１】
このとき、第１のトランジスタ形成領域Ａに形成された第１のドープドポリシリコン膜４８は、レジスト膜６８で覆われているため、第１のドープドポリシリコン膜４８にはｎ型不純物イオンがドーピングされない。
第１及び第２の金属膜４７，５７上におけるポリシリコン膜６３の厚さが５０ｎｍで、ｎ型不純物イオンとしてＰ（リン）を用いた場合、上記イオン注入の条件としては、例えば、エネルギーが６ＫｅＶ、ドーズ量が５Ｅ１５ｉｏｎｓ／ｃｍ２を用いることができる。
【００６２】
次いで、図５に示す工程では、図４に示すレジスト膜６８を除去する。これにより、第１のドープドポリシリコン膜４８の表面４８ａが露出される。次いで、周知の手法により、第１及び第２のドープドポリシリコン膜４８，５８の表面４８ａ，５８ａを覆う第３の金属膜４９（例えば、窒化チタン膜（ＴｉＮ膜））を形成する。
【００６３】
この場合、ＣＶＤ法により、４５０℃程度の成膜温度で、第１及び第２のドープドポリシリコン膜４８，５８の表面４８ａ，５８ａに図示していないチタン膜（Ｔｉ膜）を成膜し、該チタン膜（Ｔｉ膜）に含まれるチタン（Ｔｉ）と第１及び第２のドープドポリシリコン膜４８，５８に含まれるシリコン（Ｓｉ）とを反応させ、第１及び第２のドープドポリシリコン膜４８，５８とチタン膜との界面にチタンシリサイドを形成した後、反応に寄与しないチタン膜（Ｔｉ膜）を窒素ガスにより窒化させることで窒化チタン膜（ＴｉＮ膜）を形成する。
【００６４】
このように、第１及び第２のドープドポリシリコン膜４８，５８と第３の金属膜４９（この場合、窒化チタン膜（ＴｉＮ膜））との間にチタンシリサイドを形成することにより、第１及び第２のドープドポリシリコン膜４８，５８と第３の金属膜４９との間のコンタクト抵抗を小さくすることができる。
【００６５】
次いで、周知の手法により、第３の金属膜４９の表面４９ａを覆う窒化シリコン膜２４（ＳｉＮ膜）を形成する。窒化シリコン膜２４は、図１に示すキャップ絶縁膜２４Ａ，２４Ｂの母材となる膜である。
【００６６】
次いで、図６に示す工程では、フォトリソグラフィ技術により、図５に示す窒化シリコン膜２４の表面２４ａのうち、図１に示す第１のゲート電極３２の形成領域に対応する面を覆うレジスト膜７３Ａと、図５に示す窒化シリコン膜２４の表面２４ａのうち、図１に示す第２のゲート電極４２の形成領域に対応する面を覆うレジスト膜７３Ｂと、を一括形成する。
【００６７】
次いで、レジスト膜７３Ａ，７３Ｂをマスクとする異方性ドライエッチングにより、窒化シリコン膜２４をパターニングすることで、第１のトランジスタ形成領域Ａに位置する第３の金属膜４９の表面４９ａ上に配置されたキャップ絶縁膜２４Ａと、第２のトランジスタ形成領域Ｂに位置する第３の金属膜４９の表面４９ａ上に配置されたキャップ絶縁膜２４Ｂと、を一括形成する。
【００６８】
次いで、図７に示す工程では、キャップ絶縁膜２４Ａ，２４Ｂをマスクとする異方性ドライエッチングにより、図６に示す第３の金属膜４９、第１のドープドポリシリコン膜４８、第２のドープドポリシリコン膜５８、第１の金属膜４７、第２の金属膜５７、及び絶縁膜６２をパターニングすることで、第１の活性領域１８上に配置され、絶縁膜６２よりなる第１のゲート絶縁膜３１と、第１のゲート絶縁膜３１上に配置され、第１のドープドポリシリコン膜４８、第１の金属膜４７、及び第３の金属膜４９が順次積層された第１のゲート電極３２と、第２の活性領域１６上に配置され、絶縁膜６２よりなる第２のゲート絶縁膜４１と、第２のゲート絶縁膜４１上に配置され、第２のドープドポリシリコン膜５７、第２の金属膜５８、及び第３の金属膜４９が順次積層された第２のゲート電極４２と、を一括形成する。
【００６９】
これにより、第１のゲート電極３２の周囲に位置するｐウェル領域１８の上面１８ａ（第１の活性領域１５の上面）、及び第２のゲート電極４２の周囲に位置するｎウェル領域１９の上面１９ａ（第２の活性領域１６の上面）が露出される。
また、図６に示すレジスト膜７３Ａ，７３Ｂは、第１のゲート電極３２、第２のゲート電極４２、第１のゲート絶縁膜３１、及び第２のゲート絶縁膜４１を形成後に除去する。
【００７０】
ところで、図６に示すように、図７に示す第１及び第２のゲート電極３２，４２を形成するための異方性ドライエッチングを行う前の段階において、第１の金属膜４７上には、第１のドープドポリシリコン膜４８が形成されており、第１の金属膜４７よりも厚さの厚い第２の金属膜５７上には、第１のドープドポリシリコン膜４８よりもエッチング速度が速く、かつ第１のドープドポリシリコン膜４８と同じ厚さとされた第２のドープドポリシリコン膜５８が形成されている。
【００７１】
これにより、図７に示す異方性ドライエッチングを行う際、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８のエッチングの進行を、厚さの厚い第２の金属膜５７上に配置された第２のドープドポリシリコン膜５８のエッチングの進行よりも遅くすることが可能となる。
【００７２】
したがって、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８が残存した状態で、第２の金属膜５７のエッチングを開始することが可能となる。
よって、第１のゲート電極３２の周囲に位置する第１の活性領域１５（ｐウェル領域１８）のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。
【００７３】
次いで、図８に示す工程では、第１のゲート電極３２の周囲に位置するｐウェル領域１８に、ｎ型不純物イオン（Ｐ（リン）、Ａｓ（ヒ素）等のイオン）を選択的にイオン注入する。このとき、ｎウェル領域１９にｎ型不純物イオンが注入されないように、ｎウェル領域１９を覆うレジスト膜（図示せず）を形成する。
【００７４】
次いで、第１のゲート電極３２の周囲に位置するｎウェル領域１９に、ｐ型不純物イオン（Ｂ（ボロン）等のイオン）を選択的にイオン注入する。このとき、ｐウェル領域１８にｐ型不純物イオンが注入されないように、ｐウェル領域１８を覆うレジスト膜（図示せず）を形成する。
【００７５】
その後、熱処理により、ｎ型不純物イオン及びｐ型不純物イオンを活性化させることで、ｐウェル領域１８に配置され、第１のゲート電極３２を挟み込む一対のｎ型エクステンション領域３４と、ｎウェル領域１９に配置され、第２のゲート電極４２を挟み込む一対のｐ型エクステンション領域４４と、を一括形成する。
【００７６】
次いで、窒化シリコン膜７５を成膜し、窒化シリコン膜７５をエッチバックすることで、第１のゲート電極３２の側壁を覆うサイドウォール膜２５と、第２のゲート電極４２の側壁を覆うサイドウォール膜２６と、を一括形成する。
【００７７】
次いで、サイドウォール膜２５，２６をマスクとし、先に説明したｎ型エクステンション領域３４及びｐ型エクステンション領域４４の形成方法と同様な手法により、ｐウェル領域１８に配置され、第１のゲート電極３２を挟み込む一対のｎ型不純物拡散領域３５と、ｎウェル領域１９に配置され、第２のゲート電極４２を挟み込む一対のｐ型不純物拡散領域４５と、を一括形成する。
【００７８】
これにより、第１の活性領域１５に形成され、第１のゲート絶縁膜３１、第１のゲート電極３２、一対のｎ型エクステンション領域３４、及び一対のｎ型不純物拡散領域３５を有するｎ型ＭＯＳトランジスタ２１（第１のトランジスタ）と、第２の活性領域１６に形成され、第２のゲート絶縁膜４１、第２のゲート電極４２、一対のｐ型エクステンション領域４４、及び一対のｐ型不純物拡散領域４５を有するｐ型ＭＯＳトランジスタ２２（第２のトランジスタ）と、が形成されると共に、本実施の形態の半導体装置１０が製造される。
【００７９】
なお、図８には、図示していないが、キャップ絶縁膜２４Ａ，２４Ｂ及びサイドウォール膜２５，２６を覆うゲート電極用層間絶縁膜、ゲート電極用層間絶縁膜を貫通し、かつｎ型不純物拡散領域３５の上面と接触する第１のコンタクトプラグ、ゲート電極用層間絶縁膜を貫通し、かつｐ型不純物拡散領域４５の上面と接触する第２のコンタクトプラグ、ゲート電極用層間絶縁膜上に設けられ、かつ第１のコンタクトプラグと接続された第１の配線、ゲート電極用層間絶縁膜上に設けられ、かつ第２のコンタクトプラグと接続された第２の配線等を設けてもよい。
【００８０】
本実施の形態の半導体装置の製造方法によれば、絶縁膜６２を介して、第１の活性領域１５上に第１の金属膜４７を形成し、次いで、絶縁膜６２を介して、第２の活性領域１６上に第１の金属膜４７よりも厚さの厚い第２の金属膜５７を形成し、次いで、第１の活性領域１５に形成された絶縁膜６２上に、第１の金属膜４７を覆う第１のドープドポリシリコン膜４８を形成し、次いで、第２の活性領域１６に形成された絶縁膜６２上に、第２の金属膜５８を覆うと共に、第１のドープドポリシリコン膜４８よりもエッチング速度の速く、かつ第１のドープドポリシリコン膜４８と同じ厚さとされた第２のドープドポリシリコン膜５８を形成することで、第１及び第２のゲート電極３２，４２を形成する際の異方性ドライエッチングにより、第１のドープドポリシリコン膜４８、第２のドープドポリシリコン膜５８、第１の金属膜４７、及び第２の金属膜５７をパターニングする際、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８のエッチングの進行を、厚さの厚い第２の金属膜５７上に配置された第２のドープドポリシリコン膜５８のエッチングの進行よりも遅くすることが可能となる。
【００８１】
これにより、厚さの薄い第１の金属膜４７上に配置された第１のドープドポリシリコン膜４８が残存した状態で、第２の金属膜５７のエッチングを開始することが可能となる。
よって、第１のゲート電極３２の周囲に位置する第１の活性領域１５（ｐウェル領域１８）のオーバーエッチング量を低減することが可能となるので、短チャネル特性が悪化することを抑制できる。
【００８２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００８３】
例えば、本実施の形態では、第１及び第２のドープドポリシリコン膜４８，５８上に、第１及び第２のゲート電極３２，４２の構成要素の１つである第３の金属膜４９を形成した場合を例に挙げて説明したが、第３の金属膜４９は、必要に応じて設ければよく、必要がなければ設けなくてもよい。
【００８４】
また、本実施の形態では、半導体装置１０の一例として、ＤＲＡＭを例に挙げて説明したが、本発明は、ＤＲＡＭ以外の半導体装置にも適用可能である。
【産業上の利用可能性】
【００８５】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【００８６】
１０…半導体装置、１１…半導体基板、１１ａ…主面、１３…素子分離領域、１３ａ，１８ａ，１９ａ，４７ａ，５７ａ…上面、１５…第１の活性領域、１６…第２の活性領域、１８…ｐウェル領域、１９…ｎウェル領域、２１…ｎ型ＭＯＳトランジスタ、２２…ｐ型ＭＯＳトランジスタ、２４，７５…窒化シリコン膜、２４ａ，４８ａ，５８ａ，６３ａ…表面、２４Ａ，２４Ｂ…キャップ絶縁膜、２５，２６…サイドウォール膜、３１…第１のゲート絶縁膜、３２…第１のゲート電極、３４…ｎ型エクステンション領域、３５…ｎ型不純物拡散領域、４１…第２のゲート絶縁膜、４２…第２のゲート電極、４４…ｐ型エクステンション領域、４５…ｐ型不純物拡散領域、４７…第１の金属膜、４８…第１のドープドポリシリコン膜、４９…第３の金属膜、５７…第２の金属膜、５８…第２のドープドポリシリコン膜、６２…絶縁膜、６３…ポリシリコン膜、６５，６８，７３Ａ，７３Ｂ…レジスト膜、Ａ…第１のトランジスタ形成領域、Ｂ…第２のトランジスタ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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