(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板１上にゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１を形成し、ダミー絶縁膜を介してダミーゲート電極を形成する。それから、ソース・ドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成し、ゲート電極ＧＥ１およびダミーゲート電極を覆うように絶縁膜ＩＬ１を形成してこれを研磨することで、ゲート電極ＧＥ１およびダミーゲート電極の上面を露出させる。それから、ダミーゲート電極およびゲート絶縁膜ＧＩ１を除去して半導体基板１を露出させ、この露出面を酸化処理により酸化して酸化膜を形成してからエッチングによりこの酸化膜を除去し、再度露出した半導体基板１上にエピタキシャル層ＥＰ１を形成する。その後、エピタキシャル層ＥＰ１上にゲート絶縁膜ＧＩ２ａを介してゲート電極ＧＥ２ａを形成する。【選択図】図２４
2013120831.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、前記第１導電型とは逆の第２導電型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に前記第１ＭＩＳＦＥＴの第１ゲート電極を第１ゲート絶縁膜を介して形成し、前記第２領域の前記半導体基板上に前記第２ＭＩＳＦＥＴのダミーゲート電極をダミーゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、前記第１領域の前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１ゲート電極および前記ダミーゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜を研磨して、前記第１ゲート電極の上面および前記ダミーゲート電極の上面を露出させる工程、
（ｆ）前記（ｅ）工程後、前記ダミーゲート電極および前記ダミーゲート絶縁膜をエッチングにより除去して溝を形成し、前記溝の底部で前記半導体基板を露出させる工程、
（ｇ）前記（ｆ）工程後、前記溝の底部で露出した前記半導体基板の表面を酸化処理により酸化して第１酸化膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１酸化膜をエッチングにより除去して、前記溝の底部で前記半導体基板を露出させる工程、
（ｉ）前記（ｈ）工程後、前記溝の底部で露出した前記半導体基板上に半導体層をエピタキシャル成長によって形成する工程、
（ｊ）前記（ｉ）工程後、前記半導体層上に前記第２ＭＩＳＦＥＴの第２ゲート電極を第２ゲート絶縁膜を介して形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程では、プラズマ酸化、オゾン酸化、またはＵＶ酸化、あるいはそれらの組み合わせにより、前記酸化処理が行われることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｅ１）前記第１ゲート電極を覆うマスク層を形成する工程、
を有し、
前記（ｆ）工程は、前記第１ゲート電極が前記マスク層で覆われた状態で行われ、
前記（ｆ）工程後で、前記（ｇ）工程前に、
（ｆ１）前記マスク層を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１ゲート電極の上面が酸化されて前記第１ゲート電極の上面に第２酸化膜が形成され、
前記（ｈ）工程では、前記第１ゲート電極の上面を覆うように前記第２酸化膜の一部が残存し、
前記（ｉ）工程では、前記第１ゲート電極上にエピタキシャル層は形成されないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｇ）工程で形成された第２酸化膜は前記第１酸化膜よりも厚いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１ゲート電極および前記ダミーゲート電極はシリコン膜により形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｆ）工程では、異方性のドライエッチングが行われることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｈ）工程では、ウェットエッチングが行われることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程前に、
（ｃ１）前記第１および第２半導体領域上に金属シリサイド層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、ＣＶＤ法により前記第１絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記溝の底部および側壁上を含む前記第１絶縁膜上に、前記第２ゲート絶縁膜用の第２絶縁膜を形成する工程、
（ｊ２）前記第２絶縁膜上に、前記溝を埋めるように、前記第２ゲート電極用の第１導電体膜を形成する工程、
（ｊ３）前記溝の外部の前記第１導電体膜および前記第２絶縁膜を除去し、前記溝の内部に前記第１導電体膜および前記第２絶縁膜を残して、前記第２ゲート電極および前記第２ゲート絶縁膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１導電型の前記第１ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴで、かつ、前記第２導電型の前記第２ＭＩＳＦＥＴがｐチャネル型のＭＩＳＦＥＴであり、
前記半導体層は、シリコンゲルマニウム層、ゲルマニウム層、炭化シリコン層、またはシリコン層であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記第１導電型の前記第１ＭＩＳＦＥＴがｐチャネル型のＭＩＳＦＥＴで、かつ、前記第２導電型の前記第２ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴであり、
前記半導体層は、ゲルマニウム層、ＩＩＩ−Ｖ族半導体層、またはシリコン層であることを特徴とする半導体装置の製造方法。
【請求項１４】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２導電型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に前記第１ＭＩＳＦＥＴの第１ダミーゲート電極を第１ダミーゲート絶縁膜を介して形成し、前記第２領域の前記半導体基板上に前記第２ＭＩＳＦＥＴの第２ダミーゲート電極を第２ダミーゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、前記第１領域の前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の第１半導体領域を形成し、前記第２領域の前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレイン用の第２半導体領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１および第２ダミーゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１絶縁膜を研磨して、前記第１および第２ダミーゲート電極の上面を露出させる工程、
（ｆ）前記（ｅ）工程後、前記第１ダミーゲート電極および前記第１ダミーゲート絶縁膜をエッチングにより除去して第１の溝を形成し、前記第２ダミーゲート電極および前記第２ダミーゲート絶縁膜をエッチングにより除去して第２の溝を形成し、前記第１および第２の溝の底部で前記半導体基板を露出させる工程、
（ｇ）前記（ｆ）工程後、前記第１および第２の溝の底部で露出した前記半導体基板の表面を酸化処理により酸化して第１酸化膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１酸化膜をエッチングにより除去して、前記第１および第２の溝の底部で前記半導体基板を露出させる工程、
（ｉ）前記（ｈ）工程後、前記第１の溝の底部で露出した前記半導体基板上に第１半導体層を、前記第２の溝の底部で露出した前記半導体基板上に第２半導体層を、エピタキシャル成長によって形成する工程、
（ｊ）前記（ｉ）工程後、前記第１半導体層上に前記第１ＭＩＳＦＥＴの第１ゲート電極を第１ゲート絶縁膜を介して形成し、前記第２半導体層上に前記第２ＭＩＳＦＥＴの第２ゲート電極を第２ゲート絶縁膜を介して形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程では、プラズマ酸化、オゾン酸化、またはＵＶ酸化、あるいはそれらの組み合わせにより、前記酸化処理が行われることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１および第２半導体層は、ゲルマニウム層またはシリコン層であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程では、異方性のドライエッチングが行われ、
前記（ｈ）工程では、ウェットエッチングが行われることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程後、前記（ｄ）工程前に、
（ｃ１）前記第１および第２半導体領域上に金属シリサイド層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｄ）工程では、ＣＶＤ法により前記第１絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記第１および第２の溝の底部および側壁上を含む前記第１絶縁膜上に、前記第１および第２ゲート絶縁膜用の第２絶縁膜を形成する工程、
（ｊ２）前記第２絶縁膜上に、前記第１および第２の溝を埋めるように、前記第１および第２ゲート電極用の第１導電体膜を形成する工程、
（ｊ３）前記第１および第２の溝の外部の前記第１導電体膜および前記第２絶縁膜を除去し、前記第１および第２の溝の内部に前記第１導電体膜および前記第２絶縁膜を残して、前記第１および第２ゲート電極と前記第１および第２ゲート絶縁膜とを形成する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板にゲート絶縁膜を介してゲート電極を形成し、不純物を半導体基板にイオン注入してソース・ドレイン領域を形成することで、ＭＩＳＦＥＴが形成される。
【０００３】
特開２００６−３５２１６２号公報（特許文献１）には、Ｓｉ基板上にダミーゲートを形成し、このダミーゲートの両側のＳｉ基板内にソース・ドレイン領域を形成し、ダミーゲートの側壁を取り囲む絶縁膜を形成し、ダミーゲートを除去して開口部を形成し、この開口部が形成された領域又はその下部領域にＳｉＧｅ層を形成し、開口部に露出しているＳｉＧｅ層上にゲート絶縁膜を介してゲート電極を形成する技術が記載されている。
【０００４】
特開２００７−３００１０３号公報（特許文献２）には、ゲート電極の下方にＳｉＧｅ層を設ける技術が記載されている。
【０００５】
特開２００７−１９３１４号公報（特許文献３）には、Ｓｉ基板内において、ソース・ドレイン部に挟まれる領域にＳｉＧｅ層が埋め込まれ、このＳｉＧｅ層の上にゲート絶縁膜およびゲート電極を形成する技術が記載されている。
【０００６】
非特許文献１には、Ｓｉ上のＳｉＧｅにＰＭＯＳデバイスを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３５２１６２号公報
【特許文献２】特開２００７−３００１０３号公報
【特許文献３】特開２００７−１９３１４号公報
【非特許文献】
【０００８】
【非特許文献１】H. Rusty Harris et al., 「Band-Engineered Low PMOS VT with High-K/Metal Gates Featured in a Dual Channel CMOS Integration Scheme」, 2007 Symposium on VLSI Technology Digest of Technical Papers, p.154-p155
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者の検討によれば、次のことが分かった。
【００１０】
ＭＩＳＦＥＴの特性を向上させるためには、ＭＩＳＦＥＴのチャネル領域を構成する半導体材料を必要に応じて選択することが有効である。しかしながら、ＭＩＳＦＥＴ全体が形成される半導体層の材料を変えることは、半導体装置の製造工程の最適化を難しくする。
【００１１】
本発明者は、ＭＩＳＦＥＴのソース・ドレイン領域を半導体基板に先に形成してから、チャネル領域用の半導体層をその後で形成する手法について検討した。この手法は、チャネル領域用の半導体層の選択が、ソース・ドレイン領域形成工程などに影響しないため、チャネル領域用の半導体層を変えても、ソース・ドレイン領域形成工程などの条件を変える必要が無く、半導体装置の製造工程の最適化が容易となる利点がある。また、この手法は、ソース・ドレイン領域の形成後にチャネル領域用の半導体層を形成するため、ソース・ドレイン領域形成工程の影響を受けないチャネル領域を形成できるという利点もある。
【００１２】
しかしながら、ＭＩＳＦＥＴのソース・ドレイン領域を半導体基板に先に形成してから、チャネル領域用の半導体層をその後で形成する場合、その半導体層が上手く形成されないと、ＭＩＳＦＥＴの特性を低下させ、製造された半導体装置の性能を低下させる虞があるため、製造工程を工夫することが望まれる。
【００１３】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体装置の製造方法は、半導体基板上にダミーゲート絶縁膜を介してダミーゲート電極を形成してから、半導体基板にＭＩＳＦＥＴのソースまたはドレイン用の半導体領域を形成し、ダミーゲート電極を覆うように絶縁膜を形成し、この絶縁膜を研磨してダミーゲート電極の上面を露出させる。その後、ダミーゲート電極およびダミーゲート絶縁膜をエッチングにより除去して半導体基板を露出させ、この露出面を酸化処理により酸化して酸化膜を形成してからエッチングによりこの酸化膜を除去し、再度露出した半導体基板上に半導体層をエピタキシャル成長させ、この半導体層上にＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１２】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５９に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く半導体装置の製造工程中の要部断面図である。
【図６２】図６１に続く半導体装置の製造工程中の要部断面図である。
【図６３】図６２に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１０および図１２〜図２８は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。図１１は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図１０の構造が得られた後、絶縁膜ＩＬ１形成工程からゲート電極ＧＥ２ａ形成工程までの製造プロセスフローが示されている。
【００２４】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に素子分離溝（素子分離用の溝）を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００２５】
次に、図２に示されるように、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成し、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷとｎ型ウエルＮＷとは、どちらを先に形成してもよい。
【００２６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、図２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜３を形成する。絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２７】
次に、ゲート電極ＧＥ１，ＧＥ２を形成する。ゲート電極ＧＥ１，ＧＥ２は、次（図３および図４の工程）のようにして形成することができる。
【００２８】
まず、図３に示されるように、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜３上を含む）に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜４を形成する。それから、ｎＭＩＳ形成領域１Ａのシリコン膜４に、ｎ型不純物（リンまたはヒ素など）をイオン注入により導入する。ｐチャネル型ＭＩＳＦＥＴを構成するゲート電極をｐＭＩＳ形成領域１Ｂのシリコン膜４で形成するのであれば、ｐＭＩＳ形成領域１Ｂのシリコン膜４にはｐ型の不純物をイオン注入で導入するが、ここで形成するゲート電極ＧＥ２はダミーのゲート電極であり、後で除去されるため、ゲート電極ＧＥ２を形成するためのｐＭＩＳ形成領域１Ｂのシリコン膜４には、不純物を導入しても、しなくても良い。このため、ｎＭＩＳ形成領域１Ａのシリコン膜４にｎ型不純物をイオン注入する際に、ゲート電極ＧＥ２を形成するためのｐＭＩＳ形成領域１Ｂのシリコン膜４に、ｎ型不純物がイオン注入されても、されなくてもよい。製造工程数削減のためにシリコン膜４全体にｎ型不純物をイオン注入した場合には、後述のゲート電極ＧＥ１とゲート電極ＧＥ２の両方ともに、ｎ型不純物が導入されたものとなる。それから、半導体基板１の主面全面上、すなわちシリコン膜４上に、酸化シリコン膜などの絶縁膜５を形成する。絶縁膜５は、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成することができる。それから、シリコン膜４とシリコン膜４上の絶縁膜５との積層膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図４に示されるようにゲート電極ＧＥ１，ＧＥ２を形成することができる。シリコン膜４は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００２９】
ゲート電極ＧＥ１，ＧＥ２は、パターニングされたシリコン膜４からなるが、シリコン膜４および絶縁膜５の積層膜をパターニングしたため、ゲート電極ＧＥ１，ＧＥ２上には、ゲート電極ＧＥ１，ＧＥ２と同パターンの絶縁膜５が積層されている。ゲート電極ＧＥ１上に残存する絶縁膜５を、符号５ａを付して絶縁膜５ａと称し、ゲート電極ＧＥ２上に残存する絶縁膜５を、符号５ｂを付して絶縁膜５ｂと称することとする。絶縁膜５ａは、ゲート電極ＧＥ１とほぼ同パターンでゲート電極ＧＥ１上に存在し、絶縁膜５ｂは、ゲート電極ＧＥ２とほぼ同パターンでゲート電極ＧＥ２上に存在する。
【００３０】
ゲート電極ＧＥ１は、ｎ型の不純物を導入したシリコン膜４、すなわち、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなる。また、ゲート電極ＧＥ２は、シリコン膜４（すなわち多結晶シリコン膜）からなるが、不純物は導入されていても、いなくてもよく、導入されている場合は、導入された不純物はｐ型不純物でもｎ型不純物でもよい。
【００３１】
ゲート電極ＧＥ１，ＧＥ２を形成するためのエッチング工程（すなわち絶縁膜５およびシリコン膜４のパターニングのためのドライエッチング工程またはその後のウェットエッチング工程）で、ゲート電極ＧＥ１，ＧＥ２で覆われない部分の絶縁膜３は除去され得るが、ゲート電極ＧＥ１，ＧＥ２の下に絶縁膜３が残存する。ゲート電極ＧＥ１の下に残存する絶縁膜３が、ゲート絶縁膜ＧＩ１となり、ゲート電極ＧＥ２の下に残存する絶縁膜３が、ゲート絶縁膜ＧＩ２となる。ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＩ１（絶縁膜３）を介して形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）上にゲート絶縁膜ＧＩ２（絶縁膜３）を介して形成される。すなわち、ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａのゲート絶縁膜ＧＩ１（絶縁膜３）上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂのゲート絶縁膜ＧＩ２（絶縁膜３）上に形成される。また、ゲート電極ＧＥ１とゲート電極ＧＥ１上の絶縁膜５ａとの積層体（積層膜パターン）が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ上にゲート絶縁膜ＧＩ１（絶縁膜３）を介して形成され、ゲート電極ＧＥ２とゲート電極ＧＥ２上の絶縁膜５ｂとの積層体（積層膜パターン）が、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ上にゲート絶縁膜ＧＩ２（絶縁膜３）を介して形成されているとみなすこともできる。
【００３２】
後述するように、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極およびゲート絶縁膜となるが、ゲート電極（ダミーゲート電極）ＧＥ２およびゲート絶縁膜（ダミーゲート絶縁膜）ＧＩ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのダミーのゲート電極およびダミーのゲート絶縁膜である。
【００３３】
また、シリコン膜４の代わりに、金属膜とその上のシリコン膜との積層膜を用いてゲート電極ＧＥ１，ＧＥ２を形成することもでき、その場合は、ゲート電極ＧＥ１，ＧＥ２は、金属膜とその上のシリコン膜（多結晶シリコン膜）との積層膜で構成されることになる。金属膜とシリコン膜との積層膜を用いる場合のシリコン膜は、金属膜の分だけシリコン膜４の厚みを薄くしたものに対応している。また、この金属膜としては、後述の導電体膜１４で例示するような金属膜を用いることができる。但し、ダミーのゲート電極（ここではゲート電極ＧＥ２）は後で除去するが、シリコン膜は金属膜に比べてエッチングしやすいため、金属膜とその上のシリコン膜との積層膜を用いる場合に比べて、シリコン膜４を用いてゲート電極ＧＥ１，ＧＥ２を形成した場合には、後述のステップＳ４のダミーのゲート電極（ここではゲート電極ＧＥ２）の除去工程が行いやすくなる。
【００３４】
次に、図５に示されるように、ｐＭＩＳ形成領域１Ｂをフォトレジストパターン（図示せず）で覆い、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域）ＥＸ１を形成する。このｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１およびその上の絶縁膜５ａをマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１の直下の領域には、ゲート電極ＧＥ１およびその上の絶縁膜５ａに遮蔽されることでイオン注入されない。
【００３５】
次に、ｎＭＩＳ形成領域１Ａを他のフォトレジストパターン（図示せず）で覆い、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域）ＥＸ２を形成する。このｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にゲート電極ＧＥ２およびその上の絶縁膜５ｂをマスク（イオン注入阻止マスク）としてイオン注入するため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２の直下の領域には、ゲート電極ＧＥ２およびその上の絶縁膜５ｂに遮蔽されることでイオン注入されない。ｎ−型半導体領域ＥＸ１とｐ−型半導体領域ＥＸ２とは、どちらを先に形成してもよい。
【００３６】
次に、各ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、サイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷを形成する。サイドウォールスペーサＳＷは、次（図６および図７の工程）のようにして形成することができる。
【００３７】
まず、図６に示されるように、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように、絶縁膜６を形成する。絶縁膜６は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなり、ＣＶＤ法などにより形成することができる。それから、図７に示されるように、絶縁膜６をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって、各ゲート電極ＧＥ１，ＧＥ２の側壁上に絶縁膜６を残し、他の領域の絶縁膜６を除去することにより、サイドウォールスペーサＳＷを形成することができる。サイドウォールスペーサＳＷは、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する絶縁膜６（酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜）からなる。なお、ゲート電極ＧＥ１上に絶縁膜５ａが積層され、ゲート電極ＧＥ２上に絶縁膜５ｂが積層されているため、ゲート電極ＧＥ１とゲート電極ＧＥ１上の絶縁膜５ａとの積層体（積層膜パターン）の側壁上と、ゲート電極ＧＥ２とゲート電極ＧＥ２上の絶縁膜５ｂとの積層体（積層膜パターン）の側壁上とに、サイドウォールスペーサＳＷが形成されることになる。サイドウォールスペーサＳＷのうち、ゲート電極ＧＥ１（ゲート電極ＧＥ１と絶縁膜５ａとの積層体）の側壁上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付してサイドウォールスペーサＳＷ１と称し、ゲート電極ＧＥ２（ゲート電極ＧＥ２と絶縁膜５ａとの積層体）の側壁上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ２を付してサイドウォールスペーサＳＷ２と称することとする。
【００３８】
次に、図８に示されるように、ｐＭＩＳ形成領域１Ｂをフォトレジストパターン（図示せず）で覆い、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールスペーサＳＷ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。ｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその上の絶縁膜５ａとその側壁上のサイドウォールスペーサＳＷ１とがマスク（イオン注入阻止マスク）として機能してイオン注入される。このため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷ１の直下の領域には、ゲート電極ＧＥ１、絶縁膜５ａおよびサイドウォールスペーサＳＷ１に遮蔽されることで、イオン注入されない。このため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に整合（自己整合）して形成され、ｎ＋型半導体領域ＳＤ１はゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷ１に整合（自己整合）して形成される。
【００３９】
次に、ｎＭＩＳ形成領域１Ａを他のフォトレジストパターン（図示せず）で覆い、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールスペーサＳＷ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。ｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ゲート電極ＧＥ２およびその上の絶縁膜５ｂとその側壁上のサイドウォールスペーサＳＷ２とがマスク（イオン注入阻止マスク）として機能してイオン注入される。このため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷ２の直下の領域には、ゲート電極ＧＥ２、絶縁膜５ｂおよびサイドウォールスペーサＳＷ２に遮蔽されることで、イオン注入されない。このため、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２に整合（自己整合）して形成され、ｐ＋型半導体領域ＳＤ２はゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷ２に整合（自己整合）して形成される。ｎ＋型半導体領域ＳＤ１とｐ＋型半導体領域ＳＤ２とは、どちらを先に形成してもよい。
【００４０】
イオン注入後、導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２などに導入された不純物を活性化することができる。また、この活性化のためのアニール処理、すなわち活性化のための熱処理は、不純物の拡散・活性化のための熱処理（アニール処理）とみなすこともできる。
【００４１】
このようにして、ｎＭＩＳ形成領域１Ａ（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート絶縁膜ＧＩ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。
【００４２】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。
【００４３】
一方、ｐＭＩＳ形成領域１Ｂ（のｎ型ウエルＮＷ）には、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成されるが、この段階では、ｐチャネル型ＭＩＳＦＥＴＱｐは完成していない。ゲート電極ＧＥ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能するものではなく、ダミーのゲート電極（擬似的なゲート電極）であり、後で（後述のステップＳ４で）除去される。また、ゲート絶縁膜ＧＩ２（すなわちゲート電極ＧＥ２の下に残存する絶縁膜３）は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で（後述のステップＳ５で）除去される。ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜（後述のゲート絶縁膜ＧＩ２ａに対応）およびゲート電極（後述のゲート電極ＧＥ２ａに対応）は、更に後で形成される。
【００４４】
ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。
【００４５】
このようにして、図８の構造が得られる。
【００４６】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２）の表面（上層部）に低抵抗の金属シリサイド層８を形成する。金属シリサイド層８は、次（図９および図１０の工程）のようにして形成することができる。
【００４７】
まず、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面（上面）を露出させてから、図９に示されるように、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を覆うように、半導体基板１の主面（全面）上に、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜７をスパッタリング法などを用いて形成（堆積）する。それから、熱処理によって、金属膜７とｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２（を構成する各シリコン領域）を反応させる。これにより、図１０に示されるように、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に、それぞれ金属シリサイド層８が形成される。その後、未反応の金属膜７は除去し、図１０は、この段階が示されている。金属膜７がコバルト膜の場合は、金属シリサイド層８はコバルトシリサイド層であり、金属膜７がニッケル膜の場合は、金属シリサイド層８はニッケルシリサイド層であり、金属膜７がニッケル白金合金膜の場合は、金属シリサイド層８はニッケル白金シリサイド層となる。金属シリサイド層８を形成したことで、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００４８】
なお、ゲート電極ＧＥ１，ＧＥ２上にはゲート電極ＧＥ１，ＧＥ２と同パターンの絶縁膜５ａ，５ｂが形成されているため、金属膜７を形成した際には、金属膜７はゲート電極ＧＥ１，ＧＥ２と接触せずに間に絶縁膜５ａ，５ｂが介在するため、熱処理を行ってもゲート電極ＧＥ１，ＧＥ２は金属膜７と反応せず、ゲート電極ＧＥ１，ＧＥ２の表面には金属シリサイド層８は形成されない。
【００４９】
次に、図１２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、ゲート電極ＧＥ１，ＧＥ２（ゲート電極ＧＥ１および絶縁膜５ａの積層体とゲート電極ＧＥ２および絶縁膜５ｂの積層体）およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬ１を形成する（図１１のステップＳ１）。絶縁膜ＩＬ１は、例えば酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１は、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うとともに、隣り合うゲート電極間を埋めるように形成される。このため絶縁膜ＩＬ１の厚み（堆積厚み）は、ゲート電極ＧＥ１，ＧＥ２の各厚み（半導体基板１の主面に垂直な方向の寸法）よりも大きくすることが好ましい。
【００５０】
次に、図１３に示されるように、絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などにより研磨して、ゲート電極ＧＥ１，ＧＥ２の上面を露出させる（図１１のステップＳ２）。このステップＳ２は、絶縁膜ＩＬ１の上面を平坦化させるとともに、ゲート電極ＧＥ１，ＧＥ２の上面を露出させる処理である。
【００５１】
ゲート電極ＧＥ１，ＧＥ２上に存在していた絶縁膜５ａ，５ｂは、ステップＳ２で絶縁膜ＩＬ１を研磨する際に、一緒に研磨されて除去され、絶縁膜ＩＬ１からゲート電極ＧＥ１，ＧＥ２の上面が露出する。すなわち、ステップＳ２では、ゲート電極ＧＥ１，ＧＥ２上の絶縁膜５ａ，５ｂの上方に位置する絶縁膜ＩＬ１だけでなく、ゲート電極ＧＥ１，ＧＥ２上の絶縁膜５ａ，５ｂも除去されるまで、絶縁膜ＩＬ１の研磨を行う。ステップＳ２の絶縁膜ＩＬ１の研磨が終了すると、絶縁膜ＩＬ１の上面と、絶縁膜ＩＬ１から露出されるゲート電極ＧＥ１，ＧＥ２の上面とは、ほぼ同一平面（同一平坦面）上にあることになる。このため、ステップＳ２を行うことで、絶縁膜ＩＬ１の上面は平坦化され、平坦化された絶縁膜ＩＬ１の上面から、ゲート電極ＧＥ１，ＧＥ２の上面が露出した状態となる。この段階（ステップＳ２を行った段階）では、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷ１とからなる構造体と、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷ２とからなる構造体とが、周囲（半導体基板１の主面に平行な方向の周囲）を絶縁膜ＩＬ１で囲まれた状態となっている。
【００５２】
次に、図１４に示されるように、フォトリソグラフィ法により、半導体基板１の主面に、すなわち絶縁膜ＩＬ１上に、マスク層としてフォトレジストパターン（レジストパターン、マスク層）ＰＲ１を形成する（図１１のステップＳ３）。このフォトレジストパターンＰＲ１は、ゲート電極ＧＥ１を覆い、かつゲート電極ＧＥ２を露出するように、形成される。すなわち、ゲート電極ＧＥ１の上面はフォトレジストパターンＰＲ１で覆われるが、ゲート電極ＧＥ２の上面は、フォトレジストパターンＰＲ１で覆われずに露出される。後述のステップＳ４，Ｓ５，Ｓ６のエッチング工程は、ゲート電極ＧＥ１（の上面）がフォトレジストパターンＰＲ１で覆われた状態で行われ、フォトレジストパターンＰＲ１は、ゲート電極ＧＥ１のエッチングを阻止するエッチングマスク層として機能することができる。
【００５３】
次に、図１５に示されるように、フォトレジストパターンＰＲ１から露出されるゲート電極ＧＥ２を、エッチングして除去する（図１１のステップＳ４）。
【００５４】
ステップＳ４のエッチングは、異方性のドライエッチングが好ましい。ステップＳ４のエッチングの際には、ゲート電極ＧＥ１はフォトレジストパターンＰＲ１で覆われているため、エッチングされずに残存し、ゲート電極ＧＥ２はフォトレジストパターンＰＲ１から露出されているため、エッチングされて除去される。また、ステップＳ４のエッチングの際には、ゲート電極ＧＥ２（シリコン膜４）に比べて絶縁膜ＩＬ１およびサイドウォールスペーサＳＷがエッチングされにくいエッチング条件でエッチングを行うことが好ましく、これにより、ゲート電極ＧＥ２をエッチングして除去するとともに、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷがエッチングされてしまうことを抑制または防止することができる。
【００５５】
ステップＳ４のエッチングでゲート電極ＧＥ２を除去したことで、ゲート絶縁膜ＧＩ２の上面と、サイドウォールスペーサＳＷ２の内壁（側壁）１１とが露出される。すなわち、ステップＳ４のエッチングでゲート電極ＧＥ２を除去したことで、溝（凹部、開口部、窪み部）ＴＲ１が形成され、この溝ＴＲ１の底部で、ゲート絶縁膜ＧＩ２（の上面）が露出される。この段階の溝ＴＲ１は、ゲート電極ＧＥ２の除去前までゲート電極ＧＥ２が存在していた領域（空間）からなり、溝ＴＲ１の底面はゲート絶縁膜ＧＩ２の上面で構成され、溝ＴＲ１の側壁（側面）はサイドウォールスペーサＳＷ２の内壁（側壁）１１で構成される。ここで、サイドウォールスペーサＳＷ２の内壁（側壁）１１とは、サイドウォールスペーサＳＷ２において、ゲート電極ＧＥ２を除去するまでゲート電極ＧＥ２に接していた側の側壁に対応している。
【００５６】
続いて、図１６に示されるように、ゲート電極ＧＥ２が除去されることで露出されたゲート絶縁膜ＧＩ２を、エッチングして除去する（図１１のステップＳ５）。すなわち、このステップＳ５では、溝ＴＲ１の底部で露出されているゲート絶縁膜ＧＩ２を、エッチングにより除去する。
【００５７】
ステップＳ５のエッチングは、異方性のドライエッチングが好ましい。ｐＭＩＳ形成領域１Ｂにおいて、ステップＳ４，Ｓ５でゲート電極ＧＥ２とその下のゲート絶縁膜ＧＩ２とが除去されたことにより、半導体基板１の活性領域（単結晶シリコン領域、ここではｎ型ウエルＮＷ）が露出される。すなわち、ステップＳ５のエッチングでゲート絶縁膜ＧＩ２を除去したことで、溝ＴＲ１の底部で、半導体基板１（ｎ型ウエルＮＷ）の表面（シリコン面）が露出される。この段階の溝ＴＲ１は、ゲート電極ＧＥ２の除去前までゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２が存在していた領域（空間）からなり、溝ＴＲ１の底面は半導体基板１の露出面で構成され、溝ＴＲ１の側壁（側面）はサイドウォールスペーサＳＷ２の内壁１１で構成される。
【００５８】
ステップＳ５のエッチングの際には、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１とその下のゲート絶縁膜ＧＩ１とは、ゲート電極ＧＥ１がフォトレジストパターンＰＲ１で覆われているため、エッチングされずに残存する。また、ステップＳ５のエッチングの際には、絶縁膜ＩＬ１も僅かにエッチングされ得るが、ステップＳ５はゲート絶縁膜ＧＩ２（絶縁膜３）を除去できる程度のエッチングであるため、ステップＳ５における絶縁膜ＩＬ１のエッチング量（エッチング厚み）は、絶縁膜ＩＬ１の厚み（全厚み）に比べると僅かであり、その影響は小さい。
【００５９】
また、ステップＳ５のエッチングの際には、ゲート絶縁膜ＧＩ２（絶縁膜３）に比べて半導体基板１（ｎ型ウエルＮＷ）がエッチングされにくいエッチング条件でエッチングを行うことが好ましい。これにより、ゲート絶縁膜ＧＩ２が除去されて半導体基板１（ｎ型ウエルＮＷ）が露出した段階でエッチングを停止でき、後述のステップＳ６で後述の窪み部１２を形成する際に窪み部１２の深さを制御しやすくなる。
【００６０】
続いて、図１７に示されるように、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２が除去されることで露出された半導体基板１（ｎ型ウエルＮＷ）を、エッチングする（図１１のステップＳ６）。すなわち、このステップＳ６では、溝ＴＲ１の底部で露出されている半導体基板１（ｎ型ウエルＮＷ）をエッチングして、溝ＴＲ１の底部で露出されている半導体基板１（ｎ型ウエルＮＷ）の表面を後退させる。ここで、後退方向は、半導体基板１の裏面に近づく方向である。
【００６１】
ステップＳ６のエッチングは、異方性のドライエッチングが好ましい。ステップＳ６では、半導体基板１（ｎ型ウエルＮＷ）のエッチング量（エッチング厚み）は、例えば２〜１１ｎｍ程度とすることができる。
【００６２】
ステップＳ４，Ｓ５のエッチングでゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２が除去されて半導体基板１の基板領域（半導体基板１を構成する単結晶シリコンにより構成された領域）、ここではｎ型ウエルＮＷ、が露出されるため、ステップＳ６のエッチングでは、この基板領域（ここではｎ型ウエルＮＷ）の一部が除去される。ステップＳ６で半導体基板１（ｎ型ウエルＮＷ）の一部をエッチングして除去したことで、溝ＴＲ１の底部で露出する半導体基板１（ｎ型ウエルＮＷ）の表面が後退し、半導体基板１（ｎ型ウエルＮＷ）に窪み部（凹部、溝部）１２が形成される。この窪み部１２は、サイドウォールスペーサＳＷ２の内壁１１（すなわち溝ＴＲ１の側壁）にほぼ整合して形成される。すなわち、ステップＳ４で除去するまでゲート電極ＧＥ２が存在していた平面領域と、ステップＳ６で窪み部１２が形成された平面領域とは、平面視でほぼ一致する。このため、窪み部１２は、ｐ−型半導体領域ＥＸ２と隣接している。ここで、平面視とは、半導体基板１の主面に平行な平面で見た場合を意味する。ステップＳ６のエッチングを異方性のドライエッチングとすることで、ｐ−型半導体領域ＥＸ２に対して不要なエッチングが入ることを抑制または防止することができる。ステップＳ６を行った段階の溝ＴＲ１の底面は、半導体基板１の露出面（ここでは窪み部１２の底面）で構成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷ２の内壁１１および窪み部１２の側壁で構成される。
【００６３】
窪み部１２の表面（すなわち窪み部１２の底面および側壁）は、ステップＳ６を行った段階での溝ＴＲ１の底部で露出する半導体基板１（ｎ型ウエルＮＷ）の表面であり、半導体基板１の基板領域により構成されている。このため、窪み部１２の表面（すなわち窪み部１２の底面および側壁）は、シリコン面（単結晶シリコン面）により構成されている。窪み部１２の表面のうち、窪み部１２の側壁の少なくとも一部では、ｐ−型半導体領域ＥＸ２を構成する単結晶シリコン領域が露出され得る。
【００６４】
また、ステップＳ６のエッチングの際には、半導体基板１（ｎ型ウエルＮＷ）に比べて絶縁膜ＩＬ１およびサイドウォールスペーサＳＷがエッチングされにくいエッチング条件でエッチングを行うことが好ましい。これにより、溝ＴＲ１の底部で露出されている半導体基板１（ｎ型ウエルＮＷ）をエッチングして窪み部１２を形成するとともに、ステップＳ６で絶縁膜ＩＬ１およびサイドウォールスペーサＳＷがエッチングされてしまうことを抑制または防止することができる。また、ステップＳ６のエッチングの際には、ゲート電極ＧＥ１とその下のゲート絶縁膜ＧＩ１とその下の半導体基板１（ｐ型ウエルＰＷ）とは、ゲート電極ＧＥ１がフォトレジストパターンＰＲ１で覆われているため、エッチングされない。
【００６５】
ステップＳ４のエッチングとステップＳ５のエッチングとステップＳ６のエッチングとは、同じエッチング装置を用い、エッチングガスを変えることで、行うことができ、また、この場合、ステップＳ４のエッチングとステップＳ５のエッチングとステップＳ６のエッチングとを、連続的に行うことも可能である。
【００６６】
次に、図１８に示されるように、フォトレジストパターンＰＲ１を除去する（図１１のステップＳ７）。フォトレジストパターンＰＲ１を除去したことで、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１の上面が露出された状態となる。
【００６７】
次に、図１９に示されるように、酸化処理（犠牲酸化）を行う（図１１のステップＳ８）。
【００６８】
このステップＳ８では、溝ＴＲ１の底部で露出した半導体基板１（ｎ型ウエルＮＷ）の表面を酸化処理により酸化して、溝ＴＲ１の底部で露出した半導体基板１（ｎ型ウエルＮＷ）の表面に酸化膜（酸化シリコン膜）ＯＸ１を形成する。すなわち、ステップＳ８では、酸化処理により、窪み部１２の表面（窪み部１２の底面および側壁）を酸化して、窪み部１２の表面（窪み部１２の底面および側壁）に酸化膜（酸化シリコン膜）ＯＸ１を形成する。ステップＳ８を行った段階の溝ＴＲ１の底面は酸化膜ＯＸ１で構成される。
【００６９】
ステップＳ８の酸化処理（酸化膜ＯＸ１形成）と後述のステップＳ９の酸化膜ＯＸ１の除去処理とは、ステップＳ５，Ｓ６のエッチングの際に半導体基板１の基板領域においてダメージを受けた部分（例えばエッチングダメージで結晶欠陥などが生じた部分）を無くす（除去する）ために行われる。このため、ステップＳ６のエッチングで露出された部分の半導体基板１（ここでは窪み部１２の表面）を、ステップＳ８で酸化し、その酸化部（酸化膜ＯＸ１）を後述のステップＳ９で除去する。酸化膜ＯＸ１は、後述のステップＳ９で除去するため、ステップＳ８の酸化処理は、犠牲酸化とみなすことができ、酸化膜ＯＸ１は、犠牲酸化膜とみなすことができる。
【００７０】
ステップＳ８の酸化処理は、プラズマ酸化、オゾン酸化、またはＵＶ酸化（ＵＶ励起酸化）、あるいはそれらの組み合わせにより行うことが好ましい。ここで、ＵＶ酸化は、紫外線酸化のことであり、ＵＶ光（紫外線）を照射して酸化する処理である。オゾン酸化は、オゾンガスによって酸化する処理である。
【００７１】
ステップＳ８の酸化処理は、熱酸化のような高温の酸化処理だと、ソース・ドレイン領域（ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２、ｐ＋型半導体領域ＳＤ２）の不純物が過剰に拡散してしまうので好ましくない。このため、ステップＳ８の酸化処理は、低温の酸化処理を行い、酸化処理の際の基板温度（半導体基板１の温度）が好ましくは４００℃以下となるようにする。ステップＳ８の酸化処理として、プラズマ酸化、オゾン酸化またはＵＶ酸化のような、活性酸化種による酸化を用いることにより、基板温度（半導体基板１の温度）を抑えながら、酸化処理を行うことができる。
【００７２】
また、ステップＳ８の酸化処理を行うと、窪み部１２の表面（窪み部１２の底面および側壁）に酸化膜ＯＸ１が形成されるだけでなく、ゲート電極ＧＥ１の上面も酸化されて、ゲート電極ＧＥ１の上部に酸化膜（酸化シリコン膜）ＯＸ２が形成される。これは、ステップＳ７でフォトレジストパターンＰＲ１を除去したことで、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１の上面が露出された状態となり、この状態（ゲート電極ＧＥ１の上面が露出された状態）でステップＳ８の酸化処理を行ったことで、ゲート電極ＧＥ１の上面が酸化されて、ゲート電極ＧＥ１の上部に酸化膜ＯＸ２が形成されたためである。
【００７３】
ゲート電極ＧＥ１上に形成された酸化膜ＯＸ２の厚みｔ２は、窪み部１２の表面に形成された酸化膜ＯＸ１の厚みｔ１よりも厚い（ｔ２＞ｔ１）ことが好ましい。これは、ゲート電極ＧＥ１にｎ型不純物が導入されており、ゲート電極ＧＥ１の不純物濃度を、ｎ型ウエルＮＷの不純物濃度よりも高くしていることで、実現可能である。
【００７４】
シリコン領域（ここでは基板領域（半導体基板１）およびゲート電極ＧＥ１がこのシリコン領域に対応している）の表面を酸化する場合、そのシリコン領域の不純物濃度が高いほど、酸化が促進されやすく、形成される酸化膜の厚みが厚くなる傾向があり、また、ｐ型不純物が導入されている場合よりもｎ型不純物が導入されている場合の方が、酸化が促進されやすく、形成される酸化膜の厚みが厚くなる傾向がある。但し、前者の傾向（酸化膜厚の不純物濃度依存性）の方が、後者の傾向（酸化膜厚の不純物の導電型依存性）よりも支配的である。ゲート電極ＧＥ１とｎ型ウエルＮＷとには、ともにｎ型の不純物が導入されているが、ｎ型ウエルＮＷの不純物濃度よりもゲート電極ＧＥ１の不純物濃度が高く、窪み部１２の表面は、ほぼｎ型ウエルＮＷで構成されているため、ゲート電極ＧＥ１上に形成された酸化膜ＯＸ２の厚みｔ２は、窪み部１２の表面に形成された酸化膜ＯＸ１の厚みｔ１よりも厚く（ｔ２＞ｔ１）なる。また、ゲート電極ＧＥ１の不純物濃度は、ｐ−型半導体領域ＥＸ２の不純物濃度よりも高く、これも、ゲート電極ＧＥ１上に形成された酸化膜ＯＸ２の厚みｔ２が、窪み部１２の表面に形成された酸化膜ＯＸ１の厚みｔ１よりも厚く（ｔ２＞ｔ１）なることに寄与し得る。ゲート電極ＧＥ１およびｎ型ウエルＮＷの各不純物濃度にもよるが、例えば、酸化膜ＯＸ２の厚みｔ２を酸化膜ＯＸ１の厚みｔ１の２倍程度とすることとができる。
【００７５】
つまり、ステップＳ８の酸化処理を行う直前の段階において、酸化膜ＯＸ２が形成されるべきゲート電極ＧＥ１の上面近傍の不純物濃度が、酸化膜ＯＸ１が形成されるべき基板領域（すなわち溝ＴＲ１の底部で露出する半導体基板１）の表面近傍の不純物濃度よりも高くなっていることにより、ステップＳ８で形成される酸化膜ＯＸ２の厚みｔ２を酸化膜ＯＸ１の厚みｔ１よりも厚くすることができる。
【００７６】
また、上記ステップＳ６のエッチング工程における基板領域（半導体基板１を構成する単結晶シリコンにより構成された領域）のエッチング量（ステップＳ６を行った直後の窪み部１２の深さに対応）と、ステップＳ８の酸化処理工程で酸化膜ＯＸ１の形成のために消費される基板領域の厚み（酸化膜ＯＸ１の厚みｔ１の約半分に対応）との合計が、ｐ−型半導体領域ＥＸ２の深さ（接合深さ）と同程度であれば、より好ましい。この場合、ステップＳ８で酸化膜ＯＸ１が形成された段階で、酸化膜ＯＸ１の下面（酸化膜ＯＸ１と基板領域との界面）が、ｐ−型半導体領域ＥＸ２の下面（接合面）と同程度の深さになる。これにより、ｐ−型半導体領域ＥＸ２から横方向（チャネル方向）に拡散したｐ型不純物を的確に除去できる（ステップＳ６の基板領域のエッチングとステップＳ８の酸化膜ＯＸ１の形成で基板領域が消費されることとで除去できる）ため、パンチスルー耐性をより向上することができ、また、形成されたＭＩＳＦＥＴの動作時にｐ−型半導体領域ＥＸ２からチャネルへ流入する正孔の経路が狭くならないようにすることができる。
【００７７】
次に、図２０に示されるように、酸化膜ＯＸ１をエッチングして除去する（図１１のステップＳ９）。このステップＳ９のエッチングは、ウェットエッチングが好ましく、例えばフッ酸の水溶液を用いることができる。
【００７８】
ステップＳ９では、酸化膜ＯＸ１をエッチングにより除去して、溝ＴＲ１の底部で半導体基板１（ｎ型ウエルＮＷ）を露出させる。すなわち、ステップＳ９では、酸化膜ＯＸ１をエッチングして除去することで、酸化シリコン膜ＯＸ１を除去した領域から半導体基板１（ｎ型ウエルＮＷ）の基板領域を露出させる。つまり、半導体基板１に形成された窪み部１２の表面（底面および側壁）にステップＳ８で酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１がステップＳ９で除去されることで、窪み部１２の表面（底面および側壁）を構成するシリコン面が露出されるのである。ステップＳ９を行った段階の溝ＴＲ１の底面は、半導体基板１の露出面（ここでは窪み部１２の底面）で構成される。
【００７９】
ステップＳ９では、酸化シリコン膜ＯＸ１だけでなく、ゲート電極ＧＥ１上に形成された酸化膜ＯＸ２もエッチングされるが、ステップＳ９のエッチング工程を終了した段階で、ゲート電極ＧＥ１の上面（上面全体）を覆うように酸化膜ＯＸ２の一部がゲート電極ＧＥ１の上面上に残存するようにする。
【００８０】
上述のように酸化膜ＯＸ２の厚みｔ２は酸化膜ＯＸ１の厚みｔ１よりも厚い（ｔ２＞ｔ１）ため、ステップＳ９では、酸化膜ＯＸ１の全部と酸化膜ＯＸ２の上層部分とがエッチングされて除去されても、酸化膜ＯＸ２の下層部分がゲート電極ＧＥ１の上面上に層状に残存するようにすることができる。すなわち、ステップＳ９では、エッチング条件（エッチング時間など）を、酸化膜ＯＸ１の厚みｔ１分はエッチングできるが、酸化膜ＯＸ２の厚みｔ２分はエッチングできないようなエッチング条件に制御する。これにより、ｐＭＩＳ形成領域１Ｂの溝ＴＲ１の底部では酸化シリコン膜ＯＸ１の全部が除去されて半導体基板１の基板領域（シリコン面）が露出し、ｎＭＩＳ形成領域１Ａでは、ゲート電極ＧＥ１上に酸化膜ＯＸ２の一部が層状に残存した状態で、エッチングが終了する。このため、ステップＳ９のエッチングを行うと、ｐＭＩＳ形成領域１Ｂの溝ＴＲ１の底部で半導体基板１のシリコン面が露出されるが、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１の上面は露出されない（酸化膜ＯＸ２で覆われている）。
【００８１】
次に、図２１に示されるように、エピタキシャル成長により、半導体層であるエピタキシャル層（エピタキシャル成長層、半導体層）ＥＰ１を形成する（図１１のステップＳ１０）。
【００８２】
このステップＳ１０では、溝ＴＲ１の底部で露出している半導体基板１の表面（ここでは窪み部１２の表面）上に、半導体層であるエピタキシャル層ＥＰ１をエピタキシャル成長によって形成する。つまり、ステップＳ９で酸化膜ＯＸ１を除去することで露出された半導体基板１（のシリコン面）上に、ステップＳ１０でエピタキシャル層ＥＰ１を選択的にエピタキシャル成長させる。すなわち、半導体基板１に形成された窪み部１２の表面（底面および側壁）にステップＳ８で酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１がステップＳ９で除去されることで、窪み部１２の表面（底面および側壁）を構成する半導体基板１のシリコン面が露出され、このシリコン面（窪み部１２の表面を構成する半導体基板１のシリコン面）上に、ステップＳ１０でエピタキシャル層ＥＰ１が選択的にエピタキシャル成長する。ステップＳ１０を行った段階の溝ＴＲ１の底面は、エピタキシャル層ＥＰ１の上面で構成される。
【００８３】
ステップＳ９でゲート電極ＧＥ１上に酸化膜ＯＸ２の一部を層状に残存させたため、ステップＳ１０のエピタキシャル成長は、ゲート電極ＧＥ１が露出していない状態で行うことになる。このため、ステップＳ１０では、ゲート電極ＧＥ１上にエピタキシャル層は形成されない。
【００８４】
エピタキシャル層ＥＰ１は、エピタキシャル成長した半導体層であり、ＳｉＧｅ（シリコンゲルマニウム）層、Ｇｅ（ゲルマニウム）層、ＳｉＣ（炭化シリコン）層、またはＳｉ（シリコン）層とすることが好ましい。エピタキシャル成長する際に用いるガスの種類を、成長させる半導体材料の種類に応じて選択することで、所望の半導体材料をエピタキシャル成長させることができる。
【００８５】
また、ステップＳ１０のエピタキシャル成長は、低温のエピタキシャル成長を行い、エピタキシャル成長の際の基板温度（半導体基板１の温度）が４００℃以下となるようにすることが好ましい。これにより、ステップＳ１０のエピタキシャル成長の際に、ソース・ドレイン領域（ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２、ｐ＋型半導体領域ＳＤ２）の不純物が過剰に拡散してしまうのを防止することができる。
【００８６】
また、エピタキシャル層ＥＰ１の上面の高さ位置が、ステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の半導体基板１の主面の高さ位置（すなわちステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の段階におけるゲート絶縁膜ＧＩ２と半導体基板１との界面の高さ位置）とほぼ同じとなるように、ステップＳ１０のエピタキシャル成長を行うこともできる。この場合、窪み部１２の深さとエピタキシャル層ＥＰ１の厚みとが、ほぼ同じになる。そうすることで、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（このチャネル領域はエピタキシャル層ＥＰ１に形成される）は、ｐ−型半導体領域ＥＸ２に横方向（水平方向、半導体基板１の主面に平行な方向）に隣接することになる。また、ｎチャネル型ＭＩＳＦＥＴＱｎと後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐとで、ゲート絶縁膜およびゲート電極の高さ位置がそろうことになる。
【００８７】
次に、図２２に示されるように、半導体基板１の主面上に、ゲート絶縁膜用の絶縁膜１３を形成する（図１１のステップＳ１１）。
【００８８】
絶縁膜１３は、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。絶縁膜１３としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）またはケイ素（Ｓｉ）の一方または両方を含有することもできる。この場合、絶縁膜１３は、窒化シリコン膜よりも高い誘電率（比誘電率）を有する高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）である。また、絶縁膜１３として、酸化シリコンまたは酸窒化シリコン膜を用いることも可能である。但し、絶縁膜１３に高誘電率膜を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜（絶縁膜１３）の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【００８９】
ステップＳ１１では、少なくとも、エピタキシャル層ＥＰ１（の上面）上に絶縁膜１３を形成する（絶縁膜１３はエピタキシャル層ＥＰ１に接する）必要があるが、実際には、エピタキシャル層ＥＰ１の上面上だけでなく、絶縁膜ＩＬ１の上面上、サイドウォールスペーサＳＷ２の内壁１１上、および酸化膜ＯＸ２の上面上にも、絶縁膜１３が形成される。すなわち、ステップＳ１１では、溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ１上に絶縁膜１３が形成される。
【００９０】
次に、図２３に示されるように、半導体基板１の主面上に、すなわち絶縁膜１３上に、ゲート電極用の導電体膜１４を形成する（図１１のステップＳ１２）。このステップＳ１２では、導電体膜１４は、絶縁膜１３上に、溝ＴＲ１内を埋めるように形成する。
【００９１】
導電体膜１４としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。導電体膜１４は、金属膜の場合、例えばスパッタリング法などを用いて形成することができる。また、導電体膜１４として、シリコン膜（ドープトポリシリコン膜、ｐ型不純物を導入した多結晶シリコン膜）を用いることも可能であり、この場合は、ＣＶＤ法などを用いて成膜できる。但し、導電体膜１４に金属膜を用いた場合は、後で形成されるゲート電極ＧＥ２ａをメタルゲート電極とすることができるため、ゲート電極ＧＥ２ａの空乏化現象を抑制し、寄生容量をなくすことができ、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点を得られる。
【００９２】
次に、図２４に示されるように、溝ＴＲ１内に導電体膜１４を残し、溝ＴＲ１の外部の導電体膜１４をＣＭＰ法などにより除去して、ゲート電極ＧＥ２ａを形成する（図１１のステップＳ１３）。ゲート電極ＧＥ２ａは、溝ＴＲ１内に残存する導電体膜１４からなる。
【００９３】
ステップＳ１３では、溝ＴＲ１の外部の導電体膜１４をＣＭＰ法で研磨して除去するが、この際、溝ＴＲ１の外部の絶縁膜１３も除去され得る。すなわち、ステップＳ１３では、絶縁膜ＩＬ１の上面が露出するまで導電体膜１４および絶縁膜１３を研磨し、それによって、溝ＴＲ１の外部の導電体膜１４および絶縁膜１３を除去し、溝ＴＲ１内に導電体膜１４および絶縁膜１３を残す。これにより、溝ＴＲ１内には導電体膜１４および絶縁膜１３が残存し、溝ＴＲ１内に残存する導電体膜１４がゲート電極ＧＥ２ａとなるが、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間と、ゲート電極ＧＥ２ａとサイドウォールスペーサＳＷ２（の内壁１１）との間には、絶縁膜１３が介在（残存）する。ゲート電極ＧＥ１は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間の絶縁膜１３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ２ａとなる。ステップＳ１１，Ｓ１２，Ｓ１３により、エピタキシャル層ＥＰ１上にゲート絶縁膜ＧＩ２ａを介してゲート電極ＧＥ２ａが形成されるのである。
【００９４】
ゲート絶縁膜ＧＩ２ａ（絶縁膜１３）を介してゲート電極ＧＥ２ａの下に位置するエピタキシャル層ＥＰ１に、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域が形成される。このため、エピタキシャル層ＥＰ１は、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域用の半導体層とみなすこともできる。また、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）は、ｐ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域ＳＤ２により形成され、ＬＤＤ構造を有している。
【００９５】
このようにして、ｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００９６】
なお、ステップＳ１３のＣＭＰ工程において、ゲート電極ＧＥ１上の酸化膜ＯＸ２が除去される場合もあり得る。
【００９７】
次に、図２５に示されるように、半導体基板１の主面全面上に、すなわちゲート電極ＧＥ１，ＧＥ２ａが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜（層間絶縁膜）ＩＬ２を形成する。絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２は、絶縁膜ＩＬ１上に、ゲート電極ＧＥ１の上面とゲート電極ＧＥ２上の酸化膜ＯＸ２の上面とを覆うように、形成される。
【００９８】
絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面の平坦性を高めることもできる。
【００９９】
次に、絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ２および絶縁膜ＩＬ１をドライエッチングすることにより、図２６に示されるように、絶縁膜ＩＬ１，ＩＬ２にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、絶縁膜ＩＬ１および絶縁膜ＩＬ２からなる積層膜（積層絶縁膜）を貫通するように形成される。コンタクトホールＣＮＴは、例えば、ｎ＋型半導体領域ＳＤ１の上部、ｐ＋型半導体領域ＳＤ２の上部、ゲート電極ＧＥ１の上部、またはゲート電極ＧＥ２の上部などに形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層８が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層８が露出される。
【０１００】
次に、図２７に示されるように、コンタクトホールＣＮＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する（埋め込む）。プラグＰＧは、次のようにして形成することができる。
【０１０１】
すなわち、まず、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜ＩＬ２上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜２１（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜２２を、ＣＶＤ法などによってバリア導体膜２１上にコンタクトホールＣＮＴを埋めるように形成する。その後、コンタクトホールＣＮＴの外部（絶縁膜ＩＬ２上）の不要な主導体膜２２およびバリア導体膜２１をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ２の上面が露出し、絶縁膜ＩＬ１，ＩＬ２のコンタクトホールＣＮＴ内に埋め込まれて残存するバリア導体膜２１および主導体膜２２により、プラグＰＧが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたプラグＰＧは、その底部でｎ＋型半導体領域ＳＤ１の表面上の金属シリサイド層８と接して電気的に接続され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたプラグＰＧは、その底部でｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層８と接して電気的に接続される。また、ゲート電極ＧＥ１の上部に形成されたプラグＰＧは、その底部でゲート電極ＧＥ１と接して電気的に接続され、また、ゲート電極ＧＥ２ａの上部に形成されたプラグＰＧは、その底部でゲート電極ＧＥ２ａと接して電気的に接続される。
【０１０２】
次に、図２８に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ２上に、配線形成用の絶縁膜（層間絶縁膜）ＩＬ３を形成する。絶縁膜ＩＬ３は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
【０１０３】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ３の所定の領域に配線溝２３を形成した後、半導体基板１の主面上（すなわち配線溝２３の底部および側壁上を含む絶縁膜ＩＬ３上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝２３の内部を埋め込む。それから、配線溝２３以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２８では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１、またはゲート電極ＧＥ２などと電気的に接続される。
【０１０４】
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１０５】
＜本実施の形態の主要な特徴について＞
本実施の形態の半導体装置は、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域が、半導体基板１ではなく、半導体基板１とは別に形成（エピタキシャル成長）したエピタキシャル層ＥＰ１に形成されるようにし、ソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）は、半導体基板１に形成している。エピタキシャル層ＥＰ１は、ＳｉＧｅ（シリコンゲルマニウム）層、Ｇｅ（ゲルマニウム）層、ＳｉＣ（炭化シリコン）層、またはＳｉ（シリコン）層とすることが好ましいが、それぞれ以下のような利点を得られる。
【０１０６】
エピタキシャル層ＥＰ１をＳｉＧｅ（シリコンゲルマニウム）層にした場合には、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がＳｉＧｅ（シリコンゲルマニウム）層に形成されることになるため、価電子帯のレベルを上昇させ、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧（の絶対値）を低減することができる。すなわち、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧（の絶対値）を低くすることができる。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐの低しきい値電圧化を図ることができる。
【０１０７】
エピタキシャル層ＥＰ１をＧｅ（ゲルマニウム）層にした場合には、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がＧｅ（ゲルマニウム）層に形成されることになるため、チャネル領域におけるホール（正孔）の移動度を向上させ、ｐチャネル型ＭＩＳＦＥＴＱｐのオン電流を向上（増大）させることができる。すなわち、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、チャネル領域におけるホール（正孔）の移動度を向上させ、ｐチャネル型ＭＩＳＦＥＴＱｐのオン電流を向上（増大）させることができる。
【０１０８】
エピタキシャル層ＥＰ１をＳｉＣ（炭化シリコン）層にした場合には、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がＳｉＣ（炭化シリコン）層に形成されることになるため、チャネル領域におけるホール（正孔）の移動度を向上させ、ｐチャネル型ＭＩＳＦＥＴＱｐのオン電流を向上（増大）させることができる。すなわち、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、チャネル領域におけるホール（正孔）の移動度を向上させ、ｐチャネル型ＭＩＳＦＥＴＱｐのオン電流を向上（増大）させることができる。
【０１０９】
エピタキシャル層ＥＰ１をＳｉ（シリコン）層にした場合には、このＳｉ（シリコン）層にｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域が形成されるが、このＳｉ（シリコン）層は、ステップＳ１０のエピタキシャル成長により形成されているため、ソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）からの横方向（水平方向）の不純物拡散の影響はほとんど受けない。このため、パンチスルー現象を抑制することができる。すなわち、エピタキシャル層ＥＰ１を形成することなく、半導体基板１（シリコン領域）にチャネル領域が形成されるようにした場合は、ソース・ドレイン領域に導入した不純物の活性化のためのアニールの際に、ソース・ドレイン領域からチャネル領域側に横方向（水平方向）に不純物が拡散して、パンチスルー現象が生じやすくなる虞がある。しかしながら、エピタキシャル層ＥＰ１は、ソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）に導入した不純物の活性化のためのアニールの後に形成されたものであるため、エピタキシャル層ＥＰ１は、ソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）からの横方向（水平方向）の不純物拡散の影響はほとんど受けていない。このため、エピタキシャル層ＥＰ１をＳｉ（シリコン）層にし、このＳｉ（シリコン）層にｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域が形成されるようにしたことで、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、パンチスルー現象を抑制することができる。従って、短チャネル効果を抑制することができる。
【０１１０】
また、パンチスルー抑制（短チャネル効果抑制）の効果は、エピタキシャル層ＥＰ１がＳｉ（シリコン）層の場合に最も有効に得られるが、エピタキシャル層ＥＰ１がＳｉ（シリコン）層以外の半導体層の場合であってもある程度は得られる。
【０１１１】
このように、エピタキシャル層ＥＰ１を、ＳｉＧｅ（シリコンゲルマニウム）層、Ｇｅ（ゲルマニウム）層、ＳｉＣ（炭化シリコン）層、またはＳｉ（シリコン）層とすることにより、上述の各利点を得ることができ、製造された半導体装置の性能を向上させることができる。
【０１１２】
本実施の形態とは異なり、ｐＭＩＳ形成領域１Ｂ全体の半導体基板１にＳｉＧｅ（シリコンゲルマニウム）層、Ｇｅ（ゲルマニウム）層またはＳｉＣ（炭化シリコン）層を形成し、チャネル領域だけでなくソース・ドレイン領域もそのＳｉＧｅ層、Ｇｅ層またはＳｉＣ層に形成することも考えられ、この場合を比較例と称することとする。しかしながら、この比較例の場合には、半導体装置の製造工程の最適化が難しく、主として次の２つの問題（第１の問題および第２の問題）が生じる虞がある。
【０１１３】
まず、第１の問題について説明する。一般的にソース・ドレイン領域は、ｎ型不純物またはｐ型不純物をイオン注入し、注入した不純物をその後の熱処理で拡散・活性化させることで形成する。しかしながら、Ｓｉ層と他の材料層（すなわちＳｉＧｅ層、Ｇｅ層またはＳｉＣ層）とでは、そこに導入された不純物の熱拡散係数や活性化率が異なる。このため、上記比較例の場合には、従来のＳｉ層（Ｓｉ基板）に対して用いられていたイオン注入・熱処理条件は、そのままでは使用できず、再調整が必要となる。再調整を行った場合でも、ｐＭＩＳ形成領域１Ｂ全体に形成したＳｉＧｅ層、Ｇｅ層またはＳｉＣ層のＧｅ濃度またはＣ濃度を変更した場合には、更に調整が必要となる。また、上記比較例では、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成に好適な条件とｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成に好適な条件との両立を見極める必要があるため、不純物の拡散・活性化のための熱処理条件の調整が難しく、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両者のソース・ドレイン領域の接合面を的確に形成しにくくなる。
【０１１４】
次に、第２の問題について説明する。一般的に、ソース・ドレイン領域上にはサリサイドプロセスで金属シリサイド層（上記金属シリサイド層８に対応するもの）を形成する。しかしながら、上記比較例の場合は、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域はＳｉ層で形成され、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は他の材料層（ＳｉＧｅ層、Ｇｅ層またはＳｉＣ層）で形成される。このため、従来のサリサイドプロセスを用いると、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上と、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上との両者に最適化された金属シリサイド層を形成することが難しくなる。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両者のソース・ドレイン領域上に金属シリサイド層を的確に形成しにくくなる。
【０１１５】
それに対して、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域はエピタキシャル層ＥＰ１に形成されるようにしているが、ソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）は、半導体基板１（Ｓｉ基板領域）に形成している。すなわち、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）とｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）の両方を、半導体基板１（Ｓｉ基板領域）に形成している。
【０１１６】
このため、本実施の形態では、エピタキシャル層ＥＰ１の材料の種類にかかわらず、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のソース・ドレイン領域は、半導体基板１（Ｓｉ基板領域）に不純物をイオン注入してこれを熱処理で拡散・活性化することで形成することができる。従って、従来のＳｉ層（Ｓｉ基板）に対して用いられていたイオン注入・熱処理条件に対する知見を、そのまま適用することができるため、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成に好適な条件とｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域形成に好適な条件とを両立させることができ、不純物の拡散・活性化のための熱処理条件の調整が容易となる。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両者のソース・ドレイン領域の接合面を容易かつ的確に形成することができる。
【０１１７】
また、本実施の形態では、エピタキシャル層ＥＰ１の材料の種類にかかわらず、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のソース・ドレイン領域は、半導体基板１（Ｓｉ基板領域）に不純物を導入して形成され、そのソース・ドレイン領域の表面にサリサイドプロセスで金属シリサイド層８を形成することができる。ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両者のソース・ドレイン領域が半導体基板１（Ｓｉ基板領域）に形成されているため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両者のソース・ドレイン領域（ここではｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面）上に、金属シリサイド層をサリサイドプロセスで容易かつ的確に形成することができる。
【０１１８】
従って、本実施の形態では、半導体装置の製造工程の最適化が容易となる。
【０１１９】
更に、本実施の形態では、チャネル領域となるエピタキシャル層ＥＰ１を形成するために、ダミーのゲート電極ＧＥ２およびダミーのゲート絶縁膜ＧＩ２をエッチングで除去して半導体基板１の基板領域（シリコン領域）を露出させてから、エピタキシャル層ＥＰ１をエピタキシャル成長させることを、主要な特徴の一つとしている。
【０１２０】
本実施の形態とは異なり、ステップＳ８（酸化膜ＯＸ１形成）およびステップＳ９（酸化膜ＯＸ１除去）を行うことなくステップＳ１０のエピタキシャル成長を行うことも考えられる。しかしながら、この場合、エピタキシャル層ＥＰ１の下地にエッチングダメージ（ステップＳ５，Ｓ６のエッチングの際のダメージ）が残った状態でエピタキシャル層ＥＰ１を形成することになる。これは、エピタキシャル層ＥＰ１中に、下地の欠陥に起因した結晶欠陥を生じさせ、このエピタキシャル層ＥＰ１をチャネル領域に用いるＭＩＳＦＥＴの性能を低下させてしまう虞がある。これは、製造された半導体装置の性能を低下させてしまう。
【０１２１】
それに対して、本実施の形態では、ステップＳ８で酸化膜ＯＸ１を形成してから、この酸化膜ＯＸ１をステップＳ９で除去し、その後、ステップＳ１０のエピタキシャル成長を行ってエピタキシャル層ＥＰ１を形成している。このため、ステップＳ５，Ｓ６のエッチングでダメージを受けた部分の半導体基板１（ここでは窪み部１２の表面近傍の部分）は、ステップＳ８で酸化されて酸化膜ＯＸ１となり、ステップＳ９のエッチングで除去される。このため、ステップＳ１０でエピタキシャル成長を行う際には、エピタキシャル層ＥＰ１の下地は、ステップＳ５，Ｓ６のエッチングによるダメージをほとんど受けておらず、ステップＳ５，Ｓ６のエッチングによるダメージに起因した欠陥がほとんど無いため、エピタキシャル層ＥＰ１中に、下地の欠陥に起因した結晶欠陥が生じることを抑制または防止することができる。これにより、エピタキシャル層ＥＰ１をチャネル領域に用いるＭＩＳＦＥＴ（ここではｐチャネル型ＭＩＳＦＥＴＱｐ）の性能を、より向上させることができる。従って、半導体装置の性能を向上させることができる。
【０１２２】
ステップＳ５，Ｓ６のエッチングによりダメージを受けた部分をより的確に除去することを考えると、ステップＳ８で形成する酸化膜ＯＸ１の厚みｔ１は、５〜１０ｎｍ程度であれば、より好ましい。
【０１２３】
また、基板領域におけるエッチングダメージを受けた部分を確実に除去するためには、自然酸化膜の形成およびその除去では不十分であり、酸化処理によって強制的に酸化膜ＯＸ１を形成してから、その酸化膜ＯＸ１を除去することが有効である。このため、酸化膜ＯＸ１は自然酸化膜ではなく、酸化処理によって強制的に酸化させた酸化膜である。
【０１２４】
また、ステップＳ９で酸化膜ＯＸ１を除去する際に、酸化膜ＯＸ１の除去残りがあると、その後のエピタキシャル層ＥＰ１の形成（成長）が阻害される虞があるため、酸化膜ＯＸ１の除去残りが無いようにステップＳ９を行うことが好ましい。また、エピタキシャル層ＥＰ１中に欠陥が生じないようにエピタキシャル層ＥＰ１を形成（成長）するためには、ステップＳ９で酸化膜ＯＸ１を除去する際に、酸化膜ＯＸ１を除去することで露出した半導体基板１（シリコン領域）にダメージ（エッチングダメージ）ができるだけ入らないようにすることが好ましい。これらの観点から、ステップＳ９の酸化膜ＯＸ１の除去工程には、ウェットエッチングを用いることが好ましい。
【０１２５】
一方、ステップＳ４，Ｓ５，Ｓ６の各エッチングは、等方性のエッチングであると、サイドウォールスペーサＳＷ２の内壁１１が横方向にエッチングされたり、窪み部１２が横方向に広がりすぎてしまう虞がある。このため、ステップＳ４，Ｓ５，Ｓ６の各エッチングは、異方性のエッチングが好適である。このため、ステップＳ４，Ｓ５，Ｓ６の各エッチングは、ウェットエッチングではなく、ドライエッチング（より特定的には異方性のドライエッチング）が好ましい。
【０１２６】
上述のように、ステップＳ８の酸化処理は、熱酸化処理を用いるのではなく、プラズマ酸化、オゾン酸化、またはＵＶ酸化（ＵＶ励起酸化）、あるいはそれらの組み合わせにより行うことが好ましい。ステップＳ８の酸化処理として、プラズマ酸化、オゾン酸化またはＵＶ酸化のような、活性酸化種による酸化を用いることにより、基板温度（半導体基板１の温度）を抑えながら（好ましくは４００℃以下）、酸化処理を行うことができる。これにより、ステップＳ８の酸化処理の際にソース・ドレイン領域（ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２、ｐ＋型半導体領域ＳＤ２）に不要な不純物拡散が生じてしまうのを抑制または防止することができる。
【０１２７】
また、ステップＳ８の酸化処理の際に、絶縁膜ＩＬ１とサイドウォールスペーサＳＷとの露出面も活性酸化種（プラズマ酸化の場合はプラズマ、オゾン酸化の場合はオゾン、ＵＶ酸化の場合はＵＶ光が活性酸化種となる）にさらされるが、絶縁膜ＩＬ１とサイドウォールスペーサＳＷの膜中で活性酸化種が失活するため、絶縁膜ＩＬ１とサイドウォールスペーサＳＷとは、その表面（露出面）だけがステップＳ８の酸化処理で改質される。ステップＳ８の酸化処理の際の絶縁膜ＩＬ１とサイドウォールスペーサＳＷとの露出面は、主に絶縁膜ＩＬ１の上面とサイドウォールスペーサＳＷ２の内壁１１であるため、ステップＳ８の酸化処理の際には、主として、絶縁膜ＩＬ１の上面と、サイドウォールスペーサＳＷ２の内壁１１とが、ステップＳ８の酸化処理で改質されることになる。サイドウォールスペーサＳＷ２の内壁１１は、上記溝ＴＲ１の側壁（側面）を構成する。
【０１２８】
ＣＶＤ法で形成した膜（ＣＶＤ膜）からは、ステップＳ１０のエピタキシャル成長の際に、ＣＶＤ膜の膜中から膜外へガスが出る虞があり、ＣＶＤ膜から出たガスは、エピタキシャル成長を阻害する要因となり得る。しかしながら、ステップＳ８の酸化処理で絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの表面（露出面）を改質したことにより、たとえＣＶＤ法で絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ（上記絶縁膜６）を形成していたとしても、ステップＳ１０のエピタキシャル成長の際に、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷからガスが出るのを抑制または防止することができる。これにより、ステップＳ１０のエピタキシャル成長の際に、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷから出たガスによりエピタキシャル成長が阻害されるのを、抑制または防止することができる。ステップＳ８の酸化処理の際の絶縁膜ＩＬ１とサイドウォールスペーサＳＷとの露出面は、主に絶縁膜ＩＬ１の上面とサイドウォールスペーサＳＷ２の内壁１１であるが、ステップＳ８の酸化処理の際に、絶縁膜ＩＬ１の上面とサイドウォールスペーサＳＷ２の内壁１１とが改質されることで、ステップＳ１０のエピタキシャル成長を、より的確に行えるようになる。
【０１２９】
また、熱酸化を行っても、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの表面（露出面）を改質できないが、ステップＳ８の酸化処理として、プラズマ酸化、オゾン酸化またはＵＶ酸化のような、活性酸化種による酸化を用いると、窪み部１２の表面に酸化膜ＯＸ１が形成され、かつ、ゲート電極ＧＥ１の上部に酸化膜が形成されるだけでなく、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの表面（露出面）を改質することができる。このため、ステップＳ８の酸化処理に、熱酸化ではなく、プラズマ酸化、オゾン酸化またはＵＶ酸化のような、活性酸化種による酸化を用いる利点は、基板温度（半導体基板１の温度）を抑えながら酸化処理を行うことができる（つまり不純物の不要な拡散を防止できる）ことに加えて、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの表面（露出面）を改質できることである。
【０１３０】
また、ステップＳ９では、酸化膜ＯＸ１，ＯＸ２だけでなく、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷもエッチングされる虞があるが、ステップＳ８の酸化処理で絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの表面（露出面）が改質されたことにより、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷはエッチング耐性が高められており、ステップＳ９でエッチングされ難くなっている。このため、ステップＳ９のエッチングの際に、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷがエッチングされても、そのエッチング量（エッチング厚み）は僅かであり、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの各厚み比べると十分に小さい。
【０１３１】
また、ＣＶＤ法で形成した膜（ＣＶＤ膜）は、フッ酸の水溶液などによるウェットエッチングに対しては、エッチングレート（エッチング速度）が高い。しかしながら、ステップＳ８の酸化処理で絶縁膜ＩＬ１およびサイドウォールスペーサＳＷの表面（露出面）を改質したことにより、改質前（ステップＳ８の前）に比べて、ステップＳ９で用いるエッチング液を使用した場合のエッチングレート（エッチング速度）は低くなっている。このため、たとえＣＶＤ法で絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ（上記絶縁膜６）を形成していたとしても、ステップＳ９のウェットエッチングの際に、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷが過剰にエッチングされるのを防止することができる。
【０１３２】
ステップＳ９のエッチングの際の絶縁膜ＩＬ１とサイドウォールスペーサＳＷとの露出面は、主に絶縁膜ＩＬ１の上面とサイドウォールスペーサＳＷ２の内壁１１であるが、ステップＳ８の酸化処理の際に、絶縁膜ＩＬ１の上面とサイドウォールスペーサＳＷ２の内壁１１とが改質されることで、ステップＳ９のエッチングの際に、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷがエッチングされるのを抑制できる。
【０１３３】
（実施の形態２）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２９〜図３４は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１３４】
本実施の形態２が上記実施の形態１と相違しているのは、上記ステップＳ６（窪み部１２形成工程）を行わない点である。
【０１３５】
すなわち、本実施の形態でも、上記図１〜図１０および図１２〜図１６に示されるように上記ステップＳ５（ゲート絶縁膜ＧＩ２除去工程）までを上記実施の形態１と同様に行った後、本実施の形態では、上記ステップＳ６（窪み部１２形成工程）を行わずに、図２９に示されるように、上記ステップＳ７のフォトレジストパターンＰＲ１の除去工程を行う。
【０１３６】
すなわち、上記実施の形態１では、図１４〜図１７に示されるように、ステップＳ４でゲート電極ＧＥ２をエッチング除去してゲート絶縁膜ＧＩ２の上面を露出させ、この露出したゲート絶縁膜ＧＩ２をステップＳ５でエッチング除去して半導体基板１（ｎ型ウエルＮＷ）の表面を露出させ、この露出した半導体基板１（ｎ型ウエルＮＷ）をステップＳ６で更にエッチングして半導体基板１（ｎ型ウエルＮＷ）に窪み部１２を形成していた。それに対して、本実施の形態では、上記ステップＳ４でゲート電極ＧＥ２をエッチング除去してゲート絶縁膜ＧＩ２の上面を露出させ、この露出したゲート絶縁膜ＧＩ２を上記ステップＳ５でエッチング除去して半導体基板１（ｎ型ウエルＮＷ）の表面を露出させ、この段階で、エッチングを終了する。
【０１３７】
このため、ゲート絶縁膜ＧＩ２をエッチングして除去した後、溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）を更にエッチングする（上記実施の形態１の場合）か、ほとんどエッチングしない（本実施の形態２の場合）かが、上記実施の形態１の場合と、本実施の形態２の場合とで相違している。このため、上記ステップＳ６（窪み部１２形成工程）を行った上記実施の形態１の場合には、上記図１７のように半導体基板１（ｎ型ウエルＮＷ）には窪み部１２が形成され、窪み部１２の底面は、ｐ−型半導体領域ＥＸ２の上面（サイドウォールスペーサＳＷ２とｐ−型半導体領域ＥＸ２との界面）よりも低い位置にある。一方、上記ステップＳ６（窪み部１２形成工程）を行わない本実施の形態２の場合には、図２９のように、半導体基板１（ｎ型ウエルＮＷ）に窪み部１２は形成されず、溝ＴＲ１の底部で露出された部分の半導体基板１（ｎ型ウエルＮＷ）の表面（上面）３１は、ｐ−型半導体領域ＥＸ２の上面（サイドウォールスペーサＳＷ２とｐ−型半導体領域ＥＸ２との界面）とほぼ同じ高さ位置になる。溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）の表面（上面）３１は、ステップＳ４で除去するまでゲート電極ＧＥ２が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサＳＷ２の内壁１１にほぼ整合し、シリコン面（単結晶シリコン面）により構成されている。
【０１３８】
以降の工程は、本実施の形態２も、上記実施の形態１と基本的には同じである。
【０１３９】
すなわち、図３０に示されるように、上記実施の形態１と同様の上記ステップＳ８の酸化処理を行って、酸化膜ＯＸ１，ＯＸ２を形成する。この際、ゲート電極ＧＥ１の上部に形成される酸化膜ＯＸ２については、上記実施の形態１と本実施の形態２とで同じである。しかしながら、本実施の形態では、窪み部１２が形成されていないため、上記ステップＳ５でゲート絶縁膜ＧＩ２をエッチング除去することで溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）の表面（上面）３１が、上記ステップＳ８の酸化処理で酸化されてそこに酸化膜ＯＸ１が形成される。それ以外については、上記ステップＳ８の酸化処理は、本実施の形態も、上記実施の形態１と同様である。
【０１４０】
それから、図３１に示されるように、上記実施の形態１と同様の上記ステップＳ９のエッチング工程を行って、酸化膜ＯＸ１をエッチングして除去する。このステップＳ９のエッチング工程については、本実施の形態も、上記実施の形態１と同様であり、酸化膜ＯＸ１をエッチングして除去することで、溝ＴＲ１の底部で半導体基板１（ｎ型ウエルＮＷ）が露出し、一方、酸化膜ＯＸ２は酸化膜ＯＸ１よりも厚いため、ゲート電極ＧＥ１の上面を覆うように酸化膜ＯＸ２の一部が（ゲート電極ＧＥ１の上面上に層状に）残存する。
【０１４１】
それから、図３２に示されるように、上記実施の形態１と同様の上記ステップＳ１０のエピタキシャル成長工程を行って、エピタキシャル層ＥＰ１を形成する。このステップＳ１０では、ステップＳ９で酸化膜ＯＸ１を除去することで露出された半導体基板１の表面（上面）３１上に、エピタキシャル層ＥＰ１が選択的にエピタキシャル成長する。すなわち、溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）の表面３１にステップＳ８で酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１がステップＳ９で除去されることで、溝ＴＲ１の底部で半導体基板１（ｎ型ウエルＮＷ）の表面３１が再度露出され、その上にエピタキシャル層ＥＰ１が選択的にエピタキシャル成長する。ステップＳ１０でゲート電極ＧＥ１上にエピタキシャル層が形成されない点は、上記実施の形態１と本実施の形態２とで同じである。
【０１４２】
上記実施の形態１と本実施の形態２とで、形成したエピタキシャル層ＥＰ１の厚みが同じ場合、形成されたエピタキシャル層ＥＰ１の上面の高さ位置は、上記実施の形態１の場合よりも、本実施の形態２の場合の方が高くなる（具体的には窪み部１２の深さの分だけ高くなる）。上記実施の形態１の場合は、窪み部１２の深さとエピタキシャル層ＥＰ１の厚みとをほぼ同じにすることで、エピタキシャル層ＥＰ１の上面の高さ位置を、ステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の半導体基板１の主面の高さ位置（すなわちステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の段階におけるゲート絶縁膜ＧＩ２と半導体基板１との界面の高さ位置）とほぼ同じとすることができる。一方、本実施の形態の場合は、エピタキシャル層ＥＰ１の上面の高さ位置は、ステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の半導体基板１の主面の高さ位置（すなわちステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の段階におけるゲート絶縁膜ＧＩ２と半導体基板１との界面の高さ位置）よりも高くなる。
【０１４３】
これ以外については、上記ステップＳ１０のエピタキシャル成長工程は、本実施の形態も、上記実施の形態１と同様である。
【０１４４】
それから、図３３に示されるように、上記実施の形態１と同様の上記ステップＳ１１の絶縁膜１３形成工程を行って、半導体基板１の主面上に、すなわち、溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ１上に（具体的には、エピタキシャル層ＥＰ１の上面上、絶縁膜ＩＬ１の上面上、サイドウォールスペーサＳＷ２の内壁１１上、および酸化膜ＯＸ２の上面上）に、絶縁膜１３を形成する。それから、上記実施の形態１と同様の上記ステップＳ１２の導電体膜１４形成工程を行って、半導体基板１の主面上に、すなわち絶縁膜１３上に、溝ＴＲ１内を埋めるように導電体膜１４を形成する。それから、図３４に示されるように、上記ステップＳ１３のＣＭＰ工程を行って、溝ＴＲ１内に導電体膜１４および絶縁膜１３を残し、溝ＴＲ１の外部の導電体膜１４および絶縁膜１３をＣＭＰ法などにより除去して、溝ＴＲ１内に残存する導電体膜１４からなるゲート電極ＧＥ２ａと、溝ＴＲ１内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ２ａとを形成する。ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間と、ゲート電極ＧＥ２ａとサイドウォールスペーサＳＷ２（の内壁１１）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ１は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間の絶縁膜１３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ２ａとなる。
【０１４５】
以降の工程（上記２５〜図２８の工程に相当する工程）は、上記実施の形態１と同様であり、上記実施の形態１と同様にして上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成するが、ここではその図示および繰り返しの説明は省略する。
【０１４６】
本実施の形態においても、上記実施の形態１で説明した効果をほぼ得ることができる。
【０１４７】
更に、本実施の形態では、上記ステップＳ４でゲート電極ＧＥ２をエッチング除去してゲート絶縁膜ＧＩ２の上面を露出させ、この露出したゲート絶縁膜ＧＩ２を上記ステップＳ５でエッチング除去して半導体基板１（ｎ型ウエルＮＷ）の表面を露出させ、この段階で、エッチングを終了している。半導体基板１の露出部のエッチングをほとんど行わないため、ステップＳ５で溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）の表面３１におけるエッチングダメージを小さくすることができる。更に、エッチングダメージを受けた部分は、ステップＳ８（酸化膜ＯＸ１形成）およびステップＳ９（酸化膜ＯＸ１除去）で除去することができる。このため、ステップＳ１０でエピタキシャル成長を行う際には、エピタキシャル層ＥＰ１の下地（表面３１）は、エッチングによるダメージをほとんど受けておらず、エッチングダメージに起因した欠陥がほとんど無いため、エピタキシャル層ＥＰ１中に、下地の欠陥に起因した結晶欠陥が生じることを、より的確に防止できる。
【０１４８】
一方、上記実施の形態１では、本実施の形態２比べると、エピタキシャル層ＥＰ１の厚みが同じ場合、エピタキシャル層ＥＰ１の上面の高さ位置は、本実施の形態２の場合よりも低くなる（具体的には窪み部１２の深さの分だけ低くなる）。このため、上記実施の形態１の場合は、窪み部１２の深さとエピタキシャル層ＥＰ１の厚みとをほぼ同じにすることで、エピタキシャル層ＥＰ１の上面の高さ位置を、ステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の半導体基板１の主面の高さ位置（すなわちステップＳ４，Ｓ５，Ｓ６のエッチングを行う前の段階におけるゲート絶縁膜ＧＩ２と半導体基板１との界面の高さ位置）とほぼ同じとすることもできる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（このチャネル領域はエピタキシャル層ＥＰ１に形成される）を、ｐ−型半導体領域ＥＸ２に横方向（水平方向、半導体基板１の主面に平行な方向）に隣接させることができる。上記実施の形態１では、エピタキシャル層ＥＰ１の上面の高さ位置を本実施の形態２よりも低くできるため、チャネル領域を経由するソースとドレインとの間の電流経路に不要な抵抗成分が入るのを抑制または防止でき、ｐチャネル型ＭＩＳＦＥＴＱｐのトランジスタ特性を、より向上させることができる。また、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで、ゲート絶縁膜およびゲート電極の高さ位置がそろえることができるため、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとのトランジスタ特性のバランスをとることができる。
【０１４９】
（実施の形態３）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図３５〜図４２は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１５０】
上記実施の形態１では、ｐＭＩＳ形成領域１Ｂにエピタキシャル層ＥＰ１を形成し、ｎＭＩＳ形成領域１Ａには、エピタキシャル層（エピタキシャル層ＥＰ１に相当するもの）を形成していない。すなわち、上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域はエピタキシャル層ＥＰ１に形成されるようにし、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）と、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域およびソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）とは、半導体基板１に形成している。
【０１５１】
それに対して、本実施の形態３では、ｎＭＩＳ形成領域１Ａにエピタキシャル層ＥＰ２（エピタキシャル層ＥＰ１に相当するもの）を形成し、ｐＭＩＳ形成領域１Ｂには、エピタキシャル層（エピタキシャル層ＥＰ１に相当するもの）を形成しない。すなわち、本実施の形態３では、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域はエピタキシャル層ＥＰ２に形成されるようにし、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）と、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域およびソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）とは、半導体基板１に形成している。
【０１５２】
以下、本実施の形態３の製造工程について、上記実施の形態１との相違点を中心に説明する。
【０１５３】
本実施の形態においても、上記実施の形態１と同様に上記図１〜図１０、図１２および図１３の工程を行って、上記図１３の構造を得るが、ここまでの工程（図１３の構造を得るまでの工程）で以下の点が、上記実施の形態１と相違している。
【０１５４】
すなわち、上記実施の形態１では、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極およびゲート絶縁膜であるが、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２は、ダミーのゲート電極およびダミーのゲート絶縁膜であった。このため、上記実施の形態１では、ゲート電極ＧＥ１は、ｎ型の不純物を導入したシリコン膜４、すなわち、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）により形成されており、一方、ゲート電極ＧＥ２は、ダミーのゲート電極であり、後で除去されるため、不純物の導入の有無や不純物の導電型は問われなかった。それに対して、本実施の形態では、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極およびゲート絶縁膜であり、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１は、ダミーのゲート電極およびダミーのゲート絶縁膜である。このため、本実施の形態１では、ゲート電極ＧＥ２は、ｐ型の不純物を導入したシリコン膜４、すなわち、ｐ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）により形成されており、一方、ゲート電極ＧＥ１は、ダミーのゲート電極であり、後で除去されるため、不純物の導入の有無や不純物の導電型は問われない。
【０１５５】
本実施の形態では、上記図１３の段階で、ｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐがほぼ完成して形成されている。すなわち、ゲート電極ＧＥ２は、ダミーのゲート電極ではなく、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート絶縁膜ＧＩ２は、ダミーのゲート絶縁膜ではなく、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。しかしながら、本実施の形態では、上記図１３の段階で、ｎＭＩＳ形成領域１Ａにおいて、ｎチャネル型ＭＩＳＦＥＴＱｎはまだ完成していない。本実施の形態では、ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能するものではなく、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。また、ゲート絶縁膜ＧＩ１（すなわちゲート電極ＧＥ１の下に残存する絶縁膜３）は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で除去される。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜（後述のゲート絶縁膜ＧＩ１ａに対応）およびゲート電極（後述のゲート電極ＧＥ１ａに対応）は、更に後で形成される。
【０１５６】
これ以外については、本実施の形態において上記図１３の構造を得るまでの工程は、上記実施の形態１と同様である。本実施の形態において上記図１３の構造を得た後の工程は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとを逆にすれば、上記実施の形態１の製造工程と基本的には同じである。以下、具体的に説明する。
【０１５７】
上記図１３の構造を得た後、上記ステップＳ３に相当する工程として、図３５に示されるように、上記フォトレジストパターンＰＲ１の代わりにフォトレジストパターン（レジストパターン）ＰＲ２を形成する。上記フォトレジストパターンＰＲ１は、ゲート電極ＧＥ１を覆い、かつゲート電極ＧＥ２を露出していたが、本実施の形態では、ゲート電極ＧＥ２を覆い、かつゲート電極ＧＥ１を露出するようにフォトレジストパターンＰＲ２を形成するため、ゲート電極ＧＥ２の上面はフォトレジストパターンＰＲ２で覆われるが、ゲート電極ＧＥ１の上面は、フォトレジストパターンＰＲ２で覆われずに露出される。それ以外については、フォトレジストパターンＰＲ２形成工程は、上記ステップＳ３のフォトレジストパターンＰＲ１形成工程と同様である。
【０１５８】
次に、上記ステップＳ４，Ｓ５，Ｓ６に相当する工程を行う。上記ステップＳ４において、上記実施の形態１では、ゲート電極ＧＥ１はエッチングせずに、ゲート電極ＧＥ２をエッチングして除去したが、本実施の形態では、ゲート電極ＧＥ２はエッチングせずに、ゲート電極ＧＥ１をエッチングして除去する。この際、本実施の形態では、ゲート電極ＧＥ２はフォトレジストパターンＰＲ２で覆われているため、エッチングされない。また、上記ステップＳ５において、上記実施の形態１では、ゲート電極ＧＥ２を除去することで露出されたゲート絶縁膜ＧＩ２を、エッチングして除去したが、本実施の形態では、ゲート電極ＧＥ１を除去することで露出されたゲート絶縁膜ＧＩ１を、エッチングして除去する。上記ステップＳ４，Ｓ５に相当する工程で、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１をエッチングにより除去することにより、溝（凹部、開口部、窪み部）ＴＲ２が形成され、溝ＴＲ２の底部で半導体基板１（ｐ型ウエルＰＷ）の表面が露出される。この段階の溝ＴＲ２は、ゲート電極ＧＥ１の除去前までゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１が存在していた領域（空間）からなり、溝ＴＲ２の底面は半導体基板１の露出面で構成され、溝ＴＲ２の側壁（側面）はサイドウォールスペーサＳＷ１の内壁（側壁）１１ａで構成される。ここで、サイドウォールスペーサＳＷ１の内壁（側壁）１１ａとは、サイドウォールスペーサＳＷ１において、ゲート電極ＧＥ１を除去するまでゲート電極ＧＥ１に接していた側の側壁に対応している。また、上記ステップＳ６において、上記実施の形態１では、溝ＴＲ２の底部で露出された半導体基板１（ｎ型ウエルＮＷ）を更にエッチングして窪み部１２を形成したが、本実施の形態では、溝ＴＲ１の底部で露出された半導体基板１（ｐ型ウエルＰＷ）を更にエッチングして（露出表面をエッチングにより後退させて）、窪み部（凹部、溝部）１２ａを形成する。この段階の溝ＴＲ１の底面は、半導体基板１の露出面（ここでは窪み部１２ａの底面）で構成される。これら上記ステップＳ４，Ｓ５，Ｓ６に相当する工程において、本実施の形態では、ゲート電極ＧＥ２がフォトレジストパターンＰＲ２で覆われているため、ゲート電極ＧＥ２、ゲート絶縁膜ＧＩ２およびゲート絶縁膜ＧＩ２の下の半導体基板１（ｎ型ウエルＮＷ）はエッチングされない。これにより、上記図１７に相当する図３６の構造が得られる。
【０１５９】
上記実施の形態１では、上記窪み部１２は、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）においてサイドウォールスペーサＳＷ２の内壁１１にほぼ整合して形成されていたが、本実施の形態では、窪み部１２ａは、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）においてサイドウォールスペーサＳＷ１の内壁１１ａにほぼ整合して形成される。すなわち、ステップＳ４に相当する工程で除去するまでゲート電極ＧＥ１が存在していた平面領域と、窪み部１２ａが形成された平面領域とは、平面視でほぼ一致する。このため、窪み部１２ａは、ｎ−型半導体領域ＥＸ１と隣接している。
【０１６０】
これ以外については、上記ステップＳ４，Ｓ５，Ｓ６に相当する工程は、上記実施の形態１と基本的には同じである。
【０１６１】
次に、上記フォトレジストパターンＰＲ１の代わりに本実施の形態ではフォトレジストパターンＰＲ２を形成していたので、上記ステップＳ７に相当する工程として、図３７に示されるように、フォトレジストパターンＰＲ２を除去する。
【０１６２】
次に、上記ステップＳ８に相当する酸化処理（犠牲酸化）を行う。上記ステップＳ８において、上記実施の形態１では、酸化膜ＯＸ１は、上記溝ＴＲ１の底部で露出する半導体基板１の表面（窪み部１２の表面）に形成され、酸化膜ＯＸ２はゲート電極ＧＥ１の上面に形成されたが、本実施の形態では、図３７に示されるように、酸化膜ＯＸ１は溝ＴＲ２の底部で露出する半導体基板１の表面（窪み部１２ａの表面）に形成され、酸化膜ＯＸ２はゲート電極ＧＥ２の上面に形成される。すなわち、本実施の形態では、上記ステップＳ８に相当する酸化処理により、窪み部１２ａの表面（窪み部１２ａの底面および側壁）が酸化されて、窪み部１２ａの表面（窪み部１２ａの底面および側壁）に酸化膜（酸化シリコン膜）ＯＸ１が形成され、また、ゲート電極ＧＥ２の上面も酸化されて、ゲート電極ＧＥ２の上部に酸化膜（酸化シリコン膜）ＯＸ２が形成される。この段階の溝ＴＲ１の底面は酸化膜ＯＸ１で構成される。本実施の形態においても、上記実施の形態１と同様に、酸化膜ＯＸ２の厚みｔ２は酸化膜ＯＸ１の厚みｔ１よりも厚い（ｔ２＞ｔ１）が、これは、ゲート電極ＧＥ２にｐ型不純物が導入されており、ゲート電極ＧＥ２の不純物濃度を、ｐ型ウエルＰＷ（およびｎ−型半導体領域ＥＸ１）の不純物濃度よりも高くしていることで、実現可能である。
【０１６３】
これ以外については、上記ステップＳ８に相当する工程（酸化処理）は、上記実施の形態１と基本的には同じである。
【０１６４】
次に、上記ステップＳ９に相当するエッチング工程（酸化膜ＯＸ１除去工程）を行う。上記ステップＳ９において、上記実施の形態１では、酸化膜ＯＸ１をエッチングにより除去して、溝ＴＲ１の底部で半導体基板１（ｎ型ウエルＮＷ）を露出させたが、本実施の形態では、図３８に示されるように、酸化膜ＯＸ１をエッチングにより除去して、溝ＴＲ２の底部で半導体基板１（ｐ型ウエルＰＷ）を露出させる。すなわち、上記ステップＳ９に相当する工程では、窪み部１２ａの表面（底面および側壁）の酸化膜ＯＸ１がエッチングで除去されて窪み部１２ａの表面（底面および側壁）を構成する半導体基板１のシリコン面が露出される。また、上記ステップＳ９において、上記実施の形態１では、ゲート電極ＧＥ１上の酸化膜ＯＸ２の上層部分がエッチングされて除去され、酸化膜ＯＸ２の下層部分がゲート電極ＧＥ１の上面上に層状に残存するが、本実施の形態では、ゲート電極ＧＥ２上の酸化膜ＯＸ２の上層部分がエッチングされて除去され、酸化膜ＯＸ２の下層部分がゲート電極ＧＥ２の上面上に層状に残存する。すなわち、上記ステップＳ９に相当する工程において、酸化シリコン膜ＯＸ１だけでなく、ゲート電極ＧＥ２上に形成された酸化膜ＯＸ２もエッチングされるが、ステップＳ９のエッチング工程を終了した段階で、ゲート電極ＧＥ２の上面（上面全体）を覆うように酸化膜ＯＸ２の一部がゲート電極ＧＥ２の上面上に残存する。
【０１６５】
これ以外については、上記ステップＳ９に相当する工程（酸化膜ＯＸ１除去のエッチング工程）は、上記実施の形態１と基本的には同じである。
【０１６６】
次に、上記ステップＳ１０に相当するエピタキシャル成長工程を行う。この際、酸化膜ＯＸ１を除去することで露出された半導体基板１（のシリコン面）上に、エピタキシャル層（半導体層）ＥＰ２が選択的にエピタキシャル成長する。上記ステップＳ１０において、上記実施の形態１では、酸化膜ＯＸ１を除去することで溝ＴＲ１の底部で露出された半導体基板１の表面（窪み部１２の表面）上にエピタキシャル層ＥＰ１が選択的にエピタキシャル成長するが、本実施の形態では、図３９のように、酸化膜ＯＸ１を除去することで溝ＴＲ２の底部で露出された半導体基板１の表面（窪み部１２ａの表面）上に、エピタキシャル層ＥＰ２が選択的にエピタキシャル成長する。すなわち、本実施の形態では、半導体基板１に形成された窪み部１２ａの表面（底面および側壁）に酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１が除去されることで、窪み部１２ａの表面（底面および側壁）を構成する半導体基板１のシリコン面が露出され、このシリコン面（窪み部１２ａの表面を構成する半導体基板１のシリコン面）上に、エピタキシャル層ＥＰ２が選択的にエピタキシャル成長する。この段階の溝ＴＲ２の底面は、エピタキシャル層ＥＰ２の上面で構成される。
【０１６７】
エピタキシャル層ＥＰ２は、エピタキシャル成長した半導体層であり、Ｇｅ（ゲルマニウム）層、ＩＩＩ−Ｖ族半導体層、またはＳｉ（シリコン）層とすることが好ましい。ここで、ＩＩＩ−Ｖ族半導体層とは、ＩＩＩ族元素とＶ族元素とで構成される半導体層であり、例えば、ＧａＡｓ（ガリウムヒ素）層、ＧａＳｂ（ガリウムアンチモン）層、ＩｎＰ（インジウムリン）層、ＩｎＡｓ（インジウムヒ素）層、またはＩｎＳｂ（インジウムアンチモン）層などを例示できる。
【０１６８】
また、上記ステップＳ１０において、上記実施の形態１では、ゲート電極ＧＥ１上に酸化膜ＯＸ２の一部が層状に残存しているため、ゲート電極ＧＥ１上にエピタキシャル層が形成されなかったが、本実施の形態では、ゲート電極ＧＥ２上に酸化膜ＯＸ２の一部が層状に残存しているため、ゲート電極ＧＥ２上にエピタキシャル層は形成されない。
【０１６９】
これ以外については、上記ステップＳ１０に相当する工程（エピタキシャル成長工程）は、上記実施の形態１と同様である。
【０１７０】
次に、上記ステップＳ１１に相当する絶縁膜１３形成工程と、上記ステップＳ１２に相当する導電体膜１４形成工程とを順に行う。本実施の形態では、上記ステップＳ１１に相当する絶縁膜１３形成工程で、図４０に示されるように、半導体基板１の主面上に、すなわち、溝ＴＲ２の底部および側壁上を含む絶縁膜ＩＬ１上に（具体的にはエピタキシャル層ＥＰ２の上面上、絶縁膜ＩＬ１の上面上、サイドウォールスペーサＳＷ２の内壁１１ａ上、および酸化膜ＯＸ２の上面上に）、絶縁膜１３が形成される。また、本本実施の形態では、上記ステップＳ１２に相当する導電体膜１４形成工程で、半導体基板１の主面上に、すなわち絶縁膜１３上に、溝ＴＲ２内を埋めるように導電体膜１４が形成される。
【０１７１】
これ以外については、上記ステップＳ１１，Ｓ１２に相当する工程（絶縁膜１３形成工程および導電体膜１４形成工程）は、上記実施の形態１と同様である。
【０１７２】
次に、上記ステップＳ１３に相当する工程を行う。本実施の形態では、上記ステップＳ１３に相当する工程で、図４１に示されるように、溝ＴＲ２内に導電体膜１４および絶縁膜１３を残し、溝ＴＲ２の外部の導電体膜１４および絶縁膜１３をＣＭＰ法などにより除去して、溝ＴＲ２内に残存する導電体膜１４からなるゲート電極ＧＥ１ａと、溝ＴＲ２内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ１ａとを形成する。ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間と、ゲート電極ＧＥ１ａとサイドウォールスペーサＳＷ１（の内壁１１ａ）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ１ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間の絶縁膜１３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜ＧＩ１ａとなる。このようにして、エピタキシャル層ＥＰ２上にゲート絶縁膜ＧＩ１ａを介してゲート電極ＧＥ１ａが形成される。ゲート絶縁膜ＧＩ１ａ（絶縁膜１３）を介してゲート電極ＧＥ１ａの下に位置するエピタキシャル層ＥＰ２に、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。また、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）は、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１により形成され、ＬＤＤ構造を有している。このようにして、ｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【０１７３】
これ以外については、上記ステップＳ１３に相当する工程は、上記実施の形態１と同様である。
【０１７４】
以降の工程（上記２５〜図２８の工程に相当する工程）は、上記実施の形態１と同様であり、上記実施の形態１と同様にして、図４２に示されるように、上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成する。
【０１７５】
本実施の形態でも、上記実施の形態１について説明した効果とほぼ同様の効果を得ることができる。但し、上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がエピタキシャル層ＥＰ１に形成されるようにしたことで、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上させているが、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がエピタキシャル層ＥＰ２に形成されるようにしたことで、ｎチャネル型ＭＩＳＦＥＴＱｎの特性を向上させている。
【０１７６】
すなわち、本実施の形態の半導体装置は、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が、半導体基板１ではなく、半導体基板１とは別に形成（エピタキシャル成長）したエピタキシャル層ＥＰ２に形成されるようにし、ソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）は、半導体基板１に形成している。エピタキシャル層ＥＰ２は、エピタキシャル成長した半導体層であり、Ｇｅ（ゲルマニウム）層、ＩＩＩ−Ｖ族半導体層、またはＳｉ（シリコン）層とすることが好ましいが、それぞれ以下のような利点を得られる。
【０１７７】
エピタキシャル層ＥＰ２をＧｅ（ゲルマニウム）層にした場合には、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がＧｅ（ゲルマニウム）層に形成されることになるため、チャネル領域における電子の移動度を向上させ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流を向上（増大）させることができる。すなわち、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、チャネル領域における電子の移動度を向上させ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流を向上（増大）させることができる。
【０１７８】
エピタキシャル層ＥＰ２をＩＩＩ−Ｖ族半導体層にした場合には、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がＧｅ（ゲルマニウム）層に形成されることになるため、チャネル領域における電子の移動度を向上させ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流を向上（増大）させることができる。すなわち、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、チャネル領域における電子の移動度を向上させ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流を向上（増大）させることができる。
【０１７９】
エピタキシャル層ＥＰ２をＳｉ（シリコン）層にした場合には、このＳｉ（シリコン）層にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成されるが、このＳｉ（シリコン）層は、上記ステップＳ１０に相当する工程のエピタキシャル成長により形成されているため、ソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）からの横方向（水平方向）の不純物拡散の影響はほとんど受けない。このため、パンチスルー現象を抑制することができる。従って、短チャネル効果を抑制することができる。
【０１８０】
また、パンチスルー抑制（短チャネル効果抑制）の効果は、エピタキシャル層ＥＰ２がＳｉ（シリコン）層の場合に最も有効に得られるが、エピタキシャル層ＥＰ２がＳｉ（シリコン）層以外の半導体層の場合であってもある程度は得られる。
【０１８１】
このように、エピタキシャル層ＥＰ２を、Ｇｅ（ゲルマニウム）層、ＩＩＩ−Ｖ族半導体層、またはＳｉ（シリコン）層とすることにより、上述の各利点を得ることができ、製造された半導体装置の性能を向上させることができる。
【０１８２】
（実施の形態４）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図４３〜図４８は、本実施の形態４の半導体装置の製造工程中の要部断面図である。本実施の形態４と上記実施の形態３との関係は、上記実施の形態２と上記実施の形態１との関係と同じである。すなわち、本実施の形態４が上記実施の形態３と相違しているのは、上記ステップＳ６に相当する窪み部１２ａ形成工程を行わない点である。
【０１８３】
上記ステップＳ５に相当するゲート絶縁膜ＧＩ１除去工程までを上記実施の形態３と同様に行った後、本実施の形態では、上記ステップＳ６に相当する窪み部１２ａ形成工程を行わずに、図４３に示されるように、上記ステップＳ７に相当するフォトレジストパターンＰＲ２除去工程を行う。
【０１８４】
すなわち、上記実施の形態３では、ゲート電極ＧＥ１をエッチング除去してゲート絶縁膜ＧＩ１の上面を露出させ、この露出したゲート絶縁膜ＧＩ１をエッチング除去して半導体基板１（ｐ型ウエルＰＷ）の表面を露出させ、この露出した半導体基板１（ｐ型ウエルＰＷ）を更にエッチングして半導体基板１（ｐ型ウエルＰＷ）に窪み部１２を形成していた。それに対して、本実施の形態では、ゲート電極ＧＥ１をエッチング除去してゲート絶縁膜ＧＩ１の上面を露出させ、この露出したゲート絶縁膜ＧＩ１をエッチング除去して半導体基板１（ｐ型ウエルＰＷ）の表面を露出させ、この段階で、エッチングを終了する。
【０１８５】
このため、ゲート絶縁膜ＧＩ１をエッチングして除去した後に、半導体基板１（ｐ型ウエルＰＷ）をエッチングする（上記実施の形態３の場合）か、ほとんどエッチングしない（本実施の形態４の場合）かが、上記実施の形態３の場合と、本実施の形態４の場合とで相違している。上記実施の形態３の場合には、上記図３６のように半導体基板１（ｐ型ウエルＰＷ）には窪み部１２ａが形成され、窪み部１２ａの底面は、ｎ−型半導体領域ＥＸ１の上面（サイドウォールスペーサＳＷ１とｎ−型半導体領域ＥＸ１との界面）よりも低い位置にあった。一方、本実施の形態４の場合には、図４３のように、半導体基板１（ｐ型ウエルＰＷ）に上記窪み部１２ａは形成されず、ゲート絶縁膜ＧＩ１が除去されて露出された部分の半導体基板１（ｐ型ウエルＰＷ）の表面（上面）３１ａは、ｎ−型半導体領域ＥＸ１の上面（サイドウォールスペーサＳＷ１とｎ−型半導体領域ＥＸ１との界面）とほぼ同じ高さ位置になる。露出された半導体基板１（ｐ型ウエルＰＷ）の表面（上面）３１ａは、ゲート電極ＧＥ１の除去工程の前までゲート電極ＧＥ１が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサＳＷ１の内壁１１ａにほぼ整合し、シリコン面（単結晶シリコン面）により構成されている。
【０１８６】
以降の工程は、本実施の形態４の製造工程も、上記実施の形態３と基本的には同じである。
【０１８７】
すなわち、図４４に示されるように、上記実施の形態３と同様の上記ステップＳ８に相当する酸化処理を行って、酸化膜ＯＸ１，ＯＸ２を形成する。この際、ゲート電極ＧＥ２の上部に形成される酸化膜ＯＸ２については、上記実施の形態３と本実施の形態４とで同じである。しかしながら、本実施の形態４では、窪み部１２ａが形成されていないため、上記ステップＳ５に相当する工程でゲート絶縁膜ＧＩ２をエッチング除去することで露出された半導体基板１（ｐ型ウエルＰＷ）の表面（上面）３１ａが、酸化されてそこに酸化膜ＯＸ１が形成される。それ以外については、上記ステップＳ８に相当する酸化処理は、本実施の形態４も、上記実施の形態３と同様である。
【０１８８】
それから、図４５に示されるように、上記実施の形態３と同様の上記ステップＳ９に相当するエッチング工程を行って、酸化膜ＯＸ１をエッチングして除去する。このステップＳ９に相当するエッチング工程では、酸化膜ＯＸ１をエッチングして除去することで、溝ＴＲ２の底部で半導体基板１（ｐ型ウエルＰＷ）が露出し、一方、酸化膜ＯＸ２は酸化膜ＯＸ１よりも厚いため、ゲート電極ＧＥ２の上面を覆うように酸化膜ＯＸ２の一部が（ゲート電極ＧＥ２の上面上に層状に）残存する。
【０１８９】
それから、図４６に示されるように、上記実施の形態３と同様の上記ステップＳ１０に相当するエピタキシャル成長工程を行って、エピタキシャル層ＥＰ２を形成する。このエピタキシャル成長工程では、ステップＳ９に相当するエッチング工程で酸化膜ＯＸ１を除去することで露出された半導体基板１の表面（上面）３１ａ上に、エピタキシャル層ＥＰ２が選択的にエピタキシャル成長する。すなわち、本実施の形態４では、溝ＴＲ２の底部で露出された半導体基板１（ｐ型ウエルＰＷ）の表面３１ａにステップＳ８に相当する酸化処理で酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１がステップＳ９に相当するエッチング工程で除去されることで、溝ＴＲ２の底部で半導体基板１（ｐ型ウエルＰＷ）の表面３１ａが再度露出され、その上にエピタキシャル層ＥＰ２が選択的にエピタキシャル成長する。ゲート電極ＧＥ２上にエピタキシャル層が形成されない点は、上記実施の形態３と本実施の形態４とで同じである。
【０１９０】
上記実施の形態３と本実施の形態４とで、形成したエピタキシャル層ＥＰ２の厚みが同じ場合、形成されたエピタキシャル層ＥＰ２の上面の高さ位置は、上記実施の形態３の場合よりも、本実施の形態４の場合の方が高くなる（具体的には窪み部１２ａの深さの分だけ高くなる）。上記実施の形態３の場合は、窪み部１２ａの深さとエピタキシャル層ＥＰ２の厚みとをほぼ同じにすることで、エピタキシャル層ＥＰ２の上面の高さ位置を、ゲート電極ＧＥ１除去工程を行う前の半導体基板１の主面の高さ位置（すなわちゲート電極ＧＥ１を除去する前の段階におけるゲート絶縁膜ＧＩ１と半導体基板１との界面の高さ位置）とほぼ同じとすることができる。一方、本実施の形態４の場合は、エピタキシャル層ＥＰ２の上面の高さ位置は、ゲート電極ＧＥ１除去工程を行う前の半導体基板１の主面の高さ位置（すなわちゲート電極ＧＥ１を除去する前の段階におけるゲート絶縁膜ＧＩ１と半導体基板１との界面の高さ位置）よりも高くなる。
【０１９１】
これ以外については、上記ステップＳ１０に相当するエピタキシャル成長工程は、本実施の形態も、上記実施の形態３と同様である。
【０１９２】
それから、図４７に示されるように、上記実施の形態３と同様の上記ステップＳ１１に相当する絶縁膜１３形成工程を行って、半導体基板１の主面上に、すなわち、溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ１上に（具体的には、エピタキシャル層ＥＰ２の上面上、絶縁膜ＩＬ１の上面上、サイドウォールスペーサＳＷ１の内壁１１ａ上、および酸化膜ＯＸ２の上面上に）に、絶縁膜１３を形成する。それから、上記実施の形態３と同様の上記ステップＳ１２に相当する導電体膜１４形成工程を行って、半導体基板１の主面上に、すなわち絶縁膜１３上に、溝ＴＲ２内を埋めるように導電体膜１４を形成する。それから、図４８に示されるように、上記実施の形態３と同様の上記ステップＳ１３に相当する工程を行って、溝ＴＲ２内に導電体膜１４および絶縁膜１３を残し、溝ＴＲ２の外部の導電体膜１４および絶縁膜１３をＣＭＰ法などにより除去して、溝ＴＲ２内に残存する導電体膜１４からなるゲート電極ＧＥ１ａと、溝ＴＲ２内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ１ａとを形成する。ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間と、ゲート電極ＧＥ１ａとサイドウォールスペーサＳＷ２（の内壁１１ａ）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ１ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間の絶縁膜１３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ１ａとなる。
【０１９３】
以降の工程（上記２５〜図２８の工程に相当する工程）は、上記実施の形態１〜３と同様であり、上記実施の形態１〜３と同様にして上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成するが、ここではその図示および繰り返しの説明は省略する。
【０１９４】
本実施の形態でも、上記実施の形態２で説明した効果をほぼ得ることができる。但し、上記実施の形態２では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がエピタキシャル層ＥＰ１に形成されるようにしたことで、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上させているが、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がエピタキシャル層ＥＰ２に形成されるようにしたことで、ｎチャネル型ＭＩＳＦＥＴＱｎの特性を向上させている。
【０１９５】
（実施の形態５）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図４５〜図５７は、本実施の形態５の半導体装置の製造工程中の要部断面図である。
【０１９６】
上記実施の形態１では、ｐＭＩＳ形成領域１Ｂにエピタキシャル層ＥＰ１を形成し、ｎＭＩＳ形成領域１Ａには、エピタキシャル層（エピタキシャル層ＥＰ２に相当するもの）を形成していない。また、上記実施の形態３では、ｎＭＩＳ形成領域１Ａにエピタキシャル層ＥＰ２を形成し、ｐＭＩＳ形成領域１Ｂには、エピタキシャル層（エピタキシャル層ＥＰ１に相当するもの）を形成していない。
【０１９７】
それに対して、本実施の形態５では、ｐＭＩＳ形成領域１Ｂにエピタキシャル層ＥＰ１を形成し、ｎＭＩＳ形成領域１Ａにエピタキシャル層ＥＰ２を形成する。すなわち、本実施の形態４では、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域はエピタキシャル層ＥＰ２に形成されるようにし、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域はエピタキシャル層ＥＰ１に形成されるようにする。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１）と、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域およびソース・ドレイン領域（ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）とは、半導体基板１に形成している。
【０１９８】
つまり、本実施の形態５は、上記実施の形態１におけるｐＭＩＳ形成領域１Ｂに対する工程と、上記実施の形態３におけるｎＭＩＳ形成領域１Ａに対する工程とを組み合わせたものである。以下、本実施の形態５の製造工程について、上記実施の形態１との相違点を中心に説明する。
【０１９９】
本実施の形態においても、上記実施の形態１と同様に上記図１〜図１０、図１２および図１３の工程を行って、上記図１３の構造を得るが、ここまでの工程（図１３の構造を得るまでの工程）で以下の点が、上記実施の形態１と相違している。
【０２００】
すなわち、上記実施の形態１では、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極およびゲート絶縁膜であるが、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２は、ダミーのゲート電極およびダミーのゲート絶縁膜であった。それに対して、本実施の形態５では、ゲート電極ＧＥ１，ＧＥ２の両方ともダミーのゲート電極であり、ゲート絶縁膜ＧＩ１，ＧＩ２の両方ともダミーのゲート絶縁膜である。このため、本実施の形態５では、ゲート電極ＧＥ１，ＧＥ２は、ダミーのゲート電極であり、後で除去されるため、不純物の導入の有無や不純物の導電型は問われない。
【０２０１】
本実施の形態では、上記図１３の段階で、ｎＭＩＳ形成領域１Ａにおいて、ｎチャネル型ＭＩＳＦＥＴＱｎはまだ完成しておらず、ｐＭＩＳ形成領域１Ｂにおいて、ｐチャネル型ＭＩＳＦＥＴＱｐはまだ完成していない。本実施の形態では、ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能するものではなく、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。また、ゲート絶縁膜ＧＩ１（すなわちゲート電極ＧＥ１の下に残存する絶縁膜３）は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で除去される。また、ゲート電極ＧＥ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能するものではなく、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。また、ゲート絶縁膜ＧＩ２（すなわちゲート電極ＧＥ２の下に残存する絶縁膜３）は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で除去される。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜（後述のゲート絶縁膜ＧＩ１ａに対応）およびゲート電極（後述のゲート電極ＧＥ１ａに対応）とｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜（後述のゲート絶縁膜ＧＩ２ａに対応）およびゲート電極（後述のゲート電極ＧＥ２ａに対応）とは、更に後で形成される。
【０２０２】
これ以外については、本実施の形態において上記図１３の構造を得るまでの工程は、上記実施の形態１と同様である。
【０２０３】
上記図１３の構造を得た後、本実施の形態では、上記ステップＳ３に相当する工程は行わず、上記フォトレジストパターンＰＲ１と上記フォトレジストパターンＰＲ２のいずれも形成しない。このため、ゲート電極ＧＥ１の上面とゲート電極ＧＥ２の上面とが露出した状態で、上記ステップＳ４に相当するエッチング工程が行われる。
【０２０４】
上記ステップＳ４に相当するエッチング工程を行うことで、図４９に示されるように、ゲート電極ＧＥ１，ＧＥ２をエッチングして除去する。上記ステップＳ４において、上記実施の形態１では、ゲート電極ＧＥ１はエッチングせずに、ゲート電極ＧＥ２をエッチングして除去したが、本実施の形態では、このステップＳ４に相当するエッチング工程において、ゲート電極ＧＥ１とゲート電極ＧＥ２との両方をエッチングして除去する。これは、ゲート電極ＧＥ１，ＧＥ２をフォトレジストパターンなどで覆わない状態でステップＳ４に相当するエッチング工程を行うことで実現できる。上記ステップＳ４に相当する工程で、ゲート電極ＧＥ２をエッチングにより除去することにより溝ＴＲ１が形成され、ゲート電極ＧＥ１をエッチングにより除去することにより溝ＴＲ２が形成され、溝ＴＲ１の底部でゲート絶縁膜ＧＩ２が露出され、溝ＴＲ２の底部でゲート絶縁膜ＧＩ１が露出される。
【０２０５】
これ以外については、上記ステップＳ４に相当する工程は、上記実施の形態１，３と基本的には同じである。
【０２０６】
次に、上記ステップＳ５に相当するエッチング工程を行うことで、図５０に示されるように、ゲート絶縁膜ＧＩ１，ＧＩ２をエッチングして除去する。上記ステップＳ５において、上記実施の形態１では、ゲート電極ＧＥ２を除去することで露出されたゲート絶縁膜ＧＩ２を、エッチングして除去したが、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２を除去することで露出されたゲート絶縁膜ＧＩ１，ＧＩ２を、エッチングして除去する。上記ステップＳ５に相当する工程で、ゲート絶縁膜ＧＩ２をエッチングにより除去することにより溝ＴＲ１の底部で半導体基板１（ｎ型ウエルＮＷ）が露出され、ゲート絶縁膜ＧＩ１をエッチングにより除去することにより溝ＴＲ２の底部で半導体基板１（ｐ型ウエルＰＷ）が露出される。
【０２０７】
これ以外については、上記ステップＳ５に相当する工程は、上記実施の形態１，３と基本的には同じである。
【０２０８】
次に、上記ステップＳ６に相当するエッチング工程を行うことで、図５１に示されるように、溝ＴＲ１，ＴＲ２の底部で露出された半導体基板１（ｎ型ウエルＮＷ、ｐ型ウエルＰＷ）を更にエッチングして（露出表面をエッチングにより後退させて）、窪み部１２，１２ａを形成する。この際、ｐＭＩＳ形成領域１Ｂにおいて、溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）がエッチングされて半導体基板１（ｎ型ウエルＮＷ）に窪み部１２が形成され、ｎＭＩＳ形成領域１Ａにおいて、溝ＴＲ２の底部で露出された半導体基板１（ｐ型ウエルＰＷ）がエッチングされて窪み部１２ａが形成される。本実施の形態で形成された窪み部１２は、上記実施の形態１の上記窪み部１２と基本的には同じであり、本実施の形態で形成された窪み部１２ａは、上記実施の形態３の上記窪み部１２ａと基本的には同じであるので、ここでは繰り返しの説明は省略する。
【０２０９】
これ以外については、上記ステップＳ６に相当する工程は、上記実施の形態１，３と基本的には同じである。
【０２１０】
次に、上記実施の形態１では、上記ステップＳ７のフォトレジストパターン除去工程を行うが、本実施の形態では、上記ステップＳ３に相当するフォトレジストパターン形成工程は行っていないため、上記ステップＳ７に相当するフォトレジストパターン除去工程は行う必要が無い。
【０２１１】
次に、上記ステップＳ８に相当する酸化処理（犠牲酸化）を行う。これにより、酸化膜ＯＸ１が形成されるが、本実施の形態では、酸化膜ＯＸ１は、図５２に示されるように、溝ＴＲ１の底部で露出する半導体基板１の表面（窪み部１２の表面）と、溝ＴＲ２の底部で露出する半導体基板１の表面（窪み部１２ａの表面）とに形成される。すなわち、本実施の形態では、上記ステップＳ８に相当する酸化処理により、窪み部１２，１２ａの表面（底面および側壁）が酸化されて、窪み部１２，１２ａの表面（底面および側壁）に酸化膜（酸化シリコン膜）ＯＸ１が形成される。この段階の溝ＴＲ１，ＴＲ２の底面は酸化膜ＯＸ１で構成される。また、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２は既に除去しているため、上記実施の形態１，３で形成されたような酸化膜ＯＸ２（ゲート電極ＧＥ１またはゲート電極ＧＥ２上の酸化膜ＯＸ２）は形成されない。
【０２１２】
これ以外については、上記ステップＳ８に相当する工程（酸化処理）は、上記実施の形態１，３と基本的には同じである。
【０２１３】
次に、上記ステップＳ９に相当するエッチング工程（酸化膜ＯＸ１除去工程）を行う。これにより、図５３に示されるように、本実施の形態では、酸化膜ＯＸ１をエッチングにより除去して、溝ＴＲ１，ＴＲ２の底部で半導体基板１（ｎ型ウエルＮＷ、ｐ型ウエルＰＷ）が露出される。すなわち、上記ステップＳ９に相当する工程では、窪み部１２，１２ａの表面の酸化膜ＯＸ１がエッチングで除去されて、窪み部１２，１２ａの表面（底面および側壁）を構成する半導体基板１のシリコン面が露出される。また、上記酸化膜ＯＸ２に相当するものは、本実施の形態では形成されていないため、酸化膜ＯＸ１除去工程で、酸化膜ＯＸ２がエッチングされることは無い。
【０２１４】
これ以外については、上記ステップＳ９に相当する工程（酸化膜ＯＸ１除去のエッチング工程）は、上記実施の形態１，３と基本的には同じである。
【０２１５】
次に、上記ステップＳ１０に相当するエピタキシャル成長工程を行う。この際、酸化膜ＯＸ１を除去することで露出された半導体基板１（のシリコン面）上に、エピタキシャル層ＥＰ１が選択的にエピタキシャル成長する。本実施の形態では、図５４に示されるように、酸化膜ＯＸ１を除去することで溝ＴＲ１の底部で露出された半導体基板１の表面（窪み部１２の表面）上にエピタキシャル層ＥＰ１が選択的にエピタキシャル成長し、かつ、酸化膜ＯＸ１を除去することで溝ＴＲ２の底部で露出された半導体基板１の表面（窪み部１２ａの表面）上に、エピタキシャル層ＥＰ２が選択的にエピタキシャル成長する。すなわち、本実施の形態では、半導体基板１に形成された窪み部１２，１２ａの表面（底面および側壁）に酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１が除去されることで、窪み部１２，１２ａの表面（底面および側壁）を構成する半導体基板１のシリコン面が露出され、このシリコン面（窪み部１２，１２ａの表面を構成する半導体基板１のシリコン面）上に、エピタキシャル層ＥＰ１，ＥＰ２が選択的にエピタキシャル成長する。
【０２１６】
エピタキシャル層ＥＰ１，ＥＰ２は、エピタキシャル成長した半導体層であるが、本実施の形態においては、エピタキシャル層ＥＰ１とエピタキシャル層ＥＰ２とを同じエピタキシャル成長工程で形成するため、エピタキシャル層ＥＰ１とエピタキシャル層ＥＰ２とは同じ半導体材料からなる。そして、エピタキシャル層ＥＰ１，ＥＰ２は、Ｇｅ（ゲルマニウム）層またはＳｉ（シリコン）層とすることが好ましい。すなわち、エピタキシャル層ＥＰ１，ＥＰ２の両方がＧｅ（ゲルマニウム）層であるか、あるいは、エピタキシャル層ＥＰ１，ＥＰ２の両方がＳｉ（シリコン）層である。
【０２１７】
これ以外については、上記ステップＳ１０に相当する工程（エピタキシャル成長工程）は、上記実施の形態１，３と基本的には同じである。
【０２１８】
次に、上記ステップＳ１１に相当する絶縁膜１３形成工程と、上記ステップＳ１２に相当する導電体膜１４形成工程とを順に行う。本実施の形態では、上記ステップＳ１１に相当する絶縁膜１３形成工程で、図５５に示されるように、半導体基板１の主面上に、すなわち、溝ＴＲ２の底部および側壁上を含む絶縁膜ＩＬ１上に（具体的には、エピタキシャル層ＥＰ１，ＥＰ２の上面上、絶縁膜ＩＬ１の上面上、およびサイドウォールスペーサＳＷ１，ＳＷ２の内壁１１，１１ａ上）に、絶縁膜１３が形成される。また、本本実施の形態では、上記ステップＳ１２に相当する導電体膜１４形成工程で、半導体基板１の主面上に、すなわち絶縁膜１３上に、溝ＴＲ１，ＴＲ２内を埋めるように導電体膜１４が形成される。
【０２１９】
これ以外については、上記ステップＳ１１，Ｓ１２に相当する工程（絶縁膜１３形成工程および導電体膜１４形成工程）は、上記実施の形態１，３と同様である。
【０２２０】
次に、上記ステップＳ１３に相当する工程を行う。本実施の形態では、上記ステップＳ１３に相当する工程で、図５６に示されるように、溝ＴＲ１，ＴＲ２内に導電体膜１４および絶縁膜１３を残し、溝ＴＲ１，ＴＲ２の外部の導電体膜１４および絶縁膜１３をＣＭＰ法などにより除去する。これにより、ｐＭＩＳ形成領域１Ｂの溝ＴＲ１内に残存する導電体膜１４からなるゲート電極ＧＥ２ａと、ｐＭＩＳ形成領域１Ｂの溝ＴＲ１内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ２ａと、ｎＭＩＳ形成領域１Ａの溝ＴＲ２内に残存する導電体膜１４からなるゲート電極ＧＥ１ａと、ｎＭＩＳ形成領域１Ａの溝ＴＲ２内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ１ａとが形成される。
【０２２１】
ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間と、ゲート電極ＧＥ１ａとサイドウォールスペーサＳＷ１（の内壁１１ａ）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ１ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間の絶縁膜１３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜ＧＩ１ａとなる。また、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間と、ゲート電極ＧＥ２ａとサイドウォールスペーサＳＷ２（の内壁１１）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ２ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間の絶縁膜１３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ２ａとなる。このようにして、エピタキシャル層ＥＰ２上にゲート絶縁膜ＧＩ１ａを介してゲート電極ＧＥ１ａが形成され、エピタキシャル層ＥＰ１上にゲート絶縁膜ＧＩ２ａを介してゲート電極ＧＥ２ａが形成される。
【０２２２】
ゲート絶縁膜ＧＩ１ａ（絶縁膜１３）を介してゲート電極ＧＥ１ａの下に位置するエピタキシャル層ＥＰ２に、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。また、ゲート絶縁膜ＧＩ２ａ（絶縁膜１３）を介してゲート電極ＧＥ２ａの下に位置するエピタキシャル層ＥＰ１に、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域が形成される。ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）は、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１により形成され、ＬＤＤ構造を有している。また、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）は、ｐ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域ＳＤ２により形成され、ＬＤＤ構造を有している。このようにして、ｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎが、ｐＭＩＳ形成領域１Ｂにｎチャネル型ＭＩＳＦＥＴＱｎが、それぞれ形成される。
【０２２３】
これ以外については、上記ステップＳ１３に相当する工程は、上記実施の形態１，３と基本的には同じである。
【０２２４】
以降の工程（上記２５〜図２８の工程に相当する工程）は、上記実施の形態１と同様であり、上記実施の形態１と同様にして、図５７に示されるように、上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成する。
【０２２５】
本実施の形態でも、上記実施の形態１について説明した効果とほぼ同様の効果を得ることができる。但し、上記実施の形態１では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がエピタキシャル層ＥＰ１に形成されるようにしたことで、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上させている。それに対して、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がエピタキシャル層ＥＰ１に形成され、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がエピタキシャル層ＥＰ２に形成されるようにしたことで、ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩＳＦＥＴＱｎの両方の特性を向上させている。
【０２２６】
すなわち、本実施の形態の半導体装置は、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が、半導体基板１ではなく、半導体基板１とは別に形成（エピタキシャル成長）したエピタキシャル層ＥＰ１，ＥＰ２に形成されるようにし、ソース・ドレイン領域は、半導体基板１に形成している。エピタキシャル層ＥＰ１，ＥＰ２は、エピタキシャル成長した半導体層であり、両者がＧｅ（ゲルマニウム）層であるか、あるいは両者がＳｉ（シリコン）層とすることが好ましいが、それぞれ以下のような利点を得られる。
【０２２７】
エピタキシャル層ＥＰ１，ＥＰ２をＧｅ（ゲルマニウム）層にした場合には、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がＧｅ（ゲルマニウム）層に形成され、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がＧｅ（ゲルマニウム）層に形成されることになる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域における電子の移動度を向上させ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流を向上（増大）させることができ、また、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域における正孔（ホール）の移動度を向上させ、ｐチャネル型ＭＩＳＦＥＴＱｐのオン電流を向上（増大）させることができる。すなわち、半導体基板１（シリコン領域）にチャネル領域が形成される場合に比べて、チャネル領域におけるキャリアの移動度を向上させ、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方のオン電流を向上（増大）させることができる。
【０２２８】
エピタキシャル層ＥＰ１，ＥＰ２をＳｉ（シリコン）層にした場合には、そのＳｉ（シリコン）層にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域とが形成される。このＳｉ（シリコン）層は、上記ステップＳ１０に相当する工程のエピタキシャル成長により形成されているため、ソース・ドレイン領域（ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１やｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２）からの横方向（水平方向）の不純物拡散の影響はほとんど受けない。このため、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方でパンチスルー現象を抑制することができる。従って、短チャネル効果を抑制することができる。
【０２２９】
また、パンチスルー抑制（短チャネル効果抑制）の効果は、エピタキシャル層ＥＰ１，ＥＰ２がＳｉ（シリコン）層の場合に最も有効に得られるが、エピタキシャル層ＥＰ１，ＥＰ２がＳｉ（シリコン）層以外の半導体層の場合であってもある程度は得られる。
【０２３０】
このように、エピタキシャル層ＥＰ１，ＥＰ２を、Ｇｅ（ゲルマニウム）層またはＳｉ（シリコン）層とすることにより、上述の各利点を得ることができ、製造された半導体装置の性能を向上させることができる。
【０２３１】
（実施の形態６）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５８〜図６３は、本実施の形態６の半導体装置の製造工程中の要部断面図である。
【０２３２】
本実施の形態６と上記実施の形態５との関係は、上記実施の形態２と上記実施の形態１との関係と同じであり、また、上記実施の形態４と上記実施の形態３との関係と同じである。すなわち、本実施の形態６が上記実施の形態５と相違しているのは、上記ステップＳ６に相当する窪み部１２，１２ａ形成工程を行わない点である。
【０２３３】
上記ステップＳ５に相当するゲート絶縁膜ＧＩ１，ＧＩ２除去工程までを上記実施の形態５と同様に行った後、本実施の形態では、上記ステップＳ６に相当する窪み部１２，１２ａ形成工程を行わない。
【０２３４】
すなわち、上記実施の形態５では、ゲート電極ＧＥ１，ＧＥ２をエッチング除去してゲート絶縁膜ＧＩ１，ＧＩ２の上面を露出させ、この露出したゲート絶縁膜ＧＩ１，ＧＩ２をエッチング除去して半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）の表面を露出させ、この露出した半導体基板１を更にエッチングして半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）に窪み部１２ａ，１２を形成していた。それに対して、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２をエッチング除去してゲート絶縁膜ＧＩ１，ＧＩ２の上面を露出させ、この露出したゲート絶縁膜ＧＩ１，ＧＩ２をエッチング除去して半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）の表面を露出させ、この段階で、エッチングを終了する。
【０２３５】
このため、ゲート絶縁膜ＧＩ１，ＧＩ２をエッチングして除去した後に、半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）をエッチングする（上記実施の形態５の場合）か、ほとんどエッチングしない（本実施の形態６の場合）かが、上記実施の形態５の場合と、本実施の形態６の場合とで相違している。
【０２３６】
上記実施の形態５の場合には、上記図５１のように半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）には窪み部１２ａ，１２が形成され、窪み部１２ａの底面は、ｎ−型半導体領域ＥＸ１の上面（サイドウォールスペーサＳＷ１とｎ−型半導体領域ＥＸ１との界面）よりも低い位置にあり、窪み部１２の底面は、ｐ−型半導体領域ＥＸ２の上面（サイドウォールスペーサＳＷ２とｐ−型半導体領域ＥＸ２との界面）よりも低い位置にあった。
【０２３７】
一方、本実施の形態６の場合には、図５８のように、半導体基板１に上記窪み部１２ａ，１２は形成されない。このため、ゲート絶縁膜ＧＩ１が除去されて露出された部分の半導体基板１（ｐ型ウエルＰＷ）の表面（上面）３１ａは、ｎ−型半導体領域ＥＸ１の上面（サイドウォールスペーサＳＷ１とｎ−型半導体領域ＥＸ１との界面）とほぼ同じ高さ位置になる。また、ゲート絶縁膜ＧＩ２が除去されて露出された部分の半導体基板１（ｎ型ウエルＮＷ）の表面（上面）３１は、ｐ−型半導体領域ＥＸ２の上面（サイドウォールスペーサＳＷ２とｐ−型半導体領域ＥＸ２との界面）とほぼ同じ高さ位置になる。露出された半導体基板１（ｐ型ウエルＰＷ）の表面（上面）３１ａは、ゲート電極ＧＥ１の除去工程の前までゲート電極ＧＥ１が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサＳＷ１の内壁１１ａにほぼ整合している。また、露出された半導体基板１（ｎ型ウエルＮＷ）の表面（上面）３１は、ゲート電極ＧＥ２の除去工程の前までゲート電極ＧＥ２が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサＳＷ２の内壁１１にほぼ整合している。この露出された半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）の表面（上面）３１ａ，３１は、シリコン面（単結晶シリコン面）により構成されている。
【０２３８】
以降の工程は、本実施の形態６の製造工程も、上記実施の形態５と基本的には同じである。
【０２３９】
すなわち、図５９に示されるように、上記実施の形態５と同様の上記ステップＳ８に相当する酸化処理を行って、酸化膜ＯＸ１を形成する。本実施の形態６では、窪み部１２ａ，１２が形成されていないため、ゲート絶縁膜ＧＩ１，ＧＩ２をエッチング除去することで溝ＴＲ２，ＴＲ１の底部で露出された半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）の表面（上面）３１ａ，３１が、酸化されてそこに酸化膜ＯＸ１が形成される。それ以外については、上記ステップＳ８に相当する酸化処理は、本実施の形態６も、上記実施の形態５と同様である。
【０２４０】
それから、図６０に示されるように、上記実施の形態５と同様の上記ステップＳ９に相当するエッチング工程を行って、酸化膜ＯＸ１をエッチングして除去する。これにより、ステップＳ９に相当するエッチング工程では、酸化膜ＯＸ１をエッチングして除去することで、溝ＴＲ１，ＴＲ２の底部で半導体基板１（ｎ型ウエルＮＷ、ｐ型ウエルＰＷ）が露出する。
【０２４１】
それから、図６１に示されるように、上記実施の形態５と同様の上記ステップＳ１０に相当するエピタキシャル成長工程を行って、エピタキシャル層ＥＰ１，ＥＰ２を形成する。このエピタキシャル成長工程では、ステップＳ９に相当するエッチング工程で酸化膜ＯＸ１を除去することで露出された半導体基板１の表面（上面）３１，３１ａ上に、エピタキシャル層ＥＰ１，ＥＰ２が選択的にエピタキシャル成長する。すなわち、本実施の形態６では、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１を除去することで溝ＴＲ２の底部で露出された半導体基板１（ｐ型ウエルＰＷ）の表面３１ａに酸化処理で酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１がエッチング除去されることで、溝ＴＲ２の底部で半導体基板１（ｐ型ウエルＰＷ）の表面３１ａが再度露出され、その上にエピタキシャル層ＥＰ２が選択的にエピタキシャル成長する。また、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２を除去することで溝ＴＲ１の底部で露出された半導体基板１（ｎ型ウエルＮＷ）の表面３１に酸化処理で酸化膜ＯＸ１が形成され、その酸化膜ＯＸ１がエッチング除去されることで、溝ＴＲ１の底部で半導体基板１（ｎ型ウエルＮＷ）の表面３１が再度露出され、その上にエピタキシャル層ＥＰ１が選択的にエピタキシャル成長する。
【０２４２】
上記実施の形態５のエピタキシャル層ＥＰ１，ＥＰ２の厚みと、本実施の形態６のエピタキシャル層ＥＰ１，ＥＰ２の厚みとが同じ場合、エピタキシャル層ＥＰ１，ＥＰ２の上面の高さ位置は、上記実施の形態５の場合よりも、本実施の形態６の場合の方が高くなる（具体的には窪み部１２，１２ａの深さの分だけ高くなる）。上記実施の形態５の場合は、窪み部１２，１２ａの深さとエピタキシャル層ＥＰ１，ＥＰ２の厚みとをほぼ同じにすることで、エピタキシャル層ＥＰ１，ＥＰ２の上面の高さ位置を、ゲート電極ＧＥ１，ＧＥ２除去工程を行う前の半導体基板１の主面の高さ位置（すなわちゲート電極ＧＥ１，ＧＥ２を除去する前の段階におけるゲート絶縁膜ＧＩ１，ＧＩ２と半導体基板１との界面の高さ位置）とほぼ同じとすることができる。一方、本実施の形態６の場合は、エピタキシャル層ＥＰ１，ＥＰ２の上面の高さ位置は、ゲート電極ＧＥ１，ＧＥ２除去工程を行う前の半導体基板１の主面の高さ位置（すなわちゲート電極ＧＥ１，ＧＥ２を除去する前の段階におけるゲート絶縁膜ＧＩ１，ＧＩ２と半導体基板１との界面の高さ位置）よりも高くなる。
【０２４３】
それから、図６２に示されるように、上記実施の形態５と同様の上記ステップＳ１１に相当する絶縁膜１３形成工程を行って、半導体基板１の主面上に、すなわち、溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ１上に（具体的には、エピタキシャル層ＥＰ１，ＥＰ２の上面上、絶縁膜ＩＬ１の上面上、およびサイドウォールスペーサＳＷ１，ＳＷ２の内壁１１ａ，１１上に）、絶縁膜１３を形成する。それから、上記実施の形態５と同様の上記ステップＳ１２に相当する導電体膜１４形成工程を行って、半導体基板１の主面上に、すなわち絶縁膜１３上に、溝ＴＲ２，ＴＲ１内を埋めるように導電体膜１４を形成する。それから、図６３に示されるように、上記実施の形態５と同様の上記ステップＳ１３に相当する工程を行って、溝ＴＲ２，ＴＲ１内に導電体膜１４および絶縁膜１３を残し、溝ＴＲ２，ＴＲ１の外部の導電体膜１４および絶縁膜１３をＣＭＰ法などにより除去する。これにより、ｎＭＩＳ形成領域１Ａの溝ＴＲ２内に残存する導電体膜１４からなるゲート電極ＧＥ１ａと、ｎＭＩＳ形成領域１Ａの溝ＴＲ２内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ１ａと、ｐＭＩＳ形成領域１Ｂの溝ＴＲ１内に残存する導電体膜１４からなるゲート電極ＧＥ２ａと、ｐＭＩＳ形成領域１Ｂの溝ＴＲ１内に残存する絶縁膜１３からなるゲート絶縁膜ＧＩ２ａとが形成される。
【０２４４】
ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間と、ゲート電極ＧＥ１ａとサイドウォールスペーサＳＷ１（の内壁１１ａ）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ１ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１ａとエピタキシャル層ＥＰ２との間の絶縁膜１３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜ＧＩ１ａとなる。また、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間と、ゲート電極ＧＥ２ａとサイドウォールスペーサＳＷ２（の内壁１１）との間に、絶縁膜１３が介在（残存）し、ゲート電極ＧＥ２ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２ａとエピタキシャル層ＥＰ１との間の絶縁膜１３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ２ａとなる。
【０２４５】
以降の工程（上記２５〜図２８の工程に相当する工程）は、上記実施の形態１〜５と同様であり、上記実施の形態１〜５と同様にして上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成するが、ここではその図示および繰り返しの説明は省略する。
【０２４６】
本実施の形態でも、上記実施の形態２で説明した効果をほぼ得ることができる。但し、上記実施の形態２では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がエピタキシャル層ＥＰ１に形成されるようにしたことで、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上させている。それに対して、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域がエピタキシャル層ＥＰ１に形成され、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域がエピタキシャル層ＥＰ２に形成されるようにしたことで、ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩＳＦＥＴＱｎの両方の特性を向上させている。
【０２４７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２４８】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０２４９】
１  半導体基板
１Ａ  ｎＭＩＳ形成領域
１Ｂ  ｐＭＩＳ形成領域
２  素子分離領域
３  絶縁膜
４  シリコン膜
５，５ａ，５ｂ  絶縁膜
６  絶縁膜
７  金属膜
８  金属シリサイド層
１１，１１ａ  内壁
１２，１２ａ  窪み部
１３  絶縁膜
１４  導電体膜
２１  バリア導体膜
２２  主導体膜
２３  配線溝
３１，３１ａ  表面
ＣＮＴ  コンタクトホール
ＥＰ１，ＥＰ２  エピタキシャル層
ＥＸ１  ｎ−型半導体領域
ＥＸ２  ｐ−型半導体領域
ＧＥ１，ＧＥ１ａ，ＧＥ２，ＧＥ２ａ    ゲート電極
ＧＩ１，ＧＩ１ａ，ＧＩ２，ＧＩ２ａ  ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３  絶縁膜
Ｍ１  配線
ＮＷ  ｎ型ウエル
ＯＸ１，ＯＸ２  酸化膜（酸化シリコン膜）
ＰＧ  プラグ
ＰＲ１，ＰＲ２  フォトレジストパターン
ＰＷ  ｐ型ウエル
ＴＲ１，ＴＲ２  溝
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１  ｎ＋型半導体領域
ＳＤ２  ｐ＋型半導体領域
ＳＷ，ＳＷ１，ＳＷ２  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013120831.tif 000009
【図８】
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【図９】
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【図１０】
2013120831.tif 000012
【図１１】
2013120831.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2013120831.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2013120831.tif 000033
【図３２】
2013120831.tif 000034
【図３３】
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【図３４】
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【図３５】
2013120831.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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