(57)【要約】【課題】水平転送レジスタの動作速度を増加させずに、データレートの高速化を実現する。【解決手段】本開示に係るリニアセンサは、多数の光電変換部を有する単位リニアセンサが主走査方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた単位リニアセンサの作動を制御するセンサ制御部と、単位リニアセンサから出力された電気信号を処理する信号処理部とを備える。センサ制御部は、隣接するｎ個の光電変換部の信号電荷を加算して順次出力させる低解像度モードにおいて、水平転送パルスの周期をｐ、並列に読み出す単位リニアセンサの個数をｍとしたときに、各単位リニアセンサのｎ画素加算信号の出力周期をｎｐとし、ｍ個の単位リニアセンサから（ｎ／ｍ）ｐ以下の出力間隔かつ当該出力間隔未満の出力時間で、順次ｎ画素加算の電気信号が出力されるように制御する。【選択図】図３
2013120989.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換部が１次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記１次元方向に複数並んで設けられたセンサユニットと、
前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、
前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、
個々の前記単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の前記光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を前記出力部から前記信号処理部に出力させるｎ画素加算モードにおいて、
各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す前記単位リニアセンサの個数をｍ（ｎ≧ｍ＞２）としたときに、
前記センサ制御部は、
各前記単位リニアセンサにおける前記ｎ画素加算の電気信号の出力周期をｎｐとし、
ｍ個の前記単位リニアセンサの前記出力部から、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号を前記信号処理部に出力させる
リニアセンサ。
【請求項２】
複数の光電変換部が１次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記１次元方向に複数並んで設けられたセンサユニットと、
前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、
前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、
個々の前記単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の前記光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を前記出力部から前記信号処理部に出力させるｎ画素加算モードにおいて、
各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す前記単位リニアセンサの数をｍ（ｎ≧ｍ＞２）としたときに、
各前記単位リニアセンサの前記出力部から出力される前記ｎ画素加算の電気信号の出力周期はｎｐであり、
ｍ個の前記単位リニアセンサの各前記出力部から出力されるｍ個の前記ｎ画素加算の電気信号は、信号相互の出力間隔が（ｎ／ｍ）ｐ以下であり、各信号の出力時間が前記出力間隔未満である
ように前記センサ制御部が制御するリニアセンサ。
【請求項３】
前記信号電荷の加算数である前記ｎと、前記並列に読み出す単位リニアセンサの数である前記ｍとが等しい
請求項１に記載のリニアセンサ。
【請求項４】
前記複数の単位リニアセンサにおける前記水平転送部は、各々、前記光電変換部から読み出された信号電荷を前記水平転送パルスに応じて列方向に転送する水平転送レジスタと、前記水平転送レジスタにより転送されてきた信号電荷を前記出力部に転送する最終転送レジスタとを有し、
前記ｎ画素加算モードにおいて各前記単位リニアセンサの最終転送レジスタを駆動する最終転送パルスは、信号相互のパルス間隔が（ｎ／ｍ）ｐ以下であり、転送時間が前記パルス間隔未満である
請求項１に記載のリニアセンサ。
【請求項５】
前記複数の単位リニアセンサにおける前記出力部は、各々、前記水平転送部により転送された信号電荷を電気信号に変換する電荷検出部と、前記電荷検出部により変換された前記電気信号を前記処理部に出力するための出力スイッチとを有し、
前記ｎ画素加算モードにおいて各前記単位リニアセンサの出力スイッチをオン／オフする出力スイッチ信号は、信号相互のスイッチ間隔が（ｎ／ｍ）ｐ以下であり、オン時間が前記スイッチ間隔以下である
請求項１に記載のリニアセンサ。
【請求項６】
リニアセンサと、前記リニアセンサを移動するセンサ駆動機構と、前記リニアセンサから出力される信号に基づいて画像データを生成する画像処理部とを備え、
前記リニアセンサは、
複数の光電変換部が１次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記１次元方向に複数並んで設けられたセンサユニットと、
前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、
前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、
個々の前記単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の前記光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を前記出力部から前記信号処理部に出力させるｎ画素加算モードにおいて、
各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す前記単位リニアセンサの数をｍ（ｎ≧ｍ＞２）としたときに、
前記センサ制御部は、
各前記単位リニアセンサにおける前記ｎ画素加算の電気信号の出力周期をｎｐとし、
ｍ個の前記単位リニアセンサの前記出力部から、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号を前記信号処理部に出力させ、
前記信号処理部により処理された時系列のｎ画素加算データに基づいて前記画像処理部において前記画像データを生成させる
画像読み取り装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、１次元的な画像情報を時系列的な電気信号として出力するリニアセンサ、及びこのようなリニアセンサを備えた画像読み取り装置に関する。
【背景技術】
【０００２】
入射光に応じた量の信号電荷を蓄積する光電変換部が１次元方向に配列されたセンサ列を有し、各光電変換部から読み出された信号電荷をＣＣＤ（Charge  Coupled  Device）電荷転送方式の水平転送部によって出力部に転送するリニアセンサが知られている。リニアセンサは、１次元的な画像情報を時系列的な電気信号として出力するセンサであり、スキャナ、コピー、ファクシミリ、パターン認識あるいは各種計測などを行う装置に内蔵される画像読み取り装置に組み込まれる。
【０００３】
リニアセンサの読み取り方式には、主に縮小型読み取り方式と密着型読み取り方式の２方式がある。縮小型読み取り方式のリニアセンサは、読み取り対象の情報（文字、図形、画像等の情報）を、レンズ系を介して縮小し、縮小した情報を光電変換部で読み取る構成である。一方、密着型読み取り方式のリニアセンサ（以下、「密着型リニアセンサ」という）は、レンズ系を介さず、読み取り対象の情報を１対１で読み取る構成である（例えば、特許文献1参照）。
【０００４】
密着型リニアセンサは、読み取り対象の情報を１対１で読み取るため、主走査方向に少なくとも読み取り対象の幅以上の長さを有するセンサ列が必要となる。しかしながら、このような長尺かつ細長状のリニアセンサをウェハ基板上に一体形成することは、生産性、歩留まり、コスト等の面から事実上困難である。そのため、主走査方向にリニアセンサを分割し、分割数に応じた長さの単位リニアセンサを一列に並べて主走査方向の幅全体をカバーするセンサユニットを形成し、一列に並んだ単位リニアセンサを順次駆動する手法が一般的に用いられる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６９３４０号公報
【特許文献２】特開２００８−２９４７７６号公報
【０００６】
密着型のリニアセンサ９０の模式的な概要構成図を図１１に、リニアセンサ９０を構成する単位リニアセンサ９１を模式的に表した概要構成図を図１２に示す。
【０００７】
図１１に示すように、リニアセンサ９０は、単位リニアセンサ９１（９１ａ、９１ｂ…９１ｉ）が一列に並んで設けられたセンサユニット９２と、これらの単位リニアセンサ９１の作動を制御するセンサ制御部（不図示）と、各単位リニアセンサ９１から出力された信号を処理する信号処理部９５とを備える。図１１には、リニアセンサ９０が、９個の単位リニアセンサ９１（９１ａ、９１ｂ、９１ｃ…９１ｉ）によりセンサユニット９２を構成する例を示す。
【０００８】
図１２に示すように、単位リニアセンサ９１は、画素を構成する多数の光電変換部９１１が１次元方向に配列されたセンサ列９１０と、各光電変換部９１１に蓄積された信号電荷を読み出す読み出しゲート部９２０と、読み出しゲート部９２０を介して各光電変換部９１１から読み出された信号電荷を列方向に転送する水平転送部９３０と、水平転送部９３０により転送された信号電荷を電気信号に変換して出力する出力部９４０とを有する。
【０００９】
リニアセンサ９０のセンサ制御部は、まず、主走査方向の先頭に位置する単位リニアセンサ９１ａを駆動し、各光電変換部９１１から読み出された信号電荷を時系列の電気信号（アナログ信号）に変換して、出力部９４０から信号処理部９５に出力させる。次に、主走査方向の２番目に位置する単位リニアセンサ９１ｂを駆動し、各光電変換部９１１から読み出された信号電荷を時系列の電気信号に変換して、出力部９４０から信号処理部９５に出力させる。以下同様に、３番目、４番目…９番目の単位リニアセンサ９１ｃ、９１ｄ…９１ｉを順次駆動し、各単位リニアセンサ９１の光電変換部９１１から読み出された信号電荷を時系列の電気信号に変換して各出力部９４０から信号処理部９５に出力させる。
【００１０】
すなわち、リニアセンサ９０では、主走査方向先頭の単位リニアセンサ９１ａの第１ビットの画素の信号から、主走査方向終端の単位リニアセンサ９１ｉの最終ビットの画素の信号まで、時系列に並んだ電気信号が、各出力部から順に信号処理部９５に出力される。
【００１１】
各出力部９４０から出力された電気信号は、信号処理部（ＡＦＥ：アナログ・フロント・エンド）９５において相関２重サンプリング、ゲイン調整、ＡＤ変換等の処理を受け、信号処理部９５からデジタルの時系列信号として出力される。
【００１２】
このような密着型リニアセンサの解像度は、センサ列方向に並べられた光電変換部９１１の密度、すなわち画素の密度によって規定される。そして、例えば１インチの長さ当たり６００個のドットを解像可能な場合には、リニアセンサ９０の解像度は６００ｄｐｉ（dots per inch）と表現される。一方、６００ｄｐｉの解像度を有するリニアセンサ９０においては、読み取り動作時の解像度を６００ｄｐｉよりも低く設定すること、例えば１／３の２００ｄｐｉに設定することも可能である。
【００１３】
いま、６００ｄｐｉの解像度を有するリニアセンサ９０において、読み取り動作時の解像度を６００ｄｐｉとする動作モードを「高解像度モード」、読み取り動作時の解像度を２００ｄｐｉとする動作モードを「低解像度モード」と呼ぶことにする。
【００１４】
これらの動作モードを説明するため、単位リニアセンサ９０の構成についてもう少し詳しく説明する。水平転送部９３０は、各光電変換部９１１、９１１…から読み出された信号電荷を列方向に順送り転送する水平転送レジスタ９３１、９３１…と、水平転送レジスタ９３１により転送されてきた信号電荷を出力部９４０に転送する最終転送レジスタ９３５とを有する。また、出力部９４０は、最終転送レジスタ９３５により転送された信号電荷を電気信号に変換するフローティング・ディフュージョン（ＦＤ部）と、ＦＤ部の電荷をリセットドレインに掃き出すリセットゲートとを有する。
【００１５】
高解像度モードでは、水平転送レジスタ９３１を駆動する水平転送パルスと、最終転送レジスタ９３５を駆動する最終転送パルス及びリセットゲートを駆動するリセットパルスとは、パルス周波数が１：１の関係に設定される。そのため、水平転送レジスタ９３１により順送り転送されてきた各光電変換部（画素）の信号電荷は、そのまま最終転送レジスタ９３５により順送りされて出力部９４０に転送され、出力部９４０から１画素ごとの信号電荷に対応した電気信号が出力される。
【００１６】
一方、低解像度モードでは、水平転送レジスタ９３１を駆動する水平転送パルスに対し、最終転送レジスタ９３５を駆動する最終転送パルス及びリセットゲートを駆動するリセットパルスは、パルス周波数が３：１の関係に設定される。図１３に、低解像度モードにおける上記各パルス信号のタイミングチャートを示す。
【００１７】
図中の各パルス信号は、上段から順に、リセットゲートを駆動するリセットパルスRS、水平転送レジスタ９３１を駆動する水平転送パルスH1、最終転送レジスタ（加算レジスタ）９３５を駆動する最終転送パルスLH、及び出力部９４０から出力される出力信号である。
【００１８】
この低解像度モードでは、水平転送パルスH1により水平転送レジスタ９３１で順送りされてきた信号電荷が、最終転送レジスタ９３５で順次加算され、最終転送レジスタ９３５に蓄積される。そして３画素分加算された信号電荷が、最終転送パルスLHによって最終転送レジスタ９３５から出力部９４０に転送される。出力部９４０に出力された３画素加算の信号電荷は、ＦＤ部で電気信号に変換されて出力部９４０から出力される。その後リセットパルスRSでＦＤ部の信号電荷がリセットドレインに掃き捨てられ、次の３画素の加算が行われる。
【００１９】
このように、水平転送レジスタ９３１により順送り転送されてきた各光電変換部の信号電荷は、最終転送レジスタ９３５において順次蓄積されて加算され、３画素分加算された信号電荷が出力部９４０に転送される。そして出力部９４０から３画素分加算された信号電荷に対応する電気信号が出力される。これにより、低解像度モードにおける解像度は、高解像度モードにおける解像度の１／３になる。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上記のように、リニアセンサの動作モードを低解像度モードに設定した場合、水平転送パルスH1の周波数を一定とすると、出力部９４０から出力される信号の単位時間当たりのデータ数（以下、「データレート」という）は１／３になる。一方、各単位リニアセンサ９１ａ，９１ｂ等、及びこれらの単位リニアセンサ９１ａ，９１ｂ、９１ｃ…９１ｉからなる１ラインの読み取り時間は同一である。このことは、データ数が少ない低解像度モードに設定しても、読み取り時間の高速化は実現されないことを意味する。
【００２１】
そこで、リニアセンサの動作モードが低解像度モードのときには、水平転送パルスH1の周波数を高く設定し、水平転送速度を高速化する手法が考えられる。例えば、上記事例において、高解像度モードにおける水平転送パルスの周波数が１０ＭＨｚであるとしたときに、低解像度モードにおける水平転送パルスの周波数を３０ＭＨｚに切り換えれば、出力信号のデータレートは同一で、読み取り時間を１／３に高速化できる。
【００２２】
しかしながら、水平転送速度の高速化（水平転送パルスの高周波化）には、以下のような問題がある。すなわち、水平転送パルスを生成するタイミングジェネレータの回路規模の拡大及び消費電力の増大、高周波ノイズ等の不要輻射の増大、水平転送レジスタの高速動作に伴う発熱量の増大及びこれに起因する熱的ノイズの増加などの問題である。
【００２３】
本開示は、上記のような問題に鑑みてなされたものであり、水平転送レジスタの動作速度を増加させずに、データレートの高速化を実現可能なリニアセンサを提供することを目的とする。また、このようなリニアセンサを備えることにより高速で画像読み取りが可能な画像読み取り装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本開示に係るリニアセンサは、単位リニアセンサが１次元方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた複数の単位リニアセンサの作動を制御するセンサ制御部と、複数の単位リニアセンサから出力された電気信号を処理する信号処理部と、を備える。前記単位リニアセンサは、複数の光電変換部が１次元方向に配列されたセンサ列と、各光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する。そして、個々の単位リニアセンサにおいて隣接するｎ（ｎ＞２）個の光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を出力部から信号処理部に出力させるｎ画素加算モードにおいて、各水平転送部において光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す単位リニアセンサの個数をｍ（ｎ≧ｍ＞２）としたときに、センサ制御部は、各単位リニアセンサにおけるｎ画素加算の電気信号の出力周期をｎｐとし、ｍ個の単位リニアセンサの出力部から、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号を信号処理部に出力させる、ように構成される。
【００２５】
このような構成のリニアセンサでは、ｎ画素加算モードにおいて、各単位リニアセンサからｎ画素加算の電気信号が出力周期ｎｐで出力され、ｍ個の単位リニアセンサ相互間では、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号が信号処理部に出力される。
【００２６】
また、本開示に係るリニアセンサは、単位リニアセンサが１次元方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた複数の単位リニアセンサの作動を制御するセンサ制御部と、複数の単位リニアセンサから出力された電気信号を処理する信号処理部と、を備える。前記単位リニアセンサは、複数の光電変換部が１次元方向に配列されたセンサ列と、各光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する。そして、個々の単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を出力部から信号処理部に出力させるｎ画素加算モードにおいて、各水平転送部において光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す単位リニアセンサの数をｍ（ｎ≧ｍ＞２）としたときに、各単位リニアセンサの出力部から出力されるｎ画素加算の電気信号の出力周期はｎｐであり、ｍ個の単位リニアセンサの各出力部から出力されるｍ個のｎ画素加算の電気信号は、信号相互の出力間隔が（ｎ／ｍ）ｐ以下であり、各信号の出力時間が前記出力間隔未満であるようにセンサ制御部が制御する。
【００２７】
このような構成のリニアセンサでは、ｎ画素加算モードにおいて、各単位リニアセンサから出力されるｎ画素加算の電気信号の出力周期はｎｐであり、ｍ個の単位リニアセンサの各出力部から出力されるｍ個のｎ画素加算の電気信号は、信号相互の出力間隔が（ｎ／ｍ）ｐ以下であり、各信号の出力時間が前記出力間隔未満になっている。
【００２８】
本開示に係る画像読み取り装置は、リニアセンサと、リニアセンサを移動するセンサ駆動機構と、リニアセンサから出力される信号に基づいて画像データを生成する画像処理部とを備える。前記リニアセンサは、単位リニアセンサが１次元方向に複数並んで設けられたセンサユニットと、センサユニットに設けられた複数の単位リニアセンサの作動を制御するセンサ制御部と、複数の単位リニアセンサから出力された電気信号を処理する信号処理部と、を備える。そして、個々の単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を出力部から信号処理部に出力させるｎ画素加算モードにおいて、各水平転送部において光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す単位リニアセンサの数をｍ（ｎ≧ｍ＞２）としたときに、センサ制御部は、各単位リニアセンサにおけるｎ画素加算の電気信号の出力周期をｎｐとし、ｍ個の単位リニアセンサの出力部から、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号を信号処理部に出力させ、信号処理部により処理された時系列のｎ画素加算データに基づいて画像処理部において画像データを生成させるように構成される。
【００２９】
この画像読み取り装置のリニアセンサでは、ｎ画素加算モードにおいて、各単位リニアセンサからｎ画素加算の電気信号が出力周期ｎｐで出力され、ｍ個の単位リニアセンサ相互間では、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号が信号処理部に出力される。そして、画像処理部において信号処理部により処理された時系列のｎ画素加算データに基づいて画像データが生成される。
【発明の効果】
【００３０】
本開示に係るリニアセンサにおいては、ｎ画素加算モードにおいて、各単位リニアセンサからｎ画素加算の電気信号が出力周期ｎｐで出力され、ｍ個の単位リニアセンサ相互間では、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号が信号処理部に出力される。視点をこれらの信号に向けると、ｎ画素加算モードにおいて、各単位リニアセンサの出力部から出力されるｎ画素加算の電気信号の出力周期はｎｐであり、ｍ個の単位リニアセンサの各出力部から出力されるｍ個のｎ画素加算の電気信号は、信号相互の出力間隔が（ｎ／ｍ）ｐ以下であり、各信号の出力時間が前記出力間隔未満である。
【００３１】
ＣＣＤ電荷転送方式のリニアセンサにおいて、ｎ画素加算モード（従来技術における低解像度モードに相当する）では、個々の単位リニアセンサから出力されるｎ画素加算の電気信号は、水平転送パルスの周期をｐとしたときに出力周期がｎｐになる（図１３を参照）。本開示に係るリニアセンサでは、ｍ個の単位リニアセンサ相互間で（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号（以下、「ｎ画素加算信号」という）が信号処理部に出力される。端的には、ｍ個のｎ画素加算信号が（ｎ／ｍ）ｐ以下の時間だけずれて順次出力される。そのため、ｍ個のｎ画素加算信号は、時間的に重なり合うことがなく、相互に分離して信号処理部に出力される。このことは、ｎ画素加算モードにおけるデータレートが従来のｍ倍になることを意味する。
【００３２】
従って、本開示に係るリニアセンサによれば、水平転送レジスタの動作速度を増加させずに、データレートの高速化を実現することができる。
【００３３】
本開示に係る画像読み取り装置にあっては、上記説明したリニアセンサを有して構成される。従って、本開示の画像読み取り装置によれば、高速で画像読み取りが可能な画像読み取り装置を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本技術の適用例として示す画像読み取り装置の概略構成図である。
【図２】リニアセンサによる画像読み取りメカニズムを説明するための説明図である。
【図３】本技術に係るリニアセンサの模式的な概要構成図である。
【図４】リニアセンサを構成する単位リニアセンサの模式的な概要構成図である。
【図５】単位リニアセンサを選択スイッチにより順次切り替える制御のタイミングチャートである。
【図６】低解像度モードの作動を実現するリニアセンサのブロック図である。
【図７】低解像度モードにおける選択スイッチのタイミングチャートである。
【図８】低解像度モードにおいて並列駆動される単位リニアセンサのタイミングチャートである。
【図９】低解像度モードにおける各単位リニアセンサの動作状態を示すタイミングチャートである。
【図１０】水平転送レジスタの動作速度を増加させることなくデータレートを高速化する他の手段を例示する説明図である。
【図１１】従来のリニアセンサの模式的な概要構成図である。
【図１２】従来のリニアセンサを構成する単位リニアセンサの模式的な概要構成図である。
【図１３】従来のリニアセンサについて、低解像度モード時の単位リニアセンサの駆動状態を示す説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３５】
以下、発明を実施するための形態について説明する。なお、説明は以下の順序で行う。
１．画像読み取り装置の概要構成
２．リニアセンサの構成
３．リニアセンサの作用（Ａ）、高解像度モードでの読み取り作動
４．リニアセンサの作用（Ｂ）、低解像度モードでの読み取り作動
【００３６】
［１．画像読み取り装置の概要構成］
まず、本技術に係る画像読み取り装置について説明する。図１は本技術の適用例として示す画像読み取り装置Ｓの概略構成図、図２は密着型リニアセンサによる画像読み取りのメカニズムを説明するための説明図である。なお、図１及び図２中に付記した座標系をもってＸ方向，Ｙ方向，Ｚ方向と称して説明する。
【００３７】
図１に示すように、画像読み取り装置Ｓは、リニアセンサ１と、センサ駆動機構２と、ガラス台３と、画像処理部４と、インターフェイス（Ｉ／Ｆ）回路５と、システム制御部６とを備えている。リニアセンサ１には、図１１及び図１２を参照して説明したリニアセンサ９０と同様に、各々複数の光電変換部を有する単位リニアセンサが、センサ列方向であり主走査方向であるＹ方向に一列に並んで複数配置されている。なお、リニアセンサ１の構成及び作用については後に詳述する。センサ駆動機構２は、リニアセンサ１を主走査方向と直交する副走査方向（Ｘ方向）に移動させる機構である。また、図示しないが画像読み取り装置Ｓには、原稿８を連続的にガラス台３上に配置する自動給紙機構を備えている。
【００３８】
画像読み取り装置Ｓには、パーソナルコンピュータ（ＰＣ）７が接続ケーブルを介して接続されている。画像読み取り装置ＳはＰＣ７からの要求に応じてガラス台３に載置された原稿８の読み取りを行う。Ｉ／Ｆ回路５は、ＰＣ７との接続を可能にするものである。本実施形態では、Ｉ／Ｆ回路５としては、画像読み取り装置ＳからＰＣ７にデータを高速で転送するため、ＩＥＥＥ１３９４に対応したものが用いられる。ただし、Ｉ／Ｆ回路５としては、ＵＳＢに対応したものなどを用いてもよい。
【００３９】
ＰＣ７は、画像読み取り装置Ｓを制御するためのドライバソフトと、画像読み取り装置ＳからＰＣ７に対して転送される画像データを記憶し、当該画像データに基づき、画像を表示するためのアプリケーションソフトが予めインストールされている。
【００４０】
そして、画像読み取り装置Ｓを利用するユーザは、ＰＣ７を用いて（あるいは画像読み取り装置に設けられた操作ボタン等を用いて）次のように原稿８を画像読み取り装置Ｓによって読み取る。
【００４１】
まず、画像読み取り装置Ｓが備える自動給紙機構に、読み取り対象である原稿８を入れる。その後、ＰＣ７を操作して、ＰＣ７から画像読み取り装置Ｓへ制御信号を出力させ、画像読み取り装置Ｓに読み取り動作を開始させる。システム制御部６は、自動給紙機構を制御して、原稿台であるガラス台３上に原稿８を載置する。また、システム制御部６は、リニアセンサ１に制御信号を出力して主走査方向（Ｙ方向）に読み取りスキャンを行わせ、さらにセンサ駆動機構２によりリニアセンサ１を副走査方向（Ｘ方向）に移動させて同様に読み取りスキャンを行わせる。
【００４２】
これにより、リニアセンサ１から主走査方向のライン（以下、「水平ライン」という）の画像信号が出力される。リニアセンサ１から出力された画像信号は、画像処理部４に順次入力される。画像処理部４は、入力された複数ラインの画像信号に基づいて、画像データを生成する。画像処理部４により生成された画像データは、Ｉ／Ｆ回路５を介してＰＣ７へ入力される。なお、リニアセンサ１から出力される水平ラインごとの画像信号は、１次元的な画像情報を時系列的な電気信号に処理したものであり、リニアセンサ１の各光電変換部の信号電荷に応じた電気信号が１水平ライン分連続したものである。
【００４３】
そして、リニアセンサ１は、図２に示すように、副走査方向（Ｘ方向）にｔ１，ｔ２，ｔ３という様に移動しながら、水平ラインごとに信号電荷の蓄積、転送、出力という動作を繰り返して、原稿８全体の画像情報を取得する。
【００４４】
画像読み取り装置Ｓがカラーの画像読み取り装置である場合には、リニアセンサ１は、Ｒ（Red）、Ｇ（Green）、Ｂ（Blue）の各色に対応した分光感度を有する３つのリニアセンサからなり、これらが副走査方向に３列並列に設けられて構成される。そして、同時並列で読み込まれた各色の水平ラインの画像信号が画像処理部４に出力され、画像処理部４においてカラーの画像データが生成される。このとき、ＲＧＢ各色のリニアセンサの構成及び作用は、分光感度特性を除いて基本的にモノクロ（単色）のリニアセンサと同様である。そこで、説明簡明化のため、リニアセンサ１をモノクロ、またはＲＧＢ中のいずれか一色であるとして、以降の説明を続ける。
【００４５】
このように、画像読み取り装置Ｓは、密着型のリニアセンサ１を副走査方向に移動させつつ多数の水平ラインの画像信号を取得することで、ガラス台３に載置された原稿８の読み取りを行う。
【００４６】
ここで、画像読み取り装置Ｓは、読み取り動作時の解像度を「高解像度モード」と「低解像度モード」とに切り換え可能に構成されている。そして本開示に係るリニアセンサ１は、低解像度モードにおける出力データレートが、高解像度モードにおける出力データレートと同等になるように構成されている。以下では、リニアセンサ１の構成、及び各モードにおける読み取り動作について、詳細に説明する。
【００４７】
［２．リニアセンサの構成］
リニアセンサ１の模式的な概要構成図を図３に、リニアセンサ１を構成する単位リニアセンサの模式的な概要構成図を図４に示す。
【００４８】
図３に示すように、リニアセンサ１は、複数の単位リニアセンサ１１（１１ａ、１１ｂ…１１ｌ）が主走査方向に一列に並んで設けられたセンサユニット１２と、これらの単位リニアセンサ１１の作動を制御するセンサ制御部１３と、各単位リニアセンサから出力された電気信号を処理する信号処理部１５とを備える。本実施形態では、リニアセンサ１は、１２個の単位リニアセンサ１１（１１ａ，１１ｂ、１１ｃ…１１ｌ）によりセンサユニット１２を構成する。
【００４９】
図４に示すように、単位リニアセンサ１１は、画素を構成する多数の光電変換部１１１、１１１、…が１次元方向（主走査方向）に一列に並んで形成されたセンサ列１１０と、各光電変換部１１１に蓄積された信号電荷を読み出す読み出しゲート部１２０と、読み出しゲート部１２０を介して各光電変換部１１１から読み出された信号電荷を列方向に転送する水平転送部１３０と、水平転送部１３０により転送された信号電荷を電気信号に変換して出力する出力部１４０とを有する。
【００５０】
センサユニット１２は、各単位リニアセンサ１１のセンサ列が主走査方向と一致するように、一列に並んで設けられる。すなわち、センサユニット１２には、１２個の単位リニアセンサ１１のセンサ列１１０が主走査方向に直線状に並んで配設される。
【００５１】
水平転送部１３０は、各光電変換部１１１から読み出された信号電荷を列方向に転送する水平転送レジスタ１３１と、水平転送部の終段に設けられ水平転送レジスタ１３１により転送されてきた信号電荷を出力部１４０に転送する最終転送レジスタ１３５とを有する。
【００５２】
出力部１４０は、フローティング・ディフュージョン（以下、ＦＤ部と表記する）１４１と、ＦＤ部１４１の電荷をアナログ電圧の電気信号に変換する電荷検出部１４２と、ＦＤ部１４１の電荷をドレインするリセットゲート１４３と、電荷検出部１４２の出力をON／OFFする出力スイッチ１４５とを有する。
【００５３】
このような単位リニアセンサ１１では、センサ列１１０の光電変換部１１１、１１１…に蓄積された電荷が、読み出しゲート部１２０を介して水平転送部１３０に読み出される。水平転送部１３０に読み出された信号電荷は、水平転送レジスタ１３１により終端部まで順送り転送され、最終転送レジスタ１３５によって出力部１４０のＦＤ部１４１に転送される。ＦＤ部１４１に転送された信号電荷は、電荷検出部１４２においてアナログ電圧の電気信号に変換され、出力スイッチ１４５を介して信号処理部１５に出力される。すなわち、画素を構成する各光電変換部１１１、１１１…で検出された信号電荷が水平転送部１３０により順送り転送され、出力部１４０から時系列の電気信号として出力される。
【００５４】
各単位リニアセンサ１１の出力部１４０から出力された電気信号は、信号処理部１５に入力される。信号処理部（ＡＦＥ：アナログ・フロント・エンド）１５には、相関２重化サンプリング回路、ゲインコントロールアンプ、ＡＤ変換回路等が設けられている。そのため、各単位リニアセンサ１１、１１…から出力された時系列のアナログ電気信号は、信号処理部１５において相関２重サンプリング、ゲイン調整、ＡＤ変換等の処理を受け、信号処理部１５からデジタル化された時系列の電気信号である画像信号として出力される。
【００５５】
このように構成されるリニアセンサ１の解像度（最大解像度）は、基本的には、主走査方向に一列に並んで配設された光電変換部１１１、１１１…の密度、すなわち画素の密度によって規定される。本実施形態では、リニアセンサ１の解像度を６００ｄｐｉとし、「高解像度モード」での読み取り動作時の解像度を６００ｄｐｉ、「低解像度モード」での読み取り動作時の解像度を２００ｄｐｉとする。高解像度モード及び低解像度モードのモード選択はＰＣ７において行われ、選択された解像度モードを表すモード信号が、画像読み取り装置のシステム制御部６を介してセンサ制御部１３に入力される。
【００５６】
センサ制御部１３は、システム制御部６から入力されたモード信号に応じた制御信号をセンサユニット１２に出力して、高解像度モードでの読み取り作動、及び低解像度モードでの読み取り作動を実行する。
【００５７】
［３．リニアセンサの作用（Ａ）、高解像度モードでの読み取り作動］
高解像度モードにおいて、センサ制御部１３は、下記（Ａ１），（Ａ２）のようにリニアセンサ１の作動を制御する。
（Ａ１）各単位リニアセンサ１１において画素加算を行わず、個々の光電変換部１１１で検出された信号電荷をそのままアナログ電圧に変換して、各画素に１：１で対応する時系列の電気信号を、各単位リニアセンサの出力部１４０から信号処理部１５に出力させる。
（Ａ２）１２個の単位リニアセンサ１１ａ、１１ｂ、１１ｃ…１１ｌを、主走査方向の先頭に位置する単位リニアセンサ１１ａから順に一つずつ駆動する。すなわち、単位リニアセンサ１１ａ→１１ｂ→１１ｃ→…→１１ｌの順に順次駆動する。なお、駆動方向は逆方向、すなわち終端に位置するリニアセンサ１１ｌから順に行ってもよい。
【００５８】
上記（Ａ１）、（Ａ２）を特徴とする高解像度モードの駆動制御は、従来のリニアセンサ９０について説明した高解像度モードの制御と同様である。具体的には、（Ａ１）については、水平転送レジスタ１３１を駆動する水平転送パルスH1と、最終転送レジスタ１３５を駆動する最終転送パルスLH及びリセットゲート１４３を駆動するリセットパルスRSとは、パルス周波数が１：１の関係に設定される。そのため、水平転送レジスタ１３１により順送り転送されてきた各光電変換部の信号電荷は、そのまま最終転送レジスタ１３５により出力部１４０のＦＤ部１４１に転送され、電荷検出部１４２で信号電荷に対応したアナログ電圧に変換されて、１画素ごとの電気信号が出力される。
【００５９】
（Ａ２）については、センサ制御部１３は、まず、主走査方向の先頭に位置する単位リニアセンサ１１ａの選択スイッチをＯＮ、他の単位リニアセンサ１１ｂ〜１１ｌの選択スイッチをＯＦＦとして、単位リニアセンサ１１ａのみについて（Ａ１）の駆動制御を行う。次に、２番目に位置する単位リニアセンサ１１ｂの選択スイッチをON、他の単位リニアセンサ１１ａ，１１ｃ〜１１ｌの選択スイッチをＯＦＦとして、単位リニアセンサ１１ｂのみについて（Ａ１）の駆動制御を行う。以降同様に３番目、４番目…１２番目の単位リニアセンサ１１ｃ、１１ｄ…１１ｌを順次単独で駆動し、各単位リニアセンサの個々の光電変換部１１１から読み出された信号電荷を時系列の電気信号に変換して各出力部１４０から出力させる。
【００６０】
このように、単位リニアセンサ１１ａ、１１ｂ、１１ｃ…１１ｌを、選択スイッチにより順次切り替える制御のタイミングチャートを図５に示す。図５において、図中にChip1、Chip2…Chip12と表記するものは、単位リニアセンサ１１ａ、１１ｂ…１１ｌであり、1chipSW、2chipSW…12chipSWと表記するものは、単位リニアセンサ１１ａ、１１ｂ…１１ｌの選択スイッチである。
【００６１】
図示のように、（Ａ１）の駆動制御では、単位リニアセンサ１１ａ〜１１ｌの選択スイッチ1chipSW〜12chipSWが、各々単独で順次ONになり、各選択スイッチのON時間内に、選択された単位リニアセンサからセンサ列の画素に対応した時系列信号が出力される。そのため、１２個の単位リニアセンサ１１のセンサ列からなる１ラインの読み取り時間は、これらの積算時間になる。
【００６２】
以上のように、高解像度モードでは、主走査方向の先頭に位置する単位リニアセンサ１１ａの第１ビットの画素から、終端に位置する単位リニアセンサ１１ｌの最終ビットの画素まで、各画素に対応した時系列の電気信号が、各出力部１４０から順に信号処理部１５に出力される。
【００６３】
［４．リニアセンサの作用（Ｂ）、低解像度モードでの読み取り作動］
低解像度モードにおいて、センサ制御部１３は、下記（Ｂ１），（Ｂ２），（Ｂ３）のようにリニアセンサ１の作動を制御する。
（Ｂ１）各単位リニアセンサ１１において画素加算を行い、加算数ｎに応じたｎ画素加算信号を、各単位リニアセンサの出力部１４０から順次信号処理部１５に出力させる。加算数ｎは、（高解像度モードでの読み取り動作時の解像度）／（低解像度モードでの読み取り動作時の解像度）である。このとき、個々の単位リニアセンサ１１の制御形態は、図１３を参照して説明した３画素加算の場合と同様であり、水平転送パルスの周期をｐとしたときに、各出力部から出力されるｎ画素加算信号の出力周期は各々ｎｐ（３画素加算において３ｐ）となる。
（Ｂ２）１２個の単位リニアセンサ１１ａ，１１ｂ、１１ｃ…１１ｌについて、並列に読み出す単位リニアセンサの個数をｍ（ｎ≧ｍ＞２）としたときに、ｍ個ずつ順に並列駆動する。
（Ｂ３）並列駆動するｍ個の単位リニアセンサ１１について、単位リニアセンサ相互間で（ｎ／ｍ）ｐ以下の出力間隔、かつ当該出力間隔未満の出力時間で、順次ｎ画素加算信号を出力させる。
【００６４】
上記（Ｂ１），（Ｂ２），（Ｂ３）を特徴とする低解像度モードの駆動制御について、以下、実施例を交えて詳細に説明する。まず、本実施例において、画素の加算数ｎ＝６００ｄｐｉ／２００ｄｐｉ＝３である。並列駆動する単位リニアセンサの数ｍを３とし、主走査方向の先頭側から順に３個を一組として並列駆動する場合について説明する。なお、本実施例において、低解像度モードは３つの画素の信号電荷を加算するモードであることから、低解像度モードを３画素加算モードとも称することにする。
【００６５】
図６に３画素加算モードの作動を実現するリニアセンサ１のブロック図、図７に３画素加算モードにおける選択スイッチのタイミングチャート、図８に並列駆動される３つの単位リニアセンサの詳細なタイミングチャートをそれぞれ示す。各図において、図中にChip1、Chip2…Chip12と表記するものは、単位リニアセンサ１１ａ、１１ｂ…１１ｌであり、1chipSW，2chipSW…12chipSWと表記するものは、単位リニアセンサ１１ａ、１１ｂ…１１ｌの選択スイッチ、BitSWと表記するものは各単位リニアセンサの出力部に設けられた出力スイッチ１４５である。なお、図との対比説明上の便宜から、以降では、単位リニアセンサ１１ａ、１１ｂ…１１ｌをChip1，Chip2…Chip12と称して説明する。
【００６６】
図６に示すように、リニアセンサ１のセンサユニット１２には１２個の単位リニアセンサがChip1，Chip2…Chip12（１１ａ，１１ｂ…１１ｌ）の順に一列に並んで設けられている。読み取り装置のシステム制御部６（図３）から、リニアセンサ１に水平ラインの読み取り動作を開始すべき旨の指令信号ROGが入力されると、センサ制御部１３は、図７に示すように、３つの単位リニアセンサを一組として、主走査方向の先頭側から順に並列駆動する。
【００６７】
すなわち、まず、Chip1，Chip2，Chip3の選択スイッチである1chipSW，2chipSW，3chipSWをＯＮ、Chip4〜Chip12の選択スイッチである4chipSW〜12chipSWをＯＦＦにして、Chip1，Chip2，Chip3をアクティブ、Chip4〜Chip12を非アクティブにする。具体的には、Chip1，Chip2，Chip3のみ水平転送部１３０が駆動され、出力部１４０が動作状態に設定される。そのため、この期間（以下、「第１期間」という）には、Chip1，Chip2，Chip3の３つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。
【００６８】
第１期間に次ぐ第２期間では、センサ制御部１３は、Chip4，Chip5，Chip6の選択スイッチ4chipSW，5chipSW，6chipSWをＯＮ、他の選択スイッチをＯＦＦにして、Chip4，Chip5，Chip6をアクティブ、Chip1〜Chip3及びChip7〜Chip12を非アクティブにする。そのため、第２期間には、Chip4，Chip5，Chip6の３つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。
【００６９】
第２期間に次ぐ第３期間、第３期間に次ぐ第４期間についても同様である。すなわち、第３期間にはChip7，Chip8，Chip9の３つの出力部１４０からのみｎ画素加算信号が信号処理部１５に出力され、第４期間にはChip10，Chip11，Chip12の３つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。
【００７０】
図８における（ａ）〜（ｆ）は、上記、第１期間〜第４期間の各期間内において、並列駆動される単位リニアセンサの駆動状況を表すタイミングチャートである。
【００７１】
図８の（ａ）の３つのパルス信号RS1〜RS3は、各々、並列駆動される３つの単位リニアセンサのリセットゲート１４３を駆動するリセットパルスである。例えば、第１期間においては、RS1はChip1のリセットパルス、RS2はChip2のリセットパルス、RS3はChip3のリセットパルスである。第２期間においては、RS1はChip4のリセットパルス、RS2はChip5のリセットパルス、RS3はChip6のリセットパルスである。第３期間、第４期間についても同様であり、図中にはこれを表すために、RS1の上にChip番号1，4，7，10、RS2の上にChip番号2，5，8，11、RS3の上にChip番号3，6，9，12を付記している。
【００７２】
図８の（ｂ）のパルス信号H1は、Chip1〜Chip12の水平転送レジスタ１３１を駆動する水平転送パルスである。リニアセンサ１においては、１２個全ての単位リニアセンサの水平転送パルスH1を共通にしている（図６を併せて参照）。
【００７３】
３画素加算モードでは、図８の（ａ）のリセットパルスRS1〜RS3は、それぞれパルス周期が水平転送パルスH1のパルス周期ｐの３倍、周波数では１／３になっている。例えば、水平転送パルスH1の周波数を１０．０ＭＨｚとしたときに、各リセットパルスRS1〜RS3のパルス周波数は３．３３ＭＨｚである。
【００７４】
図８の（ｃ）の３つのパルス信号LH1〜LH3は、各々、並列駆動される３つの単位リニアセンサの最終転送レジスタ１３５を駆動する最終転送パルスである。例えば、第１期間においては、LH1はChip1の最終転送パルス、LH2はChip2の最終転送パルス、LH3はChip3の最終転送パルスである。第２期間においては、LH1はChip4の最終転送パルス、LH2はChip5の最終転送パルス、LH3はChip6の最終転送パルスである。第３期間、第４期間についても同様であり、図中にはこれを表すために、LH1の上にChip番号1，4，7，10、LH2の上にChip番号2，5，8，11、LH3の上にChip番号3，6，9，12を付記している。
【００７５】
図８の（ｄ）の３つのパルス信号Vout1〜Vout3は、各々、並列駆動される３つの単位リニアセンサの出力部１４０から各々出力される電気信号（以下、「チップ出力信号」という）である。例えば、第１期間においては、Vout1はChip1のチップ出力信号、Vout2はChip2のチップ出力信号、Vout3はChip3のチップ出力信号である。第２期間においては、Vout1はChip4のチップ出力信号、Vout2はChip5のチップ出力信号、Vout3はChip6のチップ出力信号である。第３期間、第４期間についても同様であり、図中にはこれを表すために、Vout1の上にChip番号1，4，7，10、Vout2の上にChip番号2，5，8，11、Vout3の上にChip番号3，6，9，12を付記している。
【００７６】
図８の（ｅ）の３つのBitSW1〜BitSW3は、各々、並列駆動される３つの単位リニアセンサの出力部の出力スイッチ１４５であり、ＯＮ／ＯＦＦ状態をチャートで示している。例えば、第１期間においては、BitSW1はChip1の出力スイッチのＯＮ／ＯＦＦ状態、BitSW2はChip2の出力スイッチのＯＮ／ＯＦＦ状態、BitSW3はChip3の出力スイッチのＯＮ／ＯＦＦ状態を示している。第２期間においては、BitSW1はChip4の出力スイッチのＯＮ／ＯＦＦ状態、BitSW2はChip5の出力スイッチのＯＮ／ＯＦＦ状態、BitSW3はChip6の出力スイッチのＯＮ／ＯＦＦ状態を示している。第３期間、第４期間についても同様である。
【００７７】
図８の（ｆ）に示す波形VoutALLは、Chip1〜Chip12の全出力部１４０から信号処理部（AFE）１５に出力される電気信号（以下、「ユニット出力信号」という）の波形である。
【００７８】
以上の各信号のChip1〜Chip12への入出力関係をブロック図として表したものが図６である。図８の（ｂ）及び図６から理解されるように、水平転送パルスH1は、全ての単位リニアセンサに共通であり、Chip1〜Chip12が同一の水平転送パルスH1によって駆動される。
【００７９】
また、図８の（ａ）、（ｃ）、（ｅ）及び図６から理解されるように、リセットパルスRSと最終転送パルスLHとBitSWの組み合わせは、各々、（RS1，LH1，BitSW1）のセットからなる第１群と、（RS2，LH2，BitSW2）のセットからなる第２群と、（RS3，LH3，BitSW3）のセットからなる第３群に分けられる。そして、並列駆動される３つの単位リニアセンサは、それぞれ第１群、第２群、第３群の動作タイミングで駆動される。例えば、期間別に見ればChip1が第１群、Chip2が第２群、Chip3が第３群等であり、第１期間〜第４期間の全体で見れば、Chip1，4，7，10は第１群、Chip2，5，8，11は第２群、Chip3，6，9，12は第３群である。
【００８０】
また、図８（ｆ）及び図６から分かるように、Chip1〜Chip12の各出力部からの出力は１本にまとめられ、VoutALLで示される時系列のユニット出力信号が単一の信号処理部１５により処理される。
【００８１】
以上を前提として、３つの単位リニアセンサがどの様にして並列駆動されるのかについて、Chip1，Chip2，Chip3が並列駆動される第１期間を例として、図８の（ａ）〜（ｆ）を時系列で追いながら説明する。
【００８２】
図７を参照して説明したように、第１期間には、Chip1，Chip2，Chip3のみがアクティブになり、これら３つの単位リニアセンサのみが、電荷転送、出力動作が可能な状態になる。そして、第１群の各信号、第２群の各信号、第３群の各信号が、Chip1，Chip2，Chip3の各部に順次作用する。
【００８３】
まず、水平転送パルスH1が立ち下がる時刻ｔ１に、Chip1のリセットパルスRS1がHiになり、それ以前にChip1のＦＤ部１４１に蓄積されていた電荷がリセットドレインに掃き捨てられる。リセットパルスRS（RS1，RS2，RS3）は、水平転送パルスH1よりもHiの時間が短いパルス信号である。
【００８４】
次に水平転送パルスH1がHiになる期間に、Chip1の最終転送パルスLH1がLowになり、最終転送レジスタ１３５に蓄積されていた信号電荷がChip1のＦＤ部１４１に転送される。
【００８５】
ここで、最終転送パルスLH（LH1，LH2，LH3）のパルス周波数は、水平転送パルスH1のパルス周波数の１／３になっている。例えば、図中に示すように、水平転送パルスH1のパルス周波数が１０．０ＭＨｚの場合には、最終転送パルスLH1，LH2，LH3のパルス周波数は３．３３ＭＨｚになっている。そのため、最終転送パルスLH1がLowに切り替わるときには、水平転送レジスタ１３１によって順送り転送されてきた３つの光電変換部（画素）１１１の信号電荷が、最終転送レジスタ１３５に蓄積されている。
【００８６】
従って、Chip1の最終転送パルスLH1がLowになり、Chip1の最終転送レジスタ１３５からＦＤ部１４１に転送される信号電荷は、Chip1の３つの光電変換部１１１の信号電荷が加算された３画素加算の信号電荷である。ＦＤ部１４１に転送された３画素加算の信号電荷は、電荷検出部１４２によりアナログ電圧の３画素加算信号に変換される。
【００８７】
図示する構成例において、Chip1の出力スイッチ１４５であるBitSW1は、リセットパルスRS1がHiになる時刻ｔ１から、最終転送パルスLH1がHiになる時刻ｔ２までの期間だけＯＮになるように設定されている。換言すれば、水平転送パルスH1が立ち下がる時刻ｔ１から、次に水平転送パルスが立ち下がる時刻ｔ２の期間、すなわち、水平転送パルスH1の１周期ｐ分だけＯＮになるように設定されている。そのため、電荷検出部１４２でアナログ電圧に変換された３画素加算信号を含んだチップ出力信号Vout1が、Chip1の出力部１４０から信号処理部（AFE）１５に出力される。
【００８８】
上記Chip1のチップ出力信号Vout1が出力される期間には、Chip2，Chip3の出力スイッチであるBitSW2，BitSW3はOFFになっている。そのため、この期間にセンサユニット１２から信号処理部１５に出力されるユニット出力信号VoutALLは、Chip1のチップ出力信号Vout1のみになる。
【００８９】
このようにして、Chip1における第１の３画素加算信号の出力処理が完了する時刻ｔ２に、Chip2における第１の３画素加算の出力処理が開始される。
【００９０】
すなわち、時刻ｔ１から水平転送パルスH1の周期ｐ経過した時刻ｔ２に、Chip2のリセットパルスRS2がHiになり、それ以前にChip2のＦＤ部１４１に蓄積されていた電荷がリセットドレインに掃き捨てられる。
【００９１】
次に水平転送パルスH1がHiになる期間に、Chip2の最終転送パルスLH2がLowになり、Chip2の最終転送レジスタ１３５に蓄積されていた信号電荷がＦＤ部１４１に転送される。Chip1において説明したのと同様に、最終転送パルスLH2がLowに切り替わるときには、Chip2の水平転送レジスタ１３１によって順送り転送されてきた３つの光電変換部１１１の信号電荷が、最終転送レジスタ１３５に蓄積されている。
【００９２】
そのため、Chip2の最終転送パルスLH2がLowになり、最終転送レジスタ１３５からＦＤ部１４１に転送される信号電荷は、Chip2の３つの光電変換部１１１の信号電荷が加算された３画素加算の信号電荷である。ＦＤ部１４１に転送された３画素加算の信号電荷は、電荷検出部１４２によりアナログ電圧の３画素加算信号に変換される。
【００９３】
Chip2の出力スイッチ１４５であるBitSW2は、リセットパルスRS2がHiになる時刻ｔ２から、最終転送パルスLH2がHiになる時刻ｔ３までの期間、換言すれば、水平転送パルスH1の１周期分だけONになるように設定されている。そのため、Chip2の電荷検出部１４２でアナログ電圧に変換された３画素加算信号を含むチップ出力信号Vout2が、Chip2の出力部１４０から信号処理部（AFE）１５に出力される。
【００９４】
上記Chip2のチップ出力信号Vout2が出力される期間には、Chip1，Chip3の出力スイッチであるBitSW1，BitSW3はOFFになっている。そのため、この期間にセンサユニット１２から信号処理部１５に出力されるユニット出力信号VoutALLは、Chip2のチップ出力信号Vout2のみになる。
【００９５】
このようにして、Chip2における第１の３画素加算信号の出力処理が完了する時刻ｔ３に、Chip3における第１の３画素加算の出力処理が開始される。
【００９６】
すなわち、時刻ｔ１から水平転送パルスH1の２周期分、時刻ｔ２から水平転送パルスH1の１周期分経過した時刻ｔ３に、Chip3のリセットパルスRS3がHiになり、それ以前にChip3のＦＤ部１４１に蓄積されていた電荷がリセットドレインに掃き捨てられる。
【００９７】
次に水平転送パルスH1がHiになる期間に、Chip3の最終転送パルスLH3がLowになり、Chip3の最終転送レジスタ１３５に蓄積されていた信号電荷がＦＤ部１４１に転送される。最終転送パルスLH3がLowに切り替わるときには、Chip3の水平転送レジスタ１３１によって順送り転送されてきた３つの光電変換部１１１の信号電荷が、最終転送レジスタ１３５に蓄積されている。
【００９８】
そのため、Chip3の最終転送パルスLH3がLowになり、最終転送レジスタ１３５からＦＤ部１４１に転送される信号電荷は、Chip3の３つの光電変換部１１１の信号電荷が加算された３画素加算の信号電荷である。ＦＤ部１４１に転送された３画素加算の信号電荷は、電荷検出部１４２によりアナログ電圧の３画素加算信号に変換される。
【００９９】
Chip3の出力スイッチ１４５であるBitSW3は、リセットパルスRS3がHiになる時刻ｔ３から、最終転送パルスLH3がHiになる時刻ｔ４までの期間、換言すれば、水平転送パルスH1の１周期分だけONになるように設定されている。そのため、Chip3の電荷検出部１４２でアナログ電圧に変換された３画素加算信号を含むチップ出力信号Vout3が、Chip3の出力部１４０から信号処理部（AFE）１５に出力される。
【０１００】
上記Chip3のチップ出力信号Vout3が出力される期間には、Chip1，、Chip2の出力スイッチであるBitSW1，BitSW2はＯＦＦになっている。そのため、この期間にセンサユニット１２から信号処理部１５に出力されるユニット出力信号VoutALLは、Chip3のチップ出力信号Vout3のみになる。
【０１０１】
このようにして、Chip1，Chip2，Chip3における第１の３画素加算信号の出力処理が一巡する時刻ｔ４には、再びChip1のリセットパルスRS1がHiになり、Chip1における第２の３画素加算の出力処理が開始される。すなわち、第２巡目の３画素加算の出力処理が開始され、Chip1，Chip2，Chip3における第２の３画素加算信号の出力処理が実行される。第３巡目以降も同様であり、各々Chip1，Chip2，Chip3チップ出力信号が、第１のVout1，Vout2，Vout3、第２のVout1，Vout2，Vout3、第３のVout1，Vout2，Vout3…のように、順次繰り返して出力される。
【０１０２】
以上のようにして、Chip1，Chip2，Chip3のみがアクティブになる第１期間に、これらの単位リニアセンサが並列駆動され、３画素加算信号を含むチップ出力信号Vout1，Vout2，Vout3が時系列に周期的に並んだユニット出力信号VoutALLが、センサユニット１２から出力される。
【０１０３】
このとき、Chip1から出力される３画素加算信号の出力周期、Chip2から出力される３画素加算信号の出力周期、及びChip3から出力される３画素加算信号の出力周期は、各々水平転送パルスH1の周期ｐの３倍である。そして、これらの３画素加算信号の相互の出力間隔が各々水平転送パルスH1の周期ｐと同一であり、各信号の出力時間は各々水平転送パルスH1の周期ｐの１／２になっている。
【０１０４】
これは、Chip1の最終転送パルスLH1のパルス周期、Chip2の最終転送パルスLH2のパルス周期、Chip3の最終転送パルスLH3のパルス周期を、各々水平転送パルスH1の周期ｐの３倍としたこと。そして、最終転送パルスLH1,LH2,LH3の信号相互のパルス間隔を水平転送パルスH1の周期ｐと同一とし、転送時間を周期ｐの１／２にしたことによるものである。
【０１０５】
また、Chip1の出力スイッチであるBitSW1のスイッチ間隔、Chip2の出力スイッチであるBitSW2のスイッチ間隔、Chip3の出力スイッチであるBitSW3のスイッチ間隔を各々水平転送パルスH1の周期ｐの３倍としたこと。そして、BitSW1，BitSW2 ,BitSW3相互のスイッチ間隔を水平転送パルスH1の周期ｐと同一とし、各スイッチのオン時間を周期ｐと同一にしたことによるものである。
【０１０６】
第１期間が終了すると、Chip4，Chip5，Chip6のみがアクティブな第２期間に切り替わり、第１期間と同様の３画素加算の出力処理が行われる。このとき、第１群の各信号がChip4、第２群の各信号がChip5、第３群の各信号がChip6の各部に順次作用し、各々の３画素加算のチップ出力信号が時系列に周期的に並んだユニット出力信号VoutALLが、センサユニット１２から出力される。第２期間の後のChip7，Chip8，Chip9のみがアクティブになる第３期間、Chip10，Chip11，Chip12のみがアクティブになる第４期間についても同様である。
【０１０７】
このようなリニアセンサ１においては、第１期間にChip1，Chip2，Chip3、第２期間にChip4，Chip5，Chip6、第３期間にChip7，Chip8，Chip9、第４期間にChip10，Chip11，Chip12が、それぞれ並列に駆動される。そのため、図９にｎ画素加算モードにおけるChip1〜Chip12の動作状態のタイミングチャートを示すように、１水平ラインの読み取り時間を１／３に低減することができる（図５を併せて参照）。
【０１０８】
また、センサユニット１２から出力されるユニット出力信号VoutALLのデータレートは、３画素加算モードであるにも拘わらず、水平転送パルスH1の周波数と同一であり、水平転送レジスタの動作速度を増加させることなくデータレートの高速化を実現している。
【０１０９】
ここで、水平転送レジスタの動作速度を増加させることなくデータレートの高速化を行う他の手段として、図１０に示すように、信号処理部を複数設けて並列処理する手法が考えられる。すなわち、センサユニット８２に設けられた複数の単位リニアセンサ８１（８１ａ、８１ｂ、８１ｃ…８１ｉ）を３つの群に分けて各群ごとに信号処理部８５を設け、３つの群で同時並列に読み取り動作を行う手法である。このような手法においても、水平転送レジスタの動作速度を増加させることなく、３画素加算モードにおける、リニアセンサ全体でのデータレートを従来の高解像度モードと同等にすることは可能である。
【０１１０】
しかしながら、このような構成では、センサユニットに設ける信号処理部の数が３倍に増加するため、センサユニットが大型化、複雑化するとともにコストアップを引き起こす。また、３つの信号処理部８５から各々３分割された３画素加算信号が同時並列で出力されるため、画像読み取り装置側の画像処理部４での処理が、大幅に複雑化するという問題が生じる。
【０１１１】
本技術に係るリニアセンサ１においては、センサユニット１２に設けられる信号処理部１５は一つである。そして、この単一の信号処理部１５から、３つの３画素加算信号が綺麗に分離された一つのユニット出力信号VoutALLとして、高解像度モードと同等のデータレートで出力される。そのため、本技術によれば、上記手法のような問題を生じることがなく、単一の信号処理部１５からなる簡明な構成で、データレートの高速化を実現することができる。
【０１１２】
さらに、ユニット出力信号VoutALLは、第１のVout1，Vout2，Vout3、第２のVout1，Vout2，Vout3、第３のVout1，Vout2，Vout3…のようにVout1，Vout2，Vout3が周期的に繰り返して出力される。そして、第１のVout1，Vout2，Vout3は、Chip1，Chip2，Chip3の第１の３画素加算信号、第２のVout1，Vout2，Vout3は、Chip1，Chip2，Chip3の第２の３画素加算信号、第３のVout1，Vout2，Vout3は、Chip1，Chip2，Chip3の第３の３画素加算信号を各々有している。そのため、ユニット出力信号VoutALLを３データ間隔でサンプリングし、並べ直すことでChip1〜Chip3の３画素加算信号を容易に抽出し、画像データを容易に生成することができる。そのため、信号処理部１５自体も簡明な構成で、高速に画像データを生成することができる。
【０１１３】
なお、以上の説明では、ｎ画素加算モードの例として、３画素加算の形態を例示したが、加算数ｎは２以上であれば良く、２画素加算や４画素加算等であっても良い。また、並列駆動する単位リニアセンサの数が３の場合を例示したが、画素の加算数ｎ以下であればよい。
【０１１４】
以上、リニアセンサ１及び画像読み取り装置Ｓの実施形態について説明してきたが、本技術は以下のように構成することもできる。
【０１１５】
（１）複数の光電変換部が１次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記１次元方向に複数並んで設けられたセンサユニットと、
前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、
前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、
個々の前記単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の前記光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を前記出力部から前記信号処理部に出力させるｎ画素加算モードにおいて、
各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す前記単位リニアセンサの個数をｍ（ｎ≧ｍ＞２）としたときに、
前記センサ制御部は、
各前記単位リニアセンサにおける前記ｎ画素加算の電気信号の出力周期をｎｐとし、
ｍ個の前記単位リニアセンサの前記出力部から、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号を前記信号処理部に出力させる
リニアセンサ。
【０１１６】
（２）複数の光電変換部が１次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記１次元方向に複数並んで設けられたセンサユニットと、
前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、
前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、
個々の前記単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の前記光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を前記出力部から前記信号処理部に出力させるｎ画素加算モードにおいて、
各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す前記単位リニアセンサの数をｍ（ｎ≧ｍ＞２）としたときに、
各前記単位リニアセンサの前記出力部から出力される前記ｎ画素加算の電気信号の出力周期はｎｐであり、
ｍ個の前記単位リニアセンサの各前記出力部から出力されるｍ個の前記ｎ画素加算の電気信号は、信号相互の出力間隔が（ｎ／ｍ）ｐ以下であり、各信号の出力時間が前記出力間隔未満である
ように前記センサ制御部が制御するリニアセンサ
【０１１７】
（３）前記信号電荷の加算数である前記ｎと、前記並列に読み出す単位リニアセンサの数である前記ｍとが等しい
（１）または（２）に記載のリニアセンサ。
【０１１８】
（４）前記複数の単位リニアセンサにおける前記水平転送部は、各々、前記光電変換部から読み出された信号電荷を前記水平転送パルスに応じて列方向に転送する水平転送レジスタと、前記水平転送レジスタにより転送されてきた信号電荷を前記出力部に転送する最終転送レジスタとを有し、
前記ｎ画素加算モードにおいて各前記単位リニアセンサの最終転送レジスタを駆動する最終転送パルスは、信号相互のパルス間隔が（ｎ／ｍ）ｐ以下であり、転送時間が前記パルス間隔未満である
（１）〜（３）のいずれかに記載のリニアセンサ。
【０１１９】
（５）前記複数の単位リニアセンサにおける前記出力部は、各々、前記水平転送部により転送された信号電荷を電気信号に変換する電荷検出部と、前記電荷検出部により変換された前記電気信号を前記処理部に出力するための出力スイッチとを有し、
前記ｎ画素加算モードにおいて各前記単位リニアセンサの出力スイッチをオン／オフする出力スイッチ信号は、信号相互のスイッチ間隔が（ｎ／ｍ）ｐ以下であり、オン時間が前記スイッチ間隔以下である
（１）〜（４）のいずれかに記載のリニアセンサ。
【０１２０】
（６）リニアセンサと、前記リニアセンサを移動するセンサ駆動機構と、前記リニアセンサから出力される信号に基づいて画像データを生成する画像処理部とを備え、
前記リニアセンサは、
複数の光電変換部が１次元方向に配列されたセンサ列と、各前記光電変換部から読み出された信号電荷を列方向に転送する水平転送部と、前記水平転送部により転送された信号電荷を電気信号に変換して出力する出力部とを有する単位リニアセンサが、前記１次元方向に複数並んで設けられたセンサユニットと、
前記センサユニットに設けられた複数の前記単位リニアセンサの作動を制御するセンサ制御部と、
前記複数の単位リニアセンサから出力された前記電気信号を処理する信号処理部と、を備え、
個々の前記単位リニアセンサにおいて、隣接するｎ（ｎ＞２）個の前記光電変換部から読み出された信号電荷を加算してｎ画素加算の電気信号を前記出力部から前記信号処理部に出力させるｎ画素加算モードにおいて、
各前記単位リニアセンサの前記水平転送部において前記光電変換部から読み出された信号電荷を転送する水平転送パルスの周期をｐとし、並列に読み出す前記単位リニアセンサの数をｍ（ｎ≧ｍ＞２）としたときに、
前記センサ制御部は、
各前記単位リニアセンサにおける前記ｎ画素加算の電気信号の出力周期をｎｐとし、
ｍ個の前記単位リニアセンサの前記出力部から、（ｎ／ｍ）ｐ以下の出力間隔かつ前記出力間隔未満の出力時間で、順次ｎ画素加算の電気信号を前記信号処理部に出力させ、
前記信号処理部により処理された時系列のｎ画素加算データに基づいて前記画像処理部において前記画像データを生成させる
画像読み取り装置。
【符号の説明】
【０１２１】
Ｓ  画像読み取り装置
１  リニアセンサ
４  画像処理部
６  システム制御部
１１（１１ａ、１１ｂ、１１ｃ…１１ｌ）  単位リニアセンサ
１２  センサユニット
１３  センサ制御部
１５  信号処理部
１１１  光電変換部
１１０  センサ列
１３０  水平転送部
１３１  水平転送レジスタ
１３５  最終転送レジスタ
１４０  出力部
１４３  リセットゲート
１４５  出力スイッチ
Chip1〜Chip12  単位リニアセンサ
1chipSW〜12chipSW  単位リニアセンサの選択スイッチ
RS1〜RS3  リセットパルス
H1  水平転送パルス
LH1〜LH3  最終転送パルス
Vout1〜Vout  各単位リニアセンサから出力される電気信号
BitSW1〜BitSW3  出力スイッチ
VoutALL  センサユニットから出力される電気信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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