(57)【要約】【課題】高い信頼性を有するＭＥＭＳ振動子の製造方法を提供する。【解決手段】ＭＥＭＳ振動子１００の製造方法は、第１電極２２を覆う被覆層２３を形成する工程と、被覆層２３の上方および基板１０の上方に半導体層２４ａを成膜する工程と、半導体層２４ａの上方に、平面視において被覆層２３と重なるマスク層Ｍ１を形成する工程と、マスク層Ｍ１をマスクとして、半導体層２４ａをエッチングする工程と、エッチングされた半導体層２４ａの側面にサイドウォール３９を形成する工程と、サイドウォール３９を形成する工程の後に、エッチングされた半導体層２４ａをパターニングして、第２電極２４を形成する工程と、被覆層２３を除去する工程と、を含み、マスク層Ｍ１を形成する工程において、マスク層Ｍ１は、平面視において、マスク層Ｍ１の外縁の内側に被覆層２３が位置するように形成される。【選択図】図１０
2013131887.tif 000002
【特許請求の範囲】
【請求項１】
第１電極、および前記第１電極との間に空隙を有した状態で配置され、前記第１電極との間の静電力によって振動可能な第２電極を備えたＭＥＭＳ振動子の製造方法であって、
基板の上方に前記第１電極を形成する工程と、
前記第１電極を覆う被覆層を形成する工程と、
前記被覆層の上方および前記基板の上方に半導体層を成膜する工程と、
前記半導体層に不純物を注入する工程と、
前記半導体層の上方に、平面視において前記被覆層と重なるマスク層を形成する工程と、
前記マスク層をマスクとして、前記半導体層をエッチングする工程と、
エッチングされた前記半導体層の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後に、エッチングされた前記半導体層をパターニングして、前記第２電極を形成する工程と、
前記被覆層を除去する工程と、
を含み、
前記マスク層を形成する工程において、前記マスク層は、平面視において、前記マスク層の外縁の内側に前記被覆層が位置するように形成され、
前記サイドウォールの材質は、窒化シリコンまたは酸窒化シリコンである、ＭＥＭＳ振動子の製造方法。
【請求項２】
請求項１において、
前記第１電極および前記第２電極を収容する空洞部を、前記基板の所定の領域に形成する工程をさらに含み、
前記マスク層を形成する工程において、前記マスク層は、平面視において、前記マスク層の外縁の内側に前記所定の領域が位置するように形成される、ＭＥＭＳ振動子の製造方法。
【請求項３】
請求項１または２において、
前記第１電極を形成する工程では、前記第１電極の側面は、前記基板の上面に対して傾斜するように形成される、ＭＥＭＳ振動子の製造方法。
【請求項４】
第１電極、および前記第１電極との間に空隙を有した状態で配置され、前記第１電極との間の静電力によって振動可能な第２電極を備えたＭＥＭＳ振動子と、トランジスターとが同一基板上に形成された電子装置の製造方法であって、
前記基板の上方に前記第１電極を形成する工程と、
前記第１電極を覆う被覆層を形成する工程と、
前記被覆層の上方および前記基板の上方に半導体層を成膜する工程と、
前記半導体層に不純物を注入する工程と、
前記半導体層の上方に、平面視において前記被覆層と重なるマスク層を形成する工程と、
前記マスク層をマスクとして、前記半導体層をエッチングする工程と、
エッチングされた前記半導体層の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後に、エッチングされた前記半導体層をパターニングして、前記第２電極を形成する工程と、
前記被覆層を除去する工程と、
を含み、
前記マスク層を形成する工程において、前記マスク層を、平面視において、前記マスク層の外縁の内側に前記被覆層が位置するように形成し、
前記被覆層を形成する工程において、前記トランジスターのゲート絶縁膜を形成し、
前記半導体層をエッチングする工程において、前記トランジスターのゲート電極を形成し、
前記サイドウォールを形成する工程において、前記トランジスターのサイドウォールを形成し、
前記サイドウォールの材質は、窒化シリコンまたは酸窒化シリコンである、電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＥＭＳ振動子の製造方法および電子装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスターでは、微細化が進むにつれて、様々な材料、構成が採用されている。そのなかの１つとして、ゲート電極のサイドウォールの材質に窒化シリコン（ＳｉＮ、Ｓｉ３Ｎ４）や酸窒化シリコン（ＳｉＯＮ）を用いる技術が知られている。
【０００３】
一方、近年、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）技術を用いて製作されたＭＥＭＳ振動子が注目されている。特に、ＭＥＭＳ振動子とＣＭＯＳトランジスター等の半導体素子とを、同一基板に、製造工程を共通化して形成する技術の開発が進められている。
【０００４】
例えば、特許文献１には、ＭＥＭＳ振動子の可動電極と、トランジスターのゲート電極を同じ半導体層で形成することによって、製造工程数を減らす技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１０５１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、特許文献１に開示された技術において、トランジスターのゲート電極のサイドウォールの材質として窒化シリコンまたは酸窒化シリコンを用いた場合、可動電極の側面にも窒化シリコンまたは酸窒化シリコンからなるサイドウォールが形成される。しかしながら、窒化シリコンや酸窒化シリコンは、リリース工程で用いられる緩衝フッ酸（ＢＨＦ）等のエッチング液では容易に溶解しないため、可動電極の側面に形成されたサイドウォールは、残留物として空洞部（開口空間）内に残ってしまう。特に、犠牲層上に形成されたサイドウォールは、リリース工程で犠牲層が除去されると、自由な状態になるため、浮遊して可動電極と固定電極の間に挟まる場合がある。これにより、可動電極の動作が妨げられ、信頼性が低下してしまう場合がある。
【０００７】
本発明のいくつかの態様に係る目的の１つは、高い信頼性を有するＭＥＭＳ振動子の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、上述のＭＥＭＳ振動子の製造方法を含む電子装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係るＭＥＭＳ振動子の製造方法は、
第１電極、および前記第１電極との間に空隙を有した状態で配置され、前記第１電極との間の静電力によって振動可能な第２電極を備えたＭＥＭＳ振動子の製造方法であって、
基板の上方に前記第１電極を形成する工程と、
前記第１電極を覆う被覆層を形成する工程と、
前記被覆層の上方および前記基板の上方に半導体層を成膜する工程と、
前記半導体層に不純物を注入する工程と、
前記半導体層の上方に、平面視において前記被覆層と重なるマスク層を形成する工程と、
前記マスク層をマスクとして、前記半導体層をエッチングする工程と、
エッチングされた前記半導体層の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後に、エッチングされた前記半導体層をパターニングして、前記第２電極を形成する工程と、
前記被覆層を除去する工程と、
を含み、
前記マスク層を形成する工程において、前記マスク層は、平面視において、前記マスク層の外縁の内側に前記被覆層が位置するように形成され、
前記サイドウォールの材質は、窒化シリコンまたは酸窒化シリコンである。
【０００９】
このようなＭＥＭＳ振動子の製造方法によれば、サイドウォールが被覆層上に形成されることを防ぐことができる。そのため、リリース工程において、被覆層が除去されても、サイドウォールによって第２電極の動作が妨げられることを抑制することができる。したがって、信頼性の高いＭＥＭＳ振動子を得ることができる。
【００１０】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の上方に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００１１】
本発明に係るＭＥＭＳ振動子の製造方法において、
前記第１電極および前記第２電極を収容する空洞部を、前記基板の所定の領域に形成する工程をさらに含み、
前記マスク層を形成する工程において、前記マスク層は、平面視において、前記マスク層の外縁の内側に前記所定の領域が位置するように形成されてもよい。
【００１２】
このようなＭＥＭＳ振動子の製造方法によれば、サイドウォールが、空洞部内に形成されることを防ぐことができる。したがって、サイドウォールによって第２電極の動作が妨げられることをより確実に抑制することができ、より信頼性の高いＭＥＭＳ振動子を得ることができる。
【００１３】
本発明に係るＭＥＭＳ振動子の製造方法において、
前記第１電極を形成する工程では、前記第１電極の側面は、前記基板の上面に対して傾斜するように形成されてもよい。
【００１４】
このようなＭＥＭＳ振動子の製造方法によれば、第１電極の形状を反映した半導体層の段差をなだらかにすることができるため、当該段差に、サイドウォールが形成されることを防ぐことができる。
【００１５】
本発明に係る電子装置の製造方法は、
第１電極、および前記第１電極との間に空隙を有した状態で配置され、前記第１電極との間の静電力によって振動可能な第２電極を備えたＭＥＭＳ振動子と、トランジスターとが同一基板上に形成された電子装置の製造方法であって、
前記基板の上方に前記第１電極を形成する工程と、
前記第１電極を覆う被覆層を形成する工程と、
前記被覆層の上方および前記基板の上方に半導体層を成膜する工程と、
前記半導体層に不純物を注入する工程と、
前記半導体層の上方に、平面視において前記被覆層と重なるマスク層を形成する工程と、
前記マスク層をマスクとして、前記半導体層をエッチングする工程と、
エッチングされた前記半導体層の側面にサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後に、エッチングされた前記半導体層をパターニングして、前記第２電極を形成する工程と、
前記被覆層を除去する工程と、
を含み、
前記マスク層を形成する工程において、前記マスク層を、平面視において、前記マスク層の外縁の内側に前記被覆層が位置するように形成し、
前記被覆層を形成する工程において、前記トランジスターのゲート絶縁膜を形成し、
前記半導体層をエッチングする工程において、前記トランジスターのゲート電極を形成し、
前記サイドウォールを形成する工程において、前記トランジスターのサイドウォールを形成し、
前記サイドウォールの材質は、窒化シリコンまたは酸窒化シリコンである。
【００１６】
このような電子装置の製造方法によれば、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る電子装置を模式的に示す断面図。
【図２】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図３】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図４】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係る電子装置の製造工程を模式的に示す平面図。
【図６】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図７】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図８】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図９】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１０】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１１】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１２】本実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１３】サイドウォールを形成する工程の前に、半導体層をパターニングして第２電極を形成した場合の製造工程を模式的に示す断面図。
【図１４】本実施形態に係る発振器を示す回路図。
【図１５】本実施形態の変形例に係る発振器を示す回路図。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１９】
１．  電子装置
まず、本実施形態に係る電子装置について、図面を参照しながら説明する。図１は、本実施形態に係る電子装置１００を模式的に示す断面図である。
【００２０】
電子装置１００は、図１に示すように、基板１０と、ＭＥＭＳ振動子２０と、トランジスター３０を含む回路部３と、層間絶縁層５０，５２と、包囲壁６０と、第１蓋部７０と、第２蓋部７２と、を含んで構成されている。
【００２１】
基板１０としては、シリコン基板等の半導体基板を用いることができる。基板１０として、セラミックス基板、ガラス基板、サファイア基板、合成樹脂基板などの各種の基板を用いてもよい。基板１０は、ＭＥＭＳ振動子２０を収容する空洞部４０が形成される第１領域Ａ１と、トランジスター３０が形成される第２領域Ａ２と、を有している。
【００２２】
第１下地層１２は、基板１０上に形成されている。第１下地層１２としては、例えば、トレンチ絶縁層、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層を用いることができる。第１下地層１２は、図示の例では、トランジスター３０が形成される第２領域Ａ２を除いた領域に形成されている。第１下地層１２は、ＭＥＭＳ振動子２０とトランジスター３０とを電気的に分離することができる。
【００２３】
第２下地層１４は、第１下地層１２上に形成されている。第２下地層１４は、図示の例では、第１下地層１２上であって、少なくとも空洞部４０が形成される第１領域Ａ１の上方に形成されている。第２下地層１４の材質としては、例えば、窒化シリコンが挙げられる。第２下地層１４は、後述するリリース工程においてエッチングストッパー層として機能することができる。
【００２４】
ＭＥＭＳ振動子２０は、空洞部４０に収容されている。ＭＥＭＳ振動子２０は、第１電極２２と、第１電極２２との間に空隙を有した状態で配置され、第１電極２２との間の静電力によって振動可能な第２電極２４とを有している。
【００２５】
第１電極２２は、第２下地層１４上に配置されている。第１電極１４の平面形状は、例えば、長方形である。第１電極２２の側面２５は、基板１０の上面１１に対して傾斜している。基板１０の上面１１に対する第１電極２２の側面２５の角度は、例えば、５°以上４５°以下である。
【００２６】
第２電極２４は、片持ち梁状に形成されている。第２電極２４は、第１電極２２の上方に空隙を介して配置された梁部２４１と、第２下地層１４上に配置され、梁部２４１を支持する支持部２４２とを有している。梁部２４１は、支持部２４２から延出し、第１電極２２に対して対向配置されている。電極２２，２４間に電圧（交番電圧）が印加されると、梁部２４１は、電極２２，２４間に発生する静電力により、基板１０の厚み方向に振動することができる。これにより、例えば、第１電極２２から所定の周波数（梁部２４１の固有振動数に応じた周波数）の信号（出力信号）を出力することができる。
【００２７】
図示の例では、第２電極２４は、１つの第１電極２２に対して２つ設けられている。この２つの第２電極２４は、異なる固有振動数を有していてもよいし、同じ固有振動数を有していてもよい。なお、１つの第１電極２２に対する第２電極２４の数は、特に限定されず、１つの第１電極２２に対して、１つの第２電極２４が設けられていてもよい。
【００２８】
第１電極２２および第２電極２４の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。
【００２９】
回路部３は、例えば、ＭＥＭＳ振動子２０を駆動させるための回路を含んで構成されている。具体的には、回路部３は、発振回路を含み、その出力部の一方がＭＥＭＳ振動子２０の第１電極２２に電気的に接続され、出力部の他方が第２電極２４に電気的に接続されている。回路部３は、トランジスター３０を含む。トランジスター３０は、基板１０に形成されている。トランジスター３０は、絶縁膜３２と、ゲート電極３４と、ソース領域３６と、ドレイン領域３７と、サイドウォール３８と、を有するＭＯＳトランジスターである。図示の例では、回路部３は、配線８０，８２を有している。配線８０，８２は、トランジスター３０と回路部３を構成するその他の素子（図示せず）とを電気的に接続することができる。回路部３は、キャパシター（図示せず）等のトランジスター３０以外の素子を含んでいてもよい。
【００３０】
絶縁膜３２は、基板１０上に形成されている。絶縁膜３２は、例えば、酸化シリコン層からなる。絶縁膜３２の一部は、基板１０とゲート電極３４とに挟まれており、トランジスター３０のゲート絶縁膜として機能する。ゲート電極３４は、絶縁膜３２上に形成されている。ゲート電極３４の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。ソース領域３６およびドレイン領域３７は、基板１０に形成されている。ソース領域３６およびドレイン領域３７は、基板１０に所定の不純物をドーピングすることにより形成される。サイドウォール３８は、ゲート電極３４の側方に形成されている。サイドウォール３８の材質は、例えば、窒化シリコン（ＳｉＮ）、または、酸窒化シリコン（ＳｉＯＮ、Ｓｉ３Ｎ４）である。
【００３１】
空洞部４０は、ＭＥＭＳ振動子２０を収容するための空間である。空洞部４０は、図示の例では、第２下地層１４、包囲壁６０、蓋部７０，７２によって画成されている。空洞部４０内は、例えば、減圧状態である。これにより機能素子２０の動作精度の向上を図ることができる。
【００３２】
層間絶縁層５０は、第１下地層１２上、第２下地層１４上、および絶縁膜３２上に形成されている。層間絶縁層５２は、層間絶縁層５０上に形成されている。電子装置１００は、２層の層間絶縁層５０，５２を有しているが、その層数は特に限定されない。層間絶縁層５０，５２としては、例えば、酸化シリコン層を用いることができる。
【００３３】
パッシベーション層５４は、層間絶縁層５２上に形成されている。パッシベーション層５４としては、例えば、窒化シリコン層を用いることができる。
【００３４】
包囲壁６０は、空洞部４０を画成している。包囲壁６０は、平面視において、ＭＥＭＳ振動子２０を囲む形状を有している。包囲壁６０の平面形状は特に限定されず、例えば、円形状、多角形状などの任意の形状である。
【００３５】
包囲壁６０は、導電層６２と、第１金属層６４と、第２金属層６６と、を含んで構成されている。図示の例では、基板１０側から、導電層６２、第１金属層６４、第２金属層６６の順で積層されている。導電層６２としては、例えば、多結晶シリコン層を用いることができる。金属層６４，６６としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いることができる。なお、図示の例では、包囲壁６０は、２つの金属層６４，６６を有しているが、金属層の数は特に限定されず、１層でもよいし、３層以上でもよい。
【００３６】
第１蓋部７０は、空洞部４０を覆うように配置されている。第１蓋部７０には、貫通孔７１が設けられている。図示の例では、貫通孔７１は、２つ設けられているが、その数は限定されない。後述するように、空洞部４０を形成するリリース工程において、貫通孔７１を通して、エッチング液やエッチングガスを供給することができる。第１蓋部７０としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体等の金属層を用いることができる。第１蓋部７０は、第３金属層６６と一体的に形成される。
【００３７】
第２蓋部７２は、第１蓋部７０上に配置されている。第２蓋部７２は、第１蓋部７０に設けられた貫通孔７１を塞いでいる。これにより、貫通孔７１を通じて、外部から気体等が空洞部４０内に侵入することを防ぐことができる。第２蓋部７２としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体等の金属層を用いることができる。第１蓋部７０および第２蓋部７２は、空洞部４０を上方から覆って、空洞部４０を封止する封止部材として機能することができる。
【００３８】
包囲壁６０および第１蓋部７０には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、包囲壁６０および第１蓋部７０を、電磁シールドとして機能させることができる。そのため、ＭＥＭＳ振動子２０を、外部と電気的に遮蔽することができる。
【００３９】
外縁部２８は、空洞部４０の外部に形成されている。外縁部２８は、例えば、平面視において、包囲壁６０に沿って形成されている。外縁部２８は、後述するように、第２電極２４を形成する工程で形成される。外縁部２８の側面には、サイドウォール３９が形成されている。
【００４０】
２．  電子装置の製造方法
次に、本実施形態に係る電子装置１００の製造方法について、図面を参照しながら説明する。図２〜図１２は、本実施形態に係る電子装置の製造工程を模式的に示す断面図である。
【００４１】
図２に示すように、基板１０上に第１下地層１２を形成する。図示の例では、第１下地層１２は、基板１０の第２領域Ａ２を除いた領域に形成される。第１下地層１２は、例えば、ＬＯＣＯＳ法により形成される。
【００４２】
次に、第１下地層１２上に第２下地層１４を形成する。第２下地層１４は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【００４３】
次に、第２下地層１４上に第１電極２２を形成する。具体的には、例えば、多結晶シリコン等の半導体層（図示せず）をＣＶＤ法やスパッタ法などにより成膜した後、フォトリソフラフィー技術およびエッチング技術などによりパターニングする。そして、パターニングされた半導体層に、リン（Ｐ）やボロン（Ｂ）等の不純物を注入して第１電極２２を形成する。ここで、当該半導体層をパターニングする際に、サイドエッチングが大きくなる条件で当該半導体層のエッチングを行うことにより、第１電極２２の側面２５を、基板１０の上面１１に対して傾斜させることができる。例えば、塩素、六フッ化硫黄、臭化水素、および酸素、を含むガスを用いて所定の条件でエッチングを行うことにより、当該半導体層のサイドエッチング量を大きくして側面２５を傾斜させることができる。
【００４４】
図３に示すように、第１電極２２を覆う被覆層（犠牲層）２３および絶縁膜３２を形成する。被覆層２３および絶縁膜３２は、例えば、酸化シリコン層である。被覆層２３は、例えば、第１電極２２が熱酸化されることにより形成される。絶縁膜３２は、基板１０が熱酸化されることにより形成される。第１電極２２および絶縁膜３２の熱酸化処理は、例えば、８００℃以上１１００℃以下の温度で行われる。本工程において、被覆層２３および絶縁膜３２を同一工程で形成することができる。被覆層２３の膜厚と絶縁膜３２の膜厚の関係は、第１電極２２と基板１０の結晶性や不純物濃度の関係を調整することにより、制御することができる。
【００４５】
なお、被覆層２３および絶縁膜３２を、ＣＶＤ法やスパッタ法を用いて形成してもよい。
【００４６】
次に、被覆層２３上および基板１０の上方に半導体層２４ａを成膜する。具体的には、半導体層２４ａは、被覆層２３上、第２下地層１４上、第１下地層１２上、絶縁膜３２上に形成される。半導体層２４ａの成膜は、例えば、ＣＶＤ法、スパッタ法により行われる。半導体層２４ａの材質は、例えば、多結晶シリコンである。
【００４７】
次に、半導体層２４ａに不純物を注入する。これにより、半導体層２４ａに対して導電性を付与することができる。注入される不純物としては、例えば、リン（Ｐ）やボロン（Ｂ）が挙げられる。また、不純物を活性化するための熱処理を行ってもよい。なお、半導体層２４ａに不純物を注入する工程は、後述する半導体層２４ａをパターニングする工程の後に行ってもよい。
【００４８】
図４に示すように、半導体層２４ａ上にマスク層Ｍ１を形成する。マスク層Ｍ１は、平面視において（基板１０の上面１１の垂線方向からみて）、被覆層２３と重なるように形成される。
【００４９】
図５は、マスク層Ｍ１、被覆層２３、第１領域Ａ１の位置関係を示す図であり、図４の平面図である。なお、図５では、マスク層Ｍ１、被覆層２３、第１領域Ａ１以外の部材の図示を省略している。図４および図５に示すように、マスク層Ｍ１は、平面視において、マスク層Ｍ１の外縁の内側に被覆層２３が位置するように形成される。そのため、後述する図６に示す半導体層２４ａをエッチングする工程において、半導体層２４ａのうちの被覆層２３上に位置する部分（半導体層２４ａのうちの平面視において被覆層２３と重なる部分）は、エッチングされない。すなわち、図６に示す半導体層２４ａをエッチングする工程において、被覆層２３上に半導体層２４ａの側面が形成されない。
【００５０】
図５の例では、マスク層Ｍ１は、平面視において、マスク層Ｍ１の外縁の内側に、空洞部４０が形成される第１領域Ａ１が位置するように形成される。そのため、後述する図６に示す半導体層２４ａをエッチングする工程において、半導体層２４ａのうちの第１領域Ａ１の上方に位置する部分（半導体層２４ａのうちの平面視において第１領域Ａ１と重なる部分）はエッチングされない。すなわち、図６に示す半導体層２４ａをエッチングする工程において、第１領域Ａ１の上方に半導体層２４ａの側面が形成されない。
【００５１】
さらに、マスク層Ｍ１は、図４に示すように、半導体層２４ａ上であって第２領域Ａ２の上方に形成される。この第２領域Ａ２の上方に形成されたマスク層Ｍ１は、ゲート電極３４を形成するために設けられる。マスク層Ｍ１は、例えば、フォトレジストを塗布し、露光、現像を行うことにより形成される。
【００５２】
図６に示すように、マスクＭ１をマスクとして、半導体層２４ａをエッチングする。本工程により、半導体層２４ａは、平面視において、当該半導体層２４ａの外縁の内側に領域Ａ１（被覆層２３）が位置するようにパターニングされる。さらに、本工程により、ゲート電極３４が形成される。本工程の後に、マスク層Ｍ１は除去される。
【００５３】
次に、半導体層２４ａおよびゲート電極３２の表面に酸化膜（図示せず）を形成する。当該酸化膜は、熱酸化処理により形成される。当該酸化膜は、例えば、後述する図８に示す窒化シリコン層３８ａをエッチングする工程において、半導体層２４ａおよびゲート電極３２を保護するための保護膜として機能することができる。
【００５４】
次に、基板１０の第２領域Ａ２に所定の不純物を注入して、第１不純物領域３６ａおよび第２不純物領域３７ａを形成する。
【００５５】
図７に示すように、パターニングされた半導体層２４ａ上および基板１０上に窒化シリコン層３８ａを成膜する。具体的には、窒化シリコン層３８ａは、第１下地層１２上、第２下地層１４上、半導体層２４ａ上、および絶縁膜３２上に形成される。窒化シリコン層３８ａの成膜は、例えば、ＣＶＤ法により行われる。
【００５６】
図８に示すように、窒化シリコン層３８ａをドライエッチングによりエッチングする。これにより、ゲート電極３４の側面にサイドウォール３８が形成され、エッチングされた半導体層２４ａの側面にサイドウォール３９が形成される。以上の工程により、トランジスター３０が形成される。
【００５７】
なお、本工程において、半導体層２４ａに形成された段差αには、サイドウォールが形成されない。上述したように、第１電極２２の側面２５を、基板１０の上面１１に対して傾斜するように形成したため、半導体層２４ａに形成された第１電極２２の形状を反映した段差αはなだらかになる。そのため、段差αには、サイドウォールが形成されない。
【００５８】
次に、サイドウォール３８をマスクとして、所定の不純物を注入して、ソース領域３６およびドレイン領域３７を形成する。本工程によって、不純物が高濃度に添加される。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を形成することができる。
【００５９】
図９に示すように、半導体層２４ａ上および基板１０上にマスク層Ｍ２を形成する。具体的には、マスク層Ｍ２は、第１下地層１２、第２下地層１４、サイドウォール３８，３９上、半導体層２４ａ上、絶縁膜３２上、ゲート電極２４上に形成される。マスク層Ｍ２は、例えば、フォトレジストを塗布し、露光、現像を行うことにより形成される。
【００６０】
図１０に示すように、マスク層Ｍ２を用いて、半導体層２４ａをエッチングする。これにより、半導体層２４ａがパターニングされて、第２電極２４、導電層６２、外縁部２８、が形成される。本工程の後に、マスク層Ｍ２は、除去される。
【００６１】
図１１に示すように、層間絶縁層５０を形成する。層間絶縁層５０は、例えば、ＣＶＤ法や塗布（スピンコート）法等により形成される。層間絶縁層５０を形成した後に、層間絶縁層５０の表面を平坦化する処理を行ってもよい。
【００６２】
次に、導電層６２上に第１金属層６４を形成する。第１金属層６４は、例えば、層間絶縁層５０をパターニングして層間絶縁層５０を貫通する溝を形成し、その溝にアルミなどの金属を埋め込むことによって形成される。
【００６３】
次に、層間絶縁層５２、第２金属層６６、および第１蓋部７０を形成する。層間絶縁層５２は、層間絶縁層５０と同様の工程で形成される。また、第２金属層６６および第１蓋部７０は、第１金属層６４と同様の工程で形成される。なお、第１蓋部７０は、例えば、第２金属層６６と一体的に形成される。
【００６４】
なお、回路部３を構成する配線８０，８２を、上述した包囲壁６０や第１蓋部７０を形成する工程と同一工程で形成してもよい。このように、包囲壁６０や蓋部７０と配線８０，８２等の製造工程を共通化することで、製造工程の簡略化を図ることができる。
【００６５】
次に、層間絶縁層５２上にパッシベーション層５４を形成する。パッシベーション層５４は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【００６６】
図１２に示すように、貫通孔７１にエッチング液またはエッチングガスを通して、第１電極２２および第２電極２４の上方の層間絶縁層５０，５２および被覆層２３を除去し、空洞部４０を形成する（リリース工程）。リリース工程は、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムの混合液）などを用いたウェットエッチング、フッ化水素系のガスなどを用いたドライエッチングなどにより行われる。包囲壁６０および第１蓋部７０は、リリース工程においてエッチングされない材料で形成されることにより、空洞部４０が包囲壁６０の外側へ拡がることを防止することができる。また、第２下地層１４は、エッチングストッパー層として機能することができる。以上の工程により、ＭＥＭＳ振動子２０が形成される。
【００６７】
図１に示すように、第１蓋部７０、およびパッシベーション層５４上に第２蓋部７２を形成する。第２蓋部７２は、貫通孔７１上に形成される。これにより、貫通孔７１を塞ぐことができ、空洞部４０を封止することができる。第２蓋部７２は、例えば、スパッタ法、ＣＶＤ法などの気相成長法により形成することができる。これにより、空洞部４０を減圧状態のまま封止することができる。
【００６８】
以上の工程により、電子装置１００を製造することができる。
【００６９】
本実施形態によれば、サイドウォール３８，３９を形成する工程（図８参照）の後に、マスク層Ｍ１によってエッチングされた半導体層２４ａをパターニングして、第２電極２３を形成することができる（図１０参照）。マスク層Ｍ１は、平面視において、マスク層Ｍ１の外縁の内側に被覆層２３が位置するように形成されている。そのため、サイドウォール３８，３９を形成する工程において、サイドウォール３９が、被覆層２３上に形成されることを防ぐことができる。これにより、リリース工程において、被覆層２３が除去されても、サイドウォールによって第２電極２４の動作が妨げられることを抑制することができる。したがって、本実施形態によれば、信頼性の高いＭＥＭＳ振動子を得ることができる。以下に、詳細に説明する。
【００７０】
図１３は、サイドウォールを形成する工程の前に、半導体層をパターニングして第２電極１０２４を形成した場合の製造工程を模式的に示す断面図である。図１３に示すように、第２電極１０２４の側面にサイドウォール１０３９が形成される。図１３に示すような場合には、サイドウォール１０３９は、被覆層１０２３上にも形成される。この被覆層１０２３上に形成されたサイドウォール１０３９は、リリース工程で被覆層１０２３が除去されると、自由な状態になるため、浮遊して第１電極１０２２と第２電極１０２４の間に挟まる場合がある。これにより、第２電極１０２４の動作が妨げられて、信頼性が低下してしまう場合がある。本実施形態によれば、サイドウォール３９は、被覆層２３上に形成されないため、このような問題が生じない。
【００７１】
本実施形態によれば、マスク層Ｍ１は、平面視において、マスク層Ｍ１の外縁の内側に空洞部４０が形成される領域Ａ１が位置するように形成される。これにより、サイドウォール３９が、空洞部４０内に形成されることを防ぐことができる。したがって、サイドウォールによって第２電極２４の動作が妨げられることをより確実に抑制することができ、より信頼性の高いＭＥＭＳ振動子を得ることができる。
【００７２】
本実施形態によれば、第１電極２２を形成する工程では、第１電極２２の側面２５は、基板１０の上面１１に対して傾斜するように形成される。これにより、半導体層２４ａに形成された第１電極２２の形状を反映した段差αを、なだらかにすることができるため、段差αに、サイドウォールが形成されることを防ぐことができる。
【００７３】
本実施形態によれば、上述したように、被覆層２３を形成する工程において、トランジスター３０のゲート絶縁膜３２を形成し、マスク層Ｍ１を用いて、半導体層２４ａをエッチングする工程において、トランジスター３０のゲート電極３４を形成し、サイドウォール３９を形成する工程において、トランジスター３０のサイドウォール３８を形成することができる。このように、ＭＥＭＳ振動子２０の製造工程と回路部３を構成するトランジスター３０の製造工程を共通化することで、製造工程の簡略化を図ることができる。
【００７４】
なお、上述した本実施形態では、サイドウォール３８，３９を、窒化シリコン層３８ａをパターニングすることにより形成したが、窒化シリコン層３８ａにかえて酸窒化シリコン層（図示せず）を用いてもよい。この場合も、上述した実施形態と同様の効果を奏することができる。
【００７５】
３．  発振器
次に、本実施形態に係る電子装置１００が発振器である場合について、図面を参照しながら説明する。図１４は、本実施形態に係る電子装置（発振器）１００を示す回路図である。
【００７６】
電子装置１００は、図１４に示すように、本発明に係るＭＥＭＳ振動子（例えばＭＥＭＳ振動子２０）と、反転増幅回路１１０と、を含んで構成されている。反転増幅回路１１０は、例えば、図１に示す回路部３に設けられている。
【００７７】
ＭＥＭＳ振動子２０は、第１電極２２に電気的に接続された第１端子２０ａと第２電極２４に電気的に接続された第２端子２０ｂとを有している。ＭＥＭＳ振動子２０の第１端子２０ａは、反転増幅回路１１０の入力端子１１０ａと少なくとも交流的に接続する。ＭＥＭＳ振動子２０の第２端子２０ｂは、反転増幅回路１１０の出力端子１１０ｂと少なくとも交流的に接続する。
【００７８】
図示の例では、反転増幅回路１１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。
【００７９】
電子装置１００は、反転増幅回路１１０に対する帰還抵抗を含んで構成されていてもよい。図１４に示す例では、反転増幅回路１１０の入力端子と出力端子とが抵抗１２０を介して接続されている。
【００８０】
電子装置１００は、反転増幅回路１１０の入力端子１１０ａと基準電位（接地電位）との間に接続された第１キャパシター１３０と、反転増幅回路１１０の出力端子１１０ｂと基準電位（接地電位）との間に接続された第２キャパシター１３２と、を含んで構成されている。これにより、ＭＥＭＳ振動子２０とキャパシター１３０，１３２とで共振回路を構成する発振回路とすることができる。電子装置１００は、この発振回路で得られた発振信号ｆを出力する。
【００８１】
電子装置１００は、図１５に示すように、さらに、分周回路１４０を有していてもよい。分周回路１４０は、発振回路の出力信号Ｖｏｕｔを分周し、発振信号ｆを出力する。これにより、電子装置１００は、例えば、出力信号Ｖｏｕｔの周波数よりも低い周波数の出力信号を得ることができる。
【００８２】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００８３】
Ａ１  第１領域、Ａ２  第２領域、Ｍ１  マスク層、Ｍ２  マスク層、３  回路部、
１０  基板、１１  上面、１２  第１下地層、１４  第２下地層、
２０  ＭＥＭＳ振動子、２２  第１電極、２３  被覆層、２４  第２電極、
２４ａ  半導体層、２４１  梁部、２４２  支持部、２５  側面、２８  外縁部、
３０  トランジスター、３２  絶縁膜、３４  ゲート電極、３６  ソース領域、
３７  ドレイン領域、３８  サイドウォール、３９  サイドウォール、４０  空洞部、
５０，５２  層間絶縁層、５４  パッシベーション層、６０  包囲壁、６２  導電層、
６４  第１金属層、６６  第２金属層、７０  第１蓋部、７１  貫通孔、
７２  第２蓋部、８０，８２  配線、１００  電子装置、１１０  反転増幅回路、
１１０ａ  入力端子、１１０ｂ  出力端子、１１０  インバーター、１２０  抵抗、
１３０  第１キャパシター、１３２  第２キャパシター、１４０  分周回路
【図１】
2013131887.tif 000003
【図２】
2013131887.tif 000004
【図３】
2013131887.tif 000005
【図４】
2013131887.tif 000006
【図５】
2013131887.tif 000007
【図６】
2013131887.tif 000008
【図７】
2013131887.tif 000009
【図８】
2013131887.tif 000010
【図９】
2013131887.tif 000011
【図１０】
2013131887.tif 000012
【図１１】
2013131887.tif 000013
【図１２】
2013131887.tif 000014
【図１３】
2013131887.tif 000015
【図１４】
2013131887.tif 000016
【図１５】
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