(57)【要約】【課題】消去命令に応答してセットデータをプログラムできる半導体メモリ装置と、このためのセットプログラム制御回路及びプログラム方法を提供する。【解決手段】本発明に係る半導体メモリ装置は、プログラミングイネーブル信号に応答して第１書き込み制御信号、第２書き込み制御信号及びプログラム完了信号を生成するプログラムパルス生成部と、消去命令及びプログラム完了信号に応答してセットプログラミングイネーブル信号を指定された回数だけ反復生成するセットプログラム制御回路と、消去命令に応答して第１書き込み制御信号をディスエーブルし、セットプログラミングイネーブル信号に応答してプログラミングイネーブル信号を生成するコントローラとを含むことができる。【選択図】図７
2013114736.tif 000002
【特許請求の範囲】
【請求項１】
プログラミングイネーブル信号に応答して第１書き込み制御信号、第２書き込み制御信号及びプログラム完了信号を生成するプログラムパルス生成部と、
消去命令及び前記プログラム完了信号に応答してセットプログラミングイネーブル信号を指定された回数だけ反復生成するセットプログラム制御回路と、
前記消去命令に応答して前記第１書き込み制御信号をディスエーブルし、前記セットプログラミングイネーブル信号に応答して前記プログラミングイネーブル信号を生成するコントローラと、を備える半導体メモリ装置。
【請求項２】
前記コントローラは、前記セットプログラミングイネーブル信号がイネーブルされる時ごとに前記プログラミングイネーブル信号を生成し、
前記プログラムパルス生成部は、前記プログラミングイネーブル信号がイネーブルされる時ごとに前記第２書き込み制御信号を生成し、前記第２書き込み制御信号生成動作が完了されると前記プログラム完了信号を生成することを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記セットプログラム制御回路は、消去動作の基本単位及びセットデータ記録単位によって設定された回数だけ前記セットプログラミングイネーブル信号を生成することを特徴とする、請求項１または請求項２に記載の半導体メモリ装置。
【請求項４】
前記セットプログラム制御回路は、前記消去動作の基本単位を前記セットデータ記録単位で分けた数を初期値としてカウンティングを行い、カウンティングを行う時ごとに前記セットプログラミングイネーブル信号を出力することを特徴とする、請求項３に記載の半導体メモリ装置。
【請求項５】
前記セットプログラム制御回路は、同時にイネーブルされるワードラインの個数に対応する数だけカウンティングを行った後、アドレスカウンティング信号及びワードラインフリーチャージ信号を生成することを特徴とする、請求項３または請求項４に記載の半導体メモリ装置。
【請求項６】
前記セットプログラム制御回路は、前記消去命令に応答して消去区間イネーブル信号をイネーブルさせ、最後のカウンティング動作が行われると消去終了信号を生成して前記コントローラへ提供することを特徴とする、請求項３から請求項５のいずれかに記載の半導体メモリ装置。
【請求項７】
前記第１書き込み制御信号及び前記第２書き込み制御信号に対応するプログラム電流を生成してメモリ部にデータをプログラムするライトドライバーをさらに備えることを特徴とする、請求項１から請求項６のいずれかに記載の半導体メモリ装置。
【請求項８】
前記プログラムパルス生成部は、前記セットプログラミングイネーブル信号がイネーブルされる時ごとに前記第２書き込み制御信号を生成し、
前記ライトドライバーは、複数のセットデータを同時に受けて、予め設定された個数のワードラインが同時に駆動されることによって駆動されたワードラインに接続された前記メモリ部にデータをプログラムすることを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項９】
前記メモリ部は、電流駆動方式によってデータが記録され、センシングされる複数のメモリセルを有することを特徴とする、請求項７または請求項８に記載の半導体メモリ装置。
【請求項１０】
消去命令及びプログラム完了信号に応答してセットプログラミングイネーブル信号を生成するセットプログラム制御回路と、
前記セットプログラミングイネーブル信号に応答して生成されるプログラミングイネーブル信号によって第１書き込み制御信号及び第２書き込み制御信号を出力するプログラムパルス生成部と、
前記第１書き込み制御信号及び前記第２書き込み制御信号に応答して生成されるプログラムパルスをメモリ部へ提供するライトドライバーと、を備える半導体メモリ装置。
【請求項１１】
前記セットプログラミングイネーブル信号が、消去動作の基本単位及びセットデータ記録単位により設定された回数に対応してイネーブルされることを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記セットプログラム制御回路が、前記消去動作の基本単位を前記セットデータ記録単位で分けた数を初期値としてカウンティングを行い、カウンティングを行う時ごとに前記セットプログラミングイネーブル信号を出力することを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記書き込み制御信号が、第１レベルのデータをプログラムするための第１書き込み制御信号及び第２レベルのデータをプログラムするための第２書き込み制御信号を含み、
前記消去命令に応答して前記第１書き込み制御信号をディスエーブルさせるコントローラをさらに含むことを特徴とする、請求項１０から請求項１２のいずれかに記載の半導体メモリ装置。
【請求項１４】
セットプログラミングイネーブル信号によって生成されるプログラミングイネーブル信号に応答してプログラム完了信号を生成するプログラムパルス生成部と接続され、
消去命令及び前記プログラム完了信号に応答して前記セットプログラミングイネーブル信号を生成する、セットプログラム制御回路。
【請求項１５】
前記消去命令による消去動作の基本単位をセットデータ記録単位で分けた数を初期値としてカウンティングを行い、カウンティングを行う時ごとに前記セットプログラミングイネーブル信号を出力することを特徴とする、請求項１４に記載のセットプログラム制御回路。
【請求項１６】
前記消去命令、前記プログラム完了信号及びカウントイネーブル信号に応答して消去回数カウント信号及び消去クロック信号を生成し、消去モード設定信号に応答して消去イネーブル信号を生成する制御信号生成部と、
該制御信号生成部から提供される前記消去回数カウント信号、前記消去クロック信号及び前記消去イネーブル信号に応答したカウンティング動作でカウンティング信号を出力するカウント部と、
前記消去モード設定信号に応答して消去区間イネーブル信号を生成し、該消去区間イネーブル信号、前記プログラミングイネーブル信号及び前記プログラム完了信号に応答して前記セットプログラミングイネーブル信号を出力するセットプログラムパルス発生部と、
前記カウンティング信号及び前記消去区間イネーブル信号に応答して消去終了信号を生成するモード判定部と、を備えることを特徴とする、請求項１４または請求項１５に記載のセットプログラム制御回路。
【請求項１７】
前記消去回数カウント信号、消去クロック信号及び消去イネーブル信号の各々は、サスペンド信号がディスエーブルの状態でイネーブルされることを特徴とする、請求項１６に記載のセットプログラム制御回路。
【請求項１８】
前記セットプログラムパルス発生部が、
前記消去モード設定信号に応答してイネーブルされ、前記カウント部の最後のカウンティング動作によってディスエーブルになる消去区間イネーブル信号を生成する区間設定部と、
前記消去区間イネーブル信号に応答して前記プログラミングイネーブル信号または前記プログラム完了信号を前記セットプログラミングイネーブル信号として出力するパルス出力部と、を備えることを特徴とする、請求項１６または請求項１７に記載のセットプログラム制御回路。
【請求項１９】
前記パルス出力部が、前記消去区間イネーブル信号と前記プログラム完了信号とに応答してアドレスカウント信号を生成して前記モード判定部へ提供することを特徴とする、請求項１８に記載のセットプログラム制御回路。
【請求項２０】
前記モード判定部が、前記カウンティング信号、前記消去区間イネーブル信号及び前記アドレスカウント信号に応答してワードラインフリーチャージ信号をさらに生成することを特徴とする、請求項１９に記載のセットプログラム制御回路。
【請求項２１】
前記モード判定部が、同時にイネーブルできるように予め設定されたワードラインの個数がカウンティングされることによって前記ワードラインフリーチャージ信号を生成することを特徴とする、請求項２０に記載のセットプログラム制御回路。
【請求項２２】
前記プログラムパルス生成部が、前記プログラミングイネーブル信号によって書き込み制御信号を生成してライトドライバーへ提供することを特徴とする、請求項１４から請求項２１のいずれかに記載のセットプログラム制御回路。
【請求項２３】
プログラムパルス生成部を具備する半導体メモリ装置にセットデータが入力される段階と、
前記プログラムパルス生成部が消去動作の基本単位及びセットデータ記録単位によって設定された回数だけプログラミングイネーブル信号を反復生成する段階と、
前記プログラミングイネーブル信号に応答して、ライトドライバーがメモリ部の選択された領域にデータをプログラムする段階と、を含む半導体メモリ装置のためのプログラム方法。
【請求項２４】
前記プログラミングイネーブル信号に応答して生成される書き込み制御信号によって前記メモリ部の選択された領域にデータをプログラムし、
前記プログラムパルス生成部が前記書き込み制御信号を生成した後、プログラム完了信号を出力する段階をさらに含むことを特徴とする、請求項２３に記載の半導体メモリ装置のためのプログラム方法。
【請求項２５】
前記プログラム完了信号に応答して生成されるセットプログラミングイネーブル信号によって、前記プログラミングイネーブル信号を生成することを特徴とする、請求項２４に記載の半導体メモリ装置のためのプログラム方法。
【請求項２６】
前記プログラミングイネーブル信号を反復生成する段階が、
前記消去動作の基本単位を前記セットデータ記録単位で分けた数をカウント初期値として順次カウントする段階と、
前記カウントが行われる時ごとに前記プログラミングイネーブル信号を生成する段階と、を含むことを特徴とする、請求項２３から請求項２５のいずれかに記載の半導体メモリ装置のためのプログラム方法。
【請求項２７】
前記カウントする段階が、前記カウント初期値からダウンカウンティングを行う段階であることを特徴とする、請求項２６に記載の半導体メモリ装置のためのプログラム方法。
【請求項２８】
前記ライトドライバーがメモリ部の選択された領域にデータをプログラムした後、同時にイネーブルできるように予め設定されたワードラインの個数がカウンティングされることによってワードラインフリーチャージ信号を生成する段階をさらに含むことを特徴とする、請求項２６または請求項２７に記載の半導体メモリ装置のためのプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体システムに関するもので、より具体的には半導体メモリ装置と、このためのセットプログラム制御回路及びプログラム方法に関するものである。
【背景技術】
【０００２】
ＰＣＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）はメモリセルを構成する特定物質の相（ｐｈａｓｅ）変換特性を用いたメモリ素子である。相変化物質は温度条件によって非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）または、結晶質状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）に転換されることができる物質であり、例えば、カルコゲナイド係合金（Ｃｈａｌｃｏｇｅｎｉｄｅａｌｌｏｙ）を挙げることができる。また、代表的な相変化物質としては、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ）、アンチモン（Ａｎｔｉｍｏｎｙ）、テルル（Ｔｅｌｌｕｒｉｕｍ）を用いたＧｅ２Ｓｂ２Ｔｅ５（以下、ＧＳＴ）物質を挙げることができる。
【０００３】
大部分の物質は、物質ごとにメルティングポイント（溶融点）と結晶化する温度が互いに異なり、冷却される時間と温度によって結晶を形成する程度も互いに異なる。これは各物質等の固有特性の中の１つであり、特にＧＳＴという物質は他の物質より非晶質状態と結晶質状態の区分がさらに優秀である。
【０００４】
図１は一般的な相変化物質の温度による相変化状態を説明するための一例示として、ＧＳＴという物質を例に挙げて説明している。
【０００５】
ＧＳＴは、メルティングポイント以上の高温に一定時間（数十〜数百ｎｓ）の間維持された後、指定された時間（Ｔｑ）に急冷（Ｑｕｅｎｃｈｉｎｇ）されると非晶質状態がそのまま維持されて抵抗値が数百ｋΩ〜数ＭΩになる。
【０００６】
また、結晶化温度（Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ）範囲に一定時間の間（数百ｎｓ〜数μｓ）維持された後、冷却されると結晶状態になって抵抗が数ｋΩ〜数十ｋΩになるが、結晶化温度に維持される時間が長いほど結晶状態がさらに優秀になってより小さな抵抗値を有することができる。
【０００７】
図２は、一般的な相変化物質の温度による相変化状態を説明するための他の例示図として、同様にＧＳＴという物質を例に挙げて説明している。
【０００８】
図２では、一定時間の間メルティングポイントの近くまで温度を供給した後、徐々に冷却させる方法でＧＳＴを結晶化させる例を表す。このようにする場合にもＧＳＴの抵抗が数ｋΩ〜数十ｋΩになるが、やはり冷却させる時間が長いほど結晶状態はさらに優秀になる。また、図１の場合より必要とされる結晶化の時間も短くなる。
【０００９】
ＧＳＴのこのような特性を利用するために直接的に熱を制御する方法もあるが、導体または半導体に流される電流により発生するジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）を利用した電気的な方法でＧＳＴの状態を非晶質状態と結晶質状態とで変化させる方法が利用されている。
【００１０】
前述した図１及び図２には相変化メモリ素子の一般的な動作を図式化したものであって、セットデータプログラム時間、すなわちＧＳＴを結晶化するのに必要となる時間が短い図２の方法を主に使用する。
【００１１】
図３は、一般的な相変化メモリ装置のセルアレイ構成図である。
【００１２】
図３に図示したように、各メモリセル（ＭＣ）は、ワードライン（ＷＬ）及びビットライン（ＢＬ）の間に接続される相変化物質（ＧＳＴ）とスイチング素子（Ｄ）とで構成さることが分かる。
【００１３】
このような相変化メモリ装置のプログラム動作を図４を参照して説明する。
【００１４】
図４は、一般的な相変化メモリ装置の構成図である。
【００１５】
図４を参照すると、相変化メモリ装置１は、プログラムパルス生成部１１、ライトドライバー１２及びメモリ部１３を含む。
【００１６】
プログラムパルス生成部１１は、コントローラ（不図示）から発生されるプログラミングイネーブル信号（ＰＧＭＰ）に応答して第１書き込み制御信号（ＲＥＳＥＴＥＮ）及び第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成してライトドライバー１２へ提供する。併せて、第１及び第２制御信号の生成動作が完了されるとプログラム完了信号（ＰＧＭＮＤＰ）を生成してコントローラへ伝送する。
【００１７】
ライトドライバー１２は、ライトイネーブル信号（ＷＤＥＮ）に応答して駆動する。そして、プログラムパルス生成部１１から第１書き込み制御信号（ＲＥＳＥＴＥＮ）及び第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を受信して、プログラムするデータ（ＤＡＴＡ）及びビットライン選択スイッチ制御信号（ＹＳＷ＜０：ｍ＞）に応答してメモリ部１３へプログラム電流（Ｉ＿ＰＧＭ）を供給する。
【００１８】
これによって、メモリ部１３には、プログラムしようとするデータ（ＤＡＴＡ）のレベルによってＧＳＴの抵抗状態が変化されてデータが記録されることができる。
【００１９】
図５は、図４に図示したプログラムパルス生成部の一例示図である。
【００２０】
図５に図示したように、プログラムパルス生成部１１は、初期パルス発生部１１１、リセットパルス発生部１１３及びクエンチング（ｑｕｅｎｃｈｉｎｇ）パルス発生部１１５を含むように構成される。
【００２１】
初期パルス発生部１１１は、コントローラから提供されるプログラミングイネーブル信号（ＰＧＭＰ）に応答して区間設定信号（ＱＳＳＥＴＰ）を生成する。区間設定信号（ＱＳＳＥＴＰ）は、ＧＳＴへ溶融点に近い熱を提供するための時間を決定する信号で、初期パルス発生部１１１は、プログラミングイネーブル信号（ＰＧＭＰ）に応答して予め設定された時間をカウンティングした後、区間設定信号（ＱＳＳＥＴＰ）をイネーブルさせるようになる。
【００２２】
リセットパルス発生部１１３は、プログラミングイネーブル信号（ＰＧＭＰ）及び区間設定信号（ＱＳＳＥＴＰ）を予め設定された時間を遅延させて生成したリセット信号（ＩＲＳＴＰ）に応答して第１書き込み制御信号（ＲＥＳＥＴＥＮ）を生成する。
【００２３】
一方、クエンチングパルス発生部１１５は、プログラミングイネーブル信号（ＰＧＭＰ）及び区間設定信号（ＱＳＳＥＴＰ）に応答してイネーブル区間が互いに異なる第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成する。併せて、クエンチングパルス発生部１１５は、第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）の生成が完了されるとプログラム完了信号（ＰＧＭＮＤＰ）を生成する。
【００２４】
このような構成によって、リセットパルス発生部１１３は、プログラミングイネーブル信号（ＰＧＭＰ）がイネーブルされた後、リセット信号（ＩＲＳＴＰ）がイネーブルされるまでの区間の間第１書き込み制御信号（ＲＥＳＥＴＥＮ）を生成する。そして、クエンチングパルス発生部１１５は、プログラミングイネーブル信号（ＰＧＭＰ）がイネーブルされた後、区間設定信号（ＱＳＳＥＴＰ）がイネーブルされるまでは第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を同一なレベルでイネーブルさせ、区間設定信号（ＱＳＳＥＴＰ）が発生した後には、イネーブルの区間が調節された第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成する。
【００２５】
図６は、一般的な相変化メモリ素子のプログラム動作を説明するためのタイミング図である。
【００２６】
プログラム命令（ＰＧＭ）が印加されることによってコントローラからプログラミングイネーブル信号（ＰＧＭＰ）が生成されて、これによって初期パルス発生部１１１が動作して内部クロックイネーブル信号（ＩＰＷＥＮ）を生成する。そして、これから内部クロック（ＩＣＫ）が生成された後、予め設定された時間をカウントしてカウンティングコード（Ｑ＜０：３＞）が生成され、カウンティングが完了されると区間設定信号（ＱＳＳＥＴＰ）が生成される。
【００２７】
一方、リセットパルス発生部１１３は、プログラミングイネーブル信号（ＰＧＭＰ）に応答して第１書き込み制御信号（ＲＥＳＥＴＥＮ）をイネーブルさせて、区間設定信号（ＱＳＳＥＴＰ）を予め設定された時間の間遅延させて生成したリセット信号（ＩＲＳＴＰ）がイネーブルされることによって第１書き込み制御信号（ＲＥＳＥＴＥＮ）をディスエーブルさせる。そして、第１書き込み制御信号（ＲＥＳＥＴＥＮ）がイネーブルされている区間の間ライトドライバーからプログラミング電流が生成されてビットライン（ＢＬ０）に供給される。
【００２８】
クエンチングパルス発生部１１５は、区間設定信号（ＱＳＳＥＴＰ）に応答してカウントイネーブル信号（ＣＫＥＮ（ＣＮＴＥＮＢ））及び内部クロック（ＱＳＣＫ）を生成する。そして、これによってイネーブル区間が互いに異なる第２書き込み制御信号（ＳＥＴＰ＜０：３＞）を生成する。第２書き込み制御信号（ＳＥＴＰ＜０：３＞）の生成が完了されるとクエンチングパルス完了信号（ＱＳＮＤ）がディスエーブルになり、これからリセット信号（ＱＳＲＳＴＰ）がイネーブルされるとプログラム完了信号（ＰＧＭＮＤＰ）が出力される。この場合、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）のイネーブル区間によってライトドライバーの電流駆動力が順次に減殺されてＧＳＴにクエンチングパルスが供給されるようになる。
【００２９】
プログラム動作の時、ワードラインは、ワードライン選択スイッチがディスエーブル状態である場合、高電位（ＶＣＣ以上）を維持するが、ワードライン選択スイッチがイネーブルされると接地電圧レベルにディスチャージされる。併せて、ライトドライバーによって選択されるビットラインによりライトドライバー−ビットライン選択スイッチ−ビットライン−スイチング素子−ＧＳＴ−ワードラインに達するまで電流パスが形成される。
【００３０】
このように電流パスが形成された状態でプログラムしようとするデータレベル（０／１）によって第１書き込み制御信号（ＲＥＳＥＴＥＮ）または第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）によりライトドライバーで駆動される電流量が決定されてビットラインを通してメモリセルにプログラム電流が供給される。例えば、第１書き込み制御信号（ＲＥＳＥＴＥＮ）により供給される電流を１００と仮定すると、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）がすべてイネーブルされる場合のメモリセルに供給される電流は３０〜９０％程度の割合で調節される。
【００３１】
プログラム動作の時、ビットラインを通して供給される電流は、リセットデータの場合には短形波（Ｒｅｃｔａｎｇｕｌａｒ  Ｔｙｐｅ）の様子で供給されて、セットデータの場合には初期には短形波と類似の形態で供給されるが第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）により階段波の形態であり、減少する形態で供給される。
【００３２】
したがって、セットデータとリセットデータを同時にプログラムする場合、プログラム動作に要する時間は長い時間が要求されるセットデータプログラム時間によって決定されるようになる。
【００３３】
一方、相変化メモリ装置はフラッシュメモリの変わりに使われている趨勢がある。この場合、メモリ装置はフラッシュのインターフェースを通してプログラム命令、消去命令を受けて該当する動作を行う。しかし、相変化メモリ装置はライト命令によってセットデータまたはリセットデータをプログラムするだけであり、したがって、相変化メモリ装置をフラッシュメモリのインターフェースで動作させようとする場合、消去命令が印加された場合いかなる動作もすることなく遊休状態となる。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】米国特許第７９３６６１９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明は、消去命令に応答して複数の不揮発性メモリセルにセットデータをプログラムできる半導体メモリ装置と、このためのセットプログラム制御回路及びプログラム方法を提供する。
【課題を解決するための手段】
【００３６】
本発明の一態様に係る半導体メモリ装置は、プログラミングイネーブル信号に応答して第１書き込み制御信号、第２書き込み制御信号及びプログラム完了信号を生成するプログラムパルス生成部と、消去命令及び前記プログラム完了信号に応答してセットプログラミングイネーブル信号を指定された回数だけ反復生成するセットプログラム制御回路と、前記消去命令に応答して前記第１書き込み制御信号をディスエーブルし、前記セットプログラミングイネーブル信号に応答して前記プログラミングイネーブル信号を生成するコントローラとを備えることができる。
【００３７】
また、本発明の他の態様に係る半導体メモリ装置は、消去命令及びプログラム完了信号に応答してセットプログラミングイネーブル信号を生成し、該セットプログラミングイネーブル信号に応答して生成されるプログラミングイネーブル信号によって第１書き込み制御信号及び第２書き込み制御信号を出力するプログラムパルス生成部と、前記第１書き込み制御信号及び前記第２書き込み制御信号に応答して生成されるプログラムパルスをメモリ部へ提供するライトドライバーとを備えることができる。
【００３８】
また、本発明の他の態様に係るセットプログラム制御回路は、セットプログラミングイネーブル信号によって生成されるプログラミングイネーブル信号に応答してプログラム完了信号を生成するプログラムパルス生成部と接続され、消去命令及び前記プログラム完了信号に応答して前記セットプログラミングイネーブル信号を生成することができる。
【００３９】
また、本発明の他の態様に係るプログラム方法は、プログラムパルス生成部を具備する半導体メモリ装置にセットデータが入力される段階と、前記プログラムパルス生成部が消去動作の基本単位及びセットデータ記録単位によって設定された回数だけプログラミングイネーブル信号を反復生成する段階と、前記プログラミングイネーブル信号に応答して、ライトドライバーがメモリ部の選択された領域にデータをプログラムする段階とを含むことができる。
【発明の効果】
【００４０】
本発明によると、消去命令に応答してセットデータをプログラムすることによってデータ記録に要する時間を短縮させることができる。
【図面の簡単な説明】
【００４１】
【図１】一般的な相変化物質の温度による相変化状態を説明するための一例示図である。
【図２】一般的な相変化物質の温度による相変化状態を説明するための異なる例示図である。
【図３】一般的な相変化メモリ装置のセルアレイ構成図である。
【図４】一般的な相変化メモリ装置の構成図である。
【図５】図４に図示したプログラムパルス生成部の一例示図である。
【図６】一般的な相変化メモリ素子のプログラム動作を説明するためのタイミング図である。
【図７】本発明の一実施形態に係る半導体メモリ装置の構成図である。
【図８】本発明の一実施形態に係るセットプログラム制御回路の構成図である。
【図９】図８に図示した制御信号生成部の一例示図である。
【図１０】図８に図示したモード判定部の一例示図である。
【図１１】図９に図示したパルス出力部の一例示図である。
【図１２】本発明に適用されることができるプログラムパルス生成部の一例示図である。
【図１３】図１２に図示した第１カウント部の構成を説明するための一例示図である。
【図１４】図１２に図示した比較部の一例示図である。
【図１５】図８に図示したカウント部及び図１２に図示した第２カウント部の構成を説明するための図である。
【図１６】本発明に適用されることができるライトドライバーの一例示図である。
【図１７】本発明の一実施形態によるセットプログラム動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００４２】
半導体メモリ装置、特にフラッシュメモリ装置の標準規格ではリセットデータを記録することをプログラム動作と定義しており、特に１６ビット単位でプログラムすることをシングルワードプログラム（ｓｉｎｇｌｅ  ｗｏｒｄ  ｐｒｏｇｒａｍ）、５１２バイト（２５６ワード）単位でプログラムすることをバッファープログラム（ｂｕｆｆｅｒｅｄ  ｐｒｏｇｒａｍ）であると定義している。また、リセットデータとセットデータを同時に記録することをオーバーライト（ｏｖｅｒ  ｗｒｉｔｅ）と定義している。そして、１６ビット単位でセット／リセットデータを同時に記録することをシングルワードオーバーライト、５１２バイト（２５６ワード）単位でセット／リセットデータを同時に記録することをバッファーオーバーライトと定義している。
【００４３】
本発明では不揮発性メモリ装置、望ましくは電流駆動方式により駆動される不揮発性メモリ装置をフラッシュメモリのインターフェースを利用して動作させる場合、１２８ＫＢ単位の消去命令に応答してメモリ装置がセットデータを記録するように定義して、消去命令が入力される場合、複数の不揮発性メモリセルにセットデータを記録する方案を提案する。
【００４４】
これによって、消去命令が入力される時にもメモリ装置を動作させることができ、動作効率が改善される。さらに、セットデータを記録する時間より相対的に短い時間の間に行われるリセットデータ記録時間がセットデータ記録時間に独立的なのでデータ記録速度を向上させることができる。
【００４５】
このために、不揮発性メモリ装置、望ましくはフラッシュメモリ装置の標準規格を基盤として、セットプログラム動作に必要な信号（命令語コード、アドレス等）がレジスターに臨時に保存されて、命令語実行コードがイネーブルされることによってレジスターに保存されている信号を用いてセットプログラムがなされるようになる。
【００４６】
一例として、相変化メモリ装置は、電流駆動能力の限界でセットデータの記録が３２ビット単位でなされる。ところが不揮発性メモリ装置の標準規格では消去動作が１２８ＫＢ単位でなされるので合計３２，７６８回のセットデータ記録動作が行われるようになる。したがって、消去動作の基本単位（１２８ＫＢ）をセットデータ記録単位（３２ビット）で分けた数（３２，７６８回）だけ消去動作が反復的に行われるようになると複数のメモリセルにセットデータを記録できるようになる。フラッシュメモリのインターフェース基盤で、バッファープログラムまたはバッファーオーバーライト動作は５１２Ｂ単位でなされる。したがって、１２８個（５１２Ｂ／３２ビット）ずつワードラインを選択して１２８ＫＢ／５１２Ｂ回だけの消去動作が行われることができる。結局、消去命令に応答して一回の消去動作時３２ビットのメモリセルにセットデータが記録される動作を反復的に行って、メモリセルにセットデータを順次に記録することができる。
【００４７】
以下、添付された図面を参照して本発明の実施形態をより具体的に説明する。
【００４８】
図７は、本発明の一実施形態に係る半導体メモリ装置の構成図である。
【００４９】
図７を参照すると、半導体メモリ装置１０は、プログラミングイネーブル信号（ＰＧＭＰ）によって第１書き込み制御信号（ＲＥＳＥＴＥＮ）及び第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成するプログラムパルス生成部１００、消去命令及びプログラム完了信号に応答してセットプログラミングイネーブル信号（ＥＲＥＮＰ）を指定された回数で反復生成するセットプログラム制御回路２００、プログラミングイネーブル信号（ＰＧＭＰ）をはじめとするプログラム動作関連制御信号、アドレス、データ信号を提供するコントローラ３００、プログラムパルス生成部１００から提供される書き込み制御信号（ＲＥＳＥＴＥＮ、ＳＥＴＰ＜０：ｎ＞）及びビットライン選択スイッチ制御信号（ＹＳＷ＜０：ｍ＞）に応答して入力データ（ＤＡＴＡ）をプログラムするためのプログラム電流（Ｉ＿ＰＧＭ）を生成するライトドライバー４００及び複数のメモリセルを含んでライトドライバー４００から提供される電流によって各メモリセルにデータが記録されるメモリ部５００を含む。
【００５０】
このような半導体メモリ装置１０において、セットプログラム制御回路２００は、消去命令（ＥＲＡＳＥ）に応答して予め設定された回数だけ消去動作、すなわち、セットデータ記録動作が反復的に行われるようにするセットプログラミングイネーブル信号（ＥＲＥＮＰ）を生成してコントローラ３００へ提供する。そして、コントローラ３００は、セットプログラミングイネーブル信号（ＥＲＥＮＰ）に応答して生成したプログラミングイネーブル信号（ＰＧＭＰ）をプログラムパルス生成部１００へ提供して、予め設定された回数だけ消去（セットデータ記録）動作が行われるようにする。
【００５１】
また、セットプログラム制御回路２００は、指定された個数のワードラインが選択されて消去動作が行われた後、次のワードラインを選択するためのアドレスカウント信号（ＣＡＣＮＴＣＫ）及び現在消去動作を行ったワードラインをフリーチャージさせるためのワードラインフリーチャージ信号（ＷＬＰＲＥ）をコントローラ３００へ提供する。
【００５２】
併せて、セットプログラム制御回路２００は、消去命令によるセットデータ記録が行われる間消去区間イネーブル信号（ＥＲＥＮ）をイネーブルさせる一方、最後の消去動作が始まると消去終了信号（ＥＲＭＩＮ）を生成してコントローラ３００へ提供してこれ以上プログラミングイネーブル信号（ＰＧＭＰ）が生成されないようにする。
【００５３】
各構成部の動作をより具体的に説明すれば次の通りである。
【００５４】
プログラムパルス生成部１００は、コントローラ３００から発生されるプログラミングイネーブル信号（ＰＧＭＰ）に応答して第１書き込み制御信号（ＲＥＳＥＴＥＮ）及び第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成してライトドライバー４００へ提供する。併せて、第１及び第２書き込み制御信号（ＲＥＳＥＴＥＮ、ＳＥＴＰ＜０：ｎ＞）の生成動作が完了するとプログラム完了信号（ＰＧＭＮＤＰ）を生成し、これをセットプログラム制御回路２００に伝える。
【００５５】
本発明の望ましい実施形態において、消去動作時にはセットデータの記録だけなされるので、コントローラ３００によって消去命令（ＥＲＡＳＥ）がイネーブルされると第１書き込み制御信号（ＲＥＳＥＴＥＮ）はディスエーブルされるように制御する。そして、第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）の生成が完了するとプログラム完了信号（ＰＧＭＮＤＰ）がイネーブルされ、これはセットプログラム制御回路２００のクロック信号（図９のＥＲＣＮＴＣＫ）として作用するようになる。
【００５６】
ライトドライバー４００は、ライトイネーブル信号（ＷＤＥＮ）に応答して駆動される。そして、プログラムパルス生成部１００から第１書き込み制御信号（ＲＥＳＥＴＥＮ）及び／または第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を受けて、プログラムするデータ（ＤＡＴＡ）及びビットライン選択スイッチ制御信号（ＹＳＷ＜０：ｍ＞）に応答してメモリ部５００へプログラム電流（Ｉ＿ＰＧＭ）を供給する。
【００５７】
これによって、メモリ部５００にはプログラムしようとするデータ（ＤＡＴＡ）のレベルによってデータが記録されることができる。本発明の一実施形態において、メモリ部５００は、電流駆動方式によってデータが記録され、センシングされるメモリセルを用いて構成することができる。電流駆動方式によりプログラム及びセンシングがなされるメモリセルとしては、例えば相変化メモリセル、磁気メモリセルなどを用いることができる。
【００５８】
セットプログラム制御回路２００は、プログラムパルス生成部１００から提供されるプログラム完了信号（ＰＧＭＮＤＰ）をクロック信号（図９のＥＲＣＮＴＣＫ）として利用して、不揮発性メモリ装置の標準規格で定義している消去動作の基本単位（例えば、１２８ＫＢ）及びセットデータ記録単位（例えば、３２ビット）に基づいてセットプログラミングイネーブル信号（ＥＲＥＮＰ）を生成する。例えば、セットデータ記録単位が３２ビットである場合１２８ＫＢの消去動作のために３２，７６８回のカウンティングを行い、カウンティングが行われる時ごとにセットプログラミングイネーブル信号（ＥＲＥＮＰ）をイネーブルさせるものである。また、指定された個数（例えば１２８個）のワードラインを同時に選択して消去動作が行われるように、選択されたワードラインに対する消去動作が完了されるとアドレスカウント信号（ＣＡＣＮＴＣＫ）を生成して次の消去対象のワードラインらが選択されることができるようにする。一方、現在消去動作が行われたワードラインをフリーチャージさせるためのワードラインフリーチャージ信号（ＷＬＰＲＥ）を生成する。
【００５９】
併せて、消去命令（ＥＲＡＳＥ）に応答して消去動作が始まると、消去区間イネーブル信号（ＥＲＥＮ）を生成して消去動作が遂行中であることを知らせて、最後のカウンティングが行われると、すなわち、最後の消去動作が始まると、消去終了信号（ＥＲＭＩＮ）を生成してこれ以上プログラミングイネーブル信号（ＰＧＭＰ）が生成されないようにする。
【００６０】
なお、図７では、セットプログラム制御回路２００をプログラムパルス生成部１００と独立的に図示したが、セットプログラム制御回路２００がプログラムパルス生成部１００に含まれるように構成することも可能である。すなわち、プログラムパルス生成部１００は、セットプログラム制御回路２００を含むことができる。
【００６１】
図８は、本発明の一実施形態に係るセットプログラム制御回路の構成図である。
【００６２】
図８を参照すると、セットプログラム制御回路２００は、制御信号生成部２１０、カウント部２２０、モード判定部２３０及びセットプログラムパルス発生部２４０を含むように構成できる。
【００６３】
制御信号生成部２１０は、コントローラ３００から提供されるカウントイネーブル信号（ＥＲＣＮＴＩＮＢ）及び消去命令（ＥＲＡＳＥ）に応答して消去回数カウント信号（ＥＲＣＮＴＢ）を生成する。また、プログラム完了信号（ＰＧＭＮＤＰ）から生成されるクロック信号（ＥＲＣＮＴＣＫ）及び消去命令（ＥＲＡＳＥ）に応答して消去クロック信号（ＥＲＣＫ）を生成する。これに加えて、カウント部２２０の動作をリセットさせなければならない多様な場合に現れる得る状況を併合して消去リセット信号（ＥＲＲＳＴ）を生成する。消去リセット信号（ＥＲＲＳＴ）の生成に作用する信号は、サスペンド信号（ＥＲＳＵＳ）、プログラムリセット信号（ＰＧＭＲＳＴＰ）、エラー信号（ＥＲＡＢＴ）、リセット信号（ＲＳＴＰ）などであり得るが、これに限定されるものではない。併せて、制御信号生成部２１０は、コントローラ３００から提供される消去モード設定信号（ＥＲＳＥＴＰ）に応答して消去イネーブル信号（ＩＥＲＥＮ）を生成する。
【００６４】
一方、消去回数カウント信号（ＥＲＣＮＴＢ）、消去クロック信号（ＥＲＣＫ）、消去リセット信号（ＥＲＲＳＴ）及び消去イネーブル信号（ＩＥＲＥＮ）は各々、サスペンド信号（ＥＲＳＵＳ）が発生しない場合イネーブルされる。サスペンド信号（ＥＲＳＵＳ）は、消去命令が入力されて内部的に消去動作をしている間、少しの間消去動作を止めて異なる動作をしようとする時にイネーブルされる。消去動作の中止の時に行われることができる動作としては、データリード（Ｒｅａｄ）、状態（ｓｔａｔｕｓ）リード、またはローデータバッファー（Ｒｏｗ  Ｄａｔａ  Ｂｕｆｆｅｒ）ライト動作があり得る。
【００６５】
図９は、図８に図示した制御信号生成部の一例示図である。
【００６６】
カウントイネーブル信号（ＥＲＣＮＴＩＮＢ）がローレベルでイネーブルされ、クロック信号（ＥＲＣＮＴＣＫ）及び消去命令（ＥＲＡＳＥ）が入力されると、サスペンド信号（ＥＲＳＵＳ）がディスエーブルの状態である場合にだけ消去回数カウント信号（ＥＲＣＮＴＢ）と消去クロック信号（ＥＲＣＫ）とがカウント部２２０へ伝えられることが分かる。また、消去リセット信号（ＥＲＲＳＴ）は、サスペンド信号（ＥＲＳＵＳ）、プログラムリセット信号（ＰＧＭＲＳＴＰ）、エラー信号（ＥＲＡＢＴ）、リセット信号（ＲＳＴＰ）のうちいずれか一つでもイネーブルされるとイネーブルされる。併せて、消去イネーブル信号（ＩＥＲＥＮ）は、消去モード設定信号（ＥＲＳＥＴＰ）がイネーブルされ、サスペンド信号（ＥＲＳＵＳ）がディスエーブル状態である場合、イネーブルされることがわかる。
【００６７】
再び、図８を参照すると、カウント部２２０は、制御信号生成部２１０から提供される消去回数カウント信号（ＥＲＣＮＴＢ）、消去クロック信号（ＥＲＣＫ）、消去リセット信号（ＥＲＲＳＴ）及び消去イネーブル信号（ＩＥＲＥＮ）と、コントローラから提供されるフリーチャージリセット信号（ＷＬＰＲＥＲＳＴ）とに応答してカウンティング動作を行う。
【００６８】
まず、消去回数カウント信号（ＥＲＣＮＴＢ）がイネーブルされることによってカウント部２２０が動作可能な状態になり、消去イネーブル信号（ＩＥＲＥＮ）によって初期値が設定される。そして、消去クロック信号（ＥＲＣＫ）に応答してカウンティングを遂行し、その結果としてカウンティング信号（ＥＲＱ＜０：ｘ＞）を出力する。
【００６９】
本発明の一実施形態において、消去モードが１２８ＫＢ単位で行われ、一回の消去動作時に３２ビットのメモリセルにセットデータを記録する場合、３２，７６８回のカウンティング動作が必要であり、この場合カウンティング信号（ＥＲＱ＜０：ｘ＞）は１５ビットをカウンティングできなければならない。
【００７０】
このために、カウント部２２０を１５個のダウンカウンターを用いて構成し、すべてのダウンカウンターの初期値を１で設定した後、出力がすべて０になる時までカウントを行うようにすることができるが、これに限定されるものではない。カウント部２２０に提供される消去クロック信号（ＥＲＣＫ）がプログラム完了信号（ＰＧＭＮＤＰ）から生成されることは、先立って説明したとおりである。したがって、カウント部２２０でカウンティングを行う時ごとにセットプログラムパルス発生部２４０からセットプログラミングイネーブル信号（ＥＲＥＮＰ）を生成して、これによってセットデータが記録される。セットデータの記録の後には再びプログラム完了信号（ＰＧＭＮＤＰ）がイネーブルされ、このような過程はカウント部２２０の動作が完了される時まで反復される。カウント部２２０の動作が完了されることは、セットプログラムパルス発生部２４０の区間設定部２４１を通して確認することができる。
【００７１】
セットプログラムパルス発生部２４０は、消去命令に応答したセットプログラムの区間であるか否かによってセットプログラミングイネーブル信号（ＥＲＥＮＰ）を出力する。例えば、セットプログラムが動作初期すなわち、最初のセットプログラム動作の時にはプログラミングイネーブル信号（ＰＧＭＰ）をそのままバイパスし、最初のセットプログラム動作によってプログラム完了信号（ＰＧＭＮＤＰ）が生成されるとプログラム完了信号（ＰＧＭＮＤＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）として出力する。
【００７２】
このために、セットプログラムパルス発生部２４０は、区間設定部２４１及びパルス出力部２４３を含むように構成できる。
【００７３】
区間設定部２４１は、例えば、カウント部２２０を構成するカウンターと同じカウンターを利用して構成することができる。区間設定部２４１が消去区間イネーブル信号（ＥＲＥＮ）を生成する際に、消去区間イネーブル信号（ＥＲＥＮ）は、消去動作の開始を知らせる消去モード設定信号（ＥＲＳＥＴＰ）がイネーブルされた状態でイネーブルされ、カウント部２２０が最後のカウンティング動作を完了すると消去クロック信号（ＥＲＣＫ）によりディスエーブルされてコントローラ３００へ提供される。
【００７４】
パルス出力部２４３は、例えば図１１のように構成することができる。
【００７５】
図１１は、図９に図示したパルス出力部の一例示図である。
【００７６】
パルス出力部２４３は、消去区間イネーブル信号（ＥＲＥＮ）のイネーブルの可否によって、プログラミングイネーブル信号（ＰＧＭＰ）またはプログラム完了信号（ＰＧＭＮＤＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）として出力する。
【００７７】
すなわち、パルス出力部２４３は、消去区間イネーブル信号（ＥＲＥＮ）がディスエーブルになった状態ではプログラミングイネーブル信号（ＰＧＭＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）としてバイパスさせる。一方、消去区間イネーブル信号（ＥＲＥＮ）がイネーブルされている区間ではプログラム完了信号（ＰＧＭＮＤＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）として出力する。
【００７８】
すなわち、消去区間イネーブル信号（ＥＲＥＮ）がイネーブルされている区間では、プログラム完了信号（ＰＧＭＮＤＰ）がイネーブルされるとこれをセットプログラミングイネーブル信号（ＥＲＥＮＰ）として出力し、消去区間イネーブル信号（ＥＲＥＮ）がディスエーブルになった状態すなわち、最初の消去動作時には、プログラミングイネーブル信号（ＰＧＭＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）としてバイパスさせる。
【００７９】
併せて、パルス出力部２４３は、消去区間イネーブル信号（ＥＲＥＮ）とプログラム完了信号（ＰＧＭＮＤＰ）とのレベルによってアドレスカウント信号（ＣＡＣＮＴＣＫ）を生成する。アドレスカウント信号（ＣＡＣＮＴＣＫ）は、コラムアドレスカウンターを動作させるための信号であり、モード判定部２３０へ提供される。アドレスカウント信号（ＣＡＣＮＴＣＫ）がイネーブルされると現在消去したワードラインらがフリーチャージされ、次の消去対象ワードラインらが選択される。
【００８０】
モード判定部２３０は、カウント部２２０から提供されるカウンティング信号（ＥＲＱ＜０：ｘ＞）と、セットプログラムパルス発生部２４０から提供される消去区間イネーブル信号（ＥＲＥＮ）及びアドレスカウント信号（ＣＡＣＮＴＣＫ）とに応答してワードラインフリーチャージ信号（ＷＬＰＲＥ）及び消去終了信号（ＥＲＭＩＮ）を生成する。
【００８１】
図１０は、図８に図示したモード判定部の一例示図である。
【００８２】
モード判定部２３０は、指定された個数のワードラインに接続されたメモリセルらに対する消去動作が完了されると、次のワードラインらに接続されたメモリセルらに対する消去動作のために現在消去動作が完了されたワードラインをフリーチャージするためのワードラインフリーチャージ信号（ＷＬＰＲＥ）を生成する。
【００８３】
例えば、１２８ＫＢのメモリセルにセットデータを記録する消去モードで１２８個（５１２Ｂ／３２ビット）ずつワードラインを選択して消去動作を行う場合、カウント部２２０が初期値（３２，７６８）から１２８ずつダウンカウンティングする時点ごとにワードラインフリーチャージ信号（ＷＬＰＲＥ）をイネーブルすることができる。３２，７６８回のカウンティングが必要な場合、カウント部２２０は、１５個のダウンカウンターで構成できる。したがってカウンティング信号（ＥＲＱ＜０：１４＞）のうち一部のカウンティング信号（ＥＲＱ＜０：６＞）がすべてローレベルからハイレベルに遷移する場合にワードラインフリーチャージ信号（ＷＬＰＲＥ）がイネーブルされることができる。
【００８４】
ワードラインフリーチャージ信号（ＷＬＰＲＥ）がイネーブルされる場合、現在消去動作のために選択されたワードラインをディスエーブルさせ、フリーチャージのための時間が経過した後、次の消去対象ワードラインをイネーブルさせることが望ましい。
【００８５】
次の消去対象ワードラインがイネーブルされた状態からカウント部２２０が動作してセットプログラミングイネーブル信号（ＥＲＥＮＰ）が生成され、これによってアドレスカウント信号（ＣＡＣＮＴＣＫ）がイネーブルされて、その次の消去対象ワードラインが選択される過程が反復される。
【００８６】
一方、ワードラインフリーチャージ信号（ＷＬＰＲＥ）は、アドレスカウント信号（ＣＡＣＮＴＣＫ）によりイネーブルされ、フリーチャージリセット信号（ＷＬＰＲＥＲＳＴ）によってディスエーブルされるように構成することができる。
【００８７】
カウント部２２０が最後のカウンティング動作を行うとカウンティング信号（ＥＲＱ＜０：１４＞）はすべてローレベルになり、これらを組み合あわせて消去終了信号（ＥＲＭＩＮ）が生成される。
【００８８】
消去終了信号（ＥＲＭＩＮ）は、最後の消去動作を行う区間であることを知らせる信号である。コントローラ３００は、消去終了信号（ＥＲＭＩＮ）がイネーブルされた後にはこれ以上プログラミングイネーブル信号（ＰＧＭＰ）がイネーブルできないようにする。
【００８９】
このように、本発明では、単位消去動作を指定されたセットデータ記録単位で反復的に行う場合、単位消去動作をセットデータ記録単位で分けた数だけセットプログラミングイネーブル信号（ＥＲＥＮＰ）を生成し、これをプログラミングイネーブル信号（ＰＧＭＰ）に提供する。プログラミングイネーブル信号（ＰＧＭＰ）がイネーブルされると第２書き込み制御信号（ＳＥＴＰ＜０：３＞）が生成されて、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）によって決定されるプログラム電流（Ｉ＿ＰＧＭ）がメモリセルへ提供される。この時、第１書き込み制御信号（REＳＥＴＰ）がディスエーブルの状態であることはもちろんである。
【００９０】
併せて、セットプログラミングイネーブル信号（ＥＲＥＮＰ）を生成する時にアドレスカウント信号（ＣＡＣＮＴＣＫ）も生成されて次の消去対象ワードラインらがアクティブになることができるようにし、その一方で、現在消去完了したワードラインらがフリーチャージされるようになる。
【００９１】
このような消去モードを通したセットデータ記録動作は消去区間イネーブル信号（ＥＲＥＮ）がイネーブルされている間反復的に行われる。この消去区間イネーブル信号（ＥＲＥＮ）は、消去モード設定信号（ＥＲＳＥＴＰ）がイネーブルされた後、カウント部２２０が最後のカウンティング動作を完了することによって消去クロック信号（ＥＲＣＫ）によってディスエーブルになる。
【００９２】
図１２は、本発明に適用されることができるプログラムパルス生成部の一例示図である。
【００９３】
図１２に図示したように、プログラムパルス生成部１００は、初期パルス発生部１１０、リセットパルス発生部１２０及びクエンチングパルス発生部１３０を含むように構成されることができる。
【００９４】
初期パルス発生部１１０は、コントローラから提供されるプログラミングイネーブル信号（ＰＧＭＰ）に応答して区間設定信号（ＱＳＳＥＴＰ）を生成する。区間設定信号（ＱＳＳＥＴＰ）は、ＧＳＴに溶融点に近い熱を提供するための時間を決定する信号である。初期パルス発生部１１１は、プログラミングイネーブル信号（ＰＧＭＰ）に応答して予め設定された時間をカウンティングした後、区間設定信号（ＱＳＳＥＴＰ）をイネーブルさせるようになる。
【００９５】
リセットパルス発生部１２０は、プログラミングイネーブル信号（ＰＧＭＰ）及び区間設定信号（ＱＳＳＥＴＰ）を予め設定された時間だけ遅延させて生成したリセット信号（ＩＲＳＴＰ）に応答して第１書き込み制御信号（ＲＥＳＥＴＥＮ）を生成する。
【００９６】
一方、クエンチングパルス発生部１３０は、プログラミングイネーブル信号（ＰＧＭＰ）及び区間設定信号（ＱＳＳＥＴＰ）に応答してイネーブル区間が互いに異なる第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成する。併せて、クエンチングパルス発生部１３０は、第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）の生成が完了されるとプログラム完了信号（ＰＧＭＮＤＰ）を生成する。
【００９７】
このような構成によって、リセットパルス発生部１２０は、プログラミングイネーブル信号（ＰＧＭＰ）がイネーブルされた後、リセット信号（ＩＲＳＴＰ）がイネーブルされるまでの区間の間第１書き込み制御信号（ＲＥＳＥＴＥＮ）を生成する。そして、クエンチングパルス発生部１３０は、プログラミングイネーブル信号（ＰＧＭＰ）がイネーブルされた後、区間設定信号（ＱＳＳＥＴＰ）がイネーブルされるまでは第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を同じレベルでイネーブルさせ、区間設定信号（ＱＳＳＥＴＰ）が発生した後にはイネーブル区間が調節された第２書き込み制御信号（ＳＥＴＰ＜０：ｎ＞）を生成する。
【００９８】
より具体的に説明すれば次の通りである。
【００９９】
まず、初期パルス発生部１１０は、入力ラッチ部１１０１、クロック発生部１１０３、第１カウント部１１０５、比較部１１０７及び遅延部１１０９を含む。
【０１００】
入力ラッチ部１１０１は、プログラミングイネーブル信号（ＰＧＭＰ）及びリセット信号（ＩＲＳＴＰ）に応答して内部クロックイネーブル信号（ＩＰＷＥＮ）及びカウントリセット信号（ＩＰＷＲＳＴ）を出力する。すなわち、プログラミングイネーブル信号（ＰＧＭＰ）が例えばハイレベルでイネーブルされると内部クロックイネーブル信号（ＩＰＷＥＮ）がハイレベルに活性化され、リセット信号（ＩＲＳＴＰ）がハイレベルでイネーブルされるとカウントリセット信号（ＩＰＷＲＳＴ）がハイレベルに活性化される。
【０１０１】
より具体的に、入力ラッチ部１１０１は、内部クロックイネーブル信号（ＩＰＷＥＮ）がハイレベルで、カウントリセット信号（ＩＰＷＲＳＴ）がローレベルでイネーブルできるように構成することができ、ナンド（ＮＡＮＤ）ゲートまたはノア（ＮＯＲ）ゲートで構成されるＲ−Ｓラッチまたはフリップフロップで構成することができる。
【０１０２】
クロック発生部１１０３は、内部クロックイネーブル信号（ＩＰＷＥＮ）に応答して内部クロック（ＩＣＫ）を生成する。すなわち、クロック発生部１１０３は、内部クロックイネーブル信号（ＩＰＷＥＮ）がハイレベルで活性化されている間、トグルリングする内部クロック（ＩＣＫ）を出力する。
【０１０３】
第１カウント部１１０５は、内部クロックイネーブル信号（ＩＰＷＥＮ）、カウントリセット信号（ＩＰＷＲＳＴ）及び内部クロック（ＩＣＫ）の制御によってカウンティングされるカウンティングコード（Ｑ＜０：３＞）を出力する。すなわち、第１カウント部１１０５は、内部クロックイネーブル信号（ＩＰＷＥＮ）がハイレベルで活性化された時、内部クロック（ＩＣＫ）の制御によってカウンティング動作を行うようになる。カウントリセット信号（ＩＰＷＲＳＴ）がハイレベルで活性化されると、第１カウント部１１０５から出力されるカウンティングコード（Ｑ＜０：３＞）は初期化される。このように第１カウント部１１０５を利用してカウンティングコード（Ｑ＜０：３＞）を生成する場合、回路の大きさを減少させることができる。併せて、第１カウント部１１０５は、例えばアップカウンターで構成することができる。
【０１０４】
比較部１１０７は、カウンティングコード（Ｑ＜０：３＞）が予め設定された値に到達すると、区間設定信号（ＱＳＳＥＴＰ）を活性化させて出力する。より具体的に、比較部１１０７は、カウンティングコード（Ｑ＜０：３＞）と印加された時間調節コード（ＩＰＷＳＥＴ＜０：３＞）とを比較して、カウンティングコード（Ｑ＜０：３＞）が時間調節コード（ＩＰＷＳＥＴ＜０：３＞）と同一である時に区間設定信号（ＱＳＳＥＴＰ）を活性化させるように構成される。すなわち、時間調節コード（ＩＰＳＥＴ＜０：３＞）を調節して区間設定信号（ＱＳＳＥＴＰ）の活性化する時点を調節できる。
【０１０５】
本発明の一実施形態において、第１カウント部１１０５を構成するカウンターの個数と時間調節コード（ＩＰＷＳＥＴ）の個数とを同時に増加させると、区間設定信号（ＱＳＳＥＴＰ）の発生時点を遅らせることができる。これはメモリセルを構成するＧＳＴの溶融時間を変更できることを意味する。
【０１０６】
遅延部１１０９は、区間設定信号（ＱＳＳＥＴＰ）を一定の時間遅延させてリセット信号（ＩＲＳＴＰ）を出力する。遅延部１１０９の遅延値は、規定されたタイミングマージンを満足させるように設定されるべきである。そして、遅延部１１０９から生成されたリセット信号（ＩＲＳＴＰ）は、入力ラッチ部１１０１をリセットさせて内部クロックイネーブル信号（ＩＰＷＥＮ）をディスエーブルさせる一方、カウントリセット信号（ＩＰＷＲＳＴ）をイネーブルさせる。これにより、クロック発生部１１０３と第１カウント部１１０５とがディスエーブルされるようになる。
【０１０７】
リセットパルス発生部１２０は、プログラミングイネーブル信号（ＰＧＭＰ）によりイネーブルされる一方、区間設定信号（ＱＳＳＥＴＰ）によってディスエーブルになる。すなわち、時間調節コード（ＩＰＷＳＥＴ＜０：３＞）によって設定された時間の間第１書き込み制御信号（ＲＥＳＥＴＥＮ）を生成してライトドライバー４００に提供する。
【０１０８】
次に、クエンチングパルス発生部１３０は、入力ラッチ部１３０１、クロック発生部１３０３、第２カウント部１３０５、リセット制御部１３０７及び遅延部１３０９を含むように構成されることができる。
【０１０９】
入力ラッチ部１３０１は、区間設定信号（ＱＳＳＥＴＰ）及びリセット信号（ＱＳＲＳＴＰ）に応答してカウントイネーブル信号（ＣＮＴＥＮＢ）及び内部クロックイネーブル信号（ＱＳＥＮ）を出力する。クロック発生部１３０３は、内部クロックイネーブル信号（ＱＳＥＮ）に応答して内部クロック（ＱＳＣＫ）を生成する。すなわち、クロック発生部１３０３は、内部クロックイネーブル信号（ＱＳＥＮ）がハイレベルで活性化されている間トグルリングする内部クロック（ＱＳＣＫ）を出力する。
【０１１０】
第２カウント部１３０５は、カウントイネーブル信号（ＣＮＴＥＮＢ）、内部クロック（ＱＳＣＫ）、プログラミングイネーブル信号（ＰＧＭＰ）及びリセット信号（ＱＳＲＳＴＰ）に応答して第２書き込み制御信号（ＳＥＴＰ＜０：３＞）を出力する。したがって、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）のアップデート周期は、内部クロック（ＱＳＣＫ）のトグルリング周期に対応して調節される。
【０１１１】
本発明の一実施形態において、第２カウント部１３０５は、ダウンカウンターを含むように構成できる。この場合、第２カウント部１３０５は、０ｘ１１１１ｂから０ｘ００００ｂになるまで動作をし、最終の出力が０ｘ００００ｂになると、第２書き込み制御信号（ＳＥＴＰ＜３＞）の出力信号がリセット制御部１３０７を駆動させる。
【０１１２】
リセット制御部１３０７は、第２カウント部１３０５から出力される第２書き込み制御信号（ＳＥＴＰ＜０：３＞）のコード値が予め設定された値に到達すると、すなわち第２書き込み制御信号（ＳＥＴＰ＜３＞）の出力信号がハイレベルからローレベルに遷移することによってリセット信号（ＱＳＲＳＴＰ）をイネーブルさせる。
【０１１３】
このために、リセット制御部１３０７は、カウント終了制御部及びパルス発生部を含むことができる。カウント終了制御部は、第２カウント部１３０５からカウントが完了されることによってクエンチングパルス完了信号（ＱＳＮＤ）を生成する。パルス発生部は、クエンチングパルス完了信号（ＱＳＮＤ）に応答してリセット信号（ＱＳＲＳＴＰ）を生成する。例えば、カウント終了制御部から出力されるクエンチングパルス完了信号（ＱＳＮＤ）は、プログラミングイネーブル信号（ＰＧＭＰ）によってハイレベルを維持するが、第２書き込み制御信号（ＳＥＴＰ＜３＞）がローレベルになるとローレベルに遷移する。そして、パルス発生部は、ローレベルに遷移したクエンチングパルス完了信号（ＱＳＮＤ）によってリセット信号（ＱＳＲＳＴＰ）をイネーブルさせる。
【０１１４】
一方、遅延部１３０９は、リセット信号（ＱＳＲＳＴＰ）を予め設定された時間だけ遅延させてプログラム完了信号（ＰＧＭＮＤＰ）を生成する。プログラム完了信号（ＰＧＭＮＤＰ）は、コントローラへ伝送されてプログラムが完了されたことを知らせる。
【０１１５】
図１３は、図１２に図示した第１カウント部の構成を説明するための一例示図である。
【０１１６】
本発明の一実施形態において、第１カウント部１１０５は、複数の１ビットアップカウンターで構成することができ、図１３にはアップカウンターの一例が表わされている。
【０１１７】
図１３を参照すると、１ビットアップカウンター１５０は、信号入力部１５１、ラッチ部１５３及びキャリー発生部１５５を含むことができる。
【０１１８】
信号入力部１５１は、カウントイネーブル信号、本発明では内部クロックイネーブル信号（ＩＰＷＥＮ）と第１カウンティングコード（Ｑ＜０＞）に応答してラッチ部１５３の入力ノード（Ａ）の信号レベルを決定する。
【０１１９】
ラッチ部１５３は、内部クロック（ＩＣＫ）の制御によって信号入力部１５１から出力される信号をラッチングして第１カウンティングコード（Ｑ＜０＞）を出力し、キャリー発生部１５５は、内部クロックイネーブル信号（ＩＰＷＥＮ）と第１カウンティングコード（Ｑ＜０＞）とによってキャリー信号（ＣＯＵＴ）を出力する。この時、キャリー信号（ＣＯＵＴ）は、次の端の１ビットアップカウンターのカウントイネーブル信号として利用される。一方、ラッチ部１５３は、カウントリセット信号（ＩＰＷＲＳＴ）に応答して内部ノードが初期化され、または、特定レベルに変化される。
【０１２０】
より具体的に、信号入力部１５１は、内部クロックイネーブル信号（ＩＰＷＥＮ）がローレベルでディスエーブルされると、出力ノードであるＱの結果値をそのまま選択し、内部クロックイネーブル信号（ＩＰＷＥＮ）がハイレベルでイネーブルされると、出力ノードであるＱの結果値を反対に選択して次の端の１ビットアップカウンターへ伝達する。
【０１２１】
ラッチ部１５３は、ノードＡの信号がローレベルである場合にはノードＡの信号をノードＣに伝達する一方、ノードＡの信号がハイレベルである場合にはノードＡの信号をノードＱに伝達する。
【０１２２】
カウントリセット信号（ＩＰＷＲＳＴ）がハイレベルになると出力ノードＱはロー状態にリセットされ、キャリー発生部１５５は先端の１ビットアップカウンターの出力ノードＱに印加される信号をカウントイネーブル信号として動作する。すなわち、先端の１ビットアップカウンターの出力ノードＱに印加される信号レベルによって次に次の端の１ビットアップカウンターがトグルされるようになる。
【０１２３】
図１４は、図１２に図示した比較部の一例示図である。
【０１２４】
図１４を参照すると、比較部１１０７は、複数の比較部７１、７２、７３、７４と、信号組合せ部７５とを含むことができる。複数の比較部７１、７２、７３、７４は、カウンティングコード（Ｑ＜０：３＞）及び時間調節コード（ＩＰＷＳＥＴ＜０：３＞）の各ビット値を比較して複数の比較結果信号として出力する。信号組合せ部７５は、複数の比較部７１、７２、７３、７４から出力される複数の比較結果信号を組み合せて区間設定信号（ＱＳＳＥＴＰ）として出力する。すなわち、本実施形態において、比較部１１０７は、カウンティングコード（Ｑ＜０：３＞）と時間調節コード（ＩＰＷＳＥＴ＜０：３＞）とが同一である時、区間設定信号（ＱＳＳＥＴＰ）をアクティブさせて出力する。
【０１２５】
図１５は、図８に図示したカウント部及び図１２に図示した第２カウント部の構成を説明するための図面である。
【０１２６】
本発明の一実施形態において、図８に図示した区間設定部２４１はダウンカウンターで構成することができ、例えば、１ビットダウンカウンターで構成できる。
【０１２７】
図１５を参照すると、１ビットダウンカウンター１６０は、信号入力部１６１、ラッチ部１６３及びバーロー発生部１６５を含むことができる。
【０１２８】
信号入力部１６１は、カウントイネーブル信号（ＣＮＴＩＮＢ）と出力ノードＱに印加されるデータレベルとによってラッチ部１６３の入力ノード（Ａ）の信号レベルを決定する。
【０１２９】
ラッチ部１６３は、クロック信号（ＣＫ）の制御によって信号入力部１６１から出力される信号をラッチングした後、ラッチングしたデータを出力ノードＱに伝達する。
【０１３０】
また、バーロー発生部１６５は、カウントイネーブル信号（ＣＮＴＩＮＢ）とラッチ部１６３の出力ノードＱに印加される信号レベルとによってバーロー（ｂｏｒｒｏｗ）信号（ＢＯＵＴＢ）を出力する。
【０１３１】
一方、ラッチ部１６３は、リセット信号（ＲＳＴＰ）及びセット信号（ＳＥＴＰ）に応答して内部ノードが初期化され、または、特定レベルに変化される。
【０１３２】
より具体的に、信号入力部１６１は、カウントイネーブル信号（ＣＮＴＩＮＢ）がハイレベルにディスエーブルされると、出力ノードであるＱの結果値をそのまま選択し、カウントイネーブル信号（ＣＮＴＩＮＢ）がローレベルでイネーブルされると、出力ノードであるＱの結果値を反対に選択して次の端へ伝達する。
【０１３３】
信号入力部１６１で選択した信号はノードＡに印加される。これによってラッチ部１６３は、ノードＡの信号がローレベルである場合にはノードＡの信号をノードＣに伝達する一方、ノードＡの信号がハイレベルである場合にはノードＡの信号をノードＱに伝達する。
【０１３４】
一方、セット信号（ＳＥＴＰ）がハイレベルになると出力ノードＱがハイレベルに設定される。そして、リセット信号（ＲＳＴＰ）がハイレベルになると出力ノードＱはローレベルでリセットされる。
【０１３５】
バーロー発生部１６５は、先端のカウンターの出力ノードＱがローレベルになると、ローレベルのバーロー信号（ＢＯＵＴＢ）を出力する。
【０１３６】
図１６は、本発明に適用されることができるライトドライバーの一例示図である。
【０１３７】
図１６を参照すると、ライトドライバー４００は、電流調節部４１０、電流駆動部４２０及び選択部４３０を含むことができる。
【０１３８】
電流調節部４１０は、プログラムするデータ（ＤＡＴＡ）を入力して、ライトイネーブル信号（ＷＤＥＮ）が活性化された時、第１書き込み制御信号（ＲＥＳＥＴＥＮ）及び第２書き込み制御信号（ＳＥＴＰ＜：３＞）のコード組合せによって制御ノード（Ｎ１）の電圧レベルを調節する。この時、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）の制御を受ける複数のＮＭＯＳトランジスターは、選択的にターンオン（ＴＵＲＮＯＮ）されて制御ノード（Ｎ１）の電圧レベルを調節するようになる。また、第１書き込み制御信号（ＲＥＳＥＴＰ）の制御を受けるＮＭＯＳトランジスターは、第１書き込み制御信号（ＲＥＳＥＴＰ）が活性化された時、ターンオン（ＴＵＲＮＯＮ）になって制御ノード（Ｎ１）の電圧レベルを調節するようになる。
【０１３９】
ここで、第２書き込み制御コード（ＳＥＴＰ＜０：３＞）は、周期的にアップデートされる信号であり、第１書き込み制御信号（ＲＥＳＥＴＰ）は、パルス形態で入力される信号である。
【０１４０】
電流駆動部４２０は、制御ノード（Ｎ１）の電圧レベルに対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力端（Ｎ２）に駆動する。この時、プログラミング電流パルス（Ｉ＿ＰＧＭ）は、第１書き込み制御信号（ＲＥＳＥＴＰ）に対応する第１プログラミング電流パルスと、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）に対応する第２プログラミング電流パルスとで区分できるものである。
【０１４１】
選択部４３０は、電流駆動部４２０で駆動されるプログラミング電流パルス（Ｉ＿ＰＧＭ）を複数のビットライン選択スイッチ制御信号（ＹＳＷ＜０：ｍ＞）に対応する該当ビットライン（ＢＬ０〜ＢＬｍ）に出力する。
【０１４２】
図１７は、本発明の一実施形態によるセットプログラム動作を説明するためのタイミング図であり、図８を再び参照して説明する。
【０１４３】
消去命令に応答したセットプログラム動作が開始する前に、セットプログラム動作に必要な信号（命令語コード、アドレス等）がレジスターに臨時に保存される。
【０１４４】
その後、プログラム命令（ＰＧＭ）が印加されることによってコントローラからプログラミングイネーブル信号（ＰＧＭＰ）が生成され、セットプログラムパルス発生部２４０はプログラミングイネーブル信号（ＰＧＭＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）としてそのまま伝達する。一方、セットプログラムパルス発生部２４０の区間設定部２４１は、コントローラ３００から提供される消去モード設定信号（ＥＲＳＥＴＰ）に応答して消去区間イネーブル信号（ＥＲＥＮ）をイネーブルさせる。
【０１４５】
一方、カウント部２２０は、消去回数カウント信号（ＥＲＣＮＴＢ）と、プログラム完了信号（ＰＧＭＮＤＰ）から生成されるクロック信号（ＥＲＣＮＴＣＫ）及び消去命令（ＥＲＡＳＥ）に応答して生成されるクロック信号（ＥＲＣＫ）及び消去イネーブル信号（ＩＥＲＥＮ）に応答してカウントを行い、その結果カウンティング信号（ＥＲＱ＜０：１４＞）を生成してモード判定部（２３０）に提供する。
【０１４６】
第１書き込み制御信号（ＲＥＳＥＴＰ）はディスエーブル状態であり、セットプログラミングイネーブル信号（ＥＲＥＮＰ）がイネーブルされる時ごとにイネーブルされるプログラミングイネーブル信号（ＰＧＭＰ）により第２書き込み制御信号（ＳＥＴＰ＜０：３＞）によってメモリセルにプログラム電流（Ｉ＿ＰＧＭ）が印加されてセットデータが記録される。
【０１４７】
すなわち、プログラムパルス生成部１００の初期パルス発生部１１０から内部クロックイネーブル信号（ＩＰＷＥＮ）が生成される。そして、これにより内部クロック（ＩＣＫ）が生成された後、予め設定された時間をカウントしてカウンティングコード（Ｑ＜０：３＞）が生成され、カウンティングが完了されると区間設定信号（ＱＳＳＥＴＰ）が生成される。
【０１４８】
一方、リセットパルス発生部１２０はディスエーブルさせ、クエンチングパルス発生部１３０は区間設定信号（ＱＳＳＥＴＰ）に応答してカウントイネーブル信号（ＣＫＥＮ）（ＣＮＴＥＮＢ）及び内部クロック（ＱＳＣＫ）を生成する。そして、これによってイネーブルの区間が互いに異なる第２書き込み制御信号（ＳＥＴＰ＜０：３＞）を生成する。第２書き込み制御信号（ＳＥＴＰ＜０：３＞）の生成が完了されるとクエンチングパルス完了信号（ＱＳＮＤ）がディスエーブルされ、これによりリセット信号（ＱＳＲＳＴＰ）がイネーブルされるとプログラム完了信号（ＰＧＭＮＤＰ）が出力される。この場合、第２書き込み制御信号（ＳＥＴＰ＜０：３＞）のイネーブルの区間によってライトドライバーの電流駆動力が順次に減殺されてメモリセルにクエンチングパルスが供給されるようになる。
【０１４９】
初回のプログラム動作の後、発生されるプログラム完了信号（ＰＧＭＮＤＰ）はセットプログラム制御回路２００へ提供され、以後にはカウント部２２０が初期値を０までダウンカウンティングする時ごとにプログラム完了信号（ＰＧＭＮＤＰ）をセットプログラミングイネーブル信号（ＥＲＥＮＰ）として出力して、セットデータ記録動作がなされる。
【０１５０】
したがって、１２８ＫＢ単位の消去モード時にワードラインを１２８個単位で順次イネーブルさせ、１２８個のワードラインがイネーブルされた状態で３２ビット単位でセットデータを記録する時に、合計３２，７６８回のセットプログラミングイネーブル信号（ＥＲＥＮＰ）がイネーブルされるはずである。併せて、ワードラインは１２８個単位で５１２番にかけて選択されてイネーブルされ、セットプログラミングイネーブル信号（ＥＲＥＮＰ）がイネーブルされる時、アドレスカウント信号（ＣＡＣＮＴＣＫ）によって次のワードラインを選択する一方、現在消去されたワードラインらに対するフリーチャージを行うことができる。
【０１５１】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【０１５２】
１０  半導体メモリ装置
１００  プログラムパルス生成部
２００  セットプログラム制御回路
３００  コントローラ
４００  ライトドライバー
５００  メモリ部
２１０  制御信号生成部
２２０  カウント部
２３０  モード判定部
２４０  セットプログラムパルス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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