【手続補正書】
【提出日】平成28年10月31日(2016.10.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データパケットを処理するための複数の処理コアと、
パイプライン処理モードと並列処理モードとの間で前記処理コアを構成するように構成可能な処理モード機構と、
前記複数の処理コアとともに配置される複数のインターフェースと、各インターフェースは、入力および出力を含む、
データパケットを前記インターフェースのうちの１つまたは複数に分配するように構成されたディスパッチャと、
前記処理モードに従って、前記処理コアから処理されたデータパケットを受信し、前記データパケットをアセンブルまたは再順序付けするように構成されたリオーダモジュールと
を備え、
ここにおいて、前記処理モード機構は、前記複数のインターフェースのうちの第１の前記入力を前記複数の処理コアのうちの第１の出力に結合することと、前記複数のインターフェースのうちの第２の前記入力を前記ディスパッチャおよび前記複数の処理コアから分離することとによって、前記パイプライン処理モードで動作するように、および、前記複数のインターフェースのうちの前記第１の前記入力を前記ディスパッチャに結合することと、前記複数のインターフェースのうちの前記第２の前記入力を前記複数の処理コアのうちの前記第１の出力に結合することと、前記複数のインターフェースのうちの前記第２の前記出力を前記リオーダモジュールに結合することとによって、前記並列処理モードで動作するように、前記複数のインターフェース、前記ディスパッチャ、前記リオーダモジュール、および前記複数の処理コアを相互接続するように構成される、ネットワークプロセッサ。
【請求項２】
前記処理モード機構が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記複数のインターフェース、前記ディスパッチャ、前記リオーダモジュール、および前記複数の処理コアを相互接続するように構成可能な複数のスイッチ要素を備える、請求項１に記載のネットワークプロセッサ。
【請求項３】
前記スイッチ要素が、スイッチとマルチプレクサの一方、または両方を備える、請求項２に記載のネットワークプロセッサ。
【請求項４】
前記処理コアは、複数の処理コアグループへと構成可能であり、各グループが、グループ内の前記処理コアを、パイプライン処理モードと並列処理モードとの間で構成するように構成可能な関連する処理モード機構を有する、請求項１に記載のネットワークプロセッサ。
【請求項５】
複数の処理コアを備えるデータパケットを処理するための手段と、
パイプライン処理モードと並列処理モードとの間で処理するための前記手段を構成するための手段と、
前記処理コアとともに配置される複数のインターフェースと、各インターフェースは、入力および出力を含む、
データパケットを前記インターフェースのうちの１つまたは複数に分配するように構成されたディスパッチャと、
前記処理モードに従って、前記処理コアから処理されたデータパケットを受信し、前記データパケットをアセンブルまたは再順序付けするように構成されたリオーダモジュールと
を備え、
ここにおいて、処理するための前記手段を構成するための前記手段は、前記複数のインターフェースのうちの第１の前記入力を前記複数の処理コアのうちの第１の出力に結合することと、前記複数のインターフェースのうちの第２の前記入力を前記ディスパッチャおよび前記複数の処理コアから分離することとによって、前記パイプライン処理モードで動作するように、および、前記複数のインターフェースのうちの前記第１の前記入力を前記ディスパッチャに結合することと、前記複数のインターフェースのうちの前記第２の前記入力を前記複数の処理コアのうちの前記第１の出力に結合することと、前記複数のインターフェースのうちの前記第２の前記出力を前記リオーダモジュールに結合することとによって、前記並列処理モードで動作するように、前記複数のインターフェース、前記ディスパッチャ、前記リオーダモジュール、および前記複数の処理コアを相互接続するように構成される、ネットワークプロセッサ。
【請求項６】
構成するための前記手段が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記複数のインターフェース、前記ディスパッチャ、前記リオーダモジュール、および前記複数の処理コアを相互接続するように構成可能な複数のスイッチ要素を備える、請求項５に記載のネットワークプロセッサ。
【請求項７】
前記スイッチ要素が、スイッチとマルチプレクサの一方、または両方を備える、請求項６に記載のネットワークプロセッサ。
【請求項８】
前記複数の処理コアは、複数の処理コアグループへと構成可能であり、各グループが、グループ内の前記処理コアを、パイプライン処理モードと並列処理モードとの間で構成するための関連する手段を有する、請求項５に記載のネットワークプロセッサ。
【請求項９】
ネットワークプロセッサにより実行可能なコンピュータ実行可能コードを記憶した非一時的なコンピュータ可読媒体であって、前記ネットワークプロセッサが、複数の処理コアと処理モード機構と、前記複数の処理コアとともに配置される複数のインターフェースと、ここで、各インターフェースは、入力および出力を含み、データパケットを前記インターフェースのうちの１つまたは複数に分配するように構成されたディスパッチャと、選択された処理モードに従って、前記処理コアから処理されたデータパケットを受信し、前記データパケットをアセンブルまたは再順序付けするように構成されたリオーダモジュールとを備え、前記コードが前記ネットワークプロセッサで実行されたとき、前記処理モード機構に、
前記複数の処理コアを前記選択された処理モードで構成させ、前記選択された処理モードがパイプライン処理モードおよび並列処理モードの一方を備え、ここにおいて、前記処理モード機構は、前記複数のインターフェースのうちの第１の前記入力を前記複数の処理コアのうちの第１の出力に結合することと、前記複数のインターフェースのうちの第２の前記入力を前記ディスパッチャおよび前記複数の処理コアから分離することとによって、前記パイプライン処理モードで動作するように、および、前記複数のインターフェースのうちの前記第１の前記入力を前記ディスパッチャに結合することと、前記複数のインターフェースのうちの前記第２の前記入力を前記複数の処理コアのうちの前記第１の出力に結合することと、前記複数のインターフェースのうちの前記第２の前記出力を前記リオーダモジュールに結合することとによって、前記並列処理モードで動作するように、前記複数のインターフェース、前記ディスパッチャ、前記リオーダモジュール、および前記複数の処理コアを相互接続するように構成される、非一時的なコンピュータ可読媒体。
【請求項１０】
前記コードが、前記ネットワークプロセッサで実行されたとき、前記処理モード機構に、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように前記複数のインターフェース、前記ディスパッチャ、前記リオーダモジュール、および前記複数の処理コアを相互接続するように、複数のスイッチ要素を構成することにより、複数の処理コアを選択された処理モードで構成させる、請求項９に記載の非一時的なコンピュータ可読媒体。
【請求項１１】
前記スイッチ要素は、スイッチとマルチプレクサの一方、または両方を備える、請求項１０に記載の非一時的なコンピュータ可読媒体。
【請求項１２】
前記複数のインターフェースは、先入れ先出しインターフェースを備える、請求項１に記載のネットワークプロセッサ。
【請求項１３】
前記複数のインターフェースは、先入れ先出しインターフェースを備える、請求項５に記載のネットワークプロセッサ。
【請求項１４】
前記複数のインターフェースは、先入れ先出しインターフェースを備える、請求項９に記載の非一時的なコンピュータ可読媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
[0065]本開示の様々な態様が、当業者に本発明を実施できるように提供されている。本開示を通して提示された例示的な実施形態に対する様々な変更は、当業者であれば容易に明らかになるはずであり、また本明細書で開示された概念は、他の磁気記憶デバイスに拡張され得る。したがって、特許請求の範囲は、本開示の様々な態様に限定されるようには意図されておらず、特許請求の範囲の文言に一致する完全な範囲が与えられるべきである。当業者に知られている、または後に知られるようになる、本開示を通して述べられた例示的な実施形態の様々な構成要素に対するすべての構造的、機能的に均等な形態は、参照により本明細書に明示的に組み込まれており、特許請求の範囲により包含されるように意図されている。さらに、そのような開示が特許請求の範囲に明示的に記載されているかどうかにかかわらず、本明細書で開示されたものはいずれも、公知のものとして供されるようには意図されていない。いずれの特許請求の範囲の構成要件も、その構成要件が、フレーズ「ための手段（means for）」を用いて明示的に記載されていない限り、または方法請求項の場合、構成要件が、フレーズ「ためのステップ（step for）」を用いて記載されていない限り、米国特許法第１１２条第６段落の規定の下に解釈されるべきではない。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
データパケットを処理するための複数の処理コアと、
パイプライン処理モードと並列処理モードとの間で前記処理コアを構成するように構成可能な処理モード機構とを備えるネットワークプロセッサ。
［Ｃ２］
前記処理コアとともに配置される複数の先入れ先出し（ＦＩＦＯ）インターフェースをさらに備え、ここにおいて、前記処理モード機構は、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記ＦＩＦＯインターフェースと前記処理コアとを相互接続するように構成される、Ｃ１に記載のネットワークプロセッサ。
［Ｃ３］
前記処理モード機構が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するように構成可能な複数のスイッチ要素を備える、Ｃ１に記載のネットワークプロセッサ。
［Ｃ４］
前記スイッチ要素が、スイッチとマルチプレクサの一方、または両方を備える、Ｃ３に記載のネットワークプロセッサ。
［Ｃ５］
前記処理モード機構が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するように構成可能なファブリックロジックおよびバスを備える、Ｃ１に記載のネットワークプロセッサ。
［Ｃ６］
前記処理コアは、複数の処理コアグループへと構成可能であり、各グループが、グループ内の前記処理コアを、パイプライン処理モードと並列処理モードとの間で構成するように構成可能な関連する処理モード機構を有する、Ｃ１に記載のネットワークプロセッサ。
［Ｃ７］
データパケットを処理するための手段と、
パイプライン処理モードと並列処理モードとの間で処理するための前記手段を構成するための手段とを備えるネットワークプロセッサ。
［Ｃ８］
処理するための前記手段とともに配置される複数の先入れ先出し（ＦＩＦＯ）インターフェースをさらに備え、構成するための前記手段が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記ＦＩＦＯインターフェースと処理するための前記手段とを相互接続するように構成される、Ｃ７に記載のネットワークプロセッサ。
［Ｃ９］
処理するための前記手段が、複数の処理コアを備え、また
構成するための前記手段が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するように構成可能な複数のスイッチ要素を備える、Ｃ７に記載のネットワークプロセッサ。
［Ｃ１０］
前記スイッチ要素が、スイッチとマルチプレクサの一方、または両方を備える、Ｃ９に記載のネットワークプロセッサ。
［Ｃ１１］
処理するための前記手段が複数の処理コアを備え、また
構成するための前記手段が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するように構成可能なファブリックロジックおよびバスを備える、Ｃ７に記載のネットワークプロセッサ。
［Ｃ１２］
処理するための前記手段は、複数の処理コアグループへと構成可能な複数の処理コアを備え、各グループが、グループ内の前記処理コアを、パイプライン処理モードと並列処理モードとの間で構成するための関連する手段を有する、Ｃ７に記載のネットワークプロセッサ。
［Ｃ１３］
データパケットを処理する方法であって、
複数の処理コアを選択された処理モードで構成することを備え、前記選択された処理モードが、パイプライン処理モードおよび並列処理モードの一方を備える、方法。
［Ｃ１４］
構成することが、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを、複数の先入れ先出し（ＦＩＦＯ）インターフェースと相互接続することを備える、Ｃ１３に記載の方法。
［Ｃ１５］
構成することが、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するように複数のスイッチ要素を構成することを備える、Ｃ１３に記載の方法。
［Ｃ１６］
前記スイッチ要素が、スイッチとマルチプレクサの一方、または両方を備える、Ｃ１５に記載の方法。
［Ｃ１７］
構成することが、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するようにファブリックロジックおよびバスを構成することを備える、Ｃ１３に記載の方法。
［Ｃ１８］
コンピュータプログラム製品であって、
ネットワークプロセッサにより実行可能なコードを備えるコンピュータ可読媒体を備え、前記ネットワークプロセッサが、複数の処理コアと処理モード機構とを備え、前記コードが前記ネットワークプロセッサで実行されたとき、前記ネットワークプロセッサに、
複数の処理コアを選択された処理モードで構成させる、前記選択された処理モードがパイプライン処理モードおよび並列処理モードの一方を備える、コンピュータプログラム製品。
［Ｃ１９］
前記コードが、前記ネットワークプロセッサで実行されたとき、前記ネットワークプロセッサに、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを複数の先入れ先出し（ＦＩＦＯ）インターフェースと相互接続することにより、複数の処理コアを選択されたモードで構成させる、Ｃ１８に記載のコンピュータプログラム製品。
［Ｃ２０］
前記コードが、前記ネットワークプロセッサで実行されたとき、前記ネットワークプロセッサに、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように前記処理コアを相互接続するように、複数のスイッチ要素を構成することにより、複数の処理コアを選択された処理モードで構成させる、Ｃ１８に記載のコンピュータプログラム製品。
［Ｃ２１］
前記スイッチ要素は、スイッチとマルチプレクサの一方、または両方を備える、Ｃ２０に記載のコンピュータプログラム製品。
［Ｃ２２］
前記コードが、前記ネットワークプロセッサで実行されたとき、前記ネットワークプロセッサに、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように前記処理コアを相互接続するようにファブリックロジックおよびバスを構成することにより、複数の処理コアを選択された処理モードで構成させる、Ｃ１８に記載のコンピュータプログラム製品。
［Ｃ２３］
データパケットを処理するための複数の処理コアを備え、ここにおいて、前記処理コアが、パイプライン処理モードと並列処理モードとの間で構成可能である、ネットワークプロセッサ。
［Ｃ２４］
前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記処理コアを相互接続するように構成された複数のスイッチをさらに備える、Ｃ２３に記載のネットワークプロセッサ。
［Ｃ２５］
前記処理コアとともに配置された複数の先入れ先出し（ＦＩＦＯ）インターフェースをさらに備え、ここにおいて、前記スイッチ要素が、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように、前記ＦＩＦＯインターフェースと前記処理コアとを相互接続するようにさらに構成される、Ｃ２４に記載のネットワークプロセッサ。
［Ｃ２６］
メモリと、前記メモリへのアクセスを前記処理コアに提供するためのメモリバスとをさらに備え、ここにおいて、前記メモリバスが、前記パイプライン処理モードまたは前記並列処理モードのいずれかで動作するように前記処理コアを相互接続する、Ｃ２３に記載のネットワークプロセッサ。
［Ｃ２７］
前記処理コアが、前記パイプライン処理モードにおける複数のパイプラインへと構成可能である、Ｃ２３に記載のネットワークプロセッサ。