【手続補正書】
【提出日】平成28年9月16日(2016.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フローティングゲートを有するメモリセルの充電状態を判定するための方法であって、前記方法は、
ビット線に連結された全てのメモリセルがアサート停止されるときに、第１のトランジスタのゲートおよびドレインを前記ビット線に連結することによって前記ビット線内の第１の電流を感知するステップと、
前記感知された第１の電流から、前記第１のトランジスタの前記ゲートおよびソースにわたって電圧を生成することによって、前記第１の電流を前記電圧に変換するステップと、
コンデンサにわたって前記電圧を連結することによって前記電圧を格納するステップと、
前記格納された電圧に基づいて、基準電流を提供するステップと、
前記格納された電圧から、感知増幅器のための入力として使用される電圧基準を提供するステップと、
前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記基準電流および前記ビット線内の第２の電流によって生成される読取電圧を比較するステップと、
前記格納された電圧との前記読取電圧の比較から、前記単一のメモリセルに格納されたビット値充電状態を前記感知増幅器の出力から判定するステップと
を含む、方法。
【請求項２】
前記コンデンサは、第２のトランジスタのゲートおよびともに接続されたソース−ドレインによって形成されている、請求項１に記載の方法。
【請求項３】
前記基準電流を提供するステップは、前記コンデンサに格納された前記電圧に基づいて、前記第１のトランジスタを用いて前記基準電流を生成するステップを含む、請求項１に記載の方法。
【請求項４】
前記基準電流を提供するステップは、前記コンデンサに格納された前記電圧に基づいて、前記第１のトランジスタを用いて前記基準電流を生成するステップを含む、請求項１に記載の方法。
【請求項５】
前記基準電流を前記第２の電流と比較するステップは、前記メモリセルがアサートされた後に前記メモリセルと関連付けられる前記ビット線の前記電圧を監視するステップを含む、請求項１〜４のうちの１項に記載の方法。
【請求項６】
前記単一のメモリセルに格納された前記ビット値充電状態を判定するステップは、前記アサートされたメモリセルと関連付けられる前記ビット線の論理状態の変化または論理状態の欠如を検出するステップを含む、請求項１〜５のうちの１項に記載の方法。
【請求項７】
前記第１のトランジスタの前記ドレインは、前記ビット線に連結され、前記第１のトランジスタの前記ソースは、電力供給電圧に連結され、第２のトランジスタに格納された前記電圧は、前記基準電流を提供するように前記第１のトランジスタにバイアスをかける、請求項３に記載の方法。
【請求項８】
前記アサートされたメモリセルの読取動作中に、第２のトランジスタの中の前記格納された電圧は、前記ビット線に連結された前記アサートされたメモリセルの前記ビット値充電状態を感知するための前記基準電流を判定する際に使用される、請求項１〜７のうちの１項に記載の方法。
【請求項９】
前記アサートされたメモリセルの読取動作中に、第２のトランジスタの中の前記格納された電圧は、前記感知増幅器への基準入力として再使用され、前記感知増幅器は、前記ビット線に連結される前記アサートされたメモリセルの前記ビット値充電状態を判定する出力を有する、請求項１〜８のうちの１項に記載の方法。
【請求項１０】
前記第１のトランジスタおよび第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項１〜９のうちの１項に記載の方法。
【請求項１１】
前記第１のトランジスタおよび第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１〜９のうちの１項に記載の方法。
【請求項１２】
フローティングゲートを有するメモリセルの充電状態を判定するための装置であって、前記装置は、第１のトランジスタと、コンデンサとを備え、
第１のモード中に、前記第１のトランジスタは、ビット線に連結された全てのメモリセルがアサート停止されるときに、切替手段によって前記ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有し、前記ビット線内の第１の電流が感知され、
前記第１のトランジスタは、前記第１のトランジスタの前記ゲートおよびソースにわたって電圧を生成することによって前記第１の電流を電圧に変換し、
前記コンデンサは、前記第１のモード中に前記電圧を格納するように構成され、
第２のモード中に、前記切替手段は、前記コンデンサからの前記格納された電圧に基づいて基準電流を提供するように前記第１のトランジスタを制御し、
前記コンデンサからの前記格納された電圧はまた、感知増幅器の基準入力として使用され、
前記基準電流および前記ビット線内の第２の電流によって生成される読取電圧は、前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて比較され、
前記装置は、前記第２のモード中に、前記読取電圧を前記格納された電圧と比較する前記感知増幅器から、前記単一のメモリセルに格納されたビット値充電状態を判定するように構成されている、装置。
【請求項１３】
前記コンデンサは、第２のトランジスタのゲートおよびともに接続されたソース−ドレインによって形成されている、請求項１２に記載の装置。
【請求項１４】
前記感知増幅器は、前記アサートされたメモリセルと関連付けられる前記ビット線の論理状態の変化または論理状態の欠如を検出することによって、前記単一のメモリセルに格納された前記ビット値充電状態を判定するように構成されている、請求項１２に記載の装置。
【請求項１５】
前記第１のトランジスタの前記ドレインは、前記ビット線に連結され、前記第１のトランジスタの前記ソースは、電力供給電圧に連結され、前記コンデンサに格納された前記電圧は、前記基準電流を提供するように前記第１のトランジスタにバイアスをかける、請求項１２に記載の装置。
【請求項１６】
前記アサートされたメモリセルの読取動作中に、第２のトランジスタの中の前記格納された電圧は、前記感知増幅器への前記基準入力として提供され、前記感知増幅器の出力手段は、前記ビット線に連結された前記アサートされたメモリセルの前記ビット値充電状態を判定する、請求項１２に記載の装置。
【請求項１７】
前記コンデンサと連結されたソースおよびドレインを有する、前記コンデンサを放電するためのリセットトランジスタと、ともに連結され、かつ前記第１のトランジスタのゲートと連結されたソースおよびドレインを有する補償トランジスタとをさらに備え、前記補償トランジスタのゲートは、制御信号を受信するように構成されている、請求項１２〜１６のうちの１項に記載の装置。
【請求項１８】
前記第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項１３に記載の装置。
【請求項１９】
前記第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１３に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
さらに別の実施形態によると、フローティングゲートを有するメモリセルの充電状態を判定するための装置は、ビット線に連結される全てのメモリセルがアサート停止され得るときに、ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有する、第１のトランジスタであって、ビット線内の第１の電流が感知され得る、第１のトランジスタを備えてもよく、第１のトランジスタは、第１の電流を電圧に変換し、コンデンサは、電圧を格納し、第１のトランジスタは、コンデンサからの格納された電圧に基づいて、基準電流を提供し、コンデンサからの格納された電圧は、感知増幅器の基準入力として提供されてもよく、基準電流は、ビット線に接続される単一のメモリセルが、その読取動作中にアサートされ得るときに、感知増幅器を用いて、ビット線内の第２の電流と比較されてもよく、単一のメモリセルに格納されたビット値充電状態は、基準電流を第２の電流と比較する感知増幅器から判定されてもよい。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
フローティングゲートを有するメモリセルの充電状態を判定するための方法であって、前記方法は、
ビット線に連結された全てのメモリセルがアサート停止されるときに、前記ビット線内の第１の電流を感知するステップと、
前記第１の電流を電圧に変換するステップと、
前記電圧を格納するステップと、
前記格納された電圧に基づいて、基準電流を提供するステップと、
前記格納された電圧から、感知増幅器のための入力として使用される電圧基準を提供するステップと、
前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記基準電流を前記ビット線内の第２の電流と比較するステップと、
前記第２の電流との前記基準電流の前記比較から、前記単一のメモリセルに格納されたビット値充電状態を前記感知増幅器の出力から判定するステップと
を含む、方法。
（項目２）
前記第１の電流を感知するステップは、前記ビット線に連結された全てのメモリセルがアサート停止されるときに、第１のトランジスタのゲートおよびドレインを前記ビット線に連結するステップを含む、項目１に記載の方法。
（項目３）
前記第１の電流を前記電圧に変換するステップは、前記感知された第１の電流から、前記第１のトランジスタの前記ゲートおよびソースにわたって前記電圧を生成するステップを含む、項目２に記載の方法。
（項目４）
前記電圧を格納するステップは、第２のトランジスタのゲートおよびともに接続されたソース−ドレインにわたって前記電圧を連結するステップを含み、前記電圧は、前記第２のトランジスタのゲートとソース−ドレインとの間に形成された静電容量の間に格納される、項目３に記載の方法。
（項目５）
前記電圧を格納するステップは、コンデンサにわたって前記電圧を連結するステップを含む、項目３に記載の方法。
（項目６）
前記基準電流を提供するステップは、前記第２のトランジスタに格納された前記電圧に基づいて、前記第１のトランジスタを用いて前記基準電流を生成するステップを含む、項目４に記載の方法。
（項目７）
前記基準電流を提供するステップは、前記コンデンサに格納された前記電圧に基づいて、前記第１のトランジスタを用いて前記基準電流を生成するステップを含む、項目５に記載の方法。
（項目８）
前記基準電流を前記第２の電流と比較するステップは、前記メモリセルがアサートされた後に前記メモリセルと関連付けられる前記ビット線の前記電圧を監視するステップを含む、項目１に記載の方法。
（項目９）
前記単一のメモリセルに格納された前記ビット値充電状態を判定するステップは、前記アサートされたメモリセルと関連付けられる前記ビット線の論理状態の変化または論理状態の欠如を検出するステップを含む、項目１に記載の方法。
（項目１０）
前記第１のトランジスタの前記ドレインは、前記ビット線に連結され、前記第１のトランジスタの前記ソースは、電力供給電圧に連結され、前記第２のトランジスタに格納された前記電圧は、前記基準電流を提供するように前記第１のトランジスタにバイアスをかける、項目６に記載の方法。
（項目１１）
前記アサートされたメモリセルの読取動作中に、前記第２のトランジスタの中の前記格納された電圧は、前記ビット線に連結された前記アサートされたメモリセルの前記ビット値充電状態を感知するための前記基準電流を判定する際に使用される、項目１に記載の方法。
（項目１２）
前記アサートされたメモリセルの読取動作中に、前記第２のトランジスタの中の前記格納された電圧は、前記感知増幅器への基準入力として再使用され、前記感知増幅器は、前記ビット線に連結される前記アサートされたメモリセルの前記ビット値充電状態を判定する出力を有する、項目１に記載の方法。
（項目１３）
前記第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、項目４に記載の方法。
（項目１４）
前記第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、項目４に記載の方法。
（項目１５）
フローティングゲートを有するメモリセルの充電状態を判定するための装置であって、前記装置は、第１のトランジスタを備え、
前記第１のトランジスタは、ビット線に連結された全てのメモリセルがアサート停止されるときに、前記ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有し、前記ビット線内の第１の電流が感知され、
前記第１のトランジスタは、前記第１の電流を電圧に変換し、
第２のトランジスタは、前記電圧を格納し、
前記第１のトランジスタは、前記第２のトランジスタからの前記格納された電圧に基づいて、基準電流を提供し、
コンデンサからの前記格納された電圧はまた、感知増幅器の基準入力として使用され、
前記基準電流は、前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記ビット線内の第２の電流と比較され、
前記単一のメモリセルに格納されたビット値充電状態は、前記基準電流を前記第２の電流と比較する前記感知増幅器から判定される、装置。
（項目１６）
前記第１のトランジスタを通る前記第１の電流は、前記第１のトランジスタの前記ゲートとソースとの間に前記電圧を生成する、項目１５に記載の装置。
（項目１７）
前記電圧は、前記第２のトランジスタのゲートとソース−ドレインとの間に形成された静電容量の間に格納される、項目１５に記載の装置。
（項目１８）
前記電圧は、コンデンサ上に格納される、項目１５に記載の装置。
（項目１９）
前記基準電流は、前記アサートされたメモリセルと関連付けられる前記ビット線を用いて、前記第２の電流と比較される、項目１５に記載の装置。
（項目２０）
前記単一のメモリセルに格納された前記ビット値充電状態は、前記アサートされたメモリセルと関連付けられる前記ビット線の論理状態の変化または論理状態の欠如を検出することによって判定される、項目１５に記載の装置。
（項目２１）
前記第１のトランジスタの前記ドレインは、前記ビット線に連結され、前記第１のトランジスタの前記ソースは、電力供給電圧に連結され、前記第２のトランジスタに格納された前記電圧は、前記基準電流を提供するように前記第１のトランジスタにバイアスをかける、項目１５に記載の装置。
（項目２２）
前記アサートされたメモリセルの読取動作中に、前記第２のトランジスタの中の前記格納された電圧は、感知増幅器への前記基準入力として提供され、前記感知増幅器の出力手段は、前記ビット線に連結された前記アサートされたメモリセルの前記ビット値充電状態を判定する、項目１５に記載の装置。
（項目２３）
前記第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、項目１５に記載の装置。
（項目２４）
前記第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、項目１５に記載の装置。
（項目２５）
フローティングゲートを有するメモリセルの充電状態を判定するための装置であって、前記装置は、第１のトランジスタを備え、
前記第１のトランジスタは、ビット線に連結された全てのメモリセルがアサート停止されるときに、前記ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有し、前記ビット線内の第１の電流が感知され、
前記第１のトランジスタは、前記第１の電流を電圧に変換し、
コンデンサは、前記電圧を格納し、
前記第１のトランジスタは、前記コンデンサからの前記格納された電圧に基づいて、基準電流を提供し、
前記コンデンサからの前記格納された電圧は、感知増幅器の基準入力として提供され、
前記基準電流は、前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記ビット線内の第２の電流と比較され、
前記単一のメモリセルに格納されたビット値充電状態は、前記基準電流を前記第２の電流と比較する前記感知増幅器から判定される、装置。