【誤訳訂正書】
【提出日】平成28年11月1日(2016.11.1)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】０００７
【訂正方法】変更
【訂正の内容】
【０００７】
本開示は、論理演算を、センス回路を使用して実行する処理に関連する装置及び方法を含む。例示的な装置は、メモリセルアレイと、当該アレイのセンスラインに接続される１次ラッチを含むセンス回路と、を備える。センス回路は、論理演算の第１演算フェーズを、センスラインに接続されるメモリセルをセンスすることにより実行し、論理演算の複数の中間演算フェーズを、センスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして第１演算フェーズ及び複数の中間演算フェーズの結果を、１次ラッチに接続される２次ラッチに、センスラインアドレスアクセスを行なうことなく累算するように構成することができる。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
トランジスタ２０８−１及び２０８−２の第２ソース／ドレイン領域は、負の制御信号２１２−１（Ａｃｃｕｍｂ）に共通接続される。トランジスタ２０９−１及び２０９−２の第２ソース／ドレイン領域は、正の制御信号２１２−２（Ａｃｃｕｍ）に共通接続される。Ａｃｃｕｍ信号２１２−２は電源電圧（例えば、ＶＤＤ）とすることができ、Ａｃｃｕｍｂ信号は基準電圧（例えば、接地電圧）とすることができる。イネーブル信号２１２−１及び２１２−２は、２次ラッチに対応するトランジスタ２０８−１、２０８−２、２０９−１、及び２０９−２を含むクロスカップルラッチを活性化する。活性化されたセンスアンプペアは、共通ノード２１７−１と共通ノード２１７−２との間の差電圧を増幅して、ノード２１７−１が、Ａｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の一方の信号電圧（ＶＤＤ及び接地電圧の一方の電圧）にまで駆動され、かつノード２１７−２が、Ａｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の他方の信号電圧にまで駆動されるようにする。以下に更に説明するように、信号２１２−１及び２１２−２には、“Ａｃｃｕｍ”及び“Ａｃｃｕｍｂ”の記号が付されるが、これは、２次ラッチが、論理演算を実行するために使用されている間にアキュムレータ（ａｃｃｕｍｕｌａｔｏｒ）として機能することができるからである。複数の実施形態では、アキュムレータは、２次ラッチを構成するクロスカップルトランジスタ２０８−１、２０８−１、２０９−１、及び２０９−２だけでなく、パストランジスタ２０７−１及び２０７−２を含む。本明細書において更に説明されるように、複数の実施形態では、センスアンプに接続されるアキュムレータを含む演算コンポーネントは、論理演算を実行するように構成することができ、この論理演算では、累算演算を、一対の相補センスラインの少なくとも一方のセンスラインに現われる信号（例えば、電圧または電流）で表わされるデータ値に対して実行する。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００３５
【訂正方法】変更
【訂正の内容】
【００３５】
時刻ｔ６では、パストランジスタ２０７−１及び２０７−２を無効にする（例えば、非導通状態にする）が；アキュムレータ制御信号２１２−１及び２１２−２が活性化されたままの状態を保持しているので、累算結果は、２次ラッチ（例えば、アキュムレータ）に格納される（例えば、ラッチされる）。時刻ｔ７では、行信号２０４−０を非活性化して、アレイセンスアンプを時刻ｔ８に非活性化する（例えば、センスアンプ制御信号２２８及び２３１を非活性化する）。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００４１
【訂正方法】変更
【訂正の内容】
【００４１】
アキュムレータが既に活性化されていたので、Ｐａｓｓｄ（２１１−１）のみを活性化して、電圧信号２０５−１に対応するデータ値を累算する。同様に、Ｐａｓｓｄｂ（２１１−２）のみを活性化して、電圧信号２０５−２に対応するデータ値を累算する。例えば、Ｐａｓｓｄ（２１１−１）のみを活性化するＡＮＤ／ＮＡＮＤ演算例（例えば、タイミング図２８５−２）では、選択メモリセル（例えば、この例の第１行のメモリセル）に格納されているデータ値が論理０である場合、２次ラッチに関連する累算値は、ｌｏｗ状態にアサートされて、２次ラッチが論理０を格納するようになる。第１行のメモリセルに格納されているデータ値が論理０ではない場合、２次ラッチは、当該２次ラッチに格納されている第０行のデータ値（例えば、論理１または論理０）を保持する。従って、このＡＮＤ／ＮＡＮＤ演算例では、２次ラッチは、複数のゼロ（０群）を加算するアキュムレータとして機能している。同様に、Ｐａｓｓｄｂのみを活性化するＯＲ／ＮＯＲ演算例（例えば、タイミング図２８５−３）では、選択メモリセル（例えば、この例の第１行のメモリセル）に格納されているデータ値が論理１である場合、２次ラッチに関連する累算値は、ｈｉｇｈ状態にアサートされて、２次ラッチが論理１を格納するようになる。第１行のメモリセルに格納されているデータ値が論理１ではない場合、２次ラッチは、当該２次ラッチに格納されている第０行のデータ値（例えば、論理１または論理０）を保持する。従って、このＯＲ／ＮＯＲ演算例では、２次ラッチは、Ｄ＿に現われる電圧信号２０５−２で、アキュムレータのデータ真値を設定しているので、複数の１（１群）を累算するアキュムレータとして効果的に機能している。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００４２
【訂正方法】変更
【訂正の内容】
【００４２】
図２Ｃ−１及び図２Ｃ−２に図示されている演算フェーズのような中間演算フェーズの最終段階では、Ｐａｓｓｄ信号（例えば、ＡＮＤ／ＮＡＮＤの場合）またはＰａｓｓｄｂ信号（例えば、ＯＲ／ＮＯＲの場合）を非活性化して（例えば、時刻ｔ５に）、選択行を非活性化し（例えば、時刻ｔ６に）、センスアンプを非活性化して（例えば、時刻ｔ７に）、平衡化を行なう（例えば、時刻ｔ８に）。図２Ｃ−１または図２Ｃ−２に図示されている演算フェーズのような中間演算フェーズを繰り返して、複数の更に別の行から得られる結果を累算することができる。一例として、タイミング図２８５−２または２８５−３のシーケンスは、後の（例えば、第２）時刻に第２行のメモリセルについて、後の（例えば、第３）時刻に第３行のメモリセルについて行なうことができ、他の行のメモリセルについても同様にして行なうことができる。例えば、１０入力ＮＯＲ演算の場合、図２Ｃ−２に示す中間フェーズを９回行なって、１０入力論理演算の９回の入力を行なうことができ、この場合、１０回目の入力は、初期演算フェーズ中に導出される（図２Ｂで説明されるように）。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００４６
【訂正方法】変更
【訂正の内容】
【００４６】
ＩｎｖＤ信号２１３を時刻ｔ２に活性化する（例えば、ＮＡＮＤ演算またはＮＯＲ演算に関連して）と、トランジスタ２１４−１／２１４−２が有効になって、センスラインＤまたはセンスラインＤ＿のいずれかがｌｏｗ状態に引き下げられて、２次ラッチに格納されているデータ値が反転する。このように、信号２１３を活性化すると、累算出力が反転する。従って、ＮＡＮＤ演算の場合、前の演算フェーズ群（例えば、初期演算フェーズ、及び１つ以上の中間演算フェーズ）でセンスされるメモリセル群のいずれかのメモリセルに論理０が格納されていた場合（例えば、ＮＡＮＤ演算のＲ入力群のいずれかの入力が論理０であった場合）、センスラインＤ＿は、論理０に対応する電圧（例えば、接地電圧）を伝達することになり、センスラインＤは、論理１に対応する電圧（例えば、ＶＤＤのような電源電圧）を伝達することになる。このＮＡＮＤ例の場合、前の演算フェーズ群でセンスされるメモリセル群の全てのメモリセルに論理１が格納されていた場合（例えば、ＮＡＮＤ演算のＲ入力群の全ての入力が論理１であった場合）、センスラインＤ＿は、論理１に対応する電圧を伝達することになり、センスラインＤは、論理０に対応する電圧を伝達することになる。次に、時刻ｔ３では、センスアンプ２０６の１次ラッチを活性化し（例えば、センスアンプを作動させる）、Ｄ及びＤ＿を適切な電源レール電位まで駆動し、そしてセンスラインＤがこの時点で、前の演算フェーズ群になっているときにセンスされたメモリセル群から導出されるそれぞれの入力データ値のＮＡＮＤ演算結果を伝達する。このように、センスラインＤは、これらの入力データ値のいずれかの入力データ値が論理０である場合にＶＤＤとなり、そしてセンスラインＤは、これらの入力データ値の全ての入力データ値が論理１である場合に接地電圧となる。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００４８
【訂正方法】変更
【訂正の内容】
【００４８】
図２Ｄ−２を参照するに、Ｐａｓｓｄ及びＰａｓｓｄｂ信号２１１を活性化すると（例えば、ＡＮＤ演算またはＯＲ演算に関連して）、演算コンポーネント２３１の２次ラッチに格納されている累算出力が、センスアンプ２０６の１次ラッチに転送される。例えば、ＡＮＤ演算の場合、前の演算フェーズ群（例えば、図２Ｂの第１演算フェーズ、及び図２Ｃ−１の１回以上繰り返される中間演算フェーズ）でセンスされるメモリセル群のいずれかのメモリセルに論理０が格納されていた場合（例えば、ＡＮＤ演算のＲ入力群のいずれかの入力が論理０であった場合）、センスラインＤ＿は、論理１に対応する電圧（例えば、ＶＤＤ）を伝達することになり、センスラインＤは、論理０に対応する電圧（例えば、接地電圧）を伝達することになる。このＡＮＤ例の場合、前の演算フェーズ群でセンスされるメモリセル群の全てのメモリセルに論理１が格納されていた場合（例えば、ＡＮＤ演算のＲ入力群の全ての入力が論理１であった場合）、センスラインＤ＿は、論理０に対応する電圧を伝達することになり、センスラインＤは、論理１に対応する電圧を伝達することになる。次に、時刻ｔ３では、センスアンプ２０６の１次ラッチが活性化されると、センスラインＤはこの時点で、前の演算フェーズ群になっているときにセンスされたメモリセル群から導出されるそれぞれの入力データ値のＡＮＤ演算結果を伝達する。このように、センスラインＤは、これらの入力データ値のいずれかの入力データ値が論理０である場合に接地電圧となり、そしてセンスラインＤは、これらの入力データ値の全ての入力データ値が論理１である場合にＶＤＤとなる。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００５７
【訂正方法】変更
【訂正の内容】
【００５７】
図２Ａ、図２Ｂ、図２Ｃ−１、図２Ｃ−２、図２Ｄ−１、及び図２Ｄ−２に関連して説明したこれらの例示的な論理演算フェーズでは、データ値（例えば、メモリセルからセンスされるデータ値、及び／またはセンスラインの電圧または電流に対応するデータ値）を累算する。エネルギー保存則から、論理演算フェーズを実行する際に消費されるエネルギーは、センスラインＤまたはＤ＿のキャパシタンスをＶＤＤ／２からＶＤＤにまで充電している間に消費されるエネルギーに略等しく、この充電は、センスアンプを活性化するときに（例えば、図２Ｂ、図２Ｃ−１、図２Ｃ−２、図２Ｄ−１、及び図２Ｄ−２に示す時刻ｔ３に）開始される。このように、論理演算を実行すると、センスライン（例えば、デジットライン）をＶＤＤ／２からＶＤＤにまで充電するために使用されるエネルギーがほぼ消費される。これとは異なり、種々の従来の処理アプローチでは、多くの場合、センスラインを電源レール電位から電源レール電位にまで（例えば、接地電圧からＶＤＤにまで）充電するために使用されるエネルギー量を少なくとも消費し、このエネルギー量は、本明細書において記載される種々実施形態と比較して２倍以上のエネルギーに相当する可能性がある。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００６４
【訂正方法】変更
【訂正の内容】
【００６４】
結論
本開示は、論理演算を、センス回路を使用して実行することに関連する装置及び方法を含む。例示的な装置は、メモリセルアレイと、アレイのセンスラインに接続される１次ラッチを含むセンス回路と、を備える。センス回路は、論理演算の第１演算フェーズを、センスラインに接続されるメモリセルをセンスすることにより実行し、論理演算の複数の中間演算フェーズを、センスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして第１演算フェーズ、及び複数の中間演算フェーズの結果を、１次ラッチに接続される２次ラッチに、センスラインアドレスアクセスを行なうことなく累算するように構成することができる。
【誤訳訂正１０】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記アレイの相補のセンスラインに接続される１次ラッチ及び前記相補のセンスラインにそれぞれ第１パストランジスタ及び第２パストランジスタを介して接続される２次ラッチを含むセンス回路と、を備え、前記センス回路は：
論理演算の第１演算フェーズを、前記相補のセンスラインに接続されるメモリセルをセンスすることにより実行し、
前記論理演算の複数の中間演算フェーズを、前記相補のセンスラインに接続される該当する複数の異なるメモリセルをセンスすることにより実行し、そして
前記複数の中間演算フェーズの結果を、前記第１パストランジスタ及び第２パストランジスタの一方を導通させ他方を非導通として前記２次ラッチに累算するように構成される、装置。
【請求項２】
前記２次ラッチに累算される前記結果は、前記論理演算の結果であり、前記センス回路は更に、前記論理演算の前記結果を前記アレイに、前記センス回路に接続される入力／出力（Ｉ／Ｏ）ラインを有効にすることなく格納するように構成される、請求項１に記載の装置。
【請求項３】
前記２次ラッチに累算される前記結果は、前記論理演算の結果の反転結果であり、前記センス回路は更に、前記論理演算の前記結果を前記アレイに、前記センス回路に接続される入力／出力（Ｉ／Ｏ）ラインを有効にすることなく格納するように構成される、請求項１に記載の装置。
【請求項４】
前記センス回路は、前記第１パストランジスタを介して前記相補のセンスラインの一方に接続される第１反転トランジスタを含む、請求項１に記載の装置。
【請求項５】
前記センス回路は、前記第２パストランジスタを介して前記相補のセンスラインの他方に接続される第２反転トランジスタを含む、請求項４に記載の装置。
【請求項６】
前記センス回路は、前記論理演算の結果を、前記相補のセンスラインを接地電圧から前記アレイに対応する電源電圧にまで充電するために必要なエネルギー量よりも少ないエネルギー量を使用して格納するように構成される、請求項１に記載の装置。
【請求項７】
前記センス回路は、更に、前記第１演算フェーズの結果を、前記第１パストランジスタ及び前記第２パストランジスタの両者を導通して前記２次ラッチに転送するように構成される、請求項１に記載の装置。
【請求項８】
論理演算を実行する方法であって：
センスラインに接続されるセンスアンプを介して、メモリセルに格納されているデータ値をセンスし、前記データ値は、前記論理演算の第１入力として機能し、
センスされた前記データ値を、前記センスアンプに接続される演算コンポーネントのラッチに、前記センスラインに接続される第１パストランジスタ、及び相補センスラインに接続される第２パストランジスタを有効にすることにより転送し、
前記センスアンプを介して、前記センスラインに接続される複数の異なるメモリセルに格納されている複数のデータ値をセンスし、前記複数のデータ値は、前記論理演算の該当する複数の更に別の入力として機能し、
前記論理演算の結果を、前記演算コンポーネントを使用して、センスラインアドレスアクセスを行なうことなく導出する、方法であって、
前記論理演算を前記複数の異なるメモリセルに格納されている前記複数のデータ値に対して実行する際に、前記第１パストランジスタまたは前記第２パストランジスタのうちの一方のパストランジスタのみを有効にする方法。
【請求項９】
更に、前記複数の異なるメモリセルに格納されている前記複数のデータ値をセンスしている間は、前記ラッチが活性化されている状態を維持する、請求項８に記載の方法。
【請求項１０】
前記論理演算の結果を導出する際に、累算機能を、前記メモリセルに格納されている前記データ値、及び前記複数の異なるメモリセルに格納されている前記複数のデータ値に対して実行する、請求項８に記載の方法。
【請求項１１】
論理演算を実行する方法であって：
第１演算フェーズを：
センス回路であって、前記センス回路が：
センスラインに接続され、かつ１次ラッチを含むセンスアンプと、
２次ラッチを含む演算コンポーネントと、を含む、前記センス回路に接続されるメモリセルアレイの第１ワードラインを活性化し、
前記センスアンプを活性化して、前記論理演算の第１入力に対応するデータ値が、前記第１ワードラインに接続され、かつ前記センスラインに接続されるメモリセルから前記１次ラッチに転送されるようにし、
前記センスアンプに接続され、かつ前記２次ラッチに接続される一対のパストランジスタを有効にし、
前記第２ラッチを前記一対のトランジスタが有効になっているままの状態で活性化して、前記第１入力に対応する前記データ値が前記２次ラッチに転送されるようにし、そして
前記第１ワードライン及びセンスアンプを非活性化して、前記一対のパストランジスタを無効にすることにより実行し、
第２演算フェーズを：
前記アレイの第２ワードラインを活性化し、
前記センスアンプを活性化して、前記論理演算の第２入力に対応するデータ値が、前記第２ワードラインに接続され、かつ前記センスラインに接続されるメモリセルから前記１次ラッチに転送されるようにし、
実行される特定の論理演算に基づいて、前記一対のパストランジスタのうちの一方のパストランジスタのみを有効にして、前記２次ラッチが、活性化されている状態を前記第２演算フェーズ中に保持するようにし、
前記第２ワードライン及び前記センスアンプを非活性化して、前記一対のパストランジスタのうちの前記一方のパストランジスタを無効にして、前記第２演算フェーズ後に、前記２次ラッチが、前記論理演算の結果に対応するデータ値、または前記論理演算の前記結果の反転結果に対応するデータ値のいずれかを格納することにより実行し、そして
最終演算フェーズを、前記論理演算の前記結果を前記演算コンポーネントから：
前記アレイ、
前記センスアンプ、及び
外部ロケーションのうちの少なくとも１つに転送することにより実行する、方法。
【請求項１２】
複数のメモリセルと、
前記複数のメモリセルと接続された第１センスラインと、
第２センスラインと、
前記第１センスライン及び前記第２センスラインと接続されるセンスアンプと、
第１入力ノード及び第２入力ノードを備えるクロスカップルラッチ回路と、
前記第１センスライン及び前記第１入力ノード間に設けられた第１パストランジスタと、
前記第２センスライン及び前記第２入力ノード間に設けられた第２パストランジスタと、を備え、
前記クロスカップルラッチ回路が保持する第１データと前記複数のメモリセルのうちの１つのメモリセルのデータに対応する前記センスアンプ回路で読み出された第２データとの論理演算を行う時に、前記第１パストランジスタ及び前記第２パストランジスタはいずれか一方が導通とされ他方が非導通とされるように制御される装置。
【請求項１３】
前記第１パストランジスタが導通とされ前記第２パストランジスタが非導通とされる時の論理演算と、前記第１パストランジスタが非導通とされ前記第２パストランジスタが導通とされる時の論理演算とは、互いに異なる論理演算となる請求項１２に記載の装置。
【請求項１４】
前記第１パストランジスタ及び前記第２パストランジスタは互いに等しい導電型のトランジスタである請求項１２または１３に記載の装置。
【請求項１５】
前記導電型はＮ型である請求項１４に記載の装置。
【請求項１６】
前記クロスカップルラッチ回路がデータを保持しない時に、前記第１パストランジスタ及び前記第２パストランジスタは共に導通とされて前記複数のメモリセルのうちの他のメモリセルのデータに対応する前記センスアンプで読み出された第３データを前記クロスカップルラッチ回路に転送する請求項１２乃至１５のいずれか一項に記載の装置。