(57)【要約】【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。【選択図】図１Ｂ
2013114305.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の配線層及びビアを積層して構成された半導体装置の配線構造セルであって、
前記複数の配線層の中間層に、平面形状が第１プロセス基準値を満たす四辺からなる矩形に形成された第１配線と、
前記中間層に前記第１配線の四辺から前記第１プロセス基準値を満たすよう離間し、平面形状が口字型に形成された第２配線と、
前記第１配線の上に前記第１配線に接して、平面形状が第２プロセス基準値を満たす四辺からなる矩形に形成された第１ビアと、
前記中間層の上層に前記第１ビアに接して、平面形状が前記第１プロセス基準値を満たす幅で前記第１配線の中心線に沿って伸長した矩形に形成された第３配線と、
前記第１配線の下に前記第１配線に接して、前記第１ビアと同じ平面形状に形成された第２ビアと、
前記中間層の下層に前記第２ビアに接して、前記第３配線と同じ平面形状に形成された第４配線と、を有し、
前記第２配線の対抗して延在する第１及び第２の直線部の第１及び第２の中心線間を前記配線構造セルのセルピッチとし、
前記第３配線及び前記第４配線の伸長方向の両端は、前記第１及び第２の中心線から前記口字型の内側へ前記第１プロセス基準値の半分を満たす第１及び第２の位置に形成されている、
半導体装置の配線構造セル。
【請求項２】
前記第１プロセス基準値は、前記第２プロセス基準値よりも大きく、
前記第１配線は、平面形状が前記第１ビア及び前記第２ビアを囲むように形成されている、
請求項１に記載の半導体装置の配線構造セル。
【請求項３】
複数の前記配線構造セルを前記セルピッチの間隔で配列し、
隣接する前記配線構造セル間において、前記上層で前記第３配線同士を接続するか、もしくは前記下層で前記第４配線同士を接続する接続配線を有する、
請求項１または２に記載の半導体装置の配線構造セル。
【請求項４】
請求項１乃至３のいずれか一項に記載の配線構造セルを配置する半導体装置のレイアウト設計タイミング調整方法であって、
クロック及びデータを入力する複数のフリップフロップを配置し、
前記複数のフリップフロップに到達するクロックの遅延時間を同じにするクロックツリーを構成し、
前記クロックツリーの遅延時間に基づき、当該クロックツリーに接続される前記フリップフロップに対するデータパスの遅延時間を算出し、
前記算出したデータパスの遅延時間に基づき、前記第２配線をＧＮＤ電位に接続し、前記第１配線と前記第２配線との間の発生する寄生容量を容量素子とし、前記第１ビア及び第２ビアを抵抗素子とする前記配線構造セルを、当該データパス上に配置し、
前記フリップフロップのタイミングを検証する、
半導体装置のレイアウト設計タイミング調整方法
【請求項５】
前記配線構造セルのデータパス上への配置では、
前記配線構造セルを複数配置し、前記複数配置した配線構造セル間を接続する前記上層もしくは前記下層の配線を配置する、
請求項４に記載の半導体装置のレイアウト設計タイミング調整方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の配線構造セルおよび半導体装置のレイアウト設計タイミング調整方法に関し、特に、半導体基板上に複数の配線層及びビアを積層した半導体装置の配線構造セルおよび半導体装置のレイアウト設計タイミング調整方法に関する。
【背景技術】
【０００２】
半導体装置のレイアウト設計では、タイミング制約を満たすようにタイミング調整を図りながらフリップフロップを含む回路の配置配線が行われている。このタイミング制約には、フリップフロップに対し供給されるデータがクロックよりどの程度前に確定すべきかを示すセットアップ制約と、フリップフロップに対し供給されるデータがクロックよりどの程度後まで保持されるべきかを示すホールド制約がある。
【０００３】
このセットアップ制約とホールド制約を満たすために、半導体チップ内部全域に分配されているクロックパスと、ある特定で小規模な領域で生成されたデータパスというような回路構成が異なる経路の遅延時間を合わせる必要がある。なお、クロックパスとはフリップフロップにクロックを供給するための経路であり、データパスはフリップフロップにデータを供給するための経路である。
【０００４】
一般的に遅延時間の調整は、クロックパスやデータパス上に遅延回路を挿入することで行われている。例えば、遅延回路によりタイミングを調整する従来技術として特許文献１が知られている。
【０００５】
図１７は、特許文献１に記載された、遅延時間を調整するための従来のバッファ回路ブロックを示している。図に示されるように、従来のバッファ回路ブロック９００は、入力部９０１と遅延調整部９０２と出力部９０３とから構成されている。従来のバッファ回路ブロック９００は、入力端子９０５が設けられた入力部９０１の入力端子容量と出力部９０３の負荷依存性も含む駆動能力を固定した状態で、遅延調整部９０２の遅延時間を所定範囲で変化させることができる構成となっている。
【０００６】
例えば、入力部９０１を所定のサイズＰＭＯＳとＮＭＯＳからなる第１のインバータＩＮＶ９０１で構成し、出力部９０３をそれぞれがｋ個ずつ並列に接続されてＰＭＯＳとＮＭＯＳからなる第３のインバータＩＮＶ９０３で構成し、遅延調整部９０２をＰＭＯＳとＮＭＯＳの組をｍ組（ＩＮＶ９２１〜ＩＮＶ９２ｍとする）並べて構成している。
【０００７】
従って、従来のバッファ回路ブロック９００の外形形状，外形寸法，入力端子９０５の位置，出力端子９０７の位置，入力部９０１と出力部９０３のレイアウトパターンを固定したままでも、遅延調整部９０２に並べられたＩＮＶ９２１〜ＩＮＶ９２ｍそれぞれのＰＭＯＳとＮＭＯＳをどのように接続するかにより、入力部９０１から出力部９０３までの遅延量を変化させることができると共に、出力信号の論理を入力信号の論理と同じにするか反転させるかも設定できるようになっている。
【０００８】
図１８は、特許文献１に記載された従来のバッファ回路ブロックを用いたタイミング調整方法を示している。
【０００９】
図１８に示されるように、従来のタイミング調整方法では、まず、図１７で示した、ブロックの外形形状，寸法、入／出力端子の位置、入力端子容量、出力部の負荷依存性も含めた駆動能力等が同じで遅延値のみが異なる複数のバッファ回路ブロックで構成された遅延調整ブロック群を回路ライブラリに登録する（Ｓ９１０）。この回路ライブラリを用いて、クロックネットを構成する各クロック経路の中に所定の信号遅延値を有する第１のバッファ回路を選択して挿入し、ＬＳＩの第１の回路接続情報を作成し（Ｓ９２０）、回路ライブラリ及び第１の回路接続情報に基づいて配置配線を行い第１のレイアウト情報を作成する（Ｓ９３０）。
【００１０】
次に、第１のレイアウト情報から抽出されたパラメータを含む所定の情報を用いてＬＳＩの実配線遅延シミュレーションを行い（Ｓ９４０）、実配線遅延シミュレーションで得られたシミュレーション結果からクロックネットを含む各経路の信号遅延値情報を抽出する（Ｓ９５０）。そして、抽出された各経路の信号遅延値を所定の規格値と比較すると共にクロックネットのスキューを所定の第１の規格値と比較しタイミングエラーの有無を判定し（Ｓ９６０）、タイミングエラーが検出された場合は、配置配線の変更を施して第２の回路接続情報及び第２のレイアウト情報を作成する（Ｓ９７０）。
【００１１】
少なくともクロックネットのスキューが第１の規格値以下になるまで、このＳ９７０と，Ｓ９４０と，Ｓ９５０と，Ｓ９６０とを繰り返し、全てのタイミングエラーが解消された時点で、このときの実配線遅延シミュレーションの結果から抽出されたクロックネットを構成する各クロック経路の信号遅延値が、所定の第１のクロック経路の信号遅延値に対して、その差が所定の第２の規格値を超えている第２のクロック経路を全て抽出し（Ｓ９８０）、全ての第２のクロック経路ついて、当該第２のクロック経路の信号遅延値と第１のクロック経路の信号遅延値との差が第２の規格値以下になるような信号遅延値を有する第２のバッファ回路を選択して当該第２のクロック経路中の第１のバッファ回路と置き換えて第３のレイアウト情報を作成し（Ｓ９９０）、最終レイアウト情報を作成する（Ｓ９９９）。これにより、図１７のバッファ回路ブロックを用いてタイミング調整を実施しタイミングエラーを収束させることができる。
【００１２】
なお、特許文献２には、ホールドエラーに係るデータの伝送経路に、制御信号によって電源供給及び遅延量が制御される可変遅延バッファ回路を挿入し、タイミング検証の結果に基づく要求遅延量及び動作モードに応じて可変遅延バッファ回路に供給する制御信号を決定することでタイミング調整を行うことが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−３３２６９３号公報
【特許文献２】特開２０１０−１５２７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記従来技術であるタイミング調整方法では、タイミングエラーやスキューエラーがあった場合に、ブロックの外形形状、寸法、入／出力端子位置、入力端子容量、出力部の負荷依存性も含めた駆動能力等が同じで遅延値のみが異なるバッファを複数準備して、バッファ置き換えを行うことでタイミングを調整している。
【００１５】
しかしながら、本願発明者は、遅延回路を挿入してタイミングを調整する従来技術では、半導体装置の動作条件（水準）の違いにより生じる遅延時間のバラツキが考慮されていないことを見出した。
【００１６】
したがって、従来技術では、半導体装置の動作条件（水準）の違いにより遅延時間にバラツキが発生した場合など様々な条件において、タイミング制約を満たすように適切に遅延時間を調整することが困難であるという問題があった。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置の配線構造セルは、半導体基板上に複数の配線層及びビアを積層して構成された半導体装置の配線構造セルであって、前記複数の配線層の中間層に、平面形状が第１プロセス基準値を満たす四辺からなる矩形に形成された第１配線と、前記中間層に前記第１配線の四辺から前記第１プロセス基準値を満たすよう離間し、平面形状が口字型に形成された第２配線と、前記第１配線の上に前記第１配線に接して、平面形状が第２プロセス基準値を満たす四辺からなる矩形に形成された第１ビアと、前記中間層の上層に前記第１ビアに接して、平面形状が前記第１プロセス基準値を満たす幅で前記第１配線の中心線に沿って伸長した矩形に形成された第３配線と、前記第１配線の下に前記第１配線に接して、前記第１ビアと同じ平面形状に形成された第２ビアと、前記中間層の下層に前記第２ビアに接して、前記第３配線と同じ平面形状に形成された第４配線と、を有し、前記第２配線の対抗して延在する第１及び第２の配線部の第１及び第２の中心線間を前記配線構造セルのセルピッチとし、前記第３配線及び前記第４配線の伸長方向の両端は、前記第１及び第２の中心線から前記口字型の内側へ前記第１プロセス基準値の半分を満たす第１及び第２の位置に形成されているものである。
【００１８】
本発明に係る半導体装置のレイアウト設計タイミング調整方法は、上記の配線構造セルを配置する半導体装置のレイアウト設計タイミング調整方法であって、クロック及びデータを入力する複数のフリップフロップを配置し、前記複数のフリップフロップに到達するクロックの遅延時間を同じにするクロックツリーを構成し、前記クロックツリーの遅延時間に基づき、当該クロックツリーに接続される前記フリップフロップに対するデータパスの遅延時間を算出し、前記算出したデータパスの遅延時間に基づき、前記第２配線をＧＮＤ電位に接続し、前記第１配線と前記第２配線との間の発生する寄生容量を容量素子とし、前記第１ビア及び第２ビアを抵抗素子とする前記配線構造セルを、当該データパス上に配置し、前記フリップフロップのタイミングを検証するものである。
【００１９】
本発明では、上記配線構造セルの寄生容量及び寄生抵抗により遅延時間を複数設定できるため、複数の動作条件においてもタイミング制約を満たすように調整することができる。
【発明の効果】
【００２０】
本発明によれば、複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することが可能な半導体装置の配線構造セル及び半導体装置のレイアウト設計タイミング調整方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】本発明の実施の形態１に係る配線構造セルの構成を示す平面図である。
【図１Ｂ】本発明の実施の形態１に係る配線構造セルの構成を示す断面図である。
【図１Ｃ】本発明の実施の形態１に係る配線構造セルの構成を示す等価回路図である。
【図２Ａ】本発明の実施の形態１に係る配線構造セルの接続構成を示す平面図である。
【図２Ｂ】本発明の実施の形態１に係る配線構造セルの接続構成を示す断面図である。
【図２Ｃ】本発明の実施の形態１に係る配線構造セルの接続構成を示す等価回路図である。
【図３Ａ】本発明の実施の形態１に係る配線構造セルの接続構成を示す平面図である。
【図３Ｂ】本発明の実施の形態１に係る配線構造セルの接続構成を示す断面図である。
【図３Ｃ】本発明の実施の形態１に係る配線構造セルの接続構成を示す等価回路図である。
【図４】本発明の実施の形態１に係る自動レイアウトシステムの構成を示す構成図である。
【図５】本発明の実施の形態１に係る自動レイアウトシステムの機能構成を示すブロック図である。
【図６】本発明の実施の形態１に係る自動レイアウトシステムで用いる水準表を示す図である。
【図７】本発明の実施の形態１に係るタイミング調整方法を示すフローチャートである。
【図８】本発明の実施の形態１に係るタイミング調整方法を比較して説明するためのレイアウトイメージ図である。
【図９】本発明の実施の形態１に係るタイミング調整方法を説明するためのレイアウトイメージ図である。
【図１０】本発明の実施の形態１に係るタイミング調整方法を説明するためのレイアウトイメージ図である。
【図１１】本発明の実施の形態１に係るタイミング調整方法を説明するためのレイアウトイメージ図である。
【図１２Ａ】本発明の実施の形態２に係る配線構造セルの構成を示す平面図である。
【図１２Ｂ】本発明の実施の形態２に係る配線構造セルの構成を示す断面図である。
【図１２Ｃ】本発明の実施の形態２に係る配線構造セルの構成を示す等価回路図である。
【図１３】本発明の実施の形態２に係るタイミング調整方法を示すフローチャートである。
【図１４】本発明の実施の形態２に係るタイミング調整方法を説明するためのレイアウトイメージ図である。
【図１５】本発明の実施の形態２に係るタイミング調整方法を説明するためのレイアウトイメージ図である。
【図１６Ａ】本発明の実施の形態３に係る配線構造セルの構成を示す平面図である。
【図１６Ｂ】本発明の実施の形態３に係る配線構造セルの構成を示す断面図である。
【図１６Ｃ】本発明の実施の形態３に係る配線構造セルの構成を示す等価回路図である。
【図１７】従来のバッファ回路ブロックの構成を示す回路ブロック図である。
【図１８】従来のタイミング調整方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
（本発明の実施の形態１）
以下、図面を参照して本発明の実施の形態１について説明する。本実施形態では、抵抗及び容量を調整可能な配線構造セルＨＳＣを用いてレイアウトを行い、タイミングの調整を図る。
【００２３】
まず、この配線構造セルＨＳＣについて説明する。図１Ａ〜図１Ｃは、本発明の実施の形態１に係る配線構造セルＨＳＣの構造を示している。この配線構造セルＨＳＣは、同一面積内で寄生抵抗と寄生容量が調整可能である。
【００２４】
図１Ａ〜図１Ｃにおいて、半導体基板から積層方向に数えた場合のメタル配線層をＭ１層、Ｍ２層、Ｍ３層、Ｍ４層とした場合の例を示している。Ｍ２層〜Ｍ４層は、回路が自動配置される回路層よりも上位の配線層に形成されている。
【００２５】
図１Ａは、配線構造セルＨＳＣのレイアウト平面図、図１Ｂは、図１Ａの点線Ａ−Ｂ断面図、図１Ｃは、配線構造セルＨＳＣの等価回路を示している。さらに、図１Ａ（１）は、全レイアウト層を平面表示し、図１Ａ（２）は、Ｍ４層を平面表示し、図１Ａ（３）は、Ｍ３層を平面表示し、図１Ａ（４）は、Ｍ２層を平面表示している。
【００２６】
配線構造セルＨＳＣでは、図１Ｂに示すように、図１Ａ（４）のＭ２層１３の上にＶＩＡ２層１６が形成され、その上に図１Ａ（３）のＭ３層１９及びＭ３層１２が形成され、その上に図１Ａ（２）のＶＩＡ３層１５が形成され、その上に図１Ａ（２）のＭ４層１１が形成されている。Ｍ２層１３、Ｍ３層１９、Ｍ３層１２、Ｍ４層１１は、メタル配線で形成されている。Ｍ３層１２とＭ４層１１とはＶＩＡ３層１５（第１ビア）により接続され、Ｍ２層１３とＭ３層１２とはＶＩＡ２層１６（第２ビア）により接続されている。
【００２７】
図１Ａに示すように、Ｍ３層（中間層）には、ＶＩＡ３層１５とＶＩＡ２層１６との間にＭ３層１９（第１配線）が形成されている。Ｍ３層１９は、平面形状がプロセス基準を満たすような矩形に形成されている。
【００２８】
ここで、プロセス基準（プロセスルール）とは、半導体装置を半導体基板上に積層して形成する際の基本となる値を規定したものであり、メタル配線やＶＩＡを形成可能な最小単位である。ここでは、図１Ａ（２）の基準値ｃ、図１Ａ（３）の基準値ａ、基準値ｂがプロセス基準であり、例えば、基準値ａ、ｂ、ｃは全て同じ値であるが、半導体プロセスによっては異なる値とすることも可能である。なお、矩形のＶＩＡ３層１５及びＶＩＡ２層１６のプロセス基準は、基準値ａ，ｂ，ｃよりも小さい。
【００２９】
つまり、Ｍ３層１９の平面形状は、各四辺を基準値ｂの長さとする矩形である。Ｍ３層１９が形成される基準値ｂは、ＶＩＡ３層１５及びＶＩＡ２層１６の基準値よりも大きい囲みプロセス基準でもある。したがって、Ｍ３層１９は、図１Ａでは、ＶＩＡ３層１５及びＶＩＡ２層１６と同じ大きさとなっているが、実際には、ＶＩＡ３層１５及びＶＩＡ２層１６よりも大きく、ＶＩＡ３層１５及びＶＩＡ２層１６を囲むように形成されている。
【００３０】
さらに、Ｍ３層には、Ｍ３層１９から基準値ａのプロセス基準分離れた位置に、Ｍ３層１９の周囲を囲むようにリング状のＭ３層１２（第２配線）が形成されている。Ｍ３層１２は、Ｍ３層１９の各辺から基準値ａ離れて形成され、平面形状が所定幅の４つの直線部を接続した略口字型となっている。例えば、Ｍ３層１２の直線部の幅は、プロセス基準（基準値ａ）の幅である。言い換えると、Ｍ３層１２は、矩形のメタル配線であり、その中央に、Ｍ３層１９から基準値ａ離れた大きさの開口部を有しているともいえる。
【００３１】
ここでは、Ｍ３層１２の対抗する２つの直線部の中心線の間が、配線構造セルＨＳＣの大きさであるセルピッチとなる。すなわち、Ｍ３層１２において、Ｙ方向に延びる２直線部の中心線Ｘ１とＸ２の間が、Ｘ方向のピッチであるセルピッチｘである。また、Ｍ３層１２において、Ｘ方向に延びる２直線部の中心線Ｙ１とＹ２の間が、Ｙ方向のピッチであるセルピッチｙである。
【００３２】
Ｍ４層には、平面形状をＸ方向に所定幅で延びた長方形とするＭ４層１１（第３配線）が形成されている。Ｍ４層１１は、Ｍ３層１９のＸ方向に延びる辺（矩形に対し相対するどちらか一方の辺）に対して平行に、つまり、Ｍ３層１９の中心線に沿って伸張形成されている。Ｍ４層１１のＹ方向の幅が、基準値ｃのプロセス基準を満たす大きさである。Ｍ４層１１が形成される基準値ｃは、ＶＩＡ３層１５及びＶＩＡ２層１６の基準値よりも大きい囲みプロセス基準でもある。
【００３３】
例えば、セルピッチｘ方向の伸長とした場合、セルピッチｘに対しプロセス基準値（例えば基準値ｂ）の半分の距離までＭ４層１１が形成されている。すなわち、Ｍ４層１１は、Ｍ３層１２の２直線部の中心線であるＸ１の近傍からＸ２の近傍まで延在しており、Ｘ１とＭ４層１１のＸ１側端部との間隔は基準値ｂの半分の距離であり、Ｘ２とＭ４層１１のＸ２側端部との間隔も基準値ｂの半分の距離である。
【００３４】
後述するように、複数の配線構造セルＨＳＣを隣接配置した場合に、隣接するＭ４層１１間の間隔がプロセス基準（基準値ｂ）となり、必要に応じてＭ４層１１間にプロセス基準のメタル配線が形成されて、Ｍ４層１１間が接続されることになる。
【００３５】
また、Ｍ２層には、Ｍ４層と同一形状となるＭ２層１３（第４配線）が形成される。すなわち、Ｍ２層には、Ｍ４層と同様に、平面形状をＸ方向に所定幅で延びた長方形とするＭ２層１３が形成されている。
【００３６】
なお、ここでは、図中Ｍ２層、Ｍ４層矩形の伸長方向である長辺方向をセルピッチｘ、短辺方向をセルピッチｙとしている。
【００３７】
また、リング状のＭ３層１２と中心部のＭ３層１９の間には寄生容量Ｃが両サイドに形成され、ＶＩＡ３層１５とＶＩＡ２層１６は抵抗体となる。すなわち、Ｍ３層１９とＭ３層１２との間には、シリコンや酸化膜などが形成されて寄生容量が生じ、ＶＩＡ３層１５及びＶＩＡ２層１６は、メタル等で形成されて寄生抵抗が生じている。
【００３８】
したがって、配線構造セルＨＳＣの等価回路は、図１Ｃに示すような寄生容量と寄生抵抗で構成される。Ｍ２層１３の一端を端子Ｔａとし、上層で重なっているＭ４層１１の逆側の端子を端子Ｔｂとし、Ｍ２層１３の配線抵抗をＭ２ｒ、Ｍ４層１１の配線抵抗をＭ４ｒ、ＶＩＡ３層１５とＶＩＡ２層１６の抵抗をＶＩＡｒとすると、端子Ｔａと端子Ｔｂの間に、Ｍ２層寄生抵抗Ｍ２ｒ、ＶＩＡ２層寄生抵抗ＶＩＡｒ、ＶＩＡ３層寄生抵抗ＶＩＡｒ、Ｍ４層寄生抵抗Ｍ４ｒが直列に接続された構成となる。さらに、ＶＩＡ２層寄生抵抗ＶＩＡｒとＶＩＡ３層寄生抵抗ＶＩＡｒとの接続点に２つの寄生容量Ｃが接続された構成となる。
【００３９】
そうすると、リング状のＭ３層１２をＧＮＤに接続した場合、端子Ｔａから端子Ｔｂへの配線に次の式１の抵抗・容量（ＲＣ）が付加される。
Ｍ２ｒ＋２ＶＩＡｒ＋Ｍ４ｒ＋２Ｃ  （ここでＶＩＡｒ＞＞Ｍ２ｒ、Ｍ４ｒとなる）・・・（式１）
【００４０】
本実施形態では、図１Ａ〜図１Ｃに示した配線構造セルＨＳＣを基本構造として、Ｍ３層１２をＧＮＤ電位に接続し、Ｍ２層１３とＭ４層１１に信号線を接続し、セルピッチｘ、ｙで複数個並べた状態でレイアウト設計しタイミング調整を行う。
【００４１】
次に、配線構造セルＨＳＣを複数配置し接続する構成例を説明する。図２Ａ〜図２Ｃは、配線構造セルＨＳＣをセル配置ピッチ（セルピッチｘ）に合わせて、配線構造セルＨＳＣ１〜５の順に５セルを隣接配置し、さらに、Ｍ２層とＭ４層に配線構造セルＨＳＣ間を接続する配線を追加した例である。図２Ａはレイアウト平面図、図２Ｂは図２Ａの点線Ａ−Ｂ断面図、図２Ｃは等価回路である。なお、追加配置されるＭ２層３２及びＭ４層３１は、回路が自動配置される回路層よりも上位の上位階層配線である。
【００４２】
図２Ａ、図２Ｂに示すように、Ｍ２層３２が、配線構造セルＨＳＣ１の配線構造セルＨＳＣ２側と反対側の端（端子Ｔａとする）、配線構造セルＨＳＣ２と配線構造セルＨＳＣ３の間、配線構造セルＨＳＣ４と配線構造セルＨＳＣ５の間において、Ｍ２層１３を接続するように、追加配置されている。なお、Ｍ２層３２とＭ３層１２との間に寄生容量Ｃが生じる。
【００４３】
また、Ｍ４層３１が、配線構造セルＨＳＣ１と配線構造セルＨＳＣ２の間、配線構造セルＨＳＣ３と配線構造セルＨＳＣ４の間、配線構造セルＨＳＣ５の配線構造セルＨＳＣ４側と反対側の端（端子Ｔｂとする）において、Ｍ４層１１を接続するように、追加配置されている。なお、Ｍ４層３１とＭ３層１２との間に寄生容量Ｃが生じる。
【００４４】
そうすると、図２Ａ及び図２Ｂの等価回路は、図２Ｃに示すように、配線構造セルＨＳＣの各要素を全て直列接続した構成となり、等価回路の抵抗、容量値は次の式２に示すようになる。なお、各寄生抵抗、寄生容量は図１Ｃと同様である。
５Ｍ２ｒ＋１０ＶＩＡｒ＋５Ｍ４ｒ＋１６Ｃ＝５（Ｍ２ｒ＋２ＶＩＡｒ＋Ｍ４ｒ＋２Ｃ）＋６Ｃ  ・・・（式２）
このように、図２Ａ〜図２Ｃの配線構造セルにおける容量・抵抗値は、図１Ａ〜図１Ｃの基本配線構造セルの（式１）と比較して約５倍となる。
【００４５】
図３Ａ〜図３Ｃは、図２Ａ〜図２Ｃと同様に配線構造セルＨＳＣを５セル（ＨＳＣ１〜５）隣接配置し、Ｍ２層３２、Ｍ４層３１を全ての配線構造セルＨＳＣ間に配置した例である。図３Ａはレイアウト平面図、図３Ｂは、図３Ａの点線Ａ−Ｂ断面図、図３Ｃは等価回路である。
【００４６】
図３Ａに示すように、Ｍ２層３２が、配線構造セルＨＳＣ１の配線構造セルＨＳＣ２側と反対側の端（端子Ｔａとする）、配線構造セルＨＳＣ１と配線構造セルＨＳＣ２の間、配線構造セルＨＳＣ２と配線構造セルＨＳＣ３の間、配線構造セルＨＳＣ３と配線構造セルＨＳＣ４の間、配線構造セルＨＳＣ４と配線構造セルＨＳＣ５の間において、Ｍ２層１３を接続するように、追加配置されている。なお、Ｍ２層３２とＭ３層１２との間に寄生容量Ｃが生じる。
【００４７】
また、Ｍ４層３１が、配線構造セルＨＳＣ１と配線構造セルＨＳＣ２の間、配線構造セルＨＳＣ２と配線構造セルＨＳＣ３の間、配線構造セルＨＳＣ３と配線構造セルＨＳＣ４の間、配線構造セルＨＳＣ４と配線構造セルＨＳＣ５の間、配線構造セルＨＳＣ５の配線構造セルＨＳＣ４側と反対側の端（端子Ｔｂとする）において、Ｍ４層１１を接続するように追加配置されている。なお、Ｍ４層３１とＭ３層１２との間に寄生容量Ｃが生じる。
【００４８】
そうすると、図３Ａ及び図３Ｂの等価回路は、図３Ｃに示すように、配線構造セルＨＳＣの各要素を直列接続するとともに並列接続した構成となり、抵抗値・容量値は次の式３に示すようになる。なお、各寄生抵抗、寄生容量は図１Ｃと同様である。
Ｍ２ｒ＋（２ＶＩＡｒ÷５）＋Ｍ４ｒ＋２０Ｃ    ・・・（式３）
このように、図３Ａ〜図３Ｃの配線構造セルにおける容量・抵抗値を、図２Ａ〜図２Ｃの配線構造セルの（式２）と比較すると、抵抗値を削減し、容量値を増加した構成となっている。
【００４９】
ここで、上記式２、式３の算出例を説明する。算出に用いた各パラメータの１例は次の通りである。
配線抵抗（Ｍ２ｒ，Ｍ４ｒ）：０．５Ω
ＶＩＡ抵抗（ＶＩＡｒ）:５Ω
寄生容量（Ｃ）：０．２ｆＦ／箇所
配線幅：０．５ｕｍ、配線長：ＶＩＡ−ＶＩＡ間距離：１ｕｍ
【００５０】
図２Ａ〜図２Ｃの配線構造セルにおける寄生抵抗・容量算出結果は、上記式２より次のようになる。
５Ｍ２ｒ＋１０ＶＩＡｒ＋５Ｍ４ｒ＋１６Ｃ＝５（Ｍ２ｒ＋２ＶＩＡｒ＋Ｍ４ｒ＋２Ｃ）＋６Ｃ
Ｒ１＝５６（直列抵抗成分１０×０．５Ω＋１０×５Ω）＝５５Ω
Ｃ１＝０．２×１６＝３．２ｆＦ＝１６Ｃ
【００５１】
また、図３Ａ〜図３Ｃの配線構造セルにおける寄生抵抗・容量算出結果は、上記式３より次のようになる。
Ｍ２ｒ＋（２ＶＩＡｒ÷５）＋Ｍ４ｒ＋２０Ｃ  Ｒ２＝２（直列抵抗成分２×０．５Ω）＋２（並列抵抗成分  １０Ω／５並列）＝３Ω
Ｃ１＝０．２×２０＝４．０ｆＦ＝２０Ｃ
このように、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃのように、配線構造セルを複数配列してＭ２層３２、Ｍ４層３１の配置箇所を変更することで、同一面積内で抵抗値３〜５５Ω、容量値３．２〜４．０ｆＦの範囲で可変することが可能である。これにより、抵抗値と容量値の変動範囲内で遅延合わせに必要な時定数（ＲＣ）を複数選択することができる。なお、Ｍ２層３２とＭ４層３１の数を任意に選択することで、さらに複数の時定数を選択することが可能である。例えば、Ｍ２層３２とＭ４層３１をそれぞれ４個としてもよい。
【００５２】
また、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃにおいて、平面図のＭ３層１２をＧＮＤ電位で信号配線周囲に配置することで、自動レイアウトツールで引かれる信号配線が近づけないため隣接配線の影響を受けにくく、配線セル同士の寄生容量値を均一にすることができ、複数のデータパスに適用しても同様の遅延調整が容易に実現できる。
【００５３】
次に、上記配線構造セルＨＳＣをレイアウトしタイミング調整を行う自動レイアウトシステムについて説明する。図４は、本発明の実施の形態１に係る自動レイアウトシステムの構成図である。図４に示すように、自動レイアウトシステム１００は、コンピュータ装置１１０とサーバ１１４と記録媒体１１５とネットワーク１１６とで構成される。
【００５４】
記録媒体１１５は、実行プログラムの提供に供されるサーバ１１４に保持されている。サーバ１１４は、インターネットなどのネットワーク１１６を介してエンジニアリングワークステーションなどのコンピュータ装置１１０に接続される。
【００５５】
記録媒体１１５に格納されている実行プログラムは、ネットワーク１１６を介してコンピュータ装置１１０にダウンロードされる。ダウンロードされたプログラムは、コンピュータ装置１１０のローカルなハードディスク或はメモリなどにストアされて実行処理を行う構成になっている。記録媒体１１５に格納されている実行プログラムは、図７に後述する処理を行うものであり、コンピュータ装置１１０で、各々シリアルに処理を行う構成になっている。
【００５６】
図５は、本発明の実施の形態１に係る自動レイアウトシステムの機能ブロック図である。この自動レイアウトシステム１００は、主に図４のコンピュータ装置１１０においプログラムが実行されることで実現されている。
【００５７】
図５に示すように、この自動レイアウトシステム１００は、制御部２００と記憶部２１０を備えている。例えば、制御部２００は、コンピュータ装置１１０におけるＣＰＵ等の制御装置からなり、記憶部２１０は、コンピュータ装置１１０のメモリやハードディスク等の記憶装置からなる。
【００５８】
そして、記憶部２１０に、サーバ１１４からダウンロードされた実行プログラムが格納されており、制御部２００がプログラムを実行することで、各ブロックが実現される。
【００５９】
記憶部２１０には、レイアウトデータ２１２及びライブラリ２１３を含む自動レイアウト設計タイミング調整入力情報２１１が格納されている。なお、記憶部２１０には、自動レイアウトシステム１００、制御部２００の処理に必要な各種データが記憶されている。
【００６０】
レイアウトデータ２１２は、半導体装置のレイアウト面における配置配線データであり、配置されるセル・回路の位置、セル・回路間を接続する配線の位置等が含まれている。
【００６１】
ライブラリ２１３は、ゲート遅延情報やセルに関する情報が含まれている。セルに関する情報として、各セルの構造、特性、サイズ、端子位置等が記述されている。ライブラリ２１２には、特に、本発明の配線構造セルＨＳＣの情報が含まれている。例えば、ライブラリ２１２は、サーバ１１４からダウンロードされて格納される。
【００６２】
制御部２００は、クロックＴＲＥＥ構成部２０１、データパス時定数算出部２０２、配線構造セル配置配線部２０３、タイミング検証部２０４を備えている。なお、制御部２００には、その他、回路を自動配置する自動配置配線部（自動レイアウトツール）など、自動レイアウトに必要な構成が含まれている。
【００６３】
クロックＴＲＥＥ構成部２０１は、クロックの入力から複数のフリップフロップまでの接続経路であるクロックＴＲＥＥを構成する。データパス時定数算出部２０２は、データの入力から複数のフリップフロップまでの接続経路であるデータパスについて時定数を算出する。
【００６４】
配線構造セル配置配線部２０３は、データパスの時定数が所定水準を満たすように、データパスに配線構造セルＨＳＣを配置配線する。
【００６５】
ここで、水準とは、温度や電源電圧が異なる半導体装置の動作条件であり、高速で動作可能な水準と低速で動作可能な水準が規定される。図６は、本発明で用いる水準の水準表を示している。図６に示すように、この例では、水準１を電圧高（１．１Ｖ）、トランジスタの閾値小、温度低（−４０度）とし、水準２を電圧中（１．０Ｖ）、トランジスタの閾値中、温度中（２５度）とし、水準３を電圧低（０．９Ｖ）、トランジスタの閾値高、温度高（１１０度）としている。水準１は、半導体装置が最も高速に動作可能な条件であり、水準３は、半導体装置が最も低速に動作可能な条件である。これらの水準において、必要な時定数を満たすように配線構造セルＨＳＣを配置する。最も動作条件の良い水準１の場合と、最も動作条件の悪い水準３の場合とで、タイミング制約を満たすことができれば、中間の水準である水準２の場合でも、タイミング制約を満たすことになるため、以下では、水準１と水準３を考慮した例について説明するが、水準２やその他の水準を考慮してタイミング調整を行ってもよい。
【００６６】
タイミング検証部２０４は、配線構造セルＨＳＣが配置配線されたレイアウトについて、タイミング制約を満たすかどうかタイミング検証を行う。
【００６７】
次に、自動レイアウトシステム１００の動作について説明する。まず、図７を用いて、自動レイアウトシステム１００により実行される自動レイアウト設計処理（タイミング調整処理）の流れを説明する。
【００６８】
図７に示すように、自動レイアウトシステム１００において、自動レイアウト設計処理（タイミング調整処理）が開始されると、クロックＴＲＥＥ構成部２０１は、レイアウトデータ２１２及びライブラリ２１３を含む自動レイアウト設計タイミング調整入力情報２１１を入力情報として、タイミング調整が必要な複数のフリップフロップに到達するまでのクロックパス遅延時間が同じになるようなクロックＴＲＥＥ構造を構成する（ステップＳ１０）。
【００６９】
次に、データパス時定数算出部２０２は、確定させたクロック信号遅延に合わせ込むデータパスの遅延時間を実現する時定数を算出する（ステップＳ２０）。すなわち、クロックＴＲＥＥとデータパスの遅延時間を合わせるため、構築したクロックＴＲＥＥの遅延時間に基づいて、異なる水準でもデータパスの遅延時間を満たすために必要となる時定数を算出する。例えば、クロックＴＲＥＥの配線の時定数とデータパスの配線の時定数を同じにすれば、クロックＴＲＥＥとデータパスの遅延時間を合わせることができる。また、クロックＴＲＥＥのインバータとデータパスのインバータの駆動能力を考慮してもよい。一般にデータパスのインバータは駆動能力が低いため、データパスの時定数も同じ比率で低くすることで、さらに遅延時間を合わせることができる。
【００７０】
次に、配線構造セル配置配線部２０３は、必要な時定数を満たすために本発明の配線構造セルＨＳＣをデータパスに必要な個数をアレイ配置し、上位階層で必要な箇所に配線を追加したレイアウトを構成する（ステップＳ３０）。すなわち、図２Ａ〜図２Ｃ，図３Ａ〜図３Ｃで示したように、配線構造セルＨＳＣの配列数、追加配線の配置箇所により、抵抗値及び容量値を調整し、各水準のデータパスに必要となる時定数を実現するように、配線構造セルＨＳＣを配置配線する。
【００７１】
次に、一旦各パス遅延時間検証（タイミング検証）を実施し、タイミング的に問題ないかを判定する（ステップＳ４０）。タイミング検証において問題があった場合は、データパス遅延時間を遅らせるか早めるかの判断をタイミング検証結果レポートを元に行い、その遅延時間を実現する時定数を実現する配線セルに変更して再度タイミング検証を実施し、タイミング検証で問題がなくなるまで繰り返して、タイミング調整が完了したレイアウトデータ２１２とライブラリ２１３を自動レイアウト設計タイミング調整出力情報２１１に出力して完了する
【００７２】
一般的には１度目のタイミング検証にてデータパスの時定数と遅延時間の関係が把握でき、必要であれば補正係数を考慮することができ、２回目以降は微調整で対応できるためタイミング調整回数は２〜３回程度で収束することが可能である。
【００７３】
ここで、本発明の動作を詳細に理解するため、従来技術を用いてクロックパスとデータパスのタイミング調整を行った参考例と、本発明を用いてクロックパスとデータパスのタイミング調整を行った場合の具体例とを説明する。
【００７４】
図８は、従来技術を用いてクロックパスとデータパスのタイミングを調整した参考例のレイアウトイメージを示している。
【００７５】
図８に示すように、フリップフロップ４０のクロックＣＫに対し、クロックＣＫ１を供給するクロックパス（クロックＴＲＥＥ）５３が構築され、フリップフロップ４０のデータＤに対し、データＤ１を供給するデータパス６３が構築される。クロックパス５３では、インバータとして４個のクロックパス用インバータＩＮＶ５１がクロックパス配線５２により接続されており、データパス６３では、インバータとして４個のデータパス用インバータＩＮＶ６１がデータパス配線６２により接続されている。
【００７６】
タイミング制約を満たすためクロックパス５３とデータパス６３の遅延時間を合わせる必要がある。例えば、図６の水準１の条件ではクロックパス遅延時間を３００ｐｓ、データパス遅延時間を３００ｐｓに合わせる必要があり、この場合、ゲート段数の合わせこみとデータパス用インバータＩＮＶ６１の駆動能力を調整することで、遅延時間を合わせることができる。
【００７７】
しかし、図６の水準３では最も低速な動作条件となり動作時間にばらつきが生じるため、遅延時間が大きくずれる。この例では、クロックパスの遅延時間が４５０ｐｓであり、データパスの遅延時間が３５０ｐｓであるため、データパスの遅延時間を４５０ｐｓに合わせる必要が生じる。この水準ばらつきによる遅延変動は、ゲート遅延変動分と配線部遅延変動の総和で決まるものである。このため、図８の従来技術のようにゲート段数を合わせても配線分遅延変動分を吸収することができない。
【００７８】
また、低い周波数帯（１０ＫＨｚ〜１００ＭＨｚ）においては、クロックに対するフリップフロップのセットアップとホールドの推移可能範囲（以降ＷＩＮＤＯＷ幅と記す）はある程度ゲート段数追加や冗長素子追加などで対応できていた。しかし、近年動作周波数は向上してきており、高周波帯（５００ＭＨｚ〜１ＧＨｚ）においては、従来のようにゲート段数での調整方法では、調整単位が大きくなるため遅延時間の調整が難しくなってきている。
【００７９】
そこで、本発明では、上述の配線構造セルＨＳＣを用いることで、近年の高周波製品において、上述したＷＩＮＤＯＷ幅を満たすようなタイミング調整を可能にする。
【００８０】
図９は、図７で説明した本発明の実施の形態１の自動レイアウト設計処理によりクロックパスとデータパスのタイミングを配線構造セルＨＳＣにより調整したレイアウトイメージを示している。
【００８１】
図９は、図８と同様、フリップフロップ４０のクロックＣＫとデータＤの入力に対し、クロックＣＫ１とデータＤ１がクロックパス用インバータＩＮＶ５１、データパス用インバータＩＮＶ６１を４個経由して接続された例であり、図７の流れに沿って動作を説明する。
【００８２】
ステップＳ１０におけるクロックＴＲＥＥ構造の構成では、具体的に、図９のフリップフロップ４０のクロックＣＫへのクロックパス（クロックＴＲＥＥ）５３を構成する。複数のフリップフロップへのクロック信号遅延を合わせる時定数を求め、クロックパス５３では、クロックＣＫ１のクロックパス用インバータＩＮＶ５１への最初の入力からフリップフロップ４０のクロックＣＫへ到達するまで、４段のクロックパス用インバータＩＮＶ５１をクロックパス配線５２により接続する。
【００８３】
次に、ステップＳ２０におけるデータパスの時定数の算出では、具体的に、ステップＳ１０で求めたクロックパス配線５２から算出した時定数に基づき、クロックパスとデータパスの遅延時間を合わせるため、データパス配線６２に必要な時定数を求める。最も高速な水準１と最も低速な水準３とで、クロックパスとデータパスの遅延時間が合うような時定数を求める。クロックパス５３の時定数は、水準１で３００ｐｓ、水準３で４５０ｐｓの遅延となる時定数であり、データパス６３の時定数も、同様に、水準１で３００ｐｓ、水準３で４５０ｐｓの遅延となる時定数とする。このとき、クロックパス配線の時定数をデータパス配線の時定数とし、さらに、クロックパス用インバータＩＮＶとデータパス用インバータＩＮＶの駆動能力の比に応じた時定数をデータパス配線の時定数とする。
【００８４】
次に、ステップＳ３０における配線構造セルＨＳＣの配置配線では、具体的に、クロックパスで定まる時定数は水準１で３００ｐｓ、水準３で４５０ｐｓの遅延となる時定数であり、これに合わせて、データパスの時定数が水準１で３００ｐｓ、水準３で４５０ｐｓの遅延となる時定数になるよう、データパス配線６７に配線構造セルＨＳＣの配列数、接続箇所を決定し配置配線する。上記、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃの算出例で説明したように、配線構造セルＨＳＣの配列数、接続箇所により、抵抗値及び容量値を複数選択できるため、ステップＳ２０で算出した時定数となるように配線構造セルの配置・接続構成を決定する。
【００８５】
このようにして、本発明の配線構造セルＨＳＣを配置し水準を考慮してタイミングを調整することができる。
【００８６】
さらに、図１０及び図１１を用いて、本発明の配線構造セルＨＳＣを自動レイアウト素子配置イメージに配置した状態（レイアウト平面）の具体例について説明する。図１０及び図１１における各符号は、図９に対応している。
【００８７】
図１０及び図１１では、２つのデータパス用インバータＩＮＶ６１の間を、回路層よりも上位の配線層のダミー配線セル６６（配線構造セルＨＳＣ）により接続する。データパス用インバータＩＮＶ６１の間に複数のダミー配線セル６６（配線構造セルＨＳＣ）を配置し、ダミー配線セル６６間を配線セル間追加配線６５（Ｍ２層３２、Ｍ４層３１）により接続する。なお、この配線構造セルＨＳＣの配置と接続については、図２Ａ〜図２Ｃや図３Ａ〜図３Ｃと同様である。図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃでは、配線構造セルＨＳＣをＸ方向に配置接続する例を説明したが、Ｍ２層、Ｍ４層をＹ方向に配線して図１０のようにＹ方向に配置接続することも可能である。
【００８８】
図１０では、データパス用インバータＩＮＶ６１ａとデータパス用インバータＩＮＶ６１ｂ、データパス用インバータＩＮＶ６１ｂとデータパス用インバータＩＮＶ６１ｃの間がＹ方向に４セルのセルピッチ分離れている。なお、ここでは、自動レイアウトセル配置位置８の幅が、セルピッチとなっている。
【００８９】
データパス用インバータＩＮＶ６１ａとデータパス用インバータＩＮＶ６１ｂは、Ｙ方向に並ぶ４つのダミー配線セル６６を介して接続され、さらに、データパス用インバータＩＮＶ６１ｂとデータパス用インバータＩＮＶ６１ｃも、Ｙ方向に並ぶ４つのダミー配線セル６６を介して折り返し接続されている。データパス用インバータＩＮＶ６１ａとデータパス用インバータＩＮＶ６１ｂを接続するダミー配線セル６６の層と、データパス用インバータＩＮＶ６１ｂとデータパス用インバータＩＮＶ６１ｃを接続するダミー配線セル６６の層とは、同じ配線層であり、自動配置セル７の上位層に形成されている。
【００９０】
また、図１１では、データパス用インバータＩＮＶ６１ａとデータパス用インバータＩＮＶ６１ｂ、データパス用インバータＩＮＶ６１ｂとデータパス用インバータＩＮＶ６１ｃの間がＹ方向に２セルのセルピッチ分離れている。
【００９１】
データパス用インバータＩＮＶ６１ａとデータパス用インバータＩＮＶ６１ｂは、Ｘ方向に並ぶ４つのダミー配線セル６６を介して接続され、さらに、データパス用インバータＩＮＶ６１ｂとデータパス用インバータＩＮＶ６１ｃも、Ｘ方向に並ぶ４つのダミー配線セル６６を介して接続されている。この場合も、データパス用インバータＩＮＶ６１ａとデータパス用インバータＩＮＶ６１ｂを接続するダミー配線セル６６の層と、データパス用インバータＩＮＶ６１ｂとデータパス用インバータＩＮＶ６１ｃを接続するダミー配線セル６６の層とは、同じ配線層であり、自動配置セル７の上位層に形成されている。
【００９２】
なお、図１１では、データパス用インバータＩＮＶ６１ａから、Ｘ方向に４つのダミー配線セル６６を経由し、さらに、Ｙ方向に１つのダミー配線セル６６を跨いで、データパス用インバータＩＮＶ６１ｂに接続される。さらに、データパス用インバータＩＮＶ６１ｂから、Ｘ方向に４つのダミー配線セル６６を経由し、さらに、Ｙ方向に１つのダミー配線セル６６を跨いで、データパス用インバータＩＮＶ６１ｃに接続される。Ｙ方向に１つのダミー配線セル６６を跨いで接続するため、ダミー配線セル６６のさらに上層に配線を形成し、この上層配線により接続する。図１１では、４つのダミー配線セル６６と４つのダミー配線セル６６とを隣接して配置するため、レイアウト面積が小さいが、寄生容量成分が大きくなる可能性がある。例えば、寄生容量の影響を低く抑える必要がある場合、図１０のレイアウトを採用し、レイアウト面積を小さくする必要がある場合、図１１のレイアウトを採用する。
【００９３】
図１０及び図１１のように、自動レイアウト設計により自動配置セル７に部品セルが配置され、この自動配置セル７よりも上の層に、本発明の配線構造セルＨＳＣを配置する。これにより、配線構造セルの下層の領域に部品セルを配置できる領域として有効利用することができ、面積を増加させることなく、水準ばらつきを考慮したタイミング調整を実現できる。
【００９４】
また、同じ遅延調整が必要な箇所に対しては、従来技術ではフラット階層でのレイアウト設計で数十箇所に対して全ての箇所に同じレイアウト修正を行っていたが、図１Ａ〜図１Ｃに示す配線構造セルＨＳＣをセル化して配置することでセルの差し替えにて一括修正対応可能なため、自動レイアウト設計において大幅な工数削減を実現できる。
【００９５】
以上のように本実施形態では、図１Ａ〜図１Ｃの配線構造セルＨＳＣを用いて、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃのように配置配線することで、同一面積内で抵抗値、容量値を可変に設定することができる。このため、クロックパスとデータパスの遅延時間を合わせる際に、複数の水準に必要となる時定数を満たすように、配線構造セルＨＳＣを配置配線し、複数の水準でもタイミング制約を満たすようにタイミングを調整することができる。
【００９６】
したがって、自動レイアウト設計での水準ばらつき時の遅延調整を冗長素子配置なしで面積最小化かつ短ＴＡＴ（Turn Around Time）で容易に実現が可能となる。
【００９７】
（本発明の実施の形態２）
以下、図面を参照して本発明の実施の形態２について説明する。実施の形態１の配線構造セルは図１Ａ〜図１Ｃに示す基本の配線構造セルＨＳＣを複数アレイし、接続配線をその後追加した処理であったが、本実施形態では、予め複数の配線構造セルと接続配線を組み合わせた配線構造セル群ＨＳＣＡを設けておき、レイアウト設計では配線構造セル群を入れ替える処理のみとした点が異なる。
【００９８】
図１２Ａ〜図１２Ｃは、本発明の実施の形態２に係る配線構造セル群ＨＳＣＡの構成を示している。この配線構造セル群ＨＳＣＡは、図２Ａ〜図２Ｃと同じＭ２層〜Ｍ３層〜Ｍ４層の３層構造をセル化した配線構造であり、Ｍ４層３１（最上位層）とＭ２層３２（最下位層）のパターンを変更することにより、同一面積内で寄生抵抗と寄生容量の調整が実現できる構造である。図１２Ａ〜図１２Ｃの配線構造セルの構成は、図２Ａ〜図２Ｃと同様であり、セル階層が異なるだけあるため、説明を省略する。なお、実施の形態１と同様にＭ２層３２、Ｍ４層３１の数は任意に可能である。
【００９９】
図１２Ａ〜図１２Ｃの基本となる配線構造セル群において、Ｍ３層１２をＧＮＤ電位に接続し、Ｍ２層１３とＭ４層１１に信号線を接続した配線セルを本発明の実施の形態に係るレイアウト設計に適用する。
【０１００】
図１３は、本発明の実施の形態２に係る配線構造セル群を用いてタイミング調整を行うフローチャートである。実施の形態１との違いは、ステップＳ３１において、指定された時定数を実現するダミー配線セル群（配線構造セル群）を配置する。具体的には、図９で示したようなクロックパス配線５２から算出した時定数にデータパス配線６２で決まる時定数を合わせ込むための配線構造セル群ＨＳＣＡをデータパス配線６２の箇所に配置するレイアウト構成となる。
【０１０１】
図１４及び図１５は、図１２Ａ〜図１２Ｃの配線構造セル群ＨＳＣＡを配置した状態を示している。実施の形態１では、図１０及び図１１のように、複数のダミー配線セル６６によりタイミング調整を行った。
【０１０２】
本実施形態では、図１４に示すように、図１１でＹ方向に複数配置されたダミー配線セル６６に代えて、縦置きのダミー配線セル群τを配置する。このダミー配線セル群τは、予め４つの配線構造セルをＹ方向に接続した状態のセルである。時定数の異なるダミー配線セル群τ１、τ２、τ３を用意しておき、ダミー配線セル群τを差し替えることでタイミング調整を行う。
【０１０３】
また、本実施形態では、図１５に示すように、図１２でＸ方向に複数配置されたダミー配線セル６６に代えて、横置きのダミー配線セル群τを配置する。このダミー配線セル群τは、予め４つの配線構造セルをＸ方向に接続した状態のセルである。時定数の異なるダミー配線セル群τ１、τ２、τ３を用意しておき、ダミー配線セル群τを差し替えることでタイミング調整を行う。
【０１０４】
本実施形態のタイミング調整方法は図１３に示すように時定数の変更方法が実施の形態１と異なっているが、タイミング調整回数削減効果、レイアウト設計工数削減効果、面積削減効果は実施の形態１と同様である。
【０１０５】
本実施形態では、実施の形態１の配線構造セルアレイ配置および上位階層配線によるタイミング調整とは異なり、図１２Ａ〜図１２Ｃの配線構造セル群の差し替えでタイミング調整を実現する。これにより、複数の水準に必要となる時定数を満たすように、配線構造セル群ＨＳＣＡを配置配線することで、複数の水準でもタイミング制約を満たすようにタイミングを調整することができる。複数の配線構造セルを含む配線構造セル群ＨＳＣＡごとに配置できるため、抵抗・容量を一括で変更でき、設計工数をさらに削減することができる。
【０１０６】
（本発明の実施の形態３）
以下、図面を参照して本発明の実施の形態３について説明する。実施の形態１、２の配線構造セルは３層構造であったが、本実施の形態では、配線構造セルを４層構造とし、同一面積で更に大きな抵抗値と寄生容量値を調整可能とした点が異なる。
【０１０７】
図１６Ａ〜図１６Ｃは、本発明の実施の形態３に係る配線構造セルＨＳＣの構造を示している。図１６Ａ（１）は、全レイアウト層を平面表示し、図１６Ａ（２）は、Ｍ５層を平面表示し、図１６Ａ（３）は、Ｍ４層を平面表示し、図１６Ａ（４）は、Ｍ３層を平面表示し、図１６Ａ（５）は、Ｍ２層を平面表示している。
【０１０８】
図１６Ａ〜図１６Ｃに示すように、この配線構造セルＨＳＣは、Ｍ２層〜Ｍ３層〜Ｍ４層〜Ｍ５層の４層構造である。配線構造セルＨＳＣでは、図１６Ｂに示すように、図１６Ａ（５）のＭ２層１３の上にＶＩＡ２層１６が形成され、その上に図１６Ａ（４）のＭ３層１９及びＭ３層１２が形成され、その上に図１６Ａ（４）のＶＩＡ３層１５が形成され、その上に図１６Ａ（３）のＭ４層２０及びＭ４層１１が形成され、その上に図１６Ａ（２）のＶＩＡ４層１４が形成され、その上に図１６Ａ（２）のＭ５層１８が形成されている。
【０１０９】
Ｍ４層１１とＭ３層１２で示す中間層をＧＮＤ電位にすることで、図１６Ｃの等価回路となり、端子Ｔａから端子Ｔｂへの配線に次の式４の抵抗・容量が付加される。
Ｍ２ｒ＋３ＶＩＡｒ＋Ｍ４ｒ＋４Ｃ  （ここでＶＩＡｒ＞＞Ｍ２ｒ、Ｍ４ｒとなる）・・・（式４）
このように、図１６Ａ〜図１６Ｃの４層構造の配線構造セルでは、図１Ａ〜図１Ｃの３層構造よりも同一面積内でより大きい寄生容量及び寄生抵抗値の制御が実現でき、効果として遅延変動量を増やすことが可能である。なお、その他、タイミング調整方法等については、実施の形態１と同様の動作であるため省略する。
【０１１０】
実施の形態１では中間層をＭ３層の１層とし、本実施の形態では中間層をＭ３層、Ｍ４層の２層としたが、中間層をさらに増やすことで、同一面積内での抵抗値・容量値の設定範囲をさらに増加することが出来、より様々な条件における時定数に対応してタイミングを調整することができる。
【０１１１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１１２】
１１    Ｍ４層
１２    Ｍ３層
１３    Ｍ２層
１４    ＶＩＡ４層
１５    ＶＩＡ３層
１６    ＶＩＡ２層
１８    Ｍ５層
１９    Ｍ３層（ＶＩＡ層直下）
２０    Ｍ４層（ＶＩＡ層直下）
３１    Ｍ４層（上位階層配線）
３２    Ｍ２層（上位階層配線）
４０    フリップフロップ
５２    クロックパス配線
５３    クロックパス
６２    データパス配線
６３    データパス
６５    配線セル間追加配線
６６    ダミー配線セル
６７    データパス配線
７    自動配置セル
８    自動レイアウトセル配置位置
１００  自動レイアウトシステム
１１０  コンピュータ装置
１１４  サーバ
１１５  記録媒体
１１６  ネットワーク
２００  制御部
２０１  クロックＴＲＥＥ構成部
２０２  データパス時定数算出部
２０３  配線構造セル配置配線部
２０４  タイミング検証部
２１０  記憶部
２１１  自動レイアウト設計タイミング調整入力情報
２１２  レイアウトデータ
２１３  ライブラリ
ＨＳＣ（ＨＳＣ１〜５）  配線構造セル
ＨＳＣＡ  配線構造セル群
ＩＮＶ５１  クロックパス用インバータ
ＩＮＶ６１  データパス用インバータ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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【図１８】
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