(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の素子形成領域に第１の絶縁膜と第１の導電性膜とが順次形成され、前記半導体基板の第２の素子形成領域に第２の絶縁膜と第２の導電性膜とが順次形成され、前記第１の素子形成領域にはＭＯＳトランジスタ及びこのＭＯＳトランジスタの一対の不純物拡散層の一方に接続された下部電極を有するキャパシタが形成され、前記第２の素子形成領域には電気的に書き換えが可能な不揮発性の浮遊ゲート型トランジスタが形成された半導体記憶装置の製造方法において、
前記第２の素子形成領域において前記第２の導電性膜に接し、且つ、前記第１の素子形成領域において前記不純物拡散層の一方に接する第３の導電性膜を形成する工程と、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記第３の導電性膜の上に誘電体膜を形成する工程と、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記誘電体膜の上に第４の導電性膜を形成する工程と、
前記第４の導電性膜、前記誘電体膜及び前記第３の導電性膜をパターニングして、前記第１の素子形成領域には、前記第４の導電性膜を上部電極とし、前記第３の導電性膜を前記下部電極とする前記キャパシタを形成するとともに、前記第２の素子形成領域には、前記第４の導電性膜を制御ゲートとし、前記第２の導電性膜及び前記第３の導電性膜を浮遊ゲートとする前記浮遊ゲート型トランジスタの複合ゲート部を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記誘電体膜の上に前記第４の導電性膜を形成した後、前記複合ゲート部を形成する工程において、前記誘電体膜と前記第４の導電性膜とを同時にパターニングすることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記誘電体膜の上に前記第４の導電性膜を形成した後、前記複合ゲート部を形成する工程において、前記第３の導電性膜と前記誘電体膜と前記第４の導電性膜とを同時にパターニングすることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記第３の導電性膜を形成した後、少なくとも前記第３の導電性膜をパターニングすることにより、前記第１の素子形成領域の前記不純物拡散層の一方に接する前記第３の導電性膜と、前記第２の素子形成領域の前記第２の導電性膜に接する前記第３の導電性膜とを分離する工程を有することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記第３の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離する工程を有することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
前記第３の導電性膜を形成する前に、前記第１の素子形成領域において前記ＭＯＳトランジスタの前記不純物拡散層の一方に達する前記第１のコンタクト孔と、前記第２の素子形成領域において前記第２の導電性膜に達する前記第２のコンタクト孔とを有する層間絶縁膜を形成し、
前記第３の導電性膜が前記第１のコンタクト孔及び前記第２のコンタクト孔の内面から前記層間絶縁膜の上に延びるように形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項７】
半導体基板の第１の素子形成領域に第１の絶縁膜と第１の導電性膜とが順次形成され、前記半導体基板の第２の素子形成領域に第２の絶縁膜と第２の導電性膜とが順次形成され、前記第１の素子形成領域にはＭＯＳトランジスタ及びこのＭＯＳトランジスタの一対の不純物拡散層の一方に接続された下部電極を有するキャパシタが形成され、前記第２の素子形成領域には電気的に書き換えが可能な不揮発性の浮遊ゲート型トランジスタが形成された半導体記憶装置の製造方法において、
前記第１の素子形成領域及び前記第２の素子形成領域に層間絶縁膜を形成し、前記第１の素子形成領域において前記ＭＯＳトランジスタの前記不純物拡散層の一方に達する第１のコンタクト孔を前記層間絶縁膜に形成し、前記第２の素子形成領域において前記第２の導電性膜に達する第２のコンタクト孔を前記層間絶縁膜に形成する工程と、
前記第１の素子形成領域及び前記第２の素子形成領域に第３の導電性膜を形成し、前記第３の導電性膜をパターニングすることにより、前記第１のコンタクト孔から前記層間絶縁膜の上に延びる前記第３の導電性膜のパターンを形成する工程と、
前記第２の素子形成領域の前記第２のコンタクト孔における前記第２の導電性膜の上及び前記第１の素子形成領域の前記第３の導電性膜の上に誘電体膜を形成する工程と、
前記誘電体膜の上に第４の導電性膜を形成する工程と、
前記誘電体膜及び前記第４の導電性膜をパターニングすることにより、前記第１の素子形成領域には、前記第４の導電性膜を上部電極とし、前記第３の導電性膜を前記下部電極とする前記キャパシタを形成するとともに、前記第２の素子形成領域には、前記第４の導電性膜を制御ゲートとし、前記第２の導電性膜を浮遊ゲートとする前記浮遊ゲート型トランジスタの複合ゲート部を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記誘電体膜をパターニングしてから前記誘電体膜の上に前記第４の導電性膜を形成することを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記誘電体膜の上に前記第４の導電性膜を形成した後、前記複合ゲート部を形成する工程において、前記誘電体膜と前記第４の導電性膜とを同時にパターニングすることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第３の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離する工程を有することを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第１の絶縁膜及び前記第２の絶縁膜を同じ材料で同時に形成し、前記第１の導電性膜及び前記第２の導電性膜を同じ材料で同時に形成することを特徴とする請求項１又は７に記載の半導体記憶装置の製造方法。
【請求項１２】
１個のＭＯＳトランジスタと１個のキャパシタとから構成された第１のメモリセルからなる第１のメモリセルアレイを半導体基板の第１の素子形成領域に備え、電気的に書き換えが可能で浮遊ゲートと制御ゲートとを有する不揮発性の第２のメモリセルからなる第２のメモリセルアレイを前記半導体基板の第２の素子形成領域に備えた半導体記憶装置の製造方法において、
前記第１の素子形成領域の前記半導体基板の上及び前記第２の素子形成領域の前記半導体基板の上に、第１の絶縁膜をそれぞれ形成する工程と、
前記第１の素子形成領域の前記第１の絶縁膜の上及び前記第２の素子形成領域の前記第１の絶縁膜の上に第１の導電性膜をそれぞれ形成した後、前記第１の素子形成領域の前記第１の導電性膜を前記ＭＯＳトランジスタのゲート電極の形状にパターニングするとともに、前記第２の素子形成領域の前記第１の導電性膜を前記浮遊ゲートの形状にパターニングする工程と、
前記ＭＯＳトランジスタの前記ゲート電極の両側の前記第１の素子形成領域及び前記浮遊ゲートの両側の前記第２の素子形成領域にイオン注入を行って、前記第１の素子形成領域及び前記第２の素子形成領域に一対の不純物拡散層をそれぞれ形成する工程と、
前記半導体基板の全面に第２の絶縁膜を形成した後、前記第１の素子形成領域において前記不純物拡散層の一方に達する第１の開孔を前記第２の絶縁膜に形成し、前記第２の素子形成領域において前記第１の導電性膜に達する第２の開孔を前記第２の絶縁膜に形成する工程と、
前記第１の開孔及び前記第２の開孔をそれぞれ埋め込むように第２の導電性膜を形成した後、前記第１の素子形成領域の前記第２の導電性膜と前記第２の素子形成領域の前記第２の導電性膜とを分離するようにパターニングする工程と、
前記第２の導電性膜の上に誘電体膜を形成してから前記誘電体膜の上に第３の導電性膜を形成し、前記第１の素子形成領域の前記第３の導電性膜と前記第２の素子形成領域の前記第３の導電性膜とを分離するようにパターニングする工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記第２の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離することを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
１個のＭＯＳトランジスタと１個のキャパシタとから構成された第１のメモリセルからなる第１のメモリセルアレイを半導体基板の第１の素子形成領域に備え、電気的に書き換えが可能で浮遊ゲートと制御ゲートとを有する不揮発性の第２のメモリセルからなる第２のメモリセルアレイを前記半導体基板の第２の素子形成領域に備えた半導体記憶装置の製造方法において、
前記第１の素子形成領域の前記半導体基板の上及び前記第２の素子形成領域の前記半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の素子形成領域の前記第１の絶縁膜の上及び前記第２の素子形成領域の前記第１の絶縁膜の上に第１の導電性膜を形成した後、前記第１の素子形成領域の前記第１の導電性膜を前記ＭＯＳトランジスタのゲート電極の形状にパターニングするとともに、前記第２の素子形成領域の前記第１の導電性膜を前記浮遊ゲートの形状にパターニングする工程と、
前記ＭＯＳトランジスタの前記ゲート電極の両側の前記第１の素子形成領域及び前記浮遊ゲートの両側の前記第２の素子形成領域にイオン注入を行って、前記第１の素子形成領域及び前記第２の素子形成領域に一対の不純物拡散層をそれぞれ形成する工程と、
前記半導体基板の全面に第２の絶縁膜を形成した後、前記第１の素子形成領域において前記不純物拡散層の一方に達する第１の開孔を前記第２の絶縁膜に形成する工程と、
前記第１の開孔を埋め込むように形成した第２の導電性膜をパターニングすることにより、前記第１の開孔から前記第２の絶縁膜の上に延びる前記第２の導電性膜のパターンを形成する工程と、
前記第２の素子形成領域において前記第１の導電性膜に達する第２の開孔を前記第２の絶縁膜に形成する工程と、
前記第１の素子形成領域の前記第２の導電性膜の上及び前記第２の素子形成領域の前記第２の開孔における前記第１の導電性膜の上に誘電体膜を形成してから前記誘電体膜の上に第３の導電性膜を形成し、前記第１の素子形成領域の前記第３の導電性膜と前記第２の素子形成領域の前記第３の導電性膜とを分離するようにパターニングする工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１５】
前記第１の素子形成領域の前記第２の導電性膜の上及び前記第２の素子形成領域の前記第２の開孔における前記第１の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離することを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記誘電体膜が強誘電体膜であることを特徴とする請求項１〜１５のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ等の半導体記憶装置においては、製造プロセスのランダムな欠陥による歩留り低下を防止するために、冗長回路方式が採用されている。即ち、ＤＲＡＭ等では、膨大な数のメモリセルを１チップ内に集積することにより記憶容量を増大させているが、チップ内に、欠陥のあるメモリセルが１個あるだけでそのチップは不良となり、歩留りが低下する。
【０００３】
冗長回路方式では、例えば、欠陥を生じたメモリセルに接続されたアドレス指定用のワードライン又はビットラインがアドレスデコーダから切り離されるとともに、予備メモリセルに接続されたアドレス指定用のワードライン又はビットラインがアドレスデコーダと接続される。これによって、欠陥を生じたメモリセルを予備メモリセルに置き換えることができ、歩留りが向上する。
【０００４】
予備メモリセルへの切り換えを行う具体的な方法としては、例えば、レーザービームスポットによりヒューズを切断して、欠陥を生じたメモリセルを予備のメモリセルに置き換えるという、レーザーヒューズ方式が広く用いられている。
【０００５】
また、電気的にヒューズを溶断する電気ヒューズ方式も広く用いられており、例えば、特開昭６０−６５５４５号公報、特開昭６２−１３９１９８号公報、特開平４−１４７００号公報等に開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記レーザーヒューズ方式では、テスターからの情報によりレーザービーム位置を制御してレーザービームを照射する工程が比較的繁雑であり、また、高精度位置制御機能を持つレーザービームスポット照射装置が必要であるという問題があった。更に、ヒューズ切断の際に周辺回路に与えるダメージの問題もあった。
【０００７】
一方、電気ヒューズ方式でも、ヒューズを電気的に溶断する際の周辺回路への影響や基板へのダメージが問題となっていた。
【０００８】
そこで、本発明の目的は、周辺回路や基板にダメージを与えることなく冗長回路のメモリセルへの切り換えを行うことができる半導体記憶装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述の課題を解決するために、本発明では、半導体基板の第１の素子形成領域に第１の絶縁膜と第１の導電性膜とが順次形成され、前記半導体基板の第２の素子形成領域に第２の絶縁膜と第２の導電性膜とが順次形成され、前記第１の素子形成領域にはＭＯＳトランジスタ及びこのＭＯＳトランジスタの一対の不純物拡散層の一方に接続された下部電極を有するキャパシタが形成され、前記第２の素子形成領域には電気的に書き換えが可能な不揮発性の浮遊ゲート型トランジスタが形成された半導体記憶装置の製造方法において、前記第２の素子形成領域において前記第２の導電性膜に接し、且つ、前記第１の素子形成領域において前記不純物拡散層の一方に接する第３の導電性膜を形成する工程と、前記第１の素子形成領域及び前記第２の素子形成領域において、前記第３の導電性膜の上に誘電体膜を形成する工程と、前記第１の素子形成領域及び前記第２の素子形成領域において、前記誘電体膜の上に第４の導電性膜を形成する工程と、前記第４の導電性膜、前記誘電体膜及び前記第３の導電性膜をパターニングして、前記第１の素子形成領域には、前記第４の導電性膜を上部電極とし、前記第３の導電性膜を前記下部電極とする前記キャパシタを形成するとともに、前記第２の素子形成領域には、前記第４の導電性膜を制御ゲートとし、前記第２の導電性膜及び前記第３の導電性膜を浮遊ゲートとする前記浮遊ゲート型トランジスタの複合ゲート部を形成する工程とを備えている。
【００１４】
本発明の一態様においては、前記誘電体膜の上に前記第４の導電性膜を形成した後、前記複合ゲート部を形成する工程において、前記誘電体膜と前記第４の導電性膜とを同時にパターニングする。
【００１５】
本発明の一態様においては、前記誘電体膜の上に前記第４の導電性膜を形成した後、前記複合ゲート部を形成する工程において、前記第３の導電性膜と前記誘電体膜と前記第４の導電性膜とを同時にパターニングする。
【００１６】
本発明の一態様においては、前記第３の導電性膜を形成した後、少なくとも前記第３の導電性膜をパターニングすることにより、前記第１の素子形成領域の前記不純物拡散層の一方に接する前記第３の導電性膜と、前記第２の素子形成領域の前記第２の導電性膜に接する前記第３の導電性膜とを分離する工程を有する。
【００１７】
本発明の一態様においては、前記第３の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離する工程を有する。
【００１８】
本発明の一態様においては、前記第３の導電性膜を形成する前に、前記第１の素子形成領域において前記ＭＯＳトランジスタの前記不純物拡散層の一方に達する前記第１のコンタクト孔と、前記第２の素子形成領域において前記第２の導電性膜に達する前記第２のコンタクト孔とを有する層間絶縁膜を形成し、前記第３の導電性膜が前記第１のコンタクト孔及び前記第２のコンタクト孔の内面から前記層間絶縁膜の上に延びるように形成する。
【００１９】
本発明の一態様においては、半導体基板の第１の素子形成領域に第１の絶縁膜と第１の導電性膜とが順次形成され、前記半導体基板の第２の素子形成領域に第２の絶縁膜と第２の導電性膜とが順次形成され、前記第１の素子形成領域にはＭＯＳトランジスタ及びこのＭＯＳトランジスタの一対の不純物拡散層の一方に接続された下部電極を有するキャパシタが形成され、前記第２の素子形成領域には電気的に書き換えが可能な不揮発性の浮遊ゲート型トランジスタが形成された半導体記憶装置の製造方法において、前記第１の素子形成領域及び前記第２の素子形成領域に層間絶縁膜を形成し、前記第１の素子形成領域において前記ＭＯＳトランジスタの前記不純物拡散層の一方に達する第１のコンタクト孔を前記層間絶縁膜に形成し、前記第２の素子形成領域において前記第２の導電性膜に達する第２のコンタクト孔を前記層間絶縁膜に形成する工程と、前記第１の素子形成領域及び前記第２の素子形成領域に第３の導電性膜を形成し、前記第３の導電性膜をパターニングすることにより、前記第１のコンタクト孔から前記層間絶縁膜の上に延びる前記第３の導電性膜のパターンを形成する工程と、前記第２の素子形成領域の前記第２のコンタクト孔における前記第２の導電性膜の上及び前記第１の素子形成領域の前記第３の導電性膜の上に誘電体膜を形成する工程と、前記誘電体膜の上に第４の導電性膜を形成する工程と、前記誘電体膜及び前記第４の導電性膜をパターニングすることにより、前記第１の素子形成領域には、前記第４の導電性膜を上部電極とし、前記第３の導電性膜を前記下部電極とする前記キャパシタを形成するとともに、前記第２の素子形成領域には、前記第４の導電性膜を制御ゲートとし、前記第２の導電性膜を浮遊ゲートとする前記浮遊ゲート型トランジスタの複合ゲート部を形成する工程とを備えている。
【００２０】
本発明の一態様においては、前記誘電体膜をパターニングしてから前記誘電体膜の上に前記第４の導電性膜を形成する。
【００２１】
本発明の一態様においては、前記誘電体膜の上に前記第４の導電性膜を形成した後、前記複合ゲート部を形成する工程において、前記誘電体膜と前記第４の導電性膜とを同時にパターニングする。
【００２２】
本発明の一態様においては、前記第３の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離する工程を有する。
【００２３】
本発明の一態様においては、前記第１の絶縁膜及び前記第２の絶縁膜を同じ材料で同時に形成し、前記第１の導電性膜及び前記第２の導電性膜を同じ材料で同時に形成する。
【００２４】
本発明の一態様においては、１個のＭＯＳトランジスタと１個のキャパシタとから構成された第１のメモリセルからなる第１のメモリセルアレイを半導体基板の第１の素子形成領域に備え、電気的に書き換えが可能で浮遊ゲートと制御ゲートとを有する不揮発性の第２のメモリセルからなる第２のメモリセルアレイを前記半導体基板の第２の素子形成領域に備えた半導体記憶装置の製造方法において、前記第１の素子形成領域の前記半導体基板の上及び前記第２の素子形成領域の前記半導体基板の上に、第１の絶縁膜をそれぞれ形成する工程と、前記第１の素子形成領域の前記第１の絶縁膜の上及び前記第２の素子形成領域の前記第１の絶縁膜の上に第１の導電性膜をそれぞれ形成した後、前記第１の素子形成領域の前記第１の導電性膜を前記ＭＯＳトランジスタのゲート電極の形状にパターニングするとともに、前記第２の素子形成領域の前記第１の導電性膜を前記浮遊ゲートの形状にパターニングする工程と、前記ＭＯＳトランジスタの前記ゲート電極の両側の前記第１の素子形成領域及び前記浮遊ゲートの両側の前記第２の素子形成領域にイオン注入を行って、前記第１の素子形成領域及び前記第２の素子形成領域に一対の不純物拡散層をそれぞれ形成する工程と、前記半導体基板の全面に第２の絶縁膜を形成した後、前記第１の素子形成領域において前記不純物拡散層の一方に達する第１の開孔を前記第２の絶縁膜に形成し、前記第２の素子形成領域において前記第１の導電性膜に達する第２の開孔を前記第２の絶縁膜に形成する工程と、前記第１の開孔及び前記第２の開孔をそれぞれ埋め込むように第２の導電性膜を形成した後、前記第１の素子形成領域の前記第２の導電性膜と前記第２の素子形成領域の前記第２の導電性膜とを分離するようにパターニングする工程と、前記第２の導電性膜の上に誘電体膜を形成してから前記誘電体膜の上に第３の導電性膜を形成し、前記第１の素子形成領域の前記第３の導電性膜と前記第２の素子形成領域の前記第３の導電性膜とを分離するようにパターニングする工程とを備えている。
【００２５】
本発明の一態様においては、前記第２の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離する。
【００２６】
本発明の一態様においては、１個のＭＯＳトランジスタと１個のキャパシタとから構成された第１のメモリセルからなる第１のメモリセルアレイを半導体基板の第１の素子形成領域に備え、電気的に書き換えが可能で浮遊ゲートと制御ゲートとを有する不揮発性の第２のメモリセルからなる第２のメモリセルアレイを前記半導体基板の第２の素子形成領域に備えた半導体記憶装置の製造方法において、前記第１の素子形成領域の前記半導体基板の上及び前記第２の素子形成領域の前記半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の素子形成領域の前記第１の絶縁膜の上及び前記第２の素子形成領域の前記第１の絶縁膜の上に第１の導電性膜を形成した後、前記第１の素子形成領域の前記第１の導電性膜を前記ＭＯＳトランジスタのゲート電極の形状にパターニングするとともに、前記第２の素子形成領域の前記第１の導電性膜を前記浮遊ゲートの形状にパターニングする工程と、前記ＭＯＳトランジスタの前記ゲート電極の両側の前記第１の素子形成領域及び前記浮遊ゲートの両側の前記第２の素子形成領域にイオン注入を行って、前記第１の素子形成領域及び前記第２の素子形成領域に一対の不純物拡散層をそれぞれ形成する工程と、前記半導体基板の全面に第２の絶縁膜を形成した後、前記第１の素子形成領域において前記不純物拡散層の一方に達する第１の開孔を前記第２の絶縁膜に形成する工程と、前記第１の開孔を埋め込むように形成した第２の導電性膜をパターニングすることにより、前記第１の開孔から前記第２の絶縁膜の上に延びる前記第２の導電性膜のパターンを形成する工程と、前記第２の素子形成領域において前記第１の導電性膜に達する第２の開孔を前記第２の絶縁膜に形成する工程と、前記第１の素子形成領域の前記第２の導電性膜の上及び前記第２の素子形成領域の前記第２の開孔における前記第１の導電性膜の上に誘電体膜を形成してから前記誘電体膜の上に第３の導電性膜を形成し、前記第１の素子形成領域の前記第３の導電性膜と前記第２の素子形成領域の前記第３の導電性膜とを分離するようにパターニングする工程とを備えている。
【００２７】
本発明の一態様においては、前記第１の素子形成領域の前記第２の導電性膜の上及び前記第２の素子形成領域の前記第２の開孔における前記第１の導電性膜の上に前記誘電体膜を形成した後、前記誘電体膜をパターニングすることにより、前記第１の素子形成領域の前記誘電体膜と、前記第２の素子形成領域の前記誘電体膜とを分離する。
【００２８】
【作用】
本発明の半導体記憶装置においては、電気的に書き換えが可能な不揮発性のメモリセルをヒューズの代わりに用いるので、従来のようなヒューズ切断の際の周辺回路や基板へのダメージがなくなる。
【００２９】
また、本発明の半導体記憶装置の製造方法によれば、浮遊ゲート型の不揮発性のメモリセルを、特に工程数を増やすことなく、例えばＤＲＡＭメモリセルと同時に製造することができる。
【００３０】
【実施例】
以下、本発明をＤＲＡＭに適用した実施例につき添付図面を参照して説明する。
【００３１】
本発明の半導体記憶装置の第１実施例によるＤＲＡＭは、図１に示すように、アレイ状に配置された複数個のＤＲＡＭメモリセル２３（図２参照）からなるＤＲＡＭメモリセルアレイ１０１を備えた本体部１００と、アレイ状に配置された複数個のＤＲＡＭメモリセル２３からなる予備用ＤＲＡＭメモリセルアレイ１１１を備えた、冗長回路を構成する予備部１１０と、ＤＲＡＭメモリセルアレイ１０１および予備用ＤＲＡＭメモリセルアレイ１１１のアドレスを指定するためのアドレスデコーダ１２０と、アドレスデコーダ１２０に接続された、電気的に書き換えが可能な複数個の不揮発性メモリセル２４（図３参照）からなる不良ビット切り換え制御回路１３０とからなる。
【００３２】
ＤＲＡＭメモリセル２３は、図２に示すように、ゲート酸化膜４、ゲート酸化膜４上に形成されたゲート電極５、ゲート電極５の両側に形成されたサイドウォールスペーサー９、シリコン基板１内のサイドウォールスペーサー９下に形成された一対のＮ- 不純物拡散層８およびＮ- 不純物拡散層８の両側に形成された一対のＮ+ 型不純物拡散層１０からなる１個のＭＯＳトランジスタと、キャパシタ下部電極１３、キャパシタ誘電体膜１５およびキャパシタ上部電極１７からなる１個のキャパシタとで構成されている。
【００３３】
また、不揮発性メモリセル２４は、図３に示すように、トンネル酸化膜６と、トンネル酸化膜６上に形成された浮遊ゲート下部７′と、浮遊ゲート下部７′上に形成された浮遊ゲート上部７″と、浮遊ゲート上部７″上に形成された誘電体膜１６と、誘電体膜１６上に形成された制御ゲート１８と、浮遊ゲート下部７′の両側に形成されたサイドウォールスペーサー９と、シリコン基板１内のサイドウォールスペーサー９下に形成された一対のＮ- 不純物拡散層８と、Ｎ- 不純物拡散層８の両側に形成された一対のＮ+ 型不純物拡散層１０とからなる。
【００３４】
本実施例のＤＲＡＭにおいては、本体部１００のＤＲＡＭメモリセルアレイ１０１を構成する複数個のＤＲＡＭメモリセル２３のうちの１個に欠陥が生じた場合には、欠陥が生じたＤＲＡＭメモリセル２３のアドレス指定用のワードライン（又はビットライン）とアドレスデコーダ１２０とを切り離すため、複数個の不揮発性メモリセル２４のうちの対応する不揮発性メモリセル２４が、不良ビット切り換え制御回路１３０に入力される不良ビット切り換え信号１５０でＯＮからＯＦＦに切り換えられる。また、欠陥が生じたＤＲＡＭメモリセル２３の代わりに用いる予備用のＤＲＡＭメモリセルアレイ１１１のＤＲＡＭメモリセル２３のアドレス指定用のワードライン（又はビットライン）とアドレスデコーダ１２０とを接続するため、複数個の不揮発性メモリセル２４のうちの別の対応する不揮発性メモリセル２４が、不良ビット切り換え制御回路１３０に入力される不良ビット切り換え信号１５０でＯＦＦからＯＮに切り換えられる。
【００３５】
尚、上に説明した実施例では、不揮発性メモリセルとして、フローティングゲート型のものを示したが、不揮発性メモリセルとしては、シリコン窒化膜とシリコン酸化膜との界面に電荷を蓄積するＭＮＯＳ型のメモリセルを用いることもできる。
【００３６】
次に、図２に示すＤＲＡＭメモリセル２３をシリコン基板１の第１の素子形成領域Ｒ１に形成するとともに、図３に示す不揮発性メモリセル２４をシリコン基板１の第２の素子形成領域Ｒ２に形成することにより、図１に示したＤＲＡＭを製造する方法について、図４及び図５を参照して説明する。
【００３７】
Ｐ型のシリコン基板１上にパッド用のシリコン酸化膜及びシリコン窒化膜（いずれも図示せず）を順次形成し、素子形成領域Ｒ１、Ｒ２以外のシリコン窒化膜をフォトレジスト（図示せず）をマスクとした異方性ドライエッチングにより除去する。不純物、例えばＢＦ2 をシリコン基板１にイオン注入して、図４（ａ）に示すように、チャネルストッパーとなるＰ+ 不純物拡散層２を形成する。フォトレジストを除去した後、表面を洗浄する。Ｈ2 Ｏ雰囲気において温度１１００℃の熱処理を行い、シリコン基板１を選択酸化（ＬＯＣＯＳ）することによって、素子形成領域以外の素子分離領域Ｒ１、Ｒ２に素子分離絶縁膜３を形成する。しかる後、熱処理のマスクとなったシリコン窒化膜を除去する。
【００３８】
次に、図４（ｂ）に示すように、犠牲酸化膜（図示せず）を形成除去した後、第１の素子形成領域Ｒ１ではゲート酸化膜４となり第２の素子形成領域Ｒ２では不揮発性メモリセルのトンネル酸化膜６となる膜厚１０〜２０ｎｍ程度のシリコン酸化膜を素子形成領域Ｒ１、Ｒ２の全面に形成する（第１の工程）。その後、閾値制御用の不純物、例えばＢＦ2 をシリコン基板１にイオン注入した後、全面に多結晶シリコン膜を形成する。この多結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型にする。Ｎ型にした多結晶シリコン膜上にフォトレジスト（図示せず）を塗布し、そのフォトレジストをパターニングする。パターニングされたフォトレジストをマスクとして多結晶シリコン膜を異方性ドライエッチングし、第１の素子形成領域Ｒ１にはＭＯＳトランジスタのゲート電極５を形成するとともに、第２の素子形成領域Ｒ２には不揮発性メモリセル２４のフローティングゲート（浮遊ゲート）の下部７′を形成する（第２の工程）。
【００３９】
次に、図４（ｃ）に示すように、フォトレジストを除去した後、素子分離絶縁膜３、ゲート電極５及び浮遊ゲートの下部７′をマスクとしてＮ型の不純物、例えばリン（Ｐ）をシリコン基板１の全面にイオン注入し、第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２に一対のＮ- 不純物拡散層８をそれぞれ形成する。シリコン基板１の全面にシリコン酸化膜を形成し、このシリコン酸化膜を異方性ドライエッチングすることにより、ゲート電極５及び浮遊ゲート下部７′の両側にサイドウォールスペーサー９をそれぞれ形成する。その後、素子分離絶縁膜３、ゲート電極５、浮遊ゲート下部７′及びサイドウォールスペーサー９をマスクとしてＮ型の不純物、例えばリン（Ｐ）をシリコン基板１の全面にイオン注入し、第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２に一対のＮ+ 不純物拡散層１０をそれぞれ形成する（第３の工程）。これにより、シリコン基板１内にＬＤＤ（Lightly Doped Drain)構造の不純物拡散層が形成される。
【００４０】
次に、図４（ｄ）に示すように、シリコン基板１の全面にシリコン酸化膜１１を形成する（第４の工程）。その後、フォトレジスト（図示せず）をマスクとした異方性ドライエッチングを行い、第１の素子形成領域Ｒ１ではドレインとなる不純物拡散層１０の上、第２の素子形成領域Ｒ２では浮遊ゲート下部７′の上に存在するシリコン酸化膜１１を除去して、コンタクト孔１２、１２′を同時に開孔する（第５の工程）。そして、フォトレジストを除去した後、シリコン基板１の全面に多結晶シリコン膜を形成し、この多結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型にする。しかる後、Ｎ型多結晶シリコン膜上にフォトレジスト（図示せず）をパターン形成し、そのフォトレジストをマスクとして多結晶シリコン膜をエッチング除去して、第１の素子形成領域Ｒ１にキャパシタ下部電極１３、第２の素子形成領域Ｒ２に浮遊ゲート上部７″をそれぞれ形成する（第６の工程）。しかる後、フォトレジストを除去する。
【００４１】
次に、図５（ａ）に示すように、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜により、第１の素子形成領域Ｒ１では、キャパシタ下部電極１３の上にキャパシタ誘電体膜１５、第２の素子形成領域Ｒ２では、浮遊ゲート上部７″の上に誘電体膜１６をそれぞれ形成する（第７の工程）。この時、ＯＮＯ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ5 ）やＰＺＴを含む強誘電体膜を形成してもよい。
【００４２】
次に、図５（ｂ）に示すように、シリコン基板１の全面に多結晶シリコン膜を形成した後、この多結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型にする。Ｎ型にした多結晶シリコン膜上にフォトレジスト（図示せず）をパターン形成し、そのフォトレジストをマスクとして多結晶シリコン膜をエッチング除去して、第１の素子形成領域Ｒ１にキャパシタ上部電極１７、第２の素子形成領域Ｒ２にコントロールゲート（制御ゲート）１８をそれぞれ形成する（第８の工程）。しかる後、フォトレジストを除去し、シリコン基板１の全面にシリコン酸化膜１９を形成する。
【００４３】
次に、図５（ｃ）に示すように、シリコン基板１の全面にフォトレジスト（図示せず）を形成した後、そのフォトレジストをパターニングする。そのフォトレジストをマスクとした異方性ドライエッチングを行い、第１の素子形成領域Ｒ１のソースとなる不純物拡散層１０の上、第２の素子形成領域Ｒ２のソース／ドレインとなる一対の不純物拡散層１０の上にそれぞれコンタクト孔２０、２０′、２０″を開孔する。
【００４４】
次に、図５（ｄ）に示すように、フォトレジストを除去した後、スパッタ法によりアルミニウム膜をシリコン基板１の全面に形成し、このアルミニウム膜の上にフォトレジスト（図示せず）をパターン形成して、そのフォトレジストをマスクとして所定パターンのアルミ配線２１を形成する。そして、フォトレジストを除去した後、シリコン基板１の全面にシリコン酸化膜２２を形成する。
【００４５】
以上の工程により、第１の素子形成領域Ｒ１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリセル２３が、第２の素子形成領域Ｒ２に、電気的に書き換えが可能な不揮発性メモリセル２４が形成される。
【００４６】
以上に説明したＤＲＡＭの製造方法によれば、ＤＲＡＭメモリセル２３を形成する通常のＭＯＳプロセスの工程数を特に増やすことなく、同一シリコン基板１上に浮遊ゲート型の不揮発性のメモリセル２４を形成することができる。
【００４７】
次に、本発明の半導体記憶装置の第２実施例につき図６〜図９を参照して説明する。
【００４８】
本実施例のＤＲＡＭの構成は、図１の構成と同じであり、またＤＲＡＭメモリセルも図６に示すように図２のＤＲＡＭメモリセル２３と同じである。しかし、不揮発性メモリセル２４′は図７に示すように浮遊ゲート７上に誘電体膜１６を形成する点で、浮遊ゲート７に相当する浮遊ゲート下部７′上に浮遊ゲート上部７″を介して誘電体膜１６を形成する図３の不揮発性メモリセル２４と異なる。
【００４９】
図７の不揮発性メモリセル２４′では、浮遊ゲート７上に誘電体膜１６を形成するため、浮遊ゲートの容量が図３の不揮発性メモリセル２４のそれよりも小さくなる。従って、図３の不揮発性メモリセル２４は通常ＯＮ状態で使用されるのが好ましく、図７の不揮発性メモリセル２４′は通常時ＯＦＦ状態で使用されるのが好ましい。
【００５０】
以下、図８及び図９を参照して本実施例のＤＲＡＭ製造方法について説明するが、ＤＲＡＭメモリセルの構成要素については図２で用いた符号を用い、不揮発性メモリセル２４′の構成要素については浮遊ゲート７以外は図３で用いた符号を用いる。また、本実施例でも、図６に示すＤＲＡＭメモリセル２３をシリコン基板１の第１の素子形成領域Ｒ１に形成するとともに、図７に示す不揮発性メモリセル２４′をシリコン基板１の第２の素子形成領域Ｒ２に形成する。
【００５１】
Ｐ型のシリコン基板１上にパッド用のシリコン酸化膜及びシリコン窒化膜（いずれも図示せず）を順次形成し、素子形成領域Ｒ１、Ｒ２以外のシリコン窒化膜をフォトレジスト（図示せず）をマスクとした異方性ドライエッチングにより除去する。そして、不純物、例えばＢＦ2 をシリコン基板１にイオン注入して、図８（ａ）に示すように、チャネルストッパーとなるＰ+ 不純物拡散層２を形成する。フォトレジストを除去した後、表面を洗浄する。この後、Ｈ2 Ｏ雰囲気において温度１１００℃の熱処理を行い、シリコン基板１を選択酸化（ＬＯＣＯＳ）することによって、素子形成領域Ｒ１、Ｒ２以外の素子分離領域に素子分離絶縁膜３を形成する。しかる後、熱処理のマスクとなったシリコン窒化膜を除去する。
【００５２】
次に、図８（ｂ）に示すように、犠牲酸化膜（図示せず）を形成除去した後、第１の素子形成領域Ｒ１ではゲート酸化膜４、第２の素子形成領域Ｒ２では不揮発性メモリセルのトンネル酸化膜６となる膜厚１０〜２０ｎｍ程度のシリコン酸化膜を素子形成領域Ｒ１、Ｒ２の全面に形成する（第１の工程）。その後、閾値制御用の不純物、例えばＢＦ2 をシリコン基板１にイオン注入する。しかる後、シリコン基板１の全面に多結晶シリコン膜を形成し、この多結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型にする。この後、Ｎ型にした多結晶シリコン膜上にフォトレジスト（図示せず）を塗布し、そのフォトレジストをパターニングする。そして、そのパターニングされたフォトレジストをマスクとして多結晶シリコン膜を異方性ドライエッチングし、第１の素子形成領域Ｒ１にはＭＯＳトランジスタのゲート電極５、第２の素子形成領域Ｒ２には不揮発性メモリセル２４′のフローティングゲート（浮遊ゲート）７を同時に形成する（第２の工程）。
【００５３】
次に、図８（ｃ）に示すように、フォトレジストを除去した後、素子分離絶縁膜３、ゲート電極５及び浮遊ゲート７をマスクとしてＮ型の不純物、例えばリン（Ｐ）をシリコン基板１の全面にイオン注入し、第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２に一対のＮ- 不純物拡散層８をそれぞれ形成する。しかる後、シリコン基板１の全面にシリコン酸化膜を形成し、このシリコン酸化膜を異方性ドライエッチングすることにより、ゲート電極５及び浮遊ゲート７のそれぞれにサイドウォールスペーサー９を形成する。そして、素子分離絶縁膜３、ゲート電極５、浮遊ゲート７及びサイドウォールスペーサー９をマスクとしてＮ型の不純物、例えばリン（Ｐ）をシリコン基板１の全面にイオン注入し、第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２のそれぞれに一対のＮ+ 不純物拡散層１０を形成する（第３の工程）。これにより、シリコン基板１内にＬＤＤ構造の不純物拡散層が形成される。
【００５４】
次に、図８（ｄ）に示すように、シリコン基板１の全面にシリコン酸化膜１１を形成する（第４の工程）。その後、フォトレジスト（図示せず）をマスクとした異方性ドライエッチングを行い、第１の素子形成領域Ｒ１ではドレインとなる不純物拡散層１０の上、第２の素子形成領域Ｒ２では浮遊ゲート７の上に存在するシリコン酸化膜１１を除去して、コンタクト孔１２、１２′を同時に開孔する（第５の工程）。そして、フォトレジストを除去した後、シリコン基板１の全面に多結晶シリコン膜を形成し、この多結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型にする。しかる後、Ｎ型にした多結晶シリコン膜上にフォトレジスト（図示せず）をパターン形成し、そのフォトレジストをマスクとして多結晶シリコン膜をエッチング除去して、第１の素子形成領域Ｒ１にキャパシタの下部電極１３を形成する（第６の工程）。この時、本実施例では、第２の素子形成領域Ｒ２の浮遊ゲート７の上に形成した多結晶シリコン膜を実質上全て除去する。しかる後、フォトレジストを除去する。
【００５５】
次に、図９（ａ）に示すように、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜により、第１の素子形成領域Ｒ１では、キャパシタの下部電極１３の上にキャパシタ誘電体膜１５、第２の素子形成領域Ｒ２では、浮遊ゲート７の上に誘電体膜１６をそれぞれ形成する（第７の工程）。この時、ＯＮＯ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ5 ）やＰＺＴを含む強誘電体膜を形成してもよい。
【００５６】
次に、図９（ｂ）に示すように、全面に多結晶シリコン膜を形成した後、この多結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型にする。しかる後、Ｎ型にした多結晶シリコン膜上にフォトレジスト（図示せず）をパターン形成し、そのフォトレジストをマスクとして多結晶シリコン膜をエッチング除去して、第１の素子形成領域Ｒ１にキャパシタの上部電極１７、第２の素子形成領域Ｒ２に制御ゲート１８をそれぞれ形成する（第８の工程）。しかる後、フォトレジストを除去し、シリコン基板１の全面にシリコン酸化膜１９を形成する。
【００５７】
次に、図９（ｃ）に示すように、シリコン基板１の全面にフォトレジスト（図示せず）を形成した後、そのフォトレジストをパターニングする。そして、そのフォトレジストをマスクとした異方性ドライエッチングを行い、第１の素子形成領域Ｒ１のソースとなる不純物拡散層１０の上、第２の素子形成領域Ｒ２のソース／ドレインとなる一対の不純物拡散層１０の上にそれぞれコンタクト孔２０、２０′、２０″を開孔する。
【００５８】
次に、図９（ｄ）に示すように、フォトレジストを除去した後、スパッタ法によりアルミニウム膜をシリコン基板１の全面に形成し、その上にフォトレジスト（図示せず）をパターン形成して、そのフォトレジストをマスクとして所定パターンのアルミ配線２１を形成する。そして、フォトレジストを除去した後、シリコン基板１の全面にシリコン酸化膜２２を形成する。
【００５９】
以上の工程により、第１の素子形成領域Ｒ１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリセルが形成されるとともに、第２の素子形成領域Ｒ２に電気的に書き換えが可能な不揮発性メモリセル２４′が形成される。
【００６０】
なお、本実施例の製造方法において、図８（ｄ）の第５の工程でコンタクト孔１２、１２′を同時に開孔せず、以下の工程を行ってから図９（ａ）の工程に進んでもよい。
【００６１】
まず、シリコン基板１の全面にシリコン酸化膜１１を形成する第４の工程後にシリコン酸化膜１１上にフォトレジスト（図示せず）を形成した後、このフォトレジストをマスクとして異方性ドライエッチングを行い、第１の素子形成領域Ｒ１ではドレインとなる不純物拡散層１０上に存在するシリコン酸化膜１１を除去してコンタクト孔１２を開孔する。フォトレジストを除去した後、シリコン基板１の全面に多結晶シリコン膜を形成する。この多結晶シリコン膜をＮ型にしてから多結晶シリコン膜上にフォトレジスト（図示せず）をパターン形成し、そのフォトレジストをマスクとして多結晶シリコン膜をエッチング除去して第１の素子形成領域Ｒ１にキャパシタの下部電極１３を形成する。このとき、第２の素子形成領域Ｒ２上に形成した多結晶シリコン膜は実質的に総て除去する。
【００６２】
しかる後、フォトレジストを除去し、シリコン基板１の全面にフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして異方性ドライエッチングを行い、第２の素子形成領域Ｒ２では浮遊ゲート７上に存在するシリコン酸化膜１１を除去してコンタクト孔１２′を開孔する。その後、フォトレジストを除去し、図９（ａ）に進む。
【００６３】
次に、本発明の第３実施例につき図１０〜図１１を参照して説明する。尚、図１０（ａ）〜（ｃ）の工程は第１実施例の図４（ａ）〜（ｃ）と同じ工程であるので、ここではその説明を省略し、図１０（ｄ）の工程から説明する。
【００６４】
図１０（ｄ）に示すように、シリコン基板１の全面にシリコン酸化膜１１を形成する。その後、フォトレジスト（図示せず）をマスクとした異方性ドライエッチングを行い、第１の素子形成領域Ｒ１ではドレインとなる不純物拡散層１０の上、第２の素子形成領域Ｒ２では浮遊ゲート下部７′の上に存在するシリコン酸化膜１１を除去して、コンタクト孔１２、１２′を同時に開孔する。そして、フォトレジストを除去した後、シリコン基板１の全面に多結晶シリコン膜３１を形成する。この多結晶シリコン膜３１にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜３１をＮ型にする。なお、コンタクト孔１２、１２′は同時に開孔しなくてもよく、どちらかを先に開孔してもよい。
【００６５】
次に、Ｎ型多結晶シリコン膜３１上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜により、第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２に誘電体膜３２をそれぞれ形成する。この時、ＯＮＯ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ5 ）やＰＺＴを含む強誘電体膜を形成してもよい。
【００６６】
次に、シリコン基板１の全面に多結晶シリコン膜３３を形成した後、この多結晶シリコン膜３３にＮ型の不純物、例えばリン（Ｐ）をイオン注入して、この多結晶シリコン膜３３をＮ型にする。
【００６７】
次に、図１１（ａ）に示すように、Ｎ型にした多結晶シリコン膜３３上にフォトレジスト（図示せず）をパターン形成し、そのフォトレジストをマスクとして多結晶シリコン膜３３、誘電体膜３２及び多結晶シリコン膜３１をエッチング除去して、第１の素子形成領域Ｒ１に多結晶シリコン膜３３からなるキャパシタ上部電極１７と、誘電体膜３２からなるキャパシタ誘電体膜１５と、多結晶シリコン膜３３からなるキャパシタ下部電極１３をそれぞれ形成する。また、第２の素子形成領域Ｒ２には多結晶シリコン膜３３からなる制御ゲート１８と、誘電体膜３２からなる誘電体膜１６と、多結晶シリコン膜３１からなる浮遊ゲート上部１７″をそれぞれ形成する。しかる後、フォトレジストを除去する。なお、多結晶シリコン膜３３、誘電体膜３２及び多結晶シリコン膜３１は同時にパターニングしてもよく、多結晶シリコン膜３３と誘電体膜３２だけを同時にパターニングしてもよい。また、誘電体膜３２及び多結晶シリコン膜３１の少なくとも一方を予め第１の素子形成領域Ｒ１と第２の素子形成領域Ｒ２とで分離してから、これらをパターニングしてもよい。
【００６８】
次に、図１１（ｂ）に示すように、シリコン基板１の全面にシリコン酸化膜１９を形成する。
【００６９】
次に、図１１（ｃ）に示すように、シリコン基板１の全面にフォトレジスト（図示せず）を形成した後、そのフォトレジストをパターニングする。そのフォトレジストをマスクとした異方性ドライエッチングを行い、第１の素子形成領域Ｒ１のソースとなる不純物拡散層１０の上、第２の素子形成領域Ｒ２のソース／ドレインとなる一対の不純物拡散層１０の上にそれぞれコンタクト孔２０、２０′、２０″を開孔する。
【００７０】
次に、図１１（ｄ）に示すように、フォトレジストを除去した後、スパッタ法によりアルミニウム膜をシリコン基板１の全面に形成し、このアルミニウム膜の上にフォトレジスト（図示せず）をパターン形成して、そのフォトレジストをマスクとして所定パターンのアルミ配線２１を形成する。そして、フォトレジストを除去した後、シリコン基板１の全面にシリコン酸化膜２２を形成する。
【００７１】
以上の工程により、第１の素子形成領域Ｒ１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリセル２３′が、第２の素子形成領域Ｒ２に、電気的に書き換えが可能な不揮発性メモリセル２４″が形成される。なお、第２実施例のように浮遊ゲートを上部・下部別々に形成しない場合も、本実施例のように多結晶シリコン膜３３、誘電体膜３２及び多結晶シリコン膜３１を同時にエッチング除去する手法を採用することができる。
【００７２】
以上に説明したＤＲＡＭの製造方法によれば、ＤＲＡＭメモリセル２３′を形成する通常のＭＯＳプロセスの工程数を特に増やすことなく、同一シリコン基板１上に浮遊ゲート型の不揮発性のメモリセル２４″を形成することができる。
【００７３】
【発明の効果】
本発明によれば、例えばＤＲＡＭの冗長回路への切り換え部分に従来のようなヒューズではなく電気的に書き換えが可能な不揮発性のメモリセルを用いているので、ヒューズ切断の際の周辺回路や基板へのダメージがなくなる。従って、装置の信頼性が向上する。
【００７４】
また、本発明の製造方法によれば、浮遊ゲート型の不揮発性のメモリセルを、特に工程数を増やすことなく、例えばＤＲＡＭメモリセルと同時に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＤＲＡＭのブロック図である。
【図２】本発明の第１実施例によるＤＲＡＭメモリセルを示す概略断面図である。
【図３】本発明の第１実施例による不揮発性メモリセルを示す概略断面図である。
【図４】本発明の第１実施例によるＤＲＡＭの製造工程を示す概略断面図である。
【図５】本発明の第１実施例によるＤＲＡＭの製造工程を示す概略断面図である。
【図６】本発明の第２実施例によるＤＲＡＭメモリセルを示す概略断面図である。
【図７】本発明の第２実施例による不揮発性メモリセルを示す概略断面図である。
【図８】本発明の第２実施例によるＤＲＡＭの製造工程を示す概略断面図である。
【図９】本発明の第２実施例によるＤＲＡＭの製造工程を示す概略断面図である。
【図１０】本発明の第３実施例によるＤＲＡＭの製造工程を示す概略断面図である。
【図１１】本発明の第３実施例によるＤＲＡＭの製造工程を示す概略断面図である。
【符号の説明】
１  シリコン基板
３  素子分離絶縁膜
４  ゲート酸化膜
５  ゲート電極
６  トンネル酸化膜
７  浮遊ゲート
７′  浮遊ゲート下部
７″  浮遊ゲート上部
８  Ｎ- 不純物拡散層
９  サイドウォールスペーサー
１０  Ｎ+ 不純物拡散層
１１  シリコン酸化膜
１３  キャパシタ下部電極
１５、１６  誘電体膜
１７  キャパシタ上部電極
１８  制御ゲート
２３  ＤＲＡＭメモリセル
２４  不揮発性メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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