(57)【要約】【課題】Registered型のメモリモジュールにおいてメモリチップに供給するコマンドアドレス信号の信号品質を向上させる。【解決手段】コマンドアドレス信号ＣＡが供給されるコマンドアドレスコネクタ１２１を有するモジュール基板５１０と、メモリデバイス２０１〜２７２と、コマンドアドレスレジスタバッファ４０１，４０２とを備える。コマンドアドレスレジスタバッファ４０１は、メモリデバイス２０１〜２３６にコマンドアドレス信号ＣＡを供給し、コマンドアドレスレジスタバッファ４０２は、メモリデバイス２３７〜２７２にコマンドアドレス信号ＣＡを供給する。本発明によれば、複数のコマンドアドレスレジスタバッファを用いていることから、メモリチップの数が多い場合であってもモジュール基板上における配線負荷が低減され、その結果、メモリチップに供給するコマンドアドレス信号の信号品質が向上する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
コマンドアドレス信号が供給されるコマンドアドレスコネクタを有するモジュール基板と、
前記モジュール基板に搭載された複数のメモリデバイスと、
前記モジュール基板に搭載された複数のコマンドアドレスレジスタバッファと、を備え、
前記複数のメモリデバイスは、複数の第１及び第２のメモリデバイスを含み、
前記複数のコマンドアドレスレジスタバッファは、前記コマンドアドレス信号を前記複数の第１のメモリデバイスに供給する第１のコマンドアドレスレジスタバッファと、前記コマンドアドレス信号を前記複数の第２のメモリデバイスに供給する第２のコマンドアドレスレジスタバッファとを含む、ことを特徴とするメモリモジュール。
【請求項２】
前記モジュール基板は、前記複数のメモリデバイスが搭載され第１の方向に配列された第１及び第２の領域を含むメモリ搭載領域と、前記複数のコマンドアドレスレジスタバッファが搭載され前記第１及び第２の領域に挟まれた第３の領域とを有し、
前記メモリ搭載領域は、第１乃至第４のメモリ搭載領域を有し、
前記複数のメモリデバイスは、複数の第３及び第４のメモリデバイスをさらに含み、
前記複数の第１乃至第４のメモリデバイスは、それぞれ前記第１乃至第４のメモリ搭載領域に搭載されており、
前記第１のコマンドアドレスレジスタバッファは、前記複数の第１のメモリデバイスに前記コマンドアドレス信号を供給する第１の出力端子と、前記複数の第３のメモリデバイスに前記コマンドアドレス信号を供給する第３の出力端子とを備え、
前記第２のコマンドアドレスレジスタバッファは、前記複数の第２のメモリデバイスに前記コマンドアドレス信号を供給する第２の出力端子と、前記複数の第４のメモリデバイスに前記コマンドアドレス信号を供給する第４の出力端子とを備える、ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記第１及び第２のコマンドアドレスレジスタバッファは、前記第３の領域内において前記第１の方向と交差する第２の方向に平面視で配列されていることを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記第１及び第２の出力端子は前記第１の領域側に位置し、前記第３及び第４の出力端子は前記第２の領域側に位置していることを特徴とする請求項３に記載のメモリモジュール。
【請求項５】
前記第１のコマンドアドレスレジスタバッファは、前記モジュール基板の一方の主面に搭載され、
前記第２のコマンドアドレスレジスタバッファは、前記モジュール基板の他方の主面に搭載されている、ことを特徴とする請求項３又は４に記載のメモリモジュール。
【請求項６】
前記モジュール基板の前記一方の主面から見た前記第１のコマンドアドレスレジスタバッファの搭載方向と、前記モジュール基板の前記他方の主面から見た前記第２のコマンドアドレスレジスタバッファの搭載方向は、互いに１８０°相違していることを特徴とする請求項５に記載のメモリモジュール。
【請求項７】
前記メモリ搭載領域は、第５乃至第８のメモリ搭載領域をさらに有し、
前記複数のメモリデバイスは、複数の第５乃至第８のメモリデバイスをさらに含み、
前記複数の第５乃至第８のメモリデバイスは、それぞれ前記第５乃至第８のメモリ搭載領域に搭載されており、
前記第１のコマンドアドレスレジスタバッファは、前記第１の出力端子を介して前記複数の第５のメモリデバイスに前記コマンドアドレス信号を供給し、前記第３の出力端子を介して前記複数の第７のメモリデバイスに前記コマンドアドレス信号を供給し、
前記第２のコマンドアドレスレジスタバッファは、前記第２の出力端子を介して前記複数の第６のメモリデバイスに前記コマンドアドレス信号を供給し、前記第４の出力端子を介して前記複数の第８のメモリデバイスに前記コマンドアドレス信号を供給する、ことを特徴とする請求項２乃至６のいずれか一項に記載のメモリモジュール。
【請求項８】
前記第２、第３、第５及び第８のメモリ搭載領域は前記第１の領域に配置され、前記第１、第４、第６及び第７のメモリ搭載領域は前記第２の領域に配置されていることを特徴とする請求項７に記載のメモリモジュール。
【請求項９】
前記第１の領域においては前記第３、第２、第５及び第８のメモリ搭載領域がこの順に前記第２の方向に配置されており、
前記第２の領域においては前記第１、第４、第７及び第６のメモリ搭載領域がこの順に前記第２の方向に配置されている、ことを特徴とする請求項８に記載のメモリモジュール。
【請求項１０】
前記第１、第２、第５及び第６のメモリ搭載領域は前記第１の領域に配置され、前記第３、第４、第７及び第８のメモリ搭載領域は前記第２の領域に配置されていることを特徴とする請求項７に記載のメモリモジュール。
【請求項１１】
前記第１の領域においては前記第１、第２、第５及び第６のメモリ搭載領域がこの順に前記第２の方向に配置されており、
前記第２の領域においては前記第３、第４、第７及び第８のメモリ搭載領域がこの順に前記第２の方向に配置されている、ことを特徴とする請求項１０に記載のメモリモジュール。
【請求項１２】
前記モジュール基板に設けられた複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファをさらに備え、
前記複数のデータレジスタバッファは、前記第２のメモリ搭載領域と前記第５のメモリ搭載領域との間、並びに、前記第４のメモリ搭載領域と前記第７のメモリ搭載領域との間に配置されている、ことを特徴とする請求項７乃至１１のいずれか一項に記載のメモリモジュール。
【請求項１３】
前記複数の第１乃至第８のメモリデバイスは、それぞれ前記第１乃至第８のメモリ搭載領域において前記第１の方向に配列され、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第１乃至第８のメモリデバイスは、前記第１の方向と交差する第２の方向に平面視で配列されている、ことを特徴とする請求項１２に記載のメモリモジュール。
【請求項１４】
前記複数のメモリデバイスは、それぞれ１又は２以上のメモリチップを含むことを特徴とする請求項１乃至１３のいずれか一項に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリモジュールに関し、特に、メモリデバイスにコマンドアドレス信号を供給するコマンドアドレスレジスタバッファを備えたメモリモジュールに関する。
【背景技術】
【０００２】
ＤＩＭＭ（Dual Inline Memory Module）などのメモリモジュールは、モジュール基板上にＤＲＡＭ（Dynamic Random Access Memory）などのメモリチップが多数搭載された構成を有している。このようなメモリモジュールは、マザーボード上に設けられたメモリスロットに装着され、これによってメモリコントローラとの間でデータの転送が行われる。近年においては、システムが要求するメモリ容量が非常に大きいため、１枚のメモリモジュールによって必要なメモリ容量を確保することは困難である。このため、通常は、マザーボード上に複数のメモリスロットが設けられており、これにより複数のメモリモジュールを装着可能であることがほとんどである。
【０００３】
しかしながら、複数のメモリモジュールを装着すると、マザーボード上におけるコマンドアドレス配線の負荷容量が大きくなり、信号品質が劣化する。このような問題は、クロック信号の周波数がある程度低い場合には大きな問題とはならないが、クロック信号の周波数が高くなると、信号品質の劣化によってコマンドアドレス信号を正しく供給することができないという問題が生じる。
【０００４】
コマンドアドレス配線の負荷容量を低減することが可能なメモリモジュールとしては、Registered型と呼ばれるメモリモジュールが知られている（特許文献１参照）。特許文献１に記載されたRegistered型のメモリモジュールはコマンドアドレスレジスタバッファを備えている。コマンドアドレスレジスタバッファは、メモリコントローラから供給されるコマンドアドレス信号をバッファリングして複数のメモリチップに供給する役割を果たす。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２８２５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されたメモリモジュールでは、コマンドアドレスレジスタバッファは全てのメモリチップに対してコマンドアドレス信号を共通に供給する必要がある。このため、メモリチップの数が多いとモジュール基板上における配線負荷が大きくなり、メモリチップに供給するコマンドアドレス信号の信号品質が低下する。
【課題を解決するための手段】
【０００７】
本発明によるメモリモジュールは、コマンドアドレス信号が供給されるコマンドアドレスコネクタを有するモジュール基板と、前記モジュール基板に搭載された複数のメモリデバイスと、前記モジュール基板に搭載された複数のコマンドアドレスレジスタバッファと、を備え、前記複数のメモリデバイスは、複数の第１及び第２のメモリデバイスを含み、前記複数のコマンドアドレスレジスタバッファは、前記コマンドアドレス信号を前記複数の第１のメモリデバイスに供給する第１のコマンドアドレスレジスタバッファと、前記コマンドアドレス信号を前記複数の第２のメモリデバイスに供給する第２のコマンドアドレスレジスタバッファと、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数のコマンドアドレスレジスタバッファを用いていることから、メモリチップの数が多い場合であってもモジュール基板上における配線負荷が低減され、その結果、メモリチップに供給するコマンドアドレス信号の信号品質が向上する。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい第１の実施形態によるメモリモジュール５００の構成を示す模式図である。
【図２】メモリチップ２００、データレジスタバッファ３００及びコマンドアドレスレジスタバッファ４００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【図３】メモリモジュール５００を備える情報処理システム１０の構造を模式的に示す斜視図である。
【図４】メモリチップ２００の構成を示すブロック図である。
【図５】メモリチップ２００に設けられた外部端子の配列を説明するための略平面図である。
【図６】データレジスタバッファ３００の構成を示すブロック図である。
【図７】データレジスタバッファ３００に設けられた外部端子の配列を説明するための略平面図である。
【図８】コマンドアドレスレジスタバッファ４００の構成を示すブロック図である。
【図９】コマンドアドレスレジスタバッファ４００に設けられた外部端子の配列を説明するための略平面図である。
【図１０】モジュール基板５１０上における各デバイスの接続関係を説明するためのブロック図である。
【図１１】データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１２】コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【図１３】コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【図１４】発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール５００ａにおける、コマンドアドレスレジスタバッファ４０１とメモリチップ２００との接続関係を説明するための模式図である。
【図１５】モジュール基板５１０の一部の模式的な断面図である。
【図１６】プロトタイプにおけるコマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【図１７】本発明の好ましい第２の実施形態によるメモリモジュール５４０の構成を示す模式図である。
【図１８】メモリチップ２００、データレジスタバッファ３００及びコマンドアドレスレジスタバッファ４００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【図１９】本発明の好ましい第３の実施形態によるメモリモジュール５５０の構成を示す模式図である。
【図２０】本発明の好ましい第４の実施形態によるメモリモジュール５６０の構成を示す模式図である。
【図２１】（ａ）は第１及び第２の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示し、（ｂ）は図１４に示したプロトタイプにおけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示す。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい第１の実施形態によるメモリモジュール５００の構成を示す模式図である。
【００１２】
図１に示すように、本実施形態によるメモリモジュール５００は、モジュール基板５１０と、モジュール基板５１０に搭載された７２個のメモリチップ２０１〜２７２、９個のデータレジスタバッファ３０１〜３０９及び２個のコマンドアドレスレジスタバッファ４０１，４０２とを備えている。本明細書において、各メモリチップ２０１〜２７２を特に区別する必要がないときには、単に「メモリチップ２００」と呼ぶことがある。同様に、各データレジスタバッファ３０１〜３０９を特に区別する必要がないときには、単に「データレジスタバッファ３００」と呼ぶことがある。また、コマンドアドレスレジスタバッファ４０１，４０２を特に区別する必要がないときには、単に「コマンドアドレスレジスタバッファ４００」と呼ぶことがある。
【００１３】
モジュール基板５１０は多層配線が施されたプリント基板であり、その平面形状は、図１に示すＸ方向を長辺とし、Ｙ方向を短辺とする略長方形である。モジュール基板５１０の一辺には、長辺であるＸ方向に沿って複数のコネクタ１２０が設けられている。コネクタ１２０は、後述するメモリスロットを介してメモリコントローラとの電気的な接続を取るための端子であり、メモリコントローラからコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給されるコマンドアドレスコネクタ１２１と、メモリコントローラにリードデータを供給し又はメモリコントローラからのライトデータを入力するためのデータコネクタ１２２に分類される。特に限定されるものではないが、本実施形態ではデータコネクタ１２２のピン数は７２個である。したがって、同時に７２ビットのリードデータ又はライトデータを入出力することができる。
【００１４】
「コマンドアドレス信号ＣＡ」とは、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを含む信号群である。アドレス信号ＡＤＤは、バンクアドレスを含んでいても構わない。また、コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを含む信号群である。
【００１５】
また、「コントロール信号ＣＴＲＬ」とは、クロック信号ＣＫ，ＣＫＢ、チップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂ、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を含む信号群である。クロック信号ＣＫとクロック信号ＣＫＢは相補の信号である。チップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂ及びクロックイネーブル信号ＣＫＥ０，ＣＫＥ１は、それぞれ対応するＲａｎｋ（後述）を活性化させるための信号である。さらに、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１は、それぞれ対応するＲａｎｋを終端抵抗として機能させるための信号である。本明細書及び図面においては、特に区別する必要がない場合、クロック信号ＣＫ，ＣＫＢを纏めてクロック信号ＣＫと表記し、チップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂを纏めてチップ選択信号ＣＳＢと表記し、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１を纏めてクロックイネーブル信号ＣＫＥと表記し、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を纏めてオンダイターミネーション信号ＯＤＴと表記することがある。
【００１６】
メモリチップ２０１〜２７２は例えばＤＲＡＭであり、このうち３６個のメモリチップ２０１〜２１８，２３７〜２５４はモジュール基板５１０の一方の主面５１０ａに搭載され、残りの３６個のメモリチップ２１９〜２３６，２５５〜２７２はモジュール基板５１０の他方の主面５１０ｂに搭載されている。メモリチップ２０１〜２１８，２３７〜２５４とメモリチップ２１９〜２３６，２５５〜２７２は、モジュール基板５１０を介して互いに対向する位置にそれぞれ搭載されている。つまり、平面視で互いに重なる位置に配置されている。例えば、メモリチップ２０１とメモリチップ２１９はモジュール基板５１０の表裏に配置され、その平面的な位置、つまりＸ座標及びＹ座標は互いに一致している。図１においては、図面の見やすさを考慮してモジュール基板５１０の表裏に配置された一対のメモリチップ２００の平面的な位置をずらして表示しているが、実際には上述の通り、平面的な位置は互いに一致している。ここで「平面視」とは、Ｘ方向及びＹ方向と直交する方向（Ｚ方向）から見た様子を意味する。
【００１７】
図１において各チップに表記された三角のマークは、チップの搭載方向を示す方向性マークであり、方向性マークが同じ位置にある同種のチップは搭載方向が互いに同じであることを意味する。したがって、メモリチップ２０１〜２１８は搭載方向が互いに同じであり、メモリチップ２１９〜２３６は搭載方向が互いに同じであり、メモリチップ２３７〜２５４は搭載方向が互いに同じであり、メモリチップ２５５〜２７２は搭載方向が互いに同じである。また、メモリチップ２０１〜２１８とメモリチップ２３７〜２５４は搭載方向が互いに１８０°相違しており、メモリチップ２１９〜２３６とメモリチップ２５５〜２７２は搭載方向が互いに１８０°相違している。さらに、表裏の位置にあるメモリチップ２０１〜２１８とメモリチップ２１９〜２３６は搭載方向が互いに同じであり、表裏の位置にあるメモリチップ２３７〜２５４とメモリチップ２５５〜２７２は搭載方向が互いに同じである。尚、データレジスタバッファ３０１〜３０９については搭載方向が互いに同じである。
【００１８】
本実施形態においては、２個のコマンドアドレスレジスタバッファ４０１，４０２を備えている。これらコマンドアドレスレジスタバッファ４０１，４０２は互いに同じ構成を有するチップである。このうち、コマンドアドレスレジスタバッファ４０１はモジュール基板５１０の一方の主面５１０ａに搭載され、コマンドアドレスレジスタバッファ４０２はモジュール基板５１０の他方の主面５１０ｂに搭載されている。そして、一方の主面５１０ａから見たコマンドアドレスレジスタバッファ４０１の搭載方向と、他方の主面５１０ｂから見たコマンドアドレスレジスタバッファ４０２の搭載方向は、互いに１８０°相違している。
【００１９】
本実施形態によるメモリモジュール５００は、いわゆる４Ｒａｎｋ構成である。Ｒａｎｋとは、排他的に選択されるメモリ空間を指す。各Ｒａｎｋ間には同じアドレスが割り当てられるものの、チップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂを排他的に活性化させるとともに、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１を排他的に活性化させることによって、いずれか１つのＲａｎｋが選択される。本実施形態においては、モジュール基板５１０の一方の主面５１０ａに搭載されたメモリチップ２０１〜２１８がＲａｎｋ０を構成し、モジュール基板５１０の他方の主面５１０ｂに搭載されたメモリチップ２５５〜２７２がＲａｎｋ１を構成し、モジュール基板５１０の一方の主面５１０ａに搭載されたメモリチップ２３７〜２５４がＲａｎｋ２を構成し、モジュール基板５１０の他方の主面５１０ｂに搭載されたメモリチップ２１９〜２３６がＲａｎｋ３を構成する。
【００２０】
図１に示すように、メモリチップ２０１〜２７２はモジュール基板５１０上において平面視で４列に配列されている。具体的には、メモリチップ２０１〜２０９，２１９〜２２７については最上段である第一列５１１に配置され、メモリチップ２３７〜２４５，２５５〜２６３については上から２段目である第三列５１３に配置され、メモリチップ２１０〜２１８，２２８〜２３６については下から２段目である第二列５１２に配置され、メモリチップ２４６〜２５４，２６４〜２７２については最下段である第四列５１４に配置されている。各列に配置された対応するメモリチップ２００は、互いにＸ座標が一致している。つまり、平面視でＹ方向に配列されている。例えば、メモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４は、互いにＸ座標が一致している。対応する他のメモリチップについても同様である。
【００２１】
図２は、メモリチップ２００、データレジスタバッファ３００及びコマンドアドレスレジスタバッファ４００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【００２２】
図２（ａ），（ｂ）に示すように、モジュール基板５１０は、メモリチップ２００が搭載された複数のメモリ搭載領域Ａ１〜Ａ８を備える。このうち、メモリ搭載領域Ａ２，Ａ３，Ａ５，Ａ８は第１の領域Ｃ１に定義され、メモリ搭載領域Ａ１，Ａ４，Ａ６，Ａ７は第２の領域Ｃ２に定義されている。第１の領域Ｃ１と第２の領域Ｃ２は、Ｘ方向に配列されている。また、第１の領域Ｃ１と第２の領域Ｃ２との間には、第３の領域Ｃ３が定義されている。第３の領域Ｃ３は、コマンドアドレスレジスタバッファ４００が搭載された領域である。
【００２３】
ここで、メモリ搭載領域Ａ１〜Ａ８についてより詳細に説明すると、図２（ａ），（ｂ）に示すように、第１の領域Ｃ１には、第一列５１１に対応する部分に第３のメモリ搭載領域Ａ３が定義され、第二列５１２に対応する部分に第５のメモリ搭載領域Ａ５が定義され、第三列５１３に対応する部分に第２のメモリ搭載領域Ａ２が定義され、第四列５１４に対応する部分に第８のメモリ搭載領域Ａ８が定義されている。第３のメモリ搭載領域Ａ３は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２０１〜２０５がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２１９〜２２３がＸ方向に配列される領域である。第５のメモリ搭載領域Ａ５は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２１０〜２１４がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２２８〜２３２がＸ方向に配列される領域である。第２のメモリ搭載領域Ａ２は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２３７〜２４１がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２５５〜２５９がＸ方向に配列される領域である。第８のメモリ搭載領域Ａ８は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２４６〜２５０がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２６４〜２６８がＸ方向に配列される領域である。
【００２４】
一方、第２の領域Ｃ２には、第一列５１１に対応する部分に第１のメモリ搭載領域Ａ１が定義され、第二列５１２に対応する部分に第７のメモリ搭載領域Ａ７が定義され、第三列５１３に対応する部分に第４のメモリ搭載領域Ａ４が定義され、第四列５１４に対応する部分に第６のメモリ搭載領域Ａ６が定義されている。第１のメモリ搭載領域Ａ１は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２０６〜２０９がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２２４〜２２７がＸ方向に配列される領域である。第７のメモリ搭載領域Ａ７は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２１５〜２１８がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２３３〜２３６がＸ方向に配列される領域である。第４のメモリ搭載領域Ａ４は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２４２〜２４５がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２６０〜２６３がＸ方向に配列される領域である。第６のメモリ搭載領域Ａ６は、モジュール基板５１０の一方の主面５１０ａにおいてメモリチップ２５１〜２５４がＸ方向に配列され、モジュール基板５１０の他方の主面５１０ｂにおいてメモリチップ２６９〜２７２がＸ方向に配列される領域である。
【００２５】
本発明においては、第１〜第８のメモリ搭載領域Ａ１〜Ａ８に搭載されたメモリチップ２００をそれぞれ「第１のメモリデバイス」〜「第８のメモリデバイス」と呼ぶことがある。
【００２６】
ここで、各メモリ搭載領域Ａ１〜Ａ８に搭載されたメモリチップ２０１〜２７２のうち、Ｘ座標が等しい８つのメモリチップは、Ｘ座標の等しいいずれかのデータレジスタバッファ３００に共通接続されている。例えば、メモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４は、データレジスタバッファ３０１に共通接続されている。データレジスタバッファ３００は、対応するデータコネクタ１２２から供給されるライトデータを対応するメモリチップ２００に供給するとともに、対応するメモリチップ２００から供給されるリードデータを対応するデータコネクタ１２２に供給する役割を果たす。例えば、メモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４に書き込むべきライトデータはデータレジスタバッファ３０１によってバッファリングされ、メモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４から読み出されたリードデータはデータレジスタバッファ３０１によってバッファリングされる。
【００２７】
図２（ｂ）に示すように、これらデータレジスタバッファ３０１〜３０９は、平面視で第三列５１３と第二列５１２に挟まれたレジスタ搭載領域Ｂ１，Ｂ２に配置されている。レジスタ搭載領域Ｂ１は、モジュール基板５１０の他方の主面５１０ｂにおける第２及び第５のメモリ搭載領域Ａ２，Ａ５に挟まれた領域に定義され、データレジスタバッファ３０１〜３０５がＸ方向に配列されている。また、レジスタ搭載領域Ｂ２は、モジュール基板５１０の他方の主面５１０ｂにおける第４及び第７のメモリ搭載領域Ａ４，Ａ７に挟まれた領域に定義され、データレジスタバッファ３０６〜３０９がＸ方向に配列されている。
【００２８】
また、コマンドアドレスレジスタバッファ４０１は、モジュール基板５１０の一方の主面５１０ａにおいて第３の領域Ｃ３に配置されている。コマンドアドレスレジスタバッファ４０２は、モジュール基板５１０の他方の主面５１０ｂにおいて第３の領域Ｃ３に配置されている。
【００２９】
図３は、本実施形態によるメモリモジュール５００を備える情報処理システム１０の構造を模式的に示す斜視図である。
【００３０】
図３に示すように、情報処理システム１０はマザーボード２１上に構成されている。マザーボード２１にはメモリスロット２２が設けられており、メモリスロット２２に本実施形態によるメモリモジュール５００が挿入されている。また、マザーボード２１にはメモリコントローラ１２が搭載され、マザーボード２１に形成された配線２３を介してメモリモジュール５００に接続されている。しかしながら、メモリコントローラ１２はメモリモジュール５００上のメモリチップ２００に直接接続されているのではなく、データレジスタバッファ３０１〜３０９及びコマンドアドレスレジスタバッファ４０１，４０２を介してメモリチップ２００に接続されている。これにより、メモリコントローラ１２とメモリモジュール５００とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。
【００３１】
尚、図３に示した情報処理システム１０では、マザーボード２１にメモリスロット２２が１個だけ設けられているが、実際のメモリシステムでは、複数（例えば４個）のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール５００が装着される。複数のメモリモジュール５００を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール１枚当たりの負荷容量が従来に比べて非常に小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。
【００３２】
次に、メモリチップ２００の構成について説明する。
【００３３】
図４は、メモリチップ２００の構成を示すブロック図である。
【００３４】
メモリチップ２００はＤＲＡＭであり、図４に示すように、外部端子として、クロック端子２５１、コマンド端子２５２、コントロール端子２５６、アドレス端子２５３、データ入出力端子２５４及びデータストローブ端子２５５を備えている。このうち、クロック端子２５１、コマンド端子２５２及び、コントロール端子２５６、アドレス端子２５３については、対応するコマンドアドレスレジスタバッファ４００に接続されている。また、データ入出力端子２５４及びデータストローブ端子２５５については、対応するデータレジスタバッファ３００に接続されている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００３５】
クロック端子２５１は相補のクロック信号Ｙ，ＹＢが供給される端子であり、供給されたクロック信号Ｙ，ＹＢは、内部クロック生成回路２６１に供給される。内部クロック生成回路２６１は、クロック信号Ｙ，ＹＢに基づいて内部クロック信号ＩＣＬＫを生成し、これをデータ入出力回路２６３及びデータストローブ信号入出力回路２６４などの各種回路ブロックに供給する。特に限定されるものではないが、本実施形態においてはメモリチップ２００にＤＬＬ回路は備えられていない。
【００３６】
コマンド端子２５２は、ロウアドレスストローブ信号（ＲＡＳＢ）、カラムアドレスストローブ信号（ＣＡＳＢ）、ライトイネーブル信号（ＷＥＢ）などからなるコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤは、コマンドデコーダ２６６に供給される。コマンドデコーダ２６６は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、モードレジスタ２６５を含む各種回路ブロックに供給される。
【００３７】
コントロール端子２５６は、チップ選択信号（ＣＳＢ）、クロックイネーブル信号（ＣＫＥ）、オンダイターミネーション信号（ＯＤＴ）などの、Ｒａｎｋごとのコントロール信号ＣＴＲＬが供給される端子である。コントロール信号ＣＴＲＬは、コントロール回路２６８に供給される。コントロール回路２６８は、コントロール信号ＣＴＲＬに基づいて内部オンダイターミネーション信号ＩＯＤＴなどの内部コントロール信号を生成する回路である。
【００３８】
アドレス端子２５３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤはアドレスラッチ回路２６７に供給される。アドレスラッチ回路２６７は、内部クロック信号ＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路２６７にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ２７１に供給され、カラムアドレスについてはカラムデコーダ２７２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ２６５に供給され、これによってモードレジスタ２６５の内容が更新される。
【００３９】
ロウデコーダ２７１は、メモリセルアレイ２８０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ２８０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列２８１に含まれるいずれかのセンスアンプＳＡに接続されている。センスアンプＳＡの選択は、カラムデコーダ２７２によって行われる。
【００４０】
選択されたセンスアンプＳＡは、データ入出力回路２６３に接続される。データ入出力回路２６３には、内部クロック信号ＩＣＬＫ及び内部データストローブ信号ＰＤＱＳが供給されており、リード動作時においては内部クロック信号ＩＣＬＫに同期してリードデータを出力し、ライト動作時においては内部データストローブ信号ＰＤＱＳに同期してライトデータを取り込む。これにより、リード動作時においては、メモリセルアレイ２８０から読み出されたリードデータがデータ入出力端子２５４から出力され、ライト動作時においては、データ入出力端子２５４から受信したライトデータがメモリセルアレイ２８０に書き込まれる。
【００４１】
データストローブ端子２５５は、データストローブ信号ＤＱＳの入出力を行うための端子であり、データストローブ信号入出力回路２６４に接続されている。データストローブ信号入出力回路２６４は、上述した内部データストローブ信号ＰＤＱＳを生成し、これをデータ入出力回路２６３に供給する。
【００４２】
また、データ入出力回路２６３及びデータストローブ信号入出力回路２６４には、コントロール回路２６８の出力である内部オンダイターミネーション信号ＩＯＤＴも供給されている。内部オンダイターミネーション信号ＩＯＤＴが活性化すると、データ入出力回路２６３及びデータストローブ信号入出力回路２６４は、いずれも終端抵抗として機能する。
【００４３】
図５は、メモリチップ２００に設けられた外部端子の配列を説明するための略平面図である。
【００４４】
図５に示すように、メモリチップ２００には設けられた複数の外部端子２５０は、マトリクス状にレイアウトされている。図５において符号２５０ＤＱと表記しているエリアはデータ系の外部端子、つまり、図４に示したデータ入出力端子２５４及びデータストローブ端子２５５が配置されたエリアである。また、図５において符号２５０ＣＡと表記しているエリアはコマンドアドレス系及びコントロール系の外部端子、つまり、図４に示したクロック端子２５１、コマンド端子２５２、コントロール端子２５６及びアドレス端子２５３が配置されたエリアである。エリア２５０ＤＱとエリア２５０ＣＡは、互いにＹ方向に配列されており、エリア２５０ＤＱが方向性マークに近い側に位置している。ここで、Ｙ方向とは、図１に示したようにモジュール基板５１０の短辺方向に相当する。
【００４５】
以上がメモリチップ２００の全体構成である。次に、データレジスタバッファ３００の構成について説明する。
【００４６】
図６は、データレジスタバッファ３００の構成を示すブロック図である。
【００４７】
図６に示すように、データレジスタバッファ３００は、入出力端子３４０を介して供給されるライトデータＤＱを、入出力端子３５０を介して供給されるデータストローブ信号ＤＱＳでバッファリングするライト用のＦＩＦＯ回路３１１と、入出力端子３４１を介して供給されるリードデータＤＱを、入出力端子３５１を介して供給されるデータストローブ信号ＤＱＳでバッファリングするリード用のＦＩＦＯ回路３１２とを備えている。ここで入出力端子３４０，３５０は、データコネクタ１２２に接続される端子であり、図６においてはこれら入出力端子３４０，３５０を介して入出力される信号名に符号（ｐｒｅ）を付している。一方、入出力端子３４１，３５１は、対応するメモリチップ２００に接続される端子であり、図６においてはこれら入出力端子３４１，３５１を介して入出力される信号名に符号（ｐｏｓｔ）を付している。
【００４８】
尚、図６に示すＦＩＦＯ回路３１１，３１２は、１ビット分のデータの入出力を行う回路であり、実際には、入出力データ幅分のＦＩＦＯ回路３１１，３１２が設けられている。例えば、１個のデータレジスタバッファ３００が一度に１バイト分のデータを入出力する場合、８組のＦＩＦＯ回路３１１，３１２が必要となる。
【００４９】
データレジスタバッファ３００に含まれる各種バッファ回路やＦＩＦＯ回路３１１，３１２の動作は、データレジスタコントロール回路３２０によって制御される。データレジスタコントロール回路３２０は、コマンドアドレスレジスタバッファ４００より供給されるコントロール信号ＢＣＯＭに基づいて、データレジスタバッファ３００の動作を制御する。
【００５０】
図７は、データレジスタバッファ３００に設けられた外部端子の配列を説明するための略平面図である。
【００５１】
図７に示す符号３３０は、データレジスタバッファ３００に設けられた外部端子のうち、データ信号及びデータストローブ信号に関する外部端子である。図７に示すように、これら外部端子３３０は、第１グループ３３１と第２グループ３３２に分類されている。このうち、第１グループ３３１はデータコネクタ１２２に接続される端子であり、図６に示す入出力端子３４０，３５０を含んでいる。つまり、符号（ｐｒｅ）が付された信号を入出力するための外部端子が配列される。一方、第２グループ３３２は対応するメモリチップ２００に接続される端子であり、図６に示す入出力端子３４１，３５１を含んでいる。つまり、符号（ｐｏｓｔ）が付された信号を入出力するための外部端子が配列される。
【００５２】
図７に示すように、第１グループ３３１と第２グループ３３２は互いにＹ方向に配列されている。また、いずれのグループも複数の外部端子３３０がＸ方向に配列されている。
【００５３】
以上がデータレジスタバッファ３００の全体構成である。次に、コマンドアドレスレジスタバッファ４００の構成について説明する。
【００５４】
図８は、コマンドアドレスレジスタバッファ４００の構成を示すブロック図である。
【００５５】
図８に示すように、コマンドアドレスレジスタバッファ４００は、コマンドアドレスコネクタ１２１に接続される入力端子４１１，４１２と、メモリチップ２００に接続される出力端子４２１〜４２４と、データレジスタバッファ３００に接続される出力端子４３０とを備えている。
【００５６】
入力端子４１１，４１２には、メモリコントローラ１２より供給されるコマンドアドレス信号ＣＡが及びコントロール信号ＣＴＲＬがそれぞれ入力される。図８においてはこれら入力端子４１１，４１２に入力される信号名に符号（ｐｒｅ）を付している。入力端子４１１を介して入力されたコマンドアドレス信号ＣＡ（ｐｒｅ）は、レジスタ回路４４０にてバッファリングされた後、２系統のドライバ４４１，４４２に供給される。ドライバ４４１，４４２は、それぞれ出力端子４２１，４２２を介してコマンドアドレス信号ＣＡ（ｐｏｓｔ）を出力する回路である。図８に示すように、ドライバ４４１から出力端子４２１を介して出力されるコマンドアドレス信号ＣＡ（ｐｏｓｔ）には符号Ｒが付されており、ドライバ４４２から出力端子４２２を介して出力されるコマンドアドレス信号ＣＡ（ｐｏｓｔ）には符号Ｌが付されている。コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒとコマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌは、互いに同じ内容の信号である。
【００５７】
同様に、入力端子４１２を介して入力されたコントロール信号ＣＴＲＬ（ｐｒｅ）は、レジスタ回路４５０にてバッファリングされた後、２系統のドライバ４５１，４５２に供給される。ドライバ４５１，４５２は、それぞれ出力端子４２３，４２４を介してコントロール信号ＣＴＲＬ（ｐｏｓｔ）を出力する回路である。図８に示すように、ドライバ４５１から出力端子４２３を介して出力されるコントロール信号ＣＴＲＬには符号Ｒが付されており、ドライバ４５２から出力端子４２４を介して出力されるコントロール信号ＣＴＲＬ（ｐｏｓｔ）には符号Ｌが付されている。コントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒとコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌは、互いに同じ内容の信号である。
【００５８】
このように、コマンドアドレスレジスタバッファ４００は、２つの出力系統を有していることから、各ドライバ４４１，４４２，４５１，４５２の負荷が軽減されている。
【００５９】
さらに、コマンドアドレスレジスタバッファ４００にはコントロール回路４６０が含まれている。コントロール回路４６０は、コマンドアドレス信号ＣＡ（ｐｒｅ）及びコントロール信号ＣＴＲＬ（ｐｒｅ）に基づいて、コントロール信号ＢＣＯＭを生成する。生成されたコントロール信号ＢＣＯＭは、ドライバ４６１及び出力端子４３０を介してデータレジスタバッファ３００に供給される。
【００６０】
図９は、コマンドアドレスレジスタバッファ４００に設けられた外部端子の配列を説明するための略平面図である。
【００６１】
図９に示す符号４７０は、コマンドアドレスレジスタバッファ４００に設けられた入力端子４１１，４１２が配列されるエリアである。また、図９に示す符号４８０Ｒは、コマンドアドレスレジスタバッファ４００に設けられた出力端子４２１，４２３が配列されるエリアである。つまり、エリア４８０Ｒからは、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒが出力される。一方、図９に示す符号４８０Ｌは、コマンドアドレスレジスタバッファ４００に設けられた出力端子４２２，４２４が配列されるエリアである。つまり、エリア４８０Ｌからは、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌが出力される。
【００６２】
コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒは、モジュール基板５１０の右側に搭載されたメモリチップ２００に供給される。一方、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌは、モジュール基板５１０の左側に搭載されたメモリチップ２００に供給される。エリア４８０Ｒに配置される出力端子４２１，４２３と、エリア４８０Ｌに配置される出力端子４２２，４２４は、中心軸ａを中心として対称にレイアウトされている。中心軸ａとは、Ｘ方向における中心線でありＹ方向に延在する線である。例えば、エリア４８０Ｒに配置された端子４８１〜４８４から出力される信号と、エリア４８０Ｌに配置された端子４８１〜４８４から出力される信号とは、互いに同一の信号である。
【００６３】
以上がコマンドアドレスレジスタバッファ４００の全体構成である。上述の通り、本実施形態においては、互いに同じ回路構成を有する２個のコマンドアドレスレジスタバッファ４０１，４０２を備えている。このうち、コマンドアドレスレジスタバッファ４０１はモジュール基板５１０の一方の主面５１０ａに搭載され、コマンドアドレスレジスタバッファ４０２はモジュール基板５１０の他方の主面５１０ｂに搭載されている。そして、一方の主面５１０ａから見たコマンドアドレスレジスタバッファ４０１の搭載方向と、他方の主面５１０ｂから見たコマンドアドレスレジスタバッファ４０２の搭載方向は、互いに１８０°相違している。このため、コマンドアドレスレジスタバッファ４０１，４０２の入力端子４１１，４１２が設けられたエリア４７０は、互いに対向した位置に配置される。
【００６４】
次に、モジュール基板５１０上における各デバイスの接続関係について説明する。
【００６５】
図１０は、モジュール基板５１０上における各デバイスの接続関係を説明するためのブロック図である。
【００６６】
図１０に示すように、各Ｒａｎｋ０〜Ｒａｎｋ３は、それぞれチップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂによって排他的に活性化される。本実施形態においては、メモリチップ２０１〜２１８がＲａｎｋ０を構成し、メモリチップ２５５〜２７２がＲａｎｋ１を構成し、メモリチップ２３７〜２５４がＲａｎｋ２を構成し、メモリチップ２１９〜２３６がＲａｎｋ３を構成する。クロック信号Ｙ０〜Ｙ３，ＹＢ０〜ＹＢ３もそれぞれ対応するＲａｎｋに供給される。クロックイネーブル信号ＣＫＥ０についてはＲａｎｋ０とＲａｎｋ３にて共有され、クロックイネーブル信号ＣＫＥ１についてはＲａｎｋ１とＲａｎｋ２にて共有される。また、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１はそれぞれＲａｎｋ０，Ｒａｎｋ１に供給される。Ｒａｎｋ２，３にはオンダイターミネーション信号は供給されない。
【００６７】
本実施形態においては、コマンドアドレスレジスタバッファ４０１はＲａｎｋ０，３に属するメモリチップ２００に対して割り当てられており、コマンドアドレスレジスタバッファ４０２はＲａｎｋ１，２に属するメモリチップ２００に対して割り当てられている。データレジスタバッファ３００を制御するための信号はコマンドアドレスレジスタバッファ４０１のみから供給され、コマンドアドレスレジスタバッファ４０２からは供給されない。これは、データレジスタバッファ３００は各Ｒａｎｋに対して同一の動作を行うため、２つのコマンドアドレスレジスタバッファ４０１，４０２から同じコントロール信号ＢＣＯＭを供給する必要がないからである。
【００６８】
図１１は、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００６９】
まず、ライト動作時におけるデータ系信号の流れについて説明すると、図１１に示すように、データコネクタ１２２に入力されたライトデータＤＱは、スタブ抵抗１３０を介してデータレジスタバッファ３００に供給される。スタブ抵抗１３０は、データコネクタ１２２において生じるインピーダンスの不整合に起因する信号の反射を防止するために設けられている。本発明においてスタブ抵抗１３０を設けることは必須でないが、本実施形態においては、平面視で第二列５１２と第三列５１３に挟まれたレジスタ搭載領域Ｂ１，Ｂ２にデータレジスタバッファ３００が搭載されているため、データコネクタ１２２とデータレジスタバッファ３００との距離が比較的遠い。これにより、データコネクタ１２２とデータレジスタバッファ３００とを接続するデータ配線Ｌ３０の配線長が長くなるため、信号の反射が生じやすい。したがって、スタブ抵抗１３０を設けることによりこれを防止することが望ましい。
【００７０】
データレジスタバッファ３００に入力されたライトデータＤＱは、データレジスタバッファ３００にてバッファリングされた後、対応するメモリチップ２００に供給される。既に説明したとおり、対応するメモリチップ２００とは当該データレジスタバッファ３００とＸ座標が等しい８つのメモリチップ２００である。例えば、データレジスタバッファ３０１から出力されるライトデータＤＱは、８つのメモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４に供給される。リード動作時におけるデータ系信号の流れは上記と逆であり、選択されたＲａｎｋに属する２つのメモリチップから読み出されたリードデータＤＱが対応するデータレジスタバッファ３００に供給され、データレジスタバッファ３００にてバッファリングされた後、スタブ抵抗１３０を介してデータコネクタ１２２に供給される。
【００７１】
本実施形態では、データレジスタバッファ３００に設けられた入出力端子３４１，３５１（図６参照）の半分は配線Ｌ３１に接続され、残りの半分は配線Ｌ３２に接続されている。配線Ｌ３１は、データレジスタバッファ３００から見て上方向に延在する配線であり、第一列５１１と第三列５１３との間で分岐し、対応する４つのメモリチップ２００に共通接続される。同様に、配線Ｌ３２は、データレジスタバッファ３００から見て下方向に延在する配線であり、第二列５１２と第四列５１４との間で分岐し、対応する４つのメモリチップ２００に共通接続される。配線Ｌ３１と配線Ｌ３２の長さはほぼ等しく、且つ、配線Ｌ３１，Ｌ３２の分岐点から各メモリチップ２００までの配線距離もほぼ等しい。
【００７２】
図１１に示すように、本実施形態においては第一列５１１に属するメモリチップ２００と第三列５１３に属するメモリチップ２００の搭載方向が互い１８０°相違しており、且つ、これらメモリチップ２００間に配線Ｌ３１の分岐点が設けられている。同様に、第二列５１２に属するメモリチップ２００と第四列５１４に属するメモリチップ２００の搭載方向が互い１８０°相違しており、且つ、これらメモリチップ２００間に配線Ｌ３２の分岐点が設けられている。
【００７３】
このため、各データレジスタバッファ３００とこれに対応する８つのメモリチップ２００との配線距離を最短且つ一定となるよう、モジュール基板５１０上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、各列に搭載されたメモリチップ２００にライトデータＤＱがほぼ同時に到達する。また、リード動作時においては、各列に搭載されたメモリチップ２００から出力されたリードデータＤＱは、ほぼ同時にデータレジスタバッファ３００に到達する。これにより、メモリチップ２００の搭載位置によるデータのスキューが非常に小さくなる。その結果、ＤＬＬ回路のような同期回路をメモリチップ２００に搭載することなく、データの入出力を正しく行うことが可能となる。また、Ｒａｎｋ間におけるデータのスキュー差もほとんど生じない。
【００７４】
尚、コマンドアドレスレジスタバッファ４０１とデータレジスタバッファ３０１〜３０５との間は配線Ｌ７１にて接続され、コマンドアドレスレジスタバッファ４０１とデータレジスタバッファ３０６〜３０９との間は配線Ｌ７２にて接続される。上述の通り、コマンドアドレスレジスタバッファ４０２とデータレジスタバッファ３０１〜３０９とは接続されない。
【００７５】
図１２は、コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【００７６】
図１２に示すように、コマンドアドレスコネクタ１２１に入力されたコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、スタブ抵抗１３０を介してコマンドアドレスレジスタバッファ４０１，４０２に供給される。コマンドアドレスレジスタバッファ４０１，４０２は、これらコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬをバッファリングし、出力端子４２１〜４２４を介して各メモリチップ２００に供給する。コマンドアドレスレジスタバッファ４０１，４０２から出力される信号のうち、コマンドアドレス信号ＣＡについては全てのメモリチップ２０１〜２７２に対して共通に供給される。これに対し、コマンドアドレスレジスタバッファ４０１，４０２から出力される信号のうち、コントロール信号ＣＴＲＬについては、Ｒａｎｋごとに供給される。これにより、いずれか一方のＲａｎｋのみが活性化される。
【００７７】
ここで、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係についてより詳細に説明する。図１２に示すように、第１〜第８のメモリ搭載領域Ａ１〜Ａ８に搭載されたメモリチップ２００は、それぞれ対応する配線Ｌ６１〜Ｌ６８に接続されている。例えば、第３のメモリ搭載領域Ａ３に搭載されたメモリチップ２０１〜２０５，２１９〜２２３は、配線Ｌ６３に共通接続される。図１２に示すように、配線Ｌ６１，Ｌ６５はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに共通接続された配線であり、配線Ｌ６３，Ｌ６７はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに共通接続された配線であり、配線Ｌ６４，Ｌ６８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに共通接続された配線であり、配線Ｌ６２，Ｌ６６はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに共通接続された配線である。
【００７８】
したがって、配線Ｌ６１と配線Ｌ６５はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから２分岐した配線であり、配線Ｌ６３と配線Ｌ６７はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒから２分岐した配線であり、配線Ｌ６４と配線Ｌ６８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒから２分岐した配線であり、配線Ｌ６２と配線Ｌ６６はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌから２分岐した配線である。
【００７９】
このように、本実施形態では２つのコマンドアドレスレジスタバッファ４０１，４０２を用い、それぞれ異なる配線を介してメモリチップ２００にコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを供給している。このため、１個のコマンドアドレスレジスタバッファ４０１のみを用いた場合と比べ、各配線Ｌ６１〜Ｌ６８の負荷が半分に低減される。このことは、図８に示したドライバ４４１，４４２，４５１，４５２が駆動すべき負荷が半分に低減されることを意味する。これにより、使用するクロック信号ＣＫ，ＣＫＢの周波数が高い場合であっても、コマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬの信号品質を保つことが可能となる。
【００８０】
図１３は、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【００８１】
図１３においてコマンドアドレスレジスタバッファ４０１，４０２に設けられた端子４８１〜４８４は、図９に示した端子４８１〜４８４を意味している。つまり、これら端子４８１〜４８４はＹ方向に配列されており、且つ、エリア４８０Ｒに配置された端子４８１〜４８４から出力される信号と、エリア４８０Ｌに配置された端子４８１〜４８４から出力される信号とは、互いに同じ信号である。また、これら端子４８１〜４８４から出力される信号は、メモリチップ２００に設けられた端子２９１〜２９４にそれぞれ供給される。端子２９１〜２９４は、図５に示すようにエリア２５０ＣＡに配置され、Ｙ方向に配列された端子である。
【００８２】
本実施形態では、互いに搭載方向が同じである第一列５１１及び第二列５１２に搭載されたメモリチップ２０１〜２３６に対しては、コマンドアドレスレジスタバッファ４０１が割り当てられ、互いに搭載方向が同じである第三列５１３及び第四列５１４に搭載されたメモリチップ２３７〜２７２に対しては、コマンドアドレスレジスタバッファ４０２が割り当てられている。そして、メモリチップ２０１〜２３６とメモリチップ２３７〜２７２は搭載方向が互い１８０°相違しており、かつ、コマンドアドレスレジスタバッファ４０１とコマンドアドレスレジスタバッファ４０２は搭載方向が互い１８０°相違していることから、図１３に示すように、配線Ｌ６１〜Ｌ６８にそれぞれ含まれる複数の配線（図１３に示す例では各４本の配線）のＹ方向における配列順序を入れ替えることなく、各メモリチップ２０１〜２７２の端子２９１〜２９４に接続することが可能となる。
【００８３】
これにより、各配線Ｌ６１〜Ｌ６８をシンプルにレイアウトすることが可能となり、モジュール基板５１０内における配線密度を低くすることが可能となる。しかも、本実施形態では、エリア４８０Ｒ，４８０Ｌからそれぞれ出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを２分岐させればよいことから、分岐に必要となる配線層は２層で足りることになる。その結果、モジュール基板５１０の配線層数を削減することが可能となり、基板コストが低減される。さらに、本実施形態では、コマンドアドレスレジスタバッファ４０１，４０２の各端子４８１〜４８４に接続されるメモリチップ２００の数が互いに等しいことから、配線Ｌ６１〜Ｌ６８間における負荷の差もほとんど生じない。しかも、配線Ｌ６１〜Ｌ６８を互いに等長とすることも可能となる。
【００８４】
図１４は、発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール５００ａにおける、コマンドアドレスレジスタバッファ４０１とメモリチップ２００との接続関係を説明するための模式図である。
【００８５】
図１４に示すメモリモジュール５００ａでは、１個のコマンドアドレスレジスタバッファ４０１のみがモジュール基板５１０に搭載されている。本プロトタイプでは、モジュール基板５１０の右側に搭載されたメモリチップ２００に対しては、エリア４８０Ｒに配置された出力端子４２１，４２３及び配線Ｌ５０〜Ｌ５３を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給され、モジュール基板５１０の左側に搭載されたメモリチップ２００に対しては、エリア４８０Ｌに配置された出力端子４２２，４２４及び配線Ｌ４０〜Ｌ４３を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給される。
【００８６】
本プロトタイプでは、エリア４８０Ｒ，４８０Ｌからそれぞれ出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、４分岐された後、第一列５１１〜第四列５１４に属するメモリチップ２００にそれぞれ供給される。モジュール基板５１０内において信号線を４分岐させるためには、例えば図１５に示すように４つの配線層を用い、各配線層に形成した配線Ｌ４０〜Ｌ４３を同じスルーホール導体ＴＨに接続する必要がある。このため、上述した第１の実施形態によるメモリモジュール５００と比べ、モジュール基板５１０に必要となる配線層数が増大してしまう。
【００８７】
また、コマンドアドレスレジスタバッファ４０１とメモリチップ２００との接続関係をより詳細に説明するための模式図である図１６に示すように、本プロトタイプにおいては、配線Ｌ４０についてはシンプルにレイアウトすることができる一方、配線Ｌ４１については、コマンドアドレスレジスタバッファ４０１の各端子４８１〜４８４と、メモリチップ２００の各端子２９１〜２９４とをそれぞれ接続するためには、図１６に示すように蛇行したレイアウトを用いる必要がある。このため、配線密度が増大するとともに、等長配線を行うためには蛇行させる必要のない配線Ｌ４０を迂回させる必要も生じる。尚、図１６には配線Ｌ４０，Ｌ４１のみを図示しているが、配線Ｌ４３，Ｌ５１，Ｌ５３も蛇行させる必要のある配線である。
【００８８】
このように、プロトタイプによるメモリモジュール５００ａでは、モジュール基板５１０に形成する配線の配線密度が非常に高くなってしまう。しかも、プロトタイプによるメモリモジュール５００ａでは、１個のコマンドアドレスレジスタバッファ４０１のみを用いていることから、配線Ｌ４０〜Ｌ４３，Ｌ５０〜Ｌ５３の負荷が大きくなる。これに対し、上述した第１の実施形態によるメモリモジュール５００では、このような問題は生じない。つまり、モジュール基板５１０の配線密度が軽減されるとともに、配線Ｌ６１〜Ｌ６８の負荷をメモリモジュール５００ａの半分とすることが可能となる。
【００８９】
次に、本発明の好ましい第２の実施形態について説明する。
【００９０】
図１７は、本発明の好ましい第２の実施形態によるメモリモジュール５４０の構成を示す模式図である。
【００９１】
図１７に示すように、本実施形態によるメモリモジュール５４０は、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係において、第１の実施形態によるメモリモジュール５００と相違している。その他の点については第１の実施形態によるメモリモジュール５００と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。尚、本実施形態では、図１８（ａ），（ｂ）に示すように、第１〜第８のメモリ搭載領域Ａ１〜Ａ８の定義が第１の実施形態とは相違している。図１８（ａ），（ｂ）に示すように、本実施形態においては、第１の領域Ｃ１においてメモリ搭載領域Ａ１，Ａ２，Ａ５，Ａ６がこの順に配置され、第２の領域Ｃ２においてメモリ搭載領域Ａ３，Ａ４，Ａ７，Ａ８がこの順に配置されている。
【００９２】
本実施形態においては、第１〜第８のメモリ搭載領域Ａ１〜Ａ８に搭載されたメモリチップ２００は、それぞれ対応する配線Ｌ８１〜Ｌ８８に接続されている。例えば、第３のメモリ搭載領域Ａ３に搭載されたメモリチップ２０１〜２０５，２１９〜２２３は、配線Ｌ８３に共通接続される。図１７に示すように、配線Ｌ８３，Ｌ８５はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに共通接続された配線であり、配線Ｌ８１，Ｌ８７はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに共通接続された配線であり、配線Ｌ８２，Ｌ８８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに共通接続された配線であり、配線Ｌ８４，Ｌ８６はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに共通接続された配線である。
【００９３】
したがって、配線Ｌ８３と配線Ｌ８５はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから２分岐した配線であり、配線Ｌ８１と配線Ｌ８７はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒから２分岐した配線であり、配線Ｌ８２と配線Ｌ８８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌから２分岐した配線であり、配線Ｌ８４と配線Ｌ８６はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒから２分岐した配線である。
【００９４】
かかる構成により、本実施形態においても上述した第１の実施形態によるメモリモジュール５００とほぼ同様の効果を得ることが可能となる。また、本実施形態では、配線Ｌ８１〜Ｌ８８間における対応する２つの配線の負荷及び配線長が互いに等しい。例えば、配線Ｌ８３と配線Ｌ８５はいずれもコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから分岐された配線であり、これら配線Ｌ８３，Ｌ８５に接続されるメモリチップ２００の数は等しく、且つ、配線長もほぼ一致する。これにより、本実施形態においては、コマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのシグナルインテグリティを高めることが可能となる。
【００９５】
次に、本発明の好ましい第３の実施形態について説明する。
【００９６】
図１９は、本発明の好ましい第３の実施形態によるメモリモジュール５５０の構成を示す模式図である。
【００９７】
図１９に示すように、本実施形態によるメモリモジュール５５０は、データレジスタバッファ３０１〜３０９が削除されている点において、第１の実施形態によるメモリモジュール５００と相違している。その他の点については第１の実施形態によるメモリモジュール５００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態では、データコネクタ１２２とメモリチップ２００が直接接続されるため、メモリコントローラ１２から見たデータ配線の負荷が大きくなるが、その他の点については、第１の実施形態によるメモリモジュール５００と同じ効果を得ることが可能となる。また、データレジスタバッファ３０１〜３０９が省略されているため、より低コスト化を図ることも可能となる。尚、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係については、第１の実施形態と同様の接続を行っても構わないし、第２の実施形態と同様の接続を行っても構わない。
【００９８】
次に、本発明の好ましい第４の実施形態について説明する。
【００９９】
図２０は、本発明の好ましい第４の実施形態によるメモリモジュール５６０の構成を示す模式図である。
【０１００】
本実施形態によるメモリモジュール５６０はいわゆる４Ｒａｎｋ構成であり、図１に示したメモリチップ２３７〜２７２が削除されている。そして、コマンドアドレスレジスタバッファ４０１は、配線Ｌ９０，Ｌ９１を介してメモリチップ２０１〜２０９，２１９〜２２７にコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを供給する。また、コマンドアドレスレジスタバッファ４０２は、配線Ｌ９２，Ｌ９３を介してメモリチップ２１０〜２１８，２２８〜２３６にコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを供給する。本実施形態では、メモリチップ２０１〜２１８がＲａｎｋ０を構成し、メモリチップ２１９〜２３６がＲａｎｋ１を構成する。このような構成においても、複数のコマンドアドレスレジスタバッファ４０１，４０２を用いることにより、１個のコマンドアドレスレジスタバッファ４０１のみを用いた場合と比べ、配線Ｌ９０〜Ｌ９３の負荷が半減する。
【０１０１】
図２１（ａ）は第１及び第２の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示し、図２１（ｂ）は図１４に示したプロトタイプにおけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示す。いずれも、クロック信号ＣＫ，ＣＫＢの周波数を４００ＭＨｚに設定した場合に、メモリチップ２００に現れるモジュール基板上の信号波形を示している。図２１（ａ），（ｂ）に示すように、第１及び第２の実施形態においては、プロトタイプと比べて良好なアイパターンが得られていることが分かる。これは、プロトタイプにおいてはコマンドアドレスレジスタバッファ４０１から出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬがモジュール基板５１０の内部において４分岐されているのに対し、第１及び第２の実施形態においては２分岐に低減されているためであると考えられる。
【０１０２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０３】
例えば、上記の各実施形態においては、メモリチップ２００としてＤＲＡＭを用いたが、本発明がこれに限定されるものではなく、他の種類のメモリデバイスを用いても構わない。また、搭載するメモリデバイスとしては、一つのパッケージに一つのメモリチップがパッケージングされたデバイスを用いても構わないし、一つのパッケージに２個以上のメモリチップがパッケージングされたデバイスを用いても構わない。
【０１０４】
さらに、上記の各実施形態においては、いずれもモジュール基板上に２個のコマンドアドレスレジスタバッファを搭載しているが、コマンドアドレスレジスタバッファの搭載数についてはこれに限定されず、３個以上のコマンドアドレスレジスタバッファを搭載しても構わない。
【符号の説明】
【０１０５】
１０      情報処理システム
１２      メモリコントローラ
２１      マザーボード
２２      メモリスロット
１２０    コネクタ
１２１    コマンドアドレスコネクタ
１２２    データコネクタ
１３０    スタブ抵抗
２０１〜２７２    メモリチップ（メモリデバイス）
３０１〜３０９    データレジスタバッファ
４０１，４０２    コマンドアドレスレジスタバッファ
５００，５４０、５５０，５６０    メモリモジュール
５１０    モジュール基板
５１０ａ    モジュール基板の一方の主面
５１０ｂ    モジュール基板の他方の主面
５１１    第一列
５１２    第二列
５１３    第三列
５１４    第四列
Ａ１〜Ａ８    メモリ搭載領域
Ｂ１，Ｂ２    レジスタ搭載領域
Ｃ１〜Ｃ３    第１〜第３の領域
ＣＡ      コマンドアドレス信号
ＣＴＲＬ  コントロール信号
ＤＱ      データ
ＤＱＳ    データストローブ信号
Ｌ３０〜Ｌ３２    データ配線
Ｌ６１〜Ｌ６８，Ｌ８１〜Ｌ８８，Ｌ９１〜Ｌ９３    コマンドアドレス配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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