(57)【要約】【課題】貫通電流の少ないレベルシフト回路を提供する。【解決手段】ソースを第１電源電圧ＶＳＳに接続される第１、第２ＭＯＳトランジスタ（Ｎ１、Ｎ２）は、ゲートに入力信号（ＤＩ、ＤＩＢ）を入力する。ソースを第２電源電圧（ＶＤＤ２）に接続される第３、第４ＭＯＳトランジスタ（Ｐ１、Ｐ２）は、第２、第１ＭＯＳトランジスタ（Ｎ２、Ｎ１）のドレインにゲートを接続される。第１電圧生成回路（Ｚ１）は、第１、第３ＭＯＳトランジスタ（Ｎ１、Ｐ１）のドレイン間に接続され、第２電圧生成回路（Ｚ２）は、第２、第４ＭＯＳトランジスタ（Ｎ２、Ｐ２）のドレイン間に接続される。第５ＭＯＳトランジスタ（Ｐ４）は、接続ノードＮＤＢにゲートを接続され、第２電源電圧（ＶＤＤ２）にソースを接続される。第６ＭＯＳトランジスタ（Ｎ４）は、接続ノードＮＵＢにゲートを接続され、第１電源電圧（ＶＳＳ）にソースを接続され、第５ＭＯＳトランジスタ（Ｐ４）とドレイン同士を接続される。【選択図】図３
2013131964.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧と第２電源電圧との間の電圧を示す第３電源電圧と、前記第１電源電圧との間の振幅を有する入力信号をゲートに入力する第１導電型の第１ＭＯＳトランジスタと、
前記入力信号の反転信号である反転入力信号をゲートに入力する前記第１導電型の第２ＭＯＳトランジスタと、前記第１および第２ＭＯＳトランジスタのソースは共通に前記第１電源電圧に接続され、
前記第２ＭＯＳトランジスタのドレインにゲートを接続される前記第１導電型と相補の第２導電型の第３ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレインにゲートを接続される前記第２導電型の第４ＭＯＳトランジスタと、前記第３および第４ＭＯＳトランジスタのソースは共通に前記第２電源電圧に接続され、
前記第１ＭＯＳトランジスタのドレインと前記第３ＭＯＳトランジスタのドレインとの間に接続される第１電圧生成回路と、
前記第２ＭＯＳトランジスタのドレインと前記第４ＭＯＳトランジスタのドレインとの間に接続される第２電圧生成回路と、
前記第３ＭＯＳトランジスタのドレインと前記第１電圧生成回路との接続ノードにゲートを接続され、前記第２電源電圧にソースを接続される前記第２導電型の第５ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレインと前記第１電圧生成回路との接続ノードにゲートを接続され、前記第１電源電圧にソースを接続され、前記第５ＭＯＳトランジスタとドレイン同士を接続される前記第１導電型の第６ＭＯＳトランジスタと
を具備する
レベルシフト回路。
【請求項２】
前記入力信号を入力して論理反転し、前記反転入力信号を出力するインバータをさらに具備する
請求項１に記載のレベルシフト回路。
【請求項３】
前記第４ＭＯＳトランジスタのドレインと前記第２電圧生成回路との接続ノードにゲートを接続され、前記第２電源電圧にソースを接続される前記第２導電型の第７ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタのドレインと前記第２電圧生成回路との接続ノードにゲートを接続され、前記第１電源電圧にソースを接続され、前記第７ＭＯＳトランジスタのドレインにドレインを接続される前記第１導電型の第８ＭＯＳトランジスタと
をさらに具備する
請求項１または請求項２に記載のレベルシフト回路。
【請求項４】
前記第１電圧生成回路は、ドレインとゲートとを接続してカソードとし前記第１ＭＯＳトランジスタのドレインに接続され、ソースをアノードとし前記第３ＭＯＳトランジスタのドレインに接続される前記第２導電型の第９ＭＯＳトランジスタを含み、
前記第２電圧生成回路は、ドレインとゲートとを接続してカソードとし前記第２ＭＯＳトランジスタのドレインに接続され、ソースをアノードとし前記第４ＭＯＳトランジスタのドレインに接続される前記第２導電型の第１０ＭＯＳトランジスタを含む
請求項１から請求項３のいずれかに記載のレベルシフト回路。
【請求項５】
前記第１電圧生成回路は、ドレインをカソードとし前記第１ＭＯＳトランジスタのドレインに接続され、ソースとゲートとを接続してアノードとし前記第３ＭＯＳトランジスタのドレインに接続される前記第１導電型の第１１ＭＯＳトランジスタを含み、
前記第２電圧生成回路は、ドレインをカソードとし前記第２ＭＯＳトランジスタのドレインに接続され、ソースとゲートとを接続してアノードとし前記第４ＭＯＳトランジスタのドレインに接続される前記第１導電型の第１２ＭＯＳトランジスタを含む
請求項１から請求項３のいずれかに記載のレベルシフト回路。
【請求項６】
前記第１電圧生成回路は、カソードを前記第１ＭＯＳトランジスタのドレインに接続され、アノードを前記第３ＭＯＳトランジスタのドレインに接続されるＰＮジャンクションのダイオードを含み、
前記第２電圧生成回路は、カソードを前記第２ＭＯＳトランジスタのドレインに接続され、アノードを前記第４ＭＯＳトランジスタのドレインに接続されるＰＮジャンクションのダイオードを含む
請求項１から請求項３のいずれかに記載のレベルシフト回路。
【請求項７】
前記第１電圧生成回路は、前記第１ＭＯＳトランジスタのドレインと前記第３ＭＯＳトランジスタのドレインに接続される抵抗を含み、
前記第２電圧生成回路は、前記第２ＭＯＳトランジスタのドレインと前記第４ＭＯＳトランジスタのドレインに接続される抵抗を含む
請求項１から請求項３のいずれかに記載のレベルシフト回路。
【請求項８】
請求項１から請求項７のいずれかに記載のレベルシフト回路を複数備える
表示装置の駆動回路。
【請求項９】
第１および第２電圧生成回路を備え、基準電源電圧と第１電源電圧との間の振幅で論理レベルを示す第１信号レベルの入力信号を、前記基準電源電圧と第２電源電圧との間の振幅で論理レベルを示す第２信号レベルの変換信号に変換し、前記第１および第２電圧生成回路の両端の電圧をそれぞれ変換信号として出力するレベル変換部と、
前記変換信号をそれぞれゲートに印加する第１導電型および第２導電型のトランジスタを備え、前記第１導電型および第２導電型のトランジスタのドレイン同士の接続ノードから前記第２信号レベルの出力信号を出力するバッファ部と
を具備し、
前記レベル変換部は、
前記第２電源電圧と前記基準電源電圧との間に直列に接続される前記第１導電型の第１トランジスタと、前記第２導電型の第２トランジスタと、
前記第２電源電圧と前記基準電源電圧との間に直列に接続される前記第１導電型の第３トランジスタと、前記第２導電型の第４トランジスタと
をさらに備え、
前記第１電圧生成回路は前記第１トランジスタのドレインと前記第２トランジスタのドレインとの間に接続され、
前記第２電圧生成回路は前記第３トランジスタのドレインと前記第４トランジスタのドレインとの間に接続される
レベルシフト回路。
【請求項１０】
前記バッファ部は、
前記第１電圧生成回路と前記第１トランジスタとの接続ノードにゲートが接続される前記第１導電型の第５トランジスタと、
前記第１電圧生成回路と前記第２トランジスタとの接続ノードにゲートが接続される前記第２導電型の第６トランジスタと
を備え、
前記第５トランジスタと前記第６トランジスタとは前記第２電源電圧と前記基準電源電圧との間に直列に接続され、前記第５トランジスタのドレインと前記第６トランジスタのドレインとの接続ノードから前記入力信号が示す論理を示す前記第２信号レベルの第１出力信号を出力する
請求項９に記載のレベルシフト回路。
【請求項１１】
前記バッファ部は、
前記第２電圧生成回路と前記第３トランジスタとの接続ノードにゲートが接続される前記第１導電型の第７トランジスタと、
前記第２電圧生成回路と前記第４トランジスタとの接続ノードにゲートが接続される前記第２導電型の第８トランジスタと
を備え、
前記第７トランジスタと前記第８トランジスタとは前記第２電源電圧と前記基準電源電圧との間に直列に接続され、前記第７トランジスタのドレインと前記第８トランジスタのドレインとの接続ノードから前記入力信号が示す論理の反転論理を示す前記第２信号レベルの第２出力信号を出力する
請求項９または請求項１０に記載のレベルシフト回路。
【請求項１２】
前記第１および第２電圧生成回路は、ドレインとゲートを接続してカソードとし、ソースをアノードとして接続される前記第１導電型の第９および第１０ＭＯＳトランジスタを含む
請求項９から請求項１１のいずれかに記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路に関し、特に、デジタル信号の信号レベルを変換するレベルシフト回路に関する。
【背景技術】
【０００２】
レベルシフト回路は、基準電源電圧（ＶＳＳ）と低電源電圧（ＶＤＤ１）との間の振幅を有するデジタル入力信号を、基準電源電圧と高電源電圧（ＶＤＤ２）との間の振幅を有するデジタル出力信号に変換する。
【０００３】
レベルシフト回路は、例えば、特開平０５−１９９１０１号公報に開示されている。この回路は、図１に示されるように、トランジスタＰ９１、Ｎ９１のドレイン間およびトランジスタＰ９２、Ｎ９２のドレイン間に、それぞれ抵抗Ｒ９１、Ｒ９２を有する。トランジスタＰ９１、Ｐ９２のソースは、高電源電圧ＶＤＤ２に接続される。トランジスタＮ９１、Ｎ９２のソースは、基準電源電圧ＶＳＳに接続される。トランジスタＰ９１のゲートは、抵抗Ｒ９２とトランジスタＮ９２との接続ノードＢに接続される。トランジスタＰ９２のゲートは、抵抗Ｒ９１とトランジスタＮ９１との接続ノードＡに接続される。インバータ９０は、基準電源電圧ＶＳＳ、低電源電圧ＶＤＤ１を供給されて動作し、入力信号ＩＮを論理反転して入力信号ＩＮＢとして出力する。トランジスタＮ９１のゲートには入力信号ＩＮが印加され、トランジスタＮ９２のゲートにはインバータ９０から出力される入力信号ＩＮＢが印加される。
【０００４】
インバータ９１、９２は、基準電源電圧ＶＳＳ、高電源電圧ＶＤＤ２を供給されて動作する。インバータ９１は、ノードＡの電圧に基づいて論理反転した出力信号Ｑ１を出力する。インバータ９２は、ノードＢの電圧に基づいて論理反転した出力信号Ｑ２を出力する。インバータ９１から出力される出力信号Ｑ１がこのレベルシフト回路の正転出力となり、インバータ９２から出力される出力信号Ｑ２が反転出力となる。この回路では、ノードＡに接続されるインバータ９１のゲートを抵抗として抵抗Ｒ９１に、またノードＢに接続されるインバータ９２のゲートを抵抗として抵抗Ｒ９２にそれぞれ利用する。これにより、新たに抵抗Ｒ９１、Ｒ９２を挿入する必要がなくなり、多信号をレベルシフトする回路において、チップサイズを小さくすることが出来る。回路の左右対称性から、トランジスタＮ９１とＮ９２、およびトランジスタＰ９１とＰ９２は、それぞれ同じディメンジョン（Ｗ／Ｌ）とし、抵抗Ｒ９１とＲ９２とは同じ抵抗値にすることが好ましい。
【０００５】
このレベルシフト回路の動作を説明する。入力信号ＩＮがローレベル（ＶＳＳ）になって十分に時間が経過し回路が安定しているとき、トランジスタＮ９１はオフし、トランジスタＮ９２はオンしている。したがって、トランジスタＮ９２のドレイン（ノードＢ）はローレベルであり、トランジスタＰ９１はオンしている。トランジスタＮ９１はオフしているため、高電源電圧ＶＤＤ２−トランジスタＰ９１−抵抗Ｒ９１−トランジスタＮ９１−基準電源電圧ＶＳの経路には、無視できるリーク電流以外の電流は流れない。電流が流れていないため、抵抗Ｒ９１の両端の電圧は等しくなり、ノードＡの電圧は高電源電圧ＶＤＤ２に近いハイレベルになっている。ノードＡがハイレベルであるからトランジスタＰ９２はオフし、高電源電圧ＶＤＤ２−トランジスタＰ９２−抵抗Ｒ９２−トランジスタＮ９２−基準電源電圧ＶＳＳの経路には、無視できるリーク電流以外の電流は流れない。電流が流れていないため、ノードＢの電圧は、基準電源電圧ＶＳＳに近いローレベルになっている。
【０００６】
その後、入力信号ＩＮがローレベルからハイレベルに変わると、インバータ９０の出力は、すぐにハイレベルからローレベルに変化する。入力信号ＩＮの電圧がＮチャンネルＭＯＳトランジスタの閾値電圧Ｖｔｎより十分に高ければ、トランジスタＮ９１はオフからオンに変化し、トランジスタＮ９２はオンからオフに変化する。このとき、トランジスタＮ９２がオフしても、トランジスタＰ９２もオフ状態であるため、ノードＢの電圧は、ローレベルのまま変わらない。したがって、トランジスタＰ９１はオン状態のままであるから、トランジスタＮ９１のオン抵抗とトランジスタＰ９１のオン抵抗と抵抗Ｒ９１とによって定まる初期電流（貫通電流）が抵抗Ｒ９１に流れる。
【０００７】
抵抗Ｒ９１に初期電流が流れると電圧降下が生じ、ノードＡの電圧は、トランジスタＰ９１のドレインの電圧より電圧降下分だけ低くなる。ノードＡの電圧（ＶＡ）がトランジスタＰ９２の閾値電圧Ｖｔｐ（負の値）よりも低ければ（ＶＡ≦ＶＤＤ２＋Ｖｔｐ）、すなわち、トランジスタＰ９２のゲート・ソース間電圧（ゲート電圧）が閾値電圧Ｖｔｐより小さくなると、トランジスタＰ９２はオンする。このとき、トランジスタＮ９２はオフであるため、ノードＢはハイレベルになっていく。すなわち、トランジスタＰ９１のゲートの電圧は上昇し、トランジスタＰ９１のゲート・ソース間電圧（ゲート電圧）が閾値Ｖｔｐより大きくなると、トランジスタＰ９１はオフする。トランジスタＮ９１はオンしているため、ノードＡはローレベルになる。この状態で十分な時間が経過すると、入力信号ＩＮがローレベルであった時と逆の状態で回路が安定する。入力信号ＩＮがハイレベルからローレベルに変わる時も、回路が左右対称であるため同様の原理で動作する。
【０００８】
抵抗Ｒ９１（Ｒ９２）が０Ωで初期電流による電圧降下が０ボルトである場合、つまり抵抗Ｒ９１（Ｒ９２）が無く直結されるレベルシフト回路では、トランジスタＮ９１（Ｎ９２）は、比較的大きな駆動能力を必要とする。すなわち、ゲート電圧が入力信号ＩＮの最大値である電圧ＶＤＤ１であってドレイン・ソース間電圧Ｖｄｓが０ボルトに近い電圧の状態では、トランジスタＮ９１（Ｎ９２）は、オンしているトランジスタＰ９１（Ｐ９２）の電流よりも大きな電流を流してトランジスタＰ９２（Ｐ９１）のゲートの電荷を引き抜いてオン状態にさせるだけの駆動能力を持つ必要がある。抵抗Ｒ９１（Ｒ９２）は、トランジスタＰ９１（Ｐ９２）の電流を制限するとともに、その電圧降下によって早くトランジスタＰ９２（Ｐ９１）のゲート電圧を下げるように働く。したがって、早くトランジスタＰ９２（Ｐ９１）をオンさせることができる。トランジスタＮ９１（Ｎ９２）の駆動能力を必要以上に大きくする必要がなくなるとともに、レベルシフト回路の速度を上げることができる。
【０００９】
また、特開平０４−２８４０２１号公報には、図２に示されるように、上記の抵抗Ｒ９１、Ｒ９２に代えてダイオード接続されるトランジスタＰ９３、Ｐ９４を用いる出力回路（レベルシフト回路）が開示されている。この文献には、出力ＯＵＴをノードＢから取り出すように記載されているが、図１と同様に、インバータを介して波形整形して取り出すことが好ましい。回路の動作は、図１に示される回路とほぼ同じであるが、ダイオード接続されるトランジスタＰ９３、Ｐ９４の順方向電圧降下ＶＦ分だけノードＡ、ノードＢの電圧（トランジスタＮ９１、Ｎ９２のドレイン電圧）が低くなるため、比較的容易にトランジスタＰ９１、Ｐ９２をオンさせることができるようになる。すなわち、入力信号ＩＮの最大電圧ＶＤＤ１がより低い場合にも動作できるようになる。
【００１０】
このように、レベルシフト回路は、低い電源電圧によって動作する回路から供給される入力信号を、高い電源電圧によって動作する回路を駆動できるようにレベル変換する。しかし、信号振幅がハイレベルからローレベルあるいはローレベルからハイレベルに遷移する時間が長くなる。このレベルが遷移する時間にインバータには貫通電流が流れるため、消費電流が大きくなり、その消費電流のピークによるノイズが大きくなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平０５−１９９１０１号公報
【特許文献２】特開平０４−２８４０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、貫通電流の少ないレベルシフト回路、そのレベルシフト回路を内蔵する表示装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の観点では、レベルシフト回路は、第１導電型（Ｎ）の第１および第２ＭＯＳトランジスタ（Ｎ１／Ｎ２）と、第１導電型（Ｎ）と相補の第２導電型（Ｐ）の第３および第４ＭＯＳトランジスタ（Ｐ１／Ｐ２）と、第１および第２電圧生成回路（Ｚ１／Ｚ２）と、第２導電型（Ｐ）の第５ＭＯＳトランジスタ（Ｐ４）と、第１導電型（Ｎ）の第６ＭＯＳトランジスタ（Ｎ４）とを具備する。第１ＭＯＳトランジスタ（Ｎ１）のゲートは、第１電源電圧（ＶＳＳ）と第２電源電圧（ＶＤＤ２）との間の電圧を示す第３電源電圧（ＶＤＤ１）と、第１電源電圧（ＶＳＳ）との間の振幅を有する入力信号（ＤＩ）を入力し、第２ＭＯＳトランジスタ（Ｎ２）のゲートは、入力信号（ＤＩ）の反転信号である反転入力信号（ＤＩＢ）を入力する。第１および第２ＭＯＳトランジスタ（Ｎ１／Ｎ２）のソースは共通に第１電源電圧（ＶＳＳ）に接続される。第３および第４ＭＯＳトランジスタ（Ｐ１／Ｐ２）のソースは共通に第２電源電圧（ＶＤＤ２）に接続され、第３ＭＯＳトランジスタ（Ｐ１）は第２ＭＯＳトランジスタ（Ｎ２）のドレインにゲートを接続され、第４ＭＯＳトランジスタ（Ｐ２）は第１ＭＯＳトランジスタ（Ｎ１）のドレインにゲートを接続される。第１電圧生成回路（Ｚ１）は、第１ＭＯＳトランジスタ（Ｎ１）のドレインと第３ＭＯＳトランジスタ（Ｐ１）のドレインとの間に接続され、第２電圧生成回路（Ｚ２）は、第２ＭＯＳトランジスタ（Ｎ２）のドレインと第４ＭＯＳトランジスタ（Ｐ２）のドレインとの間に接続される。第５ＭＯＳトランジスタ（Ｐ４）は、第３ＭＯＳトランジスタ（Ｐ１）のドレインと第１電圧生成回路（Ｚ１）との接続ノード（ＮＤＢ）にゲートを接続され、第２電源電圧（ＶＤＤ２）にソースを接続される。第６ＭＯＳトランジスタ（Ｎ４）は、第１ＭＯＳトランジスタ（Ｎ１）のドレインと第１電圧生成回路（Ｚ１）との接続ノード（ＮＵＢ）にゲートを接続され、第１電源電圧（ＶＳＳ）にソースを接続され、第５ＭＯＳトランジスタ（Ｐ４）とドレイン同士を接続される。
【００１５】
また、レベルシフト回路は、入力信号（ＤＩ）を入力し、第１電源電圧（ＶＳＳ）と第３電源電圧（ＶＤＤ１）とで動作するインバータ（１１０）の出力を反転入力信号（ＤＩＢ）として第２ＭＯＳトランジスタ（Ｎ２）のゲートに入力してもよい。
【００１６】
またさらに、レベルシフト回路は、第４ＭＯＳトランジスタ（Ｐ２）のドレインと第２電圧生成回路（Ｚ２）との接続ノード（ＮＤ）にゲートを接続され、第２電源電圧（ＶＤＤ２）にソースを接続される第２導電型（Ｐ）の第７ＭＯＳトランジスタ（Ｐ３）と、第２ＭＯＳトランジスタ（Ｎ２）のドレインと第２電圧生成回路（Ｚ２）との接続ノード（ＮＵ）にゲートを接続され、第１電源電圧（ＶＳＳ）にソースを接続され、第７ＭＯＳトランジスタ（Ｐ３）とドレイン同士を接続される前記第１導電型（Ｎ）の第８ＭＯＳトランジスタ（Ｎ３）とを具備してもよい。
【００１７】
本発明の他の観点では、表示装置の駆動回路は、上記レベルシフト回路を複数備える。
【００１８】
また、本発明の他の観点では、レベルシフト回路は、レベル変換部（１００）と、バッファ部（２００）とを具備する。レベル変換部（１００）は、第１および第２電圧生成回路（Ｚ１／Ｚ２）を備え、基準電源電圧（ＶＳＳ）と第１電源電圧（ＶＤＤ１）との間の振幅で論理レベルを示す第１信号レベルの入力信号（ＤＩ／ＤＩＢ）を、基準電源電圧（ＶＳＳ）と第２電源電圧（ＶＤＤ２）との間の振幅で論理レベルを示す第２信号レベルの変換信号に変換し、第１および第２電圧生成回路（Ｚ１／Ｚ２）の両端（ＮＤ、ＮＵ／ＮＤＢ、ＮＤＵ）の電圧をそれぞれ変換信号として出力する。さらに、レベル変換部（１００）は、第２電源電圧（ＶＤＤ２）と基準電源電圧（ＶＳＳ）との間に直列に接続される第１導電型（Ｐ）の第１トランジスタ（Ｐ１）および第２導電型（Ｎ）の第２トランジスタ（Ｎ１）と、第２電源電圧（ＶＤＤ２）と基準電源電圧（ＶＳＳ）との間に直列に接続される第１導電型（Ｐ）の第３トランジスタ（Ｐ２）および第２導電型（Ｎ）の第４トランジスタ（Ｎ２）とを備える。第１電圧生成回路（Ｚ１）は、第１トランジスタ（Ｐ１）のドレインと第２トランジスタ（Ｎ１）のドレインとの間に接続される。第２電圧生成回路（Ｚ２）は、第３トランジスタ（Ｐ２）のドレインと第４トランジスタ（Ｎ２）のドレインとの間に接続される。バッファ部（２００）は、変換信号をそれぞれゲートに印加する第１導電型（Ｐ）および第２導電型（Ｎ）のトランジスタ（Ｐ３、Ｐ４／Ｎ３、Ｎ４）を備える。第１導電型（Ｐ）および第２導電型（Ｎ）のトランジスタ（Ｐ３、Ｐ４／Ｎ３、Ｎ４）のドレイン同士の接続ノード（ＤＯＢ／ＤＯ）から第２信号レベルの出力信号（ＤＯ／ＤＯＢ）を出力する。
【発明の効果】
【００１９】
本発明によれば、貫通電流の少ないレベルシフト回路、そのレベルシフト回路を内蔵する表示装置の駆動回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、従来のレベルシフト回路の構成を示す等価回路図である。
【図２】図２は、従来のレベルシフト回路の他の構成を示す等価回路図である。
【図３】図３は、本発明の実施の形態に係るレベルシフト回路の構成を示す等価回路図である。
【図４】図４は、本発明の実施の形態に係るレベルシフト回路の第１の構成例を示す等価回路図である。
【図５】図５は、本発明の実施の形態に係るレベルシフト回路の動作を説明するタイミングチャートである。
【図６】図６は、本発明の実施の形態に係るレベルシフト回路の第２の構成例を示す等価回路図である。
【図７】図７は、本発明の実施の形態に係るレベルシフト回路の第３の構成例を示す等価回路図である。
【図８】図８は、本発明の実施の形態に係るレベルシフト回路の第４の構成例を示す等価回路図である。
【図９】図９は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２１】
図面を参照して、本発明の実施の形態を説明する。
【００２２】
図３は、本発明の実施の形態に係るレベルシフト回路の構成を示す等価回路図である。レベルシフト回路は、レベル変換部１００とバッファ部２００とを備える。レベル変換部１００は、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２と、電圧生成回路Ｚ１、Ｚ２と、インバータ１１０とを備える。バッファ部２００は、インバータ２１０、２２０を備え、インバータ２１０はＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３とを含み、インバータ２２０はＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ４とを含む。インバータ２１０、２２０は、それぞれレベルシフト回路の反転出力信号、正転出力信号を出力する回路であり、いずれかの出力信号が不要であれば省略可能である。
【００２３】
トランジスタＰ１と、電圧生成回路Ｚ１と、トランジスタＮ１とは、高電源電圧ＶＤＤ２と基準電源電圧ＶＳＳとの間に直列に接続される。トランジスタＰ２と、電圧生成回路Ｚ２と、トランジスタＮ２とは、高電源電圧ＶＤＤ２と基準電源電圧ＶＳＳとの間に直列に接続される。トランジスタＰ１のゲートは、電圧生成回路Ｚ２とトランジスタＮ２のドレインとの接続ノードＮＵに接続される。トランジスタＰ２のゲートは、電圧生成回路Ｚ１とトランジスタＮ１のドレインとの接続ノードＮＵＢに接続される。ノードＮＵは、インバータ２１０のトランジスタＮ３のゲートに接続され、ノードＮＵＢは、インバータ２２０のトランジスタＮ４のゲートに接続される。トランジスタＰ２のドレインと電圧生成回路Ｚ２との接続ノードＮＤは、インバータ２１０のトランジスタＰ３のゲートに接続される。トランジスタＰ１のドレインと電圧生成回路Ｚ１との接続ノードＮＤＢは、インバータ２２０のトランジスタＰ４のゲートに接続される。
【００２４】
インバータ１１０は、入力される入力信号ＤＩを論理反転して入力信号ＤＩＢを出力する。トランジスタＮ１のゲートには、入力信号ＤＩが印加され、トランジスタＮ２のゲートには、入力信号ＤＩＢが印加される。インバータ１１０には低電源電圧ＶＤＤ１と基準電源電圧ＶＳＳとが供給され、入力信号ＤＩ、ＤＩＢは、低電源電圧ＶＤＤ１と基準電源電圧ＶＳＳとの間で振れる振幅を有する。ノードＮＵ、ＮＵＢ、ＮＤ、ＮＤＢの電圧によって示される信号は、高電源電圧ＶＤＤ２と基準電源電圧ＶＳＳとの間で振れる振幅を有する。ノードＮＵ、ＮＤの電圧は、セットでインバータ２１０を駆動し、ノードＮＵＢ、ＮＤＢの電圧は、セットでインバータ２２０を駆動する。
【００２５】
トランジスタＰ３とトランジスタＮ３とは、高電源電圧ＶＤＤ２と基準電源電圧ＶＳＳとの間に直列に接続され、インバータ２１０を形成する。トランジスタＰ３のゲートは、ノードＮＤに接続され、トランジスタＮ３のゲートはノードＮＵに接続される。トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードから出力信号ＤＯＢが出力される。出力信号ＤＯＢは、入力信号ＤＩを論理反転して信号レベルを変換した信号である。
【００２６】
トランジスタＰ４とトランジスタＮ４とは、高電源電圧ＶＤＤ２と基準電源電圧ＶＳＳとの間に直列に接続され、インバータ２２０を形成する。トランジスタＰ４のゲートは、ノードＮＤＢに接続され、トランジスタＮ４のゲートはノードＮＵＢに接続される。トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードから出力信号ＤＯが出力される。出力信号ＤＯは、入力信号ＤＩの論理をそのままにして信号レベルを変換した信号である。
【００２７】
トランジスタＰ１、Ｐ２およびトランジスタＮ１、Ｎ２は、回路の対称性から同じディメンジョン（Ｗ／Ｌ）とすることが好ましい。電圧生成回路Ｚ１、Ｚ２も同じ回路特性（あるいはディメンジョン）を有する回路であることが好ましい。また、トランジスタＰ３、Ｐ４およびトランジスタＮ３、Ｎ４も同様に、同じディメンジョン（Ｗ／Ｌ）とすることが好ましい。
【００２８】
電圧生成回路Ｚ１、Ｚ２は、図４に示されるように、ダイオード接続されるトランジスタＰ５、Ｐ６を用いることができる（第１実施例）。図４では、各トランジスタは、バックゲートの接続を明示する記法で示されている。トランジスタＰ５、Ｐ６は、トランジスタＰ１〜Ｐ４と同様にＰチャネルＭＯＳトランジスタである。ＰチャネルＭＯＳトランジスタのバックゲートは、高電源電圧ＶＤＤ２に接続される。ＮチャネルＭＯＳトランジスタであるトランジスタＮ１〜Ｎ４のバックゲートは、基準電源電圧ＶＳＳに接続される。ここでは、トランジスタＰ５、Ｐ６のバックゲートは、高電源電圧ＶＤＤ２に接続されるが、それぞれのソースに接続してもよい。
【００２９】
図５を参照して、図４に示されるレベルシフト回路の動作を説明する。このレベルシフト回路では、バックゲートに高電源電圧ＶＤＤ２が印加され、ダイオード接続されるトランジスタＰ５、Ｐ６が電圧生成回路Ｚ１、Ｚ２として用いられる。
【００３０】
入力信号ＤＩがローレベル（ＶＳＳ）を示して十分時間が経過し回路が安定している状態では（図５（ａ））、トランジスタＮ１は、ゲートに入力信号ＤＩ（ローレベル）が印加されるため、オフ状態である。トランジスタＮ２は、インバータ１１０によって論理反転された入力信号ＤＩＢ（ハイレベル）がゲートに印加されるため、オン状態である。トランジスタＮ２がオン状態であるからノードＮＵの電圧はローレベルであり（図５（ｃ）ＮＵ）、トランジスタＰ１はオン状態である。トランジスタＰ１がオン状態であるがトランジスタＮ１がオフ状態であるからトランジスタＰ１に電流が流れず、ノードＮＤＢの電圧は、高電源電圧ＶＤＤ２に近いハイレベルになる（図５（ｃ）ＮＤＢ）。
【００３１】
ダイオード接続されるトランジスタＰ５は、ノードＮＵＢに接続するドレインからノードＮＤＢに接続するソースに向けて正の値のダイオード順方向電圧降下（フォワード電圧）ＶＦを有する。したがって、ノードＮＵＢの電圧は、ノードＮＤＢの電圧（≒ＶＤＤ２）からＶＦだけ低い電圧（ＶＤＤ２−ＶＦ）になる（図５（ｃ）ＮＵＢ）。このとき、トランジスタＰ５のバックゲートは、高電源電圧ＶＤＤ２に接続されており、ソースの電圧（≒ＶＤＤ２）と同じ電圧であるため、トランジスタＰ５にバックバイアス効果は発生しない。また、ダイオード接続されるトランジスタＰ５の順方向電圧降下ＶＦは、閾値電圧Ｖｔｐの絶対値に等しくなる。トランジスタＰ５の閾値電圧Ｖｔｐの絶対値、つまり順方向電圧降下ＶＦは、基準電源電圧ＶＳＳと高電源電圧ＶＤＤ２との電圧差より十分に小さい電圧である。トランジスタＰ２のゲートはノードＮＵＢ（ＶＤＤ２−ＶＦ）に接続されているため、トランジスタＰ２のゲート−ソース間電圧Ｖｇｓ（−ＶＦ）が閾値電圧Ｖｔｐ以下になり、トランジスタＰ２はオフ状態となる。トランジスタＰ２がオフ状態、トランジスタＮ２がオン状態であるから、ノードＮＵの電圧は、ローレベル（≒ＶＳＳ）となる（図５（ｃ）ＮＵ）。
【００３２】
ダイオード接続されるトランジスタＰ６は、ドレインからソースに向けて正の値のダイオード順方向電圧降下（フォワード電圧）ＶＦを有する。したがって、ノードＮＤの電圧は、ノードＮＵの電圧（≒ＶＳＳ）からＶＦだけ高い電圧（ＶＳＳ＋ＶＦ）になる（図５（ｃ）ＮＤ）。トランジスタＰ６のバックゲートは高電源電圧ＶＤＤ２に接続されている。このとき、ソースが基準電源電圧ＶＳＳからＶＦだけ高い電圧、つまり高電源電圧ＶＤＤ２より低い電圧であるため、トランジスタＰ６はバックバイアス効果によって閾値電圧Ｖｔｐの絶対値（ダイオードしての順方向電圧降下ＶＦ）が大きくなり、ダイオード接続されるトランジスタＰ６の順方向電圧降下ＶＦは、バックバイアス効果ありの閾値電圧Ｖｔｐの絶対値に等しくなる。このときも、トランジスタＰ６の閾値電圧Ｖｔｐの絶対値つまり順方向電圧降下ＶＦは、基準電源電圧ＶＳＳと高電源電圧ＶＤＤ２との電圧差より十分に小さい値である。したがって、ノードＮＤの電圧は、バックバイアス効果が有るときの順方向電圧降下ＶＦを示すローレベルになる（図５（ｃ）ＮＤ）。
【００３３】
このように安定している状態において、入力信号ＤＩがローレベル（ＶＳＳ）からハイレベル（ＶＤＤ１）に変化すると、インバータ１１０を介して論理反転される入力信号ＤＩＢは、直後にローレベル（ＶＳＳ）に変化する（図５（ａ））。入力信号ＤＩのハイレベルを示す電圧がトランジスタＮ１の閾値電圧Ｖｔｎより十分高いため、トランジスタＮ１はオン状態に変化する。また、入力信号ＤＩＢのローレベルを示す電圧がトランジスタＮ２の閾値電圧Ｖｔｎより低いため、トランジスタＮ２はオフ状態に変化する。トランジスタＮ２がオフになった直後は、トランジスタＰ２もオフ状態であるため、ノードＮＵ、ＮＤの電圧は、ローレベルを保持している。したがって、トランジスタＰ１は、まだオン状態であり、ダイオード接続されるトランジスタＰ５を介して貫通電流Ｉｉ１が高電源電圧ＶＤＤ２から基準電源電圧ＶＳＳに流れる。この貫通電流の初期電流値は、トランジスタＰ１、Ｐ５、Ｎ１のオン抵抗に基づいて定まる。
【００３４】
ノードＮＵＢの電圧は、トランジスタＰ１、Ｐ５、Ｎ１のオン抵抗の比により定まる。ノードＮＵＢの電圧（ＶＮＵＢ）がトランジスタＰ２のソース電圧である高電源電圧ＶＤＤ２に閾値電圧Ｖｔｐ（負の値）を足した電圧より低くなれば（ＶＮＵＢ＜ＶＤＤ２＋Ｖｔｐ）、トランジスタＰ２はオン状態になる。そのとき、トランジスタＮ２はオフ状態であるため、ノードＮＤの電圧はハイレベル（≒ＶＤＤ２）になる。したがって、ノードＮＵの電圧は、ノードＮＤの電圧からトランジスタＰ６による順方向電圧降下（フォワード電圧）ＶＦ分低い電圧でハイレベルになる。トランジスタＰ１のソースは高電源電圧ＶＤＤ２に、ゲートはノードＮＵに接続されているため、ノードＮＵの電圧（ＶＮＵ）が高電源電圧ＶＤＤ２にトランジスタＰ１の閾値電圧Ｖｔｐ（負の値）を足した電圧以上になれば（ＶＮＵ≧ＶＤＤ２＋Ｖｔｐ）、トランジスタＰ１はオフ状態になる。トランジスタＰ１がオフ状態になれば、ノードＮＤＢ、ＮＵＢの電圧は、トランジスタＰ５による順方向電圧降下（フォワード電圧）ＶＦ分の差を有してローレベルになる。したがって、ノードＮＵＢの電圧は、ほぼ基準電源電圧ＶＳＳに等しくなり、ノードＮＤＢの電圧は、ほぼトランジスタＰ５の順方向電圧降下ＶＦの電圧となる（図５（ｃ）ＮＤＢ、ＮＵＢ）。このとき、トランジスタＰ５のバックバイアス効果により、順方向電圧降下ＶＦはバックバイアス効果がない時より大きくなる。十分な時間が経過すれば、入力信号ＤＩがローレベルであった時と逆の状態で回路が安定する。入力信号ＤＩがハイレベルからローレベルに変わる時も、回路が対称であるため、同様の原理で動作する。
【００３５】
バッファ部２００のトランジスタＰ３、Ｎ３、Ｐ４、Ｎ４は、ノードＮＤ、ＮＵ、ＮＤＢ、ＮＵＢの電圧の変化に応答して動作する。ダイオード接続されるトランジスタＰ５のソース（ダイオードのアノードに相当）がノードＮＤＢ、ドレイン（ダイオードのカソードに相当）がノードＮＵＢであり、トランジスタＰ６のソース（アノード）がノードＮＤ、ドレイン（カソード）がノードＮＵであり、またダイオード接続されるトランジスタＰ５、Ｐ６は常に順方向バイアスされている。この状態では、ノードＮＤ−ＮＵ間、ノードＮＤＢ−ＮＵＢ間は、順方向電圧降下ＶＦ分の電圧差を有する。ダイオード接続されるＰチャネルＭＯＳトランジスタの順方向電圧降下ＶＦは、ほぼ閾値電圧Ｖｔｐの絶対値に等しい。バックゲートが高電源電圧ＶＤＤ２に接続されているため、バックバイアス効果がＶｔｐの値、つまり順方向電圧降下ＶＦに影響を与える。具体的には、図５（ｃ）に示されるように、ノードＮＤ、ＮＤＢの電圧が高いときの順方向電圧降下ＶＦより、低いときの順方向電圧降下ＶＦの方が大きくなる。これは、ノードＮＤ、ＮＤＢがバックゲートを高電源電圧ＶＤＤ２に接続されるトランジスタＰ６、Ｐ５のソースであるため、ノードＮＤ、ＮＤＢの電圧が高電源電圧ＶＤＤ２より低くなるとバックバイアス効果により閾値電圧Ｖｔｐ（ダイオードとしての順方向電圧降下ＶＦ）が大きくなるからである。
【００３６】
トランジスタＰ３とトランジスタＮ３とを含むインバータ２１０は、それぞれのゲートに印加される入力電圧に順方向電圧降下ＶＦ分の電圧差がある。電圧差を有してノード電圧が上下するため、その分早く片側のトランジスタがオフすることになる。片側のトランジスタが早くオフ状態になるため、両方のトランジスタが同時にオン状態である時間が短くなり、貫通電流が少なくなる。さらに、ダイオード接続ＰチャネルＭＯＳトランジスタＰ６のバックゲートが高電源電圧ＶＤＤ２に接続しているため、レベル変換部１００の出力ノードＮＤの電圧が高電源電圧ＶＤＤ２より下がる場合には、ダイオード接続されるトランジスタＰ６のソース電圧が下がり、バックバイアス効果が大きくなる。これによって、閾値電圧Ｖｔｐの絶対値、つまり順方向電圧降下ＶＦの値が大きくなるため、さらに貫通電流を少なくすることができる。トランジスタＰ４とトランジスタＮ４を含むインバータ２２０についても同様である。
【００３７】
ダイオード接続されるトランジスタＰ５は、トランジスタＰ１の駆動電流を制限するとともに、そのダイオード順方向電圧降下によってトランジスタＰ２のゲート電圧を早く下げるように機能する。したがって、より早くトランジスタＰ２をオンさせることができる。すなわち、ＮチャネルＭＯＳトランジスタの駆動能力を必要以上に大きくする必要がなくなるとともに、レベルシフト回路の速度を上げることができる。
【００３８】
言い換えれば、ダイオード接続ＰチャネルＭＯＳトランジスタＰ５の順方向電圧降下ＶＦ分だけＰチャネルＭＯＳトランジスタＰ２のゲートが接続するノードＮＵＢの電圧が低くなる。そのため、比較的容易にＰチャネルＭＯＳトランジスタＰ２をオンすることができるようになり、入力電圧ＶＤＤ１がより低い場合、つまりＮチャネルＭＯＳトランジスタＮ１の駆動電流が小さい場合にも安定した動作ができるようになる。そして、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４のゲートにかかるローレベルの電圧は、基準電源電圧ＶＳＳよりも高いバックバイアス効果を含む電圧ＶＦであるため、貫通電流による消費電流を少なくできる。また、ダイオード接続されたＰチャネルＭＯＳトランジスタＰ５は、大きな駆動能力を必要としないため、チャネル幅Ｗの小さなトランジスタを使用することができる。このように、本実施の形態に係るレベルシフト回路は、レイアウト面積を小さくし、貫通電流の値を少なくしたままで入力電圧を低くすることができる。
【００３９】
上記では、電圧生成回路Ｚ１、Ｚ２として、ダイオード接続されるＰチャネルＭＯＳトランジスタＰ５、Ｐ６を例示したが、図６に示されるように、ダイオード接続されるＮチャネルＭＯＳトランジスタＮ５、Ｎ６であってもよい（第２実施例）。トランジスタＮ５のドレインとゲート、トランジスタＮ６のドレインとゲートは、それぞれ接続され、バックゲートは基準電源電圧ＶＳＳに接続される。このレベルシフト回路の動作は、第１の構成例と同じであるが、この場合、バックバイアス効果は、高電源電圧ＶＤＤ２側のハイレベルの電圧に現れる。効果はＰチャネルＭＯＳトランジスタの場合と同じである。
【００４０】
また、図７に示されるように、ダイオードＤ１、Ｄ２を電圧生成回路Ｚ１、Ｚ２として用いてもよい（第３実施例）。トランジスタＰ１とトランジスタＮ１との間にＰＮジャンクション等のダイオードＤ１が接続され、トランジスタＰ２とトランジスタＮ２との間にＰＮジャンクション等のダイオードＤ２が接続される。
【００４１】
ＰＮジャンクションの順方向電圧降下ＶＦは、半導体の材質がシリコンの場合で約０．７Ｖ、ゲルマニゥムの場合で約０．５Ｖ、片方を金属にしたショットキーバリアダイオードで約０．２Ｖ程度であることが知られている。電圧生成回路Ｚ１、Ｚ２としてこれらの複数のダイオードを直列に接続した場合、電圧生成回路Ｚ１、Ｚ２の順方向電圧降下ＶＦ＿Ａは、ＶＦ＿Ａ＝ＶＦ×ダイオード段数  となる。順方向電圧降下ＶＦ＿Ａの値が閾値電圧Ｖｔｐの絶対値より大きい場合、レベルシフト回路の動作速度は速くなるが、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２が完全にオフしない。そのため、レベルシフト回路に定常的に電流が流れるパスができ、消費電力が大きくなる。順方向電圧降下ＶＦ＿Ａの値が閾値電圧Ｖｔｐより過小である場合、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２は完全にオフ状態になるため、そのときの消費電力は無視できる値になるが、本発明による効果が小さくなる。したがって、順方向電圧降下ＶＦ＿Ａの値は、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２の閾値電圧Ｖｔｐの絶対値程度とするのが好ましい。
【００４２】
また、図８に示されるように、抵抗Ｒ１、Ｒ２を電圧生成回路Ｚ１、Ｚ２として用いてもよい（第４実施例）。抵抗Ｒ１、Ｒ２を用いる場合、その電圧降下は、流れる電流に依存するため、少ない電流値の領域において電圧を確保するためには抵抗値を大きくする必要がある。しかし、信号のレベル遷移が終了して安定した状態では、抵抗Ｒ１、Ｒ２に電流が流れないため、ノードＮＤとノードＮＵの電圧は等しくなり、ノードＮＤＢとノードＮＵＢの電圧は等しくなる。ハイレベルの場合には、ほぼ高電源電圧ＶＤＤ２になり、ローレベルの場合には、ほぼ基準電源電圧ＶＳＳにあるため、各トランジスタのオンオフを確実にすることができる。
【００４３】
図９は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。表示装置３００は、コントローラ３１０、データドライバ部３２０、ゲートドライバ部３３０、表示パネル３４０を備える。表示パネル３４０は、画素がマトリックス上に配列される液晶表示パネルであり、表示画像を映し出す。コントローラ３１０は、外部から供給される表示画像を示す信号とその制御信号に基づいて、データドライバ部３２０およびゲートドライバ部３３０に制御信号およびデータ信号を供給する。データドライバ部３２０には、タイミングを示すクロック信号ＣＬＫおよびデータストローブ信号ＤＳＴＢと、表示用データ信号ＤＡＴＡとが供給される。ゲートドライバ部３３０には、ゲートクロック信号ＧＣＬＫおよびゲートストローブ信号ＧＳＴＢが供給される。
【００４４】
データドライバ部３２０は、表示用データ信号ＤＡＴＡと、クロック信号ＣＬＫおよびデータストローブ信号ＤＳＴＢとに基づいて、表示パネル３４０の列方向の画素ラインにデータ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を出力する。データ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を駆動する複数の駆動回路３２９は、それぞれボルテージフォロワ接続される差動増幅回路である。ゲートドライバ部３３０は、ゲートクロック信号ＧＣＬＫおよびゲートストローブ信号ＧＳＴＢに基づいて、表示パネル３４０の行方向の画素ラインにゲート線信号Ｇ＜１＞〜Ｇ＜Ｙ＞を出力する。データドライバ部３２０内部には、低電圧信号（ＶＤＤ１）のＤＡＴＡからデータ信号のレベルである高電圧信号（ＶＤＤ２）に応じたデータ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を生成するための上述のレベルシフト回路３２７が、データ線の数（Ｘ）にＤＡＴＡのビット幅（Ｎ）を掛けた数だけ内蔵され、ライン表示のタイミングで全てがほぼ同時に動作する。レベルシフト回路３２７の出力をディジタルアナログ変換回路（ＤＡＣ）３２８に入力し、ＤＡＣ３２８の出力アナログ信号を駆動回路３２９で増幅して、データ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞として、表示パネル３４０のデータ線（図示せず）に出力する。
【００４５】
例えば、表示パネル３４０がフルハイビジョン（ＦＨＤ；１，９２０カラム×１，０８０ライン）の縦ストライプ３原色カラーパネルの場合、データドライバ部３２０の出力数（Ｘ）は５，７６０（＝１，９２０カラム×３原色）になる。この時、ＤＡＴＡ信号のビット幅が８ビット（フルカラー：約１，６７７万色）の場合は、データドライバ部３２０に搭載されるレベルシフタの数は、４６，０８０個になる。この表示装置で、白黒カラム市松や白黒横ライン表示等の、ライン毎にＤＡＴＡが黒（００００００００）と白（１１１１１１１１）を繰り返すようなパタンを表示した場合は、ライン毎に４６，０８０個のレベルシフタ３２７がほぼ同時に動作することになる。さらに、１フレームではこれが１，０８０ライン分繰り返し、この１フレームを１秒間に６０回（１倍速表示）から２４０回（４倍速表示または２倍速表示の３Ｄ）繰り返すことになる。これは、４６，０８０個のレベルシフト回路３２７が、１秒間に２５，９２０回値を変える、つまり貫通電流を流すことになる。このように本発明のレベルシフト回路は、各回路において少量の貫通電流削減であっても、表示装置全体では消費電流およびその電流ピークによるノイズを大きく削減することができる。
【００４６】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４７】
９０、９１、９２  インバータ
１００  レベル変換部
１１０  インバータ
２００  バッファ部
２１０、２２０  インバータ
３００  表示装置
３１０  コントローラ
３２０  データドライバ部
３２９  駆動回路（差動増幅回路）
３３０  ゲートドライバ部
３３９  駆動回路
３４０  表示パネル
Ｄ１、Ｄ２  ダイオード
Ｎ１〜Ｎ６  ＮチャネルＭＯＳトランジスタ
Ｎ９１〜Ｎ９２  ＮチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ６  ＰチャネルＭＯＳトランジスタ
Ｐ９１〜Ｐ９４  ＰチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｒ９１、Ｒ９２  抵抗
Ｚ１、Ｚ２  電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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