(57)【要約】【課題】大きなメモリウインドウを有するＣＢＲＡＭメモリデバイスを提供する。【解決手段】導電性ブリッジランダムアクセスメモリデバイスが開示されており、第２金属カチオンを供給するように構成された第２金属層と、第２金属層に近接した絶縁体層であって、第１絶縁体層と、第２金属層に近接した第２絶縁体層とを含む絶縁体層と、第１絶縁体層に近接した第１金属層であって、第２金属層とは反対側にある第１金属層とを備え、第２絶縁体層の密度は第１絶縁体層の密度より大きい。【選択図】図３
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【特許請求の範囲】
【請求項１】
・第２金属カチオンを供給するように構成された第２金属層と、
・第２金属層に近接した絶縁体層であって、第１絶縁体層と、第２金属層に近接した第２絶縁体層とを含む絶縁体層と、
・第１絶縁体層に近接した第１金属層であって、第２金属層とは反対側にある第１金属層とを備え、
第２絶縁体層の密度は第１絶縁体層の密度より大きい、導電性ブリッジランダムアクセスメモリデバイス。
【請求項２】
第１絶縁体層および第２絶縁体層は、同じ絶縁材料で構成される請求項１記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項３】
第２金属と第２絶縁体層との間に、バッファ層をさらに備える請求項１または２記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項４】
層密度は、フィラメントの成長速度が第１絶縁体層よりも第２絶縁体層の方が低くなるように選択される請求項１〜３のいずれかに記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項５】
第２絶縁体の層密度は、第２絶縁体のバルク密度の８５％またはそれ以上であり、第１絶縁体の層密度は、第１絶縁体のバルク密度の８５％より小さい請求項１〜４のいずれかに記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項６】
絶縁体層は厚さｔＩを有し、第１絶縁体層は厚さｔＩ１を有し、第２絶縁体層は厚さｔＩ２を有し、第２絶縁体層の厚さｔＩ２は１〜２０ｎｍである請求項１〜５のいずれかに記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項７】
第１絶縁体層の厚さｔＩ１は、フィラメント成長の際、金属フィラメントの長さにほぼ等しい請求項６記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項８】
第２絶縁体は、熱成長したシリコン酸化物である請求項１〜７のいずれかに記載の導電性ブリッジランダムアクセスメモリデバイス。
【請求項９】
ＣＢＲＡＭメモリセルを製造する方法であって、
第１金属層を形成することと、
第１金属層の上に第１絶縁体層を形成することと、
第１絶縁体層の上に第２絶縁体層を形成することと、
第２絶縁体層の上に第２金属層を形成することとを含む方法。
【請求項１０】
第２絶縁体の層密度は、第２絶縁体のバルク密度の８５％またはそれ以上であり、第１絶縁体の層密度は、第１絶縁体のバルク密度の８５％より小さい請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＣＢＲＡＭデバイスとして知られている、導電性ブリッジ(Conductive Bridge)ランダムアクセスメモリデバイスに関する。
【背景技術】
【０００２】
ＣＢＲＡＭメモリとしても知られている導電性ブリッジＲＡＭメモリデバイスは、ＲＲＡＭメモリとして知られている抵抗性スイッチングＲＡＭメモリデバイスの特定のタイプである。ＣＢＲＡＭメモリデバイスは、第２金属（Ｍ２）からなる層、ある厚さを有する絶縁体（Ｉ）からなる層、および第１金属（Ｍ１）からなる層のスタックを含むメモリセルを備え、絶縁体（Ｉ）層は、第１金属層（Ｍ１）と第２金属層（Ｍ２）の間に挟まれている。こうした金属−絶縁体−金属（ＭＩＭ）スタックにおいて、絶縁材料の層は、図１に示すように、２つの対向する金属層Ｍ１，Ｍ２の間に挟まれている。
【０００３】
ＣＢＲＡＭは、絶縁材料層を通る金属、多くの場合はＣｕまたはＡｇのナノフィラメントの電気化学的な形成／崩壊(disruption)をベースとしており、このナノフィラメント形成は電気パルスによって引き起こされる。Waser et al.は、文献（"Redox-based resistive switching memories - nanoionic mechanisms, prospects, and challenges"; Advanced Materials 2009, 21, p2632-2663）において、このナノフィラメント形成を記載している。第１金属（Ｍ１）または第２金属（Ｍ２）は、絶縁体層を通り、しばしばナノフィラメントとも称されるこの金属フィラメントの電圧制御成長のために、カチオン(cation)、通常はＣｕまたはＡｇのカチオンを供給する。このナノフィラメント形成プロセスは、セルをより低い電気抵抗に切り替えることができ、セルをオン状態にする。反対極性の電圧を印加することによって、ナノフィラメントは分解できる。よって、メモリセルは、オフ状態であるより高い電気抵抗状態に可逆的に復帰できる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スケーリングの潜在能力および高速スイッチング速度に起因して、ＣＢＲＡＭは、将来のメモリ代替品の重要な候補として考えられている。
【課題を解決するための手段】
【０００５】
本開示の第１態様において、ＣＢＲＡＭメモリセルが開示されており、これは第２金属カチオンを供給するように構成された第２金属層と、この第２金属層に近接した絶縁体層と、絶縁体層の第２金属層とは反対側にある第１金属層とを備え、絶縁体は、動作時に第２金属のフィラメントの成長を妨害するように選択される。
【０００６】
幾つかの実施形態では、絶縁体層は、第１金属に近接した第１絶縁体層と、第２金属に近接した第２絶縁体層とを備え、第２絶縁体の層密度は第１絶縁体の層密度より大きく、その結果、フィラメントの成長速度は、第１絶縁体層よりも第２絶縁体層の方が低い。
【０００７】
幾つかの実施形態では、絶縁体層は、第１金属に近接した第１絶縁体層と、第２金属に近接した第２絶縁体層とからなり、第２絶縁体の層密度は第１絶縁体の層密度より大きい。
【０００８】
第１絶縁体層は、第２絶縁体層と同じ絶縁材料からなるものでもよい。同じ絶縁材料ではあるが、第２絶縁体の層密度は第１絶縁体の層密度より大きいことが必要である。
【０００９】
第２絶縁体の層密度は、第２絶縁体のバルク密度の８５％またはそれ以上であり、第１絶縁体の層密度は、第１絶縁体のバルク密度の８５％より小さい。
【００１０】
バルク密度とは、薄い層とは反対に、大きな体積のサンプル（セラミック、インゴット、…等）で製造した、その最密結晶構造での材料の密度を意味する、
【００１１】
ある実施形態によれば、バッファ層が第２金属層と第２絶縁体層との間に存在してもよい。
【００１２】
ある実施形態によれば、絶縁体層は厚さｔＩを有し、第１絶縁体層は厚さｔＩ１を有し、第２絶縁体層は厚さｔＩ２を有し、第２絶縁体層の厚さｔＩ２は１〜２０ｎｍである。第１絶縁体層の厚さｔＩ１は、フィラメント成長の際、金属フィラメントの長さにほぼ等しい。絶縁体層の厚さｔＩは、第１絶縁体層の厚さｔＩ１と第２絶縁体層は厚さｔＩ２との合計と等しいか、これより大きくてもよい。
【００１３】
一実施形態では、第２絶縁体は、熱成長したシリコン酸化物である。
【００１４】
第２態様において、ＣＢＲＡＭメモリセルを製造するための方法が開示されており、これは、第１金属層を形成することと、第１金属層の上に第１絶縁体層を形成することと、第１絶縁体層の上に第２絶縁体層を形成することと、第２絶縁体層の上に第２金属層を形成することとを含む。第２金属層は、ＣＢＲＡＭメモリセルの動作時に第２金属カチオンの供給源である。第２絶縁体層は、第２金属のフィラメント成長を妨害するように選択される。
【００１５】
異なる実施形態によれば、第２絶縁体の層密度は、第１絶縁体の層密度より高く、その結果、フィラメントの成長速度は、第１絶縁体層よりも第２絶縁体層の方が低い。
【００１６】
異なる実施形態によれば、第２絶縁体の層密度は、第２絶縁体のバルク密度の８５％またはそれ以上であり、第１絶縁体の層密度は、第１絶縁体のバルク密度の８５％より小さい。
【００１７】
異なる実施形態によれば、第２絶縁体層の拡散率は、第１絶縁体の拡散率より高い。第２絶縁体層の拡散率は、好ましくは５×１０−６ｃｍ２／ｓより低い。第１絶縁体層の拡散率は、好ましくは５×１０−６ｃｍ２／ｓより高い。
【００１８】
他の実施形態では、第２絶縁体は、熱成長したシリコン酸化物である。
【００１９】
第３態様において、ＣＢＲＡＭメモリアレイが開示されており、これは第１態様に係るＣＢＲＡＭメモリ素子を含む。
【００２０】
異なる態様の利点は、ＭＩＭスタックがメモリ素子およびメモリデバイスのセレクタ素子の両方を備えることに起因して、ＣＢＲＡＭメモリデバイスについてより高密度であまり複雑でない構成を達成できることである。セレクタ素子は、メモリセルでのＭＩＭスタックと一体である。スケーリングは、こうして本開示の実施形態に係るＣＢＲＡＭメモリを用いてかなり容易である。
【００２１】
ある利点は、本開示の実施形態に係るＣＢＲＡＭメモリデバイスはバイポーラ動作を可能にし、これにより大きなメモリウインドウを提供することである。
【００２２】
ある利点は、漏れ電流が、本開示の異なる実施形態に係るＣＢＲＡＭメモリデバイスを備えたクロスバー配列構成では減少することである。
【００２３】
異なる態様の利点は、ＣＢＲＡＭメモリデバイスにおける部分フィラメント成長が上手く管理できることである。
【図面の簡単な説明】
【００２４】
全ての図面は本開示の幾つかの態様および実施形態を図示することを意図している。記載した図面は概略的なものに過ぎず、非限定的である。
【００２５】
【図１】先行技術のＣＢＲＡＭメモリセルの動作を示す。
【図２】３つのビット線および２つのワード線からなるクロスバー配列をなす先行技術のＣＢＲＡＭメモリセルの構成を示す。破線および一点鎖線は、セレクタ素子が存在しない場合での読み出し電流および電位漏れ電流の電流経路をそれぞれ参照している。
【図３】本開示に係るＣＢＲＡＭメモリセルの概略断面を示す。
【図４】本開示のある実施形態に係るＣＢＲＡＭメモリセルについて、図４（ａ）は、ＨｆＯ２絶縁体層（Ｉ）のＳＥＴ／ＲＥＳＥＴサイクル後の電流−電圧特性の組を示し、３つのサンプル（Ｉ）について不完全なフィラメント形成を示している。図４（ｂ）は、異なる層密度を持つ絶縁体材料について金属フィラメント形成の有効性を示す。図４（ｃ）は、妨害された金属フィラメント形成を示す概略図である。
【図５】本開示のある実施形態に係るＣＢＲＡＭメモリセルについて、不完全なフィラメント形成から生ずる飽和効果を示す。
【図６】本開示のある実施形態に係るＣＢＲＡＭメモリセルについて、強い電流−電圧特性をもたらす、Ａｌ２Ｏ３絶縁体を通る部分フィラメント成長による高抵抗金属フィラメントの書込み(programming)を示す。
【図７】本開示のある実施形態に係るＣＢＲＡＭメモリセルについて、異なる絶縁体スタックについての電流−電圧特性を示す。
【図８】本開示のある実施形態に係るＣＢＲＡＭメモリセルについて、クロスバー配列をなすＣＢＲＡＭメモリセルをアドレス指定するためのバイアス機構を示す。
【発明を実施するための形態】
【００２６】
本開示について下記説明および添付図面を用いてさらに説明する。
【００２７】
下記の詳細な説明において、本開示の完全な理解および特定の実施形態においてどのように実施できるかを提供するために多数の特定の詳細を説明している。しかしながら、本開示は、これらの特定の詳細なしで実施できると理解される。他の例では、周知の方法、手順および技法は、本開示を曖昧にしないために詳細には示していない。本開示は、特定の実施形態に関して一定の図面を参照して説明しているが、本開示はこれに限定されない。ここに含まれ説明した図面は概略的であって、本開示の範囲を限定しない。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。
【００２８】
本開示は、特定の実施形態に関して一定の図面を参照して説明しているが、本開示はこれに限定されず、請求項によってのみ限定される。記載した図面は概略的なものに過ぎず、非限定的である。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。寸法および相対寸法は、本開示の実際の実施品と必ずしも対応していない。
【００２９】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するために使用しており、必ずしも連続的または時間的な順番を記述するためではない。この用語は、適切な状況下で交換可能であり、本開示の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００３０】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本開示の実施形態がここで説明または図示した以外の他の向きで動作可能である。
【００３１】
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。
【００３２】
本開示は、導電性ブリッジランダムアクセスメモリデバイス（ＣＢＲＡＭ）に関する。
【００３３】
図３は、本開示の一実施形態に係る導電性ブリッジランダムアクセスメモリデバイス（ＣＢＲＡＭ）の概略図を示す。本開示の一実施形態に係る導電性ブリッジランダムアクセスメモリデバイス（ＣＢＲＡＭ）は、第２金属カチオンを供給するように構成された第２金属層と、この第２金属層に近接した第２絶縁体層と、第２絶縁体層に近接した第１絶縁体層と、第１絶縁体層に近接した第１金属層とを備え、第２絶縁体の層密度は第１絶縁体の層密度より大きく、その結果、フィラメントの成長時、フィラメントの成長速度は、第１絶縁体層よりも第２絶縁体層の方が低い。
【００３４】
こうしてメモリセルのＭＩＭスタックは、ＳＥＴステップの際、フィラメント（Ｆ）の追加成長を妨害する絶縁材料（Ｉ１）の層を含むように変更される。従って、セレクタ素子は、メモリセルのＭＩＭスタックと一体である。
【００３５】
本開示の実施形態に係るＣＢＲＡＭメモリセルについて、より詳細に説明する。
【００３６】
ＣＢＲＡＭメモリデバイスの動作時、第１電圧（Ｖ＋  Ｖ−）差が２つの金属層に印加された場合、２つの金属層（Ｍ１，Ｍ２）の１つが、金属カチオン、典型的にはＣｕまたはＡｇの供給源として機能する。このカチオンソース層は、反対の金属層（Ｍ１）から前方に、厚さｔＩを有する絶縁体層（Ｉ）を通って、金属カチオン（Ｍ２＋）を供給する金属層（Ｍ２）に到達するまでの、長さｌＦを有する金属フィラメント（Ｆ）の電圧制御成長のために、金属カチオン（Ｍ２＋）を供給する。ＳＥＴステップのこのフィラメント成長プロセスは、メモリセルの電気抵抗をより低い値への切り替えを可能とし、これにより、メモリセルを低い電気抵抗のオン状態にする。
【００３７】
必要に応じて、バッファ層が、金属カチオン供給層（第２金属層Ｍ２）と絶縁体層との間に存在できる。バッファ層は、絶縁体層（Ｉ，Ｉ２）への金属カチオンの制御された注入を可能にする。例えば、Ｔｉ層を、ＣｕｘＴｅスタック（Ｍ２）とＡｌ２Ｏ３電解質（Ｉ２）との間に挿入してもよい。バッファ層の厚さは、Ｍ２からＩ２へのカチオンの内部拡散(indiffusion)が可能なようにすべきである。例えば、６ｎｍのＴｉ層が内部拡散プロセスを完全に抑制し、その結果、劣化したＣＢＲＡＭ機能をもたらす。一方、３ｎｍのＴｉ層が、Ａｌ２Ｏ３電解質への制御されたＣｕ注入を可能とし、その結果、ＣＢＲＡＭデバイスの優れたスイッチングおよび熱安定性をもたらす。
【００３８】
ＳＥＴステップの第１電圧差と反対極性を有する第２電圧を２つの金属層に印加した場合、金属フィラメントは分解する。ＲＥＳＥＴステップのこの金属フィラメント分解プロセスは、メモリセルの電気抵抗をより高い値への切り替えを可能とし、これによりメモリセルをオフ状態にする。従って、より高い電気抵抗状態への可逆的な復帰が得られる。
【００３９】
金属フィラメントの形成および分解は、酸化還元(redox)反応をベースとしており、これにより金属層が金属カチオンを供給する。金属カチオンは、絶縁体層を通って、金属カチオンを供給する金属層を基準として正のバイアスが印加された、反対側の金属層へ移動する。図１に示すように、メモリセルのバイポーラ動作が得られ、これによりヒステリシス効果が０Ｖ付近で得られ、その結果、メモリセルの動作時に、各金属層が正または負の電圧でバイアス印加されることになる。
【００４０】
メモリアレイにおいて、メモリセルは、典型的には、ワード線およびビット線の交差部に位置決めされ、これにより他のプレーンでワード線（ＷＬ）およびビット線（ＢＬ）の間で書込み可能な電気経路を形成して、メモリビットを構成する。こうしたメモリアレイは、クロスポイントまたはクロスバーの構成として知られ、図２では３つのビット線および２つのワード線からなるクロスバー構成を示す。こうしたクロスバー配列でのＲＲＡＭ  ＭＩＭセルの集積化は魅力的である。その理由は、メモリセルのサイズがＦｘＦ  ｎｍ２に減少するからである。ここで、Ｆは、所定の半導体製造技術で得られる、定義された最小リソグラフ構造物サイズである。特定のメモリセルが動作時に、このメモリセルによって接続されたワード線およびビット線に適切な電圧を印加することによってアドレス指定可能である。
【００４１】
しかしながら、こうしたクロスバー配列構成が、選択されていないが、アドレス指定されたメモリセルのワード線及び／又はビット線を共有する他のメモリセルを通る漏れ電流経路（Ｉｌｅａｋ）を生じさせることがある。これらの非選択メモリセルは、選択されたメモリセルの動作時に、このワード線及び／又はビット線によってある程度バイアス印加されるため、これらの非選択メモリセルは書込み可能になる。これらの非選択メモリセルを流れる漏れ電流（Ｉｌｅａｋ）は、図２に示すように、アドレス指定されたメモリセルの読み出し電流（Ｉｒｅａｄ）に追加され、選択されたメモリセルの抵抗状態の偽の読み出しを生じさせる。ここで、ワード線ＷＬ１とビット線ＢＬ２との間の交差部にあるメモリセルは、読み出し用に選択される。しかしながら、漏れ電流経路が、一点鎖線で示すような他のメモリセル（ＭＩＭ）を通って生成されることがある。
【００４２】
これらの漏れ電流を排除または低減するために、セレクタ素子を、各メモリセルと直列にそのメモリ素子に接続されたワード線とビット線との間に配置してもよい。メモリアレイの動作時に、選択されたメモリセルのセレクタ素子は、選択されたメモリセルの電流の流れだけを許容するようにバイアス印加され、及び／又は、非選択メモリセルのセレクタ素子は、これらの非選択メモリセルを通る電流の流れを抑制するようにバイアス印加される。こうしたセレクタ素子が、バイポーラまたはユニポーラのダイオード素子とすることができる。こうしたセレクタ素子を直列に追加することはプロセス複雑さに追加され、メモリセル自体をサイズ縮小した場合でも、メモリデバイスのサイズ縮小を制限することがある。セレクタ素子に依存して、メモリデバイスのユニポーラ動作だけが得られる。
【００４３】
しかしながら、今日、Ｉ−Ｖの非線形及び／又は非対称の観点でＲＲＡＭ動作の条件に適合し、２０ｎｍ未満の最小構造物サイズＦへのメモリセルの積極的なサイズ縮小を可能にするようなセレクタ技術が存在しない。
【００４４】
従って、ＲＲＡＭメモリセル自体が、選択されていない場合に漏れ電流を抑制する機能を本質的に有することが望まれている。この場合、メモリセルは、強いＩ−Ｖ非線形を示す自己絶縁型のメモリセルであり、低い電圧がメモリセルに印加された場合、許容される電流の流れが本質的に存在しない。本開示の実施形態に係るＭＩＭスタック（ＣＢＲＡＭメモリデバイス）を用いて、ＭＩＭは、メモリ素子およびセレクタ素子の両方として機能することができる。これについてより詳細に説明する。
【００４５】
上述したように、ＳＥＴステップの際、金属カチオン（Ｍ２＋）が、２つの金属層（Ｍ１，Ｍ２）を分離する絶縁体層（Ｉ）を通ってカソード（Ｍ１）に向けて移動し、これらのカチオンは凝集を開始し、これにより金属フィラメント（Ｆ）を形成する。金属フィラメントは、絶縁体層スタック（Ｉ）の厚さより小さい長さｌＦを有すること、即ち、ｌＦ＜ｔＩまたはｌＦ〜ｔＩ１が許容されるだけである。メモリセルの動作時に電子用のトンネルバリアとして機能する薄い絶縁体層（Ｉ１）が残る。こうした電子トンネルバリアは、強い電流電圧（Ｉ−Ｖ）非線形を有する。より低い電圧バイアスでは、カチオンソース金属層（Ｍ２）と金属フィラメント（Ｆ）との間にあるこの絶縁バリア（Ｉ１）をトンネル通過する電子は本質的には存在しない。従って、メモリセルを通過できる漏れ電流はない。より高い電圧では、電子はこのバリア（Ｉ１）をトンネル通過でき、これによりメモリセルの読み出しを可能にする。電子がトンネル通過する距離は電圧とともに変化し、より高い電圧では、金属フィラメントの長さは変化することがあり、従って薄い絶縁体（Ｉ１）に向う間隔も変化し、より強い非線形の電流電圧特性を生じさせる。従って、メモリセルの電子トンネルバリア特性は、金属カチオンソース（Ｍ２）に近接した絶縁体層（Ｉ２）の厚さ（ｔＩ２）によって、必要ならば、この絶縁体層（Ｉ２）のエネルギーバリアによって制御可能である。金属フィラメント（Ｆ）の長さ（ｌＦ）は、カチオンソース（Ｍ２）である金属層とは反対の金属層（Ｍ１）に近接した絶縁体層（Ｉ１）の厚さ（ｔＩ１）とほぼ等しい。絶縁体層（Ｉ）の厚さおよび物理的特性は、制御およびスイッチング電圧の調整を改善することを可能にすべきである。
【００４６】
正バイアスが印加された金属層またはカソード（Ｍ１）から前方へのフィラメント（Ｆ）の成長を妨害する１つの可能な方法は、この金属フィラメントの追加成長または体積膨張を機械的に妨害することである。金属フィラメントが形成を開始する金属層（Ｍ１）に近接した絶縁体スタック（Ｉ）の一部（Ｉ１）は、この金属フィラメントの体積膨張に順応するように選択され、一方、金属カチオン（Ｍ２＋）を供給する金属層（Ｍ２）に近接した絶縁体スタック（Ｉ）の一部（Ｉ２）は、この体積膨張を制限または抑制するように選択される。
【００４７】
フィラメント形成がかなり低いカチオン電流で行われた場合、部分的なフィラメント形成が絶縁体（Ｉ）の特性によって制御される。この場合、絶縁体（Ｉ）の一部は、金属フィラメントを書込み、即ち、形成するために用いられるとともに、絶縁体（Ｉ）の他の部分は、強い非線形の絶縁素子、例えば、強い非線形のＩ−Ｖ特性を示すトンネルダイオードとして用いられる。
【００４８】
幾つかの実施形態では、絶縁体スタック（Ｉ）は、金属カチオンソース層（Ｍ２）に近接した、より低い多孔質及び／又はより高い密度の材料で形成された絶縁体層（Ｉ２）と、金属カチオン凝集層（Ｍ１）に近接した、より高い多孔質及び／又はより低い密度の材料で形成された絶縁体層（Ｉ１）と、を少なくとも備える。絶縁体層（Ｉ）の材料特性のこの遷移は、２つの異なる層（Ｉ１，Ｉ２）を図３に示すように使用した場合はより急峻にでき、あるいは徐々にできる。
【００４９】
金属フィラメントの追加成長を抑制する機能は、高密度またはボイドフリーの絶縁体材料の層（Ｉ２）を用いた場合に達成できる。絶縁体材料がより高密度になるほど、この絶縁体層（Ｉ２）はより薄くでき、これにより良好なトンネル特性間のバランスを提供し、金属フィラメントの追加成長を抑制できる。
【００５０】
こうした高密度材料の例が、原子層堆積（ＡＬＤ）によって形成され、数ナノメータ、典型的には１〜２０ｎｍの厚さを有する熱ＳｉＯ２，ＨｆＯ２である。これらの材料では、これらの薄い層の測定した密度は、Ｘ線反射率測定で得られるように、バルク材料の密度と同等な層密度を示した。こうした状況では、カソードからのフィラメント成長は機械的に妨害され、制限される。
【００５１】
絶縁体層を通過する金属カチオンの拡散特性を考慮できる。拡散率の閾値Ｄ０は、絶縁体を通過する金属カチオンの拡散を特徴付けるもので、約５×１０−６ｃｍ２／ｓである。それ未満では、絶縁材料は第２絶縁体層Ｉ２に適しており、それより大きければ、それは第１絶縁体層Ｉ１に適している。例えば、Ａｌ２Ｏ３におけるＣｕ拡散パラメータは、Ｄ０＝１×１０−５ｃｍ２／ｓで、Ｅａ＝０．９ｅＶである。
【００５２】
絶縁体層（Ｉ）は、金属カチオン（Ｍ２＋）を供給する第２金属層（Ｍ２）に近接した第２絶縁体層（Ｉ２）と、第１金属層（Ｍ１）に近接した第１絶縁体層（Ｉ１）とを備えてもよく、第２絶縁体（Ｉ２）の層密度は第１絶縁体（Ｉ１）の層密度より大きい。第２絶縁体（Ｉ２）の層密度は、その第２絶縁体のバルク密度の８５％またはそれ以上にできる。また第１絶縁体（Ｉ１）の層密度は、その第１絶縁体のバルク密度の８５％より小さくできる。絶縁体（Ｉ，Ｉ１，Ｉ２）の層密度は、これらの絶縁体のバルク密度を参照して表現される。後者の特性は、最も最密充填したもの、従って絶縁体の最も密度が高い形態に対応すると考えられる。層密度がバルク密度に近くなるほど、層は、成長時の金属フィラメントの体積膨張を妨害するようになる。典型的には、バルク密度は、高温結晶相、例えば、Ａｌ２Ｏ３ではサファイアから抽出される。絶縁体の層密度およびバルク密度は、Ｘ線反射率測定（ＸＲＲ）を用いて、必要に応じてラザフォード後方散乱分光法（ＲＢＳ）、または偏光解析(ellipsometry)と組み合わせて取得できる。また、５０ｎｍ超の絶縁体層については、絶縁体層を形成する前後でキャリアの重量を測定することによって、質量測定を使用できる。
【００５３】
実施形態によれば、拡散率の閾値Ｄ０は、絶縁体を通過する金属カチオンの拡散を特徴付けるもので、約５×１０−６ｃｍ２／ｓである。それ未満では、絶縁材料は第２絶縁体層Ｉ２に適しており、それより大きければ、それは第１絶縁体層Ｉ１に適している。例えば、Ａｌ２Ｏ３薄層におけるＣｕでは、第１原理(ab-initio)モデル化が、拡散パラメータＤ０＝１×１０−５ｃｍ２／ｓで、Ｅａ＝０．９ｅＶの推定を可能にする。
【００５４】
幾つかの実験結果について、以下で検討する。Ｃｕ０．６Ｔｅ０．４金属層（Ｍ２）、絶縁体層、例えば、ＡＬＤ堆積のａ−Ａｌ２Ｏ３電解質または熱ＳｉＯ２（Ｉ）、および下部電極／電解質（Ｍ１）からなるＭＩＭスタックが開示されている。Ｐｔ上部電極がＣｕＴｅ層の上に形成されるとともに、第２金属層は下部電極として用いられる。
【００５５】
図４（ａ）において、ＨｆＯ２絶縁体（Ｉ）での金属フィラメント形成後の、このＭＩＭスタックの電流−電圧特性を示す。未使用のサンプルの組をＳＥＴ／ＲＥＳＥＴサイクルに投入した。幾つかのサンプルでは、完全な金属フィラメントが生成され、より低い電圧におけるより大きな電流によって示され、電圧の増加に伴うこの電流の減少がＲＥＳＥＴプロセスを示している。対応するＩ−Ｖカーブは、「成功ＳＥＴ／ＲＥＳＥＴ」のラベルを付与している。しかしながら、他のサンプルでは、ＳＥＴプロセスの際、金属フィラメントが形成されないか、不完全な金属フィラメントしか形成されず、低電圧における小さな電流によって示される。電圧の増加に伴う電流の増加は、ＲＥＳＥＴプロセスが起きていないことを示す絶縁体（Ｉ）の特性を反映している。対応するＩ−Ｖカーブは、「失敗ＳＥＴ／ＲＥＳＥＴ」のラベルを付与している。図４（ａ）に示すサンプルの組では、５つのサンプルのうち２つが成功しており、５０％未満の歩留まりに対応する。
【００５６】
図４（ｂ）は、図４（ａ）に示した統計的手法を用いて、有効金属フィラメント形成と、これらの金属フィラメントが形成される絶縁体の密度との間の関係を示す。絶縁体材料の密度が高くなると、多かれ少なかれ不完全な金属フィラメントが形成される。正規化した絶縁体の層密度は、絶縁体の空隙率の計量として用いており、上述したように、金属フィラメントの体積膨張が順応できる程度になる。
【００５７】
図４（ｃ）は、ほぼボイドフリーの媒体において妨害された金属フィラメント成長を概略的に示す。成長する金属フィラメントによって生成される機械的応力（実線で示す）は、ボイドフリー媒体を占めることができず、従ってフィラメント成長が妨害されると考えられる。
【００５８】
絶縁体（Ｉ，Ｉ１，Ｉ２）の種々の特性、例えば、密度、厚さなどを最適化することによって、金属フィラメントの成長は制御できる。幾つかの実施形態では、絶縁体（Ｉ）を二重層スタック（Ｉ１，Ｉ２）として設計し、２つの層のうちの一方（Ｉ１）がより低密度のもの、例えば、アモルファスＡｌ２Ｏ３であって、容易な金属フィラメント成長を許容するものであり、２つの層のうちの他方（Ｉ２）がより高密度のもの、例えば、熱ＳｉＯ２であって、金属フィラメント成長を阻止するものとした場合、金属フィラメント形成に関する制御は改善できる。追加の金属フィラメント成長を抑制する絶縁体として熱ＳｉＯ２を用いた場合、自己絶縁型ＣＢＲＡＭ特性がＭＩＭスタックにおいて観測される。
【００５９】
金属フィラメント成長を制御することは、その形成の際に電流の制御を必要とする。金属フィラメント（Ｆ）を成長させた場合、フィラメント（Ｆ）の先端とカチオンソース（Ｍ２）との間の距離δが減少し、全体のフィラメント形成電流においてイオンの関与に対する電子電流の関与の増加をもたらす。形成電流を予め定めたレベルに設定した場合、所定の距離δｆから、形成電流は全体として電子電流によって支配され、Ｃｕカチオンのイオン流を停止し、フィラメント成長を停止する。図５に示すように、初期（Ａ）は、金属フィラメント形成電流は、電子成分（ｅ−）およびイオン成分（Ｃｕ２＋）を有する。時間（Ｂ）では、金属フィラメントの先端がＣｕ含有層（Ｍ２）に接近し、電子成分が形成電流を支配するようになる。電流および電圧のレベルを選択することによって、抵抗が低下する速度を決定でき、後者は金属フィラメントが形成される速度に比例する。メモリセルに印加される電圧が低いほど、抵抗は時間とともにゆっくり低下し、フィラメント形成プロセスに対する制御が多くなる。
【００６０】
この自己制御機構は、絶縁体を通る部分的なフィラメント形成を許容し、原則として絶縁体とは関係なく観察されるべきである。これは、図６に示すように、低密度のＡｌ２Ｏ３絶縁体層（Ｉ）を用いて、極めて高いフィラメント抵抗が書込み可能な理由である。この場合、低抵抗状態（ＬＲＳ: low resistance state）でも強いＩ−Ｖ非線形が観察される。こうした特性が比較的低い電流（＜１μＡ）でのセル動作を必要とする。
【００６１】
部分的または不完全な金属フィラメント成長の制御は、前段で議論したように、形成時の電流制御を、上述のような絶縁体層（Ｉ）の特性を抑制する体積膨張を選択することと組み合わせた場合に改善できる。実際のメモリでは、書込み時間は短い。この書込みサイクルの始まりでは、カチオン電流は急激に増加するとともに、メモリセルでの電圧は、メモリセル回路の時定数に依存して、ほぼ一定のままである。従って、フィラメントは、より速く成長し、これにより金属フィラメントの長さに関する制御を減少させる。その結果、金属フィラメントが成長する速度を電圧だけで制御することは、前段で議論したように、極めて困難であろう。しかしながら、より高密度の層（Ｉ２）が存在すれば、その存在は、過渡的なスイッチングの際に成長を制限することによって、部分的な金属フィラメント成長の制御を強化するであろう。さらに、こうした高密度の層（Ｉ２）は、より高い電圧でも、部分的に形成された金属フィラメントの長さを安定化させるのに役立つ。
【００６２】
図７は、（ａ）熱ＳｉＯ２で形成された単一の絶縁体層（Ｉ）、または（ｂ）Ａｌ２Ｏ３／ＳｉＯ２の二重層で形成された二重絶縁体スタック（Ｉ１，Ｉ２）を用いて得られた電流−電圧特性を示す。強いＩ−Ｖ非線形が、図７ａのＳｉ＼ＳｉＯ−ｔｈｅｒｍａｌ（１０ｎｍ）＼Ｔｉ（３ｎｍ）＼Ｃｕ６０Ｔｅ４０（５０ｎｍ）＼Ｐｔ（５０ｎｍ）スタックについて得られる。同等の自己絶縁型ＣＢＲＡＭ特性が、図７ｂのＳｉ＼ＡｌＯ（３ｎｍ）＼ＳｉＯ−ｓｎｏｗ（１０ｎｍ）＼Ｔｉ（３ｎｍ）＼Ｃｕ６０Ｔｅ４０（５０ｎｍ）＼Ｐｔ（５０ｎｍ）スタックを用いた場合に得られる。３ｎｍのＡｌＯは、容易なフィラメント成長を可能にするとともに、１０ｎｍのＳｉＯ２はフィラメント成長を阻止することになる。
【００６３】
適切なメモリアレイ書込みおよび読み出し機構が非選択セルの寄生書込みを防止し、偽の読み出しが適用でき、これによりクロスバー構成に配置された、本開示に係るＣＢＲＡＭメモリセルの非線形電流−電圧特性を活用している。図８ａと図８ｂは、こうしたクロスバー構成の個々のメモリセルをアドレス指定するこうしたバイアス機構の例を示す。図８ａは、１／２法を示しており、選択されたメモリセル（黒丸●）に印加されるバイアス電圧Ｖｂｉａｓの５０％を超えて印加される非選択メモリセル（白抜き丸○）が無い。図８ｂは、１／３法を示しており、選択されたメモリセル（黒丸●）に印加されるバイアス電圧Ｖｂｉａｓの３３％を超えて印加される非選択メモリセル（白抜き丸○、黒四角■）が無い。メモリセルを、上述したように、Ｖｂｉａｓと、Ｖｂｉａｓ／２またはＶｂｉａｓ／３との間で強い電流電圧非線形を示すように構成した場合、非選択セルからの漏れ電流の関与は相当に減少する。図７ａにおいて、こうしたメモリセルの読み出しおよび書込みのための電圧ウインドウが開示される。ＶｒｅａｄとＶｒｅａｄ／２の間に、非線形電流−電圧特性が存在する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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