【手続補正書】
【提出日】平成28年2月5日(2016.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとの間に結合された静電放電（ＥＳＤ）保護デバイスであって、
Ｐドーパントタイプの第１の低ドープ領域と、
前記第１の低ドープ領域内のＮドーパントタイプの第２の低ドープ領域と、
前記Ｎドーパントタイプの第１の高ドープ領域を含むと共に前記第１の低ドープ領域内に直接形成された第３の領域であって、前記第１の高ドープ領域が前記第１のノードに対して結合され、前記第３の領域内には前記Ｐドーパントタイプの高ドープ領域が形成されていない、第３の領域と、
前記Ｐドーパントタイプの第２の高ドープ領域を含むと共に前記第２の低ドープ領域内に直接形成された第４の領域であって、前記第２の高ドープ領域が前記第２のノードに対して結合され、前記第４の領域内には前記Ｎドーパントタイプの高ドープ領域が形成されていない、第４の領域と、
を備え、
前記第１の高ドープ領域の電圧が、前記第２の高ドープ領域の電圧よりも高く、さらに、前記第１の高ドープ領域と前記第１の低ドープ領域との間の接合点が、ＥＳＤ事象に応答して逆方向降伏状態になるように構成され、前記第２の低ドープ領域と前記第２の高ドープ領域との間の接合点が、前記ＥＳＤ事象に応答して逆方向降伏状態になるように構成され、それにより、前記ＥＳＤ保護デバイスが、ＥＳＤ事象に応答して前記第１のノードから前記第２のノードに電流をシンクするように構成される、ＥＳＤ保護デバイス。
【請求項２】
前記第３の領域が、前記第１の低ドープ領域内に直接形成された前記Ｎドーパントタイプの第３の低ドープ領域をさらに含み、
前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項１に記載のＥＳＤ保護デバイス。
【請求項３】
前記第３の領域が、前記第１の低ドープ領域内に直接形成されたＰドーパントタイプの第３の低ドープ領域をさらに含み、
前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項１に記載のＥＳＤ保護デバイス。
【請求項４】
前記第１の低ドープ領域と前記第２の低ドープ領域との間に結合されるバイアス素子であって、前記第１の低ドープ領域及び前記第２の低ドープ領域により形成された順方向バイアス接合点の電圧を制御するように構成される、バイアス素子をさらに備え、
前記バイアス素子が、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、Ｎ型金属酸化膜半導体（ＮＭＯＳ）、Ｐ型金属酸化膜半導体（ＰＭＯＳ）、及びバイポーラトランジスタの中の少なくとも１つを含む、請求項１に記載のＥＳＤ保護デバイス。
【請求項５】
第１のノードと第２のノードとの間に結合された静電放電（ＥＳＤ）保護デバイスであって、
Ｎドーパントタイプの第１の低ドープ領域と、
前記第１の低ドープ領域内に形成されたＰドーパントタイプの第２の低ドープ領域と、
前記Ｎドーパントタイプの第１の高ドープ領域を含むと共に前記第２の低ドープ領域内に直接形成された第３の領域であって、前記第１の高ドープ領域が前記第１のノードに対して結合され、前記第３の領域内には前記Ｐドーパントタイプの高ドープ領域が形成されていない、第３の領域と、
前記Ｐドーパントタイプの第２の高ドープ領域を含むと共に前記第１の低ドープ領域内に直接形成された第４の領域であって、前記第２の高ドープ領域が前記第２のノードに対して結合され、前記第４の領域内には前記Ｎドーパントタイプの高ドープ領域が形成されていない、第４の領域と、
を備え、
前記第１の高ドープ領域の電圧が、前記第２の高ドープ領域の電圧よりも高く、さらに、前記第１の高ドープ領域と前記第２の低ドープ領域との間の接合点が、ＥＳＤ事象に応答して逆方向降伏状態になるように構成され、前記第１の低ドープ領域と前記第２の高ドープ領域との間の接合点が、前記ＥＳＤ事象に応答して逆方向降伏状態になるように構成され、それにより、前記ＥＳＤ保護デバイスが、ＥＳＤ事象に応答して前記第１のノードから前記第２のノードに電流をシンクするように構成される、ＥＳＤ保護デバイス。
【請求項６】
前記第３の領域が、前記第１の低ドープ領域内に直接形成された前記Ｎドーパントタイプの第３の低ドープ領域をさらに含み、
前記第２の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項５に記載のＥＳＤ保護デバイス。
【請求項７】
前記第３の領域が、前記第１の低ドープ領域内に直接形成された前記Ｐドーパントタイプの第３の低ドープ領域をさらに含み、
前記第２の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項５に記載のＥＳＤ保護デバイス。
【請求項８】
前記第２の低ドープ領域と前記第１の低ドープ領域との間に結合されるバイアス素子であって、前記第２の低ドープ領域及び前記第１の低ドープ領域により形成された順方向バイアス接合点の電圧を制御するように構成される、バイアス素子をさらに備え、
前記バイアス素子が、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、Ｎ型金属酸化膜半導体（ＮＭＯＳ）、Ｐ型金属酸化膜半導体（ＰＭＯＳ）、及びバイポーラトランジスタの中の少なくとも１つを含む、請求項５に記載のＥＳＤ保護デバイス。
【請求項９】
第１のノードと第２のノードとの間に結合された静電放電（ＥＳＤ）保護デバイスであって、
第１のコレクタ、第１のエミッタ、及び第１のベースを備える、ＮＰＮトランジスタと、
第２のコレクタ、第２のエミッタ、及び第２のベースを備える、ＰＮＰトランジスタと
を具備し、
前記第１のコレクタが、前記第１のノードに対して結合され、前記第２のコレクタが、前記第２のノードに対して結合され、前記第１のベースが、前記第２のエミッタに対して結合され、前記第１のエミッタが、前記第２のベースに対して結合され、第１の低ドープ領域が、Ｐ型のドーパントでドープされ、前記ＮＰＮトランジスタの前記第１のベース及び前記ＰＮＰトランジスタの前記第２のエミッタの両方として機能し、前記第１のベースを流れる第１のベース電流の全てが、さらに前記第１のコレクタを流れ、前記第２のベースを流れる第２のベース電流の全てが、さらに前記第２のコレクタを流れ、前記ＥＳＤ保護デバイスが、ＥＳＤ事象に応答して前記第１のノードから前記第２のノードに電流をシンクするように構成される、ＥＳＤ保護デバイス。
【請求項１０】
前記ＮＰＮトランジスタの前記第１のベースと前記ＰＮＰトランジスタの前記第２のベースとの間に結合されるバイアス素子であって、前記ＮＰＮトランジスタの前記第１のベース及び前記ＰＮＰトランジスタの前記第２のベースにより形成された順方向バイアス接合点の電圧を制御するように構成される、バイアス素子をさらに備え、
前記バイアス素子が、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、Ｎ型金属酸化膜半導体（ＮＭＯＳ）、Ｐ型金属酸化膜半導体（ＰＭＯＳ）、及びバイポーラトランジスタの中の少なくとも１つを備える、請求項９に記載のＥＳＤ保護デバイス。
【請求項１１】
前記ＮＰＮトランジスタの前記第１のエミッタ及び前記ＰＮＰトランジスタの前記第２のベースとして機能する、第２の低ドープ領域であって、Ｎ型のドーパントでドープされ、前記第１の低ドープ領域内に形成される、第２の低ドープ領域と、
前記ＮＰＮトランジスタの前記第１のコレクタとして機能する第１の高ドープ領域を含む第３の領域であって、前記第１の高ドープ領域が前記Ｎ型のドーパントでドープされ、前記第３の領域が前記第１の低ドープ領域内に直接形成され、前記第１の高ドープ領域が前記第１のノードに対して結合され、前記第３の領域内には前記Ｐ型の高ドープ領域が形成されておらず、前記第１のベースを流れる前記第１のベース電流の全てが、さらに前記第１のコレクタを流れる、第３の領域と、
前記ＰＮＰトランジスタの前記第２のコレクタとして機能する第２の高ドープ領域を含む第４の領域であって、前記第２の高ドープ領域が前記Ｐ型のドーパントでドープされ、前記第４の領域が前記第２の低ドープ領域内に直接形成され、前記第２の高ドープ領域が前記第２のノードに対して結合され、前記第４の領域内には前記Ｎ型の高ドープ領域が形成されておらず、前記第２のベースを流れる前記第２のベース電流の全てが、さらに前記第２のコレクタを流れる、第４の領域と、
をさらに備える、請求項９に記載のＥＳＤ保護デバイス。
【請求項１２】
前記第３の領域が、前記Ｎ型のドーパントでドープされた第３の低ドープ領域であって、前記第３の低ドープ領域が、前記第１の低ドープ領域内に直接形成され、前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、第３の低ドープ領域をさらに備える、請求項１１に記載のＥＳＤ保護デバイス。
【請求項１３】
前記第３の領域が、前記Ｐ型のドーパントでドープされた第３の低ドープ領域であって、前記第３の低ドープ領域が、前記第１の低ドープ領域内に直接形成され、前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項１１に記載のＥＳＤ保護デバイス。
【請求項１４】
前記ＮＰＮトランジスタの前記第１のベース及び前記ＰＮＰトランジスタの前記第２のエミッタとして機能する、第１の低ドープ領域であって、Ｐ型のドーパントでドープされた、第１の低ドープ領域と、
前記ＮＰＮトランジスタの前記第１のエミッタ及び前記ＰＮＰトランジスタの前記第２のベースとして機能する、第２の低ドープ領域であって、Ｎ型のドーパントでドープされ、前記第１の低ドープ領域内に形成される、第２の低ドープ領域と、
前記ＮＰＮトランジスタの前記第１のコレクタとして機能する、第３の低ドープ領域であって、前記Ｎ型のドーパントでドープされ、前記第１の低ドープ領域内に形成される、第３の低ドープ領域と、
前記ＰＮＰトランジスタの前記第２のコレクタとして機能する、第４の低ドープ領域であって、前記Ｐ型のドーパントでドープされ、前記第２の低ドープ領域内に形成される、第４の低ドープ領域と、
をさらに備える、請求項９に記載のＥＳＤ保護デバイス。
【請求項１５】
前記ＰＮＰトランジスタの前記第２のベース及び前記ＮＰＮトランジスタの前記第１のエミッタとして機能する、第２の低ドープ領域であって、Ｎ型のドーパントでドープされ、前記第１の低ドープ領域が前記第２の低ドープ領域内に形成される、第２の低ドープ領域と、
前記ＰＮＰトランジスタの前記第２のコレクタとして機能する、第１の高ドープ領域を含む第３の領域であって、前記第１の高ドープ領域が前記Ｐ型のドーパントでドープされ、前記第３の領域が前記第２の低ドープ領域に直接形成され、前記第１の高ドープ領域が前記第２のノードに対して結合され、前記第３の領域内には前記Ｎ型の高ドープ領域が形成されておらず、前記第２のベースを流れる前記第２のベース電流の全てが、さらに前記第２のコレクタを流れる、第３の領域と、
前記ＮＰＮトランジスタの前記第１のコレクタとして機能する、第２の高ドープ領域を含む第４の領域であって、前記第２の高ドープ領域が前記Ｎ型のドーパントでドープされ、前記第４の領域が前記第１の低ドープ領域内に直接形成され、前記第２の高ドープ領域が前記第１のノードに対して結合され、前記第４の領域内には前記Ｐ型の高ドープ領域が形成されておらず、前記第１のベースを流れる前記第１のベース電流の全てが、さらに前記第１のコレクタを流れる、第４の領域と、
をさらに備える、請求項９に記載のＥＳＤ保護デバイス。
【請求項１６】
前記第３の領域が前記Ｐ型のドーパントでドープされた第３の低ドープ領域をさらに含み、前記第３の低ドープ領域が記第２の低ドープ領域内に直接形成され、前記第１の高ドープ領域が前記第３の低ドープ領域内に直接形成される、請求項１５に記載のＥＳＤ保護デバイス。
【請求項１７】
前記第３の領域が前記Ｎ型のドーパントでドープされた第３の低ドープ領域をさらに含み、前記第３の低ドープ領域が記第２の低ドープ領域内に直接形成され、前記第１の高ドープ領域が前記第３の低ドープ領域内に直接形成される、請求項１５に記載のＥＳＤ保護デバイス。