(57)【要約】【課題】チップ間での電界メッキ法により形成された金属層の厚さのばらつきを抑制し、半導体発光素子の製造歩留まりを向上させることのできる半導体ウエハを提供する【解決手段】半導体ウエハ１０には、多数のリッジ型半導体発光素子用のチップ１２が形成されている。チップ１２は、基板の上に形成された半導体積層構造と、この半導体積層構造の表面側から、Ｙ方向へ延在する２本のトレンチ溝１４および１６と、この２本のトレンチ溝１４および１６の間に形成されたリッジ部１８と、このリッジ部１８の上に形成され、チップ毎に独立している電極と、この電極の上に電界メッキにより形成された金属層とを有する。各チップ１２は、Ｘ方向において隣接するチップとは、並んで形成され、かつＹ方向において隣接するチップとは、Ｘ向へずれて形成され、各チップ１２のトレンチ溝と、Ｙ方向においてこのチップと隣接するチップのトレンチ溝とは分離されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数個の、リッジ型半導体発光素子用のチップが形成されている半導体ウエハであって、
前記チップが、基板の上に形成された半導体積層構造と、該半導体積層構造の表面側から、該表面上の第１方向へ延在するように形成された少なくとも２本のトレンチ溝と、該トレンチ溝の間に形成されたリッジ部と、該リッジ部の上に形成され、少なくとも前記第１の方向と垂直な第２の方向において分離されている電極と、該電極の上に電界メッキにより形成された金属層とを有するものであり、
各チップが、前記第２方向において該チップと隣接するチップとは、並んで形成され、かつ前記第１方向において該チップと隣接するチップとは、前記第２方向へずれて形成され、
前記各チップのトレンチ溝と、前記第１方向において該チップと隣接するチップのトレンチ溝とが分離されていることを特徴とする半導体ウエハ。
【請求項２】
前記半導体発光素子が、少なくとも、３本のトレンチ溝と２本のリッジ部とを有するレーザアレイ素子であり、前記各チップの前記第２方向の幅をＳａとし、各チップの第１方向における両端部において、前記トレンチ溝および前記リッジ部が設けられている素子領域の幅をＳ１およびＳ２としたとき、
前記各チップと前記第１方向において該チップと隣接するチップとの間のずれ幅Ｔａは、
Ｓ１／２＋Ｓ２／２＜Ｔａ≦Ｓｔ／２
であることを特徴とする請求項１記載の半導体ウエハ。
【請求項３】
前記半導体発光素子が２本のトレンチ溝と、１本のリッジ部とを有するシングルストライプレーザ素子であり、前記各チップの前記第２方向の幅をＳｔ、トレンチ溝の幅をＳｄとしたとき、前記各チップと前記第１方向において該チップと隣接するチップとの間のずれ幅Ｔｓは、
Ｓｄ＜Ｔｓ≦Ｓｔ／２
であることを特徴とする請求項１記載の半導体ウエハ。
【請求項４】
前記リッジ部の幅をＳｒとしたとき、前記ずれ幅Ｔｓは、
Ｔｓ≦Ｓｒ／２＋Ｓｄ／２
であることを特徴とする請求項３記載の半導体ウエハ。
【請求項５】
前記各チップが、第１の方向へ同一方向を向いて形成されていることを特徴とする請求項１から４いずれか１項記載の半導体ウエハ。
【請求項６】
前記請求項１から５のいずれか１項に記載された半導体ウエハからチップへ分割され、
前記チップの前記第１方向の端面へ端面処理が施されていることを特徴とする半導体発光素子。
【請求項７】
複数個の、リッジ型半導体発光素子用のチップが形成されている半導体ウエハの製造方法であって、
基板の上に形成された半導体積層構造と、該半導体積層構造の表面側から、該表面上の第１方向へ延在するように形成された少なくとも２本のトレンチ溝と、該トレンチ溝の間に形成されたリッジ部と、該リッジ部の上に形成され、少なくとも前記第１の方向と垂直な第２の方向において分離されている電極と、該電極の上に電界メッキにより形成された金属層とを有するチップを形成する工程を有し、
前記チップを形成する工程において、各チップが、前記第１方向と垂直な第２方向において該チップと隣接するチップとは、並んで形成され、かつ前記第１方向において該チップと隣接するチップとは、前記第２方向へずれて形成され、
前記各チップのトレンチ溝と、前記第１方向において該チップと隣接するチップのトレンチ溝とが分離されるように形成されることを特徴とする半導体ウエハの製造方法。
【請求項８】
請求項７に記載された方法で製造された半導体ウエハをチップへ分割する工程と、
該チップへ端面処理を施して半導体発光素子を製造する工程とを有することを特徴とする半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個の、リッジ型半導体発光素子用のチップが形成されている半導体ウエハ、該半導体ウエハの製造方法、該半導体ウエハから製造された半導体発光素子および該半導体発光素子の製造方法に関する。
【背景技術】
【０００２】
従来、リッジ型半導体発光素子として、例えば、所定方向に延びるリッジ導波路を有する半導体レーザ素子が知られている。例えば特許文献１には、２本のトレンチ溝と、この２本のトレンチ溝の間に形成されているストライプ状のリッジ導波路を有する半導体素子が記載されている。
【０００３】
このような半導体レーザ素子は、通常の半導体素子と同様に、半導体ウエハ上にチップとして形成される。まず円形の基板上に、半導体レーザ素子用の多数のチップがマトリクス状に配置された半導体ウエハを作製し、この半導体ウエハをチップへ分割し、その後端面処理を施すことにより半導体レーザ素子が作製される。図１６にこのような半導体ウエハ６０の模式的な上面図を示す。また、図１７には半導体ウエハ６０上に形成されたチップ６２の模式的概略図を示す。図１６に示すように、半導体ウエハ６０には多数のチップ６２がマトリクス状に配置されている。個々のチップ６２には、図１７に示すように、２本のトレンチ溝６４および６６と、このトレンチ溝６４および６６に挟まれたリッジ導波路６８と、トレンチ溝６４および６６の外側で溝が形成されていないサポート部７０が設けられている。
【０００４】
このような従来の半導体レーザ素子用の半導体ウエハ６０は、たとえば、次のようなプロセスにより製造される。まず、有機金属気相成長（ＭＯＣＶＤ）法などを用いて、半導体基板上に、ｎ側半導体基板、下部クラッド層、活性層、上部クラッド層およびコンタクト層をこの順番でエピタキシャル成長により積層する。そして、この半導体積層構造のストライプ状の領域（リッジ導波路６８となる部分）の両側にある所定部分をエッチング除去することによりトレンチ溝６４および６６を形成する。また、このトレンチ溝６４および６６を形成することにより、このトレンチ溝６４および６６に挟まれたストライプ状の凸部であるリッジ導波路６８が形成され、さらにトレンチ溝６４および６６の外側に、リッジ導波路６８と略等しい高さのサポート部７０が形成される。通常トレンチ溝６４および６６、リッジ導波路６８およびサポート部７０は、図１７におけるＹ方向へ、多数のチップを跨って連続して形成される。つぎに、蒸着法などにより、リッジ導波路６８のコンタクト層上にｐ側電極を形成する。さらに電解メッキ法を用いて、ｐ側電極上に金属層、例えばＡｕメッキ層を形成する。このような金属層は、例えばｐ側電極の上に形成され、電極パッドとして機能する。その後ｎ型半導体基板の裏面上にｎ側電極を形成する。
【０００５】
つぎに、この半導体ウエハ６０を、リッジ導波路６８が延びる方向と直交する方向に沿って、劈開する。すなわち、多数の半導体レーザ素子用のチップ６２がマトリクス状に配置された半導体ウエハ６０をバー状に分割し、チップ６２部が横一列に配列された構造体を生成する。この後、このバー状の構造体を分割して、個々のチップ６２へ分割する。その後、各チップ６２の端面へ反射膜を形成して、半導体レーザ素子を形成する。
【０００６】
また、本発明者はリッジ型半導体発光素子として、特許文献２に記載されているようなリッジ導波路がアレイ状に配列された集積型半導体アレイ素子を提案している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１７３２７５号公報
【特許文献２】特願２０１０−２１４２６２号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は上述のようなプロセスで形成された半導体発光素子の特性を解析した。その結果、上述のようなプロセスで形成された半導体発光素子においては、発光素子間の電気特性あるいは熱抵抗にばらつきが大きく、発光素子の製造歩留まりが悪化してしまう場合があるという問題があることがわかった。本発明者はその原因について、検討を重ねたところ、半導体ウエハを分割して作製された個々のチップにメッキされている金属層の厚さのばらつきが大きく、そのために発光素子間の電気特性あるいは熱特性ばらつきが大きくなっていることが分かった。
【０００９】
すなわち、半導体ウエハの製造工程においては、リッジ導波路および電極を作製後に電界メッキ法により金属層を形成する。この金属層の厚さが半導体ウエハ内で、場所により大きく異なってしまうことがある。このような場合に、分割されたチップ間でも金属層の厚さにおおきなばらつきが生じ、その結果、発光素子の電気特性あるいは熱抵抗にも大きなばらつきが生じることが判明した。本発明は、上記のような問題に鑑み、チップ間での金属層の厚さのばらつきを抑制し、半導体発光素子の製造歩留まりを向上させることのできる半導体発光素子用の半導体ウエハ、該半導体ウエハの製造方法、該半導体ウエハから製造された半導体発光素子および該半導体発光素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、複数個の、リッジ型半導体発光素子用のチップが形成されている半導体ウエハであって、前記チップが、基板の上に形成された半導体積層構造と、該半導体積層構造の表面側から、該表面上の第１方向へ延在するように形成された少なくとも２本のトレンチ溝と、該トレンチ溝の間に形成されたリッジ部と、該リッジ部の上に形成され、少なくとも前記第１の方向と垂直な第２の方向において分離されている電極と、該電極の上に電界メッキにより形成された金属層とを有するものであり、
各チップが、前記第２方向において該チップと隣接するチップとは、並んで形成され、かつ前記第１方向において該チップと隣接するチップとは、前記第２方向へずれて形成され、前記各チップのトレンチ溝と、前記第１方向において該チップと隣接するチップのトレンチ溝とが分離されている半導体ウエハが提供される。
なお、ここで「トレンチ溝」とは、半導体積層構造の表面側から積層構造の少なくとも２層の深さまで到達する溝であり、その形状は如何なる形状であってもよい。たとえば、四角形状、三角形状あるいは楕円形状などであってもよい。
また、「少なくとも前記第１の方向と垂直な第２の方向において分離されている電極」とは、少なくとも第２の方向において隣接する電極と分離されている電極を意味し、第１の方向および第２の方向において隣接する電極と分離されている電極、すなわちチップ毎に電気的に独立している電極も含むものである。
【００１１】
前記半導体発光素子が、少なくとも、３本のトレンチ溝と２本のリッジ部とを有するレーザアレイ素子であれば、前記各チップの前記第２方向の幅をＳａとし、各チップの第１方向における両端部において、前記トレンチ溝および前記リッジ部が設けられている素子領域の幅を素子領域幅Ｓ１およびＳ２としたとき、
前記各チップと前記第１方向において該チップと隣接するチップとの間のずれ幅Ｔａは、
Ｓ１／２＋Ｓ２／２＜Ｔａ≦Ｓａ／２
であることを特徴とする請求項１記載の半導体ウエハ。
なお、各チップと前記第１方向において該チップと隣接するチップとの間のずれ幅は、第２のプラスの方向のずれ幅とマイナスの方向のずれ幅とがあるが、ここではプラスの方向のずれ幅とマイナスの方向のずれ幅のうち、小さい方のずれ幅を「ずれ幅Ｔａ」とする。
【００１２】
前記半導体発光素子が２本のトレンチ溝と、１本のリッジ部とを有するシングルストライプレーザ素子であれば、前記各チップの前記第２方向の幅をＳｔ、トレンチ溝の前記第２方向の幅をＳｄとしたとき、前記各チップと前記第１方向において該チップと隣接するチップとの間のずれ幅Ｔｓは、
Ｓｄ＜Ｔｓ≦Ｓｔ／２
であってもよい。
なお、各チップと前記第１方向において該チップと隣接するチップとの間のずれ幅は、第２のプラスの方向のずれ幅とマイナスの方向のずれ幅とがあるが、ここではプラスの方向のずれ幅とマイナスの方向のずれ幅のうち、小さい方のずれ幅を「ずれ幅Ｔｓ」とする。
【００１３】
前記シングルストライプレーザ素子において、前記リッジ部の前記第２方向の幅をＳｒとしたとき、前記ずれ幅Ｔｓは、
Ｔｓ≦Ｓｒ／２＋Ｓｄ／２
であってもよい。
【００１４】
前記各チップは、第１の方向へ同一方向を向いて形成されていることが好ましい。
【００１５】
本発明の他の態様によれば、上記の半導体ウエハからチップへ分割され、前記チップの前記第１方向の端面へ端面処理が施されている半導体発光素子が提供される。
【００１６】
本発明のさらに他の態様によれば、複数個の、リッジ型半導体発光素子用のチップが形成されている半導体ウエハの製造方法であって、基板の上に形成された半導体積層構造と、該半導体積層構造の表面側から、該表面上の第１方向へ延在するように形成された少なくとも２本のトレンチ溝と、該トレンチ溝の間に形成されたリッジ部と、該リッジ部の上に形成され、少なくとも前記第１の方向と垂直な第２の方向において分離されている電極と、該電極の上に電界メッキにより形成された金属層とを有するチップを形成する工程を有し、前記チップを形成する工程において、各チップが、前記第１方向と垂直な第２方向において該チップと隣接するチップとは、並んで形成され、かつ前記第１方向において該チップと隣接するチップとは、前記第２方向へずれて形成され、前記各チップのトレンチ溝と、前記第１方向において該チップと隣接するチップのトレンチ溝とが分離されるように形成される半導体ウエハの製造方法が提供される。
【００１７】
本発明のさらに他の態様によれば、上記の方法で製造された半導体ウエハをチップへ分割する工程と、該チップへ端面処理を施して半導体発光素子を製造する工程とを有する半導体発光素子の製造方法が提供される。
【発明の効果】
【００１８】
本発明者は、リッジ型半導体発光素子用のチップが形成される半導体ウエハの製造工程において、リッジ導波路および電極を作製後に電界メッキ法により金属層を形成する場合に、金属層の厚さが半導体ウエハ内で、場所により大きく異なってしまうことの原因について検討した。その結果、半導体ウエハ上において、各チップが第１の方向（Ｙ方向）では電気的に接続されているが、第２の方向（Ｘ方向）には電気的に絶縁されているため、半導体ウエハ内の抵抗分布におおきなばらつきが生じていることが原因の一つであることを解明した。
【００１９】
電界メッキを行う際には、例えば、半導体ウエハの外周部へ設けられ、コンタクト層と接続されているリング状のメッキ電極を接地することにより、ウエハ側を陰極、メッキ溶液側を陽極として直流電流を流す。電界メッキの際に形成される金属層の膜厚は、陰極電流密度(A/m2)に比例する。このため、半導体ウエハ内で抵抗分布におおきなばらつきがあると、陰極電流密度にも大きなばらつきが生じ、金属層の膜厚にも大きなばらつきが生じてしまう。
【００２０】
発明者は、リッジ型半導体発光素子用のチップが、従来のように碁盤目状に形成されている半導体ウエハの抵抗分布について検討を重ねた。その結果、トレンチ溝などを形成するためにコンタクト層が除去された領域が、多数のチップに跨って第１の方向（Ｙ方向）に延在しているために、トレンチ溝に挟まれて発光素子が形成されている素子領域や、トレンチ溝の外側に設けられたサポート領域が、多数のチップに跨って第１の方向（Ｙ方向）に延在していること、この第１の方向（Ｙ方向）に延在する素子領域と、第１の方向（Ｙ方向）に延在するサポート領域とは、コンタクト層が除去された領域（ドレイン溝）により電気的に絶縁されていることが、ウエハ内の抵抗分布のばらつきを大きくしている原因のひとつであることを解明した。このような半導体ウエハにおいて、電極も第１の方向と垂直な第２の方向において、隣接する電極から電気的に分離されている場合、すなわち、各チップがＸ方向に電気的に絶縁されている場合には、電界メッキを行う際に、ウエハ面内での抵抗分布におおきなばらつきが生じ、チップ間の電位差が大きくなり、陰極電流密度(A/m2)にも大きなばらつきが生じるので、電界メッキにより形成される金属層の厚さにも大きなばらつきが生じる。
【００２１】
本発明の一態様による、複数個の、リッジ型半導体発光素子用のチップが形成されている半導体ウエハにおいては、前記チップが、基板の上に形成された半導体積層構造と、該半導体積層構造の表面側から、該表面上の第１方向へ延在するように形成された少なくとも２本のトレンチ溝と、該トレンチ溝の間に形成されたリッジ部と、該リッジ部の上に形成され、前記チップ毎に独立している電極と、該電極の上に電界メッキにより形成された金属層とを有するものであり、各チップが、前記第１方向と垂直な第２方向において該チップと隣接するチップとは、並んで形成され、かつ前記第１方向において該チップと隣接するチップとは、前記第２方向へずれて形成され、前記各チップのトレンチ溝と、前記第１方向において該チップと隣接するチップのトレンチ溝とが分離されているため、半導体ウエハに形成されている各チップは、第２方向において電気的に接続されているので、電界メッキを行う際の半導体ウエハ内での抵抗分布のばらつきが抑制され、電位差も小さくなる。ウエハ面内での電位差が小さくなれば、陰極電流密度(A/m2)のばらつきも抑制され、形成される金属層の厚さのばらつきも抑制される。
【００２２】
このため、分割されたチップ間においても、金属層の厚さのばらつきが抑制され、その結果、ひとつの半導体ウエハから分割されて作製された発光素子間の電気特性あるいは熱抵抗のばらつきも抑制される。このため、半導体発光素子の製造歩留まりも向上する。
【図面の簡単な説明】
【００２３】
【図１】本発明の好ましい第１の実施の形態の半導体ウエハの概略平面図である
【図２】第１の実施の形態の半導体ウエハに形成されたチップの概略平面図である。
【図３】第１の実施の形態の半導体ウエハの部分的な拡大図である。
【図４】第１の実施の形態の半導体ウエハに形成されたチップの概略断面図である。
【図５】第１の実施の形態の半導体ウエハの製造方法を説明するための概略断面図である。
【図６】本発明の好ましい第２の実施の形態の半導体ウエハの概略平面図である
【図７】第２の実施の形態の半導体ウエハに形成されたチップの概略平面図である。
【図８】第２の実施の形態の半導体ウエハの部分的な拡大図である。
【図９】図７のＡ−Ａ線概略縦断面図である。
【図１０】図７のＢ−Ｂ線概略縦断面図である。
【図１１】図７のＣ−Ｃ線概略縦断面図である。
【図１２】第２の実施の形態の半導体ウエハの製造方法を説明するための概略断面図である。
【図１３】第２の実施の形態の半導体ウエハの製造方法を説明するための概略断面図である。
【図１４】第２の実施の形態の半導体ウエハの製造方法を説明するための概略断面図である。
【図１５】本発明の第２の実施の形態におけるチップとメッキ電極の間の距離、チップとメッキ電極の間の抵抗およびＡｕメッキ層の厚さとの関係を示す図である。
【図１６】従来の形態の半導体ウエハの概略平面図である
【図１７】従来の形態の半導体ウエハの部分的な拡大図である。
【発明を実施するための形態】
【００２４】
以下に、図面を参照して本発明に係る半導体発光素子用半導体ウエハおよびその製造方法の実施の形態を詳細に説明する。なお、各図面において、同一または対応する構成要素には同一の符号を付している。また、各図面は模式的なものであり、寸法等は現実のものとは異なっている。
【００２５】
はじめに、本発明の第１の実施の形態に係る半導体発光素子用の半導体ウエハおよびその製造方法について説明する。図１は、本発明の第１の実施の形態に係る半導体ウエハ１０の模式的な平面図である。図２は、半導体ウエハ１０上に形成されているチップ１２の模式的な平面図である。図３は、図１に示した半導体ウエハ１０の一部を拡大した模式的な平面図である。
【００２６】
図１に示すように半導体ウエハ１０は、シングルストライプレーザ素子用の半導体ウエハであり、半導体ウエハ１０上には多数のチップ１２が形成されている。各チップ１２には、図２に示すように、図２におけるＹ方向へ延在する２本のトレンチ溝１４および１６と、このトレンチ溝１４および１６に挟まれたリッジ導波路１８と、トレンチ溝１４および１６の外側に形成されているサポート部２０および２２が設けられている。なお、トレンチ溝１４の幅とトレンチ溝１６の幅は略等しい。
図３に示すように、各チップ１２は、Ｙ方向と垂直なＸ方向へ並んで形成されている。また、各チップは、Ｙ方向において隣接するチップとは、Ｘ方向へ、ずれ幅Ｔｓだけ、ずれて形成されている。トレンチ溝１６のＸ方向の幅をＳｄ、リッジ導波路１８のＸ方向の幅をＳｒとすると、ずれ幅Ｔｓは下記の式によりあらわすことができる。
Ｔｓ＝Ｓｄ／２＋Ｓｒ／２
【００２７】
すなわち、図３において、下から３段目に形成されている各チップ１２は、下から２断面に形成されている各チップ１２に対して、図３におけるＸ方向（右方向）へ、Ｔｓずれて形成されている。また、下から４段目に形成されている各チップ１２は、下から３段目に形成されている各チップ１２に対して、図３における‐Ｘ方向（左方向）へ、Ｔｓずれて形成されている。このようにして、全てのチップは、Ｙ方向において隣接するチップとは、ずれ幅Ｔｓだけ、Ｘ方向へずれて形成されている。このためそれぞれのチップ１２のトレンチ溝１４および１６は、Ｙ方向においてこのチップと隣接するチップのトレンチ溝１４および１６とは分離されている。
【００２８】
図４は、チップ１２の断面図である。図４に示すように、このチップ１２は、ｎ−ＩｎＰ基板１１０と、ｎ−ＩｎＰ基板１１０上のｎ−ＩｎＰクラッド層１１２と、ｎ−ＩｎＰクラッド層１１２上のＳＣＨ−ＭＱＷ（Separate Confinement Heterostructure Multiple Quantum Well）活性層１１４と、ＳＣＨ−ＭＱＷ活性層１１４上の第１のＰ−ＩｎＰクラッド層１１６と、第１のＰ−ＩｎＰクラッド層１１６上のｐ−ＡｌＩｎＡｓを含む層１１９と、ｐ−ＡｌＩｎＡｓを含む層１１９上の第２のＰ−ＩｎＰクラッド層１２２と、第２のＰ−ＩｎＰクラッド層１２２上のｐ−ＧａＩｎＡｓコンタクト層１２４とを備えている。なお、ＳＣＨ−ＭＱＷ活性層１１４には，例えば，レーザの発振波長が１．２５〜１．６μｍ帯の場合には，ＧａＩｎＡｓＰ井戸層やＡｌＧａＩｎＡｓ井戸層が用いられる。
【００２９】
チップ１２の上面１０１側には、トレンチ溝１４、１６が設けられている。トレンチ溝１４、１６は、ｐ−ＡｌＩｎＡｓを含む層１１９よりも深く、第１のＰ−ＩｎＰクラッド層１１６に達して設けられている。
【００３０】
トレンチ溝１４とトレンチ溝１６との間には、ストライプ状のリッジ導波路１８が形成され、トレンチ溝１４とトレンチ溝１６の外側には、サポート部２０および２２とが形成されている。トレンチ溝１４および１６と、リッジ導波路１８とは、図４の平面に対して垂直な方向へ延在している。リッジ導波路１８、サポート部２０および２２は、第１のＰ−ＩｎＰクラッド層１１６の上部と、ｐ−ＡｌＩｎＡｓを含む層１１９と、第２のＰ−ＩｎＰクラッド層１２２と、ｐ−ＧａＩｎＡｓコンタクト層１２４とを備えている。
【００３１】
ｐ−ＡｌＩｎＡｓを含む層１１９は、ｐ−ＡｌＩｎＡｓ層１１８と、ＡｌＩｎＡｓを酸化した酸化絶縁物層１２０とを備えている。
【００３２】
トレンチ溝１４と溝１６との間には、ストライプ状のリッジ導波路１８が形成されていることから、トレンチ溝１４の内側の側面およびトレンチ溝１６の内側の側面はリッジ導波路１８の両側の側面であり、リッジ導波路１８の両側の側面に酸化絶縁物層１２０の端部が露出し、酸化絶縁物層１２０は、両側の側面からリッジ導波路１８の内側に向かってｐ−ＡｌＩｎＡｓを含む層１１９内に延在して設けられている。ｐ−ＡｌＩｎＡｓを含む層１９のリッジ導波路１８の中央の領域には、ｐ−ＡｌＩｎＡｓ層１１８が両側の酸化絶縁物層１２０に挟まれて設けられている。
【００３３】
ｐ−ＧａＩｎＡｓコンタクト層１２４上、トレンチ溝１４の側面上および底面上、トレンチ溝１６の側面上および底面上ならびにサポート部２０および２２上には、ＳｉＮX膜１２６が設けられている。ＳｉＮX膜１２６はパッシベーション膜として機能する。
【００３４】
リッジ導波路１８上のＳｉＮX膜１２６の中央部には、窓２６がＹ方向に沿って、設けられている。窓２６によって、リッジ導波路１８のｐ−ＧａＩｎＡｓコンタクト層１２４が露出している。
【００３５】
リッジ導波路１８のＳｉＮX膜１２６上には、ｐ側電極１２８が設けられている。ｐ側電極１２８は窓２６を介して、リッジ導波路１８のｐ−ＧａＩｎＡｓコンタクト層１２４に接続されている。ｐ側電極１２８の上には、電極パッドとして機能するＡｕメッキ層１２９が設けられている。基板１１０の底面１０２側には、ｎ側電極１３０が設けられている。
【００３６】
リッジ導波路１８内のｐ−ＡｌＩｎＡｓを含む層１１９においては、中央のｐ−ＡｌＩｎＡｓ層１１８が両側の酸化絶縁物層１２０に挟まれて設けられている。そのため、両側の酸化絶縁物層１２０が、窓２６に設けられたｐ側電極１２８と底面のｎ側電極１３０との間を上下方向に流れる電流を狭窄する電流狭窄構造として機能する。Ｙ方向と交差するチップの端面がレーザ光の発振面となる。レーザ素子として作製された後には、端面に露出するＳＣＨ−ＭＱＷ活性層１１４からレーザ光が出射する。
【００３７】
次に、図５を参照して、第１の実施の形態の半導体ウエハ１０の製造方法を説明する。まず、図５（ａ）に示すように、ＭＯＣＶＤ法により、ｎ−ＩｎＰ基板１１０上に、ｎ−ＩｎＰクラッド層１１２を形成し、ｎ−ＩｎＰクラッド層１１２上にＳＣＨ−ＭＱＷ活性層１１４を形成し、ＳＣＨ−ＭＱＷ活性層１１４上に第１のＰ−ＩｎＰクラッド層１１６を形成し、第１のＰ−ＩｎＰクラッド層１１６上にｐ−ＡｌＩｎＡｓ層１１７を形成し、ｐ−ＡｌＩｎＡｓ層１１７上に第２のＰ−ＩｎＰクラッド層１２２を形成し、第２のＰ−ＩｎＰクラッド層１２２上にｐ−ＧａＩｎＡｓコンタクト層１２４を形成する。
【００３８】
その後、図５（ｂ）に示すように、ＳｉＯ２からなるマスク１４０を選択的に形成し、マスク１４０をエッチングマスクとして、ｐ−ＧａＩｎＡｓコンタクト層１２４、第２のＰ−ＩｎＰクラッド層１２２、ｐ−ＡｌＩｎＡｓ層１１７をエッチング除去し、さらに、第１のＰ−ＩｎＰクラッド層１１６を途中までエッチング除去し、トレンチ溝１４および溝１６の対を、Ｙ方向、Ｘ方向へそれぞれ複数形成する。なお、トレンチ溝１４および１６は、半導体へき開面の結晶方位が。へき開端面として、(100)、(110)あるいは(111)面となるように、形成される。すなわちＸ方向は(100)、(110)あるいは(111)方向であり、Ｙ方向はＸ方向に対して直交する方向である。
【００３９】
このマスク１４０は、図３において、下から３段目に形成されるトレンチ溝１４，１６の位置が、下から２段目に形成されているトレンチ溝１４，１６に対して、図３におけるＸ方向（右方向）へ、ずれ幅Ｔｓ＝Ｓｄ／２＋Ｓｒ／２（Ｓｄはドレイン溝の幅、Ｓｒはリッジ導波路１８の幅）だけずれるように形成されている。また、同様にマスク１４０は、下から４段目に形成されているトレンチ溝１４，１６の位置が、下から３段目に形成されているトレンチ溝１４，１６に対して、図３における‐Ｘ方向（左方向）へ、幅Ｔｓだけずれるように形成されている。
【００４０】
すなわち、マスク１４０は、各チップ１２のプのトレンチ溝が、Ｙ方向において隣接するチップのトレンチ溝とは、Ｘ方向へずれるように形成されている。このため、エッチングされた、それぞれのチップ１２のトレンチ溝１４、１６は、Ｙ方向においてこのチップと隣接するチップのトレンチ溝１４、１６と、一直線状につながることはなく、各トレンチ溝１４，１６は個々に分離された溝となる。
なお、上述したように、例えば図３において、下から２段目に形成されたチップのコンタクト層は、最下段に形成された２つのチップのコンタクト層と繋がっており、また下から３段目に形成された２つのチップのコンタクト層とも繋がっている。このため各チップ１２はＹ方向においては、図３における上下で隣接する４つのチップ１２と電気的に接続されている。また、各チップ１２は、Ｙ方向で隣接するチップ１２を介して、Ｘ方向で隣接するチップ１２と電気的に接続されている。すなわち、各チップはＹ方向においても、Ｘ方向においても、隣接するチップと電気的に接続されている。
【００４１】
また、各対のトレンチ溝１４と溝１６とがエッチングされることにより、トレンチ溝１４と溝１６との間には、Ｙ方向に延在するストライプ状のリッジ導波路１８が形成される。トレンチ溝１４、１６は、Ｙ方向に沿って延在するように設けられる。ストライプ状のリッジ導波路１８は、第１のＰ−ＩｎＰクラッド層１１６の上部と、ｐ−ＡｌＩｎＡｓ層１１７と、第２のＰ−ＩｎＰクラッド層１２２と、ｐ−ＧａＩｎＡｓコンタクト層１２４とを備えている。
【００４２】
トレンチ溝１４、１６の側部には、第１のＰ−ＩｎＰクラッド層１１６と、ｐ−ＡｌＩｎＡｓ層１１７と、第２のＰ−ＩｎＰクラッド層１２２と、ｐ−ＧａＩｎＡｓコンタクト層１２４とが露出している。
【００４３】
次に、図５（ｃ）に示すように、マスク１４０を除去する。その後、水蒸気を使用して酸化する酸化装置（図示せず）によって、水蒸気中、約４５０℃で酸化処理を行い、トレンチ溝１４、１６の側部に露出するｐ−ＡｌＩｎＡｓ層１１７を、トレンチ溝１４、１６の側部から酸化し、ｐ−ＡｌＩｎＡｓ層１１７を、ｐ−ＡｌＩｎＡｓ層１８と、ＡｌＩｎＡｓを酸化した酸化絶縁物層１２０とを備えるｐ−ＡｌＩｎＡｓを含む層１１９に形成する。
【００４４】
トレンチ溝１４と溝１６との間には、ストライプ状のリッジ導波路１８が形成されていることから、リッジ導波路１８の両側の側面に酸化絶縁物層１２０の端部が露出し、酸化絶縁物層１２０は、リッジ導波路１８の両側の側面からリッジ導波路１８の内側に向かってｐ−ＡｌＩｎＡｓを含む層１９内を延在し、ｐ−ＡｌＩｎＡｓを含む層１１９のリッジ導波路１８の中央の領域には、ｐ−ＡｌＩｎＡｓ層１１８が両側の酸化絶縁物層１２０に挟まれた状態で残される。
【００４５】
水蒸気中、約４５０℃での酸化処理の後、基板１１０の温度を下げて酸化を止めるが、１００℃よりも低い温度にはせず、基板１１０を１００℃以上、例えば２５０℃の温度に保持した状態で、酸化装置（図示せず）から搬出し、その後プラズマＣＶＤ装置（図示せず）に搬入する。あるいは、酸化装置（図示せず）とプラズマＣＶＤ装置（図示せず）との間にロードロック室（図示せず）を接続して、窒素雰囲気中または真空雰囲気中で、基板１１０を酸化装置（図示せず）からロードロック室（図示せず）を経由してプラズマＣＶＤ装置（図示せず）に搬送する。この場合は、基板１１０の温度を１００℃よりも低い温度として搬送してもよい。
【００４６】
次に、図５（ｄ）に示すように、プラズマＣＶＤ装置（図示せず）を使用して、モノシランガスと窒素ガスとを用いてプラズマＣＶＤ法により、ｐ−ＧａＩｎＡｓコンタクト層１２４上、トレンチ溝１４の側面上および底面上、トレンチ溝１６の側面上および底面上、サポート部２０および２２上に、ＳｉＮX膜１２６を形成する。なお、ＳｉＮX膜１２６はパッシベーション膜として機能する。
【００４７】
次に、リッジ導波路１８上のＳｉＮX膜１２６の中央部に、窓２６をＹ方向に沿って形成する。窓２６によって、リッジ導波路１８のｐ−ＧａＩｎＡｓコンタクト層１２４を露出する。次に、ｎ−ＩｎＰ基板１１０が所定の厚さとなるように、ｎ−ＩｎＰ基板１１０の底面１０２を研磨する。
【００４８】
その後、リッジ導波路１８上に、ｐ側電極１２８を設ける。ｐ側電極１２８は窓２６を介して、リッジ導波路１８のｐ−ＧａＩｎＡｓコンタクト層１２４に接続される。
さらに電解メッキ法を用いて、ｐ側電極１２８上に電極パッドとして機能する厚膜のＡｕメッキ層１２９を形成する。まず半導体ウエハ１０をメッキ溶液へ浸し、半導体ウエハ１０の上部溶液中にプラスのメッキ電極として円盤電極を配置し、さらに半導体ウエハの外周部へマイナスのメッキ電極としてリング電極を接触させる。この状態で、直流電流を流して、電解メッキを行いＡｕ膜を析出させる。
Ａｕメッキ層１２９の形成後、基板１１０の底面１０２側に、ｎ側電極１３０を形成する。
【００４９】
つぎに、この半導体ウエハ１０をリッジ導波路１８が延びる方向と直交する方向に沿って、劈開する。まず、半導体ウエハ１０をＸ方向のバー状に分割し、チップ１２部が横一列に配列された構造体を生成する。この後、このバー状の構造体を分割して、個々のチップ１２へ分割する。その後、各チップ１２の端面へ反射膜を形成して、半導体レーザ素子を形成する。
【００５０】
以上説明したように、各チップ１２のトレンチ溝１４，１６はそれぞれ他のチップのトレンチ溝１４，１６から分離されているため、各チップのコンタクト層は、Ｙ方向における一端で、Ｙ方向に隣接する２つのチップのコンタクト層と繋がり、他端においてもＹ方向に隣接する２つのチップのコンタクト層と繋がっているので、各チップは、Ｙ方向において隣接するチップを介してＸ方向においても、隣接するチップと電気的に接続されている。このため、電界メッキによりＡｕメッキ層１２９を形成する際に、各チップがＸ方向においては電気的に絶縁されている従来の半導体ウエハに比べ、抵抗分布のばらつきが低減し、チップ間の電位差も低減するので、陰極電流密度のばらつきも低減する。電解メッキによりＡｕメッキ層１２９を形成する場合には、形成されるＡｕメッキ層の膜厚は、陰極電流密度（Ａ／ｍ２）に比例するため、Ａｕメッキ層１２９の膜厚のばらつきも低減される。
【００５１】
また、分割されたチップ１２間においても、Ａｕメッキ層１２９の厚さのばらつきが抑制される。その結果、ひとつの半導体ウエハから分割されて作製された発光素子間の電気特性あるいは熱抵抗のばらつきも抑制される。このため、半導体発光素子の製造歩留まりも向上する。
【００５２】
なお、上記の実施の形態１においては、各チップ１２は、Ｙ方向において隣接するチップとは、ずれ幅Ｔｓ（Ｔｓ＝Ｓｄ／２＋Ｓｒ／２、トレンチ溝１４のＸ方向の幅をＳｄ、リッジ導波路１８のＸ方向の幅をＳｒとする）だけＸ方向および−Ｘ方向へ、交互にずれて形成されているが、これに限定されるものではない。
例えば、交互にではなく、各チップ１２は、Ｘ方向のみへ、順次ずれ幅Ｔｓだけずれてもよい。
また、各チップ１２のＸ方向の幅をＳｔとすると、ずれ幅Ｔｓは、下記の式を満たすものであればよい。
Ｓｄ＜Ｔｓ≦Ｓｔ／２
【００５３】
（実施の形態２）
リッジ導波路  次に、本発明の実施の形態２に係る半導体発光素子用の半導体ウエハおよびその製造方法について説明する。図６は、本実施の形態２に係る半導体ウエハ４０の模式的な平面図である。図７は、図６に示した半導体ウエハ４０に設けられているレーザアレイ素子である集積型半導体レーザ素子用のチップ４２の模式的な平面図である。図８は、図５に示した半導体ウエハ４０の一部を拡大した模式的な平面図である。
【００５４】
図６に示すように半導体ウエハ４０は、集積型半導体レーザ素子用の半導体ウエハであり、半導体ウエハ４０上には多数のチップ４２が形成されている
【００５５】
図７に示すように、この集積型半導体レーザ素子用のチップ４２は、ＤＦＢレーザアレイ５１と、ＤＦＢレーザアレイ５１と接続した多モード干渉（Multi-Mode Interference：ＭＭＩ）型の光合流器５２と、光合流器５２と接続した半導体光増幅器５３と、半導体光増幅器と接続した半導体光変調器５４とが、基板上にモノリシックに集積されたものである。ＤＦＢレーザアレイ５１は、波長１５３０ｎｍ〜１６３０ｎｍにおいて互いに異なるレーザ発振波長を有するＤＦＢレーザ５１ａ−１〜５１ａ−６と、サポートメサ５１ｂ−１〜５１ｂ−５とが、交互に並べられて配置したものである。ＤＦＢレーザ５１ａ−１〜５１ａ−６、サポートメサ５１ｂ−１〜５１ｂ−５、光合流器５２、半導体光増幅器５３、および半導体光変調器５４はリッジ型光導波路で構成されている。各リッジ型光導波路の脇には、リッジ型光導波路を形成するためのトレンチ溝５５、５６、５８および５９が設けられている。また、トレンチ溝５５、５８および５９の外側には、サポート部５７が設けられている。
【００５６】
図８に示すように、各チップ４２は、Ｘ方向へ並んで形成されている。また、各チップは、Ｘ方向に垂直なＹ方向において隣接するチップとは、Ｘ方向へ、ずれ幅Ｔａだけずれて形成されている。各チップ４２のＸ方向の幅をＳａとすると、ずれ幅Ｔａは、下記の式によりあらわすことができる。
Ｔａ＝Ｓａ／２
【００５７】
半導体ウエハ４０上に形成されたチップ４２は、分割され端面処理を施されて、集積型半導体レーザ素子となる。この集積型半導体レーザ素子は以下のように動作する。まず、ＤＦＢレーザ５１ａ−１〜５１ａ−６のうち選択されたいずれか一つが電流を注入されてレーザ光を出力する。光合流器５２が出力されたレーザ光を半導体光増幅器５３に入力させる。半導体光増幅器５３が入力されたレーザ光を増幅する。そして、半導体光変調器５４が増幅したレーザ光を変調し、レーザ信号光として出力する。集積型半導体レーザ素子は、選択するＤＦＢレーザ５１ａ−１〜５１ａ−６を変更することによって、波長可変の光送信器として機能する。
【００５８】
図９は、図７に示すチップ４２のＡ−Ａ線要部断面図であり、ＤＦＢレーザアレイ５１の断面構造を示している。図９に示すように、ＤＦＢレーザアレイ５１は、ｎ側電極２０１を裏面に形成し、かつバッファ層としての役割も果たすｎ型のＩｎＰからなる下部クラッド層を表面に形成した、ｎ型のＩｎＰからなる基板２０２上に、活性コア層２０３と、ｐ型のＩｎＰからなる上部クラッド層２０４と、１．１５ＱのＧａＩｎＡｓＰからなるエッチストップ層２０５と、ｐ型のＩｎＰ層と１．２５ＱのＧａＩｎＡｓＰ層との周期構造が長さ方向に形成されたグレーティング層２０６と、ｐ型のＩｎＰからなる上部クラッド層２０７と、ｐ型のＩｎＧａＡｓＰからなるコンタクト層２０８とが積層した半導体積層構造を有している。ここで、１．１５Ｑとは、バンドギャップ波長が１．１５μｍとなる組成を意味する。また、グレーティング層２０６の周期構造の周期は、ＤＦＢレーザ５１ａ−１〜５１ａ−６のそれぞれで互いに異なっている。その結果、ＤＦＢレーザ５１ａ−１〜５１ａ−６は、グレーティング層２０６の周期により定まる互いに異なる波長のレーザ光を出力することができる。
【００５９】
ＤＦＢレーザ５１ａ−１〜５１ａ−６およびサポートメサ５１ｂ−１〜５１ｂ−５の間の領域には、コンタクト層２０８からエッチストップ層２０５の表面に到るまでの深さにトレンチ溝５６が形成されている。このトレンチ溝５６によってＤＦＢレーザ５１ａ−１〜５１ａ−６およびサポートメサ５１ｂ−１〜５１ｂ−５が離間されるとともに、そのリッジ形状が形成されている。なお、ＤＦＢレーザアレイ５１の幅方向の最も外側に位置するトレンチ溝を最外トレンチ溝５５とし、最外トレンチ溝５５の内側に位置するトレンチ溝を内側トレンチ溝５６とする。最外トレンチ溝５５の外側は溝構造がないサポート部５７である。また、最外トレンチ溝５５の幅は内側トレンチ溝５６の幅よりも広くなっている。
【００６０】
各トレンチ溝５５、５６の内壁を含めた半導体積層構造の表面はＳｉＮからなる保護膜２０９によって覆われている。また、各トレンチ溝５５、５６は有機絶縁材料であるポリイミド２１０によって埋められている。ＤＦＢレーザ５１ａ−１〜５１ａ−６の上部においては、保護膜２０９は除去されてコンタクト層２０８が露出しており、そこにコンタクト層２０８と接触するようにｐ側電極２１１が形成されている。このｐ側電極２１１はポリイミド２１０の表面に到るまで延設している。さらに、ｐ側電極２１１上には電極パッド２１２およびＡｕメッキ層２１３が順次積層形成されている。電極パッド２１２およびＡｕメッキ層２１３はポリイミド１１０の表面を介して隣接するサポートメサ５１ｂ−１〜５１ｂ−５の上部に到るまで延設しており、ポリイミド２１０およびサポートメサ５１ｂ−１〜５１ｂ−５によって保持されている。
【００６１】
図１０は、図７に示すチップ４２のＢ−Ｂ線要部断面図であり、半導体光増幅器５３の断面構造を示している。図１０に示すように、半導体光増幅器３は、ｎ側電極２０１を裏面に形成し下部クラッド層を表面に形成した基板２０２上に、活性コア層２０３と、上部クラッド層２０４と、エッチストップ層２０５と、上部クラッド層２０７と、コンタクト層２０８とが積層した半導体積層構造を有している。また、半導体光増幅器５３の両側には、コンタクト層２０８からエッチストップ層２０５の表面に到るまでの深さにトレンチ溝５８が形成されている。このトレンチ溝５８によって半導体光増幅器５３のリッジ形状が形成されている。
【００６２】
トレンチ溝５８の内壁を含めた半導体積層構造の表面は保護膜２０９によって覆われている。また、トレンチ溝５８はポリイミド２１０によって埋められている。半導体光増幅器５３の上部においては、保護膜２０９は除去されてコンタクト層２０８が露出しており、そこにコンタクト層２０８と接触するようにｐ側電極２１１が形成されている。このｐ側電極２１１はポリイミド２１０の表面に到るまで延設している。さらに、ｐ側電極２１１上には電極パッド２１２およびＡｕメッキ層２１３が順次積層形成されている。電極パッド２１２およびＡｕメッキ層２１３はポリイミド２１０の表面を介して隣接するサポート部５７の上部に到るまで延設しており、ポリイミド２１０およびサポート部５７によって保持されている。
【００６３】
図１１は、図７に示すチップ４２のＣ−Ｃ線要部断面図であり、光合流器５２の断面構造を示している。図１１に示すように、光合流器５２は、ｎ側電極２０１を裏面に形成した基板２０２上に、ノンドープのＩｎＰからなる下部クラッド層２１４と、１．３５ＱのＧａＩｎＡｓＰからなる受動コア層２１５と、ノンドープのＩｎＰからなる上部クラッド層２１６と、エッチストップ層２０５と、上部クラッド層２０７とが積層した半導体積層構造を有している。また、光合流器５２の両側には、上部クラッド層２０７からエッチストップ層２０５の表面に到るまでの深さにトレンチ溝５９が形成されている。このトレンチ溝５９によって光合流器５２のリッジ形状が形成されている。また、トレンチ溝５９の外側には、エッチストップ層２０５の上に、上部クラッド層２０７とコンタクト層２０８が積層されているサポート部５７が形成されている。さらに、トレンチ溝５９の内壁を含めた半導体積層構造の表面は保護膜２０９によって覆われている。また、トレンチ溝５９はポリイミド２１０によって埋められている。なお、半導体光変調器５４については、半導体光増幅器５３と同一の断面構造を有している。
【００６４】
（製造方法）
つぎに、集積型半導体レーザ素子用のチップ４２の製造方法について、図１２〜図１４を参照して説明する。
【００６５】
はじめに、ＭＯＣＶＤ（Metal  Organic  chemical  Vapor  Deposition）結晶成長装
置を用い、成長温度６００度において、基板２０２上にバッファ層を成長し、さらに、活
性コア層２０３、上部クラッド層２０４、エッチストップ層２０５、ＧａＩｎＡｓＰ層２
２０、およびｐ型のＩｎＰからなるキャップ保護層２２１を順次成長する（図１２（ａ）参照）。
【００６６】
なお、各半導体層の特性を例示すると、活性コア層２０３は、ＩｎＧａＡｓＰからなり
、多重量子井戸（ＭＱＷ：Multi  Quantum  Well）構造の上下に３段階の分離閉じ込めヘテロ構造（ＳＣＨ：Separate  Confinement  Heterostructure）を形成したＭＱＷ−ＳＣＨ構造を有する。なお、ＭＱＷは例えば、６層の厚さ６ｎｍの井戸層と厚さ１０ｎｍの障壁層とが交互に積層された、いわゆる６ＱＷの構造を有する。また、上部クラッド層２０４、エッチストップ層２０５、ＧａＩｎＡｓＰ層２２０、およびキャップ保護層２２１の厚さはそれぞれ３０ｎｍ、１０ｎｍ、２０ｎｍ、１０ｎｍである。
【００６７】
つぎに、ＤＦＢレーザ５１ａ−１〜５１ａ−６を形成すべき領域において、ＩＣＰ(Inductive  Coupling  Plasma)−ＲＩＥ(Reactive  Ion  Etcher)によって、ＧａＩｎＡｓＰ層２２０の底面に到る深さまで、周期２４０ｎｍ程度の回折格子状にエッチングする（図１２（ｂ）参照）。なお、上記周期は、ＤＦＢレーザ５１ａ−１〜５１ａ−６を形成する各領域によって異なるようにする。
なお、図８に示すように、各チップ４２は、Ｘ方向へ並んで形成されている。また、各チップは、Ｘ方向に垂直なＹ方向において隣接するチップとは、Ｘ方向へ、ずれ幅Ｔａ（Ｔａ＝Ｓａ／２、Ｓａはチップ４２のＸ方向の幅）だけずれて形成されている。
【００６８】
すなわち、ＩＣＰ−ＲＩＥによって、ＧａＩｎＡｓＰ層２２０の底面に到る深さまで、周期２４０ｎｍ程度の回折格子状にエッチングする際に、各チップ４２が、Ｙ方向において隣接するチップとは、Ｘ方向へずれ幅Ｔａずれるように形成される。このため、エッチングされた、それぞれのチップのトレンチ溝５５および５６は、Ｙ方向においてこのチップと隣接するチップのトレンチ溝５８とつながることはなく、各トレンチ溝は個々に分離された溝となる。
なお、上述したように、例えば図８おいて、下から２段目に形成されたチップ４２のコンタクト層は、最下段に形成された２つのチップのコンタクト層と繋がっており、また下から３段目に形成された２つのチップ４２のコンタクト層とも繋がっている。このため各チップ４２はＹ方向においては、図８における上下で隣接する４つのチップ４２と電気的に接続されている。また、各チップ４２は、Ｙ方向で隣接するチップ４２を介して、Ｘ方向で隣接するチップ４２と電気的に接続されている。すなわち、各チップは、Ｙ方向に加え、Ｘ方向においても隣接するチップと電気的に接続されている。
【００６９】
つぎに、ＤＦＢレーザ５１ａ−１〜５１ａ−６、半導体光増幅器５３、および半導体光変調器５４を形成するアクティブ領域をＳｉＮからなる保護マスクＭ１で覆い、アクティブ領域以外の領域（以下、パッシブ領域とする）をＩＣＰ−ＲＩＥと硫酸によるウェットエッチングとにより、活性コア層２０３の底面に到る深さまでエッチングし、活性コア層２０３を除去する（図１２（ｃ）参照）。
【００７０】
つぎに、パッシブ領域に、光合流器５２を形成するための半導体積層構造を形成する。具体的には、下部クラッド層２１４、受動コア層２１５、上部クラッド層２１６、およびエッチストップ層２０５を順次バットジョイント成長によって再成長する（図１２（ｄ）参照）。なお、受動コア層２１５の厚さはたとえば３００ｎｍとし、活性コア層２０３と厚さ方向の中心を一致させて接続するようにする。
【００７１】
つぎに、保護マスクＭ１を除去した後に全面に上部クラッド層２０７とコンタクト層２０８とを順次成長する。これによって、ＤＦＢレーザアレイ５１、光合流器５２、半導体光増幅器５３、および半導体光変調器５４を構成するリッジ型光導波路を形成するためのスラブ型光導波が形成される。その後、光合流器５２上のコンタクト層２０８を除去する（図１２（ｅ）、（ｆ）参照）。なお、サポート領域５７のコンタクト層２０８は除去しない。
【００７２】
つぎに、図７のＡ−Ａ線断面に対応する図１３を用いて説明する。まず、トレンチ溝を形成するための保護マスクＭ２を形成し、ＩＣＰ−ＲＩＥによってドライエッチングを行なう（図１３（ａ）参照）。このとき、エッチストップ層２０５までエッチングしないようにする。つぎに、塩酸:燐酸＝１：３のエッチャントにより、エッチストップ層２０５の表面まで等方的にエッチングを行ない、その後、バッファードフッ酸によって保護マスクＭ２を除去する（図１３（ｂ）参照）。これによって、後工程において各トレンチ溝５５、５６、５８、５９となるトレンチ溝４５が形成されるとともに、後工程においてＤＦＢレーザアレイ５１を形成するためのリッジ型光導波路、ならびに光合流器５２、半導体光増幅器５３、および半導体光変調器５４を形成するためのリッジ型光導波路となるリッジ型光導波路４６が形成される。その後、全面に保護膜２０９を形成する（図１３（ｃ）参照）。なお、最外トレンチ溝５５は、その幅が内側トレンチ溝５６の幅よりも広くなるように形成する。トレンチ溝５８、５９の幅はたとえば最外トレンチ溝５５と同一にする。
【００７３】
つぎに、全面にポリイミド２１０を塗布する。その後２．３８質量％の酸化テトラメチルアンモニウム（ＴＭＡＨ）によってウェットエッチングを行ない、ＤＦＢレーザ５１ａ−１〜５１ａ−６を形成するためのリッジ型光導波路の上部を露出させるいわゆる頭出しを行なう。その後、各トレンチ溝５５、５６、５８、５９に残されたポリイミド２１０をキュアして熱硬化する（図１４（ａ）参照）。
【００７４】
つぎに、フォトリソグラフィ技術によって、ＤＦＢレーザ５１ａ−１〜５１ａ−６を形成するためのリッジ型光導波路ならびに半導体光増幅器５３および半導体光変調器５４を形成するためのリッジ型光導波路以外の領域をレジストで覆い、レジストで覆わなかったリッジ型光導波路の上部の保護膜２０９をＲＩＥによってエッチング除去する。これによってコンタクト層２０８を露出させる。その後レジストを除去する（図１４（ｂ）参照）。
【００７５】
つぎに、フォトリソグラフィ技術によって、ｐ側電極２１１を形成するためのパターン
を有するレジストを形成し、全面にＡｕＺｎ膜を蒸着した後にアセトンによるリフトオフ
を行なう。これによってｐ側電極２１１を形成する（図１４（ｃ）参照）。
【００７６】
つぎに、Ｔｉ／Ｐｔの２層構造の電極パッド２１２、およびｐ側電極２１１と電極パッ
ド２１２との接触抵抗を低減するためのＡｕメッキ層２１３を形成する（（図１４（ｄ）、（ｅ
）参照））。Ａｕメッキ層２１３を形成する際には、まず半導体ウエハ４０をメッキ溶液へ浸し、半導体ウエハ４０の上部溶液中にプラスのメッキ電極として円盤電極を配置し、さらに半導体ウエハ４０の外周部へマイナスのメッキ電極としてリング電極を接触させる。この状態で、直流電流を流して、電解メッキを行いＡｕ膜を析出させる。なお、このｐ側電極２１１、電極パッド２１２、およびＡｕメッキ層２１３の形成は、半導体光増幅器５３および半導体光変調器５４を形成するためのリッジ型光導波路に対しても行なう。
【００７７】
その後、基板２０２の裏面全面を研磨し、研磨した裏面にＡｕＧｅＮｉ／Ａｕ膜を蒸着してｎ側電極２０１を形成した後、オーミックコンタクトをとるために４３０℃で焼結（シンタ）する。最後に、素子分離して集積型半導体レーザ素子が完成する。
【００７８】
以上説明したように、各チップ４２のトレンチ溝５５、５６および５９は、他のチップのトレンチ溝から分離されているため、各チップのコンタクト層は、Ｙ方向の一端において、Ｙ方向に隣接する２つのチップのコンタクト層と繋がり、他端においても２つのチップのコンタクト層と繋がっているため、各チップは、Ｙ方向に隣接するチップを介して、Ｘ方向においても電気的に接続されている。このため、電界メッキによりＡｕメッキ層２１３を形成する際に、各チップがＸ方向においては電気的に絶縁されている従来の半導体ウエハに比べ抵抗分布のばらつきが低減し、チップ間の電位差も低減するので、陰極電流密度のばらつきも低減する。電解メッキによりＡｕメッキ層２１３を形成する場合には、形成されるＡｕメッキ層の膜厚は、陰極電流密度（Ａ／ｍ２）に比例するため、Ａｕメッキ層１２９の膜厚のばらつきも低減される。
【００７９】
なお、図１５に、本実施の形態における、チップとメッキ電極の間の距離、チップとメッキ電極の間の抵抗およびＡｕメッキ層の厚さとの関係を示す。Ａｕメッキ層の厚さのばらつきは、２．５μｍ〜１１μｍであり、最小Ａｕメッキ層の厚さに対する最大Ａｕメッキ層の厚さに比率は、４．４である。一方、各チップを碁盤目状に配置した従来の形態においては、Ａｕメッキ層の厚さのばらつきは、０．５μｍ〜１０μｍであり、最小Ａｕメッキ層の厚さに対する最大Ａｕメッキ層の厚さに比率は、２０である。すなわち、本実施の形態においては、最小Ａｕメッキ層の厚さに対する最大Ａｕメッキ層の厚さに比率が５であり、従来に比べて１／４以下に低減していることがわかる。
【００８０】
また、分割されたチップ１２間においても、Ａｕメッキ層２１３の厚さのばらつきが抑制される。その結果、ひとつの半導体ウエハから分割されて作製された発光素子間の電気特性あるいは熱抵抗のばらつきも抑制される。このため、半導体発光素子の製造歩留まりも向上する。
【００８１】
なお、上記の実施の形態２においては、各チップ４２は、Ｙ方向において隣接するチップとは、ずれ幅Ｔａ＝Ｓａ／２（ＳａはチップのＸ方向における幅とする）だけＸ方向へずれて形成されているが、これに限定されるものではない。
図７に示すように、各チップのＹ方向における両端部において、トレンチ溝およびリッジ部が設けられている素子領域の幅をＳ１およびＳ２としたとき、ずれ幅Ｔａは下記の式を満たすものであればよい。
Ｓ１／２＋Ｓ２／２＜Ｔａ≦Ｓａ／２
【００８２】
なお、上記実施の形態に係るＤＦＢレーザアレイおよびこれを備えた集積型半導体レーザ素子は、波長１５５０ｎｍ帯用にその化合物半導体や電極等の材料、サイズ等が設定されている。しかしながら、各材料やサイズ等は、光通信波長帯域内の増幅すべき光の波長に応じて適宜設定でき、特に限定はされない。
【００８３】
また、上記実施の形態では、半導体光導波路アレイ素子を構成する各リッジ型光導波路の幅、および各トレンチ溝の深さが等しいが、各リッジ型光導波路の幅または各トレンチ溝の深さは異なっていてもよい。
【００８４】
また、上記実施の形態では、有機絶縁材料としてポリイミドを用いているが、ベンゾシクロブテン（ＢＣＢ）樹脂などの他の有機絶縁材料を用いてもよい。
【００８５】
また、上記実施の形態では、半導体導波路アレイ素子がＤＦＢレーザアレイであるが、本発明はリッジ型光導波路がアレイ状に配列されたあらゆる半導体光導波路アレイ素子に適用可能である。たとえば、本発明は、パッシブなリッジ型光導波路をアレイ状に配列して複数の光信号を並列的に導波する半導体導波路アレイ素子、半導体光増幅器アレイ、あるいは半導体光変調器アレイを製造する場合にも適用できる。また、上記実施の形態では、リッジ型光導波路が、トレンチ溝がコア層に到達しない深さに形成されたローメサ構造のものであるが、トレンチ溝がコア層よりも深い位置まで形成されたハイメサ構造のリッジ型光導波路である場合にも本発明は適用できる。
【符号の説明】
【００８６】
１０，４０，６０  半導体ウエハ
１２，４２，６２  チップ
１４，１６，５５，５６，５８，５９，６４，６６  トレンチ溝
１８，４６，６８  リッジ導波路
２０，２２，５７，７０  サポート部
２６  窓
５１  ＤＦＢレーザアレイ
５１ａ−１〜５１ａ−６  ＤＦＢレーザ
５１ｂ−１〜５１ｂ−５  サポートメサ
５２  光合流器
５３  半導体光増幅器
５４  半導体光変調器
１０１  チップの上面
１０２  チップの底面
１１０  ｎ−ＩｎＰ基板
１１２  ｎ−ＩｎＰクラッド層
１１４  ＳＣＨ−ＭＱＷ活性層
１１６  第１のＰ−ＩｎＰクラッド層
１１７  ｐ−ＡｌＩｎＡｓ層
１１８  ｐ−ＡｌＩｎＡｓ層
１１９  ｐ−ＡｌＩｎＡｓを含む層
１２０  ＡｌＩｎＡｓを酸化した酸化絶縁物層
１２２  第２のＰ−ＩｎＰクラッド層
１２４  ｐ−ＧａＩｎＡｓコンタクト層
１２６  ＳｉＮX膜
１２８  ｐ側電極
１２９  Ａｕメッキ層
１３０  ｎ側電極
１４０  マスク
２０１  ｎ側電極
２０２  基板
２０３  活性コア層
２０４，２０７  上部クラッド層
２０５  エッチストップ層
２０６  グレーティング層
２０８  コンタクト層
２０９  保護膜
２１０  ポリイミド
２１１  ｐ側電極
２１２  電極パッド
２１３  Ａｕメッキ層
２１４  下部クラッド層
２１５  受動コア層
２１６  上部クラッド層
２２０  ＧａＩｎＡｓＰ層
２２１  キャップ保護層
Ｍ１，Ｍ２  保護マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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