(57)【要約】【課題】データ書き込み時の消費電力を低減すると共に、動作速度を向上することができる磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法の提供を図る。【解決手段】書き込み電流値および抵抗値が異なるn個[nは2以上の自然数]のMTJ素子を直列接続して2n値のデータを格納するメモリセルMCを複数含む磁気メモリ装置であって、前記n個のMTJ素子において、第1書き込み電流値の第1MTJ素子に対して書き込みを行う第1電流ドライバ351と、前記n個のMTJ素子において、前記第1書き込み電流値よりも小さい第2書き込み電流値の第2MTJ素子に対して書き込みを行う第2電流ドライバ352と、複数のアドレスに対応する複数の前記メモリセルにおいて、前記第1電流ドライバにより前記第1MTJ素子に対するデータ書き込みを行った後、前記第2電流ドライバにより前記第2MTJ素子に対するデータ書き込みを行うように制御する制御回路34,35と、を備える。【選択図】図２０
2013149309.tif 000002
【特許請求の範囲】
【請求項１】
書き込み電流値および抵抗値が異なるｎ個［ｎは２以上の自然数］のＭＴＪ素子を直列接続して２n値のデータを格納するメモリセルを複数含む磁気メモリ装置であって、
前記ｎ個のＭＴＪ素子において、第１書き込み電流値の第１ＭＴＪ素子に対して書き込みを行う第１電流ドライバと、
前記ｎ個のＭＴＪ素子において、前記第１書き込み電流値よりも小さい第２書き込み電流値の第２ＭＴＪ素子に対して書き込みを行う第２電流ドライバと、
複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第２電流ドライバにより前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する制御回路と、
を備えることを特徴とする磁気メモリ装置。
【請求項２】
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子の２個のＭＴＪ素子により４値のデータを格納するようになっており、
前記制御回路は、前記複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第２電流ドライバにより全ての前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する、
ことを特徴とする請求項１に記載の磁気メモリ装置。
【請求項３】
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子、並びに、前記第１書き込み電流値と前記第２書き込み電流値の間の第３書き込み電流値の第３ＭＴＪ素子により８値のデータを格納するようになっており、
前記磁気メモリ装置は、さらに、前記第３ＭＴＪ素子に対して書き込みを行う第３電流ドライバを備え、
前記制御回路は、前記複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第３電流ドライバにより全ての前記第３ＭＴＪ素子に対するデータ書き込みを行い、さらにその後、前記第２電流ドライバにより全ての前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する、
ことを特徴とする請求項１に記載の磁気メモリ装置。
【請求項４】
前記制御回路は、
前記複数のアドレスに対して、前記各電流ドライバの切り換え回数が最小となるように、入力するデータおよびアドレスを変換して出力する入出力インターフェイス回路を含む、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の磁気メモリ装置。
【請求項５】
前記各メモリセルにおけるそれぞれのＭＴＪ素子は、磁化方向が固定の第１磁性体層と、磁化方向が可変の第２磁性体層と、前記第１磁性体層および前記第２磁性体層の間に設けられた絶縁層を含む、
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の磁気メモリ装置。
【請求項６】
前記磁気メモリ装置は、前記各メモリセルにおけるそれぞれのＭＴＪ素子に電流を注入し、磁化の方向を制御してデータを格納するスピン注入型ＭＲＡＭである、
ことを特徴とする請求項５に記載の磁気メモリ装置。
【請求項７】
前記磁気メモリ装置は、前記各メモリセルにおけるそれぞれのＭＴＪ素子に磁界を与え、磁化の方向を制御してデータを格納する磁界書き換え型ＭＲＡＭである、
ことを特徴とする請求項５に記載の磁気メモリ装置。
【請求項８】
書き込み電流値および抵抗値が異なるｎ個［ｎは２以上の自然数］のＭＴＪ素子を直列接続して２n値のデータを格納するメモリセルを複数含む磁気メモリ装置のデータ書き込み方法であって、
複数のアドレスに対応する複数の前記メモリセルにおいて、前記ｎ個のＭＴＪ素子における第１書き込み電流値の第１ＭＴＪ素子に対する書き込みを行った後、
前記第１書き込み電流値よりも小さい第２書き込み電流値の第２ＭＴＪ素子に対する書き込みを行う、
ことを特徴とする磁気メモリ装置のデータ書き込み方法。
【請求項９】
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子の２個のＭＴＪ素子により４値のデータを格納するようになっており、
前記複数のアドレスに対応する複数の前記メモリセルにおいて、全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、全ての前記第２ＭＴＪ素子に対するデータ書き込みを行う、
ことを特徴とする請求項８に記載の磁気メモリ装置のデータ書き込み方法。
【請求項１０】
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子、並びに、前記第１書き込み電流値と前記第２書き込み電流値の間の第３書き込み電流値の第３ＭＴＪ素子により８値のデータを格納するようになっており、
前記複数のアドレスに対応する複数の前記メモリセルにおいて、全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、全ての前記第３ＭＴＪ素子に対するデータ書き込みを行い、さらにその後、全ての前記第２ＭＴＪ素子に対するデータ書き込みを行う、
ことを特徴とする請求項８に記載の磁気メモリ装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに変わるメモリとして、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）等の磁気メモリ装置が注目されている。このような磁気メモリ装置は、不揮発性メモリの機能を持ちながら、例えば、ＳＲＡＭ（Static Random Access Memory）と同等の高速アクセス性能を有している。
【０００３】
また、磁気メモリ装置において、メモリセルは、従来の半導体メモリのような電荷ではなく磁気モーメントによって情報を記憶するため、リークや摩耗の心配がなく、さらに、高温環境下でもデータの保存と無限の書き換えサイクルを実現することができる。
【０００４】
そのため、例えば、ＳＲＡＭやバッテリー駆動のＤＲＡＭ（Dynamic Random Access Memory）の代わりに、ＭＲＡＭ等の磁気メモリ装置を使用するようになってきている。さらに、磁気メモリ装置は、携帯電話やデジタルカメラといった携帯機器等の不揮発性メモリとして、その利用が益々期待されている。
【０００５】
ところで、従来、サイズの異なる２つの磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子を直列接続して、４値（２ビット）のデータを記憶する磁気メモリ装置（ＭＲＡＭ）が提案されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T. Ishigaki et al., "A Multi-Level-Cell Spin-Transfer Torque Memory with Series-Stacked Magnetotunnel Junctions," 2010 Sumposium on VLSI Technology Digest of Technical Papers pp.47-48, June 2010
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、従来、サイズの異なる２つのＭＴＪ素子を直列接続（積層）して、４値のデータを記憶（格納）するようにした多値（４値）のＭＲＡＭが提案されている。
【０００８】
このＭＲＡＭは、例えば、書き込み電流の大きい下位ビット（ＬＳＢ：Least Significant Bit）用のＭＴＪ素子の書き込みを行った後、書き込み電流の小さい上位ビット（ＭＳＢ：Most Significant Bit）用のＭＴＪ素子の書き込みを行っている。
【０００９】
しかしながら、従来の４値のデータを記憶するＭＲＡＭでは、データ書き込み時の消費電力および動作速度の面において、改善の余地が残されていた。
【課題を解決するための手段】
【００１０】
一実施形態によれば、書き込み電流値および抵抗値が異なるｎ個［ｎは２以上の自然数］のＭＴＪ素子を直列接続して２n値のデータを格納するメモリセルを複数含む磁気メモリ装置が提供される。
【００１１】
前記磁気メモリ装置は、第１電流ドライバと、第２電流ドライバと、制御回路と、を備える。前記第１電流ドライバは、前記ｎ個のＭＴＪ素子において、第１書き込み電流値の第１ＭＴＪ素子に対して書き込みを行う。前記第２電流ドライバは、前記ｎ個のＭＴＪ素子において、前記第１書き込み電流値よりも小さい第２書き込み電流値の第２ＭＴＪ素子に対して書き込みを行う。
【００１２】
前記制御回路は、複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第２電流ドライバにより前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する。
【発明の効果】
【００１３】
開示の磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法は、データ書き込み時の消費電力を低減すると共に、動作速度を向上することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、４値のデータを記憶する磁気メモリ装置の一例を模式的に示す図である。
【図２】図２は、図１の磁気メモリ装置の等価回路を示す図である。
【図３】図３は、図１の磁気メモリ装置における各ＭＴＪ素子の動作を説明するための図である。
【図４】図４は、図１の磁気メモリ装置の動作を説明するための図である。
【図５】図５は、磁気メモリ装置のデータ書き込み方法の一例を説明するための図である。
【図６】図６は、第１実施例の磁気メモリ装置のデータ書き込み方法を説明するための図である。
【図７】図７は、磁気メモリ装置に対する書き込みデータの一例を示す図である。
【図８】図８は、第１実施例のデータ書き込み方法による書き込み処理を、図５の書き込み方法によるものと比較して示す図である。
【図９】図９は、ＣＭＯＳ回路の一例としてのインバータの充放電を説明するための図である。
【図１０】図１０は、図８に示す比較結果を図９のＣＭＯＳ回路に適用して消費電力の見積もりを比較して示す図である。
【図１１】図１１は、図８に示す比較結果を図９のＣＭＯＳ回路に適用して遅延時間の見積もりを比較して示す図である。
【図１２】図１２は、第１実施例のデータ書き込み方法が適用される磁気メモリ装置の他の例を模式的に示す図である。
【図１３】図１３は、第２実施例の磁気メモリ装置のデータ書き込み方法を説明するための図である。
【図１４】図１４は、第２実施例のデータ書き込み方法が適用される磁気メモリ装置の等価回路を示す図である。
【図１５】図１５は、磁気メモリ装置に対する書き込みデータの他の例を示す図である。
【図１６】図１６は、第２実施例のデータ書き込み方法による書き込み処理を、図５の書き込み方法に相当するものと比較して示す図である。
【図１７】図１７は、図１６に示す比較結果を図９のＣＭＯＳ回路に適用して消費電力の見積もりを比較して示す図である。
【図１８】図１８は、図１６に示す比較結果を図９のＣＭＯＳ回路に適用して遅延時間の見積もりを比較して示す図である。
【図１９】図１９は、磁気メモリ装置の一実施例を示すブロック図である。
【図２０】図２０は、図１９に示す磁気メモリ装置をより詳細に示すブロック図である。
【図２１】図２１は、図２０における制御回路の動作の一例を説明するための図である。
【図２２】図２２は、図２０に示す磁気メモリ装置の変形例を示すブロック図である。
【発明を実施するための形態】
【００１５】
まず、磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法の実施例を詳述する前に、図１〜図５を参照して、４値のデータを記憶する磁気メモリ装置の一例を説明する。
【００１６】
図１は、４値のデータを記憶する磁気メモリ装置の一例を模式的に示す図であり、４値のスピン注入型ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）を示すものである。また、図２は、図１の磁気メモリ装置の等価回路を示す図である。
【００１７】
図１および図２において、参照符号１１は第１ＭＴＪ（Magnetic Tunnel Junction）素子，１２は第２ＭＴＪ素子，１３は中間金属層を示す。また、参照符号ＴＲはトランジスタ（ｎチャネル型ＭＯＳトランジスタ），ＢＬはビット線，ＳＬはソース線，ＷＬはワード線（ゲートＧ），Ｓはソース，および，Ｄはドレインを示す。
【００１８】
図１および図２に示されるように、４値のスピン注入型ＭＲＡＭセルＭＣは、中間金属層１３を介して直列接続された２つのＭＴＪ素子１１および１２を含み、スピン注入型ＭＲＡＭは、ＭＲＡＭセルＭＣがマトリクス状に複数配置されたメモリセルアレイを含む。
【００１９】
すなわち、中間金属層１３を介して直列接続された２つのＭＴＪ素子１１，１２を有する各ＭＲＡＭセルＭＣは、トランジスタＴＲのドレインＤとビット線ＢＬの間に配置される。
【００２０】
トランジスタＴＲは、ソースＳおよびドレインＤとして機能する２つのｎ+領域と、そのソースＳおよびドレインＤ間に設けられたゲートＧとして機能するワード線ＷＬにより形成される。
【００２１】
図３は、図１の磁気メモリ装置における各ＭＴＪ素子の動作を説明するための図であり、図４は、図１の磁気メモリ装置の動作を説明するための図である。
【００２２】
図３において、参照符号１１１，１２１は磁化の方向が固定された第１磁性体層（ピン層）、１１２，１２２はトンネルバリア膜（絶縁層）、および、１１３，１２３は磁化の方向が電流により反転するようにされた第２磁性体層（フリー層）を示す。
【００２３】
ここで、ＭＴＪ素子１１とＭＴＪ素子１２は、同じ構造でサイズ（面積）が異なるように、すなわち、ＭＴＪ素子１１の面積２ＳがＭＴＪ素子１２の面積Ｓの２倍とされている。
【００２４】
なお、各ＭＴＪ素子１１および１２において、ピン層１１１，１２１とフリー層１１３、１２３の磁化（スピン）の向きが同一の場合、抵抗値が小さく（素子を流れる電流が大きく）なり、そのときのデータを『０』とする。
【００２５】
逆に、各ＭＴＪ素子１１および１２において、ピン層１１１，１２１とフリー層１１３、１２３の磁化の向きが逆の場合、抵抗値が大きく（素子を流れる電流が小さく）なり、そのときのデータを『１』とする。
【００２６】
図３に示されるように、ＭＴＪ素子１１は、ＭＴＪ素子１２の２倍の面積（２Ｓ）を有しているため、ＭＴＪ素子１１のデータ『０』の時の抵抗値は、ＭＴＪ素子１２のデータ『０』の時の抵抗値Ｒpの半分（Ｒp／２）になる。
【００２７】
また、ＭＴＪ素子１１のデータ『１』の時の抵抗値は、ＭＴＪ素子１２のデータ『１』の時の抵抗値ＲAPの半分（ＲAP／２）になる。さらに、ＭＴＪ素子１１のデータ『０』と『１』の間の抵抗値の変化は、ＭＴＪ素子１２のデータ『０』と『１』の間の抵抗値の変化ΔＲの半分（ΔＲ／２）になる。
【００２８】
従って、２つのＭＴＪ素子１１およびＭＴＪ素子１２を直列接続した素子全体（メモリセル）としては、例えば、電流を零から次第に大きく（正方向に電流を増大）すると、状態（記憶状態）が『００』→『１０』→『１１』へと変化する。
【００２９】
さらに、状態『１１』において、電流を零から次第に小さく（負方向に電流を増大）すると、状態が『１１』→『０１』→『００』へと変化する。このように、図１に示す磁気メモリ装置（２つのＭＴＪ素子１１，１２を直列接続したＭＲＡＭ）は、４つの記憶状態（４値のデータ）である『００』，『１０』，『１１』，『０１』を保持することができる。
【００３０】
ここで、２つのＭＴＪ素子１１および１２を直列接続したＭＲＡＭ（４値ＭＲＡＭセル）は、例えば、書き込み電流の大きい下位ビット用のＭＴＪ素子１１の書き込みを行った後、書き込み電流の小さい上位ビット用のＭＴＪ素子１２の書き込みを行う。
【００３１】
なお、以上の説明では、ＭＴＪ素子１１とＭＴＪ素子１２を、同じ構造で面積が異なるものとしたが、それに限定されるものではなく、例えば、２つのＭＴＪ素子の構造自体が異なるものとしてもよい。
【００３２】
すなわち、異なる書き込みおよび読み出し特性を有する２つのＭＴＪ素子を積層して４つの記憶状態を有する４値ＭＲＡＭセル（４値ＭＲＡＭのメモリセル）であれば、様々なものを適用することができる。また、図１では、ＭＴＪ素子１１とＭＴＪ素子１２の間には中間金属層１３が配設されているが、それに限定されるものでもない。
【００３３】
図５は、磁気メモリ装置のデータ書き込み方法の一例を説明するための図であり、上述した２つのＭＴＪ素子を積層（直列接続）したメモリセルに対してデータ『１１』，『１０』，『０１』および『００』を書き込む場合のパルスの印加順序を示すものである。ここで、『ＸＸ』は、メモリセルが任意の状態であってもよいことを示している。
【００３４】
前述したように、２つのＭＴＪ素子１１および１２を積層した４値ＭＲＡＭセルに対してデータを書き込む場合、始めに書き込み電流Ｉｃの絶対値が大きい（抵抗値が小さい）方の下位ビット（ＬＳＢ）のＭＴＪ素子１１に対するデータ書き込みを行う。
【００３５】
その後に、書き込み電流Ｉｃの絶対値が小さい（抵抗値が大きい）方の上位ビット（ＭＳＢ）のＭＴＪ素子１２に対するデータ書き込みを行う。
【００３６】
ここで、電流Ｉｃの向きは、正（＋）の方向が、磁化の向きを反平行（高抵抗、データ『１』）にする向きであり、逆に、電流Ｉｃが負（−）の方向が、磁化の向きを平行（低抵抗、データ『０』）にする向きである。
【００３７】
なお、ＭＲＡＭは、いわゆる『上書き』であるため、例えば、フラッシュメモリのように、書き込む前の『消去』動作は不要である。これは、４値ＭＲＡＭだけでなく、２値ＭＲＡＭにおいても、『上書き』であるため、書き込む前の『消去』動作は不要である。
【００３８】
具体的に、任意の状態『ＸＸ』にある４値ＭＲＡＭセルに対してデータ『１１』を書き込む場合、電流＋Ｉｃ２を流す（図５中の（ａ））。これにより、４値ＭＲＡＭセルの抵抗値は、ＲAP1＋ＲAP2になる。
【００３９】
また、『ＸＸ』にあるＭＲＡＭセルに対してデータ『１０』を書き込む場合、電流−Ｉｃ２を流し（図５中の（ｂ））、その後、電流＋Ｉｃ１を流す（図５中の（ｃ））。これにより、ＭＲＡＭセルの抵抗値は、ＲAP1＋ＲP2になる。
【００４０】
さらに、『ＸＸ』にあるＭＲＡＭセルに対して、データ『０１』を書き込む場合、電流＋Ｉｃ２を流し（図５中の（ｄ））、その後、電流−Ｉｃ１を流す（図５中の（ｅ））。これにより、ＭＲＡＭセルの抵抗値は、ＲP1＋ＲAP2になる。
【００４１】
そして、『ＸＸ』にあるＭＲＡＭセルに対して、データ『００』を書き込む場合、電流−Ｉｃ２を流す（図５中の（ｆ））。これにより、ＭＲＡＭセルの抵抗値は、ＲP1＋ＲP2になる。
【００４２】
以上において、複数のデータを書く場合、すなわち、複数のアドレスに対応する複数のＭＲＡＭセルにデータを書き込む場合、各ＭＲＡＭセルに対して上述したデータに対応する処理をそれぞれ行うことになる。
【００４３】
例えば、４つのアドレスに対応する４つの４値ＭＲＡＭセルに対して、４つの異なるデータ『１１』、『１０』、『０１』、『００』を書き込む場合、上述した図５における処理（ａ）、処理（ｂ）および（ｃ）、処理（ｄ）および（ｅ）、処理（ｆ）を行う。
【００４４】
従って、絶対値が大きい電流±Ｉｃ２の書き込みに使用する大電流の駆動回路と、絶対値が小さい電流±Ｉｃ１の書き込みに使用する小電流の駆動回路との切り替えは、（ｂ）→（ｃ）、（ｃ）→（ｄ）、（ｄ）→（ｅ）、（ｅ）→（ｆ）の４回になる。
【００４５】
これら大電流の駆動回路（大電流ドライバ）と小電流の駆動回路（小電流ドライバ）との切り替え個所では、電荷の充放電が行われるため、消費電力の増大および動作速度の低下を招くことになる。
【００４６】
以下、磁気メモリ装置、および、磁気メモリ装置のデータ書き込み方法の実施例を、添付図面を参照して詳述する。図６は、第１実施例の磁気メモリ装置のデータ書き込み方法を説明するための図である。
【００４７】
ここで、図６は、上述した図５を参照して説明したデータ書き込み方法に対応するものであり、図６に示す第１実施例のデータ書き込み方法では、図５における処理（ａ）〜（ｆ）を、処理（Ａ）〜（Ｆ）としている。
【００４８】
図６に示されるように、本第１実施例のデータ書き込み方法では、任意の状態『ＸＸ』にある４値ＭＲＡＭセルに対してデータを書き込む場合、複数のアドレスに対して、最初に大電流の駆動回路を使用して絶対値が大きい電流±Ｉｃ２の書き込み処理を行う。その後に、複数のアドレスに対して、小電流の駆動回路を使用して絶対値が小さい電流±Ｉｃ１の書き込み処理を行う。
【００４９】
例えば、４つのアドレスに対応する４つの４値ＭＲＡＭセルに対して、４つの異なるデータ『１１』、『１０』、『０１』、『００』を書き込む場合、図６に示されるように、本第１実施例では、処理（Ａ）〜（Ｄ）を行った後、処理（Ｅ）および（Ｆ）を行う。
【００５０】
すなわち、最初に、大電流の駆動回路（大電流ドライバ）による絶対値が大きい電流±Ｉｃ２の書き込み処理（Ａ）〜（Ｄ）を行い、その後、小電流の駆動回路（小電流ドライバ）による絶対値が小さい電流±Ｉｃ１の書き込み処理（Ｅ）および（Ｆ）を行う。
【００５１】
これにより、絶対値が大きい電流±Ｉｃ２の書き込みに使用する大電流ドライバと、絶対値が小さい電流±Ｉｃ１の書き込みに使用する小電流ドライバとの切り替えは、（Ｄ）→（Ｅ）の１回に削減することができる。
【００５２】
本第１実施例の磁気メモリ装置のデータ書き込み方法は、書き込み電流Ｉｃと抵抗値の異なる２つのＭＴＪ素子１１，１２を直列接続した４値ＭＲＡＭセルに対して書き込みを行うもので、始めに、Ｉｃの大きい方を書き、次に、Ｉｃの小さい方を書く。
【００５３】
すなわち、最初に書き込み電流の絶対値が大きい＋Ｉｃ２，−Ｉｃ２による書き込み処理を行い、その後に、書き込み電流の絶対値が小さい＋Ｉｃ１，−Ｉｃ１による書き込み処理を行う。
【００５４】
ここで、磁気メモリ装置のデータ書き込み方法は、最初に書き込み電流Ｉｃが大きい方の書き込み処理を行った後、Ｉｃの小さい方の書き込み処理を行うことが条件になるが、必ずしも連続してこれらの処理をアドレス毎に行わなくてもよい。
【００５５】
そのため、本第１実施例の磁気メモリ装置のデータ書き込み方法では、通常、１回の書き込み処理で扱う８ビットや１６ビットといった複数のアドレスの複数のデータに対して、上述した図６の処理により書き込みを行う。
【００５６】
すなわち、複数のアドレスに対して、書き込み電流の絶対値が大きい±Ｉｃ２による書き込み処理を行い、その後に、書き込み電流の絶対値が小さい±Ｉｃ１による書き込み処理を行う。
【００５７】
本第１実施例の磁気メモリ装置のデータ書き込み方法によれば、負荷容量の大きい書き込み電流駆動回路の切り替え回数を削減することで、書き込み時の消費電力を低減すると共に、充放電に要する時間を短縮して書き込み動作を高速化することが可能になる。
【００５８】
なお、本第１実施例は、例えば、図１および図２を参照して説明した同じ構造で面積の異なる２つのＭＴＪ素子１１，１２を直列接続した複数のＭＲＡＭセルを有する４値のスピン注入型ＭＲＡＭに適用することができるが、これに限定されるものではない。
【００５９】
すなわち、本第１実施例の磁気メモリ装置のデータ書き込み方法は、例えば、２つのＭＴＪ素子の構造自体が異なるものとしてもよい。さらに、本実施例の磁気メモリ装置のデータ書き込み方法は、４値のＭＲＡＭセルに対する書き込み処理に限定されるものではなく、後述するように、例えば、８値のＭＲＡＭセルに対する書き込み処理に適用することもできる。
【００６０】
図７は、磁気メモリ装置に対する書き込みデータの一例を示す図であり、図８は、第１実施例のデータ書き込み方法による書き込み処理を、図５の書き込み方法によるものと比較して示す図である。
【００６１】
図７は、４×４のメモリセルアレイにおいて、１バイト（８ビット）のデータ『１０』，『０１』，『００』，『１１』をアドレス『Ｘ１Ｙ３』，『Ｘ２Ｙ３』，『Ｘ３Ｙ３』，『Ｘ４Ｙ３』に書き込む場合を示す。
【００６２】
図８の上半分は、図５を参照して説明した磁気メモリ装置のデータ書き込み方法を適用した場合の処理を説明し、図８の下半分は、図６を参照して説明した本第１実施例の磁気メモリ装置のデータ書き込み方法を適用した場合の処理を説明するものである。
【００６３】
まず、図８の上半分に示されるように、図５のデータ書き込み方法を適用して図７に示す４つのアドレスに対して１バイトのデータを書き込む場合、大電流ドライバと小電流ドライバとの切り替え回数は、７回になる。
【００６４】
すなわち、４つのアドレスに対して、それぞれＬＳＢ（第１ＭＴＪ素子１１）の書き込み処理およびＭＳＢ（第２ＭＴＪ素子１２）の書き込み処理を行うため、書き込み電流±Ｉｃ２と±Ｉｃ１の切り替えは、７回行われる。
【００６５】
これに対して、図８の下半分に示されるように、図６の第１実施例のデータ書き込み方法を適用して図７に示す４つのアドレスに対して１バイトのデータを書き込む場合、大電流ドライバと小電流ドライバとの切り替え回数は、１回になる。
【００６６】
すなわち、４つのアドレスに対して、全てのＬＳＢ（第１ＭＴＪ素子１１）の書き込み処理を行った後、全てのＭＳＢ（第２ＭＴＪ素子１２）の書き込み処理を行うため、書き込み電流±Ｉｃ２と±Ｉｃ１の切り替えは、１回だけになる。
【００６７】
具体的に、図８の矢印から明らかなように、本第１実施例のデータ書き込み方法を適用すると、まず、アドレス『Ｘ１Ｙ３』のＬＳＢ，『Ｘ２Ｙ３』のＬＳＢ，『Ｘ３Ｙ３』のＬＳＢ，『Ｘ４Ｙ３』のＬＳＢに対する書き込み電流±Ｉｃ２の書き込み処理を行う。
【００６８】
その後、アドレス『Ｘ１Ｙ３』のＭＳＢ，『Ｘ２Ｙ３』のＭＳＢ，『Ｘ３Ｙ３』のＭＳＢ，『Ｘ４Ｙ３』のＭＳＢに対する書き込み電流±Ｉｃ１の書き込み処理を行う。従って、絶対値が大きい電流±Ｉｃ２の書き込みに使用する大電流ドライバと、絶対値が小さい電流±Ｉｃ１の書き込みに使用する小電流ドライバとの切り替えは、『Ｘ４Ｙ３』のＬＳＢと『Ｘ１Ｙ３』のＭＳＢの間の１回だけで済むことになる。
【００６９】
図９は、ＣＭＯＳ回路の一例としてのインバータの充放電を説明するための図である。実際の磁気メモリ装置において、大電流ドライバと小電流ドライバを切り換えるときの消費電力（遅延時間）は、様々な要因により変化するが、説明を簡略化するために、インバータを例にして説明する。
【００７０】
図９に示されるように、ｐチャネル型ＭＯＳトランジスタＴｒｐとｎチャネル型ＭＯＳトランジスタＴｒｎによるインバータにおいて、負荷容量をＣＬとすると、充放電する電荷Ｑは、Ｑ＝Ｉ・ｔ＝ＣＬ・ＶＤＤになる。ここで、Ｉは充放電時に流れる電流、ｔは遅延時間を示す。
【００７１】
従って、１サイクル当たりの消費電力Ｐは、Ｐ＝ＣＬ・ＶＤＤ2と表すことができ、遅延時間ｔは、ｔ＝ＣＬ・ＶＤＤ／Ｉと表すことができる。
【００７２】
図１０は、図８に示す比較結果を図９のＣＭＯＳ回路に適用して消費電力の見積もりを比較して示す図であり、図１１は、図８に示す比較結果を図９のＣＭＯＳ回路に適用して遅延時間の見積もりを比較して示す図である。
【００７３】
なお、図１０および図１１において、参照符号ＣWDは、大電流ドライバと小電流ドライバを切り換えるときの負荷容量（グローバルビット線容量）、ＣADRは、アドレスを切り換えるときの負荷容量（ローカルビット線容量）を示す。
【００７４】
ここで、ＣWDは、略ＣADRの５倍（ＣWD≒５ＣADR）と仮定する。なお、ＣWDの値は、各磁気メモリ装置によって異なるが、このＣWD≒５ＣADRは妥当なものであり、磁気メモリ装置によっては、さらに大きな差異（例えば、ＣWD≒１０ＣADR）も考えられる。
【００７５】
図１０および図８の上半分に示されるように、前述した図５に示すデータ書き込み方法を適用した場合、消費電力の見積もりの式は、７・ＣWD・ＶＤＤ2＋３・ＣADR・ＶＤＤ2になり、ＣWD≒５ＣADRと仮定すると、≒３８・ＣADR・ＶＤＤ2になる。
【００７６】
一方、図１０および図８の下半分に示されるように、前述した図６に示す第１実施例のデータ書き込み方法を適用した場合、消費電力の見積もりの式は、ＣWD・ＶＤＤ2＋７・ＣADR・ＶＤＤ2になり、ＣWD≒５ＣADRと仮定すると、≒１２・ＣADR・ＶＤＤ2になる。
【００７７】
従って、図６に示す第１実施例のデータ書き込み方法を適用することにより、図５に示すデータ書き込み方法を適用したときの消費電力を１２／３８≒０．３２倍にする、すなわち、消費電力の略６８％を削減することが可能なのが分かる。
【００７８】
また、図１１および図８の上半分に示されるように、前述した図５に示すデータ書き込み方法を適用した場合、遅延時間の見積もりの式は、７・ＣWD・ＶＤＤ／Ｉ＋３・ＣADR・ＶＤＤ／Ｉになり、ＣWD≒５ＣADRと仮定すると、≒３８・ＣADR・ＶＤＤ／Ｉになる。
【００７９】
一方、図１１および図８の下半分に示されるように、前述した図６に示す第１実施例のデータ書き込み方法を適用した場合、遅延時間の見積もりの式は、ＣWD・ＶＤＤ／Ｉ＋７・ＣADR・ＶＤＤ／Ｉになる。さらに、ＣWD≒５ＣADRと仮定すると、≒１２・ＣADR・ＶＤＤ／Ｉになる。
【００８０】
従って、図６に示す第１実施例のデータ書き込み方法を適用することにより、図５に示すデータ書き込み方法を適用したときの遅延時間の１２／３８≒０．３２倍にする、すなわち、遅延時間を略３２％へ短縮することが可能なのが分かる。
【００８１】
このように、本第１実施例の磁気メモリ装置のデータ書き込み方法を適用することにより、図５を参照して説明した磁気メモリ装置のデータ書き込み方法を適用した場合の消費電力および遅延時間を、略３２％（１／３以下）に低減することが可能になる。なお、例えば、ＣWD≒１０ＣADRの場合には、消費電力および遅延時間を、略２３％（１／４以下）に低減することが可能になる。
【００８２】
図１２は、第１実施例のデータ書き込み方法が適用される磁気メモリ装置の他の例を模式的に示す図であり、メモリセル（ＭＲＡＭセルＭＣ）がスピン注入型ではなく、磁界書き換え型の磁気メモリ装置（ＭＲＡＭ）の例を示すものである。
【００８３】
前述した図１〜図４では、直列接続された第１ＭＴＪ素子１１および第２ＭＴＪ素子１２に対して、ビット線ＢＬからトランジスタＴＲを介したソース線ＳＬに書き込み電流Ｉｃを流して各フリー層１１３，１２３の磁化（スピン）の向きを制御していた。
【００８４】
これに対して、図１２に示す磁気メモリ装置（ＭＲＡＭセルＭＣ）では、デジット線ＤＬおよびビット線ＢＬに流す電流により発生した磁界で第１ＭＴＪ素子１１および第２ＭＴＪ素子１２の書き込みを行う。
【００８５】
すなわち、デジット線ＤＬおよびビット線ＢＬに大きな電流を流して下位ビット（ＬＳＢ）の第１ＭＴＪ素子１１の書き込みを行い、その後、デジット線ＤＬおよびビット線ＢＬに小さな電流を流して上位ビット（ＭＳＢ）の第２ＭＴＪ素子１２の書き込みを行う。
【００８６】
なお、図１２では、第１ＭＴＪ素子１１とトランジスタＴＲのドレインＤとの間に複数の電極およびビアが形成されているが、これは単なる例であり、様々な変形が可能なのはいうまでもない。
【００８７】
このように、本第１実施例のデータ書き込み方法は、スピン注入型ＭＲＡＭに対して適用できるだけでなく、各メモリセルにおけるそれぞれのＭＴＪ素子１１，１２に磁界を与え、磁化の方向を制御してデータを格納する磁界書き換え型ＭＲＡＭであってもよい。
【００８８】
上述した実施例では、２つのＭＴＪ素子を直列接続した４値ＭＲＡＭセルを複数有する磁気メモリ装置に適用した場合を説明したが、次に、３つのＭＴＪ素子を直列接続した８値ＭＲＡＭセルを複数有する磁気メモリ装置に適用した場合を説明する。
【００８９】
図１３は、第２実施例の磁気メモリ装置のデータ書き込み方法を説明するための図であり、図１４は、第２実施例のデータ書き込み方法が適用される磁気メモリ装置の等価回路を示す図である。
【００９０】
図１３は、前述した図６（図４）に相当し、図１４は、前述した図２に相当する。ただし、図１３および図１４では、ＭＲＡＭセルが３つのＭＴＪ素子２１，２２，２３を直列接続した８値のスピン注入型ＭＲＡＭになっている。
【００９１】
ここで、第１ＭＴＪ素子２１は、書き込み電流Ｉｃの絶対値が大きい（抵抗値が小さい）方の下位ビット（ＬＳＢ）のデータを記憶し、第２ＭＴＪ素子２２は、書き込み電流Ｉｃの絶対値が小さい（抵抗値が大きい）方の上位ビット（ＭＳＢ）のデータを記憶する。
【００９２】
そして、第３ＭＴＪ素子２３は、その書き込み電流Ｉｃの絶対値と抵抗値が、第１ＭＴＪ素子２１と第２ＭＴＪ素子２２の間の値を有し、中間のビット（ＩＳＢ：Intermediate Significant Bit）のデータを記憶する。
【００９３】
なお、図１３に示されるように、３つのＭＴＪ素子２１〜２３を直列接続したＭＲＡＭセルは、各ＭＴＪ素子による抵抗値の変化ΔＲ01，ΔＲ02およびΔＲ03の組み合わせに従った抵抗値により３ビット（８値：１バイト）のデータを記憶する。
【００９４】
本第２実施例の磁気メモリ装置のデータ書き込み方法では、任意の状態『ＸＸＸ』にある８値ＭＲＡＭセルに対してデータを書き込む場合、複数のアドレスに対して、最初に大電流の駆動回路を使用して絶対値が最も大きい電流±Ｉｃ０２の書き込み処理を行う。
【００９５】
次に、中間電流の駆動回路を使用して絶対値が中間の電流±Ｉｃ０３の書き込み処理を行い、その後に、小電流の駆動回路を使用して絶対値が最も小さい電流±Ｉｃ０１の書き込み処理を行う。
【００９６】
具体的に、図１３に示されるように、任意の状態『ＸＸＸ』にある８値ＭＲＡＭセルに対してデータ『１１１』を書き込む場合、電流＋Ｉｃ０２を流す（ＡＡ）。また、『ＸＸＸ』にあるＭＲＡＭセルに対してデータ『１１０』を書き込む場合、電流−Ｉｃ０２を流し（ＢＢ）、その後、電流＋Ｉｃ０２を流す（ＩＩ）。
【００９７】
さらに、『ＸＸＸ』にあるＭＲＡＭセルに対して、データ『１０１』を書き込む場合、電流＋Ｉｃ０２を流し（ＣＣ）、次に、電流−Ｉｃ０３を流し（ＪＪ）、その後、電流＋Ｉｃ０１を流す（ＭＭ）。
【００９８】
また、『ＸＸＸ』にあるＭＲＡＭセルに対して、データ『１００』を書き込む場合、電流−Ｉｃ０２を流し（ＤＤ）、その後、電流＋Ｉｃ０１を流す（ＮＮ）。さらに、任意の状態『ＸＸＸ』にあるＭＲＡＭセルに対してデータ『０１１』を書き込む場合、電流＋Ｉｃ０２を流し（ＥＥ）、その後、電流−Ｉｃ０１を流す（ＯＯ）。
【００９９】
そして、『ＸＸＸ』にあるＭＲＡＭセルに対してデータ『０１０』を書き込む場合、電流−Ｉｃ０２を流し（ＦＦ）、さらに、電流＋Ｉｃ０３を流し（ＫＫ）、その後、電流−Ｉｃ０１を流す（ＰＰ）。
【０１００】
さらに、『ＸＸＸ』にあるＭＲＡＭセルに対して、データ『００１』を書き込む場合、電流＋Ｉｃ０２を流し（ＧＧ）、その後、電流−Ｉｃ０３を流す（ＬＬ）。また、『ＸＸＸ』にあるＭＲＡＭセルに対して、データ『０００』を書き込む場合、電流−Ｉｃ０２を流す（ＨＨ）。
【０１０１】
ここで、例えば、８つのアドレスに対応する８つの８値ＭＲＡＭセルに対して、８つの異なるデータ『１１１』、『１１０』、『１０１』、『１００』、『０１１』、『０１０』、『００１』、『０００』を書き込む場合、（ＡＡ）〜（ＰＰ）の順で処理を行う。
【０１０２】
本第２実施例の磁気メモリ装置のデータ書き込み方法によれば、最初に、大電流の駆動回路（大電流ドライバ）を使用して絶対値が最も大きい電流±Ｉｃ０２の書き込み処理（ＡＡ）〜（ＨＨ）を行う。
【０１０３】
次に、中間電流の駆動回路（中間電流ドライバ）を使用して絶対値が中間の電流±Ｉｃ０３の書き込み処理（ＩＩ）〜（ＬＬ）を行う。さらにその後に、小電流ドライバ（小電流ドライバ）を使用して絶対値が最も小さい電流±Ｉｃ０１の書き込み処理（ＭＭ）〜（ＰＰ）を行う。
【０１０４】
すなわち、最初に書き込み電流の絶対値が最も大きい＋Ｉｃ０２，−Ｉｃ０２による書き込み処理を行い、次に、書き込み電流の絶対値が中間の＋Ｉｃ０３，−Ｉｃ０３による書き込み処理を行う。その後、書き込み電流の絶対値が最も小さい＋Ｉｃ０１，−Ｉｃ０１による書き込み処理を行う。
【０１０５】
これにより、絶対値が最も大きい電流±Ｉｃ０２の書き込みに使用する大電流ドライバと、絶対値が中間の電流±Ｉｃ０３の書き込みに使用する中間電流ドライバとの切り替えは、（ＨＨ）→（ＩＩ）の１回だけになる。
【０１０６】
さらに、絶対値が中間の電流±Ｉｃ０３の書き込みに使用する中間電流ドライバと、絶対値が最も小さい電流±Ｉｃ０１の書き込みに使用する小電流ドライバとの切り替えは、（ＬＬ）→（ＭＭ）の１回だけになる。
【０１０７】
本第２実施例の磁気メモリ装置のデータ書き込み方法によれば、負荷容量の大きい書き込み電流駆動回路の切り替え回数を削減することで、書き込み時の消費電力を低減すると共に、充放電に要する時間を短縮して書き込み動作を高速化することが可能になる。
【０１０８】
なお、本実施例は、４値または８値のデータを格納するものに限定されず、書き込み電流値および抵抗値が異なるｎ個［ｎは２以上の自然数］のＭＴＪ素子を直列接続して２n値のデータを格納するメモリセルを複数含む磁気メモリ装置にも適用することができる。
【０１０９】
図１５は、磁気メモリ装置に対する書き込みデータの他の例を示す図であり、上述した第２実施例の適用例を示すものである。図１６は、第２実施例のデータ書き込み方法による書き込み処理を、図５の書き込み方法に相当するものと比較して示す図である。
【０１１０】
図１５は、前述した図７に相当し、図１６は、前述した図８に相当する。ただし、図１５および図１６では、ＭＲＡＭセルが８値のデータを記憶するようになっている。
【０１１１】
すなわち、図１５は、４×４のメモリセルアレイにおいて、４バイトのデータ『１０１』，『０１０』，『００１』，『１１０』をアドレス『Ｘ１Ｙ３』，『Ｘ２Ｙ３』，『Ｘ３Ｙ３』，『Ｘ４Ｙ３』に書き込む場合を示す。
【０１１２】
図１６の上半分は、図５を参照して説明した磁気メモリ装置のデータ書き込み方法を適用した場合の処理を説明し、図１６の下半分は、図１３を参照して説明した本第２実施例の磁気メモリ装置のデータ書き込み方法を適用した場合の処理を説明するものである。
【０１１３】
まず、図１６の上半分に示されるように、図５のデータ書き込み方法を８値ＭＲＡＭセルに適用した場合を想定すると、図１５に示す４つのアドレスに対して４バイトのデータを書き込むには、異なる電流の駆動回路を１１回切り替えることになる。
【０１１４】
すなわち、４つのアドレスに対して、それぞれＬＳＢ（第１ＭＴＪ素子２１）の書き込み処理，ＩＳＢ（第３ＭＴＪ素子２３）の書き込み処理およびＭＳＢ（第２ＭＴＪ素子２２）の書き込み処理を行う。
【０１１５】
そのため、書き込み電流±Ｉｃ０２と±Ｉｃ０３の切り替えおよび書き込み電流±Ｉｃ０３と±Ｉｃ０１の切り替えは、合計で１１回行われる。
【０１１６】
これに対して、図１６の下半分に示されるように、図１３の第２実施例のデータ書き込み方法を適用して図１５に示す４つのアドレスに対して４バイトのデータを書き込む場合、異なる電流の駆動回路を切り換える回数は、２回でよいことになる。
【０１１７】
すなわち、４つのアドレスに対して、全てのＬＳＢ（第１ＭＴＪ素子２１）の書き込み処理を行った後、全てのＩＳＢ（第３ＭＴＪ素子２３）の書き込み処理を行い、その後、全てのＭＳＢ（第２ＭＴＪ素子２２）の書き込み処理を行う。
【０１１８】
そのため、駆動回路の切り換える回数は、書き込み電流±Ｉｃ０２と±Ｉｃ０３の切り替え、および、書き込み電流±Ｉｃ０３と±Ｉｃ０１の切り替えの２回だけになる。
【０１１９】
具体的に、図１６の矢印から明らかなように、本第２実施例のデータ書き込み方法を適用すると、アドレス『Ｘ１Ｙ３』のＬＳＢ，『Ｘ２Ｙ３』のＬＳＢ，『Ｘ３Ｙ３』のＬＳＢ，『Ｘ４Ｙ３』のＬＳＢに対する書き込み電流±Ｉｃ０２の書き込み処理を行う。
【０１２０】
その後、アドレス『Ｘ１Ｙ３』のＩＳＢ，『Ｘ２Ｙ３』のＩＳＢ，『Ｘ３Ｙ３』のＩＳＢ，『Ｘ４Ｙ３』のＩＳＢに対する書き込み電流±Ｉｃ０３の書き込み処理を行う。さらに、その後、アドレス『Ｘ１Ｙ３』のＭＳＢ，『Ｘ２Ｙ３』のＭＳＢ，『Ｘ３Ｙ３』のＭＳＢ，『Ｘ４Ｙ３』のＭＳＢに対する書き込み電流±Ｉｃ１の書き込み処理を行う。
【０１２１】
従って、絶対値が最も大きい電流±Ｉｃ０２の書き込みに使用する大電流ドライバと、絶対値が中間の電流±Ｉｃ０３の書き込みに使用する中間電流ドライバとの切り替えは、『Ｘ４Ｙ３』のＬＳＢと『Ｘ１Ｙ３』のＩＳＢの間の１回だけで済むことになる。
【０１２２】
また、絶対値が中間の電流±Ｉｃ０３の書き込みに使用する中間電流ドライバと、絶対値が最も小さい電流±Ｉｃ０１の書き込みに使用する小電流ドライバとの切り替えは、『Ｘ４Ｙ３』のＩＳＢと『Ｘ１Ｙ３』のＭＳＢの間の１回だけで済むことになる。
【０１２３】
図１７は、図１６に示す比較結果を図９のＣＭＯＳ回路に適用して消費電力の見積もりを比較して示す図であり、図１８は、図１６に示す比較結果を図９のＣＭＯＳ回路に適用して遅延時間の見積もりを比較して示す図である。ここで、図１７は、前述した図１０に相当し、図１８は、前述した図１１に相当する。
【０１２４】
なお、図１７および図１８において、参照符号ＣWDは、大電流ドライバと中間電流ドライバを切り換えるとき、および、中間電流ドライバと小電流ドライバを切り換えるときの負荷容量（グローバルビット線容量）を示す。また、ＣADRは、アドレスを切り換えるときの負荷容量（ローカルビット線容量）を示す。ここで、ＣWDは、略ＣADRの５倍（ＣWD≒５ＣADR）と仮定する。
【０１２５】
図１７および図１６の上半分に示されるように、図５から想定したデータ書き込み方法を適用した場合、消費電力の見積もりの式は、１１・ＣWD・ＶＤＤ2＋３・ＣADR・ＶＤＤ2になり、ＣWD≒５ＣADRと仮定すると、≒５８・ＣADR・ＶＤＤ2になる。
【０１２６】
一方、図１７および図１６の下半分に示されるように、前述した図１３に示す第２実施例のデータ書き込み方法を適用した場合、消費電力の見積もりの式は、２・ＣWD・ＶＤＤ2＋１１・ＣADR・ＶＤＤ2になる。そして、ＣWD≒５ＣADRと仮定すると、≒２１・ＣADR・ＶＤＤ2になる。
【０１２７】
従って、図１３に示す第２実施例のデータ書き込み方法を適用することにより、図５から想定したデータ書き込み方法を適用したときの消費電力を２１／５８≒０．３６倍にする、すなわち、消費電力の略６４％を削減することが可能なのが分かる。
【０１２８】
また、図１８および図１６の上半分に示されるように、図５から想定したデータ書き込み方法を適用した場合、遅延時間の見積もりの式は、１１・ＣWD・ＶＤＤ／Ｉ＋３・ＣADR・ＶＤＤ／Ｉになる。そして、ＣWD≒５ＣADRと仮定すると、≒５８・ＣADR・ＶＤＤ／Ｉになる。
【０１２９】
一方、図１８および図１６の下半分に示されるように、前述した図１３に示す第２実施例のデータ書き込み方法を適用した場合、遅延時間の見積もりの式は、２・ＣWD・ＶＤＤ／Ｉ＋１１・ＣADR・ＶＤＤ／Ｉになる。さらに、ＣWD≒５ＣADRと仮定すると、≒２１・ＣADR・ＶＤＤ／Ｉになる。
【０１３０】
従って、図１３に示す第２実施例のデータ書き込み方法を適用することにより、図５から想定したデータ書き込み方法を適用したときの遅延時間の２１／５８≒０．３６倍にする、すなわち、遅延時間を略３６％へ短縮することが可能なのが分かる。
【０１３１】
このように、本第２実施例の磁気メモリ装置のデータ書き込み方法を適用することにより、図５から想定したデータ書き込み方法を適用した場合の消費電力および遅延時間を、略３６％（１／３近く）に低減することが可能になる。
【０１３２】
このように、本第２実施例の磁気メモリ装置のデータ書き込み方法によれば、データ書き込み時の消費電力を低減すると共に、動作速度を向上することができる。なお、ＭＲＡＭセルとしては、３つのＭＴＪ素子を直列接続した８値のスピン注入型ＭＲＡＭセルではなく、８値の磁界書き換え型ＭＲＡＭセルであってもよい。さらに、４つ以上のＭＴＪ素子を直列接続した多値（例えば、１６値）のＭＲＡＭセルに対して適用することも可能なのはいうまでもない。
【０１３３】
図１９は、磁気メモリ装置の一実施例を示すブロック図であり、図２０は、図１９に示す磁気メモリ装置をより詳細に示すブロック図である。
【０１３４】
図１９および図２０に示されるように、本実施例の磁気メモリ装置は、メモリセルアレイ３１、行デコーダ（ROW DECODER）３２、列デコーダ（COLUMN DECODER）３３、入出力インターフェイス回路３４、および、Ｉ／Ｏ制御部３５を含む。
【０１３５】
図２０に示されるように、Ｉ／Ｏ制御部３５は、複数の大電流の駆動回路（大電流ドライバ：ＷＤ（ＬＳＢ））３５１、および、複数の小電流の駆動回路（小電流ドライバ：ＷＤ（ＭＳＢ））を含む。
【０１３６】
また、Ｉ／Ｏ制御部３５は、各大電流ドライバ３５１と各グローバルビット線ＧＢＬとの接続を制御する複数のスイッチＳＷ１、および、各小電流ドライバ３５２と各グローバルビット線ＧＢＬとの接続を制御する複数のスイッチＳＷ２を含む。
【０１３７】
さらに、Ｉ／Ｏ制御部３５は、各グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬの接続を制御する複数のスイッチＳＷ３を含む。なお、各ローカルビット線ＬＢＬと各ワード線ＷＬの交差個所には、それぞれＭＲＡＭセルＭＣが配置されている。
【０１３８】
すなわち、メモリセルアレイ３１は、ワード線ＷＬ０〜ＷＬ２５５とビット線（ローカルビット線）ＢＬ０〜ＢＬ２５５の各交差個所にマトリクス状に配置された複数のメモリセル（ＭＲＡＭセルＭＣ）を有する。
【０１３９】
なお、ＭＲＡＭセルＭＣは、例えば、前述した図１，図２および図６を参照して説明したもの、或いは、図１２、若しくは、図１３および図１４を参照して説明したもの等の様々なメモリセルであってもよい。
【０１４０】
行デコーダ３２は、入出力インターフェイス回路３４から出力される行アドレス（例えば、Ｎ組）をデコードして対応するワード線ＷＬを選択する。列デコーダ３３は、入出力インターフェイス回路３４から出力される列アドレス（例えば、Ｍ組）をデコードし、Ｉ／Ｏ制御部３５を介して対応するビット線ＢＬを選択する。
【０１４１】
入出力インターフェイス回路３４は、外部（例えば、ＣＰＵ（Central processing Unit）やＤＭＡ（Direct Memory Access）等）からのアドレスを受け取るＮ＋Ｍ本のアドレス信号線を含み、また、外部からの制御信号を受け取る。さらに、入出力インターフェイス回路３４は、データバス等を介して入力データＤinを受け取ると共に、出力データＤoutを出力する。
【０１４２】
ここで、入出力インターフェイス回路３４は、例えば、複数のアドレス（例えば、１バイト、或いは、４バイト）に対して、電流ドライバの切り換えが最小回数となるように、入力するデータおよびアドレスを変換して出力する。
【０１４３】
Ｉ／Ｏ制御部３５は、入出力インターフェイス回路３４からのデータ入力および列デコーダ３３の出力を受け取ってスイッチＳＷ１〜ＳＷ３を制御する。すなわち、Ｉ／Ｏ制御部３５は、入出力インターフェイス回路３４の出力および列デコーダ３３の出力を受け取って、各電流ドライバ３５１，３５２の切り換えが最小回数となるようにスイッチＳＷ１〜ＳＷ３を制御する。
【０１４４】
図２１は、図２０における制御回路の動作の一例を説明するための図であり、前述した図８を簡略化して描いたものである。
【０１４５】
図２１の上半分は、例えば、図１９および図２０を参照して説明した入出力インターフェイス回路３４およびＩ／Ｏ制御部３５を持たないＭＲＡＭに対して、アドレスおよびデータをそのまま入力して図７に示す書き込み処理を行った場合の動作を示す。
【０１４６】
図２１の下半分は、例えば、図１９および図２０を参照して説明した制御回路（入出力インターフェイス回路３４およびＩ／Ｏ制御部３５）を有するＭＲＡＭに対して、図７に示す書き込み処理を行った場合の動作を示す。
【０１４７】
図１９および図２０に示す磁気メモリ装置の実施例によれば、図２１の上半分のような外部から入力するデータおよびアドレスは、入出力インターフェイス回路（多値データとアドレスの制御回路）３４により、図２１の下半分のように変換して出力される。
【０１４８】
すなわち、入出力インターフェイス回路３４は、例えば、図２１の上半分のようなデータおよびアドレスを受け取って、図２１の下半分のように変換したデータおよびアドレスを出力する。
【０１４９】
なお、上記の変換機能を有する入出力インターフェイス回路３４は、例えば、論理回路、或いは、ルックアップテーブル（ＬＵＴ：Look Up Table）および演算器等により実現することができる。
【０１５０】
入出力インターフェイス回路３４により変換されたアドレスは、行デコーダ３２および列デコーダ３３に出力され、また、入出力インターフェイス回路３４により変換されたデータは、Ｉ／Ｏ制御部３５に出力される。
【０１５１】
Ｉ／Ｏ制御部３５には、複数の大電流ドライバ３５１，小電流ドライバ３５２およびスイッチＳＷ１〜ＳＷ３が設けられており、図２１の下半分のような入出力インターフェイス回路３４により変換されたデータおよびアドレスに従って、書き込み処理を行う。
【０１５２】
本実施例の磁気メモリ装置によれば、４本のビット線ＢＬ（ローカルビット線ＬＢＬ）に繋がれた４つの４値ＭＲＡＭセルＭＣに対して１バイトのデータを書き込む場合、大電流ドライバ３５１と小電流ドライバ３５２との切り替えが１回で済むことになる。
【０１５３】
すなわち、Ｉ／Ｏ制御部３５において、列デコーダの出力に従って４本のビット線ＢＬがスイッチＳＷ３により切り換えられて各ＭＲＡＭセルＭＣが選択されると共に、２つの電流ドライバ３５１，３５２がスイッチＳＷ１，ＳＷ２により切り換えられる。ここで、大電流ドライバ３５１と小電流ドライバ３５２との切り替えは、１回だけでよい。
【０１５４】
なお、図２１に示す動作説明は、メモリのビット構成（例えば、×８，×１６ビット等）の内の１つのビットを代表として説明しているが、例えば、×８または×１６のビット構成の場合には、これが８個または１６個だけ並列に処理されることになる。
【０１５５】
また、本実施例の磁気メモリ装置は、図１９および図２０に示すものに限定されるものではなく、前述した磁気メモリ装置のデータ書き込み方法の各実施例を適用し得る様々な回路が可能である。
【０１５６】
図２２は、図２０に示す磁気メモリ装置の変形例を示すブロック図であり、図１３〜図１８を参照して説明したメモリセルＭＣが３つのＭＴＪ素子２１，２２，２３を直列接続した８値のスピン注入型ＭＲＡＭに適用した磁気メモリ装置を示す。
【０１５７】
各メモリセルＭＣにおいて、書き込み電流の絶対値が大きい第１ＭＴＪ素子２１は、大電流ドライバ３５１により書き込み処理が行われ、書き込み電流の絶対値が小さい第２ＭＴＪ素子２２は、小電流ドライバ３５２により書き込み処理が行われる。
【０１５８】
そして、各メモリセルＭＣにおいて、第１ＭＴＪ素子２１の書き込み電流と第２ＭＴＪ素子２２の書き込み電流の中間の書き込み電流を有する第３ＭＴＪ素子２３は、中間電流ドライバ３５３により書き込み処理が行われる。
【０１５９】
図２２に示されるように、本変形例において、Ｉ／Ｏ制御部３５は、複数の大電流ドライバ３５１，小電流ドライバ３５２およびスイッチＳＷ１〜ＳＷ３の他に、複数の中間電流の駆動回路（中間電流ドライバ：ＷＤ（ＩＳＢ））およびスイッチＳＷ４を含む。
【０１６０】
ここで、入出力インターフェイス回路３４は、例えば、図１６の上半分のようなデータおよびアドレスを受け取って、図１６の下半分のように変換したデータおよびアドレスを出力する。
【０１６１】
そして、Ｉ／Ｏ制御部３５は、入出力インターフェイス回路３４からのデータ入力および列デコーダ３３の出力を受け取ってスイッチＳＷ１〜ＳＷ４を制御する。すなわち、Ｉ／Ｏ制御部３５は、入出力インターフェイス回路３４の出力および列デコーダ３３の出力を受け取って、各電流ドライバ３５１〜３５３の切り換えが最小回数となるようにスイッチＳＷ１〜ＳＷ４を制御する。
【０１６２】
これにより、図１３〜図１８を参照して説明したように、異なる電流の駆動回路（電流ドライバ３５１〜３５３）を切り換える回数を１１回から２回に削減し、データ書き込み時の消費電力を低減すると共に、動作速度を向上することが可能になる。
【０１６３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１６４】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
書き込み電流値および抵抗値が異なるｎ個［ｎは２以上の自然数］のＭＴＪ素子を直列接続して２n値のデータを格納するメモリセルを複数含む磁気メモリ装置であって、
前記ｎ個のＭＴＪ素子において、第１書き込み電流値の第１ＭＴＪ素子に対して書き込みを行う第１電流ドライバと、
前記ｎ個のＭＴＪ素子において、前記第１書き込み電流値よりも小さい第２書き込み電流値の第２ＭＴＪ素子に対して書き込みを行う第２電流ドライバと、
複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第２電流ドライバにより前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する制御回路と、
を備えることを特徴とする磁気メモリ装置。
【０１６５】
（付記２）
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子の２個のＭＴＪ素子により４値のデータを格納するようになっており、
前記制御回路は、前記複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第２電流ドライバにより全ての前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する、
ことを特徴とする付記１に記載の磁気メモリ装置。
【０１６６】
（付記３）
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子、並びに、前記第１書き込み電流値と前記第２書き込み電流値の間の第３書き込み電流値の第３ＭＴＪ素子により８値のデータを格納するようになっており、
前記磁気メモリ装置は、さらに、前記第３ＭＴＪ素子に対して書き込みを行う第３電流ドライバを備え、
前記制御回路は、前記複数のアドレスに対応する複数の前記メモリセルにおいて、前記第１電流ドライバにより全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、前記第３電流ドライバにより全ての前記第３ＭＴＪ素子に対するデータ書き込みを行い、さらにその後、前記第２電流ドライバにより全ての前記第２ＭＴＪ素子に対するデータ書き込みを行うように制御する、
ことを特徴とする付記１に記載の磁気メモリ装置。
【０１６７】
（付記４）
前記制御回路は、
前記複数のアドレスに対して、前記各電流ドライバの切り換え回数が最小となるように、入力するデータおよびアドレスを変換して出力する入出力インターフェイス回路を含む、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の磁気メモリ装置。
【０１６８】
（付記５）
前記各メモリセルにおけるそれぞれのＭＴＪ素子は、磁化方向が固定の第１磁性体層と、磁化方向が可変の第２磁性体層と、前記第１磁性体層および前記第２磁性体層の間に設けられた絶縁層を含む、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の磁気メモリ装置。
【０１６９】
（付記６）
前記各メモリセルにおけるそれぞれのＭＴＪ素子は、それぞれ同じ構造で異なる面積を有する、
ことを特徴とする付記５に記載の磁気メモリ装置。
【０１７０】
（付記７）
前記磁気メモリ装置は、前記各メモリセルにおけるそれぞれのＭＴＪ素子に電流を注入し、磁化の方向を制御してデータを格納するスピン注入型ＭＲＡＭである、
ことを特徴とする付記５または付記６に記載の磁気メモリ装置。
【０１７１】
（付記８）
前記磁気メモリ装置は、前記各メモリセルにおけるそれぞれのＭＴＪ素子に磁界を与え、磁化の方向を制御してデータを格納する磁界書き換え型ＭＲＡＭである、
ことを特徴とする付記５または付記６に記載の磁気メモリ装置。
【０１７２】
（付記９）
書き込み電流値および抵抗値が異なるｎ個［ｎは２以上の自然数］のＭＴＪ素子を直列接続して２n値のデータを格納するメモリセルを複数含む磁気メモリ装置のデータ書き込み方法であって、
複数のアドレスに対応する複数の前記メモリセルにおいて、前記ｎ個のＭＴＪ素子における第１書き込み電流値の第１ＭＴＪ素子に対する書き込みを行った後、
前記第１書き込み電流値よりも小さい第２書き込み電流値の第２ＭＴＪ素子に対する書き込みを行う、
ことを特徴とする磁気メモリ装置のデータ書き込み方法。
【０１７３】
（付記１０）
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子の２個のＭＴＪ素子により４値のデータを格納するようになっており、
前記複数のアドレスに対応する複数の前記メモリセルにおいて、全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、全ての前記第２ＭＴＪ素子に対するデータ書き込みを行う、
ことを特徴とする付記９に記載の磁気メモリ装置のデータ書き込み方法。
【０１７４】
（付記１１）
前記各メモリセルは、それぞれ前記第１ＭＴＪ素子および前記第２ＭＴＪ素子、並びに、前記第１書き込み電流値と前記第２書き込み電流値の間の第３書き込み電流値の第３ＭＴＪ素子により８値のデータを格納するようになっており、
前記複数のアドレスに対応する複数の前記メモリセルにおいて、全ての前記第１ＭＴＪ素子に対するデータ書き込みを行った後、全ての前記第３ＭＴＪ素子に対するデータ書き込みを行い、さらにその後、全ての前記第２ＭＴＪ素子に対するデータ書き込みを行う、
ことを特徴とする付記９に記載の磁気メモリ装置のデータ書き込み方法。
【０１７５】
（付記１２）
前記各メモリセルにおけるそれぞれのＭＴＪ素子は、磁化方向が固定の第１磁性体層と、磁化方向が可変の第２磁性体層と、前記第１磁性体層および前記第２磁性体層の間に設けられた絶縁層を含む、
ことを特徴とする付記９乃至付記１１のいずれか１項に記載の磁気メモリ装置のデータ書き込み方法。
【０１７６】
（付記１３）
前記各メモリセルにおけるそれぞれのＭＴＪ素子は、それぞれ同じ構造で異なる面積を有する、
ことを特徴とする付記１２に記載の磁気メモリ装置のデータ書き込み方法。
【０１７７】
（付記１４）
前記磁気メモリ装置は、前記各メモリセルにおけるそれぞれのＭＴＪ素子に電流を注入し、磁化の方向を制御してデータを格納するスピン注入型ＭＲＡＭである、
ことを特徴とする付記１２または付記１３に記載の磁気メモリ装置のデータ書き込み方法。
【０１７８】
（付記１５）
前記磁気メモリ装置は、前記各メモリセルにおけるそれぞれのＭＴＪ素子に磁界を与え、磁化の方向を制御してデータを格納する磁界書き換え型ＭＲＡＭである、
ことを特徴とする付記１２または付記１３に記載の磁気メモリ装置のデータ書き込み方法。
【符号の説明】
【０１７９】
１１，２１    第１ＭＴＪ素子
１２，２２    第２ＭＴＪ素子
１３    中間金属層
２３    第３ＭＴＪ素子
３１    メモリセルアレイ
３２    行デコーダ
３３    列デコーダ
３４    入出力インターフェイス回路
３５    Ｉ／Ｏ制御部
１１１，１２１    第１磁性体層（ピン層）
１１２，１２２    トンネルバリア膜（絶縁層）
１１３，１２３    第２磁性体層（フリー層）
３５１    大電流の駆動回路（第１電流ドライバ，大電流ドライバ：ＷＤ（ＬＳＢ））
３５２    小電流の駆動回路（第２電流ドライバ，小電流ドライバ：ＷＤ（ＭＳＢ））
３５３    中間電流の駆動回路（第３電流ドライバ，中間電流ドライバ：ＷＤ（ＩＳＢ））
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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