(57)【要約】【課題】ＡＣ結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能なデータ再生回路およびデータ伝送装置を提供する。【解決手段】容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、比較電圧を、入力データのマーク率に沿って変化させてコンパレータに供給する比較電圧可変部とを有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と
を有するデータ再生回路。
【請求項２】
上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項１記載のデータ再生回路。
【請求項３】
上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧と第１の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第２の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
請求項２記載のデータ再生回路。
【請求項４】
上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
請求項２記載のデータ再生回路。
【請求項５】
上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項１記載のデータ再生回路。
【請求項６】
上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧と第１の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第２の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
請求項５記載のデータ再生回路。
【請求項７】
上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
請求項５記載のデータ再生回路。
【請求項８】
上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
請求項１記載のデータ再生回路。
【請求項９】
上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ピークホールド部でピークホールドした電圧と記ボトムホールド部でボトムホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する平均値化部と、を有する
請求項８記載のデータ再生回路。
【請求項１０】
上記平均値化部は、
データがない区間がロー（Ｌ）の入力フォーマットには、上記平均値にプラスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
請求項９記載のデータ再生回路。
【請求項１１】
上記平均値化部は、
データがない区間がハイ（Ｈ）の入力フォーマットには、上記平均値にマイナスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
請求項９記載のデータ再生回路。
【請求項１２】
上記入力データは、
データがない区間がハイ（Ｈ）またはロー（Ｌ）に固定されている
請求項１記載のデータ再生回路。
【請求項１３】
一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、
上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第１の送受信部と、
上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第１の送受信部から伝送された送信データを受信する第２の送受信部と、を有し、
上記第１の送受信部は、
選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、
上記第２の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、
上記データ再生回路は、
容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、
上記第２の送受信部は、
上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、
上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する
データ伝送装置。
【請求項１４】
上記第１の送受信部の上記信号受信部は、
上記第２の送受信部から上記伝送路を介して伝送される正相または逆相の片相信号、正相および逆相の両相信号を受信して、受信信号の電圧差に応じて片相信号および両相信号を分離して判別し、判別結果に応じて上記送信データまたは参照クロック信号を選択するように上記選択制御信号を生成して上記出力回路に出力し、
上記第２の送受信部は、
上記クロック再生回路で生成したクロック信号の周波数が上記伝送路の信号周波数と異なるとき、上記伝送路に要求信号を片相信号または同相信号として上記伝送路に出力し、
生成したクロック信号の周波数が上記伝送路の信号周波数に相当する場合には、所定のデータを両相信号または片相信号として上記伝送路に出力し、
上記片相信号および上記両相信号を同時並列的に上記伝送路に伝送可能である
請求項１３記載のデータ伝送装置。
【請求項１５】
上記第２の送受信部は、
上記要求信号を片相信号または同相信号として上記伝送路に出力し、
所定のデータを両相信号として上記伝送路に出力し、
上記第１の送受信部の上記信号受信部は、
受信信号の差電圧が閾値より大きい場合には、片相信号を受信し参照クロックの要求信号を受信したと判別して、上記送信データに代えて上記要求信号を選択するように上記選択制御信号を上記出力回路に出力し、
受信信号の差電圧が閾値以下の場合には、両相信号を受信したと判別して、上記送信データを選択するように上記選択制御信号を上記出力回路に出力する
請求項１４記載のデータ伝送装置。
【請求項１６】
上記第１の送受信部の信号受信部は、
片相信号を受信したと判別して参照クロックを選択するように上記選択制御信号を生成した場合、上記同相信号が検出された場合であっても、上記データ再生回路で再生したデータの出力を停止する
請求項１５記載のデータ伝送装置。
【請求項１７】
上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項１３から１６のいずれか一に記載のデータ伝送装置。
【請求項１８】
上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項１３から１６のいずれか一に記載のデータ伝送装置。
【請求項１９】
上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
請求項１３から１６のいずれか一記載のデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば伝送路を介してデータが入力されるデータ再生回路およびそれを用いたデータ伝送装置に関するものである。
【背景技術】
【０００２】
シリアルデータ伝送は、一本もしくは一対の伝送媒体で信号を伝送することができるので、省スペース性に優れ、また、多芯の信号伝送路で信号を伝送するときに生じるデータ間のスキュー（タイミングずれ）の問題がないので、長距離のデータ伝送に適している。
【０００３】
特許文献１および２には、下りデータと上り同相信号である参照クロック要求信号を同時に伝送するデータ伝送装置が記載されている。
このデータ伝送装置によれば、回路構成の簡単化および伝送路の省スペース化を図れ、広範囲なデータ伝送レートに対応でき、簡単な回路構成で高速なデータ伝送および参照クロック要求信号の伝送を実現できる利点がある。
【０００４】
このデータ伝送装置には、伝送路を伝送された上り同相信号を検出し、コンパレータにおける検出信号と参照電圧との比較結果に応じて、データを再生するデータ再生回路が設けられている。
【０００５】
図１は、コンパレータを用いたデータ再生回路の一般的な構成例を示す図である。
図２は、図１のデータ再生回路のタイミングチャートである。
図１のデータ再生回路１は、入力電圧（データ）ＶＩＮと参照電圧ＶＲＥＦを入力とするコンパレータ２により構成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０-１４５４３６号公報
【特許文献２】特開平１１-９８１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述したデータ再生回路１は、一般的なシステムでは問題にはならないが、システムによっては、他電源等とのショート問題の回避や、システムの多様化等のため、図３に示すように、キャパシタＣ１によるＡＣ結合が必要になることがある。
【０００８】
図３は、ＡＣ結合を適用したデータ再生回路の基本構成を示す図である。
図４は、図３のデータ再生回路のタイミングチャートである。
図３のデータ再生回路１Ａにおいて、キャパシタＣ１による容量結合後の入力データＶＩＮ’の入力ラインにはバイアス回路３が接続されている。
【０００９】
このＡＣ結合を適用したデータ再生回路１Ａにおいて、容量結合後の入力データＶＩＮ’は、図４のタイミング図に示したように、ＤＣ情報を失うため、ＤＣ値が変動してしまう。
そのため、一定の参照電圧ＶＲＥＦを比較電圧としたコンパレータ２の出力ＶＯＵＴから得られる再生データにエラーが発生してしまう。
【００１０】
図５は、入力データのマーク率が極端な例を示す図である。
図５は、さらに入力データのマーク率が極端な例を示しているが、この場合、一層、データ再生が困難になることがわかる。
【００１１】
ここまで説明したデータ再生について、後段において、失われたＤＣ側成分を再生する方法として、ＱＦＢ（Quantized Feedback)という技術がある。
この技術では、構成が複雑化し、さらにＨＰＦと同等の時定数を持つＬＰＦが必要となるため、ＩＣへの内蔵は非常に困難となる。
【００１２】
また、送信側にて、送信データをバランスコード化しＤＣ変動を抑える方法もある。
しかし、この方法では８Ｂ１０Ｂなどのエンコーダーが必要となり、さらに受信側にもデコーダーが必要となり複雑な構成となってしまう。
【００１３】
また、特許文献１，２に記載のデータ伝送装置において、上り通信をＡＣ結合を介して伝送する場合も、前述した通りデータ再生が困難となる。
【００１４】
本発明は、ＡＣ結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能なデータ再生回路およびデータ伝送装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点のデータ再生回路は、容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部とを有する。
【００１６】
本発明の第２の観点のデータ伝送装置は、一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第１の送受信部と、上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第１の送受信部から伝送された送信データを受信する第２の送受信部と、を有し、上記第１の送受信部は、選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、上記第２の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、上記データ再生回路は、容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、上記第２の送受信部は、上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する。
【発明の効果】
【００１７】
本発明によれば、ＡＣ結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】コンパレータを用いたデータ再生回路の一般的な構成例を示す図である。
【図２】図１のデータ再生回路のタイミングチャートである。
【図３】ＡＣ結合を適用したデータ再生回路の基本構成を示す図である。
【図４】図３のデータ再生回路のタイミングチャートである。
【図５】入力データのマーク率が極端な例を示す図である。
【図６】第１の実施形態に係るデータ再生回路を示す回路図である。
【図７】図６のデータ再生回路のタイミングチャートである。
【図８】第２の実施形態に係るデータ再生回路を示す回路図である。
【図９】図８のデータ再生回路のタイミングチャートである。
【図１０】第３の実施形態に係るデータ再生回路を示す回路図である。
【図１１】第４の実施形態に係るデータ再生回路を示す回路図である。
【図１２】第５の実施形態に係るデータ再生回路を示す回路図である。
【図１３】図１２のデータ再生回路のタイミングチャートである。
【図１４】本実施形態に係るデータ再生回路を適用したデータ伝送装置を示す回路図である。
【図１５】位相比較回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（データ再生回路の第１の構成例）
２．第２の実施形態（データ再生回路の第２の構成例）
３．第３の実施形態（データ再生回路の第３の構成例）
４．第４の実施形態（データ再生回路の第４の構成例）
５．第５の実施形態（データ再生回路の第５の構成例）
６．第６の実施形態（データ伝送装置の構成例）
【００２０】
＜１．第１の実施形態＞
図６は、本第１の実施形態に係るデータ再生回路を示す回路図である。
図７は、図６のデータ再生回路のタイミングチャートである。
【００２１】
本第１の実施形態に係るデータ再生回路１０は、図６に示すように、コンパレータ１１、ピークホールド回路１２、参照電圧源１３、演算増幅器（オペアンプ）１４、加算器１５、バイアス回路１６、および入力ノードＮＤ１０を有する。
そして、データ再生回路１０の入力データＶＩＮの入力段にＡＣ結合用のキャパシタＣ１０が配置されている。
【００２２】
データ再生回路１０において、ピークホールド回路１２、参照電圧源１３、演算増幅器（オペアンプ）１４、および加算器１５により比較電圧（閾値電圧）可変回路２０が形成されている。
【００２３】
コンパレータ１１は、一方の入力に供給される容量結合後に入力ノードＮＤ１０に入力された入力データＶＩＮ’と、他方の入力に供給される閾値としての比較電圧ＶＶＡＲＥＦとの比較結果に応じて出力する再生データＶＯＵＴを得る。
なお、比較電圧ＶＶＡＲＥＦは、第１の参照電圧ＶＲＥＦＰとピークホールドした電圧Ｐ／ＨＯの差分に応じて第１の参照電圧ＶＲＥＦを可変した閾値電圧として加算器１５により得られる。
【００２４】
ピークホールド回路１２は、入力ノードＮＤ１０に入力された入力データＶＩＮ’のピーク値をホールドした電圧Ｐ／ＨＯを生成する。
【００２５】
演算増幅器１４は、非反転入力端子（＋）にピークホールド回路１２でピークホールドした電圧Ｐ／ＨＯが供給され、反転入力端子（−）に参照電圧源１３による第１の参照電圧ＶＲＥＦＰが供給される。
演算増幅器１４は、ピークホールド電圧Ｐ／ＨＯと第１の参照電圧ＶＲＥＦＰとの差分に応じた電圧（信号）Ｖ１４を生成し、この電圧Ｖ１４を加算器１５に出力する。
【００２６】
加算器１５は、基本的な閾値電圧としての第２の参照電圧ＶＲＥＦに演算増幅器１４による電圧Ｖ１４を加算し、その加算電圧を比較電圧ＶＶＡＲＥＦとしてコンパレータ１１の他方の入力に供給する。
【００２７】
本実施形態においては、第２の参照電圧ＶＲＥＦを入力データのマーク率に沿って変化させる。その理由は以下の通りである。
図７のタイミング図には、わかりやすいように、Ｈ（ハイ）データが続いた後にマーク率の低いデータ列に切り替わり、途中で、マーク率の高いデータ列に切り替わるデータ列を用いている。
図７からわかるように、キャパシタＣ１０によるＡＣ結合後の入力データＶＩＮ’はマーク率に応じて、ＤＣ値が大きく変動する。
このため、一定電圧である第２の参照電圧ＶＲＥＦをコンパレータ１１の比較電圧とした場合には、ＤＣ変動の大きいところでエラーを発生してしまう。
そこで、本実施形態においては、第２の参照電圧ＶＲＥＦを入力データのマーク率に沿って変化させる。
【００２８】
本第１の実施形態のデータ再生回路１０においては、まず、入力データＶＩＮ’をピークホールドした電圧Ｐ／ＨＯを生成し、その電圧と第１の参照電圧ＶＲＥＦＰの差分に応じて、コンパレータ１１の比較電圧ＶＶＡＲＥＦを変化させる。
【００２９】
図７に示した例では、たとえばＵＡＲＴ(Universal Asynchronous Receiver Transmitter)のように、データのない区間は“Ｈ”に固定されるものを例としている、
そして、本例ではあらかじめコンパレータ１１の基本的な比較電圧である第２の参照電圧ＶＲＥＦは、低めに設定し、“Ｈ”が再生できるようになっている。
その後、マーク率の低いデータ列が入ってくると、データの開始直後は、ＤＣレベルは下がり、結合容量と内部抵抗の時定数で徐々に上がってくる。
ＵＡＲＴの場合、スタートビットとストップビットが存在するため、マーク率は最小２０％程度〜１００％となり、“Ｈ”が長期間到達しないというケースは存在しない。
【００３０】
本第１の実施形態によれば、ＡＣ結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第１の実施形態によれば、ＡＣ結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
【００３１】
＜２．第２の実施形態＞
図８は、本第２の実施形態に係るデータ再生回路を示す回路図である。
図９は、図８のデータ再生回路のタイミングチャートである。
【００３２】
本第２の実施形態に係るデータ再生回路１０Ａが第１の実施形態に係るデータ再生回路１０と異なる点はる次の通りである。
本データ再生回路１０Ａは、入力データＶＩＮ’のピークホールドではなくボトムホールドした電圧Ｂ／ＨＯと第１の参照電圧ＶＲＥＦＰとの差電圧に応じてコンパレータ１１の閾値電圧である比較電圧ＶＶＡＲＥＦを変化させる。
【００３３】
データ再生回路１０Ａにおいては、演算増幅器１４Ａの反転入力端子（−）にボトムホールド回路１７でボトムホールドした電圧Ｂ／ＨＯが供給され、非反転入力端子（＋）に参照電圧源１３による第１の参照電圧ＶＲＥＦＰが供給される。
【００３４】
データ再生回路１０Ａにおいて、ボトムホールド回路１７、参照電圧源１３Ａ、演算増幅器（オペアンプ）１４、および加算器１５により比較電圧（閾値電圧）可変回路２０Ａが形成されている。
【００３５】
図９のタイミング図には、わかりやすいように、Ｌ（ロー）データが続いた後にマーク率の高いデータ列に切り替わり、途中で、マーク率の低いデータ列に切り替わるデータ列を用いている。
この場合も、図９からわかるように、キャパシタＣ１０によるＡＣ結合後の入力データＶＩＮ’はマーク率に応じて、ＤＣ値が大きく変動する。
このため、一定電圧である第２の参照電圧ＶＲＥＦをコンパレータ１１の比較電圧とした場合には、ＤＣ変動の大きいところでエラーを発生してしまう。
【００３６】
本第２の実施形態のデータ再生回路１０Ａにおいては、まず、入力データＶＩＮ’をボトムホールドした電圧Ｂ／ＨＯを生成し、その電圧と第１の参照電圧ＶＲＥＦＰの差分に応じて、コンパレータ１１の比較電圧ＶＶＡＲＥＦを変化させる。
【００３７】
図９に示した例では、たとえば前述したデータフォーマットと逆でデータのない区間は“Ｌ”に固定されるものを例としている。
そして、本例では、あらかじめコンパレータ１１の基本的な比較電圧である第２の参照電圧ＶＲＥＦは、高めに設定し、“Ｌ”が再生できるようになっている。
その後、マーク率の高いデータ列が入ってくると、データの開始直後は、ＤＣレベルは上がり、結合容量と内部抵抗の時定数で徐々に下がってくる。
ＵＡＲＴの場合、スタートビットとストップビットが存在するため、マーク率は０％〜８０％程度となり、“Ｌ”が長期間到達しないというケースは存在しない。
【００３８】
本第２の実施形態によれば、上述した第１の実施形態と同様に効果を得ることができる。
すなわち、第２の実施形態によれば、ＡＣ結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第２の実施形態によれば、ＡＣ結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
【００３９】
以上、第１の実施形態および第２の実施形態に示したように、データ列のマーク率に応じて、コンパレータ１１の比較電圧を変動させることで、データ列のマーク率によらず安定したデータを再生することが可能となる。
【００４０】
＜３．第３の実施形態＞
図１０は、本第３の実施形態に係るデータ再生回路を示す回路図である。
【００４１】
本第３の実施形態に係るデータ再生回路１０Ｂが第１の実施形態に係るデータ再生回路１０と異なる点はる次の通りである。
本データ再生回路１０Ｂは、オフセット電圧付加部１８によりピークホールド電圧Ｐ／ＨＯに固定のオフセット電圧ＶＯＦＦを単に付加することによりコンパレータ１１の比較電圧ＶＶＡＲＥＦを変動させる。
【００４２】
第１の実施形態では、ピークホールドした電圧と第１の参照電圧ＶＲＥＦPの差電圧に応じて、コンパレータ１１の比較電圧ＶＶＡＲＥＦを生成している。
ただし、データ列のマーク率変動が小さい場合には、本第３の実施形態のように、単にピークホールドした電圧に固定のオフセット電圧ＶＯＦＦを加えるだけでも良い。
【００４３】
データ再生回路１０Ｂおいて、ピークホールド回路１２、およびオフセット電圧付加部１８により比較電圧（閾値電圧）可変回路２０Ｂが形成されている。
【００４４】
本第３の実施形態によれば、上述した第１の実施形態と同様に効果を得ることができる。
【００４５】
＜４．第４の実施形態＞
図１１は、本第３の実施形態に係るデータ再生回路を示す回路図である。
【００４６】
本第４の実施形態に係るデータ再生回路１０Ｃが第２の実施形態に係るデータ再生回路１０Ａと異なる点は次の通りである。
本データ再生回路１０Ｃは、オフセット電圧付加部１８Ｃによりボトムホールド電圧Ｂ／ＨＯに固定のオフセット電圧ＶＯＦＦを単に付加することによりコンパレータ１１の比較電圧ＶＶＡＲＥＦを変動させる。
【００４７】
第２の実施形態では、ボトムホールドした電圧と第１の参照電圧ＶＲＥＦPの差電圧に応じて、コンパレータ１１の比較電圧ＶＶＡＲＥＦを生成している。
ただし、データ列のマーク率変動が小さい場合には、本第４の実施形態のように、単にボトムホールドした電圧に固定のオフセット電圧ＶＯＦＦを加えるだけでも良い。
【００４８】
データ再生回路１０Ｃおいて、ボトムホールド回路１７、およびオフセット電圧付加部１８Ｃにより比較電圧（閾値電圧）可変回路２０Ｃが形成されている。
【００４９】
本第４の実施形態によれば、上述した第１および第２の実施形態と同様に効果を得ることができる。
【００５０】
以上のように、第１の実施形態および第２の実施形態２ともに、ピークホールドもしくは、ボトムホールドした電圧と第１の参照電圧ＶＲＥＦＰの差電圧に応じて、コンパレータ１１の比較電圧ＶＶＡＲＥＦを生成している。
しかし、データ列のマーク率変動が小さい場合には、第３の実施形態または第４の実施形態のように、単にピークホールドもしくは、ボトムホールドした電圧に固定のオフセット電圧ＶＯＦＦを加えるだけでも良い。
【００５１】
＜５．第５の実施形態＞
図１２は、本第５の実施形態に係るデータ再生回路を示す回路図である。
図１３は、図１２のデータ再生回路のタイミングチャートである。
【００５２】
本第５の実施形態に係るデータ再生回路１０Ｄは、基本的に、ピークホールドした電圧Ｐ／ＨＯおよびボトムホールドした電圧Ｂ／ＨＯの平均値をコンパレータ１１の比較電圧ＶＶＡＲＥＦとして生成している。
【００５３】
本データ再生回路１０Ｄでは、ピークホールド回路１２の出力電圧Ｐ／ＨＯとボトムホールド回路１７の出力電圧Ｂ／ＨＯを平均値化およびオフセット電圧付加部１９に入力する。
そして、平均値化およびオフセット電圧付加部１９は、ピークホールドした電圧Ｐ／ＨＯおよびボトムホールドした電圧Ｂ／ＨＯの平均値を求める。
また、本データ再生回路１０では、平均値化およびオフセット電圧付加部１９において、求めた平均値に対してオフセット電圧ＶＯＦＦを加えてコンパレータ１１の比較電圧ＶＶＡＲＥＦとして生成している。
【００５４】
平均値化およびオフセット電圧付加部１９において、たとえばデータが無い区間が“Ｌ“の入力フォーマットには、平均値に＋のオフセット電圧を付加する。
データが無い区間が“Ｈ“の入力フォーマットには、平均値に−のオフセットを付加する。
【００５５】
データ再生回路１０Ｄおいて、ピークホールド回路１２、ボトムホールド回路１７、および平均値化およびオフセット電圧付加部１９により比較電圧（閾値電圧）可変回路２０Ｄが形成されている。
【００５６】
本第５の実施形態においても、ＡＣ結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
【００５７】
＜６．第６の実施形態＞
次に、本実施形態に係るデータ再生回路を適用したデータ伝送装置について説明する。
図１４は、本実施形態に係るデータ再生回路を適用したデータ伝送装置を示す回路図である。
本データ伝送装置１００は、第１の送受信部２００、伝送路３００、および第２の送受信部４００を含んで構成されている。
本第６の実施形態においては、第１の送受信部２００から伝送路３００を介して第２の送受信部４００に伝送される信号を下り信号ＤＳといい、第２の送受信部４００から伝送路３００を介して第１の送受信部２００に伝送される信号を上り信号ＵＳという。
【００５８】
第１の送受信部２００は、第１の送受信部２００における伝送データ／参照クロック信号の出力回路２１０、および上り信号受信部２２０を有している。
第２の送受信部４００は、第２の送受信部４００におけるクロック再生回路３１０および下り信号受信部３３０を有している。
【００５９】
伝送路３００は、一対の信号線ＬＳＧＮ１，ＬＳＧＮ２により構成されている。
伝送路３００は、第１の送受信部２００との接続側の信号線ＬＳＧＮ１，ＬＳＧＮ２に、直流成分を遮断し、交流信号を通過させるＡＣ結合のためのキャパシタＣ１１，Ｃ１２が挿入されている。
伝送路３００は、第２の送受信部４００との接続側の信号線ＬＳＧＮ１，ＬＳＧＮ２に、直流成分を遮断し、交流信号を通過させるＡＣ結合のためのキャパシタＣ２１，Ｃ２２が挿入されている。
さらに、伝送路３００は、第２の送受信部４００の受信部端との接続部に、直流成分を遮断し、交流信号を通過させるＡＣ結合のためのキャパシタＣ３１，Ｃ３２が挿入されている。
【００６０】
データ伝送装置１００においては、基本的に、第１の送受信部２００からＡＣ結合された１対の伝送路３００で高速下り信号を伝送する。そして、データ伝送装置１００は、第２の送受信部４００から参照クロック要求信号およびユーザー信号といった２種類以上の上り信号を同時並列的に伝送することを可能とする。
データ伝送装置１００は、２種類以上の上り信号を、一方を片相（正相または逆相）のみ伝送、他方を両相（正相および逆相）に同相信号を伝送する。
本実施形態のデータ伝送装置１００は、参照クロック要求信号を片相で伝送し、ユーザー信号を両相で伝送する。
上り通信において、第１の送受信部２００の上り信号の受信部では、正相と逆相間の電圧差に応じて、２種類以上の通信を分離する機能を含んで構成される。
【００６１】
ＡＣ結合後のデータは、ＤＣ情報を失うため、伝送できるパルス幅に限界がある。
本実施形態のデータ伝送装置１においては、上り信号ＵＳは下り信号ＤＳと分離するため、下りは差動、そして上りは同相信号を伝送する。
さらに上り信号ＵＳとしては、第２の送受信部４００が非同期時に片相の参照クロック要求信号を伝送し、同期時にユーザーからの制御情報等の両相のユーザー信号を伝送する。
【００６２】
第１の送受信部２００の出力回路２１０は、Ｄ型フリップフロップ２１１、セレクタ２１２、分周器２１３、および差動ドライバー２１４を含んで構成されている。
上り信号受信部２２０は、差電圧検出回路２２１、第１のコンパレータ２２２、同相電圧検出回路２２３、第２のコンパレータ２２４、閾値電圧（比較電圧）可変回路２２５、およびゲート２２６を有する。
そして、同相電圧検出回路２２３、第２のコンパレータ２２４、および閾値電圧（比較電圧）可変回路２２５によりデータ再生回路２３０が形成される。
【００６３】
図１４では、上述したように、データ伝送装置１００の上り通信および下り通信両方の、送信部側、受信部側の両方を示しており、上り通信の受信部側に本実施形態に係るデータ再生回路２３０が配置されている。
伝送路３００上でキャパシタＣ１１，Ｃ１２およびＣ２１，Ｃ２２によりデータ伝送装置１００はＡＣ結合されている。
上り通信は下り通信よりも十分に低速な信号を扱い、さらに、上り通信は同相信号を送り、下り通信は差動信号とすることで、上り下り通信を分離している。
データ伝送装置１００の上り信号受信部２２０では、同相電圧検出回路２２３の加算器２２３１により差動信号をキャンセルし、同相のみを取り出し、さらにＬＰＦ（ローパスフィルタ）２２３２により不要な高周波成分を取り除いている。
そして、同相電圧検出回路２２３の出力電圧ＵＰＤＡＬがコンパレータ２２４および閾値電圧（比較電圧）可変回路２２５に入力される。
本回路を用いることで、上り通信に対して、マーク率の制限、データのバランスコード化が不要となるデータ伝送システムを提供可能となっている。
【００６４】
第１の送受信部２００の各構成および機能に付いて説明する。
出力回路２１０において、フリップフロップ２１１のクロック信号入力端子に、図示しない送信クロック発生回路からの送信クロック信号ＴＣＫが入力され、データ入力端子に図示しない並列／直列変換回路からシリアルの送信データＳＤＡＴＡが入力される。
フリップフロップ２１１は、送信データをクロック信号ＴＣＫのタイミングで順次出力し、この出力データはセレクタ２１２の入力端子Ｔ０に入力される。
【００６５】
分周器２１３は、送信クロック信号ＴＣＫをＮ（Ｎは正整数である）分周して、分周信号を参照クロック信号ＴＣＫ／Ｎとして、セレクタ２１２の入力端子Ｔ１に入力する。
【００６６】
セレクタ２１２は、選択信号端子Ｓに入力された選択制御信号ＲＥＦＲＥＱのレベルに応じて、入力端子Ｔ０または入力端子Ｔ１の何れかに入力された信号を選択して、出力する。
たとえば、選択信号端子ＳにハイレベルＨの選択制御信号が入力されているとき、セレクタ２１２は入力端子Ｔ１に入力された信号を選択して出力する。逆に、選択信号端子ＳにローレベルＬの選択制御信号が入力されているとき、セレクタ２１２は入力端子Ｔ０に入力された信号を選択して出力する。
選択制御信号ＲＥＦＲＥＱは、第１のコンパレータ２２２の出力信号である。
選択制御信号ＲＥＦＲＥＱがハイレベルＨの場合には、参照クロック要求信号を受信したものとして、セレクタ２１２では送信クロック信号の参照クロック信号ＴＣＫ／Ｎが選択される。
選択制御信号ＲＥＦＲＥＱがローレベルＬの場合には、参照クロック要求信号を受信していないものとして、セレクタ２１２では送信データＳＤＡＴＡが選択される。
【００６７】
差動ドライバー２１４は、セレクタ２１２の出力信号を受けて、それに応じて対をなす差動信号を発生し、一対の信号線ＬＳＧＮ１，ＬＳＧＮ２からなる伝送路３００に出力する。
【００６８】
上り信号受信部２２０において、差電圧検出回路２２１は、受信した上り信号ＵＳの正相と逆相間の電圧差を検出して、上り信号ＵＳが参照クロック要求信号か、ユーザー信号であるかを判別する。差電圧検出回路２２１は、判別結果に応じたレベルの信号Ｓ２２１として第１のコンパレータ２２２に出力する。
上り信号ＵＳがユーザー信号の場合、両相の信号であることから、その差電圧はゼロになる。この場合、差電圧検出回路２２１は、ほぼゼロレベルで信号Ｓ２２１を出力する。
上り信号ＵＳが参照クロック要求信号の場合、片相のみのため、正相と逆相間に差電圧が発生する。この場合、差電圧検出回路２２１は、閾値電圧ＤＶＲＥＦ１より高いハイレベルで信号Ｓ２２１を出力する。
【００６９】
第１のコンパレータ２２２は、差電圧検出回路２２１の判別信号Ｓ２２１とあらかじめ設定された閾値電圧ＤＶＲＥＦ１のレベルを比較する。
第１のコンパレータ２２２は、判別信号Ｓ２２１のレベルが閾値電圧ＤＶＲＥＦ１より高い場合には、参照クロック要求信号を受信したものとして、選択制御信号ＲＥＦＲＥＱをハイレベルＨでセレクタ２１２およびゲート２２６に出力する。
第１のコンパレータ２２２は、判別信号Ｓ２２１のレベルが閾値電圧ＤＶＲＥＦ１以下の場合には、参照クロック要求信号を受信していないものとして、選択制御信号ＲＥＦＲＥＱをローレベルＬでセレクタ２１２およびゲート２２６に出力する。
参照クロック要求時は、選択制御信号ＲＥＦＲＥＱがハイレベルＨとなるため、ゲート２２６で上り信号出力ＵＰＤＡＯはマスクされる。
【００７０】
同相電圧検出回路２２３は、伝送路３００に同相信号が印加されたとき、それを検出して、第２のコンパレータ２２４および閾値電圧（比較電圧）可変回路２２５に出力する。
同相電圧検出回路２２３は、上述したように、加算器２２３１により差動信号をキャンセルし、同相のみを取り出し、さらにＬＰＦ２２３２により不要な高周波成分を取り除いている。
【００７１】
閾値電圧（比較電圧）可変回路２２５は、上記第１から第５の実施形態に関連付けて説明した構成を含む。
閾値電圧（比較電圧）可変回路２２５は、データ列のマーク率に応じて、第２のコンパレータ２２４の比較電圧を変動させることで、データ列のマーク率によらず安定したデータを再生することが可能となっている。
ここでは、その詳細な説明は省略する。
【００７２】
第２のコンパレータ２２４は、同相電圧検出回路２２３からの検出信号ＵＰＤＡＬと比較電圧ＶＶＡＲＥＦとを比較して、上りデータＵＰＤＡＯとしてゲート２２６に出力する。
【００７３】
上述したように構成された出力回路２１０において、通常動作時に、伝送路３００に差動信号しか存在せず、差電圧検出回路２２１により、ローレベルの信号Ｓ２２１が出力される。
これにより、第１のコンパレータ２２２からローレベルの選択制御信号ＲＥＦＲＥＱが出力され、セレクタ２１２の選択信号端子Ｓに入力される。
これに応じて、セレクタ２１２により、入力端子Ｔ０に入力された信号が選択される。すなわち、フリップフロップ２１１から出力されたシリアルの送信データＳＤＡＴＡがセレクタ２１２により選択され、伝送路３００に出力される。
【００７４】
一方、第２の送受信部４００において、何らかの原因でＰＬＬ回路の同期がずれたとき、第２の送受信部４００のクロック再生回路４１０により、同相信号である参照クロック信号の要求信号が発生され、伝送路３００に出力される。
これを受けて、第１の送受信部２００の上り信号受信部２２０において、差電圧検出回路２２１により、ハイレベルの検出信号が発生され、第１のコンパレータ２２２からハイレベルの選択制御信号ＲＥＦＲＥＱが出力される。
このハイレベルの選択制御信号ＲＥＦＲＥＱはセレクタ２１２の選択信号端子Ｓに入力される。これに応じて、セレクタ２１２により、入力端子Ｔ１に入力された信号が選択される。
すなわち、分周器２１３から出力された参照クロック信号ＴＣＫ／Ｎがセレクタ２１２により選択され、差動ドライバー２１４を介して伝送路３００に出力される。
【００７５】
第２の送受信部４００のクロック再生回路４１０は、図示のように、電圧制御発振器（ＶＣＯ）４１１、ループフィルタ４１２、位相比較回路（ＰＤ）４１３、周波数比較回路（ＰＦＤ）４１４、および分周器４１５、４１６を有する。
クロック再生回路４１０は、同期検出回路４１７、差動ドライバー４１８、セレクタ４１９、バッファとしての同相ドライバー４２０、およびスイッチ４２１を有する。
なお、分周器４１５の分周比は、第１の送受信部２００における分周器２１３の分周比と同様に設定されている。また、これらの分周回路の分周比がともに１に設定することができる。すなわち、これらの分周器は省略できる。
第１の送受信部２００および第２の送受信部４００にそれぞれ分周器２１３および４１５を設けることにより、参照クロック信号ＲＣＫ（ＴＣＫ/Ｎ）の周波数を低減でき、第２の送受信部４００の周波数比較回路４１４の動作周波数範囲を低減させることができる。
【００７６】
下り信号受信部４３０は、差動レシーバー４３１およびＤ型フリップフロップ４３２を有する。
【００７７】
位相比較回路４１３、周波数比較回路４１４、ループフィルタ４１２およびＶＣＯ４１１により、ＰＬＬ回路４４０が構成されている。
位相比較回路４１３は、差動レシーバー４３１からの受信信号である下り信号ＤＳ（Ｓ４３１）とＶＣＯ４１１からのクロック信号ＬＣＫの位相を比較し、比較結果に応じて、発振制御信号Ｓ４１３を発生し、ループフィルタ４１２に出力する。
【００７８】
図１５は、位相比較回路４１３の一構成例を示す回路図である。
図１５に示すように、本例の位相比較回路４１３は、位相比較器４１３１とロック検出器４１３２により構成されている。
【００７９】
位相比較器４１３１は、ＶＣＯ４１１により発生されたクロック信号ＬＣＫの位相と伝送路３００の伝送信号の位相とを比較して、比較結果に応じて、発振制御信号Ｓ４１３を出力する。
ロック検出器４１３２は、クロック信号ＬＣＫの同期状態を示すロック検出信号Ｓ４１３２を発生し、同期検出回路４１７に出力する。
なお、ロック検出器４１３２は、位相比較回路４１３と別々に設けることもできる。
【００８０】
周波数比較回路４１４は、分周器４１５からの分周信号の周波数と伝送路３００から伝送された参照クロック信号ＴＣＫ／Ｎ（ＲＣＫ）の周波数とを比較して、比較結果に応じて、発振制御信号Ｓ２を出力する。
【００８１】
ループフィルタ４１２は、位相比較回路４１３からの発振制御信号Ｓ４１３もしくは周波数比較回路４１４からの発振制御信号Ｓ４１４の高域成分、ノイズなどを除去し、低域成分のみをＶＣＯ４１１に出力する。
ＶＣＯ４１１は、ループフィルタ４１２からの発振制御信号Ｓ４１２を受けて、これに応じて、クロック信号ＬＣＫの周波数を制御する。
【００８２】
このように構成されたＰＬＬ回路４４０において、ＶＣＯ４１１により、第１の送受信部２００に用いられた送信クロック信号ＴＣＫと同じ周波数を有するクロック信号ＬＣＫ（ＴＣＫ）が得られる。
クロック信号ＬＣＫは、送信クロック信号ＴＣＫの再生信号として、送信データの受信あるいは第２の送受信部４００の同期制御に用いられる。
【００８３】
受信時に、差動レシーバー４３１は伝送路３００より伝送されてきた差動信号を受けて、それに応じて、受信信号Ｓ４３１を生成し、位相比較回路４１３および周波数比較回路４１４、並びにフリップフロップ４３２にそれぞれ出力する。
【００８４】
位相比較回路４１３および周波数比較回路４１４は、イネーブル付きであり、入力されたイネーブル信号のレベルに応じて、動作／非動作状態が設定される。
ここで、位相比較回路４１３および周波数比較回路４１４はともにローイネーブルとする。すなわち、イネーブル信号端子にローレベルの信号が入力されているときのみ動作し、それ以外のとき動作しない。
なお、位相比較回路４１３および周波数比較回路４１４の動作状態を制御するイネーブル信号ＥＮ１およびＥＮ２は差動ドライバー４１８により生成される。また、位相比較回路４１３にあるロック検出器４１３２は、位相比較回路４１３に入力されたイネーブル信号ＥＮ１に関係なく、動作状態に設定されている。
【００８５】
通常動作時に、差動ドライバー４１８により、それぞれローレベルのイネーブル信号ＥＮ１およびハイレベルのイネーブル信号ＥＮ２が生成されるので、位相比較回路４１３のみが動作状態に設定され、周波数比較回路４１４は非動作状態に設定される。
【００８６】
第２の送受信部４００において、初期化状態または通常受信動作時に、何らかの原因でＶＣＯ４１１により生成されたクロック信号ＬＣＫの周波数は第１の送受信部２００に用いられているクロック信号ＴＣＫの周波数と大きくずれることがある。
このとき、位相比較回路４１３に設けられているロック検出器４１３２により、周波数ずれを示す、たとえば、ハイレベルのロック検出信号が発生され、同期検出回路４１７に出力される。
【００８７】
同期検出回路４１７は、ロック検出器４１３２からのロック検出信号Ｓ４１３２に応じて、同期制御信号ＬＯＣＫ（Ｓ４１７）を発生する。
たとえば、同期検出回路４１はロック検出器４１３２からハイレベルのロック検出信号Ｓ４１３２が受けたとき、ハイレベルＨの同期制御信号ＬＯＣＫを発生し、差動ドライバー４１８、セレクタ４１９、およびスイッチ４２１にそれぞれ出力する。
なお、同期制御信号ＬＯＣＫは、たとえば、一定の時間幅を有するパルス信号である。
【００８８】
同期制御信号ＬＯＣＫを受けて、差動ドライバー４１８が、ハイレベルのイネーブル信号ＥＮ１とローレベルのイネーブル信号ＥＮ２を発生し、それぞれ位相比較回路４１３および周波数比較回路４１４に出力する。
これを受けて、位相比較回路４１３は非動作状態に設定され、周波数比較回路４１４は動作状態に設定される。
【００８９】
セレクタ４１９は、選択信号端子Ｓに供給される同期検出回路４１７による同期制御信号ＬＯＣＫがハイレベルＨの場合には、同期がとれているものとして上り信号ＵＳ２としてのユーザー信号を選択し、同相ドライバー４２０に出力する。
セレクタ４１９は、同期制御信号ＬＯＣＫがローレベルＬの場合には、同期がとれていないものとして、クロック信号ＬＣＫを分周器４１５，４１６で分周した上り信号ＵＳ１としての参照クロック要求信号を選択し、同相ドライバー４２０に出力する。
【００９０】
ユーザー信号は、たとえばＵＡＲＴのように、データのないときは“Ｈｉｇｈ”に固定されているデータを想定している。上り信号受信部２２０の第２のコンパレータ２２４の比較電圧ＶＶＡＲＥＦは、上述したように可変制御されるが、基本的に低めに設定され、Ｈｉｇｈが認識できるようになっている。
データのないときが“Ｌｏｗ”である場合には、逆に比較電圧ＶＶＡＲＥＦは高めに設定し、Ｌｏｗが認識できるようにする。
参照クロック要求信号は、ＰＬＬ回路４４０内のＶＣＯ４１１の出力を分周したクロック信号である。このクロック信号は非同期時にはＶＣＯ４１１の自走クロックとなる。
【００９１】
同相ドライバー４２０により、同相信号が発生され、伝送路３００に出力する。
このとき、同期制御信号ＬＯＣＫがハイレベルＨの場合にスイッチ４２１がオンし、セレクタ４１９で選択されたユーザー信号が両相（正相および逆相）として伝送路３００に伝送される。
このとき、伝送路３００を構成する一対の信号線の平均電圧がハイレベル、たとえば、１Ｖに保持される。
同期制御信号ＬＯＣＫがローレベルＬの場合にスイッチ４２１がオフし、セレクタ４１９で選択された参照クロック要求信号が片相（正相もしくは逆相）として伝送路３００に伝送される。
【００９２】
伝送路３００に片相の信号が出力されているとき、第１の送受信部２００の上り信号受信部２２０において、差電圧検出回路２２１によりハイレベルの検出信号Ｓ２２１が出力される。その結果、第１のコンパレータ２２２によりハイレベルの選択制御信号ＲＥＦＲＥＱが出力される。
これに応じて、セレクタ２１２により、分周器２１３からの参照クロックＴＣＫ／Ｎ（ＲＣＫ）が選択され、差動ドライバー２１４を介して、伝送路３００に出力される。
この参照クロック要求時は、選択制御信号ＲＥＦＲＥＱがハイレベルＨとなるため、ゲート２２６で上り信号出力ＵＰＤＡＯはマスクされる。
【００９３】
第２の送受信部４００の下り信号受信部４３０において、差動レシーバー４３１により、参照クロックＴＣＫ／Ｎ（ＲＣＫ）に同期した受信信号Ｓ４３１が出力される。
この信号は、ローレベルのイネーブル信号ＥＮ２により動作状態に設定されている周波数比較回路４１４に入力される。さらに、ＶＣＯ４１１により出力されたクロック信号ＬＣＫが分周器４１５により、Ｎ分周され、分周信号も周波数比較回路４１４に入力される。
【００９４】
周波数比較回路４１４により、受信信号Ｓ４３１と分周器４１５の分周信号の周波数が比較され、比較結果に応じて、発振制御信号Ｓ４１４が発生され、ループフィルタ４１２に出力される。
ループフィルタ４１２により、周波数比較回路４１４からの発振制御信号Ｓ４１４の高域成分、ノイズなどが除去され、低域成分のみがＶＣＯ４１１に出力される。
そして、ＶＣＯ４１１において、ループフィルタ４１２からの発振制御信号Ｓ４１２に応じて、クロック信号ＬＣＫの周波数が制御される。
【００９５】
このような制御により、分周器４１５からの分周信号と参照クロックＴＣＫ／Ｎ（ＲＣＫ）の周波数が一致するようにＶＣＯ４１１の発振周波数が制御される。
これにより、ＶＣＯ４１１により発生されたクロック信号ＬＣＫの周波数は第１の送受信部２００に用いられている送信クロック信号ＴＣＫの周波数と一致する。
【００９６】
周波数が一致すると、位相比較回路４１３に設けられているロック検出器４１３２により、ハイレベルのロック検出信号Ｓ４１３２が生成され、同期検出回路４１７に出力される。
これに応じて、同期検出回路４１７によりハイレベルの同期制御信号ＬＯＣＫが出力されるので、セレクタ４１９の選択信号が参照クロック要求信号からユーザー信号に切り換わり、同相ドライバー４２０による片相信号の発生が停止される。このとき、スイッチ４２１がオフする。
これにより、第１の送受信部２００の差電圧検出回路２２１により、ローレベルの検出信号Ｓ２２１が出力され、第１のコンパレータ２２２により、ローレベルの選択制御信号ＲＥＦＲＥＱが発生され、セレクタ２１２の選択信号端子Ｓに入力される。
この結果、セレクタ２１２により、伝送路３００への出力信号は、参照クロック信号ＴＣＫ／Ｎから送信データＳＤＡＴＡに切り換えられる。
【００９７】
また、同期制御信号ＬＯＣＫがハイレベルＨの場合にスイッチ４２１がオンし、セレクタ４１９で選択されたユーザー信号が両相（正相および逆相）として伝送路３００に伝送されると、第１の送受信部２００では次のような処理が行われる。
同相電圧検出回路２２３では、伝送路３００に同相信号が印加されたことから、それを検出して、第２のコンパレータ２２４に出力する。
第２のコンパレータ２２４は、同相電圧検出回路２２３からの検出信号ＵＰＤＡＬと、閾値電圧（比較電圧）可変回路２２５で可変された比較電圧ＶＶＡＲＥＦとを比較して、上りデータＵＰＤＡＯとしてゲート２２６を通して出力する。
【００９８】
第２の送受信部４００のクロック再生回路４１０において、差動ドライバー４１８により、ローレベルのイネーブル信号ＥＮ１およびハイレベルのイネーブル信号ＥＮ２が発生され、それぞれ位相比較回路４１３および周波数比較回路４１４に出力される。
これにより、周波数比較回路４１４は非動作状態に切り換えられ、位相比較回路４１３は動作状態に切り換えられる。
【００９９】
すなわち、ＶＣＯ４１１により生成されたクロック信号ＬＣＫの周波数が第１の送受信部２００に用いられ送信クロック信号ＴＣＫの周波数と一致したとき、位相比較回路４１３、ループフィルタ４１２およびＶＣＯ４１１により構成されたＰＬＬ回路が動作する。
そして、ＶＣＯ４１１により生成されたクロック信号ＬＣＫの位相は差動レシーバー４３１から出力された受信信号Ｓ４３１の位相と一致するように制御が行われる。
【０１００】
そして、フリップフロップ４３２により、ＶＣＯ４１１により生成されたクロック信号ＬＣＫのタイミングに応じて、伝送路３００から伝送されてきたデータＳＤＡＴＡが順次出力される。
フリップフロップ４３２の出力データＳＤＡＴＡが第２の送受信部４００にある直列／並列変換回路により、たとえば、ｎビットのデータに変換され、出力される。
【０１０１】
上述した動作により、第１の送受信部２００から送信されたデータが第２の送受信部４００により正確に受信される。
初期化の時または通常データ伝送中にノイズなどの原因で、第２の送受信部４００のクロック信号ＬＣＫの周波数が第１の送受信部２００に用いられている送信クロック信号ＴＣＫの周波数とずれたとき次の処理が行われる。
クロック再生回路４１０により、セレクタ４１９で参照クロック信号ＲＣＫの送信を要求する信号が選択され、同相ドライバー４２０に同相信号が出力されるが、スイッチ４２１がオフであることから、片相信号として伝送路３００に出力される。
第１の送受信部２００の上り信号受信部２２０において、片相信号である参照クロック要求信号が検出され、それに応じて、セレクタ２１２で送信信号が参照クロック信号ＴＣＫ／Ｎ（ＲＣＫ）に切り換えられ、伝送路３００に出力される。
【０１０２】
第２の送受信部４００において、周波数比較回路４１４、ループフィルタ４１２およびＶＣＯ４１１により構成されたＰＬＬ回路により、分周器４１５の分周信号の周波数と参照クロック信号ＲＣＫの周波数と一致するまで発振周波数の制御が行われる。
周波数が一致すると、参照クロック要求信号の発生が停止し、第１の送受信部２００にて送信信号が通常の送信データＳＤＡＴＡに切り換えられる。
これと並行して、クロック再生回路４１０において、位相比較回路４１３、ループフィルタ４１２およびＶＣＯ４１１により構成されたＰＬＬ回路により第１の送受信部２００に用いられている送信クロック信号ＴＣＫと同周波数のクロック信号ＬＣＫが発生される。これに基づき伝送路３００により伝送されてきたデータが受信される。
【０１０３】
以上説明したように、本第６の実施形態によれば、以下の効果を得ることができる。
ＡＣ結合された一対のデータ伝送において、下り通信と合わせて上り通信として２種以上の信号の伝送が可能となる。
すなわち、本実施形態により、ＡＣ結合された伝送路において、簡易な構成で、2種類以上の上り通信を可能とし、システムの多様化に対応できる。
そして、広範囲な転送レートに対応でき、ＰＬＬ回路を素早く送信クロックにロックでき、伝送媒体を増加する必要がなく、簡単な回路構成で有効なクロック再生回路を実現できる。
さらに、ＡＣ結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第２の実施形態によれば、ＡＣ結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
【０１０４】
なお、本技術は以下のような構成をとることができる。
（１）容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と
を有するデータ再生回路。
（２）上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記（１）記載のデータ再生回路。
（３）上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧と第１の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第２の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
上記（２）記載のデータ再生回路。
（４）上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
上記（２）記載のデータ再生回路。
（５）上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記（１）記載のデータ再生回路。
（６）上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧と第１の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第２の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
上記（５）記載のデータ再生回路。
（７）上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
上記（５）記載のデータ再生回路。
（８）上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
上記（１）記載のデータ再生回路。
（９）上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ピークホールド部でピークホールドした電圧と記ボトムホールド部でボトムホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する平均値化部と、を有する
上記（８）記載のデータ再生回路。
（１０）上記平均値化部は、
データがない区間がロー（Ｌ）の入力フォーマットには、上記平均値にプラスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
上記（９）記載のデータ再生回路。
（１１）上記平均値化部は、
データがない区間がハイ（Ｈ）の入力フォーマットには、上記平均値にマイナスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
上記（９）または（１０）記載のデータ再生回路。
（１２）上記入力データは、
データがない区間がハイ（Ｈ）またはロー（Ｌ）に固定されている
上記（１）から（１１）のいずれか一に記載のデータ再生回路。
（１３）一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、
上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第１の送受信部と、
上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第１の送受信部から伝送された送信データを受信する第２の送受信部と、を有し、
上記第１の送受信部は、
選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、
上記第２の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、
上記データ再生回路は、
容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、
上記第２の送受信部は、
上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、
上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する
データ伝送装置。
（１４）上記第１の送受信部の上記信号受信部は、
上記第２の送受信部から上記伝送路を介して伝送される正相または逆相の片相信号、正相および逆相の両相信号を受信して、受信信号の電圧差に応じて片相信号および両相信号を分離して判別し、判別結果に応じて上記送信データまたは参照クロック信号を選択するように上記選択制御信号を生成して上記出力回路に出力し、
上記第２の送受信部は、
上記クロック再生回路で生成したクロック信号の周波数が上記伝送路の信号周波数と異なるとき、上記伝送路に要求信号を片相信号または同相信号として上記伝送路に出力し、
生成したクロック信号の周波数が上記伝送路の信号周波数に相当する場合には、所定のデータを両相信号または片相信号として上記伝送路に出力し、
上記片相信号および上記両相信号を同時並列的に上記伝送路に伝送可能である
上記（１３）記載のデータ伝送装置。
（１５）上記第２の送受信部は、
上記要求信号を片相信号または同相信号として上記伝送路に出力し、
所定のデータを両相信号として上記伝送路に出力し、
上記第１の送受信部の上記信号受信部は、
受信信号の差電圧が閾値より大きい場合には、片相信号を受信し参照クロックの要求信号を受信したと判別して、上記送信データに代えて上記要求信号を選択するように上記選択制御信号を上記出力回路に出力し、
受信信号の差電圧が閾値以下の場合には、両相信号を受信したと判別して、上記送信データを選択するように上記選択制御信号を上記出力回路に出力する
上記（１４）記載のデータ伝送装置。
（１６）上記第１の送受信部の信号受信部は、
片相信号を受信したと判別して参照クロックを選択するように上記選択制御信号を生成した場合、上記同相信号が検出された場合であっても、上記データ再生回路で再生したデータの出力を停止する
上記（１５）記載のデータ伝送装置。
（１７）上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記（１３）から（１６）のいずれか一に記載のデータ伝送装置。
（１８）上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記（１３）から（１６）のいずれか一に記載のデータ伝送装置。
（１９）上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
上記（１３）から（１６）のいずれか一記載のデータ伝送装置。
【符号の説明】
【０１０５】
１０，１０Ａ〜１０Ｄ・・・データ再生回路、１１・・コンパレータ、１２・・・ピークホールド回路、１３・・・参照電圧源、１４・・・演算増幅器（オペアンプ）、１５・・・加算器、１６・・・バイアス回路、１７・・・ボトムホールド回路、１８・・・オフセット電圧付加部、１９・・・平均値化およびオフセット付加部、２０，２０Ａ〜２０Ｄ・・・比較電圧（閾値）可変回路、Ｃ１０・・・キャパシタ、ＮＤ１０・・・入力ノード、１００・・・データ伝送装置、２００・・・第１の送受信部、２１０・・・第１の送受信部の出力回路、２１１・・・フリップフロップ、２１２・・・セレクタ、２１３・・・分周器、２１４・・・差動ドライバー、２２０・・・上り信号受信部、２２１・・・差電圧検出回路、２２２・・・第１のコンパレータ、２２３・・・同相電圧検出回路、２２４・・・第２のコンパレータ、２２５・・・比較電圧（閾値）可変回路、２２６・・・ゲート、２３０・・・データ再生回路、３００・・・伝送路、４００・・・第２の送受信部、４１０・・・クロック再生回路、４１１・・・電圧制御発振器（ＶＣＯ）、４１２・・・ループフィルタ、４１３・・・位相比較回路、４１４・・・周波数比較回路、４１５，４１６・・・分周器、４１７・・・同期検出回路、４１８・・・差動ドライバー、４１９・・・セレクタ、４２０・・同相ドライバー、４２１・・・スイッチ、４３０・・・下り信号受信部、４３１・・・差動レシーバー、４３２・・・フリップフロップ、４３０・・・ＰＬＬ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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