(57)【要約】【課題】占有面積を小さくすることが可能なＥＳＤ保護回路およびこれを備えた半導体装置を提供する。【解決手段】容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、トリガ回路に並列に接続されると共に、制御電極がトリガ回路の出力端に接続された保護トランジスタとを備え、トリガ回路は、容量素子としてＭＩＳキャパシタを有し、抵抗素子はＭＩＳキャパシタの上部電極により構成されているＥＳＤ保護回路。【選択図】図３
2013120815.tif 000002
【特許請求の範囲】
【請求項１】
容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、
前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタと
を備え、
前記トリガ回路は、前記容量素子としてＭＩＳキャパシタを有し、前記抵抗素子は前記ＭＩＳキャパシタの上部電極により構成されている
ＥＳＤ保護回路。
【請求項２】
前記上部電極は、半導体により構成されている
請求項１記載のＥＳＤ保護回路。
【請求項３】
前記上部電極は、ｐ型シリコンにより構成されている
請求項２記載のＥＳＤ保護回路。
【請求項４】
前記上部電極は、シリサイドを含まずｐ型シリコンのみにより構成されている
請求項３記載のＥＳＤ保護回路
【請求項５】
前記ＭＩＳキャパシタの下部電極は、ｎ型にドーピングされている
請求項１記載のＥＳＤ保護回路。
【請求項６】
前記上部電極は、二つの端子を有し、前記二つの端子の間の部分が前記抵抗素子となっている
請求項１記載のＥＳＤ保護回路。
【請求項７】
前記抵抗素子の平面形状は、蛇行形状である
請求項６記載のＥＳＤ保護回路。
【請求項８】
二つの電源線の間に接続された内部回路を保護するＥＳＤ保護回路を備え、
前記ＥＳＤ保護回路は、
容量素子および抵抗素子を含むと共に前記二つの電源線の間に接続されたトリガ回路と、
前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタと
を備え、
前記トリガ回路は、前記容量素子としてＭＩＳキャパシタを有し、前記抵抗素子は前記ＭＩＳキャパシタの上部電極により構成されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、外部接続端子に対する静電気放電（Electrostatic Discharge；ＥＳＤ）による電圧の急上昇（以下、高電圧パルス）から内部回路を保護するＥＳＤ保護回路、およびこれを備えた半導体装置に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路では、ＥＳＤが原因で外部接続端子に高電圧パルスが発生した場合、内部回路が破壊されることを防ぐ目的でＥＳＤ保護回路が設けられる。例えば非特許文献１には、抵抗素子Ｒと容量素子Ｃとを用いて保護用ＭＯＳトランジスタをトリガする、ＲＣトリガードＭＯＳと呼ばれるＥＳＤ保護回路が記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】C. A. Torres et al; “Modular, Portable, and Easily Simulated ESD Protection Networks for Advanced CMOS Technologies”, Electrical Overstress/Electrostatic Discharge Symposium, September 11-13. Symposium Proceedings, P.81-94, Fig. 1.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＲＣトリガードＭＯＳ型のＥＳＤ保護回路では、抵抗素子Ｒと容量素子Ｃとを別個に設けており、これらの合計占有面積が大きくなっていた。
【０００５】
本開示の目的は、占有面積を小さくすることが可能なＥＳＤ保護回路およびこれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本開示によるＥＳＤ保護回路は、容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、トリガ回路に並列に接続されると共に、制御電極がトリガ回路の出力端に接続された保護トランジスタとを備え、トリガ回路は、容量素子としてＭＩＳキャパシタを有し、抵抗素子はＭＩＳキャパシタの上部電極により構成されているものである。
【０００７】
本開示による半導体装置は、二つの電源線の間に接続された内部回路を保護するＥＳＤ保護回路を備え、ＥＳＤ保護回路は、上記本開示によるＥＳＤ保護回路により構成されたものである。
【０００８】
本開示のＥＳＤ保護回路、または本開示の半導体装置では、静電気放電による正の高電圧パルスが一方の電源線に印加されると、容量素子および抵抗素子を含むトリガ回路により、保護トランジスタがオン（導通状態）とされる。これにより、一方の電源線に発生した高電圧はチャネル電流により他方の電源線に逃がされ、内部回路は保護される。
【０００９】
ここでは、トリガ回路が、容量素子としてＭＩＳキャパシタを有し、抵抗素子はＭＩＳキャパシタの上部電極により構成されているので、従来のように容量素子と抵抗素子とを別個に設けた場合に比べて占有面積が削減される。
【発明の効果】
【００１０】
本開示のＥＳＤ保護回路、または本開示の半導体装置によれば、ＥＳＤ保護回路のトリガ回路において、容量素子としてＭＩＳキャパシタを設け、抵抗素子をＭＩＳキャパシタの上部電極により構成するようにしたので、トリガ回路の容量素子と抵抗素子とを一体化し、占有面積を小さくすることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係るＥＳＤ保護回路を有する半導体装置の回路図である。
【図２】図１に示したＥＳＤ保護回路の放電電流特性を表すグラフである。
【図３】図１に示したＥＳＤ保護回路における容量−抵抗一体素子（ＲＣ一体素子）の構成を表す斜視図である。
【図４】図３に示したＲＣ一体素子の上面図である。
【図５】図３に示したＲＣ一体素子の等価回路図である。
【図６】図３に示したＲＣ一体素子を備えたＥＳＤ保護回路の回路図である。
【図７】図６に示したＥＳＤ保護回路の過渡応答を表すグラフである。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本開示の一実施の形態に係る半導体装置の構成を表したものである。この半導体装置１は、電源配線１１とグランド配線１２との間に、内部回路（被保護回路）２０と、ＥＳＤ保護回路３０とを並列に接続したものである。ＥＳＤ保護回路３０は、静電気放電に起因する高電圧パルスから内部回路２０を保護するものであり、保護用ＭＯＳトランジスタ３１と、ＣＭＯＳインバータ回路３２と、容量素子Ｒおよび抵抗素子Ｃを含むトリガ回路３３とを有している。ＥＳＤ保護回路３０は、後述するように抵抗素子Ｒと容量素子Ｃとが保護用ＭＯＳトランジスタ３１をトリガするので、ＲＣトリガードＭＯＳと呼ばれる。本図中ではＣＭＯＳインバータは一段で示しているが、三段などの複数かつ奇数の段数としてもよい。
【００１４】
電源配線１１は、電源端子１１Ａが接続された電源電圧線である。グランド配線１２は、グランド端子１２Ａが接続された基準電圧線である。
【００１５】
保護用ＭＯＳトランジスタ３１は、ＥＳＤに起因する高電圧をグランド配線１２に逃がすためのものであり、電源配線１１とグランド配線１２との間に、トリガ回路３３に並列に接続されている。保護用ＭＯＳトランジスタ３１は、チャネルの導電型がＮ型のトランジスタであり、ドレインが電源配線１１に、ソースがグランド配線１２に接続されている。保護用ＭＯＳトランジスタ３１の基板領域（ｐ型ウェル等）はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。
【００１６】
ＣＭＯＳインバータ回路３２は、電源配線１１とグランド配線１２との間に直列に接続されたＰＭＯＳトランジスタ３２Ｐと、ＮＭＯＳトランジスタ３２Ｎとを有している。ＰＭＯＳトランジスタ３２ＰおよびＮＭＯＳトランジスタ３２Ｎの共通ゲートが、抵抗素子Ｒと容量素子Ｃの間の素子間ノードに接続されている。ＰＭＯＳトランジスタ３２ＰおよびＮＭＯＳトランジスタ３２Ｎの共通ドレイン（ＣＭＯＳインバータ回路３２の出力端）が、保護用ＭＯＳトランジスタ３１のゲート（制御電極）に接続されている。
【００１７】
トリガ回路３３は、電源配線１１とグランド配線１２との間に、抵抗素子Ｒと、容量素子Ｃとを直列に接続したＲＣ直列回路（検出回路）である。抵抗素子Ｒは電源配線１１側に、容量素子Ｃはグランド配線１２側にそれぞれ接続されている。トリガ回路３３は、抵抗素子Ｒと容量素子Ｃとの接続点をＣＭＯＳインバータ回路３２の入力端に接続している。
【００１８】
このＥＳＤ保護回路３０の動作は、以下の通りである。
【００１９】
まず、静電気放電が起こっていない通常の状態では、抵抗素子Ｒに比べて容量素子Ｃの抵抗値が高いため、抵抗素子Ｒと容量素子Ｃとの接続点の電位ＶＲＣはＣＭＯＳインバータ回路３２の閾値電圧より高くなる。従って、ＣＭＯＳインバータ回路３２のＮＭＯＳトランジスタ３２Ｎがオン、ＰＭＯＳトランジスタ３２Ｐがオフとなり、保護用ＭＯＳトランジスタ３１はオフ（非導通状態）となる。
【００２０】
ＥＳＤによる正の高電圧パルスが電源配線１１に印加されると、抵抗素子Ｒと容量素子Ｃとの接続点の電位ＶRCは、容量素子Ｃへの電荷充電のため、電源配線１１の電位に比べて遅れて上昇する。このとき、ＶRCがＣＭＯＳインバータ回路３２の閾値電圧より低い一定期間は、ＣＭＯＳインバータ回路３２のＮＭＯＳトランジスタ３２Ｎがオフ、ＰＭＯＳトランジスタ３２Ｐがオンとなる。これにより、電源配線１１の電圧が保護用ＭＯＳトランジスタ３１のゲートに印加され、上記の一定期間は保護用ＭＯＳトランジスタ３１がオン（導通状態）となり、電源配線１１に発生した高電圧はチャネル電流によりグランド配線１２に逃がされて内部回路２０は保護される。なお、上記の一定期間は、容量素子Ｃの容量値と、抵抗素子Ｒの抵抗値とを掛け合わせた時定数によりおおよそ決定される。
【００２１】
図２は、パルス状のサージを印加するＴＬＰ（Transmission Line Pulse）装置により得られたＥＳＤ保護回路３０の放電電流特性の一例を表したものである。図２において横軸は、電源配線に発生するパルス電圧の波高値（０．０Ｖから７．０Ｖまでの離散値）を表し、縦軸は、そのときに図１の電源配線１１からグランド配線１２に流れる放電電流値を表している。図２において放電電流が立ち上がる電源配線の電圧（約１．０Ｖ）は、パルスが発生したときの電荷量の全てが容量素子Ｃへの充放電のために費やされる状態から、一部がグランド配線１２に流れ始める状態に変化するときの電源配線１１の電圧を表している。
【００２２】
ＲＣトリガードＭＯＳのトリガ回路３３の時定数Ｒ×Ｃ（以下、ＲＣとも表記する。）は、一般的に１μｓ前後に設定されることが多い。これは通常の電源投入時に動作する時間が長くなり過ぎないことなどを考慮して設定される。１μｓのＲ×Ｃを半導体基板上で実現して、なおかつ素子の面積をもっとも小さくするには、抵抗素子Ｒと容量素子Ｃの面積を概ね同等にするのが効率良い。というのは、この二つの素子の面積の積は概ね一定で、その和を小さくするには二つの素子の面積を等しくするのが最も有利だからである。具体例として、抵抗素子Ｒをシート抵抗２５０Ω／□の多結晶シリコンで、容量素子Ｃを４ｆＦ／μｍ2のＭＩＳキャパシタで実現する場合、抵抗素子は幅１μｍ×実効長１０００μｍとして２５０ｋΩに、容量素子Ｃは実効面積を１０００μｍ2とすることで４ｐＦにして、２５０ｋΩ×４ｐＦ＝１μｓのＲＣ時定数が実現される。そして、抵抗素子Ｒの占有面積と容量素子Ｃの占有面積とは、いずれも約１０００μｍ2となる。なお、保護用ＭＯＳトランジスタ３１は、瞬間的に大電流を流すために太いチャネル幅が要求され、１０００μｍを超えることも珍しくない。すなわち、占有面積にして抵抗素子Ｒや容量素子Ｃと同様に数千μｍ2になり得る。
【００２３】
以上から分かるように、ＲＣトリガードＭＯＳ型のＥＳＤ保護回路３０のトリガ回路３３は数千μｍ2以上の面積を占有するので、この面積を削減することはコスト低減に直結する。
【００２４】
本実施の形態は、トリガ回路３３の抵抗素子Ｒと容量素子Ｃとを一体化することにより、ＲＣトリガードＭＯＳ型ＥＳＤ保護回路３０のトリガ回路３３の占有面積を削減するようにしたものである。以下、そのための構成について説明する。
【００２５】
具体的には、図３に示したように、トリガ回路３３は、容量素子ＣとしてＭＩＳキャパシタ３５を有し、抵抗素子Ｒは、このＭＩＳキャパシタ３５の上部電極３５Ｃにより構成されている。これにより、このＥＳＤ保護回路３０およびこれを備えた半導体装置１では、トリガ回路３３ひいてはＥＳＤ保護回路３０の占有面積を小さくすることが可能となっている。
【００２６】
容量素子Ｃは、シリコン（Ｓｉ）基板のｐウェルまたはｎウェルよりなる下部電極３５Ａの上に、ゲート酸化膜３５Ｂを間にして、上部電極３５Ｃを積層したＭＩＳキャパシタ３５である。抵抗素子Ｒは、このＭＩＳキャパシタ３５の上部電極３５Ｃにより構成されている。すなわち、容量素子Ｃと抵抗素子Ｒとは、ＭＩＳキャパシタ３５に一体化され、容量−抵抗一体素子（以下、ＲＣ一体素子という。）３４を構成している。
【００２７】
上部電極３５Ｃは、例えば、金属または半導体により構成されている。中でも、多結晶シリコンなどの半導体により構成されていることが好ましく、ｐ型多結晶シリコンにより構成されていればより好ましい。理由については後述する。
【００２８】
また、上部電極３５Ｃは、低抵抗化を抑えるために、シリサイドを含まずｐ型多結晶シリコンのみにより構成されていることが好ましい。
【００２９】
下部電極３５Ａは、ｎ型にドーピングされていることが好ましい。理由については後述する。
【００３０】
図４は、図３に示したＲＣ一体素子３４を、上部電極３５Ｃ（抵抗素子Ｒ）側から見た平面構成を表したものである。上部電極３５Ｃは、例えば、二つの端子（図示せず）を有し、この二つの端子の間の部分が抵抗素子Ｒとなっている。抵抗素子Ｒは、抵抗を高くするため細長い線により構成され、その平面形状は、細線を折り返した蛇行形状であることが好ましい。
【００３１】
このように抵抗素子Ｒと容量素子Ｃとを一体化した場合、等価回路は図５のように表される。そして、ＲＣ一体素子３４の端部（図５中の出力ノード）における実質的なＲＣ遅延は、上部電極３５Ｃの総抵抗をＲ、ＭＩＳキャパシタ部分３５の総容量をＣとすると、概ねＲＣ÷２に相当する。
【００３２】
従って、例えば、上記の説明で例示したのと同じ１μｓの時定数を得るためには、上記の説明で示した抵抗素子Ｒと容量素子Ｃとを別個に形成する場合に比べて、おおざっぱに言って約２倍のＲＣが必要になる。従って、ＲＣ一体素子３４の抵抗素子Ｒを形成する多結晶シリコンのシート抵抗を２５０Ω／□、容量密度を４ｆＦ／μｍ2、と上記の説明の前提と同じ数字を用いた場合、寸法を幅１ｕｍ、長さ１４１４ｕｍ（≒１０００×√２）とすることで、ＲＣ一体素子３４の上部電極３５Ｃの抵抗が約３５４ｋΩ、ＭＩＳキャパシタ３５の総容量が５．６６ｐＦとなり、実質的なＲＣ遅延が３５４ｋΩ×５．６６ｐＦ÷２＝１μｓとなる。
【００３３】
すなわち、上述したように抵抗素子Ｒと容量素子Ｃとを別個に形成する場合には、抵抗素子Ｒと容量素子Ｃとがそれぞれ約１０００μｍ2を占有し、合計面積が２０００μｍ2となるのに対し、ＲＣ一体素子３４の場合には約１４１４μｍ2に抑えることが可能となる。よって、ＲＣトリガードＭＯＳ型ＥＳＤ保護回路３０において、占有面積が大きい抵抗素子Ｒおよび容量素子Ｃを、より小さい面積（〜約１／√２倍すなわち約０．７倍）で実現することが可能になる。
【００３４】
実際に、図６に示したようにＲＣ一体素子３４の出力ノードをインバータ３２経由で保護ＭＯＳトランジスタ３１を駆動する際の、出力ノードおよび保護ＭＯＳトランジスタ３１のゲート電位を計算した例を図７に示す。比較のために、２５０ｋΩの抵抗素子Ｒと４ｐＦの容量素子Ｃとを別個に用いる従来構成の場合の計算結果も合わせて示してある。
【００３５】
図７から、総抵抗３５４ｋΩ、総容量５．６６ｐＦのＲＣ一体素子３４が、ほぼ同等の過渡特性を示すことがわかる。なお、例えば図６中の中間電位３６で示されるノードのように、ＲＣ一体素子３４の途中から電位を取り出せば、ＲＣ遅延がより小さい信号をも取り出すことができ、この反転信号で別の保護ＭＯＳトランジスタを駆動させれば、よりオンする時間すなわち放電時間を短く調整することも可能である。
【００３６】
このようにＭＩＳキャパシタ３５の上部電極３５Ｃを抵抗素子Ｒとして活用するためには、上部電極３５Ｃである多結晶シリコンのドーピング濃度を低くする必要があるが、例として用いている２５０Ω／□程度のシート抵抗であれば容易に実現可能であるし、ドーピング濃度を下げてさらに高抵抗化することも困難ではない。例えば、１６０ｎｍ厚の多結晶シリコン膜で２５０Ω／□のシート抵抗を実現する場合、抵抗率は０．００４Ωｃｍになる。単結晶シリコンにおけるドーピング濃度と抵抗率の関係を目安として用いて０．００４Ωｃｍとなる濃度を求めると、１０19〜１０20／ｃｍ3の不純物濃度となり、これは実現容易な濃度である。また、濃度をこれよりさらに３桁程度まで減らすことも精度良く実現可能である。なお、多結晶シリコンにおけるドーピング濃度と抵抗の関係は、結晶性やウェハプロセス中の熱履歴にも左右されるので、上記見積もりはあくまで目安である。
【００３７】
ここで、ＭＩＳキャパシタ３５の上部電極３５Ｃの濃度を下げた場合のＭＩＳキャパシタ３５の容量特性への影響について触れておく。図５のＲＣ−ＭＯＳ構造においては、ＭＩＳキャパシタ３５の上部電極３５Ｃに正電圧が加えられる場合、すなわちＶｃｃピンに正のサージが入る場合のみを考慮すればよい。負のサージはダイオードによって逃がされるのである。であれば、上部電極３５Ｃを形成する多結晶シリコンをｐ型とすれば、ここに正電圧が印加された場合にゲート酸化膜３５Ｂに近い領域に正孔が蓄積した状態となるので、多結晶シリコン中の不純物濃度が低くてもＭＩＳキャパシタ３５の実効的な容量が顕著に低下したりはしない。一方、多結晶シリコンをｎ型にした場合、これが正電圧に印加されると多結晶シリコンのうちゲート酸化膜３５Ｂに近い領域に空乏層が広がってゲート酸化膜３５Ｂの容量に対して直列に空乏層容量が入る形になるので、ＭＩＳキャパシタ３５の実効的な容量が低下して、実効的なＲＣが小さくなり、同じＲＣ値を実現するためにはより大きい面積のＲＣ一体素子３４が必要となる。従って、ＭＩＳキャパシタ３５の上部電極３５Ｃは、ｐ型多結晶シリコンとするのが望ましい。
【００３８】
この半導体装置１は、例えば、次のようにして製造することができる。
【００３９】
本開示の対象として念頭に置いているのは、Ｓｉ基板上に大規模集積回路を作製する上でポピュラーないわゆるＭＯＳプロセスであり、その技術世代・最小加工寸法には特に制限はなく、例えば０．１８ｕｍプロセスから４５ｎｍ以下の最新のプロセスまでを対象とする。本開示の有効性は製造プロセスによって左右されないので、プロセスの詳細には言及しないが、概略を以下に述べておく。
【００４０】
Ｓｉ基板に作製されたウェル上にＭＯＳトランジスタが形成される。素子分離は一般的には浅溝分離（shallow trench isolation, ＳＴＩ）だが、これに限らない。ゲート酸化膜はＳｉＯ２，ＳｉＯＮあるいは金属酸化物を含有するいわゆる高誘電率ゲート絶縁膜からなる。同一基板上で複数水準の膜厚のゲート絶縁膜が用意されるのが一般的であり、高速論理回路部やスタティックランダムアクセスメモリ（ＳＲＡＭ）の領域には薄いゲート絶縁膜が、入出力回路・アナログ回路部には厚いゲート絶縁膜が使われるのが一般的である。先端プロセスで高誘電率ゲート絶縁膜を適用する場合には、厚いゲート絶縁膜はＳｉＯ２上に高誘電率ゲート絶縁膜が積層された構造となるのが一般的である。ゲート電極材料には多結晶シリコンや金属が用いられる。ＭＯＳトランジスタのソースやドレインの表面領域にはコバルトやニッケル等のケイ化物層（シリサイド層）が形成されていて、低抵抗化に貢献していることが多い。ゲート電極の上層部が多結晶シリコンからなる場合には、ここにもコバルトやニッケル等のケイ化物層（シリサイド層）が形成されることが多い。
【００４１】
こういったＭＯＳプロセス技術においては、主要構成素子であるＭＯＳトランジスタ以外にも、抵抗素子や容量素子も必要とされるケースが多く、標準素子あるいはオプション素子として提供される。抵抗素子は、例えば素子分離絶縁膜上に細長い多結晶シリコンを形成することによって得ることができる。容量素子は、ＭＯＳトランジスタからソースとドレインを省くことで簡単に実現される。容量がゲート電圧によって大きく変化しないようにするために下部電極であるシリコン基板領域をウェルやＭＯＳトランジスタのチャネルよりも高濃度にドーピングする、などの工夫が施されることもある。ゲート絶縁膜の膜厚水準を複数用意するＭＯＳプロセスの場合には、容量素子となるＭＩＳキャパシタのゲート絶縁膜には漏れ電流を抑制するために厚い膜厚水準を適用するのが一般的である。
【００４２】
上記のようなＭＯＳプロセスを念頭に置いて、本実施の形態のＲＣ一体素子３４の製造工程について説明する。
【００４３】
ＲＣ一体素子３４は、例えば、容量素子Ｃとして図３に示したようなＭＩＳキャパシタ３５を形成すると共に、このＭＩＳキャパシタ３５の上部電極３５Ｃを構成する多結晶シリコン層を抵抗素子Ｒとすることにより形成することができる。
【００４４】
ここで、上述したＭＯＳプロセス技術では、ＭＯＳトランジスタのソースやドレインの表面、ゲート電極の上層部などに、コバルトやニッケル等のシリサイド層を形成し、このシリサイド層が低抵抗化に寄与するようにしていた。しかしながら、抵抗素子Ｒとなる上部電極３５Ｃの多結晶シリコン層については、シリサイド層が形成されてしまうことは望ましくない。従って、上述したＭＯＳプロセス技術によってＭＯＳトランジスタを形成する工程では、ＲＣ一体素子３４の形成予定領域にケイ化物層（シリサイド層）が形成されないよう、公知の手法によってシリサイド阻害膜（図示せず）などを形成しておくことが望ましい。
【００４５】
ＭＩＳキャパシタ３５の下部電極３５Ａへのドーピングは、ゲートに正バイアスが印加された時の容量を大きくするために、ｎ型とするのが望ましい。しかしながら、通常のウェルやチャネルよりも高濃度にドーピングするのであれば、ｐ型にしても容量のロスは大きくならない。電気的容量を最も大きく取れるのは、ｎ型で高濃度にドーピングする場合である。ただし、ドーピング後にゲート酸化を行うプロセスにおいては、下部電極３５Ａの不純物濃度が高すぎるとゲート酸化時に増速酸化が生じるので膜厚が厚くなり、逆に容量が低下してしまうので、下部電極３５Ａのドーピング濃度には限度がある。
【００４６】
上部電極３５Ｃに多結晶シリコンを用いる場合には、そのドーピングは、ゲートに正バイアスが印加された時の容量が大きくなるように、ｐ型とするのが望ましい。本実施の形態においては、多結晶シリコンを抵抗素子Ｒとしても活用するので、ドーピング濃度を通常のＭＩＳ素子のゲート多結晶シリコンよりも小さく設定する必要があり、ｎ型ドーピングの場合にはゲート空乏化による容量ロスが無視できなくなるので、ｐ型でなければならない。
【００４７】
なお、主要素子であるＭＯＳＦＥＴのゲート電極に金属メタルゲート電極を用いるようなＭＯＳプロセスを適用する場合には、この金属ゲート電極を上部電極３５Ｃとして用いてもよい。抵抗をさらに高くしたい場合には製造工程を追加して、ＲＣ一体素子３４として働くＭＩＳ部分の金属ゲート電極を除去して、ｐ型の多結晶シリコンを形成してもよい。
【００４８】
このように本実施の形態では、トリガ回路３３において、容量素子ＣとしてＭＩＳキャパシタ３５を設け、抵抗素子ＲをＭＩＳキャパシタ３５の上部電極３５Ｃにより構成している。よって、従来のように容量素子Ｃと抵抗素子Ｒとを別個に設けた場合に比べて約１／√２倍すなわち約０．７倍に占有面積を削減することが可能となる。
【００４９】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、トリガ回路３３において抵抗素子Ｒは電源配線１１側に、容量素子Ｃはグランド配線１２側にそれぞれ接続されている場合について説明したが、容量素子Ｃを電源配線１１側に、抵抗素子Ｒをグランド配線１２側にそれぞれ接続した構成も可能である。
【００５０】
例えば、上記実施の形態では、半導体装置１の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【００５１】
なお、本技術は以下のような構成を取ることも可能である。
（１）
容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、
前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタと
を備え、
前記トリガ回路は、前記容量素子としてＭＩＳキャパシタを有し、前記抵抗素子は前記ＭＩＳキャパシタの上部電極により構成されている
ＥＳＤ保護回路。
（２）
前記上部電極は、半導体により構成されている
前記（１）記載のＥＳＤ保護回路。
（３）
前記上部電極は、ｐ型シリコンにより構成されている
前記（２）記載のＥＳＤ保護回路。
（４）
前記上部電極は、シリサイドを含まずｐ型シリコンのみにより構成されている
前記（３）記載のＥＳＤ保護回路
（５）
前記ＭＩＳキャパシタの下部電極は、ｎ型にドーピングされている
前記（１）ないし（４）のいずれか１項に記載のＥＳＤ保護回路。
（６）
前記上部電極は二つの端子を有し、前記二つの端子の間の部分が前記抵抗素子となっている
前記（１）ないし（５）のいずれか１項に記載のＥＳＤ保護回路。
（７）
前記抵抗素子の平面形状は、蛇行形状である
前記（６）記載のＥＳＤ保護回路。
（８）
二つの電源線の間に接続された内部回路を保護するＥＳＤ保護回路を備え、
前記ＥＳＤ保護回路は、
容量素子および抵抗素子を含むと共に前記二つの電源線の間に接続されたトリガ回路と、
前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタと
を備え、
前記トリガ回路は、前記容量素子としてＭＩＳキャパシタを有し、前記抵抗素子は前記ＭＩＳキャパシタの上部電極により構成されている
半導体装置。
【符号の説明】
【００５２】
１…半導体装置、１１…電源配線、１１Ａ…電源端子、１２…グランド配線、１２Ａ…グランド端子、２０…内部回路（被保護回路）、３０…ＥＳＤ保護回路、３１…保護用ＭＯＳトランジスタ、３２…ＣＭＯＳインバータ回路、３３…トリガ回路、３４…容量−抵抗一体素子（ＲＣ一体素子）、３５…ＭＩＳキャパシタ、３５Ａ…下部電極、３５Ｂ…ゲート絶縁膜、３５Ｃ…上部電極、Ｒ…抵抗素子、Ｃ…容量素子。
【図１】
2013120815.tif 000003
【図２】
2013120815.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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