【手続補正書】
【提出日】平成28年1月29日(2016.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高速画像処理のためのモジュールであって、前記モジュールは、
画像を表す複数のアナログ出力を生成する画像センサと、
前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
それぞれのＨＤＤは集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
前記ＨＤＤのそれぞれのチャネルは、
１つのアナログ出力を表す差動信号を調整し、調整された信号を発生させるアナログフロントエンド（ＡＦＥ）であって、スイッチ・アウト・キャパシタを有するプログラマブルゲイン増幅器（ＰＧＡ）を含む前記ＡＦＥと、
前記調整された信号をデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）を有し、前記デジタル信号が、高速画像処理のために供給される、
モジュール。
【請求項２】
前記画像センサが、時間遅延積分（ＴＤＩ）センサを有する請求項１に記載のモジュール。
【請求項３】
前記画像センサが、深紫外線から可視光までの波長範囲を感知するように構成されている請求項１に記載のモジュール。
【請求項４】
前記ＰＧＡが、いつ前記スイッチ・アウト・キャパシタのそれぞれが前記ＰＧＡの入力から切断されるかを決定する複数のコンパレータを有する請求項１に記載のモジュール。
【請求項５】
前記ＡＦＥが、ダイナミックレンジを最適化するためのオフセット制御を有する相関二重サンプリング（ＣＤＳ）回路を更に有する請求項１に記載のモジュール。
【請求項６】
それぞれのチャネルが、前記デジタル信号を受信し、ブラックレベル補正を行うよう構成されたデータフォーマットブロックを更に有する請求項１に記載のモジュール。
【請求項７】
それぞれのチャネルが、前記デジタル信号を受信し、ＬＶＤＳ処理された信号のオフチップデバイスへの伝送を行う低電圧差動信号（ＬＶＤＳ）ブロックを更に有する請求項１に記載のモジュール。
【請求項８】
それぞれのＨＤＤが、較正モード及びテストモードを有効／無効にする制御ブロックを更に有する請求項１に記載のモジュール。
【請求項９】
前記制御ブロックが、それぞれのＡＤＣにランプ信号を供給するランプ波発生器を有する請求項８に記載のモジュール。
【請求項１０】
前記制御ブロックが、所定のランプ関数をそれぞれのチャネルに導入し、前記所定のランプ関数からの偏移について前記ＨＤＤの出力ピンをモニタするよう構成された自己テストロジックを有する請求項８に記載のモジュール。
【請求項１１】
前記制御ブロックは、ＤＣ値をそれぞれのチャネルに導入し、それぞれのチャネル上のノイズについて前記ＨＤＤの出力ピンをモニタするよう構成された自己テストロジックを有する請求項８に記載のモジュール。
【請求項１２】
前記制御ブロックは、既知の信号パターンをそれぞれのチャネルに導入し、前記ＨＤＤの出力ピンをモニタして前記既知の信号パターンの始期及び終期を決定するよう構成された自己テストロジックを有する請求項８に記載のモジュール。
【請求項１３】
それぞれのＨＤＤは、全てのチャネル出力が位相同期される矩形波を供給するように構成されたデータレートマルチプライヤ位相同期回路（ＰＬＬ）を更に有する請求項１に記載のモジュール。
【請求項１４】
それぞれのＨＤＤが、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスするセンサブロックを更に有する請求項１に記載のモジュール。
【請求項１５】
高速画像処理のためのモジュールであって、前記モジュールは、
画像を表す複数のアナログ出力を生成する画像センサと、
前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
前記ＨＤＤのそれぞれのチャネルは、
１つのアナログ出力を調整し、調整された信号を発生させるアナログフロントエンド（ＡＦＥ）と、
前記調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）と、
前記ＡＤＣをバイパスし、オフチップデバイスに前記調整された信号を供給するように結合されたアナログドライバを有するモジュール。
【請求項１６】
前記ＡＦＥは、プログララブルゲイン増幅器（ＰＧＡ）及び相関二重サンプリング（ＣＤＳ）回路を有し、前記ＰＧＡ及び前記ＣＤＳ回路のそれぞれが、切替可能なキャパシタを有する請求項１５に記載のモジュール。
【請求項１７】
前記ＰＧＡは、いつ前記切替可能なキャパシタのそれぞれが前記ＰＧＡの入力から切断されるかを決定する複数のコンパレータを有する請求項１６に記載のモジュール。
【請求項１８】
前記ＣＤＳ回路は、ダイナミックレンジを最適化するオフセット制御を有する請求項１６に記載のモジュール。
【請求項１９】
それぞれのＨＤＤが、前記アナログドライバを有効／無効にするデジタル制御ブロックを更に有する請求項１５に記載のモジュール。
【請求項２０】
前記画像センサが、時間遅延積分（ＴＤＩ）センサを有する請求項１５に記載のモジュール。
【請求項２１】
前記画像センサが、深紫外線から可視光までの波長範囲を感知するように構成されている請求項１５に記載のモジュール。
【請求項２２】
それぞれのチャネルが、前記デジタル信号を受信し、ブラックレベル補正を行うよう構成されたデータフォーマットブロックを更に有する請求項１５に記載のモジュール。
【請求項２３】
それぞれのチャネルが、前記デジタル信号を受信し、ＬＶＤＳ処理された信号のオフチップデバイスへの伝送を行う低電圧差動信号（ＬＶＤＳ）ブロックを更に有する請求項１５に記載のモジュール。
【請求項２４】
それぞれのＨＤＤが、較正モード及びテストモードを有効／無効にする制御ブロックを更に有する請求項１５に記載のモジュール。
【請求項２５】
前記制御ブロックが、それぞれのＡＤＣにランプ信号を供給するランプ波発生器を有する請求項２４に記載のモジュール。
【請求項２６】
それぞれのＨＤＤが、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスするセンサブロックを更に有する請求項１５に記載のモジュール。
【請求項２７】
高速画像処理のためのモジュールであって、前記モジュールは、
画像を表す複数のアナログ出力を生成する画像センサと、
前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
前記ＨＤＤのそれぞれのチャネルが、
１つのアナログ出力を調整するアナログフロントエンド（ＡＦＥ）と、
調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）を有し、
それぞれのＨＤＤが、汎用及びチャネル構成ビットを前記ＨＤＤに供給するレジスタ制御ブロックを更に有し、前記レジスタ制御ブロックは、前記複数のＨＤＤの相互連結を提供するモジュール。
【請求項２８】
前記ＡＦＥは、プログラマブルゲイン増幅器（ＰＧＡ）及び相関二重サンプリング（ＣＤＳ）回路を有し、前記ＰＧＡ及び前記ＣＤＳ回路のそれぞれは、切替可能なキャパシタを有する請求項２７に記載のモジュール。
【請求項２９】
前記ＰＧＡは、いつ前記切替可能なキャパシタのそれぞれが前記ＰＧＡの入力から切断されるかを決定する複数のコンパレータを有する請求項２８に記載のモジュール。
【請求項３０】
前記ＣＤＳ回路は、ダイナミックレンジを最適化するオフセット制御を有する請求項２８に記載のモジュール。
【請求項３１】
前記画像センサが、時間遅延積分（ＴＤＩ）センサを有する請求項２７に記載のモジュール。
【請求項３２】
前記画像センサが、深紫外線から可視光まで波長範囲を感知するよう構成されている請求項２７に記載のモジュール。
【請求項３３】
それぞれのチャネルが、前記デジタル信号を受信し、ブラックレベル補正を行うよう構成されたデータフォーマットブロック更に有する請求項２７に記載のモジュール。
【請求項３４】
それぞれのチャネルが、前記デジタル信号を受信し、ＬＶＤＳ処理された信号のオフチップデバイスへの伝送を行う低電圧差動信号（ＬＶＤＳ）ブロックを更に有する請求項２７に記載のモジュール。
【請求項３５】
それぞれのＨＤＤが、較正モード及びテストモードを有効／無効にする制御ブロックを更に有する請求項２７に記載のモジュール。
【請求項３６】
前記制御ブロックが、それぞれのＡＤＣにランプ信号を供給するランプ波発生器を有する請求項３５に記載のモジュール。
【請求項３７】
それぞれのＨＤＤが、デジタル入力電圧、内部チップ電圧、周辺チップ電圧及び温度センサ電圧に選択的にアクセスするセンサブロックを更に有する請求項２７に記載のモジュール。
【請求項３８】
高速画像処理のためのシステムであって、前記システムは複数のモジュールを備え、それぞれのモジュールは、
画像を表す複数のアナログ出力を生成する画像センサと、
前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）を備え、
それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
前記ＨＤＤのそれぞれのチャネルが、
１つのアナログ出力を調整するアナログフロントエンド（ＡＦＥ）と、
調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）を備え、
前記複数のＨＤＤは、汎用及びチャネル構成ビットを前記複数のＨＤＤに選択的に供給するように接続される、
システム。
【請求項３９】
前記画像センサ及び前記複数のＨＤＤを固定するためのパッケージを更に有し、前記画像センサ及び前記複数のＨＤＤは、ワイヤーボンディングを用いて結合され、前記パッケージは、パッケージ内蔵キャパシタを有する請求項３８に記載のシステム。
【請求項４０】
前記複数のＨＤＤと関係して動作する、画素ゲートドライバ回路およびタイミングおよびシリアルドライブ回路の少なくとも一方を複数さらに有する請求項１に記載のモジュール。
【請求項４１】
前記画素ゲートドライバ回路は、正弦波形を提供する請求項４１に記載のモジュール。
【請求項４２】
前記タイミングおよびシリアルドライブ回路は、ＡＤＣ同期をさらに有する請求項４１に記載のモジュール。
【請求項４３】
前記複数のＨＤＤと関係して動作する、デジタル後処理のための複数の回路をさらに有する請求項１に記載のモジュール。
【請求項４４】
前記デジタル後処理はデータ圧縮を含む請求項４３に記載のモジュール。
【請求項４５】
前記複数のＨＤＤと関係して動作する、画素ゲートドライバ回路およびタイミングおよびシリアルドライブ回路の少なくとも一方を複数さらに有する請求項１５に記載のモジュール。
【請求項４６】
前記画素ゲートドライバ回路は、正弦波形を提供する請求項４５に記載のモジュール。
【請求項４７】
前記タイミングおよびシリアルドライブ回路は、ＡＤＣ同期をさらに有する請求項４５に記載のモジュール。
【請求項４８】
前記複数のＨＤＤと関係して動作する、デジタル後処理のための複数の回路をさらに有する請求項１５に記載のモジュール。
【請求項４９】
前記デジタル後処理はデータ圧縮を含む請求項４８に記載のモジュール。
【請求項５０】
前記複数のＨＤＤと関係して動作する、画素ゲートドライバ回路およびタイミングおよびシリアルドライブ回路の少なくとも一方を複数さらに有する請求項２７に記載のモジュール。
【請求項５１】
前記画素ゲートドライバ回路は、正弦波形を提供する請求項５０に記載のモジュール。
【請求項５２】
前記タイミングおよびシリアルドライブ回路は、ＡＤＣ同期をさらに有する請求項５０に記載のモジュール。
【請求項５３】
前記複数のＨＤＤと関係して動作する、デジタル後処理のための複数の回路をさらに有する請求項２７に記載のモジュール。
【請求項５４】
前記デジタル後処理はデータ圧縮を含む請求項５３に記載のモジュール。
【請求項５５】
前記複数のＨＤＤと関係して動作する、画素ゲートドライバ回路およびタイミングおよびシリアルドライブ回路の少なくとも一方を複数さらに有する請求項３８に記載のシステム。
【請求項５６】
前記画素ゲートドライバ回路は、正弦波形を提供する請求項５５に記載のシステム。
【請求項５７】
前記タイミングおよびシリアルドライブ回路は、ＡＤＣ同期をさらに有する請求項５５に記載のシステム。
【請求項５８】
高速画像処理のためのシステムであって、前記システムは複数のモジュールを備え、それぞれのモジュールは、
画像を表す複数のアナログ出力を生成する画像センサと、
前記複数のアナログ出力を並行して処理する複数の高密度デジタイザ（ＨＤＤ）と、
前記複数のＨＤＤと関係して動作する、デジタル後処理のための複数の回路と、
を備え、
それぞれのＨＤＤは、集積回路であり、それぞれのＨＤＤは、前記画像の一部を表す前記複数のアナログ出力の所定のセットを並列に処理し、
前記ＨＤＤのそれぞれのチャネルが、
１つのアナログ出力を調整するアナログフロントエンド（ＡＦＥ）と、
調整された信号をデジタル信号に変換するアナログデジタル変換器（ＡＤＣ）を備え、
前記複数のＨＤＤは、汎用及びチャネル構成ビットを前記複数のＨＤＤに選択的に供給するように接続される、
システム。
【請求項５９】
前記デジタル後処理はデータ圧縮を含む請求項５８に記載のシステム。