【手続補正書】
【提出日】平成28年2月9日(2016.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの回路経路に沿って遅延を決定するための装置であって、
前記少なくとも１つの回路経路を含有するループを形成する回路であって、
エッジトリガ素子と、
前記ループに連結される周期測定素子と、を備え、
前記エッジトリガ素子が、前記ループ内の信号の立ち上がりトリガエッジ又は立ち下がりトリガエッジのいずれかに応答するが、双方には応答しない、回路を備える、装置。
【請求項２】
前記エッジトリガ素子が、Ｓ−Ｒラッチを備える、請求項１に記載の装置。
【請求項３】
前記Ｓ−Ｒラッチが、セット入力と、リセット入力と、出力と、を有し、
前記装置が、
前記Ｓ−Ｒラッチの前記出力と前記リセット入力との間に連結される遅延素子を更に備える、請求項２に記載の装置。
【請求項４】
前記Ｓ−Ｒラッチが、出力パルスを発生させることによって、前記リセット入力における第１のパルスと前記セット入力における第２のパルスとに応答し、
前記出力パルスが、前記第１のパルスと前記第２のパルスとの間の最後のトリガエッジに基づいてセット及びリセットする、請求項１に記載の装置。
【請求項５】
前記第１のパルス及び前記第２のパルスのうちの一方が、前記第１のパルス及び前記第２のパルスのうちの他方によって包囲される、請求項３に記載の装置。
【請求項６】
前記第１のパルス及び前記第２のパルスのうちの一方が、前記第１のパルス及び前記第２のパルスのうちの他方と重複する、請求項４に記載の装置。
【請求項７】
前記少なくとも１つの回路経路が、複数の回路経路を備え、
前記ループが、
マルチプレクサと、
デマルチプレクサと、を更に備え、
前記マルチプレクサ及びデマルチプレクサが、前記ループ内に前記複数の回路経路を選択的に接続する、請求項１に記載の装置。
【請求項８】
前記エッジトリガ素子の入力に接続されるゲートであって、出力、第１の入力、及び第２の入力を備える、ゲートを更に備え、前記ゲートの前記第１の入力及び前記出力が、前記ループ内で接続され、
前記ゲートが、
前記第２の入力における信号が第１の状態にあるときに、前記第１の入力における前記第１の状態の信号に応答して、前記ゲートの前記出力において前記第１の状態の信号を提供し、かつ
前記第２の入力における信号が第２の状態にあるときに、前記第１の入力における前記第２の状態の信号に応答して、前記ゲートの前記出力において前記第１の状態の信号を提供する、請求項１に記載の装置。
【請求項９】
前記ゲートが、第１のゲートであり、
前記装置が、前記エッジトリガ素子の出力に接続される第２のゲートを備え、前記第２のゲートが、出力、第１の入力、及び第２の入力を備え、前記第２のゲートの前記第１の入力及び前記出力が、前記ループ内で接続され、
前記第２のゲートが、
前記第２のゲートの前記第２の入力における信号が第１の状態にあるときに、前記第２のゲートの前記第１の入力における前記第１の状態の信号に応答して、前記第２のゲートの前記出力において前記第１の状態の信号を提供し、かつ
前記第２のゲートの前記第２の入力における信号が第２の状態にあるときに、前記第２のゲートの前記第１の入力における前記第２の状態の信号に応答して、前記第２のゲートの前記出力において前記第１の状態の信号を提供し、
前記第２のゲートの前記第２の入力が、前記第１のゲートの前記第２の入力に連結される、請求項８に記載の装置。
【請求項１０】
前記エッジトリガ素子に選択的に接続し、かつ前記ループから切断するスイッチング素子を更に備える、請求項１に記載の装置。
【請求項１１】
前記エッジトリガ素子が、ワンショット回路を備える、請求項１に記載の装置。
【請求項１２】
前記エッジトリガ素子が、
セット入力と、リセット入力と、出力と、
前記セット入力に連結される第１の入力と、前記リセット入力に連結される第２の入力と、第１のラッチ出力と、を備える、第１のラッチと、
前記セット入力に連結される第１の入力と、反転素子を通して前記リセット入力に連結される第２の入力と、第２のラッチ出力と、を備える、第２のラッチと、
前記セット入力に連結される第１の入力と、前記リセット入力に連結される第２の入力と、前記第１のラッチ出力に連結される第３の入力と、前記第２のラッチ出力に連結される第４の入力と、を有する、第３のラッチと、を備える、請求項１に記載の装置。
【請求項１３】
前記エッジトリガ素子が、セット入力と、リセット入力と、出力と、を備え、
前記出力が、遅延を通して前記リセット入力に連結され、
前記エッジトリガ素子が、前記セット入力及びリセット入力の双方がアサートされる状態から、前記セット入力及びリセット入力のうちの１つのみがアサートされるその後の状態への移行に際して、前記出力における値を保持する、請求項１に記載の装置。
【請求項１４】
前記エッジトリガ素子が、前記セット入力及びリセット入力のうちの１つのみがアサートされる状態から、前記セット入力及びリセット入力の双方がアサートされるその後の状態への移行に際して、前記出力における前記値を更に反転する、請求項１３に記載の装置。
【請求項１５】
少なくとも１つの回路経路に沿ってエッジ特異的遅延を測定するための方法であって、
前記少なくとも１つの回路経路のうちの回路経路を、少なくとも１つのループ内に接続する工程と、
第１のタイプのパルスが前記少なくとも１つのループのうちのループをトラバースする第１の周波数を測定する工程であって、前記第１のタイプのパルスが、前記回路経路をトラバースする信号の第１のエッジと同期して生成される、工程と、
第２のタイプのパルスが前記少なくとも１つのループのうちのループをトラバースする第２の周波数を測定する工程であって、前記第２のタイプのパルスが、前記回路経路をトラバースする信号の第２のエッジと同期して生成される、工程と、を含む方法。
【請求項１６】
前記第１の周波数を測定する工程が、
第１の時間において、
前記少なくとも１つのループのうちのループ内に接続される素子を、第１の極性のエッジに応答してパルスを出力するように設定する工程と、
前記ループ内の振動の第１の周波数を測定する工程と、を含み、
前記第２の周波数を測定する工程が、
第２の時間において、
前記素子を、第２の極性のエッジに応答してパルスを出力するように設定する工程と、
前記ループ内の振動の第２の周波数を測定する工程と、を含む、請求項１５に記載の方法。
【請求項１７】
少なくとも１つの較正値を記憶して、前記振動の第１の周波数と前記振動の第２の周波数とに基づいて、前記回路経路を調節する工程を更に含む、請求項１５に記載の方法。
【請求項１８】
前記少なくとも１つの較正値を記憶する工程が、
前記第１の周波数に基づいて、前記回路経路に沿って伝搬する信号の立ち上がりエッジの遅延と、
前記第２の周波数に基づいて、前記回路経路に沿って伝搬する信号の立ち下がりエッジの遅延と、を別々に調節することである、請求項１７に記載の方法。
【請求項１９】
前記少なくとも１つの回路経路が、自動試験システム内の複数の回路経路を備え、
前記方法が、前記複数の回路経路のそれぞれに関して、連続的に、
前記回路経路を、前記少なくとも１つのループの前記ループ内に接続することと、
前記ループに関して、前記第１の周波数の測定及び前記第２の周波数の測定を行う工程と、
前記測定された第１の周波数及び前記測定された第２の周波数に基づいて、前記回路経路を調節する工程と、を更に含む請求項１５に記載の方法。
【請求項２０】
集積回路であって、
較正素子を備える回路経路と、
前記回路経路を組み込むループ内に接続可能な較正回路と、を備え、
前記較正回路が、
エッジトリガ素子と、
エッジが前記ループ周辺を伝搬する速度を測定する回路と、を備える集積回路。
【請求項２１】
前記エッジトリガ素子が、セット入力と、リセット入力と、出力と、を有するＳ−Ｒラッチを備え、
前記較正回路が、前記Ｓ−Ｒラッチの前記出力と前記リセット入力との間に連結される遅延素子を更に備える、請求項２０に記載の集積回路。
【請求項２２】
前記Ｓ−Ｒラッチが、前記出力における１つのパルスに伴う前記セット入力におけるパルスによって包囲される、リセット入力におけるパルスに応答し、
前記出力における前記パルスは、前記セット入力における前記パルスの立ち上がりエッジから前記リセット入力における前記パルスの立ち上がりエッジへ伸長する、請求項２０に記載の集積回路。
【請求項２３】
前記回路経路が、第１の末端及び第２の末端を備え、
前記較正回路が、
前記回路経路の前記第１の末端を前記較正回路に選択的に連結する第１のスイッチング素子と、
前記回路経路の前記第２の末端を前記較正回路に選択的に連結する第２のスイッチング素子と、を更に備える、請求項２０に記載の集積回路。
【請求項２４】
前記集積回路が、それぞれ第１の末端及び第２の末端を有する複数の回路経路を備えるデジタルピン電子チップであり、
前記第１のスイッチング素子が、前記複数の回路経路の前記第１の末端を前記較正回路に選択的に連結するマルチプレクサを備え、
前記第２のスイッチング素子が、前記複数の回路経路の前記第２の末端を前記較正回路に選択的に連結するデマルチプレクサを備える、請求項２３に記載の集積回路。
【請求項２５】
複数の請求項２４に記載のデジタルピン電子チップを備える、試験システム。