(57)【要約】【課題】多値記憶の可能なメモリセルの読み出し時間を短くする。【解決手段】メモリセルアレイの３一部に設けられ、メモリセルアレイ３のロウアービットのみの書き込み状態とロウアービットおよびアッパービットの双方の書き込み状態とを区別する第２のフラグデータを保持する第２のフラグセル４ｂに外部からアクセスできるようにする。【選択図】図１
2013131275.tif 000002
【特許請求の範囲】
【請求項１】
３値以上のデータを保持可能なメモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイの外部からのアクセス禁止領域に設けられたフラグセルと、
前記メモリセルアレイの書き込み状態に基づいて、前記フラグセルに書き込まれるフラグデータを生成するフラグデータ生成部と、
外部から与えられるコマンドに基づいて、外部からの前記フラグデータの読み出しを許容するアクセス禁止解除部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
３値以上のデータを保持可能なメモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイの一部に設けられ、前記メモリセルアレイの消去状態と初期状態を区別する第１のフラグデータを保持する第１のフラグセルと、
前記メモリセルアレイの一部に設けられ、前記メモリセルアレイの第１のビットのみの書き込み状態と第１のビットおよび第２のビットの双方の書き込み状態とを区別する第２のフラグデータを保持する第２のフラグセルとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、
前記メモリセルのロウ選択を行うワード線と、
前記メモリセルのカラム選択を行うビット線とを備え、
前記第１のフラグセルおよび前記第２のフラグセルは、前記メモリセルと前記ワード線を共有し、前記メモリセルに対して専有のビット線が備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルのドライブ制御を行うコントローラをさらに備え、
前記コントローラは、前記第１のフラグデータに基づいて前記メモリセルアレイが消去状態にあると判断された場合、前記メモリセルアレイを消去状態から前記初期状態に移行させる初期化処理を実行させることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
第１のビットの読み出し時に前記第２のフラグデータに基づいて前記第１のビットのみの書き込み状態を示すコマンドが外部から発行された場合、前記第１のビットの第１のしきい値分布と第２のしきい値分布の間の読み出しレベルにて読み出し動作を行うことを特徴とする請求項２から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
第２のビットの読み出し時に前記第２のフラグデータに基づいて第１のビットのみの書き込み状態を示すコマンドが外部から発行された場合、前記第２のビットを１に設定することを特徴とする請求項２から５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
大容量不揮発性メモリとしてＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリでは、大容量化に対応するため、１つのメモリセルに複数の情報を記憶する多値化技術が採用された場合、読み出し時間の増大を招くことがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１９２７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、多値記憶の可能なメモリセルの読み出し時間を短くすることが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、フラグセルと、フラグデータ生成部と、アクセス禁止解除部とが設けられている。メモリセルアレイは、３値以上のデータを保持可能なメモリセルが配置されている。フラグセルは、前記メモリセルアレイの外部からのアクセス禁止領域に設けられている。フラグデータ生成部は、前記メモリセルアレイの書き込み状態に基づいて、前記フラグセルに書き込まれるフラグデータを生成する。アクセス禁止解除部は、外部から与えられるコマンドに基づいて、外部からの前記フラグデータの読み出しを許容する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置のフラグデータの付加方法の一例を示す図である。
【図４】図４は、図１の不揮発性半導体記憶装置のフラグデータの付加方法のその他の例を示す図である。
【図５】図５は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図６】図６は、図５の不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す斜視図である。
【図７】図７は、図６のＥ部分を拡大して示す断面図である。
【図８】図８は、図６のワード線ＷＬ０〜ＷＬ７の平面形状を示す平面図である。
【図９】図９（ａ）は、図５の不揮発性半導体記憶装置の周辺回路領域の概略構成を示す断面図、図９（ｂ）は、図５の不揮発性半導体記憶装置のワード線引き出し部の概略構成を示す断面図、図９（ｃ）は、図６のＡ−Ａ線で切断した概略構成を示す断面図、図９（ｄ）は、図６のＢ−Ｂ線で切断した概略構成を示す断面図である。
【図１０】図１０は、図６のメモリセルアレイの２ストリング分の回路構成を示す図である。
【図１１】図１１（ａ）は、消去状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図１１（ｂ）は、初期状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図１１（ｃ）は、２値の書き込み状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図１１（ｃ）は、４値の書き込み状態のメモリセルのしきい値分布とフラグデータとの関係を示す図である。
【図１２】図１２は、第３実施形態に係る不揮発性半導体記憶装置のＬＳＢデータの読み出し方法の一例を示すフローチャートである。
【図１３】図１３は、第３実施形態に係る不揮発性半導体記憶装置のＬＳＢデータの読み出し方法のその他の例を示すフローチャートである。
【図１４】図１４は、第３実施形態に係る不揮発性半導体記憶装置のＭＳＢデータの読み出し方法の一例を示すフローチャートである。
【図１５】図１５は、第３実施形態に係る不揮発性半導体記憶装置のＭＳＢデータの読み出し方法のその他の例を示すフローチャートである。
【図１６】図１６は、第４実施形態に係る不揮発性半導体記憶装置の初期化処理を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、不揮発性半導体記憶装置には、ＮＡＮＤメモリ２が設けられている。そして、ＮＡＮＤメモリ２は、そのドライブ制御を行うコントローラ１に接続されている。なお、ＮＡＮＤメモリ２のドライブ制御としては、例えば、ＮＡＮＤメモリ２の読み書き制御、ブロック選択、誤り訂正およびウェアレベリングなどを挙げることができる。
【０００９】
ＮＡＮＤメモリ２には、メモリセルアレイ３、ロウ選択制御部５ａ、カラム選択制御部５ｂ、フラグデータ生成部６およびアクセス禁止解除部７が設けられている。メモリセルアレイ３には、３値以上のデータを保持可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されるとともに、メモリセルアレイ３の外部からのアクセス禁止領域にはフラグセル４ａ、４ｂが設けられている。ここで、メモリセルアレイ３には、メモリセルのロウ選択を行うワード線と、メモリセルのカラム選択を行うビット線とが設けられている。そして、フラグセル４ａ、４ｂは、メモリセルとワード線を共有するとともに、メモリセルに対して専有のビット線を備えることができる。なお、以下の説明では、メモリセルは４値のデータを保持できるものとする。
【００１０】
ここで、フラグセル４ａ、４ｂは、例えば、各ページの最終番地を超える番地に配置することができる。また、フラグセル４ａは、メモリセルアレイ３の消去状態と初期状態を区別する第１のフラグデータを保持することができる。フラグセル４ｂは、メモリセルアレイ３のロウアービットのみの書き込み状態とロウアービットおよびアッパービットの双方の書き込み状態を区別する第２のフラグデータを保持することができる。なお、４値を記憶可能なメモリセルでは、ロウアービットはＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）、アッパービットはＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に対応させることができる。
【００１１】
ロウ選択制御部５ａは、メモリセルアレイ３のメモリセルの読み出しおよび書き込みにおいて、ロウ選択および印加電圧の制御をロウごとに行うことができる。カラム選択制御部５ｂは、メモリセルアレイ３のメモリセルの読み出しおよび書き込みにおいて、カラム選択および印加電圧の制御をカラムごとに行うことができる。フラグデータ生成部６は、メモリセルアレイ３の書き込み状態に基づいて、フラグセル４ａ、４ｂにそれぞれ書き込まれる第１および第２のフラグデータを生成することができる。アクセス禁止解除部７は、外部から与えられるコマンドに基づいて、外部からのフラグセル４ａ、４ｂへのアクセスを許容し、各フラグセル４ａ、４ｂから第１および第２のフラグデータを外部に読み出せるようにすることができる。
【００１２】
コントローラ１には、フラグデータ読み出し部１ａ、フラグデータ管理部１ｂ、コマンド発行部１ｃおよび読み書き指示部１ｄが設けられている。フラグデータ読み出し部１ａは、ＮＡＮＤメモリ２のフラグセル４ａ、４ｂから第１および第２のフラグデータをそれぞれ読み出すことができる。フラグデータ管理部１ｂは、フラグセル４ａ、４ｂにそれぞれ記憶される第１および第２のフラグデータを管理することができる。コマンド発行部１ｃは、フラグデータ管理部１ｂにて管理されている第１または第２のフラグデータに基づいて、ＮＡＮＤメモリ２からデータを読み出すコマンドを発行することができる。読み書き指示部１ｄは、ＮＡＮＤメモリ２に対して読み書き実行を指示することができる。
【００１３】
ここで、コマンド発行部１ｃは、フラグデータ管理部１ｂにて管理される第２のフラグデータがロウアービットおよびアッパービットの双方の書き込み状態を示している場合、第１のコマンドを発行することができる。また、コマンド発行部１ｃは、フラグデータ管理部１ｂにて管理される第２のフラグデータがロウアービットのみの書き込み状態を示している場合、第２のコマンドを発行することができる。
【００１４】
そして、ＮＡＮＤメモリ２にてデータの消去が行われる場合、コントローラ１から消去コマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、メモリセルアレイ３に記憶されているデータがブロック単位で消去される。この消去動作では、各ブロックの全てのメモリセルのしきい値分布が負になるように設定することができる。
【００１５】
この時、消去されたメモリセルに隣接して書き込みが行われたメモリセルが存在すると、書き込みが行われたメモリセルのしきい値分布は正になるため、隣接メモリセル間で干渉を起こすことがある。
【００１６】
このため、メモリセルの消去が行われると、そのメモリセルを消去状態から正のしきい値分布を有する初期状態に移行させる。なお、初期状態のメモリセルのしきい値分布は、消去状態のメモリセルのしきい値分布よりも電圧が高くなるように設定することができる。
【００１７】
ここで、メモリセルが消去状態に設定されると、第１のフラグデータは消去単位全体で‘０’に設定される。第２のフラグデータも同様に‘０’に設定される。また、フラグデータ生成部６は、メモリセルが初期状態または書き込み状態に設定されると、第１のフラグデータをページ単位で‘１’に設定することができる。そして、第１のフラグデータが設定されると、ロウ選択制御部５ａおよびカラム選択制御部５ｂを介してフラグセル４ａに書き込まれる。
【００１８】
また、ＮＡＮＤメモリ２にてＬＳＢの書き込みが行われる場合、コントローラ１からＬＳＢの書き込みコマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、コントローラ１から指定されたアドレスにＬＳＢが書き込まれる。このＬＳＢの書き込み動作では、初期状態の１つのしきい値分布を２つのしきい値分布に分離させることにより、２値の状態をとらせることができる。
【００１９】
また、ＮＡＮＤメモリ２にてＭＳＢの書き込みが行われる場合、コントローラ１からＭＳＢの書き込みコマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、コントローラ１から指定されたアドレスにＭＳＢが書き込まれる。このＭＳＢの書き込み動作では、ＭＳＢの書き込み状態の２つのしきい値分布を４つのしきい値分布に分離させることにより、４値の状態をとらせることができる。
【００２０】
ここで、フラグデータ生成部６は、メモリセルが消去状態、初期状態またはＬＳＢの書き込み状態に設定されると、第２のフラグデータの内容を更新しない、すなわち消去状態の‘０’を保持することができる。また、フラグデータ生成部６は、メモリセルがＭＳＢの書き込み状態に設定されると、第２のフラグデータをページ単位で‘１’に設定することができる。そして、第２のフラグデータが設定されると、ロウ選択制御部５ａおよびカラム選択制御部５ｂを介してフラグセル４ｂに書き込まれる。
【００２１】
また、フラグデータ管理部１ｂでは、ＮＡＮＤメモリ２への書き込み状態に応じてフラグセル４ａ、４ｂに書き込まれる第１および第２のフラグデータを管理することができる。また、フラグデータ管理部１ｂは、フラグセル４ａ、４ｂのアクセス禁止を解除させるアクセス禁止解除コマンドをＮＡＮＤメモリ２に発行することができる。そして、ＮＡＮＤメモリ２において、アクセス禁止解除コマンドが発行されると、アクセス禁止解除部７を介してフラグセル４ａ、４ｂのアクセス禁止が解除される。そして、フラグセル４ａ、４ｂにそれぞれ記憶されている第１または第２のフラグデータがロウ選択制御部５ａおよびカラム選択制御部５ｂを介して読み出され、コントローラ１に送られる。そして、フラグデータ管理部１ｂは、コントローラ１の電源オフなどによってフラグデータ管理部１ｂにて管理される第１および第２のフラグデータが消失した場合においても、フラグセル４ａ、４ｂにそれぞれ記憶されている第１および第２のフラグデータを確認することができる。
【００２２】
また、ＮＡＮＤメモリ２にてＬＳＢの読み出しが行われる場合、読み書き指示部１ｄでは、フラグデータ管理部１ｂにて管理されている第２のフラグデータが確認される。そして、第２のフラグデータが‘１’の場合、コントローラ１からＬＳＢの第１の読み出しコマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、コントローラ１にて指定されたアドレスから４値に対応したＬＳＢの読み出しが行われる。一方、第２のフラグデータが‘０’の場合、コントローラ１からＬＳＢの第２の読み出しコマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、コントローラ１にて指定されたアドレスから２値に対応したＬＳＢの読み出しが行われる。
【００２３】
また、ＮＡＮＤメモリ２にてＭＳＢの読み出しが行われる場合、読み書き指示部１ｄでは、フラグデータ管理部１ｂにて管理されている第２のフラグデータが確認される。そして、第２のフラグデータが‘１’の場合、コントローラ１からＭＳＢの第１の読み出しコマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、コントローラ１にて指定されたアドレスから４値に対応したＭＳＢの読み出しが行われる。一方、第２のフラグデータが‘０’の場合、コントローラ１からＭＳＢの第２の読み出しコマンドがＮＡＮＤメモリ２に発行される。そして、ＮＡＮＤメモリ２において、コントローラ１にて指定されたアドレスに基づいてページ全体の読み出しデータが‘１’に設定される。
【００２４】
ここで、第２のフラグデータの値に応じてコントローラ１側で第１および第２の読み出しコマンドを使い分けることにより、ＮＡＮＤメモリ２側でフラグセル４ａの読み出し回数を減らすことができ、読み出し時間を短縮することができる。
【００２５】
また、フラグセル４ａ、４ｂに記憶されている第１および第２のフラグデータをコントローラ１側から読み出せるようにすることにより、フラグデータ管理部１ｂにて管理されている第１および第２のフラグデータが消失した場合においても、フラグセル４ａ、４ｂに記憶されている第１および第２のフラグデータをコントローラ１側で確認することができる。
【００２６】
また、ＮＡＮＤメモリ２において、例えば、ＮＡＮＤメモリ２が電源オンされた場合、フラグセル４ａに書き込まれている第１のフラグデータがロウ選択制御部５ａおよびカラム選択制御部５ｂを介して読み出される。そして、第１のフラグデータが‘０’の場合、メモリセルアレイを消去状態から初期状態に移行させる初期化処理がページ単位で実行される。この時、コントローラ１が第１のフラグデータの読み出しを指示し、コントローラ１の指示によりデータを出力し、コントローラ１の指示により初期化処理がページ単位で実行される。
【００２７】
これにより、ＮＡＮＤメモリ２の電源オフなどにより、メモリセルアレイを消去状態から初期状態に移行させる初期化処理が中断された場合においても、ＮＡＮＤメモリ２の電源オン後に初期化処理を再開させることができ、データ保持の安定性を向上させることができる。
【００２８】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、図１のメモリセルアレイ３は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。そして、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００２９】
そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００３０】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌの整数）にて構成することができる。また、各セルトランジスタＭＴ１〜ＭＴｌには、電荷を蓄積する電荷蓄積領域を設けることができる。そして、セルトランジスタＭＴ１〜ＭＴｌが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることでＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍの整数）が構成されている。
【００３１】
そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｊにおいて、セルトランジスタＭＴ１〜ＭＴｌからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００３２】
また、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、ワード線ＷＬｋに接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにてページＰＥＧを構成することができる。
【００３３】
そして、書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋに書き込み電圧が印加され、ブロックＢｉの選択ビット線ＢＬｊに０Ｖが印加される。また、選択ワード線ＷＬｋよりもビット線ＢＬｊ側の非選択ワード線ＷＬ１〜ＷＬｋ−１には、セルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加され、選択ワード線ＷＬｋよりもソース線ＳＣＥ側の非選択ワード線ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴｋ＋１〜ＭＴｌをオフさせるのに十分な低電圧（例えば、０Ｖ）が印加される。
【００３４】
また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１をオンさせるのに十分な高電圧が印加され、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフさせるのに十分な低電圧が印加される。
【００３５】
すると、ビット線ＢＬｊに印加された０Ｖの電圧が、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セルの制御ゲート電極に高電圧がかかり、選択セルの電荷蓄積領域の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電子が電荷蓄積領域に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルの書き込み動作が実行される。
【００３６】
ブロックＢｉの選択セルの書き込み動作が実行されると、目標のしきい値レベルに達したかどうかを確認するために、書き込みベリファイ動作が実行される。この時、ブロックＢｉの選択ワード線ＷＬｋにベリファイ電圧が印加され、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｌをオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、ビット線ＢＬｊにプリチャージ電圧が印加され、読み出しに必要な低電圧がソース線ＳＣＥに印加される。
【００３７】
この時、選択セルのしきい値が目標のしきい値レベルに達しているなら、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電され、ビット線ＢＬｊの電位がロウレベルになる。一方、選択セルのしきい値が目標のしきい値レベルに達していないなら、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電されないので、ビット線ＢＬｊの電位がハイレベルになる。
【００３８】
そして、ビット線ＢＬｊの電位がロウレベルかハイレベルかを判定することでベリファイチェックが行われる。そして、選択セルのしきい値が目標のしきい値レベルに達しているなら、書き込み処理が終了する。
【００３９】
一方、選択セルのしきい値が目標のしきい値レベルに達していないなら、書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけ増加される。そして、ベリファイチェックに合格するまでステップアップ電圧ΔＶＰＧＭだけ増加されながら選択セルのしきい値が目標のしきい値レベルに達するまで書き込み電圧ＶＰＧＭが繰り返し印加されることで、メモリセルに書き込みが行われる。
【００４０】
ここで、４値の情報をメモリセルに記録するには、４値の情報に応じた量の電荷を各メモリセルの電荷蓄積領域に注入することで行われる。そして、電荷蓄積領域の電荷の量に応じてセルトランジスタＭＴｋの閾値が変動することから、４値を識別する所定電圧をセルトランジスタＭＴｋに与え、その際の動作状態によって４値のいずれが記憶されているかを読み出すことができる。
【００４１】
図３は、図１の不揮発性半導体記憶装置のフラグデータの付加方法の一例を示す図である。
図３において、例えば、１ページ分のページデータＰＤの容量は８ｋＢに設定することができる。そして、第２のフラグデータＦ２をページ単位で付加する場合、各ページデータＰＤの最終番地の次の番地に第２のフラグデータＦ２を割り当てることができる。
【００４２】
図４は、図１の不揮発性半導体記憶装置のフラグデータの付加方法のその他の例を示す図である。
図４において、例えば、１ページ分のページデータＰＤの容量は８ｋＢに設定することができる。そして、第１のフラグデータＦ１および第２のフラグデータＦ２をページ単位で付加する場合、各ページデータＰＤの最終番地の次の番地に第１のフラグデータＦ１を割り当て、さらにその次の番地に第２のフラグデータＦ２を割り当てることができる。
【００４３】
（第２実施形態）
図５は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図５において、この不揮発性半導体記憶装置には、メモリセルアレイ１１、ロウデコーダ１２、キャッシュ／センスアンプ回路１３、チャージポンプ回路１４、ベリファイ判定回路１５、チャージポンプ制御回路１６、ロウ制御回路１７ａ、カラム制御回路１７ｂ、シーケンス制御回路１８、レジスタ１９、電源検知回路２０、バッファ２１、２２、コマンドデコーダ２３、アドレスバッファ２４、データバッファ２５、出力バッファ２６、最終番地判定回路２７、アクセス禁止解除回路２８およびマルチプレクサ２９が設けられている。メモリセルアレイ１１は、３値以上のデータを保持可能なメモリセルが配置されるとともに、メモリセルアレイ１１の外部からのアクセス禁止領域にはフラグセルＦＣ１、ＦＣ２が設けられている。なお、アクセス禁止領域のアクセスを許可するコマンドが付与された時、または内部動作でアクセスが許可された時には、アクセス禁止領域にアクセスすることができる。そして、レジスタ１９、バッファ２２、コマンドデコーダ２３、アドレスバッファ２４およびデータバッファ２５はバスＤＩＮ［７：０］を介して接続されている。また、キャッシュ／センスアンプ回路１３、レジスタ１９およびマルチプレクサ２９はバスＹＩＯを介して接続されている。また、データバッファ２５および出力バッファ２６は、マルチプレクサ２９を介してバスＹＩＯに接続されている。
【００４４】
ここで、フラグセルＦＣ１、ＦＣ２は、例えば、各ページの最終番地を超える番地に配置することができる。また、フラグセルＦＣ１は、メモリセルアレイ１１の消去状態と初期状態を区別する第１のフラグデータを保持することができる。フラグセルＦＣ２は、メモリセルアレイ１１のロウアービットのみの書き込み状態とロウアービットおよびアッパービットの双方の書き込み状態を区別する第２のフラグデータを保持することができる。
【００４５】
外部制御装置からは、チップイネーブル信号ＣＥｎｘ、ライトイネーブル信号ＷＥｎｘ、リードイネーブル信号ＲＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトプロテクト信号ＷＰｎｘがバッファ２１に入力される。また、外部制御装置からは、入出力ポートＩＯｘ＜７：０＞を介して、コマンド、アドレスおよび書き込みデータがバッファ２２に入力されるとともに、バッファ２２からは、入出力ポートＩＯｘ＜７：０＞を介して、読み出しデータが外部制御装置に出力される。なお、外部制御装置は、例えば、図１のコントローラ１を用いることができる。
【００４６】
そして、コマンドラッチイネーブル信号ＣＬＥｘが活性化されると、バッファ２２は、バッファ２１の出力の制御を受けながら、コマンドをコマンドデコーダ２３に転送する。
また、アドレスラッチイネーブル信号ＡＬＥｘが活性化されると、バッファ２２は、バッファ２１の出力の制御を受けながら、アドレスをアドレスバッファ２４に転送する。また、ライトイネーブル信号ＷＥｎｘ活性化されると、バッファ２２は、バッファ２１の出力の制御を受けながら、書き込みデータをデータバッファ２５に転送する。また、リードイネーブル信号ＲＥｎｘが活性化されると、バッファ２２は、バッファ２１の出力の制御を受けながら、出力バッファ２６から読み出しデータを取り込み、入出力ポートＩＯｘ＜７：０＞に転送する。
【００４７】
そして、コマンドデコーダ２３はコマンドを解釈し、必要に応じて書き込み、読み出しまたは消去その他の必要な動作の開始や内部の動作状態を決定する。そして、これらの動作開始を指示する指示信号ＣＤをシーケンス制御回路１８に通知する。
【００４８】
また、アドレスバッファ２４は、バッファ２２を介して入力された書き込み、消去または読み出しのアドレスを保持し、シーケンス制御回路１８からの制御に従って、ロウアドレスＲＡをロウデコーダ１２に出力するとともに、カラムアドレスＣＡをキャッシュ／センスアンプ回路１３に出力する。なお、アドレスバッファ２４は、必要に応じてカウンタ回路を構成したり、アドレス比較回路を内蔵したりすることができる。
【００４９】
データバッファ２５は、バッファ２２を介して入力された書き込みデータまたは消去データを一時保持し、バスＹＩＯを介してキャッシュ／センスアンプ回路１３に転送する。
【００５０】
出力バッファ２６は、キャッシュ／センスアンプ回路１３を介して読み出された読み出しデータを一時保持し、バッファ２２に転送する。
【００５１】
レジスタ１９は、外部から入力されたデータあるいはメモリセルアレイ１１に格納されていたデータを一時保持することができる。
【００５２】
ロウ制御回路１７ａは、シーケンス制御回路１８からの指示に従ってロウデコーダ１２の動作タイミングを制御する。カラム制御回路１７ｂは、シーケンス制御回路１８からの指示に従ってキャッシュ／センスアンプ回路１３の動作タイミングを制御する。
【００５３】
チャージポンプ制御回路１６は、シーケンス制御回路１８からの指示に従って書き込み、読み出しおよび消去に必要な電圧を指定し、その電圧指定信号ＶＰＧ、ＶＰＡ、ＶＥＲをチャージポンプ回路１４に出力する。
【００５４】
チャージポンプ回路１４は、電圧指定信号ＶＰＧ、ＶＰＡ、ＶＥＲに基づいて書き込み、読み出しおよび消去に必要な電圧を生成し、ロウデコーダ１２およびキャッシュ／センスアンプ回路１３に出力する。
【００５５】
キャッシュ／センスアンプ回路１３は、読み出しデータや書き込みデータを一時保持するための複数のレジスタ（キャッシュ）を少なくとも１ページ分以上を持つ。そして、選択セルに接続されるビット線の電位を検知することで、読み出しデータを判別し、出力バッファ２６に出力する。
【００５６】
ロウデコーダ１２は、選択ロウのワード線に書き込み、読み出しまたは消去に必要な電圧を印加し、メモリセルアレイ１１の書き込み、読み出しまたは消去を実行させる。
【００５７】
ベリファイ判定回路１５は、主に書き込み時に選択セルから読み出した読み出しデータが書き込みデータと一致するかどうかを判定することで、書き込みを完了してよいか否かを判定する。そして、その書き込み完了の判断結果は合否信号ＰＦにてシーケンス制御回路１８へ通知される。
【００５８】
シーケンス制御回路１８は、指示信号ＣＤおよび合否信号ＰＦなどに従ってメモリセルの読み出し動作、書き込み動作、消去動作その他内蔵テスト動作を制御する。メモリセルの読み出し動作、書き込み動作、消去動作の制御は、チャージポンプ制御回路１６、ロウ制御回路１７ａおよびカラム制御回路１７ｂを介してロウデコーダ１２、キャッシュ／センスアンプ回路１３およびチャージポンプ回路１４を制御することで実行される。
【００５９】
最終番地判定回路２７は、アドレスバッファ２４に配置されるカラムアドレスカウンタの状態を常に監視し、カラムアドレスカウンタが所定領域以外を指示しようとした場合に所定領域を超えないように制御する。例えば、カラム番地０番地から構成され、ページ長が８ｋＢの場合、最終番地は８１９１番地である。
【００６０】
そして、最終番地判定回路２７は、０番地から８１９１番地までの読み出しまたは書き込み時にはアクセス禁止信号ＣＥをアドレスバッファ２４に提示せず、どの番地でも読み出しまたは書き込みを許可する。
【００６１】
一方、８ｋＢの領域を超えてアクセスしようとした場合、例えば、読み出し開始番地または書き込み開始番地として８１９２番地が外部から与えられると、アクセス禁止信号ＣＥを活性化し、その番地の読み出しまたは書き込みができないように制御する。また、０番地からの読み出し時に８１９２回を超えてリードイネーブル信号ＲＥｎｘが与えられた場合に、アクセス禁止信号ＣＥを活性化し、読み出しができないように制御する。
【００６２】
読み出し禁止方法として、最終番地データを出力し続けるようにしてもよいし、０番地に戻ってデータを出し続けるようにしてもよいし、最終番地を超えた旨を通知するようにしてもよい。書き込み禁止方法として、８ｋＢの領域外に与えられたデータを無視してもよいし、８ｋＢの特定の領域に上書きするようにしてもよい。
【００６３】
ここで、例えば、フラグセルＦＣ１、ＦＣ２が８１９２番地に割り当てられた場合、フラグセルＦＣ１、ＦＣ２にアクセスできるようにするために、シーケンス制御回路１８の指示によって一時的に最終番地判定回路２７のアクセス制限を解除し、アクセス禁止信号ＣＥを一時的に不活性の状態にすることができる。
【００６４】
また、アクセス禁止解除回路２８は、外部からフラグセルＦＣ１、ＦＣ２にアクセスできるようにするために、外部から与えられるコマンドに基づいて一時的に最終番地判定回路２７のアクセス制限を解除し、アクセス禁止信号ＣＥを一時的に不活性の状態にすることができる。
【００６５】
図６は、図５の不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す斜視図である。なお、図６の例では、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成する方法を示した。
図６において、半導体基板ＳＢには回路領域ＲＡが設けられ、回路領域ＲＡ上にはメモリ領域ＲＢが設けられている。なお、回路領域ＲＡが設けられる基板と、メモリ領域ＲＢが設けられる基板とを別個にしてもよい。
【００６６】
そして、回路領域ＲＡにおいて、半導体基板ＳＢ上には回路層ＣＵが形成されている。なお、回路層ＣＵには、図５のロウデコーダ１２、キャッシュ／センスアンプ回路１３、チャージポンプ回路１４、ベリファイ判定回路１５、チャージポンプ制御回路１６、ロウ制御回路１７ａ、カラム制御回路１７ｂ、シーケンス制御回路１８、レジスタ１９、電源検知回路２０、バッファ２１、２２、コマンドデコーダ２３、アドレスバッファ２４、データバッファ２５、出力バッファ２６、最終番地判定回路２７、アクセス禁止解除回路２８およびマルチプレクサ２９を形成することができる。メモリ領域ＲＢには、図５のメモリセルアレイ１１を形成することができる。
【００６７】
また、メモリ領域ＲＢにおいて、回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。また、接続層ＣＰ上には、４層分のワード線ＷＬ３〜ＷＬ０が順次積層されるとともに、ワード線ＷＬ３〜ＷＬ０にそれぞれ隣接するように４層分のワード線ＷＬ４〜ＷＬ７が順次積層されている。そして、ワード線ＷＬ４〜ＷＬ７が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ０〜ＷＬ３が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成されている。
【００６８】
また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。
最上層のワード線ＷＬ７上には、柱状体ＳＰ１にて貫かれたセレクトゲート電極ＳＧ１が形成され、最上層のワード線ＷＬ０上には、柱状体ＳＰ２にて貫かれたセレクトゲート電極ＳＧ２が形成されている。
【００６９】
また、セレクトゲート電極ＳＧ２上には、柱状体ＳＰ２に接続されたソース線ＳＬが設けられるとともに、セレクトゲート電極ＳＧ１上には、プラブＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ０〜ＷＬ７との交点に配置することができる。
【００７０】
図７は、図６のＥ部分を拡大して示す断面図である。
図７において、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７との間には絶縁体ＩＬが埋め込まれている。ワード線ＷＬ０〜ＷＬ３間およびワード線ＷＬ４〜ＷＬ７間には層間絶縁膜４５が形成されている。
また、ワード線ＷＬ０〜ＷＬ３および層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ２が形成され、ワード線ＷＬ４〜ＷＬ７および層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ１が形成されている。貫通孔ＫＡ１内には柱状体ＭＰ１が形成されるとともに、貫通孔ＫＡ２内には柱状体ＭＰ２が形成されている。
【００７１】
柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。貫通孔ＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、貫通孔ＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、貫通孔ＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。柱状半導体４１は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層４３は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。
【００７２】
図８は、図６のワード線ＷＬ０〜ＷＬ７の平面形状を示す平面図である。
図８において、柱状体ＭＰ１、ＭＰ２が設けられたＮＡＮＤストリングＮＳにカラム方向に隣接するようにＮＡＮＤストリングＮＳ´が設けられている。そして、ＮＡＮＤストリングＮＳ´には柱状体ＭＰ１´、ＭＰ２´が設けられ、柱状体ＭＰ１´、ＭＰ２´は接続層ＣＰ´を介して接続されている。
【００７３】
ここで、柱状体ＭＰ２、ＭＰ２´はカラム方向に隣接するように配置されている。そして、柱状体ＭＰ２、ＭＰ２´は、ワード線ＷＬ４〜ＷＬ７にて貫かれている。また、柱状体ＭＰ２、ＭＰ２´は、図６のソース線ＳＬに共通に接続されている。
【００７４】
また、柱状体ＭＰ１、ＭＰ１´間には、柱状体ＭＰ２、ＭＰ２´が配置されている。そして、柱状体ＭＰ１、ＭＰ１´は、ワード線ＷＬ０〜ＷＬ３にて貫かれている。また、柱状体ＭＰ１、ＭＰ１´は、図６のビット線ＢＬ１〜ＢＬ６にカラムごとに共通に接続されている。ここで、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７とは互いに入れ子構造になるように櫛波形状になっている。
【００７５】
図９（ａ）は、図５の不揮発性半導体記憶装置の周辺回路領域の概略構成を示す断面図、図９（ｂ）は、図５の不揮発性半導体記憶装置のワード線引き出し部の概略構成を示す断面図、図９（ｃ）は、図６のＡ−Ａ線で切断した概略構成を示す断面図、図９（ｄ）は、図６のＢ−Ｂ線で切断した概略構成を示す断面図である。
図９（ａ）〜図９（ｄ）において、メモリ領域ＲＢの周辺には周辺領域ＲＣが設けられている。なお、周辺領域ＲＣには回路領域ＲＡを設けることができる。また、メモリ領域ＲＢには、メモリセル領域ＲＢ１および引き出し領域ＲＢ２が設けられている。
【００７６】
そして、回路領域ＲＡにおいて、半導体基板ＳＢはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３１にて素子分離されている。そして、ＳＴＩ３１にて素子分離されたアクティブ領域には拡散層３２が形成され、拡散層３２間のチャネル領域上にゲート電極３３が配置されることでトランジスタが形成されている。また、トランジスタが形成された半導体基板ＳＢ上には層間絶縁膜３４が形成され、層間絶縁膜３４にはプラグ３５および配線３６が埋め込まれている。そして、配線３６上には層間絶縁膜３７、４０が形成されている。
【００７７】
また、メモリセル領域ＲＢ１において、層間絶縁膜４０上には、バックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。そして、ワード線ＷＬ０〜ＷＬ３が層間絶縁膜４５を介して順次積層されるとともに、ワード線ＷＬ４〜ＷＬ７が層間絶縁膜４５を介して順次積層されている。
【００７８】
さらに、ワード線ＷＬ０上には層間絶縁膜４６を介してセレクトゲート電極ＳＧ２が形成され、ワード線ＷＬ７上には層間絶縁膜４６を介してセレクトゲート電極ＳＧ１が形成されている。また、セレクトゲート電極ＳＧ１、ＳＧ２間には層間絶縁膜４７が埋め込まれている。
【００７９】
さらに、セレクトゲート電極ＳＧ１上には層間絶縁膜４８を介してソース線ＳＬが形成され、ソース線ＳＬは層間絶縁膜４９にて埋め込まれている。また、セレクトゲート電極ＳＧ２およびソース線ＳＬ上には層間絶縁膜５０を介してビット線ＢＬ１が形成されている。
【００８０】
また、引き出し領域ＲＢ２において、層間絶縁膜４０上には、バックゲート層ＢＧが形成されている。そして、ワード線ＷＬ０〜ＷＬ７から引き出された引き出し線５１が各層ごとに形成されている。ここで、引き出し線５１の端部は各層ごとにずらされて配置されることで、各層の引き出し線５１の端部が上下に重ならないようにされている。そして、各層の引き出し線５１の端部がプラグ５２を介して配線５３に接続されることで、ワード線ＷＬ０〜ＷＬ７が回路層ＣＵに接続されている。
【００８１】
また、周辺領域ＲＣにおいて、層間絶縁膜４０上には層間絶縁膜６１、６２、６８が形成されている。そして、層間絶縁膜３７、４０、６１、６２、６８には、プラグ６４、６６および配線６５、６７が埋め込まれている。
【００８２】
図１０は、図６のメモリセルアレイの２ストリング分の回路構成を示す図である。
図１０において、ＮＡＮＤストリングＮＳには、セルトランジスタＭＴ０〜ＭＴ７が設けられ、各セルトランジスタＭＴ０〜ＭＴ７はメモリセルＭＣを構成することができる。ここで、各セルトランジスタＭＴ０〜ＭＴ７のゲートはワード線ＷＬ０〜ＷＬ７に接続されている。
【００８３】
また、セルトランジスタＭＴ０〜ＭＴ３は直列に接続され、セルトランジスタＭＴ４〜ＭＴ７は直列に接続されている。また、セルトランジスタＭＴ３、ＭＴ４は、バックゲートトランジスタＢＴを介して互いに接続されている。セルトランジスタＭＴ０は、セレクトトランジスタＳＴ１を介してビット線ＢＬ１に接続され、セルトランジスタＭＴ７は、セレクトトランジスタＳＴ２を介してソース線ＳＬに接続されている。セレクトトランジスタＳＴ１、ＳＴ２にはセレクトゲート電極ＳＧ１、ＳＧ２が設けられている。
【００８４】
図１１（ａ）は、消去状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図１１（ｂ）は、初期状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図１１（ｃ）は、２値の書き込み状態のメモリセルのしきい値分布とフラグデータとの関係を示す図、図１１（ｃ）は、４値の書き込み状態のメモリセルのしきい値分布とフラグデータとの関係を示す図である。
【００８５】
図１１（ａ）において、消去動作では、消去対象ブロックの全てのメモリセルのしきい値分布Ｅが負になるように設定される。また、図１１（ｂ）において、初期化動作では、各ブロックの全てのメモリセルについて１個のしきい値分布Ａが生成され、そのしきい値分布Ａが正になるように設定される。また、図１１（ｃ）において、２値の書き込み動作では、各ブロックの全てのメモリセルについて２個のしきい値分布Ａ、Ｂ´が生成され、それらのしきい値分布Ａ、Ｂ´が正になるように設定される。また、図１１（ｄ）において、４値の書き込み動作では、各ブロックの全てのメモリセルについて４個のしきい値分布Ａ〜Ｄが生成され、それらのしきい値分布Ａ〜Ｄが正になるように設定される。ここで、これらのしきい値分布Ａ〜Ｄは、２ビット分のデータ‘１１’、‘１０’、‘０１’、‘００’に対応させることができる。
【００８６】
ここで、しきい値分布Ｅは、その上限から下限までが負になるように設定され、しきい値分布Ａ〜Ｄは、その上限から下限までが正になるように設定される。このため、しきい値分布Ｅはしきい値分布Ａ〜Ｄと干渉しないため、しきい値分布Ｅの幅はしきい値分布Ａ〜Ｄの幅よりも広くすることができる。このため、消去時に高電圧を印加するとともに、書き込みベリファイに比べて消去ベリファイの精度を下げることが可能となることから、消去にかかる時間を短縮することができる。
【００８７】
この消去動作では、ブロックごとにワード線ＷＬ０〜ＷＬ７に０Ｖが印加され、図７の柱状半導体４１の電位が消去電圧Ｖｅに設定される。なお、消去電圧Ｖｅは、例えば、２０Ｖ程度の高電圧に設定することができる。また、各ブロックのソース線ＳＬおよびセレクトゲート電極ＳＧ１、ＳＧ２は消去に必要な電圧に設定することができる。
【００８８】
この時、各ブロックのメモリセルの柱状半導体４１とワード線ＷＬ０〜ＷＬ７との間に高電圧がかかる。このため、各ブロックのメモリセルのチャージトラップ層４３に蓄積されていた電子が引き抜かれ、各ブロックのメモリセルの消去動作が実行される。
【００８９】
ここで、各ブロックのメモリセルの消去動作後に直に４値の書き込みを行うと、各ブロックにおいてしきい値分布Ｅとしきい値分布Ａ〜Ｄのいずれかのメモリセルが混在する。この時、チャージトラップ層４３は、ワード線ＷＬ０〜ＷＬ３（またはワード線ＷＬ４〜ＷＬ７）の積層方向に連続して設けられるとともに、ワード線ＷＬ０〜ＷＬ３（またはワード線ＷＬ４〜ＷＬ７）の積層構造では、ワード線ＷＬ０〜ＷＬ３（またはワード線ＷＬ４〜ＷＬ７）間の間隔が狭くなる。このため、例えば、セルトランジスタＭＴ０、２〜７は消去状態に維持され、しきい値分布Ｅを有するとともに、セルトランジスタＭＴ１には書き込みが行われ、しきい値分布Ａを有する場合、セルトランジスタＭＴ１のチャージトラップ層４３は電子をトラップした状態となり、セルトランジスタＭＴ０、ＭＴ２〜ＭＴ７のチャージトラップ層４３はホールをトラップした状態となる。従って、隣接するセルトランジスタＭＴ０〜ＭＴ３間において電荷（電子、ホール）が再結合し、セルトランジスタＭＴ１のデータが消失する場合がある。
【００９０】
このため、消去動作が実行された後、２値または４値の書き込みが行われる前に初期化処理を行う。この初期化処理では、図１１（ｂ）に示すように、各ブロックの全てのメモリセルに対して１値の書き込み動作を行うことにより、消去後の各ブロックの全てのメモリセルのしきい値分布Ｅをしきい値分布Ａに設定する。なお、図１１（ｂ）の例では、初期化処理後のしきい値分布Ａを正に設定する方法について示したが、しきい値分布Ｅよりも高ければ任意の位置でよい。ただし、書き込み動作では、メモリセルのしきい値分布が高くなる方向にしか制御できないため、初期化処理後のしきい値分布Ａの高さは、２個の書き込み後のしきい値分布Ａ、Ｂ´の高さ以下に設定する。
【００９１】
また、図１１（ｃ）において、ＬＳＢの書き込み指示が行われると、初期状態のしきい値分布Ａが２つのしきい値分布Ａ、Ｂ´に分離されることにより、２値の状態の書き込みが行われる。この時、しきい値分布Ａの上限はしきい値電圧Ｖｂ´より低く、しきい値分布Ｂ´の下限はしきい値電圧Ｖｂ´より高くなるように設定することができる。
【００９２】
また、図１１（ｄ）において、ＭＳＢの書き込み指示が行われると、２値の状態のしきい値分布Ａ、Ｂ´が４つのしきい値分布Ａ〜Ｄに分離されることにより、４値の状態の書き込みが行われる。この時、しきい値分布Ａの上限はしきい値電圧Ｖｂより低く、しきい値分布Ｂの下限はしきい値電圧Ｖｂより高くなるように設定することができる。しきい値分布Ｂの上限はしきい値電圧Ｖｃより低く、しきい値分布Ｃの下限はしきい値電圧Ｖｃより高くなるように設定することができる。しきい値分布Ｃの上限はしきい値電圧Ｖｄより低く、しきい値分布Ｄの下限はしきい値電圧Ｖｄより高くなるように設定することができる。
【００９３】
ここで、図１１（ａ）〜図１１（ｄ）のしきい値分布に応じて第１のフラグデータＦ１および第２のフラグデータＦ２を設定し、図５のフラグセルＦＣ１、ＦＣ２にそれぞれ保持させることができる。ここで、しきい値分布が図１１（ａ）の時は、第１のフラグデータＦ１および第２のフラグデータＦ２に‘０’を設定することができる。しきい値分布が図１１（ｂ）の時は、第１のフラグデータＦ１に‘０’を設定し、第２のフラグデータＦ２に‘１’を設定することができる。しきい値分布が図１１（ｃ）の時は、第１のフラグデータＦ１に‘０’を設定し、第２のフラグデータＦ２に‘１’を設定することができる。しきい値分布が図１１（ｄ）の時は、第１のフラグデータＦ１および第２のフラグデータＦ２に‘１’を設定することができる。
【００９４】
（第３実施形態）
図１２は、第３実施形態に係る不揮発性半導体記憶装置のＬＳＢデータの読み出し方法の一例を示すフローチャートである。
図１２において、図５のメモリセルアレイ１１からＬＳＢの読み出しを行わせる場合、外部制御装置から第１の読み出しコマンドまたは第２の読み出しコマンドが発行される。なお、外部制御装置は、フラグセルＦＣ１、ＦＣ２にそれぞれ記憶される第１のフラグデータＦ１および第２のフラグデータＦ２を管理することができる。そして、第２のフラグデータＦ２が‘１’の場合、第１の読み出しコマンドを発行し、第２のフラグデータＦ２が‘０’の場合、第２の読み出しコマンドを発行することができる。
【００９５】
そして、外部制御装置から発行された読み出しコマンドはバッファ２２を介してコマンドデコーダ２３に送られ、その読み出しコマンドが第１の読み出しコマンドか第２の読み出しコマンドかが判定される（Ｓ１）。
【００９６】
そして、外部制御装置から発行された読み出しコマンドが第１の読み出しコマンドの場合、読み出しレベルが図１１（ｄ）のしきい値電圧Ｖｃに設定された状態でメモリセルアレイ１１の選択セルから読み出しが行われる（Ｓ２）。
【００９７】
次に、シーケンス制御回路１８からの指示に従って第２のフラグデータＦ２がフラグセルＦＣ２から読み出される。そして、シーケンス制御回路１８において、第２のフラグデータＦ２の値が判断され（Ｓ３）、第２のフラグデータＦ２が‘１’の場合、読み出し処理が終了される。
【００９８】
一方、シーケンス制御回路７において、第２のフラグデータＦ２が‘０’と判断された場合、読み出しレベルが図１１（ｃ）のしきい値電圧Ｖｂ´に設定された状態でメモリセルアレイ１１の選択セルから読み出しが行われる（Ｓ４）。
【００９９】
また、ステップＳ１において、外部制御装置から発行された読み出しコマンドが第２の読み出しコマンドの場合、読み出しレベルが図１１（ｃ）のしきい値電圧Ｖｂ´に設定された状態でメモリセルアレイ１１の選択セルから読み出しが行われる（Ｓ４）。
【０１００】
ここで、外部制御装置側で管理される第２のフラグデータＦ２の値に応じて読み出しコマンドを使い分けることにより、ステップＳ２の読み出し処理が行われる前に不揮発性半導体記憶装置側でのフラグセルＦＣ２からの第２のフラグデータＦ２の読み出し処理を省略することができ、フラグセルＦＣ２からの読み出し回数を減らすことができる。
【０１０１】
図１３は、第３実施形態に係る不揮発性半導体記憶装置のＬＳＢデータの読み出し方法のその他の例を示すフローチャートである。
図１３において、処理時間を短縮するために、図１２のステップＳ３の処理をスキップし、ステップＳ２から直接エンドに遷移してもよい。
図１４は、第３実施形態に係る不揮発性半導体記憶装置のＭＳＢデータの読み出し方法の一例を示すフローチャートである。
図１４において、図５のメモリセルアレイ１１からＭＳＢの読み出しを行わせる場合、外部制御装置から第１の読み出しコマンドまたは第２の読み出しコマンドが発行される。
【０１０２】
そして、外部制御装置から発行された読み出しコマンドはバッファ２２を介してコマンドデコーダ２３に送られ、その読み出しコマンドが第１の読み出しコマンドか第２の読み出しコマンドかが判定される（Ｓ１１）。
【０１０３】
そして、外部制御装置から発行された読み出しコマンドが第１の読み出しコマンドの場合、読み出しレベルが図１１（ｄ）のしきい値電圧Ｖｂに設定された状態でメモリセルアレイ１１の選択セルから読み出しが行われる（Ｓ１２）。さらに、読み出しレベルが図１１（ｄ）のしきい値電圧Ｖｄに設定された状態でメモリセルアレイ１１の選択セルから読み出しが行われる（Ｓ１３）。
【０１０４】
次に、シーケンス制御回路１８からの指示に従って第２のフラグデータＦ２がフラグセルＦＣ２から読み出される。そして、シーケンス制御回路１８において、第２のフラグデータＦ２の値が判断され（Ｓ１４）、第２のフラグデータＦ２が‘１’の場合、読み出し処理が終了される。
【０１０５】
一方、シーケンス制御回路７において、第２のフラグデータＦ２が‘０’と判断された場合、ページ全体の読み出しデータが‘１’に設定される（Ｓ１５）。
【０１０６】
また、ステップＳ１１において、外部制御装置から発行された読み出しコマンドが第２の読み出しコマンドの場合、ページ全体の読み出しデータが‘１’に設定される（Ｓ１５）。
【０１０７】
ここで、外部制御装置側で管理される第２のフラグデータＦ２の値に応じて読み出しコマンドを使い分けることにより、ステップＳ１２の読み出し処理が行われる前に不揮発性半導体記憶装置側でのフラグセルＦＣ２からの第２のフラグデータＦ２の読み出し処理を省略することができ、フラグセルＦＣ２からの読み出し回数を減らすことができる。
【０１０８】
例えば、第１の読み出しコマンドを使った読み出し動作が８０マイクロ秒かかっていたのに対し、第２の読み出しコマンドを使った読み出し動作では、約半分の４０マイクロ秒程度まで短縮することができ、不揮発性半導体記憶装置の読み出し性能の向上を図ることが可能となる。
図１５は、第３実施形態に係る不揮発性半導体記憶装置のＭＳＢデータの読み出し方法のその他の例を示すフローチャートである。
図１５において、処理時間を短縮するために、図１４のステップＳ１４の処理をスキップし、ステップＳ１３から直接エンドに遷移してもよい。
【０１０９】
（第４実施形態）
図１６は、第４実施形態に係る不揮発性半導体記憶装置の初期化処理を示すフローチャートである。
図１６において、図５のシーケンス制御回路１８は、電源検知回路２０を介して電源オンを認識すると（Ｓ２１）、フラグセルＦＣ１から第１のフラグデータＦ１を読み出す（Ｓ２２）。そして、第１のフラグデータＦ１の値を判断し（Ｓ２３）、第１のフラグデータＦ１が‘０’の場合、メモリセルアレイ１１のメモリセルの初期化を行うことにより（Ｓ２４）、図１１（ａ）のしきい値分布Ｅを図１１（ｂ）のしきい値分布Ａに移行させる。
【０１１０】
これにより、図５の不揮発性半導体記憶装置の電源オフなどにより、メモリセルアレイ１１を消去状態から初期状態に移行させる初期化処理が中断された場合においても、不揮発性半導体記憶装置の電源オン後に初期化処理を必要な箇所にのみ実行、再開させることができ、データ保持の安定性を向上させることができる。
【０１１１】
なお、図１６の実施形態では、第１のフラグデータＦ１の値に応じて不揮発性半導体記憶装置側が自発的に初期化処理を行う方法について説明したが、外部制御装置側からの指令に基づいて初期化処理を行うようにしてもよい。
【０１１２】
（第５実施形態）
図５において、フラグセルＦＣ１、ＦＣ２が各ページの最終番地を超える番地に配置されているものとする。この場合、外部制御装置からフラグセルＦＣ１、ＦＣ２にアクセスしようとすると、最終番地判定回路２７にてアクセス禁止信号ＣＥが活性化され、フラグセルＦＣ１、ＦＣ２からの読み出しができないように制御される。
【０１１３】
ここで、外部制御装置からフラグセルＦＣ１、ＦＣ２にアクセスできるようにするため、外部制御装置に第３の読み出しコマンドおよび第４の読み出しコマンドを実装することができる。なお、第３の読み出しコマンドは、外部からのフラグセルＦＣ１へのアクセス禁止を解除させることができる。第４の読み出しコマンドは、外部からのフラグセルＦＣ２へのアクセス禁止を解除させることができる。
【０１１４】
そして、第３の読み出しコマンドまたは第４の読み出しコマンドが外部制御装置から発行されると、バッファ２２を介してコマンドデコーダ２３に送られる。そして、コマンドデコーダ２３においてアクセス禁止解除指令ＣＭが生成され、アクセス禁止解除回路２８に送られる。そして、アクセス禁止解除回路２８において、各ページの最終番地を超える番地について最終番地判定回路２７のアクセス禁止が解除され、アクセス禁止信号ＣＥが不活性化されることで、外部からのフラグセルＦＣ１、ＦＣ２へのアクセスが許容される。
【０１１５】
これにより、フラグセルＦＣ１、ＦＣ２に記憶されている第１のフラグデータＦ１および第２のフラグデータＦ２を外部制御装置側から読み出すことができる。このため、外部制御装置側で管理されている第１のフラグデータＦ１および第２のフラグデータＦ２が消失した場合においても、フラグセルＦＣ１、ＦＣ２に記憶されている第１のフラグデータＦ１および第２のフラグデータＦ２を外部制御装置側で確認することができる。
【０１１６】
なお、第１のフラグデータＦ１および第２のフラグデータＦ２の読み出しでは、その値を直接出力する方法でもよいし、第１のフラグデータＦ１および第２のフラグデータＦ２が複数ビットで構成されている場合は、多数決回路を介して最終結果を出力するなどの間接出力する方法でもよい。あるいは、第１のフラグデータＦ１および第２のフラグデータＦ２をページデータに付加して冗長に出力可能とし、第１のフラグデータＦ１および第２のフラグデータＦ２のデータバイト（最終カラム番地）のデータを指定して外部に出力する方法であってもよい。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１８】
１  コントローラ、１ａ  フラグデータ読み出し部、１ｂ  フラグデータ管理部、１ｃ  コマンド発行部、１ｄ  読み書き指示部、２  ＮＡＮＤメモリ、３、１１  メモリセルアレイ、４ａ、４ｂ  フラグセル、５ａ  ロウ選択制御部、５ｂ  カラム選択制御部、６  フラグデータ生成部、７  アクセス禁止解除部、２８  アクセス禁止解除回路、ＰＤ  ページデータ、Ｆ１、Ｆ２  フラグデータ、ＦＣ１、ＦＣ２  フラグセル、１２  ロウデコーダ、１３  キャッシュ／センスアンプ回路、１４  チャージポンプ回路、１５  ベリファイ判定回路、１６  チャージポンプ制御回路、１７ａ  ロウ制御回路、１７ｂ  カラム制御回路、１８  シーケンス制御回路、１９  レジスタ、  ２０  電源検知回路、２１、２２  バッファ、２３  コマンドデコーダ、２４  アドレスバッファ、２５  データバッファ、２６  出力バッファ、２７  最終番地判定回路、２９  マルチプレクサ、ＳＢ  半導体基板、ＣＵ  回路層、ＢＧ  バックゲート層、ＫＡ１、ＫＡ２  貫通孔、ＭＰ１、ＭＰ２、ＳＰ１、ＳＰ２  柱状体、ＷＬ０〜ＷＬ７  ワード線、ＢＬ１〜ＢＬ６  ビット線、ＳＧ１、ＳＧ２  セレクトゲート電極、ＮＳ  ＮＡＮＤストリング、ＭＣ  メモリセル、ＣＰ  接続層、ＰＧ、３５、５２、６４、６６  プラグ、ＳＬ  ソース線、４１  柱状半導体、４２  トンネル絶縁膜、４３  チャージトラップ層、４４  ブロック絶縁膜、ＩＬ  絶縁体、３４、３７、４０、４５〜５０、６１、６２  層間絶縁膜、３１  ＳＴＩ、３２  拡散層、３３  ゲート電極、５１  引き出し線、５３、６５、６７  配線、ＳＴ１、ＳＴ２  セレクトトランジスタ、ＭＴ０〜ＭＴ７  セルトランジスタ、ＢＴ  バックゲートトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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