(57)【要約】【課題】本発明はアレイ型積層セラミック電子部品に関するものである。【解決手段】本発明は、セラミック本体と、上記セラミック本体の一面及び上記一面と相対する他面にそれぞれ複数で形成された外部電極と、上記セラミック本体の内部に形成され、上記外部電極と接続された複数の内部電極積層部と、を含み、上記内部電極積層部間の間隔をＧ、上記内部電極の密度をＤとする際、４０％≦Ｄ≦５７％であり、１０μｍ≦Ｇ≦２００μｍであり、Ｇ≧（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２であることを特徴とし、本発明によると、デラミネーション、クラックを防止することができる。【選択図】図２
2013162122.tif 000002
【特許請求の範囲】
【請求項１】
セラミック本体と、
前記セラミック本体の一面及び前記一面と相対する他面にそれぞれ複数で形成された外部電極と、
前記セラミック本体の内部に形成され、前記外部電極と接続された複数の内部電極積層部と、を含み、
前記内部電極積層部間の間隔をＧ、前記内部電極の密度をＤとする際、４０％≦Ｄ≦５７％であり、１０μｍ≦Ｇ≦２００μｍであり、Ｇ≧（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２である、アレイ型積層セラミック電子部品。
【請求項２】
前記内部電極積層部は２つである、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項３】
前記セラミック本体の一面に形成された前記複数の外部電極それぞれは、前記セラミック本体の他面に形成された前記複数の外部電極と相対するように配置される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項４】
前記外部電極は、前記内部電極の引出部を覆う、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項５】
前記外部電極は、前記内部電極の積層方向に延長されて形成される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項６】
前記外部電極は、前記セラミック本体の上面及び下面の一部に延長されて形成される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項７】
前記内部電極積層部は、セラミック層を介して内部電極が配置されて形成され、前記内部電極は重畳される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項８】
前記複数の内部電極積層部は、相対する複数の外部電極にそれぞれ接続される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項９】
前記内部電極積層部内の隣接する内部電極は、それぞれ反対方向に引出されて相対する外部電極に接続される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項１０】
前記内部電極積層部間の間隔Ｇは、積層された複数の内部電極における端部位置間の平均間隔である、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項１１】
前記内部電極積層部が３つ以上である場合、前記内部電極積層部間の間隔Ｇは、何れか一つの層における複数の間隔のうち最小値である、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項１２】
前記内部電極は、容量形成に寄与する容量部と、前記容量部を外部電極に接続させる引出部と、を含み、前記容量部及び引出部は長方形である、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項１３】
チップサイズは、０９０６サイズ以下である、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項１４】
前記セラミック本体の表面から前記内部電極積層部までの間隔をＭとする際、Ｇ≦Ｍである、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項１５】
Ｍ≦２００μｍである、請求項１４に記載のアレイ型積層セラミック電子部品。
【請求項１６】
セラミック本体と、
前記セラミック本体の一面及び前記一面と相対する他面にそれぞれ複数で形成された第１及び第２外部電極と、
前記セラミック本体の一面に形成された複数の前記第１外部電極にそれぞれ接続され、同一階上に形成された複数の第１内部電極と、
前記第１内部電極及びセラミック層を介して配置されて同一階上に形成され、前記他面に形成された複数の第２外部電極にそれぞれ接続され、前記複数の第１内部電極とそれぞれ重畳される複数の第２内部電極と、を含み、
同一階上の複数の内部電極間の間隔をＧ、前記内部電極の密度をＤ、前記セラミック本体の表面から前記第１及び第２内部電極までの間隔をＭとする際、４０％≦Ｄ≦５７％であり、１０μｍ≦Ｇ≦Ｍであり、Ｇ≦（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２である、アレイ型積層セラミック電子部品。
【請求項１７】
Ｍ≦２００μｍである、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項１８】
前記第１及び第２内部電極は、それぞれ容量部と、引出部と、を含み、前記引出部は前記容量部より小さい、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項１９】
前記容量部は長方形である、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項２０】
前記同一階上における複数の内部電極間の間隔は、前記容量部間の間隔である、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項２１】
前記第１及び第２内部電極は、それぞれ２つである、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項２２】
前記外部電極は、前記第１及び第２内部電極の引出部を覆う、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項２３】
前記外部電極は、前記第１及び第２内部電極の積層方向に延長されて形成される、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項２４】
前記外部電極は、前記セラミック本体の上面及び下面の一部に延長されて形成される、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項２５】
チップサイズは０９０６サイズ以下である、請求項１６に記載のアレイ型積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイ型積層セラミック電子部品に関するものである。
【背景技術】
【０００２】
最近、電子製品の小型化及び多機能化の趨勢に伴い、電子部品も小型化、多機能化、高容量化しつつあり、このようなニーズを満たす積層型電子部品に対する需要が増大している。
【０００３】
積層型電子部品には、チップキャパシタ、チップビーズ、チップインダクタ、チップバリスタ等があるが、複数のチップキャパシタを一つの部品に具現したものがアレイ型（ａｒｒａｙ−ｔｙｐｅ）チップキャパシタである。アレイ型チップキャパシタの内部には、容量を具現する独立した内部電極パターンが２つ以上形成されているが、電子部品の小型化及び高容量化の傾向に伴い、内部電極の積層数はさらに増加し、内部電極間の間隔はさらに狭まっている。
【０００４】
これにより、内部電極積層部とその以外の部分との間には、密度差がさらに増加するようになりデラミネーション及びクラックが発生する可能性がある。さらに、電気的特性及び信頼性が低下する等の問題が発生するおそれがある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明はデラミネーション及びクラックの発生を抑制することができるアレイ型積層セラミック電子部品を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、セラミック本体と、上記セラミック本体の一面及び上記一面と相対する他面にそれぞれ複数で形成された外部電極と、上記セラミック本体の内部に形成され、上記外部電極と接続された複数の内部電極積層部と、を含み、上記内部電極積層部間の間隔をＧ、上記内部電極の密度をＤとする際、４０％≦Ｄ≦５７％であり、１０μｍ≦Ｇ≦２００μｍであり、Ｇ≧（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２であるアレイ型積層セラミック電子部品であることができる。
【０００７】
上記内部電極積層部は、２つであることができる。
【０００８】
上記セラミック本体の一面に形成された上記複数の外部電極それぞれは、上記セラミック本体の他面に形成された上記複数の外部電極と相対するように配置されることができる。
【０００９】
上記外部電極は、上記内部電極の引出部を覆うことができる。
【００１０】
上記外部電極は、上記内部電極の積層方向に延長されて形成されることができる。
【００１１】
上記外部電極は、上記セラミック本体の上面及び下面の一部に延長されて形成されることができる。
【００１２】
上記内部電極積層部は、セラミック層を介して内部電極が配置されて形成され、上記内部電極は重畳されることができる。
【００１３】
上記複数の内部電極積層部は、相対する複数の外部電極にそれぞれ接続されることができる。
【００１４】
上記内部電極積層部内の隣接する内部電極は、それぞれ反対方向に引出されて相対する外部電極に接続されることができる。
【００１５】
上記内部電極積層部間の間隔Ｇは、積層された複数の内部電極における端部位置間の平均間隔であることができる。
【００１６】
上記内部電極積層部が３つ以上である場合、上記内部電極積層部間の間隔Ｇは、何れか一つの層における複数の間隔のうち最小値であることができる。
【００１７】
上記内部電極は、容量形成に寄与する容量部と、上記容量部を外部電極に接続させる引出部と、を含み、上記容量部及び引出部は長方形であることができる。
【００１８】
チップサイズは、０９０６サイズ以下であることができる。
【００１９】
上記セラミック本体の表面から上記内部電極積層部までの間隔をＭとする際、Ｇ≦Ｍであることができ、また、Ｍ≦２００μｍであることができる。
【００２０】
本発明の他の態様は、セラミック本体と、上記セラミック本体の一面及び上記一面と相対する他面にそれぞれ複数で形成された第１及び第２外部電極と、上記セラミック本体の一面に形成された複数の上記第１外部電極にそれぞれ接続され、同一階上に形成された複数の第１内部電極と、上記第１内部電極及びセラミック層を介して配置されて同一階上に形成され、上記他面に形成された複数の第２外部電極にそれぞれ接続され、上記複数の第１内部電極とそれぞれ重畳される複数の第２内部電極と、を含み、同一階上における複数の内部電極間の間隔をＧ、上記内部電極の密度をＤ、上記セラミック本体の表面から上記第１及び第２内部電極までの間隔をＭとする際、４０％≦Ｄ≦５７％であり、１０μｍ≦Ｇ≦Ｍであり、Ｇ≦（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２であるアレイ型積層セラミック電子部品であることができる。
【００２１】
Ｍ≦２００μｍであることができる。
【００２２】
上記第１及び第２内部電極は、それぞれ容量部と、引出部と、を含み、上記引出部は、上記容量部より小さいことができる。
【００２３】
上記容量部は、長方形であることができる。
【００２４】
上記同一階上における複数の内部電極間の間隔は、上記容量部間の間隔であることができる。
【００２５】
上記第１及び第２内部電極は、それぞれ２つであることができる。
【００２６】
上記外部電極は、上記第１及び第２内部電極の引出部を覆うことができる。
【００２７】
上記外部電極は、上記第１及び第２内部電極の積層方向に延長されて形成されることができる。
【００２８】
上記外部電極は、上記セラミック本体の上面及び下面の一部に延長されて形成されることができる。
【００２９】
チップサイズは、０９０６サイズ以下であることができる。
【発明の効果】
【００３０】
本発明によるアレイ型積層セラミック電子部品は、デラミネーション及びクラックの発生が抑制されることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態によるアレイ型積層セラミック電子部品の外観を示す斜視図である。
【図２】図１のＸ−Ｘ’に沿った断面図である。
【図３】図２のＺ部分の拡大図である。
【図４】図１のＸ−Ｘ’に沿った断面図であって、内部電極の密度を説明する模式図である。
【図５】図１のＹ−Ｙ’に沿った断面図である。
【図６ａ】本発明の一実施形態によるアレイ型積層セラミック電子部品の内部電極の形状を示す平面図である。
【図６ｂ】本発明の一実施形態によるアレイ型積層セラミック電子部品の内部電極の形状を示す平面図である。
【図７】本発明の一実施形態によるアレイ型積層セラミック電子部品において、内部電極積層部間の間隔Ｇと内部電極の密度Ｄとの関係を示すグラフである。
【図８】図５のＷ部分の拡大図である。
【発明を実施するための形態】
【００３２】
以下では、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００３３】
但し、本発明の実施形態は、他の多様な形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。
【００３４】
また、本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
【００３５】
従って、図面上における要素の形状及びサイズ等は、より明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同一要素である。
【００３６】
図１は、本発明の一実施形態によるアレイ型積層セラミック電子部品の外観を示す斜視図である。図２は、図１のＸ−Ｘ’に沿った断面図である。図３は、図２のＺ部分の拡大図である。図４は、図１のＸ−Ｘ’に沿った断面図であって、内部電極の密度を説明する模式図である。図５は、図１のＹ−Ｙ’に沿った断面図である。図６は、本発明の一実施形態によるアレイ型積層セラミック電子部品の内部電極の形状を示す平面図である。図７は、本発明の一実施形態によるアレイ型積層セラミック電子部品において、内部電極積層部間の間隔Ｇと内部電極の密度Ｄとの関係を示すグラフである。図８は、図５のＷ部分の拡大図である。
【００３７】
図１を参照すると、本発明の一実施形態は、セラミック本体１０と、上記セラミック本体１０の一面Ｓ１及び上記一面と相対する他面Ｓ２にそれぞれ複数で形成された外部電極２１〜２４と、上記セラミック本体１０の内部に形成された複数の内部電極積層部Ｋ１、Ｋ２と、を含むことができる。
【００３８】
セラミック本体１０は、セラミック材料からなる本体を示し、直方体であることができる。また、「Ｌ方向」を「長さ方向」、「Ｗ方向」を「幅方向」、「Ｔ方向」を「厚さ方向」と定義することができる。
【００３９】
セラミック材料は、高誘電率の誘電材料であることができ、具体的には、チタン酸バリウム、チタン酸ストロンチウムであることができる。誘電材料内には、微視的に電気双極子（ｅｌｅｃｔｒｉｃ  ｄｉｐｏｌｅ）が存在することができる。誘電材料が反対極性の電極間に存在する場合、誘電材料内の電気双極子は電極間に形成された電場に反応して整列することができる。これにより、反対極性を示す両電極にはより多くの電荷が蓄積されることができる。
【００４０】
外部電極２１〜２４は、セラミック本体１０の一面Ｓ１及びこれと相対する他面Ｓ２に形成されることができる。
【００４１】
セラミック本体１０の一面Ｓ１に形成された外部電極２１、２３を第１外部電極とすることができ、長さ方向に沿って順に第１−１外部電極２１、第１−２外部電極２３とすることができる。セラミック本体１０の他面Ｓ２に形成された外部電極２２、２４を第２外部電極とすることができ、長さ方向に沿って順に第２−１外部電極２２、第２−２外部電極２４とすることができる。
【００４２】
図１には第１及び第２外部電極の個数がそれぞれ２つである場合が示されているが、それに制限されず、３つ以上の複数であることができる。
【００４３】
セラミック本体１０の一面Ｓ１に形成された複数の外部電極２１、２３は、それぞれセラミック本体１０の他面Ｓ２に形成された複数の外部電極２２、２４と相対するように配置されることができる。即ち、第１−１外部電極２１及び第２−１外部電極２２は相対するように配置されることができ、第１−２外部電極２３及び第２−２外部電極２４は相対するように配置されることができる。
【００４４】
外部電極２１〜２４は、厚さ方向（「Ｔ方向」）に延長されて形成されることができ、セラミック本体１０の表面に露出した内部電極の引出部（図示せず）を覆うことができる。
【００４５】
内部電極積層部Ｋ１、Ｋ２からセラミック本体１０の表面に引出された内部電極の引出部は、厚さ方向（「Ｔ方向」）に沿って配列されることができる。外部電極２１〜２４は、これを覆うことができるように厚さ方向（「Ｔ方向」）に沿って形成されることができる。これにより、外部の異物質またはめっき液等がセラミック本体１０の内部に浸透することを防止できて製品の寿命及び信頼度を向上することができる。
【００４６】
また、外部電極２１〜２４は、セラミック本体１０の上面Ｓ３及び下面Ｓ４の一部に延長されて形成されることができる。外部電極２１〜２４とセラミック本体１０とが接する部分は、アングルの形状を形成することができる。幾何学的構造上、アングルの形状は外力に対する耐久性がより高いため、セラミック本体１０に対する外部電極２１〜２４の固着力をさらに向上することができる。
【００４７】
内部電極積層部Ｋ１、Ｋ２は、セラミック本体１０の内部にセラミック層１１を介して内部電極３１、３２が交互に積層された領域を示すことができる。内部電極積層部Ｋ１、Ｋ２は２つであることができ、これをそれぞれ第１及び第２内部電極積層部Ｋ１、Ｋ２とすることができる。但し、内部電極積層部Ｋ１、Ｋ２の個数は、これに限定されるものではなく、３つ以上であることができる。
【００４８】
図２は図１のＸ−Ｘ’に沿った断面図である。図２を参照すると、厚さ方向から投影したとき、内部電極３１、３２は重畳されることができる。
【００４９】
隣接する内部電極が重畳される領域は、静電容量の形成に寄与し、これを容量部Ｐとすることができる。また、隣接する内部電極と重畳されない領域は、静電容量の形成に寄与できず、容量部をセラミック本体の表面に露出させる役割をし、これを引出部Ｑとすることができる。
【００５０】
容量部Ｐ及び引出部Ｑは、長方形であることができる。引出部の幅は、容量部の幅より小さいことができる。後述する内部電極積層部間の間隔は、容量部間の間隔であることができる。
【００５１】
図３は図２のＺ部分の拡大図である。図３を参照すると、内部電極積層部Ｋ１、Ｋ２間の間隔Ｇは、積層された複数の内部電極における端部の平均位置間の間隔であることができる。
【００５２】
図１から図６には内部電極積層部が２つＫ１、Ｋ２である場合が示されているが、本発明がこれに制限されるものではなく、内部電極積層部は３つ以上であることができる。この場合、内部電極積層部間の間隔Ｇは、何れか一つの層における複数の間隔のうち最小値であることができる。
【００５３】
図４は図１のＸ−Ｘ’に沿った断面図であって、内部電極の密度Ｄを説明するための模式図である。
【００５４】
図４を参照すると、内部電極の密度Ｄは、セラミック本体のうち内部電極が占める割合を示す概念であって、具体的には、内部電極積層部Ｋ１、Ｋ２を厚さ方向に延長した領域の面積Ａ１、Ａ２の合計（Ａ１＋Ａ２）に対して内部電極の断面積の合計（Ｂ１＋Ｂ２＋Ｂ３＋…＋Ｃ１＋Ｃ２＋Ｃ３…）の割合と定義することができる。
【００５５】
言い換えれば、内部電極の密度Ｄは、斜線領域の面積（Ａ１＋Ａ２）に対して二重斜線領域の面積（Ｂ１＋Ｂ２＋Ｂ３＋…＋Ｃ１＋Ｃ２＋Ｃ３…）の割合である。
【００５６】
斜線領域の面積は、以下の通りに測定することができる。研磨された断面に内部電極積層部を含ませるように写真を撮影し、厚さ方向に一定でない内部電極における端部の平均位置を示す基準線を決め、内部電極積層部の両側の基準線及びセラミック表面で囲まれた領域の面積を求め、これを斜線領域の面積とすることができる。
【００５７】
二重斜線領域の面積、即ち、内部電極の断面積の合計は、内部電極の平均厚さに内部電極の層数をかけて求めることができる。内部電極の平均厚さを測定するにあたり、図８を参照して実験例で具体的に説明する。
【００５８】
内部電極の密度Ｄは、小型化及び高容量化の尺度になることができる。小型化及び高容量化に伴い、内部電極積層部上下のカバー領域の厚さが小さくなり、内部電極はさらに薄くなるため、内部電極の密度はさらに増加できる。
【００５９】
内部電極の密度Ｄが大きいということは、セラミック本体内に内部電極が占める分率がさらに大きいことを意味することができる。内部電極は、セラミック本体に比べて熱膨張係数がより大きいため、熱履歴を経る過程において膨脹及び収縮の程度がセラミック本体に比べてより大きい。このため、内部電極とセラミック本体との間にデラミネーションが発生する可能性があり、延いてはクラック発生につながるおそれがある。
【００６０】
内部電極の密度をＤ、内部電極積層部Ｋ１、Ｋ２間の間隔をＧとする際、４０％≦Ｄ≦５７％であり、１０μｍ≦Ｇ≦２００μｍであり、Ｇ≧（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２であることができる。
【００６１】
Ｄが４０％より小さいと、Ｇとは関係なくデラミネーション及びクラックが発生しない可能性がある。
【００６２】
Ｄが５７％より大きいと、Ｇがいかなる値を有するかとは関係なくデラミネーション及びクラックが発生する可能性がある。即ち、薄層化及び高容量化しすぎてＤが５７％より大きくなると、Ｇを調節してもデラミネーション及びクラック発生を抑制することができない。
【００６３】
４０％≦Ｄ≦５７％である場合、積層セラミックキャパシタの薄層化及び高容量化によってデラミネーション及びクラックが発生する可能性があるが、この際、Ｇを適切に調節してデラミネーション及びクラックの発生を防止することができる。即ち、上記範囲内においてＧの値が意味を有する。Ｄが４０〜５７％の範囲内である場合、Ｇを増加させてデラミネーション及びクラックの発生を抑制することができる。
【００６４】
しかしながら、Ｇは１０〜２００μｍ範囲内の値を有することができる。Ｇが１０μｍより小さいと、内部電極積層部が電気的に連結されることができるため、内部電極積層部を分離して形成することにより、達成しようとする効果を得ることができない。また、Ｇが２００μｍより大きいと、内部電極の面積がむしろ減少して容量を具現するのに困難になるおそれがある。
【００６５】
また、１０〜２００μｍの範囲内でＧの最小値をＤの関数で表現することができる。具体的には、Ｇの値は（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２以上であることができる。上記数式は表１を参照して導出したものであり、図５にグラフとして示した。
【００６６】
表１を参照すると、内部電極の密度Ｄが４０．６％である場合（サンプル９）には、内部電極積層部間の間隔Ｇが２５μｍより大きくならないと、デラミネーション及びクラックが発生する可能性がある。即ち、Ｄが４０．６％であると、Ｇの最小値は２５μｍである。
【００６７】
内部電極の密度Ｄが４８．２％である場合（サンプル１２）には、内部電極積層部間の間隔が３０μｍより大きくならないと、デラミネーション及びクラックが発生する可能性がある。即ち、Ｄが４８．２％であると、Ｇの最小値は３０μｍである。
【００６８】
内部電極の密度Ｄが５２％である場合（サンプル１５）には、内部電極積層部間の間隔が３５μｍより大きくならないと、デラミネーション及びクラックが発生する可能性がある。即ち、Ｄが５２％であると、Ｇの最小値は３５μｍである。
【００６９】
上記三つの点を基礎に外挿法（ｅｘｔｒａｐｏｌａｔｉｏｎ  ｍｅｔｈｏｄ）によって上記数式を導出した。
【００７０】
図５は図１のＹ−Ｙ’に沿った断面図である。図５を参照すると、内部電極積層部Ｋ１、Ｋ２内で厚さ方向に隣接する内部電極３１、３２は、それぞれ反対方向に引出されて相対する外部電極２１、２２または２３、２４にそれぞれ接続されることができる。即ち、何れか一つの内部電極３１が第１外部電極２１、２３に接続されると、これと厚さ方向に隣接する内部電極３２は第２外部電極２２、２４に接続されることができる。
【００７１】
以上、内部電極積層部Ｋの個数が２つＫ１、Ｋ２である場合に対して主に説明したが、これに限定されるものではない。
【００７２】
チップサイズは、０９０６サイズ以下であることができる。
【００７３】
アレイ部品が小型化するにつれ、内部電極積層部Ｋ１、Ｋ２間の間隔Ｇが次第に狭まるようになり、これによって、内部電極積層部及びこれを囲むセラミック領域間の段差がさらに激しくなる可能性がある。段差が存在する部位には、常に応力が存在する可能性があり、段差が激しくなることによって内部に存在する応力はさらに大きくなるおそれがある。
【００７４】
このような段差は、チップサイズが０９０６サイズ以下である場合、顕著になり、これによって、デラミネーション及びクラックが発生する可能性がある。
【００７５】
０９０６サイズは、チップの長さ及び幅がそれぞれ０．９ｍｍ±０．１ｍｍ及び０．６ｍｍ±０．１ｍｍである場合を意味することができる。
【００７６】
図２及び６を参照すると、セラミック本体１０の表面Ｓ５、Ｓ６から内部電極積層部Ｋ１、Ｋ２までの間隔（以下、「マージン」とする）をＭとする際、Ｇ≦Ｍであることができる。即ち、マージンＭは、内部電極積層部間の間隔Ｇ以上であることができる。
【００７７】
アレイ製品の小型化に伴い、内部電極積層部Ｋ１、Ｋ２間の間隔Ｇも小さくなることができるが、マージンＭが内部電極積層部間の間隔Ｇより小さいと、積層シートの切断の際、不良が発生するおそれがある。
【００７８】
また、マージンＭは、２００μｍ以下であることができる。
【００７９】
マージンＭが２００μｍより大きいと、内部電極の面積が減少する可能性があり、設計容量を具現するのに困難になるおそれがある。
【実施例】
【００８０】
以下では、実施例及び比較例を参照して本発明について詳細に説明する。
【００８１】
セラミック粉末としてチタン酸バリウム粉末、有機溶媒としてエタノール、バインダーとしてポリビニルブチラールを混合した後、これをジルコニアボールを用いてボールミルを行い、セラミックスラリーを製造した。また、ドクターブレード法によってセラミックスラリーでセラミックグリーンシートを製造し、その上に内部電極をスクリーン印刷して形成した。内部電極としては、ニッケルを含む導電性ペーストが用いられた。
【００８２】
セラミックグリーンシートを１００層以上積層した後、これを切断及び焼結して焼結チップを製造し、２つずつ相対するように外部電極を形成した。
【００８３】
焼結後、内部電極の平均厚さＴｅ、内部電極間におけるセラミック層の厚さＴｄ、内部電極の密度Ｄ、内部電極積層部間の間隔Ｇに応じてデラミネーション及びクラックの発生有無を観察してその結果を表１に示した。
【００８４】
図８は図５のＷ部分の拡大図であって、セラミック層及び内部電極の平均厚さｔｄ、ｔｅの測定について説明する。
【００８５】
図８を参照すると、内部電極の平均厚さｔｅは、セラミック本体１０の幅Ｗ方向の中央部から切断した長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンし、そのスキャンしたイメージから抽出された任意の内部電極において、長さ方向に等間隔である３０個の地点でその厚さを測定し、平均値を測定することができる。上記等間隔である３０個の地点は、内部電極が重畳される領域を意味する容量形成部から測定されることができる。このような平均値測定を１０個以上の内部電極に拡張して平均値を測定すると、内部電極の平均厚さをさらに一般化することができる。
【００８６】
セラミック層の平均厚さｔｄも内部電極の平均厚さｔｅを測定する方法と同一の方法によって測定することができる。
【００８７】
【表１】
2013162122.tif 000003
【００８８】
表１において、ＧｍｉｎはＧの最小値を示し、これは（０．０５７７×Ｄ２）−（４．４６６８×Ｄ）＋１１１．２２で計算し、小数点第二位で四捨五入した値である。Ｄには％で換算した値を代入した。
【００８９】
表１を参照すると、サンプル１〜７は、Ｔｄが２．０または１．５μｍ、Ｔｅが１．０μｍ、Ｄが２９．１または３４．９％、Ｇが１０、２０、３０、５０μｍの場合で、デラミネーションやクラックが発生しなかった。
【００９０】
サンプル１〜７は、誘電体層の厚さＴｄ及び内部電極の厚さＴｅが相対的に厚くて内部電極の密度Ｄが４０％より小さい低容量キャパシタに該当し、このような低容量キャパシタの場合、内部電極積層部間の間隔Ｇが１０〜５０μｍに変化しても、Ｇの値に関係なくデラミネーション及びクラックが発生しなかった。
【００９１】
これは、低容量キャパシタの場合、内部電極の密度Ｄが小さいため、内部電極間の間隔Ｇが問題にならないためである。
【００９２】
サンプル８は、Ｔｄが０．８μｍ、Ｔｅが０．７μｍ、Ｄが４０．６％、Ｇが２０μｍ、Ｇｍｉｎが２２μｍの場合で、デラミネーション（２．７％）及びクラック（１．７％）が発生した。これは、Ｇの値がＧｍｉｎの値より小さい場合である。
【００９３】
サンプル９及び１０は、Ｔｄが０．８μｍ、Ｔｅ０．７μｍ、Ｄが４０．６％、Ｇが２５μｍ及び３０μｍ、Ｇｍｉｎが２５μｍの場合で、デラミネーション及びクラックが発生しなかった。これは、Ｇの値がＧｍｉｎの値と同一であるか、または、大きい場合である。
【００９４】
サンプル８〜１０を参照すると、誘電体層の厚さＴｄ及び内部電極の厚さＴｅが減少し、内部電極の密度Ｄが４０％を超えるようになって、デラミネーション及びクラックが発生したことが確認できる。この場合、内部電極積層部間の間隔Ｇを２０μｍから２５μｍ、３０μｍに増加させることで、デラミネーション及びクラックが発生しなくなった。即ち、Ｇの値をＧｍｉｎの値と同一であるか、または、これより大きくすることで、デラミネーション及びクラックの発生を防止できるということが分かる。
【００９５】
サンプル１１は、Ｔｄが０．４μｍ、Ｔｅが０．５μｍ、Ｄが４８．２％、Ｇが２５μｍ、Ｇｍｉｎが３０μｍの場合で、デラミネーション（１．２％）及びクラック（１．０％）が発生した。これは、Ｇの値がＧｍｉｎの値より小さい場合である。
【００９６】
サンプル１２及び１３は、Ｔｄが０．４μｍ、Ｔｅが０．５μｍ、Ｄが４８．２％、Ｇが３０μｍ及び３５μｍ、Ｇｍｉｎが３０μｍ及び３０μｍの場合で、デラミネーション及びクラックが発生しなかった。これは、Ｇの値がＧｍｉｎの値より同一であるか、または、大きい場合である。
【００９７】
サンプル１１〜１３を参照すると、誘電体層の厚さＴｄ及び内部電極の厚さＴｅがさらに減少し、内部電極の密度Ｄもさらに増加するようになって（４８．２％）、デラミネーション及びクラックが発生したが、Ｇを２５μｍから３０μｍ、３５μｍに増加させると、デラミネーション及びクラックが発生しなくなった。即ち、Ｇの値をＧｍｉｎの値と同一であるか、または、これより大きくすることで、デラミネーション及びクラックの発生を防止できることが分かる。
【００９８】
言い換えれば、高容量化がさらに進行するにつれ、デラミネーション及びクラックが発生する可能性があるが、このような場合でも、内部電極間の間隔Ｇを調節してデラミネーション及びクラックの発生を抑制できることを示す。
【００９９】
サンプル１４は、Ｔｄが０．２μｍ、Ｔｅが０．３μｍ、Ｄが５２．０％、Ｇが３０μｍ、Ｇｍｉｎが３５μｍの場合で、デラミネーション（０．９％）及びクラック（０．７％）が発生した。これは、Ｇの値がＧｍｉｎの値より小さい場合である。
【０１００】
サンプル１５及び１６は、Ｔｄが０．２μｍ、Ｔｅが０．３μｍ、Ｄが５２．０％、Ｇが３５μｍ及び４０μｍ、Ｇｍｉｎが３５μｍ及び３５μｍの場合で、デラミネーション及びクラックが発生しなかった。これは、Ｇの値がＧｍｉｎの値と同一であるか、または、大きい場合である。
【０１０１】
サンプル１４〜１６を参照すると、誘電体層Ｔｄ及び内部電極の厚さＴｅがより一層減少し、内部電極の密度Ｄもより一層増加（５２％）するようになって、デラミネーション及びクラックが発生したが、Ｇを３０μｍから３５μｍ、４０μｍに増加させると、デラミネーション及びクラックが発生しなかった。即ち、Ｇの値をＧｍｉｎの値と同一であるか、または、大きくすることで、デラミネーション及びクラックの発生を防止できることが分かる。
【０１０２】
サンプル８〜１６に対する上記結果を参照すると、高容量化（誘電体層の厚さＴｄ及び内部電極の厚さＴｅの薄層化及び電極密度Ｄの増加）に伴い、デラミネーション及びクラックが発生する可能性があるが、このような場合でも、内部電極積層部間の間隔ＧがＧｍｉｎより大きくなるように調節することで、デラミネーション及びクラックの発生を防止できることが分かる。
【０１０３】
サンプル１７〜１９を参照すると、Ｔｄが０．１μｍ、Ｔｅが０．２μｍ、Ｄが５７．８％、Ｇが６０μｍ、７０μｍ及び８０μｍ、Ｇｍｉｎが４５．８μｍ、４５．８μｍ及び４５．８μｍの場合で、デラミネーション及びクラックが発生した。即ち、Ｇが６０μｍ→７０μｍ→８０μｍに増加しても、デラミネーション及びクラックが相変わらず発生したことが分かる。
【０１０４】
誘電体層の厚さＴｄ及び内部電極の厚さＴｅが薄層化しすぎて内部電極の密度Ｄが過度に大きい（５７％以上）超高容量の場合には、内部電極間の間隔Ｇを増加させても、デラミネーション及びクラックの発生を抑制することができない。
【０１０５】
結論的に、以下のような事実を確認することができる。
【０１０６】
第１に、アレイ型積層セラミックキャパシタにおいて、誘電体層の厚さＴｄ及び内部電極の厚さＴｅが厚く、内部電極の密度Ｄが４０％以下の低容量キャパシタの場合、内部電極積層部間の間隔Ｇの大きさにかかわらず、デラミネーション及びクラックが発生しなかった。
【０１０７】
第２に、誘電体層及び内部電極の厚さが薄層化し、内部電極の密度Ｄが増加して高容量化しても、内部電極間の間隔Ｇを調節することで、デラミネーション及びクラックの発生を防ぐことができる。
【０１０８】
最後に、それにもかかわらず、内部電極の密度Ｄが５７％を超えた場合、内部電極間の間隔Ｇを調節しても、デラミネーション及びクラックの発生を防ぐことができない。
【０１０９】
本発明は、上述した実施形態及び添付の図面により限定されず、添付の請求の範囲により限定される。従って、請求の範囲に記載された本発明の技術的思想を外れない範囲内で当技術分野の通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属する。
【符号の説明】
【０１１０】
１０  セラミック本体
２１〜２４  外部電極
３１〜３４  内部電極
Ｋ、Ｋ１、Ｋ２  内部電極積層部
Ｍ  マージン
Ｐ、Ｑ  容量部及び引出部
Ｓ１〜Ｓ６  セラミック本体の外部面
【図１】
2013162122.tif 000004
【図２】
2013162122.tif 000005
【図３】
2013162122.tif 000006
【図４】
2013162122.tif 000007
【図５】
2013162122.tif 000008
【図６ａ】
2013162122.tif 000009
【図６ｂ】
2013162122.tif 000010
【図７】
2013162122.tif 000011
【図８】
2013162122.tif 000012