(57)【要約】【課題】活性領域における上記プラグと、活性領域の外部における上記プラグとの双方を有する、微細化された半導体装置において、枠付け絶縁膜を確実に形成し、かつ導電性などの機能を最適化することが可能な半導体装置を提供する。【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第１のトランジスタＴＧに挟まれる領域に形成される、第１のトランジスタＴＧと第１のトランジスタＴＧよりも上側の層とを電気的に接続するための第１の接続層ＣＴと、ゲート接続領域上に形成される第２のトランジスタＴＧと、第２のトランジスタＴＧよりも上側の層とを電気的に接続するための第２の接続層とを備えている。上記第１の接続層ＣＴには第１の導電部ＰＰ１ａと第２の導電部ＰＰ２ａとを含み、第２の接続層ＳＮＣには第３の導電部ＰＰ２ｂを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成される活性領域と、
平面視における前記活性領域の周辺に形成されるゲート接続領域と、
前記活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される、前記第１のトランジスタと前記第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、
前記ゲート接続領域上に形成される第２のトランジスタと、前記第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とを備えており、
前記第１の接続層には第１の導電部と第２の導電部とを含み、前記第２の接続層には第３の導電部を含む、半導体装置。
【請求項２】
前記第２および第３の導電部に含まれる導電性不純物の濃度は、前記第１の導電部に含まれる導電性不純物の濃度よりも高い、請求項１に記載の半導体装置。
【請求項３】
前記第１の接続層において、前記第１の導電部上に前記第２の導電部が形成される、請求項２に記載の半導体装置。
【請求項４】
前記第１の導電部に含まれる導電性材料の結晶粒は、前記第２および第３の導電部に含まれる導電性材料の結晶粒よりも大きい、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成される活性領域と、
平面視における前記活性領域の周辺に形成されるゲート接続領域と、
前記活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される、前記第１のトランジスタと前記第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、
前記ゲート接続領域上に形成される第２のトランジスタと、前記第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とを備えており、
前記第１の接続層には第４の導電部を含み、前記第２の接続層には第５の導電部と第６の導電部とを含む、半導体装置。
【請求項６】
前記第５の導電部に含まれる導電性不純物の濃度は、前記第４および第６の導電部に含まれる導電性不純物の濃度よりも高い、請求項５に記載の半導体装置。
【請求項７】
前記第２の接続層において、前記第５の導電部上に前記第６の導電部が形成される、請求項６に記載の半導体装置。
【請求項８】
前記第５の導電部に含まれる導電性材料の結晶粒は、前記第４および第６の導電部に含まれる導電性材料の結晶粒よりも大きい、請求項５〜７のいずれかに記載の半導体装置。
【請求項９】
前記第２の接続層の電気抵抗は、前記第１の接続層の電気抵抗よりも低い、請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記第１のトランジスタの側壁には、側壁絶縁膜と、前記側壁絶縁膜を覆う枠付け絶縁膜とが形成されている、請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の前記主表面上に、活性領域と、平面視における前記活性領域の周辺に配置されるゲート接続領域とを形成する工程と、
前記活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第１の開口部を形成する工程と、
前記第１の開口部が形成されることにより露出された前記第１のトランジスタの側壁を覆うように枠付け絶縁膜を形成する工程と、
前記第１の開口部を充填するように第１の導電層を形成する工程と、
前記第１の導電層を形成する工程の後、前記ゲート接続領域に形成される第２のトランジスタのゲート電極の一部を除去するように第２の開口部を形成する工程と、
前記第１の開口部における前記第１の導電層の一部を除去して第１の導電部を形成する工程と、
前記第１の開口部における前記第１の導電部上、および前記第２の開口部を充填するように第２の導電層を形成する工程と、
前記第１および第２の開口部上における前記第２の導電層を除去することにより、前記第１の導電部および前記第２の導電層の一部としての第２の導電部を含み、前記第１のトランジスタと前記第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、前記第２の導電層の一部としての第３の導電部を含み、前記第２のトランジスタと前記第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とを形成する工程とを備える、半導体装置の製造方法。
【請求項１２】
前記第２の開口部を形成する工程は、前記第２の開口部と平面的に重なる領域以外の領域を覆う感光剤のパターンにより、前記第１の導電層をパターニングする工程と、
前記感光剤のパターンを除去した後、前記第１の導電層をパターニングする工程において形成された前記第１の導電層のパターンを用いて、前記第１の導電層をパターニングする工程において前記第１の導電層がエッチングされた領域と平面的に重なる、前記第１の導電層の下側に接する層から前記第２のトランジスタの前記ゲート電極に達する領域までの各層の一部を除去する工程とを含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の導電層に含まれる導電性不純物の濃度は、前記第１の導電層に含まれる導電性不純物の濃度よりも高い、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の接続層において、前記第１の導電部上に前記第２の導電部が形成される、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の前記主表面上に、活性領域と、平面視における前記活性領域の周辺に配置されるゲート接続領域とを形成する工程と、
前記ゲート接続領域に形成される第２のトランジスタのゲート電極の一部を除去するように第２の開口部を形成する工程と、
前記第２の開口部を充填するように第３の導電層を形成する工程と、
前記第３の導電層を形成する工程の後、前記活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第１の開口部を形成する工程と、
前記第１の開口部が形成されることにより露出された前記第１のトランジスタの側壁を覆うように枠付け絶縁膜を形成する工程と、
前記第２の開口部における前記第３の導電層の一部を除去して第５の導電部を形成する工程と、
前記第２の開口部における前記第５の導電部上、および前記第１の開口部を充填するように第４の導電層を形成する工程と、
前記第１および第２の開口部上における前記第４の導電層を除去することにより、前記第４の導電層の一部としての第４の導電部を含み、前記第１のトランジスタと前記第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、前記第５の導電部および前記第４の導電層の一部としての第６の導電部を含み、前記第２のトランジスタと前記第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とを形成する工程とを備える、半導体装置の製造方法。
【請求項１６】
前記第３の導電層に含まれる導電性不純物の濃度は、前記第４の導電層に含まれる導電性不純物の濃度よりも高い、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の接続層において、前記第５の導電部上に前記第６の導電部が形成される、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、多結晶シリコンからなる接続層を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。半導体装置の多層化に伴い、半導体基板の主表面上に形成されるトランジスタのゲート電極と、当該トランジスタより上側の層とが、プラグと呼ばれる接続層により電気的に接続される技術が往々にして用いられる。トランジスタのゲート電極と、より上側に配置される層とがプラグにより電気的に接続される構成は、たとえば特開２０００−１８２９９１号公報（特許文献１）および特開２００４−７９６９６号公報（特許文献２）に開示される。
【０００３】
上記のうち、特に特開２００４−７９６９６号公報に開示される半導体装置は、ＳＲＡＭ（Static Random Access Memory）と呼ばれる揮発性メモリである。特開２００４−７９６９６号公報に開示されるＳＲＡＭは、負荷トランジスタとしていわゆるＴＦＴ（Thin Film Transistor）と呼ばれる薄膜トランジスタを用いたＳＲＡＭ回路に、いわゆるＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタが付加されている。記憶ノード部の代わりにキャパシタに電荷が保持され、かつキャパシタの電位がＳＲＡＭ回路を構成するいわゆるフリップフロップ回路により保持される。このため記憶ノード部に電荷が蓄積されるＳＲＡＭに比べてアルファ線に起因するソフトエラーの発生を抑制することができる。さらにフリップフロップ回路の少なくとも一部分がビット線の上方に設けられるため、半導体装置を小型化（微細化）することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１８２９９１号公報
【特許文献２】特開２００４−７９６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭの活性領域に形成される複数のトランジスタと同一の層には層間絶縁層が形成される。当該トランジスタとより上側の層とを電気的に接続するために、複数のトランジスタに挟まれた領域に導電性のプラグが形成される。
【０００６】
複数のトランジスタに挟まれた領域には、プラグを形成するための開口部が形成される。この開口部とは、複数のトランジスタと同一の層に形成される層間絶縁層をエッチング除去することにより形成される。このエッチングは、複数のトランジスタを構成するゲート電極などの外側の面に形成された、上記層間絶縁層とのエッチング選択比の高い絶縁層をストッパ膜としてストップする。
【０００７】
近年の半導体装置の高集積化および微細化により、上記接続層の幅が狭くなっているため、互いに隣接する１対のトランジスタ間でのショートマージンの確保が難しくなっている。ここでショートマージンとは、上記接続層を形成するための開口部を形成する際になされるエッチング量の、当該１対のトランジスタの間での短絡を抑制するために許容される誤差を意味する。
【０００８】
すなわち活性領域において、互いに隣接する１対のトランジスタ間に形成される、当該トランジスタとより上側の層とを電気的に接続するプラグの幅が狭くなることにより、開口部を形成するためのエッチング量の誤差が許容範囲（ショートマージン）を超えることにより、１対のトランジスタ同士が当該プラグを介在して短絡する可能性がある。
【０００９】
上記短絡を抑制するために、活性領域に形成されるトランジスタの側壁、特に側壁絶縁膜の外側に、追加の絶縁膜（枠付け絶縁膜）が形成されることがある。しかしＳＲＡＭにおいて、たとえば平面視において活性領域の外部に配置されたトランジスタのゲート電極と、より上部に配置される層とを接続するプラグを形成するための開口部が形成された状態で、上記枠付け絶縁膜が形成されれば、上記開口部の内壁面にも枠付け絶縁膜が形成される。そのため、上記開口部から形成されるプラグを導電性の接続層として利用することが困難になる。
【００１０】
特開２００４−７９６９６号公報に開示されるＳＲＡＭは、隣接するトランジスタ同士の間の領域は大部分が絶縁層で形成されており、プラグの外側は厚い絶縁層で覆われる。このような構成であるため、特開２００４−７９６９６号公報においては枠付け絶縁膜は必要ない。このため、特開２００４−７９６９６号公報においては上記の問題を考慮していない。
【００１１】
また特開２０００−１８２９９１号公報においては、活性領域および活性領域の周辺との双方において、トランジスタと、より上側に配置される層とがプラグにより電気的に接続される構成について開示されていない。したがって上記の枠付け絶縁膜を形成する際の問題を考慮していない。
【００１２】
さらに、特開２００４−７９６９６号公報においては、半導体装置のプラグを構成する導電層の不純物濃度の分布に関する記載がない。このため、プラグの物性から当該半導体装置の機能（たとえば導電性など）を最適化することが困難である。
【００１３】
本発明は、以上の問題に鑑みなされたものである。その目的は、活性領域における上記プラグと、活性領域の外部における上記プラグとの双方を有する、微細化された半導体装置において、枠付け絶縁膜を確実に形成し、かつ導電性などの機能を最適化することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される、第１のトランジスタと第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、ゲート接続領域上に形成される第２のトランジスタと、第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とを備えている。上記第１の接続層には第１の導電部と第２の導電部とを含み、第２の接続層には第３の導電部を含む。
【００１５】
本発明の他の実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に形成される活性領域と、平面視における活性領域の周辺に形成されるゲート接続領域と、活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される、第１のトランジスタと第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、ゲート接続領域上に形成される第２のトランジスタと、第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とを備えている。上記第１の接続層には第４の導電部を含み、第２の接続層には第５の導電部と第６の導電部とを含む。
【００１６】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に、活性領域と、平面視における活性領域の周辺に配置されるゲート接続領域とが形成される。上記活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第１の開口部が形成される。上記第１の開口部が形成されることにより露出された第１のトランジスタの側壁を覆うように枠付け絶縁膜が形成される。上記第１の開口部を充填するように第１の導電層が形成される。上記第１の導電層が形成された後、ゲート接続領域に形成される第２のトランジスタのゲート電極の一部を除去するように第２の開口部が形成される。上記第１の開口部における第１の導電層の一部を除去して第１の導電部が形成される。上記第１の開口部における第１の導電部上、および第２の開口部を充填するように第２の導電層が形成される。上記第１および第２の開口部上における第２の導電層を除去することにより、第１の導電部および第２の導電層の一部としての第２の導電部を含み、第１のトランジスタと第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、第２の導電層の一部としての第３の導電部を含み、第２のトランジスタと第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とが形成される。
【００１７】
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に、活性領域と、平面視における活性領域の周辺に配置されるゲート接続領域とが形成される。上記ゲート接続領域に形成される第２のトランジスタのゲート電極の一部を除去するように第２の開口部が形成される。上記第２の開口部を充填するように第３の導電層が形成される。上記第３の導電層が形成された後、活性領域上に形成される複数の第１のトランジスタに挟まれる領域に形成される層間絶縁層が除去されることにより、第１の開口部が形成される。上記第１の開口部が形成されることにより露出された第１のトランジスタの側壁を覆うように枠付け絶縁膜が形成される。上記第２の開口部における第３の導電層の一部を除去して第５の導電部が形成される。上記第２の開口部における第５の導電部上、および第１の開口部を充填するように第４の導電層が形成される。上記第１および第２の開口部上における第４の導電層を除去することにより、第４の導電層の一部としての第４の導電部を含み、第１のトランジスタと第１のトランジスタよりも上側の層とを電気的に接続するための第１の接続層と、第５の導電部および第４の導電層の一部としての第６の導電部を含み、第２のトランジスタと第２のトランジスタよりも上側の層とを電気的に接続するための第２の接続層とが形成される。
【発明の効果】
【００１８】
本実施例によれば、活性領域に形成される第１の接続層を構成する導電部と、ゲート接続領域に形成される第２の接続層とを構成する導電部が異なる。このため、当該半導体装置の第１および第２の接続層の導電性などの機能を、当該半導体装置の設計条件などに応じて高い自由度で最適化することができる。
【００１９】
本実施例の一の局面における製造方法によれば、枠付け絶縁膜による第１の開口部が形成され、その内部が第１の導電層により充填された状態で、第２の開口部が形成される。したがって上記本実施例の効果に加えて、第２の開口部に枠付け絶縁膜が形成される不具合を抑制することができる。すなわち適正に枠付け絶縁膜を形成することにより、活性領域の各トランジスタ間の短絡を確実に抑制することができる。
【００２０】
本実施例の他の局面における製造方法によれば、第２の開口部の内壁面の全体が被覆された状態で、枠付け絶縁膜による第１の絶縁膜が形成される。したがって上記本実施例の効果に加えて、第２の開口部に枠付け絶縁膜が形成される不具合を抑制することができる。すなわち適正に枠付け絶縁膜を形成することにより、活性領域の各トランジスタ間の短絡を確実に抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る半導体装置の概略平面図である。
【図２】本発明の実施の形態１に係る半導体装置を構成するメモリセルの等価回路図である。
【図３】図２の等価回路を具体的に説明するための概略断面図である。
【図４】（Ａ）図３の活性領域および活性領域の周辺の領域におけるトランジスタＴＧの配置される態様を示す概略平面図である。（Ｂ）図４（Ａ）にプラグの配置を追加した態様を示す概略平面図である。
【図５】図４のＶ−Ｖ線に沿う部分の概略断面図である。
【図６】本発明の実施の形態１における、図５に示す領域の製造方法の第１工程を示す概略断面図である。
【図７】本発明の実施の形態１における、図５に示す領域の製造方法の第２工程を示す概略断面図である。
【図８】本発明の実施の形態１における、図５に示す領域の製造方法の第３工程を示す概略断面図である。
【図９】本発明の実施の形態１における、図５に示す領域の製造方法の第４工程を示す概略断面図である。
【図１０】本発明の実施の形態１における、図５に示す領域の製造方法の第５工程を示す概略断面図である。
【図１１】本発明の実施の形態１における、図５に示す領域の製造方法の第６工程を示す概略断面図である。
【図１２】本発明の実施の形態１における、図５に示す領域の製造方法の第７工程を示す概略断面図である。
【図１３】本発明の実施の形態１における、図５に示す領域の製造方法の第８工程を示す概略断面図である。
【図１４】本発明の実施の形態１における、図５に示す領域の製造方法の第９工程を示す概略断面図である。
【図１５】本発明の実施の形態１における、図５に示す領域の製造方法の第１０工程を示す概略断面図である。
【図１６】本発明の実施の形態１における、図５に示す領域の製造方法の第１１工程を示す概略断面図である。
【図１７】本発明の実施の形態１における、図５に示す領域の製造方法の第１２工程を示す概略断面図である。
【図１８】実施の形態１の比較例における、図５と比較するための概略断面図である。
【図１９】図１８に示す領域の製造方法の、図７に続く工程を示す概略断面図である。
【図２０】図１８に示す領域の製造方法の、図１９に続く工程を示す概略断面図である。
【図２１】図１８に示す領域の製造方法の、図２０に続く工程を示す概略断面図である。
【図２２】図１８に示す領域の製造方法の、図２１に続く工程を示す概略断面図である。
【図２３】図１８に示す領域の製造方法の、図２２に続く工程を示す概略断面図である。
【図２４】図１８に示す領域の製造方法の、図２３に続く工程を示す概略断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の、実施の形態１における図５が示す領域に対応する領域の態様を示す概略平面図である。
【図２６】図２５に示す領域の製造方法の、図８に続く工程を示す概略断面図である。
【図２７】図２５に示す領域の製造方法の、図２６に続く工程を示す概略断面図である。
【図２８】図２５に示す領域の製造方法の、図２７に続く工程を示す概略断面図である。
【図２９】図２５に示す領域の製造方法の、図２８に続く工程を示す概略断面図である。
【図３０】図２５に示す領域の製造方法の、図２９に続く工程を示す概略断面図である。
【図３１】図２５に示す領域の製造方法の、図３０に続く工程を示す概略断面図である。
【図３２】図２５に示す領域の製造方法の、図３１に続く工程を示す概略断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、ＣＰＵ、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
【００２３】
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。
【００２４】
次に、本実施の形態としての半導体装置の構成について図２のメモリセルを挙げて説明する。
【００２５】
図２を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭをメモリセルとして有する。
【００２６】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２と負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタＣ１，Ｃ２を有している。
【００２７】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００２８】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００２９】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００３０】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００３１】
次に、図２に示す半導体装置のより具体的な構成について、図３の概略断面図を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００３２】
図３を参照して、本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの一方の主表面に形成されている。
【００３３】
半導体基板ＳＵＢの表面はＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの表面に複数のトランジスタＴＧが形成されている。
【００３４】
半導体基板ＳＵＢの表面のうち活性領域には、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬが形成されている。活性領域上に形成されるトランジスタＴＧ（第１のトランジスタ）は、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＩＬとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁膜ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁膜ＩＬとの積層構造を有している。ゲート電極ＧＥはたとえば多結晶シリコンの薄膜とタングステンの薄膜とが積層されたいわゆるポリサイド構造（タングステンシリサイド：ＷＳｉ）となっている。絶縁膜ＩＬはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁膜ＩＬをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極ＧＥ、絶縁膜ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷも絶縁膜ＩＬと同様に、当該側壁絶縁膜ＳＷをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。側壁絶縁膜ＳＷは、シリコン酸化膜とシリコン窒化膜との組合せが好ましい。
【００３５】
なおゲート電極ＧＥ上に絶縁膜ＩＬが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。
【００３６】
半導体基板ＳＵＢの表面のうち、平面視における活性領域の周辺（ゲート接続領域）である絶縁層ＳＩの上にもトランジスタＴＧを構成するゲート電極ＧＥなどが配置されている。活性領域の周辺（外部）に形成されるトランジスタＴＧは、活性領域のトランジスタＴＧと共通のゲート電極ＧＥなどが、活性領域の周辺（外部）にまで延在する構成を有している。なお図３の断面図においては、ゲート接続領域のトランジスタＴＧのソース／ドレイン領域Ｓ／Ｄが示されていない。これは当該トランジスタＴＧのソース／ドレイン領域は、ゲート接続領域のゲート電極ＧＥは活性領域にまで達するようにたとえば紙面奥行き方向に延在しており、活性領域にソース／ドレイン領域Ｓ／Ｄが形成されているためである。ここではゲート接続領域に形成される、ゲート絶縁膜ＧＩとゲート電極ＧＥなどとが積層された構造も、（ゲート接続領域に形成される）トランジスタＴＧ（第２のトランジスタ）と呼ぶこととする。
【００３７】
隣接するトランジスタＴＧのゲート電極ＧＥと絶縁膜ＩＬとの積層構造の間を埋め込むように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１にはコンタクトホール（開口部）が形成されており、それらのコンタクトホールなどにはプラグ（第１の接続層）ＣＴ、プラグ（第２の接続層）ＳＮＣが埋め込まれている。プラグＣＴ，ＳＮＣはたとえば多結晶シリコンにより形成される導電領域を有することが好ましい。
【００３８】
層間絶縁層ＩＩ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ６が順次形成されており、層間絶縁層ＩＩ６の上面に接するように、たとえばシリコン窒化膜からなる層間絶縁層Ｉ１が形成されている。さらに層間絶縁層Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００３９】
層間絶縁層ＩＩ２上には、互いに間隔をあけて複数のビット線ＢＬが形成されている。ビット線ＢＬは図２の紙面奥行き方向に延在している。ビット線ＢＬの側壁面に接するように側壁絶縁膜が形成されている。
【００４０】
ビット線ＢＬは、たとえば１層または複数層のコンタクト導電層ＣＴＣにより、ソース／ドレイン領域Ｓ／Ｄと電気的に接続されている。
【００４１】
層間絶縁層ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは、たとえばコンタクト導電層ＣＴＣ，ＳＣにより、より上層に形成されるキャパシタとトランジスタＴＧとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタＴＧなどがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００４２】
層間絶縁層ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図１参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００４３】
層間絶縁層ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００４４】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁層を貫通するように、半導体基板ＳＵＢの主表面に略垂直な方向に延在するように形成されることが好ましい。
【００４５】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇとコンタクト導電層ＳＣとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、コンタクト導電層ＳＣに達するように形成されてもよい。
【００４６】
層間絶縁層ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
【００４７】
キャパシタより上方の、たとえば層間絶縁層ＩＩ８上および層間絶縁層ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００４８】
次に、図４〜図５を参照しながら、図３に示す半導体装置の、特にトランジスタＴＧが形成される層の態様について、より詳細に説明する。
【００４９】
図４（Ａ）（Ｂ）の図中の矩形で囲まれる領域はユニットセルを示しており、ユニットセル中の特にＶ−Ｖ線に沿う部分および、図３中の特に丸点線「Ｖ」で囲んだトランジスタＴＧが形成される領域については、図５により詳細に示される。
【００５０】
図４（Ａ）を参照して、当該図中に示された範囲内においては、各構成要素のパターンは、図の上下方向に関する中央部を左右方向に延在する直線に関して対称となるように配置されている。
【００５１】
活性領域１Ｆは、概ね図３のｐ型ウェル領域ＰＷＬに相当する領域である。図４（Ａ）および図５を参照して、活性領域１Ｆを横切るようにゲート電極ＧＥおよび絶縁膜ＩＬが形成されている。この活性領域１Ｆには、平面視においてゲート電極ＧＥおよび絶縁膜ＩＬを挟み込むように１対のソース／ドレイン領域が形成されている。このようにドライバトランジスタとアクセストランジスタとが構成されている。したがって図５のユニットセル内の活性領域に形成される１対のトランジスタＴＧのうち左方のトランジスタＴＧがドライバトランジスタＴ１，Ｔ２、右方のトランジスタＴＧがアクセストランジスタＴ５，Ｔ６と考えることができる。また活性領域の周辺（ゲート接続領域）に形成されるトランジスタＴＧについても、図４（Ａ）のユニットセルの右上に配置されたドライバトランジスタＴ１，Ｔ２と考えることができる。
【００５２】
図４（Ｂ）および図５を参照して、平面視における活性領域において半導体基板ＳＵＢの主表面に沿う方向に複数並ぶように形成されるトランジスタＴＧに挟まれる領域に形成されるプラグＣＴ（第１の接続層）は、各トランジスタＴＧの上方において複数のトランジスタＴＧを跨ぐように形成されている。また平面視におけるゲート接続領域においてトランジスタＴＧと接続されるプラグＳＮＣ（第２の接続層）は、ゲート電極ＧＥおよび絶縁膜ＩＬの一部をエッチングした領域を埋めるように、ゲート電極ＧＥの内部に食い込むように形成されている。プラグＳＮＣは上記の態様により、ゲート電極ＧＥと電気的に接続される。プラグＣＴは活性領域において，プラグＳＮＣはゲート接続領域において、トランジスタＴＧと、たとえばビット線ＢＬや下部配線２Ｇ（図３参照）などトランジスタＴＧよりも上側の導電層とを、電気的に接続するために形成されている。上記の電気的な接続においては、コンタクト導電層ＣＴＣ，ＳＣおよびデータノードコンタクトＤＢ（図３参照）などが用いられる。
【００５３】
図５を参照して、活性領域の各トランジスタＴＧの側壁絶縁膜ＳＷを含む、ゲート電極ＧＥなどの積層構造の外側の面（側壁面）を覆うように、枠付け絶縁膜ＷＳＷが形成されている。つまり複数のトランジスタＴＧに挟まれる領域の外側（側壁）は、側壁絶縁膜ＳＷに加えて、側壁絶縁膜ＳＷを覆うように追加で形成された枠付け絶縁膜ＷＳＷに覆われている。言い換えれば枠付け絶縁膜ＷＳＷは、複数のトランジスタＴＧに挟まれた領域に形成される、層間絶縁層などの開口部の内部の側壁面を覆うように（内部の側壁面上に）形成されている。
【００５４】
すなわち隣接するトランジスタＴＧ同士の間に導電性のプラグＣＴが形成されているが、プラグＣＴとトランジスタＴＧ（ゲート電極ＧＥなど）との間に枠付け絶縁膜ＷＳＷが挟まれるため、隣接するトランジスタＴＧ同士の短絡が抑制される。枠付け絶縁膜ＷＳＷは、たとえばシリコン窒化膜から形成されていることが好ましい。枠付け絶縁膜ＷＳＷは、側壁絶縁膜ＳＷの少なくとも一部を覆うように形成されることが好ましく、側壁絶縁膜ＳＷの全面を覆うように形成されることがより好ましい。また枠付け絶縁膜ＷＳＷは絶縁膜ＩＬの上面を覆うように形成されてもよい。
【００５５】
一方、ゲート接続領域のトランジスタＴＧは、たとえば側壁絶縁膜ＳＷを覆うようにライナー膜ＬＦが形成されている。ライナー膜ＬＦはたとえばシリコン窒化膜からなることが好ましい。ライナー膜ＬＦは絶縁膜ＩＬ上の一部の領域を覆ってもよい。
【００５６】
プラグＣＴには導電部ＰＰ１ａ（第１の導電部）と導電部ＰＰ２ａ（第２の導電部）との２層の導電部を有しており、いずれも活性領域におけるトランジスタＴＧのソース／ドレイン領域Ｓ／Ｄに達するように延びる。このようにして、プラグＣＴはソース／ドレイン領域Ｓ／Ｄと電気的に接続されている。
【００５７】
プラグＳＮＣには導電部ＰＰ２ｂ（第３の導電部）の１層の導電部を有しており、トランジスタＴＧのゲート電極ＧＥと電気的に接続されている。ゲート接続領域においては、トランジスタＴＧと同一の層には層間絶縁層ＩＩ１が形成されている。
【００５８】
本実施の形態においては、プラグＣＴ，ＳＮＣを構成する導電部ＰＰ１ａ，ＰＰ２ａ，ＰＰ２ｂは、いずれも多結晶シリコンからなることが好ましい。導電部ＰＰ１ａに含まれる（多結晶シリコンの）導電性不純物の濃度は、導電部ＰＰ２ａ，ＰＰ２ｂに含まれる（多結晶シリコンの）導電性不純物の濃度よりも低いことが好ましい。逆に言えば、導電部ＰＰ２ａ，ＰＰ２ｂに含まれる導電性不純物の濃度は、導電部ＰＰ１ａに含まれる導電性不純物の濃度よりも高いことが好ましい。本実施の形態においては、導電部ＰＰ２ａは導電部ＰＰ１ａの上側に形成される。このため２層の導電部ＰＰ１ａ，ＰＰ２ａが形成されたプラグＣＴは、下側の導電部における導電性不純物の濃度が、上側の導電部における導電性不純物の濃度よりも低いことが好ましい。
【００５９】
プラグＣＴが導電部ＰＰ１ａ，ＰＰ２ａの２層の導電部を有していることは、以下のように検証可能である。まず上記２層それぞれにおける導電性不純物の濃度が異なる場合には、上記２層のエッチング速度の差を利用して確認することができる。また上記２層それぞれの導電性不純物の濃度がほぼ同じである場合においても、両者の界面に薄く形成される酸化膜の存在を確認したり、両者の界面において多結晶シリコンの結晶が不連続となることを確認したりすれば、２層の多結晶シリコンの導電層が積層されていることが確認できる。
【００６０】
たとえば導電部ＰＰ２ａ，ＰＰ２ｂに含まれる導電性不純物の濃度は、導電部ＰＰ１ａに含まれる導電性不純物の濃度の２倍以上であることがより好ましい。しかし当該半導体装置の設計仕様や要求される機能などに応じて、導電部ＰＰ２ａ，ＰＰ２ｂと導電部ＰＰ１ａとに含まれる導電性不純物の濃度の関係は任意に調整することができ、たとえば導電部ＰＰ２ａ，ＰＰ２ｂと導電部ＰＰ１ａとの導電性不純物の濃度がほぼ同じであってもよい。
【００６１】
上記の構成により、本実施の形態においては、全体としてプラグＳＮＣの方がプラグＣＴよりも導電性不純物の濃度が高く、電気抵抗が低いことが好ましい。
【００６２】
本実施の形態においては、導電部ＰＰ１ａに含まれる導電性材料（多結晶シリコン）の結晶粒は、導電部ＰＰ２ａ，ＰＰ２ｂに含まれる導電性材料（多結晶シリコン）の結晶粒よりも大きいことが好ましい。ここで結晶粒の大きさは、結晶粒の平均の大きさ（粒径）を示すものとする。ここで結晶粒の粒径とは、レーザ回折・散乱法による粒子径分布測定方法を用いて測定した場合における、小粒径側から大粒径側に向けて当該粉末の体積を積算した累積体積が５０％となる箇所における粉末断面の直径の値を意味する。結晶粒の形状や大きさ自体は、たとえばＳＥＭ（Scanning Electron Microscope）やＴＥＭ（Transmission Electron Microscope）により観察することができる。このように結晶粒の大きさが異なれば、プラグＣＴにおいて２層の導電部ＰＰ１ａ，ＰＰ２ａが形成されることが容易に検証できる。
【００６３】
導電部ＰＰ１ａは導電部ＰＰ２ａより下側に形成されるため、導電部ＰＰ１ａは導電部ＰＰ２ａより先に形成される。つまり導電部ＰＰ１ａは導電部ＰＰ２ａより長時間、熱処理などにより加熱される。このため導電部ＰＰ１ａは導電部ＰＰ２ａより結晶成長が進み、結晶粒が大きくなる傾向がある。
【００６４】
また活性領域およびゲート接続領域のトランジスタＴＧは、いずれもゲート絶縁膜ＧＩおよびゲート電極ＧＥの側面が追加絶縁膜ＥＴＩで覆われていることが好ましい。追加絶縁膜ＥＴＩは当該領域の近傍における電界を緩和する目的で形成され、たとえばシリコン酸化膜により形成されることが好ましい。
【００６５】
次に、本実施の形態の半導体装置（Ａｄｖａｎｃｅｄ  ＳＲＡＭ）の、特に図５に示す領域の製造方法について、図６〜図１７を参照しながら説明する。
【００６６】
図６を参照して、まずたとえばｐ型不純物を含むシリコン単結晶からなる半導体基板ＳＵＢが準備される。次に、半導体基板ＳＵＢの主表面上において活性領域と、活性領域間を区画する絶縁層ＳＩ（後にゲート接続領域となる領域を含む）とが形成される。
【００６７】
具体的には図示されないが、まず半導体基板ＳＵＢの一方（上側）の主表面上に、たとえばシリコン酸化膜からなるパッド酸化膜と、シリコン窒化膜とが順に形成される。次に、通常の写真製版技術およびエッチング技術により、絶縁層ＳＩが形成される領域におけるパッド酸化膜、シリコン窒化膜、および半導体基板ＳＵＢの一部が除去される。この処理により絶縁層ＳＩが形成される領域における半導体基板ＳＵＢの一部には溝が形成される。この溝を充填するように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜が堆積されることにより、絶縁層ＳＩが形成される。絶縁層ＳＩが形成された後、半導体基板ＳＵＢの主表面上のパッド酸化膜を残して、たとえばウェットエッチング技術により、シリコン窒化膜およびシリコン酸化膜が除去される。
【００６８】
次に、通常の写真製版技術を用いて、不純物領域としてのウェルを形成したい領域に開口を有するレジスト膜のパターンが形成される。当該レジスト膜をマスクとして、通常の注入技術により、ｐ型ウェル領域ＰＷＬを形成する領域における半導体基板ＳＵＢの内部に、ボロン（Ｂ）などのｐ型不純物のイオンが注入される。ｐ型不純物のイオンが形成された後、通常の熱処理が行なわれることにより、当該不純物が拡散され、ｐ型ウェル領域ＰＷＬが形成される。以上により、半導体基板ＳＵＢの主表面上に、活性領域と、活性領域間を区画する絶縁層ＳＩとが形成される。
【００６９】
図７を参照して、上記のパッド酸化膜が除去された後、たとえば熱酸化法を用いて、ゲート絶縁膜ＧＩが半導体基板ＳＵＢの主表面の上面（絶縁層ＳＩの上面を除く）を覆うように形成される。ゲート絶縁膜ＧＩはたとえばシリコン酸化膜からなることが好ましい。ゲート絶縁膜ＧＩの上面を覆うように、たとえばＣＶＤ法により多結晶シリコンの薄膜が形成され、さらにたとえばスパッタ法によりタングステン（タングステンシリサイド：ＷＳｉ）の薄膜が形成される。多結晶シリコンの薄膜およびタングステンの薄膜は、タングステンシリサイド（いわゆるポリサイド構造）としてのゲート電極ＧＥを形成するためのものである。さらにその上面を覆うように、たとえばＣＶＤ法により、絶縁膜ＩＬが形成される。絶縁膜ＩＬはたとえばシリコン窒化膜の単層であってもよいし、シリコン窒化膜とシリコン酸化膜（いわゆるテトラエトキシシラン（ＴＥＯＳ）膜）との２層からなってもよい。
【００７０】
次に通常の写真製版技術およびエッチング技術により、トランジスタＴＧを構成する積層構造となるようにパターニングされた後、当該積層構造のゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁面にはたとえばシリコン酸化膜からなる追加絶縁膜ＥＴＩが形成される。この追加絶縁膜ＥＴＩはゲート電極ＧＥを酸化することにより形成される。図７においては追加絶縁膜ＥＴＩはゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁面を覆う。
【００７１】
次に、上記の構成された積層構造をマスクとして、通常の注入技術により、ｐ型ウェル領域ＰＷＬ内の半導体基板ＳＵＢの主表面に、ｎ型不純物領域が形成される。さらに上記の積層構造を覆うようにシリコン酸化膜やシリコン窒化膜などの絶縁膜が形成された後、通常の写真製版技術およびエッチング技術により、上記積層構造の側壁面を覆う側壁絶縁膜ＳＷとしてパターニングされる。その後さらに、通常の注入技術により、ｐ型ウェル領域ＰＷＬ内の半導体基板ＳＵＢの主表面に、ｎ型不純物領域が形成される。このようにして形成されたｎ型不純物領域が、トランジスタＴＧのソース／ドレイン領域Ｓ／Ｄとなる。その後、さらに上記積層構造および半導体基板ＳＵＢの表面上を覆うように、たとえばＣＶＤ法により、たとえばシリコン窒化膜からなるライナー膜ＬＦが形成される。以上の工程により、活性領域、ゲート接続領域ともにトランジスタＴＧが形成される。
【００７２】
以上の絶縁膜ＩＬおよび側壁絶縁膜ＳＷ、ライナー膜ＬＦは、後に形成される層間絶縁層ＩＩ１をエッチングする際のストッパ膜として形成される。このため上記の各絶縁膜は上記の材料に限らず、層間絶縁層ＩＩ１と異なる材料、特に層間絶縁層ＩＩ１とのエッチング選択比の高い絶縁膜材料からなることが好ましい。
【００７３】
図８を参照して、たとえばＣＶＤ法を用いてシリコン酸化膜（ホウ素−リンテトラエチルオルトシリケート（ＢＰＴＥＯＳ）膜）からなる層間絶縁層ＩＩ１が形成される。層間絶縁層ＩＩ１は図７の積層構造を覆うように半導体基板ＳＵＢの主表面上に形成される。その後、熱処理により層間絶縁層ＩＩ１の最上面が平坦化される。その後、たとえばＣＭＰ（Chemical Mechanical Polishing）と呼ばれる平坦化処理により、層間絶縁層ＩＩ１の最上面が研磨される。この研磨は、層間絶縁層ＩＩ１とは異なる材料により形成されたライナー膜ＬＦや絶縁膜ＩＬに（高さ（厚み）の点で）達することにより停止（終了）することが好ましい。
【００７４】
図９を参照して、図８において研磨された最上面にたとえばシリコン酸化膜からなる予備絶縁膜ＲＩが形成される。予備絶縁膜ＲＩは後述する図１０に示すドライエッチングの際に初期段階として絶縁膜を除去するいわゆるブレイクスルー工程において、層間絶縁層ＩＩ１とともに絶縁膜ＩＬがエッチングされることを抑制するためのものである。したがって予備絶縁膜ＲＩは絶縁膜ＩＬと異なる（絶縁膜ＩＬとのエッチング選択比の高い）絶縁膜材料であるシリコン酸化膜から形成されることが好ましい。
【００７５】
次に、図９および図１０を参照して、レジストパターンＰＨＲが形成された後、まず上記のブレイクスルー工程において、レジストパターンＰＨＲに覆われない（すなわち活性領域における）予備絶縁膜ＲＩがエッチングにより除去される。予備絶縁膜ＲＩに引き続き、活性領域における隣接するトランジスタＴＧに挟まれる領域の層間絶縁層ＩＩ１がエッチングにより除去される。
【００７６】
図１０および図１１を参照して、図１０において層間絶縁層ＩＩ１が除去された領域におけるライナー膜ＬＦが除去される。この処理により、後にプラグＣＴを形成するための第１の開口部ＣＶ１が形成される。なお図１０の工程において除去されなかった予備絶縁膜ＲＩは、レジストパターンＰＨＲが除去された後、たとえばライナー膜ＬＦが除去される際に除去される。この場合はライナー膜ＬＦとともに予備絶縁膜ＲＩが除去される条件を用いて両者が除去される。また、後工程における多結晶シリコン層を形成する前にウェットエッチングを行なうことにより予備絶縁膜ＲＩが除去されてもよい。
【００７７】
図１２を参照して、たとえばＣＶＤ法により、図１１において形成された第１の開口部ＣＶ１を構成する内壁面、すなわち活性領域におけるトランジスタＴＧの側壁面を覆うように、半導体基板ＳＵＢの主表面上および層間絶縁層ＩＩ１上に、たとえばシリコン窒化膜などの絶縁膜が形成される。その後、通常の写真製版技術およびエッチング技術により、図１１において形成された第１の開口部ＣＶ１を構成する内壁面、すなわち活性領域におけるトランジスタＴＧの側壁面を覆うように、当該絶縁膜からなる枠付け絶縁膜ＷＳＷが形成される。
【００７８】
図１３を参照して、たとえばＣＶＤ法により、たとえば多結晶シリコンからなり導電性不純物を含む第１の導電層ＰＰ１が形成される。第１の導電層ＰＰ１は、枠付け絶縁膜ＷＳＷが形成された第１の開口部ＣＶ１を充填するように形成される。
【００７９】
図１４を参照して、通常の写真製版技術により、ゲート接続領域におけるトランジスタＴＧのゲート電極ＧＥと、より上側の層とを電気的に接続するプラグＳＮＣ（図５参照）を形成するためのレジストパターンＰＨＲ（感光剤）が形成される。
【００８０】
図１５を参照して、図１４のレジストパターンＰＨＲを用いて、通常のエッチング技術により、後にプラグＳＮＣを形成するための第２の開口部ＣＶ２が形成される。具体的には、以下の手順により第２の開口部ＣＶ２が形成されることが好ましい。まず当該レジストパターンＰＨＲにより、ゲート接続領域のゲート電極ＧＥと平面視において重なる領域の第１の導電層ＰＰ１が除去されるようにパターニングされる。次に、レジストパターンＰＨＲが除去された後、第１の導電層ＰＰ１のパターンをマスクとして用いることにより、除去された第１の導電層ＰＰ１の真下における絶縁膜ＩＬ、層間絶縁層ＩＩ１が除去される。少なくとも、形成される第２の開口部ＣＶ２の底面の一部がゲート電極ＧＥの特に最上面に達するように、第１の導電層ＰＰ１の下側に接する層からゲート電極ＧＥの最上面までの間に配置される各層の一部が除去されることが好ましい。
【００８１】
第２の開口部ＣＶ２はその少なくとも一部が、ゲート電極ＧＥと接するように形成されることが好ましい。また第２の開口部ＣＶ２は一部の領域においてオーバーエッチングされることにより、たとえば絶縁層ＳＩに達するように形成されてもよい。
【００８２】
図１６を参照して、図１５の工程の後に、さらにゲート電極ＧＥの一部がエッチング除去される。このため第２の開口部ＣＶ２は、その内壁面がゲート電極ＧＥの内部に食い込むように形成される。このようにすることにより、第２の開口部ＣＶ２の内壁面とゲート電極ＧＥの内部との接触面積が、第２の開口部ＣＶ２の平面視における面積よりも大きくなるように第２の開口部ＣＶ２が形成されることがより好ましい。
【００８３】
ゲート接続領域のゲート電極ＧＥがエッチングされるとき、活性領域においては、第１の開口部ＣＶ１を充填するように形成された第１の導電層ＰＰ１の一部（上側の一部分）が併せて除去される。これはゲート電極ＧＥを構成するＷＳｉ（ポリサイド構造）と、第１の導電層ＰＰ１とのエッチング選択比が低いためである。ただし第２の開口部ＣＶ２を形成するためのエッチング除去とは別の工程により、第１の開口部ＣＶ１における第１の導電層ＰＰ１の一部が除去されてもよい。このように第１の開口部の内部における第１の導電層ＰＰ１の一部が除去されることにより、第１の導電部ＰＰ１ａが形成される。
【００８４】
上記のようにレジストパターンＰＨＲは最上層の第１の導電層ＰＰ１のエッチングのみに用いて、より下側の各層は第１の導電層ＰＰ１のパターンをマスクとしてエッチングすることにより、以下の作用効果を有する。すなわちレジストパターンＰＨＲを用いてエッチング除去されるのは第１の導電層ＰＰ１のみであるため、レジストパターンＰＨＲをより薄く形成することができる。レジストパターンＰＨＲを薄く形成すれば、レジストパターンＰＨＲの開口部のアスペクト比が過剰に大きくなるのを抑制する観点から、形成されるレジストパターンＰＨＲの開口部の幅も小さくなる。そのためより幅の小さい第２の開口部ＣＶ２を形成することが可能となる。
【００８５】
また、レジストパターンＰＨＲを除去した後に追加のエッチングを行なうことにより、エッチングにより形成される開口部の内壁面に、レジストパターンＰＨＲなどに起因するデポ物（堆積物）が付着することを抑制することができる。
【００８６】
図１７を参照して、第１の開口部ＣＶ１内のうち第１の導電層ＰＰ１が除去された領域（第１の導電部上）、および第２の開口部ＣＶ２を充填するように、たとえばＣＶＤ法により第２の導電層ＰＰ２が形成される。
【００８７】
第２の導電層ＰＰ２は、たとえば多結晶シリコンからなり導電性不純物を含むことが好ましい。ここで第１の導電層ＰＰ１と第２の導電層ＰＰ２とに含まれる導電性不純物は、形成される半導体装置の設計仕様等に応じて最適の濃度とすることができる。このため第１の導電層ＰＰ１と第２の導電層ＰＰ２との当該濃度が異なっていてもよく、たとえば第２の導電層ＰＰ２は第１の導電層ＰＰ１よりも、含まれる導電性不純物の濃度が高くなっていてもよい。
【００８８】
その後、およそトランジスタＴＧ（絶縁膜ＩＬ）の最上面の高さより上側に形成される第２の導電層ＰＰ２がエッチバックされる。このようにすれば、図５に示すように、第２の導電層ＰＰ２は、第１の開口部ＣＶ１においては第２の導電部ＰＰ２ａとして形成され、第２の開口部ＣＶ２においては第３の導電部ＰＰ２ｂとして形成される。たとえば第２の導電層ＰＰ２が第１の導電層ＰＰ１より含まれる導電性不純物の濃度が高ければ、第２および第３の導電部ＰＰ２ａ，ＰＰ２ｂは、第１の導電部ＰＰ１ａよりも含まれる導電性不純物の濃度が高くなる。その結果、全体として第３の導電部ＰＰ２ｂを含むプラグＳＮＣは、全体として第１および第２の導電部ＰＰ１ａ，ＰＰ２ａを含むプラグＣＴよりも、導電性不純物の濃度が高くなるため、電気抵抗が低くなる。
【００８９】
次に、比較例である図１８〜図２４を参照しながら、本実施の形態の作用効果について説明する。まず図１８を参照しながら、比較例における本実施の形態の図５に示す領域の構成について説明する。
【００９０】
図１８を参照して、比較例における本実施の形態の図５に示す領域は、プラグＣＴおよびプラグＳＮＣがいずれも単一の導電部ＰＰ１ａのみを含んでいる。ここに含まれる導電部ＰＰ１ａの代わりに上記の導電部ＰＰ２ａが用いられてもよい。すなわち比較例においては本実施の形態のように、プラグＣＴにおける導電部が２層となっていない。
【００９１】
また活性領域に形成されるトランジスタＴＧのそれぞれには枠付け絶縁膜ＷＳＷが形成されていない。絶縁膜ＩＬの上面上にはライナー膜ＬＦが形成されており、ライナー膜ＬＦを介在して層間絶縁層ＩＩ１が形成されている。なおドライバトランジスタのソース／ドレイン領域Ｓ／Ｄのいずれか一方は、低濃度ｎ型不純物領域Ｓ／Ｄ１と、低濃度ｎ型不純物領域Ｓ／Ｄ１よりも濃度の高い高濃度ｎ型不純物領域Ｓ／Ｄ２との２つの領域を有していてもよい。
【００９２】
このようにすれば、アクセストランジスタの駆動能力に対するドライバトランジスタの駆動能力の割合を示すいわゆるβ比の値を向上し、ＳＲＡＭ全体の機能を向上することができる。またプラグＣＴから不純物領域Ｓ／Ｄへの導電性不純物の拡散に起因する、プラグＣＴと不純物領域Ｓ／Ｄとの接合部におけるリーク電流を低減することができる。上記されないが、本実施の形態においても図１８と同様に不純物領域Ｓ／Ｄ１とＳ／Ｄ２とを有する構成を有してもよい。
【００９３】
以上の点において、上記比較例は本実施の形態と異なっている。次に図１９〜図２４を参照しながら、比較例の半導体装置（Ａｄｖａｎｃｅｄ  ＳＲＡＭ）の、特に図１８に示す領域の製造方法について説明する。
【００９４】
図１９を参照して、基本的に本実施の形態の図６〜図７に示す各工程と同様の処理がなされた後、図８の工程と同様に層間絶縁層ＩＩ１が形成される。その後、層間絶縁層ＩＩ１の上面が研磨されることなく、層間絶縁層ＩＩ１上に、図１４の工程と同様に、プラグＳＮＣ（図５参照）を形成するためのレジストパターンＰＨＲ（感光剤）が形成される。図２０〜図２１を参照して、その後図１５〜図１６の工程と同様の処理がなされることにより、第２の開口部ＣＶ２が形成される。
【００９５】
図２２を参照して、レジストパターンＰＨＲが形成された後、活性領域における隣接するトランジスタＴＧに挟まれる領域の層間絶縁層ＩＩ１がエッチングにより除去され、第１の開口部ＣＶ１が形成される。図２３を参照して、レジストパターンＰＨＲが除去された後、露出されたライナー膜ＬＦがエッチング除去される。
【００９６】
図２４を参照して、第１の開口部ＣＶ１および第２の開口部ＣＶ２のほぼ全体を充填するように、単一種類の導電層ＰＰ１が形成される。その後、上記導電層ＰＰ１がエッチバックされることにより、導電部ＰＰ１ａを含むプラグＣＴを有する図１８に示す構成が形成される。
【００９７】
なお図１８〜図２４の比較例においても、本実施の形態と同様に、ドライバトランジスタのソース／ドレイン領域Ｓ／Ｄの双方が（Ｓ／Ｄ１およびＳ／Ｄ２を有さず）単一の不純物領域のみを有する構成であってもよい。
【００９８】
以下、本実施の形態の作用効果について説明する。
以上のように、ゲート接続領域の第２の開口部ＣＶ２が第１の開口部ＣＶ１よりも先に形成される場合、第１の開口部ＣＶ１が形成された後に第２の開口部ＣＶ２の内壁面が露出した状態で第１の開口部ＣＶ１に枠付け絶縁膜ＷＳＷ（図１２参照）を形成すれば、第２の開口部ＣＶ２の内壁面にも意図せず絶縁膜ＷＳＷが形成されることがある。第２の開口部ＣＶ２（プラグＳＮＣ）はゲート電極ＧＥとの接触面積を大きくし、ゲート電極ＧＥとの接触抵抗を小さくする目的で、ゲート電極ＧＥの一部をエッチングするように形成される。このため第２の開口部ＣＶ２の内壁面に枠付け絶縁膜ＷＳＷが形成されれば、プラグＳＮＣのゲート電極との接触抵抗が著しく増加し、ゲート接続領域におけるトランジスタＴＧの機能が損なわれる可能性がある。このような問題を回避するために図１８〜図２４においては、枠付け絶縁膜ＷＳＷが形成されない。したがって微細化により第１の開口部ＣＶ１の幅が狭くなれば、トランジスタＴＧのストッパ膜がショートマージンを超える誤差だけ過剰にエッチングされた場合に、形成されるプラグＣＴがゲート電極ＧＥと短絡する可能性がある。
【００９９】
このため本実施の形態においては、第１の開口部ＣＶ１を先に形成し、枠付け絶縁膜ＷＳＷを形成する。このため、たとえ第１の開口部ＣＶ１が絶縁膜を過剰にエッチングするように形成されていても、追加で形成された枠付け絶縁膜ＷＳＷにより、プラグＣＴを構成する導電部とゲート電極ＧＥとの短絡が抑制される。
【０１００】
また第１の開口部ＣＶ１の内部が第１の導電層ＰＰ１で充填された状態で第２の開口部ＣＶ２が形成されるので、第２の開口部ＣＶ２を形成するエッチングに伴い、第１の開口部ＣＶ１の真下の半導体基板ＳＵＢがエッチングされるなどの不具合の発生を抑制することができる。第１の導電層ＰＰ１が半導体基板ＳＵＢの表面を保護するためである。第１の開口部ＣＶ１に形成された第１の導電層ＰＰ１の一部は、第２の開口部ＣＶ２を形成するためのエッチングに伴い除去されるが、このため第１の開口部ＣＶ１の内部にも第２の導電層ＰＰ２を形成することが可能となり、むしろ好都合である。
【０１０１】
本実施の形態においては、活性領域のプラグＣＴは、導電部ＰＰ１ａと導電部ＰＰ２ａとの２層の導電部を有する。これは第１の開口部ＣＶ１が形成された後に第１の導電層ＰＰ１（導電部ＰＰ１ａ）が形成され、その後第２の開口部ＣＶ２が形成された後に第１の開口部ＣＶ１（および第２の開口部ＣＶ２）には第２の導電層ＰＰ２（導電部ＰＰ２ａ）が形成されるためである。このように第１の開口部ＣＶ１と第２の開口部ＣＶ２との導電層ＰＰ１，ＰＰ２の形成を別工程とすることにより、プラグＣＴを構成する導電部を２層構造とすることができる。
【０１０２】
導電部を２層構造とすることにより、各導電部に含まれる導電性不純物の濃度を適宜変更することができる。このため当該半導体装置の設計仕様等に応じたプラグＣＴの電気抵抗、トランジスタＴＧとの接触抵抗などの電気的特性を調整する自由度を高めることができる。
【０１０３】
たとえば本実施の形態においては、プラグＣＴの上側に形成される導電部ＰＰ２ａにおける導電性不純物の濃度が、プラグＣＴの下側に形成される導電部ＰＰ１ａにおける導電性不純物の濃度よりも高くなっている。すなわちプラグＣＴの下側において上側よりも導電性不純物の濃度が低くなっている。このため、プラグＣＴの下側の導電部ＰＰ１ａから、これに接続されるソース／ドレイン領域Ｓ／Ｄに導電性不純物が拡散し、トランジスタＴＧの電気的特性に影響を与える不具合が起こる可能性を低減することができる。
【０１０４】
また上記の構成とするために、第１の導電層ＰＰ１よりも第２の導電層ＰＰ２の導電性不純物の濃度を高くすれば、プラグＳＮＣと、ゲート接続領域におけるゲート電極ＧＥとの接触抵抗をより小さくすることができる。このためゲート接続領域におけるトランジスタＴＧの駆動能力をより高めることができる。
【０１０５】
このようにプラグＣＴは、特にソース／ドレイン領域Ｓ／Ｄと接続される下部において、導電性不純物の濃度がより低いことが好ましく、プラグＳＮＣは、ゲート電極ＧＥと接続される下部において、導電性不純物の濃度がより高いことが好ましい。すなわち、プラグＳＮＣの電気抵抗が、プラグＣＴの電気抵抗よりも低くなることがより好ましい。
【０１０６】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、プラグＣＴ，ＳＮＣの導電部の構成、およびその製造方法において異なっている。まず図２５を参照しながら、本実施の形態の半導体装置の、特にトランジスタＴＧが形成される層の態様について、より詳細に説明する。
【０１０７】
図２５を参照して、本実施の形態においては、プラグＣＴには導電部ＰＰ２ａ（第４の導電部）の１層の導電部を有しており、活性領域におけるトランジスタＴＧのソース／ドレイン領域Ｓ／Ｄに達するように延びる。このようにして、プラグＣＴはソース／ドレイン領域Ｓ／Ｄと電気的に接続されている。一方、プラグＳＮＣには導電部ＰＰ１ａ（第５の導電部）と導電部ＰＰ２ｂ（第６の導電部）との２層の導電部を有しており、トランジスタＴＧのゲート電極ＧＥと電気的に接続されている。
【０１０８】
本実施の形態においても、プラグＣＴ，ＳＮＣを構成する導電部ＰＰ１ａ，ＰＰ２ａ，ＰＰ２ｂは、いずれも多結晶シリコンからなることが好ましい。導電部ＰＰ１ａに含まれる（多結晶シリコンの）導電性不純物の濃度は、導電部ＰＰ２ａ，ＰＰ２ｂに含まれる（多結晶シリコンの）導電性不純物の濃度よりも高いことが好ましい。逆に言えば、導電部ＰＰ２ａ，ＰＰ２ｂに含まれる導電性不純物の濃度は、導電部ＰＰ１ａに含まれる導電性不純物の濃度よりも低いことが好ましい。本実施の形態においては、導電部ＰＰ２ｂは導電部ＰＰ１ａの上側に形成される。このため２層の導電部ＰＰ１ａ，ＰＰ２ｂが形成されたプラグＳＮＣは、下側の導電部における導電性不純物の濃度が、上側の導電部における導電性不純物の濃度よりも高いことが好ましい。
【０１０９】
たとえば導電部ＰＰ１ａに含まれる導電性不純物の濃度は、導電部ＰＰ２ａ，ＰＰ２ｂに含まれる導電性不純物の濃度の２倍以上であることがより好ましい。しかし当該半導体装置の設計仕様や要求される機能などに応じて、導電部ＰＰ２ａ，ＰＰ２ｂと導電部ＰＰ１ａとに含まれる導電性不純物の濃度の関係は任意に調整することができ、たとえば導電部ＰＰ２ａ，ＰＰ２ｂと導電部ＰＰ１ａとの導電性不純物の濃度がほぼ同じであってもよい。
【０１１０】
上記の構成により、本実施の形態においても、全体としてプラグＳＮＣの方がプラグＣＴよりも導電性不純物の濃度が高く、電気抵抗が低いことが好ましい。
【０１１１】
本実施の形態においても、導電部ＰＰ１ａに含まれる導電性材料（多結晶シリコン）の結晶粒は、導電部ＰＰ２ａ，Ｐｐ２ｂに含まれる導電性材料（多結晶シリコン）の結晶粒よりも大きいことが好ましい。
【０１１２】
図２５に示す本実施の形態の構成は、図５に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５に示す実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１１３】
次に、本実施の形態の半導体装置（Ａｄｖａｎｃｅｄ  ＳＲＡＭ）の、特に図２５に示す領域の製造方法について、図２６〜図３２を参照しながら説明する。
【０１１４】
図２６を参照して、基本的に本実施の形態の図６〜図８に示す各工程と同様の処理がなされた後、図９の工程と同様に予備絶縁膜ＲＩが形成される。次に、予備絶縁膜ＲＩ上に、図１４の工程と同様にレジストパターンＰＨＲが形成される。
【０１１５】
図２７を参照して、その後図１５〜図１６の工程と同様の処理がなされることにより、第２の開口部ＣＶ２が形成される。
【０１１６】
図２８を参照して、第２の開口部ＣＶ２を充填するように、予備絶縁膜ＲＩ上に、たとえばＣＶＤ法により、たとえば多結晶シリコンからなり導電性不純物を含む第３の導電層ＰＰ１が形成される。
【０１１７】
図２９を参照して、およそトランジスタＴＧ（絶縁膜ＩＬ）の最上面の高さより上側に形成される第３の導電層ＰＰ１がエッチバックされる。第３の導電層ＰＰ１の最上面は、トランジスタＴＧ（絶縁膜ＩＬ）の最上面の高さより少し低い高さとなるようにエッチバックされてもよい。ただし第３の導電層ＰＰ１のうち、少なくともゲート電極ＧＥと接触する領域については、当該第３の導電層ＰＰ１が残存することが好ましい。
【０１１８】
図３０および図３１を参照して、第２の開口部ＣＶ２の少なくとも一部が第３の導電層ＰＰ１で充填された状態で、図９および図１０の工程と同様にレジストパターンＰＨＲが形成された後、ブレイクスルー工程において、レジストパターンＰＨＲに覆われない（すなわち活性領域における）予備絶縁膜ＲＩがエッチングにより除去され、それに引き続き、活性領域における隣接するトランジスタＴＧに挟まれる領域の層間絶縁層ＩＩ１がエッチングにより除去される。次に層間絶縁層ＩＩ１が除去された領域におけるライナー膜ＬＦが除去される。この処理により第１の開口部ＣＶ１が形成される。なおブレイクスルー工程において除去されなかった（レジストパターンＰＨＲに覆われた）予備絶縁膜ＲＩは、レジストパターンＰＨＲが除去された後、たとえばライナー膜ＬＦが除去される際に除去される。
【０１１９】
また、この時点で第２の開口部ＣＶ２のほぼ全体が第３の導電層ＰＰ１で充填されている場合には、少なくとも第２の開口部ＣＶ２の上部が第３の導電層ＰＰ１で充填されない状態となるように、第３の導電層ＰＰ１の一部がエッチング除去されることが好ましい。ただし図２９に示すエッチバックの工程において、既に第２の開口部ＣＶ２の上部が充填されない状態となるようエッチングされている場合にはこの処理を行なわなくてもよい。上記のように、当該エッチングの後には、少なくともゲート電極ＧＥと接触する領域については、当該第３の導電層ＰＰ１が残存することが好ましい。第３の導電層ＰＰ１の一部がエッチングされることにより、残存する第３の導電層ＰＰ１は第５の導電部ＰＰ１ａとなる。
【０１２０】
図３２を参照して、図１２の工程と同様に枠付け絶縁膜ＷＳＷが形成される。
その後、第２の開口部ＣＶ２のうち第１の導電層ＰＰ１が除去された領域（第１の導電部上部）、および第２の開口部ＣＶ２を充填するように、たとえばＣＶＤ法により第４の導電層ＰＰ２が形成される。
【０１２１】
第４の導電層ＰＰ２は、たとえば多結晶シリコンからなり導電性不純物を含むことが好ましい。ここで第３の導電層ＰＰ１と第４の導電層ＰＰ２とに含まれる導電性不純物は、形成される半導体装置の設計仕様等に応じて最適の濃度とすることができる。このため第３の導電層ＰＰ１と第４の導電層ＰＰ２との当該濃度が異なっていてもよく、たとえば第３の導電層ＰＰ１は第４の導電層ＰＰ２よりも、含まれる導電性不純物の濃度が高くなっていてもよい。
【０１２２】
その後、およそトランジスタＴＧ（絶縁膜ＩＬ）の最上面の高さより上側に形成される第４の導電層ＰＰ２がエッチバックされる。このようにすれば、図２５に示すように、第４の導電層ＰＰ２は、第１の開口部ＣＶ１においては第４の導電部ＰＰ２ａとして形成され、第２の開口部ＣＶ２においては第６の導電部ＰＰ２ｂとして形成される。たとえば第３の導電層ＰＰ１が第４の導電層ＰＰ２より含まれる導電性不純物の濃度が高ければ、第５の導電部ＰＰ１ａは、第４の導電部ＰＰ２ａおよび第６の導電部ＰＰ２ｂよりも含まれる導電性不純物の濃度が高くなる。その結果、全体として第５および第６の導電部ＰＰ１ａ，ＰＰ２ｂを含むプラグＳＮＣは、全体として第４の導電部ＰＰ２ａを含むプラグＣＴよりも、導電性不純物の濃度が高くなるため、電気抵抗が低くなる。
【０１２３】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、実施の形態１と異なり、ゲート接続領域の第２の開口部ＣＶ２が第１の開口部ＣＶ１よりも先に形成される。しかし本実施の形態においては第２の開口部ＣＶ２が形成された直後に第２の開口部ＣＶ２の内部（の一部）が第３の導電層ＰＰ１で充填される。このように第２の開口部ＣＶ２の内壁面（の一部）が第３の導電層ＰＰ１で覆われた状態で第１の開口部ＣＶ１が形成され、枠付け絶縁膜ＷＳＷが形成される。このため枠付け絶縁膜ＷＳＷが第２の開口部ＣＶ２の内壁面に意図せず形成され、プラグＳＮＣの電気的特性が損なわれる可能性を低減することができる。したがってプラグＣＴが細線化されたとしても、隣接するゲート電極ＧＥとの短絡を抑制する効果を高めることができる。
【０１２４】
なお図１９〜図２４に示す比較例の製造方法においても、第２の開口部ＣＶ２が第１の開口部ＣＶ１より先に形成された後、図２２に示すように第２の開口部の内部がレジストパターンＰＨＲで覆われる。しかしレジストパターンＰＨＲは枠付け絶縁膜ＷＳＷを形成するためのシリコン窒化膜などの絶縁膜を形成する前に除去する必要がある。つまり図２３に示す状態とした上で枠付け絶縁膜ＷＳＷを形成する必要がある。このため、第２の開口部ＣＶ２の内部にも枠付け絶縁膜ＷＳＷが形成されてしまう。
【０１２５】
また第２の開口部ＣＶ２が形成される時点において第１の開口部ＣＶ１は形成されていないため、第２の開口部ＣＶ２を形成するエッチングに伴い、第１の開口部ＣＶ１の真下の半導体基板ＳＵＢがエッチングされるなどの不具合の発生を抑制することができる。
【０１２６】
本実施の形態においては、ゲート接続領域のプラグＳＮＣは、導電部ＰＰ１ａと導電部ＰＰ２ｂとの２層の導電部を有する。これは第２の開口部ＣＶ２が形成された後に第３の導電層ＰＰ１（導電部ＰＰ１ａ）が形成され、その後第１の開口部ＣＶ１が形成された後に第１の開口部ＣＶ１（および第２の開口部ＣＶ２）には第４の導電層ＰＰ２（導電部ＰＰ２ａおよび導電部ＰＰ２ｂ）が形成されるためである。このように第１の開口部ＣＶ１と第２の開口部ＣＶ２との導電層ＰＰ１，ＰＰ２の形成を別工程とすることにより、プラグＳＮＣを構成する導電部を２層構造とすることができる。
【０１２７】
導電部を２層構造とすることにより、各導電部に含まれる導電性不純物の濃度を適宜変更することができる。このため当該半導体装置の設計仕様等に応じたプラグＳＮＣの電気抵抗、トランジスタＴＧとの接触抵抗などの電気的特性を調整する自由度を高めることができる。
【０１２８】
たとえば本実施の形態においては、プラグＳＮＣの導電部ＰＰ１ａにおける導電性不純物の濃度が、プラグＣＴに形成される導電部ＰＰ２ａにおける導電性不純物の濃度よりも高くなっている。すなわちプラグＣＴの下側においてプラグＳＮＣの下側よりも導電性不純物の濃度が低くなっている。このため、プラグＣＴの下側の導電部ＰＰ２ａから、これに接続されるソース／ドレイン領域Ｓ／Ｄに導電性不純物が拡散し、トランジスタＴＧの電気的特性に影響を与える不具合が起こる可能性を低減することができる。
【０１２９】
また上記の構成とするために、第４の導電層ＰＰ２よりも第３の導電層ＰＰ１の導電性不純物の濃度を高くすれば、プラグＳＮＣと、ゲート接続領域におけるゲート電極ＧＥとの接触抵抗をより小さくすることができる。このためゲート接続領域におけるトランジスタＴＧの駆動能力をより高めることができる。これはプラグＳＮＣの下側（つまりゲート電極ＧＥと接触する領域）が、より導電性不純物の濃度が高い導電部ＰＰ１ａと接触するためである。
【０１３０】
このようにプラグＣＴは、特にソース／ドレイン領域Ｓ／Ｄと接続される下部において、導電性不純物の濃度がより低いことが好ましく、プラグＳＮＣは、ゲート電極ＧＥと接続される下部において、導電性不純物の濃度がより高いことが好ましい。すなわち、プラグＳＮＣの電気抵抗が、プラグＣＴの電気抵抗よりも低くなることがより好ましい。
【０１３１】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１３２】
以上においては、主に負荷トランジスタＴ３，Ｔ４（図３参照）としていわゆるＴＦＴを用いるＡｄｖａｎｖｅｄ  ＳＲＡＭについて説明したが、ＴＦＴの使用有無にかかわらず、上側の層と下側の層との接続層として多結晶シリコンからなる接続層を用いる半導体装置に本発明を適用してもよい。
【０１３３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３４】
本発明は、多結晶シリコンを上側の層と下側の層との接続層として用いる半導体装置に、特に有利に適用されうる。
【符号の説明】
【０１３５】
１Ｆ  活性領域、２Ｇ  下層配線、ＢＬ，ＺＢＬ  ビット線、Ｃ１，Ｃ２  キャパシタ、ＣＴ，ＳＮＣ  プラグ、ＣＴＣ，ＳＣ  コンタクト導電層、ＣＶ１  第１の開口部、ＣＶ２  第２の開口部、Ｄ  ドレイン電極、ＤＢ  データノードコンタクト、ＥＴＩ  追加絶縁膜、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、Ｉ１，ＩＩ１〜ＩＩ１０  層間絶縁層、ＩＬ  絶縁膜、ＬＦ  ライナー膜、ＭＣＴ  メタルコンタクト導電層、ＭＴＬ  メタル配線、ＰＨＲ  レジストパターン、ＰＰ１  第１（第３）の導電層、ＰＰ２  第２（第４）の導電層、ＰＰ１ａ，ＰＰ２ａ，ＰＰ２ｂ  導電部、ＰＷＬ  ｐ型ウェル領域、ＲＩ  予備絶縁膜、Ｓ  ソース電極、ＳＩ  絶縁層、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＴＤ  ゲート電極層、ＴＧ  トランジスタ、ＴＰ  多結晶シリコン層、ＷＬ  ワード線、ＷＳＷ  枠付け絶縁膜。
【図１】
2013016581.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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