(57)【要約】【課題】露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細なチャネル幅を製造することはできないから、ＭＯＮＯＳ型メモリトランジスタの微細化は実現できなかった。【解決手段】一組の薄膜構造体の対向する間隔に、サイドウォール形成用の絶縁膜を形成する際に生じる空隙を利用して露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細なチャネル幅を形成する。薄膜構造体を他素子の構成部品として利用すれば、様々なメモリセルおよび回路構造に応用できる。【選択図】図１
2013149647.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、該チャネル領域上部の該半導体基板上にメモリ絶縁膜を備え、該メモリ絶縁膜の上部にメモリゲート電極を有する半導体不揮発性記憶装置の製造方法であって、
前記チャネル領域を形成する部分の上部の前記半導体基板上部に、所定の間隔にて一組の薄膜構造体を形成する構造体形成工程と、
前記一組の薄膜構造体を覆い、前記間隔には空隙を形成するように絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を前記半導体基板方向にエッチング除去して前記空隙を露出させ、前記間隔に面する前記薄膜構造体の縦端面に前記絶縁膜をサイドウォールとして残すエッチバック工程と、
前記間隔の前記半導体基板上にメモリ絶縁膜を形成するメモリ絶縁膜形成工程と、
前記メモリ絶縁膜上部にメモリゲート電極を形成するメモリゲート電極形成工程と、
前記薄膜構造体および前記サイドウォールと前記メモリゲート電極とをマスクにして、前記半導体基板に所定の不純物イオンを注入し、前記ソース領域、前記チャネル領域、前記ドレイン領域をそれぞれ形成する領域形成工程と、
を有することを特徴とする半導体不揮発性記憶装置の製造方法。
【請求項２】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、該チャネル領域上部の該半導体基板上にメモリ絶縁膜を備え、該メモリ絶縁膜の上部にメモリゲート電極を有する半導体不揮発性記憶装置の製造方法であって、
前記半導体基板の表面に素子分離膜を形成する素子分離工程と、
前記チャネル領域を形成する部分の上部の前記素子分離膜上部に、所定の間隔にて一組の薄膜構造体を形成する構造体形成工程と、
前記一組の薄膜構造体を覆い、前記間隔には空隙を形成するように絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を前記半導体基板方向にエッチング除去して前記空隙を露出させ、前記間隔に面する前記薄膜構造体の縦端面に前記絶縁膜をサイドウォールとして残すエッチバック工程と、
前記薄膜構造体および前記サイドウォールをマスクとして前記間隔の前記素子分離膜をエッチング除去して前記半導体基板の表面を露出させる露出工程と、
前記間隔の前記半導体基板上にメモリ絶縁膜を形成するメモリ絶縁膜形成工程と、
前記メモリ絶縁膜上部にメモリゲート電極を形成するメモリゲート電極形成工程と、
前記薄膜構造体および前記サイドウォールと前記メモリゲート電極とをマスクにして、前記半導体基板に所定の不純物イオンを注入し、前記ソース領域、前記チャネル領域、前記ドレイン領域をそれぞれ形成する領域形成工程と、
を有することを特徴とする半導体不揮発性記憶装置の製造方法。
【請求項３】
前記領域形成工程の後、前記チャネル領域に所定の不純物イオンを注入して前記チャネル領域の不純物濃度を変更する不純物濃度変更工程を有することを特徴とする請求項１又は２に記載の半導体不揮発性記憶装置の製造方法。
【請求項４】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、該チャネル領域上部の該半導体基板上にメモリ絶縁膜を備え、該メモリ絶縁膜の上部にメモリゲート電極を有する半導体不揮発性記憶装置であって、
前記チャネル領域上部の前記半導体基板上部に、その縦端面にサイドウォールを有する一組の薄膜構造体を所定の間隔で備え、
前記一組の薄膜構造体は、その対向方向と前記チャネル領域のチャネル幅方向とが一致しており、
前記チャネル幅は、前記間隔よりも狭く、前記間隔に面する前記サイドウォール同士が対向する距離と同じかそれよりも広いことを特徴とする半導体不揮発性記憶装置。
【請求項５】
前記半導体基板の表面に素子分離膜を備え、
前記素子分離膜上部に前記薄膜構造体を有し、前記素子分離膜の下部に前記チャネル領域を設けることを特徴とする請求項４に記載の半導体不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板上に設ける半導体不揮発性記憶装置の製造方法および構造に関する。特に、露光光源として真空紫外光を用いるホトリソ技術では製造が困難な狭いチャネル幅を有する半導体不揮発性記憶装置の製造方法および構造に関するものである。
【背景技術】
【０００２】
半導体不揮発性記憶装置は、一般にＭＩＳ型構造のメモリトランジスタ（以後、ＭＩＳ型メモリトランジスタと記載する）構造を有している。
ＭＩＳ型メモリトランジスタは、例えば、半導体基板に設けた素子分離膜により規定された素子領域に、ソース領域とドレイン領域と、これらに挟まれたチャネル領域を備え、このチャネル領域の上部にメモリ絶縁膜とメモリゲート電極とを積層して設ける構造である。
このメモリ絶縁膜に電荷を蓄積させたときの閾値電圧と、電荷を蓄積していないときの閾値電圧との違いを利用して、情報の記憶を行っている。
【０００３】
このような構造のＭＩＳ型メモリトランジスタは、そのメモリ絶縁膜を、複数の絶縁膜を積層させた構造とし、その絶縁膜の１つを電荷蓄積膜として、この電荷蓄積膜内の電荷トラップに蓄積する電荷量を制御することによって情報の記憶を行うＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型が知られている。
特にＭＯＮＯＳ型は、低い電圧でデータの読み書きができるという特徴を有するため、低消費電力化を目指す電子機器に適するものとして注目されている。
【０００４】
一般に、ＭＩＳ型メモリトランジスタは、素子分離膜に囲まれた素子領域に形成されるが、素子分離法としてよく知られるＬＯＣＯＳ（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ）法により素子領域を設ける場合、その製造方法の特徴として、素子領域を取り囲む素子分離膜の端部が素子領域端部に向かい徐々に薄くなる傾斜構造となる。このような傾斜部分を鳥のくちばし（Ｂｉｒｄｓ−Ｂｅａｋ）の形状に準えて、バーズビークという。
【０００５】
ＭＩＳ型メモリトランジスタを、ＬＯＣＯＳ法により形成された素子分離膜により規定された素子領域に設ける場合、メモリゲート電極の端部では、平面的には素子領域端部のバーズビーク領域を跨ぐように、素子分離領域上に設ける構造となる。
このような構造は良く知られたものであるが、例えば、特許文献１に断面図が例示されている。
【０００６】
特許文献１に示した従来技術を、図１５を用いて説明する。
図１５は、特許文献１に記載の技術を説明し易いように書き直した図であって、ＬＯＣＯＳ法により素子分離膜を形成することにより設ける素子領域に代表的なＭＩＳ型メモリトランジスタであるＭＯＮＯＳ型メモリトランジスタを形成する代表的な形成技術を工程順に示した断面図である。
【０００７】
まず、図１５（ａ）に示したように、半導体基板１０１の表面にパッド酸化膜１０２を形成する。次に、後の工程で素子領域となる領域にシリコン窒化膜よりなる耐酸化マスク１０３を所定の線幅Ｗａで形成する。線幅Ｗａは、後の工程を経て完成するＭＯＮＯＳ型メモリトランジスタのチャネル幅となるように目論んだものであって、設計上のチャネル幅である。
【０００８】
チャネル幅とは、ソース領域とドレイン領域とが対向している距離をいう。例えば、チャネル幅０．５μｍといえば、ソース領域とドレイン領域とが０．５μｍに亘って対向していることになる。なお、チャネル長とは、ソース領域からドレイン領域までの距離をいう。
【０００９】
知られているように、チャネル長方向に電流が流れ、チャネル幅方向にその電流経路が存在するから、チャネル幅の大小は、ＭＩＳ型メモリトランジスタの電流駆動能力に関係し、チャネル長の大小は、動作速度に関係する。一般的に、高速動作が可能で小型のＭＩＳ型メモリトランジスタは、チャネル幅およびチャネル長が短いものになる。
【００１０】
次に、図１５（ｂ）に示したように、水蒸気を用いた既知の熱酸化法により耐酸化マスク１０３に覆われていない領域にシリコン酸化膜よりなる素子分離膜１０４を形成する。素子分離膜１０４の形成が終了すると、耐酸化マスク１０３端部はめくれ上がったような形状となる。これは、耐酸化マスクの端部下にシリコン酸化膜が成長し、距離Ｗｂで示す距離だけバーズビークが形成されるためである。
なお、耐酸化マスク１０３直下の部分は、酸化が進行しないのでパッド酸化膜１０２の膜厚となっている。
【００１１】
次に、図１５（ｃ）に示したように、素子分離膜１０４形成後に耐酸化マスク１０３とパッド酸化膜１０２とを除去して素子領域１０５が形成されるのである。その後、素子領域１０５から素子分離膜１０４上にかけてバーズビーク領域を跨ぐようにメモリ絶縁膜１０６とメモリゲート電極１０７とが形成される。
【００１２】
ＭＯＮＯＳ型メモリトランジスタの場合、メモリ絶縁膜１０６は、電荷を蓄える電荷蓄積層をトンネル酸化膜として機能する第１の絶縁膜とトップ酸化膜である第２の絶縁膜とで挟んだ積層膜であり、半導体基板１０１方向から順に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜の順に積層されている。
【００１３】
その後、図示しないが、メモリゲート電極１０７をマスクとして素子領域１０５にソース領域およびドレイン領域を形成してＭＯＮＯＳ型メモリトランジスタが完成する。
【００１４】
ＭＯＮＯＳ型メモリトランジスタのチャネル領域は、メモリゲート電極と素子領域との整合する領域として、所定のチャネル長とチャネル幅とで、例えば矩形状に形成される。図１５（ｃ）の場合、図面手前から奥方向がチャネル長方向となり、図面左右方向がチャネル幅方向となる。
図１５（ｃ）に示した例では、チャネル幅は、実際にはバーズビーク部分の距離Ｗｂだけ図面横方向にも酸化が進行してチャネル領域内側に食い込むため、実効的なチャネル幅Ｗｃ（実際にチャネル幅として機能する距離）は、線幅Ｗａから距離Ｗｂを差し引いた距離となる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平５−３４３６９５号公報（第２頁、図６）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ＭＩＳ型メモリトランジスタを設計する場合、ＬＯＣＯＳ法を用いた素子領域の形成では、このバーズビークの生成、つまり、バーズビーク部分の距離Ｗｂだけチャネル領域にも酸化が進行することを鑑みてチャネル幅を設計する必要がある。
【００１７】
図１５に示した例では、バーズビーク部分の距離Ｗｂは、例えば素子分離膜１０４の膜厚が５００ｎｍの場合、２００ｎｍ程度である。
この例では、チャネル幅が大きい素子の場合（例えば、線幅Ｗａが１００００ｎｍ）、バーズビーク部分は無視できるほど小さい。しかしながら、チャネル幅が小さい素子の場合（例えば、線幅Ｗａが１０００ｎｍ）、実効的なチャネル幅が極端に小さくなってしまう。この場合にあっては、素子分離膜の形成にて生じるばらつきは、実効的なチャネル幅のばらつきを生じさせ、結果として素子としての電気特性もばらついてしまうのである。
【００１８】
ところで、ＭＩＳ型メモリトランジスタを、ＬＯＣＯＳ法を用いないで製造する手法も知られている。しかし、そのような手法は、製造工程がより複雑になったり、製造に際して特別な加工装置が必要になったりするため、すべての半導体不揮発性記憶装置に適用できるものとは言えない。
【００１９】
半導体不揮発性記憶装置の製造にあって、ＬＯＣＯＳ法を用いる手法であっても用いない手法であっても、チャネル幅などのＭＩＳ型メモリトランジスタの主要部分のサイズを決めるのは、マスクパターンそのものである。知ってのとおり、真空紫外光を露光光源として用いるホトリソ技術では、パターン解像の限界がある。より微細な素子領域を得ようとして、より細い線幅のパターンを形成しようとしても、パターン解像の限界よりも小さいパターンを形成することはできない。
【００２０】
したがって、低消費電力化および高集積化という昨今の半導体不揮発性記憶装置の流れで、より微細で電気特性もばらつかないＭＩＳ型メモリトランジスタを得ようとしても、使用するホトリソ技術で決まるパターン解像の限界よりも小さいチャネル幅を有するＭＩＳ型メモリトランジスタを形成することはできなかった。
【００２１】
本発明の半導体不揮発性記憶装置の製造方法と構造は、このような課題を解決するためにある。そして、その目的はパターン加工に用いる露光装置のパターン解像限界よりも微細なチャネル幅を有するＭＩＳ型メモリトランジスタを安定して提供することである。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明の半導体不揮発性記憶装置の製造方法は、以下に示すものを採用する。
【００２３】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、チャネル領域上部の半導体基板上にメモリ絶縁膜を備え、メモリ絶縁膜の上部にメモリゲート電極を有する半導体不揮発性記憶装置の製造方法であって、
チャネル領域を形成する部分の上部の半導体基板上部に、所定の間隔にて一組の薄膜構造体を形成する構造体形成工程と、
一組の薄膜構造体を覆い、間隔には空隙を形成するように絶縁膜を形成する絶縁膜形成工程と、
絶縁膜を半導体基板方向にエッチング除去して空隙を露出させ、間隔に面する薄膜構造体の縦端面に絶縁膜をサイドウォールとして残すエッチバック工程と、
間隔の前記半導体基板上にメモリ絶縁膜を形成するメモリ絶縁膜形成工程と、
メモリ絶縁膜上部にメモリゲート電極を形成するメモリゲート電極形成工程と、
薄膜構造体およびサイドウォールとメモリゲート電極とをマスクにして、半導体基板に所定の不純物イオンを注入し、ソース領域、チャネル領域、ドレイン領域をそれぞれ形成する領域形成工程と、
を有することを特徴とする。
【００２４】
このような構成にすることによって、露光光源として真空紫外光を用いるホトリソ工程のパターン解像限界より微細なチャネル幅を有する半不導体不揮発性記憶装置を形成することができる。
【００２５】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、チャネル領域上部の半導体基板上にメモリ絶縁膜を備え、メモリ絶縁膜の上部にメモリゲート電極を有する半導体不揮発性記憶装置の製造方法であって、
半導体基板の表面に素子分離膜を形成する素子分離工程と、
チャネル領域を形成する部分の上部の素子分離膜上部に、所定の間隔にて一組の薄膜構造体を形成する構造体形成工程と、
一組の薄膜構造体を覆い、間隔には空隙を形成するように絶縁膜を形成する絶縁膜形成工程と、
絶縁膜を半導体基板方向にエッチング除去して前記空隙を露出させ、前記間隔に面する前記薄膜構造体の縦端面に絶縁膜をサイドウォールとして残すエッチングバック工程と、
薄膜構造体およびサイドウォールをマスクとして間隔の素子分離膜をエッチング除去して半導体基板の表面を露出させる露出工程と、
間隔の半導体基板上にメモリ絶縁膜を形成するメモリ絶縁膜形成工程と、
メモリ絶縁膜上部にメモリゲート電極を形成するメモリゲート電極形成工程と、
薄膜構造体およびサイドウォールとメモリゲート電極とをマスクにして、半導体基板に所定の不純物イオンを注入し、ソース領域、チャネル領域、ドレイン領域をそれぞれ形成する領域形成工程と、
を有することを特徴とする。
【００２６】
このような構成にすることによって、素子分離領域に微細なチャネル幅の半導体不揮発性記憶装置を形成することができる。  
【００２７】
領域形成工程の後、チャネル領域に所定の不純物イオンを注入してチャネル領域の不純物濃度を変更する不純物濃度変更工程を有するようにしてもよい。
【００２８】
このような構成にすることによって、本発明の半導体不揮発性記憶装置の閾値電圧を任意に調整することができる。
【００２９】
上記目的を達成するために、本発明の半導体不揮発性記憶装置の構成は、以下に示すものを採用する。
【００３０】
半導体基板にソース領域、チャネル領域、ドレイン領域を設け、チャネル領域上部の該半導体基板上にメモリ絶縁膜を備え、メモリ絶縁膜の上部にメモリゲート電極を有する半導体不揮発性記憶装置であって、
チャネル領域上部の半導体基板上部に、その縦端面にサイドウォールを有する一組の薄膜構造体を所定の間隔で備え、
一組の薄膜構造体は、その対向方向とチャネル領域のチャネル幅方向とが一致しており、
チャネル幅は、間隔よりも狭く、間隔に面するサイドウォール同士が対向する距離と同じかそれよりも広いことを特徴とする。
【００３１】
このような構成にすることによって、半導体不揮発性記憶装置の面積効率が向上する。
【００３２】
半導体基板の表面に素子分離膜を備え、
素子分離膜上部に薄膜構造体を有し、前記素子分離膜の下部に前記チャネル領域を設けるようにしてもよい。
【００３３】
このような構成にすることによって、素子分離領域に設ける半導体不揮発性記憶装置の面積効率が向上する。
【発明の効果】
【００３４】
本発明によれば、露光光源として真空紫外光を用いるホトリソ工程のパターン解像限界より小さな寸法のチャネル幅を有する半導体不揮発性記憶装置を形成することができる。このため、従来技術では実現できなかった微細な半導体不揮発性記憶装置をばらつきなく形成することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の概要を説明する図であって、製造方法順に断面の様子を説明した断面図である。
【図２】本発明の第１の実施形態における半導体不揮発性装置の製造方法を示す図であり、製造方法を構成する工程を順に示すフローチャートである。
【図３】本発明の第１の実施形態における構造体形成工程を示す断面図である。
【図４】本発明の第１の実施形態における絶縁膜形成工程を示す断面図である。
【図５】本発明の第１の実施形態におけるエッチバック工程を示す断面図である。
【図６】本発明の第１の実施形態におけるメモリ絶縁膜形成工程を示す断面図である。
【図７】本発明の第１の実施形態におけるメモリゲート電極形成工程を示す断面図である。
【図８】本発明の第１の実施形態における領域形成工程を示す断面図である。
【図９】本発明の第１の実施形態における配線形成工程を示す断面図である。
【図１０】本発明の第１の実施形態における絶縁膜形成工程の詳細を説明する断面図である。
【図１１】本発明の第２の実施形態における半導体不揮発性記憶装置の製造方法を示す図であり、製造方法を構成する工程を順に示すフローチャートである。
【図１２】本発明の第２の実施形態における露出工程を示す断面図である。
【図１３】本発明の第１の実施形態における半導体不揮発性記憶装置の製造方法による半導体不揮発性記憶装置の構造で、薄膜構造体をメモリセルのアドレストランジスタのゲート電極とする構造を示す平面図である。
【図１４】本発明の第２の実施形態における半導体不揮発性記憶装置の製造方法による半導体不揮発性記憶装置の構造で、薄膜構造体をＭＯＮＯＳ型メモリトランジスタのソース領域と接続する負荷抵抗とする構造を示す平面図である。
【図１５】従来より知られている半導体不揮発性記憶装置の製造方法を示す図であり、ＬＯＣＯＳ法を用いてＭＯＮＯＳ型メモリトランジスタを形成する過程を説明する断面図である。
【発明を実施するための形態】
【００３６】
本発明の半導体不揮発性記憶装置の製造方法および半導体不揮発性記憶装置は、一組の薄膜構造体の向かい合う間隔に、後に薄膜構造体のサイドウォールとなる絶縁膜の形成時に発生する空隙を利用し、露光光源として真空紫外光を用いたホトリソ工程のパターン解像限界より微細なチャネル幅の半導体不揮発性記憶装置を形成するものである。
大きな特徴は、チャネル幅に該当する素子領域部の距離を、パターニングで形成した所定のパターンによって決めるのではなく、別の膜を形成するときに生じる空隙を利用している点である。
【００３７】
まず、本発明の半導体不揮発性記憶装置の特徴を説明する。次に、製造方法を実施例１とし、構造を実施例２として詳述する。
【００３８】
以下、図１を用いて本発明の特徴を説明する。
図１は、本発明の製造方法を工程順に示す断面図であり、説明に必要無い構成を省き模式的に表した図である。この断面図は、半導体不揮発性記憶装置の一部を切断するように表した図であり、図面の手前方向と奥方向との間で電流が流れるような向き（チャネル長方向）を示している。つまり、ソース領域とドレイン領域との間、すなわちチャネル長方向に電流が流れる構造にて、チャネル幅方向で切ったときの断面を見た図であって、従来技術を説明した図である図１５と同じ向きの断面図である。
【００３９】
図１（ａ）は、構造体形成工程、図１（ｂ）は、絶縁膜形成工程、図１（ｃ）は、エッチバック工程、図１（ｄ）は、メモリ絶縁膜形成工程、図１（ｅ）は、メモリゲート電極形成工程、図１（ｆ）は、領域形成工程、をそれぞれ示す。
符号は、１は半導体基板、２ａは薄膜構造体、４は絶縁膜を示す。４ａと４ｂとは絶縁膜４をエッチバックして形成するサイドウォールである。５は空隙、６はチャネル領域、７はメモリ絶縁膜、８ａはメモリゲート電極、９ａはソース領域およびドレイン領域である拡散領域、をそれぞれ示す。
【００４０】
まず、図１（ａ）に示すように、例えば、導電型がＰ型であるシリコンからなる半導体基板１上に一組の薄膜構造体２ａを対向して形成する。薄膜構造体２ａは、例えば、多結晶シリコンで形成する。
薄膜構造体２ａ同士が対向する間隔の距離Ｗ０は、露光光源として真空紫外光を用いたホトリソ工程のパターン解像限界と一致するかそれに近い距離である。例えば、薄膜構造体２ａの膜厚が３５０ｎｍ程度であれば、４５０ｎｍ程度である。
【００４１】
この距離をホトリソ工程のパターン解像限界よりも狭くしてしまうと、薄膜構造体２ａ自体が正しく形成できないため、パターン解像限界と同じにするのが好ましい。もちろん、加工誤差などを鑑みてやや広くしてもかまわないが、そのやや広くする距離は、用いる露光装置の性能や薄膜構造体２ａの材質、後述する絶縁膜の材質により変わってくるため、一概に数値で表しにくい。このため、実験などをして予めその距離を決めておくとよい。
【００４２】
次に、図１（ｂ）に示すように、絶縁膜４を所定の膜厚で形成する。この形成は、知られている化学気相成長法で行う。この手法は、以後、ＣＶＤ（Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）法と記載する。絶縁膜４は、例えば、シリコン酸化膜で形成する。
【００４３】
一組の薄膜構造体２ａは、露光光源として真空紫外光を用いたホトリソ工程のパターン解像限界と一致するかそれに近い距離Ｗ０で対向しているため、絶縁膜４を形成しようとすると、薄膜構造体２ａの間隔に絶縁膜４のない空隙５が形成される。
これは、絶縁膜４が薄膜構造体２ａの側壁部に十分な膜厚で形成される前に、薄膜構造体２ａの上端部付近同士が庇のように伸びて繋がるように形成され、薄膜構造体２ａの間隔上に蓋をしてしまうようになるためである。そして、結果として空隙５が形成されるのである。
【００４４】
このような空隙５は、薄膜構造体２ａをホトリソ工程のパターン解像限界と一致するかそれに近い距離Ｗ０で対向して形成しているからこそできるものである。この空隙５の形成に関しては、より詳しく後述する。
【００４５】
次に、図１（ｃ）に示すように絶縁膜４をエッチバック（エッチングバックとも言う）することにより薄膜構造体２ａの側壁にサイドウォール４ａ、４ｂを形成する。
絶縁膜４を半導体基板１方向にエッチング除去して空隙５を露出させ、薄膜構造体２ａ
の間隔に面する薄膜構造体２ａの縦端面に絶縁膜４をサイドウォールとして残すのである。
【００４６】
サイドウォールは薄膜構造体２ａ同士が対向する側が４ａであり、対向しない側が４ｂである。薄膜構造体２ａが対向する側のサイドウォール４ａは、空隙５の存在により対向しない側のサイドウォール４ｂに比べ平面的な膜厚は小さく、サイドウォール４ａ同士は距離Ｗで離間して対向する。このサイドウォール４ａ同士が対向する距離Ｗは、露光光源として真空紫外光を用いたホトリソ工程のパターン解像限界より小さな寸法である（図１の例では、距離Ｗ０＞距離Ｗとなる。）。
【００４７】
本発明の特徴は、まさにこの点である。絶縁膜４の形成にあたり、対向する薄膜構造体２ａの間隔に意図的に空隙５を設けることで、露光光源として真空紫外光を用いたホトリソ工程のパターン解像限界より小さな寸法でサイドウォール４ａ同士を対向する距離Ｗを作り出すことにあり、この距離Ｗが本発明の製造方法により形成する半導体不揮発性記憶装置のチャネル領域６のチャネル幅に相当するのである。
【００４８】
次に、図１（ｄ）に示すように、チャネル領域６上に、サイドウォール４ａと薄膜構造体２ａまで覆うメモリ絶縁膜７を形成する。
メモリ絶縁膜７は、例えば、半導体基板１側から、シリコン酸化膜である第１の絶縁膜と、電荷蓄積層と、シリコン酸化膜である第２の絶縁膜とを積層して、所謂ＯＮＯ構造の積層膜とするものである。図示しないが、成膜後に所定のホトマスクを用いたホトリソ工程とエッチング工程により加工され、図１（ｄ）に示す構造となる。
【００４９】
その後、図１（ｅ）に示すように、メモリ絶縁膜７上に、例えば多結晶シリコンよりなるメモリゲート電極８ａを形成する。多結晶シリコン膜は、例えば、既知のＣＶＤ法により形成され、図示しないが、成膜後に所定のホトマスクを用いたホトリソ工程とエッチング工程により加工され、図１（ｅ）に示す構造となる。
【００５０】
さらに、図１（ｆ）に示すように、イオン注入法により半導体基板１に不純物を添加し、不活性気体雰囲気中にてアニール処理を実施することにより不純物を電気的に活性化し、ソース領域とドレイン領域とに相当する拡散領域９ａを形成する。
【００５１】
図１（ｆ）で示すイオン注入工程にて、マスクとして使用した対向するサイドウォール４ａの離間である距離Ｗが、露光光源として真空紫外光を用いたホトリソ工程では実現できなかった微細な寸法であるため、チャネル領域６は従来よりも微細に形成することができる。
すでに説明したように、図１は、図面の手前方向と奥方向との間で電流が流れるような向きを示しているから、チャネル領域６の幅（図面左右方向）が狭いほど、半導体不揮発性記憶装置を微細化することができるのである。
【００５２】
サイドウォールおよび薄膜構造体は、本来、チャネル幅の狭い半導体不揮発性記憶装置を形成するために必要な要素であるから、可能な範囲にて拡散領域９ａ形成後に除去してもかまわない。しかし、これらを配線として運用することもできる。
例えば、薄膜構造体２ａを導電型がＮ型の多結晶シリコンで構成すると、この薄膜構造体２ａは、配線やトランジスタのゲート電極として機能させることもできる。一例を挙げると、アドレストランジスタや読み出し用負荷トランジスタのゲート電極に用いることができる。この場合、半導体基板と薄膜構造体、メモリゲート電極と薄膜構造体との間に、十分な絶縁性を確保することが必要となり、シリコン酸化膜等の絶縁膜を界面に設ける。
【実施例１】
【００５３】
以下、図面を用いて本発明の製造方法を実施例１として詳述する。説明にあっては、特に導電型がＰ型の半導体基板１表面に、半導体不揮発性記憶装置として導電型がＮ型のＭＯＮＯＳ型メモリトランジスタを形成する場合を例にして説明する。なお、説明に使用する断面図は、図１と同じ方向の断面図である。
【００５４】
［製造方法の第１の実施形態の詳細説明；図２〜図１０］
第１の実施形態は、一組の薄膜構造体２ａを直接半導体基板上に形成する製造方法である。
以下、第１の実施形態における半導体不揮発性記憶装置の製造方法を、図２から図１０を用いて説明する。
図２は、第１の実施形態の概要を構成する工程順に示す製造方法のフローチャートである。図３から図１０は、図２に示すフローチャートを構成する工程を詳しく説明する断面図であって、図１と同様に説明し易いように模式的に示す図である。図１０は空隙が形成される経緯を説明する図となっている。
【００５５】
図２に示す製造方法のフローチャートは、構造体形成工程Ｐ１０、絶縁膜形成工程Ｐ２０、エッチバック工程Ｐ３０、メモリ絶縁膜形成工程Ｐ４０、メモリゲート電極形成工程Ｐ５０、領域形成工程Ｐ６０、配線形成工程Ｐ０１の流れを示すものである。この図を参照しつつ図３から図１０を用いて各製造工程を説明する。
【００５６】
また、図３から図１０において、その符号は、１は半導体基板、２は第１の多結晶シリコン膜を示す。２ａは薄膜構造体を示し、第１の多結晶シリコン膜２を加工して形成する。３はホトレジストパターン、４は絶縁膜を示す。４ａと４ｂとは絶縁膜４をエッチバックして薄膜構造体２ａの縦端面に形成するサイドウォールである。５は空隙、６はチャネル領域を示す。７はメモリ絶縁膜であり、シリコン酸化膜である第１の絶縁膜７ａと、電荷蓄積層である第２の絶縁膜７ｂと、シリコン酸化膜である第３の絶縁膜７ｃとからなる積層構造を有する。８は第２の多結晶シリコン膜を示し、８ａは第２の多結晶シリコン膜を加工して形成するメモリゲート電極である。９は不純物を示し、９ａは不純物９を活性化して形成する拡散領域である。１０は層間絶縁膜、１１はコンタクトホール、１２は金属配線をそれぞれ示す。
【００５７】
［構造体形成工程Ｐ１０の説明：図２、図３］
まず、構造体形成工程Ｐ１０を図２および図３を用いて説明する。この製造工程は、所定の間隔を有する一組の薄膜構造体を形成する工程である。
【００５８】
まず、図３（ａ）に示すように半導体基板１上に第１の多結晶シリコン膜２を形成する。第１の多結晶シリコン膜２は、反応ガスとしてモノシラン（ＳｉＨ４）を用いるＣＶＤ法により、３５０ｎｍの膜厚で形成する。
次に、第１の多結晶シリコン膜２上に既知の回転塗布法によりホトレジストをコーティングする。その後、所定のホトマスクを用いて既知のホトリソグラフィ技術を用いてホトレジストを所定の形状に露光、現像することにより、第１の多結晶シリコン膜２の上部の所定の部分に、一組のホトレジストパターン３を形成する。
【００５９】
この一組のホトレジストパターン３同士の距離は、露光光源として真空紫外光を用いたホトリソ工程のパターン解像限界と一致するかそれに近い距離であり、例えば、４５０ｎｍ程度である。
【００６０】
次に、図３（ｂ）に示すように、ホトレジストパターン３を耐エッチングマスクとし、反応ガスに塩素（Ｃｌ２）と臭化水素（ＨＢｒ）とを用いるドライエッチングにより第１の多結晶シリコン膜２を加工する。
ホトレジストパターン３は、その間隔を４５０ｎｍ程度で対向しているため、ホトレジストパターン３に対する選択性の高いドライエッチングにより加工された一組の薄膜構造体３ａの間隔も４５０ｎｍ程度となる。この距離は、図１で言えば、距離Ｗ０であるので、図３（ｂ）にもその旨表示している。
【００６１】
ところで、一組の薄膜構造体２ａの対向する間隔のアスペクト比（薄膜構造体２ａの膜厚と間隔との比であり、膜厚を間隔で割った値）は、約０．７８である。
図示しないが、その後ホトレジストパターン３は除去する。
【００６２】
［絶縁膜形成工程Ｐ２０の説明：図２、図４、図１０］
次に、絶縁膜形成工程Ｐ２０を図２および図４、図１０を用いて説明する。この製造工程は、薄膜構造体を覆い、一組の薄膜構造体の間隔に空隙を設けるように絶縁膜を形成する工程である。
【００６３】
図４に示すように、反応ガスとして、モノシラン（ＳｉＨ４）と酸素（Ｏ２）とを用いるＣＶＤ法により、シリコン酸化膜である絶縁膜４を３００ｎｍの膜厚で薄膜構造体２ａを覆うように形成する。この際、一組の薄膜構造体２ａの間隔に空隙５が形成される。
発明者によれば、薄膜構造体２ａの膜厚が３５０ｎｍの場合、アスペクト比が０．７以上で空隙が形成することを確認している。
【００６４】
空隙５が形成される経緯を、図１０を用いて詳しく説明する。
図１０は、一組の薄膜構造体２ａを絶縁膜４で覆うと同時に、一組の薄膜構造体２ａの間隔に空隙が形成される経緯を詳細に示す断面図であり、その経過を図１０（ａ）から図１０（ｅ）の順で図示している。
【００６５】
図１０（ａ）に示すように、半導体基板１の表面に一組の薄膜構造体２ａが対向して形成している。その膜厚は３５０ｎｍ程度、その間隔の距離は４５０ｎｍ程度である。
【００６６】
図１０（ｂ）は、絶縁膜４形成の初期過程であり、５０ｎｍ程度の膜厚を形成した状態である。薄膜構造体２ａの対向する間隔は狭小であるため、絶縁膜４を形成するための前駆体が入り込むのが難しく、平面的に間隔に位置する半導体基板１表面に絶縁膜４が均一に形成できず、薄膜構造体２ａの上端部（上部角部）に、より多く絶縁膜４が形成されている。
【００６７】
図１０（ｃ）は、絶縁膜４を１５０ｎｍ程度の膜厚で形成した状態である。薄膜構造体２ａの対向する間隔では、薄膜構造体２ａの縦端面および半導体基板１表面と、上端部との膜厚差が徐々に拡大する。薄膜構造体２ａの上端部では、絶縁膜４が庇のように薄膜構造体２ａの間隔方向に突出して形成され始める。
【００６８】
図１０（ｄ）は、絶縁膜４を２５０ｎｍ程度の膜厚で形成した状態である。薄膜構造体２ａの対向する上端部の絶縁膜４同士が成長してまさに接触する様子を示している。このような形状であるから、薄膜構造体２ａ同士の間隔には絶縁膜４を形成するための前駆体が入り込まなくなる。したがって、薄膜構造体２ａの縦端面および半導体基板１表面への絶縁膜４の堆積による膜厚の増加が停止する。
【００６９】
図１０（ｅ）は、絶縁膜４を３００ｎｍ程度の膜厚保で形成した最終的な状態である。薄膜構造体２ａの対向する間隔には空隙５が形成された後、空隙の上部に絶縁膜４がより厚く堆積している。薄膜構造体２ａが対向する間隔の領域では、図１０（ｄ）に示すように絶縁膜４の膜厚が２５０ｎｍの膜厚を超えるとほとんど膜の堆積が停止することから一組の薄膜構造体２ａの縦端面に堆積する絶縁膜４の膜厚は、対向する側と反対側とで非対
称となる。
【００７０】
以上、このような経過をたどり、薄膜構造体２ａの間隔には絶縁膜４の無い空隙５が形成されるのである。この空隙５は、一組の薄膜構造体２ａ同士の間隔が決まれば精度良く形成することができる。一例であるが、この空隙５の幅（図面左右方向）は、１５０ｎｍである。
【００７１】
［エッチバック工程Ｐ３０の説明：図２、図５］
次に、エッチバック工程Ｐ３０を図２および図５を用いて説明する。この製造工程は、絶縁膜４を半導体基板１方向にエッチング除去して空隙５を露出させ、間隔に面する薄膜構造体２ａの縦端面に絶縁膜４をサイドウォール４ａ、４ｂとして残すと共に薄膜構造体２ａの間隔に平面的に位置する半導体基板１の表面を露出させる工程である。
【００７２】
反応ガスとして、三フッ化メタン（ＣＨＦ３）と四フッ化メタン（ＣＦ４）とを用いるドライエッチングにより絶縁膜４を垂直方向に半導体基板１の表面が露出するまでエッチングする。
絶縁膜４の垂直方向の膜厚は、半導体基板１の表面および薄膜構造体２ａの上部表面と、薄膜構造体２ａの縦端面とで異なり、薄膜構造体２ａの縦端面では薄膜構造体２ａの膜厚分だけ厚くなる。したがって、ドライエッチングにより絶縁膜４を垂直方向にエッチングすると、薄膜構造体２ａの縦端面に絶縁膜４が残りサイドウォール４ａ、４ｂが形成される。
【００７３】
絶縁膜形成工程Ｐ２０で形成した絶縁膜４の一組の薄膜構造体２ａの縦端面に堆積する膜厚は、対向する側と反対側で非対称となるであることから、エッチバック後、一組の薄膜構造体２ａの縦端面に形成される絶縁膜４よりなるサイドウォールの膜厚は、対向する側と反対側とで非対称となる。符号４ａは対向する側のサイドウォールを、符号４ｂは反対側のサイドウォールをそれぞれ示している。
一例であるが、サイドウォール４ａのおおよその膜厚は、１５０ｎｍ、サイドウォール４ｂのおおよその膜厚は、２５０ｎｍである。
【００７４】
一組の薄膜構造体２ａの対向する間隔に平面的に位置する半導体基板１が１５０ｎｍ程度の幅で露出する。この露出した領域が素子領域で、後の工程で形成されるメモリ絶縁膜およびメモリゲート電極とが平面的に位置する領域がチャネル領域６である。一組の薄膜構造体２ａの対向する間隔に平面的に位置する半導体基板１の露出した１５０ｎｍ程度の幅がＭＯＮＯＳ型メモリトランジスタのチャネル幅となる。１５０ｎｍの幅は、露光光源として真空紫外光を用いたホトリソ技術のパターン解像限界より小さな寸法である。
すなわち、一組の薄膜構造体２ａの対向する間隔に平面的に位置する半導体基板１表面の露出する幅は、空隙５の幅と一致している。空隙５がホトリソ技術を使ったパターニングで形成されたものではないから、このような極小寸法で半導体基板１の表面を露出することができるのである。
【００７５】
［メモリ絶縁膜形成工程Ｐ４０の説明：図２、図６］
次に、メモリ絶縁膜形成工程Ｐ４０を図２および図６を用いて説明する。この製造工程は、エッチバック工程Ｐ３０により露出した半導体基板１の表面にメモリ絶縁膜を形成する工程である。
【００７６】
まず、図６（ａ）に示すように、酸素雰囲気下で９００℃の処理を行うことにより半導体基板１の全面にシリコン酸化膜からなる第１の絶縁膜７ａを２ｎｍの膜厚で形成する。
次に、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを反応ガスとして用いるＣＶＤ法により第１の絶縁膜７ａ上に電荷蓄積層であるシリコン窒化膜を、第２の
絶縁膜７ｂとして１０ｎｍの膜厚で形成する。
その後、水蒸気雰囲気下で１０００℃の処理を行うことにより第２の絶縁膜７ｂを酸化し、シリコン酸化膜である第３の絶縁膜７ｃを３ｎｍの膜厚で形成する。
第１の絶縁膜７ａと第２の絶縁膜７ｂと第３の絶縁膜７ｃとが順に積層した構造の膜がＭＯＮＯＳ型メモリトランジスタのメモリ絶縁膜７である。
【００７７】
その後、メモリ絶縁膜７上に既知の回転塗布法によりホトレジストをコーティングする。その後、所定のホトマスクを用いて既知のホトリソグラフィ技術を用いてホトレジストを所定の形状に露光、現像することにより、メモリ絶縁膜７の上部の所定の部分に、ホトレジストパターン３を形成する。
【００７８】
次に、図６（ｂ）に示すように、ホトレジストパターン３を耐エッチングマスクとして、第３の絶縁膜７ｃをフッ化水素（ＨＦ）溶液にて除去し、その後、第２の絶縁膜７ｂを反応ガスとして六フッ化硫黄（ＳＦ６）を用いるドライエッチングにて除去する。さらに第１の絶縁膜７ａをフッ化水素（ＨＦ）溶液にて除去する。その後、図示しないが、ホトレジストパターン３を除去する。  
【００７９】
［メモリゲート電極形成工程Ｐ５０の説明：図２、図７］
次に、メモリゲート電極形成工程Ｐ５０を図２および図７を用いて説明する。この製造工程は、メモリ絶縁膜形成工程で形成したメモリ絶縁膜上にメモリゲート電極を形成する工程である。
【００８０】
まず、図７（ａ）に示すように半導体基板１上に第２の多結晶シリコン膜８を形成する。第２の多結晶シリコン膜８は、反応ガスとしてモノシラン（ＳｉＨ４）を用いるＣＶＤ法により、３５０ｎｍの膜厚で形成する。
次に、第２の多結晶シリコン膜８上に既知の回転塗布法によりホトレジストをコーティングする。その後、所定のホトマスクを用いて既知のホトリソグラフィ技術を用いてホトレジストを所定の形状に露光、現像することにより、第２の多結晶シリコン膜８の上部の所定の部分に、ホトレジストパターン３を形成する。
【００８１】
次に、図７（ｂ）に示すように、ホトレジストパターン３を耐エッチングマスクとし、反応ガスに塩素（Ｃｌ２）と臭化水素（ＨＢｒ）とを用いるドライエッチングにより第２の多結晶シリコン膜８を加工し、メモリゲート電極８ａを形成する。その後、図示しないが、ホトレジストパターン３を除去する。
【００８２】
［領域形成工程Ｐ６０の説明：図２、図８］
次に、領域形成工程Ｐ６０を図２および図８を用いて説明する。この製造工程は、半導体基板に所定の不純物イオンを注入し、ソース領域およびドレイン領域である拡散領域を形成する工程である。
【００８３】
まず、図８（ａ）に示すように、全面に導電型がＮ型の不純物９として砒素（Ａｓ）を、イオン注入により露出した半導体基板１表面に添加する。ところで、このイオン注入ではメモリゲート電極８ａにも不純物９が添加される。
【００８４】
次に、図８（ｂ）に示すように、窒素雰囲気中で温度９００℃のアニール処理を実施することによりイオン注入した不純物９である砒素（Ａｓ）を電気的に活性化し、ＭＯＮＯＳ型メモリトランジスタのソース領域およびドレイン領域である拡散領域９ａを形成する。この際、メモリゲート電極８ａに添加された不純物９も電気的に活性化され、メモリゲート電極８ａは導電型がＮ型の電極として機能することができるのである。
【００８５】
［配線形成工程Ｐ０１の説明：図２、図９］
次に、配線形成工程Ｐ０１を図２および図９を用いて説明する。この製造工程は、ＭＯＮＯＳ型メモリトランジスタの任意の箇所に電圧を印加する金属配線を形成する工程である。
【００８６】
まず、図９に示すように、反応ガスとして、モノシラン（ＳｉＨ４）と酸素（Ｏ２）とを用いるＣＶＤ法により、半導体基板１の上部全面にシリコン酸化膜よりなる層間絶縁膜１０を、例えば６００ｎｍの膜厚で形成する。
【００８７】
次に、既知のホトリソ工程とエッチング工程とを用い、層間絶縁膜１０の所定の領域にメモリゲート電極８ａが金属配線と接続するためのコンタクトホール１１を形成する。その後、コンタクトホール１１を介し、メモリゲート電極８ａと接続するアルミニウム材料よりなる金属配線１２を形成することで本発明の半導体不揮発性記憶装置であるＭＯＮＯＳ型メモリトランジスタが完成する。
【００８８】
このような金属配線形成工程はすでに知られているものであるから詳細な説明は省略する。さらに、金属配線１２はソース領域およびドレイン領域である拡散領域９ａと接続するが、メモリゲート電極８ａと接続する金属配線１２と同様に製造されるものであるから、断面図の構成上省略する。
【００８９】
図９に示すように、距離Ｗ１は、薄膜構造体２ａ同士が対向する距離である。真空紫外光を用いたホトリソ工程のパターン解像限界と一致するかそれに近い距離である。この例では、４５０ｎｍ程度である。距離Ｗ２は、サイドウォール４ａ同士が対向する距離であり、すでに説明した空隙５の幅そのものである。この例では、すでに説明した通り１５０ｎｍ程度であり、本発明の半導体不揮発記憶装置であるＭＯＮＯＳ型メモリトランジスタのチャネル幅に相当する。
【００９０】
以上、説明した第１の実施形態の製造方法では、チャネル領域６を導電型がＰ型の半導体基板１としているが、チャネル領域６に閾値電圧を制御するための不純物を添加しても同様の効果が得られる。
【００９１】
［製造方法の第２の実施形態の詳細説明：図１１、図１２］
次に、半導体装置の製造方法の第２の実施形態について説明する。
第２の実施形態は、一組の薄膜構造体２ａを素子分離膜上に形成する。すでに説明した第１の実施形態では、薄膜構造体２ａを半導体基板１の上部に直接設けるが、その点が異なる。
【００９２】
つまり、第１の実施形態の製造方法にて、構造体形成工程Ｐ１０前に素子分離膜を形成する素子分離工程と、エッチバック工程Ｐ３０後、薄膜構造体２ａおよびサイドウォール４ａ、４ｂをマスクとして薄膜構造体２ａの間隔の素子分離膜をエッチング除去して半導体基板１の表面を露出させる露出工程とを加えた製造方法である。このような製造方法とすることで、素子分離膜１３領域でも真空紫外光を用いたホトリソ技術のパターン解像限界より小さなチャネル幅の半導体不揮発性記憶装置を形成することができるのである。
【００９３】
以下、第２の実施形態の製造方法を、図１１および図１２を用いて説明する。
図１１は、本発明の第２の実施形態の概要を構成する工程順に示す製造方法のフローチャートである。図１１に示す製造方法のフローチャートは、図２に示す第１の実施形態の製造方法を示すフローチャートに、素子分離工程Ｐ１００、露出工程２００を加えたものである。なお、すでに説明した第１の実施形態の構成と同一の構成には同一の番号を付与している。
【００９４】
図１２は、第２の実施形態の製造方法を示す断面図であり、図１１に示すフローチャートを構成する工程より露出工程２００について詳しく説明する断面図である。符号は、１３が素子分離膜、１４が溝をそれぞれ示す。また、図１２において、層間絶縁膜１０など、説明に関係の無い部分は図面を見やすくするために省略している。
【００９５】
図１１に示す第２の実施形態は、まず素子分離工程Ｐ１００にて半導体基板１の所定の領域に素子分離膜１３を形成する。素子分離工程Ｐ１００では、素子分離膜１３で囲まれた領域が素子領域として形成されるのであるが、第２の実施形態では、素子分離膜１３の形成された領域に半導体不揮発性記憶装置を形成するので、特に図１２にて素子領域の記載はしない。その後、構造体形成工程Ｐ１０では、薄膜構造体２ａを素子分離膜１３の上部に形成する。
【００９６】
さらに、絶縁膜形成工程Ｐ２０、エッチバック工程Ｐ３０、メモリ絶縁膜形成工程Ｐ４０、メモリゲート電極形成工程Ｐ５０、領域形成工程Ｐ６０に関する工程の詳細は同一であるが、薄膜構造体２ａを設けている場所が素子分離膜１３の上部ではあるため、露出工程Ｐ２００を実施するのである。
【００９７】
図１２に示すように、素子分離工程１００で形成した素子分離膜１３上に設けた一組の薄膜構造体２ａの対向する間隔に平面的に位置する素子分離膜１３を、薄膜構造体２ａとサイドウォール４ａとを耐エッチングマスクとし、反応ガスとして、三フッ化メタン（ＣＨＦ３）と四フッ化メタン（ＣＦ４）とを用いるドライエッチングにより、垂直方向に半導体基板１の表面が露出するまでエッチングする。
素子分離膜１３は、水蒸気雰囲気にて１０００℃程度の温度でシリコンである半導体基板１を酸化して設ける、例えば膜厚５００ｎｍのシリコン酸化膜である。
【００９８】
一組の薄膜構造体２ａの対向する間隔に平面的に位置する素子分離膜１３に半導体基板１が１５０ｎｍ程度の幅で露出する垂直な溝１４が形成される。この垂直な溝１４の幅が、ＭＯＮＯＳ型メモリトランジスタのチャネル幅であり、１５０ｎｍの幅は、露光光源として真空紫外光を用いたホトリソ技術のパターン解像限界より小さな寸法である。
【００９９】
ところで、すでに説明したように、空隙５の幅の一例は１５０ｎｍであり、サイドウォール４ａの幅の一例もまた１５０ｎｍである。そうすると、図１２では空隙５により生成される溝１４の幅とサイドウォール４ａの幅とに違いがあるように見えるが、これは図面を見やすくするためにあえて表現した結果である。他の図面においても同様である。
【０１００】
以後、図示しないが、メモリ絶縁膜形成工程Ｐ４０、メモリゲート電極形成工程Ｐ５０、領域形成工程Ｐ６０、配線形成工程Ｐ０１を経て半導体装置が完成する。
【０１０１】
以上説明した第２の実施形態の製造方法でも、薄膜構造体２ａとサイドウォール４ａ、４ｂとは、第１の実施形態の製造方法と同様に、不要であれば既知の方法により除去してもよい。
【０１０２】
以上、説明した第２の実施形態の製造方法でも、チャネル領域６を導電型がＰ型の半導体基板１としているが、第１の実施形態の製造方法と同様、チャネル領域６に閾値電圧を制御するための不純物を添加しても同様の効果が得られる。
【実施例２】
【０１０３】
以下、図面を用いて本発明の半導体不揮発性記憶装置の構造を実施例２として詳述する。なお、すでに説明した構成には同一の番号を付与している。
【０１０４】
［第１の実施形態の製造方法により形成した半導体不揮発性記憶装置：図９、図１３］
図９および図１３を用いて、すでに説明した第１の実施形態の製造方法により形成した半導体不揮発性記憶装置の構造の詳細を説明する。第１の実施形態の製造方法は、一組の薄膜構造体を半導体基板上に形成する製造方法である。
【０１０５】
説明する構造は、薄膜構造体２ａの１つをメモリセルを構成するアドレストランジスタのゲート電極として用い、ドレイン領域を共有するＭＯＮＯＳ型メモリトランジスタとメモリセルを構成する例である。
アドレストランジスタは、導電型がＮ型（所謂Ｎチャネル型）のＭＯＳトランジスタ（以後、Ｎ型ＭＯＳトランジスタと記載する）である。
【０１０６】
図１３は、すでに説明した製造方法により形成した半導体不揮発性記憶装置の平面図であり、破断線Ａ−Ａ´に位置する断面図が、第１の実施形態の半導体不揮発性記憶装置の製造方法にて完成する半導体不揮発性記憶装置の断面図である図９に相当する。
図１３にて、符号２ａａは、図９で示す一組の薄膜構造体２ａの１つであり、Ｎチャネルトランジスタのゲート電極として機能する。符号９ａ１、９ａ２は、図９で示す拡散領域であり、９ａ１はＭＯＮＯＳ型メモリトランジスタとアドレストランジスタとが共有するドレイン領域を示す。９ａ２はソース領域を示す。
【０１０７】
図９および図１３に示すように、形成したメモリセルは、半導体基板１上に離間して設ける一組の薄膜構造体２ａと、薄膜構造体２ａの対向する間隔に設ける露光光源として真空紫外光のパターン解像限界より微細なチャネル幅を有するＭＯＮＯＳ型メモリトランジスタと、ＭＯＮＯＳ型メモリトランジスタのドレイン領域である拡散領域を共有して設けるアドレストランジスタとからなる構造である。
特に薄膜構造体２ａａは、導電型がＮ型である多結晶シリコンよりなり、アドレストランジスタのゲート電極として機能する。この場合、図９には図示しないが、半導体基板１と薄膜構造体２ａとの間にはゲート絶縁膜として機能するシリコン酸化膜が存在する。
【０１０８】
すでに説明した製造方法により、拡散領域９ａは導電型がＮ型とするために、イオン注入工程にて導電型がＮ型の不純物である砒素（Ａｓ）を注入されている。このとき薄膜構造体２ａにも同様に不純物がイオン注入されるので、この薄膜構造体２ａも導電型がＮ型となり、アドレストランジスタであるＮ型ＭＯＳトランジスタのゲート電極として機能することができる。
【０１０９】
図１３に示すように、コンタクトホール１１をメモリゲート電極８ａ、アドレストランジスタのゲート電極として機能する薄膜構造体２ａａ、ＭＯＮＯＳ型メモリトランジスタとアドレストランジスタのそれぞれのソース領域である拡散領域９ａ２表面に設け、コンタクトホール１１を介してそれぞれの箇所に電圧を印加するための金属配線１２と接続する構造となっている。
【０１１０】
以上説明した半導体不揮発性記憶装置であるＭＯＮＯＳ型メモリトランジスタでは、チャネル幅が露光光源として真空紫外光を用いたホトリソ技術のパターン解像限界より小さな寸法である。さらに、構造的に、チャネル領域端部に従来技術で説明したくちばし状の絶縁膜部分が存在しない。したがって、安定した特性を実現することができる。
【０１１１】
［第２の実施形態の製造方法により形成した半導体不揮発性記憶装置：図１４］
図１４を用いて、すでに説明した第２の実施形態の製造方法により形成した半導体不揮発性記憶装置の構造の詳細を説明する。第２の実施形態の製造方法は、一組の薄膜構造体を素子分離膜上に形成する製造方法である。
その構造は、薄膜構造体２ａの１つをＭＯＮＯＳ型メモリトランジスタの負荷抵抗として用い、ソース領域である拡散領域と接続することで、メモリの書き込み時における電荷の注入効率を向上させる構成とした例である。
【０１１２】
図１４は、すでに説明した製造方法により形成した半導体不揮発性記憶装置の平面図であり、破断線Ｂ−Ｂ´に位置する断面図が、第２の実施形態の製造方法にて完成する半導体不揮発性記憶装置の断面に相当する。したがって、図１４に示す構成は、素子分離膜１３上に設けてある。
図１４にて、符号２ａｂは、一組の薄膜構造体２ａの一つであり、負荷抵抗として機能する。符号９ａ３、９ａ４は拡散領域であり、９ａ３はＭＯＮＯＳ型メモリトランジスタのソース領域である拡散領域であり、９ａ４はドレイン領域である拡散領域である。
【０１１３】
図１４に示すように、形成した半導体不揮発性記憶装置は、素子分離膜１３上に離間して設ける一組の薄膜構造体２ａと、薄膜構造体２ａの対向する間隔に設ける露光光源として真空紫外光のパターン解像限界より微細なチャネル幅を有するＭＯＮＯＳ型メモリトランジスタと、ＭＯＮＯＳ型メモリトランジスタのソース領域と接続する負荷抵抗とからなる構造である。特に薄膜構造体２ａｂは、導電型がＰ型である多結晶シリコンで形成することにより、負荷抵抗として用いていることを特徴とする。
【０１１４】
すでに説明した製造方法において、薄膜構造体の導電型をＰ型とするために、薄膜構造体形成工程にて、薄膜構造体の材料として導電型がＰ型の多結晶シリコンを用いる。イオン注入工程にて導電型がＮ型の不純物である砒素（Ａｓ）を注入されているので、薄膜構造体がＰ型の負荷抵抗として機能するためには、砒素（Ａｓ）の不純物濃度を相殺するだけのＰ型の不純物濃度を有することが重要である。
【０１１５】
図１４に示すように、コンタクトホール１１をメモリゲート電極８ａ、負荷抵抗として機能する薄膜構造体２ａｂ、ＭＯＮＯＳ型メモリトランジスタのソース領域およびドレイン領域である拡散領域９ａ３、９ａ４の表面に設け、コンタクトホール１１を介してそれぞれの箇所に電圧を印加するための金属配線１２と接続する構造となっている。
【産業上の利用可能性】
【０１１６】
本発明は、微細かつ電気特性の安定した半導体不揮発性記憶装置を形成することができるため、高集積かつ低消費電力化を要求された電子機器用の記憶装置に好適である。
【符号の説明】
【０１１７】
１、１０１  半導体基板
２、１０４  素子分離膜
２  第１の多結晶シリコン膜
２ａ  薄膜構造体  
３  ホトレジストパターン
４  絶縁膜
４ａ、４ｂ  サイドウォール  
５  空隙
６  チャネル領域
７、１０６  メモリ絶縁膜
７ａ  第１の絶縁膜
７ｂ  第２の絶縁膜
７ｃ  第３の絶縁膜
８  第２の多結晶シリコン膜
８ａ、１０７  メモリゲート電極
９  不純物
９ａ  拡散領域
１０  層間絶縁膜
１１  コンタクトホール
１２  金属配線  
１３  素子分離膜
１４  溝
１０２  パッド酸化膜
１０３  耐酸化マスク
１０５  素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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