(57)【要約】【課題】外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についても接続不良を検出することができる積層型半導体装置を提供する。【解決手段】第１の半導体チップ（Ｓｌｉｃｅ０）及び第２の半導体チップ（Ｓｌｉｃｅ１）を含む半導体装置において、Ｓｌｉｃｅ１が、Ｓｌｉｃｅ０から供給される第１の信号（テスト信号／ＴＥＳＴ）に応じてチャージされ、Ｓｌｉｃｅ０から供給される第２の信号（テスト用パッドＴＰ２０〜テスト用パッドＴＰ２ｎに入力される信号）に応じてディスチャージされるノード（接続点Ｎｏｄｅ１（２層目））を含み、自身の端子（バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ）と入力バッファ（入力バッファ２２０〜入力バッファ２２ｎ）との間に配置されるテスト回路（テスト回路部５１）を有する。【選択図】図８
2013131534.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップ及び第２の半導体チップを含む半導体装置において、
前記第２の半導体チップが、前記第１の半導体チップから供給される第１の信号に応じてチャージされ、前記第１の半導体チップから供給される第２の信号に応じてディスチャージされるノードを含み、自身の端子と入力バッファとの間に配置されるテスト回路を有する、
ことを特徴とする半導体装置。
【請求項２】
前記第１の信号及び前記第２の信号をそれぞれ、前記第１の半導体チップから前記第２の半導体チップに転送する第１及び第２の経路であって、各々貫通電極を含む前記第１及び前記第２の経路を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップ及び前記第２の半導体チップは、半導体装置の外部から信号をチップ毎に独立して入力可能な経路であって、前記ノードの電位変化に応じた電流を流す貫通電極を含む第３の経路を有する、
ことを特徴とする請求項１または請求項２いずれか一項に記載の半導体装置。
【請求項４】
前記第２の半導体チップの前記入力バッファには、前記第２の信号が供給される、
ことを特徴とする請求項１から請求項３いずれか一項に記載の半導体装置。
【請求項５】
前記第２の半導体チップの前記入力バッファには、前記第１の信号が供給される、
ことを特徴とする請求項１から請求項３いずれか一項に記載の半導体装置。
【請求項６】
前記入力バッファは、
前記第１の信号または前記第２の信号が供給されるテスト動作以外のテスト動作において、
前記第１の半導体チップ及び前記第２の半導体チップにおいて、前記第１の経路、前記第２の経路、及び前記第３の経路とは異なる第４の経路に接続される入出力端子であって、バウンダリスキャン検査方法を行なう際の検査対象となる前記入出力端子が接続されるバウンダリスキャン検査回路に対して、
前記第１の経路または前記第２の経路を介して入力されるバウンダリスキャンを行なう際の制御信号を出力する、
ことを特徴とする請求項４または請求項５いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
回路基板上に、複数の半導体装置（貫通電極を有した半導体チップ）を積み重ね、該貫通電極を介して、複数の半導体装置を電気的に接続することで、回路基板に対して半導体チップを高密度に実装可能な構成とされた積層型半導体装置が知られている。
このような積層型半導体装置では、各半導体チップの間において共通に信号が入力される入力端子について、外部と電気的接続がされているか否かを検査する必要がある。
【０００３】
一方、積層型半導体装置において、各半導体チップの間において共通に信号が入力される入力端子の個数が増大している。この入力端子の個数の増大により、外部と電気的接続がされているか否かを検査する時間が増大してしまう。この検査時間を短縮するため、各半導体チップの間において共通に信号が入力される入力端子については、いわゆるバウンダリスキャン検査方法により、外部と電気的接続がされているか否かが検査される。バウンダリスキャン検査方法とは、各半導体チップにおいて、複数の入力端子の間を電気的に縦列接続して、初段の入力端子に入力信号を供給し、最終段の入力端子から期待する出力信号が出力されるか否かを検査する方法である。
例えば、特許文献１においては、複数の半導体チップにおいて、バウンダリスキャン検査方法により、各チップの入力端子が外部と電気的接続がされているか否かの検査を行なう技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２２５２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１記載のバウンダリスキャン検査方法では、外部と電気的接続がされているか否かの検査を行なうことができない入力端子、例えばバウンダリスキャン動作を制御する制御信号そのものを各チップへ供給する入力端子に対しては検査を行うことができない。これらの端子は、各チップの間において共通に信号が入力される入力端子である。つまり、従来においては、他のチップの入力端子と接続されているため、直接に電気的に接触（コンタクト）することができない端子であり、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子について、外部と電気的接続がされているか否かの検査を行なうことができないという問題があった。
【課題を解決するための手段】
【０００６】
本発明は、第１の半導体チップ及び第２の半導体チップを含む半導体装置において、前記第２の半導体チップが、前記第１の半導体チップから供給される第１の信号に応じてチャージされ、前記第１の半導体チップから供給される第２の信号に応じてディスチャージされるノードを含み、自身の端子と入力バッファとの間に配置されるテスト回路を有する、ことを特徴とする半導体装置である。
【発明の効果】
【０００７】
本発明によれば、第１の半導体チップの入力端子と第２の半導体チップの入力端子とを接続し、第１の半導体チップからの第１の信号または第２の信号を第２の半導体チップに転送して、第２の半導体チップのテスト回路のノードに電位変化を生じさせることができる。例えば、第２の半導体チップのテスト回路のノードの電圧に応じて、直接コンタクトすることができる端子から、第２の半導体チップに電流を流す構成とすることにより、第２の半導体チップの第１の信号または第２の信号が入力される端子が、外部と電気的接続がされているか否かの検査を行なうことができる。よって、積層型半導体装置において、外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についても接続不良を検出することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置１０のチップ模式図である。
【図２】貫通電極ＴＳＶの断面模式図である。
【図３】半導体装置１０を含む積層型半導体装置２０の断面模式図である。
【図４】積層型半導体装置２０における半導体チップ間の電気的接続を示す模式図である。
【図５】半導体装置１０の回路ブロック図である。
【図６】図５に示す内部回路部５５ａの構成を示す図である。
【図７】図５に示すＢＳ回路部５３ａの詳細な構成を示す図である。
【図８】図５に示すテスト回路部５１の詳細な構成を示す回路図である。
【図９】図８に示すテスト回路部５１の動作波形を示す図である。
【図１０】図５に示すテスト回路部５２の詳細な構成を示す回路図である。
【図１１】図１０に示すテスト回路部５２の動作波形を示す図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、半導体装置１０のチップ模式図である。
半導体装置１０は、揮発性の記憶機能を有する４個のＤＲＡＭ（Dynamic Random Access Memory）を１つのチップ（半導体チップ；単にチップと呼ぶ）上に配置して構成され、いわゆるワイドＩＯＤＲＡＭとよばれているチップである。
このような構成により、それぞれのチャネルａ〜チャネルｄは、互いに独立にデータ及びコマンド並びにアドレスをチップ外部と送受信することができる。即ち、それぞれのチャネル１〜４は、対応する後述の制御回路により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御することができる。
【００１０】
図１に示すように、半導体装置１０の中央領域には、複数の貫通電極ＴＳＶ、及びテスト用パッドＴＰが配置されている。複数の貫通電極ＴＳＶ（Through Silicon Via）はチャネルａ〜チャネルｄにそれぞれ対応する貫通電極ＴＳＶアレイ（ブロックａ〜ブロックｄ）に分けられる。それぞれのブロックａ〜ブロックｄに対応して設けられる貫通電極ＴＳＶアレイは、データ信号ＤＱ、コマンドアドレス信号ＣＡ、及び、クロック信号ＣＫを送受信する複数の信号端子としての貫通電極、電源電圧ＶＤＤ、ＶＳＳ等が供給される複数の電源端子としての貫通電極、及びテスト用の信号を送受信するテスト端子としての貫通電極とを含む。
【００１１】
テスト用パッドＴＰは、チャネルａ〜チャネルｄをウエハ状態でのテストをする際に、プローブ針を接続するためのパッド（端子）である。テスト用パッドＴＰのパッドサイズ及び間隔（ピッチ）は、プローブ針が接続しやすいように、貫通電極ＴＳＶの各電極のサイズ及び間隔（ピッチ）よりも広く形成されている。また、半導体装置１０をウエハ状態でのテストをする際に、テスト用パッドＴＰを用いてテストするため、貫通電極ＴＳＶを傷つけることなくテストすることが可能となる。
【００１２】
図２は、貫通電極ＴＳＶの断面模式図である。図２においては、２本の貫通電極ＴＳＶを示している。
半導体装置１０は、半導体基板８０、半導体基板８０の上に形成された層間絶縁膜８１（複数層）、層Ｌ０〜層Ｌ３からなる多層配線構造を含む。また、図２において図示していないが、半導体基板８０の上には、半導体装置１０の実質的な機能を実行する各種回路素子が形成されている。多層配線構造を構成する層Ｌ０〜層Ｌ３は、それぞれ層間絶縁膜８１に覆われている。
【００１３】
貫通電極ＴＳＶは、半導体基板８０を裏面から表面まで貫通し、さらに、半導体基板８０と層Ｌ０との間に形成された層間絶縁膜８１を貫通する基板貫通部８３、多層配線構造の各配線層として形成されるパッド部Ｐ０〜パッド部Ｐ３、パッド部各々の間を縦方向に接続するスルーホール電極１ＴＨ〜スルーホール電極３ＴＨ、表面バンプ電極８５、及び、裏面バンプ電極８４を含む。
貫通電極ＴＳＶにおいて、表面バンプ電極８５は、層間絶縁膜８１上に形成され、最上層のパッド部Ｐ３上に形成された層間絶縁膜８１を貫通してパッド部Ｐ３と接続する。また、裏面バンプ電極８４は、半導体基板８０の裏面上に形成され、基板貫通部８３と接続されている。表面バンプ電極８５及び裏面バンプ電極８４は、半導体装置の端子として機能する。
また、半導体基板８０中には、基板貫通部８３を囲むように絶縁リング８２が形成され、基板貫通部８３と、各種回路素子が形成される領域の半導体基板８０（トランジスタ領域）との電気的絶縁を確保している。
【００１４】
層Ｌ０〜層Ｌ３からなる多層配線構造は、下層側が上層側よりも抵抗が高くなっている。例えば、本実施例では、層Ｌ０はタングステンＷで構成し、層Ｌ１〜層Ｌ３をアルミニウムＡｌでそれぞれ構成している。最上層である層Ｌ３では、層Ｌ１、層Ｌ２よりも層の厚さを厚くすることで低抵抗としている。
配線層ＣＬ０〜配線層ＣＬ３は、それぞれ層Ｌ０〜層Ｌ３として形成される配線層である。この配線層には、信号配線、電源配線等の様々な配線が形成される。図２に示すとおり、配線層ＣＬ０〜配線層ＣＬ３は、隣接する貫通電極ＴＳＶ間にも形成される。
【００１５】
図３は、半導体装置１０を含む積層型半導体装置２０の断面模式図である。
積層型半導体装置２０は、図３（ａ）に示すように、５つの半導体チップが積層された構造を有する。すなわち、下層側から順に、チップＣ０〜チップＣ４が積層されている。チップＣ０は、例えば積層型半導体装置２０を制御するＳＯＣ（System on Chip；コントローラチップ）であり、チップＣ１（Ｓｌｉｃｅ０）、チップＣ２（Ｓｌｉｃｅ１）、チップＣ３（Ｓｌｉｃｅ２）、チップＣ４（Ｓｌｉｃｅ３）の各々は、図１及び図２に示した半導体装置１０を含むメモリチップである。
故に、積層型半導体装置２０は、チップＣ０〜チップＣ４が一体的にパッケージングされたシステムである。チップＣ０を除く、チップＣ１〜チップＣ４で構成されれば、図３（ｂ）に示すように、チップＣ１〜チップＣ４は一体的にパッケージングされた受動素子としての半導体装置である。この半導体装置では、チップＣ１のテスト用パッドＴＰに信号を与えることにより、チップＣ１〜チップＣ４の各々が正常に動作するか否かを試験（テスト）することができる。
【００１６】
一方、図３（ａ）に示すように積層されて積層型半導体装置２０に組み込まれた後の通常動作時においては、チップＣ１〜チップＣ４の各々は、チップＣ０の制御のもと、チップＣ０とのみ通信を行う。チップＣ０は、外部端子ＴＥを介して外部と通信する。チップＣ１〜チップＣ４は、チップＣ０の各チャネル制御を介して互いに通信してもよい。例えば、チャネル間のデータのコピーや、チップＣ０のＳＯＣ内でのデータ処理に関連するチャネル間のデータ処理に有用である。また、チップＣ１〜チップＣ４の各々は、チップＣ０の制御のもと、チップＣ０及び外部端子ＴＥを介して外部と接続してもよい。なお、詳細は後述するが、チップＣ０からチップＣ１〜チップＣ４に供給される信号として、チップＣ０を通過するが、チップＣ０による実質的な論理演算を経ないでチップＣ１〜チップＣ４に供給される信号を含むこともできる。このように、チップＣ０による実質的な論理演算を経ないでチップＣ１〜チップＣ４に供給される信号は、チップＣ１〜Ｃ４が積層型半導体装置２０に組み込まれた後にチップＣ１〜Ｃ４をテストする際に使用することができる。メモリチップであるチップＣ１〜チップＣ４は、それぞれ図１に示したとおり、４つのチャネルａ〜チャネルｄに対応する領域に区分されている。ここで、積層されるチップの枚数は、何枚であってもよい。
チップＣ０〜チップＣ４の対応する端子同士は、積層型半導体装置２０内を積層方向に貫通する貫通電極ＴＳＶを介して電気的に接続されている。また、積層型半導体装置２０の底面には複数の外部端子ＴＥが形成され、チップＣ０〜チップＣ４の対応する端子群と電気的に接続されている。
【００１７】
図４は、積層型半導体装置２０における半導体チップ間の電気的接続を示す模式図である。図４では、図３に示すチップＣ１〜チップＣ４の接続を示している。つまり、図中の一番下の貫通電極ＴＳＶは、チップＣ０（ＳＯＣチップ）の貫通電極ＴＳＶ（不図示）と接続される。
図４（ａ）に示すように、チップＣ４の上面側から見た平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。チップＣ１〜チップＣ４に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、チップＣ０（ＳＯＣチップ）から図４（ａ）に示す貫通電極ＴＳＶ１に入力される入力信号（データ及びコマンド並びにアドレス）は、チップＣ１〜チップＣ４に共通に供給される。また、チップＣ１〜チップＣ４から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてチップＣ０に入力される。
【００１８】
これに対し、一部の貫通電極ＴＳＶについては、図４（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該チップＣ１〜チップＣ４に設けられた内部回路５を介して接続されている。つまり、チップＣ１〜チップＣ４に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、チップＣ１〜チップＣ４に設けられた内部回路５に所定の情報を順次転送するために用いられる。
【００１９】
さらに他の一部の貫通電極ＴＳＶについては、図４（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａにチップＣ１〜チップＣ４の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。この種の貫通電極ＴＳＶ３は、後述するバウンダリスキャン動作において、各チップを選択して活性化するためのテストクロックイネーブルｔＣＫＥｋ（チップＣ１〜チップＣ４に対応してｋ＝１〜４）、テストチップセレクトｔＣＳｋ（ｋ＝１〜４）を転送するために用いられる。
【００２０】
図５は、半導体装置１０、すなわちチップＣ１の回路ブロック図である。チップＣ２〜チップＣ４の回路も実質的に同一であるので、ここではチップＣ１の回路構成について、図５を参照して説明する。
チップＣ１は、図５に示すように、チャネルａ〜チャネルｄ、バウンダリスキャン制御部（以下、ＢＳ制御部５０）、テスト回路部５１、及びテスト回路部５２を含む。さらに、チップＣ１は、複数のバンプ電極（図５において二重丸で示す）と複数のテスト用パッド（図５において二重四角で示す）を含んでいる。なお、図５において、符号「ＢＸＸ」はバンプ電極を示し、符号「ＴＰＹＹ」はテスト用パッドを、それぞれ示している。ここで、バンプ電極ＢＸＸは、図２に示す貫通電極ＴＳＶの表面バンプ電極８５及び裏面バンプ電極８４に対応している。また、テスト用パッドＴＰＹＹは、各チップを積層する前のチップ状態でテストするときに用いるパッド、或いは積層後であれば、図４（ｂ）で示す積層型半導体装置におけるチップＣ１をテストするときに用いるパッドである。
【００２１】
まず、各チャネルの構成について、チャネルａを例に説明する。なお、チャネルｂ〜チャネルｄについては、チャネルａと実質的に同一であるので、説明を省略する。
チャネルａは、バウンダリスキャン回路部（ＢＳ回路部５３ａ）、切替回路５４ａ、及び内部回路部５５ａを含んで構成される。
ＢＳ回路部５３ａは、複数のバンプ電極に接続され、通常動作時に送受信される信号である、コマンドアドレス信号ＣＡ、クロック信号ＣＫ、データ信号ＤＱが入出力される。
すなわち、チップＣ０は，これらコマンドアドレス信号ＣＡ、クロック信号ＣＫ、データ信号ＤＱを、図４（ａ）に示す貫通電極ＴＳＶ１により形成される経路（第４の経路）を介して、送受信する。
ＢＳ回路部５３ａは、これらの信号を切替回路５４ａとの間において送受信する。なお、ＢＳ回路部５３ａにはこれらの信号の入出力バッファも含まれる（詳細後述）。
【００２２】
切替回路５４ａは、ＢＳ回路部５３ａに接続されるとともに、バンプ電極Ｂ１１及びテスト用パッドＴＰ１１の共通接続点，バンプ電極Ｂ０１及びテスト用パッドＴＰ０１の共通接続点，及びテスト回路部５１に接続される。
バンプ電極Ｂ１１またはテスト用パッドＴＰ１１から入力される信号は、テストクロックイネーブルｔＣＫＥｋ（ｋ＝１）であり、バンプ電極Ｂ０１またはテスト用パッドＴＰ０１から入力される信号は、テストチップセレクトｔＣＳｋ（ｋ＝１）である。また、テスト回路部５１から入力される信号は、複数のダイレクトアクセス信号ＤＡ０−ダイレクトアクセス信号ＤＡｎである。
【００２３】
テスト回路部５１は、バンプ電極Ｂ２０またはテスト用パッドＴＰ２０〜バンプ電極Ｂ２ｎまたはテスト用パッドＴＰ２ｎから供給されるダイレクトアクセス信号ＤＡ０−ダイレクトアクセス信号ＤＡｎをバッファリングして、ダイレクトアクセス信号ＤＡ０−ダイレクトアクセス信号ＤＡｎを切替回路５４ａに対して出力する。なお、テスト信号／ＴＥＳＴを用いるテスト動作については、テスト回路部５１の構成とともに後述する。切替回路５４ａは、これらの信号を、バウンダリスキャンを行うテスト動作時にＢＳ回路部５３ａを介さずに送受信する。
【００２４】
ここで、ダイレクトアクセス信号ＤＡとは、図３に示すチップＣ０、即ち、ＳＯＣチップとチップＣ１〜チップＣ４とを積層した状態で、ＳＯＣチップでの実質的な演算処理を受けずにチップＣ１〜チップＣ４と積層型半導体装置２０の外部との間で送受信される信号であり、テストコマンドアドレス、テストクロック、テストデータを含む。
【００２５】
また、テストクロックイネーブルｔＣＫＥｋ（ｋ＝１）が入力されるバンプ電極Ｂ１１、テストチップセレクトｔＣＳｋ（ｋ＝１）が入力されるバンプ電極Ｂ０１にそれぞれ対応する貫通電極ＴＳＶは、図４（ｃ）に示した所謂スパイラル接続された貫通電極ＴＳＶ３である。本実施形態では、図４（ｃ）において、横方向に並べて示した４つの貫通電極ＴＳＶ３を、テストクロックイネーブルｔＣＫＥｋ（ｋ＝１〜４）に対応して、左側から貫通電極ＴＳＶ３Ｅａ、貫通電極ＴＳＶ３Ｅｂ、貫通電極ＴＳＶ３Ｅｃ、貫通電極ＴＳＶ３Ｅｄとする。また、図４（ｃ）において、横方向に並べて示した４つの貫通電極ＴＳＶ３を、テストチップセレクトｔＣＳｋ（ｋ＝１〜４）に対応して貫通電極ＴＳＶ３Ｓａ、貫通電極ＴＳＶ３Ｓｂ、貫通電極ＴＳＶ３Ｓｃ、貫通電極ＴＳＶ３Ｓｄとする。これらの貫通電極は、それぞれチップＣ１〜チップＣ４の平面上の同じ場所に配置され、かつ、チップＣ０を介さずに積層型半導体装置２０の外部端子ＴＥに電気的に接続される。
【００２６】
これにより、テスト動作時には、テストクロックイネーブルｔＣＫＥｋ（ｋ＝１〜４）を、それぞれチップＣ１のバンプ電極Ｂ１１〜バンプ電極Ｂ１４（またはテスト用パッドＴＰ１１〜テスト用パッドＴＰ１４）に供給することで、チップＣ１〜チップＣ４のバンプ電極Ｂ１１及びテスト用パッドＴＰ１１に対して個別に、つまり選択的に、これらのテスト信号を供給できる。
また、テストチップセレクトｔＣＳｋ（ｋ＝１〜４）を、それぞれチップＣ１のバンプ電極Ｂ０１〜バンプ電極Ｂ０４（またはテスト用パッドＴＰ０１〜テスト用パッドＴＰ０４）に供給することで、チップＣ１〜チップＣ４のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１に対して個別に、つまり選択的に、これらのテスト信号を供給できる。
つまり、図５は、チップＣ１について示しているが、チップＣ１〜チップＣ４それぞれにおいて、テストクロックイネーブルｔＣＫＥｋ（ｋ＝１〜４）が選択的に入力されるバンプ電極及びテスト用パッドはバンプ電極Ｂ１１及びテスト用パッドＴＰ１１であり、テストチップセレクトｔＣＳｋ（ｋ＝１〜４）が選択的に入力されるバンプ電極及びテスト用パッドは、バンプ電極Ｂ０１及びテスト用パッドＴＰ０１である。
なお、テスト動作時に使用されるテストクロックイネーブル信号はテストクロックに、テストチップセレクトはテストコマンドアドレスにそれぞれ含まれるものとする。また、通常動作時に使用されるクロックイネーブル信号はクロック信号に、チップセレクト信号はコマンドアドレス信号にそれぞれ含まれるものとする。
【００２７】
切替回路５４ａは、コマンドアドレス信号ＣＡとテストコマンドアドレス、クロック信号ＣＫとテストクロック、データ信号ＤＱとテストデータとのそれぞれのいずれか一方を選択して、内部コマンドアドレス信号ＩＣＡ、内部クロック信号ＩＣＫ、内部データ信号ＩＤＱとして内部回路部５５ａに供給する。
【００２８】
図６は、図５に示す内部回路部５５ａの構成を示す図である。内部回路部５５ａは、メモリセルアレイ５５ａ１、リード及びライト制御部５５ａ２、及び入出力回路５５ａ３を含んで構成される。
【００２９】
メモリセルアレイ５５ａ１は、複数のメモリセルを含む。
リード及びライト制御部５５ａ２は、切替回路５４ａから入力される内部クロック信号ＩＣＫ、及び内部コマンドアドレス信号ＩＣＡに応じて、内部回路部５５ａ内部の各種動作、例えばリード動作、ライト動作、リフレッシュ動作などの各種動作を制御する回路である。また、リード及びライト制御部５５ａ２は、内部コマンドアドレス信号ＩＣＡに応じて、メモリセルアレイ５５ａ１内のメモリセルにアクセスし、リード動作ではメモリセルが記憶するリードデータを入出力回路５５ａ３に対して出力させる。また、ライト動作では入出力回路５５ａ３が出力するライトデータをメモリセルアレイ５５ａ１内のメモリセルに記憶させる。
【００３０】
入出力回路５５ａ３は、リード動作時にはメモリセルアレイ５５ａ１から受け取ったリードデータを、内部データ信号ＩＤＱとして切替回路５４ａに対して出力し、ライト動作時には切替回路５４ａから入力された内部データ信号ＩＤＱを、メモリセルアレイ５５ａ１に対してライトデータとして出力する。
【００３１】
図５に戻って、テスト回路部５２は、バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍから供給されるバウンダリスキャン信号ＢＳＳ０−バウンダリスキャン信号ＢＳＳｍをバッファリングして、バウンダリスキャン信号ＢＳＳ０−バウンダリスキャン信号ＢＳＳｍをＢＳ制御部５０に対して出力する。ＢＳ制御部５０は、これらの信号を、バウンダリスキャンを行うテスト動作時に送受信する。なお、テスト信号／ＴＥＳＴ及びテスト信号ＴＥＳＴ１を用いるテスト動作についてはテスト回路部５２の構成とともに後述する。
【００３２】
ＢＳ制御部５０は、テスト回路部５２から入力されるバウンダリスキャン信号ＢＳＳ０−バウンダリスキャン信号ＢＳＳｍに応じて、チャネルａのＢＳ回路部５３ａとの間で複数のバウンダリスキャン信号ＢＳＳａを送受信する。これらのバウンダリスキャン信号ＢＳＳａには、スキャンデータインプット信号ＳＤＩ、スキャンデータアウトプット信号ＳＤＯ、複数のバウンダリスキャン制御信号ＢＳＳＣとしての、スキャンクロックＳＣＫ、パラレルアウトイネーブル信号ＰＯＥ、シリアルパラレル入力選択信号ＳＳＨ、パラレル出力データ選択信号ＰＤＳ、シリアルアウトプットイネーブル信号ＳＯＥの各信号が含まれる。
【００３３】
図７は、図５に示すＢＳ回路部５３ａの詳細な構成を示す図である。
ＢＳ回路部５３ａは、コマンドアドレス信号ＣＡ、クロック信号ＣＫ、データ信号ＤＱを、対応するそれぞれのバンプ電極からパラレルに受け取る代わりに、これらの信号を複数のスキャンデータインプット信号ＳＤＩとしてシリアルに受け取ることができる。また、ＢＳ回路部５３ａは、対応するそれぞれのバンプ電極からパラレルに受け取って内部に保持したコマンドアドレス信号ＣＡ、クロック信号ＣＫ、データ信号ＤＱを、スキャンデータアウトバッファ（出力バッファＯＢＴ２）からシリアルに出力することができる。
【００３４】
図７において、入力バッファＩＢ１は、コマンドアドレス信号ＣＡまたはクロック信号ＣＫ入力用の入力バッファであり、入力バッファＩＢ２は、データ信号ＤＱ用の入力バッファである。これらの入力バッファ各々の入力は、図５に示す各入力信号が入力されるバンプ電極に接続される。また、入力バッファＩＢＴは、スキャンデータインプット信号ＳＤＩ用の入力バッファである。
入力バッファ各々は、入力される入力信号をバッファリングして、バッファリングした信号を、各々が接続されるバウンダリスキャン回路ＢＳＣＣＡまたはバウンダリスキャン回路ＢＳＣＤＱに対して出力する。
【００３５】
また、図７において、出力バッファＯＢ１は、ＤＱ用の出力バッファであり、出力バッファＯＢＴ１は、コマンドアドレス信号ＣＡまたはクロック信号ＣＫ出力用の出力バッファである。
出力バッファＯＢ１の入力は、バウンダリスキャン回路ＢＳＣＤＱに接続され、出力は入力バッファＩＢ２の入力、及び図５に示すデータ信号ＤＱが入出力されるバンプ電極に接続される。
出力バッファＯＢＴ１の入力は、バウンダリスキャン回路ＢＳＣＣＡに接続され、出力は入力バッファＩＢ１の入力、及び図５に示すコマンドアドレス信号ＣＡまたはクロック信号ＣＫが入力されるバンプ電極に接続される。
出力バッファＯＢＴ１は、バウンダリスキャンを行うテスト動作時のみ使用されるバッファであり、通常動作時は、コマンドアドレス信号ＣＡまたはクロック信号ＣＫは入力のみであるので使用されない。
【００３６】
バウンダリスキャン回路ＢＳＣＣＡ及びバウンダリスキャン回路ＢＳＣＤＱは、シリアルパラレル入力選択信号ＳＳＨの論理により、接続点Ｎ１または接続点Ｎ２に供給された信号を取り込み、内部に保持する。なお、接続点Ｎ１または接続点Ｎ２とは、バウンダリスキャン回路ＢＳＣＣＡ及びバウンダリスキャン回路ＢＳＣＤＱの２入力のうち、入力バッファＩＢ１または入力バッファＩＢ２の出力側を接続点Ｎ１、他方を接続点Ｎ２とする。すなわち、各バウンダリスキャン回路において、自身の出力が次段のバウンダリスキャン回路との接続点Ｎ２であり、この接続点Ｎ２が切替回路５４ａに接続される。なお、最終段のバウンダリスキャン回路ＢＳＣＤＱの出力と出力バッファＯＢＴ２の入力との接続点も接続点Ｎ２とする。また、バウンダリスキャン回路ＢＳＣＤＱは、接続点Ｎ２に接続されない、つまり次段のバウンダリスキャン回路または出力バッファＯＢＴ２に接続されない入力を更に備え、この入力は切替回路５４ａに接続され、切り替え回路からデータ信号ＤＱが入力される。一方、バウンダリスキャン回路ＢＳＣＣＡは、切替回路５４ａへ信号を出力するだけで切替回路５４ａからの信号の入力はなく、バウンダリスキャン回路ＢＳＣＤＱのように切替回路５４ａとの間に２本の信号線は設けられず、接続点Ｎ２だけが切替回路５４ａと接続される。
【００３７】
バウンダリスキャン回路ＢＳＣＣＡ及びバウンダリスキャン回路ＢＳＣＤＱは、通常動作時において、例えば、シリアルパラレル入力選択信号ＳＳＨが「Ｌ」レベルの場合、対応するバンプ電極から入力バッファＩＢ１または入力バッファＩＢ２を介して接続点Ｎ１を介して入力されるコマンドアドレス信号ＣＡ、クロック信号ＣＫ、データ信号ＤＱを取り込む。また、バウンダリスキャン回路ＢＳＣＣＡ及びバウンダリスキャン回路ＢＳＣＤＱは、取り込んだ信号を内部に保持すると共に接続点Ｎ２を介して切替回路５４ａへ出力する。
一方、バウンダリスキャン回路ＢＳＣＣＡ及びバウンダリスキャン回路ＢＳＣＤＱは、バウンダリスキャンを行うテスト動作時において、例えば、シリアルパラレル入力選択信号ＳＳＨが「Ｈ」レベルの場合、接続点Ｎ２を介して入力される信号を、スキャンクロックＳＣＫに同期して取り込む。また、バウンダリスキャン回路ＢＳＣＣＡ及びバウンダリスキャン回路ＢＳＣＤＱは、取り込んだ信号を内部に保持すると共に接続点Ｎ２へ出力する。
【００３８】
バウンダリスキャン回路ＢＳＣＤＱは、通常動作時において、例えば、パラレル出力データ選択信号ＰＤＳが「Ｌ」レベルの場合、切替回路５４ａから入力されるデータ信号ＤＱを、出力バッファＯＢ１に出力する。
一方、バウンダリスキャン回路ＢＳＣＤＱは、バウンダリスキャンを行うテスト動作時において、例えば、パラレル出力データ選択信号ＰＤＳが「Ｈ」レベルの場合、自身が内部に取り込み保持する信号を、出力バッファＯＢ１に出力する。
【００３９】
バウンダリスキャン回路ＢＳＣＣＡは、バウンダリスキャンを行うテスト動作時において、例えば、パラレルアウトイネーブル信号ＰＯＥが「Ｈ」レベルの場合、出力バッファＯＢＴ１に入力される内部に保持する信号を、対応するバンプ電極に対して出力する。
バウンダリスキャン回路ＢＳＣＤＱは、バウンダリスキャンを行うテスト動作時において、例えば、パラレルアウトイネーブル信号ＰＯＥが「Ｈ」レベルの場合、出力バッファＯＢ１に入力される信号を、対応するバンプ電極に対して出力する。
【００４０】
このように、ＢＳ回路部５３ａ（バウンダリスキャン回路ＢＳＣＣＡまたはバウンダリスキャン回路ＢＳＣＤＱ）は、パラレルアウトイネーブル信号ＰＯＥが供給されるとパラレル出力動作を行う。
また、ＢＳ回路部５３ａは、シリアルアウトプットイネーブル信号ＳＯＥが供給されると、各バウンダリスキャン回路が内部に保持する信号を順次、出力バッファＯＢＴ２からスキャンデータアウトプット信号ＳＤＯとして出力するシリアル出力動作を行う。
【００４１】
図５に戻って、以上の構成により、チップＣ１〜Ｃ４を積層した状態で、コマンドアドレス信号ＣＡ、クロック信号ＣＫ、データ信号ＤＱのそれぞれのバンプ電極の対応する貫通電極のチップ間接続を確認したい場合は、入力又は出力の一方に通常の貫通電極を介した送受信を行い、入力又は出力の他方にスキャンデータイン又はスキャンデータアウトを使用すればよい。例えば、チップＣ１とチップＣ２とを例に説明すると、チップＣ１のＢＳ回路部５３ａに保持された信号をチップＣ１とチップＣ２とを接続する複数の貫通電極を介してチップＣ１からチップＣ２にパラレルで入力する。そして、チップＣ２のＢＳ回路部５３ａで保持されたこれらの信号をチップＣ２のスキャンアウトからシリアルに読み出す。チップＣ１からチップＣ２に入力した信号がチップＣ２のスキャンアウトからシリアルに出力されれば、チップＣ１とチップＣ２との間の貫通電極の接続は良好、入力した信号と異なる信号がチップＣ２のスキャンアウトからシリアルに出力されれば、チップＣ１とチップＣ２との間の貫通電極の接続は不良と判断できる。これらの動作がバウンダリスキャン検査を行なう際のテスト動作である。
【００４２】
しかしながら、ＢＳ回路部５３ａに供給されない、ダイレクトアクセス信号ＤＡ及びバウンダリスキャン信号ＢＳＳに対応する貫通電極の接続は、上記ＢＳ回路部５３ａを用いたバウンダリスキャン検査方法では、検証することができない。本発明の特徴は、これらの信号に対応する貫通電極の接続を検証するために、各チップにテスト回路部５１及びテスト回路部５２を設け、チップ間の接続検証を行なうテスト動作を行うようにしたことである。これらについて、以下に詳細に説明する。
【００４３】
まず、テスト回路部５１の構成及び動作について、図８及び図９を参照しつつ説明する。
図８は、図５に示すテスト回路部５１の詳細な構成を示す回路図である。また、図９は、図８に示すテスト回路部５１の動作波形を示す図である。
図８は、テスト回路部５１の詳細な構成を示すと共に、チップＣ１〜チップＣ４のうち、チップＣ１とチップＣ２との接続を示している。
以下の説明では、積層型半導体装置２０が図３（ｂ）の状態、即ち、チップＣ０（ＳＯＣチップ）と積層される前の状態にあるものとして説明する。即ち、チップＣ１（ｓｌｉｃｅ０）のテスト用パッドのみが外部からアクセス可能な状態となる。ただし、ＳＯＣチップと積層後であっても、同様の検証はテスト用パッドの代わりに対応するバンプ電極を介して行うことができる。
【００４４】
図８に示すテスト用パッド、バンプ電極の符号は、図５に示すテスト用パッド、バンプ電極の符号と同一である。
複数の貫通電極ＴＳＶ１１、複数の貫通電極ＴＳＶ１２、貫通電極ＴＳＶ１３は、例えば、ｓｌｉｃｅ０と同じチップＣ１に形成される。また、複数の貫通電極ＴＳＶ２１、複数の貫通電極ＴＳＶ２２、は、例えば、ｓｌｉｃｅ１と同じチップＣ２に形成される。
ここで、貫通電極ＴＳＶ１１、複数の貫通電極ＴＳＶ２１、貫通電極ＴＳＶ１３及び貫通電極ＴＳＶ２３等は、図４（ａ）に示す貫通電極ＴＳＶ１であり、チップＣ１〜チップＣ４において、バンプ電極Ｂ４０は貫通電極ＴＳＶ１３、貫通電極ＴＳＶ２３等に、バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎはそれぞれ対応する貫通電極ＴＳＶ１１、貫通電極ＴＳＶ２１等に接続される。すなわち、各チップにおけるバンプ電極Ｂ４０、バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎは、それぞれこれらの貫通電極を介して共通に接続され、積層型半導体装置２０の外部からチップＣ１のテスト用パッドＴＰ３、及びテスト用パッドＴＰ２０〜テスト用パッドＴＰ２ｎに信号を入力すると、これらの信号がそれぞれチップＣ１〜チップＣ４のバンプ電極に共通に入力される。
【００４５】
例えば、テスト信号／ＴＥＳＴの供給元を、チップＣ１のテスト用パッドＴＰ３、バンプ電極Ｂ４０とする。これにより、チップＣ１（ｓｌｉｃｅ０）のテスト用パッドＴＰ３に供給されたテスト信号／ＴＥＳＴ（第１の信号）は、貫通電極ＴＳＶ２３等を介してチップＣ２〜チップＣ４（ｓｌｉｃｅ１〜ｓｌｉｃｅ３）それぞれのバンプ電極Ｂ４０に供給可能となる。なお、専用のテスト用パッドを設けずに、例えばリセット信号用のテスト用パッドやバンプ電極を使用してもよい。
また、チップＣ１のテスト用パッドＴＰ２０〜テスト用パッドＴＰ２ｎに供給された信号（第２の信号）は、貫通電極ＴＳＶ２１等を介してチップＣ２〜チップＣ４（ｓｌｉｃｅ１〜ｓｌｉｃｅ３）それぞれのバンプ電極Ｂ２０及びテスト用パッドＴＰ２０〜バンプ電極Ｂ２ｎ及びテスト用パッドＴＰ２ｎに供給可能となる。
【００４６】
一方、貫通電極ＴＳＶ１２は、図４（ｃ）に示すスパイラル接続された貫通電極ＴＳＶ３であり、４つの貫通電極（上述した通り、貫通電極ＴＳＶ３Ｅａ、貫通電極ＴＳＶ３Ｅｂ、貫通電極ＴＳＶ３Ｅｃ、貫通電極ＴＳＶ３Ｅｄとする）が各チップに設けられる。
つまり、テスト用パッドＴＰ１１はチップＣ１のバンプ電極Ｂ１１に接続されている。また、チップＣ１のバンプ電極Ｂ１１は、貫通電極ＴＳＶ３Ｅａ（図８に示す貫通電極ＴＳＶ１２）を介してチップＣ２のバンプ電極Ｂ１２に接続される。
また、チップＣ２のバンプ電極Ｂ１２は、貫通電極ＴＳＶ３Ｅｂ（図８に示す貫通電極ＴＳＶ２２）を介してチップＣ３のバンプ電極Ｂ１３に接続される。
また、チップＣ３のバンプ電極Ｂ１３は、貫通電極ＴＳＶ３Ｅｃ（図８において不図示）を介してチップＣ４のバンプ電極Ｂ１４に接続される。
従って、チップＣ１のテスト用パッドＴＰ１１に信号を与える場合、この信号をチップＣ２〜チップＣ４のバンプ電極Ｂ１１及びテスト用パッドＴＰ１１に与えることなく、チップＣ１のバンプ電極Ｂ１１テスト用パッドＴＰ１１のみに与えることができる。
【００４７】
同様に、テスト用パッドＴＰ１２はチップＣ１のバンプ電極Ｂ１２に接続されている。
また、チップＣ１のバンプ電極Ｂ１２は、貫通電極ＴＳＶ３Ｅｂ（図８に示す貫通電極ＴＳＶ１２）を介してチップＣ２のバンプ電極Ｂ１３に接続される。
また、チップＣ２のバンプ電極Ｂ１３は、貫通電極ＴＳＶ３Ｅｃ（図８に示す貫通電極ＴＳＶ２２）を介してチップＣ３のバンプ電極Ｂ１４に接続される。
また、チップＣ３のバンプ電極Ｂ１４は、貫通電極ＴＳＶ３Ｅｄ（図８において不図示）を介してチップＣ４のバンプ電極Ｂ１１に接続される。
従って、チップＣ１のテスト用パッドＴＰ１２に信号を与える場合、この信号をチップＣ１〜チップＣ３のバンプ電極Ｂ１１テスト用パッドＴＰ１１に与えることなく、チップＣ４のバンプ電極Ｂ１１テスト用パッドＴＰ１１のみに与えることができる。
【００４８】
同様に、テスト用パッドＴＰ１３はチップＣ１のバンプ電極Ｂ１３に接続されている。
また、チップＣ１のバンプ電極Ｂ１３は、貫通電極ＴＳＶ３Ｅｃ（図８に示す貫通電極ＴＳＶ１２）を介してチップＣ２のバンプ電極Ｂ１４に接続される。
また、チップＣ２のバンプ電極Ｂ１４は、貫通電極ＴＳＶ３Ｅｄ（図８に示す貫通電極ＴＳＶ２２）を介してチップＣ３のバンプ電極Ｂ１１に接続される。
また、チップＣ３のバンプ電極Ｂ１１は、貫通電極ＴＳＶ３Ｅａ（図８において不図示）を介してチップＣ４のバンプ電極Ｂ１２に接続される。
従って、チップＣ１のテスト用パッドＴＰ１３に信号を与える場合、この信号をチップＣ１、チップＣ２、及びチップＣ４のバンプ電極Ｂ１１テスト用パッドＴＰ１１に与えることなく、チップＣ３のバンプ電極Ｂ１１テスト用パッドＴＰ１１のみに与えることができる。
【００４９】
同様に、テスト用パッドＴＰ１４はチップＣ１のバンプ電極Ｂ１４に接続されている。
また、チップＣ１のバンプ電極Ｂ１４は、貫通電極ＴＳＶ３Ｅｄ（図８に示す貫通電極ＴＳＶ１２）を介してチップＣ２のバンプ電極Ｂ１１に接続される。
また、チップＣ２のバンプ電極Ｂ１１は、貫通電極ＴＳＶ３Ｅａ（図８に示す貫通電極ＴＳＶ２２）を介してチップＣ３のバンプ電極Ｂ１２に接続される。
また、チップＣ３のバンプ電極Ｂ１２は、貫通電極ＴＳＶ３Ｅｂ（図８において不図示）を介してチップＣ４のバンプ電極Ｂ１３に接続される。
従って、チップＣ１のテスト用パッドＴＰ１４に信号を与える場合、この信号をチップＣ１、チップＣ３、及びチップＣ４のバンプ電極Ｂ１１テスト用パッドＴＰ１１に与えることなく、チップＣ２のバンプ電極Ｂ１１テスト用パッドＴＰ１１のみに与えることができる。
【００５０】
このように、チップＣ１（ｓｌｉｃｅ０）のテスト用パッドＴＰ１１〜テスト用パッドＴＰ１４に信号を供給し、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電位を変えることにより、チップＣ１（ｓｌｉｃｅ０）〜チップＣ４（ｓｌｉｃｅ３）のバンプ電極Ｂ１１及びテスト用パッドＴＰ１１に電位変化が生じ、それぞれのチップ（ｓｌｉｃｅ）のテスト結果（貫通電極ＴＳＶ１２を含む第３の経路に電流が流れるか否かのテスト結果）を知ることができる。
【００５１】
次に、チップＣ１〜チップＣ４は同一の回路構成であるので、まず、チップＣ１のテスト回路部５１の内部回路について回路の接続を説明する。
テスト用パッドＴＰ２０及びバンプ電極Ｂ２０には、静電破壊保護素子２００、テスト回路２１０、入力バッファ２２０が接続される。
静電破壊保護素子２００は、例えば寄生ＰＭＯＳトランジスタ及び寄生ＮＭＯＳトランジスタの直列回路から構成される。この直列回路の共通接続点（接続点Ｎｏｄｅ１（１層目）とする）にテスト用パッドＴＰ２０が接続される。静電破壊保護素子２００は、通常動作において、テスト用パッドＴＰ２０に正の大電圧が印加されたとき、ＮＭＯＳトランジスタにより接続点Ｎｏｄｅ１（１層目）から接地（ＧＮＤ）に対して電荷を逃がし、接続点Ｎｏｄｅ１に接続された回路を静電破壊されることから保護する。また、静電破壊保護素子２００は、通常動作において、テスト用パッドＴＰ２０に負の大電圧が印加されたとき、ＰＭＯＳトランジスタにより接続点Ｎｏｄｅ１（１層目）から電源（ＶＤＤ）に対して電荷を逃がし、接続点Ｎｏｄｅ１に接続された回路を静電破壊されることから保護する。
【００５２】
テスト回路２１０はノア回路ＮＯＲ１、及びＮＭＯＳトランジスタＮＭＯＳ１を有している。ノア回路ＮＯＲ１は２入力の一方がテスト用パッドＴＰ３及びバンプ電極Ｂ４０に接続され、２入力の他方が接続点Ｎｏｄｅ１（１層目）に接続され、出力がＮＭＯＳトランジスタＮＭＯＳ１のゲートに接続される。
ＮＭＯＳトランジスタＮＭＯＳ１は、ドレインが接続点Ｎｏｄｅ２（１層目）に接続され、ゲートがノア回路ＮＯＲ１の出力に接続され、ソースが接地される。
【００５３】
入力バッファ２２０は、入力が接続点Ｎｏｄｅ１（１層目）に接続され、出力が図５に示す切替回路５４ａに接続され、バンプ電極Ｂ２０またはテスト用パッドＴＰ２０に入力されるダイレクトアクセス信号ＤＡ０をバッファリングして、切替回路５４ａに対して出力する。
【００５４】
テスト用パッドＴＰ２１及びバンプ電極Ｂ２１〜テスト用パッドＴＰ２ｎ及びバンプ電極Ｂ２ｎについても、テスト用パッドＴＰ２０及びバンプ電極Ｂ２０と同様に、静電破壊保護素子２００、テスト回路２１０、入力バッファ２２０と同じ各回路が接続される。
以下、テスト用パッドＴＰ２ｉ及びバンプ電極Ｂ２ｉ（ｉ＝０〜ｎ）に接続される静電破壊保護素子、テスト回路、入力バッファを、それぞれ静電破壊保護素子２０ｉ、テスト回路２１ｉ、入力バッファ２２ｉと呼ぶものとする。なお、入力バッファ２２ｉは、バンプ電極Ｂ２ｉまたはテスト用パッドＴＰ２ｉに入力されるダイレクトアクセス信号ＤＡｉをバッファリングして、切替回路５４ａに対して出力する。
【００５５】
テスト回路２１ｉ（ｉ＝０〜ｎ）各々において、ノア回路ＮＯＲ１の２入力のうち一方の入力が、テスト用パッドＴＰ３及びバンプ電極Ｂ４０に接続される。また、テスト回路２１ｉにおけるＮＭＯＳトランジスタＮＭＯＳ１のドレインが接続点Ｎｏｄｅ２（１層目）に接続される。
【００５６】
テスト信号／ＴＥＳＴが入力されるテスト用パッドＴＰ３及びバンプ電極Ｂ４０には、インバータ回路２４の入力が接続される。このインバータ回路２４の出力にゲートが接続されるＰＭＯＳトランジスタ２６は、ソースが電源に接続され、ドレインが接続点Ｎｏｄｅ２（１層目）に接続される。
接続点Ｎｏｄｅ２（１層目）には、インバータ回路２７の入力が接続される。このインバータ回路２７の出力が接続点Ｎｏｄｅ３（１層目）に接続される。ＮＭＯＳトランジスタＮＭＯＳ２は、ゲートが接続点Ｎｏｄｅ３（１層目）に接続され、ドレインがテスト用パッドＴＰ１１及びバンプ電極Ｂ１１に接続され、ソースが接地される。
【００５７】
続いて、以上の構成により、チップＣ１〜チップＣ４における入力端子、すなわち外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についての接続不良を検出する動作について説明する。
ここでは、チップＣ１（Ｓｌｉｃｅ０）に設けられているバンプ電極Ｂ２ｎとチップＣ２（Ｓｌｉｃｅ１）に設けられているバンプ電極Ｂ２ｎとの間の貫通電極ＴＳＶ１１による接続がオープン（ＯＰＥＮ）の状態、電気的に非接続の状態にある場合を想定して説明する。
図９は、図８に示すテスト回路部５１の動作波形を示す図である。
なお、図９は、チップＣ１及びチップＣ２の主要な接続点における電位の変化を示しているが、接続点の名称として接続点の括弧内にスライス名を記載し、チップＣ１及びチップＣ２の区別を図っている。例えば、チップＣ１における接続点Ｎｏｄｅ１をＮｏｄｅ１（Ｓｌｉｃｅ０）、チップＣ２における接続点Ｎｏｄｅ１をＮｏｄｅ１（Ｓｌｉｃｅ１）と表すものとする。
また、テスト用パッドＴＰ２０〜テスト用パッドＴＰ２ｎにおいて、テスト用パッドＴＰ２ｎ以外のテスト用パッドをテスト用パッドＴＰ２０に代表させて説明する。
【００５８】
チップＣ１（Ｓｌｉｃｅ０）において、テスト用パッドＴＰ３に「Ｈ」レベルのテスト信号／ＴＥＳＴを、テスト用パッドＴＰ２０、及びテスト用パッドＴＰ２ｎに「Ｌ」レベルの信号を入力する。
チップＣ１のテスト用パッドＴＰ２０に「Ｌ」レベルの信号が入力されることにより、チップＣ１のテスト用パッドＴＰ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）は、「Ｌ」レベルとなる。
また、チップＣ１のテスト用パッドＴＰ２ｎに「Ｌ」レベルの信号が入力されることにより、チップＣ１のテスト用パッドＴＰ２ｎに接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）は、「Ｌ」レベルとなる。
【００５９】
チップＣ１のバンプ電極Ｂ２０とチップＣ２のバンプ電極Ｂ２０との間の貫通電極ＴＳＶ１１は正常にチップＣ１とチップＣ２とを接続しているので、チップＣ２のテスト用パッドＴＰ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）も、「Ｌ」レベルとなる。
一方、チップＣ１のバンプ電極Ｂ２ｎとチップＣ２のバンプ電極Ｂ２ｎとの間の貫通電極ＴＳＶ１１がオープンであって、チップＣ１とチップＣ２とを接続していないので、チップＣ２のテスト用パッドＴＰ２ｎに接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）は、フローティング状態の「Ｌ」レベルとなる。なお、フローティング状態の「Ｌ」レベルとは、接続点Ｎｏｄｅ１を「Ｈ」レベルにプリチャージする電流経路がないので、接続点Ｎｏｄｅ１の電位が「Ｌ」レベルであるということである。
【００６０】
また、チップＣ１のテスト用パッドＴＰ３に接続されるインバータ回路２４の出力は「Ｌ」レベルとなり、インバータ回路２４にゲートが接続されるＰＭＯＳトランジスタ２６がオンし、接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）が「Ｈ」レベルにプリチャージされる。また、チップＣ１のバンプ電極Ｂ４０とチップＣ２のバンプ電極Ｂ４０との間の貫通電極ＴＳＶ１３は正常にチップＣ１とチップＣ２とを接続している。よって、チップＣ２のテスト用パッドＴＰ３に接続されるインバータ回路２４の出力は「Ｌ」レベルとなり、インバータ回路２４にゲートが接続されるＰＭＯＳトランジスタ２６がオンし、接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１）が「Ｈ」レベルにプリチャージされる。
【００６１】
次に、チップＣ１（Ｓｌｉｃｅ０）において、テスト用パッドＴＰ２０、及びテスト用パッドＴＰ２ｎに「Ｈ」レベルの信号を入力する。
チップＣ１のテスト用パッドＴＰ２０に「Ｈ」レベルの信号が入力されることにより、チップＣ１のテスト用パッドＴＰ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）は、「Ｈ」レベルとなる。
また、チップＣ１のテスト用パッドＴＰ２ｎに「Ｈ」レベルの信号が入力されることにより、チップＣ１のテスト用パッドＴＰ２ｎに接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）は、「Ｈ」レベルとなる。
チップＣ１のバンプ電極Ｂ２０とチップＣ２のバンプ電極Ｂ２０との間の貫通電極ＴＳＶ１１は正常にチップＣ１とチップＣ２とを接続しているので、チップＣ２のテスト用パッドＴＰ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）も、「Ｈ」レベルとなる。
一方、チップＣ１のバンプ電極Ｂ２ｎとチップＣ２のバンプ電極Ｂ２ｎとの間の貫通電極ＴＳＶ１１がオープンであって、チップＣ１とチップＣ２とを接続していないので、チップＣ２のテスト用パッドＴＰ２ｎに接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）は、フローティング状態の「Ｌ」レベルを維持する。
【００６２】
次に、チップＣ１のテスト用パッドＴＰ３に入力されるテスト信号／ＴＥＳＴを「Ｈ」レベルから「Ｌ」レベルへ変化させる。
チップＣ１のテスト用パッドＴＰ３に接続されるインバータ回路２４の出力は「Ｈ」レベルとなり、インバータ回路２４に接続されるＰＭＯＳトランジスタ２６がオフし、接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）がフローティング状態の「Ｈ」レベルとなる。
また、チップＣ１のバンプ電極Ｂ４０とチップＣ２のバンプ電極Ｂ４０との間の貫通電極ＴＳＶ１３は正常にチップＣ１とチップＣ２とを接続している。よって、チップＣ２のテスト用パッドＴＰ３に接続されるインバータ回路２４の出力は「Ｈ」レベルとなり、インバータ回路２４に接続されるＰＭＯＳトランジスタ２６がオフし、接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１）がフローティング状態の「Ｈ」レベルとなる。なお、フローティング状態の「Ｈ」レベルとは、いったん「Ｈ」レベルにプリチャージされた接続点Ｎｏｄｅ２（１層目）の電位を「Ｌ」レベルにディスチャージする電流経路はないので、接続点Ｎｏｄｅ２（１層目）の電位は「Ｈ」レベルであるということである。
【００６３】
また、チップＣ１のテスト用パッドＴＰ３に入力されるテスト信号／ＴＥＳＴを「Ｈ」レベルから「Ｌ」レベルへ変化させると、各チップ（Ｓｌｉｃｅ）のテスト回路２１０、及びテスト回路２１ｎにおけるＮＭＯＳトランジスタＮＭＯＳ１のオンオフ動作は、次のようになる。
すなわち、チップＣ１のテスト回路２１０におけるノア回路ＮＯＲ１は、接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）に接続される他方の入力が「Ｈ」レベルであるので、出力を「Ｌ」レベルに維持する。よって、チップＣ１のテスト回路２１０におけるＮＭＯＳトランジスタＮＭＯＳ１はオンしない。
また、チップＣ１のテスト回路２１ｎにおけるノア回路ＮＯＲ１は、接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）に接続される他方の入力が「Ｈ」レベルであるので、出力を「Ｌ」レベルに維持する。よって、チップＣ１のテスト回路２１ｎにおけるＮＭＯＳトランジスタＮＭＯＳ１はオンしない。
チップＣ２のテスト回路２１０におけるノア回路ＮＯＲ１は、接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）に接続される他方の入力が「Ｈ」レベルであるので、出力を「Ｌ」レベルに維持する。よって、チップＣ２のテスト回路２１０におけるＮＭＯＳトランジスタＮＭＯＳ１はオンしない。
一方、チップＣ２のテスト回路２１ｎにおけるノア回路ＮＯＲ１は、接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）に接続される他方の入力がフローティング状態の「Ｌ」レベルであるので、出力を「Ｌ」レベルから「Ｈ」レベルに変化させる。よって、チップＣ２のテスト回路２１ｎにおけるＮＭＯＳトランジスタＮＭＯＳ１はオンする。
【００６４】
チップＣ１において、テスト回路２１０〜テスト回路２１ｎにおけるＮＭＯＳトランジスタＮＭＯＳ１は、全てオフ状態であるので、チップＣ１における接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）はフローティング状態の「Ｈ」レベルのまま維持される。そのため、接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）に接続されるインバータ回路は、接続点Ｎｏｄｅ３（Ｓｌｉｃｅ０を「Ｌ」レベルに維持する。
よって、チップＣ１におけるＮＭＯＳトランジスタＮＭＯＳ２のゲートの電位は「Ｌ」レベルのままである。そのため、チップＣ１のテスト用パッドＴＰ１１に「Ｈ」レベルの信号を印加しても、チップＣ１のＮＭＯＳトランジスタＮＭＯＳ２に電流が流れないので、印加した「Ｈ」レベルの信号に電位変化は現れない。
なお、チップＣ２〜チップＣ４におけるテスト用パッドＴＰ１１は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極がスパイラル接続されているので、チップＣ１のテスト用パッドＴＰ１１に接続されておらず、チップＣ１のテスト用パッドＴＰ１１に印加した「Ｈ」レベルの信号の電位変化に影響を及ぼすことはない。
【００６５】
一方、チップＣ２において、テスト回路２１ｎにおけるＮＭＯＳトランジスタＮＭＯＳ１が、オン状態であるので、チップＣ２における接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）は、フローティング状態の「Ｈ」レベルから、「Ｌ」レベルに変化する。そのため、接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）に接続されるインバータ回路は、接続点Ｎｏｄｅ３（Ｓｌｉｃｅ０を「Ｌ」レベルから「Ｈ」レベルに変化させる。
よって、チップＣ２におけるＮＭＯＳトランジスタＮＭＯＳ２のゲートの電位は「Ｌ」レベルから「Ｈ」レベルに変化する。そのため、チップＣ１のテスト用パッドＴＰ１４に「Ｈ」レベルの信号を印加すると、チップＣ２のＮＭＯＳトランジスタＮＭＯＳ２に電流が流れ、チップＣ１のテスト用パッドＴＰ１４に印加した「Ｈ」レベルの信号に電位変化が現われる。
なお、チップＣ１、チップＣ２，及びチップＣ４におけるテスト用パッドＴＰ１１は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極がスパイラル接続されているので、チップＣ２のテスト用パッドＴＰ１１に接続されておらず、チップＣ１のテスト用パッドＴＰ１４に印加した「Ｈ」レベルの信号の電位変化に影響を及ぼすことはない。
【００６６】
以上説明したように、積層型半導体装置２０は、第１の半導体チップ（チップＣ１）及び第２の半導体チップ（チップＣ２）を含んでいる。
また、チップＣ２（第２の半導体チップ）が、自身の端子（バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ）と入力バッファ（入力バッファ２２０〜入力バッファ２２ｎ）との間に配置されるテスト回路を有する。このテスト回路（テスト回路部５１）は、チップＣ１（第１の半導体チップ）から供給される第１の信号（テスト信号／ＴＥＳＴ）に応じてチャージされ、チップＣ１（第１の半導体チップ）から供給される第２の信号（第１のチップＣ１のテスト用パッドＴＰ２０〜テスト用パッドＴＰ２ｎに入力される信号であって、それぞれバンプ電極Ｂ２０〜バンプ電極Ｂ２ｎを介して第２のチップＣ２の接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）に入力される信号）に応じてディスチャージされるノード（チップＣ２の接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１））を含んでいる。
【００６７】
また、積層型半導体装置２０は、第１の信号（テスト信号ＴＥＳＴＢ）を、チップＣ１（第１の半導体チップ）から、第２のチップ（チップＣ２）へ転送する第１経路であって、貫通電極（チップＣ１のバンプ電極Ｂ４０とチップＣ２のバンプ電極Ｂ４０とを接続する貫通電極ＴＳＶ１３）を含む経路を有している。また、積層型半導体装置２０は、第２の信号（第１のチップＣ１のテスト用パッドＴＰ２０〜テスト用パッドＴＰ２ｎに入力される信号であって、それぞれバンプ電極Ｂ２０〜バンプ電極Ｂ２ｎを介して第２のチップＣ２の接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）に入力される信号）を、チップＣ１（第１の半導体チップ）から、第２のチップ（チップＣ２）へ転送する経路（第２の経路）であって、チップＣ１のバンプ電極Ｂ２０〜バンプ電極Ｂ２ｎとチップＣ２のバンプ電極Ｂ２０〜バンプ電極Ｂ２ｎとをそれぞれ接続する貫通電極ＴＳＶ１１（貫通電極）を含む経路を有している。
【００６８】
第２の半導体チップの入力バッファ（入力バッファ２２０〜入力バッファ２２ｎ）には、第２の信号が供給されるので、第２の経路に貫通電極のオープン等の不具合がある場合、接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）には、第２の信号が供給されず、ノード（接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１））の電位がディスチャージされる。
このノード（接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１））の電位変化を検出するため、チップＣ１（第１のチップ）とチップＣ２（第２のチップ）に、半導体装置の外部から信号をチップ毎に独立して入力可能な経路であって、前記ノード（接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１））の電位に応じた電流を流す、貫通電極を含む第３の経路（貫通電極ＴＳＶ１２を含む経路）を設けている。
【００６９】
これにより、各チップ（Ｓｌｉｃｅ）を接続する貫通電極ＴＳＶ１１等のいずれか１本にでも接続不良があった場合には、そのｓｌｉｃｅに対応するチップＣ１のテスト用パッドＴＰ１１〜テスト用パッドＴＰ１４に接続された経路（第３の経路）に電流が流れる。従って、どのｓｌｉｃｅの貫通電極ＴＳＶ１１等を含む第２の経路の接続に不良があったかを判定することができる。
なお、チップＣ１のバンプ電極Ｂ４０とチップＣ２のバンプ電極Ｂ４０とを接続する貫通電極ＴＳＶ１３に不良がある場合、チップＣ２のテスト用パッドＴＰ３は、フローティング状態の「Ｌ」レベルとなるため、ノード（接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１））は「Ｌ」レベルとなる。よって、チップＣ２のＮＭＯＳトランジスタＮＭＯＳ２はオンし、チップＣ１のテスト用パッドＴＰ１４に信号を入力すれば、この信号に電位変化が生じ、ＴＳＶ１３を含むチップＣ１からチップＣ２の入力バッファの間の経路に不良があることを判定することができる。
【００７０】
また、第３の経路については、１つのチップと選択的に接続される構成であるので、例えば、各チップのバンプ電極Ｂ１１及びテスト用パッドＴＰ１１の共通接続点に、上記静電破壊保護素子２００を設けることで、従来どおりのオープンチェックを行うことが可能である。例えば、共通接続点に負電圧を印加し、静電破壊保護素子２００のＮＭＯＳトランジスタに電流が流れるか否かを検査し、第３の経路に不具合があることを検出できる。或いは、各チップに静電破壊保護素子２００を設けずとも、各チップのおけるバンプ電極Ｂ１１またはテスト用パッドＴＰ１１に高電圧を選択的に印加することにより、ＮＭＯＳトランジスタＮＭＯＳ２に電流が流れるか否かにより、第３の経路の不具合を検出してもよい。
【００７１】
次に、図５に示すテスト回路部５２の構成及び動作について、図１０及び図１１を参照しつつ説明する。
図１０は、テスト回路部５２の詳細な構成を示す回路図である。また、図１１は、図１０に示すテスト回路部５２の動作波形を示す図である。
図１０は、テスト回路部５２の詳細な構成を示すと共に、チップＣ１〜チップＣ４のうち、チップＣ１とチップＣ２との接続を示している。なお、図１０において、図８と同じ部分については同一の符号を付し、その説明を省略する。
また、以下の説明では、図８を用いた説明と同様に、積層型半導体装置２０が図３（ｂ）の状態、即ち、チップＣ０（ＳＯＣチップ）と積層される前の状態にあるものとして説明する。即ち、チップＣ１（ｓｌｉｃｅ０）のテスト用パッドのみが外部からアクセス可能な状態となる。ただし、ＳＯＣチップと積層後であっても、同様の検証はテスト用パッドの代わりに対応するバンプ電極を介して行うことができる。
【００７２】
図１０に示すテスト用パッド、バンプ電極の符号は、図５に示すテスト用パッド、バンプ電極の符号と同一である。
複数の貫通電極ＴＳＶ１４、複数の貫通電極ＴＳＶ１５は、例えば、ｓｌｉｃｅ０と同じチップＣ１に形成される。また、複数の貫通電極ＴＳＶ２４、複数の貫通電極ＴＳＶ２５は、例えば、ｓｌｉｃｅ１と同じチップＣ２に形成される。
ここで、貫通電極ＴＳＶ１４、貫通電極ＴＳＶ２４は、図４（ａ）に示す貫通電極ＴＳＶ１であり、チップＣ１〜チップＣ４において、バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍはそれぞれ対応する貫通電極ＴＳＶ１４、貫通電極ＴＳＶ２４等に接続される。すなわち、各チップにおけるバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍは、それぞれ貫通電極を介して共通に接続され、チップＣ１の接続点Ｎｏｄｅ１（１層）に現れる信号がそれぞれのバンプ電極に共通に入力される。
【００７３】
一方、貫通電極ＴＳＶ１５、貫通電極ＴＳＶ２５等は、図４（ｃ）に示す貫通電極ＴＳＶ３であり、４つの貫通電極（上述した通り、貫通電極ＴＳＶ３Ｓａ、貫通電極ＴＳＶ３Ｓｂ、貫通電極ＴＳＶ３Ｓｃ、貫通電極ＴＳＶ３Ｓｄとする）が各チップに設けられる。
例えば、テスト用パッドＴＰ０１はチップＣ１のバンプ電極Ｂ０１に接続されている。また、チップＣ１のバンプ電極Ｂ０１は、貫通電極ＴＳＶ３Ｓａ（図１０に示す貫通電極ＴＳＶ１５）を介してチップＣ２のバンプ電極Ｂ０２に接続される。
また、チップＣ２のバンプ電極Ｂ０２は、貫通電極ＴＳＶ３Ｓｂ（図１０に示す貫通電極ＴＳＶ２５）を介してチップＣ３のバンプ電極Ｂ０３に接続される。
また、チップＣ３のバンプ電極Ｂ０３は、貫通電極ＴＳＶ３Ｓｃ（図１０において不図示）を介してチップＣ４のバンプ電極Ｂ０４に接続される。
従って、チップＣ１のテスト用パッドＴＰ０１に信号を与える場合、この信号をチップＣ２〜チップＣ４のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１に与えることなく、チップＣ１のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１のみに与えることができる。
【００７４】
同様に、チップＣ１のテスト用パッドＴＰ０２に信号を与える場合、この信号をチップＣ１〜チップＣ３のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１に与えることなく、チップＣ４のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１のみに与えることができる。
同様に、チップＣ１のテスト用パッドＴＰ０３に信号を与える場合、この信号をチップＣ１、チップＣ２、及びチップＣ４のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１に与えることなく、チップＣ３のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１のみに与えることができる。
同様に、チップＣ１のテスト用パッドＴＰ０４に信号を与える場合、この信号をチップＣ１、チップＣ３、及びチップＣ４のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１に与えることなく、チップＣ２のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１のみに与えることができる。
【００７５】
このように、チップＣ１（ｓｌｉｃｅ０）のテスト用パッドＴＰ１１〜テスト用パッドＴＰ１４に信号を供給し、ＮＭＯＳトランジスタＮＭＯＳ２のゲート電位を変えることにより、チップＣ１（ｓｌｉｃｅ０）〜チップＣ４（ｓｌｉｃｅ３）のバンプ電極Ｂ０１及びテスト用パッドＴＰ０１の電位に電位変化が生じ、それぞれのチップ（ｓｌｉｃｅ）のテスト結果（貫通電極ＴＳＶ１５を含む第３の経路に電流が流れるか否かのテスト結果）を知ることができる。
【００７６】
チップＣ１〜チップＣ４は同一の回路構成であるので、チップＣ１のテスト回路部５２の内部回路の接続について、テスト回路部５１と相違する点について説明する。
バンプ電極Ｂ３０には、静電破壊保護素子２００、テスト回路３１０、入力バッファ３２０が接続される。
【００７７】
テスト回路３１０は、テスト回路２１０が有するノア回路ＮＯＲ１、及びＮＭＯＳトランジスタＮＭＯＳ１に加えて、さらにナンド回路ＮＡＮＤ１、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ３、及びインバータ回路３０を有している。
ナンド回路ＮＡＮＤ１は２入力の一方がテスト用パッドＴＰ４に接続され、２入力の他方がインバータ回路３０の出力に接続され、出力がＰＭＯＳトランジスタＰＭＯＳ１のゲートに接続される。
ＰＭＯＳトランジスタＰＭＯＳ１は、ソースが電源に接続され、ゲートがナンド回路ＮＡＮＤ１の出力に接続され、ドレインが接続点Ｎｏｄｅ１（１層目）に接続される。
インバータ回路３０は、入力がノア回路ＮＯＲ１の入力と同様にテスト用パッドＴＰ３に接続され、出力がＮＭＯＳトランジスタＮＭＯＳ３のゲートに接続される。
ＮＭＯＳトランジスタＮＭＯＳ３は、ドレインが接続点Ｎｏｄｅ１（１層目）に接続され、ゲートがインバータ回路３０の出力に接続され、ソースが接地される。
【００７８】
ここで、ＰＭＯＳトランジスタＰＭＯＳ１とＮＭＯＳトランジスタＮＭＯＳ３との回路定数は、次のように設定される。すなわち、チップＣ１のＰＭＯＳトランジスタＰＭＯＳ１と、チップＣ１〜チップＣ４のＮＭＯＳトランジスタＮＭＯＳ３とがオンした状態でも、チップＣ１〜チップＣ４のノア回路ＮＯＲ１が「Ｌ」レベルを出力してＮＭＯＳトランジスタＮＭＯＳ１がオフする程度に、「Ｈ」レベルとなるように設定される。例えば、ノア回路ＮＯＲ１の論理閾値が電源電圧の１／２であれば、ＰＭＯＳトランジスタＰＭＯＳ１のオン電流が、ＮＭＯＳトランジスタＮＭＯＳ３のオン電流の４倍以上となるように回路定数（チャネル長Ｌ、チャネル幅Ｗ）が設定される。
【００７９】
入力バッファ３２０は、入力が接続点Ｎｏｄｅ１（１層目）に接続され、出力が図５に示すＢＳ制御部５０に接続され、バンプ電極Ｂ３０に入力されるバウンダリスキャン信号ＢＳＳ０をバッファリングして、ＢＳ制御部５０に対して出力する。
【００８０】
バンプ電極Ｂ３１〜バンプ電極Ｂ３ｍについても、バンプ電極Ｂ３０と同様に、静電破壊保護素子２００、テスト回路３１０、入力バッファ３２０と同じ各回路が接続される。
以下、バンプ電極Ｂ３ｉ（ｉ＝０〜ｍ）に接続される静電破壊保護素子、テスト回路、入力バッファを、それぞれ静電破壊保護素子２０ｉ、テスト回路３１ｉ、入力バッファ３２ｉと呼ぶものとする。なお、入力バッファ３２ｉは、バンプ電極Ｂ３ｉに入力されるバウンダリスキャン信号ＢＳＳｉをバッファリングして、ＢＳ制御部５０に対して出力する。
【００８１】
テスト回路３１ｉ（ｉ＝０〜ｍ）各々において、ナンド回路ＮＡＮＤ１の２入力のうち一方の入力が、テスト用パッドＴＰ４に接続される。
【００８２】
接続点Ｎｏｄｅ２（１層目）には、インバータ回路２７の入力が接続される。このインバータ回路２７の出力が接続点Ｎｏｄｅ３（１層目）である。ＮＭＯＳトランジスタＮＭＯＳ２は、ゲートが接続点Ｎｏｄｅ３（１層目）に接続され、ドレインがテスト用パッドＴＰ０１及びバンプ電極Ｂ０１に接続され、ソースが接地される。
また、接続点Ｎｏｄｅ２（１層目）には、ＰＭＯＳトランジスタＰＭＯＳ２が接続される。ＰＭＯＳトランジスタＰＭＯＳ２は、ソースが電源に接続され、ゲートが接地され、ドレインが接続点Ｎｏｄｅ２（１層目）に接続される。なお、各チップにおいて、ＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ１との回路定数は、次のように設定される。すなわち、（ｍ＋１）個のＮＭＯＳトランジスタＮＭＯＳ１の少なくとも１つのトランジスタがオンした状態でも、インバータ回路２７が「Ｈ」レベルを出力してＮＭＯＳトランジスタＮＭＯＳ２がオンする程度に、「Ｌ」レベルとなるように設定される。例えば、インバータ回路２７の論理閾値が電源電圧の１／２であれば、ＰＭＯＳトランジスタＰＭＯＳ２のオン電流より、１つのＮＭＯＳトランジスタＮＭＯＳ１のオン電流が大きくなるように回路定数（チャネル長Ｌ、チャネル幅Ｗ）が設定される。
【００８３】
続いて、以上の構成により、チップＣ１〜チップＣ４における入力端子、すなわち外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子についての接続不良を検出する動作について説明する。
ここでは、チップＣ１（Ｓｌｉｃｅ０）に設けられているバンプ電極Ｂ３ｍとチップＣ２（Ｓｌｉｃｅ１）に設けられているバンプ電極Ｂ３ｍとの間の貫通電極ＴＳＶ１４による接続がオープン（ＯＰＥＮ）のときを想定して説明する。
図１１は、図１０に示すテスト回路部５２の動作波形を示す図である。
以下では、バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍにおいて、バンプ電極Ｂ３ｍ以外のバンプ電極をバンプ電極Ｂ３０に代表させて説明する。
【００８４】
チップＣ１（Ｓｌｉｃｅ０）において、テスト用パッドＴＰ３に「Ｈ」レベルのテスト信号／ＴＥＳＴを、テスト用パッドＴＰ４に「Ｌ」レベルのテスト信号ＴＥＳＴ１を入力する。
チップＣ１の接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）、チップＣ２の接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）は、外部から接続がないので、電位がフローティング状態の「Ｌ」レベルである。
また、チップＣ１の接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）、チップＣ２の接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１）は、それぞれＰＭＯＳトランジスタＰＭＯＳ２がオンしており、電位が「Ｈ」レベルである。これにより、チップＣ１の接続点Ｎｏｄｅ３（Ｓｌｉｃｅ０）、チップＣ２の接続点Ｎｏｄｅ３（Ｓｌｉｃｅ１）は、電位が「Ｌ」レベルであり、それぞれのチップにおいてＮＭＯＳトランジスタＮＭＯＳ２はオフしている。
【００８５】
次に、チップＣ１（Ｓｌｉｃｅ０）において、テスト用パッドＴＰ４に入力されるテスト信号ＴＥＳＴ１を「Ｌ」レベルから「Ｈ」レベルへ変化させる。
また、チップＣ１（Ｓｌｉｃｅ０）において、テスト用パッドＴＰ３に入力されるテスト信号／ＴＥＳＴを「Ｈ」レベルから「Ｌ」レベルへ変化させる。
チップＣ１のテスト回路３１０において、ＰＭＯＳトランジスタＰＭＯＳ１及びＮＭＯＳトランジスタＮＭＯＳ３がオンし、チップＣ２のテスト回路３１０において、ＮＭＯＳトランジスタＮＭＯＳ３がオンする。しかし、上述の通り、各チップにおいてＰＭＯＳトランジスタＰＭＯＳ１とＮＭＯＳトランジスタＮＭＯＳ３の回路定数を設定しているので、チップＣ１のバンプ電極Ｂ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）の電位は、ノア回路ＮＯＲ１が「Ｈ」レベルを出力しない程度の「Ｈ」レベルとなる。
また、チップＣ１のバンプ電極Ｂ３０とチップＣ２のバンプ電極Ｂ３０との間の貫通電極ＴＳＶ１４は正常にチップＣ１とチップＣ２とを接続しているので、チップＣ２のバンプ電極Ｂ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）は、チップＣ１のバンプ電極Ｂ２０に接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）と同程度の「Ｈ」レベルとなる。
【００８６】
チップＣ１のテスト回路３１ｍにおいて、ＰＭＯＳトランジスタＰＭＯＳ１及びＮＭＯＳトランジスタＮＭＯＳ３がオンし、チップＣ１のバンプ電極Ｂ３ｍに接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０）は、「Ｈ」レベルとなる。
一方、チップＣ１のバンプ電極Ｂ３ｍとチップＣ２のバンプ電極Ｂ３ｍとの間の貫通電極ＴＳＶ１４がオープンであって、チップＣ１とチップＣ２とを接続していないので、チップＣ２のバンプ電極Ｂ３ｍに接続される接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１）は、ＮＭＯＳトランジスタＮＭＯＳ３がオンすることにより接地され、フローティング状態の「Ｌ」レベルから、「Ｌ」レベルとなる。
【００８７】
チップＣ１のバンプ電極Ｂ２０に接続されるノア回路ＮＯＲ１は他方の入力（接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０））が「Ｈ」レベルとなり、「Ｌ」レベルの出力を維持する。そのため、ＮＭＯＳトランジスタＮＭＯＳ１がオンすることはない。
また、チップＣ１のバンプ電極Ｂ３ｍに接続されるノア回路ＮＯＲ１は他方の入力（接続点Ｎｏｄｅ１（Ｓｌｉｃｅ０））が「Ｈ」レベルとなり、「Ｌ」レベルの出力を維持する。そのため、ＮＭＯＳトランジスタＮＭＯＳ１がオンすることはない。
これにより、チップＣ１の接続点Ｎｏｄｅ２（Ｓｌｉｃｅ０）は、電位が「Ｈ」レベルのまま維持され、チップＣ１の接続点Ｎｏｄｅ３（Ｓｌｉｃｅ０）は、電位が「Ｌ」レベルのまま維持され、ＮＭＯＳトランジスタＮＭＯＳ２はオンしない。
従って、チップＣ１のテスト用パッドＴＰ０１に「Ｈ」レベルの信号を与えた場合、この信号に電位変化は現れない。なお、チップＣ２〜チップＣ４におけるテスト用パッドＴＰ０１は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極ＴＳＶ１５等がスパイラル接続されているので、チップＣ１のテスト用パッドＴＰ０１に接続されておらず、チップＣ１のテスト用パッドＴＰ０１に印加した「Ｈ」レベルの信号の電位変化に影響を及ぼすことはない。
【００８８】
チップＣ２のバンプ電極Ｂ２０に接続されるノア回路ＮＯＲ１は他方の入力（接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１））が「Ｈ」レベルとなり、「Ｌ」レベルの出力を維持する。そのため、ＮＭＯＳトランジスタＮＭＯＳ１がオンすることはない。
しかし、チップＣ１のバンプ電極Ｂ３ｍに接続されるノア回路ＮＯＲ１は他方の入力（接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１））が「Ｌ」レベルであり、「Ｈ」レベルの信号を出力する。そのため、ＮＭＯＳトランジスタＮＭＯＳ１がオンする。
これにより、チップＣ１の接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１）は、電位が「Ｈ」レベルから「Ｌ」レベルへ変化し、チップＣ１の接続点Ｎｏｄｅ３（Ｓｌｉｃｅ１）は、電位が「Ｌ」レベルから「Ｈ」レベルへと変化する。そのため、ＮＭＯＳトランジスタＮＭＯＳ２はオンする。
【００８９】
従って、チップＣ１のテスト用パッドＴＰ０４に信号を与えた場合、この信号に電位変化は現れ、チップＣ１とチップＣ２との間が接続されていない、すなわち、チップＣ２の入力端子が外部と電気的に接続されていないことが検出される。
なお、チップＣ１、チップＣ３，及びチップＣ４におけるテスト用パッドＴＰ０１は、上述の通り、テスト用パッドに接続されるバンプ電極を含む貫通電極ＴＳＶ１５等がスパイラル接続されているので、チップＣ２のテスト用パッドＴＰ０１に接続されておらず、チップＣ１のテスト用パッドＴＰ０４に印加した印加した「Ｈ」レベルの信号の電位変化に影響を及ぼすことはない。
【００９０】
以上説明したように、積層型半導体装置２０は、第１の半導体チップ（チップＣ１）及び第２の半導体チップ（チップＣ２）を含んでいる。
また、チップＣ２（第２の半導体チップ）が、自身の端子（バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍ）と入力バッファ（入力バッファ３２０〜入力バッファ３２ｍ）との間に配置されるテスト回路を有する。このテスト回路は、チップＣ１（第１の半導体チップ）から供給される第１の信号（第１のチップＣ１のバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍに接続される接続点Ｎｏｄｅ１においてそれぞれ生成される信号であって、それぞれバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍを介して第２のチップＣ２に入力される信号）に応じてチャージされ、チップＣ１（第１の半導体チップ）から供給される第２の信号（テスト信号／ＴＥＳＴ）に応じてディスチャージされるノード（チップＣ２の接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１））を含んでいる。
【００９１】
また、積層型半導体装置２０は、第１の信号（第１のチップＣ１のバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍに接続される接続点Ｎｏｄｅ１においてそれぞれ生成される信号であって、それぞれバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍを介して第２のチップＣ２に入力される信号）を、第１の半導体チップ（チップＣ１）から、第２の半導体チップ（チップＣ２）へ転送する第１経路であって、貫通電極（チップＣ１のバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍとチップＣ２のバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍとをそれぞれ接続する貫通電極ＴＳＶ１４）を含む経路を有している。また、積層型半導体装置２０は、第２の信号（テスト信号ＴＥＳＴＢ）を、チップＣ１（第１の半導体チップ）から、第２のチップ（チップＣ２）へ転送する第２の経路であって、貫通電極（チップＣ１のバンプ電極Ｂ４０とチップＣ２のバンプ電極Ｂ４０とを接続する貫通電極ＴＳＶ１４）を含む経路を有している。
【００９２】
第２の半導体チップの入力バッファ（入力バッファ３２０〜入力バッファ３２ｍ）には、第１の信号が供給されるので、第１の経路に貫通電極のオープン等の不具合がある場合、ノード（接続点Ｎｏｄｅ１（Ｓｌｉｃｅ１））には、第１の信号が供給されないため、ノードはプリチャージされず、ディスチャージされた状態を維持する。さらに、この状態を受けて、接続点Ｎｏｄｅ２はディスチャージされる。
このノードの電位変化を検出するため、上述の様に、チップＣ１（第１のチップ）とチップＣ２（第２のチップ）に、半導体装置の外部から信号をチップ毎に独立して入力可能な経路であって、前記ノード（接続点Ｎｏｄｅ２（Ｓｌｉｃｅ１））の電位に応じて電流が流れる、貫通電極を含む第３の経路（貫通電極ＴＳＶ１５を含む経路）を設けている。
【００９３】
これにより、各チップ（Ｓｌｉｃｅ）を接続する貫通電極ＴＳＶ１４等のいずれか１本にでも接続不良があった場合には、そのｓｌｉｃｅに対応するチップＣ１のテスト用パッドＴＰ０１〜テスト用パッドＴＰ０４に接続される貫通電極を含む経路（第３の経路）に電流が流れる。従って、どのｓｌｉｃｅの貫通電極ＴＳＶ１４等を含む第２の経路の接続に不良があったかを判定することができる。
【００９４】
このように、本発明によれば、第１の半導体チップの入力端子（テスト回路部５１ではバンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ、テスト回路部５２ではバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍ）と第２の半導体チップの入力端子（バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ、バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍ）とを接続する。
そして、第１の半導体チップからの第１の信号（テスト回路部５１ではテスト信号／ＴＥＳＴ）または第２の信号（テスト回路部５２ではテスト信号／ＴＥＳＴ）を第２の半導体チップに転送する。
【００９５】
これにより、第２の半導体チップのテスト回路のノード（テスト回路部５１では接続点Ｎｏｄｅ２、テスト回路部５２では接続点Ｎｏｄｅ１）に電位変化を生じさせることができる。例えば、第２の半導体チップのテスト回路のノードの電圧に応じて、直接コンタクトすることができる端子（テスト回路部５１ではテスト用パッドＴＰ１１〜テスト用パッドＴＰ１４、テスト回路部５２では、テスト用パッドＴＰ０１〜テスト用パッドＴＰ０４）から、第２の半導体チップに電流を流す構成とすることができる。そのため、第２の半導体チップの端子（テスト回路部５１ではバンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ、テスト回路部５２ではバンプ電極Ｂ３０〜バンプ電極Ｂ３ｍ）と第２の半導体チップの入力端子（バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ、バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍ）が、外部と電気的接続がされているか否かの検査を行なうことができる。よって、積層型半導体装置２０において、外部から直接コンタクトができず、かつ、バウンダリスキャン検査方法の対象に組み込まれていない端子（バンプ電極Ｂ２０〜バンプ電極Ｂ２ｎ、バンプ電極Ｂ３０〜バンプ電極Ｂ３ｍ）についても接続不良を検出することができる。
【００９６】
本願の技術思想は、バウンダリスキャン機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
例えば、テスト回路部５１の構成をテスト回路部５２に適用してもよく、テスト回路部５２の構成をテスト回路部５１に適用してもよく、つまり互いに構成を入れ替えてもよい。あるいは、テスト回路部５１またはテスト回路部５２いずれか一方の回路構成を、テスト回路部５１及びテスト回路部５２両方の回路構成としてもよい。
【符号の説明】
【００９７】
１０…半導体装置、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４…チップ、２０…積層型半導体装置、
４，５，６…内部回路、５０…ＢＳ制御部、５３ａ…ＢＳ回路部、５４ａ…切替回路、５５ａ…内部回路部、５５ａ１…メモリセルアレイ、５５ａ２…リード及びライト制御部、５５ａ３…入出力回路、５１，５２…テスト回路部、ＩＢＴ，ＩＢ１，ＩＢ２，２２０，２２ｎ，２２ｉ，３２０，３２ｍ，３２ｉ…入力バッファ、ＯＢ１，ＯＢＴ１，ＯＢＴ２…出力バッファ、ＢＳＣＣＡ，ＢＳＣＤＱ…バウンダリスキャン回路、２００，２０ｉ，２０ｎ，２０ｍ…静電破壊保護素子、２１０，２１ｎ，２１ｉ，３１０，３１ｍ，３１ｉ…テスト回路、ＮＯＲ１…ノア回路、ＮＡＮＤ１…ナンド回路、ＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３…ＮＭＯＳトランジスタ、ＰＭＯＳ１，ＰＭＯＳ２，２６…ＰＭＯＳトランジスタ、２４，２７，３０…インバータ回路、８０…半導体基板、ＣＬ０，ＣＬ３…配線層、Ｌ０，Ｌ１，Ｌ２，Ｌ３…層、８１…層間絶縁膜、８２…絶縁リング、８３…基板貫通部、８４…裏面バンプ電極、８５…表面バンプ電極、ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４，ＴＳＶ１５，ＴＳＶ，ＴＳＶ３ａ，ＴＳＶ３Ｅａ，ＴＳＶ３Ｅｂ，ＴＳＶ３Ｅｃ，ＴＳＶ３Ｅｄ，ＴＳＶ３Ｓａ，ＴＳＶ３Ｓｂ，ＴＳＶ３Ｓｃ，ＴＳＶ３Ｓｄ，ＴＳＶ２１，ＴＳＶ２２，ＴＳＶ２３，ＴＳＶ２４，ＴＳＶ２５…貫通電極，ＢＸＸ，Ｂ０１，Ｂ０２，Ｂ０３，Ｂ０４，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ２０，Ｂ２１，Ｂ２ｎ，Ｂ２ｉ，Ｂ３０，Ｂ３１，Ｂ３ｍ，Ｂ３ｉ，Ｂ４０…バンプ電極，ＴＰ，ＴＰＹＹ，ＴＰ０１，ＴＰ０２，ＴＰ０３，ＴＰ０４，ＴＰ１１，ＴＰ１２，ＴＰ１３，ＴＰ１４，ＴＰ２０，ＴＰ２１，ＴＰ２ｎ，ＴＰ２ｉ，ＴＰ３，ＴＰ４…テスト用パッド、Ｎｏｄｅ１，Ｎｏｄｅ２，Ｎｏｄｅ３，Ｎ１，Ｎ２…接続点、ｔＣＫＥｋ…テストクロックイネーブル、ｔＣＳｋ…テストチップセレクト、ＩＣＡ…内部コマンドアドレス信号、ＩＣＫ…内部クロック信号、ＩＤＱ…内部データ信号、ＣＡ…コマンドアドレス信号、ＣＫ…クロック信号、ＤＱ…データ信号、ＤＡ，ＤＡ０，ＤＡｎ，ＤＡｉ…ダイレクトアクセス信号、ＢＳＳ，ＢＳＳ０，ＢＳＳｍ，ＢＳＳａ，ＢＳＳｉ…バウンダリスキャン信号、ＳＣＫ…スキャンクロック、ＰＯＥ…パラレルアウトイネーブル信号、ＳＳＨ…シリアルパラレル入力選択信号、ＰＤＳ…パラレル出力データ選択信号、ＳＯＥ…シリアルアウトプットイネーブル信号、ＴＥＳＴ１，／ＴＥＳＴ…テスト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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