【手続補正書】
【提出日】平成28年5月9日(2016.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
タイル貼り式検出器パネルを製造するための方法であって、
複数のイメージャチップをタイル貼り式の配置でフェイスダウンにして位置決めするステップと、
前記タイル貼り式に配置された複数のイメージャチップの少なくとも内部シームに沿って前記イメージャチップの裏面にエポキシを塗布するステップと、
前記イメージャチップの前記裏面のエポキシに基板を貼るステップであって、前記基板と前記エポキシと各イメージャチップの裏面との間に空間が定められるように、前記基板を貼るステップと、
前記イメージャチップの表面にエポキシのリングを塗布するステップと、
前記イメージャチップの表面にシンチレータ材料を堆積するステップと、
前記シンチレータ材料を収容する密閉環境を形成するために、前記エポキシのリングに面板を貼るステップとを含み、
前記イメージャチップの裏面に塗布されるエポキシは、前記タイル貼り式に配置された複数のイメージャチップの周辺部分にも沿うように塗布され、前記周辺部分に沿うように塗布されたエポキシも、前記イメージャチップと前記基板との間の前記空間を定めるものである、方法。
【請求項２】
少なくとも、前記内部シームに塗布されかつ前記リングを形成する前記エポキシは、非透湿性エポキシである請求項１記載の方法。
【請求項３】
前記シンチレータ材料を堆積させる前に前記イメージャチップ間の溝を充填するために、前記イメージャチップの前記表面にポリマー組成物を設けるステップを含む請求項１記載の方法。
【請求項４】
第１のイメージャチップと前記第１のイメージャチップの隣の第２のイメージャチップとを隔てる誘電スペーサの上に導電性材料を設けるステップと、
前記導電性材料を不活性化するために前記導電性材料の上に誘電層を設けるステップと、
を有し、
前記導電性材料は、前記第１のイメージャチップおよび前記第２のイメージャチップの一つ以上のスキャンラインが接続されるように、前記第１のイメージャチップの第１の接触パッドと前記第２のイメージャチップの第２の接触パッドとを電気的に接続する、請求項１記載の方法。
【請求項５】
第１のイメージャチップと前記第１のイメージャチップの隣の第２のイメージャチップとを隔てる誘電スペーサの上に導電性材料を設けるステップと、
前記導電性材料を不活性化するために前記導電性材料の上に誘電層を設けるステップと、
を有し、
前記導電性材料は、前記第１のイメージャチップおよび前記第２のイメージャチップの一つ以上のデータラインが接続されるように、前記第１のイメージャチップの第１の接触パッドと前記第２のイメージャチップの第２の接触パッドとを電気的に接続する、請求項１記載の方法。
【請求項６】
前記面板はグラファイトおよびアルミニウムを含む請求項１記載の方法。
【請求項７】
前記タイル貼りされるイメージャチップ間のギャップはピクセル幅よりも狭い請求項１記載の方法。
【請求項８】
タイル貼り式検出器パネルを製造するための方法であって、
複数のイメージャチップをタイル貼り式の配置でフェイスアップにして位置決めするステップと、
前記タイル貼り式に配置された複数のイメージャチップに関連する少なくとも内部シームに対応する場所において基板にエポキシを塗布するステップと、
前記タイル貼り式に配置された複数のイメージャチップの少なくとも前記内部シームが前記基板の前記エポキシに位置決めされるように、前記基板の前記エポキシに、前記タイル貼り式に配置された複数のイメージャチップを貼るステップであって、前記基板と前記エポキシと各イメージャチップの裏面との間に空間が定められるように、前記複数のイメージャチップを貼るステップと、
前記イメージャチップの表面にエポキシのリングを塗布するステップと、
前記イメージャチップの前記表面にシンチレータ材料を堆積するステップと、
前記シンチレータ材料を収容する密閉環境を形成するために、前記エポキシのリングに面板を貼るステップと含み、
前記基板に塗布されるエポキシは、前記タイル貼り式に配置された複数のイメージャチップに関連する周辺部分に対応する場所にも塗布され、前記周辺部分に沿うように塗布されたエポキシも、前記イメージャチップと前記基板との間の前記空間を定めるものである、方法。
【請求項９】
少なくとも、前記内部シームに対応しかつ前記リングを形成する前記エポキシは、非透湿性エポキシである請求項８記載の方法。
【請求項１０】
前記シンチレータ材料を堆積させる前に前記イメージャチップ間の溝が充填されるように、前記イメージャチップの前記表面にポリマー組成物を設けるステップを含む請求項８記載の方法。
【請求項１１】
第１のイメージャチップと前記第１のイメージャチップの隣の第２のイメージャチップとを隔てる誘電スペーサの上に導電性材料を設けるステップと、
前記導電性材料を不活性化するために前記導電性材料の上に誘電層を設けるステップと、
を有し、
前記導電性材料は、前記第１のイメージャチップおよび前記第２のイメージャチップの一つ以上のスキャンラインが接続されるように、前記第１のイメージャチップの第１の接触パッドと前記第２のイメージャチップの第２の接触パッドとを電気的に接続する、請求項８記載の方法。
【請求項１２】
第１のイメージャチップと前記第１のイメージャチップの隣の第２のイメージャチップとを隔てる誘電スペーサの上に導電性材料を設けるステップと、
前記導電性材料を不活性化するために前記導電性材料の上に誘電層を設けるステップと、
を有し、
前記導電性材料は、前記第１のイメージャチップおよび前記第２のイメージャチップの一つ以上のデータラインが接続されるように、前記第１のイメージャチップの第１の接触パッドと前記第２のイメージャチップの第２の接触パッドとを電気的に接続する、請求項８記載の方法。
【請求項１３】
タイル貼り式に配置され、表面および裏面を有する複数のイメージャチップと、
前記イメージャチップ間のシームにおいて、前記タイル貼り式に配置された複数のイメージャチップの裏面に塗布されるとともに、前記タイル貼り式に配置された複数のイメージャチップの周辺部分において、前記イメージャチップの表面にリング状に塗布されたエポキシであって、前記タイル貼り式に配置された複数のイメージャチップの周辺部分に沿って、少なくとも部分的に、前記イメージャチップの裏面にも塗布されたエポキシと、
前記イメージャチップの前記裏面に塗布された前記エポキシによって前記タイル貼り式に配置された複数のイメージャチップに取り付けられた基板であって、前記基板と前記エポキシと各イメージャチップの裏面との間に空間が定められるように取り付けられる基板と、
前記イメージャチップの前記表面に塗布されたエポキシのリングによって前記タイル貼り式に配置された複数のイメージャチップに取り付けられた面板であって、前記面板、前記エポキシのリング、前記シームに塗布されたエポキシ、および前記イメージャチップが密閉環境を形成するように取り付けられた面板と、
前記密閉環境内において前記イメージャチップの前記表面に堆積されたシンチレータ材料と、
を備える検出器パネル。
【請求項１４】
前記タイル貼り式に配置された複数のイメージャチップは１ピクセル幅未満のギャップによって分離される請求項１３記載の検出器パネル。
【請求項１５】
前記タイル貼り式に配置されたイメージャチップ間のギャップが充填されるように、前記タイル貼り式に配置された複数のイメージャチップの表面に設けられたポリマー組成物を含む請求項１３記載の検出器パネル。
【請求項１６】
誘電スペーサの範囲に渡って設けられた導電性材料であって、第１のイメージャチップの第１の接触パッドと前記第１のイメージャチップの隣の第２のイメージャチップの第２の接触パッドとを接続することにより、前記第１のイメージャチップおよび前記第２のイメージャチップの一つ以上のスキャンラインを接続する導電性材料と、
前記導電性材料の上に形成され、前記導電性材料を不活性化するため誘電層と、
を含む、請求項１３記載の検出器パネル。
【請求項１７】
誘電スペーサの範囲に渡って設けられた導電性材料であって、第１のイメージャチップの第１の接触パッドと前記第１のイメージャチップの隣の第２のイメージャチップの第２の接触パッドとを接続することにより、前記第１のイメージャチップおよび前記第２のイメージャチップの一つ以上のデータラインを接続する導電性材料と、
前記導電性材料の上に形成され、前記導電性材料を不活性化するため誘電層と、
を含む、請求項１３記載の検出器パネル。
【請求項１８】
前記タイル貼り式に配置されたイメージャチップは、約２０μｍ、又は２０μｍよりも小さい値だけ分離される請求項１３記載の検出器パネル。
【請求項１９】
前記複数のイメージャチップのうちの少なくとも一つのイメージャチップの厚さは、前記複数のイメージャチップのうちの残りのイメージャチップの厚さとは異なる請求項１３記載の検出器パネル。