(57)【要約】【課題】ＭＲ素子の消費電力を低減する。【解決手段】ＭＲ素子１０は、基板１１と、基板１１上に設けられたＭＲ膜１２とを備えている。ＭＲ膜１２は、ジグザグ状に折れ曲がる直線１２ａが更に多重にジグザグ状に折れ曲がる形状１２ｂを有する。直線１２ａは、複数の形状部１２１，１２２，１２３を形成している。それぞれの形状部１２１，１２２，１２３は、互いに平行な複数の長方形１２ｃがジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続されている。【選択図】図１
2013016630.tif 000002
【特許請求の範囲】
【請求項１】
基板と、この基板上に設けられた磁気抵抗効果膜とを備え、
前記磁気抵抗効果膜は、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有する、
磁気抵抗効果素子
【請求項２】
請求項１記載の磁気抵抗効果素子であって、
前記多重は二重であり、
前記直線は複数の形状部を形成し、
それぞれの前記形状部は、互いに平行な複数の長方形がジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続された、
磁気抵抗効果素子
【請求項３】
請求項２記載の磁気抵抗効果素子であって、
それぞれの前記長方形は、第一方向に直線状に延びるとともに、前記第一方向に直交する第二方向に互いに平行に配設され、かつ互いに直列に接続され、
それぞれの前記形状部は、前記第一方向に配設され、かつ互いに直列に接続された、
磁気抵抗効果素子。
【請求項４】
請求項２又は３記載の磁気抵抗効果素子であって、
前記形状部を三個備えた、
磁気抵抗効果素子。
【請求項５】
請求項２乃至４のいずれか一つに記載の磁気抵抗効果素子であって、
前記長方形のアスペクト比が約７である、
磁気抵抗効果素子。
【請求項６】
請求項３乃至５のいずれか一つに記載の磁気抵抗効果素子を四個備えた磁気抵抗効果素子であって、
四個の前記磁気抵抗効果素子のうちいずれか二個の前記磁気抵抗効果素子における前記第一方向と、残りの二個の前記磁気抵抗効果素子における前記第一方向とが直交する、
磁気抵抗効果素子。
【請求項７】
請求項１乃至６記載の磁気抵抗効果素子と、
この磁気抵抗効果素子で検出された磁界強度の信号を処理する電子回路と、
を備えた磁気センサ。
【請求項８】
請求項７記載の磁気センサであって、
前記電子回路は集積回路であり、
この集積回路と前記磁気抵抗効果素子とが一体化された、
磁気センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部磁場によって電気抵抗が変化する磁気抵抗効果（以下、ＭＲ（MagnetoResistance）という。）を利用したＭＲ素子、及びこれを用いた磁気センサに関する。
【背景技術】
【０００２】
ＭＲ素子は、磁電変換素子の一種であり、磁界を検知して電気信号に変換する素子である。ＭＲ素子は、基板上に形成されたニッケル（Ｎｉ）や鉄（Ｆｅ）などの強磁性金属を主成分とする合金薄膜で構成されている。この合金薄膜によって四個の抵抗器を形成し、これらの抵抗器を用いてホイートストン・ブリッジ（Wheatstone bridge）回路を構成する。このとき、外部の磁界強度の増加によって、四個の抵抗器のうち二個の抵抗器が他の抵抗器に比べて抵抗値が小さくなり、これによりブリッジ回路の中間電位差が発生する。
【０００３】
ＭＲ素子のパターンは、長方形の薄膜の組み合わせで構成されている。その長方形の長辺の長さを素子長とし、短辺の長さを素子幅とする。このとき、素子長の垂直方向に磁界を印加すると、ＭＲ素子の抵抗値が小さくなるので、ＭＲ素子に流れる電流が大きくなる。ＭＲ素子の抵抗値は、長方形の形状と薄膜の厚さとによって決められ、素子長が長いほど抵抗値が大きくなる。
【０００４】
ＭＲ素子は、Ｎ→Ｓ方向の磁界及びＳ→Ｎ方向の磁界の両方に反応する。ＭＲ素子のパターンのアスペクト比（長方形の素子長と素子幅との比）が、ＭＲ素子の特性に影響する。
【０００５】
磁気センサはＭＲ素子と電子回路とによって構成される。ＭＲ素子は外部の磁界を検出した信号を出力し、電子回路はその信号を増幅等により処理して出力する。
【０００６】
特許文献１には、半導体薄膜からなるＭＲ素子が開示されている。特許文献２、３には、ジグザグ状に形成したＭＲ膜を二つ直列に接続したＭＲ素子が開示されている。特許文献４、５には、ジグザグ状に形成したＭＲ膜を四つブリッジ接続したＭＲ素子が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−０７８７００号公報（図５Ａ）
【特許文献２】特開２００９−０８５６４５号公報（図１）
【特許文献３】特開２００９−２５０９３１号公報（図１）
【特許文献４】特開平０３−２６４８７５号公報（第１図）
【特許文献３】特開平０８−１３０３３８号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、磁気センサの小型化により、ＭＲ素子を成膜する基板の面積も小さくなっている。そのため、ＭＲ素子の抵抗値が小さくなることにより、逆にＭＲ素子の消費電力が大きくなっている。その消費電力を如何に小さくするかが一番目の課題である。
【０００９】
磁界印加のＵＰ（低レベル磁界から高レベル磁界への変化）とＤＯＷＮ（高レベル磁界から低レベル磁界への変化）とで、それぞれ磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）が存在する。そのヒステリシスを如何に小さくするかが二番目の課題である。
【００１０】
磁気センサは、Ｎ→Ｓ方向の磁界及びＳ→Ｎ方向の磁界の両方に反応するが、Ｎ→Ｓ方向とＳ→Ｎ方向とで磁界感度差が存在する。その磁界感度差を如何に小さくするかが三番目の課題である。
【課題を解決するための手段】
【００１１】
本発明に係るＭＲ素子は、
基板と、この基板上に設けられたＭＲ膜とを備え、
このＭＲ膜は、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有する。
【００１２】
本発明に係る磁気センサは、
本発明に係るＭＲ素子と、
このＭＲ素子で検出された磁界強度の信号を処理する電子回路と、
を備えたものである。
【発明の効果】
【００１３】
本発明によれば、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有するＭＲ膜を備えたことにより、ＭＲ素子の抵抗値を増やせるので、ＭＲ素子の消費電力を減らすことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る実施形態１のＭＲ素子を示す平面図であり、図１［Ａ］は全体を示し、図１［Ｂ］は一部を拡大して示す。
【図２】本発明に係る実施形態２のＭＲ素子を示す平面図である。
【図３】本発明に係る実施形態３の磁気センサを示す回路図である。
【図４】実施形態３の磁気センサの立体構造を示す分解斜視図である。
【図５】比較例のＭＲ素子を示す平面図である。
【図６】比較例及び実施形態２のＭＲ素子に印加する磁界を示すグラフ（その１）である。
【図７】比較例及び実施形態２のＭＲ素子に印加する磁界を示すグラフ（その２）である。
【図８】比較例のＭＲ素子における印加磁界と出力電圧との関係を示すグラフ（その１）である。
【図９】比較例のＭＲ素子における印加磁界と出力電圧との関係を示すグラフ（その２）である。
【図１０】実施形態２のＭＲ素子における印加磁界と出力電圧との関係を示すグラフ（その１）である。
【図１１】実施形態２のＭＲ素子における印加磁界と出力電圧との関係を示すグラフ（その２）である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。なお、本明細書及び図面において、同一又は類似の構成要素については同一の符号を用いる。図面に描かれた部分の寸法及び比率は、理解しやすくかつ描きやすくするため、実際とは異なる値に変えている。
【００１６】
図１は本発明に係る実施形態１のＭＲ素子を示す平面図であり、図１［Ａ］は全体を示し、図１［Ｂ］は一部を拡大して示す。以下、この図面に基づき説明する。
【００１７】
本実施形態１のＭＲ素子１０は、基板１１と、基板１１上に設けられたＭＲ膜１２と、を備えている。ＭＲ膜１２は、ジグザグ状に折れ曲がる直線１２ａが更に多重にジグザグ状に折れ曲がる形状１２ｂを有する。
【００１８】
直線１２ａは、複数の形状部１２１，１２２，１２３を形成している。それぞれの形状部１２１，１２２，１２３は、互いに平行な複数の長方形１２ｃがジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続されている。
【００１９】
それぞれの長方形１２ｃは、第一方向（Ｘ方向）に直線状に延びるとともに、第一方向（Ｘ方向）に直交する第二方向（Ｙ方向）に互いに平行に配設され、かつ互いに直列に接続されている。それぞれの形状部１２１，１２２，１２３は、第一方向（Ｘ方向）に配設され、かつ互いに直列に接続されている。本実施形態１では、図示するように、ＭＲ素子１０が三個の形状部１２１，１２２，１２３を備えている。
【００２０】
次に、具体的な寸法の一例を述べる。長方形１２ｃの長辺（長さ）１２ｄは６５μｍ、その短辺（幅）１２ｅは９μｍである。長方形１２ｃの間隔１２ｆは２μｍである。形状部１２１〜１２３は、それぞれ２１個の長方形１２ｃで繋がっており、更に互いに三回折り返した構成になっている。ＭＲ膜１２の厚さは４００ｎｍである。
【００２１】
次に、本実施形態１の作用及び効果について説明する。
【００２２】
直線状のＭＲ膜１２の抵抗値は、その長さが長いほど、その幅が狭いほど、その膜厚が薄いほど大きくなる。ＭＲ膜１２の幅及び厚さは微細加工技術によって決まるので、幅を狭くし、厚さを薄くするには限界がある。そこで、本実施形態では、ＭＲ膜１２を多重ジグザグ形状にすることにより、基板１１上に高密度にＭＲ膜１２を配置できるので、ＭＲ膜１２を長くすることができる。
【００２３】
したがって、ＭＲ素子１０によれば、ジグザグ状に折れ曲がる直線１２ａが更に多重にジグザグ状に折れ曲がる形状１２ｂを有するＭＲ膜１２を備えたことにより、ＭＲ素子１０の抵抗値を増やせるので、ＭＲ素子１０の消費電力を減らすことができる。
【００２４】
これに加え、ＭＲ素子１０によれば、ＭＲ膜１２を多重ジグザグ形状にすることにより、関連技術と比較して長方形１２ｃのアスペクト比が小さくなるので、ＭＲ素子１０のヒステリシスを小さくできる。このヒステリシスは、後述するように、ＭＲ素子１０にとってできるだけ小さいことが望まれる。本実施形態１では、長方形１２ｃのアスペクト比、すなわち長辺１２ｄ／短辺１２ｅが約７である。このようにした理由について説明する。
【００２５】
ＭＲ素子１０が磁化した状態は、長方形１２ｃの表面にＮ極及びＳ極が現れた状態である。これらの磁極は、磁性体外部に磁束を発生させるだけでなく、磁性体内部にも磁束を発生させる。この磁性体内部の磁界を反磁界という。反磁界の大きさは、磁化の大きさに比例するとともに、磁化方向の形状にも依存する。長方形１２ｃを磁化した場合の反磁界の大きさは、長辺方向（長さ方向）に磁化したときが一番小さく、短辺方向（幅方向）に磁化したときが一番大きい。そして、長方形１２ｃのアスペクト比を小さくすると、短辺方向（幅方向）の反磁界も小さくなる。反磁界が小さいほど、保持力も小さくなるので、ＭＲ素子１０のヒステリシスも小さくなる。
【００２６】
実際にＭＲ素子１０のパターンを成膜すると、長方形１２ｃは理想的な長方形とは違って変形された長方形となる。そのため、後述するように、長方形１２ｃのアスペクト比の最適値を実験的に求めたところ、アスペクト比が約７のときに反磁界が一番小さくなる、という結果が得られた。
【００２７】
ここで、本実施形態１では、図示するように前記多重は二重であるが、これを三重以上としもよい。また、形状部は、三個としたが、二個又は四個以上としてもよい。長方形のアスペクト比は、７以外の値としてもよい。
【００２８】
図２は、本発明に係る実施形態２のＭＲ素子を示す平面図である。以下、この図面に基づき説明する。
【００２９】
本実施形態２のＭＲ素子２０は、実施形態１のＭＲ素子を四個、すなわちＭＲ素子２１〜２４を備えている。実施形態１と同じように、ＭＲ素子２１〜２４を構成する長方形の延びる方向（長辺方向）を第一方向とする。このとき、四個のＭＲ素子２１〜２４のうち、いずれか二個のＭＲ素子２１，２３における第一方向（Ｘ方向）と、残りの二個のＭＲ素子２２，２４における第一方向（Ｙ方向）とが直交する。
【００３０】
磁界印加方向２５に対して、ＭＲ素子２１，２３の抵抗値は減少し、ＭＲ素子２２，２４の抵抗値はほとんど変わらない。また、ＭＲ素子２０は、電源電圧用の電極２６、−出力電圧用の電極２７、グランド電位用の電極２８、及び、＋出力電圧用の電極２９を更に備えている。ＭＲ素子２１は電極２９，２６間に接続され、ＭＲ素子２２は電極２６，２７間に接続され、ＭＲ素子２３は電極２７，２８間に接続され、ＭＲ素子２４は電極２８，２９間に接続され、これらが全体としてホイートストン・ブリッジを構成している。
【００３１】
図３は、本発明に係る実施形態３の磁気センサを示す回路図である。図４は、図３の磁気センサの立体構造を示す分解斜視図である。以下、図２、図３及び図４に基づき説明する。
【００３２】
本実施形態３の磁気センサ３０は、実施形態２のＭＲ素子２０と、ＭＲ素子２０で検出された磁界強度の信号を処理する電子回路としての集積回路（以下ＩＣ（Integrated Circuit）という。）３１と、を備えている。ＭＲ素子２０とＩＣ３１とは一体化されている。
【００３３】
図３に示すように、ＭＲ素子２０は、抵抗器としてのＭＲ素子２２，２４と、外部磁界によって抵抗値が変化する可変抵抗器としてのＭＲ素子２１，２３とで構成される。ＭＲ素子２２，２４の抵抗値はＲ２，Ｒ４であり、ＭＲ素子２１，２３の抵抗値はＲ１，Ｒ３である。外部磁界がある場合、ＭＲ素子２１，２３の抵抗値が小さくなることにより、ブリッジ回路の中点電位差ΔＶ＝（Ｖ＋）−（Ｖ−）が大きくなる。
【００３４】
ＩＣ３１は、アンプ回路３２、コンパレータ回路３３、インバータ回路３４及び出力回路３５で構成される。アンプ回路３２は、ＭＲ素子２０からの電圧差分を拡大し、これをコンパレータ回路３３の入力信号として出力する。コンパレータ回路３３は、拡大された電圧差分信号を、ハイとローとの二つのディジタル信号に変える。このディジタル信号は、インバータ回路３４で正負を反転され、出力回路３５を駆動する。出力回路３５は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路であり、具体的には、電源側のＰチャネルＭＯＳＦＥＴ（MOS Field Effect Transistor）３５１とＧＮＤ側のＮチャネルＭＯＳＦＥＴ３５２とで構成される。
【００３５】
図４に示すように、磁気センサ３０の立体構造は、ＭＲ膜１２と基板１１を兼ねるＩＣ３１とが積層されたものである。ＭＲ膜１２と基板１１とから、ＭＲ素子２０が構成される。ＭＲ膜１２は、ＮｉやＦｅなどの強磁性金属が、ＩＣ３１を兼ねる基板１１の上に、ＭＲ素子２０のパターン通りに成膜されたものである。
【００３６】
図２に示すように、ＭＲ素子２０のパターンは、ＭＲ素子２１〜２４のパターン、及び電極２６〜２９のパターンで構成される。ＭＲ素子２１〜２４の各パターンは、長方形のパターンが多数繋がったものであり、これらが更に三回ジグザグ状に折り返されたものである。また、長方形のパターンの幅方向の反磁界を低減するため、アスペクト比が約７となっている。ＭＲ素子２１〜２４は、それぞれ同じパターンを３回折り返すことにより、ＩＣ３１（基板１１）の面積を最大限に利用できるので、抵抗値を最大にできる。磁界印加方向２５は、磁気センサ３０が動作するときのものを示しており、ＭＲ素子２１，２３を構成する長方形の長辺と垂直であり、ＭＲ素子２２，２４を構成する長方形の長辺と平行である。ＭＲ素子２０に磁界が印加されると、ＭＲ素子２１，２３の抵抗値が小さくなり、ＭＲ素子２２，２４の抵抗値がほとんど変化しないため、出力電圧すなわち電極２９（Ｖ＋）と電極２７（Ｖ−）との電位差が印加磁界の増加によって増大する。
【００３７】
以下、本実施形態２のＭＲ素子と比較例のＭＲ素子との実験結果について説明する。
【００３８】
図５は、比較例のＭＲ素子を示す平面図である。以下、この図面に基づき説明する。図５において、図２と同じ部分には同じ符号を付す。
【００３９】
比較例のＭＲ素子４０のパターンは、ＭＲ素子４１〜４４のパターン、及び電極２６〜２９のパターンで構成される。ＭＲ素子４１〜４４の各パターンは、長方形のパターンが多数繋がったものであるが、実施形態２と異なりこれらが折り返されたものではない。長方形のパターンのアスペクト比は約２６となっている。
【００４０】
ＭＲ素子４０の抵抗値を最大限するため、ＭＲ素子４０のパターンを基板（ＩＣ）の上にいっぱいに引き回した。磁界印加方向２５は、磁気センサが動作するときのものを示しており、ＭＲ素子４１，４３を構成する長方形の長辺と垂直であり、ＭＲ素子４２，４４を構成する長方形の長辺と平行である。ＭＲ素子４０に磁界が印加されると、ＭＲ素子４１，４３の抵抗値が小さくなり、ＭＲ素子４２，４４の抵抗値がほとんど変化しないため、出力電圧すなわち電極２９（Ｖ＋）と電極２７（Ｖ−）との電位差が印加磁界の増加によって増大する。ＭＲ素子４０における他の構成は、実施形態２と同じである。
【００４１】
図６は、比較例及び実施形態２のＭＲ素子に印加する磁界を示すグラフ（その１）である。以下、この図面に基づき説明する。
【００４２】
図６において、横軸は時間であり、縦軸は印加磁界の強度である。線５１は、Ｓ→Ｎ方向の磁界強度を０ｍＴから１０ｍＴまで上げる（ＵＰする）ことを示す。線５２は、Ｓ→Ｎ方向の磁界強度を１０ｍＴから０ｍＴまで下げる（ＤＯＷＮする）ことを示す。線５３は、Ｓ→Ｎ方向をＮ→Ｓ方向に変え、Ｎ→Ｓ方向の磁界強度を０ｍＴから１０ｍＴまで上げる（ＵＰする）ことを示す。線５４は、Ｎ→Ｓ方向の磁界強度を１０ｍＴから０ｍＴまで下げる（ＤＯＷＮする）ことを示す。以下、図６に示す磁界印加方法を「強磁界印加無し」という。
【００４３】
図７は、比較例及び実施形態２のＭＲ素子に印加する磁界を示すグラフ（その２）である。以下、この図面に基づき説明する。
【００４４】
図７において、横軸は時間であり、縦軸は印加磁界の強度である。線５５は、Ｓ→Ｎ方向の強磁界（例えば１０ｍＴ）を印加することを示す。線５６は、Ｓ→Ｎ方向の強磁界印加後、Ｓ→Ｎ方向の磁界強度を０ｍＴから１０ｍＴまで上げる（ＵＰする）ことを示す。線５７は、Ｓ→Ｎ方向の磁界強度を１０ｍＴから０ｍＴまで下げる（ＤＯＷＮする）ことを示す。線５８は、Ｎ→Ｓ方向の強磁界（例えば１０ｍＴ）を印加することを示す。線５９は、Ｎ→Ｓ方向の強磁界印加後、Ｎ→Ｓ方向の磁界強度を０ｍＴから１０ｍＴまで上げる（ＵＰする）ことを示す。線６０は、Ｎ→Ｓ方向の磁界強度を１０ｍＴから０ｍＴまで下げる（ＤＯＷＮする）ことを示す。以下、図７に示す磁界印加方法を「強磁界印加有り」という。
【００４５】
図８は、比較例のＭＲ素子の印加磁界と出力電圧との関係を示すグラフ（強磁界印加無し）である。以下、図５、図６及び図８に基づき説明する。
【００４６】
図８は、図６に示す強磁界印加無しによる測定値を示しており、横軸の正方向はＳ→Ｎ方向の磁界強度であり、横軸の負方向はＮ→Ｓ方向の磁界強度である。縦軸は、ＭＲ素子４０の出力電圧、すなわちブリッジ回路の中点電位差ΔＶ＝（Ｖ＋）−（Ｖ−）である。
【００４７】
曲線６１はＳ→Ｎ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示し、曲線６２はＳ→Ｎ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）の差は約７ｍＶである。
【００４８】
曲線６３はＮ→Ｓ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示し、曲線６４はＮ→Ｓ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）の差は約７ｍＶである。
【００４９】
以上のように、比較例のＭＲ素子では、Ｓ→Ｎ方向及びＮ→Ｓ方向の両方とも、ＵＰ及びＤＯＷＮによる磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）がある。
【００５０】
図９は、比較例のＭＲ素子の印加磁界と出力電圧との関係を示すグラフ（強磁界印加有り）である。以下、図５、図７及び図９に基づき説明する。
【００５１】
図９は、図７に示す強磁界印加有りによる測定値を示しており、横軸の正方向はＳ→Ｎ方向の磁界強度であり、横軸の負方向はＮ→Ｓ方向の磁界強度である。縦軸は、ＭＲ素子４０の出力電圧、すなわちブリッジ回路の中点電位差ΔＶ＝（Ｖ＋）−（Ｖ−）である。
【００５２】
曲線７１は、Ｓ→Ｎ方向の強磁界（例えば１０ｍＴ）を印加後、Ｓ→Ｎ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示している。曲線７２は、Ｓ→Ｎ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）はほとんど同じである。
【００５３】
曲線７３は、Ｎ→Ｓ方向の強磁界（例えば１０ｍＴ）を印加後、Ｎ→Ｓ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示している。曲線７４は、Ｎ→Ｓ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）はほとんど同じである。
【００５４】
以上のように、比較例のＭＲ素子では、Ｓ→Ｎ方向及びＮ→Ｓ方向の両方とも、ＵＰ及びＤＯＷＮによる磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）はほとんどない。ただし、Ｓ→Ｎ方向とＮ→Ｓ方向とで、磁界強度が０ｍＴときの出力電圧（オフセット電圧）の差が約７ｍＶある。言い替えると、磁界印加方向による磁気センサの感度差がある。
【００５５】
図１０は、実施形態２のＭＲ素子の印加磁界と出力電圧との関係を示すグラフ（強磁界印加無し）である。以下、図２、図６及び図１０に基づき説明する。
【００５６】
図１０は、図６に示す強磁界印加無しによる測定値を示しており、横軸の正方向はＳ→Ｎ方向の磁界強度であり、横軸の負方向はＮ→Ｓ方向の磁界強度である。縦軸は、ＭＲ素子２０の出力電圧、すなわちブリッジ回路の中点電位差ΔＶ＝（Ｖ＋）−（Ｖ−）である。
【００５７】
曲線８１はＳ→Ｎ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示し、曲線８２はＳ→Ｎ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）はほとんど同じである。
【００５８】
曲線８３はＮ→Ｓ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示し、曲線８４はＮ→Ｓ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）はほとんど同じである。
【００５９】
以上のように、実施形態２のＭＲ素子では、Ｓ→Ｎ方向及びＮ→Ｓ方向の両方とも、ＵＰ及びＤＯＷＮによる磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）はほとんどない。その理由は、本実施形態２のＭＲ素子によれば、ＭＲ膜を多重ジグザグ形状にすることにより、比較例と比べて長方形のアスペクト比が小さくなるので、ＭＲ素子のヒステリシスを小さくできるからである。
【００６０】
図１１は、実施形態２のＭＲ素子の印加磁界と出力電圧との関係を示すグラフ（強磁界印加有り）である。以下、図２、図７及び図１１に基づき説明する。
【００６１】
図１１は、図７に示す強磁界印加有りによる測定値を示しており、横軸の正方向はＳ→Ｎ方向の磁界強度であり、横軸の負方向はＮ→Ｓ方向の磁界強度である。縦軸は、ＭＲ素子２０の出力電圧、すなわちブリッジ回路の中点電位差ΔＶ＝（Ｖ＋）−（Ｖ−）である。
【００６２】
曲線９１は、Ｓ→Ｎ方向の強磁界（例えば１０ｍＴ）を印加後、Ｓ→Ｎ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示している。曲線９２は、Ｓ→Ｎ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）はほとんど同じである。
【００６３】
曲線９３は、Ｎ→Ｓ方向の強磁界（例えば１０ｍＴ）を印加後、Ｎ→Ｓ方向の磁界強度を０ｍＴから１０ｍＴまで上げた場合（ＵＰ）の出力電圧の変化を示している。曲線９４は、Ｎ→Ｓ方向の磁界強度を１０ｍＴから０ｍＴまで下げた場合（ＤＯＷＮ）の出力電圧の変化を示している。磁界強度が０ｍＴとき、ＵＰとＤＯＷＮとの出力電圧（オフセット電圧）はほとんど同じである。
【００６４】
以上のように、実施形態２のＭＲ素子では、Ｓ→Ｎ方向及びＮ→Ｓ方向の両方とも、ＵＰ及びＤＯＷＮによる磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）はほとんどない。更に、Ｓ→Ｎ方向とＮ→Ｓ方向とで、磁界強度が０ｍＴときの出力電圧（オフセット電圧）がほとんど同じである。言い替えると、磁界印加方向による磁気センサの感度差がほとんどない。その理由は、本実施形態２のＭＲ素子によれば、ＭＲ膜を多重ジグザグ形状にすることにより、比較例と比べて長方形のアスペクト比が小さくなるので、ＭＲ素子のヒステリシスを小さくできるからである。
【００６５】
次に、本発明について総括する。
【００６６】
本発明は、ＭＲ素子のパターンを三回折り返すことにより、ＭＲ素子の抵抗値を最大化し、消費電流を最小化する磁気センサに関する。また、ＭＲ素子のパターンのアスペクト比（素子長と素子幅の比）をＭＲ素子の特性に合わせて最適化することにより、磁界印加のＵＰ及びＤＯＷＮによる磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）、並びにＮ→Ｓ方向とＳ→Ｎ方向との磁界感度差を、最小化する磁気センサに関する。更に、ＭＲ素子、アンプ回路、コンパレータ回路及びＣ−ＭＯＳ出力回路を備えることにより、外部の磁界強度が感度閾値を超えた場合にＨＩＧＨレベルを出力し、外部の磁界強度が感度閾値より小さい場合にＬＯＷレベルを出力する磁気センサに関する。更にまた、ＭＲ素子とＩＣとを一体化した磁気センサに関する。
【００６７】
本発明の効果は、次のとおりである。新規なＭＲ素子パターンを備えることにより、磁気センサの全体消費電力を小さくする。磁界印加のＵＰ及びＤＯＷＮによるＭＲ素子のオフセット電圧差がほとんどない。磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）もほとんどない。強磁界印加後における、Ｓ→Ｎ方向及びＮ→Ｓ方向の磁界印加方向によるＭＲ素子のオフセット電圧差がほとんどない。強磁界印加後における、磁界印加方向による磁気センサの感度差がほとんどない。ＭＲ素子とＩＣとの一体化により、磁気センサを小型にできるとともに、ＭＲ素子による特性のバラツキも抑えられる。
【００６８】
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【００６９】
上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。
【００７０】
［付記１］基板と、この基板上に設けられたＭＲ膜とを備え、
前記ＭＲ膜は、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有する、
ＭＲ素子
【００７１】
［付記２］付記１記載のＭＲ素子であって、
前記多重は二重であり、
前記直線は複数の形状部を形成し、
それぞれの前記形状部は、互いに平行な複数の長方形がジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続された、
ＭＲ素子
【００７２】
［付記３］付記２記載のＭＲ素子であって、
それぞれの前記長方形は、第一方向に直線状に延びるとともに、前記第一方向に直交する第二方向に互いに平行に配設され、かつ互いに直列に接続され、
それぞれの前記形状部は、前記第一方向に配設され、かつ互いに直列に接続された、
ＭＲ素子。
【００７３】
［付記４］付記２又は３記載のＭＲ素子であって、
前記形状部を三個備えた、
ＭＲ素子。
【００７４】
［付記５］付記２乃至４のいずれか一つに記載のＭＲ素子であって、
前記長方形のアスペクト比が約７である、
ＭＲ素子。
【００７５】
［付記６］付記３乃至５のいずれか一つに記載のＭＲ素子を四個備えたＭＲ素子であって、
四個の前記ＭＲ素子のうちいずれか二個の前記ＭＲ素子における前記第一方向と、残りの二個の前記ＭＲ素子における前記第一方向とが直交する、
ＭＲ素子。
【００７６】
［付記７］付記１乃至６記載のＭＲ素子と、
このＭＲ素子で検出された磁界強度の信号を処理する電子回路と、
を備えた磁気センサ。
【００７７】
［付記８］付記７記載の磁気センサであって、
前記電子回路は集積回路であり、
この集積回路と前記ＭＲ素子とが一体化された、
磁気センサ。
【００７８】
［付記１１］ＭＲ素子パターンを三回折り返すことにより、ＭＲ素子の抵抗値を最大限にし、これにより消費電流を最小化する磁気センサ。
【００７９】
［付記１２］ＭＲ素子パターンのアスペクト比（素子長と素子幅との比）をＭＲ素子の特性に対して最適化することにより、磁界印加のＵＰ及びＤＯＷＮによる磁気センサのヒステリシス（磁気センサのＯＮとＯＦＦとの磁界強度差）を最小化するとともに、Ｎ→Ｓ方向とＳ→Ｎ方向との磁界感度差を最小化する磁気センサ。
【００８０】
［付記１３］付記１１又は１２記載のＭＲ素子、アンプ回路、コンパレータ回路及びＣ−ＭＯＳ出力回路を備え、外部の磁界強度が感度閾値を超えた場合にＨＩＧＨレベルを出力し、外部の磁界強度が感度閾値より小さい場合にＬＯＷレベルを出力する磁気センサ。
【００８１】
［付記１４］付記１３記載の磁気センサであって、ＭＲ素子とＩＣとを一体化した磁気センサ。
【産業上の利用可能性】
【００８２】
本発明は、例えば、水道メータやガスメータの回転検出部、モータのエンコーダなどに利用可能である。
【符号の説明】
【００８３】
１０  ＭＲ素子
１１  基板
１２  ＭＲ膜
１２１，１２２，１２３  形状部
１２ａ  直線
１２ｂ  形状
１２ｃ  長方形
１２ｄ  長辺
１２ｅ  短辺
１２ｆ  間隔
２０  ＭＲ素子
２１，２２，２３，２４  ＭＲ素子
２５  磁界印加方向
２６  電極（ＶＣＣ）
２７  電極（Ｖ−）
２８  電極（ＧＮＤ）
２９  電極（Ｖ＋）
３０  磁気センサ
３１  ＩＣ
３２  アンプ回路
３３  コンパレータ回路
３４  インバータ回路
３５  出力回路
３５１  ＰチャネルＭＯＳＦＥＴ
３５２  ＮチャネルＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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