【誤訳訂正書】
【提出日】平成27年12月16日(2015.12.16)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】００２２
【訂正方法】変更
【訂正の内容】
【００２２】
ＭＣＨ専用インターフェース２７３の概略をここで説明する。図３に示すように、エラー注入システムアドレスレジスタ３０２は、コンピュータシステムの試験ソフトウェアがエラーを注入すべき所望のシステムアドレスをプログラミングできるように設けられている。このようにプログラミングされたアドレスと入力される要求のアドレス３２５とが一致するか否かを検証するためのロジック３１０がさらに設けられている。システムアドレスがエラー注入システムアドレスレジスタ３０２にプログラミングされると、試験ソフトウェアはこの後、このシステムアドレス３２５に対して書き込みを実行することができる。アドレスが一致すると、メモリ３５０の当該位置へのエラー（例えば、データ３３３）の入力がトリガされるとしてよい。エラーの種類（修正される、または、修正されない）は、どの複数のビットがエラーを含むかを制御するエラー注入マスクレジスタ３３０のソフトウェアプログラミングによって選択されるとしてよい。一例として、ＭＣＨ専用インターフェース２７３は、メモリ２３２に対応付けられているコンピュータシステム２００の処理要素２７０のＭＣＨ２７２と共に利用されるとしてよいが、理解されるように、任意のコンピュータシステムで利用され得る。例えば、本発明の実施形態は、図１のコンピュータシステム１００で実現されるとしてよい。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
このため、エラー注入システムアドレスがレジスタ３０２にプログラミングされると、試験ソフトウェアはこの後、システムアドレス３２５への書き込みを実行することができ、判断ロジックブロック３１０によってアドレスが一致すると判断されると、決定ブロック３１０は、エラー注入マスクレジスタ３３０を通して、当該位置へと注入すべきエラー注入信号３１２をトリガすることができる。エラーの種類（修正される、または、修正されない）は、エラーを含むビットを制御するエラー注入マスクレジスタ３３０のデータマスクレジスタを予めプログラミングする試験ソフトウェアによって選択され得る。図３から分かるように、データエラー３３３は、試験のために、メモリ３５０へとデータバッファ３４０を介して供給され得る。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
このようにして、上述した構造および方法によると、コンピュータシステム２００の試験ソフトウェアによってソフトウェアの問題を検出して修正するべく、メモリエラー３３３（修正される、または、修正されない）をメモリ３５０に注入することができるようになる。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００３０
【訂正方法】変更
【訂正の内容】
【００３０】
しかし、メカニズムが準備されており、アクセスの対象がアドレスＸである場合（例えば、ロジックブロック３１０によって判断される）、エラー注入マスク３３０が適用されるとしてよい（サークル４３０）。この場合、データ３３３はエラー４３４と共にメモリ３５０に書き込まれる。上述したように、エラーの種類（修正される、または、修正されない）は、どのビットがエラーを含むかを制御するエラー注入マスクレジスタ３３０のデータマスクレジスタを予めプログラミングする試験ソフトウェアによって選択することができる。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００３２
【訂正方法】変更
【訂正の内容】
【００３２】
このように、上述した構造および方法によれば、コンピュータシステムの試験ソフトウェアによってソフトウェアの問題を検出して修正するべくメモリへのメモリエラー（修正される、または、修正されない）の注入が可能になる。さらに、上述した専用インターフェースおよびソフトウェア方法の実施形態は、ソフトウェアベンダー、例えば、オペレーティングシステムベンダーおよび仮想マシンマネジメントベンダー、そして、ＯＥＭ（相手先商標製品製造者）によるエラー注入要件を満たすために用いられるとしてよい。上述した本発明では、試験のためにメモリにエラーを注入するように特別に構成された簡単なインターフェースが提供される。具体的には、上記の方法によると、検出および修正を目的としてメモリエラー（修正される、および／または、修正されない）の注入が可能になる。基本的には、上述した構造および方法は、メモリへの真のエラー注入を可能とし、エラー修復フローの開発および評価を可能とする。
【誤訳訂正６】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
メモリにエラーを注入する装置であって、
システムアドレスを記憶するエラー注入システムアドレスレジスタと、
前記エラー注入システムアドレスレジスタの出力に結合されているエラー注入マスクレジスタと、
前記メモリへデータを供給するデータバッファと
を備え、
前記システムアドレスが、入力される書き込みアドレスに一致する場合、前記エラー注入マスクレジスタは、前記データバッファを介して前記メモリに、複数のビットについてプログラミングされた前記エラーを出力する
装置。
【請求項２】
プロセッサのメモリコントロールハブ（ＭＣＨ）のコンポーネントである請求項１に記載の装置。
【請求項３】
前記エラーは、修正されるエラーまたは修正されないエラーのうち少なくとも１つを含む請求項１または２に記載の装置。
【請求項４】
前記エラー注入システムアドレスレジスタに結合されているロックメカニズムをさらに備え、
前記ロックメカニズムは、前記エラー注入システムアドレスレジスタをロックするか、または、前記エラー注入システムアドレスレジスタのロックを解除して、前記エラー注入マスクレジスタが前記メモリに対して前記エラーを出力できるようにするか、または、前記メモリに前記エラーを出力できないようにする請求項１から３の何れか１項に記載の装置。
【請求項５】
前記ロックメカニズムはさらに、前記エラー注入システムアドレスレジスタの有効ビットを有する請求項４に記載の装置。
【請求項６】
ロジックブロックをさらに備え、
前記ロジックブロックは、エラー注入信号を前記エラー注入マスクレジスタに送信し、前記エラー注入マスクレジスタが前記エラーを前記メモリに出力する請求項４または５に記載の装置。
【請求項７】
前記ロックメカニズムのロックが解除され、前記システムアドレスが前記入力される書き込みアドレスに一致する場合、前記ロジックブロックは、前記エラー注入信号を前記エラー注入マスクレジスタに送信する請求項６に記載の装置。
【請求項８】
メモリと、
命令を処理するプロセッサと、
前記メモリにエラーを注入する専用インターフェースを有するメモリコントロールハブ（ＭＣＨ）と
を備え、
前記専用インターフェースは、
システムアドレスを記憶するエラー注入システムアドレスレジスタと、
前記エラー注入システムアドレスレジスタの出力に結合されているエラー注入マスクレジスタと、
前記メモリへデータを供給するデータバッファと
を有し、
前記システムアドレスが、入力される書き込みアドレスに一致する場合、前記エラー注入マスクレジスタは前記データバッファを介して、複数のビットについてプログラミングされた前記エラーを前記メモリに出力するコンピュータシステム。
【請求項９】
前記エラーは、修正されるエラーまたは修正されないエラーのうち少なくとも１つを含む
請求項８に記載のコンピュータシステム。
【請求項１０】
前記エラー注入システムアドレスレジスタに結合されているロックメカニズムをさらに備え、
前記ロックメカニズムは、前記エラー注入システムアドレスレジスタをロックするか、または、前記エラー注入システムアドレスレジスタのロックを解除して、前記エラー注入マスクレジスタが前記メモリに前記エラーを出力できるようにするか、または、前記メモリに前記エラーを出力できないようにする請求項８または９に記載のコンピュータシステム。
【請求項１１】
前記ロックメカニズムはさらに、前記エラー注入システムアドレスレジスタの有効ビットを有する請求項１０に記載のコンピュータシステム。
【請求項１２】
ロジックブロックをさらに備え、
前記ロジックブロックは、エラー注入信号を前記エラー注入マスクレジスタに送信して、前記エラー注入マスクレジスタが前記エラーを前記メモリに出力する請求項１０または１１に記載のコンピュータシステム。
【請求項１３】
前記ロックメカニズムのロックが解除されており、前記システムアドレスが前記入力される書き込みアドレスに一致する場合、前記ロジックブロックは、前記エラー注入マスクレジスタに前記エラー注入信号を送信する請求項１２に記載のコンピュータシステム。
【請求項１４】
メモリにエラーを注入する方法であって、
エラー注入システムアドレスレジスタにおいて試験ソフトウェアからシステムアドレスを受信する段階と、
前記エラー注入システムアドレスレジスタの前記システムアドレスが、入力される書き込みアドレスに一致するか否かを判断する段階と、
前記システムアドレスが、前記入力される書き込みアドレスに一致する場合、前記エラー注入システムアドレスレジスタの出力に結合されているエラー注入マスクレジスタに対し、データバッファを介して前記メモリに、複数のビットについてプログラミングされた前記エラーを出力するよう命令する段階と
を備える方法。
【請求項１５】
前記エラーを前記エラー注入マスクレジスタに予めプログラミングする段階をさらに備える請求項１４に記載の方法。
【請求項１６】
前記エラーは、修正されるエラーまたは修正されないエラーのうち少なくとも１つを含む請求項１５に記載の方法。
【請求項１７】
ロックメカニズムは、前記エラー注入システムアドレスレジスタに結合されており、
前記ロックメカニズムは、前記エラー注入システムアドレスレジスタをロックするか、または、前記エラー注入システムアドレスレジスタのロックを解除して、前記エラー注入マスクレジスタが前記メモリに前記エラーを出力できるようにするか、または、前記エラーを前記メモリに出力できないようにする請求項１４から１６の何れか１項に記載の方法。
【請求項１８】
前記ロックメカニズムはさらに、前記エラー注入システムアドレスレジスタの有効ビットを有する請求項１７に記載の方法。