【手続補正書】
【提出日】平成28年8月23日(2016.8.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
本発明はいくつかの実施形態に関して記載されているが、当業者であれば、前述した明細書を読み、図面を検討すれば、さまざまな変形、追加、置換、およびその均等物を実現するであろうことが認識されるだろう。したがって、本発明は、そのようなすべての変形、追加、置換、および均等物を、本発明の精神および範囲内にあるものとして含むことが意図されている。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
［項目１］
第１のデータ通信バスに対する第１のデータバスビットサイズおよび第１のクロック周波数に従ったデータ送受信のための第１のデータインタフェースと、
前記第１のデータバスビットサイズおよび前記第１のクロック周波数に従ったデータ通信のために前記第１のデータインタフェースと接続された複数のアービトレーションモジュールと、
前記第１のデータバスビットサイズおよび前記第１のクロック周波数に従ったデータ通信のために前記複数のアービトレーションモジュールと接続された複数のメモリバンクであって、前記複数のメモリバンクの各々が、データ通信のために前記複数のアービトレーションモジュールのうちのそれぞれ異なるアービトレーションモジュールと接続される、複数のメモリバンクと、
第２のデータ通信バスに対する第２のデータバスビットサイズおよび第２のクロック周波数に従ったデータ送受信のための第２のデータインタフェースであって、前記第２のデータバスビットサイズは、前記第１のデータバスビットサイズの整数倍であり、前記第１のクロック周波数は、前記第２のクロック周波数の整数倍である、第２のデータインタフェースと、
前記第２のデータバスビットサイズおよび前記第２のクロック周波数に従ったデータ通信のために前記第２のデータインタフェースと接続されたチャネライザモジュールであって、前記チャネライザモジュールはさらに、前記第１のデータバスビットサイズおよび第１のクロック周波数に従ったデータ通信のために前記複数のアービトレーションモジュールと接続されるチャネライザモジュールとを備え、
前記チャネライザモジュールは、
ａ）格納動作中に、前記第２のデータインタフェースから受信したデータを、前記第２のデータバスビットサイズから、前記第１のデータバスビットサイズの複数個のデータセグメントに分割し、
ｂ）前記格納動作中に、前記第１のデータバスビットサイズのデータセグメントを、それぞれのデータチャネルに沿って、前記複数のアービトレーションモジュールのうちの対応するアービトレーションモジュールを経由して、前記複数のメモリバンクのうちの指定されたメモリバンクへ前記第１のクロック周波数に従って送信し、
ｃ）ロード動作中に、前記複数のアービトレーションモジュールのうちの対応するアービトレーションモジュールを経由して、前記複数のメモリバンクのうちの指定されたメモリバンクから前記第１のデータバスビットサイズおよび第１のクロック周波数に従ってデータを受信し、
ｄ）前記ロード動作中に、前記複数のメモリバンクから受信したデータを、前記第２のデータバスビットサイズへ結合し、前記結合された第２のデータバスビットサイズのデータを前記第２のクロック周波数に従って前記第２のデータインタフェースへ送信する
ように規定されている
メモリアクセス制御モジュール。
［項目２］
前記第１のデータ通信バスは、データ通信のためにコンピュータプロセッサと接続され、前記第２のデータ通信バスは、データ通信のためにシステムバスマスタと接続された、項目１に記載されたメモリアクセス制御モジュール。
［項目３］
前記第１のデータバスビットサイズは３２ビットであり、前記第２のデータバスビットサイズは６４ビットである、項目１に記載されたメモリアクセス制御モジュール。
［項目４］
前記第２のデータバスビットサイズは、前記第１のデータバスビットサイズの２倍である、項目１に記載されたメモリアクセス制御モジュール。
［項目５］
前記第１のクロック周波数は、前記第２のクロック周波数の２倍である、項目４に記載されたメモリアクセス制御モジュール。
［項目６］
前記第１のデータインタフェースと前記複数のアービトレーションモジュールとの間に接続された第１のデコーダをさらに備えており、
前記第１のデコーダは、メモリアクセス要求が向けられているメモリアドレスを決定するように規定され、
前記第１のデコーダは、、前記複数のアービトレーションモジュールのうちの、前記複数のメモリバンクのうちの前記決定されたメモリアドレスを含むメモリバンクに接続されるアービトレーションモジュールに前記メモリアクセス要求を向けるように規定されている、項目１に記載されたメモリアクセス制御モジュール。
［項目７］
前記第１のデータバスビットサイズのデータセグメントの数は、前記第２のデータバスビットサイズが前記第１のデータバスビットサイズよりも大きくなる整数倍の値に等しく、
前記データチャネルの数は、前記第２のデータバスビットサイズが前記第１のデータバスビットサイズよりも大きくなる整数倍の値に等しい、項目１に記載されたメモリアクセス制御モジュール。
［項目８］
各データチャネルは、前記複数のメモリバンクの一部分にアクセスするために接続され、前記複数のメモリバンクの各々が、前記データチャネルのうちの１つによってアクセス可能である、項目７に記載されたメモリアクセス制御モジュール。
［項目９］
各データチャネルは、メモリアクセス要求が向けられているメモリアドレスを決定するように規定されたチャネルデコーダを含み、
前記チャネルデコーダは、前記複数のアービトレーションモジュールのうちの１つのアービトレーションモジュールであって、前記複数のメモリバンクのうちの前記決定されたメモリアドレスを含むメモリバンクに接続されたアービトレーションモジュールに前記メモリアクセス要求を向けるように規定されている、項目８に記載されたメモリアクセス制御モジュール。
［項目１０］
前記複数のアービトレーションモジュールの数は４つであり、前記複数のメモリバンクの数は４つであり、前記データチャネルの数は２つであり、前記第２のデータバスビットサイズは、前記第１のデータバスビットサイズの２倍であり、前記第１のクロック周波数は、前記第２のクロック周波数の２倍である、項目１に記載されたメモリアクセス制御モジュール。
［項目１１］
メモリへのアクセスを制御する方法であって、
第１のデータバスビットサイズおよび第１のクロック周波数に従って、第１のデータインタフェースから第１のメモリアクセス要求を受信することと、
前記第１のデータバスビットサイズおよび前記第１のクロック周波数に従って、前記第１のメモリアクセス要求によって指定されたメモリバンクを担当するアービトレーションモジュールに前記第１のメモリアクセス要求を送信することと、
第２のデータバスビットサイズおよび第２のクロック周波数に従って、第２のデータインタフェースから、データ格納要求である第２のメモリアクセス要求を受信することと、
前記第２のデータバスビットサイズの前記第２のメモリアクセス要求を、前記第１のデータバスビットサイズのデータセグメントへ分割することと、
前記第１のクロック周波数に従って、前記第１のデータバスビットサイズのデータセグメントによってアドレスされたメモリバンクを担当するアービトレーションモジュールへ前記第１のデータバスビットサイズの各データセグメントを送信することと、
を備えており、
前記第２のデータバスビットサイズは前記第１のデータバスビットサイズの整数倍であり、
前記第１のクロック周波数は前記第２のクロック周波数の整数倍である、
ことを特徴とする方法。
［項目１２］
前記第２のメモリアクセス要求の前記データセグメントに比べて前記第１のメモリアクセス要求に対してより高いアクセス優先度を与えるように、前記アービトレーションモジュールを動作させること、をさらに備える項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１３］
前記第２のデータバスビットサイズおよび前記第２のクロック周波数に従って、前記第２のデータインタフェースからデータロード要求である第３のメモリアクセス要求を受信することと、
前記第１のデータバスビットサイズおよび第１のクロック周波数に従って、前記第３のメモリアクセス要求によって指定されたデータを複数のメモリバンクから、対応する複数のアービトレーションモジュールを経由して取得することと、
前記複数のメモリバンクから受信した前記データを、前記第２のデータバスビットサイズとなるように結合することと、
前記結合された第２のデータバスビットサイズのデータを、前記第２のクロック周波数に従って前記第２のデータインタフェースへ送信することと、
をさらに備える項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１４］
前記第１のデータインタフェースは、コンピュータプロセッサと接続され、
前記第２のデータインタフェースは、システムバスマスタと接続されている、項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１５］
前記第１のデータバスビットサイズは３２ビットであり、前記第２のデータバスビットサイズは６４ビットである、項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１６］
前記第２のデータバスビットサイズは、前記第１のデータバスビットサイズの２倍である、項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１７］
前記第１のクロック周波数は、前記第２のクロック周波数の２倍である、項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１８］
前記第１のデータバスビットサイズの各データセグメントは、それぞれ異なるデータチャネルを介して、前記指定されたメモリバンクを担当するアービトレーションモジュールへ送信される、項目１１に記載されたメモリへのアクセスを制御する方法。
［項目１９］
各データチャネルは、それぞれ異なるメモリバンクのグループと通信する、項目１８に記載されたメモリへのアクセスを制御する方法。
［項目２０］
前記メモリは、４つのアービトレーションモジュールと４つのメモリバンクを含み、前記データチャネルの数は２つであり、前記第２のデータバスビットサイズは、前記第１のデータバスビットサイズの２倍であり、前記第１のクロック周波数は、前記第２のクロック周波数の２倍である、項目１８に記載されたメモリへのアクセスを制御する方法。