(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体層にイオン注入することで、所望の不純物濃度を有する不純物層を形成してなる炭化珪素半導体装置の製造方法において、
前記所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程と、
熱処理温度にて、前記低濃度イオン注入によって注入されたイオン種を活性化させる熱処理工程とを有し、
前記低濃度イオン注入工程と前記熱処理工程とを繰り返し行うことによって前記所望の濃度を有する不純物層を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板（１）の主表面上に、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所望の不純物濃度を有する不純物層として、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層および前記ベース領域の上部にチャネル形成領域となる表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅く、前記表面チャネル層を介して前記半導体層と接続される第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層をチャネル領域として、少なくも該表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ソース領域及び前記ベース領域と接触するソース電極（１０）を形成する工程と、
前記半導体基板のうち前記主表面とは反対側に形成されたドレイン電極（１１）を形成する工程と、を備えた炭化珪素半導体装置の製造方法において、
前記ベース領域を形成する工程は、
前記半導体層の表層部に、前記所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程と、
熱処理温度にて、前記低濃度イオン注入によって注入されたイオン種を活性化させる熱処理工程とを有し、
前記低濃度イオン注入工程と前記熱処理工程とを繰り返し行うことによって前記所望の濃度を有する不純物層を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
前記熱処理工程は、
前記低濃度イオン注入工程を終えた後に、熱処理温度を所定温度に昇温する工程と、
前記所定温度を所定時間保持する工程と、
前記低濃度イオン注入工程を行う温度に降温する工程とからなることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
炭化珪素からなる半導体層にイオン注入することで、所望の不純物濃度を有する不純物層を形成してなる炭化珪素半導体装置の製造方法において、
熱処理温度にて注入されたイオン種を活性化させつつ、前記所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板（１）の主表面上に、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所望の不純物濃度を有する不純物層として、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層および前記ベース領域の上部にチャネル形成領域となる表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅く、前記表面チャネル層を介して前記半導体層と接続される第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層をチャネル領域として、少なくも該表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ソース領域及び前記ベース領域と接触するソース電極（１０）を形成する工程と、
前記半導体基板のうち前記主表面とは反対側に形成されたドレイン電極（１１）を形成する工程と、を備えた炭化珪素半導体装置の製造方法において、
前記ベース領域を形成する工程は、熱処理温度にて注入されたイオン種を活性化させつつ、前記半導体層の表層部に、前記所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記低濃度イオン注入工程では、ドーズ量を１×１０14ｃｍ-2以下としていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記熱処理工程では、前記熱処理温度を１０００℃以上にしているとを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置の製造方法
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
近年、低いオン抵抗を有し、高温動作可能なパワーデバイスがハイブリッドカー（ＨＥＶ）や電気自動車（ＥＶ）用のインバータとして切望されており、その有望なパワーデバイスとして炭化珪素（ＳｉＣ）を用いたものが研究・開発されている。
【０００３】
炭化珪素を用いてパワーデバイスを製造する場合、炭化珪素中の不純物拡散係数が小さいために、熱拡散による不純物層形成が困難である。従って、多くの場合、イオン注入法によって炭化珪素中に不純物をドーピングし、不純物層を形成する技術が一般化している。
【０００４】
【発明が解決しようとする課題】
しかしながら、炭化珪素に注入されたイオン種の活性化率が極めて低く（例えば窒素の場合には活性化率が１０％以下、ボロンの場合には活性化率が５％以下）、イオン注入によって形成した不純物層の抵抗率が高くなるという問題がある。活性化率向上の為には、１０００℃以上での高温イオン注入法、１５００℃以上での高温熱処理が有効であるとの報告があるが、活性化率は上記の域をでないものである。
【０００５】
また、炭化珪素の場合、シリコンに比してイオン種の拡散係数が２桁程度小さいため、熱拡散工程によるデバイス作製が困難であり、例えば１μｍ程度の深さの不純物層を形成するために５００ｋｅＶ以上という高エネルギーのイオン注入が必要となり、このように高エネルギーのイオン注入を行える装置が必要になるという問題があった。
【０００６】
本発明は上記点に鑑みて成され、炭化珪素半導体にイオン注入によって不純物層を形成するに際し、拡散係数が高くでき、かつ活性化率を高くすることができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程と、熱処理温度にて、低濃度イオン注入によって注入されたイオン種を活性化させる熱処理工程とを有し、低濃度イオン注入工程と熱処理工程とを繰り返し行うことによって所望の濃度を有する不純物層を形成することを特徴としている。
【０００８】
このように、低濃度のイオン注入を行ったのち、熱処理を行うと、一度に高濃度のイオン注入を行って不純物層を形成する場合に比して、注入されたイオン種が拡散するときの拡散係数を高くすることができ、さらにイオン種の活性化率を高くすることができる。
請求項２に記載の発明においては、ベース領域（３ａ、３ｂ）を形成する工程は、半導体層の表層部に、所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程と、熱処理温度にて、低濃度イオン注入によって注入されたイオン種を活性化させる熱処理工程とを有し、低濃度イオン注入工程と熱処理工程とを繰り返し行うことによって所望の濃度を有する不純物層を形成することを特徴としている。
【０００９】
低濃度イオン注入及び熱処理によって、拡散係数が高く、かつ活性化率が高くできるため、接合深さが深いベース領域を形成する工程を低濃度のイオン注入及び熱処理で行えば、低エネルギーのイオン注入で接合深さを深くできる。
具体的には、請求項３に示すように、熱処理工程は、低濃度イオン注入工程を終えた後に、熱処理温度を所定温度に昇温する工程と、所定温度を所定時間保持する工程と、低濃度イオン注入工程を行う温度に降温する工程とすることができる。
【００１０】
請求項４に記載の発明においては、熱処理温度にて注入されたイオン種を活性化させつつ、所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行う工程を有することを特徴としている。
このように、熱処理温度下において、低濃度のイオン注入を行うようにして、低濃度のイオン注入が行われるごとにそのまま熱処理が行われるようにしても請求項１と同様の効果が得られる。
【００１１】
また、請求項５に示すように、ベース領域（３ａ、３ｂ）を形成する工程を、熱処理温度にて注入されたイオン種を活性化させつつ、半導体層の表層部に、所望の不純物濃度よりも低い不純物濃度となる低濃度イオン注入を行うようにすれば、低エネルギーのイオン注入によって接合深さを深くできるため、好適である。
【００１２】
なお、低濃度イオン注入は、具体的には、請求項６に示すように、ドーズ量を１×１０14ｃｍ-2以下とすることができる。
また、熱処理工程における熱処理温度は、具体的には、請求項７に示すように、１０００℃以上にしている。
【００１３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本発明の一実施形態を適用した製造したノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴの断面図を図１に示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。以下、図１に基づいてプレーナ型ＭＯＳＦＥＴの構成について説明する。
【００１４】
ｎ+ 型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導体基板（以下、ｎ+ 型半導体基板という）１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【００１５】
本実施形態では、ｎ+ 型半導体基板１およびｎ- 型エピ層２の上面を（０００１）Ｓｉ面としている。但し、ｎ+ 型半導体基板１およびｎ- 型エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ、完全にらせん転位の無い結晶が得られる。
【００１６】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型ベース領域３ａおよびｐ- 型ベース領域３ｂが離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【００１７】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ型ＳｉＣ層５が配置されている。このｎ型ＳｉＣ層５は、ｎ- 型層５ａとｎ+ 型層５ｂによって構成されている。そして、ｎ- 型層５ａがデバイスの動作時にデバイス表面においてチャネル形成層として機能する。また、チャネル形成層として機能しない部分を高濃度なｎ+ 型層５ｂとしているため、この部分における抵抗値を低くでき、オン抵抗の低減を図っている。以下、ｎ型ＳｉＣ層５を表面チャネル層という。
【００１８】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート酸化膜（ゲート絶縁膜）７が備えられている。
【００１９】
さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されている。このポリシリコンゲート電極８は、ＬＴＯ（Ｌｏｗ  ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）膜よりなる絶縁膜９にて覆われている。その上にはｐ- 型ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂと電気的に接続されたソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００２０】
なお、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域に重ならない部分に形成されており、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ- 型エピ層２における厚さが薄くなり（ｎ+ 型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウン（以下、ブレークダウンと略す）し易くなる。なお、ディープベース層３０ａ、３０ｂはｎ+ 型ソース領域４ａ、４ｂと重ならないように形成しているため、寄生ＮＰＮトランジスタを動作させにくくすることができる。
【００２１】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図５を用いて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２２】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてボロン（若しくはアルミニウム）をイオン注入することで、ｐ- 型ベース領域３ａ、３ｂを形成する。
具体的には、まず、温度を７００℃、加速度電圧を１００ｋｅＶとした上で、ドーズ量を１×１０14ｃｍ-2として、ボロンをイオン注入する。このイオン注入の後、基板温度を１３００℃に上昇して３０分間の熱処理を行う。そして、基板温度を７００℃に降温する。
【００２３】
続いて、上記と同様に、上記条件でイオン注入を行たのち、基板温度を１３００℃以上に上昇させて３０分間の熱処理を行い、その後基板温度を７００℃に降温する。
そして、このようなイオン注入及び熱処理を繰り返し、上記ｐ- 型ベース領域３ａ、３ｂが所望のドーズ量となるようにする。例えば、１０回の繰り返しにより１×１０15ｃｍ-2となり拡散長を１μｍとなるように制御することにより、１×１０19ｃｍ-3の濃度でドーピングができる。また、加速度電圧を５０ｋｅＶ、１００ｋｅＶ、２００ｋｅＶ、４００ｋｅＶと変えた上で、上記イオン注入法を繰り返すことにより、より正確な位置に正確な濃度の不純物層を形成できる。
【００２４】
これにより、所望の不純物濃度を有するｐ- 型ベース領域３ａ、３ｂが形成される。
ここで、低濃度のイオン注入を行った後に、熱処理を行った場合について説明する。
低濃度のイオン注入を行い熱処理を行った場合、高濃度のイオン注入を行って熱処理を行った場合に比して、熱拡散における拡散係数が高くなり、活性化率も高くなることが判った。
【００２５】
このような現象が生じる具体的な理由は解明されていないが、本発明者らの検討によると、例えば拡散係数が高くなる理由の１つとして、高濃度のイオン注入を行った場合、多数の結晶欠陥が形成されるため熱拡散係数が小さくなると考えられる。
例えば、ドーズ量を１×１０14ｃｍ-2とした低濃度のイオン注入でベース領域３ａ、３ｂを形成した場合には、ドーズ量を１×１０15ｃｍ-2とした場合に比して結晶欠陥を数桁少なくすることができるのである。
【００２６】
また、もう１つの理由として、高濃度のイオン注入を行った場合には、注入されたイオン種の密度が高すぎて、熱拡散時に近傍のイオン種が邪魔になって拡散できないということが考えられる。
この様子を図５（ａ）、（ｂ）に示す比較図に基づいて説明する。図５（ａ）は炭化珪素半導体基板５０に低濃度（ドーズ量：１×１０14ｃｍ-2）のイオン注入を行い、さらに１３００℃で３０分間の熱処理を行うという工程を４回行った場合を示し、（ｂ）は炭化珪素半導体基板５０に高濃度（ドーズ量：１×１０15ｃｍ-2）のイオン注入を行い、さらに１７００℃で１時間の熱処理を行った場合を示している。なお、図５（ａ）、（ｂ）の紙面右側に示す特性図は炭化珪素半導体基板５０の深さに対するドーパント濃度を示しており、図５（ａ）において示されている数字は何回目のイオン注入かを示している。
【００２７】
これらの図からも判るように、低濃度のイオン注入を行った後に熱処理を行った場合には、注入されたイオン種が十分に熱拡散して不純物層５１が広がっており、高濃度のイオン注入を行った後に熱処理を行った場合には、ほとんど熱拡散していず不純物層５１が広がっていない。
例えば５０ｋｅＶ程度の低エネルギーのイオン注入を行った場合に、１３００℃で３０分程度の熱処理を行ったところ、１μｍ程度の深さまで不純物が熱拡散した。このように、低濃度のイオン注入を行ったのち熱処理層を行うと、広範囲領域への不純物のドーピングが可能となる。
【００２８】
また、イオン注入初期のイオン種濃度が低い場合には、格子置換されたイオン種が形成する不純物準位が浅く形成される。例えば、ボロンの場合には３００ｍｅＶに形成される。このため、低濃度のイオン注入を行った場合には活性化率が非常に向上されるといえる。
このように、低濃度のイオン注入を行う工程及び熱処理を行う工程を繰り返すことで、一度の高濃度のイオン注入によってベース領域３ａ、３ｂを形成する場合に比して拡散係数や活性化率を高くすることができる。
【００２９】
そして、このような低濃度のイオン注入によると、低エネルギーのイオン注入によってベース領域３ａ、３ｂを形成することができる。つまり、一度のイオン注入によって接合深さが深いベース領域３ａ、３ｂを形成するためには、高エネルギーのイオン注入が行えるイオン注入装置が必要とされ、コスト的な問題があるがこのような問題を解消することができる。
【００３０】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、基板１の上面から窒素をイオン注入して、ｎ- 型エピ層２の表層部及びｐ- 型ベース領域３ａ、３ｂの表面部（表層部）に表面チャネル層５を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０15ｃｍ-2としている。これにより、表面チャネル層５は、ｐ- 型ベース領域３ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄いｎ- 型層５ａとして形成され、ｎ- 型エピ層２の表面部ではｎ型の不純物濃度が濃いｎ+ 型層５ｂとして形成される。従って、不純物濃度が高くなったｎ+ 型層５ｂによってオン抵抗が低減される。
【００３１】
また、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は、ゲート電極８に電圧を印加していない時におけるｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量と、ゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようになっている。
【００３２】
具体的には、ｐ- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧によって決定され、ゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート絶縁膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３３】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３４】
なお、本実施形態では、不純物濃度が低いものでｐ- 型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ- 型ベース領域３ａ、３ｂや表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３５】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３６】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０15ｃｍ-2としている。
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００３７】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてボロンをイオン注入し、ディープベース層３０ａ、３０ｂを形成する。
このとき、上述したｐ- 型ベース領域を形成するときと同様に、まず、温度を７００℃、加速度電圧を４００ｋｅＶとした上で、ドーズ量が１×１０14ｃｍ-2の条件でボロンをイオン注入したのち、基板温度を１３００℃に上昇して３０分間の熱処理を行い、さらに基板温度を７００℃に降温するというイオン注入工程を繰り返して、所望の不純物濃度になるようにディープベース層３０ａ、３０ｂを形成する。
【００３８】
このとき、加速度電圧を４００ｋｅＶとすることにより、注入深さは０．５〜１μｍ程度となり、上記繰り返しイオン注入法によって注入されたイオン種を拡散させることで、ディープベース層３０ａ、３０ｂとｎ- 型エピ層２との接合位置は１．５〜２μｍとすることできる。
これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａ、３０ｂが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００３９】
このように、接合深さが深くなるディープベース層３０ａ、３０ｂを、低濃度のイオン注入及び熱処理を繰り返すことで形成することにより、ベース領域３ａ、３ｂを形成するときと同様の効果が得られる。
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板上にウェット酸化によってゲート酸化膜（ゲート絶縁膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００４０】
その後、ゲート酸化膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００４１】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００４２】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ポリシリコンゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ポリシリコンゲート電極８に電圧を印加することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４３】
つまり、ポリシリコンゲート電極８の仕事関数を第１の仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４４】
また、オフ状態において、空乏領域は、ｐ- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からポリシリコンゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４５】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態では、接合深さが深くなるベース領域３ａ、３ｂやディープベース層３０ａ、３０ｂを低濃度のイオン注入及び熱処理工程を施すことによって形成したが、イオン注入によって不純物層を形成する場合、例えば表面チャネル層５やソース領域４ａ、４ｂを形成する場合にも、このような低濃度のイオン注入及び熱処理工程によって形成することができる。
【００４６】
また、上記低濃度イオン注入及び熱処理工程は、基板温度を１３００℃に保持したままイオン注入を断続的に行うことによって行ってもよい。
さらに、イオン注入速度（電流量）を低速として、イオン注入と同時に熱処理を行っても、上記と同様の効果が得られる。
例えば、１００ｋｅＶ電圧において、１×１０14ｃｍ-2を５分間で実施している場合では、その後のアニール時間３０分を含めて３５分間の工程にて所望の濃度の不純物層を形成することができるのであるが、この場合に対してドーズ量を１／７程度に減少させ、３×１０13ｃｍ-2の条件にて３５分間でイオン注入を行うようにしても、同様の効果が得られる。このように、ドーズ量を減少させイオン注入量を小さくするようにした場合、結晶欠陥をさらに少なくすることができる。また、昇温、降温工程を省くことができ、短時間で有効に所望の濃度の不純物層を形成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】イオン注入における熱拡散の様子を示す図であり、（ａ）は低濃度イオン注入の場合を示す図であり、（ｂ）は高濃度イオン注入の場合を示す図である。
【符号の説明】
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ…ｐ- 型ベース領域、
４ａ、４ｂ…ｎ+ 型ソース領域、５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ- 型層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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