(57)【要約】【課題】チップレイアウト設計の初期段階で歩留り予測を行うことで、設計工数や設計期間の増大を回避する。【解決手段】フロアプランによって得られる情報に基づいて、配線層毎のチャネル使用量を算出する第１処理（１４）と、上記配線層毎のチャネル使用量に基づいて、チップの配線チャネル使用率を算出する第２処理（１５）と、上記配線チャネル使用率に基づいて、欠陥サイズに対する致命欠陥確率を算出する第３処理（１６）とを演算処理装置に実行させる。さらに、上記歩留り推定方法は、上記致命欠陥確率を用いて致命率を算出する第４処理（１８）と、上記第４処理で得られた致命率に基づいて歩留りを算出する第５処理（１９）とを上記演算処理装置に実行させる。チップレイアウト設計の初期段階で歩留り予測を行うことができるので、歩留りを考慮したレイアウト設計ができるようになり、設計工数や設計期間の増大を回避することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路のフロアプランによって得られる情報に基づいて、配線層毎のチャネル使用量を算出する第１処理と、
上記配線層毎のチャネル使用量に基づいて、チップの配線チャネル使用率を算出する第２処理と、
上記配線チャネル使用率に基づいて、欠陥サイズに対する致命欠陥確率を算出する第３処理と、
上記致命欠陥確率を用いて致命率を算出する第４処理と、
上記第４処理で得られた致命率に基づいて歩留りを算出する第５処理と、を演算処理装置に実行させる、半導体集積回路の歩留り推定方法。
【請求項２】
上記第１処理は、対象品種のチップ内の配線可能な総チャネル長を算出する第６処理と、
対象品種のセル内で持つ配線の総チャネル使用量を算出する第７処理と、
対象品種の電源線の総チャネル使用量を算出する第８処理と、
対象品種の信号配線の総チャネル使用量を算出する第９処理と、を含む請求項１記載の、半導体集積回路の歩留り推定方法。
【請求項３】
上記第３処理は、配線チャネル使用率に対応する傾きを持つ一次式で近似する処理を含む請求項２記載の、半導体集積回路の歩留り推定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の歩留り推定方法、さらにはチップレイアウト設計の初期段階で歩留り予測を行うための技術に関する。
【背景技術】
【０００２】
特許文献１には、歩留り予測対象製品の品種特徴量から平均致命率を算出し、予測対象製品の製造途中に、精度よく歩留りを予測するための技術が記載されている。それによれば、品種特徴量取得処理というステップが設けられ、この品種特徴量取得処理において品種特徴量管理テーブルを参照して致命欠陥確率が計算されるようになっている。
【０００３】
特許文献２には、不良部分の救済のための救済回路を備える半導体メモリデバイスについて、発生する不良の種類によって救済が可能かどうかを考慮しながらモンテカルロ法を用いて歩留り予測が可能な歩留り予測システムが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６６７１１号公報
【特許文献２】特開２００２−１００５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の対象チップの歩留り予測は、製造歩留りとの相関を取ることを目的として、チップレイアウト設計完了後（テープアウト後）にレイアウトデータにおけるランダム欠陥（異物）に対する歩留り計算によって行われる。このような歩留り予測では、歩留り計算結果が、対象チップの目標歩留りに達しない場合でも、チップレイアウト設計へ戻ることはない。しかし、収益性向上のため、歩留り計算結果に従い、チップのレイアウト設計へフィードバックを行うことが必要となる。ところが、テープアウト後のレイアウトデータの歩留り計算結果に従い、チップのレイアウト設計へフィードバックを行うことは、設計工数や設計期間の増大を招く。つまり、チップ・ＩＰ（Intellectual Property）ブロックのレイアウト設計で配線経路を決定するには、クロック・タイミング・シグナルインテグリティ等を満足させるため、多大な時間を要しており、配線経路が決定したテープアウト後に歩留り予測を行って、レイアウト設計へフィードバックすると、レイアウト設計のやり直しとなり、製品開発期間が大幅に延びるおそれがある。
【０００６】
本発明の目的は、チップレイアウト設計の初期段階で歩留り予測を行うことで、設計工数や設計期間の増大を回避するための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、半導体集積回路のフロアプランによって得られる情報に基づいて、配線層毎のチャネル使用量を算出する第１処理と、上記配線層毎のチャネル使用量に基づいて、チップの配線チャネル使用率を算出する第２処理と、上記配線チャネル使用率に基づいて、欠陥サイズに対する致命欠陥確率を算出する第３処理とを演算処理装置に実行させる。さらに、上記歩留り推定方法は、上記致命欠陥確率を用いて致命率を算出する第４処理と、上記第４処理で得られた致命率に基づいて歩留りを算出する第５処理とを上記演算処理装置に実行させる。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、チップレイアウト設計の初期段階で歩留り予測を行うことで、設計工数や設計期間の増大を回避することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体集積回路の歩留り推定処理のフローチャートである。
【図２】図１に示される歩留り推定処理における主要処理の詳細なフローチャートである。
【図３】チップにおける配線チャネルと配線ピッチとの関係説明図である。
【図４】ランダムゲート・ハードＩＰモジュールの種類、個数から、セル／モジュール内の総配線のチャネル使用量を算出する処理の説明図である。
【図５】セル内電源パターンの説明図である。
【図６】フロアプランで決定される幅広電源線の説明図である。
【図７】配線層毎のチャネル使用量算出についての説明図である。
【図８】致命欠陥確率に対応する傾きを持つ直線による近似の説明図である。
【図９】半導体集積回路の歩留り推定方法を実施するためのコンピュータシステムの構成例ブロック図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路の歩留り推定方法は、半導体集積回路のフロアプランによって得られる情報に基づいて、配線層毎のチャネル使用量を算出する第１処理（１４）と、上記配線層毎のチャネル使用量に基づいて、チップの配線チャネル使用率を算出する第２処理（１５）とを演算処理装置（９２）に実行させる。さらに、上記配線チャネル使用率に基づいて、欠陥サイズに対する致命欠陥確率を算出する第３処理（１６）と、上記歩留り推定方法は、上記致命欠陥確率を用いて致命率を算出する第４処理（１８）と、上記第４処理で得られた致命率に基づいて歩留りを算出する第５処理（１９）とを上記演算処理装置（９２）に実行させる。
【００１５】
フロアプランから得られる情報に基づいて配線層毎のチャネル使用量を算出し、上記配線層毎のチャネル使用量に基づいて、チップの配線チャネル使用率を算出し、上記配線チャネル使用率に基づいて、欠陥サイズに対する致命欠陥確率を算出し、それに基づいて歩留りを算出するようにしているので、チップレイアウト設計の初期段階で歩留り予測を行うことができる。このようにチップレイアウト設計の初期段階で歩留り予測を行うことができるので、歩留りを考慮したレイアウト設計ができるようになる。従来のようにレイアウト設計へフィードバックしてレイアウト設計のやり直しとなることが無いので、設計工数や設計期間の増大を回避することができる。
【００１６】
〔２〕上記第１処理には、対象品種のチップ内の配線可能な総チャネル長を算出する第６処理（１４１）と、対象品種のセル内で持つ配線の総チャネル使用量を算出する第７処理（１４２）と、対象品種の電源線の総チャネル使用量を算出する第８処理（１４３）と、対象品種の信号配線の総チャネル使用量を算出する第９処理（１４４）とを含めることができる。
【００１７】
〔３〕上記第３処理には、配線チャネル使用率に対応する傾きを持つ一次式で近似する処理を含めることができる。
【００１８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００１９】
《実施の形態１》
図９には、半導体集積回路の歩留り推定方法を実施するためのコンピュータシステムが示される。
【００２０】
図９に示されるコンピュータシステム９０は、表示装置９１、演算処理装置９２、記憶装置９３、及び入力装置９４を含んで成る。記憶装置９３は、例えば磁気ディスクを記録媒体とするハードディスク装置である。この記憶装置９３には、半導体集積回路を設計するために必要な各種プログラムや、レイアウトに用いられる各種情報が格納される。演算処理装置９２は、記憶装置９３に格納されている各種プログラムを実行可能なマイクロコンピュータ、及びその周辺回路を含む。演算処理回路９２での処理には、半導体集積回路の歩留り推定処理が含まれる。入力装置９４は、キーボードやマウスを含み、半導体集積回路の設計に関する各種情報入力を行うのに用いられる。表示装置９１は、液晶ディスプレイなどとされ、各種情報表示を行うことができる。
【００２１】
図１には、半導体集積回路の歩留り推定処理の流れが示される。
【００２２】
歩留り推定処理の対象とされる半導体集積回路の論理合成（１０）や、様々なモジュールをシリコン基板上にどのように配置するかを検討するフロアプラン（１１）の結果が記憶装置９３に保存されているものとする。フロアプランは半導体集積回路の品種毎に作成される。また、記憶装置９３には、チップのマスクレイアウトパターン（通常はＧＤＳ  IIストリームファイル）１３が保存されているものとする。ここで、「フロアプランから得られる情報」には、（ａ）チップサイズ、配線層数、（ｂ）ロジックゲート（セル）の種類、個数、端子数、（ｃ）ハードＩＰモジュールの種類、個数、端子数、（ｄ）信号数、電源配線情報が含まれる。フロアプランによって得られる情報やチップのマスクレイアウトパターンが演算処理装置９２に読み込まれて、半導体集積回路の歩留り推定のための演算処理が行われる。
【００２３】
半導体集積回路の歩留り推定処理においては、配線層毎のチャネル使用量の算出（１４）、チップの配線混雑算出（１５）、致命率観測対象チャネル使用率に基づくＰＯＦ（Ｐｒｏｂａｂｌｅ ｏｆ Ｆａｉｌｕｒｅ；致命欠陥確率）算出が行われ（１６）、欠陥の発生率（欠陥粒径分布）が算出される（１７）。そして、クリティカルエリア法によって平均致命率（θ）が求められる（１８）。本例では、チップの配線チャネル使用率から、チップ全面の配線パターンの分布が均一と捉え、例えば図８に示されるように、致命欠陥確率に対応する傾きを持つ直線（一次式）８２によって致命欠陥確率を近似し、この直線（「致命欠陥確率直線」という）８２と欠陥粒径分布の曲線８３との積を求め、この積を最小直径ｘ０から無限大まで積分して斜線部分８１の面積を求めることで平均致命率（θ）を得る（１８）。そして、特許文献１の場合と同様に、平均致命率（θ）、プロセス情報の欠陥密度（Ｄ０）、チップサイズから一般式を用いて半導体集積回路の歩留りが算出される（１９）。
【００２４】
図２には、図１に示される歩留り推定処理における主要処理の具体例が示される。
【００２５】
上記ステップ１４における配線層毎のチャネル使用量の算出処理は、チップサイズから層毎の使用可能な総チャネル長を算出する処理（１４１）と、ランダムゲート（セル）・ハードＩＰモジュールの種類、個数から、セル／モジュール内の総配線のチャネル使用量を算出する処理（１４２）とを含む。さらに配線層毎のチャネル使用量の算出処理（１４）は、電源配線、セル／モジュール内電源線チャネル使用量を算出する処理（１４３）と、信号数・平均Ｆ．Ｏ（ファンアウト）及びチップサイズから信号配線のチャネル使用量を算出する処理（１４４）を含む。
【００２６】
上記ステップ１５の配線混雑算出処理には、致命率観測対象チャネルの使用率の算出が含まれる。
【００２７】
上記ステップ１６のＰＯＦ算出処理には、チップの混雑度（配線チャネル使用率）からチップ全面の配線パターンの分布が均一と捉えられ、配線チャネル使用率に対応した傾きを持つ直線（一次式）で近似する処理が含まれる。
【００２８】
上記ステップ１４１のチップサイズから層毎の使用可能な総チャネル長を算出する処理は次のように行われる。
【００２９】
図３には、チップにおける配線チャネルと配線ピッチとの関係が示される。
【００３０】
「Ｍ」はＹ方向配線チャネル数、「Ｎ」はＸ方向配線チャネル数、「ｙｐ」はＹ方向配線ピッチ、「ｘｐ」はＸ方向配線ピッチである。層毎の使用可能な総チャネル長（Ｌｃ）は、以下のように算出される。
【００３１】
【数１】
2013149894.tif 000003
【００３２】
そして、ランダムゲート（セル）・ハードＩＰモジュールの種類、個数から、セル／モジュール内の総配線のチャネル使用量を算出する。
【００３３】
上記ステップ１４２のランダムゲート（セル）・ハードＩＰモジュールの種類、個数から、セル／モジュール内の総配線のチャネル使用量を算出する処理は、次のように行われる。
【００３４】
図４は、ランダムゲート（セル）・ハードＩＰモジュールの種類、個数から、セル／モジュール内の総配線のチャネル使用量を算出する処理（１４２）を説明するためのもので、Ａセル内の第１メタル配線層Ｍ１の配線パターン例である。
【００３５】
Ａセル内の第１メタル配線層Ｍ１の長さＬａは、次式によって算出される。
【００３６】
【数２】
2013149894.tif 000004
【００３７】
チップ内でＡセルをｎ個使用した場合のＡセル内配線で使用される総配線チャネル量Ｌａｃは、次式によって算出される。
【００３８】
【数３】
2013149894.tif 000005
【００３９】
同様に、他のセル、ハードＩＰモジュールのＬａ、Ｌａｃが計算される。チップで使用しているセル・ハードＩＰモジュール内の総配線チャネル使用量は、それらの和となる。
【００４０】
上記ステップ１４３の配線層毎のチャネル使用量の算出処理は次のように行われる。
【００４１】
図５には、セル内電源パターン例が示され、図６には、フロアプランで決定される幅広電源線例が示される。「ｂ１」，「ｂ２」は幅広電源配線である。
【００４２】
Ａセル内の第１メタル配線Ｍ１の幅広電源線の長さＬｂは、次式によって算出される。
【００４３】
【数４】
2013149894.tif 000006
【００４４】
チップ内でＡセルをｎ個使用した場合のＡセル内電源線で使用される総配線チャネル量Ｌｂｃは、次式によって算出される。
【００４５】
【数５】
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【００４６】
同様に、他のセル、ハードＩＰモジュールのＬｂ、Ｌｂｃを計算することができる。
【００４７】
チップで使用しているセル・ハードＩＰモジュール内の総電源線チャネル使用量は、それらの和となる。
【００４８】
チップのフロアプランで決定される幅広電源線は、線分毎に占有される配線ピッチが異なる。このため、線分の長さと使用するピッチ数（図６のｐ１〜ｐ５）との積で、電源線のチャネル使用量が計算できる。
【００４９】
セル・ハードＩＰモジュール内の総電源線チャネル使用量とフロアプランで決定される幅広電源線のチャネル使用量の和が、チップトータルの電源線チャネル使用量となる。
【００５０】
上記ステップ１４４の信号数・平均Ｆ．Ｏ（ファンアウト）及びチップサイズから信号配線のチャネル使用量を算出する処理は、次のように行われる。
【００５１】
図７には、Ｆ．Ｏ＝１、Ｆ．Ｏ＝２の信号線を含むセルが示される。信号配線ｓｉｇ１は、Ｆ．Ｏ＝１とされ、ｓｉｇ２は、Ｆ．Ｏ＝２とされる。
【００５２】
メタル８層を使用した品種の場合には、次式によって得られる。尚、「ｋ」は、配線層に依存した係数とされる。
【００５３】
【数６】
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【００５４】
全信号の配線長の和が、チップトータルの信号線のチャネル使用量となる。
【００５５】
上記ステップ１５の致命率観測対象チャネルの使用率の算出は、次のように行われる。
【００５６】
電源線は、致命率算出の対象外とすると、致命率観測対象チャネル使用率は、次式によって得られる。
【００５７】
【数７】
2013149894.tif 000009
【００５８】
上記ステップ１６における致命率観測対象チャネルの使用率の算出（直線近似）は、次のように行われる。
【００５９】
実質的なチャネル使用率が４０％〜７０％とされるとき、図８に示されるように、致命欠陥確率直線８２の傾きαは、３６°〜６３°とされ、次の一次式で、ＰＯＦが表現（近似）される。
【００６０】
【数８】
2013149894.tif 000010
【００６１】
上記ステップ１６では、ＰＯＦ曲線が直線（一次式）８２に近似されるが、この近似した結果に基づいて得られる致命率（θ）は、特許文献１において計算された致命率（θ）とほぼ相関がとれる。
【００６２】
ここで、従来の技術に従えば、製造歩留りとの相関を取ることを目的として、チップレイアウト設計完了後（テープアウト後）にレイアウトデータにおけるランダム欠陥（異物）に対する歩留り計算によって行われおり、収益性向上のため、歩留り計算結果に従い、チップのレイアウト設計へフィードバックを行う場合には、設計工数や設計期間の増大を招く。つまり、チップ・ＩＰブロックのレイアウト設計で配線経路を決定するには、クロック・タイミング・シグナルインテグリティ等を満足させるため、多大な時間を要しており、配線経路が決定したテープアウト後に歩留り予測を行って、レイアウト設計へフィードバックすると、レイアウト設計のやり直しとなり、製品開発期間が大幅に延びるおそれがある。
【００６３】
これに対して、実施の形態１によれば、品種固有のフロアプランから得られる情報に基づいて配線層毎のチャネル使用量を算出し、上記配線層毎のチャネル使用量に基づいて、チップの配線チャネル使用率を算出し、上記配線チャネル使用率に基づいて、欠陥サイズに対する致命欠陥確率を算出し、それに基づいて歩留りを算出するようにしているので、チップレイアウト設計の初期段階で歩留り予測を行うことができる。このようにチップレイアウト設計の初期段階で歩留り予測を行うことができるので、歩留りを考慮したレイアウト設計ができるようになる。このため、従来のようにレイアウト設計へフィードバックしてレイアウト設計のやり直しとなることが無いので、設計工数や設計期間の増大を回避することができる。
【００６４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００６５】
９１  表示装置
９２  演算処理装置
９３  記憶装置
９４  入力装置
【図１】
2013149894.tif 000011
【図２】
2013149894.tif 000012
【図３】
2013149894.tif 000013
【図４】
2013149894.tif 000014
【図５】
2013149894.tif 000015
【図６】
2013149894.tif 000016
【図７】
2013149894.tif 000017
【図８】
2013149894.tif 000018
【図９】
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