(57)【要約】【課題】より少ない数のメタル層を用いつつ、チップ面積の縮小を図ることが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、スタンダードセルを備える。スタンダードセルは、第１のメタル層に設けられ、第１方向に延びる第１のメタル配線を含む。スタンダードセルは、前記第１のメタル層よりも上方の第２のメタル層に設けられ、前記第１方向と交差する第２方向に延びる電源線を含む。スタンダードセルは、前記電源線と前記第１のメタル配線とを接続するビアを含む。スタンダードセルは、前記第１のメタル配線に接続されるＰ型ＭＯＳトランジスタを含む。スタンダードセルは、前記第１のメタル配線に接続されるＮ型ＭＯＳトランジスタを含む。【選択図】図２
2013120852.tif 000002
【特許請求の範囲】
【請求項１】
第１のメタル層に設けられ、第１方向に延びる第１のメタル配線と、
前記第１のメタル層よりも上方の第２のメタル層に設けられ、前記第１方向と交差する第２方向に延びる電源線と、
前記電源線と前記第１のメタル配線とを接続するビアと、
前記第１のメタル配線に接続されるＰ型ＭＯＳトランジスタと、
前記第１のメタル配線に接続されるＮ型ＭＯＳトランジスタと、
を含むスタンダードセルを備えることを特徴とする半導体集積回路。
【請求項２】
第１の方向の２つの第１の境界線と第２の方向の２つの第２の境界線とからなる枠により区画され、前記第１の方向に並ぶｐＭＯＳトランジスタとｎＭＯＳトランジスタを有するスタンダードセルであって、
前記スタンダードセルは、
第１のメタル層に設けられ、前記第１の方向に延びる第１のメタル配線と、
前記第１のメタル層よりも上層に位置する第２のメタル層に設けられ、前記第１の境界線上に沿って前記第２の方向に延びる電源線と、
前記第２の境界線上に設けられ、前記電源線と前記第１のメタル配線とを接続するビアと、を備える
ことを特徴とするスタンダードセル。
【請求項３】
前記ビアは、前記第１の境界線から（ｎ＋１／２）×ａの位置に配置されている（ｎは、０又は正の整数であり、ａは、寸法である）
ことを特徴とする請求項２に記載のスタンダードセル。
【請求項４】
前記スタンダードセルの前記第２の方向の幅は、前記寸法ａの正の整数倍になるよう設定されている
ことを特徴とする請求項２に記載のスタンダードセル。
【請求項５】
前記第２の境界線を介して前記第１の方向に隣接する２つの前記スタンダードセルにおいて、前記２つのスタンダードセルの前記第１のメタル配線同士が前記第２の境界線上で前記第１の方向に連続して接続され、且つ、前記２つのスタンダードセルは前記ビアを共有している
ことを特徴とする請求項３または４記載のスタンダードセル。
【請求項６】
前記スタンダードセルは、
前記第１のメタル配線と、前記ｐＭＯＳトランジスタまたは前記ｎＭＯＳトランジスタのソースと、を接続する第１のコンタクトをさらに有する
ことを特徴とする請求項２ないし５のいずれか一項に記載のスタンダードセル。
【請求項７】
前記スタンダードセルは、
前記第１のメタル層に設けられた第２のメタル配線と、
前記第２のメタル配線と、前記ｐＭＯＳトランジスタまたは前記ｎＭＯＳトランジスタのドレインとを接続する第２のコンタクトと、をさらに有する
ことを特徴とする請求項２ないし６のいずれか一項に記載のスタンダードセル。
【請求項８】
前記スタンダードセルは、或る位置からの前記第２の方向の距離が前記寸法ａの正の整数倍になるよう配置されている
ことを特徴とする請求項２ないし７のいずれか一項に記載のスタンダードセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、スタンダードセル、および半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の論理回路を設計する場合、論理ゲートごとにスタンダードセル（プリミティブセル）としてライブラリ化する手法が広く使われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８００６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メタル層の増大を防止しつつ、チップ面積の縮小を図ることが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施例に従った半導体集積回路は、スタンダードセルを備える。スタンダードセルは、第１のメタル層に設けられ、第１方向に延びる第１のメタル配線を含む。スタンダードセルは、前記第１のメタル層よりも上方の第２のメタル層に設けられ、前記第１方向と交差する第２方向に延びる電源線を含む。スタンダードセルは、前記電源線と前記第１のメタル配線とを接続するビアを含む。スタンダードセルは、前記第１のメタル配線に接続されるＰ型ＭＯＳトランジスタを含む。スタンダードセルは、前記第１のメタル配線に接続されるＮ型ＭＯＳトランジスタを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施例に係るスタンダードセル領域のレイアウトの一例を示す図である。
【図２】図２は、実施例１にかかるスタンダードセル領域のうち、複数のスタンダードセルを拡大した図である。
【図３】図３は、実施例２にかかるスタンダードセル領域のうち、複数のスタンダードセルを拡大した図である。
【発明を実施するための形態】
【０００７】
本実施形態は、セルベース設計手法で設計される半導体集積回路に適用される。
【０００８】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【０００９】
図１は、実施例に係るスタンダードセル領域のレイアウトの一例を示す図である。
【００１０】
図１を参照して、半導体集積回路（例えば、半導体チップ）は、表面に、スタンダードセル領域を有する。
【００１１】
スタンダードセル領域は、複数のスタンダードセルを有する。図１に示すように、ＰウエルとＮウエルはそれぞれ第２の方向Ｄ２に延びて形成される。第１の方向Ｄ１にＰウエルとＮウエルが交互に離間して形成される。複数のスタンダードセルそれぞれは、第１電源線ＶＤＤと第２電源線ＧＮＤの間に配置され、ＰウエルとＮウエルに跨って形成される。
【００１２】
ここで、第１電源線ＶＤＤ、第２電源線ＧＮＤは、図１の第２の方向Ｄ２に延び、ウエルの上方に配置される。第３電源線ＶＤＤｘ，第４電源線ＧＮＤｘは、第１電源線ＶＤＤ及び第２電源線ＧＮＤの配線が形成されるレイヤの上方に形成される配線である。第３電源線ＶＤＤｘは第１電源線ＶＤＤに、第４電源線ＧＮＤｘは第２電源線ＧＮＤにビアを介して接続される。
【００１３】
複数のスタンダードセル各々は、半導体集積回路において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルであり、擬似的に第２の方向Ｄ２方向に沿って延びかつ互いに正対している外縁と、第１の方向Ｄ１に沿って延びかつ互いに正対している外縁とに囲まれている。
【００１４】
図２は、実施例１にかかるスタンダードセル領域のうち、複数のスタンダードセルを拡大した図である。
【００１５】
図２に示すように、半導体集積回路１００は、第１方向Ｄ１の２つの第１の境界線Ｘ１、Ｘ２と第２方向Ｄ２の２つの第２の境界線Ｙ１、Ｙ２とを有する枠により区画され複数のスタンダードセルＳ１、Ｓ２、Ｓ３（図２の点線部に対応）を備える。これらのスタンダードセルＳ１〜Ｓ３は、例えば略矩形の形状を有する。
【００１６】
ここで、第１の境界線Ｘ１，Ｘ２、第２の境界線Ｙ１，Ｙ２を有する枠は、スタンダードセルを自動配置手法によって配置する際に用いる擬似的な枠であり、説明の便宜上図２に図示した。
【００１７】
スタンダードセルＳ１〜Ｓ３は、いずれも、第１方向Ｄ１に並ぶｐＭＯＳトランジスタＰとｎＭＯＳトランジスタＮを有する。
【００１８】
スタンダードセルＳ１は、インバータを示すスタンダードセルである。また、スタンダードセルＳ２は、ＮＯＲゲートを示すスタンダードセルである。また、スタンダードセルＳ３は、ＮＡＮＤゲートを示すスタンダードセルである。
【００１９】
本実施形態のスタンダードセルＳ１について、図２を用いて説明する。なお、スタンダードセルＳ２、Ｓ３は、上述のように論理ゲートの回路構成が異なる点以外は、同様の構成要素を有するため、詳細な説明は省略する。
【００２０】
スタンダードセルＳ１は、第１のメタル配線Ｌ１ｓ、Ｌ１ｔと、第２のメタル配線Ｌ２と、電源線ＶＤＤ、ＧＮＤと、第１のコンタクトＣ１ｓ、Ｃ１ｔと、第２のコンタクトＣ２ｓ、Ｃ２ｔと、第３のコンタクトＣ３と、ビアＶ１ｓ、Ｖ１ｔと、を有する。
【００２１】
例えば、第１のメタル配線Ｌ１ｓは、第１のメタル層に設けられ、第１方向Ｄ１に延びている。第１のメタル配線Ｌ１ｓの一端側は、ビアＶ１ｓを介して電源線ＶＤＤに接続され、他端側は、第１コンタクトＣ１ｓを介して、ｐＭＯＳトランジスタＰのソースに接続される。
【００２２】
同様に、第１のメタル配線Ｌ１ｔは、該第１のメタル層に設けられ、第１方向Ｄ１に延びている。
【００２３】
電源線ＶＤＤは、該第１のメタル層よりも上層に位置する第２のメタル層に設けられ、第１の境界線Ｘ１上に沿って第２方向Ｄ２に延びている。この電源線ＶＤＤは、例えば、電源に電気的に接続され、電源電圧が供給されるようになっている。
【００２４】
また、電源線ＧＮＤは、該第２のメタル層に設けられ、第１の境界線Ｘ２上に沿って第２方向Ｄ２に延びている。この電源線ＧＮＤは、例えば、接地に電気的に接続され、接地電圧が供給されるようになっている。
【００２５】
ビアＶ１ｓは、第２の境界線Ｙ１上に設けられ、電源線ＶＤＤと第１のメタル配線Ｌ１ｓとを電気的に接続している。
【００２６】
また、ビアＶ１ｔは、第２の境界線Ｙ２上に設けられ、電源線ＧＮＤと第１のメタル配線Ｌ１ｔとを電気的に接続している。
【００２７】
ここで、スタンダードセルＳ１に注目する。
【００２８】
また、各ビアは、第１の境界線Ｘ１、Ｘ２から（ｎ＋１／２）×ａの位置に配置されている（ｎは、０又は正の整数であり、ａは、寸法（例えば、製造プロセスで規定される最小加工寸法）である）。
【００２９】
例えば、スタンダードセルＳ１において、ビアＶ１ｓ、Ｖ１ｔは、第１の境界線Ｘ１から１／２×ａの位置に配置されている。また、スタンダードセルＳ２において、ビアＶ２ｔ２は、第１の境界線Ｘ１から５／２×ａの位置に配置されている。
【００３０】
また、スタンダードセルＳ１、Ｓ２、Ｓ３の第２方向Ｄ２の幅は、寸法ａの正の整数倍になるよう設定されている。
【００３１】
図２の例では、例えば、スタンダードセルＳ１の第２方向Ｄ２の幅は、寸法ａの２倍である。また、スタンダードセルＳ２、Ｓ３の第２方向Ｄ２の幅は、寸法ａの３倍である。
【００３２】
また、第１のコンタクトＣ１ｓは、第１のメタル配線Ｌ１ｓと、ｐＭＯＳトランジスタＰのソースＳｓと、を電気的に接続している。同様に、第１のコンタクトＣ１ｔは、第１のメタル配線Ｌ１ｔと、ｎＭＯＳトランジスタＮのソースＳｔと、を電気的に接続している。
【００３３】
第２のメタル配線Ｌ２は、該第１のメタル層に設けられている。
【００３４】
第２のコンタクトＣ１ｓ、Ｃ１ｔは、第２のメタル配線Ｌ２と、ｐＭＯＳトランジスタＰまたはｎＭＯＳトランジスタＮのドレインＤｓとを電気的に接続している。同様に、第２のコンタクトＣ１ｔは、第２のメタル配線Ｌ２と、ｎＭＯＳトランジスタＮのドレインＤｔとを電気的に接続している。
【００３５】
なお、スタンダードセルＳ１〜Ｓ３は、例えば、或る位置からの第２方向Ｄ２の距離が寸法ａの正の整数倍になるよう配置されている。
【００３６】
以上のように、スタンダードセルは、第１のメタル配線が電源線近傍では第１方向Ｄ１にのみ設けられ、かつ寸法ａの整数倍の位置にビアが設けられている。そして、ビアの下層の第１のメタル配線は、第１方向Ｄ１にのみ設けられており、ＭＯＳトランジスタのソースにのみ接続されている。
【００３７】
ここで、一般的には、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを縦に並べたスタンダードセルにおいて、第１の電源線と第２の電源線が横に延びて設けられている。それぞれの電源線には、通常、１つのメタル層のメタル配線、または上下に配置された２つのメタル層のメタル配線が用いられる。その理由は、横に並べたときに電源線が自動的に接続するためであり、電源線の下には基板コンタクトを設けることで基板電位を固定することが一般に行われているからである。なお、基板コンタクトを設けない場合でも、電源線の使われ方は同様である。
【００３８】
したがって、既述の実施例１に係るスタンダードセルの構成によれば、上記一般的な構成と比較して、第１のメタル層を第１方向Ｄ１の配線に利用することができるので、配線領域を多く確保することができ、チップ面積を縮小することができる。特に、少ないメタル層数の半導体集積回路において効果が高い。
【００３９】
以上のように、本実施例に係る半導体集積回路によれば、より少ない数のメタル層を用いつつ、チップ面積の縮小を図ることができる。
【実施例２】
【００４０】
本実施例２においては、第１の実施例のように設計されたスタンダードセルを配置配線して作成されたレイアウトの一例について、説明する。
【００４１】
ここで、図３は、実施例２にかかるスタンダードセル領域のうち、複数のスタンダードセルを拡大した図である。なお、図３において、図２の符号と同じ符号は、実施例１と同様の構成を示す。図２と同様に、第１の境界線Ｘ１，Ｘ２、第２の境界線Ｙ１，Ｙ２を有する枠は、スタンダードセルを自動配置手法によって配置する際に用いる擬似的な枠であり、説明の便宜上図３に図示している。
【００４２】
図３に示すように、第１方向Ｄ１の２つの第１の境界線Ｘ１、Ｘ２と第２方向Ｄ２の２つの第２の境界線Ｙ１、Ｙ２とからなる枠により区画された複数のスタンダードセルＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５を備える。
【００４３】
既述のように、電源線ＶＤＤ、ＧＮＤにビアを設ける位置は、寸法aに規格化されている。したがって、そのビア位置が全く重なった場合には問題ない。
【００４４】
例えば、第２の境界線Ｙ１を介して第１方向Ｄ１に隣接する２つのスタンダードセルＳ１、Ｓ４において、２つのスタンダードセルＳ１、Ｓ４の第１のメタル配線Ｌ１ｓ、Ｌ４１同士が第２の境界線Ｙ１、Ｙ２上で第１の方向Ｘに連続して接続され、且つ、２つのスタンダードセルＳ１、Ｓ４はビアＶ１ｓを共有している（図３のＡ１）。
【００４５】
また、ビア位置が第２方向Ｄ２に寸法aだけずれている場合にも、第１方向Ｄ１に隣接するスタンダードセルは干渉することなく配置可能である。
【００４６】
例えば、スタンダードセルＳ３のビアＶ３ｓとスタンダードセルＳ５のビアＶ５ｓとは、寸法ａだけずれているため、スタンダードセルＳ３、Ｓ５は干渉しない（図３のＡ２）。
【００４７】
そして、本実施例においても、第１のメタル配線は電源線近傍では第１方向Ｄ１にのみ延びて設けられ、かつ寸法aの整数倍の位置にビアが設けられている。そして、このビアの下層の第１のメタル配線は、第１方向Ｄ１にのみ延びて設けられており、ＭＯＳトランジスタのソースに接続される。
【００４８】
ただし、電源線の下であっても、そのメタル配線が配線として使用されている場合には、寸法aの整数倍の位置であってもビアは設けられない。
【００４９】
例えば、スタンダードセルＳ３のＭＯＳトランジスタのゲートに接続されたメタル配線が電源線ＶＤＤの下にも配線されているが、電源電圧を供給する必要がないため、ビアが設けられていない（図３のＡ３）。
【００５０】
なお、半導体集積回路２００のその他の構成および機能は、実施例１の半導体集積回路１００と同様である。
【００５１】
以上のように、本実施例に係る半導体集積回路によれば、より少ない数のメタル層を用いつつ、チップ面積の縮小を図ることができる。
【００５２】
特に、本実施例によれば、自動設計ツールによる配置配線フローによってスタンダードセルの配置配線を行っても、設計ルール違反を起こさない回路レイアウトを得ることができる。
【００５３】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００５４】
１００、２００  半導体集積回路
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５  スタンダードセル
ＶＤＤ、ＧＮＤ  電源線
Ｄ１  第１方向
Ｘ１、Ｘ２  第１の境界線
Ｄ２  第２方向
Ｙ１、Ｙ２  第２の境界線
【図１】
2013120852.tif 000003
【図２】
2013120852.tif 000004
【図３】
2013120852.tif 000005