(57)【特許請求の範囲】
【請求項１】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、
前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吸い込み回路の駆動能力又は導通度を下げ、前記出力端子の電位が低い場合には吐き出し回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、
前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにしたチャージポンプ回路。
【請求項２】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、吐き出し回路、吸い込み回路にかかる電位差を検知し、電位差に基づく前記制御信号を出力し、
前記補正回路は、吐き出し回路側の電位差が高い場合には吐き出し回路の駆動能力又は導通度を下げ、逆に吸い込み回路側の電位差が高い場合には吸い込み回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、
前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにしたチャージポンプ回路。
【請求項３】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、吐き出し回路、吸い込み回路に流れる電流量を検知し、電流量に基づく前記制御信号を出力し、
前記補正回路は、吐き出し電流の方が多い場合には吐き出し回路の駆動能力又は導通度を下げ、吸い込み電流の方が多い場合には吸い込み回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、
前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにしたチャージポンプ回路。
【請求項４】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、
前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吐き出し回路の駆動能力又は導通度を上げ、前記出力端子の電位が低い場合には吸い込み回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、
前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにしたチャージポンプ回路。
【請求項５】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、吐き出し回路、吸い込み回路にかかる電位差を検知し、電位差に基づく前記制御信号を出力し、
前記補正回路は、吐き出し回路側の電位差が高い場合には吸い込み回路の駆動能力又は導通度を上げ、逆に吸い込み回路側の電位差が高い場合には吐き出し回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、
前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにしたチャージポンプ回路。
【請求項６】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、吐き出し回路、吸い込み回路に流れる電流量を検知し、電流量に基づく前記制御信号を出力し、
前記補正回路は、吐き出し電流の方が多い場合には吸い込み回路の駆動能力又は導通度を上げ、吸い込み電流の方が多い場合には吐き出し回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、
前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにしたチャージポンプ回路。
【請求項７】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、
前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吸い込み回路の駆動能力又は導通度を下げ、前記出力端子の電位が低い場合には吐き出し回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路は、高電位電源と前記出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタから構成され、
前記吸い込み回路は、低電位電源と前記出力端子との間に接続された第１ＮチャネルＭＯＳトランジスタから構成され、
前記検出回路は、高電位電源と低電位電源との間に接続された第２ＰチャネルＭＯＳトランジスタと抵抗と第２ＮチャネルＭＯＳトランジスタとからなる直列回路により構成され、前記第２ＰチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートは前記出力端子に接続され、前記第２ＰチャネルＭＯＳトランジスタと前記抵抗との間の第１のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力するとともに、前記抵抗と前記第２ＮチャネルＭＯＳトランジスタとの間の第２のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力し、
前記補正回路は、前記第１のパルス信号がゲートに入力されるとともに前記第２のノードと前記第１ＰチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＰチャネルＭＯＳトランジスタと、前記第２のパルス信号がゲートに入力されるとともに前記第１のノードと前記第１ＮチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＮチャネルＭＯＳトランジスタとから構成されたチャージポンプ回路。
【請求項８】
第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、
前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、
前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路と
を備え、
前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、
前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吐き出し回路の駆動能力又は導通度を上げ、前記出力端子の電位が低い場合には吸い込み回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、
前記吐き出し回路は、高電位電源と前記出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタから構成され、
前記吸い込み回路は、低電位電源と前記出力端子との間に接続された第１ＮチャネルＭＯＳトランジスタから構成され、
前記検出回路は、高電位電源と低電位電源との間に接続された第２ＰチャネルＭＯＳトランジスタと抵抗と第２ＮチャネルＭＯＳトランジスタとからなる直列回路により構成され、前記第２ＰチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートは前記出力端子に接続され、前記第２ＰチャネルＭＯＳトランジスタと前記抵抗との間の第１のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力するとともに、前記抵抗と前記第２ＮチャネルＭＯＳトランジスタとの間の第２のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力し、
前記補正回路は、前記第１のパルス信号がゲートに入力されるとともに前記第２のノードと前記第１ＰチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＰチャネルＭＯＳトランジスタと、前記第２のパルス信号がゲートに入力されるとともに前記第１のノードと前記第１ＮチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＮチャネルＭＯＳトランジスタとから構成されたチャージポンプ回路。
【請求項９】
請求項２又は５に記載のチャージポンプ回路において、
前記検出回路は、
前記吐き出し回路にかかる電位差を検知し、検知した電位差に応じた電圧の第１の制御信号を出力する第１のオペアンプと、
前記吸い込み回路にかかる電位差を検知し、検知した電位差に応じた電圧の第２の制御信号を出力する第２のオペアンプとを備え、
前記補正回路は、前記第１，第２の制御信号に基づいて前記一対の第２トランジスタを制御して前記一対の第１トランジスタのゲート電圧を制御するようにしたチャージポンプ回路。
【請求項１０】
請求項３又は６に記載のチャージポンプ回路において、
前記検出回路は、
前記吐き出し回路に流れる電流量を検知し、検知した電流量に応じた電圧の第１の検知信号を出力する第１の電流量検知手段と、
前記吸い込み回路に流れる電流量を検知し、検知した電流量に応じた電圧の第２の検知信号を出力する第２の電流量検知手段と、
前記第１，第２の検知信号を比較し、その比較結果を制御信号として出力する比較器とを備え、
前記補正回路は、前記制御信号に基づいて前記一対の第２トランジスタを制御して前記一対の第１トランジスタのゲート電圧を制御するようにしたチャージポンプ回路。
【請求項１１】
請求項２又は５に記載のチャージポンプ回路において、
前記吐き出し回路は、前記第１のパルス信号に基づいてチャージ動作を行う第１の吐き出し回路と、前記補正回路によりチャージ量が制御される第２の吐き出し回路とを備え、
前記吸い込み回路は、前記第２のパルス信号に基づいてディスチャージ動作を行う第１の吸い込み回路と、前記補正回路によりディスチャージ量が制御される第２の吸い込み回路とを備え、
前記検出回路は、
前記第１の吐き出し回路にかかる電位差を検知し、検知した電位差に応じた電圧の第１の制御信号を出力する第１のオペアンプと、
前記第１の吸い込み回路にかかる電位差を検知し、検知した電位差に応じた電圧の第２の制御信号を出力する第２のオペアンプとを備え、
前記補正回路は、前記第１の制御信号に基づいて前記第２の吐き出し回路を制御し、前記第２の制御信号に基づいて前記第２の吸い込み回路を制御するようにしたチャージポンプ回路。
【請求項１２】
請求項３又は６に記載のチャージポンプ回路において、
前記吐き出し回路は、前記第１のパルス信号に基づいてチャージ動作を行う第１の吐き出し回路と、前記補正回路によりチャージ量が制御される第２の吐き出し回路とを備え、
前記吸い込み回路は、前記第２のパルス信号に基づいてディスチャージ動作を行う第１の吸い込み回路と、前記補正回路によりディスチャージ量が制御される第２の吸い込み回路とを備え、
前記検出回路は、
前記第１の吐き出し回路に流れる電流量を検知し、検知した電流量に応じた電圧の第１の検知信号を出力する第１の電流量検知手段と、
前記第１の吸い込み回路に流れる電流量を検知し、検知した電流量に応じた電圧の第２の検知信号を出力する第２の電流量検知手段と、
前記第１，第２の検知信号を比較し、その比較結果を制御信号として出力する比較器とを備え、
前記補正回路は、前記制御信号に基づいて前記第２の吐き出し回路又は前記第２の吸い込み回路を動作させるようにしたチャージポンプ回路。
【請求項１３】
請求項１１又は１２に記載のチャージポンプ回路において、
前記第２の吐き出し回路と前記第２の吸い込み回路を複数対備え、
前記補正回路は、前記制御信号に基づいて動作させる前記第２の吐き出し回路と第２の吸い込み回路の対の数を変更するようにしたチャージポンプ回路。
【請求項１４】
基準信号と比較信号が入力され、基準信号と比較信号の位相差に基づくパルス幅の第１，第２位相差信号を出力する位相比較器と、
前記第１，第２パルス信号として前記位相比較器から出力される前記第１，第２位相差信号をそれぞれ入力し、前記第１，第２位相差信号に基づきローパスフィルタに対して前記チャージ動作と前記ディスチャージ動作を行ってローパスフィルタの出力信号の電圧を変更する請求項１乃至１３のうちの何れか１項に記載のチャージポンプ回路と、
前記ローパスフィルタから出力される出力信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、
前記周波数信号を分周して前記比較信号を出力する分周回路と
を備えたＰＬＬ回路。
【請求項１５】
入力される制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、
所定周波数の発振信号を基準周波数に分周した基準信号を出力する基準分周器と、
前記電圧制御発振器の周波数信号を分周した比較信号を出力する比較分周器と、
前記基準信号の位相と前記比較信号の位相を比較し、その比較結果に基づいて前記基準信号と比較信号に対応した第１，第２の位相差信号を出力する位相比較器と、
前記第１，第２の位相差信号に基づいた制御電圧信号を前記電圧制御発振器に出力する請求項１乃至１３のうちの何れか１項に記載のチャージポンプ回路とを備えたＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路等に用いられるチャージポンプに関するものである。
近年、マルチメディア化に伴いデータ量が増大の一途をたどっている。増大するデータ量を保存する記録媒体として大容量の光ディスクが注目され、ＬＤ、ＣＤ−ＲＯＭ、ＭＤ、ＰＤ等が開発されている。そして、現在ではＣＤ−ＲＯＭと同じ大きさで約７．５倍の容量が実現できるＤＶＤ（Degital Video Disk）が開発されている。このように大容量の記録媒体を扱うデータ読み出し装置は、その読み出し速度の高速化等の性能向上が望まれている。そして、データ読み出し装置に用いられるＰＬＬ回路においても、希望周波数へのロック時間短縮やロック後の周波数安定等の性能向上が要求されている。
【０００２】
【従来の技術】
図１９は、従来のＰＬＬ回路１０を示す。ＰＬＬ回路１０は、位相比較器１１、チャージポンプ１２、ローパスフィルタ（ＬＰＦ）１３、電圧制御発振器（ＶＣＯ）１４及び分周回路１５を備えている。
【０００３】
位相比較器１１には、所定周波数の基準信号ＲＩＮと分周回路１５から分周信号ＦＩＮが入力される。位相比較器１１は、基準信号ＲＩＮと分周信号ＦＩＮとの位相差に応じたパルス幅の第１，第２位相差信号ＵＰ，ＤＮをチャージポンプ１２に出力する。
【０００４】
チャージポンプ１２は、位相比較器１１から出力される第１，第２位相差信号ＵＰ，ＤＮに基づいて、出力信号ＣｏをＬＰＦ１３に出力する。この出力信号Ｃｏは、前記位相差信号ＵＰ，ＤＮのパルス幅に応じて変化する。
【０００５】
ＬＰＦ１３は、チャージポンプ１２の出力信号Ｃｏを平滑した直流電圧を出力信号ＬｏとしてＶＣＯ１４に出力する。ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏの電圧値に応じた周波数の出力信号Ｆｏｕｔを外部回路に出力する。また、ＶＣＯ１４は、出力信号Ｆｏｕｔを分周回路１５に出力する。分周回路１５は、ＶＣＯ１４の出力信号Ｆｏｕｔを分周した分周信号ＦＩＮを前記位相比較器１１に出力する。
【０００６】
図２２は、位相比較器１１の回路図を示す。位相比較器１１は、４個の第１〜第４Ｄ型フリップフロップ（第１〜第４ＤＦという）２１〜２４、排他的論理和（ＥＯＲ）回路２５，２６を備えている。位相比較器１１は、基準信号ＲＩＮと分周信号ＦＩＮの位相差に基づいて、第１，第２位相差ＵＰ，ＤＮを出力する。
【０００７】
位相比較器１１は、所定の期間だけＬレベルの第１位相差信号ＵＰを出力する。更に、位相比較器１１は、基準信号ＲＩＮと分周信号ＦＩＮの位相差に応じた期間だけＨレベルの第２位相差信号ＤＮを出力する。
【０００８】
図２３〜図２５は、位相比較器１１における各信号のタイミングチャートである。
図２３に示すように、基準信号ＲＩＮと分周信号ＦＩＮの立ち上がりが揃っている場合、両信号ＲＩＮ，ＦＩＮの位相は合っている。この時、位相比比較器１１は、同一パルス幅の第１，第２位相差信号ＵＰ，ＤＮを出力する。
【０００９】
又、図２４に示すように、基準信号ＲＩＮの立ち上がりが分周信号ＦＩＮのそれよりも遅い場合、基準信号ＲＩＮに対して分周信号ＦＩＮの位相が進んでいる。この時、位相比較器１１は、第２位相差信号ＤＮのパルス幅よりも短いパルス幅の第１位相差信号ＵＰを出力する。
【００１０】
更に又、図２５に示すように、基準信号ＲＩＮの立ち上がりが分周信号ＦＩＮのそれよりも早い場合、基準信号ＲＩＮに対して分周信号ＦＩＮの位相が遅れている。この時、位相比較器１１は、第２位相差信号ＤＮのパルス幅よりも長いパルス幅の第１位相差信号ＵＰを出力する。
【００１１】
図２０に示すように、チャージポンプ１２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＴＰ１とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＴＮ１を含む。両トランジスタＴＰ１，ＴＮ１は、高電位電源ＶDDのための第１電源線Ｌ１と低電位電源ＶSSのための第２電源線Ｌ２の間に直列接続されている。
【００１２】
ＰＭＯＳトランジスタＴＰ１は、そのソースに高電位電源ＶDDが供給され、ドレインはＮＭＯＳトランジスタＴＮ１のドレインに接続されている。ＮＭＯＳトランジスタＴＮ１はソースに低電位電源ＶSSが供給される。ＰＭＯＳトランジスタＴＰ１はゲートに前記第１位相差信号ＵＰが入力され、ＮＭＯＳトランジスタＴＮ１はゲートに前記第２位相差信号ＤＮが入力される。両トランジスタＴＰ１，ＴＮ２のドレインが接続されたノードＮ１はチャージポンプ１２の出力端子であって、該端子から出力信号Ｃｏを出力する。
【００１３】
ＰＭＯＳトランジスタＴＰ１は、Ｌレベルの第１位相差信号ＵＰに応答してオンする。チャージポンプ１２は、第１電源線Ｌ１からオンしたＰＭＯＳトランジスタＴＰ１を介してＬＰＦ１３に電流を流す。即ち、チャージポンプ１２は、Ｌレベルの第１位相差信号ＵＰに応答してチャージ動作し、ＬＰＦ１３の電荷量を増加させる。ＬＰＦ１３は、抵抗とコンデンサを含む構成である。ＬＰＦ１３は、電荷量が増加することにより、出力信号Ｌｏの電圧を上昇させる。
【００１４】
ＮＭＯＳトランジスタＴＮ１は、Ｈレベルの第２位相差信号ＤＮに応答してオンする。チャージポンプ１２は、ＬＰＦ１３からオンしたＮＭＯＳトランジスタＴＮ１を介して第２電源線Ｌ２に電流を流す。即ち、チャージポンプ１２は、Ｈレベルの第２位相差信号ＤＮに応答してディスチャージ動作し、ＬＰＦ１３に蓄えられた電荷量を減少させる。ＬＰＦ１３は、電荷量が減少することにより、出力信号Ｌｏの電圧を下降させる。
【００１５】
即ち、チャージポンプ１２は、第１，第２位相差信号ＵＰ，ＤＮに応答してＬＰＦ１３に対してチャージ／ディスチャージを行い、ＬＰＦ１３の出力信号Ｌｏの電圧値を上昇／下降させる。
【００１６】
前記第１，第２位相差信号ＵＰ，ＤＮのパルス幅は、基準信号ＲＩＮと分周信号ＦＩＮの位相差に対応している。そして、チャージポンプ１２は、第１，第２位相差信号ＵＰ，ＤＮがＬ又はＨレベルである期間、チャージ／ディスチャージ動作を行う。このようにして、チャージポンプ１２は、基準信号ＲＩＮと分周信号ＦＩＮの位相差に応じてＬＰＦ１３の出力信号Ｌｏの電圧値を上昇／下降させる。
【００１７】
図２３に示すように、基準信号ＲＩＮと分周信号ＦＩＮの位相が合っている場合、位相比較器１１は同一パルス幅の第１，第２位相差信号ＵＰ，ＤＮを出力する。従って、チャージポンプ１２は、同じ期間だけチャージとディスチャージを行う。即ち、チャージポンプ１２は、ＬＰＦ１３に対して電流Ｉ(Co)の吐き出し（＋側）と電流Ｉ(Co)の吸い込み（−側）を同じ期間だけ行う。
【００１８】
これにより、ＬＰＦ１３の出力信号Ｌｏの電圧Ｖ(Lo)は、変化しない、即ち、同じ電圧に保持される。図１９のＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏが同じ電圧に保持されることから、出力信号Ｆｏｕｔの周波数を保持する。
【００１９】
図２５に示すように、分周信号ＦＩＮの位相が基準信号ＲＩＮのそれよりも遅れている場合、位相比較器１１は、第２位相差信号ＤＮのパルス幅よりも長いパルス幅の第１位相差信号ＵＰを出力する。従って、チャージポンプ１２は、チャージをディスチャージよりも長く行う。即ち、チャージポンプ１２は、ＬＰＦ１３に対して電流Ｉ(Co)の吐き出し（＋側）を電流Ｉ(Co)の吸い込み（−側）よりも長い期間行う。これにより、ＬＰＦ１３は出力信号Ｌｏの電圧Ｖ(Lo)を上昇させる。図１９のＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を高くする。
【００２０】
図２４に示すように、分周信号ＦＩＮの位相が基準信号ＲＩＮのそれよりも進んでいる場合、位相比較器１１は、第２位相差信号ＤＮのパルス幅よりも短いパルス幅の第１位相差信号ＵＰを出力する。従って、チャージポンプ１２は、チャージをディスチャージよりも短く行う。即ち、チャージポンプ１２は、ＬＰＦ１３に対して電流Ｉ(Co)の吐き出し（＋側）よりも電流Ｉ(Co)の吸い込み（−側）を長い期間行う。これにより、ＬＰＦ１３は出力信号Ｌｏの電圧Ｖ(Lo)を下降させる。図１９のＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を低くする。
【００２１】
このような動作を繰り返し行うことにより、ＰＬＬ回路１０は、ＶＣＯ１４から出力される出力信号Ｆｏｕｔの周波数を所望の周波数に一致させる、所謂ロックする。
【００２２】
【発明が解決しようとする課題】
ところで、図２０のチャージポンプ１２は、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）よりなる両トランジスタＴＰ１，ＴＮ１を直列に接続して構成される。そのため、チャージポンプ１２は、両トランジスタＴＰ１，ＴＮ１の抵抗成分により、図２１（ａ）に示すように、第１，第２電源線Ｌ１，Ｌ２間に第１，第２抵抗Ｒ１，Ｒ２を直列接続した等価回路となる。
【００２３】
そして、高電位電源ＶDDと低電位電源ＶSSの電圧差が一定であることから、図２１（ｂ），図２１（ｃ）に示すように、出力信号Ｃｏを出力するための抵抗Ｒ１，Ｒ２の接続点であるノードＮ１の電位により、第１，第２抵抗Ｒ１，Ｒ２の両端の電位差が変化する。例えば、ノードＮ１の電位が高電位電源ＶDDに近い（電位が高い）と、第１抵抗Ｒ１の両端の電位差は、第２抵抗Ｒ２のそれよりも小さくなる。逆に、ノードＮ１の電位が低電位電源ＶSSに近い（電位が低い）と、第１抵抗Ｒ１の両端の電位差は、第２抵抗Ｒ２のそれよりも大きくなる。
【００２４】
第１，第２抵抗Ｒ１，Ｒ２の両端の電位差は、図２０の各トランジスタＴＰ１，ＴＮ１のソース−ドレイン間の電位差であり、その電位差は各トランジスタＴＰ１，ＴＮ２の駆動能力に影響を与える。即ち、両トランジスタＴＰ１，ＴＮ１は、ソース−ドレイン間の電位差が大きい高いほど駆動能力が大きく、電位差が小さいほど駆動能力が小さい。そして、両トランジスタＴＰ１，ＴＮ１は、駆動能力が高い場合に多くの電流を流し、駆動能力が低い場合に少しの電流を流す。
【００２５】
この両トランジスタＴＰ１，ＴＮ１の駆動能力は、ＰＬＬ回路１０の動作に次のような影響を与える。
先ず、図２１（ｂ）に示すノードＮ１の電位が高い場合について説明する。今、図１９の基準信号ＲＩＮの位相と分周信号ＦＩＮの位相が合っているものとする。両トランジスタＴＰ１，ＴＮ１は、ゲートに入力される同一パルス幅の第１，第２位相差信号ＵＰ，ＤＮに応答して同じ期間チャージ／ディスチャージを行う。
【００２６】
しかしながら、、図２０のＮＭＯＳトランジスタＴＮ１の駆動能力は、ＰＭＯＳトランジスタＴＰ１のそれよりも大きい。そのため、ＮＭＯＳトランジスタＴＮ１の流す電流量は、ＰＭＯＳトランジスタＴＰ１の流す電流量よりも大きい。その結果、チャージ量に比べてディスチャージ量が多くなる。
【００２７】
図２７は、両トランジスタＴＰ１，ＴＮ１のチャージ量／ディスチャージ量を、ノードＮ１における電圧Ｖ(N1)の高低と、基準信号ＲＩＮと分周信号ＦＩＮの位相の状態よりなるマトリックスにて示す。図２７において、波形内に記載した数字は、両トランジスタＴＰ１，ＴＮ１の駆動能力とチャージ／ディスチャージを行う時間に基づくチャージ量とディスチャージ量の比率を示す。
【００２８】
例えば、図面中央（位相が合っており、ノードＮ１の電圧Ｖ(N1)は高電位電源ＶDDと低電位電源ＶSSの中間付近）の場合、ＰＭＯＳトランジスタＴＰ１によるチャージ量とＮＭＯＳトランジスタＴＮ１によるディスチャージ量の比率は、４：４である。
【００２９】
そして、上記のノードＮ１の電圧が高く、基準信号ＲＩＮの位相と分周信号ＦＩＮの位相が合っている場合は、図２７の下段中央に示すように、チャージ量とディスチャージ量の比率は２：６となる。
【００３０】
これにより、図１９のＬＰＦ１３は出力信号Ｌｏの電圧Ｖ(Lo)を下降させる。ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を低くする。
【００３１】
このことは、ＰＬＬ回路１０の誤動作を招く。即ち、ＰＬＬ回路１０は、基準信号ＲＩＮと分周信号ＦＩＮの位相が合っていて周波数が同じであるにも関わらず、出力信号Ｆｏｕｔの周波数を低くする。従って、ＰＬＬ回路１０は、位相比較器１１の動作とチャージポンプ１２の動作が一致しないアンバランスが生じる。これにより、出力信号Ｆｏｕｔのロックがはずれてしまうという誤動作を生じる。
【００３２】
また、図１９の分周信号ＦＩＮの位相が基準信号ＲＩＮの位相より遅れているものとする。位相比較器１１は、図２６（ｂ）に示すように、第２位相差信号ＤＮのパルス幅よりも長いパルス幅の第１位相差信号ＵＰを出力する。従って、ＰＭＯＳトランジスタＴＰ１が行うチャージの時間は、ＮＭＯＳトランジスタＴＮ１が行うディスチャージの時間よりも長い。
【００３３】
しかしながら、、図２０のＮＭＯＳトランジスタＴＮ１の駆動能力は、ＰＭＯＳトランジスタＴＰ１のそれよりも大きい。そのため、ＮＭＯＳトランジスタＴＮ１の流す電流量は、ＰＭＯＳトランジスタＴＰ１の流す電流量よりも大きい。その結果、図２７左下に示すように、チャージ量とディスチャージ量の比率は３：３、即ちチャージ量とディスチャージ量が等しくなる。その為、図１９のＬＰＦ１３は出力信号Ｌｏの電圧Ｖ(Lo)を一定に保つ。ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数をそれ以前の周波数に保つ。
【００３４】
これにより、ＰＬＬ回路１０は、分周信号ＦＩＮの位相が遅れているにも関わらず、出力信号Ｆｏｕｔの周波数を変化させない。そのため、ＰＬＬ回路１０は、何時までたっても出力信号Ｆｏｕｔの周波数を所定の周波数に合わせることができない。
【００３５】
更に又、図１９の分周信号ＦＩＮの位相が基準信号ＲＩＮの位相より進んでいるものとする。位相比較器１１は、図２６（ｃ）に示すように、第１位相差信号ＵＰのパルス幅よりも長いパルス幅の第２位相差信号ＤＮを出力する。従って、ＮＭＯＳトランジスタＴＮ１が行うディスチャージの時間は、第１トランジスタＴＰ１が行うチャージの時間よりも長い。
【００３６】
更に、図２０のＮＭＯＳトランジスタＴＮ１の駆動能力は、ＰＭＯＳトランジスタＴＰ１のそれよりも大きい。そのため、ＮＭＯＳトランジスタＴＮ１の流す電流量は、ＰＭＯＳトランジスタＴＰ１の流す電流量よりも大きい。その結果、図２７右下に示すように、チャージ量とディスチャージ量の比率は１：９、即ちチャージ量に比べてディスチャージ量がはるかに大きくなる。その為、図１９のＬＰＦ１３は出力信号Ｌｏの電圧Ｖ(Lo)を急激に下降させる。ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を急激に低下させる。
【００３７】
その結果、ＰＬＬ回路１０は、所望の周波数に対する出力信号Ｆｏｕｔの周波数のオーバーシュート（アンダーシュート）を大きくする。このことは、出力信号Ｆｏｕｔをロックするまでに長時間を要する、即ちロックアップタイムを長くする。
【００３８】
ノードＮ１の電位が低い場合、ＰＭＯＳトランジスタＴＰ１の駆動能力はＮＭＯＳトランジスタＴＮ１のそれよりも大きい。そして、図１９の分周信号ＦＩＮの位相が基準信号ＲＩＮの位相より遅れている場合、チャージポンプ１２は、図２８左上に示すように、チャージ量とディスチャージ量の比率を９：１にする。これにより、ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を急激に上昇させる。このことは、ＰＬＬ回路１０のロックアップタイムを長くする。
【００３９】
また、図１９の分周信号ＦＩＮの位相が基準信号ＲＩＮの位相より進んでいる場合、チャージポンプ１２は、図２８右上に示すように、チャージ量とディスチャージ量の比率を同じにする。これにより、ＶＣ０１４は、ＬＰＦ１３の出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を変更しない。そのため、ＰＬＬ回路１０は、出力信号Ｆｏｕｔを所定の周波数にロックすることができない。
【００４０】
これに対し、ＰＬＬ回路には、図２８に示す位相比較器３０が用いられるものがある。この位相比較器３０は、９個の第１〜第９ナンド回路３０ａ〜３０ｉを備えている。第２及び第３ナンド回路３０ｂ，３０ｃとで、第１フリップフロップ３１を、第４及び第５ナンド回路３０ｄ，３０ｅとで第２フリップフロップ３２を構成している。
【００４１】
上記の位相比較器３０は、図２９（ａ）に示すように、基準信号ＲＩＮの位相よりも分周信号ＦＩＮの位相が遅れている場合に、その位相差に応じたパルス幅の第１位相差信号ＵＰを出力する。この時、位相比較器３０は、一定レベルの第２位相差信号ＤＮを出力する。尚、この第２位相差信号ＤＮは、図示しないインバータ回路にて反転されて図２０のチャージポンプ１２に含まれるＮＭＯＳトランジスタＴＮ１のゲートに印加される。
【００４２】
また、位相比較器３０は、図２９（ｂ）に示すように、基準信号ＲＩＮの位相よりも分周信号ＦＩＮの位相が進んでいる場合に、その位相差に応じたパルス幅の第２位相差信号ＤＮを出力する。この時、位相比較器３０は、一定レベルの第１位相差信号ＵＰを出力する。
【００４３】
そして、位相比較器３０は、基準信号ＲＩＮの位相と分周信号ＦＩＮの位相が合っている場合に、一定レベルの第１，第２位相差信号ＵＰ，ＤＮを出力する。図２０のチャージポンプ１２は、一定レベルの第１，第２位相差信号ＵＰ，ＤＮに応答してチャージ／ディスチャージを行わない。その結果、図３０に示すように、位相が合っている場合にチャージ／ディスチャージが行われないことから、ＰＬＬ回路は、出力信号Ｆｏｕｔの周波数を保持する。これにより、出力信号Ｆｏｕｔのロックがはずれる誤動作が防止される。
【００４４】
また、位相比較器３０は、分周信号ＦＩＮの位相が遅れている場合に位相差に対応するパルス幅の第１位相差信号ＵＰと、一定レベルの第２位相差信号ＤＮを出力する。この第１，第２位相差信号ＵＰ，ＤＮに応答し、チャージポンプ１２は、チャージ動作のみを行い、ＬＰＦ１３の出力信号Ｌｏの電圧を上昇させる。この出力信号Ｌｏに応答してＶＣＯ１４は出力信号Ｆｏｕｔの周波数を高くする。
【００４５】
しかしながら、図２０のノードＮ１の電圧Ｖ(N1)が高い場合、ＰＭＯＳトランジスタＴＰ１の駆動能力が低いため、チャージ量は少ない。これにより、チャージポンプ１２は、ＬＰＦ１３の出力信号Ｌｏの電圧をごく僅か上昇させる。そして、ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏに応答して、出力信号Ｆｏｕｔの周波数をごく僅か高くする。その結果、ＰＬＬ回路１０は、出力信号Ｆｏｕｔをロックさせることができるものの、そのロックまでの時間、所謂ロックアップタイムが非常に長いという問題がある。
【００４６】
本発明は上記問題点を解決するためになされたものであって、その目的は吐き出しと吸い込みのバランスをとることができるチャージポンプ回路を提供することにある。
【００４７】
また、吐き出しと吸い込みのバランスの良いチャージポンプ回路を用いて、ロック時間の短縮を図ることができるとともに、周波数安定度を高めることのできるＰＬＬ回路、及び、ＰＬＬ周波数シンセサイザを提供することにある。
【００４８】
【課題を解決するための手段】
請求項１に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吸い込み回路の駆動能力又は導通度を下げ、前記出力端子の電位が低い場合には吐き出し回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにした。
【００５０】
請求項２に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、吐き出し回路、吸い込み回路にかかる電位差を検知し、電位差に基づく前記制御信号を出力し、前記補正回路は、吐き出し回路側の電位差が高い場合には吐き出し回路の駆動能力又は導通度を下げ、逆に吸い込み回路側の電位差が高い場合には吸い込み回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにした。
【００５１】
請求項３に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、吐き出し回路、吸い込み回路に流れる電流量を検知し、電流量に基づく前記制御信号を出力し、前記補正回路は、吐き出し電流の方が多い場合には吐き出し回路の駆動能力又は導通度を下げ、吸い込み電流の方が多い場合には吸い込み回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにした。
【００５２】
請求項４に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吐き出し回路の駆動能力又は導通度を上げ、前記出力端子の電位が低い場合には吸い込み回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにした。
【００５３】
請求項５に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、吐き出し回路、吸い込み回路にかかる電位差を検知し、電位差に基づく前記制御信号を出力し、前記補正回路は、吐き出し回路側の電位差が高い場合には吸い込み回路の駆動能力又は導通度を上げ、逆に吸い込み回路側の電位差が高い場合には吐き出し回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにした。
【００５４】
請求項６に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、吐き出し回路、吸い込み回路に流れる電流量を検知し、電流量に基づく前記制御信号を出力し、前記補正回路は、吐き出し電流の方が多い場合には吸い込み回路の駆動能力又は導通度を上げ、吸い込み電流の方が多い場合には吐き出し回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路と前記吸い込み回路はそれぞれゲートに前記第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含み、前記補正回路は、前記一対の第１トランジスタのゲートにドレインが接続され、ゲートに前記制御信号が入力される一対の第２トランジスタを含み、前記制御信号に基づいて前記一対の第２トランジスタをそれぞれ駆動して前記一対の第１トランジスタのゲート電圧を制御し、該一対の第１トランジスタの駆動能力又は導通度を変更するようにした。
請求項７に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吸い込み回路の駆動能力又は導通度を下げ、前記出力端子の電位が低い場合には吐き出し回路の駆動能力又は導通度を下げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路は、高電位電源と前記出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタから構成され、前記吸い込み回路は、低電位電源と前記出力端子との間に接続された第１ＮチャネルＭＯＳトランジスタから構成され、前記検出回路は、高電位電源と低電位電源との間に接続された第２ＰチャネルＭＯＳトランジスタと抵抗と第２ＮチャネルＭＯＳトランジスタとからなる直列回路により構成され、前記第２ＰチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートは前記出力端子に接続され、前記第２ＰチャネルＭＯＳトランジスタと前記抵抗との間の第１のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力するとともに、前記抵抗と前記第２ＮチャネルＭＯＳトランジスタとの間の第２のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力し、前記補正回路は、前記第１のパルス信号がゲートに入力されるとともに前記第２のノードと前記第１ＰチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＰチャネルＭＯＳトランジスタと、前記第２のパルス信号がゲートに入力されるとともに前記第１のノードと前記第１ＮチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＮチャネルＭＯＳトランジスタとから構成された。
請求項８に記載の発明は、第１のパルス信号に応答してチャージ動作を行う吐き出し回路と、第２のパルス信号に応答してディスチャージ動作を行う吸い込み回路を含み、前記吐き出し回路と吸い込み回路の接続点を出力端子として該端子から前記チャージ動作とディスチャージ動作に基づく出力信号を出力するチャージ／ディスチャージ回路と、前記出力端子に接続され、前記吐き出し回路と吸い込み回路の状態を検出し、その検出結果に応じた制御信号を出力する検出回路と、前記制御信号に基づいて前記吐き出し回路と前記吸い込み回路を制御し、吐き出し回路のチャージ量と吸い込み回路のディスチャージ量とのバランスを補正する補正回路とを備え、前記検出回路は、前記出力端子の電位に基づいて前記吐き出し回路と吸い込み回路の状態を検出して前記制御信号を出力し、前記補正回路は、前記制御信号に基づいて、前記出力端子の電位が高い場合には吐き出し回路の駆動能力又は導通度を上げ、前記出力端子の電位が低い場合には吸い込み回路の駆動能力又は導通度を上げるように前記吸い込み回路及び吐き出し回路を制御し、前記吐き出し回路は、高電位電源と前記出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタから構成され、前記吸い込み回路は、低電位電源と前記出力端子との間に接続された第１ＮチャネルＭＯＳトランジスタから構成され、前記検出回路は、高電位電源と低電位電源との間に接続された第２ＰチャネルＭＯＳトランジスタと抵抗と第２ＮチャネルＭＯＳトランジスタとからなる直列回路により構成され、前記第２ＰチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートは前記出力端子に接続され、前記第２ＰチャネルＭＯＳトランジスタと前記抵抗との間の第１のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力するとともに、前記抵抗と前記第２ＮチャネルＭＯＳトランジスタとの間の第２のノードにおける分圧電圧を前記検出結果に応じた制御信号として出力し、前記補正回路は、前記第１のパルス信号がゲートに入力されるとともに前記第２のノードと前記第１ＰチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＰチャネルＭＯＳトランジスタと、前記第２のパルス信号がゲートに入力されるとともに前記第１のノードと前記第１ＮチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＮチャネルＭＯＳトランジスタとから構成された。
【００５５】
請求項９に記載の発明は、請求項２又は５に記載のチャージポンプ回路において、前記検出回路は、前記吐き出し回路にかかる電位差を検知し、検知した電位差に応じた電圧の第１の制御信号を出力する第１のオペアンプと、前記吸い込み回路にかかる電位差を検知し、検知した電位差に応じた電圧の第２の制御信号を出力する第２のオペアンプとを備え、前記補正回路は、前記第１，第２の制御信号に基づいて前記一対の第２トランジスタを制御して前記一対の第１トランジスタのゲート電圧を制御するようにした。
【００５６】
請求項１０に記載の発明は、請求項３又は６に記載のチャージポンプ回路において、前記検出回路は、前記吐き出し回路に流れる電流量を検知し、検知した電流量に応じた電圧の第１の検知信号を出力する第１の電流量検知手段と、前記吸い込み回路に流れる電流量を検知し、検知した電流量に応じた電圧の第２の検知信号を出力する第２の電流量検知手段と、前記第１，第２の検知信号を比較し、その比較結果を制御信号として出力する比較器とを備え、前記補正回路は、前記制御信号に基づいて前記一対の第２トランジスタを制御して前記一対の第１トランジスタのゲート電圧を制御するようにした。
【００５７】
請求項１１に記載の発明は、請求項２又は５に記載のチャージポンプ回路において、前記吐き出し回路は、前記第１のパルス信号に基づいてチャージ動作を行う第１の吐き出し回路と、前記補正回路によりチャージ量が制御される第２の吐き出し回路とを備え、前記吸い込み回路は、前記第２のパルス信号に基づいてディスチャージ動作を行う第１の吸い込み回路と、前記補正回路によりディスチャージ量が制御される第２の吸い込み回路とを備え、前記検出回路は、前記第１の吐き出し回路にかかる電位差を検知し、検知した電位差に応じた電圧の第１の制御信号を出力する第１のオペアンプと、前記第１の吸い込み回路にかかる電位差を検知し、検知した電位差に応じた電圧の第２の制御信号を出力する第２のオペアンプとを備え、前記補正回路は、前記第１の制御信号に基づいて前記第２の吐き出し回路を制御し、前記第２の制御信号に基づいて前記第２の吸い込み回路を制御するようにした。
【００５８】
請求項１２に記載の発明は、請求項３又は６に記載のチャージポンプ回路において、前記吐き出し回路は、前記第１のパルス信号に基づいてチャージ動作を行う第１の吐き出し回路と、前記補正回路によりチャージ量が制御される第２の吐き出し回路とを備え、前記吸い込み回路は、前記第２のパルス信号に基づいてディスチャージ動作を行う第１の吸い込み回路と、前記補正回路によりディスチャージ量が制御される第２の吸い込み回路とを備え、前記検出回路は、前記第１の吐き出し回路に流れる電流量を検知し、検知した電流量に応じた電圧の第１の検知信号を出力する第１の電流量検知手段と、前記第１の吸い込み回路に流れる電流量を検知し、検知した電流量に応じた電圧の第２の検知信号を出力する第２の電流量検知手段と、前記第１，第２の検知信号を比較し、その比較結果を制御信号として出力する比較器とを備え、前記補正回路は、前記制御信号に基づいて前記第２の吐き出し回路又は前記第２の吸い込み回路を動作させるようにした。
請求項１３に記載の発明は、請求項１１又は１２に記載のチャージポンプ回路において、前記第２の吐き出し回路と前記第２の吸い込み回路を複数対備え、前記補正回路は、前記制御信号に基づいて動作させる前記第２の吐き出し回路と第２の吸い込み回路の対の数を変更するようにした。
【００６１】
請求項１４に記載の発明は、基準信号と比較信号が入力され、基準信号と比較信号の位相差に基づくパルス幅の第１，第２位相差信号を出力する位相比較器と、前記第１，第２パルス信号として前記位相比較器から出力される前記第１，第２位相差信号をそれぞれ入力し、前記第１，第２位相差信号に基づきローパスフィルタに対して前記チャージ動作とディスチャージ動作を行ってローパスフィルタの出力信号の電圧を変更する請求項１乃至１３のうちの何れか１項に記載のチャージポンプ回路と、前記ローパスフィルタから出力される出力信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、前記周波数信号を分周して前記比較信号を出力する分周回路とを備えた。
【００６２】
請求項１５に記載の発明は、入力される制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器と、所定周波数の発振信号を基準周波数に分周した基準信号を出力する基準分周器と、前記電圧制御発振器の周波数信号を分周した比較信号を出力する比較分周器と、前記基準信号の位相と前記比較信号の位相を比較し、その比較結果に基づいて前記基準信号と比較信号に対応した第１，第２の位相差信号を出力する位相比較器と、前記第１，第２の位相差信号に基づいた制御電圧信号を前記電圧制御発振器に出力する請求項１乃至１３のうちの何れか１項に記載のチャージポンプ回路とを備えた。
【００６４】
（作用）
請求項１に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、出力端子の電位に基づいて吐き出し回路と吸い込み回路の状態を検出して制御信号を出力する。補正回路は、制御信号に基づいて、出力端子の電位が高い場合には吸い込み回路の駆動能力又は導通度を下げ、出力端子の電位が低い場合には吐き出し回路の駆動能力又は導通度を下げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。吐き出し回路と吸い込み回路はそれぞれゲートに第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含む。補正回路は、一対の第１トランジスタのゲートにドレインが接続され、ゲートに制御信号が入力される一対の第２トランジスタを含み、制御信号に基づいて一対の第２トランジスタをそれぞれ駆動して一対の第１トランジスタのゲート電圧を制御してチャージ量とディスチャージ量を変更し、チャージ量とディスチャージ量のバランスが補正される。
【００６５】
請求項２に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、吐き出し回路、吸い込み回路にかかる電位差を検知し、電位差に基づく制御信号を出力する。補正回路は、吐き出し回路側の電位差が高い場合には吐き出し回路の駆動能力又は導通度を下げ、逆に吸い込み回路側の電位差が高い場合には吸い込み回路の駆動能力又は導通度を下げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。吐き出し回路と吸い込み回路はそれぞれゲートに第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含む。補正回路は、一対の第１トランジスタのゲートにドレインが接続され、ゲートに制御信号が入力される一対の第２トランジスタを含み、制御信号に基づいて一対の第２トランジスタをそれぞれ駆動して一対の第１トランジスタのゲート電圧を制御してチャージ量とディスチャージ量を変更し、チャージ量とディスチャージ量のバランスが補正される。
【００６６】
請求項３に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、吐き出し回路、吸い込み回路に流れる電流量を検知し、電流量に基づく制御信号を出力する。補正回路は、吐き出し電流の方が多い場合には吐き出し回路の駆動能力又は導通度を下げ、吸い込み電流の方が多い場合には、吸い込み回路の駆動能力又は導通度を下げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。吐き出し回路と吸い込み回路はそれぞれゲートに第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含む。補正回路は、一対の第１トランジスタのゲートにドレインが接続され、ゲートに制御信号が入力される一対の第２トランジスタを含み、制御信号に基づいて一対の第２トランジスタをそれぞれ駆動して一対の第１トランジスタのゲート電圧を制御してチャージ量とディスチャージ量を変更し、チャージ量とディスチャージ量のバランスが補正される。
請求項４に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、出力端子の電位に基づいて吐き出し回路と吸い込み回路の状態を検出して制御信号を出力する。
【００６７】
補正回路は、制御信号に基づいて、出力端子の電位が高い場合には吐き出し回路の駆動能力又は導通度を上げ、出力端子の電位が低い場合には吸い込み回路の駆動能力又は導通度を上げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。
吐き出し回路と吸い込み回路はそれぞれゲートに第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含む。補正回路は、一対の第１トランジスタのゲートにドレインが接続され、ゲートに制御信号が入力される一対の第２トランジスタを含み、制御信号に基づいて一対の第２トランジスタをそれぞれ駆動して一対の第１トランジスタのゲート電圧を制御してチャージ量とディスチャージ量を変更し、チャージ量とディスチャージ量のバランスが補正される。
【００６８】
請求項５に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、吐き出し回路、吸い込み回路にかかる電位差を検知し、電位差に基づく制御信号を出力する。
補正回路は、吐き出し回路側の電位差が高い場合には吸い込み回路の駆動能力又は導通度を上げ、逆に吸い込み回路側の電位差が高い場合には吐き出し回路の駆動能力又は導通度を上げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。
吐き出し回路と吸い込み回路はそれぞれゲートに第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含む。補正回路は、一対の第１トランジスタのゲートにドレインが接続され、ゲートに制御信号が入力される一対の第２トランジスタを含み、制御信号に基づいて一対の第２トランジスタをそれぞれ駆動して一対の第１トランジスタのゲート電圧を制御してチャージ量とディスチャージ量を変更し、チャージ量とディスチャージ量のバランスが補正される。
【００６９】
請求項６に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、吐き出し回路、吸い込み回路に流れる電流量を検知し、電流量に基づく制御信号を出力する。
補正回路は、吐き出し電流の方が多い場合には吸い込み回路の駆動能力又は導通度を上げ、吸い込み電流の方が多い場合には吐き出し回路の駆動能力又は導通度を上げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。
吐き出し回路と吸い込み回路はそれぞれゲートに第１，第２のパルス信号がそれぞれ入力される一対の第１トランジスタを含む。補正回路は、一対の第１トランジスタのゲートにドレインが接続され、ゲートに制御信号が入力される一対の第２トランジスタを含み、制御信号に基づいて一対の第２トランジスタをそれぞれ駆動して一対の第１トランジスタのゲート電圧を制御してチャージ量とディスチャージ量を変更し、チャージ量とディスチャージ量のバランスが補正される。
【００７０】
請求項７に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、出力端子の電位に基づいて吐き出し回路と吸い込み回路の状態を検出して制御信号を出力する。補正回路は、制御信号に基づいて、出力端子の電位が高い場合には吸い込み回路の駆動能力又は導通度を下げ、出力端子の電位が低い場合には吐き出し回路の駆動能力又は導通度を下げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。
吐き出し回路は、高電位電源と出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタとから構成され、吸い込み回路は、低電位電源と出力端子との間に接続された第１ＮチャネルＭＯＳトランジスタとから構成される。検出回路は、高電位電源と低電位電源との間に接続された第２ＰチャネルＭＯＳトランジスタと抵抗と第２ＮチャネルＭＯＳトランジスタとからなる直列回路とから構成され、第２ＰチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートは出力端子に接続され、第２ＰチャネルＭＯＳトランジスタと抵抗との間の第１のノードにおける分圧電圧を検出結果として出力するとともに、抵抗と前記第２ＮチャネルＭＯＳトランジスタとの間の第２のノードにおける分圧電圧を検出結果として出力する。補正回路は、第２のノードと第１ＰチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＰチャネルＭＯＳトランジスタと、第１のノードと第１ＮチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＮチャネルＭＯＳトランジスタとから構成され、第１のパルス信号及び第２のパルス信号に基づいて第３ＰチャネルＭＯＳトランジスタ及び第３ＮチャネルＭＯＳトランジスタのゲート電圧を制御して第１ＰチャネルＭＯＳトランジスタ及び第１ＮチャネルＭＯＳトランジスタのゲート電圧を制御し、チャージ量とディスチャージ量の補正量が変更される。
請求項８に記載の発明によれば、出力信号Ｃｏの電圧に応じてアンバランスとなる吐き出し回路２のチャージ量と吸い込み回路３のディスチャージ量が検出回路４と補正回路５により補正される。検出回路は、出力端子の電位に基づいて吐き出し回路と吸い込み回路の状態を検出して制御信号を出力する。補正回路は、制御信号に基づいて、出力端子の電位が高い場合には吐き出し回路の駆動能力又は導通度を上げ、出力端子の電位が低い場合には吸い込み回路の駆動能力又は導通度を上げるように吸い込み回路及び吐き出し回路を制御し、チャージ量とディスチャージ量のバランスが補正される。
吐き出し回路は、高電位電源と出力端子との間に接続された第１ＰチャネルＭＯＳトランジスタとから構成され、吸い込み回路は、低電位電源と出力端子との間に接続された第１ＮチャネルＭＯＳトランジスタとから構成される。検出回路は、高電位電源と低電位電源との間に接続された第２ＰチャネルＭＯＳトランジスタと抵抗と第２ＮチャネルＭＯＳトランジスタとからなる直列回路とから構成され、第２ＰチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲートは出力端子に接続され、第２ＰチャネルＭＯＳトランジスタと抵抗との間の第１のノードにおける分圧電圧を検出結果として出力するとともに、抵抗と前記第２ＮチャネルＭＯＳトランジスタとの間の第２のノードにおける分圧電圧を検出結果として出力する。補正回路は、第２のノードと第１ＰチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＰチャネルＭＯＳトランジスタと、第１のノードと第１ＮチャネルＭＯＳトランジスタのゲートとの間に接続された第３ＮチャネルＭＯＳトランジスタとから構成され、第１のパルス信号及び第２のパルス信号に基づいて第３ＰチャネルＭＯＳトランジスタ及び第３ＮチャネルＭＯＳトランジスタのゲート電圧を制御して第１ＰチャネルＭＯＳトランジスタ及び第１ＮチャネルＭＯＳトランジスタのゲート電圧を制御し、チャージ量とディスチャージ量の補正量が変更される。
【００７１】
請求項９に記載の発明によれば、検出回路は、吐き出し回路にかかる電位差を検知し、検知した電位差に応じた電圧の第１の制御信号を出力する第１のオペアンプと、吸い込み回路にかかる電位差を検知し、検知した電位差に応じた電圧の第２の制御信号を出力する第２のオペアンプとを備える。そして、補正回路は、第１，第２の制御信号に基づいて一対の第２トランジスタを制御して一対の第１トランジスタのゲート電圧を制御し、チャージ量とディスチャージ量の補正量が変更される。
【００７２】
請求項１０に記載の発明によれば、検出回路は、吐き出し回路に流れる電流量を検知し、検知した電流量に応じた電圧の第１の検知信号を出力する第１の電流量検知手段と、吸い込み回路に流れる電流量を検知し、検知した電流量に応じた電圧の第２の検知信号を出力する第２の電流量検知手段と、第１，第２の検知信号を比較し、その比較結果を制御信号として出力する比較器とを備える。そして、補正回路は、制御信号に基づいて一対の第２トランジスタを制御して一対の第１トランジスタのゲート電圧を制御し、チャージ量とディスチャージ量の補正量が変更される。
【００７３】
請求項１１に記載の発明によれば、吐き出し回路は、第１のパルス信号に基づいてチャージ動作を行う第１の吐き出し回路と、補正回路によりチャージ量が制御される第２の吐き出し回路が備えられる。吸い込み回路は、第２のパルス信号に基づいてディスチャージ動作を行う第１の吸い込み回路と、補正回路によりディスチャージ量が制御される第２の吸い込み回路がを備えられる。検出回路は、第１の吐き出し回路にかかる電位差を検知し、検知した電位差に応じた電圧の第１の制御信号を出力する第１のオペアンプと、第１の吸い込み回路にかかる電位差を検知し、検知した電位差に応じた電圧の第２の制御信号を出力する第２のオペアンプとを備える。そして、補正回路は、第１の制御信号に基づいて第２の吐き出し回路を制御し、第２の制御信号に基づいて第２の吸い込み回路を制御し、チャージ量とディスチャージ量の補正量が変更される。
請求項１２に記載の発明によれば、吐き出し回路は、第１のパルス信号に基づいてチャージ動作を行う第１の吐き出し回路と、補正回路によりチャージ量が制御される第２の吐き出し回路が備えられる。吸い込み回路は、第２のパルス信号に基づいてディスチャージ動作を行う第１の吸い込み回路と、補正回路によりディスチャージ量が制御される第２の吸い込み回路がを備えられる。検出回路は、第１の吐き出し回路に流れる電流量を検知し、検知した電流量に応じた電圧の第１の検知信号を出力する第１の電流量検知手段と、第１の吸い込み回路に流れる電流量を検知し、検知した電流量に応じた電圧の第２の検知信号を出力する第２の電流量検知手段と、第１，第２の検知信号を比較し、その比較結果を制御信号として出力する比較器とを備える。そして、補正回路は、制御信号に基づいて第２の吐き出し回路又は第２の吸い込み回路を動作させ、チャージ量とディスチャージ量の補正量が変更される。
【００７４】
請求項１３に記載の発明によれば、第２の吐き出し回路と第２の吸い込み回路を複数対備えられる。補正回路は、制御信号に基づいて動作させる第２の吐き出し回路と第２の吸い込み回路の対の数を変更し、チャージ量とディスチャージ量の補正量が変更される。
【００７７】
請求項１４，１５に記載の発明によれば、ＰＬＬ回路，ＰＬＬ周波数シンセサイザには、チャージ量とディスチャージ量のバランスが補正されたチャージポンプ回路が備えられ、ロック動作が安定するとともに、ロックまでの時間が短縮される。
【００７８】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図２〜図４に従って説明する。
【００７９】
図２は、第一実施形態のＰＬＬ回路４０を示す。ＰＬＬ回路４０は、位相比較器１１、チャージポンプ４１、ローパスフィルタ（ＬＰＦ）１３、電圧制御発振器（ＶＣＯ）１４及び分周回路１５を備えている。
【００８０】
位相比較器１１には、所定周波数の基準信号ＲＩＮと分周回路１５から分周信号ＦＩＮが入力される。位相比較器１１は、基準信号ＲＩＮと分周信号ＦＩＮとの位相差に応じたパルス幅の第１，第２位相差信号ＵＰ，ＤＮをチャージポンプ４１に出力する。
【００８１】
チャージポンプ４１は、位相比較器１１から出力される第１，第２位相差信号ＵＰ，ＤＮに基づいて、出力信号ＣｏをＬＰＦ１３に出力する。この出力信号Ｃｏは、前記位相差信号ＵＰ，ＤＮのパルス幅に応じて変化する。
【００８２】
ＬＰＦ１３は、チャージポンプ４１の出力信号Ｃｏを平滑した直流電圧を出力信号ＬｏとしてＶＣＯ１４に出力する。ＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏの電圧値に応じた周波数の出力信号Ｆｏｕｔを外部回路に出力する。また、ＶＣＯ１４は、出力信号Ｆｏｕｔを分周回路１５に出力する。分周回路１５は、ＶＣＯ１４の出力信号Ｆｏｕｔを分周した分周信号ＦＩＮを前記位相比較器１１に出力する。
【００８３】
図３は、第一実施形態のチャージポンプ４１の回路図を示す。
チャージポンプ４１は、第１〜第３ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＴＰ１〜ＴＰ３、第１〜第３ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＴＮ１〜ＴＮ３、抵抗Ｒｃを含む。
【００８４】
第１ＰＭＯＳトランジスタＴＰ１のソースは高電位電源ＶDDに接続され、ドレインは第１ＮＭＯＳトランジスタＴＮ１のドレインに接続されている。第１ＮＭＯＳトランジスタＴＮ１のソースは低電位電源ＶSSに接続されている。第１ＰＭＯＳトランジスタＴＰ１のドレインと第１ＮＭＯＳトランジスタＴＮ１のドレインが接続されたノードＮ１はチャージポンプ４１の出力端子であって、該端子から出力信号Ｃｏを出力する。
【００８５】
第１ＰＭＯＳトランジスタＴＰ１は、ゲート電圧に基づいてオン又はオフする。オンした第１ＰＭＯＳトランジスタＴＰ１は、高電位電源ＶDDからノードＮ１を介して図２のＬＰＦ１３に電流Ｉ(Co)を供給する。ＬＰＦ１３は、抵抗とコンデンサ含む構成であって、供給される電流Ｉ(Co)により電荷を蓄積する。
【００８６】
即ち、オンした第１ＰＭＯＳトランジスタＴＰ１は、ＬＰＦ１３に電荷をチャージする。このチャージされた電荷により、ノードＮ１の電圧、即ち、出力信号Ｃｏの電圧が決定される。そして、ＬＰＦ１３は、入力される出力信号Ｃｏを平滑した電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、蓄積された電荷量に対応して高くなる。
【００８７】
第１ＮＭＯＳトランジスタＴＮ１は、ゲート電圧に基づいてオン又はオフする。オンした第１ＮＭＯＳトランジスタＴＮ１は、図２のＬＰＦ１３からノードＮ１を介して低電位電源ＶSSに電流Ｉ(Co)を流す。これにより、ＬＰＦ１３の電荷量は減少する。
【００８８】
即ち、オンした第１ＮＭＯＳトランジスタＴＮ１は、ＬＰＦ１３から電荷をディスチャージする。そして、ＬＰＦ１３は、電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、減少した電荷量に対応して低くなる。
【００８９】
以上により、第１ＰＭＯＳトランジスタＴＰ１と第１ＮＭＯＳトランジスタＴＮ１の直列回路は、ＬＰＦ１３に対して電荷のチャージ／ディスチャージを行うチャージ／ディスチャージ回路（Ｃ／Ｄ回路）４２として作用する。そして、第１ＰＭＯＳトランジスタＴＰ１は、ＬＰＦ１３に電流を吐き出す吐き出し回路を形成し、第１ＮＭＯＳトランジスタＴＮ１は、ＬＰＦ１３から電流を吸い込む吸い込み回路を形成する。
【００９０】
前記ノードＮ１は、第２ＰＭＯＳトランジスタＴＰ２のゲートに接続されている。また、ノードＮ１は、第２ＮＭＯＳトランジスタＴＮ２のゲートに接続されている。
【００９１】
第２ＰＭＯＳトランジスタＴＰ２のソースは高電位電源ＶDDの電源線に接続され、ドレインは抵抗Ｒｃの第１端子に接続されている。抵抗Ｒｃの第２端子は、第２ＮＭＯＳトランジスタＴＮ２のドレインに接続され、第２ＮＭＯＳトランジスタＴＮ２のソースは低電位電源ＶSSの電源線に接続されている。従って、第２ＰＭＯＳトランジスタＴＰ２と抵抗Ｒｃと第２ＮＭＯＳトランジスタＴＮ２は、高電位電源ＶDDと低電位電源ＶSSの間に直列接続されている。
【００９２】
前記ノードＮ１の電圧、即ち、出力信号Ｃｏは、第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２，ＴＮ２のゲートに印加される。両トランジスタＴＰ２，ＴＮ２はＦＥＴ構造であることから、ゲートに印加される電圧とソースに印可される電圧に応じたオン抵抗値を有する抵抗として等価になる。
【００９３】
両トランジスタＴＰ２，ＴＮ２のゲートには同一の出力信号Ｃｏが印可されている。第２ＰＭＯＳトランジスタＴＰ２は、ソースに高電位電源ＶDDが供給されている。従って、第２ＰＭＯＳトランジスタＴＰ２は、出力信号Ｃｏの電圧と高電位電源ＶDDの電圧の差に応じたオン抵抗値を有する抵抗と等価になる。
【００９４】
また、第２ＮＭＯＳトランジスタＴＮ２のソースには低電位電源ＶSSが挙窮されている。従って、第２ＮＭＯＳトランジスタＴＮ２は、出力信号Ｃｏの電圧と低電位電源ＶSSの電圧の差に応じたオン抵抗値を有する抵抗と等価となる。
【００９５】
その等価回路を図４（ａ）に示す。第２ＰＭＯＳトランジスタＴＰ２は抵抗Ｒｐとして表され、第２ＮＭＯＳトランジスタＴＮ２は抵抗Ｒｎとして表される。そして、ノードＮ２，Ｎ３における電圧は、高電位電源ＶDDと低電位電源ＶSSの間の電位差を各抵抗Ｒｐ，Ｒｃ，Ｒｎよりなる分圧抵抗により分圧した分圧電圧Ｖ１，Ｖ２（Ｖ１ａ，Ｖ２ａ）となる。このノードＮ２，Ｎ３における分圧電圧Ｖ１，Ｖ２は、第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２，ＴＮ２の等価抵抗Ｒｐ，Ｒｎの抵抗値、即ち出力信号Ｃｏの電圧に対応している。
【００９６】
高電位電源ＶDDと低電位電源ＶSSの間の電位差は、一定である。抵抗Ｒｃの抵抗値は一定である。
前記出力信号Ｃｏの電圧が高電位電源ＶDDと低電位電源ＶSSの中間電圧（＝１／２（ＶDD＋ＶSS））付近の場合、第２ＰＭＯＳトランジスタＴＰ２のゲート−ソース間電圧は、第２ＮＭＯＳトランジスタＴＮ２のそれとほぼ同じ値になる。従って、両トランジスタＴＰ２，ＴＮ２のオン抵抗値は、ほぼ同じ値になる。従って、高電位電源ＶDDの電圧とノードＮ２における分圧電圧の差は、ノードＮ３における分圧電圧と低電位電源ＶSSの電圧の差とほぼ等しくなる。
【００９７】
前記出力信号Ｃｏの電圧が高電位電源ＶDDの電圧に近い（中間電圧よりも高い）場合、図４（ｃ）に示すように、第２ＰＭＯＳトランジスタＴＰ２のオン抵抗値は、第２ＮＭＯＳトランジスタＴＮ２のそれよりも大きくなる。従って、ノードＮ２，Ｎ３における分圧電圧Ｖ１，Ｖ２（Ｖ１ｃ，Ｖ２ｃ）は、出力信号Ｃｏの電圧が中間電圧付近の場合における第１，第２分圧電圧Ｖ１ａ，Ｖ２ａに比べて低くなる。
【００９８】
前記出力信号Ｃｏの電圧が低電位電源ＶSSの電圧に近い（中間電圧よりも低い）場合、図４（ｂ）に示すように、第２ＰＭＯＳトランジスタＴＰ２のオン抵抗値は、第２ＮＭＯＳトランジスタＴＮ２のそれよりも小さくなる。従って、ノードＮ２，Ｎ３における分圧電圧Ｖ１，Ｖ２（Ｖ１ｂ，Ｖ２ｂ）は、出力信号Ｃｏの電圧が中間電圧付近の場合における分圧電圧Ｖ１ａ，Ｖ２ａに比べて高くなる。
【００９９】
即ち、第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２，ＴＮ２と抵抗Ｒｃの直列回路は、入力される出力信号Ｃｏの電圧が高電位電源ＶDDに近い電圧か低電位電源ＶSSに近い電圧かを検出する検出回路４３として作用する。この検出回路は、検出した出力信号Ｃｏの電圧に対する検出結果として分圧電圧Ｖ１（Ｖ１ａ〜Ｖ１ｃ），Ｖ２（Ｖ２ａ〜Ｖ２ｃ）を出力する。
【０１００】
図３に示すように、第２ＰＭＯＳトランジスタＴＰ２と抵抗Ｒｃの間の接続点であるノードＮ２は、第３ＮＭＯＳトランジスタＴＮ３を介して第１ＮＭＯＳトランジスタＴＮ１のゲートに接続されている。第３ＮＭＯＳトランジスタＴＮ３のゲートには前記第２位相差信号ＤＮが印加される。
【０１０１】
第３ＮＭＯＳトランジスタＴＮ３は、第２位相差信号ＤＮのレベル（電圧）に応答してオン又はオフするスイッチとして動作する。詳しくは、第３ＮＭＯＳトランジスタＴＮ３は、ゲートに印加されるＨレベルの第２位相差信号ＤＮに応答してオンする。そのオンした第３ＮＭＯＳトランジスタＴＮ３は、ノードＮ２を第１ＮＭＯＳトランジスタＴＮ１のゲートに接続する。従って、第１ＮＭＯＳトランジスタＴＮ１のゲートには、第２位相差信号ＤＮがＨレベルである間、ノードＮ２における電圧が印加される。
【０１０２】
第２ＮＭＯＳトランジスタＴＮ２と抵抗Ｒｃの間の接続点であるノードＮ３は、第３ＰＭＯＳトランジスタＴＰ３を介して第１ＰＭＯＳトランジスタＴＰ１のゲートに接続されている。第３ＰＭＯＳトランジスタＴＰ３のゲートには前記第１位相差信号ＵＰが印加される。
【０１０３】
第３ＰＭＯＳトランジスタＴＰ３は、第１位相差信号ＵＰのレベル（電圧）に応答してオン又はオフするスイッチとして動作する。詳しくは、第３ＰＭＯＳトランジスタＴＰ３は、ゲートに印加されるＬレベルの第１位相差信号ＵＰに応答してオンする。そのオンした第３ＰＭＯＳトランジスタＴＰ３は、ノードＮ３を第１ＰＭＯＳトランジスタＴＰ１のゲートに接続する。従って、第１ＰＭＯＳトランジスタＴＰ１のゲートには、第１位相差信号ＵＰがＬレベルである間、ノードＮ３における電圧が印加される。
【０１０４】
第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１，ＴＮ１は、ゲートに印加される分圧電圧Ｖ１，Ｖ２に応じた電流を流し、図２のＬＰＦ１３に対するチャージ／ディスチャージ動作を行う。第１，第２分圧電圧Ｖ１，Ｖ２は、出力信号Ｃｏの電圧に対応している。詳しくは、第１分圧電圧Ｖ１は、第２ＰＭＯＳトランジスタＴＰ２のゲート−ソース間電圧、即ち、出力信号Ｃｏの電圧と高電位電源ＶDDの電圧との差に対応している。第２分圧電圧Ｖ２は、第２ＮＭＯＳトランジスタＴＮ２のゲート−ソース間電圧、即ち、出力信号Ｃｏの電圧と低電位電源ＶSSの電圧との差に対応している。
【０１０５】
従って、第１ＰＭＯＳトランジスタＴＰ１は、出力信号Ｃｏの電圧と低電位電源ＶSSの電圧との差に対応した導通度となり、その導通度に応じた量の電流を流す。即ち、第１ＰＭＯＳトランジスタＴＰ１は、その駆動能力（チャージ量）が前記検出回路４３から検出結果として出力される第２分圧電圧Ｖ２により補正される。
【０１０６】
また、第１ＮＭＯＳトランジスタＴＮ１は、出力信号の電圧と高電位電源ＶDDの電圧の差に対応した導通度となり、その導通度に応じた量の電流を流す。即ち、第１ＮＭＯＳトランジスタＴＮ１は、その駆動能力（チャージ量）が前記検出回路４３から検出結果として出力される第１分圧電圧Ｖ１により補正される。
【０１０７】
これにより、第３ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ３，ＴＮ３は、検出回路４３の検出結果に基づいてＣ／Ｄ回路４２におけるチャージ／ディスチャージ量を補正する補正回路４４として作用する。
【０１０８】
次に、上記のように構成されたチャージポンプ４１の作用を、出力信号Ｃｏの電圧に対応して説明する。
［出力信号Ｃｏの電圧Ｖ(N1)が高電位電源ＶDDと低電位電源ＶSSの中間電圧付近の場合］
この第１の場合、第２ＰＭＯＳトランジスタＴＰ２のゲート−ソース間の電圧差は、第２ＮＭＯＳトランジスタＴＮ２のそれとほぼ等しくなる。従って、第２ＰＭＯＳトランジスタＴＰ２のオン抵抗値、即ち抵抗Ｒｐの抵抗値は、第２ＮＭＯＳトランジスタＴＮ２のオン抵抗値、即ち抵抗Ｒｎの抵抗値とほぼ同じとなる。従って、検出回路４３は、高電位電源ＶDDの電圧とノードＮ２における第１分圧電圧Ｖ１の差と、ノードＮ３における第２分圧電圧Ｖ２と低電位電源ＶSSの電圧の差をほぼ等しくする。
【０１０９】
これにより、第１トランジスタＴＰ１，ＴＮ１は、第１，第２分圧電圧Ｖ１，Ｖ２の電圧に応じて導通度をほぼ等しくする。即ち、第１トランジスタＴＰ１，ＴＮ１は、単位時間当たりに流す電流量、即ちチャージ量／ディスチャージ量をほぼ同じにする。
【０１１０】
従って、チャージポンプ回路４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じた量の電荷をＬＰＦ１３に対してチャージ／ディスチャージする。ＬＰＦ１３は、蓄えられた電荷量に基づく電圧の出力信号Ｌｏを出力する。図２のＶＣＯ１４は、ＬＰＦ１４からの出力信号Ｌｏに応答して出力信号Ｆｏｕｔの周波数を保持又は上昇／下降する。
【０１１１】
［出力信号Ｃｏの電圧Ｖ(N1)が低電位電源ＶSSに近い電圧の場合］
この第２の場合、第２ＰＭＯＳトランジスタＴＰ２のゲート−ソース間の電圧差は、第２ＮＭＯＳトランジスタＴＮ２のそれよりも小さくなる。従って、検出回路４３は、上記第１の場合に比べて高い第１，第２分圧電圧Ｖ１ｂ，Ｖ２ｂ（図４（ｂ）参照）を出力する。補正回路４４は、第１分圧電圧Ｖ１ｂを第１ＮＭＯＳトランジスタＴＮ１のゲートに印加し、第２分圧電圧Ｖ２ｂを第１ＰＭＯＳトランジスタＴＰ１のゲートに印加する。
【０１１２】
これにより、補正回路４４は、第１ＰＭＯＳトランジスタＴＰ１の導通度を第１ＮＭＯＳトランジスタＴＮ１の導通度よりも低くする。即ち、第１ＰＭＯＳトランジスタＴＰ１の駆動能力は小さくなり、第１ＮＭＯＳトランジスタＴＮ１の駆動能力は大きくなる。
【０１１３】
このことは、単位時間当たりのチャージ量を減少させ、ディスチャージ量を増加させる。その結果、チャージポンプ４１は、従来のチャージポンプ１２に比べて、チャージ量を少なくし、ディスチャージ量を多くする。これにより、チャージポンプ４１は、単位時間当たりのチャージ量とディスチャージ量のバランスを補正する。
【０１１４】
今、図２の基準信号ＲＩＮと分周信号ＦＩＮの位相が合っているものとする。この時、チャージポンプ回路４１は、同一パルス幅の第１，第２位相差信号ＵＰ，ＤＮに基づいて、ＬＰＦ１３に対してほぼ同量の電荷をチャージ／ディスチャージする。これにより、ＬＰＦ１３から出力される出力信号Ｌｏの電圧Ｖ(Lo)は、チャージポンプ４１のチャージ／ディスチャージ量に基づいて変化しない。
【０１１５】
従って、図２のＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏの電圧に応答して出力信号Ｆｏｕｔの周波数を保持する。これにより、ＰＬＬ回路４０は、従来のＰＬＬ回路１０に比べてロックの安定度が増加する。
【０１１６】
また、基準信号ＲＩＮの位相に対して分周信号ＦＩＮの位相が遅れているものとする。チャージポンプ４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じた時間、それぞれチャージ／ディスチャージを行う。この時、図２６（ｂ）に示すように、第１位相差信号ＵＰのパルス幅は、第２位相差信号ＤＮのパルス幅よりも長い。そして、Ｃ／Ｄ回路４２は、単位時間当たりにほぼ同量の電荷をチャージ／ディスチャージする。このことは、チャージポンプ４１のチャージ量を多くし、ＬＰＦ１３の出力信号Ｌｏの電圧Ｖ(Lo)を上昇させる。
【０１１７】
その結果、出力信号Ｆｏｕｔの周波数は上昇して目的の周波数に近づく。これにより、ＰＬＬ回路４０は、出力信号Ｆｏｕｔの周波数を目的の周波数にロックさせることができる。
【０１１８】
更にまた、基準信号ＲＩＮの位相に対して分周信号ＦＩＮの位相が進んでいるものとする。チャージポンプ４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じた時間、それぞれチャージ／ディスチャージを行う。この時、図２６（ｃ）に示すように、第１位相差信号ＵＰのパルス幅は、第２位相差信号ＤＮのパルス幅よりも短い。しかし、Ｃ／Ｄ回路４２は、単位時間当たりにほぼ同量の電荷をチャージ／ディスチャージする。このことは、チャージポンプ４１のチャージ量を従来のチャージポンプ１２のそれよりも減少させ、ＬＰＦ１３の出力信号Ｌｏの電圧Ｖ(Lo)が上昇する割合を少なくする。
【０１１９】
その結果、出力信号Ｆｏｕｔの周波数が目的の周波数を大きく超えることはない。これにより、ＰＬＬ回路４０は、出力信号Ｆｏｕｔの周波数を目的の周波数にロックするまでのロックアップタイムを、従来のＰＬＬ回路１０のそれに比べて短くすることができる。
【０１２０】
［出力信号Ｃｏの電圧Ｖ(N1)が高電位電源ＶDDに近い電圧の場合］
この第３の場合、第２ＰＭＯＳトランジスタＴＰ２のゲート−ソース間の電圧差は、第２ＮＭＯＳトランジスタＴＮ２のそれよりも大きくなる。従って、検出回路４３は、上記第１の場合に比べて低い第１，第２分圧電圧Ｖ１ｃ，Ｖ２ｃ（図４（ｃ）参照）を出力する。補正回路４４は、第１分圧電圧Ｖ１ｃを第１ＮＭＯＳトランジスタＴＮ１のゲートに印加し、第２分圧電圧Ｖ２ｃを第１ＰＭＯＳトランジスタＴＰ１のゲートに印加する。
【０１２１】
これにより、補正回路４４は、第１ＮＭＯＳトランジスタＴＮ１の導通度を第１ＰＭＯＳトランジスタＴＰ１の導通度よりも低くする。即ち、第１ＰＭＯＳトランジスタＴＰ１の駆動能力は大きくなり、第１ＮＭＯＳトランジスタＴＮ１の駆動能力は小さくなる。
【０１２２】
このことは、単位時間当たりのチャージ量を増加させ、ディスチャージ量を減少させる。これにより、チャージポンプ４１は、従来のチャージポンプ１２に比べて、チャージ量を多くし、ディスチャージ量を少なくする。即ち、チャージポンプ４１は、単位時間当たりのチャージ量とディスチャージ量のバランスを補正する。
【０１２３】
今、図２の基準信号ＲＩＮと分周信号ＦＩＮの位相が合っているものとする。この時、チャージポンプ回路４１は、同一パルス幅の第１，第２位相差信号ＵＰ，ＤＮに基づいて、ＬＰＦ１３に対してほぼ同量の電荷をチャージ／ディスチャージする。これにより、ＬＰＦ１３から出力される出力信号Ｌｏの電圧Ｖ(Lo)は、チャージポンプ４１のチャージ／ディスチャージ量に基づいて変化しない。
【０１２４】
従って、図２のＶＣＯ１４は、ＬＰＦ１３の出力信号Ｌｏの電圧に応答して出力信号Ｆｏｕｔの周波数を保持する。これにより、ＰＬＬ回路４０は、従来のＰＬＬ回路１０に比べてロックの安定度が増加する。
【０１２５】
また、基準信号ＲＩＮの位相に対して分周信号ＦＩＮの位相が遅れているものとする。チャージポンプ４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じた時間、それぞれチャージ／ディスチャージを行う。この時、図２６（ｂ）に示すように、第１位相差信号ＵＰのパルス幅は、第２位相差信号ＤＮのパルス幅よりも長い。しかし、Ｃ／Ｄ回路４２は、単位時間当たりにほぼ同量の電荷をチャージ／ディスチャージする。このことは、チャージポンプ４１のチャージ量を従来のチャージポンプ１２のそれよりも減少させ、ＬＰＦ１３の出力信号Ｌｏの電圧Ｖ(Lo)が上昇する割合を少なくする。
【０１２６】
その結果、出力信号Ｆｏｕｔの周波数が目的の周波数を大きく超えることはない。これにより、ＰＬＬ回路４０は、出力信号Ｆｏｕｔの周波数を目的の周波数にロックするまでのロックアップタイムを、従来のＰＬＬ回路１０のそれに比べて短くすることができる。
【０１２７】
更にまた、基準信号ＲＩＮの位相に対して分周信号ＦＩＮの位相が進んでいるものとする。チャージポンプ４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じた時間、それぞれチャージ／ディスチャージを行う。この時、図２６（ｃ）に示すように、第１位相差信号ＵＰのパルス幅は、第２位相差信号ＤＮのパルス幅よりも短い。そして、Ｃ／Ｄ回路４２は、単位時間当たりにほぼ同量の電荷をチャージ／ディスチャージする。このことは、チャージポンプ４１のディスチャージ量を多くし、ＬＰＦ１３の出力信号Ｌｏの電圧Ｖ(Lo)を下降させる。
【０１２８】
その結果、出力信号Ｆｏｕｔの周波数は下降して目的の周波数に近づく。これにより、ＰＬＬ回路４０は、出力信号Ｆｏｕｔの周波数を目的の周波数にロックさせることができる。
【０１２９】
以上記述したように、第一実施形態によれば、以下の効果を奏する。
（１）検出回路４３は、出力端子となるノードＮ１の電位に応じた第１，第２分圧電圧Ｖ１，Ｖ２を生成する。補正回路４４は、第１，第２位相差信号ＵＰ，ＤＮに基づいて、第２分圧電圧Ｖ２をＣ／Ｄ回路４２の第１ＰＭＯＳトランジスタＴＰ１のゲートに印加し、第１分圧電圧Ｖ１を第１ＮＭＯＳトランジスタＴＮ１のゲートに印加するようにした。これにより、出力信号Ｃｏの電圧が高い場合、第１ＮＭＯＳトランジスタＴＮ１の導通度は、第１ＰＭＯＳトランジスタＴＰ１の導通度よりも低くなる。その結果、チャージポンプ４１は、従来のチャージポンプ１２に比べて、チャージ量を多くし、ディスチャージ量を少なくする。即ち、チャージポンプ４１は、単位時間当たりのチャージ量とディスチャージ量のバランスを補正することができる。
【０１３０】
また、出力信号Ｃｏの電圧が低い場合、第１ＰＭＯＳトランジスタＴＰ１の導通度は、第１ＮＭＯＳトランジスタＴＮ１の導通度よりも低くなる。その結果、チャージポンプ４１は、従来のチャージポンプ１２に比べて、ディスチャージ量を多くし、チャージ量を少なくする。即ち、チャージポンプ４１は、単位時間当たりのチャージ量とディスチャージ量のバランスを補正することができる。
【０１３１】
（２）上記のチャージポンプ４１は、チャージ量とディスチャージ量のバランスが合っている。そのため、基準信号ＲＩＮと分周信号ＦＩＮの位相が合っている場合、チャージポンプ４１は、チャージ量とほぼ同じだけディスチャージ量を行うため、出力信号Ｃｏの電圧をほとんど変化させない。その結果、ＶＣ０１４は、出力信号Ｆｏｕｔの周波数をほとんど変化させないため、ＰＬＬ回路４０のロックの安定度を高くすることができる。
【０１３２】
（３）基準信号ＲＩＮの位相に対して分周信号ＦＩＮの位相がずれている場合、チャージポンプ４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じた時間、それぞれチャージ／ディスチャージを行う。チャージポンプ４１は、第１，第２位相差信号ＵＰ，ＤＮのパルス幅に応じてＬＰＦ１３の出力信号Ｌｏの電圧Ｖ(Lo)を上昇又は下降させる。その結果、出力信号Ｆｏｕｔの周波数は上昇又は下降して目的の周波数に近づくため、ＰＬＬ回路４０は、出力信号Ｆｏｕｔの周波数を目的の周波数にロックさせることができる。
【０１３３】
尚、図３において、スイッチとして第３ＰＭＯＳトランジスタＴＰ３，第３ＮＭＯＳトランジスタＴＮ３を用いたが、ＮＭＯＳトランジスタをノードＮ３と第１ＰＭＯＳトランジスタＴＰ１のゲートとの間に接続し、ＰＭＯＳトランジスタをノードＮ２と第１ＮＭＯＳトランジスタＴＮ１のゲートとの間に接続する構成としてもよい。また、スイッチを一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなるトランスファゲートを用いて実施してもよい。これらの場合、ＰＭＯＳトランジスタのゲートには、インバータ回路等を用いて第１，第２位相差信号ＵＰ，ＤＮを反転して印加する必要がある。
【０１３４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図５〜図７に従って説明する。
図５は、本実施形態のチャージポンプ５１のブロック回路図を示す。このチャージポンプ５１は、図２のＰＬＬ回路１０のチャージポンプ４１に代えて用いられる。
【０１３５】
チャージポンプ５１は、第１〜第３ＰＭＯＳトランジスタＴＰ１１〜１３、第１〜第３ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１３、Ａ／Ｄ（アナログ−ディジタル）変換回路５２、及び、デコーダ５３を含む。
【０１３６】
第１ＰＭＯＳトランジスタＴＰ１１のソースは高電位電源ＶDDに接続され、ドレインは第１ＮＭＯＳトランジスタＴＮ１１のドレインに接続されている。第１ＮＭＯＳトランジスタＴＮ１１のソースは低電位電源ＶSSに接続されている。第１ＰＭＯＳトランジスタＴＰ１１のドレインと第１ＮＭＯＳトランジスタＴＮ１１のドレインが接続されたノードＮ１はチャージポンプ５１の出力端子であって、該端子から出力信号Ｃｏを出力する。
【０１３７】
第１ＰＭＯＳトランジスタＴＰ１１のゲートには、図２の位相比較器１１から出力される第１位相差信号ＵＰが入力される。第１ＰＭＯＳトランジスタＴＰ１１は、第１位相差信号ＵＰに基づいてオン又はオフする。オンした第１ＰＭＯＳトランジスタＴＰ１１は、高電位電源ＶDDからノードＮ１を介して図２のＬＰＦ１３に電流Ｉ(Co)を供給する。ＬＰＦ１３は、抵抗とコンデンサ含む構成であって、供給される電流Ｉ(Co)により電荷を蓄積する。
【０１３８】
即ち、オンした第１ＰＭＯＳトランジスタＴＰ１１は、ＬＰＦ１３に電荷をチャージする。そして、ＬＰＦ１３は、蓄積した電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、蓄積された電荷量に対応して高くなる。
【０１３９】
第１ＮＭＯＳトランジスタＴＮ１１のゲートには、図２の位相比較器１１から出力される第２位相差信号ＤＮが入力される。第１ＮＭＯＳトランジスタＴＮ１１は、第２位相差信号ＤＮに基づいてオン又はオフする。オンした第１ＮＭＯＳトランジスタＴＮ１１は、図２のＬＰＦ１３からノードＮ１を介して低電位電源ＶSSに電流Ｉ(Co)を流す。これにより、ＬＰＦ１３の電荷量は減少する。
【０１４０】
即ち、オンした第１ＮＭＯＳトランジスタＴＮ１１は、ＬＰＦ１３から電荷をディスチャージする。そして、ＬＰＦ１３は、電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、減少した電荷量に対応して低くなる。
【０１４１】
以上により、第１ＰＭＯＳトランジスタＴＰ１１と第１ＮＭＯＳトランジスタＴＮ１１の直列回路は、ＬＰＦ１３に対して電荷のチャージ／ディスチャージを行う第１のチャージ／ディスチャージ回路（Ｃ／Ｄ回路）５４として作用する。そして、第１ＰＭＯＳトランジスタＴＰ１１は、ＬＰＦ１３に電流を吐き出す第１吐き出し回路を形成し、第１ＮＭＯＳトランジスタＴＮ１１はＬＰＦ１３から電流を吸い込む第１吸い込み回路を形成する。
【０１４２】
第１ＰＭＯＳトランジスタＴＰ１１には、直列接続された第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３が並列に接続されている。即ち、第１トランジスタＴＰ１のドレインが接続されたノードＮ１には、第２トランジスタＴＰ１２のドレインが接続され、第２トランジスタＴＰ２のソースは第３トランジスタＴＰ１３のドレインに接続されている。第３トランジスタＴＰ１３のソースには高電位電源ＶDDが印加されている。
【０１４３】
第２ＰＭＯＳトランジスタＴＰ１２のゲートには、前記第１位相差信号ＵＰが入力される。従って、第２ＰＭＯＳトランジスタＴＰ１２は、第１位相差信号ＵＰに応答して、前記第１ＰＭＯＳトランジスタＴＰ１１と同時にオンオフする。
【０１４４】
第３ＰＭＯＳトランジスタＴＰ１３のゲートには、後述するデコーダ５３から出力される第１制御信号Ｓ１が入力される。第３ＰＭＯＳトランジスタＴＰ１３は、第１制御信号Ｓ１に応答してオンオフする。
【０１４５】
第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３が同時にオンした場合、該第２，第３トランジスタＴＰ１２，ＴＰ１３は、高電位電源ＶDDから図２のＬＰＦ１３に電流Ｉ(Co)を供給する。ＬＰＦ１３は、抵抗とコンデンサよりなる積分回路であって、供給される電流Ｉ(Co)により電荷を蓄積する。
【０１４６】
即ち、オンした第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３は、ＬＰＦ１３に電荷をチャージする。そして、ＬＰＦ１３は、蓄積した電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、蓄積された電荷量に対応して高くなる。
【０１４７】
第１ＮＭＯＳトランジスタＴＮ１１には、直列接続された第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３が並列に接続されている。即ち、第１トランジスタＴＮ１１のドレインが接続されたノードＮ１には、第２トランジスタＴＮ１２のドレインが接続され、第２トランジスタＴＮ１２のソースは第３トランジスタＴＮ１３のドレインに接続されている。第３トランジスタＴＮ１３のソースには低電位電源ＶSSが印加されている。
【０１４８】
第２ＮＭＯＳトランジスタＴＮ１２のゲートには、前記第２位相差信号ＤＮが入力される。従って、第２ＮＭＯＳトランジスタＴＮ１２は、第２位相差信号ＤＮに応答して、第１ＮＭＯＳトランジスタＴＮ１１と同時にオンオフする。
【０１４９】
第３ＮＭＯＳトランジスタＴＮ１３のゲートには、後述するデコーダ５３から出力される第２制御信号Ｓ２が入力される。第３ＮＭＯＳトランジスタＴＮ１３は、第２制御信号Ｓ２に応答してオンオフする。
【０１５０】
第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３が同時にオンした場合、該第２，第３トランジスタＴＮ１２，ＴＮ１３は、図２のＬＰＦ１３から低電位電源ＶSSへ電流Ｉ(Co)を流す。ＬＰＦ１３は、供給される電流Ｉ(Co)により電荷が減少する。
【０１５１】
即ち、オンした第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３は、ＬＰＦ１３から電荷をディスチャージする。そして、ＬＰＦ１３は、電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、電荷の減少に対応して低くなる。
【０１５２】
以上により、第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３と第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３は、ＬＰＦ１３に対して電荷のチャージ／ディスチャージを行う第２のＣ／Ｄ回路５５を形成する。そして、第２，第３ＰＭＯＳトランジスタＴＰ１１２，ＴＰ１３は、ＬＰＦ１３に電流を吐き出す第２吐き出し回路を形成し、第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＭ１３はＬＰＦ１３から電流を吸い込む第２吸い込み回路を形成する。
【０１５３】
前記ノードＮ１は、Ａ／Ｄ変換回路５２に接続されている。Ａ／Ｄ変換回路５２には、出力信号Ｃｏが入力される。
図６に示すように、Ａ／Ｄ変換回路５２は、複数（本実施形態では４つ）の抵抗Ｒ１１〜Ｒ１４よりなる分圧回路を含む。抵抗Ｒ１１〜Ｒ１４は、高電位電源ＶDDを供給するための電源線と低電位電源ＶSSを供給するための電源線の間に直列に接続されている。分圧回路は、高電位電源ＶDDと低電位電源ＶSSの間の電圧を抵抗Ｒ１１〜Ｒ１４の抵抗値に応じて分圧した第１〜第３分圧電圧Ｖ１１〜Ｖ１３を生成する。
【０１５４】
Ａ／Ｄ変換回路５２は、第１〜第３分圧電圧Ｖ１１〜Ｖ１３と出力信号Ｃｏの電圧Ｖ(Co)を比較し、その比較結果に基づく信号を出力する。この出力信号は、第１〜第３分圧電圧Ｖ１１〜Ｖ１３に対応した３ビットのビット信号Ｄ２〜Ｄ０にて構成される。Ａ／Ｄ変換回路５２は、比較結果に基づいて各ビット信号Ｄ２〜Ｄ０を「１」又は「０」にして出力する。
【０１５５】
詳しくは、出力信号Ｃｏの電圧が高電位電源ＶDDと第１分圧電圧Ｖ１１の間にあるとき、Ａ／Ｄ変換回路５２は、「０００」のビット信号Ｄ２〜Ｄ０を出力する。また、出力信号Ｃｏの電圧が第１分圧電圧Ｖ１１と第２分圧電圧Ｖ１２の間にあるとき、Ａ／Ｄ変換回路５２は、「１００」のビット信号Ｄ２〜Ｄ０を出力する。更に、出力信号Ｃｏの電圧が第２分圧電圧Ｖ１２と第３分圧電圧Ｖ１３の間にあるとき、Ａ／Ｄ変換回路５２は、「１１０」のビット信号Ｄ２〜Ｄ０を出力する。更にまた、出力信号Ｃｏの電圧が第３分圧電圧Ｖ１３と低電位電源ＶSSの間にあるとき、Ａ／Ｄ変換回路５２は、「１１１」のビット信号Ｄ２〜Ｄ０を出力する。
【０１５６】
図５のデコーダ５３には、Ａ／Ｄ変換回路５２から出力されるビット信号Ｄ２〜Ｄ０が入力される。デコーダ回路５３は、入力されるビット信号Ｄ２〜Ｄ０に基づいて、ビット信号Ｄ２，Ｄ０をそれぞれ第１，第２制御信号Ｓ１，Ｓ２として出力する。
【０１５７】
ビット信号Ｄ２は、前記出力信号Ｃｏの電圧Ｖ(Co)が高電位電源ＶDDと第１分圧電圧Ｖ１１の間にある時に「０」であり、出力信号Ｃｏの電圧Ｖ(Co)が第１分圧電圧Ｖ１１と低電位電源ＶSSの間にある時に「１」である。従って、「０」のビット信号Ｄ２、即ちＬレベルの第１制御信号Ｓ１は、出力信号Ｃｏの電圧が高電位電源ＶDDに近い電圧であることを示す。
【０１５８】
ビット信号Ｄ０は、前記出力信号Ｃｏの電圧Ｖ(Co)が高電位電源ＶDDと第３分圧電圧Ｖ１３の間にある時に「０」であり、出力信号Ｃｏの電圧Ｖ(Co)が第３分圧電圧Ｖ１３と低電位電源ＶSSの間にある時に「１」である。従って、「１」のビット信号Ｄ０、即ちＨレベルの第２制御信号Ｓ２は、出力信号Ｃｏの電圧が低電位電源ＶSSに近い電圧であることを示す。
【０１５９】
従って、Ａ／Ｄ変換回路５２とデコーダ５３は、出力信号Ｃｏの電圧が高電位電源ＶDDに近い電圧か低電位電源ＶSSに近い電圧かを検出し、その検出結果に基づく第１，第２制御信号Ｓ１，Ｓ２を出力する検出回路を形成する。
【０１６０】
図５に示すように、第１制御信号Ｓ１は、第３ＰＭＯＳトランジスタＴＰ１３のゲートに印加される。第３ＰＭＯＳトランジスタＴＰ１３は、「１」（Ｈレベル）の第１制御信号Ｓ１に応答してオフし、「０」（Ｌレベル）の第１制御信号Ｓ１に応答してオンする。このＬレベルの第１制御信号Ｓ１は、出力信号Ｃｏの電圧が高電位電源ＶDDに近いことを示す。従って、第３ＰＭＯＳトランジスタＴＰ３は、出力信号Ｃｏの電圧が高電位電源ＶDDに近いときのみオンする。
また、第２制御信号Ｓ２は、第３ＮＭＯＳトランジスタＴＮ１３のゲートに印加される。第３ＮＭＯＳトランジスタＴＮ１３は、「１」（Ｈレベル）の第２制御信号Ｓ２に応答してオンし、「０」（Ｌレベル）の第２制御信号Ｓ２に応答してオフする。このＨレベルの第２制御信号Ｓ２は、出力信号Ｃｏの電圧が低電位電源ＶSSに近いことを示す。従って、第３ＮＭＯＳトランジスタＴＮ１３は、出力信号Ｃｏの電圧が低電位電源ＶSSに近いときのみオンする。
【０１６１】
次に、上記のように構成されたチャージポンプ５１の作用を、出力信号Ｃｏの電圧に対応して説明する。
［出力信号Ｃｏの電圧が第１分圧電圧Ｖ１と第３分圧電圧Ｖ３の間にある場合］
この第１の場合、Ａ／Ｄ変換回路５２は、「１１０」又は「１００」のビット信号Ｄ２〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ２〜Ｄ０に応答してＨレベルの第１制御信号Ｓ１とＬレベルの第２制御信号Ｓ２を出力する。この第１，第２制御信号Ｓ１，Ｓ２に応答して第３トランジスタＴＰ１３，ＴＮ１３は共にオフする。そのため、第２Ｃ／Ｄ回路５５は動作しない。
【０１６２】
従って、チャージポンプ５１は第１Ｃ／Ｄ回路５４のみを動作させる。これにより、ノードＮ１に対するチャージ／ディスチャージ量は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１の駆動能力による量となる。この場合、チャージ量とディスチャージ量はバランスしている。
【０１６３】
［出力信号Ｃｏの電圧が高電位電源ＶDDと第１分圧電圧Ｖ１の間にある場合］
この第２の場合、Ａ／Ｄ変換回路５２は、「０００」のビット信号Ｄ２〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ２〜Ｄ０に応答してＬレベルの第１，第２制御信号Ｓ１，Ｓ２を出力する。第３ＰＭＯＳトランジスタＴＰ１３はＬレベルの第１制御信号Ｓ１に応答してオンし、第３ＮＭＯＳトランジスタＴＮ１３はＬレベルの第２制御信号Ｓ２に応答してオフする。これにより、第２Ｃ／Ｄ回路５５はチャージ動作のみを行う。
【０１６４】
従って、チャージポンプ５１は、第１，第２Ｃ／Ｄ回路５４，５５を用いてチャージを行い、第１Ｃ／Ｄ回路５４のみを用いてディスチャージを行う。これにより、チャージポンプ５１は、出力信号Ｃｏの電圧が高電位電源ＶDDに近い場合に、従来のチャージポンプ１２に比べて吐き出し回路（ディスチャージ回路）の駆動能力を高くし、従来よりもチャージ量を多くする。即ち、チャージポンプ５１は、第２Ｃ／Ｄ回路５５によりチャージ量とディスチャージ量のバランスを補正する。
【０１６５】
［出力信号Ｃｏの電圧が第３分圧電圧Ｖ３と低電位電源ＶSSの間にある場合］
この第３の場合、Ａ／Ｄ変換回路５２は、「１１１」のビット信号Ｄ２〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ２〜Ｄ０に応答してＨレベルの第１，第２制御信号Ｓ１，Ｓ２を出力する。第３ＰＭＯＳトランジスタＴＰ１３はＨレベルの第１制御信号Ｓ１に応答してオフし、第３ＮＭＯＳトランジスタＴＮ１３はＨレベルの第２制御信号Ｓ２に応答してオンする。これにより、第２Ｃ／Ｄ回路５５は、ディスチャージ動作のみを行う。
【０１６６】
従って、チャージポンプ５１は、第１Ｃ／Ｄ回路５４を用いてチャージを行い、第１，第２Ｃ／Ｄ回路５４，５５を用いてディスチャージを行う。これにより、チャージポンプ５１は、出力信号Ｃｏの電圧が低電位電源ＶSSに近い場合に、従来のチャージポンプ１２よりも吸い込み回路（チャージ回路）の駆動能力を高くし、ディスチャージ量を多くする。即ち、チャージポンプ５１は、第２Ｃ／Ｄ回路５５によりチャージ量とディスチャージ量のバランスを補正する。
【０１６７】
以上記述したように、第二実施形態によれば、前記第一実施形態の効果に加えて、以下の効果を奏する。
（１）第１，第２Ｃ／Ｄ回路５４，５５を備え、第１Ｃ／Ｄ回路５４には第１，第２位相差信号ＵＰ，ＤＮに基づいてチャージ動作／ディスチャージ動作を行わせる。そして、第２Ｃ／Ｄ回路５５には、出力信号Ｃｏの電圧に基づいてチャージ動作又はディスチャージ動作を行わせるようにした。その結果、チャージポンプ５１は、出力信号Ｃｏの電圧に応じて吐き出し回路，吸い込み回路の駆動能力を変更し、チャージ量又はディスチャージ量を容易に増加させるることができる。
【０１６８】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図８〜図１１に従って説明する。
尚、説明の便宜上、第二実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１６９】
図８は、本実施形態のチャージポンプ５１ａのブロック回路図を示す。このチャージポンプ５１ａは、図２のＰＬＬ回路１０のチャージポンプ４１に代えて用いられる。
【０１７０】
チャージポンプ５１ａは、第１〜第５ＰＭＯＳトランジスタＴＰ１１〜１５、第１〜第５ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５、Ａ／Ｄ（アナログ−ディジタル）変換回路５２ａ、及び、デコーダ５３ａを含む。
【０１７１】
第１〜第３ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１３、第１〜第３ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１３は、接続及び動作が第二実施形態と同じである。即ち、第１ＰＭＯＳトランジスタＴＰ１１と第１ＮＭＯＳトランジスタＴＮ１１は、第１チャージ／ディスチャージ回路（第１Ｃ／Ｄ回路）５４を構成する。第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３と第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３は、第２Ｃ／Ｄ回路５５を構成する。
【０１７２】
第１ＰＭＯＳトランジスタＴＰ１１には、直列接続された第４，第５ＰＭＯＳトランジスタＴＰ１４，ＴＰ１５が並列に接続されている。即ち、第１トランジスタＴＰ１のドレインが接続されたノードＮ１には、第４トランジスタＴＰ１４のドレインが接続され、第４トランジスタＴＰ２のソースは第５トランジスタＴＰ１５のドレインに接続されている。第５トランジスタＴＰ１５のソースには高電位電源ＶDDが印加されている。
【０１７３】
第４ＰＭＯＳトランジスタＴＰ１４のゲートには、前記第１位相差信号ＵＰが入力される。従って、第４ＰＭＯＳトランジスタＴＰ１４は、第１位相差信号ＵＰに応答して、前記第１ＰＭＯＳトランジスタＴＰ１１と同時にオンオフする。
【０１７４】
第５ＰＭＯＳトランジスタＴＰ１５のゲートには、後述するデコーダ５３ａから出力される第１制御信号Ｓ３が入力される。第５ＰＭＯＳトランジスタＴＰ１５は、第１制御信号Ｓ３に応答してオンオフする。
【０１７５】
第４，第５ＰＭＯＳトランジスタＴＰ１４，ＴＰ１５が同時にオンした場合、該第４，第５トランジスタＴＰ１４，ＴＰ１５は、高電位電源ＶDDから図２のＬＰＦ１３に電流Ｉ(Co)を供給する。ＬＰＦ１３は、抵抗とコンデンサよりなる積分回路であって、供給される電流Ｉ(Co)により電荷を蓄積する。
【０１７６】
即ち、オンした第４，第５ＰＭＯＳトランジスタＴＰ１４，ＴＰ１５は、ＬＰＦ１３に電荷をチャージする。そして、ＬＰＦ１３は、蓄積した電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、蓄積された電荷量に対応して高くなる。
【０１７７】
第１ＮＭＯＳトランジスタＴＮ１１には、直列接続された第４，第５ＮＭＯＳトランジスタＴＮ１４，ＴＮ１５が並列に接続されている。即ち、第１トランジスタＴＮ１１のドレインが接続されたノードＮ１には、第４トランジスタＴＮ１４のドレインが接続され、第４トランジスタＴＮ１４のソースは第５トランジスタＴＮ１５のドレインに接続されている。第５トランジスタＴＮ１５のソースには低電位電源ＶSSが印加されている。
【０１７８】
第４ＮＭＯＳトランジスタＴＮ１４のゲートには、前記第４位相差信号ＤＮが入力される。従って、第４ＮＭＯＳトランジスタＴＮ１４は、第４位相差信号ＤＮに応答して、第１ＮＭＯＳトランジスタＴＮ１１と同時にオンオフする。
【０１７９】
第５ＮＭＯＳトランジスタＴＮ１５のゲートには、後述するデコーダ５３ａから出力される第４制御信号Ｓ４が入力される。第５ＮＭＯＳトランジスタＴＮ１５は、第４制御信号Ｓ４に応答してオンオフする。
【０１８０】
第４，第５ＮＭＯＳトランジスタＴＮ１４，ＴＮ１５が同時にオンした場合、該第４，第５トランジスタＴＮ１４，ＴＮ１５は、図２のＬＰＦ１３から低電位電源ＶSSへ電流Ｉ(Co)を流す。ＬＰＦ１３は、供給される電流Ｉ(Co)により電荷が減少する。
【０１８１】
即ち、オンした第４，第５ＮＭＯＳトランジスタＴＮ１４，ＴＮ１５は、ＬＰＦ１３から電荷をディスチャージする。そして、ＬＰＦ１３は、電荷量に対応する電圧の出力信号Ｌｏを出力する。従って、出力信号Ｌｏの電圧は、電荷の減少に対応して低くなる。
【０１８２】
以上により、第４，第５ＰＭＯＳトランジスタＴＰ１４，ＴＰ１５と第４，第５ＮＭＯＳトランジスタＴＮ１４，ＴＮ１５は、ＬＰＦ１３に対して電荷のチャージ／ディスチャージを行う第３のチャージ／ディスチャージ回路（Ｃ／Ｄ回路）５６を形成する。即ち、チャージポンプ５１ａは、第１〜第３のＣ／Ｄ回路５４〜５６を含む。
【０１８３】
前記ノードＮ１は、Ａ／Ｄ変換回路５２ａに接続されている。Ａ／Ｄ変換回路５２ａには、出力信号Ｃｏが入力される。
図９に示すように、Ａ／Ｄ変換回路５２ａは、複数（本実施形態では５つ）の抵抗Ｒ１１〜Ｒ１５よりなる分圧回路を含む。抵抗Ｒ１１〜Ｒ１５は、高電位電源ＶDDを供給するための電源線と低電位電源ＶSSを供給するための電源線の間に直列に接続されている。分圧回路は、高電位電源ＶDDと低電位電源ＶSSの間の電圧を抵抗Ｒ１１〜Ｒ１５の抵抗値に応じて分圧した第１〜第３分圧電圧Ｖ１１〜Ｖ１４を生成する。
【０１８４】
Ａ／Ｄ変換回路５２ａは、第１〜第３分圧電圧Ｖ１１〜Ｖ１４と出力信号Ｃｏの電圧Ｖ(Co)を比較し、その比較結果に基づく信号を出力する。この出力信号は、第１〜第３分圧電圧Ｖ１１〜Ｖ１４に対応した４ビットのビット信号Ｄ３〜Ｄ０にて構成される。Ａ／Ｄ変換回路５２ａは、比較結果に基づいて各ビット信号Ｄ３〜Ｄ０を「１」又は「０」にして出力する。
【０１８５】
詳しくは、出力信号Ｃｏの電圧が高電位電源ＶDDと第１分圧電圧Ｖ１１の間にあるとき、Ａ／Ｄ変換回路５２ａは、「００００」のビット信号Ｄ２〜Ｄ０を出力する。また、出力信号Ｃｏの電圧が第１分圧電圧Ｖ１１と第２分圧電圧Ｖ１２の間にあるとき、Ａ／Ｄ変換回路５２ａは、「１０００」のビット信号Ｄ２〜Ｄ０を出力する。更に、出力信号Ｃｏの電圧が第２分圧電圧Ｖ１２と第３分圧電圧Ｖ１３の間にあるとき、Ａ／Ｄ変換回路５２ａは、「１１００」のビット信号Ｄ２〜Ｄ０を出力する。更にまた、出力信号Ｃｏの電圧が第３分圧電圧Ｖ１３と第４分圧電圧Ｖ１４の間にあるとき、Ａ／Ｄ変換回路５２ａは、「１１１０」のビット信号Ｄ２〜Ｄ０を出力する。また、出力信号Ｃｏの電圧が第４分圧電圧Ｖ１４と低電位電源ＶSSの間にあるとき、Ａ／Ｄ変換回路５２ａは、「１１１１」のビット信号Ｄ２〜Ｄ０を出力する。
【０１８６】
図１０のデコーダ５３ａには、Ａ／Ｄ変換回路５２ａから出力されるビット信号Ｄ３〜Ｄ０が入力される。デコーダ回路５３ａは、入力されるビット信号Ｄ３〜Ｄ０に基づいて、ビット信号Ｄ３，Ｄ２，Ｄ１，Ｄ０をそれぞれ第１，第３，第４，第２制御信号Ｓ１，Ｓ３，Ｓ４，Ｓ２として出力する。
【０１８７】
ビット信号Ｄ３は、前記出力信号Ｃｏの電圧Ｖ(Co)が高電位電源ＶDDと第１分圧電圧Ｖ１１の間にある時に「０」であり、出力信号Ｃｏの電圧Ｖ(Co)が第１分圧電圧Ｖ１１と低電位電源ＶSSの間にある時に「１」である。従って、ビット信号Ｄ２、即ち第１制御信号Ｓ１は、出力信号Ｃｏの電圧が高電位電源ＶDDと第１分圧電圧Ｖ１１の間の電圧であることを示す。
【０１８８】
ビット信号Ｄ２は、前記出力信号Ｃｏの電圧Ｖ(Co)が高電位電源ＶDDと第２分圧電圧Ｖ１２の間にある時に「０」であり、出力信号Ｃｏの電圧Ｖ(Co)が第２分圧電圧Ｖ１２と低電位電源ＶSSの間にある時に「１」である。従って、「０」のビット信号Ｄ２、即ちＬレベルの第２制御信号Ｓ２は、出力信号Ｃｏの電圧が高電位電源ＶDDと第２分圧電圧Ｖ１２の間の電圧であることを示す。
【０１８９】
ビット信号Ｄ１は、前記出力信号Ｃｏの電圧Ｖ(Co)が高電位電源ＶDDと第３分圧電圧Ｖ１３の間にある時に「０」であり、出力信号Ｃｏの電圧Ｖ(Co)が第３分圧電圧Ｖ１３と低電位電源ＶSSの間にある時に「１」である。従って、「１」のビット信号Ｄ１、即ちＨレベルの第４制御信号Ｓ４は、出力信号Ｃｏの電圧が第３分圧電圧Ｖ１３と低電位電源ＶSSの間の電圧であることを示す。
【０１９０】
ビット信号Ｄ０は、前記出力信号Ｃｏの電圧Ｖ(Co)が高電位電源ＶDDと第４分圧電圧Ｖ１４の間にある時に「０」であり、出力信号Ｃｏの電圧Ｖ(Co)が第４分圧電圧Ｖ１４と低電位電源ＶSSの間にある時に「１」である。従って、「１」のビット信号Ｄ０、即ちＨレベルの第２制御信号Ｓ２は、出力信号Ｃｏの電圧が第４分圧電圧Ｖ１４と低電位電源ＶSSの間の電圧であることを示す。
【０１９１】
従って、Ａ／Ｄ変換回路５２ａとデコーダ５３ａは、出力信号Ｃｏの電圧が高電位電源ＶDDに近い電圧か低電位電源ＶSSに近い電圧かを検出し、その検出結果に基づく第１〜第４制御信号Ｓ１〜Ｓ４を出力する検出回路を形成する。
【０１９２】
図８に示すように、第１制御信号Ｓ１は、第３ＰＭＯＳトランジスタＴＰ１３のゲートに印加される。第３ＰＭＯＳトランジスタＴＰ１３は、「１」（Ｈレベル）の第１制御信号Ｓ１に応答してオフし、「０」（Ｌレベル）の第１制御信号Ｓ１に応答してオンする。
【０１９３】
第２制御信号Ｓ２は、第３ＮＭＯＳトランジスタＴＮ１３のゲートに印加される。第３ＮＭＯＳトランジスタＴＮ１３は、「１」（Ｈレベル）の第２制御信号Ｓ２に応答してオンし、「０」（Ｌレベル）の第２制御信号Ｓ２に応答してオフする。
【０１９４】
第３制御信号Ｓ３は、第５ＰＭＯＳトランジスタＴＰ１５のゲートに印加される。第５ＰＭＯＳトランジスタＴＰ１５は、「１」（Ｈレベル）の第３制御信号Ｓ３に応答してオフし、「０」（Ｌレベル）の第３制御信号Ｓ３に応答してオンする。
【０１９５】
第４制御信号Ｓ４は、第５ＮＭＯＳトランジスタＴＮ１５のゲートに印加される。第５ＮＭＯＳトランジスタＴＮ１５は、「１」（Ｈレベル）の第４制御信号Ｓ４に応答してオンし、「０」（Ｌレベル）の第４制御信号Ｓ４に応答してオフする。
【０１９６】
次に、上記のように構成されたチャージポンプ５１ａの作用を、出力信号Ｃｏの電圧に対応して説明する。
［出力信号Ｃｏの電圧が第２分圧電圧Ｖ２と第３分圧電圧Ｖ３の間にある場合］
この第１の場合、Ａ／Ｄ変換回路５２は、「１１００」のビット信号Ｄ３〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ３〜Ｄ０に応答してＨレベルの第１，第３制御信号Ｓ１，Ｓ３とＬレベルの第２，第４制御信号Ｓ２，Ｓ４を出力する。この第１〜第４制御信号Ｓ１〜Ｓ４に応答して第３トランジスタＴＰ１３，ＴＮ１３は共にオフする。そのため、第２，第３Ｃ／Ｄ回路５５，５６は動作しない。
【０１９７】
従って、チャージポンプ５１ａは第１Ｃ／Ｄ回路５４のみを動作させる。これにより、ノードＮ１に対するチャージ／ディスチャージ量は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１の駆動能力による量となる。この場合、チャージ量とディスチャージ量はバランスしている。
【０１９８】
［出力信号Ｃｏの電圧が第１分圧電圧Ｖ１と第２分圧電圧Ｖ２の間にある場合］
この第２の場合、Ａ／Ｄ変換回路５２は、「１０００」のビット信号Ｄ３〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ３〜Ｄ０に応答して、Ｈレベルの第１制御信号Ｓ１を出力し、Ｌレベルの第２〜第４制御信号Ｓ２〜Ｓ４を出力する。第３ＰＭＯＳトランジスタＴＰ１３はＨレベルの第１制御信号Ｓ１に応答してオフし、第５ＰＭＯＳトランジスタＴＰ１３はＬレベルの第３制御信号Ｓ３に応答してオンする。第３，第５ＮＭＯＳトランジスタＴＮ１３，ＴＮ１５はＬレベルの第２，第４制御信号Ｓ２，Ｓ４に応答してオフする。これにより、第２Ｃ／Ｄ回路５５は動作しない。第３Ｃ／Ｄ回路５６はチャージ動作のみを行う。
【０１９９】
従って、チャージポンプ５１ａは、第１，第３Ｃ／Ｄ回路５４，５６を用いてチャージを行い、第１Ｃ／Ｄ回路５４のみを用いてディスチャージを行う。即ち、低下する第１ＰＭＯＳトランジスタＴＰ１１の駆動能力を、第５ＰＭＯＳトランジスタＴＰ１５により補う訳である。
【０２００】
これにより、チャージポンプ５１ａは、出力信号Ｃｏの電圧が高電位電源ＶDDに近い場合に、従来のチャージポンプ１２に比べて吐き出し回路（ディスチャージ回路）の駆動能力を高くし、チャージ量を多くする。即ち、チャージポンプ５１ａは、第３Ｃ／Ｄ回路５６によりチャージ量とディスチャージ量のバランスを補正する。
【０２０１】
［出力信号Ｃｏの電圧が高電位電源ＶDDと第１分圧電圧Ｖ１の間にある場合］
この第３の場合、Ａ／Ｄ変換回路５２は、「００００」のビット信号Ｄ３〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ３〜Ｄ０に応答してＬレベルの第１〜第４制御信号Ｓ１〜Ｓ４を出力する。第３，第５ＰＭＯＳトランジスタＴＰ１３，ＴＰ１５はＬレベルの第１，第３制御信号Ｓ１，Ｓ３に応答してオンし、第３，第５ＮＭＯＳトランジスタＴＮ１３，ＴＮ１５はＬレベルの第２，第４制御信号Ｓ２，Ｓ４に応答してオフする。これにより、第２，第３Ｃ／Ｄ回路５５，５６はチャージ動作のみを行う。
【０２０２】
従って、チャージポンプ５１ａは、第１〜第３Ｃ／Ｄ回路５４〜５６を用いてチャージを行い、第１Ｃ／Ｄ回路５４のみを用いてディスチャージを行う。即ち、更に低下する第１ＰＭＯＳトランジスタＴＰ１１の駆動能力を、第３，第５ＰＭＯＳトランジスタＴＰ１３，ＴＰ１５により補う訳である。
【０２０３】
これにより、チャージポンプ５１ａは、出力信号Ｃｏの電圧が高電位電源ＶDDに近い場合に、従来のチャージポンプ１２に比べて吐き出し回路（ディスチャージ回路）の駆動能力を高くし、チャージ量を多くする。即ち、チャージポンプ５１ａは、第２，第３Ｃ／Ｄ回路５５，５６によりチャージ量とディスチャージ量のバランスを補正する。
【０２０４】
また、チャージポンプ５１ａは、上記第２の場合に比べて第２Ｃ／Ｄ回路５５を動作させる分だけチャージ量を多くする。即ち、チャージポンプ５１ａは、出力信号Ｃｏの電圧に対応して補正量を変更する。
【０２０５】
［出力信号Ｃｏの電圧が第３分圧電圧Ｖ３と第３分圧電圧Ｖ４の間にある場合］
この第４の場合、Ａ／Ｄ変換回路５２は、「１１１０」のビット信号Ｄ３〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ３〜Ｄ０に応答してＨレベルの第１，第３，第４制御信号Ｓ１，Ｓ３，Ｓ４を出力し、Ｌレベルの第２制御信号Ｓ２を出力する。第３，第５ＰＭＯＳトランジスタＴＰ１３，ＴＰ１５はＨレベルの第１制御信号Ｓ１に応答してオフする。第３ＮＭＯＳトランジスタＴＮ１３はＬレベルの第２制御信号Ｓ２に応答してオフし、第５ＮＭＯＳトランジスタＴＮ１５はＨレベルの第４制御信号Ｓ４に応答してオンする。これにより、第２Ｃ／Ｄ回路５５は、動作しない。第３Ｃ／Ｄ回路５６はディスチャージ動作のみを行う。
【０２０６】
従って、チャージポンプ５１ａは、第１Ｃ／Ｄ回路５４のみを用いてチャージを行い、第１，第３Ｃ／Ｄ回路５４，５６を用いてディスチャージを行う。即ち、低下する第１ＮＭＯＳトランジスタＴＮ１１の駆動能力を第５ＮＭＯＳトランジスタＴＮ１５により補う訳である。
【０２０７】
これにより、チャージポンプ５１ａは、出力信号Ｃｏの電圧が低電位電源ＶSSに近い場合に、従来のチャージポンプ１２よりも吸い込み回路（チャージ回路）の駆動能力を高くし、ディスチャージ量を多くする。即ち、チャージポンプ５１ａは、第３Ｃ／Ｄ回路５６によりチャージ量とディスチャージ量のバランスを補正する。
【０２０８】
［出力信号Ｃｏの電圧が第４分圧電圧Ｖ４と低電位電源ＶSSの間にある場合］
この第５の場合、Ａ／Ｄ変換回路５２は、「１１１１」のビット信号Ｄ３〜Ｄ０を出力する。デコーダ５３は、ビット信号Ｄ３〜Ｄ０に応答してＨレベルの第１〜第４制御信号Ｓ１〜Ｓ４を出力する。第３，第５ＰＭＯＳトランジスタＴＰ１３，ＴＰ１５はＨレベルの第１，第３制御信号Ｓ１，Ｓ３に応答してオフし、第３，第５ＮＭＯＳトランジスタＴＮ１３，ＴＮ１５はＨレベルの第２，第４制御信号Ｓ２，Ｓ４に応答してオンする。これにより、第２，第３Ｃ／Ｄ回路５５，５６は、ディスチャージ動作のみを行う。
【０２０９】
従って、チャージポンプ５１ａは、第１Ｃ／Ｄ回路５４のみを用いてチャージを行い、第１〜第３Ｃ／Ｄ回路５４〜５６のみを用いてディスチャージを行う。即ち、低下する第１ＮＭＯＳトランジスタＴＮ１１の駆動能力を第３，第５ＮＭＯＳトランジスタＴＮ１３，ＴＮ１５により補う訳である。
【０２１０】
これにより、チャージポンプ５１ａは、出力信号Ｃｏの電圧が低電位電源ＶSSに近い場合に、従来のチャージポンプ１２よりも吸い込み回路（チャージ回路）の駆動能力を高くし、ディスチャージ量を多くする。即ち、チャージポンプ５１ａは、第２，第３Ｃ／Ｄ回路５５，５６によりチャージ量とディスチャージ量のバランスを補正する。
【０２１１】
また、チャージポンプ５１ａは、上記第４の場合に比べて第２Ｃ／Ｄ回路５５を動作させる分だけディスチャージ量を多くする。即ち、チャージポンプ５１ａは、出力信号Ｃｏの電圧に対応して補正量を変更する。
【０２１２】
図１１は、同一パルス幅の第１，第２位相差信号ＵＰ，ＤＮに対するチャージ／ディスチャージを行う電流の比率を示す特性図である。図１１において、本実施形態のチャージポンプ５１ａの特性を実線で示し、従来のチャージポンプ１２の特性を一点鎖線で示す。従来のチャージポンプ１２では、低電位電源ＶSS側（図５の左側）ではチャージの電流の比率がディスチャージのそれよりも大きく、高電位電源ＶDD側（図１１の右側）ではチャージの電流の比率がディスチャージのそれよりも小さい。それに対し、本実施形態では、低電位電源ＶSS側（図１１の左側）から高電位電源ＶDD側（図１１の右側）にかけて、チャージ／ディスチャージの電流の比率をほぼ「１」とする事ができる。
【０２１３】
以上記述したように、第三実施形態によれば、第一，第二実施形態の効果に加えて、以下の効果を奏する。
（１）チャージポンプ５１ａは、第１〜第３Ｃ／Ｄ回路５４〜５６を備え、第１Ｃ／Ｄ回路５４には第１，第２位相差信号ＵＰ，ＤＮに基づいてチャージ動作とディスチャージ動作を行わせる。そして、チャージポンプ５１ａは、出力信号Ｃｏの電圧に基づいて、第３Ｃ／Ｄ回路５６のみ、又は第２，第３Ｃ／Ｄ回路５５，５６に対してチャージ動作又はディスチャージ動作を行わせるようにした。その結果、チャージポンプ５１ａは、出力信号Ｃｏの電圧に応じてチャージ量又はディスチャージ量の増加量を変更することができる。
【０２１４】
尚、第二、第三実施形態において、Ａ／Ｄ変換回路５２，５２ａ、デコーダ５３，５３ａに代えて、それらの機能を１つのチップ上に集積したマイクロコンピュータを用いてもよい。
【０２１５】
また、第二、第三実施形態において、デコーダ５３，５３ａを省略して実施してもよい。
更に、第二、第三実施形態において、Ａ／Ｄ変換回路５２，５２ａのビット数を適宜変更して実施しても良い。
【０２１６】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１２〜図１４に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２１７】
図１２は、本実施形態のチャージポンプ６１の回路図である。
チャージポンプ６１は、一対の第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＰ１１よりなるチャージ／ディスチャージ回路５４を含む。
【０２１８】
一対の第１トランジスタＴＰ１１，ＴＮ１１とノードＮ１の間には、それぞれ第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１２，ＴＮ１２が挿入接続されている。
【０２１９】
第２ＰＭＯＳトランジスタＴＰ２１のゲートは該トランジスタＴＰ２１のソースに接続されている。従って、第２ＰＭＯＳトランジスタＴＰ２１は、ソース−ドレイン間にノードＮ１の電圧Ｖ(N1)と高電位電源ＶDDの電圧の差に応じた電位差を生じさせる。
【０２２０】
第２ＮＭＯＳトランジスタＴＮ２１のゲートは、該トランジスタＴＮ２１のソースに接続されている。従って、第２ＮＭＯＳトランジスタＴＮ２１は、ソース−ドレイン間に、ノードＮ１の電圧Ｖ(N1)と低電位電源ＶSSの電圧の差に応じた電位差を生じさせる。
【０２２１】
第２ＰＭＯＳトランジスタＴＰ２１のゲートとソースが接続された接続点であるノードＮ２１は第１オペアンプＯＰ１の非反転入力端子に接続されている。その第１オペアンプＯＰ１の反転入力端子は、ノードＮ１に接続されている。
【０２２２】
第２ＮＭＯＳトランジスタＴＮ２１のゲートとソースが接続された接続点であるノードＮ２２は第２オペアンプＯＰ２の非反転入力端子に接続されている。その第２オペアンプＯＰ２の反転入力端子は、ノードＮ１に接続されている。
【０２２３】
図１３に示すように、第１オペアンプＯＰ１は、バイアス電圧生成回路６２と差動増幅回路６３を含む。
差動増幅回路６３は、非反転入力端子に入力される信号ＩＰと反転入力端子に入力される信号ＩＭの電圧差に基づいて、制御信号Ｓ１１の電圧を上昇又は下降させる。
【０２２４】
詳述すれば、信号ＩＭの電圧に対して信号ＩＰの電圧がΔＶだけ高い場合、その差電圧ΔＶに応答してＮＭＯＳトランジスタＴＮ２３ｂに流れる電流がΔＩだけ増加する。この増加する電流ΔＩに対応して対をなすＮＭＯＳトランジスタＴＮ２３ａに流れる電流がΔＩだけ減少する。それに対応して、ＰＭＯＳトランジスタＴＰ２３ｂに流れる電流がΔＩだけ減少する。差動増幅回路６３は、出力端子からＰＭＯＳトランジスタＴＰ２３ｂにおいて変動する電流量（２ΔＩ）に対応して電流を吸い込む。その結果、差動増幅回路６３は、出力する第１制御信号Ｓ１１の電圧を下降させる。
【０２２５】
逆に、信号ＩＰの電圧に対して信号ＩＭの電圧がΔＶだけ高い場合、その電圧差ΔＶに対応して差動増幅回路６３は、第１制御信号Ｓ１１の電圧を上昇させる。第２オペアンプＯＰ２は、第１オペアンプＯＰ１と回路構成が同じであるため、図面及び詳細な説明を省略する。
【０２２６】
上記により、第１オペアンプＯＰ１は、ノードＮ２１とノードＮ１の電圧差に基づく電圧の第１制御信号Ｓ１１を第３ＰＭＯＳトランジスタＴＰ２２に出力する。また、第２オペアンプＯＰ２は、ノードＮ２２とノードＮ１の電圧差に基づく電圧の第２制御信号Ｓ１２を第３ＮＭＯＳトランジスタＴＮ２２に出力する。
【０２２７】
ノードＮ１とノードＮ２１，Ｎ２２の電圧差は、出力信号Ｃｏの電圧と高電位電源ＶDD，低電位電源ＶSSの電圧差に起因する。即ち、第１，第２オペアンプＯＰ１，ＯＰ２と第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２１，ＴＮ２１は、出力信号Ｃｏの電圧が高電位電源ＶDDの電圧に近いか又は低電位電源ＶSSの電圧に近いかを検出する検出回路６４を形成する。
【０２２８】
第１制御信号Ｓ１１について詳述すれば、出力信号Ｃｏの電圧が高電位電源ＶDDの電圧に近い場合、第１オペアンプＯＰ１の両入力端子間の電圧差は小さい。これにより、第１オペアンプＯＰ１は、高い電圧の第１制御信号Ｓ１１を出力する。そして、第１オペアンプＯＰ１は、両端子間の電圧差が小さいほど高い（高電位電源ＶDDに近い）電圧の第１制御信号Ｓ１１を出力する。
【０２２９】
逆に、出力信号Ｃｏの電圧が低電位電源ＶSSの電圧に近い場合、第１オペアンプＯＰ１の両入力端子間の電圧差は大きい。これにより、第１オペアンプＯＰ１は、低い電圧の第１制御信号Ｓ１１を出力する。そして、第１オペアンプＯＰ１は、両端子間の電圧差が大きいほど低い（低電位電源ＶSSに近い）電圧の第１制御信号Ｓ１１を出力する。
【０２３０】
第２制御信号Ｓ１２について詳述すれば、出力信号Ｃｏの電圧が高電位電源ＶDDの電圧に近い場合、第２オペアンプＯＰ２の両入力端子間の電圧差は大きい。これにより、第２オペアンプＯＰ２は、高い電圧の第２制御信号Ｓ１２を出力する。そして、第２オペアンプＯＰ２は、両端子間の電圧差が大きいほど高い（高電位電源ＶDDS に近い）電圧の第２制御信号Ｓ１２を出力する。
【０２３１】
逆に、出力信号Ｃｏの電圧が低電位電源ＶSSの電圧に近い場合、第２オペアンプＯＰ２の両入力端子間の電圧差は小さい。これにより、第２オペアンプＯＰ２は、低い電圧の第２制御信号Ｓ１２を出力する。そして、第２オペアンプＯＰ２は、両端子間の電圧差が小さいほど低い（低電位電源ＶSSに近い）電圧の第１制御信号Ｓ１２を出力する。
【０２３２】
前記第３ＰＭＯＳトランジスタＴＰ２２のソースは高電位電源ＶDDを供給するための電源線に接続され、ドレインは第１ＰＭＯＳトランジスタＴＰ１１のゲートに接続されている。
【０２３３】
第３ＰＭＯＳトランジスタＴＰ２２のゲートには、前記第１制御信号Ｓ１１が入力される。第３ＰＭＯＳトランジスタＴＰ２２は、第１制御信号Ｓ１１に基づいてオンしたときに、その第１制御信号Ｓ１１の電圧に対応するオン抵抗値を有する。
【０２３４】
その第３ＰＭＯＳトランジスタＴＰ２２は、第１ＰＭＯＳトランジスタＴＰ１１のゲートに印加される第１位相差信号ＵＰにオン抵抗値に対応する影響を与える。即ち、第３ＰＭＯＳトランジスタＴＰ２２のオン抵抗値が小さい場合、第１位相差信号ＵＰは、第３ＰＭＯＳトランジスタＴＰ２２を介して高電位電源ＶDDから電荷の供給を受け、Ｌレベルまで低下しない。
【０２３５】
第１ＰＭＯＳトランジスタＴＰ１１は、この第１位相差信号ＵＰがゲートに入力される。従って、第１ＰＭＯＳトランジスタＴＰ１１は、第１位相差信号ＵＰの電圧に対応して導通度を可変し、チャージする電流を決定する。即ち、第３ＰＭＯＳトランジスタＴＰ２２は、第１制御信号Ｓ１１に基づいてＣ／Ｄ回路を構成する第１ＰＭＯＳトランジスタＴＰ１１のチャージ量を補正する。
【０２３６】
前記第３ＮＭＯＳトランジスタＴＮ２２のソースは高電位電源ＶDDを供給するための電源線に接続され、ドレインは第１ＮＭＯＳトランジスタＴＮ１１のゲートに接続されている。
【０２３７】
第３ＮＭＯＳトランジスタＴＮ２２のゲートには、前記第２制御信号Ｓ１２が入力される。第３ＮＭＯＳトランジスタＴＮ２２は、第１制御信号Ｓ１２に基づいてオンしたときに、その第１制御信号Ｓ１１の電圧に対応するオン抵抗値を有する。
【０２３８】
その第３ＮＭＯＳトランジスタＴＮ２２は、第１ＮＭＯＳトランジスタＴＮ１１のゲートに印加される第２位相差信号ＤＮにオン抵抗値に対応する影響を与える。即ち、第３ＮＭＯＳトランジスタＴＮ２２のオン抵抗値が小さい場合、第２位相差信号ＤＮは、第３ＮＭＯＳトランジスタＴＮ２２を介して低電位電源ＶSSに電荷が流れ、Ｈレベルまで上昇しない。
【０２３９】
第１ＮＭＯＳトランジスタＴＮ１１は、この第２位相差信号ＤＮがゲートに入力される。従って、第１ＮＭＯＳトランジスタＴＮ１１は、第２位相差信号ＤＮの電圧に対応して導通度を可変し、チャージする電流を決定する。即ち、第３ＮＭＯＳトランジスタＴＮ２２は、第２制御信号Ｓ１２に基づいてＣ／Ｄ回路を構成する第１ＮＭＯＳトランジスタＴＮ１１のチャージ量を補正する。
【０２４０】
即ち、第３ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２２，ＴＮ２２は、Ｃ／Ｄ回路５４のチャージ量／ディスチャージ量を補正する補正回路６５を形成する。
尚、第１，第２オペアンプＯＰ１，ＯＰ２は、出力信号Ｃｏの電圧が高電位電源ＶDDと低電位電源ＶSSの中間電圧（＝１／２（ＶDD＋ＶSS））付近の場合に、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１によるチャージ／ディスチャージ量がほぼ等しくなるような電圧の第１，第２制御信号Ｓ１１，Ｓ１２を出力するように構成されている。
【０２４１】
次に、上記のように構成されたチャージポンプ６１の作用を図１４に従って説明する。
［出力信号Ｃｏの電圧が高電位電源ＶDDと低電位電源ＶSSの中間電圧付近の場合］
この第１の場合、図１４（ａ）に示すように、第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ２１と第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ２１は、ほぼ同一の抵抗値を有する。従って、各ノードＮ２１，Ｎ１，Ｎ２２における電圧は、高電位電源ＶDDと低電位電源ＶSSの間の電圧差を、各トランジスタのオン抵抗値により等分割した値となる。尚、図１４（ａ）には、各トランジスタのオン抵抗値を同一として示してある。
【０２４２】
これにより、第１，第２オペアンプＯＰ１，ＯＰ２は、中間電圧の第１，第２制御信号Ｓ１１，Ｓ１２を出力する。第３ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２２，ＴＮ２２は、ゲートに印加される第１，第２制御信号Ｓ１１，Ｓ１２の電圧により同じ導通度となる。その結果、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１は、同じ導通度となりチャージ量とディスチャージ量を同じにする。
【０２４３】
［出力信号Ｃｏの電圧Ｖ(N1)が低電位電源ＶSSに近い電圧の場合］
この第２の場合、図１４（ｂ）に示すように、第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ２１のオン抵抗値は小さくなり、第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ２１のオン抵抗値は大きくなる。従って、ノードＮ２１，Ｎ１間の電位差は小さくなり、ノードＮ１，Ｎ２２間の電位差は大きくなる。
【０２４４】
第１オペアンプＯＰ１は、ノードＮ２１，Ｎ１間の電位差に基づいて低い電圧の第１制御信号Ｓ１１を出力する。第２オペアンプＯＰ２は、ノードＮ１，Ｎ２２間の電位差に基づいて低い電圧の第２制御信号Ｓ１２を出力する。
【０２４５】
第３ＰＭＯＳトランジスタＴＰ２２は、低い電圧の第１制御信号Ｓ１１に応答してオンしやすくなる。即ち、第３ＰＭＯＳトランジスタＴＰ２２は、第１制御信号Ｓ１１に応答して導通度を高くする。これにより、第１位相差信号ＵＰは、Ｌレベルまで低下しない。この第１位相差信号ＵＰをゲートに受け、第１ＰＭＯＳトランジスタＴＰ１１は導通度を低くする。従って、第１ＰＭＯＳトランジスタＴＰ１１は、チャージ量を少なくする。
【０２４６】
一方、第３ＮＭＯＳトランジスタＴＮ２２は、低い電圧の第２制御信号Ｓ１２に応答してオンしにくくなる。即ち、第３ＮＭＯＳトランジスタＴＮ２２は、第２制御信号Ｓ１２に応答して導通度を低くする。これにより、第２位相差信号ＤＮは、Ｈレベルまで上昇する。この第２位相差信号ＤＮをゲートに受け、第１ＮＭＯＳトランジスタＴＮ１１は導通度を高くする。従って、第１ＮＭＯＳトランジスタＴＮ１１は、ディスチャージ量を多くする。
【０２４７】
このことは、単位時間当たりのチャージ量を減少させ、ディスチャージ量を増加させる。これにより、チャージポンプ６１は、従来のチャージポンプ１２に比べて、チャージ量を少なくし、ディスチャージ量を多くする。即ち、チャージポンプ６１は、単位時間当たりのチャージ量とディスチャージ量のバランスを補正する。
【０２４８】
［出力信号Ｃｏの電圧Ｖ(N1)が高電位電源ＶDDに近い電圧の場合］
この第３の場合、図１４（ｃ）に示すように、第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ２１のオン抵抗値は大きくなり、第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ２１のオン抵抗値は小さくなる。従って、ノードＮ２１，Ｎ１間の電位差は大きくなり、ノードＮ１，Ｎ２２間の電位差は小さくなる。
【０２４９】
第１オペアンプＯＰ１は、ノードＮ２１，Ｎ１間の電位差に基づいて高い電圧の第１制御信号Ｓ１１を出力する。第２オペアンプＯＰ２は、ノードＮ１，Ｎ２２間の電位差に基づいて高い電圧の第２制御信号Ｓ１２を出力する。
【０２５０】
第３ＰＭＯＳトランジスタＴＰ２２は、高い電圧の第１制御信号Ｓ１１に応答してオンしにくくなる。即ち、第３ＰＭＯＳトランジスタＴＰ２２は、第１制御信号Ｓ１１に応答して導通度を低くする。これにより、第１位相差信号ＵＰは、Ｌレベルまで低下する。この第１位相差信号ＵＰをゲートに受け、第１ＰＭＯＳトランジスタＴＰ１１は導通度を高くする。従って、第１ＰＭＯＳトランジスタＴＰ１１は、チャージ量を多くすることができる。
【０２５１】
一方、第３ＮＭＯＳトランジスタＴＮ２２は、高い電圧の第２制御信号Ｓ１２に応答してオンしやすくなる。即ち、第３ＮＭＯＳトランジスタＴＮ２２は、第２制御信号Ｓ１２に応答して導通度を高くする。これにより、第２位相差信号ＤＮは、Ｈレベルまで上昇しない。この第２位相差信号ＤＮをゲートに受け、第１ＮＭＯＳトランジスタＴＮ１１は導通度を低くする。従って、第１ＮＭＯＳトランジスタＴＮ１１は、ディスチャージ量を少なくすることができる。
【０２５２】
このことは、単位時間当たりのチャージ量を増加させ、ディスチャージ量を減少させる。これにより、チャージポンプ６１は、従来のチャージポンプ１２に比べて、ディスチャージ量を少なくする。即ち、チャージポンプ６１は、単位時間当たりのチャージ量とディスチャージ量のバランスを補正することができる。
【０２５３】
以上記述したように、第四実施形態によれば、チャージポンプ６１は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１にかかる電圧を検出し、その電圧に基づいて第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１の駆動能力を下げるようにした。これにより、チャージ量とディスチャージ量のバランスを補正する事ができる。
【０２５４】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図１５に従って説明する。
尚、説明の便宜上、第二実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２５５】
図１５は、本実施形態のチャージポンプ７１の回路図を示す。
チャージポンプ７１は、第１〜第３ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１３、第１〜第３ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１３、第１，第２オペアンプＯＰ１，ＯＰ２を含む。尚、第１〜第３ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１３及び第１〜第３ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１３の接続は、第二実施形態と同様であるため詳細な説明を省略し、第１，第２オペアンプＯＰ１，ＯＰ２に関する接続及び動作について詳細に説明する。
【０２５６】
即ち、第１ＰＭＯＳトランジスタＴＰ１１と第１ＮＭＯＳトランジスタＴＮ１１は、第１チャージ／ディスチャージ回路（第１Ｃ／Ｄ回路）５４を形成する。また、第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３と第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３は、第２Ｃ／Ｄ回路５５を構成する。
【０２５７】
第１オペアンプＯＰ１の非反転入力端子は第１ＰＭＯＳトランジスタＴＰ１１のドレイン、即ちノードＮ１に接続されている。第１オペアンプＯＰ１の反転入力端子は第１ＰＭＯＳトランジスタＴＰ１１のソースに接続されている。第１オペアンプＯＰ１の出力端子は、第２チャージ／ディスチャージ回路（Ｃ／Ｄ回路）５５を構成する第３ＰＭＯＳトランジスタＴＰ１３のゲートに接続されている。
第２オペアンプＯＰ２の非反転入力端子は第１ＮＭＯＳトランジスタＴＮ１１のドレイン、即ちノードＮ１に接続されている。第１オペアンプＯＰ２の反転入力端子は第１ＮＭＯＳトランジスタＴＮ１１のソースに接続されている。第２オペアンプＯＰ２の出力端子は、第２Ｃ／Ｄ回路５５を構成する第３ＮＭＯＳトランジスタＴＮ１３のゲートに接続されている。
【０２５８】
第１オペアンプＯＰ１は、第１ＰＭＯＳトランジスタＴＰ１１のドレイン−ソース間の電圧差に基づく電圧の第１制御信号Ｓ１１を出力する。即ち、第１オペアンプＯＰ１は、ノードＮ１における電圧Ｖ(N1)と高電位電源ＶDDの電圧の差に基づく電圧の第１制御信号Ｓ１１を第３ＰＭＯＳトランジスタＴＰ１３に出力する。
【０２５９】
詳しくは、出力信号Ｃｏの電圧が高電位電源ＶDDの電圧に近い場合、第１オペアンプＯＰ１の両入力端子間の電圧差は小さい。これにより、第１オペアンプＯＰ１は、低い電圧の第１制御信号Ｓ１１を出力する。そして、第１オペアンプＯＰ１は、両端子間の電圧差が小さいほど低い（低電位電源ＶSSに近い）電圧の第１制御信号Ｓ１１を出力する。
【０２６０】
逆に、出力信号Ｃｏの電圧が低電位電源ＶSSの電圧に近い場合、第１オペアンプＯＰ１の両入力端子間の電圧差は大きい。これにより、第１オペアンプＯＰ１は、高い電圧の第１制御信号Ｓ１１を出力する。そして、第１オペアンプＯＰ１は、両端子間の電圧差が大きいほど高い（高電位電源ＶDDに近い）電圧の第１制御信号Ｓ１１を出力する。
【０２６１】
第３ＰＭＯＳトランジスタＴＰ１３は、第１制御信号Ｓ１１の電圧に応答して導通度を変更する。これにより、第２Ｃ／Ｄ回路５５は、出力信号Ｃｏの電圧に応じてチャージ量を変更する。
【０２６２】
第２オペアンプＯＰ２は、ノードＮ１における電圧Ｖ(N1)と第１トランジスタＴＰ１１のソースに供給される低電位電源ＶSSの電圧の差を増幅し、その増幅した電圧の第２制御信号Ｓ１２を第３ＮＭＯＳトランジスタＴＮ１３に出力する。
【０２６３】
第３ＮＭＯＳトランジスタＴＮ１３は、第２制御信号Ｓ１２の電圧に応答して導通度を変更する。これにより、第２Ｃ／Ｄ回路５５は、出力信号Ｃｏの電圧に応じてディスチャージ量を変更する。
【０２６４】
即ち、第１，第２オペアンプＯＰ１，ＯＰ２は、出力信号Ｃｏの電圧が高電位電源ＶDDに近いか低電位電源ＶSSに近いかを検出する検出回路として作用する。第２Ｃ／Ｄ回路５５は、検出回路から入力される第１，第２制御信号Ｓ１１，Ｓ１２に応答してチャージ／ディスチャージ量を変更する。
【０２６５】
第２Ｃ／Ｄ回路５５は、出力信号Ｃｏの電圧が高電位電源ＶDDに近い場合、吐き出し回路の導通度を吸い込み回路の導通度よりも高くする。チャージ量をディスチャージ量よりも多くする。このことは、チャージポンプ７１の単位時間当たりのチャージ量を、単位時間当たりのディスチャージ量よりも多くする。これにより、チャージポンプ７１は、従来のチャージポンプ１２に比べてチャージ量を多くし、チャージ量とディスチャージ量のバランスをとることができる。
【０２６６】
逆に、第２Ｃ／Ｄ回路５５は、出力信号Ｃｏの電圧が低電位電源ＶSSに近い場合、吸い込み回路の導通度を吐き出し回路の導通度よりも高くする。従って、ディスチャージ量はチャージ量よりも多くなる。このことは、チャージポンプ７１の単位時間当たりのディスチャージ量を、単位時間当たりのチャージ量よりも多くする。これにより、チャージポンプ７１は、従来のチャージポンプ１２に比べてディスチャージ量を多くし、チャージ量とディスチャージ量のバランスをとることができる。
【０２６７】
尚、第１，第２オペアンプＯＰ１，ＯＰ２は、出力信号Ｃｏの電圧が高電位電源ＶDDと低電位電源ＶSSの中間電圧（＝１／２（ＶDD＋ＶSS））付近の場合に、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１によるチャージ／ディスチャージ量がほぼ等しくなるような電圧の第１，第２制御信号Ｓ１１，Ｓ１２を出力するように構成されている。
【０２６８】
以上記述したように、第五実施形態によれば、チャージポンプ７１は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１にかかる電圧を検出し第２Ｃ／Ｄ回路５５によりてチャージ量とディスチャージ量のバランスを補正する事ができる。
【０２６９】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図１６に従って説明する。
尚、説明の便宜上、第四実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２７０】
図１６は、本実施形態のチャージポンプ９１の回路図を示す。
チャージポンプ９１は、第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ２２、第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ２２、抵抗Ｒ２１，Ｒ２２、第１，第２電流値検知回路９２，９３、比較器９４を含む。尚、第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ２２及び第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ２２の接続及び動作は、第四実施形態と同様であるため、ここでは、それら以外の接続及び動作について詳述する。
【０２７１】
第１ＰＭＯＳトランジスタＴＰ１１のソース−ドレイン間には、抵抗Ｒ２１と第１電流値検知回路９２の直列回路が並列に接続されている。第１電流値検知回路９２は電流−電圧変換器（Ｉ−Ｖ変換器）であり、抵抗Ｒ２１を介して流れる電流の値に応じた電圧の第１検知信号Ｓ３１を出力する。即ち、抵抗Ｒ２１と第１電流値検知回路９２は、チャージ量（吐き出し量）を検知する検知回路として作用する。
【０２７２】
抵抗Ｒ２１に流れる電流は、第１ＰＭＯＳトランジスタＴＰ１１に流れる電流、即ち、チャージ量に対応している。従って、第１電流値検知回路９２は、第１Ｃ／Ｄ回路５４によるチャージ量に応じた電圧の第１検知信号Ｓ３１を出力する。
【０２７３】
第１ＮＭＯＳトランジスタＴＮ１１のソース−ドレイン間には、抵抗Ｒ２２と第２電流値検知回路９３の直列回路が並列に接続されている。第２電流値検知回路９３は電流−電圧変換器（Ｉ−Ｖ変換器）であり、抵抗Ｒ２２を介して流れる電流に応じた電圧の第２検知信号Ｓ３２を出力する。
【０２７４】
抵抗Ｒ２２に流れる電流の値は、第１ＮＭＯＳトランジスタＴＮ１１に流れる電流、即ちディスチャージ量に対応している。従って、第２電流値検知回路９３は、第１Ｃ／Ｄ回路５４によるディスチャージ量に応じた電圧の第２検知信号Ｓ３２を出力する。即ち、抵抗Ｒ２２と第２電流値検知回路９３は、ディスチャージ量（吸い込み電流量）を検知する検知回路として作用する。
【０２７５】
比較器９４は、非反転入力端子に第１検知信号Ｓ３１が入力され、反転入力端子に第２検知信号Ｓ３２が入力される。比較器９４は、両検知信号Ｓ３１，Ｓ３２の電圧を比較し、その比較結果に基づく制御信号Ｓ２１を出力する。
【０２７６】
詳述すれば、比較器９４は、第１検知信号Ｓ３１の電圧よりも第２検知信号Ｓ３２の電圧が高い場合、Ｈレベルの制御信号Ｓ２１を出力する。また、比較器９４は、第１検知信号Ｓ３１の電圧が第２検知信号Ｓ３２の電圧よりも高い場合、Ｌレベルの制御信号Ｓ２１を出力する。
【０２７７】
第１，第２検知信号Ｓ３１，Ｓ３２の電圧は、それぞれ第１Ｃ／Ｄ回路５４におけるチャージ量／ディスチャージ量に対応している。従って、比較器９４は、チャージ量よりもディスチャージ量よりも多い場合にはＨレベルの制御信号Ｓ２１を、その逆の場合にはＬレベルの制御信号Ｓ２１を出力する。即ち、抵抗Ｒ２１，Ｒ２２、第１，第２電流値検知回路９２，９３、比較器９４は、チャージ量とディスチャージ量の差に応答してＨ又はＬレベルの制御信号Ｓ２１を出力するチャージ／ディスチャージ量検知回路を形成する。
【０２７８】
制御信号Ｓ２１は、第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２２，ＴＮ２２のゲートに入力される。第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ２２，ＴＮ２２は、制御信号Ｓ２１に基づいて導通度を変更する。両トランジスタＴＰ２２，ＴＮ２２の導通度は第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１のゲート電圧に影響を与える。第１トランジスタＴＰ１１，ＴＮ１１は、ゲート電圧に応じた導通度となり、チャージ量／ディスチャージ量を変更する。
【０２７９】
詳述すれば、第２ＰＭＯＳトランジスタＴＰ２２は、Ｈレベルの制御信号Ｓ２１に応答して導通度を低くする。これにより、第１位相差信号ＵＰの電圧は、Ｌレベルまで低下する。この第１位相差信号ＵＰをゲートに受け、第１ＰＭＯＳトランジスタＴＰ１１は導通度を高くする。これにより、第１ＰＭＯＳトランジスタＴＰ１１は、チャージ量を多くする。
【０２８０】
一方、第２ＮＭＯＳトランジスタＴＮ２２は、Ｈレベルの制御信号Ｓ２１に応答して導通度を高くする。これにより、第２位相差信号ＤＮの電圧は、Ｈレベルまで上昇しない。この第２位相差信号ＤＮをゲートに受け、第１ＮＭＯＳトランジスタＴＮ１１は導通度を低くする。これにより、第１ＮＭＯＳトランジスタＴＮ１１は、ディスチャージ量を少なくする。
【０２８１】
また、第２ＰＭＯＳトランジスタＴＰ２２は、Ｌレベルの制御信号Ｓ２１に応答して導通度を高くする。これにより、第１位相差信号ＵＰは、Ｌレベルまで低下しない。この第１位相差信号ＵＰをゲートに受け、第１ＰＭＯＳトランジスタＴＰ１１は、導通度を低くする。従って、第１ＰＭＯＳトランジスタＴＰ１１は、チャージ量を少なくする。これにより、チャージポンプ９１は、従来のチャージポンプ１２よりもチャージ量とディスチャージ量の差を少なくし、チャージ量とディスチャージ量のバランスをとることができる。
【０２８２】
第２ＮＭＯＳトランジスタＴＮ２２は、Ｌレベルの制御信号Ｓ２１に応答して導通度を低くする。これにより、第２位相差信号ＤＮは、Ｈレベルまで上昇する。この第２位相差信号ＤＮをゲートに受け、第１ＮＭＯＳトランジスタＴＮ１１は、導通度を高くする。従って、第１ＮＭＯＳトランジスタＴＮ１１は、ディスチャージ量を多くする。これにより、チャージポンプ９１は、従来のチャージポンプ１２よりもチャージ量とディスチャージ量の差を少なくし、チャージ量とディスチャージ量のバランスをとることができる。
【０２８３】
上記により、チャージポンプ９１は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１に流れる電流量に対応して第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１の導通度を低くするようにした。これにより、チャージ量とディスチャージ量のバランスを補正することができる。
【０２８４】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図１７に従って説明する。
尚、説明の便宜上、第二，第六実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２８５】
図１７は、本実施形態のチャージポンプ１０１を示す。尚、本実施形態のチャージポンプ１０１は、第二実施形態における第２Ｃ／Ｄ回路５５の制御に、第七実施形態におけるチャージ／ディスチャージ量検知回路を適用した例を示す。
【０２８６】
即ち、チャージポンプ１０１は、第１〜第３ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１３、第１〜第３ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１３、抵抗Ｒ１，Ｒ２２、第１，第２電流値検知回路９２，９３、及び、比較器９４を含む。
【０２８７】
第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１は第１チャージ／ディスチャージ回路（Ｃ／Ｄ回路）５４を形成する。第２，第３ＰＭＯＳトランジスタＴＰ１２，ＴＰ１３と第２，第３ＮＭＯＳトランジスタＴＮ１２，ＴＮ１３は、第２Ｃ／Ｄ回路５５を形成する。
【０２８８】
抵抗Ｒ２１と第１電流値検知回路９２よりなる第１の検知回路は、第１ＰＭＯＳトランジスタＴＰ１１に流れる電流量（チャージ量）を検知し、その検知結果に応じた第１検知信号Ｓ３１を出力する。抵抗Ｒ２２と第２電流値検知回路９３よりなる第２の検知回路は、第１ＮＭＯＳトランジスタＴＮ１１に流れる電流量を検知し、その検知結果に応じた第２検知信号Ｓ３２を出力する。
【０２８９】
比較器９４は、第１，第２検知信号Ｓ３１，Ｓ３２の電圧を比較し、その比較結果に応じた制御信号Ｓ２１を出力する。詳述すれば、比較器９４は、第１検知信号Ｓ３１の電圧よりも第２検知信号Ｓ３２の電圧が高い場合、Ｌレベルの制御信号Ｓ２１を出力する。また、比較器９４は、第１検知信号Ｓ３１の電圧が第２検知信号Ｓ３２の電圧よりも高い場合、Ｈレベルの制御信号Ｓ２１を出力する。
【０２９０】
第１，第２検知信号Ｓ３１，Ｓ３２の電圧は、それぞれ第１Ｃ／Ｄ回路５４におけるチャージ量／ディスチャージ量に対応している。従って、比較器９４は、チャージ量がディスチャージ量よりも多い場合にはＨレベルの制御信号Ｓ２１を、その逆の場合にはＬレベルの制御信号Ｓ２１を出力する。即ち、抵抗Ｒ２１，Ｒ２２、第１，第２電流値検知回路９２，９３、比較器９４は、チャージ量とディスチャージ量の差に応答してＨ又はＬレベルの制御信号Ｓ２１を出力するチャージ／ディスチャージ量検知回路を形成する。
【０２９１】
比較器９４から出力される制御信号Ｓ２１は、第３ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１３，ＴＮ１３のゲートに入力される。第３ＰＭＯＳトランジスタＴＰ１３はＨレベルの制御信号Ｓ２１に応答してオフし、第３ＮＭＯＳトランジスタＴＮ１３はＨレベルの制御信号Ｓ２１に応答してオンする。これにより、第２Ｃ／Ｄ回路５５は、ディスチャージ動作のみを行う。
【０２９２】
従って、チャージポンプ１０１は、第１Ｃ／Ｄ回路５４のみによりチャージを行い、第１，第２Ｃ／Ｄ回路５４，５５を用いてディスチャージを行う。即ち、チャージポンプ１０１は、出力信号Ｃｏの電圧が高く吐き出し電流が多い場合に、第１，第３ＮＭＯＳトランジスタＴＮ１１，ＴＮ１３よりなる吸い込み回路の駆動能力を高くする。これにより、チャージポンプ１０１は、ディスチャージ量を従来のチャージポンプ１２よりも多くし、チャージ量とディスチャージ量のバランスをとることができる。
【０２９３】
第３ＰＭＯＳトランジスタＴＰ１３はＬレベルの制御信号Ｓ２１に応答してオンし、第３ＮＭＯＳトランジスタＴＮ１３はＬレベルの制御信号Ｓ２１に応答してオフする。これにより、第２Ｃ／Ｄ回路５５は、チャージ動作のみを行う。従って、チャージポンプ１０１は、第１，第２Ｃ／Ｄ回路５４，５５によりチャージを行い、第１Ｃ／Ｄ回路５４のみを用いてディスチャージを行う。即ち、チャージポンプ１０１は、出力信号Ｃｏの電圧が低く吸い込み電流が多い場合に、第１，第３ＰＭＯＳトランジスタＴＰ１１，ＴＰ１３よりなる吐き出し回路の駆動能力を高くする。これにより、チャージポンプ１０１は、チャージ量を従来のチャージポンプ１２よりも多くし、チャージ量とディスチャージ量のバランスをとることができる。
【０２９４】
尚、本実施形態では第１，第２Ｃ／Ｄ回路５４，５５を用いたが、第三実施形態のように第１〜第３Ｃ／Ｄ回路５４〜５６、又はそれ以上の段数のＣ／Ｄ回路を用いて構成に具体化しても良い。
【０２９５】
尚、本発明は前記各実施形態の他、以下の態様で実施してもよい。
・上記各実施形態におけるチャージポンプ４１〜１０１をＰＬＬ周波数シンセサイザに応用してもよい。そのＰＬＬ周波数シンセサイザのブロック回路図を図１８に示す。
【０２９６】
ＰＬＬ周波数シンセサイザ１１０は、位相比較器１１、チャージポンプ４１、ローパスフィルタ（ＬＰＦ）１３、電圧制御発振器（ＶＣＯ）１４及び分周回路１５を備えている。更に、ＰＬＬ周波数シンセサイザ１１０は、基準分周回路１１１と比較分周回路１１２を備えている。尚、第一実施形態のチャージポンプ４１は、他の実施形態のチャージポンプ５１〜１０１の何れかに置き換えられても良い。
【０２９７】
基準分周カウンタ１１１は、水晶振動器１１３の発振に基づく固有周波数の水晶発振信号ｆｏを分周した基準信号ｆｒを位相比較器１１に出力する。比較分周カウンタ１１２はＶＣＯ１４の出力信号Ｆｏｕｔを分周した比較信号ｆｐを位相比較器１１に出力する。
【０２９８】
位相比較器１１は基準信号ｆｒと比較信号ｆｐとの位相を比較し、その比較結果に基づいて第１の位相差信号ＵＰ及び第２の位相差信号ＤＮをチャージポンプ４１に出力する。チャージポンプ４１は第１及び第２の位相差信号ＵＰ，ＤＮに基づいた電圧信号ＣｏをＬＰＦ１３に出力する。
【０２９９】
ＬＰＦ１３はチャージポンプ４１の電圧信号Ｃｏを平滑することにより高周波成分を除去した制御信号ＬｏをＶＣＯ１４に出力する。ＶＣＯ１４は制御信号Ｌｏの電圧値に応じた周波数の出力信号Ｆｏｕｔを外部回路に出力する。この出力信号Ｆｏｕｔは比較分周カウンタ１１２に帰還される。
【０３００】
出力信号Ｆｏｕｔの周波数が所望の周波数より低くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より低くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器１１は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号ＵＰ，ＤＮを出力する。
【０３０１】
チャージポンプ４１は位相差信号ＵＰ，ＤＮのパルス幅に応じた電圧信号ＣｏをＬＰＦ１３に出力し、ＬＰＦ１３は、電圧信号Ｃｏに基づいて制御信号Ｌｏの電圧値を変更、例えば高い電圧値の制御信号Ｌｏを出力する。ＶＣＯ１４は、制御信号Ｌｏに基づいて高い周波数の出力信号Ｆｏｕｔを出力する。
【０３０２】
逆に、出力信号Ｆｏｕｔの周波数が所望の周波数より高くなったとき、比較信号ｆｐの周波数が基準信号ｆｒの周波数より高くなり、両信号ｆｒ，ｆｐの位相に差が生じる。位相比較器１１は、両信号ｆｒ，ｆｐの位相差に応じたパルス幅の第１，第２の位相差信号ＵＰ，ＤＮを出力する。
【０３０３】
チャージポンプ４１は位相差信号ＵＰ，ＤＮのパルス幅に応じた電圧信号ＣｏをＬＰＦ１３に出力し、ＬＰＦ１３は、電圧信号Ｃｏに基づいて低い電圧値の制御信号Ｌｏを出力する。ＶＣＯ１４は、制御信号Ｌｏに基づいて低い周波数の出力信号Ｆｏｕｔを出力する。
【０３０４】
ＰＬＬ周波数シンセサイザ１１０は、上記の動作を繰り返し実行し、ＶＣＯ１４から出力する出力信号Ｆｏｕｔの周波数を所望の周波数にロックする。そして、このＰＬＬ周波数シンセサイザ１１０は、上記チャージポンプ４１を用いることにより、周波数をロックさせることができる。更に、ＰＬＬ周波数シンセサイザ１１０は、ロック時の安定度を高めることができる。
【０３０５】
【発明の効果】
以上詳述したように、請求項１乃至１３に記載の発明によれば、吐き出しと吸い込みのバランスをとることが可能なチャージポンプ回路を提供することができる。
【０３０６】
請求項１４又は１５に記載の発明によれば、吐き出しと吸い込みのバランスの良いチャージポンプ回路を用いて、ロック時間の短縮を図ることができるとともに、周波数安定度を高めることが可能なＰＬＬ回路又はＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図。
【図２】  第一実施形態のＰＬＬ回路のブロック回路図。
【図３】  第一実施形態のチャージポンプの回路図。
【図４】  （ａ）〜（ｃ）はチャージポンプの動作の説明図。
【図５】  第二実施形態のチャージポンプの回路図。
【図６】  Ａ／Ｄ変換回路の回路図。
【図７】  デコーダ回路の回路図。
【図８】  第三実施形態のチャージポンプの回路図。
【図９】  Ａ／Ｄ変換回路の回路図。
【図１０】  デコーダ回路の回路図。
【図１１】  チャージポンプの特性図。
【図１２】  第四実施形態のチャージポンプの回路図。
【図１３】  差動増幅器の回路図。
【図１４】  第四実施形態のチャージポンプの動作の説明図。
【図１５】  第五実施形態のチャージポンプの回路図。
【図１６】  第六実施形態のチャージポンプの回路図。
【図１７】  第七実施形態のチャージポンプの回路図。
【図１８】  ＰＬＬ周波数シンセサイザのブロック回路図。
【図１９】  従来のＰＬＬ回路のブロック回路図。
【図２０】  従来のチャージポンプの回路図。
【図２１】  従来のチャージポンプの等価回路図。
【図２２】  位相比較器を示すブロック回路図。
【図２３】  クロックの立ち上がりと基準信号の立ち上がり（立ち下がり）が揃っているタイミングチャート。
【図２４】  クロックの立ち上がりと基準信号の立ち上がり（立ち下がり）が１／２周期早いタイミングチャート。
【図２５】  クロックの立ち上がりと基準信号の立ち上がり（立ち下がり）が１／２周期遅いタイミングチャート。
【図２６】  位相比較器の出力信号に対するチャージポンプの動作を説明するための波形図。
【図２７】  チャージポンプの出力電圧と信号の位相における動作を示す説明図。
【図２８】  別の位相比較器を示すブロック回路図。
【図２９】  別の位相比較器のタイミングチャート。
【図３０】  チャージポンプの出力電圧と信号の位相における動作を示す説明図。
【符号の説明】
１    チャージ／ディスチャージ回路
２    吐き出し回路
３    吸い込み回路
４    検出回路
５    補正回路
Ｃｏ  出力信号
ＵＰ  第１パルス信号
ＤＮ  第２パルス信号
【図１】
0004018221.tif 000002
【図２】
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【図３】
0004018221.tif 000004
【図４】
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【図５】
0004018221.tif 000006
【図６】
0004018221.tif 000007
【図７】
0004018221.tif 000008
【図８】
0004018221.tif 000009
【図９】
0004018221.tif 000010
【図１０】
0004018221.tif 000011
【図１１】
0004018221.tif 000012
【図１２】
0004018221.tif 000013
【図１３】
0004018221.tif 000014
【図１４】
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【図１５】
0004018221.tif 000016
【図１６】
0004018221.tif 000017
【図１７】
0004018221.tif 000018
【図１８】
0004018221.tif 000019
【図１９】
0004018221.tif 000020
【図２０】
0004018221.tif 000021
【図２１】
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【図２２】
0004018221.tif 000023
【図２３】
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【図２４】
0004018221.tif 000025
【図２５】
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【図２６】
0004018221.tif 000027
【図２７】
0004018221.tif 000028
【図２８】
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【図２９】
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【図３０】
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