【手続補正書】
【提出日】平成27年12月9日(2015.12.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図１ＡにおけるＴ１とＴ２が空乏型トランジスタである場合、出力には比較的大きな歪みが発生する。まず、評価段階では、ＰＵ点電圧が高レベルになってＴ１をオンにさせ、ＰＤ点電圧は低レベルＶＧＬになるまで放電されるが、Ｔ２の空乏型特性により、Ｔ２のＶｇｓがゼロになっても正常にオフにならずに漏えい電流が発生し、即ちＴ１とＴ２が同時にオンになり、出力端ＯＵＴ（ｎ）が出力する高レベルはＴ１とＴ２の抵抗分圧によって定まり、通常は正常の必要とされる高レベルよりはるかに低くなり、これにより一段下のシフトレジスタの正常な動作に影響し、後段の失効を招くことがある。次に、リセット段階では、ＰＵ点電圧が低レベルであり、ＰＤ点電圧が高レベルであり、出力端ＯＵＴ（ｎ）の出力電圧は低レベルであり、同時にＴ１が空乏型トランジスタであるため、Ｔ１は終始オンであり、ＣＬＫ２が高レベルになった場合は出力端ＯＵＴ（ｎ）の出力電圧は高レベルのパルスを発生させ、その電位はＴ１とＴ２の抵抗分圧によって定まる。出力端ＯＵＴ（ｎ）の出力電圧の正常な波形は図１Ｃにおける実線で示し、出力端ＯＵＴ（ｎ）の出力電圧の歪んだ後の波形は図１Ｃにおける破線で示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明に係るシフトレジスタ素子の第１の実施形態は、前記段分け出力モジュール３３を採用し、桁上げ信号と駆動信号を段分け出力することによって、前記駆動信号に評価段階で高レベルを維持させ、リセット段階で低レベルを維持させ、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタ素子の駆動信号に与える影響を解決し、
また、本発明に係るシフトレジスタ素子の第１の実施形態は、前記プルアップノードレベル維持モジュール３４によって、評価段階で前記プルアップノードのレベルを高レベルに維持するように第１の出力制御モジュール３１を制御し、前記駆動信号を高レベルに維持させ、プルアップノード（ＰＵ点）が、評価段階で内部ＴＦＴが空乏してオンになり漏電することによって、出力に影響することを防止する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
該第６の実施形態において、第１の出力制御モジュール３１と、第２の出力制御モジュール３２と、段分け出力モジュール３３と、プルアップノードレベル維持モジュール３４と、入力端ＩＮと、桁上げ信号出力端ＣＡ（ｎ）と、駆動信号出力端ＯＵＴ（ｎ）とを有し、
前記第１の出力制御モジュール３１は、その出力制御信号出力端はＰＵ点（プルアップノード）に接続され、評価段階で駆動信号をプルアップし、
前記第１の出力制御モジュール３１は、フィードバック信号受信端ＣＯを有し、
前記第１の出力制御モジュール３１は、更に、第１の薄膜トランジスタＴ１１と、第２の薄膜トランジスタＴ１２と、第３の薄膜トランジスタＴ１３と、第４の薄膜トランジスタＴ１４と、を有し、
第１の薄膜トランジスタＴ１１のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記入力端ＩＮに接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のソース極に接続され、
第２の薄膜トランジスタＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
図８に示す実施形態には、別の代替実施形態として、Ｔ１１とＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続せずに、直接入力端ＩＮに接続されても、同様の機能を実現することができる。相違点は、二つのクロック信号ＣＬＫ１とＣＬＫ２を採用して本発明のシフトレジスタ素子を制御すれば、制御をより柔軟且つ正確にさせることができ、
第３の薄膜トランジスタＴ１３のゲート極は、リセット信号出力端Ｒｓｔに接続され、ソース極は、前記第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタＴ１４のソース極に接続され、
第４の薄膜トランジスタＴ１４のゲート極は、リセット信号出力端Ｒｓｔ接続され、
前記第１の薄膜トランジスタＴ１１のドレイン極は、前記第１の出力制御モジュール３１のフィードバック信号受信端ＣＯにも接続され、
前記第１の薄膜トランジスタＴ１２のドレイン極は、前記第１の出力制御モジュール３１の出力制御信号出力端にも接続され、
前記リセット信号出力端Ｒｓｔは、前記第２の出力制御モジュール３２に接続され（図８に示さず）、
図８において、Ｎ点は、Ｔ１１とＴ１２の直列接続点であり、Ｔ１３とＴ１４の直列接続点でもあり、前記第１の出力制御モジュール３１のフィードバック信号受信端ＣＯは、前記Ｎ点に接続され、
Ｔ１１とＴ１２は、直列接続し、ＰＵ点を高レベルまで充電する役割を果たし、
Ｔ１３とＴ１４は、直列接続し、ＰＵ点を低レベルまで放電する役割を果たし、
前記第２の出力制御モジュール３２は、第１の低レベル出力端にも接続され、
前記段分け出力モジュール３３は、第１の桁上げ出力薄膜トランジスタＴ１と、第２の桁上げ出力薄膜トランジスタＴ２とを有し、
前記駆動出力素子３３は、第１の駆動薄膜トランジスタＴ３と、第２の駆動薄膜トランジスタＴ４と、ブートストラップコンデンサＣとを有し、
前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極とソース極との間に前記ブートストラップコンデンサＣが並列接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、
前記第２の駆動薄膜トランジスタＴ４のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、
前記プルアップノードレベル維持モジュール３４のゲート極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極は、前記第１の出力制御モジュールのフィードバック信号受信端ＣＯに接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続される第１のフィードバック制御薄膜トランジスタＴ４１を有する。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端と、
その出力制御信号の出力端がプルアップノードに接続され、評価段階で駆動信号をプルアップするための第１の出力制御モジュールと、
その出力制御信号の出力端がプルダウンノードに接続され、リセット段階で前記駆動信号をプルダウンするための第２の出力制御モジュールと、を具備し、前記第１の出力制御モジュールが前記入力端に更に接続されるシフトレジスタ素子であって、
桁上げ信号出力端と、
駆動信号出力端と、
前記プルアップノード、前記プルダウンノード、前記桁上げ信号出力端、及び前記駆動信号出力端にそれぞれ接続され、桁上げ信号と駆動信号とを段分け出力することによって、前記駆動信号を評価段階で高レベルを維持させ、且つリセット段階で低レベルを維持させる段分け出力モジュールと、
評価段階で前記第１の出力制御モジュールが前記プルアップノードのレベルを高レベルに維持させることによって、前記駆動信号を高レベルに維持させるプルアップノードレベル維持モジュールと、
を更に具備することを特徴とするシフトレジスタ素子。
【請求項２】
前記段分け出力モジュールが、
プリチャージ段階及びリセット段階で前記第１の出力制御モジュールの制御のもとで桁上げ信号出力端に第１の低レベルを出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端に高レベルを出力させる桁上げ出力素子と、
評価段階で第２の出力制御モジュールの制御のもとで駆動信号出力端に高レベルを出力させ、且つリセット段階で第１の出力制御モジュールの制御のもとで駆動信号出力端に第２の低レベルを出力させる駆動出力素子と、
を具備する請求項１に記載のシフトレジスタ素子。
【請求項３】
前記桁上げ出力素子が、第１の桁上げ出力薄膜トランジスタと、第２の桁上げ出力薄膜トランジスタとを具備し、
前記第１の桁上げ出力薄膜トランジスタのゲート極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、前記桁上げ信号出力端に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタのゲート極は、前記第２の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端に接続される請求項２に記載のシフトレジスタ素子。
【請求項４】
前記駆動出力素子が、第１の駆動薄膜トランジスタと、第２の駆動薄膜トランジスタと、ブートストラップコンデンサとを具備し、
前記第１の駆動薄膜トランジスタのゲート極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、前記駆動信号の出力端に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の駆動薄膜トランジスタのゲート極は、前記第２の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端に接続され、
前記第１の駆動薄膜トランジスタのゲート極とソース極との間に前記ブートストラップコンデンサを並列接続する請求項３に記載のシフトレジスタ素子。
【請求項５】
前記第１の桁上げ出力薄膜トランジスタ、前記第２の桁上げ出力薄膜トランジスタ、前記第１の駆動薄膜トランジスタ、及び前記第２の駆動薄膜トランジスタが、空乏型薄膜トランジスタである請求項４に記載のシフトレジスタ素子。
【請求項６】
前記第１の桁上げ出力薄膜トランジスタの閾値電圧、前記第２の桁上げ出力薄膜トランジスタの閾値電圧、前記第１の駆動薄膜トランジスタの閾値電圧、及び前記第２の駆動薄膜トランジスタの閾値電圧は、同一であり、いずれも空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧の絶対値より大きい請求項５に記載のシフトレジスタ素子。
【請求項７】
前記第１の出力制御モジュールが、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、第４の薄膜トランジスタとを具備し、
前記第１の薄膜トランジスタのゲート極及びソース極は、前記入力端に接続され、ドレイン極は、前記第２の薄膜トランジスタのソース極に接続され、
前記第２の薄膜トランジスタのゲート極は、前記入力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのドレイン極に接続され、
前記第３の薄膜トランジスタのゲート極は、リセット信号出力端に接続され、ソース極は、前記第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのソース極に接続され、
前記第４の薄膜トランジスタのゲート極は、前記リセット信号の出力端に接続され、
前記第１の薄膜トランジスタのドレイン極は、更にプルアップノードレベル維持モジュールに接続され、
前記第２の薄膜トランジスタのドレイン極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続される請求項３ないし６のいずれか１項に記載のシフトレジスタ素子。
【請求項８】
前記第２の出力制御モジュールが、第１の出力制御薄膜トランジスタと、第２の出力制御薄膜トランジスタと、第３の出力制御薄膜トランジスタとを具備し、
前記第１の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、前記第２の出力制御薄膜トランジスタのドレイン極に接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、
前記第２の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタのゲート極及びドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続される請求項３ないし６のいずれか１項に記載のシフトレジスタ素子。
【請求項９】
上記プルアップノードレベル維持モジュールは、
そのゲート極が前記桁上げ信号出力端に接続され、ソース極が前記第１の薄膜トランジスタのドレイン極に接続され、ドレイン極が第１のノードに接続される第１のフィードバック制御薄膜トランジスタを具備し、
前記第１のフィードバック薄膜トランジスタが、空乏型薄膜トランジスタであり、
前記第１のフィードバック薄膜トランジスタの閾値電圧は、空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧より大きい請求項３ないし６のいずれか１項に記載のシフトレジスタ素子。
【請求項１０】
切断制御信号入力端と
切断制御信号出力端と
を更に具備し、
前記プルアップノードレベル維持モジュールが、第２のフィードバック制御薄膜トランジスタを更に具備し、
前記第２のフィードバック制御薄膜トランジスタのゲート極は、前記桁上げ信号出力端に接続され、ソース極は、前記第１のノードに接続され、ドレイン極は、切断制御信号出力端に接続され、
前記第２の出力制御モジュールが、前記切断制御信号入力端に接続される請求項９に記載のシフトレジスタ素子。
【請求項１１】
前記段分け出力モジュールが、前記桁上げ出力素子と前記駆動出力素子との間に接続される段分け出力素子を更に具備する請求項１０に記載のシフトレジスタ素子。
【請求項１２】
前記段分け出力素子が、第１の段分け出力薄膜トランジスタと、第２の段分け出力薄膜トランジスタとを具備し、
前記第１の段分け出力薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ドレイン極は、前記第１のクロック信号出力端に接続され、ソース極は、前記第１のノードに接続され、
前記第２の段分け出力薄膜トランジスタのゲート極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタのソース極に接続される請求項１１に記載のシフトレジスタ素子。
【請求項１３】
前記第１のノードが、前記駆動信号出力端に接続される請求項９または１０に記載のシフトレジスタ素子。
【請求項１４】
請求項１ないし１２のいずれか１項に記載のシフトレジスタ素子に用いるシフトレジスタ素子の駆動方法であって、
入力端に高レベルを入力する期間内で、第１のクロック信号は低レベルであり、第１の出力制御モジュールが前記ブートストラップコンデンサへのプリチャージを制御し、桁上げ信号出力端及び駆動信号出力端が第１の低レベルを出力するように制御し、第２の出力制御モジュールがその制御信号出力端から第１の低レベルを出力するように制御するステップと、
次の半クロック周期内で、第１のクロック信号は高レベルに変わり、第１の出力制御モジュールが、桁上げ信号出力端及び駆動信号出力端が高レベルを出力するように制御するステップと、
更に次の半クロック周期内で、第１のクロック信号は低レベルに変わり、第１の出力制御モジュール及び第２の出力制御モジュールが、桁上げ信号出力端が第１の低レベルを出力し、且つ駆動信号出力端が第２の低レベルを出力ように制御するステップと、
を有することを特徴とするシフトレジスタ素子の駆動方法。
【請求項１５】
複数段の請求項１ないし８のいずれか１項に記載のシフトレジスタ素子を具備するシフトレジスタであって、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続されることを特徴とするシフトレジスタ。
【請求項１６】
複数段の請求項１０ないし１２のいずれか１項に記載のシフトレジスタ素子を具備するシフトレジスタであって、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続され、
最後の段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の切断制御信号入力端は、一段下のシフトレジスタ素子の切断制御信号出力端に接続されることを特徴とするシフトレジスタ。