(57)【特許請求の範囲】
【請求項１】
サンプルされた電流の形態の入力信号を記憶するアナログ電流メモリであって、平衡電流サンプルを受け取る第１及び第２の入力部と、記憶した平衡電流サンプルを出力する第１及び第２の出力部と、前記第１入力部に結合されている入力部及び前記第１出力部に結合されている出力部を有する第１の電流メモリセルと、前記第２入力部に結合されている入力部及び前記第２出力部に結合されている出力部を有する第２の電流メモリセルとを具え、前記第１及び第２の電流メモリセルの各々が粗メモリセル及び微メモリセルを有し、前記粗メモリセルが前記入力電流をクロックサイクルの第１の期間の第１の部分中にサンプリングし、前記微メモリセルが前記入力電流及び前記粗メモリセルにより記憶された電流を前記クロックサイクルの第１の期間の第２の部分中にサンプリングし、前記第１及び第２の電流メモリセルが、記憶出力電流を前記クロックサイクルの第２の期間中又は次のクロックサイクル中に発生し、前記記憶出力電流は、前記粗メモリセルの出力と前記微メモリセルの出力とを結合した出力であり、前記粗メモリセル及び前記微メモリセルの各々が、ゲート電極とドレイン電極との間に接続したスイッチを有する電界効果トランジスタを具え、前記スイッチがオープンしたとき前記記憶出力電流が得られる電流メモリにおいて、
各前記粗メモリセルの前記電界効果トランジスタのゲート電極を、前記粗メモリセルの前記トランジスタのドレイン−ゲート容量に等しい容量を有するキャパシタを介して他の前記粗メモリセルの前記トランジスタのドレイン電極に接続し、各前記微メモリセルの前記トランジスタのゲート電極を、前記ドレイン−ゲート容量に等しい容量を有するキャパシタを介して他の前記微メモリセルの前記トランジスタのドレイン電極に接続したことを特徴とする電流メモリ。
【請求項２】
請求項１に記載の電流メモリにおいて、少なくとも前記粗メモリセルの前記キャパシタが、前記トランジスタの他の欠陥を補償するための追加的な容量を有することを特徴とする電流メモリ。
【請求項３】
請求項１又は２に記載の電流メモリにおいて、２個の前記粗メモリセルの前記トランジスタ又は２個の前記微メモリセルの前記トランジスタが、基板上で互いに対向して配置されると共に、各々が２個のサブトランジスタとして形成され、一方の前記トランジスタのゲートポリシリコンが他方の前記トランジスタの２個のドレイン電極間に挟まれるように延在する電流メモリ。
【請求項４】
請求項３に記載の電流メモリおいて、前記２個のドレイン電極が、前記ゲートポリシリコンの延長部の少なくとも一部上に延在する共通の区域を有する電流メモリ。
【請求項５】
請求項１から３までのいずれかに記載の電流メモリにおいて、２個の前記粗メモリセルの前記トランジスタ又は２個の前記微メモリセルの前記トランジスタが基板上で互いに対向して配置され、一方の前記トランジスタのドレイン、ゲート及びソースの向きが他方の前記トランジスタの向きと逆であり、アクティブ領域がドレイン領域を越えて延在し、前記アクティブ領域の外縁が他方の前記トランジスタのゲートポリシリコンの延長部により規定されている電流メモリ。
【発明の詳細な説明】
本発明は、サンプルされた平衡電流の形態の入力信号を記憶するアナログ電流メモリに関するものである。
第１の粗電流メモリセルと、第２の微電流メモリセルと、記憶すべき電流を受け取る入力部と、記憶した電流を取り出す出力部と、クロックサイクルの第１の時間期間の第１の部分中に入力電流を第１の電流メモリセルに供給する第１のスイッチ手段と、クロックサイクルの第１の時間期間の第２の部分中に入力電流を第２の電流メモリセルに供給する第２のスイッチと、クロックサイクルの後の部分すなわち次のクロックサイクル中に第１及び第２の電流メモリセルの結合された出力を電流メモリの出力部に供給する第３のスイッチ手段とを具えるアナログ電流メモリは、欧州特許出願公開第０６０８  ９３６号に開示されている。このような２個の電流メモリを結合して平衡電流を記憶するのに好適な電流メモリを形成することができる。このＳ2 Ｉ電流メモリとして既知の電流メモリは、切り換え電流回路用に以前に提案され、１９９３年にピーター  ペリグリナス社から発行された本「スイッチド  カーレント  アン  アナログ  テクニーク  フォー  ディジタル  テクニーク」シー  トマゾウ，ジェ．ビィ．ヒュー，及びエヌ．シー．バターズバイ著の第３６頁の第３．４図に記載されている簡単な電流メモリよりも一層良好な性能を与えるが、理想的な性能を達成するに至っていない。
切り換え電流メモリの動作においては、種々の理由により電流転送誤差が発生し、この誤差の発生は上述した本に既に記載されている。簡単に説明すると、上記誤差は、メモリトランジスタのドレインコンタクダンス、メモリトランジスタのドレイン−ゲート容量及びメモリスイッチからの電荷注入に起因している。これらの効果はメモリに理想的な単位値以下の電流転送ゲインを与えている。積分器として用いる場合、これらの非理想的なメモリは導入されたダンピングにより低下したＱファクタを与えてしまう。
前述した本に記載されているように、これらの効果を最小にするため種々の技術が用いられ、最近Ｓ2 Ｉ技術が導入された。このＳ2 Ｉ技術は誤差を高い効率で減少させるが、ドレイン−ゲート容量に起因する誤差を減少させるのにはあまり有効ではない。そのため、ドレイン−ゲート容量の低減が全てのスイッチド電流回路に重要な場合、Ｓ2 Ｉを利用した試みはあまり行われていない。
本発明の目的は、欧州特許出願公開第０６０８  ９３６号に記載されているように２個の電流メモリを結合することによりドレイン−ゲート容量に起因する誤差が低減された平衡入力電流用のアナログ電流メモリを提供することにある。
本発明は、サンプルされた電流の形態の入力信号を記憶するアナログ電流メモリであって、平衡電流サンプルを受け取る第１及び第２の入力部と、記憶した平衡電流サンプルを出力する第１及び第２の出力部と、前記第１入力部に結合されている入力部及び前記第１出力部に結合されている出力部を有する第１の電流メモリセルと、前記第２入力部に結合されている入力部及び前記第２出力部に結合されている出力部を有する第２の電流メモリセルとを具え、前記第１及び第２の電流メモリセルが粗メモリセル及び微メモリセルをそれぞれ有し、粗メモリセルが前記入力電流をクロックサイクルの第１の期間の第１の部分中にサンプリングし、前記微メモリセルが前記入力電流及び粗メモリセルにより記憶された電流を前記クロックサイクルの第１の期間の第２の部分中にサンプリングし、前記第１及び第２の電流メモリセルが、記憶した出力電流を前記クロックサイクルの第２の期間中又は次のクロックサイクル中に発生し、前記記憶された出力電流を粗メモリセルの出力と微メモリセルの出力との結合された出力とし、粗メモリセル及び微メモリセルが、ゲート電極とドレイン電極との間に接続したスイッチを有する電界効果トランジスタをそれぞれ具え、前記スイッチがオープンしたとき記憶した出力電流が得られる電流メモリにおいて、前記各粗メモリセルの電界効果トランジスタのゲート電極を、その粗メモリセルのトランジスタのドレイン−ゲート容量に等しい容量を有するキャパシタを介して他方の粗メモリセルのトランジスタのドレイン電極に接続し、前記各微メモリセルのトランジスタのゲート電極を、前記ドレイン−ゲート容量に等しい容量を有するキャパシタを介して他方の微メモリセルのトランジスタのドレイン電極に接続したことを特徴とするアナログ電流メモリを提供する。
中和キャパシタを設けてメモリトランジスタのドレイン−ゲート容量を補償することによりメモリトランジスタのゲート−ソース容量の電荷は出力端子の平衡した電圧乱れに対してほぼ一定に維持される。
キャパシタの容量を増大してトランジスタ中の別の欠陥を補償できると共にドレインコンダクタンスに起因する電流転送誤差も付加的に補償するように選択することもできる。
これにより、ドレインコンダクタンスや電荷注入等に起因する別の電流転送誤差を相殺することができる。後述するように、加えた容量の値はデバイス特性から計算することができる。２個の粗メモリセル又は２個の微メモリセルのトランジスタは基板上で反対向きに配置し各々が２個のサブトランジスタを構成することができ、この場合一方のトランジスタのゲートポリシリコンは他方のトランジスタの２個のドレイン電極間に挟まれるように延在する。２個のドレイン電極はゲートポリシリコンの延長部の少なくとも一部上に延在する共通の区域を有することができる。
変形例とし又は付加するものとして、２個の粗メモリセル又は２個の微メモリセルは基板上で対抗するように配置し、一方のトランジスタのドレイン、ゲート及びソースの方向を他方のトランジスタの方向に対して反対とすることができる。この場合、アクティブ領域はドレイン電極を越えるように延在し、その外縁は他方のトランジスタのゲートポリシリコンの延長部により規定さる。このように、キャパシタはメモリトランジスタと同一の技術により形成され、処理の精度に応じてメモリトランジスタのゲート−ドレイン容量値に追従する。さらに、アクティブ領域及び電極の配置は、マスク整列誤差があっても相対容量値が正しくなるように設定することができる。
本発明の上述した構成及び作用効果は以下の説明から明らかにする。
図１は既知の平衡電流メモリの回路線図である。
図２は浮遊容量の形成を示す電流メモリに用いられるメモリトランジスタの構造を示す。
図３は本発明の平衡電流メモリの第１実施例の回路線図である。
図４は２個のメモリトランジスタと中和コンデンサの構成を示す。
図５は２個のメモリトランジスタと中和コンデンサの別の構成を示す。
図６は本発明の平衡電流メモリの第２実施例の回路線図である。
図７は図４の構成をいかに変形して図６の回路を構成するかを示す。
図８は図１、３及び６の電流メモリのスイッチを制御するクロック波形を示す。
図１は、欧州特許出願公開第０６０８９３６号に開示された２個のＳ2 Ｉ電流メモリを用いる平衡電流メモリの回路線図である。この平衡電流メモリは、粗メモリセルＭ１と微メモリセルＭ２とを含む第２の電流メモリと、粗メモリセルＭ１１と微メモリセルＭ１２とを含む第２の電流メモリとで構成される。この電流メモリは平衡入力電流が入力する２個の入力部１及び１１を有する。入力部１はスイッチＳ１を介して加算接続部２に結合する。加算接続部２はスイッチＳ２を介して出力部３に接続する。同様に、入力部１１はスイッチ１１を介して加算接続部１２に接続され、加算接続部１２はスイッチＳ１２を介して出力部１３に接続する。第１の電流メモリの一部を構成する粗メモリセルＭ１はＮチャネル電界効果トランジスタＴ１を有し、そのソース電極を電源ラインＶssに接続し、そのドレイン電極は加算接続部２に接続する。スイッチＳ３はトランジスタＴ１のゲート電極とドレイン電極との間に接続する。微メモリセルＭ２はＰチャネル電界効果トランジスタＴ２を有し、そのソース電極は電源ラインＶddに接続し、そのドレイン電極は加算接続部２に接続する。スイッチＳ４はトランジスタＴ２のゲート電極とドレイン電極との間に接続し、スイッチＳ５はトランジスタＴ２のゲート電極と端子４との間に接続し、この端子４には基準電圧源Ｖrefを接続する。同様に、第２の電流メモリは粗メモリセルＭ１１と微メモリセルＭ１２を有する。粗メモリセルＭ１１はＮチャネル電界効果トランジスタＴ１１を有し、そのソース電極を電源ラインＶssに接続し、そのドレイン電極は加算接続部２に接続し、トランジスタＴ１２のゲート電極はスイッチＳ１５を介してバイアス基準電位Ｖrefに接続する。微メモリセルＭ１２はＰチャネル電界効果トランジスタＴ１２を有し、そのソース電極は電源ラインＶddに接続し、そのドレイン電極は加算接続部２に接続する。スイッチＳ１４はトランジスタＴ１２のゲート電極とドレイン電極との間に接続し、スイッチＳ１５は端子４とトランジスタＴ１２のゲート電極との間に接続する。
スイッチＳ１及びＳ１１は波形φ１で制御し、スイッチＳ２及びＳ１２は波形φ２により制御する。スイッチＳ３，Ｓ５，Ｓ１３及びＳ１５は波形φ１ａにより制御し、スイッチＳ４及びＳ１４は波形φ１ｂにより制御する。
前述した刊行物及び欧州特許出願公開第０６０８９３６号に記載されているように、これらスイッチがトランジスタＴ１，Ｔ２，Ｔ１１及びＴ１２をオープンに接続すると、これらトランジスタを流れる電流は図１においてキャパシタＣ１，Ｃ２，Ｃ１１及びＣ１２として線図的に示すゲートソース容量の電荷として保持される。これらゲート−ソース容量はｐチャネルトランジスタの場合値Ｃpをとり、Ｎチャネルトランジスタの場合ＮNをとる。さらに、トランジスタＴ１，Ｔ２，Ｔ１１，及びＴ１２にトレイン−ゲート容量が存在し、これら容量をキャパシタＣ３，Ｃ４，Ｃ１３及びＣ１４としてそれぞれ線図的に示し、ｐチャネルトランジスタの場合値Ｃdgpとし、Ｎチャネルトランジスタの場合ＮdgNとする。
実際には、このメモリセルのトランジスタは通常セルフアラインしたＣＭＯＳＩＣ処理により作られ、寄生ドレイン−ゲート容量が存在する。この理由は、ゲートポリシリコンがドレイン拡散層とオーパラップし、ゲートポリシリコンとドレイン接点メタライゼーションとの間に浮遊容量が存在するためである。これは図２に図示し、図２はソース拡散領域２１及びドレイン拡散領域２２が形成されている基板２０を示す。基板は酸化層２３を有し、この酸化層中にゲートポリシリコン層２４が形成され、ゲートポリシリコン層はソース拡散領域及びドレイン拡散領域とオーパラップしている。ソースメタライゼーション２５及びドレインメラタイゼーション２６を形成し、これらの電極とオーミック接続できるようにする。明らかに、ゲートポリシリコンとドレイン拡散領域２２との間及びゲートポリシリコン２４とドレインメタライゼーション２６との間に浮遊容量が存在する。
出力部のいかなる電圧変化により、微及び粗メモリトランジスタの両方のゲート電圧が乱され、これにより出力電流に誤差が生じてしまう。
図３は、図１に示す電流メモリに基づく本発明の電流メモリを示す。尚、図１に示す素子と同一の形態及び機能を有する素子には同一符号を付し、図３の実施例の構造及び動作の説明において誤差だけについて検討する。
図３に示すように、別の図４のキャパシタＣ３１，Ｃ３２，Ｃ３３及びＣ３４を設ける。キャパシタ３１はトランジスタＴ１のゲート電極とトランジスタＴ１１のドレイン電極との間に接続し、キャパシタＣ３２はトランジスタＴ２のゲート電極とトランジスタＴ１２のドレイン電極との間に接続し、キャパシタＣ３３はトランジスタＴ１１のゲート電極とトランジスタＴ１のドレイン電極との間に接続し、キャパシタＣ３４はトランジスタＴ１２のゲート電極とトランジスタＴ１２のドレイン電極との間に接続する。
キャパシタＣ３１及びＣ３３の値はＣdgNと等しくし、キャパシタＣ３２及びＣ３４の値はＣdgpに等しくする。ここで、ＣdgNはトランジスタＴ１及びＴ１１のドレイン−ゲート容量であり、ＣdgpはトランジスタＴ２及びＴ１２のドレイン−ゲート容量である。接続部２と１２において平衡電圧の乱れが生ずると、大きさが等しく且つ反対向きの電流がメモリトランジスタのゲート−ソース容量Ｃ１，Ｃ２，Ｃ１１，Ｃ１２の各々に流れ込む。この結果、メモリトランジスタのゲート電圧に対する乱れ、つまりそれらのゲート−ドレインキャパシタに起因する出力電流の誤差は最小になる。
最良の性能を得るためには、中和コンデンサが寄生ドレイン−ゲートキャパシタと極めて正確に整合する必要がある。これをいかにして達成するかを図示するため、偶数個の（本例の場合２個）の並列サブトランジスタを有するＮＭＯＳメモリトランジスタを用いるメモリトランジスタの構成を図４に示す。
図４に示すように、基板４０の堆積された酸化層を有する区域が２個のトランジスタ４１及び４２を支持し、各トランジスタは２個のサブトランジスタを有する。酸化層に窓４３及び４４を形成し、ゲートポリシリコン層を堆積する。ゲート接続部ｇ１は２個のポリシリコンゲート領域ｇ１ａ及びｇ１ｂまで延在し、これらゲート領域は窓４３の一部分上に延在する。ゲート領域ｇ１ａは窓４４の一部を覆うようにも延在する。ゲート接続部ｇ２は２個のポリシリコンゲート領域ｇ２ａ及びｇ２ｂまで延在し、これらゲート領域は窓４４の一部を覆うように延在し、ゲート領域ｇ２ｂは窓４３の一部分を覆うようにも延在する。ドレインメタライゼーションｄ１は窓４３のドレイン拡散層上の２個の金属接点ｄ１ａ及びｄ１ｂまで延在し、これら金属接点はゲート延在部ｇ２ｂのいずれかの側に位置する。同様に、ドレインメタライゼーションｄ２も窓４４のドレイン拡散層上の金属接点ｄ２ａ及びｄ２ｄまで延在し、これら金属接点ゲート延長部ｇ１ａのいずれかの側に位置する。ソースメタライゼーションｓ１ａ，ｓ１ｂ，ｓ２ａ，ｓ２ｄは窓４３及び４４のソース拡散層上に延在し、電源電圧ラインのメタライゼーション
0003869010.tif 000002
まで延在する。
必要とするキャパシタＣ３１及びＣ３３は、２個の接続されたドレイン間に挟まれたトランジスタにより、すなわちｄ１ａ，ｇ２ｄ，ｄ１ｂとｄ２ａ，ｇ１ａ，ｄ２ｄにより形成される。各トランジスタはそのソース及びドレインをメモリトランジスタの二重ドレインで分担し、ゲートはその相補的メモリトランジスタのゲートに接続される。
動作中、Ｓ2 Ｉメモリの電圧スィングが過剰にならずメモリトランジスタの飽和動作に対してノーマリの場合中和トランジスタがカットする領域に残存し、同一のオーバラップ及びそのゲートのいずれかの端部の浮遊容量に寄与し、この結果メモリトランジスタを構成する二重サブトランジスタの結合された寄生ドレイン−ゲート容量に全体として整合する。
メモリトランジスタが奇数のサブトランジスタ又は単一のトランジスタで構成される場合、中和は図５に示す構造により達成される（複数のサブトランジスタについて適切になるように図４に示す図１又はそれ以上の構造が結合されている）。図５に示す構造において、アクティブ領域５１及び５２（破線で示す）はドレイン領域ｄ１及びｄ２を超えて延在する。これら延在するアクティブ領域の遠い側の境界は、ドレイン拡散層の遠い側の境界を規定するマスクとして作用するポリシリコン区域ｇ１ｃ及びｇ２ｃで覆う。この結果として、ドレイン電極ｄ１及びｄ２を有する１対のトランジスタが形成され、これらドレイン電極は、特別なポリシリコン区域ｇ１ｃ及びｇ２ｃと、それら自身のゲートポリシリコン領域ｇ１及びｇ２とオーバラップするのと同一の量だけオーバラップする。これにより、メモリトランジスタの寄生ドレイン−ゲート容量と整合する外部キャパシタが形成される。中和は同様に、付加的なポリシリコン区域ｇ１ｃ及びｇ２ｃを相補的なトランジスタのゲートｇ１及びｇ２にそれぞれ接続することにより達成される。特別なポリシリコンの下側に反転層が形成されるのを回避するため、電圧スィングについて（図４の構成に課せられる制約と）同一の制約が必要である。
いかなる数（奇数又は偶数）のサブトランジスタの場合にも、図４に示す構成と図５に示す構成とを結合することにより中和キャパシタを形成することができる。図示の構成は、メモリトランジスタのドレインと基板との間で特別な容量を形成せず、メモリトランジスタのゲートに特別なリークも誘導しない利点がある。さらに、ポリシリコンとドレイン金属領域との間で偏移が生ずるマスク整列誤差が生じても、寄生ドレイン−ゲート容量と中和キャパシタを等しく変化させる。
上記説明は、発生する出力電流に対するメモリトランジスタのドレイン−ゲート容量の作用をいかに補償するかについて開示した。ドレインコンダクタンス及び電荷注入に起因する電流転送誤差の中和について説明する。
図６は、寄生ドレインコンダクタンス及び外部中和キャパシタを有する図３に示す形態のＳ2 Ｉメモリセルを示す（寄生ドレイン−ゲート容量は上述したように個別に中和されたものとしているので、これら寄生容量は除外されている）。粗メモリ及び微メモリの電流転送誤差は以下の式で与えられる。
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ここで、ｇdaNとｇdap並びにｇmNとｇmpはそれぞれ粗メモリトランジスタ及び微メモリトランジスタのドレインコンダクタンス及びトランジスタコンダクタンスであり、
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ここで、ＣNはゲート−ソースキャパシタＣ１及びＣ１１の容量であり、ＣPはゲート−ソースキャパシタＣ２及びＣ１２の容量でありＣN′は中和キャパシタＣ６５及びＣ６１の容量であり、Ｃp′は中和キャパシタＣ６６及びＣ６８の容量である。
この条件において、粗メモリ及び微メモリのいずれにも電流転送誤差は発生せず、従ってＳ2 Ｉメモリセルにも電流転送誤差は発生しない。誤差の相殺は、ＩＣプロセスの拡がりについて追従しない技術的に類似していないパラメータ（この場合、ドレインコンダクタンス及び特定されていない別の容量）を用いることにより得られた。一方、相殺は、ある特定された処理条件で達成されることができる。フィルタの用途において、例えば通常の条件下でドレインコンダクタンス効果に起因する誤差のある設計周波数を中心にすることを利用することができる。
一般に、ドレイン−ゲート容量がすでに中和されているメモリセルにおいて、ドレインコンダクタンス、電荷注入等により生ずる誤差が結合される結果として電流転送誤差が生ずる。この課題に対する実際的な試みは、トランジスタレベルシミュレータ（例えば、スパイス）用いて遷移シミュレーションにより個々の設計についての全誤差を測定し、以下の式に基づく中和キャパシタを適用することである。
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ここで、Ｃ′及びＣはそれぞれ中和容量及びゲート−ソース容量であり、εは非中和誤差である。Ｓ2 Ｉメモリの場合、この中和は粗メモリについてだけ適用されてその誤差を相殺することができる。これは微メモリの誤差を同時に中和することができず、しかも粗メモリが誤差を有していない場合この中和は不要になる。
付加的な中和キャパシタＣ６５及びＣ６７は、中和ポリシリコン（ドレイン−ゲート容量を中和するために既に存在する）を十分に覆うようにドレイン金属を単に延在させることにより形成でき、必要な付加的な浮遊容量が形成される。
図７は、メモリトランジスタのゲート−ドレイン容量を中和することに加えてゲートコンダクタンス及び別の効果を中和するために必要な特別の容量を形成するために図４の構成をどのように変形するかを示す。図７において、図４の２個のサブトランジスタから２個のトランジスタ７０及び７１を形成する。この場合、２個のドレイン区域ｄ１ａとｄ１ｂ並びにｄ２ａとｄ２ｂがリンクして領域ｄ１及びｄを形成すると共にゲートポリシリコン延長部ｇ２ｂ及びｇ１ａ上にそれぞれ延在して付加的な容量を形成する。
同一の中和技術を適用して、例えば差動増幅器の入力段を形成するロングテイルペア電圧増幅器のような平衡電流増幅器のミラー容量を中和することができる。この中和は有用な帯域幅を拡大し安定性を改善する。
本開示内容を読むことにより、当業者にとって他の変形が可能である。このような変形は設計上既に既知の別の構成及び電気又は電子回路を含み既に説明した構成に変えて又は共に用いることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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