(57)【特許請求の範囲】
【請求項１】
クロック同期運転方式とされた二重化プロセッサカード間において互いにデータを受け渡して、他方からの受信データと自データとを比較して一致判定をなすようにした二重化プロセッサ交絡システムであって、
前記二重化プロセッサカード間におけるデータの授受をなすシリアルリンクと、
前記プロセッサカードの各々に設けられ、前記シリアルリンクの転送データの同期化を図るための同期化信号送受信回路と、
前記プロセッサカードの各々に設けられ、前記自データを順次書込みかつ読出しタイミング信号により読出し制御される第１緩衝回路と、
前記プロセッサカードの各々に設けられ、前記シリアルリンクを経た受信データを順次書き込みかつ前記読出しタイミング信号により読出し制御される第２緩衝回路とを含み、
前記同期化信号送受信回路は、
前記プロセッサカード内の動作クロックに同期しかつより低速のクロックを生成して他方のプロセッサカードへ送出するパルス生成回路と、
この低速のクロックを受けて前記第１及び第２緩衝回路に対する前記読出しタイミング信号を生成する同期タイミング生成回路とを有することを特徴とする二重化プロセッサ交絡システム。
【請求項２】
前記シリアルリンクは、
前記自データをパラレル／シリアル変換して相手プロセッサカードへ送出するパラレル／シリアル変換回路と、
相手プロセッサカードからの前記受信データをシリアル／パラレル変換するシリアル／パラレル変換回路とを有し、
このシリアル／パラレル変換回路の出力データを前記第２緩衝回路へ書込むようにしたことを特徴とする請求項１記載の二重化プロセッサ交絡システム。
【請求項３】
前記同期タイミング生成回路は、前記パラレル／シリアル変換回路、前記シリアル／パラレル変換回路、前記シリアルリンクの各動作遅延時間の合計値に応じた遅延時間を加味して前記読出しタイミング信号を生成するようにしたことを特徴とする請求項２記載の二重化プロセッサ交絡システム。
【請求項４】
前記第１及び第２緩衝回路はＦＩＦＯ型記憶回路であり、この記憶回路からの読出データを一致チェック回路へ出力することを特徴とする請求項１〜３いずれか記載の二重化プロセッサ交絡システム。
【請求項５】
前記第１緩衝回路は、前記自データの書込みタイミングで起動し前記読出しタイミング信号で停止するタイマを有し、このタイマのタイムアウト時に前記一致チェック回路へその旨を報告するようにしたことを特徴とする請求項４記載の二重化プロセッサ交絡システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は二重化プロセッサ交絡システムに関し、特にクロック同期運転方式とされた二重化プロセッサカード間において、互いにデータを受け渡して他方からの受信データと自データとを比較して一致判定をなすようにした二重化プロセッサ交絡システムに関するものである。
【０００２】
【従来の技術】
このような、クロック同期運転により二重化するプロセッサは、一般的に、プロセッサカード内の動作クロックを互いに参照しあうことによりクロックエッジの一致化を実現しており、プロセッサカード内のバスクロックからＣＰＵ動作クロックに至るまでを同期化している。このことにより、走行する命令をクロックレベルで同期して二重化運転を可能にしている。
【０００３】
このような二重化プロセッサでは、プロセッサ間交絡部のバスもプロセッサカード内のバスクロックと同一周波数で同期化しており同一クロックエッジでの動作を実現している。稼動系プロセッサからのアクセスと待機系プロセッサからのアクセスを一致チェック回路でチェックし、一致していれば、有効なアクセスとして受け付けるようになっている。
【０００４】
このような、従来の技術による二重化プロセッサシステムの例を、図４に示している。図４において、０系プロセッサカードｐｃ11を稼動系、１系プロセッサカードｐｃ12を待機系として考える。それぞれのプロセッサカードｐｃ11，ｐｃ12は、プロセッサｐ1 ，ｐ2 と、バスドライバｄ11，ｄ12と、バスレシーバｄ13，ｄ14と、一致チェック回路ｃ1 ，ｃ2 とにより構成されている。
【０００５】
プロセッカード間は、交絡バスｂ11 ，ｂ12 により接続されている。プロセッサｐ1 とプロセッサｐ2 とは同期したクロックで動作しており、プロセッサｐ2 からのアクセスは、バスドライバｄ12とバスレシーバｄ13とを介して、プロセッサカードｐｃ11内の一致チェック回路ｃ1 へ入力されて、プロセッサｐ1 からのアクセスとの一致チェックが行われる。チェック後、両者が一致していれば正常なアクセスとして受け付けられるようになっている。
【０００６】
【発明が解決しようとする課題】
ところが、図４に示した従来の技術では、二重化プロセッサカード間の交絡バス部のクロック周波数により、プロセッサカード内バスの動作周波数も制限を受けてしまうことになる。一般に、カード間を接続するバックワイヤリングボードの信号伝送時の信号周波数は、伝送路の距離が長くなることからカード内の信号伝送時の信号周波数に比べて低くなる。このために、二重化プロセッサカードの処理能力はこのバックワイヤリングボードの信号伝送時の信号周波数によって制限を受けてしまうことになる。
【０００７】
具体的な問題点としては、プロセッサ交絡バスを使用するＣＰＵから入出力インタフェースへのデータ転送速度と入出力インタフェースからメモリへのデータ転送速度が上げられないという問題と、待機系（ＳＢＹ系）のインサービスへの組み込み時のメモリコピー時間がかかるという問題がある。
【０００８】
また、プロセッサ間交絡のデータ転送能力向上のために、バス本数を増やすため信号本数が増大すると言う問題や、プロセッサ間交絡のデータ転送能力をそのままに緩衝回路などを用いてプロセッサの性能低下を防いでいるため部品点数の増加という問題を引き起こしている。
【０００９】
また、バックワイヤリングボードの高速データ転送のために、バス本数を増やしたパラレルバスを使用すると、各信号線の配線長の差分の影響が大きく、データの高速化が困難である。
【００１０】
本発明の目的は、クロック同期方式の二重化プロセッサにおいて、データ転送能力の高いシリアルリンクをプロセッサ間交絡部に使用してプロセッサ間交絡部の転送能力を向上させ、二重化プロセッサの性能向上を図ると同時に、信号本数の削減と緩衝回路の小型化による部品点数の削減を図り得るようにした二重化プロセッサ交絡システムを提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、クロック同期運転方式とされた二重化プロセッサカード間において互いにデータを受け渡して、他方からの受信データと自データとを比較して一致判定をなすようにした二重化プロセッサ交絡システムであって、前記二重化プロセッサカード間におけるデータの授受をなすシリアルリンクと、前記プロセッサカードの各々に設けられ、前記シリアルリンクの転送データの同期化を図るための同期化信号送受信回路と、前記プロセッサカードの各々に設けられ、前記自データを順次書込みかつ読出しタイミング信号により読出し制御される第１緩衝回路と、前記プロセッサカードの各々に設けられ、前記シリアルリンクを経た受信データを順次書き込みかつ前記読出しタイミング信号により読出し制御される第２緩衝回路とを含み、前記同期化信号送受信回路は、前記プロセッサカード内の動作クロックに同期しかつより低速のクロックを生成して他方のプロセッサカードへ送出するパルス生成回路と、この低速のクロックを受けて前記第１及び第２緩衝回路に対する前記読出しタイミング信号を生成する同期タイミング生成回路とを有することを特徴とする二重化プロセッサ交絡システムが得られる。
【００１２】
そして、前記シリアルリンクは、前記自データをパラレル／シリアル変換して相手プロセッサカードへ送出するパラレル／シリアル変換回路と、相手プロセッサカードからの前記受信データをシリアル／パラレル変換するシリアル／パラレル変換回路とを有し、このシリアル／パラレル変換回路の出力データを前記第２緩衝回路へ書込むようにしたことを特徴とする。
【００１３】
そして、この同期タイミング生成回路は、前記パラレル／シリアル変換回路、前記シリアル／パラレル変換回路、前記シリアルリンクの各動作遅延時間の合計値に応じた遅延時間を加味して前記読出しタイミング信号を生成するようにしたことを特徴とする。
【００１４】
また、前記第１及び第２緩衝回路はＦＩＦＯ型記憶回路であり、この記憶回路からの読出データを一致チェック回路へ出力することを特徴とし、また前記第１緩衝回路は、前記自データの書込みタイミングで起動し前記読出しタイミング信号で停止するタイマを有し、このタイマのタイムアウト時に前記一致チェック回路へその旨を報告するようにしたことを特徴とする。
【００１５】
本発明の作用を述べる。本発明による二重化プロセッサ交絡システムの特徴は、プロセッサ間交絡部にシリアルリンクを使用して転送能力を向上させていることである。一般的に、シリアルリンクはパラレルデータを入力としてシリアルデータ信号に多重し出力すると共に、入力シリアルデータをパラレルデータに変換し出力するものであり、本発明では、このシリアルリンクを使用するものである。この場合、かかるシリアルリンクは、一般にはＰＬＬ（フェイズロックドループ）回路を内蔵しており、送信デバイスからクロック成分を含んだシリアルデータ信号を出力し、受信デバイスでは受信したシリアルデータ信号からデータ信号成分とクロック成分の抽出を行っており、各デバイスのパラレル信号は互いに非同期化してしまうという問題点がある。
【００１６】
そこで、本発明では、シリアル信号送受信回路の他に、同期化パルスの送受信回路とその同期パルスにより制御されるパラレル信号の同期化緩衝回路を用いることで、シリアルリンクによって伝送されるパラレルデータ信号の同期化を実現するようにしている。
【００１７】
【発明の実施の形態】
本発明の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と同等部分は同一符号にて示している。
【００１８】
図１を参照すると、本二重化プロセッサ交絡システムは、プロセッサｐ1 ，ｐ2 と、一致チェック回路ｃ1 ，ｃ2 の他に、二重化プロセッサの交絡を実現するためにパラレル／シリアル変換回路ｐｓ21，ｐｓ22と、シリアル／パラレル変換回路ｓｐ21，ｓｐ22と、緩衝回路ｂｆ21，ｂｆ22，ｂｆ23，ｂｆ24と、パルス生成回路ｐｇ21，ｐｇ22と、同期タイミング生成回路ｔ21，ｔ22とを有し、それぞれのプロセッサカードｐｃ1 ，ｐｃ2 はシリアルリンクｓ21，ｓ22とパルス信号線ｐｌ21，ｐｌ22で接続されている。
【００１９】
パラレル／シリアル変換回路ｐｓ21，ｐｓ22はプロセッサｐ1 ，ｐ2 からのアクセスをシリアル変換しシリアルリンクｓ21，ｓ22を介してメイト（相手）のプロセッサカードｐｃ21，ｐｃ22に出力する。パルス生成回路ｐｇ21，ｐｇ22はシリアル信号出力と同期してタイミングパルスをパルス信号線ｐｌ21，ｐｌ22を介してメイト系のプロセッサカードｐｃ22，ｐｃ21に出力する。タイミングパルス信号線ｐｌ21，ｐｌ22はプロセッサカードｐｃ21，ｐｃ22間を接続するためプロセッサカードｐｃ21，ｐｃ22内の動作クロックに同期したより低速なクロックで動作する。メイトからのシリアル信号ｓ22，ｓ21はシリアル／パラレル変換回路ｓｐ21，ｓｐ22でパラレル信号に復元される。
【００２０】
一方、プロセッサｐ1 ，ｐ2 からのアクセスは緩衝回路ｂｆ21，ｂｆ22でメイト系のプロセッサカードからのアクセスを待ち合わせる。メイト系のプロセッサカードからのアクセスはパラレル信号に復元した後緩衝回路ｂｆ23，ｂｆ24でクロック変換を行う。
【００２１】
同期タイミング生成回路ｔ21，ｔ22はパルス信号線ｐｌ22，ｐｌ21からの信号により緩衝回路を起動するタイミングパルスを生成し、緩衝回路ｂｆ21，ｂｆ23と緩衝回路ｂｆ22，ｂｆ24に入力する。緩衝回路ｂｆ21，ｂｆ22，ｂｆ23，ｂｆ24は同期タイミング生成回路ｔ21，ｔ22からのタイミングパルス信号ｔｐ21，ｔｐ22により、一致チェック回路ｃ１，ｃ２にプロセッサｐ1 ，ｐ2 からのアクセスを出力する。
【００２２】
一致チェック回路ｃ1 ，ｃ2 は両方のプロセッサｐ1 ，ｐ2 からのアクセスの一致チェックを行う。チェック後一致していれば、正常なアクセスとして受け付ける。緩衝回路ｂｆ21，ｂｆ22，ｂｆ23，ｂｆ24は同期タイミング生成回路ｔ21，ｔ22の生成するタイミング信号ｔｐ21，ｔｐ22により記憶データを読出して出力するＦＩＦＯ（First-In-First-Out）構成である。
【００２３】
なお、図１のプロセッサと一致チェック回路は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略するものとする。
【００２４】
以下、図１の構成の動作につき図２のタイミングチャートを使用して説明する。プロセッサｃ1 とプロセッサｃ2 とは同期したクロックで動作しており、本実施の形態の動作を説明するに当たり、０系プロセッサカードｐｃ21を稼動系とし、１系プロセッサカードｐｃ22を待機系と仮定して説明する。
【００２５】
プロセッサｐ2 からのアクセスはプロセッサｐ2 信号出力に示されており、また同期して動作しているプロセッサｐ1 からのアクセスはプロセッサｐ1 信号出力に示されている。プロセッサｐ1 ，ｐ2 の動作は、クロックエッジが同一タイミングであるためプロセッサｐ1 ，ｐ2 からの出力信号は同一タイミングである。プロセッサｐ2 信号出力はパラレル／シリアル変換回路ｐｓ22でシリアル信号に変換される際に、非同期クロックの変換による遅延時間ｄ1 を生じる。変換されたシリアル信号ｓ22は０系プロセッサカードｐｃ21のシリアル／パラレル変換回路ｓｐ21に入力される際にも、配線による遅延時間ｄ2 を生じる。シリアル／パラレル変換回路ｓｐ21でパラレル信号に変換され場合にも、遅延時間ｄ3 を生じる。
【００２６】
また、プロセッサｐ2 出力信号を受けてパルス生成回路ｐｇ22が生成するパルス信号ｐｌ22出力は配線遅延ｄ4 で０系プロセッサカードｐｃ21に到達するが、本パルス信号ｐｌ22は信号の動作クロックで１クロックの遅延で同期タイミング生成回路ｔ21に到達する。同期タイミング生成回路ｔ21はシリアル／パラレル変換回路ｓｐ21と緩衝回路ｂｆ23で発生する遅延を考慮したプロセッサカードｐｃ21内のクロックに同期した遅延ｄ5 をもって、タイミングパルス信号ｔｐ21を緩衝回路ｂｆ21，ｂｆ23に出力する。
【００２７】
緩衝回路ｂｆ21，ｂｆ23はタイミングパルス信号ｔｐ21のタイミングで一致チェック回路にそれぞれのプロセッサｐ1 ，ｐ2 からのアクセスを出力する。一致チェック回路ｃ1 はプロセッサｐ1 からのアクセスとプロセッサｐ2 からのアクセスの一致チェックを行う。チェック後、一致していれば正常なアクセスとして受け付ける。
【００２８】
緩衝回路の各々は、自プロセッサカード内のアクセスを受付けて（書込んで）起動され、かつ同期タイミング生成回路ｔ21，ｔ22からのタイミング信号ｔｐ21，ｔｐ22により停止するタイマ（図示せず）を有しているものとし、このタイマはメイトプロセッサカードの障害により、例えば、パルス信号がこないなどの障害の場合には、同期タイミング信号ｔｐ21，ｔｐ22が発生されなくなって、タイムオーバとなり、一致チェック回路ｃ1 ，ｃ2 へその旨を通知すべく通知信号を出力するようになっているものとする。これにより、他系の障害の影響が回避可能となる。
【００２９】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、プロセッサカード間の交絡信号本数を削減することと、回路規模を削減することについてさらに工夫している。その構成を図３に示しており、図１と同等部分は同一符号にて示す。図３においては、図１のパルス生成回路ｐｇ21，ｐｇ22及び同期タイミング生成回路ｔ21，ｔ22の代わりに、タイミング発生回路ｔｇ31，ｔｇ32を設けている。
【００３０】
このタイミング発生回路ｔｇ31，ｔｇ32はパラレル／シリアル変換回路ｐｓ21，ｐｓ22で発生する遅延ｄ1 と、シリアル信号ｓ21，ｓ22で発生する遅延ｄ2 と、シリアル／パラレル変換回路ｓｐ21，ｓｐ22と緩衝回路ｂｆ23，ｂｆ24とにより発生する遅延ｄ3 とを加えた遅延時間を、プロセッサカードｐｃ21，ｐｃ22内の動作クロックに同期して発生するタイミング信号ｔｐ31，ｔｇ32を生成する。
【００３１】
タイミング発生回路ｔｇ31，ｔｇ32により、図１に示したパルス生成回路ｐｇ21，ｐｇ22と同期タイミング生成回路ｔ21，ｔ22とを置き換えることが可能となっている。
【００３２】
また、両プロセッサカードｐｃ21，ｐｃ22間を接続するパルス信号ｐｌ21，ｐｌ22を省くことが可能であり、プロセッサカード間の交絡信号本数の更なる削減と回路規模の削減という効果が得られる。本構成において、タイミング生成回路ｔｇ31，ｔｇ32が待機系のプロセッサカードの状態にかかわらずタイミングパルスｔｐ31，ｔｐ32を生成できることから、待機系のプロセッサカードの障害でパルス信号入力がない場合でも稼動系プロセッサカードの動作は停止しないという効果が得られる。
【００３３】
なお、図のタイミングチャートにおいて、パルス信号ｐｌ22はシリアル信号ｓ22とは１対１に対応して出力されるものとしており、このパルス信号ｐｌ22は、プロセッサカード内の動作クロックに比較してより低速のクロックパルスであり、実際には、この動作クロックの偶数倍の周期を有する低速パルスとされる。また、図２では、タイミングパルスｔｐ21から若干遅れて緩衝回路ｂｆ21信号出力がチェック回路ｃ1 へ供給されるようになっているが、これはタイミングパルスｔｐ21が生成されてから、各緩衝回路が起動されてＦＩＦＯからデータが読出されるので、その分の遅延を含んで描かれている。
【００３４】
上記実施例では、二重化プロセッサ間で受け渡されるデータはアクセスであるとして示しているが、これに限定されることなく、各種命令やデータであっても良いものである。なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、二重化プロセッサカード間の交絡バス部に、シリアルリンクと同期パルス回路と同期化緩衝回路とを使用することによって、カード間を接続するバックワイヤリングボードの信号伝送時の信号周波数の影響を低減し、プロセッサ交絡バスを使用するＣＰＵから入出力インタフェースへのデータ転送速度と入出力インタフェースからメモリへのデータ転送速度を向上でき、ＳＢＹ系のインサービスへの組み込み時のメモリコピー時間を短縮
できるという効果がある。また、プロセッサ間交絡ための信号本数を低減し、既存回路の持っていた緩衝回路などを低減できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のブロックである。
【図２】図１のブロックの動作を説明するためのタイミングチャートである。
【図３】本発明の他の実施の形態のブロックである。
【図４】従来技術を説明するためのブロック図である。
【符号の説明】
ｐｃ21，ｐｃ22  プロセッサカード
ｐ1 ，ｐ2   プロセッサ
ｐｓ21，ｐｓ22  シリアル／パラレル変換回路
ｐｇ21，ｐｇ22  パルス生成回路
ｂｆ21，ｂｆ22，
ｂｆ23，ｂｆ24  緩衝回路
ｃ1 ，ｃ2   一致チェック回路
ｓｐ21，ｓｐ22  シリアル／パラレル変換回路
ｔ21，ｔ22  同期タイミング生成回路
ｔｇ31，ｔｇ32  タイミング生成回路
【図１】
0003893873.tif 000002
【図２】
0003893873.tif 000003
【図３】
0003893873.tif 000004
【図４】
0003893873.tif 000005