(57)【要約】【課題】データの信頼性の向上を実現可能な半導体装置を提供する。【解決手段】例えば、それぞれ独立の内部電源生成回路ＶＧＥＮ１〜ＶＧＥＮ３を持つ３個の不揮発性メモリモジュールＦＭＤ１〜ＦＭＤ３を備える。外部書き込みデータが入力された際には、それを２分割したデータの一方がＦＭＤ１のデータ領域ＤＴ［１ａ］に書き込まれ、他方がＦＭＤ２のデータ領域ＤＴ［１ｂ］に書き込まれる。更に、この２分割したデータによってパリティデータが生成され、それがＦＭＤ３のデータ領域ＰＴ［１］に書き込まれる。このＤＴ［１ａ］，ＤＴ［１ｂ］，ＰＴ［１］への書き込みは、互いに重複しない期間で行われ、また、各データ領域（例えばＤＴ［１ａ］）に書き込みを行う前後で対応する書き込みスタンプ領域（例えばＰＳ［１ａ］）に識別子が書き込まれる。【選択図】図１
2013016228.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ（Ｎは３以上の整数）個の不揮発性メモリモジュールを備え、
前記Ｎ個の不揮発性メモリモジュールのそれぞれは、
自身の動作電源を生成する内部電源生成回路と、
それぞれＪ（Ｊは１以上の整数）ビットの書き込みデータが書き込まれる第１および第２書き込みデータ領域と、
前記第１書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる第１書き込みスタンプ領域と、
前記第２書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ前記書き込み用識別子が書き込まれる第２書き込みスタンプ領域とを備え、
Ｋ（ＫはＪより大きい整数）ビットの第Ｍ（Ｍは１および２）外部書き込みデータが入力された際に、
前記Ｎ個の不揮発性メモリモジュール内の（Ｎ−１）個の不揮発性メモリモジュールにおける前記第Ｍ書き込みデータ領域を対象に、前記第Ｍ外部書き込みデータを前記Ｊビット単位で分割することで生成した前記（Ｎ−１）個の第Ｍ分割書き込みデータを、互いに重複しない前記（Ｎ−１）個の第１期間でそれぞれ書き込み、更に、当該（Ｎ−１）個の不揮発性メモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記（Ｎ−１）個の前記第１期間で前記書き込み用識別子をそれぞれ書き込む第１処理と、
前記第１処理で非対象とされる１個の不揮発性メモリモジュールの前記第Ｍ書き込みデータ領域を対象に、前記（Ｎ−１）個の前記第Ｍ分割書き込みデータに対する各ビット毎のパリティ演算結果から得られる前記Ｊビットの第Ｍパリティデータを、前記（Ｎ−１）個の前記第１期間とは重複しない第２期間で書き込み、更に、当該１個の不揮発性メモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記第２期間で前記書き込み用識別子を書き込む第２処理とを実行することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、さらに、
前記Ｎ個の不揮発性メモリモジュールの前記第１および第２書き込みスタンプ領域を対象に読み出し動作を行い、前記書き込み用識別子の状態によって前記Ｎ個の不揮発性メモリモジュールのいずれか１個に書き込み動作時の異常が生じたか否かを判別するチェック回路を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、さらに、
前記チェック回路で異常と判別された１個の不揮発性メモリモジュールを除く（Ｎ−１）個の不揮発性メモリモジュールの前記第１書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個の不揮発性メモリモジュールにおける前記第１書き込み領域のデータを復元し、更に、当該（Ｎ−１）個の不揮発性メモリモジュールの前記第２書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個の不揮発性メモリモジュールにおける前記第２書き込み領域のデータを復元するデータ復元回路を有することを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記チェック回路は、前記半導体装置に対して電源投入が行われたことをトリガとして動作を行うことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２処理で前記第１パリティデータが書き込まれる前記１個の不揮発性メモリモジュールと前記第２処理で前記第２パリティデータが書き込まれる前記１個の不揮発性メモリモジュールとは異なっていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記Ｎの値は３であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記Ｎ個の不揮発性メモリモジュールのそれぞれは、
前記第１書き込みデータ領域に対してデータの消去動作を行う際に、当該消去動作の開始前と終了後にそれぞれ所定の消去用識別子が書き込まれる第１消去スタンプ領域と、
前記第２書き込みデータ領域に対してデータの消去動作を行う際に、当該消去動作の開始前と終了後にそれぞれ前記消去用識別子が書き込まれる第２消去スタンプ領域とを備え、
前記Ｎ個の不揮発性メモリモジュールに対する消去動作ならびに当該消去動作に伴う前記第１消去スタンプ領域および／または第２消去スタンプ領域への書き込み動作は、前記Ｎ個の不揮発性メモリモジュール毎に重複しない期間で行われることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記Ｎ個の不揮発性メモリモジュールは、１個の半導体チップ上に搭載され、
当該半導体チップ上には、更に、前記Ｎ個の不揮発性メモリモジュールをアクセス対象として所定の演算処理を実行するプロセッサが搭載されることを特徴とする半導体装置。
【請求項９】
Ｎ（Ｎは３以上の整数）個のフラッシュメモリモジュールを備え、
前記Ｎ個のフラッシュメモリモジュールのそれぞれは、
自身の動作電源を生成する内部電源生成回路と、
消去命令に応じて内部のデータが一括して消去される消去領域と、
前記消去領域内に設けられ、それぞれＪ（Ｊは１以上の整数）ビットの書き込みデータが書き込まれる第１および第２書き込みデータ領域と、
前記消去領域内に設けられ、前記第１書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる第１書き込みスタンプ領域と、
前記消去領域内に設けられ、前記第２書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ前記書き込み用識別子が書き込まれる第２書き込みスタンプ領域と、
前記消去領域内に設けられ、当該消去領域に対する消去動作の開始前と終了後にそれぞれ所定の消去用識別子が書き込まれる消去スタンプ領域とを備え、
前記Ｎ個のフラッシュメモリモジュールに対する消去動作ならびに当該消去動作に伴う前記消去スタンプ領域への書き込み動作は、前記Ｎ個のフラッシュメモリモジュール毎に重複しない期間で行われ、
Ｋ（ＫはＪより大きい整数）ビットの第Ｍ（Ｍは１および２）外部書き込みデータが入力された際に、
前記Ｎ個のフラッシュメモリモジュール内の（Ｎ−１）個のフラッシュメモリモジュールにおける前記第Ｍ書き込みデータ領域を対象に、前記第Ｍ外部書き込みデータを前記Ｊビット単位で分割することで生成した前記（Ｎ−１）個の第Ｍ分割書き込みデータを、互いに重複しない前記（Ｎ−１）個の第１期間でそれぞれ書き込み、更に、当該（Ｎ−１）個のフラッシュメモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記（Ｎ−１）個の前記第１期間で前記書き込み用識別子をそれぞれ書き込む第１処理と、
前記第１処理で非対象とされる１個のフラッシュメモリモジュールの前記第Ｍ書き込みデータ領域を対象に、前記（Ｎ−１）個の前記第Ｍ分割書き込みデータに対する各ビット毎のパリティ演算結果から得られる前記Ｊビットの第Ｍパリティデータを、前記（Ｎ−１）個の前記第１期間とは重複しない第２期間で書き込み、更に、当該１個のフラッシュメモリモジュールにおける前記第Ｍ書き込みスタンプ領域を対象に、前記第２期間で前記書き込み用識別子を書き込む第２処理とを実行することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、さらに、
前記Ｎ個のフラッシュメモリモジュールの前記第１および第２書き込みスタンプ領域と前記消去スタンプ領域を対象に読み出し動作を行い、前記書き込み用識別子と前記消去用識別子の状態によって前記Ｎ個のフラッシュメモリモジュールのいずれか１個に書き込み動作時かあるいは消去動作時の異常が生じたか否かを判別するチェック回路を有することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、さらに、
前記チェック回路で異常と判別された１個のフラッシュメモリモジュールを除く（Ｎ−１）個のフラッシュメモリモジュールの前記第１書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個のフラッシュメモリモジュールにおける前記第１書き込み領域のデータを復元し、更に、当該（Ｎ−１）個のフラッシュメモリモジュールの前記第２書き込み領域を対象に読み出し動作を行い、当該読み出しデータに対してパリティ演算を行うことで当該１個のフラッシュメモリモジュールにおける前記第２書き込み領域のデータを復元するデータ復元回路を有することを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記書き込み用識別子は、２ビットの情報であり、前記消去領域に対して消去動作が行われた際に共に第１論理レベルとなり、書き込み開始前に一方のビットが第２論理レベルとなり、書き込み終了後に他方のビットが前記第２論理レベルとなり、
前記消去用識別子は、２ビットの情報であり、前記消去領域に対する消去動作の開始前に一方のビットが前記第２論理レベルとなり、消去動作中に両方のビットが共に前記第１論理レベルとなり、消去動作の終了後に他方のビットが前記第２論理レベルとなり、
前記チェック回路は、前記書き込み用識別子の前記一方のビットが前記第２論理レベルであり、かつ前記他方のビットが前記第１論理レベルである第１の場合か、前記書き込み用識別子の前記一方のビットが前記第１論理レベルであり、かつ前記他方のビットが前記第２論理レベルである第２の場合か、前記消去用識別子の前記一方のビットが前記第２論理レベルである第３の場合か、前記消去用識別子の前記両方のビットが共に前記第１論理レベルである第４の場合に異常と判別することを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記チェック回路は、更に、前記Ｎ個のフラッシュメモリモジュールの前記第１書き込みスタンプ領域における前記書き込み用識別子が共に同一か否かを判別し、共に同一で無い場合には異常と判別し、前記Ｎ個のフラッシュメモリモジュールの前記第２書き込みスタンプ領域における前記書き込み用識別子が共に同一か否かを判別し、共に同一で無い場合には異常と判別する処理を実行することを特徴とする半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記第２処理で前記第１パリティデータが書き込まれる前記１個のフラッシュメモリモジュールと前記第２処理で前記第２パリティデータが書き込まれる前記１個のフラッシュメモリモジュールとは異なっていることを特徴とする半導体装置。
【請求項１５】
請求項９記載の半導体装置において、
前記Ｎの値は３であることを特徴とする半導体装置。
【請求項１６】
請求項９記載の半導体装置において、
前記Ｎ個のフラッシュメモリモジュールは、１個の半導体チップ上に搭載され、
当該半導体チップ上には、更に、前記Ｎ個のフラッシュメモリモジュールをアクセス対象として所定の演算処理を実行するプロセッサが搭載されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フラッシュメモリ等の不揮発性メモリモジュールを備えたマイクロコンピュータ等の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば特許文献１には、ＥＣＣ回路内臓のＰＲＯＭにおいて、メインＰＲＯＭセル内とパリティＰＲＯＭセル内の誤りの有無を書き込みベリファイ時に確認する技術が示されている。特許文献２には、複数のフラッシュメモリに対する同時アクセス数（インターリーブ比）を適宜変更することで、動作状況に応じてピーク電流やアクセス時間等を最適化する技術が示されている。特許文献３には、１ビットのデータを相補データとして２個の記憶素子に書き込み、読み出し時に２個の記憶素子からの読み出し信号を差動増幅することでリテンション性能を向上させる技術が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２３１７８５号公報
【特許文献２】特開２００７−１９３８１０号公報
【特許文献３】特開２００８−１１７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、例えばフラッシュメモリ等を搭載したマイクロコンピュータ（所謂マイコン）等が様々な分野で広く使用されている。マイコン等に搭載されたフラッシュメモリは、命令（コード）の格納用のみならず、データの格納用としても使用され、マイコンの動作過程で頻繁に書き込み動作が行われる場合がある。フラッシュメモリに格納されるデータの中には、重要度が高いデータも多く含まれるが、マイコン等の使用環境によっては、当該データを確実に保護することが困難となる場合が生じ得る。その一つとして、例えば、電源の瞬停等が挙げられる。
【０００５】
例えば、１回の書き込みを行う際の単位領域となる書き込みブロックを複数備えたメモリモジュール内で、ある書き込みブロックを対象に書き込み動作を行っている最中に電源の瞬停が生じた場合を想定する。ある書き込みブロックに対して書き込み動作を行っている間、当該書き込みブロックのアドレスは、ラッチ回路によって保持されている。この際に、当該メモリモジュールにおいて電源の瞬停が生じると、当該ラッチ回路の保持情報が破壊される恐れがある。この場合、当該書き込みブロックのアドレスが意図しないアドレスに変更され、別の書き込みブロックを対象とした誤書き込みが生じ、結果的に、書き込み非対象領域のデータが破壊される事態が生じ得る。また、これと同様な事態が、消去動作時にも生じ得る。
【０００６】
前述したように、マイコン等は様々な分野において多様な環境で使用されるため、電源の瞬停等が起こらないようにすることは容易ではなく、分野によっては、このような状況下でもデータを確実に保護することが求められる場合がある。なお、例えば前述した特許文献１や特許文献３の技術を用いることで、リテンション特性の低下等に伴うデータ化けの問題を解決することは可能であるが、電源の瞬停等に伴い書き込み非対象領域のデータが破壊される問題を解決することは困難である。
【０００７】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、データの信頼性の向上を実現可能な半導体装置（または記憶装置）を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本実施の形態による半導体装置は、Ｎ（Ｎは３以上の整数）個の不揮発性メモリモジュールを備え、各不揮発性メモリモジュールが、自身の動作電源を生成する内部電源生成回路と、第１および第２書き込みデータ領域と、第１および第２書き込みスタンプ領域とを有する。第１および第２書き込みデータ領域には、それぞれ、Ｊ（Ｊは１以上の整数）ビットの書き込みデータが書き込まれる。第１書き込みスタンプ領域には、第１書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれ、第２書き込みスタンプ領域には、第２書き込みデータ領域への書き込み開始前と書き込み終了後にそれぞれ所定の書き込み用識別子が書き込まれる。
【００１０】
ここで、当該半導体装置は、Ｋ（ＫはＪより大きい整数）ビットの第１外部書き込みデータが入力された際、第１外部書き込みデータをＪビット単位で分割することで（Ｎ−１）個の第１分割書き込みデータを生成し、第１および第２処理を行う。第１処理では、Ｎ個中の（Ｎ−１）個の不揮発性メモリモジュールにおける第１書き込みデータ領域を対象に、（Ｎ−１）個の第１分割書き込みデータが互いに重複しない（Ｎ−１）個の第１期間でそれぞれ書き込まれる。この際には、更に、当該各第１書き込みデータ領域に対応する各第１書き込みスタンプ領域を対象に、（Ｎ−１）個の第１期間で書き込み用識別子がそれぞれ書き込まれる。第２処理では、第１処理で非対象とされる１個の不揮発性メモリモジュールの第１書き込みデータ領域を対象に、（Ｎ−１）個の第１分割書き込みデータに対する各ビット毎のパリティ演算結果から得られるＪビットの第１パリティデータが、（Ｎ−１）個の第１期間とは重複しない第２期間で書き込まれる。この際には、更に、当該第１書き込みデータ領域に対応する第１書き込みスタンプ領域を対象に、第２期間で書き込み用識別子が書き込まれる。また、当該半導体装置は、Ｋビットの第２外部書き込みデータが入力された際、第２外部書き込みデータをＪビット単位で分割することで（Ｎ−１）個の第２分割書き込みデータを生成し、前述した第１および第２処理と同様な処理を、第２書き込みデータ領域および第２書き込みスタンプ領域を対象に行う。
【００１１】
このような半導体装置を用いると、各不揮発性メモリモジュールにおける第１および第２書き込みスタンプ領域を参照することで、電源瞬停等によっていずれか１個の不揮発性メモリモジュールの書き込み動作時に異常が生じたことを検出することができる。この場合、異常が生じた不揮発性メモリモジュールにおいては、本来書き込み非対象であった書き込みデータ領域のデータが破壊される恐れがあるが、この破壊されたデータは、当該１個の不揮発性メモリモジュールを除いた残りの不揮発性メモリモジュールのデータを用いて復元することができる。その結果、データの信頼性の向上が実現可能になる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、不揮発性メモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、本発明の実施の形態１による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図であり、（ｂ）は、（ａ）における記憶データの一例を示す説明図である。
【図２】（ａ）は、図１の不揮発性メモリユニットにおける書き込み動作時の処理の一例を示すフロー図であり、（ｂ）は、図１の不揮発性メモリユニットにおける消去動作時の処理の一例を示すフロー図である。
【図３】本発明の実施の形態２による半導体装置において、その全体構成の一例を示すブロック図である。
【図４】図３の半導体装置において、その各フラッシュメモリモジュールの概略構成例を示す回路ブロック図である。
【図５】図４における各メモリセルの詳細を示すものであり、（ａ）は各メモリセルの詳細な構成例を示す回路図、（ｂ）は（ａ）における各種動作条件の一例を示す説明図である。
【図６】図５（ｂ）の動作に伴う各メモリセルのしきい値状態の一例を示すものであり、（ａ）は各フラッシュメモリモジュールが通常メモリの場合の説明図、（ｂ）は各フラッシュメモリモジュールが相補メモリの場合の説明図である。
【図７】図３の半導体装置において、そのフラッシュメモリモジュールユニットの主要部の構成例を示す概略図である。
【図８】図７のフラッシュメモリモジュールユニットにおいて、その消去開始スタンプ、消去終了スタンプ、書き込み開始スタンプ、書き込み終了スタンプの詳細な構成例を示す説明図である。
【図９】図３の半導体装置において、そのフラッシュチェックユニットの動作例を示すフロー図である。
【図１０】（ａ）は、図３の半導体装置において、そのフラッシュ復元ユニットの動作例を示すフロー図であり、（ｂ）は（ａ）の補足図である。
【図１１】図３の半導体装置を適用した携帯電話システムの構成例を示すブロック図である。
【図１２】本発明の実施の形態３による半導体装置において、その全体構成の一例を示すブロック図である。
【図１３】図１２の半導体装置において、そのフラッシュメモリモジュールのデータ復元を手動で行う場合の手順を示すフロー図である。
【図１４】本発明の実施の形態４による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。
【図１５】本発明の実施の形態５による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
《不揮発性メモリユニットの概略構成および概略動作》
図１（ａ）は、本発明の実施の形態１による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図であり、図１（ｂ）は、図１（ａ）における記憶データの一例を示す説明図である。図１（ａ）に示す半導体装置（不揮発性メモリユニット）ＭＥＭＵ１は、複数（ここでは３個）の不揮発性メモリモジュール（例えばフラッシュメモリモジュール等）ＦＭＤ１〜ＦＭＤ３を備えている。ＦＭＤ１は、ＦＭＤ１用の動作電源を生成する内部電源生成回路ＶＧＥＮ１と、Ｎ個のデータ領域ＤＴ［１ａ］〜ＤＴ［Ｎａ］と、ＤＴ［１ａ］〜ＤＴ［Ｎａ］にそれぞれ対応して設けられるＮ個の消去スタンプ領域ＥＳ［１ａ］〜ＥＳ［Ｎａ］および書き込みスタンプ領域ＰＳ［１ａ］〜ＰＳ［Ｎａ］を備えている。
【００１９】
ＤＴ［１ａ］〜ＤＴ［Ｎａ］のそれぞれは、１ビット以上の容量を持ち、ＦＭＤ１における１回の内部書き込みの単位領域となる。例えば、ＤＴ［１ａ］〜ＤＴ［Ｎａ］のそれぞれが１バイトの容量を持つものとすると、ある書き込みサイクルでＤＴ［１ａ］に１バイトのデータが書き込まれ、別の書き込みサイクルでＤＴ［２ａ］に１バイトのデータが書き込まれる。ＰＳ［１ａ］には、ＤＴ［１ａ］を対象とした書き込み動作の開始前と終了後に、それぞれ所定の識別子が書き込まれる。同様に、ＰＳ［２ａ］には、ＤＴ［２ａ］を対象とした書き込み動作の開始前と終了後に所定の識別子が書き込まれ、ＰＳ［Ｎａ］には、ＤＴ［Ｎａ］を対象とした書き込み動作の開始前と終了後に所定の識別子が書き込まれる。また、ＥＳ［１ａ］には、ＤＴ［１ａ］を対象とした消去動作の開始前と終了後に、それぞれ所定の識別子が書き込まれる。同様に、ＥＳ［２ａ］には、ＤＴ［２ａ］を対象とした消去動作の開始前と終了後に所定の識別子が書き込まれ、ＥＳ［Ｎａ］には、ＤＴ［Ｎａ］を対象とした消去動作の開始前と終了後に所定の識別子が書き込まれる。
【００２０】
ＦＭＤ２は、ＦＭＤ２用の動作電源を生成する内部電源生成回路ＶＧＥＮ２と、Ｎ個のデータ領域ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］と、ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］にそれぞれ対応して設けられるＮ個の消去スタンプ領域ＥＳ［１ｂ］〜ＥＳ［Ｎｂ］および書き込みスタンプ領域ＰＳ［１ｂ］〜ＰＳ［Ｎｂ］を備えている。各データ領域ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］、各消去スタンプ領域ＥＳ［１ｂ］〜ＥＳ［Ｎｂ］および各書き込みスタンプ領域ＰＳ［１ｂ］〜ＰＳ［Ｎｂ］の機能に関してはＦＭＤ１と同様である。ＦＭＤ３は、ＦＭＤ３用の動作電源を生成する内部電源生成回路ＶＧＥＮ３と、Ｎ個のデータ領域（パリティ領域）ＰＴ［１］〜ＰＴ［Ｎ］と、ＰＴ［１］〜ＰＴ［Ｎ］にそれぞれ対応して設けられるＮ個の消去スタンプ領域ＥＳ［１］〜ＥＳ［Ｎ］および書き込みスタンプ領域ＰＳ［１］〜ＰＳ［Ｎ］を備えている。各データ領域（パリティ領域）ＰＴ［１］〜ＰＴ［Ｎ］、各消去スタンプ領域ＥＳ［１］〜ＥＳ［Ｎ］および各書き込みスタンプ領域ＰＳ［１］〜ＰＳ［Ｎ］の機能に関しては、ＰＴ［１］〜ＰＴ［Ｎ］のデータ内容を除いてＦＭＤ１と同様である。
【００２１】
ＦＭＤ３のＰＴ［１］〜ＰＴ［Ｎ］には、図１（ｂ）に示すように、ＦＭＤ１のＤＴ［１ａ］〜ＤＴ［Ｎａ］とＦＭＤ２のＤＴ［１ｂ］〜ＤＴ［Ｎｂ］のパリティ演算結果が記憶される。例えば、ＤＴ［１ａ］、ＤＴ［１ｂ］が共に１ビットの場合、ＰＴ［１］も１ビットとなり、図１（ｂ）に示すように、ＤＴ［１ａ］のデータとＤＴ［１ｂ］のデータの偶数パリティ演算結果（すなわち‘１’の数を偶数にする値）がＰＴ［１］に格納される。同様に、ＤＴ［２ａ］、ＤＴ［２ｂ］が共に１ビットの場合、ＰＴ［２］も１ビットとなり、ＤＴ［２ａ］のデータとＤＴ［２ｂ］のデータの偶数パリティ演算結果がＰＴ［２］に格納される。なお、ここでは偶数パリティを用いたが、勿論、‘１’の数を奇数に揃える奇数パリティを用いてもよい。また、例えばＤＴ［１ａ］、ＤＴ［１ｂ］が共に１バイトの場合には、ＰＴ［１］も１バイトとなり、ＤＴ［１ａ］のデータとＤＴ［１ｂ］のデータの各ビット毎のパリティ演算結果がＰＴ［１］に格納される。
【００２２】
このような構成例において、例えば、ＤＴ［１ａ］〜ＤＴ［Ｎａ］、ＤＴ［１ｂ］〜ＤＴ［Ｎｂ］およびＰＴ［１］〜ＰＴ［Ｎ］のそれぞれが１バイトであるものとし、メモリユニットＭＥＭＵ１に対して外部から２バイトの外部書き込みデータが入力された場合を想定する。この場合、２バイトの外部書き込みデータが１バイトずつ分割され、当該２個の分割データ（１バイト）がＦＭＤ１（例えばＤＴ［１ａ］）とＦＭＤ２（例えばＤＴ［１ｂ］）にそれぞれ書き込まれると共に、この２個の分割データのパリティ演算結果（１バイト）がＦＭＤ３（例えばＰＴ［１］）に書き込まれる。
【００２３】
ここで、ＦＭＤ１〜ＦＭＤ３への書き込みは、図２（ａ）に示すように、それぞれ重複しない期間で時系列的に行われる。図２（ａ）は、図１の不揮発性メモリユニットにおける書き込み動作時の処理の一例を示すフロー図であり、図２（ｂ）は、図１の不揮発性メモリユニットにおける消去動作時の処理の一例を示すフロー図である。図２（ａ）の例では、まず、ＦＭＤ１の書き込み期間において、書き込みスタンプ領域（例えばＰＳ［１ａ］）に書き込み開始スタンプ（識別子）が書き込まれ（Ｓ１０１）、データ領域（例えばＤＴ［１ａ］）にデータＡが書き込まれ（Ｓ１０２）、書き込みスタンプ領域（例えばＰＳ［１ａ］）に書き込み終了スタンプ（識別子）が書き込まれる（Ｓ１０３）。
【００２４】
続いて、ＦＭＤ２の書き込み期間に移行する。ＦＭＤ２の書き込み期間では、書き込みスタンプ領域（例えばＰＳ［１ｂ］）に書き込み開始スタンプ（識別子）が書き込まれ（Ｓ１０４）、データ領域（例えばＤＴ［１ｂ］）にデータＢが書き込まれ（Ｓ１０５）、書き込みスタンプ領域（例えばＰＳ［１ｂ］）に書き込み終了スタンプ（識別子）が書き込まれる（Ｓ１０６）。次いで、Ｓ１０２のデータＡとＳ１０５のデータＢを用いてパリティ演算を行う（Ｓ１０７）。その後、ＦＭＤ３の書き込み期間に移行する。ＦＭＤ３の書き込み期間では、書き込みスタンプ領域（例えばＰＳ［１］）に書き込み開始スタンプ（識別子）が書き込まれ（Ｓ１０８）、データ領域（例えばＰＴ［１］）にＳ１０７でのパリティデータが書き込まれ（Ｓ１０９）、書き込みスタンプ領域（例えばＰＳ［１］）に書き込み終了スタンプ（識別子）が書き込まれる（Ｓ１１０）。
【００２５】
なお、パリティ演算（Ｓ１０７）は、前述した外部書き込みデータがメモリユニットＭＥＭＵ１に入力された以降のいずれかの期間で、例えばＭＥＭＵ１内に設けられたパリティ演算回路（図示せず）等を用いて行えばよく、図２（ａ）の箇所に限定されるものではない。例えば、Ｓ１０１より前の期間で行ったり、あるいは、ＦＭＤ１やＦＭＤ２の書き込み期間と並行して行うことも可能である。また、ＦＭＤ１の書き込み期間（Ｓ１０１〜Ｓ１０３）とＦＭＤ２の書き込み期間（Ｓ１０４〜Ｓ１０６）とＦＭＤ３の書き込み期間（Ｓ１０８〜Ｓ１１０）は、図２（ａ）の順番に限定されるものではなく、適宜入れ替えることが可能である。
【００２６】
さらに、図２（ａ）に示したＦＭＤ１〜ＦＭＤ３への書き込み動作と同様に、図２（ｂ）に示すように、ＦＭＤ１〜ＦＭＤ３への消去動作も、それぞれ重複しない期間で時系列的に行われる。図２（ｂ）の例では、まず、ＦＭＤ１の消去期間において、消去スタンプ領域（例えばＥＳ［１ａ］）に消去開始スタンプ（識別子）が書き込まれ（Ｓ２０１）、データ領域（例えばＤＴ［１ａ］）のデータが消去され（Ｓ２０２）、消去スタンプ領域（例えばＥＳ［１ａ］）に消去終了スタンプ（識別子）が書き込まれる（Ｓ２０３）。続いて、ＦＭＤ２の消去期間に移行する。ＦＭＤ２の消去期間では、消去スタンプ領域（例えばＥＳ［１ｂ］）に消去開始スタンプ（識別子）が書き込まれ（Ｓ２０４）、データ領域（例えばＤＴ［１ｂ］）のデータが消去され（Ｓ２０５）、消去スタンプ領域（例えばＥＳ［１ｂ］）に消去終了スタンプ（識別子）が書き込まれる（Ｓ２０６）。
【００２７】
次いで、ＦＭＤ３の消去期間に移行する。ＦＭＤ３の消去期間では、消去スタンプ領域（例えばＥＳ［１］）に消去開始スタンプ（識別子）が書き込まれ（Ｓ２０７）、データ領域（例えばＰＴ［１］）のデータが消去され（Ｓ２０８）、消去スタンプ領域（例えばＥＳ［１］）に消去終了スタンプ（識別子）が書き込まれる（Ｓ２０９）。なお、図２（ａ）の場合と同様に、ＦＭＤ１の消去期間（Ｓ２０１〜Ｓ２０３）とＦＭＤ２の消去期間（Ｓ２０４〜Ｓ２０６）とＦＭＤ３の消去期間（Ｓ２０７〜Ｓ２０９）は、図２（ｂ）の順番に限定されるものではなく、適宜入れ替えることが可能である。
【００２８】
《本実施の形態１の主要な特徴および効果》
以上のように、本実施の形態１の半導体装置（不揮発性メモリユニット）は、それぞれ独立の内部電源生成回路を持つ複数（ここでは３個）の不揮発性メモリモジュールを備え、その内の２個にデータを書き込み、残りの１個にパリティを書き込むことが第１の特徴となっている。また、この際に、各不揮発性メモリモジュール毎に互い重複しない期間で書き込みを行うことが第２の特徴となっている。更に、各不揮発性メモリモジュール内において、書き込みの単位領域となる各データ領域毎に書き込みスタンプ領域を設け、各データ領域に書き込みを行う前後で書き込みスタンプ領域に識別子を書き込むことが第３の特徴となっている。
【００２９】
このような各種特徴を備えることで、例えば、ある不揮発性メモリモジュール内のあるデータ領域を対象にデータの書き込みを行っている最中に電源の瞬停等が生じた際に、当該不揮発性メモリモジュール内の別のデータ領域のデータが破壊される場合があるが、この破壊されたデータを復元することが可能になる。ここで、電源の瞬停とは、瞬間的に電源電圧が低下する現象を意味する。例えば、図１のＤＴ［１ａ］にデータの書き込みを行っている最中に電源の瞬停が生じ、その結果、ＤＴ［１ａ］を表しているアドレスラッチ情報が破壊され（例えばＤＴ［２ａ］のアドレスに変更され）、ＤＴ［１ａ］の代わりにＤＴ［２ａ］に誤書き込みが生じた場合を想定する。この場合においても、ＤＴ［１ｂ］やＰＴ［１］に対する書き込み動作は、書き込み期間が重複していないことと、内部電源生成回路を独立に設けていることから、高い確率で正常に行うことができる。
【００３０】
その後、不揮発性メモリユニットは、任意の時期に、ＦＭＤ１〜ＦＭＤ３内の書き込みスタンプ領域をチェックするものとする。この場合、ＦＭＤ２，ＦＭＤ３における書き込みスタンプ領域には正常な識別子が書き込まれているが、ＦＭＤ１の書き込みスタンプ領域には異常な識別子が書き込まれていることが判る。この例では、ＰＳ［１ａ］には書き込み開始スタンプのみが書き込まれ、書き込み終了スタンプが書き込まれておらず、逆に、ＰＳ［２ａ］には書き込み終了スタンプのみが書き込まれ、書き込み開始スタンプが書き込まれていないことが判る。これによって、不揮発性メモリユニットは、ＦＭＤ１のＤＴ［１ａ］とＤＴ［２ａ］において書き込み動作時の異常が発生したことを判別することができる。なお、仮にＤＴ［１ａ］とＤＴ［２ａ］で書き込みスタンプ領域を共用化したような場合には、このような判別が困難となるため、データ領域毎に書き込みスタンプ領域を設けることが有益となる。
【００３１】
このようにして書き込み動作時の異常が判別できると、不揮発性メモリユニットは、ＤＴ［１ｂ］のデータとＰＴ［１］のパリティデータによってＤＴ［１ａ］の正しいデータを復元すると共にＤＴ［１ａ］に正しいデータの書き込みを行うことができる。同様に、ＤＴ［２ｂ］のデータとＰＴ［２］のパリティデータによってＤＴ［２ａ］の正しいデータを復元すると共にＤＴ［２ａ］に正しいデータの書き込みを行うことができる。したがって、電源の瞬停等に伴い非書き込み対象のデータが破壊された場合であっても、正しいデータを復元することができ、データの信頼性を向上させることが可能になる。なお、このように、ＤＴ［１ａ］とＤＴ［２ａ］のみを復元対象とすることも可能であるが、実際には、ＦＭＤ１におけるデータ全体の信頼性が疑わしいような場合も生じ得るため、ＤＴ［１ａ］〜ＤＴ［Ｎａ］を復元対象とすることも有益である。
【００３２】
また、ここでは、不揮発性メモリモジュールの数は３個の場合を例としたが、３個以上であればよい。例えば、４個とした場合、外部書き込みデータが３分割され、３分割されたデータが４個中の３個にそれぞれ書き込まれ、残りの１個にパリティが書き込まれることになる。ただし、各不揮発性メモリモジュールには順番に書き込みが行われるため、書き込みに要する全体の時間を短縮するためには３個とすることが望ましい。更に、本実施の形態１の半導体装置（不揮発性メモリユニット）は、消去動作に関しても、前述した第２および第３の特徴と同様の特徴を備え、同様な効果が得られる。ただし、不揮発性メモリモジュールによっては消去動作が存在しない場合があるため、消去動作に伴う当該特徴は必ずしも必須ではない。例えば、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等と異なり、記憶素子の結晶状態を変化させてその抵抗値によって情報を記憶する相変化メモリや、記憶素子の磁化状態を変化させてその抵抗値によって情報を記憶する磁気抵抗メモリ（ＭＲＡＭ）等では消去動作が存在しない。
【００３３】
以上、本実施の形態１の半導体装置を用いることで、代表的には、不揮発性メモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。
【００３４】
（実施の形態２）
本実施の形態２では、前述した実施の形態１の不揮発性メモリモジュールとしてフラッシュメモリモジュールを適用した半導体装置について説明する。
【００３５】
《半導体装置の全体構成》
図３は、本発明の実施の形態２による半導体装置において、その全体構成の一例を示すブロック図である。図３には、半導体装置の一例として、例えばＣＭＯＳプロセス等により単結晶シリコンのような１個の半導体チップ上に形成されたマイクロコンピュータＭＣＵが示されている。ＭＣＵは、特に制限されないが、高速バスＨＢＳと低速バス（周辺バス）ＬＢＳの２バス構成を有する。ＨＢＳとＬＢＳは、特に制限されないが、それぞれデータバス、アドレスバス及びコントロールバスを含んでいる。バスを２バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷が軽くなり、高速アクセス動作が実現可能となる。
【００３６】
高速バスＨＢＳには、中央処理ユニット（プロセッサ）ＣＰＵ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスインタフェース回路ＢＳＩＦ、ランダムアクセスメモリＲＡＭ、およびフラッシュメモリモジュールユニットＦＭＤＵが接続される。ＦＭＤＵは、図１（ａ）に示したように、不揮発性メモリモジュールとしての３個のフラッシュメモリモジュールＦＭＤ１〜ＦＭＤ３を備える。例えばＦＭＤ１〜ＦＭＤ３に対する読み出し動作時には、ＦＭＤ１〜ＦＭＤ３からの読み出しデータがＨＢＳを介して伝送される。ＣＰＵは、ＲＡＭをワーク領域として用いながら所定の演算処理等を実行する。ＤＭＡＣは、ＣＰＵ等からの命令に基づいて、ＲＡＭとＦＭＤＵとの間のデータ転送を制御する。ＢＳＩＦは、ＨＢＳやＬＢＳの使用権の制御や、ＨＢＳとＬＢＳの間のバスブリッジの制御などを行う。
【００３７】
低速バスＬＢＳには、フラッシュメモリモジュールユニットＦＭＤＵ、フラッシュシーケンサＦＳＥＱ、タイマＴＭＲ、外部入出力ポートＰＯＲＴ１，ＰＯＲＴ２、バスインタフェース回路ＢＳＩＦ、クロック生成回路ＰＬＬに加えてフラッシュチェックユニットＦＣＨＫＵが接続される。ＦＳＥＱは、ＦＭＤＵに対するコマンドアクセスの制御を行う。ＰＬＬは、ＭＣＵの各種内部クロック信号を生成する。ＰＯＲＴ１，ＰＯＲＴ２は、ＭＣＵの外部端子Ｄｉｎ／Ｄｏｕｔを介して外部との間の通信を制御する。なお、ＭＣＵには、外部端子として更にＸＴＡＬ／ＥＸＴＡＬ、ＳＴＢＹ／ＲＥＳ、Ｖｃｃ／Ｖｓｓが備わっている。ＸＴＡＬ／ＥＸＴＡＬには、例えば水晶振動子が接続されるか或いは外部クロック信号が供給され、ＰＬＬは当該端子を用いて動作を行う。ＳＴＢＹはスタンバイ状態を指示する外部ハードウェアスタンバイ端子、ＲＥＳはリセットを指示する外部リセット端子、Ｖｃｃは外部電源電圧端子、Ｖｓｓは外部接地電源電圧端子である。
【００３８】
ここで、例えばＣＰＵとＦＭＤＵ内のＦＭＤ１〜ＦＭＤ３との間では、ＨＢＳを介して高速な読み出しアクセス動作が可能となっている。また、例えばＣＰＵとＦＭＤＵ内のＦＭＤ１〜ＦＭＤ３との間では、ＬＢＳおよびＦＳＥＱを介した書き込みアクセス動作等が可能となっている。このようにＦＭＤＵは、ＣＰＵ（又はＤＭＡＣ）の読み出し・書き込みアクセスの対象とされ、ＣＰＵは、例えば一時的なデータ等をＲＡＭに、次回の電源投入後に使用するデータ等をＦＭＤＵに格納しながら、所定のコードを実行する。当該所定のコードは、例えば、ＦＭＤＵ内のＦＭＤ１〜ＦＭＤ３のいずれかに格納されていたり、あるいはＦＭＤＵ内に別途設けたコード格納用のフラッシュメモリモジュール（図示せず）に格納されている。
【００３９】
また、実際のフラッシュメモリでは、書き込み動作に伴い数ステップの処理が必要とされるため、ここではＦＳＥＱがＣＰＵからＦＭＤＵに向けた書き込み命令ならびに外部書き込みデータを受け、ＦＳＥＱがＦＭＤＵの書き込み動作に必要な各種処理（例えば、消去動作→書き込み動作→ベリファイ動作）を時系列的に制御する。この際に、例えばＦＳＥＱが図１等で説明したパリティデータの生成回路を備えると共にＦＭＤ１〜ＦＭＤ３書き込み順序を適宜制御することで、図１等で説明したような動作を実現可能になる。例えば、ＦＳＥＱは、ＣＰＵから外部書き込みデータを受け、それを２分割したデータをＦＭＤ１とＦＭＤ２にそれぞれ異なる期間で書き込み、更に、この２分割したデータから生成したパリティデータをＦＭＤ１，ＦＭＤ２とは異なる期間でＦＭＤ３に書き込む。
【００４０】
フラッシュチェックユニットＦＣＨＫＵは、概略的には、ＦＭＤ１〜ＦＭＤ３内の書き込みスタンプ領域および消去スタンプ領域に書き込まれた識別子をＬＢＳを介して読み出し、当該識別子によってＦＭＤ１〜ＦＭＤ３のいずれかに書き込み動作時の異常または消去動作時の異常が生じたことを判別する。更に、図３のＭＣＵ内には、フラッシュ復元ユニットＦＲＥＵが備わっている。ＦＲＥＵは、概略的には、ＦＣＨＫＵの判別結果を受けて、これに基づいて異常と判別されたフラッシュメモリモジュールにおける正しいデータを復元し、この正しいデータをＦＳＥＱに送信する。これに応じて、ＦＳＥＱは、対象とされるフラッシュメモリモジュールに対して正しいデータの書き込みを行う。
【００４１】
このようなマイクロコンピュータＭＣＵは、内部に様々な機能ブロックを備えているため、例えば、消費電流が瞬間的に増大すること等によって電源の瞬停が生じる恐れがある。このような場合にも、前述した本実施の形態１の方式を用いることで、フラッシュメモリモジュールの記憶データの信頼性を向上させることが可能になる。なお、図３におけるＦＣＨＫＵ，ＦＲＥＵの詳細な動作例に関しては後述する。また、ＦＳＥＱ，ＦＲＥＵ，ＦＣＨＫＵは、例えばシーケンサ回路を設けてハード的に実現したり、あるいは単数または複数の制御用簡易プロセッサ等を設けてプログラム的に実現することが可能である。更に、ＦＳＥＱ，ＦＲＥＵ，ＦＣＨＫＵは、ここではＦＭＤＵの外部に備わっているがＦＭＤＵの内部に備わっていてもよい。
【００４２】
《フラッシュメモリモジュールの全体構成》
図４は、図３の半導体装置において、その各フラッシュメモリモジュールの概略構成例を示す回路ブロック図である。図５は、図４における各メモリセルの詳細を示すものであり、図５（ａ）は各メモリセルの詳細な構成例を示す回路図、図５（ｂ）は図５（ａ）における各種動作条件の一例を示す説明図である。図６は、図５（ｂ）の動作に伴う各メモリセルのしきい値状態の一例を示すものであり、図６（ａ）は各フラッシュメモリモジュールが通常メモリの場合の説明図、図６（ｂ）は各フラッシュメモリモジュールが相補メモリの場合の説明図である。図４に示すフラッシュメモリモジュールＦＭＤは、メモリマットＭＭＡＴ、行デコード回路ＲＤＥＣ１，ＲＤＥＣ２、列デコード回路ＣＤＥＣ、書き込みデータラッチ回路ＷＬＴ、書き込み列選択回路ＷＳＥＬ、ベリファイ回路ＶＲＦＹ、入出力バッファ回路ＩＯＢＦ、出力バッファ回路ＯＢＦ、および内部電源生成回路ＶＧＥＮを備えている。
【００４３】
ＭＭＡＴは、複数（ここでは２個を例示）のメモリセルＭＣ１，ＭＣ２を備えている。ＦＭＤが通常メモリの場合、ＭＣ１には１ビットの情報が記憶され、ＭＣ２にも１ビットの情報が記憶される。一方、ＦＭＤが相補メモリの場合、ＭＣ１，ＭＣ２によって１ビットの情報が相補（正極、負極）の状態で記憶される。各メモリセルＭＣ１，ＭＣ２は、例えば、図５（ａ）に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域（ＳｉＮ）が配置されている。ＣＧ側のソース又はドレイン領域はビット線ＢＬに接続され、ＭＧ側のソース又はドレイン領域はソース線ＳＬに接続される。
【００４４】
図５（ｂ）に示すように、メモリセルのしきい値電圧（Ｖｔｈ）を下げる際には、ＢＬ＝１．５Ｖ、ＣＧ＝０Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ウェル領域ＷＥＬＬ＝０Ｖとされる。これによって、ＷＥＬＬとＭＧ間の高電界によって電荷トラップ領域（ＳｉＮ）からＷＥＬＬに電子が引き抜かれる。この処理単位はＭＧを共有する複数メモリセルとされる。メモリセルのＶｔｈを上げる際には、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖとされる。これによって、ＳＬからＢＬに書き込み電流が流れ、それによってＣＧとＭＧの境界部分で発生するホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はＢＬに電流を流すか否かによって決まるため、この処理はビット単位で制御される。読み出しの際には、ＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖとされる。メモリセルのＶｔｈが低ければメモリセルはオン状態にされ、高ければオフ状態にされる。また、ここでは、メモリセルのＶｔｈを下げる動作を消去動作とし、メモリセルのＶｔｈを上げる動作を書き込み動作としている。
【００４５】
なお、メモリ素子は、このようなスプリットゲート型フラッシュメモリ素子に限定されず、例えば広く知られているスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）がスタックされて構成される。このようなメモリ素子では、例えば、ホットキャリア書き込み方式によってしきい値電圧を上げる動作が行われ、ウェル領域（ＷＥＬＬ）への電子の放出によってしきい値電圧を下げる動作が行われる。また、例えば、ＦＮトンネル書き込み方式によってしきい値電圧を上げる動作が行われ、ビット線（ＢＬ）への電子の放出によってしきい値電圧を下げる動作が行われる。
【００４６】
ＦＭＤが通常メモリの場合、メモリセルＭＣ１，ＭＣ２は、例えば図６（ａ）に示すような状態で‘０’または‘１’の情報（データ）を記憶する。例えばＭＣ１に対してデータを書き込む際には、まず図５（ｂ）で述べた消去動作によってＭＣ１が消去状態（Ｖｔｈが低い状態）とされる。この状態から‘１’データを書き込む際にはＭＣ１に対して特に何も行われず、ＭＣ１は消去状態を保つ。この状態がデータ‘１’に対応する。一方、消去状態のＭＣ１に対して‘０’データを書き込む際には、ＭＣ１に対して図５（ｂ）で述べた書き込み動作が行われる。その結果、ＭＣ１が書き込み状態（Ｖｔｈが高い状態）となり、この状態がデータ‘０’に対応する。ＭＣ２に関しても、このＭＣ１と同様の動作が行われる。なお、ここでは、Ｖｔｈが低い状態をデータ‘１’とし、Ｖｔｈが高い状態をデータ‘０’としたが、勿論、データ‘０’と‘１’の対応関係を入れ替えることも可能である。
【００４７】
一方、ＦＭＤが相補メモリの場合、メモリセルＭＣ１，ＭＣ２は、例えば図６（ｂ）に示すような状態で‘０’または‘１’の情報（データ）を記憶する。ＭＣ１，ＭＣ２に対してデータを書き込む際には、まず図５（ｂ）で述べた消去動作によってＭＣ１，ＭＣ２が共に初期状態（Ｖｔｈが低い状態）とされる。この状態をブランク状態（データ‘Ｂ’）と呼ぶ。ブランク状態から‘１’データを書き込む際には、負極用となるＭＣ２に対して図５（ｂ）で述べた書き込み動作が行われる。その結果、ＭＣ１が初期状態、ＭＣ２が書き込み状態（Ｖｔｈが高い状態）となり、この状態がデータ‘１’に対応する。一方、ブランク状態のＭＣ１，ＭＣ２に対して‘０’データを書き込む際には、正極用となるＭＣ１に対して図５（ｂ）で述べた書き込み動作が行われる。その結果、ＭＣ２が初期状態、ＭＣ１が書き込み状態となり、この状態がデータ‘０’に対応する。なお、ここでは、正極側においてＶｔｈが低い状態をデータ‘１’とし、Ｖｔｈが高い状態をデータ‘０’としたが、勿論、データ‘０’と‘１’の対応関係を入れ替えることも可能である。
【００４８】
図４のメモリマットＭＭＡＴにおいて、ＭＣ１，ＭＣ２のメモリゲートＭＧは、共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは共通のワード線ＷＬに接続され、ソースノードは共通のソース線ＳＬに接続される。ここでは、代表的に２個のメモリセルＭＣ１，ＭＣ２を示したが、実際には、同一のＭＧＬ，ＷＬ，ＳＬに２個以上のメモリセルが接続される。また、ここでは、１本のＭＧＬ，ＷＬ，ＳＬを示しているが、実際には、当該ＭＧＬ，ＷＬ，ＳＬに並んで複数本のＭＧＬ，ＷＬ，ＳＬが順次配置され、これらのそれぞれに対して２個以上のメモリセルが接続される。ＭＣ１，ＭＣ２のサブビット線ＳＢＬは、それぞれ読み出し列選択回路ＲＳＥＬを介してセンスアンプ回路ブロックＳＡＢＫに接続される。ＳＡＢＫは、当該ＳＢＬから入力された読み出し信号を増幅し、読み出し系メインビット線ＲＭＢＬに出力する。
【００４９】
ここで、ＦＭＤが通常メモリの場合、ＳＡＢＫ内にはＭＣ１，ＭＣ２のＳＢＬにそれぞれ対応して２個のセンスアンプ回路が設けられ、これに応じて２ビット分のＲＭＢＬが設けられる。この際、各センスアンプ回路は、データ‘１’とデータ‘０’の中間レベルを基準としてＳＢＬの信号を増幅する。一方、ＦＭＤが相補メモリの場合、ＳＡＢＫ内にはＭＣ１，ＭＣ２のＳＢＬに対応して１個のセンスアンプ回路が設けられ、これに応じて１ビット分のＲＭＢＬが設けられる。すなわち、センスアンプ回路の差動入力端子の一方がＭＣ１のＳＢＬに、他方がＭＣ２のＳＢＬにそれぞれ接続される。このように、相補メモリの場合には、ツインセル（ＭＣ１，ＭＣ２）の情報をセンスアンプ回路によって差動で判定するため、通常メモリの場合と比べてＭＣ１，ＭＣ２のデータリテンション特性（ＭＣ１，ＭＣ２の経時的なしきい値電圧変動）に対するマージンを拡大することができる。一方、通常メモリの場合には、相補メモリの場合と比べて小面積化を図ることが可能になる。
【００５０】
出力バッファ回路ＯＢＦは、前述したメモリマットＭＭＡＴ内のセンスアンプ回路ブロックＳＡＢＫからの出力信号をＲＭＢＬを介して受け、それをバッファリングしたのちデータ出力信号（読み出しデータ）ＤＯ［０］〜ＤＯ［Ｎ］として図３の高速バスＨＢＳに出力する。行デコード回路ＲＤＥＣ１は、ワード線ＷＬを駆動し、行デコード回路ＲＤＥＣ２は、メモリゲート選択線ＭＧＬ、ソース線ＳＬ、およびサブビット線選択回路ＢＳＥＬの選択信号をそれぞれ駆動する。ＲＤＥＣ１，ＲＤＥＣ２における選択動作は、読み出し動作時には図３の高速バスＨＢＳを介して供給されるアドレス情報等に従い、書き込み動作および消去動作時には図３の低速バスＬＢＳを介して供給されるアドレス情報等に従う。
【００５１】
また、ＭＣ１，ＭＣ２のサブビット線ＳＢＬは、サブビット線選択回路ＢＳＥＬを介してそれぞれ異なる書き込み系メインビット線ＷＭＢＬに接続される。書き込みデータラッチ回路ＷＬＴは、各ＷＭＢＬにそれぞれ接続されるラッチ回路ＬＴ１，ＬＴ２を備え、当該ラッチ回路のラッチデータに基づいて各ＷＭＢＬに対して選択的に書き込み電流を流す。書き込み列選択回路ＷＳＥＬは、ＷＬＴ内の各ラッチ回路を選択的に入出力バッファ回路ＩＯＢＦに接続すると共に、各ラッチ回路に接続されたＷＭＢＬを選択的にベリファイ回路ＶＲＦＹに接続する。この際の選択信号は、列デコード回路ＣＤＥＣによって生成される。ＣＤＥＣの選択動作は、図３の低速バスＬＢＳを介して供給されるアドレス情報等に従う。
【００５２】
ベリファイ回路ＶＲＦＹは、各ＷＭＢＬにそれぞれ接続されたベリファイ用センスアンプ回路ＶＳＡを備え、各ＶＳＡのベリファイ結果はＩＯＢＦに出力される。ＩＯＢＦは、図３の低速バスＬＢＳを介してデータ入力信号（書き込みデータ）ＤＩ［０］〜ＤＩ［Ｎ］が入力され、ＬＢＳを介してデータ出力信号（読み出しデータ）ＤＯ［０］〜ＤＯ［Ｎ］を出力する。内部電源生成回路ＶＧＥＮは、レギュレータ回路等を含み、読み出し動作、書き込み動作、消去動作に必要な各種動作電源を生成する。
【００５３】
《フラッシュメモリモジュールの全体動作》
図４のフラッシュメモリモジュールＦＭＤに対する書き込み動作および読み出し動作について簡単に説明する。まず、書き込み動作を行う際には、予め図３のフラッシュシーケンサＦＳＥＱの命令に応じてＦＭＤが図５（ｂ）に示したような消去動作を行い、メモリセルＭＣ１，ＭＣ２のしきい値電圧Ｖｔｈを図６（ａ）に示すような消去状態又は図６（ｂ）に示すような初期状態にしておく。次いで、ＦＳＥＱの命令に応じて、入出力バッファ回路ＩＯＢＦが、データ入力信号ＤＩ［０］〜ＤＩ［Ｎ］に基づいて書き込みデータラッチ回路ＷＬＴ内の各ラッチ回路の値を設定する。例えば、ＦＭＤが通常メモリの場合で、ＤＩ［０］＝‘１’、ＤＩ［１］＝‘０’の際には、ＤＩ［０］に応じてラッチ回路ＬＴ１に‘１’が設定され、ＤＩ［１］に応じてラッチ回路ＬＴ２に‘０’が設定される。また、ＦＭＤが相補メモリの場合で、ＤＩ［０］＝‘１’の際には、ラッチ回路ＬＴ１に正極データの‘１’が、ラッチ回路ＬＴ２に負極データの‘０’がそれぞれ設定され、逆に、ＤＩ［０］＝‘０’の際には、ＬＴ１に正極データの‘０’が、ＬＴ２に負極データの‘１’がそれぞれ設定される。
【００５４】
ここで、‘０’が設定されたラッチ回路は、対応する書き込み系メインビット線ＷＭＢＬに対して書き込み電流を所定の期間供給し、‘１’が設定されたラッチ回路は、対応するＷＭＢＬに対して書き込み電流の供給を行わない。したがって、例えば前述した通常メモリにおけるＤＩ［０］＝‘１’、ＤＩ［１］＝‘０’場合や、あるいは前述した相補メモリにおけるＤＩ［０］＝‘１’の場合には、ＬＴ２がＭＣ２を対象にＷＭＢＬおよびサブビット線選択回路ＢＳＥＬを介して書き込み電流を供給し、その結果、ＭＣ２のＶｔｈが上昇する。
【００５５】
続いて、ＦＳＥＱの命令に応じてベリファイ動作が行われる。ベリファイ動作では、ＭＣ１，ＭＣ２の記憶データがＢＳＥＬおよび各ＷＭＢＬを介して読み出される。各ＷＭＢＬに読み出されたデータはベリファイ用センスアンプ回路ＶＳＡによって判定され、書き込み電流が供給されたメモリセル（対応するラッチ回路に‘０’が設定されたメモリセル）のＶｔｈが十分なレベルに達したかが検証される。この検証結果は、ＩＯＢＦを介してＦＳＥＱに通知され、仮に十分なレベルに達していない場合にはＦＳＥＱの命令に応じて再度書き込み電流の供給が行われる。このような動作の結果、図６（ａ）又は図６（ｂ）に示したような書き込み状態が実現される。
【００５６】
一方、読み出し動作を行う際には、ＭＣ１，ＭＣ２の記憶データが読み出し列選択回路ＲＳＥＬを介してセンスアンプ回路ブロックＳＡＢＫに入力される。ＦＭＤが通常メモリの場合、ＭＣ１，ＭＣ２からの読み出し信号が２個のセンスアンプ回路によってそれぞれ増幅され、２本の読み出し系メインビット線ＲＭＢＬに出力される。一方、ＦＭＤが相補メモリの場合、ＭＣ１，ＭＣ２からの読み出し信号が１個のセンスアンプ回路によって差動増幅され、１本のＲＭＢＬに出力される。出力バッファ回路ＯＢＦは、当該ＲＭＢＬの信号を受けて、高速バスＨＢＳに向けてデータ出力信号ＤＯ［０］〜ＤＯ［Ｎ］を出力する。
【００５７】
《フラッシュメモリモジュールユニットの全体構成および全体動作》
図７は、図３の半導体装置において、そのフラッシュメモリモジュールユニットの主要部の構成例を示す概略図である。図７に示すフラッシュメモリモジュールユニットＦＭＤＵは、３個のフラッシュメモリモジュールＦＭＤ１〜ＦＭＤ３を備えている。ＦＭＤ１において、メモリマットＭＭＡＴ上には、複数（ここでは４本を例示）のワード線ＷＬ［１ａ］〜ＷＬ［４ａ］と、複数（ここでは２本を例示）のメモリゲート選択線ＭＧＬ［１ａ］，ＭＧＬ［２ａ］が延伸している。ここでは、ＭＧＬ［１ａ］に８個のデータ領域ＤＴ［１ａ］〜ＤＴ［８ａ］と、８個の書き込みスタンプ領域ＰＳ［１ａ］〜ＰＳ［８ａ］と、１個の消去スタンプ領域ＥＳ［１ａ］が接続されている。
【００５８】
フラッシュメモリでは、通常、消去単位と書き込み単位が異なっている。ここでは、ＭＧＬ［１ａ］を共有する各領域が内部消去単位となり、ＤＴ［１ａ］〜ＤＴ［８ａ］のそれぞれがデータの内部書き込み単位となる。ここで、例えば、ＤＴ［１ａ］〜ＤＴ［８ａ］のそれぞれは１バイトであり、ＰＳ［１ａ］〜ＰＳ［８ａ］のそれぞれは２ビットであり、ＥＳ［１ａ］は２ビットである。ＤＴ［１ａ］〜ＤＴ［４ａ］とＰＳ［１ａ］〜ＰＳ［４ａ］はＷＬ［１ａ］に接続され、ＤＴ［５ａ］〜ＤＴ［８ａ］とＰＳ［５ａ］〜ＰＳ［８ａ］はＷＬ［２ａ］に接続される。ＥＳ［１ａ］は、ＷＬ［１ａ］かＷＬ［２ａ］の一方に接続されるか、あるいはＷＬ［１ａ］とＷＬ［２ａ］の両方に１ビットずつ接続される。
【００５９】
同様に、ＭＧＬ［２ａ］には、８個のデータ領域ＤＴ［９ａ］〜ＤＴ［１６ａ］と、８個の書き込みスタンプ領域ＰＳ［９ａ］〜ＰＳ［１６ａ］と、１個の消去スタンプ領域ＥＳ［２ａ］が接続されている。このＭＧＬ［２ａ］を共有する各領域が内部消去単位となり、ＤＴ［９ａ］〜ＤＴ［１６ａ］のそれぞれがデータの内部書き込み単位となる。ＤＴ［９ａ］〜ＤＴ［１２ａ］とＰＳ［９ａ］〜ＰＳ［１２ａ］はＷＬ［３ａ］に接続され、ＤＴ［１３ａ］〜ＤＴ［１６ａ］とＰＳ［１３ａ］〜ＰＳ［１６ａ］はＷＬ［４ａ］に接続される。ＥＳ［２ａ］は、ＷＬ［３ａ］かＷＬ［４ａ］の一方に接続されるか、あるいはＷＬ［３ａ］とＷＬ［４ａ］の両方に１ビットずつ接続される。
【００６０】
ＦＭＤ２も、ＦＭＤ１と同様の構成を備えている。図７では、ＦＭＤ２をＦＭＤ１と区別するため、例えば、ＦＭＤ１のＷＬ［１ａ］がＦＭＤ２ではＷＬ［１ｂ］となっており、ＦＭＤ１のＤＴ［１ａ］がＦＭＤ２ではＤＴ［１ｂ］となっているように、添字が「ａ」から「ｂ」に変更されている。また、ＦＭＤ２では、便宜上、ＦＭＤ１のＭＧＬ［２ａ］に関連する部分の記載を省略している。ＦＭＤ３も、ＦＭＤ２と同様の構成を備えている。図７では、ＦＭＤ３をＦＭＤ１，ＦＭＤ２と区別するため、例えば、ＦＭＤ２のＷＬ［１ｂ］がＦＭＤ３ではＷＬ［１］となっているように、添字「ｂ」が削除されている。また、ＦＭＤ３では、図１の場合と同様に、ＦＭＤ２における各データ領域ＤＴ［１ｂ］〜ＤＴ［８ｂ］がパリティ領域（データ領域）ＰＴ［１］〜ＰＴ［８］に置き換わっている。ＰＴ［１］〜ＰＴ［８］のそれぞれは、ＤＴ［１ｂ］〜ＤＴ［８ｂ］のそれぞれと同一の容量値（ここでは１バイト）を持つ。
【００６１】
このような構成例において、例えば、図３のＣＰＵ等によって書き込み命令と共に２バイトの外部書き込みデータが生じた場合を例に動作の一例を説明する。図３のフラッシュシーケンサＦＳＥＱは、当該書き込み動作に先だって、フラッシュメモリモジュールＦＭＤ１〜ＦＭＤ３に対して予め消去動作を行わせる。これに応じて、ＦＭＤ１〜ＦＭＤ３は、下記（１−１）〜（１−９）の順番で処理を行う。
【００６２】
（１−１）ＷＬ［１ａ］（又はＷＬ［２ａ］）等を立ち上げ、ＥＳ［１ａ］に消去開始スタンプを書き込む。
【００６３】
（１−２）ＭＧＬ［１ａ］等を制御し、ＤＴ［１ａ］〜ＤＴ［８ａ］、ＰＳ［１ａ］〜ＰＳ［８ａ］、ＥＳ［１ａ］を一括消去する。
【００６４】
（１−３）ＷＬ［２ａ］（又はＷＬ［１ａ］）等を立ち上げ、ＥＳ［１ａ］に消去終了スタンプを書き込む。
【００６５】
（１−４）ＷＬ［１ｂ］（又はＷＬ［２ｂ］）等を立ち上げ、ＥＳ［１ｂ］に消去開始スタンプを書き込む。
【００６６】
（１−５）ＭＧＬ［１ｂ］等を制御し、ＤＴ［１ｂ］〜ＤＴ［８ｂ］、ＰＳ［１ｂ］〜ＰＳ［８ｂ］、ＥＳ［１ｂ］を一括消去する。
【００６７】
（１−６）ＷＬ［２ｂ］（又はＷＬ［１ｂ］）等を立ち上げ、ＥＳ［１ｂ］に消去終了スタンプを書き込む。
【００６８】
（１−７）ＷＬ［１］（又はＷＬ［２］）等を立ち上げ、ＥＳ［１］に消去開始スタンプを書き込む。
【００６９】
（１−８）ＭＧＬ［１］等を制御し、ＰＴ［１］〜ＰＴ［８］、ＰＳ［１］〜ＰＳ［８］、ＥＳ［１］を一括消去する。
【００７０】
（１−９）ＷＬ［２］（又はＷＬ［１］）等を立ち上げ、ＥＳ［１］に消去終了スタンプを書き込む。
【００７１】
次いで、例えば図３のフラッシュシーケンサＦＳＥＱは、図３のＣＰＵ等からの２バイトの外部書き込みデータを１バイト毎に分割し、それぞれをＦＭＤ１用およびＦＭＤ２用の書き込みデータとして準備する。更に、ＦＳＥＱは、このＦＭＤ１用およびＦＭＤ２用の書き込みデータを対象にパリティ演算を行うことでＦＭＤ３用の１バイトの書き込みデータ（パリティデータ）を準備する。ＦＭＤ１〜ＦＭＤ３は、ＦＳＥＱから前述した書き込みデータを受けると共に、ＦＳＥＱからの書き込み順番の制御に基づいて、下記（２−１）〜（２−９）の順番で処理を行う。
【００７２】
（２−１）ＷＬ［１ａ］等を立ち上げ、ＰＳ［１ａ］に書き込み開始スタンプを書き込む。
【００７３】
（２−２）ＷＬ［１ａ］等を立ち上げ、ＤＴ［１ａ］に１バイトのデータを書き込む。
【００７４】
（２−３）ＷＬ［１ａ］等を立ち上げ、ＰＳ［１ａ］に書き込み終了スタンプを書き込む。
【００７５】
（２−４）ＷＬ［１ｂ］等を立ち上げ、ＰＳ［１ｂ］に書き込み開始スタンプを書き込む。
【００７６】
（２−５）ＷＬ［１ｂ］等を立ち上げ、ＤＴ［１ｂ］に１バイトのデータを書き込む。
【００７７】
（２−６）ＷＬ［１ｂ］等を立ち上げ、ＰＳ［１ｂ］に書き込み終了スタンプを書き込む。
【００７８】
（２−７）ＷＬ［１］等を立ち上げ、ＰＳ［１］に書き込み開始スタンプを書き込む。
【００７９】
（２−８）ＷＬ［１］等を立ち上げ、ＰＴ［１］に１バイトのパリティデータを書き込む。
【００８０】
（２−９）ＷＬ［１］等を立ち上げ、ＰＳ［１］に書き込み終了スタンプを書き込む。
【００８１】
ここで、フラッシュメモリを用いる場合には、消去動作と書き込み動作が存在するため、例えば前述した（１−１），（１−３）等における消去開始スタンプおよび消去終了スタンプの実現方法や、前述した（２−１），（２−３）等における書き込み開始スタンプおよび書き込み終了スタンプの実現方法に工夫が必要となる。図８は、図７のフラッシュメモリモジュールユニットにおいて、その消去開始スタンプ、消去終了スタンプ、書き込み開始スタンプ、書き込み終了スタンプの詳細な構成例を示す説明図である。
【００８２】
図８において、まず、ＦＭＤが通常メモリの場合、製品出荷時には各データ領域のデータは‘１’（消去状態）となっており、各消去スタンプ領域ＥＳのデータは‘０１’、各書き込みスタンプ領域ＰＳのデータは‘１１’となっている。この状態でデータ領域に‘０’又は‘１’の書き込み動作を行う場合、当該データ領域に対応する書き込みスタンプ領域ＰＳのデータは、当該データ領域への書き込み動作の開始前に‘０１’となり、書き込み動作の終了後に‘００’となる。すなわち、ここではＰＳ（２ビット）の上位ビットが前述した書き込み開始スタンプに対応し、下位ビットが前述した書き込み終了スタンプに対応しており、‘１１’に対して書き込み開始スタンプを書き込みことで‘０１’となり、更に書き込み終了スタンプを書き込むことで‘００’となる。
【００８３】
続いて、消去動作を行う場合、図７のように消去対象領域に含まれている消去スタンプ領域ＥＳのデータは、消去動作の開始前に‘０１’から‘００’となり、消去動作中には‘１１’となり、消去動作の終了後に‘０１’となる。すなわち、ここではＥＳ（２ビット）の下位ビットが前述した消去開始スタンプに対応し、上位ビットが前述した消去終了スタンプに対応しており、‘０１’に対して消去開始スタンプを書き込むことで‘００’となり、消去動作中は必然的に‘１１’となり、‘１１’に対して消去終了スタンプを書き込みことで‘０１’となる。この際には、同時にＰＳに対しても消去動作が行われてしまうため、消去動作開始前に‘００’であったＰＳは、消去動作終了後に必然的に‘１１’となる。この消去動作終了後におけるＥＳ＝‘０１’とＰＳ＝‘１１’は、前述した製品出荷時と同じ状態になる。
【００８４】
一方、ＦＭＤが相補メモリの場合にも、前述した通常メモリの場合とほぼ同様の動作が行われる。ＦＭＤが相補メモリの場合、製品出荷時には各データ領域のデータは図６（ｂ）で述べた‘Ｂ’（ブランク状態）となっており、各消去スタンプ領域ＥＳのデータは‘０Ｂ’、各書き込みスタンプ領域ＰＳのデータは‘ＢＢ’となっている。この状態でデータ領域に‘０’又は‘１’の書き込み動作を行う場合、当該データ領域に対応する書き込みスタンプ領域ＰＳのデータは、当該データ領域への書き込み動作の開始前に‘０Ｂ’となり、書き込み動作の終了後に‘００’となる。すなわち、ここでもＰＳ（２ビット）の上位ビットが前述した書き込み開始スタンプに対応し、下位ビットが前述した書き込み終了スタンプに対応しており、‘ＢＢ’に対して書き込み開始スタンプを書き込みことで‘０Ｂ’となり、更に書き込み終了スタンプを書き込むことで‘００’となる。
【００８５】
続いて、消去動作を行う場合、図７のように消去対象領域に含まれている消去スタンプ領域ＥＳのデータは、消去動作の開始前に‘０Ｂ’から‘００’となり、消去動作中には‘ＢＢ’となり、消去動作の終了後に‘０Ｂ’となる。すなわち、ここでもＥＳ（２ビット）の下位ビットが前述した消去開始スタンプに対応し、上位ビットが前述した消去終了スタンプに対応しており、‘０Ｂ’に対して消去開始スタンプを書き込むことで‘００’となり、消去動作中は必然的に‘ＢＢ’となり、‘ＢＢ’に対して消去終了スタンプを書き込みことで‘０Ｂ’となる。この際には、同時にＰＳに対しても消去動作が行われてしまうため、消去動作開始前に‘００’であったＰＳは、消去動作終了後に必然的に‘ＢＢ’となる。この消去動作終了後におけるＥＳ＝‘０Ｂ’とＰＳ＝‘ＢＢ’は、前述した製品出荷時と同じ状態になる。なお、このような各スタンプの値は、例えば、各フラッシュメモリモジュール自体が内部で生成したり、あるいは、フラッシュシーケンサＦＳＥＱが生成することも可能である。
【００８６】
このような構成例において、書き込み動作に伴い書き込み開始スタンプと書き込み終了スタンプが共に書き込まれている場合（すなわちＰＳ＝‘００’時）あるいは未書き込みに伴い書き込み開始スタンプと書き込み終了スタンプが共に書き込まれていない場合（すなわちＰＳ＝‘１１’又は‘ＢＢ’時）は正常とみなせる。また、消去開始スタンプが書き込まれておらず、かつ消去終了スタンプが書き込まれている場合（すなわちＥＳ＝‘０１’又は‘０Ｂ’時）は正常とみなせる。そして、ＰＳ，ＥＳがこれら以外の場合には異常とみなせる。なお、相補メモリにおいて、データ‘Ｂ’を判別する際には、例えば、図４において、ＳＡＢＫ内のセンスアンプ回路の２入力に対して選択的に接続可能な中間レベルの生成回路等を設け、ＭＣ１とＭＣ２の読み出し信号を当該中間レベルを基準に個別に判別すればよい。
【００８７】
例えば、書き込み開始スタンプと書き込み終了スタンプのいずれか一方のみが書き込まれている場合（異常時）、書き込み動作の最中の電源瞬停等によって、書き込み対象のデータ領域が意図せずに変更された可能性がある。また、消去開始スタンプが書き込まれている場合（異常時）、前述したように消去動作過程で必然的に変更される筈の消去開始スタンプが変更されずに残っているため、電源瞬停等によって消去動作過程に辿り着く前に、消去対象の領域が意図せずに変更された可能性がある。さらに、消去開始スタンプは書き込まれていないが、消去終了スタンプも書き込まれていない場合（異常時）、電源瞬停等によって消去動作過程で消去対象の領域が意図せずに変更された可能性がある。
【００８８】
《フラッシュチェックユニットの動作》
図９は、図３の半導体装置において、そのフラッシュチェックユニットの動作例を示すフロー図である。フラッシュチェックユニットＦＣＨＫＵは、例えば、電源投入時（Ｓ３００）等で、自動的に処理を実行するように構成されている。これによって、特に外部からの命令等を必要としない自動処理が実現可能となる。ただし、勿論、外部から命令を起点とすることや、あるいは、電源投入時の他に外部から命令を起点とすることも可能である。電源投入後、ＦＣＨＫＵは、ＦＭＤ１内におけるアドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１ａ］）ならびにアドレスが最も小さい消去スタンプ領域（例えば図７のＥＳ［１ａ］）を読み出し、ＦＭＤ１のスタンプチェックを行う（Ｓ３１０）。
【００８９】
Ｓ３１０において、ＦＣＨＫＵは、まず、書き込み開始スタンプが押されているかを確認する（Ｓ３０１）。書き込み開始スタンプが押されていない場合、書き込み終了スタンプが押されているかを確認する（Ｓ３０２）。ここで、書き込み開始スタンプも書き込み終了スタンプも押されていない場合（すなわち図８におけるＰＳ＝‘１１’又は‘ＢＢ’の場合）は、正常となり、Ｓ３０６へ移行する。また、Ｓ３０１において、書き込み開始スタンプが押されている場合、更に書き込み終了スタンプが押されているかを確認する（Ｓ３０３）。書き込み開始スタンプと書き込み終了スタンプが共に押されている場合（すなわち図８におけるＰＳ＝‘００’の場合）は、正常となり、同じくＳ３０６へ移行する。一方、Ｓ３０１で書き込み開始スタンプが押されており、Ｓ３０３で書き込み終了スタンプが押されていない場合（Ｓ３０５）や、Ｓ３０１で書き込み開始スタンプが押されておらず、Ｓ３０２で書き込み終了スタンプが押されている場合（Ｓ３０４）はエラーとなる。
【００９０】
次いで、ＦＣＨＫＵは、Ｓ３０６において、消去開始スタンプが押されているかを確認する。消去開始スタンプが押されていない場合、消去終了スタンプが押されているかを確認する（Ｓ３０７）。消去開始スタンプが押されておらず、かつ消去終了スタンプが押されている場合（すなわち図８におけるＥＳ＝‘０１’又は‘０Ｂ’の場合）は、正常となり、Ｓ３１１へ移行する。一方、Ｓ３０６で消去開始スタンプが押されている場合（Ｓ３０８）や、Ｓ３０６で消去開始スタンプが押されておらず、Ｓ３０７で消去終了スタンプも押されていない場合（Ｓ３０９）は、エラーとなる。
【００９１】
続いて、ＦＣＨＫＵは、ＦＭＤ２内におけるアドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１ｂ］）ならびにアドレスが最も小さい消去スタンプ領域（例えば図７のＥＳ［１ｂ］）を読み出し、前述したＦＭＤ１のスタンプチェック（Ｓ３１０）と同様にＦＭＤ２のスタンプチェックを行う（Ｓ３１１）。更に、ＦＣＨＫＵは、ＦＭＤ３内におけるアドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１］）ならびにアドレスが最も小さい消去スタンプ領域（例えば図７のＥＳ［１］）を読み出し、前述したＦＭＤ１のスタンプチェック（Ｓ３１０）と同様にＦＭＤ３のスタンプチェックを行う（Ｓ３１２）。
【００９２】
次いで、ＦＣＨＫＵは、各ＦＭＤのスタンプ情報が同じであったかを確認する（Ｓ３１３）。同じの場合、正常となり、Ｓ３１５へ移行し、同じで無い場合にはエラーとなる（Ｓ３１４）。すなわち、図７の例では、ＤＴ［１ａ］とＤＴ［１ｂ］とＰＴ［１］を１個のセットとして書き込み動作または消去動作が行われる。このため、例えば、ＤＴ［１ａ］に対応するＰＳ［１ａ］が‘００’（ＰＳのみの判断では正常）であり、ＤＴ［１ｂ］に対応するＰＳ［１ｂ］が‘１１’（ＰＳのみの判断では正常）のような場合には、ＤＴ［１ａ］，ＤＴ［１ｂ］内のＤＴ［１ａ］のみに書き込みが行われことになり、何らかの異常が疑われる。そこで、Ｓ３１３によってこのような事態を異常と判断することで、データの信頼性を更に向上させることが可能になる。
【００９３】
続いて、ＦＣＨＫＵは、ＦＭＤ１〜ＦＭＤ３における書き込みスタンプ領域および消去スタンプ領域を全アドレスに渡ってチェックしたかを判別する（Ｓ３１５）。全アドレスをチェックした場合には正常終了となる（Ｓ３１６）。一方、全アドレスをチェックしていない場合には、次のアドレスに移行してＳ３１０の処理に戻る。例えば、前述した例では、アドレスが最も小さい書き込みスタンプ領域（例えば図７のＰＳ［１ａ］，ＰＳ［１ｂ］，ＰＳ［１］）および消去スタンプ領域（例えば図７のＥＳ［１ａ］，ＥＳ［１ｂ］，ＥＳ［１］）を対象としたため、今度はアドレスが次に小さい書き込みスタンプ領域（例えば図７のＰＳ［２ａ］，ＰＳ［２ｂ］，ＰＳ［２］）を対象とする。なお、消去スタンプ領域に関しても同様にして、例えば書き込みスタンプ領域を一定の数だけ確認する毎にアドレスを変更して確認を行う。具体的には、例えば、ＰＳ［９ａ］を対象とする際にＥＳ［２ａ］の確認を行う。
【００９４】
《フラッシュ復元ユニットの動作》
図９に示したフラッシュチェックユニットＦＣＨＫＵを用いたスタンプチェック（Ｓ３１０〜Ｓ３１２）によって、ＦＭＤ１〜ＦＭＤ３のいずれかに書き込み動作時または消去動作時の異常があった場合にはそのフラッシュメモリモジュールを特定することができる。この情報を受けて、図３のフラッシュ復元ユニットＦＲＥＵは、図３のフラッシュシーケンサＦＳＥＱを用いながら、異常と特定されたフラッシュメモリモジュールに対してデータの復元を実行する。
【００９５】
図１０（ａ）は、図３の半導体装置において、そのフラッシュ復元ユニットの動作例を示すフロー図であり、図１０（ｂ）は、図１０（ａ）の補足図である。図１０（ａ）のフローは、前述した図９のフラッシュチェックユニットＦＣＨＫＵの処理結果を受けて、例えば、電源投入時や、あるいは外部からの命令を受けた際などに行われる。例えば、図７のＦＭＤ１が異常と特定された場合を例とすると、フラッシュ復元ユニットＦＲＥＵは、まず、復元対象アドレスとして先頭アドレス（例えばＤＴ［１ａ］，ＤＴ［１ｂ］，ＰＴ［１］のアドレス）を設定する（Ｓ４０１）。
【００９６】
次いで、ＦＲＥＵは、復元対象アドレスの正常データ（ＤＴ［１ｂ］）とパリティデータ（ＰＴ［１］）を読み出し、異常と特定されたフラッシュメモリモジュール（ＦＭＤ１）の復元データ（正しいデータ）を図１０（ｂ）に示すような各ビット毎の偶数パリティの関係表に基づいて演算する（Ｓ４０２）。ここでは、ＦＭＤ１が異常な場合を例としているが、仮にＦＭＤ３（パリティデータ）が異常な場合であっても図１０（ｂ）の関係表に基づいて復元することができる。なお、データ領域（ＦＭＤ１，ＦＭＤ２）の修復のみを目的とするのであれば、パリティデータの復元は、必ずしも必要という訳ではない。ただし、ＦＭＤ３を破壊されたまま放置し、その状態で、ＦＭＤ１又はＦＭＤ２が破壊された場合には、データ領域（ＦＭＤ１，ＦＭＤ２）の修復が困難となり得るので、この観点からはパリティデータの復元を行う方が望ましい。
【００９７】
続いて、ＦＲＥＵは、図３のフラッシュシーケンサＦＳＥＱを用いて、異常と特定されたフラッシュメモリモジュール（ＦＭＤ１）における復元対象アドレス（ＤＴ［１ａ］）含む内部消去単位を消去し、Ｓ４０２で演算した復元データを復元対象アドレスに書き込む（Ｓ４０３）。次いで、ＦＲＥＵは、復元対象アドレスとして次のアドレス（例えばＤＴ［２ａ］，ＤＴ［２ｂ］，ＰＴ［２］のアドレス）を設定し（Ｓ４０４）、その結果、最終アドレスを超えていれば終了し、最終アドレス以下であればＳ４０２に戻って同様の処理を繰り返す（Ｓ４０５）。これによって、異常と特定されたフラッシュメモリモジュール（ＦＭＤ１）の全領域が復元される。なお、Ｓ４０３における「消去」は、図７から判るように、実際には復元対象アドレスを一定の数だけ推移させる毎に行われる。
【００９８】
《半導体装置の適用例》
図１１は、図３の半導体装置を適用した携帯電話システムの構成例を示すブロック図である。図１１に示す携帯電話システムＲＦＳＹＳは、図３の半導体装置（マイクロコンピュータ）ＭＣＵに加えて、ドライバ回路ＤＶ１，ＤＶ２、ディスプレイＤＳＰＹ、スピーカＳＰＫ、変復調回路ＭＯＤ、キーパッドＫＰＡＤ、インタフェース回路ＩＦ１，ＩＦ２、外部メモリＯＭＥＭ、ストレージＳＴＧ等を備えている。ＫＰＡＤは、ユーザからの入力情報を受け、当該情報をＩＦ１を介してＭＣＵに出力する。ＭＯＤは、ＭＣＵからのベースバンド信号をＲＦ信号に変調してアンテナＡＮＴに送信し、またＡＮＴが受信したＲＦ信号をベースバンド信号に復調してＭＣＵに出力する。
【００９９】
ＤＶ１は、ＭＣＵからの画像情報に基づいてＤＳＰＹに所定の表示を行わせる。ＤＶ２は、ＭＣＵからの音声情報に基づいてＳＰＫに所定の音声を発生される。ＯＭＥＭはＭＣＵの処理過程で適宜使用され、ＳＴＧには、ＭＣＵを介して入力された例えば画像データや音声データ等が保存される。ＩＦ２は、外部カードＣＤ等とＭＣＵとの通信を制御する。なお、ＭＣＵとの間の各入出力は、図３の外部入出力ポートＰＯＲＴ１，ＰＯＲＴ２を介して行われたり、場合によってはＭＣＵに備わっている専用端子を介して行われる。また、このような各ブロックの動作は、バッテリＢＡＴから電源ユニットＰＷＵを介して供給される電源を用いて行われる。
【０１００】
近年、このような携帯電話システムでは、多機能化が進み、これに応じて配線基板上に数多くの部品が搭載されている。ここで、各部品がある瞬間に同時に動作すると、ＢＡＴの電流供給能力や配線基板上の電源配線パターン等に応じて電源の瞬停等が生じる場合がある。一方、ＭＣＵ内のフラッシュメモリモジュール内には、例えば、重要な個人情報や、あるいは携帯電話用のコード等が格納される場合があり、このようなデータが電源の瞬停等で破壊されると重大な不都合が生じる場合がある。そこで、前述したような半導体装置を用いると、このような破壊が生じた場合でも、例えば携帯電話システムの電源投入時等でデータを修復することが可能になる。また、ここでは、携帯電話システムを例としたが、勿論、それ異常に信頼性（安全性）が求められる分野（例えば自動車、鉄道、航空機分野等）のシステムに適用することも有益である。
【０１０１】
以上、本実施の形態２の半導体装置を用いることで、代表的には、フラッシュメモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。
【０１０２】
（実施の形態３）
《半導体装置の全体構成（変形例）》
図１２は、本発明の実施の形態３による半導体装置において、その全体構成の一例を示すブロック図である。図１２に示す半導体装置（マイクロコンピュータ）ＭＣＵは、前述した図３の構成例と比較して、フラッシュ復元ユニットＦＲＥＵが削除された構成となっている。これ以外の部分に関しては図３と同様であるため、詳細な説明は省略する。ＦＲＥＵは、図１０から判るように、比較的長い処理時間を要する恐れがある。したがって、ＦＲＥＵを回路として備えずに、ユーザの選択に応じて、別途図３のＣＰＵの復元プログラム等を介して手動でデータ復元を行う方が効率的な場合も有り得る。
【０１０３】
図１３は、図１２の半導体装置において、そのフラッシュメモリモジュールのデータ復元を手動で行う場合の手順を示すフロー図である。図１３では、まず、ＣＰＵ等が、メモリチェックユニットＦＣＨＫＵに対して、異常と特定されたフラッシュメモリモジュールＦＭＤが存在するか否かの問い合わせを行う（Ｓ５０１）。異常なＦＭＤが存在しなければ、処理は終了となる。一方、異常なＦＭＤが存在する場合、そのＦＭＤの番号（例えばＦＭＤ１）をＦＣＨＫＵから取得する（Ｓ５０２）。続いて、ＣＰＵ等は、正常なＦＭＤ（例えばＦＭＤ２，ＦＭＤ３）に対して、ＦＭＤの単位で各データ領域（各パリティ領域）のデータを一括して読み出し（Ｓ５０３）、当該読み出したデータから前述した図１０（ｂ）の関係表を用いて異常なＦＭＤにおける正しいデータ（復元データ）を一括して算出する（Ｓ５０４）。
【０１０４】
ここで、Ｓ５０３，Ｓ５０４の処理は、例えば図３のＲＡＭをワーク領域として用いながら行われ、復元データはＦＭＤの単位で一括してＲＡＭに保管される。一方、前述した図１０のＦＲＥＵによる処理は、ＦＲＥＵ内等に例えば数バイト程度のメモリを備えることを前提として各データ領域の単位で行われ、各データ領域単位の復元データが当該メモリに保管される。この前提の場合、ＦＭＤ全体の復元データを算出するのに要する時間は、図３の高速バスＨＢＳやＲＡＭを利用することが可能な図１３の場合の方が、図１０の場合よりも短くなる。なお、ＦＲＥＵ内のメモリ容量を増加させることも可能であるが、この場合、半導体装置の面積（コスト）の増大を招き、また、ＦＲＥＵがＨＢＳを介してＲＡＭをアクセスできるように構成することも可能であるが、この場合も、当該アクセス制御に伴うＦＲＥＵの面積増大や、ＨＢＳの効率低下等が懸念される。
【０１０５】
Ｓ５０４の処理に続いて、ＣＰＵ等は、図３のフラッシュシーケンサＦＳＥＱを介して、復元が必要なＦＭＤ（例えばＦＭＤ１）のデータを一括して消去し（Ｓ５０５）、当該ＦＭＤに対して、ＲＡＭ上に保管されている復元データを一括して書き込む（Ｓ５０６）。この際には、前述した各スタンプも書き込まれる。また、この書き込みの際には、例えば、図３のＤＭＡＣを利用することも可能である。
【０１０６】
以上、本実施の形態３の半導体装置を用いることで、代表的には、フラッシュメモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。更に、実施の形態２の場合と比較して、データの復元を効率的に行える場合がある。なお、ここでは、フラッシュ復元ユニットＦＲＥＵの削除を行ったが、場合によって加えてメモリチェックユニットＦＣＨＫＵも削除し、ＦＲＥＵの場合と同様にしてＦＣＨＫＵの機能をＣＰＵ等に持たせることも可能である。ただし、ＣＰＵの起動や動作自体に必要なデータがＦＭＤに保管されているような場合には、ＣＰＵを用いた復元動作が困難となる場合も考えられ、また、一般的にＣＰＵの負荷はできるだけ低い方が望ましいため、このような観点からは図３のような構成例が望ましい。
【０１０７】
（実施の形態４）
《不揮発性メモリユニットの概略構成（変形例）》
図１４は、本発明の実施の形態４による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。図１４に示す不揮発性メモリユニットＭＥＭＵ２は、図１の構成例と比較して、パリティデータが各不揮発性メモリモジュール（例えばフラッシュメモリモジュール等）ＦＭＤ１〜ＦＭＤ３毎に分散して書き込まれる点が異なっている。これ以外の部分に関しては、図１の場合と同様であるため、詳細な説明は省略する。
【０１０８】
図１４の例では、ＦＭＤ１のデータ領域ＤＴ［１ａ］とＦＭＤ２のデータ領域ＤＴ［１ｂ］に対応してＦＭＤ３のデータ領域（パリティ領域）ＰＴ［１］にパリティデータが書き込まれ、ＦＭＤ１のデータ領域ＤＴ［２ａ］とＦＭＤ３のデータ領域ＤＴ［２ｂ］に対応してＦＭＤ２のデータ領域（パリティ領域）ＰＴ［２］にパリティデータが書き込まれる。以降、図示は省略するが、同様にして、３番目のデータ領域に対応してＦＭＤ１にパリティデータが書き込まれ、４番目のデータ領域に対応してＦＭＤ３にパリティデータが書き込まれる。すなわち、不揮発性メモリモジュールの数をＪとすると、各不揮発性メモリモジュールではＪ個のデータ領域の内の１個にパリティデータが格納されることになる。
【０１０９】
このような構成例を用いると、例えば、図１０でも述べたように、パリティデータの復元は行わず、データ領域の修復のみを目的とする場合、その復元に要する時間を短縮することが可能になる。すなわち、例えば図１においてＦＭＤ１が破壊された場合、Ｎ個のデータ領域ＤＴ［１ａ］〜ＤＴ［Ｎａ］を復元する必要があるが、図１４においてＦＭＤ１が破壊された場合、１／３の割合でパリティデータが含まれているため、（２／３）×Ｎ個のデータ領域を復元すればよい。これによって、復元に要する時間を図１の場合と比較して約２／３に短縮することが可能になる。
【０１１０】
以上、本実施の形態４の半導体装置を用いることで、代表的には、不揮発性メモリモジュールを備えた半導体装置（または記憶装置）において、データの信頼性の向上が実現可能になる。さらに、実施の形態１の場合と比較して、データの復元に要する時間を短縮できる場合がある。
【０１１１】
（実施の形態５）
《不揮発性メモリユニットの概略構成（変形例）》
図１５は、本発明の実施の形態５による半導体装置（記憶装置）において、それに含まれる不揮発性メモリユニットの構成例を示す概略図である。図１５に示す不揮発性メモリユニットＭＥＭＵ３は、図１の構成例と比較して、外部データの書き込み単位が異なっている。これ以外の部分に関しては、図１の場合と同様であるため、詳細な説明は省略する。図１では、外部書き込みデータが分割されて２個のフラッシュメモリモジュールに書き込まれる例を示したが、図１５では、外部書き込みデータが１個のフラッシュメモリモジュールに書き込まれている。
【０１１２】
ここで、例えば、複数の外部書き込みデータがシリアルに入力されてくるような場合に、この各外部書き込みデータが、ＦＭＤ１のデータ領域ＤＴ［１］→ＦＭＤ２のデータ領域ＤＴ［２］→ＦＭＤ１のデータ領域ＤＴ［３］→ＦＭＤ２のデータ領域ＤＴ［４］，…といったように、ＦＭＤ１，ＦＭＤ２に対して交互に書き込まれる。また、例えば、ＤＴ［２］へ書き込みを行った後、ＤＴ［３］への書き込みを行う前に、ＦＭＤ３のデータ領域（パリティ領域）ＰＴ［１，２］に対してＤＴ［１］のデータとＤＴ［２］のデータのパリティデータを書き込む。
【０１１３】
このような構成例を用いると、パリティデータを生成する上で外部書き込みデータのデータフローに制限が加わる恐れはあるが、実施の形態１の場合と同様に、データの信頼性の向上が実現可能になる。
【０１１４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、フラッシュメモリ等の不揮発性メモリを例として説明を行ったが、場合によっては、所謂ストレージと呼ばれる各種外部記憶装置等に対しても同様に適用可能である。
【符号の説明】
【０１１５】
ＡＮＴ  アンテナ
ＢＡＴ  バッテリ
ＢＬ  ビット線
ＢＳＥＬ  サブビット線選択回路
ＢＳＩＦ  バスインタフェース回路
ＣＤ  外部カード
ＣＤＥＣ  列デコード回路
ＣＧ  コントロールゲート
ＣＰＵ  中央処理ユニット
ＤＩ  データ入力信号
ＤＭＡＣ  ダイレクトメモリアクセスコントローラ
ＤＯ  データ出力信号
ＤＳＰＹ  ディスプレイ
ＤＴ  データ領域
ＤＶ  ドライバ回路
Ｄｉｎ，Ｄｏｕｔ，ＸＴＡＬ，ＥＸＴＡＬ，ＳＴＢＹ，ＲＥＳ、Ｖｃｃ，Ｖｓｓ  外部端子
ＥＳ  消去スタンプ領域
ＦＣＨＫＵ  フラッシュチェックユニット
ＦＭＤ  不揮発性メモリモジュール（フラッシュメモリモジュール）
ＦＭＤＵ  フラッシュメモリモジュールユニット
ＦＲＥＵ  フラッシュ復元ユニット
ＦＳＥＱ  フラッシュシーケンサ
ＨＢＳ  高速バス
ＩＦ  インタフェース回路
ＩＯＢＦ  入出力バッファ回路
ＫＰＡＤ  キーパッド
ＬＢＳ  低速バス
ＬＴ  ラッチ回路
ＭＣ  メモリセル
ＭＣＵ  マイクロコンピュータ
ＭＥＭＵ  不揮発性メモリユニット
ＭＧ  メモリゲート
ＭＧＬ  メモリゲート選択線
ＭＭＡＴ  メモリマット
ＭＯＤ  変復調回路
ＯＢＦ  出力バッファ回路
ＯＭＥＭ  外部メモリ
ＰＬＬ  クロック生成回路
ＰＯＲＴ  外部入出力ポート
ＰＳ  書き込みスタンプ領域
ＰＴ  データ領域（パリティ領域）
ＰＷＵ  電源ユニット
ＲＡＭ  ランダムアクセスメモリ
ＲＤＥＣ  行デコード回路
ＲＦＳＹＳ  携帯電話システム
ＲＭＢＬ  読み出し系メインビット線
ＲＳＥＬ  読み出し列選択回路
ＳＡＢＫ  センスアンプ回路ブロック
ＳＢＬ  サブビット線
ＳＬ  ソース線
ＳＰＫ  スピーカ
ＳＴＧ  ストレージ
ＴＭＲ  タイマ
ＶＧＥＮ  内部電源生成回路
ＶＲＦＹ  ベリファイ回路
ＶＳＡ  ベリファイ用センスアンプ回路
ＷＥＬＬ  ウェル領域
ＷＬ  ワード線
ＷＬＴ  書き込みデータラッチ回路
ＷＭＢＬ  書き込み系メインビット線
ＷＳＥＬ  書き込み列選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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