(57)【要約】      （修正有）【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。【選択図】図１
2013114729.tif 000002
【特許請求の範囲】
【請求項１】
第１配線に接続される第１端子と、第２配線に接続される第２端子と、第３配線に接続される第３端子と、を有する第１不揮発性メモリトランジスタと、
第４配線に接続される第４端子と、前記第２配線に接続される第５端子と、前記第３配線に接続される第６端子と、を有し、前記第１不揮発性メモリトランジスタと同じ導電型の第２不揮発性メモリトランジスタと、
前記第２配線にゲート電極が接続されたパストランジスタと、
を備え、
前記第１配線および前記第４配線が第１電源に接続され、前記第３配線が前記第１電源の電圧よりも高い電圧の第２電源に接続されるときに前記第１不揮発性メモリトランジスタの閾値電圧が増加し、前記第２不揮発性メモリトランジスタの閾値電圧が低下し、
前記第１配線および前記第４配線が前記第１電源に接続され、前記第３配線が前記第１電源の電圧よりも低い電圧の第３電源に接続されるときに前記第１不揮発性メモリトランジスタの閾値電圧が低下し、前記第２不揮発性メモリトランジスタの閾値電圧が増加すること、
を特徴とする不揮発性プログラマブルスイッチ。
【請求項２】
前記第１不揮発性メモリトランジスタは、半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記半導体領域上に、第１絶縁膜、第１電荷蓄積膜、前記第１絶縁膜よりも物理膜厚が厚い第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造を有し、前記第１ソース／ドレインの一方が前記第１端子であり、前記第１ソース／ドレインの他方が前記第２端子であり、前記第１ゲート電極が前記第３端子であり、
前記第２不揮発性メモリトランジスタは、前記半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記半導体領域上に、第３絶縁膜、第２電荷蓄積膜、前記第３絶縁膜よりも物理膜厚が薄い第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造を有し、前記第２ソース／ドレインの一方が前記第４端子であり、前記第２ソース／ドレインの他方が前記第５端子であり、前記第２ゲート電極が前記第６端子であること、
を特徴とする請求項１記載の不揮発性プログラマブルスイッチ。
【請求項３】
前記第１不揮発性メモリトランジスタは、半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記半導体領域上に、第１絶縁膜、第１電荷蓄積膜、前記第１絶縁膜よりも平均比誘電率が大きい第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造を有し、前記第１ソース／ドレインの一方が前記第１端子であり、前記第１ソース／ドレインの他方が前記第２端子であり、前記第１ゲート電極が前記第３端子であり、
前記第２不揮発性メモリトランジスタは、前記半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記半導体領域上に、第３絶縁膜、第２電荷蓄積膜、前記第３絶縁膜よりも平均比誘電率が小さい第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造を有し、前記第２ソース／ドレインの一方が前記第４端子であり、前記第２ソース／ドレインの他方が前記第５端子であり、前記第２ゲート電極が前記第６端子であること、
を特徴とする請求項１記載の不揮発性プログラマブルスイッチ。
【請求項４】
前記第２絶縁膜および前記第３絶縁膜は、第１材料層を、前記第１材料層よりも電子親和力の低い第２材料層で挟んだ積層構造を有していることを特徴とする請求項２または３に記載の不揮発性プログラマブルスイッチ。
【請求項５】
前記第１不揮発性メモリトランジスタは、半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記半導体領域上に、第１絶縁膜、第１電荷蓄積膜、第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造を有し、前記第１ソース／ドレインの一方が前記第１端子であり、前記第１ソース／ドレインの他方が前記第２端子であり、前記第１ゲート電極が前記第３端子であり、
前記第２不揮発性メモリトランジスタは、前記半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記半導体領域上に、第３絶縁膜、第２電荷蓄積膜、第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造を有し、前記第２ソース／ドレインの一方が前記第４端子であり、前記第２ソース／ドレインの他方が前記第５端子であり、前記第２ゲート電極が前記第６端子であり、
前記第１不揮発性メモリトランジスタにおいて第１電荷蓄積膜に対する第２絶縁膜を挟んで対向する第１ゲート電極の対向面積が、第２不揮発性メモリトランジスタにおいて第２電荷蓄積膜に対する第２絶縁膜を挟んで対向する第２ゲート電極の対向面積よりも大きいこと、
を特徴とする請求項１記載の不揮発性プログラマブルスイッチ。
【請求項６】
前記第２絶縁膜は前記第１電荷蓄積膜の上面および一部の側面を覆い、前記第１ゲート電極は前記第２絶縁膜の上面および側面を覆うことを特徴とする請求項５記載の不揮発性プログラマブルスイッチ。
【請求項７】
第１半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記第１半導体領域上に、第１絶縁膜、第１電荷蓄積膜、前記第１絶縁膜よりも物理膜厚が厚い第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造と、を有し、前記第１ソース／ドレインの一方が第１配線に接続され、前記第１ソース／ドレインの他方が第２配線に接続され、前記第１ゲート電極が第３配線に接続される第１不揮発性メモリトランジスタと、
前記第１半導体領域と導電型が異なる第２半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記第２半導体領域上に、第３絶縁膜、第２電荷蓄積膜、前記第３絶縁膜よりも物理膜厚が厚い第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造と、を有し、前記第２ソース／ドレインの一方が第４配線に接続され、前記第２ソース／ドレインの他方が前記第２配線に接続され、前記第２ゲート電極が前記第３配線に接続される第２不揮発性メモリトランジスタと、
前記第２配線にゲート電極が接続されたパストランジスタと、
を備えていることを特徴とする不揮発性プログラマブルスイッチ。
【請求項８】
第１半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記第１半導体領域上に、第１絶縁膜、第１電荷蓄積膜、前記第１絶縁膜よりも平均比誘電率が大きい第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造と、を有し、前記第１ソース／ドレインの一方が第１配線に接続され、前記第１ソース／ドレインの他方が第２配線に接続され、前記第１ゲート電極が第３配線に接続される第１不揮発性メモリトランジスタと、
前記第１半導体領域と導電型が異なる第２半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記第２半導体領域上に、第３絶縁膜、第２電荷蓄積膜、前記第３絶縁膜よりも平均比誘電率が大きい第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造と、を有し、前記第２ソース／ドレインの一方が第４配線に接続され、前記第２ソース／ドレインの他方が前記第２配線に接続され、前記第２ゲート電極が前記第３配線に接続される第２不揮発性メモリトランジスタと、
前記第２配線にゲート電極が接続されたパストランジスタと、
を備えていることを特徴とする不揮発性プログラマブルスイッチ。
【請求項９】
第１半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記第１半導体領域上に、第１絶縁膜、第１電荷蓄積膜、前記第１絶縁膜よりも物理膜厚が薄い第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造と、を有し、前記第１ソース／ドレインの一方が第１配線に接続され、前記第１ソース／ドレインの他方が第２配線に接続され、前記第１ゲート電極が第３配線に接続される第１不揮発性メモリトランジスタと、
前記第１半導体領域と導電型が異なる第２半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記第２半導体領域上に、第３絶縁膜、第２電荷蓄積膜、前記第３絶縁膜よりも物理膜厚が薄い第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造と、を有し、前記第２ソース／ドレインの一方が第４配線に接続され、前記第２ソース／ドレインの他方が前記第２配線に接続され、前記第２ゲート電極が前記第３配線に接続される第２不揮発性メモリトランジスタと、
前記第２配線にゲート電極が接続されたパストランジスタと、
を備えていることを特徴とする不揮発性プログラマブルスイッチ。
【請求項１０】
第１半導体領域に離間して形成された第１ソース／ドレインと、前記第１ソース／ドレイン間の前記第１半導体領域上に、第１絶縁膜、第１電荷蓄積膜、前記第１絶縁膜よりも平均比誘電率が小さい第２絶縁膜、および第１ゲート電極がこの順序で積層された第１ゲート構造と、を有し、前記第１ソース／ドレインの一方が第１配線に接続され、前記第１ソース／ドレインの他方が第２配線に接続され、前記第１ゲート電極が第３配線に接続される第１不揮発性メモリトランジスタと、
前記第１半導体領域と導電型が異なる第２半導体領域に離間して形成された第２ソース／ドレインと、前記第２ソース／ドレイン間の前記第２半導体領域上に、第３絶縁膜、第２電荷蓄積膜、前記第３絶縁膜よりも平均比誘電率が小さい第４絶縁膜、および第２ゲート電極がこの順序で積層された第２ゲート構造と、を有し、前記第２ソース／ドレインの一方が第４配線に接続され、前記第２ソース／ドレインの他方が前記第２配線に接続され、前記第２ゲート電極が前記第３配線に接続される第２不揮発性メモリトランジスタと、
前記第２配線にゲート電極が接続されたパストランジスタと、
を備えていることを特徴とする不揮発性プログラマブルスイッチ。
【請求項１１】
前記第１および第２電荷蓄積膜はトラップ絶縁膜であり、前記第１および第２電荷蓄積膜は接続されていることを特徴とする請求項７乃至１０のいずれかに記載の不揮発性プログラマブルスイッチ。
【請求項１２】
前記第１配線および前記第４配線が第１電源に接続され、前記第３配線が前記第１電源の電圧よりも高い電圧の第２電源に接続されるときに前記第１不揮発性メモリトランジスタの閾値電圧が増加し、前記第２不揮発性メモリトランジスタの閾値電圧が低下し、
前記第１配線および前記第４配線が前記第１電源に接続され、前記第３配線が前記第１電源の電圧よりも低い電圧の第３電源に接続されるときに前記第１不揮発性メモリトランジスタの閾値電圧が低下し、前記第２不揮発性メモリトランジスタの閾値電圧が増加すること、
を特徴とする請求項７乃至１１のいずれかに記載の不揮発性プログラマブルスイッチ。
【請求項１３】
前記第１配線および前記第４配線が前記第１電源の電圧よりも大きい電圧の前記第４電源に接続されているときに、前記第３配線が前記第２電源または第３電源に接続されても、前記第１および第２不揮発性メモリトランジスタの閾値電圧は変化しないことを特徴とする請求項１乃至１２のいずれかに記載の不揮発性プログラマブルスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性プログラマブルスイッチに関する。
【背景技術】
【０００２】
一般に、プログラマブルスイッチは、スイッチとして機能するパストランジスタのゲートにメモリを接続して、メモリの保持データに応じてパストランジスタのオン／オフ状態を切り換え制御するものである。典型的なＦＰＧＡ（Field Programmable Gate Array）は複数のロジック素子と、プログラマブルスイッチのアレーとで構成されている。各プログラマブルスイッチはロジック素子を選択的に接続する役割を担う。
【０００３】
不揮発性プログラマブルスイッチを、２つの不揮発性メモリトランジスタと、１つのパストランジスタとで構成する方式が知られている。この方式においては、不揮発性メモリトランジスタとしては、例えばフローティングゲート型の不揮発性メモリトランジスタが用いられる。２つの不揮発性メモリトランジスタのいずれかを介して、パストランジスタのゲートには電源電圧もしくは０Ｖが入力される。不揮発性メモリトランジスタの書込を、ＦＮ（Fowler-Nordheim）トンネル電流書込方式（以下、ＦＮ方式ともいう）で行う場合は、二つの不揮発性メモリトランジスタの内の一方を選択して書き込む、選択書込が行われる。このため、二つの不揮発性メモリトランジスタのそれぞれのゲートは異なるワードラインに接続する必要がある。
【０００４】
また、プログラマブルロジックスイッチを、２つの不揮発性メモリトランジスタと、１つのパストランジスタと、１つのアクセストランジスタとで構成する他の方式が知られている。不揮発性メモリトランジスタとしては、例えばフローティングゲート型メモリトランジスタが用いられる。２つの不揮発性メモリトランジスタのいずれかを介して、パストランジスタのゲートには電源電圧もしくは０Ｖが入力される。この他の方式においては、２つの不揮発性メモリトランジスタのゲートは共通のワードラインに接続され、選択書込は、チャネルホットエレクトロン書込方式（以下、ＣＨＥ方式ともいう）で行う。
【０００５】
書込可能なメモリトランジスタの限界サイズは、一般にＦＮ方式の場合の方がＣＨＥ方式の場合よりも小さい。ＣＨＥ方式は、ソース／ドレイン間の電位差によって発生した熱電子を、ゲートに印加した電圧によって電荷蓄積膜に注入する。一般に、熱電子の注入効率はトランジスタのゲート長が１００ｎｍ以下の領域ではゲート長が短くなるほど低下する。
【０００６】
プログラマブルスイッチのセル面積は、セル当たりのワードライン数の少ない方が、またメモリトランジスタの寸法の小さい方が、小さくなる。セル面積が小さい方が、同一チップ面積でより多くの回路要素を搭載でき高性能なＦＰＧＡを実現できる。または、同一数の回路要素をより小さいチップ面積に搭載できチップ当たりコストを低減できる。
【０００７】
従って、より小さい面積を有する不揮発性プログラマブルスイッチを実現するためには、ＦＮ方式が適応可能で且つセルあたりのワード線が1本のセル構造が望まれる。しかし、その方法については現在知られていない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５８１２４５０号明細書
【特許文献２】米国特許第６００２６１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【課題を解決するための手段】
【００１０】
本実施形態による不揮発性プログラマブルスイッチは、第１配線に接続される第１端子と、第２配線に接続される第２端子と、第３配線に接続される第３端子と、を有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と、前記第２配線に接続される第５端子と、前記第３配線に接続される第６端子と、を有し、前記第１不揮発性メモリトランジスタと同じ導電型の第２不揮発性メモリトランジスタと、前記第２配線にゲート電極が接続されたパストランジスタと、を備え、前記第１配線および前記第４配線が第１電源に接続され、前記第３配線が前記第１電源の電圧よりも高い電圧の第２電源に接続されるときに前記第１不揮発性メモリトランジスタの閾値電圧が増加し、前記第２不揮発性メモリトランジスタの閾値電圧が低下し、前記第１配線および前記第４配線が前記第１電源に接続され、前記第３配線が前記第１電源の電圧よりも低い電圧の第３電源に接続されるときに前記第１不揮発性メモリトランジスタの閾値電圧が低下し、前記第２不揮発性メモリトランジスタの閾値電圧が増加すること、を特徴とする。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態によるセルを示す回路図。
【図２】図２（ａ）、２（ｂ）は、第１実施形態によるセルの動作を説明する回路図。
【図３】図３（ａ）、３（ｂ）は、第１メモリトランジスタの第１具体例を示す図。
【図４】図４（ａ）、４（ｂ）は、第１メモリトランジスタの書込電圧を示す図。
【図５】第１メモリトランジスタのＩｄ−Ｖｇｓ特性を示す図。
【図６】図６（ａ）、６（ｂ）は、第２メモリトランジスタの第１具体例を示す図。
【図７】図７（ａ）、７（ｂ）は、第２メモリトランジスタの書込電圧を示す図。
【図８】第２メモリトランジスタのＩｄ−Ｖｇｓ特性を示す図。
【図９】第１実施形態によるセルの第１具体例を示す回路図。
【図１０】第２実施形態によるＭＵＸを示す回路図。
【図１１】第２実施形態のＭＵＸの動作を説明する図。
【図１２】第２実施形態のＭＵＸの動作を説明する図。
【図１３】第２実施形態のＭＵＸの動作を説明する図。
【図１４】第３実施形態によるセルを示す回路図。
【図１５】図１５（ａ）、１５（ｂ）は、ｐチャネルメモリトランジスタを示す図。
【図１６】図１６（ａ）、１６（ｂ）は、ｐチャネルメモリトランジスタの書込電圧を示す図。
【図１７】ｐチャネルメモリトランジスタのＩｄ−Ｖｇｓ特性を示す図。
【図１８】第３実施形態の第１変形例によるセルを示す回路図。
【図１９】第４実施形態によるセルを示す回路図。
【図２０】図２０（ａ）、２０（ｂ）は、ｐチャネルメモリトランジスタを示す図。
【図２１】図２１（ａ）、２１（ｂ）は、ｐチャネルメモリトランジスタの書込電圧を示す図。
【図２２】図２２は、ｐチャネルメモリトランジスタのＩｄ−Ｖｇｓ特性を示す図。
【図２３】第４実施形態の第１変形例によるセルを示す回路図。
【図２４】第５実施形態によるセルを示す回路図。
【図２５】図２５（ａ）、２５（ｂ）は、ｎチャネルメモリトランジスタを示す断面図。
【図２６】図２６（ａ）、２６（ｂ）は、ｎチャネルメモリトランジスタを示す断面図。
【図２７】図２７（ａ）、２７（ｂ）は、ｎチャネルメモリトランジスタの書込電圧を示す図。
【図２８】ｎチャネルメモリトランジスタのＩｄ−Ｖｇｓ特性を示す図。
【図２９】図２９（ａ）、２９（ｂ）は、ｎチャネルメモリトランジスタの書込電圧を示す図。
【図３０】ｎチャネルメモリトランジスタのＩｄ−Ｖｇｓ特性を示す図。
【図３１】第５実施形態に係るメモリトランジスタの形成方法を示す断面図。
【図３２】図３２（ａ）、３２（ｂ）は、第５実施形態に係るメモリトランジスタの形成方法を示す断面図。
【図３３】図３３（ａ）、３３（ｂ）は、第５実施形態に係るメモリトランジスタの形成方法を示す断面図。
【図３４】図３４（ａ）、３４（ｂ）は、第５実施形態に係るメモリトランジスタの形成方法を示す断面図。
【図３５】図３５（ａ）、３５（ｂ）は、第５実施形態に係るメモリトランジスタの形成方法を示す断面図。
【図３６】図３６（ａ）、３６（ｂ）は、第５実施形態に係るメモリトランジスタの形成方法の他の例を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、実施形態を説明する。
【００１３】
（第１実施形態）
図１に第１実施形態による不揮発性プログラマブルスイッチを示す。この不揮発性プログラマブルスイッチ４は、第１および第２不揮発性メモリトランジスタ（以下、メモリトランジスタともいう）１０Ａ、１０Ｂと、パストランジスタ２０と、配線３０と、を備え、一つのセルを構成する。不揮発性プログラマブルスイッチ４を以下、スイッチ４またはセル４ともいう。
【００１４】
第１メモリトランジスタ１０Ａは、配線ＢＬ１に接続される第１端子１１ａと、配線３０に接続される第２端子１２ａと、配線ＷＬに接続される第３端子１３ａと、を備えている。第１メモリトランジスタ１０Ａにおいては、例えば第１端子１１ａがソース／ドレインの一方であり、第２端子１２ａがソース／ドレインの他方であり、第３端子１３ａがゲートである。また、同様に、第２メモリトランジスタ１０Ｂは、配線ＢＬ２に接続される第１端子１１ｂと、配線３０に接続される第２端子１２ｂと、配線ＷＬに接続される第３端子１３ｂと、を備えている。第２メモリトランジスタ１０Ｂにおいては、例えば第１端子１１ｂがソース／ドレインの一方であり、第２端子１２ｂがソース／ドレインの他方であり、第３端子１３ｂがゲート電極である。
【００１５】
パストランジスタ２０は、ゲート電極が配線３０に接続され、ソース／ドレインがそれぞれ外部の配線に接続される。
【００１６】
したがって、第１および第２メモリトランジスタ１０Ａ、１０Ｂは、第３端子１３ａ、１３ｂが同じ配線ＷＬに接続され、第２端子１２ａ、１２ｂが配線３０を介してパストランジスタ２０のゲート電極に接続される。
【００１７】
そしてこのように構成されたスイッチ４においては、配線ＷＬに第１書込電圧Ｖｐｒｇ１を印加したときには、第１メモリトランジスタ１０Ａの閾値電圧（単に、閾値ともいう）Ｖｔｈの絶対値が増加し、第２メモリトランジスタ１０Ｂの閾値電圧Ｖｔｈの絶対値が減少する（図２（ａ）参照）。また、配線ＷＬに第１書込電圧Ｖｐｒｇ１よりも低い第２書込電圧Ｖｐｒｇ２（＜Ｖｐｒｇ１）を印加したときには、第１メモリトランジスタ１０Ａの閾値電圧Ｖｔｈの絶対値が減少し、第２メモリトランジスタ１０Ｂの閾値電圧Ｖｔｈの絶対値が増加する（図２（ｂ）参照）。
【００１８】
次に、第１メモリトランジスタ１０Ａの第１具体例の構成を図３（ａ）に示す。図３（ａ）に示すように、この第１具体例のメモリトランジスタ１０ａは、ｐ型半導体領域（例えばｐウェル）１０１ａに形成されたｎチャネルトランジスタであって、ｐウェル１０１ａに離間して形成されたｎ型のソース／ドレイン１０２ａと、ソース／ドレイン１０２ａ間のｐウェル１０１ａの領域（チャネル）上に形成されたゲート構造１１０ａとを備えている。なお、ｐ型半導体領域としてはｐウェルの他にｐ型半導体基板とすることができる。ゲート構造１１０ａは、絶縁膜（トンネル膜）１１１ａと、電荷蓄積膜１１２ａと、絶縁膜（ブロック膜）１１３ａと、ゲート電極１１４ａとがこの順序で積層された構造を有している。ソース／ドレイン１０２ａの一方が図１に示す配線ＢＬ１に接続され、他方が配線３０に接続される。また、ゲート電極１１４ａが配線ＷＬに接続される。そして、絶縁膜１１１ａの膜厚が絶縁膜１１３ａの膜厚よりも薄いか、もしくは絶縁膜１１１ａの平均比誘電率が絶縁膜１１３ａの平均比誘電率よりも小さくなるように構成されている。ここで、絶縁膜の平均比誘電率εaveは、絶縁膜がｎ（≧１）個の層から構成され、ｉ（ｎ≧ｉ≧１）番目の層の物理層厚をＴｉ、比誘電率をεｉとしたとき、以下の式で表される。
【数１】
2013114729.tif 000003
また、この第１具体例のメモリトランジスタ１０ａは、本明細書では、図３（ｂ）に示す記号で表す。
【００１９】
第１具体例のメモリトランジスタ１０ａでは例えば、絶縁膜１１１ａはＳｉＯ２（２．５ｎｍ）／ＳｉＮ（１ｎｍ）／ＳｉＯ２（２．５ｎｍ）の積層構造とし、電荷蓄積膜１１２ａはＳｉＮ（５ｎｍ）とし、絶縁膜１１３ａはＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造とする。ここで記号「Ａ／Ｂ」はＡが上層でＢが下層であることを意味し、括弧内の数値は層厚を示す。したがって、絶縁膜１１１ａの膜厚は６ｎｍとなり、絶縁膜１１３ａの膜厚は１０．５ｎｍとなり、絶縁膜１１１ａの膜厚は絶縁膜１１３ａの膜厚よりも薄い。また、ＳｉＯ２の比誘電率が３．９で、ＳｉＮの比誘電率が８であるので、絶縁膜１１１ａの平均比誘電率は４．２６、絶縁膜１１３ａの平均比誘電率は４．７０となる。すなわち、絶縁膜１１１ａの平均比誘電率は絶縁膜１１３ａの平均比誘電率よりも小さい。
【００２０】
なお、絶縁膜１１１ａ、１１３ａ、電荷蓄積膜１１２ａ、およびゲート電極１１４ａの膜厚、材料および組成は、メモリトランジスタ１０ａから該当部分を、ＦＩＢ(Focused Ion Beam)を用いたピックアップ法で切り出し、その断面を高分解能透過電子顕微鏡（ＨＲＴＥＭ）で撮像するか、若しくはエネルギー分散型Ｘ線分析(ＥＤＸ(Energy Dispersive X-ray Analysis))、若しくは電子エネルギー損失分光法(ＥＥＬＳ(Electron Energy-Loss Spectroscopy))で分析すれば、明らかにすることができる。
【００２１】
図４（ａ）、４（ｂ）に、第１具体例の第１メモリトランジスタ１０ａの書込電圧を示す。第１具体例の第１メモリトランジスタ１０ａにおいて、例えば第１書込電圧Ｖｐｒｇ１を＋１８Ｖ、第２書込電圧Ｖｐｒｇ２を−１８Ｖとする。第１メモリトランジスタ１０ａにおいて、図４（ａ）に示すように、ソース／ドレイン１０２ａおよびｐウェル１０１ａに印加する電圧を０Ｖとし、ゲート電極に第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加した場合、チャネルの電子は絶縁膜１１１ａをトンネル現象（ＦＮトンネル電流）により通過し、電荷蓄積膜１１２ａに注入され、電荷蓄積膜１１２ａでトラップされ蓄積される。絶縁膜１１３ａの膜厚は絶縁膜１１１ａの膜厚よりも厚いので、電荷蓄積膜１１２ａからゲート電極１１４ａへの電子の流出量はチャネルから電荷蓄積膜１１３ａへの流入量よりも小さくなる。すなわち、電荷蓄積膜１１２ａにトラップされた電荷（電子）量が増大する。
【００２２】
また、絶縁膜１１３ａの平均比誘電率は絶縁膜１１１ａの平均比誘電率よりも大きいので、絶縁膜１１３ａに印加される電界は絶縁膜１１１ａに印加される電界よりも小さくなる。このため、電荷蓄積膜１１２ａからゲート電極１１４ａへの電子の流出量はチャネルから電荷蓄積膜１１２ａへの流入量よりも小さくなる。
【００２３】
第１具体例の第１メモリトランジスタ１０ａでは、絶縁膜１１３ａの膜厚は絶縁膜１１１ａの膜厚よりも厚く、且つ、絶縁膜１１３ａの平均比誘電率は絶縁膜１１１ａの平均比誘電率よりも大きいので、電荷蓄積膜１１２ａからゲート電極１１４ａへの電子の流出量はチャネルから電荷蓄積膜１１２ａへの流入量よりも大幅に小さくなる。
【００２４】
このようにして電荷蓄積膜１１２ａに蓄えられた負電荷（電子）はｎチャネルメモリトランジスタ１０ａの閾値電圧を上昇させ、高閾値となる。この高閾値は例えば４Ｖである。
【００２５】
次に、図４（ｂ）に示すように、第１メモリトランジスタ１０ａが高閾値状態であるときに、ソース／ドレイン１０２ａおよびｐウェル１０１ａに印加する電圧を０Ｖとし、ゲート電極１０４ａに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合、電荷蓄積膜１１２ａに蓄えられた電子は絶縁膜１１１ａをトンネル現象により通過しチャネルへ放出される。このとき、絶縁膜１１３ａの膜厚は絶縁膜１１１ａの膜厚よりも厚いので、ゲート電極１１４ａから電荷蓄積膜１１２ａへの電子の流入量は電荷蓄積膜１１２ａからチャネルへの電子の流出量よりも小さくなる。また、絶縁膜１１３ａの平均比誘電率は絶縁膜１１１ａの平均比誘電率よりも大きいので、絶縁膜１１３ａに印加される電界は絶縁膜１１１ａに印加される電界よりも小さくなる。このため、ゲート電極１１４ａから電荷蓄積膜１１２ａへの電子の流入量は電荷蓄積膜１１２ａからチャネルへの電子の流出量よりも小さくなる。
【００２６】
第１具体例の第１メモリトランジスタ１０ａでは、絶縁膜１１３ａの膜厚は絶縁膜１１１ａの膜厚よりも厚く、且つ絶縁膜１１３ａの平均比誘電率は絶縁膜１１１ａの平均比誘電率よりも大きいので、ゲート電極１１４ａから電荷蓄積膜１１２ａへの電子の流入量は電荷蓄積膜１１２ａからチャネルへの電子の流出量よりも大幅に小さくなる。
【００２７】
このように、電荷蓄積膜１１２ａに電荷が蓄えられている状態（高閾値状態）で、第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加することにより、電荷蓄積膜１１２ａは元の中性状態に戻るので閾値は元の低閾値に戻る。この低閾値は例えば０Ｖである。もし、電荷蓄積膜１１２ａに電荷が蓄えられていない状態（低閾値状態）で、第１メモリトランジスタ１０ａに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合は、電荷の移動は起こらず低閾値状態が保持される。
【００２８】
図５に、第１メモリトランジスタ１０ａが高閾値状態（例えばデータ“１”状態）と、低閾値状態（例えばデータ“０”状態）にある場合におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性をそれぞれ示す。なお、高閾値状態をデータ“０”状態に対応させ、低閾値状態をデータ“１”状態に対応させてもよい。
【００２９】
次に、第２メモリトランジスタ１０Ｂの第１具体例の構成を図６（ａ）に示す。図６（ａ）に示すように、この第１具体例のメモリトランジスタ１０ｂは、ｐ型半導体領域（例えばｐウェル）１０１ｂに形成されたｎチャネルトランジスタであって、ｐウェル１０１ｂに離間して形成されたｎ型のソース／ドレイン１０２ｂと、ソース／ドレイン１０２ｂ間のｐウェル１０１ｂの領域（チャネル）上に形成されたゲート構造１１０ｂとを備えている。なお、ｐ型半導体領域としては、ｐウェルの他にｐ型半導体基板とすることもできる。このゲート構造１１０ｂは、絶縁膜（ブロック膜）１１１ｂと、電荷蓄積膜１１２ｂと、絶縁膜（トンネル膜）１１３ｂと、ゲート電極１１４ｂとがこの順序で積層された構造を有している。ソース／ドレイン１０２ｂの一方が図１に示す配線ＢＬ２に接続され、他方が配線３０に接続される。また、ゲート電極１１４ｂが配線ＷＬに接続される。そして、絶縁膜１１１ｂの膜厚が絶縁膜１１３ｂの膜厚よりも厚いか、もしくは絶縁膜１１１ｂの平均比誘電率が絶縁膜１１３ｂの平均比誘電率よりも大きくなるように構成されている。
【００３０】
第１具体例の第２メモリトランジスタ１０ｂでは例えば、絶縁膜１１１ｂはＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造とし、電荷蓄積膜１１２ｂはＳｉＮ（５ｎｍ）とし、絶縁膜１１３ｂはＳｉＯ２（２．５ｎｍ）／ＳｉＮ（１ｎｍ）／ＳｉＯ２（２．５ｎｍ）の積層構造とする。したがって、絶縁膜１１１ｂの膜厚は１０．５ｎｍ、絶縁膜１１３ｂの膜厚は６ｎｍとなり、絶縁膜１１１ｂの膜厚は絶縁膜１１３ｂの膜厚よりも厚い。また、絶縁膜１１１ｂの平均比誘電率は４．７０、絶縁膜１１３ｂの平均比誘電率は４．２６となり、絶縁膜１１１ｂの平均比誘電率は絶縁膜１１３ｂの平均比誘電率よりも大きい。
【００３１】
図７（ａ）、７（ｂ）に、第１具体例の第２メモリトランジスタ１０ｂの書込電圧を示す。第１具体例の第２不揮発性メモリトランジスタ１０ｂにおいて、図７（ａ）に示すように、ソース／ドレイン１０２ｂおよびｐウェル１０１ｂに印加する電圧を０Ｖとし、ゲートに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合、ゲート電極１１４ｂの電子は絶縁膜１１３ｂをトンネル現象により通過し電荷蓄積膜１１２ｂに注入され、電荷蓄積膜１１２ｂで捕獲される。絶縁膜１１１ｂの膜厚は絶縁膜１１３ｂの膜厚よりも厚いので、電荷蓄積膜１１２ｂからチャネルへの電子の流出量はゲート電極１１４ｂから電荷蓄積膜１１２ｂへの電子の流入量よりも小さくなる。
【００３２】
また、絶縁膜１１１ｂの平均比誘電率は絶縁膜１１３ｂの平均比誘電率よりも大きいので、絶縁膜１１１ｂに印加される電界は絶縁膜１１３ｂに印加される電界よりも小さくなる。このため、電荷蓄積膜１１２ｂからチャネルへの電子の流出量はゲート電極１１４ｂから電荷蓄積膜１１２ｂへの流入量よりも小さくなる。
【００３３】
この第１具体例の第２メモリトランジスタ１０ｂでは、絶縁膜１１１ｂの膜厚は絶縁膜１１３ｂの膜厚よりも厚く、且つ、絶縁膜１１１ｂの平均比誘電率は絶縁膜１１３ｂの平均比誘電率よりも大きいので、電荷蓄積膜１１２ｂからチャネルへの電子の流出量はゲート電極１１４ｂから電荷蓄積膜１１２ｂへの電子の流入量よりも大幅に小さくなる。これにより、電荷蓄積膜１１２ｂに蓄えられた負電荷はｎチャネルトランジスタの閾値を上昇させる。この高閾値は例えば４Ｖである。
【００３４】
次に、第１具体例の第２メモリトランジスタ１０ｂが高閾値状態にあるときに、図７（ｂ）に示すように、ソース／ドレイン１０２ｂおよびｐウェル１０１ｂに印加する電圧を０Ｖとし、ゲート電極１０４ｂに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加した場合、電荷蓄積膜１１２ｂに蓄えられた負電荷（電子）は絶縁膜１１３ｂをトンネル現象により通過しゲート電極１１４ｂへ放出される。絶縁膜１１１ｂの膜厚は絶縁膜１１３ｂの膜厚よりも厚いので、チャネルから電荷蓄積膜１１２ｂへの電子の流入量は電荷蓄積膜１１２ｂからゲート電極１１４ｂへの電子の流出量よりも小さくなる。また、絶縁膜１１１ｂの平均比誘電率は絶縁膜１１３ｂの平均比誘電率よりも大きいので、絶縁膜１１１ｂに印加される電界は絶縁膜１１３ｂに印加される電界よりも小さくなる。このため、チャネルから電荷蓄積膜１１２ｂへの電子の流入量は電荷蓄積膜１１２ｂからゲート電極１１４ｂへの電子の流出量よりも小さくなる。
【００３５】
第１具体例の第２メモリトランジスタ１０ｂでは、絶縁膜１１１ｂの膜厚は絶縁膜１１３ｂの膜厚よりも厚く、且つ、絶縁膜１１１ｂの平均比誘電率は絶縁膜１１３ｂの平均比誘電率よりも大きいので、チャネルから電荷蓄積膜１１２ｂへの電子の流入量は電荷蓄積膜１１２ｂからゲート電極１１４ｂへの電子の流出量よりも大幅に小さくなる。これにより、電荷蓄積膜１１２ｂは元の中性状態に戻るので閾値は元の低閾値に戻る。この低閾値は例えば０Ｖである。もし、電荷蓄積膜１１２ｂに電荷が蓄えられていない状態（低閾値状態）で、第２メモリトランジスタ１０ｂに第１書込電圧Ｖｐｒｇ１を印加した場合は、電荷の移動は起こらず低閾値状態が保持される。
【００３６】
図８に、第１具体例の第２メモリトランジスタ１０ｂが高閾値状態（例えばデータ“１”状態）と、低閾値状態（例えばデータ“０”状態）にある場合におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性をそれぞれ示す。
【００３７】
なお、第１具体例の第１および第２メモリトランジスタは、電荷蓄積膜１１２ａ、１１２ｂが電荷をトラップするトラップ絶縁膜であるＭＯＮＯＳ(Metal-Oxide-Nitride- Oxide-Semiconductor)型不揮発性メモリトランジスタであった。このトラップ絶縁膜の代わりに、ポリシリコン、もしくはｎ型不純物がドープされたポリシリコン、もしくはｐ型不純物がドープされたポリシリコンを用いても良い。この場合、第１および第２メモリトランジスタは、フローティングゲート型（ＦＧ型）の不揮発性メモリトランジスタとなる。また、電荷蓄積膜１１２ａ、１１２ｂは、ポリシリコンとＳｉＮ膜との積層構造であっても良い。更に、電荷蓄積膜１１２ａ、１１２ｂは、メタルもしくは半導体からなる微粒子（ドット）を含有する層を有していても良い。
【００３８】
また、第１具体例の第１および第２メモリトランジスタにおいては、絶縁膜１１３ａおよび絶縁膜１１１ｂは、ＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造を有していた。この積層構造の代わりに、比誘電率の高い材料で構成しても良い。この比誘電率の高い材料としては、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯなどを使用できる。
【００３９】
また、第１具体例の第１および第２メモリトランジスタ１０ａ、１０ｂにおいては、絶縁膜１１３ａおよび絶縁膜１１１ｂは電子の通過をブロックする性能（ブロック性能）が重要である。電子親和力をχとする。電子親和力χが低い絶縁材料の方がブロック性能は高くなる。低χ材料層／高χ材料層／低χ材料層の積層構造とすれば帯電効果によりブロック性能を向上できる。ここで帯電効果とは、（１）イニシャルの書込時に低χ材料層に挟まれた高χ材料層に電子がトラップされ、高χ材料層が負に帯電する、（２）負の帯電により高χ材料層の実効χが低下し、ブロック性能が高まる、という効果を言う。多くの場合、材料の比誘電率εとχは比例する傾向にある。したがって、高χ材料は高ε材料であり、低χ材料は低ε材料となる。そして、高χ材料層（高ε材料層）を低χ材料層（低ε材料層）で挟み込んだ積層構造は、平均比誘電率εａｖｇは高く且つ実効的なχを低くすることが可能となり、これにより、高いブロック性能を持つことができる。ＳｉＯ２の電子親和力χは０．９５ｅＶであり、化学量論組成のＳｉＮ（Ｓｉ３Ｎ４）の電子親和力χは１．３２ｅＶであり、トラップ密度を増加させるためにＳｉリッチ組成としたＳｉＮ（ＳｉＮｘ：ｘ＜１．３３）の電子親和力χは１．３２ｅＶ以上では組成比ｘの低下とともに電子親和力χが大きくなる。例えば、ｘ＝１．２０でχ＝２．０１ｅＶ、ｘ＝１．０７でχ＝２．７０ｅＶである。第１具体例の第１および第２メモリトランジスタ１０ａ、１０ｂにおける絶縁膜１１３ａおよび絶縁膜１１１ｂはＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）であり、低χ材料層／高χ材料層／低χ材料層の積層膜になっている。Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯを、ＳｉＯ２もしくはＳｉＮで挟み込んだ積層構造を使用しても良い。
【００４０】
第１実施形態による第１具体例のスイッチ４Ａを図９に示す。この第１具体例のスイッチ４Ａは、第１および第２メモリトランジスタ１０Ａ、１０Ｂとしてそれぞれ図３（ａ）、図６（ａ）に示す第１具体例のメモリトランジスタ１０ａ、１０ｂを用いた構成となっている。この第１具体例のスイッチ４Ａにおいて、上述したように、配線ＷＬに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加すれば、ＦＮトンネル電流による書込により、第１メモリトランジスタ１０ａの閾値電圧を増加させ、第２メモリトランジスタ１０ｂの閾値電圧を低下させることができる。また、配線ＷＬに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加すれば、第１メモリトランジスタの閾値電圧を低下させ、第２メモリトランジスタの閾値電圧を増大させることができる。
【００４１】
以上説明したように、第１実施形態によれば、ＦＮ電流による書込が可能であり、且つ共通の配線ＷＬにより２つのメモリトランジスタが駆動されるため、セル面積を小さくすることができる。
【００４２】
また、第１実施形態においては、第１および第２メモリトランジスタ１０Ａ、１０Ｂをｎチャネルトランジスタで構成したことにより、同じ導電型のウェルで形成することが可能となり、素子分離領域、例えばＳＴＩ（Shallow Trench Isolation）領域を形成する必要がない。このため、第１および第２メモリトランジスタがｎチャネルおよびｐチャネルトランジスタであって異なる導電型のウェルで形成する場合に比べて、セル面積をより小さくすることができる。
【００４３】
（第２実施形態）
次に、第２実施形態によるマルチプレクサ（以下、ＭＵＸともいう）を図１０に示す。この実施形態のＭＵＸ１は、３個のセル４１、４２、４３を備えている。各セル４ｉ（ｉ＝１，２，３）は、図１に示すスイッチ４と同じ構成を有し、第１および第２メモリトランジスタ１０Ａ、１０Ｂと、パストランジスタ２０と、配線３０とを備えている。各セル４ｉ（ｉ＝１，２，３）においては、第１メモリトランジスタ１０Ａのソース／ドレインの一方が配線ＢＬ１ｉに接続され、ソース／ドレインの他方が配線３０に接続され、ゲート電極が配線ＷＬに接続された構成となっている。また、各セル４ｉ（ｉ＝１，２，３）においては、第２メモリトランジスタ１０Ｂのソース／ドレインの一方が配線ＢＬ２ｉに接続され、ソース／ドレインの他方が配線３０に接続され、ゲート電極が配線ＷＬに接続された構成となっている。すなわち、配線ＷＬは、各セル４ｉ（ｉ＝１，２，３）に対して共通の配線となっている。また、各セル４ｉ（ｉ＝１，２，３）においては、パストランジスタ２０のゲート電極が配線３０に接続され、ソース／ドレインの一方が入力信号線ＩＮｉに接続され、ソース／ドレインの他方が出力信号線ＯＵＴ１に接続された構成となっている。したがって。第２実施形態のＭＵＸ１は、３つの入力信号線ＩＮ１、ＩＮ２、ＩＮ３に入力された３つの入力信号のうち、予めプログラムされた１つを選択して出力信号線ＯＵＴ１に出力する構成となっている。第２実施形態のＭＵＸ１は不揮発性ＦＰＧＡの基本回路の一つである。
【００４４】
次に、第２実施形態のＭＵＸ１の動作、即ち、初期化、書込選択、ＭＵＸ動作（ＦＰＧＡ動作）について図１１乃至図１３を参照して説明する。この説明の例では、入力信号線ＩＮ１の入力が選択されて出力信号線ＯＵＴ１から出力され、入力信号線ＩＮ２、ＩＮ３の入力は遮断されるようにＭＵＸ１をプログラムする。即ち、セル４１においてはパストランジスタ２０がＯＮとなるように、セル４２、４３においてはパストランジスタ２０がＯＦＦとなるようにプログラムする。
【００４５】
初期化動作を図１１に示す。配線ＷＬには第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加し、配線ＢＬ１ｉ（ｉ＝１，２，３）、ＢＬ２ｉ（ｉ＝１，２，３）には０Ｖを印加する。この結果、すべてのセル４１、４２、４３の第１メモリトランジスタ１０Ａの閾値は低く（“０”状態）なり、すべてのセル４１、４２、４３の第２メモリトランジスタ１０Ｂの閾値は高く（“１”状態）なる。
【００４６】
選択書込動作を図１２に示す。配線ＷＬには第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加し、選択セルであるセル４１の配線ＢＬ１１、ＢＬ２１には０Ｖを印加し、非選択セルであるセル４２、４３の配線ＢＬ１２、ＢＬ２２、ＢＬ１３、ＢＬ２３には書込阻止電圧Ｖｉｎｈｉｂｉｔを印加する。第２実施形態においては、書込阻止電圧Ｖｉｎｈｉｂｉｔは例えば６Ｖである。この結果、セル４１の第１メモリトランジスタ１０Ａの閾値は高くなり（“１”状態）、セル４１の第２メモリトランジスタ１０Ｂの閾値は低くなる（“０”状態）。選択セル４１のチャネルとゲート電極との間の印加電圧は１８Ｖであるのに対して、非選択セル４２、４３のチャネルとゲート電極間の印加電圧は１２Ｖと低い。このため、非選択セル４２、４３においてＦＮ電流注入による書込は起こらない。
【００４７】
ＭＵＸ動作（ＦＰＧＡ動作）を図１３に示す。各セル４ｉ（ｉ＝１，２，３）の第１メモリトランジスタ１０Ａが接続される配線ＢＬ１ｉにはＶｓｓ（０Ｖ）を、第２メモリトランジスタ１０Ｂが接続される配線ＢＬ２ｉにはＶｄｄ（例えば、２Ｖ）を印加する。配線ＷＬには読出電圧Ｖｒｅａｄ（例えば、２Ｖ）を印加する。図５に示すように、ゲートにＶｒｅａｄ（２Ｖ）を印加された第１メモリトランジスタ１０Ａが低閾値状態（“０”状態）にあるならばソース／ドレイン間の抵抗が低くなり、第１メモリトランジスタ１０Ａは入力された信号を通過させる。一方、第１メモリトランジスタ１０Ａが高閾値状態（“１”状態）にあるならばソース／ドレイン間の抵抗が高くなり、第１メモリトランジスタ１０Ａは入力された信号を遮断する。同様に図８に示すように、ゲートにＶｒｅａｄ（２Ｖ）を印加された第２メモリトランジスタ１０Ｂが低閾値状態（“０”状態）にあるならばソース／ドレイン間の抵抗が低くなり、第２メモリトランジスタ１０Ｂは入力された信号を通過させる。一方、第２メモリトランジスタ１０Ｂが高閾値状態（“１”状態）にあるならばソース／ドレイン間の抵抗が高くなり、第２メモリトランジスタ１０Ｂは入力された信号を遮断する。セル４１のパストランジスタ２０のゲートには低閾値状態にある第２メモリトランジスタ１０Ｂを経由してＶｄｄが印加され、パストランジスタ２０はＯＮ状態となる。一方、セル４２、４３のパストランジスタ２０のゲート電極には低閾値状態にある第１メモリトランジスタ１０Ａを経由してＶｓｓ（０Ｖ）が印加され、パストランジスタ２０はＯＦＦ状態となる。ＩＮ１に入力された信号はセル４１のパストランジスタを経由してＯＵＴ１に出力される。一方、入力信号線ＩＮ２、ＩＮ３に入力された信号はセル４２、４３のパストランジスタ２０によってそれぞれ遮断される。
【００４８】
上述したように、第２実施形態においては、書込電圧の印加時に閾値のシフト方向が異なるメモリトランジスタ１０Ａ、１０Ｂのペアと、パストランジスタ２０とを組み合わせたセル構造を有しているので、ＦＮ電流による書込が可能であり、且つ共通の配線ＷＬにより各セルのメモリトランジスタが駆動されるため、セル面積を小さくすることができる。
【００４９】
さらに加えて、第２実施形態によれば、選択書込回数を大幅に減少することができる。この第２実施形態のＭＵＸをＦＰＧＡに用いれば、ＦＰＧＡの書込時間を、大幅に減少することができる。ｎ入力１出力のＭＵＸをプログラミングするのに必要な選択書込回数は、第１実施形態の不揮発性プログマブルスイッチをＭＵＸに用いた場合は１回である。一方、従来の不揮発性プログラマブルスイッチをＭＵＸに用いた場合はＮ回必要となる。ここでは、第１および第２メモリトランジスタの閾値状態を、（０／０）、（０／１）、（１／０）、（１／１）で表す。例えば、状態（０／１）は、第１メモリトランジスタの閾値が“０”状態で、第２メモリトランジスタの閾値が“１”状態であることを意味する。
【００５０】
第２実施形態のＭＵＸでは、初期化において共通の配線ＷＬには第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加することによって、すべてのセル４１、４２、４３は状態（０／１）に一括でプログラミングされる。これはすべてのパストランジスタ３０がＭＵＸ動作（ＦＰＧＡ動作）時にＯＦＦする状態である。選択書込動作においては１つの選択セルのみを状態（１／０）になるよう書込を実施すればよい。この結果、選択セルのパストランジスタ３０のみがＯＮする。
【００５１】
一方、従来の不揮発性プログラマブルスイッチは初期化（消去動作）においてすべての不揮発性プログラマブルスイッチは（０／０）にリセットされる。状態（０／０）はパストランジスタの状態が不定になり、不揮発性プログラマブルスイッチの動作時には使用しない。選択書込動作においてはすべてのセルに対して書込動作を行い、状態（１／０）か状態（０／１）を書込む必要がある。
【００５２】
即ち、第２実施形態のＭＵＸでは、セル内の不揮発性メモリトランジスタペアの状態が（０／１）と（１／０）のみであり、状態（０／０）と状態（１／１）が不要である点に着眼し、書込電圧の印加時に閾値のシフト方向が異なる不揮発性メモリトランジスタのペアを組み合わせることにより、ＦＰＧＡの書込時間を大幅に短縮することも可能にしている。
【００５３】
（第３実施形態）
図１４に第３実施形態による不揮発性プログラマブルスイッチ（以下、スイッチまたはセルともいう）を示す。この第３実施形態のセル４Ｂは、図９に示す第１実施形態による第１具体例のセル４Ａにおいて、第２メモリトランジスタとして、ｎチャネルメモリトランジスタ１０ｂをｐチャネルメモリトランジスタ１０ｃに置き換えた構成となっている。
【００５４】
このメモリトランジスタ１０ｃの構成を図１５（ａ）に示す。図１５（ａ）に示すように、このメモリトランジスタ１０ｃは、ｎ型半導体領域（例えばｎウェル）１０１ｃに形成されたｐチャネルトランジスタであって、ｎウェル１０１ｃに離間して形成されたｐ型のソース／ドレイン１０２ｃと、ソース／ドレイン１０２ｃ間のｎウェル１０１ｃの領域（チャネル）上に形成されたゲート構造１１０ｃとを備えている。なお、ｎ型半導体領域としてはｎウェルの他にｎ型半導体基板とすることができる。ゲート構造１１０ｃは、絶縁膜１１１ｃと、電荷蓄積膜１１２ｃと、絶縁膜１１３ｃと、ゲート電極１１４ｃとがこの順序で積層された構造を有している。ソース／ドレイン１０２ｃの一方が図１４に示す配線ＢＬ２に接続され、他方が配線３０に接続される。また、ゲート電極１１４ｃが配線ＷＬに接続される。そして、絶縁膜１１１ｃの膜厚が絶縁膜１１３ｃの膜厚よりも薄いか、もしくは絶縁膜１１１ｃの平均比誘電率が絶縁膜１１３ｃの平均比誘電率よりも小さくなるように構成されている。また、このメモリトランジスタ１０ｃは、本明細書では、図１５（ｂ）に示す記号で表す。
【００５５】
メモリトランジスタ１０ｃでは例えば、絶縁膜１１１ｃはＳｉＯ２（２．５ｎｍ）／ＳｉＮ（１ｎｍ）／ＳｉＯ２（２．５ｎｍ）の積層構造とし、電荷蓄積膜１１２ｃはＳｉＮ（５ｎｍ）とし、絶縁膜１１３ｃはＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造とする。すなわち、絶縁膜１１１ｃの膜厚は６ｎｍ、絶縁膜１１３ｃの膜厚は１０．５ｎｍとなり、絶縁膜１１１ｃの膜厚は絶縁膜１１３ｃの膜厚よりも薄い。また、ＳｉＯ２の比誘電率が３．９で、ＳｉＮの比誘電率が８であるので、絶縁膜１１１ｃの平均比誘電率は４．２６、絶縁膜１１３ｃの平均比誘電率は４．７０となる。すなわち、絶縁膜１１１ｃの平均比誘電率は絶縁膜１１３ｃの平均比誘電率よりも小さい。
【００５６】
なお、メモリトランジスタ１０ｃは、電荷蓄積膜１１２ｃが電荷をトラップするトラップ絶縁膜であるＭＯＮＯＳ型不揮発性メモリトランジスタであった。このトラップ絶縁膜の代わりに、ポリシリコン、もしくはｎ型不純物がドープされたポリシリコン、もしくはｐ型不純物がドープされたポリシリコンを用いても良い。この場合、メモリトランジスタ１０ｃは、フローティングゲート型の不揮発性メモリトランジスタとなる。また、電荷蓄積膜１１２ｃは、ポリシリコンとＳｉＮ膜との積層構造であっても良い。更に、電荷蓄積膜１１２ｃは、メタルもしくは半導体からなる微粒子（ドット）を含有する層を有していても良い。
【００５７】
また、メモリトランジスタ１０ｃにおいては、絶縁膜１１３ｃは、ＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造を有していた。この積層構造の代わりに、比誘電率の高い材料で構成しても良い。この比誘電率の高い材料としては、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯなどを使用できる。
【００５８】
また、メモリトランジスタ１０ｃにおいては、絶縁膜１１３ｃは電子の通過をブロックする性能（ブロック性能）が重要である。このため、第１実施形態と同様に、低χ材料層／高χ材料層／低χ材料層の積層膜を用いてもよい。また、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯを、ＳｉＯ２もしくはＳｉＮで挟み込んだ積層構造を使用しても良い。
【００５９】
図１６（ａ）、１６（ｂ）にメモリトランジスタ１０ｃの書込電圧を示す。メモリトランジスタ１０ｃにおいて、例えば第１書込電圧Ｖｐｒｇ１を＋１８Ｖ、第２書込電圧Ｖｐｒｇ２を−１８Ｖとする。このメモリトランジスタ１０ｃにおいて、図１６（ａ）に示すように、ソース／ドレイン１０２ｃおよびｎウェル１０１ｃに印加する電圧を０Ｖとし、ゲート電極１１４ｃに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加した場合、チャネルの電子は絶縁膜１１１ｃをトンネル現象により通過し電荷蓄積膜１１２ｃに注入され、電荷蓄積膜１１２ｃでトラップされ蓄積される。絶縁膜１１３ｃの平均比誘電率は絶縁膜１１１ｃの平均比誘電率よりも大きいので、電荷蓄積膜１１２ｃからゲート電極１１４ｃへの電子の移動は起こらない。電荷蓄積膜１１２ｃに蓄えられた負電荷（電子）はｐチャネルメモリトランジスタ１０ｃの閾値電圧（Ｖｔｈ）を正方向にシフトさせる。これはｐチャネルメモリトランジスタ１０ｃの閾値電圧を低下させることに相当する。この低閾値は例えば＋２Ｖである。なお、ｐチャネルメモリトランジスタ１０ｃにおいては、閾値Ｖｔｈが負の場合はその絶対値が大きいほど、もしくは閾値Ｖｔｈが正の場合はその絶対値が小さいほど閾値が高いと表現する。逆に、ｐチャネルメモリトランジスタ１０ｃにおいては、閾値Ｖｔｈが負の場合はその絶対値が小さいほど、もしくは閾値Ｖｔｈが正の場合はその絶対値が大きいほど閾値が低いと表現する。
【００６０】
次に、図１６（ｂ）に示すように、メモリトランジスタ１０ｃが低閾値状態であるときに、ソース／ドレイン１０２ｃおよびｎウェル１０１ｃに印加する電圧を０Ｖとし、ゲート電極１１４ｃに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合、電荷蓄積膜１１２ｃに蓄えられた電子は絶縁膜１１１ｃをトンネル現象により通過しチャネルへ放出される。絶縁膜１１３ｃの平均比誘電率は絶縁膜１１１ｃの平均比誘電率よりも大きいので、ゲート電極１１４ｃから電荷蓄積膜１１２ｃへの電子の移動は起こらない。メモリトランジスタ１０ｃにおいては、閾値は元の高閾値に戻る。この高閾値は例えば−２Ｖである。もし、電荷蓄積膜１１１ｃに電荷が蓄えられていない状態（高閾値状態）で、メモリトランジスタ１０ｃに第２書込電圧Ｖｐｒｇ２を印加した場合は、電荷の移動は起こらず高閾値状態が保持される。
【００６１】
図１７に、メモリトランジスタ１０ｃが高閾値状態と、低閾値状態にある場合におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性をそれぞれ示す。
【００６２】
図１４に示す第３実施形態のセル４Ｂにおいては、配線ＷＬに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加すれば、ＦＮトンネル電流の書込により、ｎチャネルメモリトランジスタ１０ａの閾値電圧を増加させ、ｐチャネルメモリトランジスタ１０ｃの閾値電圧を低下させることができる。また、配線ＷＬに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加すれば、ｎチャネルメモリトランジスタ１０ａの閾値電圧を低下させ、ｐチャネルメモリトランジスタ１０ｃの閾値電圧を増大させることができる。すなわち、セル４Ｂの読出動作時においては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃの一方がＯＮ状態となり、他方がＯＦＦ状態となる。また、書込動作時においては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃの閾値の変化量ΔＶｔｈを独立に制御することができる。
【００６３】
（第１変形例）
第３実施形態の第１変形例によるセル４Ｃを図１８に示す。この第１変形例によるセル４Ｃは、図１４に示す第３実施形態のセル４Ｂにおいて、ｎチャネルメモリトランジスタ１０ａの電荷蓄積膜１１２ａと、ｐチャネルメモリトランジスタ１０ｃの電荷蓄積膜１１２ｃとを接続した構成となっている。例えば、ｎチャネルメモリトランジスタ１０ａの電荷蓄積膜１１２ａと、ｐチャネルメモリトランジスタ１０ｃの電荷蓄積膜１１２ｃとを共有化した構成となっている。第１変形例によるセル４Ｃにおいては、例えばＳｉＮからなる電荷蓄積膜を、ｎチャネルメモリトランジスタ１０ａの電荷蓄積膜１１２ａと、ｐチャネルメモリトランジスタ１０ｃの電荷蓄積膜１１２ｃに分離する加工が必ずしも必要でなくなり、このことは、特に微細なセルの作成を容易にする。
【００６４】
この第１変形例のセル４Ｃにおいては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃはともに、ＭＯＮＯＳ型のメモリトランジスタとなる。この第１変形例のセルＣにおいても、図１４に示す第３実施形態のセル４Ｂと同様に、セル４Ｃの動作時においては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃの一方がＯＮ状態となり、他方がＯＦＦ状態となる。また、書込動作時においては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃの閾値の変化量ΔＶｔｈを独立に制御することができる。
【００６５】
これに対して、比較例のセルとして、第１変形例にセル４Ｃにおいて、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃをＦＧ型のメモリトランジスタとしたものを形成する。この比較例のセルにおいては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃの閾値の変化量ΔＶｔｈを独立に制御することができない。すなわち、一方のメモリトランジスタの閾値を変化させれば、他方のメモリトランジスタの閾値も従属して変化する。したがって、この比較例のセルにおいては、書込動作時に、一方のメモリトランジスタがＯＮとなり、他方のメモリトランジスタがＯＦＦとなるような読み出し電圧Ｖｒｅａｄを設定できない場合がある。
【００６６】
この比較例のセルにおいて、共通にされたＦＧ（電荷蓄積膜）をｎチャネルメモリトランジスタと、ｐチャネルメモリトランジスタで分離する加工を施せば、チャネル不純物とゲート電極の不純物濃度の調整によりΔＶｔｈの独立制御が可能となる。しかしこの場合、ＦＧ（電荷蓄積膜）が厚いために分離加工する際の加工マージンが必要となる。即ち、必要なセル面積が大きくなる。ＦＧ型メモリトランジスタのトンネル膜、電荷蓄積膜（ＦＧ）、ブロック膜の典型的な厚さの一例は、７ｎｍ、９０ｎｍ、９ｎｍであり、合計して１１６ｎｍの厚さがある。
【００６７】
第３実施形態およびその第１変形例のセル４Ｂ、４Ｃで使用するＭＯＮＯＳ型メモリトランジスタの場合、ＳｉＮの電荷蓄積膜の厚さが薄いため分離加工する場合の加工マージンが小さい。ＭＯＮＯＳ型メモリトランジスタのトンネル膜、電荷蓄積膜、ブロック膜の厚さは、第３実施形態のセルにおいては、従えば、６ｎｍ、５ｎｍ、１０．５ｎｍであり、合計して、２１．５ｎｍである。
【００６８】
また、ＭＯＮＯＳ型メモリトランジスタの場合、第１変形例のようにｎチャネルメモリトランジスタとｐチャネルメモリトランジスタで、ＳｉＮの電荷蓄積膜を共有する場合でもΔＶｔｈの独立制御が可能となる。これは、比較例のようにＦＧに注入された電子は可動（ｍｏｂｉｌｅ）キャリアとなり、ＦＧ中の電位が均一になるように再配置するのに対して、ＳｉＮの電荷蓄積膜に注入されトラップされた電子は不動（ｉｍｍｏｂｉｌｅ）化／局在化するためである。ＳｉＮの電荷蓄積膜を共有すれば分離加工のプロセスコストや、分離加工のための大きなセル面積も必要なく、ｎチャネルメモリトランジスタとｐチャネルメモリトランジスタでΔＶｔｈの独立制御が可能になる。
【００６９】
第３実施形態の第１変形例のセル４Ｃに用いられるＭＯＮＯＳ型メモリトランジスタの電荷蓄積膜がＳｉＮで構成される場合を考える。この場合、電荷蓄積膜を構成するＳｉＮｘ膜の組成ｘは、０．６７＜ｘ≦１．３３の範囲にあることが望ましい。ＳｉＮｘ膜の化学量論的組成はＳｉ３Ｎ４であり、その場合のＳｉに対するＮのモル比はｘ＝１．３３となる。ｘ＜１．３３のＳｉＮｘ膜は、Ｓｉの組成比が大きいＳｉリッチな組成となり、Ｓｉの未結合手に由来する電子トラップ量が増大する。このため、より大きなΔＶｔｈを実現できる。ｘ＝０．６７は平均的に、Ｓｉの４つの結合手の内２つが未結合手となるが、隣接Ｓｉと共有結合を形成する組成に相当する。この場合、共有結合が大量に存在することになり、トラップされた電子が広範囲に拡散するようになる。この場合、ｎチャネルメモリトランジスタとｐチャネルメモリトランジスタでΔＶｔｈの独立制御が難しくなる。
【００７０】
第２実施形態のＭＵＸを構成するセル４として、第１実施形態の第１具体例のセル４Ａ、第３実施形態およびその第１変形例によるセル４Ｂ、４Ｃを用いてＭＵＸを構成しても、第２実施形態のＭＵＸと同じ手続きで初期化、選択書込、ＦＰＧＡ動作が可能である。例えば、第３実施形態のセル４Ｂを用いた場合、ＦＰＧＡ動作においては、配線ＷＬに読出電圧Ｖｒｅａｄ（＋２Ｖ）を印加すると、第１メモリトランジスタであるｎチャネルメモリトランジスタ１０ａのソース−ゲート電圧Ｖｇｓは、Ｖｇｓ＝Ｖｒｅａｄ−Ｖｓｓであるから、Ｖｇｓ＝＋２Ｖとなる。ここで、Ｖｓｓはソースに印加される電圧でＶｓｓ＝０Ｖである（図１３参照）。一方、第２メモリトランジスタであるｐチャネルメモリトランジスタ１０ｃのソース−ゲート電圧ＶｇｓはＶｇｓ＝Ｖｒｅａｄ−Ｖｄｄであるから、Ｖｇｓ＝０Ｖとなる。ここで、Ｖｄｄはｐチャネルメモリトランジスタ１０ｃのソースに印加される電圧（例えば、＋２Ｖ（図１３参照））である。したがって、図８と図１７を参照すれば明らかなように、ｎチャネルメモリトランジスタ１０ａとｐチャネルメモリトランジスタ１０ｃはともに閾値が低い／高いに応じてＯＮ／ＯＦＦ状態が決定される。
【００７１】
第１実施形態の第１具体例のセル４Ａに対して第３実施形態およびその第１変形例のセル４Ｂ、４Ｃは次の２つの利点を有している。第１の利点は、第３実施形態では、第１メモリトランジスタ１０ａと第２メモリトランジスタ１０ｃのゲート積層構造を共通にすることが可能であり、ゲート部の作成工程数を低減させることができる。第２の利点は、第３実施形態では、ＦＰＧＡ動作においてＶｓｓを転送する第１メモリトランジスタとしてｎチャネルメモリトランジスタ１０ａを使用し、一方、Ｖｄｄを転送する第２メモリトランジスタにｐチャネルメモリトランジスタ１０ｃを使用することができる。一般に、Ｖｓｓを転送するにはｎチャネルメモリトランジスタが有利であり、一方Ｖｄｄを転送するにはｐチャネルメモリトランジスタが有利である。これは、ｎチャネルメモリトランジスタを使用してＶｄｄを転送する場合、閾値電圧分の電圧降下を伴うからである。
【００７２】
以上説明したように、第３実施形態およびその第１変形例によれば、第１実施形態と同様に、ＦＮ電流による書込が可能であり、且つ共通の配線ＷＬにより２つのメモリトランジスタが駆動されるため、セル面積を小さくすることができる。
【００７３】
（第４実施形態）
図１９に第４実施形態による不揮発性プログラマブルスイッチ（以下、セル４Ｄともいう）を示す。この第４実施形態のセル４Ｄは、図１４に示す第３実施形態のセル４Ｂにおいて、第１メモリトランジスタとしてｎチャネルメモリトランジスタ１０ａを図６（ａ）に示すｎチャネルメモリトランジスタ１０ｂに置き換えるとともに、第２メモリトランジスタとしてｐチャネルメモリトランジスタ１０ｃをｐチャネルメモリトランジスタ１０ｄに置き換えた構成となっている。
【００７４】
このセル４Ｄにおいては、ｎチャネルメモリトランジスタ１０ｄは、ソース／ドレインの一方が配線ＢＬ１に接続され、他方が配線３０に接続され、ゲート電極が配線ＷＬに接続される。
【００７５】
ｐチャネルメモリトランジスタ１０ｄの構成を図２０（ａ）に示す。図２０（ａ）に示すように、このメモリトランジスタ１０ｄは、ｎ型半導体領域（例えばｎウェル）１０１ｄに形成されたｐチャネルトランジスタであって、ｎウェル１０１ｄに離間して形成されたｐ型のソース／ドレイン１０２ｄと、ソース／ドレイン１０２ｄ間のｎウェル１０１ｄの領域（チャネル）上に形成されたゲート構造１１０ｄとを備えている。なお、ｎ型半導体領域としてはｎウェルの他にｎ型半導体基板とすることができる。ゲート構造１１０ｄは、絶縁膜１１１ｄと、電荷蓄積膜１１２ｄと、絶縁膜１１３ｄと、ゲート電極１１４ｄとがこの順序で積層された構造を有している。ソース／ドレイン１０２ｄの一方が図１９に示す配線ＢＬ２に接続され、他方が配線３０に接続される。また、ゲート電極１１４ｄが配線ＷＬに接続される。そして、絶縁膜１１１ｄの膜厚が絶縁膜１１３ｄの膜厚よりも厚いか、もしくは絶縁膜１１１ｄの平均比誘電率が絶縁膜１１３ｃの平均比誘電率よりも大きくなるように構成されている。また、このメモリトランジスタ１０ｄは、本明細書では、図２０（ｂ）に示す記号で表す。
【００７６】
メモリトランジスタ１０ｄでは例えば、絶縁膜１１１ｄはＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造とし、電荷蓄積膜１１２ｄはＳｉＮ（５ｎｍ）とし、絶縁膜１１３ｄはＳｉＯ２（２．５ｎｍ）／ＳｉＮ（１ｎｍ）／ＳｉＯ２（２．５ｎｍ）の積層とする。すなわち、絶縁膜１１１ｄの膜厚は１０．５ｎｍ、絶縁膜１１３ｄの膜厚は６ｎｍとなり、絶縁膜１１１ｄの膜厚は絶縁膜１１３ｄの膜厚よりも厚い。また、ＳｉＯ２の比誘電率が３．９で、ＳｉＮの比誘電率が８であるので、絶縁膜１１１ｄの平均比誘電率は４．７０、絶縁膜１１３ｄの平均比誘電率は４．２６となる。すなわち、絶縁膜１１１ｄの平均比誘電率は絶縁膜１１３ｄの平均比誘電率よりも大きい。
【００７７】
なお、メモリトランジスタ１０ｄは、電荷蓄積膜１１２ｄが電荷をトラップするトラップ絶縁膜であるＭＯＮＯＳ型不揮発性メモリトランジスタであった。このトラップ絶縁膜の代わりに、ポリシリコン、もしくはｎ型不純物がドープされたポリシリコン、もしくはｐ型不純物がドープされたポリシリコンを用いても良い。この場合、メモリトランジスタ１０ｄは、フローティングゲート型の不揮発性メモリトランジスタとなる。また、電荷蓄積膜１１２ｄは、ポリシリコンとＳｉＮ膜との積層構造であっても良い。更に、電荷蓄積膜１１２ｄは、メタルもしくは半導体からなる微粒子（ドット）を含有する層を有していても良い。
【００７８】
また、メモリトランジスタ１０ｄにおいては、絶縁膜１１１ｄは、ＳｉＯ２（３．５ｎｍ）／ＳｉＮ（３．５ｎｍ）／ＳｉＯ２（３．５ｎｍ）の積層構造を有していた。この積層構造の代わりに、比誘電率の高い材料で構成しても良い。この比誘電率の高い材料としては、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯなどを使用できる。
【００７９】
また、メモリトランジスタ１０ｄにおいては、絶縁膜１１１ｄは電子の通過をブロックする性能（ブロック性能）が重要である。このため、第１実施形態と同様に、低χ材料層／高χ材料層／低χ材料層の積層膜を用いてもよい。また、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯを、ＳｉＯ２もしくはＳｉＮで挟み込んだ積層構造を使用しても良い。
【００８０】
図２１（ａ）、２１（ｂ）にメモリトランジスタ１０ｄの書込電圧を示す。メモリトランジスタ１０ｄにおいて、図２１（ａ）に示すように、ソース／ドレイン１０２ｄおよびｎウェル１０１ｄに印加する電圧を０Ｖとし、ゲート電極１１４ｄに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合、ゲート電極１１４ｄの電子は絶縁膜１１３ｄをトンネル現象により通過し電荷蓄積膜１１２ｄに注入され、電荷蓄積膜１１２ｄでトラップされて蓄積される。絶縁膜１１１ｄの平均比誘電率は絶縁膜１１３ｄの平均比誘電率よりも大きいので、電荷蓄積膜１１２ｄからチャネルへの電子の移動は起こらない。電荷蓄積膜１１２ｄに蓄えられた負電荷はｐチャネルメモリトランジスタ１０ｄの閾値電圧（Ｖｔｈ）を低下させ、低閾値となる。この低閾値は例えば＋２Ｖである。
【００８１】
次に、図２１（ｂ）に示すように、メモリトランジスタ１０ｄが低閾値状態であるときに、ソース／ドレイン１０２ｄおよびｎウェル１０１ｄに印加する電圧を０Ｖとし、ゲート電極１１４ｄに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加した場合、電荷蓄積膜１１２ｄに蓄えられた負電荷（電子）は絶縁膜１１３ｄをトンネル現象により通過し、ゲート電極１１４ｄへ放出される。絶縁膜１１１ｄの平均比誘電率は絶縁膜１１３ｄの平均比誘電率よりも大きいので、チャネルから電荷蓄積膜１１２ｄへの電子の移動は起こらない。電荷蓄積膜１１２ｄは元の中性状態に戻るので、ｐチャネルメモリトランジスタ１０ｄの閾値は元の高閾値に戻る。この高閾値は例えば−２Ｖである。もし、電荷蓄積膜１１２ｄに電荷が蓄えられていない状態（高閾値状態）で、メモリトランジスタ１０ｄに第１書込電圧Ｖｐｒｇ１を印加した場合は、電荷の移動は起こらず高閾値状態が保持される。
【００８２】
図２２に、メモリトランジスタ１０ｄが高閾値状態と、低閾値状態にある場合におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す。
【００８３】
図１９に示す第４実施形態のセル４Ｄにおいては、配線ＷＬに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加すれば、ＦＮトンネル電流の書込により、ｎチャネルメモリトランジスタ１０ｂの閾値電圧を低下させ、ｐチャネルメモリトランジスタ１０ｄの閾値電圧を増大させることができる。また、配線ＷＬに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加すれば、ｎチャネルメモリトランジスタ１０ｂの閾値電圧を増大させ、ｐチャネルメモリトランジスタ１０ｄの閾値電圧を低下させることができる。
【００８４】
（第１変形例）
次に、第４実施形態の第１変形例によるセル４Ｅを図２３に示す。このセル４Ｅは、図１９に示す第４実施形態のセル４Ｄにおいて、ｎチャネルメモリトランジスタ１０ｂの電荷蓄積膜１１２ｂと、ｐチャネルメモリトランジスタ１０ｄの電荷蓄積膜１１２ｄを接続した構成となっている。例えば、ｎチャネルメモリトランジスタ１０ｂとｐチャネルメモリトランジスタ１０ｄが一つの電荷蓄積膜を共有してもよい。この第１変形例によるセル４Ｅにおいては、電荷蓄積膜を分離する加工が必ずしも必要では無い。これは、特に微細なセルの作成を容易にする。
【００８５】
この第１変形例のセル４Ｅにおいては、ｎチャネルメモリトランジスタ１０ｂおよびｐチャネルメモリトランジスタ１０ｄはともに、ＭＯＮＯＳ型のメモリトランジスタとなる。この第１変形例のセルＥにおいても、図１４に示す第３実施形態のセル４Ｂと同様に、セル４Ｅの動作時においては、ｎチャネルメモリトランジスタ１０ｂおよびｐチャネルメモリトランジスタ１０ｄの一方がＯＮ状態となり、他方がＯＦＦ状態となる。また、書込動作時においては、ｎチャネルメモリトランジスタ１０ａおよびｐチャネルメモリトランジスタ１０ｃの閾値の変化量ΔＶｔｈを独立に制御することができる。
【００８６】
第４実施形態またはその変形例によるセル４Ｄ、４Ｅを、第２実施形態のＭＵＸを構成するセルとして用いることができる。この場合、次の点を除いて、第２実施形態と同じ手続きで初期化、選択書込、ＦＰＧＡ動作が可能である。第４実施形態または変形例によるセル４Ｄ、４Ｅを用いた場合には、初期化の際には配線ＷＬに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加し、選択書込の際には配線ＷＬに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加する。
【００８７】
第１実施形態に対する第４実施形態の利点は、既に述べた第１実施形態に対する第３実施形態の利点と同じである。第３実施形態に対する第４実施形態の利点は、ｐ型トランジスタのΔＶｔｈがチャネルと電荷蓄積膜の間の電子授受によるのではなく、ゲート電極と電荷蓄積膜との間の電子授受によることにより、電荷の注入効率が高くなる場合があることである。
【００８８】
以上説明したように、第４実施形態およびその第１変形例によれば、第１実施形態と同様に、ＦＮ電流による書込が可能であり、且つ共通の配線ＷＬにより２つのメモリトランジスタが駆動されるため、セル面積を小さくすることができる。
【００８９】
（第５実施形態）
図２４に、第５実施形態による不揮発性プログラマブルスイッチ（以下、セル４Ｆともいう）を示す。この第５実施形態によるセル４Ｆは、図９に示す第１実施形態の第１具体例のセル４Ａにおいて、ｎチャネルメモリトランジスタ１０ａ、１０ｂをｎチャネルメモリトランジスタ１０ｅ、１０ｆにそれぞれ置き換えた構成となっている。メモリトランジスタ１０ｅは、ソース／ドレインの一方が配線ＢＬ１に接続され、ソース／ドレインの他方が配線３０に接続され、ゲート電極が配線ＷＬに接続される。また、メモリトランジスタ１０ｆは、ソース／ドレインの一方が配線ＢＬ２に接続され、ソース／ドレインの他方が配線３０に接続され、ゲート電極が配線ＷＬに接続される。
【００９０】
ｎチャネルメモリトランジスタ１０ｅの構成を図２５（ａ）、２５（ｂ）に示す。図２５（ａ）はゲート長方向（ソースからドレインに向かう方向）の断面図であり、図２５（ｂ）はゲート長方向に直交する方向の断面図である。このメモリトランジスタ１０ｅは、図２５（ａ）に示すように、ｐ型半導体領域（例えばｐウェル）１０１ｅに形成されたｎチャネルトランジスタであって、ｐウェル１０１ｅに離間して形成されたｎ型のソース／ドレイン１０２ｅと、ソース／ドレイン１０２ｅ間のｐウェル１０１ｅの領域（チャネル）上に形成されたゲート構造１１０ｅとを備えている。なお、ｐ型半導体領域としてはｐウェルの他にｐ型半導体基板とすることができる。ゲート構造１１０ｅは、絶縁膜（トンネル膜）１１１ｅと、電荷蓄積膜１１２ｅと、絶縁膜（ブロック膜）１１３ｅと、ゲート電極１１４ｅとがこの順序で積層された構造を有している。図２５（ｂ）に示すように、絶縁膜１１３ｅは電荷蓄積膜１１２ｅの上面と側面の一部を覆うように設けられ、ゲート電極１１４ｅは絶縁膜１１３ｅの上面および側面を覆うように設けられている。
【００９１】
ｎチャネルメモリトランジスタ１０ｆの構成を図２６（ａ）、２６（ｂ）に示す。図２６（ａ）はゲート長方向（ソースからドレインに向かう方向）の断面図であり、図２６（ｂ）はゲート長方向に直交する方向の断面図である。このメモリトランジスタ１０ｆは、図２６（ａ）に示すように、ｐ型半導体領域（例えばｐウェル）１０１ｆに形成されたｎチャネルトランジスタであって、ｐウェル１０１ｆに離間して形成されたｎ型のソース／ドレイン１０２ｆと、ソース／ドレイン１０２ｆ間のｐウェル１０１ｆの領域（チャネル）上に形成されたゲート構造１１０ｆとを備えている。なお、ｐ型半導体領域としてはｐウェルの他にｐ型半導体基板とすることができる。ゲート構造１１０ｆは、絶縁膜（トンネル膜）１１１ｆと、電荷蓄積膜１１２ｆと、絶縁膜（ブロック膜）１１３ｆと、ゲート電極１１４ｆとがこの順序で積層された構造を有している。図２６（ｂ）に示すように、絶縁膜１１３ｆは、電荷蓄積膜１１２ｆと接触する面積よりも、ゲート電極１１４ｆと接触する面積が大きくなるように設けられている。また、図２６（ｂ）に示すように、絶縁膜１１３ｆの下面の面積が電荷蓄積膜１１２ｆの上面の面積よりも大きく、絶縁膜１１３ｆの上面の面積は、ゲート電極１１４ｆの下面の面積以下となるように設けられている。なお、メモリトランジスタ１０ｅ、１０ｆは、ＭＯＮＯＳ型不揮発性メモリトランジスタであっても、ＦＧ型不揮発性メモリトランジスタであってもよい。
【００９２】
第５実施形態においては、メモリトランジスタ１０ｅの電荷蓄積膜１１２ｅに対する絶縁膜１１３ｅを挟んで対向するゲート電極１１４ｅの対向面積（重なり合う面積）が、メモリトランジスタ１０ｆの電荷蓄積膜１１２ｆに対する絶縁膜１１３ｆを挟んで対向するゲート電極１１４ｆの対向面積（重なり合う面積）よりも大きくなるように構成されている。電荷蓄積膜に対するゲート電極の対向面積の違いは、ゲート電極に電圧を印加した場合のウェル（基板）から見た電荷蓄積膜の電位の違いを生じ、対向面積が大きいほど、電荷蓄積膜の電位が高くなる。具体的には、ゲート電極に印加する電圧をＶｃｇ、電荷蓄積膜の電位をＶｃｔ、電荷蓄積膜とウェルとの容量をＣ１、ゲート電極と電荷蓄積膜との間の容量をＣ２とすると、
Ｖｃｇ＝（Ｃ２／（Ｃ１＋Ｃ２））×Ｖｃｔ
の関係がある。したがって、上述した対向面積はその間の容量Ｃ２に関わる。ここでＣ２／（Ｃ１＋Ｃ２）はカップリング比(Coupling Ratio)と呼称される。カップリング比が異なれば、同じ電圧をゲート電極に印加した場合にも、メモリ動作は異なるものとなる。ここで、絶縁膜を挟んで対向する２つの電極の対向面積をＳ、上記絶縁膜の厚さをｔ、上記絶縁膜の誘電率をεとすると、容量Ｃは
Ｃ＝（Ｓ／ｔ）×ε
となる。この場合、図２５（ｂ）示す構成においては、容量Ｃ１に関する対向面積は、容量Ｃ２に関する対向面積よりも小さいため、容量Ｃ２が大きく、すなわち絶縁膜１１１ｅを介した電荷のやり取りを促進させることができる。
【００９３】
一方、図２６（ｂ）に示す構成においては、図２５（ｂ）に示す構成に比べ、容量Ｃ１と容量Ｃ２との間に対向面積Ｓの差を生じさせにくい。この場合、電荷のやり取りを促進させるためには、絶縁膜の厚さｔを変える必要がある。このため、図２６（ｂ）に示す構成においては、絶縁膜１１３ｆを介した電荷のやり取りを促進させるためには、絶縁膜１１１ｆよりも絶縁膜１１３ｆを薄くする必要がある。
【００９４】
図２７（ａ）、２７（ｂ）に、メモリトランジスタ１０ｅの書込電圧を示す。第５実施形態では、例えば第１書込電圧Ｖｐｒｇ１を＋１８Ｖ、第２書込電圧Ｖｐｒｇ２を−１８Ｖとする。図２７（ａ）に示すように、メモリトランジスタ１０ｅのソース／ドレイン１０２ｅおよびｐウェル１０１ｅに印加する電圧を０Ｖとし、ゲート電極１１４ｅに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加した場合、チャネルの電子は絶縁膜１１１ｅをトンネル現象（ＦＮトンネル電流）により通過して電荷蓄積膜１１２ｅに注入される。注入された電子は電荷蓄積膜１１２ｅでトラップされ、蓄積される。このとき、メモリトランジスタ１０ｅにおいては、電荷蓄積膜１１２ｅに対するゲート電極１１４ｅの対向面積が、電荷蓄積膜１１２ｅに対するチャネルの対向面積よりも大きいため、電荷蓄積膜１１２ｅから絶縁膜１１３ｅを介してゲート電極１１４ｅへの電子の流出量はチャネルから電荷蓄積膜１１２ｅへの注入量に比べて少ない。
【００９５】
電荷蓄積膜１１２ｅに蓄えられた負電荷（電子）はｎチャネルメモリトランジスタ１０ｅの閾値電圧（Ｖｔｈ）を上昇させ、高閾値となる。この高閾値は例えば４Ｖである。
【００９６】
次に、メモリトランジスタ１０ｅが高閾値状態にあるときに、メモリトランジスタ１０ｅのソース／ドレイン１０２ｅおよびｐウェル１０１ｅに印加する電圧を０Ｖとし、ゲート電極１１４ｅに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合、電荷蓄積膜１１２ｅに蓄えられた電子は絶縁膜１１１ｅをトンネル現象により通過しチャネルへ放出される。このとき、メモリトランジスタ１０ｅにおいては、電荷蓄積膜１１２ｅに対するゲート電極の対向面積が、電荷蓄積膜１１２ｅに対するチャネルの対向面積よりも大きいため、ゲート電極１１４ｅから電荷蓄積膜１１２ｅへの電子の注入量は電荷蓄積膜１１２ｅからチャネルへの流出量に比べて少ない。これにより、電荷蓄積膜１１２ｅは元の中性状態に戻るのでメモリトランジスタ１０ｅの閾値は元の低閾値に戻る。この低閾値は例えば０Ｖである。もし、電荷蓄積膜１１２ｅに電荷が蓄えられていない状態（低閾値状態）で、メモリトランジスタ１０ｅに第２書込電圧Ｖｐｒｇ２を印加した場合は、電荷の移動は起こらず低閾値状態が保持される。
【００９７】
図２８に、メモリトランジスタ１０ｅが高閾値状態と、低閾値状態にある場合におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す。
【００９８】
図２９（ａ）、２９（ｂ）に、メモリトランジスタ１０ｆの書込電圧を示す。図２９（ａ）に示すように、メモリトランジスタ１０ｆにおいて、ソース／ドレイン１０２ｆおよびｐウェル１０１ｆに印加する電圧を０Ｖとし、ゲート電極１１４ｆに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加した場合、ゲート電極１１４ｆの電子は絶縁膜１１３ｆをトンネル現象により通過し電荷蓄積膜１１２ｆに注入され、そこでトラップされ蓄積される。このとき、メモリトランジスタ１０ｆにおいては、電荷蓄積膜１１２ｆに対するゲート電極１１４ｆの対向面積が、電荷蓄積膜１１２ｆに対するチャネルの対向面積よりも小さいため、電荷蓄積膜１１２ｆからチャネルへの電子の流出量はゲート電極１１４ｆからの注入量に比べて少ない。電荷蓄積膜１１２ｆに蓄えられた負電荷はｎチャネルメモリトランジスタ１０ｆの閾値電圧（Ｖｔｈ）を上昇させ高閾値となる。この高閾値は例えば４Ｖである。
【００９９】
次に、メモリトランジスタ１０ｆが高閾値状態にあるときに、図２９（ｂ）に示すように、ソース／ドレイン１０２ｆおよびｐウェル１０１ｆに印加する電圧を０Ｖとし、ゲート電極１１４ｆに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加した場合、電荷蓄積膜１１２ｆに蓄えられた負電荷（電子）は絶縁膜１１３ｆをトンネル現象により通過し、ゲート電極１１４ｆへ放出される。このとき、メモリトランジスタ１０ｆにおいては、電荷蓄積膜１１２ｆに対するゲート電極１１４ｆの対向面積が、電荷蓄積膜１１２ｆに対するゲーチャネルの対向面積よりも小さいため、チャネルから電荷蓄積膜１１２ｆへの電子の流入量は、電荷蓄積膜１１２ｆからゲート電極１１４ｆへの流出量に比べて少ない。これにより電荷蓄積膜１１２ｆは元の中性状態に戻るので閾値電圧は元の低閾値に戻る。この低閾値は例えば０Ｖである。もし、電荷蓄積膜１１２ｆに電荷が蓄えられていない状態（低閾値状態）で、メモリトランジスタ１０ｆに第１書込電圧Ｖｐｒｇ１を印加した場合は、電荷の移動は起こらず低閾値状態が保持される。
【０１００】
図３０に、メモリトランジスタ１０ｆが高閾値状態と、低閾値状態にある場合におけるドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す。
【０１０１】
図２４に示した第５実施形態におけるセル４Ｆの動作としては、例えば図４に示す第１実施形態の第１具体例のセル４Ａと等価である。配線ＷＬに第１書込電圧Ｖｐｒｇ１（＋１８Ｖ）を印加すれば、ＦＮトンネル電流の書込により、メモリトランジスタ１０ｅの閾値電圧を増加させ、メモリトランジスタ１０ｆの閾値電圧を低下させることができる。また、配線ＷＬに第２書込電圧Ｖｐｒｇ２（−１８Ｖ）を印加すれば、メモリトランジスタ１０ｅの閾値電圧を低下させ、メモリトランジスタ１０ｆの閾値電圧を増大させることができる。
【０１０２】
次に、メモリトランジスタ１０ｅ、１０ｆの製造方法を図３１乃至図３６（ｂ）を参照して説明する。図３１乃至図３６（ｂ）は、メモリトランジスタ１０ｅ、１０ｆの製造方法を説明する断面図である。
【０１０３】
まず、図３１に示すように、半導体基板のｐウェル１０１の上に絶縁膜１１１を形成し、絶縁膜１１１上に電荷蓄積膜１１２を形成する。
【０１０４】
次いで、例えばＰＥＰ(Photo Engraving Process)によるパターニングの後、異方性ドライエッチングを施すことにより、電荷蓄積膜１１２、絶縁膜１１１、およびウェル１０１を分断加工する。これにより、ウェル１０１は、メモリトランジスタ１０ｅの形成領域１０１ｅと、メモリトランジスタ１０ｆの形成領域１０１ｆに分断される。そして、ウェル１０１ｅ上には絶縁膜１１１ｅ、および電荷蓄積膜１１２ｅが残置され、ウェル１０１ｆ上には絶縁膜１１１ｆ、および電荷蓄積膜１１２ｆが残置される。続いて、分断加工により電荷蓄積膜１１２、絶縁膜１１１、およびウェル領域１０１が除去された領域に、例えばシリコン酸化膜（ＳｉＯ２）などの絶縁膜１３０を埋め込み、例えばＣＭＰ(Chemical Mechanical Polishing)を用いて平坦化処理を行う（図３２（ａ）、３２（ｂ））。この時、必要であれば、例えばＳｉＮなどのハードマスク１３５をＰＥＰ前に電荷蓄積膜１１２の上に堆積しても良い。この状態を図３２（ａ）３２（ｂ）に示す。この直後および後に続く工程において、ハードマスク１３５は、例えばウェットエッチングを施すことにより除去される。
【０１０５】
次いで、例えばＰＥＰによるパターニングの後、異方性ドライエッチングを施すことによりメモリトランジスタ１０ｅの形成領域における埋め込み絶縁膜１３０を加工する。この状態を図３３（ａ）、３３（ｂ）に示す。この時、メモリトランジスタ１０ｆの形成領域における埋め込み絶縁膜１３０はパターニングにより保護されており、加工されない。
【０１０６】
次いで、例えば等方性ウェットエッチングを施すことにより、電荷蓄積膜１１２ｅ、１１２ｆを加工する。その際、メモリトランジスタ１０ｅの形成領域においては、埋め込み絶縁膜１３０が加工されているため、ウェル１０１ｅに垂直な方向だけでなく、ウェル１０１ｅに平行な方向へのサイドエッチングが入る。この状態を図３４（ａ）、３４（ｂ）に示す。このとき、メモリトランジスタ１０ｆの形成領域においては、ウェル１０１ｆに垂直な方向にのみエッチングされる。
【０１０７】
次いで、図３５（ａ）、３５（ｂ）に示すように、縁膜１１３を形成した後、ゲート電極１１４を形成する。
【０１０８】
次いで、例えばＰＥＰによるパターニングの後、異方性ドライエッチングを施すことにより図３５（ａ）、３５（ｂ）の奥行き方向に対して垂直方向にゲート電極１１４、絶縁膜１１３と、電荷蓄積膜１１２ｅ、１１２ｆと、絶縁膜１１１ｅ、１１１ｆとを加工し、ゲート電極１１４をゲート電極１１４ｅ、１１４ｆに分断するとともに、絶縁膜１１３を絶縁膜１１３ｅ、１１３ｆに分断する。これにより、メモリトランジスタ１０ｅと、メモリトランジスタ１０ｆが形成される。なお、絶縁膜１１３は、必要に応じて分断しなくても良い。
【０１０９】
第１実施形態の第１具体例によるセル４Ａ、第３実施形態のセル４Ｂ、および第４実施形態のセル４Ｅに対する第５実施形態のセル４Ｆの利点は、メモリトランジスタ１０ｅおよびメモリトランジスタ１０ｆの作り分けにおいて、標準的なプロセスに対してＰＥＰを行う１工程のみを追加すれば良く、低コストで形成可能なことである。この場合、第５実施形態におけるメモリトランジスタ１０ｅおよびメモリトランジスタ１０ｆは第１実施形態、第３および第４実施形態に示すいずれの構造でも良い。また、第５実施形態のセルはメモリトランジスタ１０ｆとして、ｎチャネルメモリトランジスタを用いて構成したが、例えばメモリトランジスタ１０ｄとして説明したｐチャネルメモリトランジスタを用いて構成した場合においても、図１７に示したようにスイッチ動作は可能である。
【０１１０】
一方、メモリトランジスタ１０ｅおよびメモリトランジスタ１０ｆの両者を異なった構造とした場合、例えば、メモリトランジスタ１０ｅとしてメモリトランジスタ１０ａと同構造、メモリトランジスタ１０ｆとしてメモリトランジスタ１０ｂと同構造とすることで、同一書込電圧に対する両者の動作の差が開く方向となり、図２８および図３０に示したスイッチ動作をより際立たせることが出来る。
【０１１１】
また、第５実施形態の特徴としては、メモリトランジスタ１０ｅおよびメモリトランジスタ１０ｆの両者で、電荷蓄積膜に対するゲート電極の接触面積が異なることが特徴であるので、図２５（ａ）、２５（ｂ）および図２６（ａ）、２６（ｂ）で示した構造でなくても良い。例えば、図３３（ａ）、３３（ｂ）の状態から図３４（ａ）、３４（ｂ）におけるエッチング処理を省略し、図３５（ａ）、３５（ｂ）の成膜を行うことで形成される構造を図３６（ａ）、３６（ｂ）に示す。この構造は、電荷蓄積膜に対するゲート電極の接触面積の両者間における差は、図２５（ａ）、２５（ｂ）および図２６（ａ）、２６（ｂ）で示した構造と比べると小さくなるが、エッチング工程を省略できる分、製造コストを抑えることができる。一方、図３４（ａ）、３４（ｂ）で示したエッチングを行うことで、絶縁膜１１３および電極１１４を形成する祭、ウェル分断領域を介して隣接するセル間が狭くなった場合にも埋め込みを行うことができる。これにより隣接する電荷蓄積膜間が容量を持ってしまうような干渉効果を抑制することが可能となり、高集積化を進める上で有利となる。
【０１１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１１３】
１  ＭＵＸ
４〜４Ｆ  不揮発性プログラマブルスイッチ（セル）
１０Ａ  第１不揮発性メモリトランジスタ（第１メモリトランジスタ）
１０Ｂ  第２不揮発性メモリトランジスタ（第２メモリトランジスタ）
１０ａ、１０ｂ  ｎチャネルメモリトランジスタ
１０ｃ、１０ｄ  ｐチャネルメモリトランジスタ
１１ａ、１１ｂ  第１端子
１２ａ、１２ｂ  第２端子
１３ａ、１３ｂ  第３端子
２０  パストランジスタ
３０  配線
ＢＬ１  配線
ＢＬ２  配線
ＷＬ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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