(57)【要約】      （修正有）【課題】複数のメモリセルを搭載する半導体集積回路の不良判定試験を効率的に行う。【解決手段】行列状に配置された複数のメモリセルと、メモリセルを前記列方向に分割した複数のメモリセルを列単位で試験する試験部と、分割単位ごとに設けられ、各々対応する分割単位の前記試験結果を格納する複数の結果格納部と、前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す制御を行なう試験制御部とを有する。【選択図】図２
2013131273.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
前記メモリセルを前記列方向に分割した前記複数のメモリセルを列単位で試験すると共に、
前記分割単位に設けられ、各々対応する分割単位の前記試験結果を格納する複数の結果格納部と、
前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す制御を行なう試験制御部と、
を有する半導体集積回路。
【請求項２】
いずれかの前記メモリセルの列と置換可能な冗長メモリセルの列をさらに備え、
前記試験制御部は、
前記結果格納部に格納された前記複数のメモリセルのいずれかから読みだした結果情報に、不良なメモリセルが存在することを示す前記結果情報が含まれていた場合、当該不良なメモリセルを含む前記メモリセル列を前記複数の冗長メモリセル列に置換する
請求項１記載の半導体集積回路。
【請求項３】
行列状に配置された複数のメモリセル、及び、試験結果を格納する結果格納部を有する半導体集積回路を試験する試験方法であって、
前記メモリセルを前記列方向に分割した前記複数のメモリセルを列単位で試験し、
複数の結果格納部のうち、分割単位ごとに、対応する結果格納部に試験結果を格納し、
前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す
半導体集積回路の試験方法。
【請求項４】
前記半導体集積回路は、いずれかの前記メモリセルの列と置換可能な冗長メモリセルの列をさらに備えており、
前記結果格納部に格納された前記複数のメモリセルのいずれかから読みだした結果情報に、不良なメモリセルが存在することを示す前記結果情報が含まれていた場合、当該不良なメモリセルを含む前記メモリセル列を前記複数の冗長メモリセル列に置換する
請求項３記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路の試験方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などの半導体集積装置の集積度が向上し、該ＬＳＩ内に多数のメモリセルを内蔵させるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の容量が増加している。
【０００３】
図１６に、従来のＲＡＭ１００００の構成を示す。
【０００４】
ＲＡＭ１００００は、各々１ビットの情報を記憶するメモリセル１０００１を多数配置することで形成されている。この各々のメモリセル１０００１へのアクセスは、アドレスデコーダ１０００２によって行われる。一般にＲＡＭ１０００のデータアクセスは、複数ビット単位（ｎビット列）で行われる。各々のｎビット列にはアドレス（ＲＡＭアドレス）が付与されている。アドレスデコーダ１０００２にＲＡＭアドレスが入力されると、アドレスデコーダは、該入力されたＲＡＭアドレスに対応するｎビット列内の各メモリセル１０００１の各々にアクセス信号を出力する。これにより、対応するアドレスのｎビット列に対するアクセスが可能となる。
【０００５】
一般に、ＲＡＭ１００００には、ｎビット列を少なくとも数千単位で配置し、各々をアドレスデコーダ１０００２と接続させる必要がある。このため、従来の技術では、図１に示すように、各ｎビット列のメモリセル１０００１を、同一ビットが１列に並ぶように配置し、各ｎビット列のメモリセル１０００１毎にアドレスデコーダ１０００２からの配線を接続するように形成していた。
【０００６】
しかしながら、この従来の構成では、このようにメモリセルを配置した場合、ｎ（ｎビット列の各ビット分）×ｈ（メモリセルアドレスｈ分）の配列でメモリセルを配置することになる。
【０００７】
しかしながら、近年、ＲＡＭの大容量化が進み、メモリセルアドレスｈは１００万以上の単位となってきている。このため、上記したように、単純にｎビット列をメモリセルアドレスｈ分並べる構成では、メモリセルアドレス方向に著しく長い配置になってしまう。これに対し、半導体集積装置上における実装分割領域は制限があり、あまりに長いメモリセルの配置は困難である。
【０００８】
このため、近年では、上記した各ｎビット列の同一ビットを、それぞれ２次元で構成するロウ・カラム構成が使用されるようになってきた。
【０００９】
以下、ロウ・カラム構造のＲＡＭ２００００について図１７を用いて、説明する。
【００１０】
図１７において、２０００１は、ビットセルを２次元（面）配置したビットセル面であり、ｂｉｔ０〜ｂｉｔｎに、示される様に、ｎビット列の各々のビットのビットセルの分割領域に分割されている。
【００１１】
各々の分割された分割領域は、メモリセルアドレスｈ分のメモリセルを、横（ロウ）ｐ（図１では８）×縦（カラム）ｃ（メモリセルアドレスｈ−ｐ）の二次元に配置されている。
【００１２】
そして、メモリセル面２０００１の縦（ロウ）には、ロウ・デコーダ、カラム側にはカラム・デコーダと２つのデコーダが配置されている。
【００１３】
例えば、００００ｈ〜ＦＦＦＦｈまでのメモリセルアドレスであった場合、外部より１６ｂｉｔのＲＡＭアドレス情報として指示される。このＲＡＭアドレス情報のうち、上位１３ｂｉｔ分のＲＡＭアドレス情報がロウ・デコーダ１０００２に入力される。ロウ・デコーダ２０００２は、入力されたＲＡＭアドレスの上位１３ｂｉｔに対応する配線に対し出力を行う。
【００１４】
そして図１８のメモリセル２０００５に示されるように、ロウ・デコーダ２００２，カラム・デコーダ２００３の各々から出力された制御信号に基づいて、RAMアドレス情報で指定されるビットセル２０００５がアクセス対象として選択される。
【００１５】
上記したＲＡＭ２００００では、配置された全てのメモリセル２０００１が全て正常に動作する必要がある。しかし、不良メモリセルを他のメモリセルにて代用できるように構成しておけば、ＲＡＭ２００００内の一部のメモリセル２０００１が不良であっても、ＲＡＭ２００００を正常に動作させることが可能となる。
【００１６】
図１９に冗長用のメモリセルを有しているＲＡＭ２００００ａを示す。
【００１７】
図１９のＲＡＭ２００００ａでは、図３の構成に、１ｂｉｔ分の冗長置換ｂｉｔ２０００４を配置しており、他のビットと同様、ロウ・デコーダ２０００２が接続されている。
【００１８】
また、冗長制御回路２０００５が、各々のビットのアクセス線に設けられたセレクタ２０００８に接続されている。
【００１９】
このセレクタ２０００８は、冗長制御回路２０００５からの信号に応じて、いずれかの故障したビットのアクセス線に対し、対応するビットのメモリセル２０００１とのアクセスとするか、冗長置換ｂｉｔからのアクセスとするか切り替えを行なっている。
【００２０】
冗長制御回路２０００５には、いずれのビットのメモリセル２０００１に対するアクセスを冗長置換ｂｉｔ部のアクセスとするかを示す情報が記憶されており、該情報にあわせて、対応するセレクタ２０００４の制御を行う。
【００２１】
例えば、冗長制御回路２０００５が、ビット０とのアクセスを冗長置換ｂｉｔ２０００４とのアクセスと制御している場合、図２０に示されるように、ビット０に対応するセレクタ２０００８が、ビット０ではなく、冗長置換ｂｉｔ２００４とのアクセスを行うよう切り替えられている。他のセレクタ２００４は、冗長制御回路２０００５により、各々対応するビットのメモリセル２０００１とのアクセスを行うように切り替えられている。
【００２２】
このように構成する事で、図２０のメモリセル２０００１ａに示すように、ＲＡＭ２０００内のメモリセル２０００１のいずれかに不良があった場合、冗長制御回路２０００５に不良のあるビットのアクセスを冗長置換ｂｉｔ２０００４に切り換えるよう、制御させることで、ＲＡＭ２００００ａ内のいずれかに不要メモリセル２０００１ａがあったとしても、該ＲＡＭ２００００ａを正常動作させることが可能となる。
【００２３】
しかしながら、上記した構成では、１ビットの不良に対応するために、全アドレスｈ分のメモリセルにより構成した冗長置換ｂｉｔ２０００４を配置しておく必要がある。よって、近年のＲＡＭは、図２１に示すように、冗長制御回路２００５ａが、カラム・デコーダ２０００３及びカラム・セレクタ回路２００１０を更に細かく制御できるようにし、ビット内で所定数の分割された単位で（図６では、１ビットあたり４つに分割）置換できるように構成したＲＡＭ２０００１ｂものが登場してきている。
【００２４】
上記のように、冗長制御回路及び冗長置換ｂｉｔを用いるＲＡＭ２００００ａでは、不良メモリセルが存在するビットを特定し、冗長制御回路２０００５を、特定したビットのアクセスを冗長置換ｂｉｔのアドレスに切り換える設定を行う必要がある。
【００２５】
この不良メモリセルの検出のために、不良メモリセルの試験を行うが、この試験を行うために、ＲＡＭ内に内蔵型自己診断回路を搭載することがある。この内蔵型自己診断回路は、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路、あるいは試験制御回路と呼ばれる。ＢＩＳＴ回路は、ＬＳＩ内部にＲＡＭを試験するためのアドレス／データ及び制御信号を発生させる試験制御回路を有する。
【００２６】
不良が存在するビットを判定するために、各ビットについての試験結果を格納するデータ・レシーバ（Ｄａｔａ  Ｒｅｃｅｉｖｅｒ：ＤＲＣＶ）が設けられる場合がある。データ・レシーバは、ＲＡＭ内の各ビットを構成するメモリセルから出力される読み出しデータと、試験制御回路から供給される期待値との一致比較結果を格納する。
【００２７】
試験制御回路への設定やＤＲＣＶに格納された試験結果の読み出しは、例えばスキャン・チェーンを介して、ＬＳＩ外部に接続されたＬＳＩテスタにより行われる。そして、ＬＳＩテスタが読み出した試験結果からＲＡＭの良否判定が行われる。一般に、スキャン・チェーンを介した試験制御回路への設定やＤＲＣＶからの試験結果の読み出しでは、データが１ビットずつ順次転送される為、データの転送時間が多く必要とされる。
【００２８】
一方、ＲＡＭの更なる大容量化に伴い、１ビット当りのカラム数は増加の傾向にある。カラム数が増加すると、冗長置換ｂｉｔのメモリセルのカラム数も増加するため、置換ビットの占有面積が増加する。ＲＡＭ不良は、１ビットを構成する複数カラムの内、１カラムのみに発生する場合が殆どであるため、置換ビットとして１ビット分を用意すると、正常な他のカラムも併せて置換する必要がある。正常な他のカラムは、不良が発生していないにも係らず置換されるため、冗長効率が悪化する。冗長効率を向上させる為に、１ビットを構成する複数カラムを分割し、分割した単位で冗長することで置換ビットの分割領域に分割する方法が知られている。
【００２９】
１ビットを構成する複数カラムで分割した構成では、ｎ分割された第１の分割単位でのＲＡＭの試験が終了すると、データ・レシーバに格納されている１ビット分のＦＢＭが積算された試験結果をスキャン・チェーンでＬＳＩ外部に読み出す。そして、次の第２の分割単位のＲＡＭの試験を行うための設定を試験制御回路に設定し、ＲＡＭの試験を実行する。その後、同様に第ｎの分割単位までのＲＡＭ試験を行う。このように、冗長分割数をｎとすると、ＲＡＭ試験条件の設定及び読み出しは、分割した回数分、繰り返して行う必要がある。ＲＡＭ試験条件の設定及び読み出しはスキャン・チェーンによって行われるため、冗長分割単位をｎ分割しない場合のＲＡＭの試験時間と比較して長い時間が必要となる。そのため、１ビットを構成する複数カラムを分割した構成ではＲＡＭの全分割領域における不良判定試験時間は、冗長分割数に比例して増加してしまう。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平７−１７６２００号公報
【特許文献２】特開２００１−６７８９０号公報
【特許文献３】特開２００２−４２４９５号公報
【特許文献４】特開２００１−１６７００５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
開示の技術は、冗長分割数が増加してもＲＡＭの不良判定試験を効率的に行うことを目的とする。
【課題を解決するための手段】
【００３２】
本技術は、行列状に配置された複数のメモリセルと、メモリセルを前記列方向に分割した複数のメモリセルを列単位で試験する試験部と、各分割単位ごとに設けられ、各々対応する分割単位の前記試験結果を格納する複数の結果格納部と、前記複数の結果格納部から前記メモリセルの前記結果情報を読み出す制御を行なう試験制御部とを有する。
【発明の効果】
【００３３】
開示の技術によれば、冗長分割数が増加してもＲＡＭの不良判定試験を効率的に行うことができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、実施例１に係るＲＡＭの試験方法の例を示す図である。
【図２】図２は、実施例１に係る半導体集積回路の構成を示すブロック図である。
【図３】図３は、実施例１に係る半導体集積回路の構成を示すブロック図である。
【図４】図４は、実施例１に係る半導体集積回路のデータ・レシーバ選択信号生成回路の構成例を示す図である。
【図５】図５は、実施例１に係る半導体集積回路のデータ・レシーバ選択信号生成回路の真理値表を説明する為の図である。
【図６】図６は、実施例１に係る半導体集積回路のデータ・レシーバの構成例を示す図である。
【図７】図７は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。
【図８】図８は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。
【図９】図９は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。
【図１０】図１０は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。
【図１１】図１１は、実施例１に係る半導体集積回路の冗長試験の処理を示すフローチャートである。
【図１２】図１２は、実施例１に係る半導体集積回路のマーチ試験時のパタンシーケンス及びタイミングチャートを示す図である。
【図１３】図１３は、従来試験方法による試験時間、及び実施例１の試験方法による試験時間の比較を示す図である。
【図１４】図１４は、実施例２に係る半導体集積回路のデータ・レシーバ選択信号生成回路の構成例を示す図である。
【図１５】図１５は、実施例２に係る半導体集積回路のデータ・レシーバ選択信号生成回路の真理値表を説明する為の図である。
【図１６】図１６は、従来のＲＡＭ１００００の構成図である。
【図１７】図１７は、従来のロウ・カラム構造のＲＡＭ２００００の構成図である。
【図１８】図１８は、従来のロウ・カラム構造のＲＡＭ２００００の構成図である。
【図１９】図１９は、冗長置換ｂｉｔを有するロウ・カラム構造のＲＡＭ２００００ａの構成図である。
【図２０】図２０は、冗長置換ｂｉｔを有するロウ・カラム構造のＲＡＭ２００００ａの構成図である。
【図２１】図２１は、ビット内で４分割された単位で置換可能なＲＡＭ２０００１ｂもの構成図である。
【発明を実施するための形態】
【００３５】
以下、開示の技術について、図面を用いて詳細に説明する。
【００３６】
（実施例１）
図１は、実施例１に係る比較器付ＢＩＳＴによるＲＡＭ試験方法の例を示す。通常、ＬＳＩテスタからは電源及びクロック等、試験に必要な他の信号も供給されることが多い。但し、図１において、電源及びクロックは省略されている。図１は、試験対象のＬＳＩ１、及びＬＳＩテスタ５が例示されている。
【００３７】
ＬＳＩテスタ５は、ＬＳＩの試験、あるいは特性の測定等のために用いられる装置である。ＬＳＩテスタ５を用いて試験、測定等を行う様に設計されたＬＳＩ１は、ＬＳＩテスタ５による値の設定と値の読出しを行うインターフェースを有している。図１において、ＬＳＩテスタ５とＬＳＩ１とのインターフェースを、二点鎖線で示す。ＬＳＩテスタ５は、このインターフェースを用い、試験に必要な情報をＬＳＩ１の内部に設定する。ＬＳＩテスタ５は、ＬＳＩ１の試験終了後、試験結果を読み出す。
【００３８】
ＬＳＩ１は、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）付ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０を有する。ＢＩＳＴ付ＲＡＭ１０は、試験制御回路１１、ＲＡＭ１２、期待値レジスタ１３、及びデータ・レシーバ１４（Ｄａｔａ  Ｒｅｃｅｉｖｅｒ：ＤＲＣＶ）を有する。
【００３９】
ＢＩＳＴ付ＲＡＭ１０は、ＬＳＩ１の内部に、後述するＲＡＭ１２を試験するためのアドレス／データ及び制御信号を発生させる試験制御回路１１を有する。ＢＩＳＴ付ＲＡＭ１０は、外部からの最小限の設定によりＲＡＭ１２の試験を自動で行い、ＲＡＭ１２の試験結果を格納する。ＢＩＳＴ付ＲＡＭ１０は、ＲＡＭ１２の試験結果を参照してＲＡＭ１２の良否判定を行う。ＲＡＭ１２は、メモリの一例である。期待値は、ＲＡＭのＢＩＳＴ試験時にＲＡＭから読み出されるデータと対比する期待値データである。
【００４０】
試験制御回路１１は、ＲＡＭ１２、期待値レジスタ１３、結果レジスタ１６、及びＬＳＩレジスタ５とそれぞれ接続されている。試験制御回路１１は、ＬＳＩ１の内部にＲＡＭ１２を試験するためのアドレス／データ及び制御信号を発生させる。試験制御回路１１は、ＬＳＩテスタ５の設定値供給機能５４から供給され、ＲＡＭ１２の試験に用いられる設定値に基づいて、ＲＡＭ１２の試験を自動で行う。
【００４１】
ＲＡＭ１２は、試験制御回路１１、比較器１５とそれぞれ接続されている。
【００４２】
期待値レジスタ１３は、試験制御回路１１及び比較器１５とそれぞれ接続されている。期待値レジスタ１３は、ＲＡＭ１２から読み出されるデータと期待値とのタイミングを合わせるために用いられる。
【００４３】
データ・レシーバ１４は、比較器１５及び結果レジスタ１６を有する。
【００４４】
比較器１５は、ＲＡＭ１２、期待値レジスタ１３、及び結果レジスタ１６とそれぞれ接続されている。比較器１５は、ＲＡＭ１２の試験によって出力されたデータ、及び、期待値レジスタ１３から出力されたデータを入力する。比較器１５は、ＲＡＭ１２の試験データ、及び期待値レジスタ１３から出力された期待値を比較する。比較器１５は、ＲＡＭ１２の試験データ、及び期待値レジスタ１３から出力された期待値の比較結果を結果レジスタ１６に格納する。
【００４５】
結果レジスタ１６は、試験制御回路１１、比較器１５、及びＬＳＩテスタ５とそれぞれ接続されている。結果レジスタ１６は、比較器１５から出力されたＲＡＭ１２の試験データ、及び期待値レジスタ１３から出力された期待値の比較結果を累積的に格納する。具体的には、比較結果に一度でも不一致となった場合には、結果レジスタ１６には比較結果に不一致があったことを示すエラー情報が格納される。結果レジスタ１６に格納された比較結果のデータは、ＬＳＩテスタ５によりスキャン・チェーンを介して読出される。
【００４６】
ＬＳＩテスタ５は、テスタプログラム５１、試験データ５２、読出し値比較機能５３、及び設定値供給機能５４を有する。ＬＳＩテスタ５は、不図示のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）及び主記憶装置を有している。ＬＳＩテスタ５は、ＬＳＩ１の試験制御回路１１及び結果レジスタ１６とそれぞれ接続されている。
【００４７】
テスタプログラム５１は、ＬＳＩ１の試験、及びＬＳＩ１の特性の測定等を実行する為のプログラムを含む。ＬＳＩテスタ５は、不図示の主記憶装置上に実行可能に展開されたテスタプログラム５１により、ＬＳＩ１の試験、及びＬＳＩ１の特性の測定等を実行する。
【００４８】
ＬＳＩテスタ５は、不図示の主記憶装置上に試験データ５２を有する。試験データ５２には、ＬＳＩ１へ入力するテストデータ及びＬＳＩ１から読み出されるデータに対する期待値データが含まれる。試験データ５２は、不図示のハードディスク装置、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の補助記憶装置上に保持してもよい。なお、ＬＳＩテスタ５は、試験制御回路１１および結果レジスタ１６等、ＬＳＩ１内の回路との不図示のインターフェースを有する。
【００４９】
ＬＳＩテスタ５は、テスタプログラム５１を実行することにより、不図示のインターフェースを介して、設定値供給機能５４をＢＩＳＴ付ＲＡＭ１０に供給する。ＬＳＩテスタ５の設定値供給機能５４は、試験データ５２から、ＲＡＭ１２の試験に用いられる設定値を取得する。設定値供給機能５４は、取得した設定値を試験制御回路１１に供給する。
【００５０】
読出し値比較機能５３は、ＬＳＩ１から読み出された結果データを順次期待値と比較する。読出し値比較機能５３により得られた比較結果は、ＬＳＩ１の試験結果として、不図示の出力装置へ出力され、または、不図示の結果ファイル等へ保存される。
【００５１】
以下、ＬＳＩ１の試験実行手順の例を説明する。
（１）ＬＳＩテスタ５はテスタプログラム５１に従い、不図示の主記憶装置又は補助記憶装置に格納された試験データ５２に基づいて、ＲＡＭのＢＩＳＴ試験を行うための設定情報を、スキャン・チェーンを介して試験制御回路１１へ設定する。
（２）試験制御回路１１は、ＬＳＩテスタ５により設定された設定情報に基づいてＲＡＭ１２のＢＩＳＴ試験を制御する。具体的には、試験制御回路１１は、ＲＡＭ１２のＢＩＳＴ試験を行う際のＲＡＭ１２へのアドレス信号、ライトデータ及び期待値データの生成を行う。
（３）比較器１５は、ＲＡＭ１２から読み出されたデータと、期待値レジスタ１３から読み出された期待値とを比較する。比較器１５により比較された比較結果は結果レジスタ１６に格納される。図１のように、ＬＳＩ１内に比較器１５を設ける場合には、例えば良品＝０／不良品＝１などの最小限の結果情報が得られる。このため、ＬＳＩテスタ５が結果レジスタ１６から読み出すデータ量は少ない。
【００５２】
次に、図１の半導体集積回路１の詳細について図２を用い、説明する。
【００５３】
従来の技術において説明したように、ＲＡＭの各ビットは、冗長置換ｂｉｔを有効に活用するために、複数の分割領域（本実施の形態の場合）のセルに分割されている。
【００５４】
よって、ＤＲＣＶは、各々の分割領域ごとに不良メモリセルの存在を確認する。この際、ＤＲＣＶ１５が単一である場合、分割領域単位の試験結果が格納されたＤＲＣＶ１５から、スキャン・チェーンを介してＬＳＩ外部に試験結果を読み出す。
【００５５】
ＲＡＭのカラム・セレクタ回路からＤＲＣＶへ出力される毎にＬＳＩテスタ５へその結果を通知することになる。しかしながら、ＬＳＩテスタ５は、半導体集積装置１の所定の端子に対し、ＬＳＩテスタ５から引き出した、通信用の線をクリップで挟むなどにより接続を行うため、高速度での通信を行うことができない。従って、全ての分割領域についての不良メモリセルの検出をするためには、分割領域の分割数の分だけスキャン・チェーンを介したＤＲＣＶからの試験結果の読み出しを行う必要があり、試験に多くの時間がかかるという問題がある。
【００５６】
この点に鑑み、本実施の形態では、分割数と同じＤＲＣＶを設けておき、ビットの分割領域全てのスキャン・チェーンが完了した時点で、各ＤＲＣＶが取得した不良メモリセルの有無を示す情報を一括してＬＳＩテスタ５へ送信するものである。この構成により、繰り返し、通信を行う場合に比べ、通信効率を向上し、半導体集積回路１の検査時間を短縮することを可能とする。
【００５７】
図２は、実施例１に係る半導体集積回路の構成を示すブロック図である。図２は、データ・レシーバ（１）１４Ｃ、データ・レシーバ（２）１４Ｄから出力される冗長判定データについて説明する。なお、図３において、図１で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００５８】
図３に示すように、ＲＡＭセル面（ｂｉｔ０）２１Ａは、１ｂｉｔの冗長単位を、カラム方向に２分割した構造を有する。ＲＡＭセル面（ｂｉｔｎ）２１ＢＢは、１ｂｉｔの冗長単位を、カラム方向にｎ分割した構造を有する。なお、図３において、図１及び図２で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００５９】
置換回路３３は、冗長制御回路３１から冗長制御信号が入力されると、ＲＡＭ２１の試験結果に基づいて、不良メモリセルが存在する何れかのＲＡＭセル面（ｂｉｔ０）２１Ａ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢと、冗長用置換ｂｉｔ２１Ｙとを置換する。
【００６０】
置換回路３３がＲＡＭセル面（ｂｉｔ０）２１Ａと冗長用置換ｂｉｔ２１Ｙとを置換した場合、カラム・アドレスレコーダ回路２４は、冗長用置換ｂｉｔ２１Ｙにあるカラム方向のカラム・アドレスを指定する。前述したロウ・アドレスレコーダ回路２３によって冗長用置換ｂｉｔ２１Ｙのロウ・アドレスが活性化されている場合、カラム・アドレスレコーダ回路２４は、カラム・セレクタ回路３２を用いて、冗長用置換ｂｉｔ２１Ｙに対応する「カラム・アドレス・セレクト」信号を活性化し、置換した冗長用置換ｂｉｔ２１Ｙを、不良メモリセルが存在する何れかのＲＡＭセル面（ｂｉｔ０）２１Ａ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢのかわりに使用する。
【００６１】
データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂは、それぞれ、カラム・アドレスレコーダ回路２４及び試験制御回路１１とそれぞれ接続されている。データ・レシーバ（１）１４Ｃは、データ・レシーバ選択信号生成回路３０からデータ・レシーバ選択信号が出力された場合、試験制御回路１１から出力されたＲＡＭセル面（ｂｉｔ０）２１Ａに対応する期待値、及びＲＡＭセル面（ｂｉｔ０）２１Ａから出力されたデータを比較する。データ・レシーバ（１）１４Ｃは、比較結果を、冗長判定データとして、試験制御回路１１に出力する。試験制御回路１１は、データ・レシーバ（１）１４Ｃから出力された冗長判定データを入力する。
【００６２】
図３は、図２で示した各ビットの分割領域を複数（本実施の形態では２）に分割し、上記したように、該分割数に応じた数のＤＲＣＶを設けた半導体集積回路の構成を示すブロック図をさらに詳細に説明した図である。なお、図３において、図１、図２で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００６３】
ＢＩＳＴ付ＲＡＭ１０Ａは、試験制御回路１１、ＲＡＭ２１、データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂ、ＲＡＭ２１、データ・レジスタ２２、ロウ・アドレスレコーダ回路２３、カラム・アドレスレコーダ回路２４、アドレス・レジスタ２５、ＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）レジスタ２６、期待値レジスタ２７、ＬＥ（Ｌａｔｃｈ  Ｅｎａｂｌｅ）レジスタ２８、カラム・アドレスレジスタ２９、ＤＲＣＶ選択信号生成回路３０、及び冗長制御回路３１を含む。
【００６４】
ＲＡＭ２１は、データ・レジスタ２２、ロウ・アドレスレジスタ回路２３、カラム・アドレスレコーダ回路２４、及び期待値レジスタ２７とそれぞれ接続されている。ＲＡＭ２１は、ＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、ＲＡＭセル面（ｂｉｔｎ）２１ＢＢ、及び冗長用置換ｂｉｔ２１Ｙを有する。ＲＡＭ２１は、ロウ方向及びカラム方向にマトリクス状に配列された不図示のメモリセルを有する。ＲＡＭ２１は、ロウ方向に不図示のワード線が配置され、カラム方向に不図示のビット線が配置される。ＲＡＭ２１のメモリセルは、ロウ方向のロウ・アドレス、及びカラム方向のカラム・アドレスによる固有のアドレスによって特定される。ＲＡＭ２１のメモリセルは、不図示のワード線及びビット線に接続される。ワード線及びビット線を活性化することにより、ＲＡＭ２１のメモリセルは、試験制御回路１１から供給されたデータを格納する。又、ＲＡＭ２１のメモリセルは、格納したデータをＤＲＣＶに出力する。
【００６５】
ＲＡＭ２１は、データのｂｉｔ単位毎に、ＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、ＲＡＭセル面（ｂｉｔｎ）２１ＢＢにそれぞれ分割されている。更に、各々のＲＡＭセルは、２つの分割領域に分割されている。
【００６６】
冗長用置換ｂｉｔ２１Ｙは、ＲＡＭ２１の試験結果によってＲＡＭ２１のＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ〜ＲＡＭセル面（ｂｉｔｎ）２１ＢＢのいずれかの分割された分割領域に不良メモリセルが存在する場合、不良メモリセルが発生したＲＡＭセル面と置換する為に設けられる。
【００６７】
試験制御回路１１は、データ・レジスタ２２、アドレス・レジスタ２５、ＷＥレジスタ２６、冗長制御回路３１、期待値レジスタ２７、ＬＥレジスタ２８、カラム・アドレスレジスタ２９、及び図１に前述したＬＳＩテスタ５の設定値供給機能５４とそれぞれ接続されている。試験制御回路１１は、アドレス・レジスタ２５にＲＡＭ２１のアドレス信号を出力する。ＲＡＭ２１のアドレス信号は、アドレス・レジスタ２５に一時的に格納される。又、試験制御回路１１は、カラム・アドレスレジスタ２９にＲＡＭ２１のアドレス信号を出力する。ＲＡＭ２１のアドレス信号は、カラム・アドレスレジスタ２９に一時的に格納される。
【００６８】
試験制御回路１１は、ＷＥレジスタ２６にＷＥ信号を出力する。ＷＥ信号は、ＲＡＭ２１に対する、データの書込み／読出しの切替信号である。試験制御回路１１がＲＡＭ２１にＷＥ信号が“１”の信号を出力する場合、ＲＡＭ２１にデータが書込みできる状態となる。試験制御回路１１は、ＲＡＭ２１のアドレス信号で指示されるアドレスに、ＲＡＭ２１の書込みデータを書き込む。試験制御回路１１がＲＡＭ２１にＷＥ信号が“０”の信号を出力する場合、ＲＡＭ２１からデータが読出しできる状態となる。試験制御回路１１は、ＲＡＭ２１のアドレス信号で指示されるアドレスに格納されたデータの内容を、ＲＡＭ２１からの読出しデータ信号として出力する。ＷＥ信号は、ＷＥレジスタ２６に一時的に格納される。
【００６９】
試験制御回路１１は、データ・レジスタ２２に書込みデータ信号を出力する。書込みデータ信号は、ＲＡＭ２１の書込みデータ信号、及びＲＡＭ２１の試験に使用される期待値信号を含む。書込みデータ信号は、データ・レジスタ２２に一時的に格納される。
【００７０】
試験制御回路１１は、ＬＥレジスタ２８にＬＥ信号を出力する。ＬＥ信号は、後述するデータ・レシーバ（ＤＲＣＶ）（１）１４Ａ、データ・レシーバ（２）１４Ｂの制御信号である。ＬＥ信号は、ＬＥレジスタ２８に一時的に格納される。試験制御回路１１がＲＡＭ２１にＬＥ信号が“１”の信号を出力する場合、データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂは、ＲＡＭ２１から出力される読出しデータ、及び期待値レジスタ２７から出力される期待値を比較し、比較結果を取り込む。試験制御回路１１がＲＡＭ２１にＬＥ信号が“０”の信号を出力する場合、データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂは、比較結果を取り込まない。
【００７１】
試験制御回路１１は、ＲＡＭ２１の試験において、ＲＡＭ２１からデータを読み出した後、データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂを用いてデータを読出し、ＲＡＭ２１から出力される読出しデータ及び期待値を比較した後、ＷＥ信号の反転をＬＥ信号にする方法が考えられる。しかし、この方法では、ＲＡＭ２１からデータを読み出す時に、全ての場合においてデータ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂによる比較が行われてしまう。ＲＡＭ２１の試験において、まだ書き込まれていないＲＡＭ２１のアドレスを読んだ場合、データ信号の値が不定で期待値が確定しない為、ＲＡＭ２１からの読出しデータを比較したくない場合がある。その為、実施例１において、ＷＥ信号の反転ではなく、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂ毎に独立して、ＲＡＭ２１からの読出しデータを比較するか否か制御する為のＬＥ信号が設けられている。
【００７２】
試験制御回路１１は、図１に前述したＬＳＩテスタ５の設定値供給機能５４から、スキャン・チェーン信号が入力される。スキャン・チェーンの接続線は、図２の破線で示す。スキャン・チェーン信号は、ＲＡＭ２１の試験結果によってＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢの何れかに不良メモリセルが存在する場合、冗長用置換ｂｉｔ２１Ｙと置換するか選択する設定を行う信号である。試験制御回路１１は、入力されたスキャン・チェーン信号を、冗長制御回路３１に出力する。
【００７３】
データ・レジスタ２２は、試験制御回路１１、ＲＡＭ２１、及び期待値レジスタ２７とそれぞれ接続されている。データ・レジスタ２２は、試験制御回路１１から出力されたデータを一時的に格納する。データ・レジスタ２２は、ＲＡＭ２１に、ＲＡＭ２１の試験に使用されるデータを出力する。データ・レジスタ２２は、期待値レジスタ２７に、ＲＡＭ２１の試験に使用される期待値を出力する。
【００７４】
期待値レジスタ２７は、データ・レジスタ２２、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂとそれぞれ接続されている。期待値レジスタ２７は、データ・レジスタ２２から出力されたＲＡＭセル面（ｂｉｔ０）２１Ａに対応する期待値、及びＲＡＭセル面（ｂｉｔ１）２１Ｂに対応する期待値を、一時的に格納する。期待値レジスタ２７は、一時的に格納したＲＡＭセル面（ｂｉｔ０）２１Ａに対応する期待値を、データ・レシーバ（１）１４Ａに出力する。期待値レジスタ２７は、一時的に格納したＲＡＭセル面（ｂｉｔ１）２１Ｂに対応する期待値を、データ・レシーバ（２）１４Ｂに出力する。
【００７５】
ＬＥレジスタ２８は、試験制御回路１１と接続されている。試験制御回路１１からは、期待値が出力されたことを示すＬＥ信号“１”、出力がない場合は“０”を出力している。期待値レジスタ２７は、この値を記憶している。
【００７６】
カラム・アドレスレジスタ２９は、試験制御回路１１及びデータ・レシーバ選択信号制御回路３０とそれぞれ接続されている。カラム・アドレスレジスタ２９は、試験制御回路１１から出力されたＲＡＭ２１のカラム・アドレス信号を一時的に格納する。カラム・アドレスレジスタ２９は、一時的に格納したカラム・アドレス信号をデータ・レシーバ（ＤＲＣＶ）選択信号生成回路３０に出力する。
【００７７】
データ・レシーバ選択信号生成回路３０は、ＬＥレジスタ２８、カラム・アドレスレジスタ２９、データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂの各々と接続されている。データ・レシーバ選択信号生成回路３０は、カラム・アドレスレジスタ２９から入力されたカラム・アドレス信号、及びＬＥレジスタ２８から入力されたＬＥ信号に基づいて、対応するデータ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂデータ・レシーバへ選択信号を出力する。
【００７８】
アドレス・レジスタ２５は、試験制御回路１１、ロウ・アドレスレコーダ回路２３及びカラム・アドレスレコーダ回路２４とそれぞれ接続されている。アドレス・レジスタ２５は、試験制御回路１１から出力されたＲＡＭ２１のアドレス情報を一時的に格納する。アドレス・レジスタ２５は、ロウ・アドレスレコーダ回路２３に、ＲＡＭ２１のロウ・アドレス情報を出力する。アドレス・レジスタ２５は、カラム・アドレスレコーダ回路２４に、ＲＡＭ２１のカラム・アドレス情報を出力する。
【００７９】
ＷＥレジスタ２６は、試験制御回路１１及びロウ・アドレスレコーダ回路２３とそれぞれ接続されている。ＷＥレジスタ２６は、試験制御回路１１から出力されたＲＡＭ２１のＷＥ信号を一時的に格納する。ＷＥレジスタ２６は、ロウ・アドレスレコーダ回路２３に、ＲＡＭ２１のＷＥ信号を出力する。
【００８０】
ロウ・アドレスレコーダ回路２３は、アドレス・レジスタ２５、ＷＥレジスタ２６及びＲＡＭ２１とそれぞれ接続されている。ロウ・アドレスレコーダ回路２３は、アドレス・レジスタ２５から入力されたロウ・アドレス信号、及び、ＷＥレジスタ２６から入力されたＷＥ信号に基づいて、ロウ・アドレス信号をデコードし、デコードした値が示す不図示のワード線を活性化する。ロウ・アドレスレコーダ回路２３は、入力されるＷＥ信号によって不図示のワード線が活性化すると、デコードの動作を停止する。ロウ・アドレスレコーダ回路２３は、ＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢにあるロウ方向のロウ・アドレスを指定する。
【００８１】
カラム・アドレスレコーダ回路２４は、カラム・セレクタ回路３２及び置換回路３３を有する。カラム・アドレスレコーダ回路２４は、ＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、ＲＡＭセル面（ｂｉｔｎ）２１ＢＢ、アドレス・レジスタ２５、冗長制御回路３１、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂとそれぞれ接続されている。
【００８２】
カラム・アドレスレコーダ回路２４は、アドレス・レジスタ２５から出力されたＲＡＭ２１のカラム・アドレス信号に基づいて、ＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢにあるカラム方向のカラム・アドレスを指定する。前述したロウ・アドレスレコーダ回路２３によってロウ・アドレスが活性化されている場合、カラム・アドレスレコーダ回路２４は、指定したＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢのカラム・アドレスに予め書き込まれているデータを取り出す。
【００８３】
カラム・アドレスレコーダ回路２４は、ＲＡＭセル面（ｂｉｔ０）２１Ａから取り出したデータを、データ・レシーバ（１）１４Ａに出力する。カラム・アドレスレコーダ回路２４は、ＲＡＭセル面（ｂｉｔ１）２１Ｂから取り出したデータを、データ・レシーバ（２）１４Ｂに出力する。
【００８４】
カラム・セレクタ回路３２は、アドレス・レジスタ２５から入力されたカラム・アドレス信号をデコードして、デコードした値が示す「カラム・アドレス・セレクト」信号を活性化する。「カラム・アドレス・セレクト」信号は、ＲＡＭ２１の不図示のビット線を選択する信号である。
【００８５】
置換回路３３は、冗長制御回路３１から冗長制御信号が入力されると、ＲＡＭ２１の試験結果に基づいて、不良メモリセルが存在する何れかのＲＡＭセル面（ｂｉｔ０）２１Ａ、ＲＡＭセル面（ｂｉｔ１）２１Ｂ、ＲＡＭセル面（ｂｉｔ２）２１Ｃ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢと、冗長用置換ｂｉｔ２１Ｙとを置換する。
【００８６】
データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｄは、それぞれカラム・アドレスレコーダ回路２４、期待値レジスタ２７、データ・セレクタ選択信号生成回路３０、冗長制御回路３１に接続されている。各データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４（Ｂ）は、それぞれ、ＬＥ信号に同期し、データ・レシーバ選択信号生成回路３０からのデータ・レシーバ選択信号に応じ、期待値レジスタ２７から出力されたＲＡＭセル面２１Ａ〜Ｎの対応分割領域に対応する期待値と実際にＲＡＭ２１から出力されたデータを比較し、その結果を記憶する。
【００８７】
図４は、実施例１に係る半導体集積回路のデータ・レシーバ選択信号生成回路の構成例を示す図である。なお、図４において、図１〜図３で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００８８】
図４に示すように、本実施の携帯のＲＡＭ１０Ａは、ＲＡＭ２１の各ｂｉｔがカラム方向に４分割された構造を有する。たとえば、ＲＡＭ２１の０ｂｉｔめのＲＡＭセル面は、分割領域２１ＡＡ、および、２１ＡＢの４つの分割領域に分割されている。ＲＡＭセル２１Ａのメモリセルに付与された番号は、セルアドレスを示す。図６に示されるように、ＲＡＭセル面２１Ａは、カラム方向に８つのセルを並べており、その並びに従って、セルアドレスが付与されている。本実施の携帯の場合、２つの分割領域に分割しているため、４アドレスごとに、分割領域２１Ａと分割領域Ｂとの間で交互にアドレスが付与されることとなる。たとえば分割領域２１ＡＡは、セルアドレス０、１、２、３、８、９、１０・・・が付与されたメモリセルを含む。
【００８９】
カラム・アドレスレコーダ回路２４は、各分割領域に接続されたカラム・アドレスレコーダ回路２４Ａ，Ｂ、および、各カラム・アドレスレコーダ回路２４Ａ，Ｂの出力側に接続されたカラム・アドレスレコーダ回路２４Ｅとを有する。
【００９０】
カラム・アドレスレコーダ回路２４Ａ，Ｂは、それぞれ対応する分割領域２１Ａ，Ｂのメモリセルに格納されたデータを読出し、カラム・アドレスレコーダ回路２４Ｃに出力する。
【００９１】
カラム・アドレスレコーダ回路２４Ｅは、カラム・アドレスレコーダ回路２４Ａ、カラム・アドレスレコーダ回路２４Ｂ、データ・レシーバ（１）１４Ａ，データ・レシーバ（２）１４Ｂに接続されている。カラム・アドレスレコーダ回路２４Ｅは、カラム・アドレスレコーダ回路２４Ａ〜カラム・アドレスレコーダ回路２４Ｄの各々から読み出されたデータを、データ・レシーバ（１）１４Ａ、データ・レシーバ（２）１４Ｂへ出力する。
【００９２】
カラム・アドレスレジスタ２９は、ＲＡＭ２１におけるカラム・アドレスを２進数で、０〜２ビット目の計３ビットの値で格納しており、図４では、その最上位ビットをＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とし、最下位ビットをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）と明記している。カラム・アドレスレジスタ２９のＭＳＢ及びＬＳＢ及びＲＡＭ２１のセルアドレスの対応関係は、後述する図５を使用して説明する。
【００９３】
データ・レシーバ選択信号生成回路３０は、ＡＮＤ回路などの各回路３０Ａ〜Ｈにて形成されている。
【００９４】
そして、図に示すように、データ・レシーバ選択信号生成回路３０は、ＬＥレジスタ２８の値が１の場合、カラムレジスタＭＳＢの値が、
０なら、カラム・アドレスレコーダ（１）１４Ａへ
１なら、カラム・アドレスレコーダ（２）１４Ｂへ
選択信号を出力する。
【００９５】
なお、ＬＥレジスタ２８の値が０の場合は、テストデータが出力されていない状態であるので、いずれのカラム・アドレスレコーダ（１）、（２）１４Ａ，Ｂからの出力を行わない。  
【００９６】
カラム・アドレスレコーダ（１）、（２）１４Ａ、Ｂは、この選択信号に応じて期待値レジスタ２７の値と、カラム・アドレスレコーダ回路２４Ｅからの値とを比較し、その結果を記憶する。
【００９７】
図６は、半導体集積回路のデータ・レシーバ（１）、（４）１４Ａ、Ｂの構成例を示す図である。なお、データ・レシーバ（１）、（２）１４Ａ、Ｂは、同一構成であり、図６では、総称して、データ・レシーバ１４として説明する。また、図６において、図１〜図５で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００９８】
図６に示すように、データ・レシーバ１４は、ＥＸ−ＯＲ回路１７Ａ、ＯＲ回路１７Ｂ、及びレジスタ１７Ｃを有する。
【００９９】
ＥＸ−ＯＲ回路１７Ａは、カラム・アドレスレコーダ回路２４、期待値レジスタ２７、及びＯＲ回路１７Ｂに接続されている。
ＥＸ−ＯＲ回路１７Ａは、カラム・アドレスレコーダ回路２４から入力される読出しデータ、及び期待値レジスタ２７から入力される期待値が一致するか判定する判定信号をＯＲ回路１７Ｂに出力する。ＥＸ−ＯＲ回路１７Ａは、カラム・アドレスレコーダ回路２４から入力される読出しデータ、及び期待値レジスタ２７から入力される期待値が一致する場合、判定信号“０”をＯＲ回路１７Ｂに出力する。又、ＥＸ−ＯＲ回路１７Ａは、カラム・アドレスレコーダ回路２４から入力される読出しデータ、及び期待値レジスタ２７から入力される期待値が不一致である場合、判定信号“１”をＯＲ回路１７Ｂに出力する。
【０１００】
ＯＲ回路１７Ｂは、ＥＸ−ＯＲ回路１７Ａ、レジスタ１７Ｃの出力端子（ＯＵＴ端子）、及びレジスタ１７Ｃのデータ端子（Ｄ端子）に接続されている。ＯＲ回路１７Ｂは、ＥＸ−ＯＲ回路１７Ａから入力される判定信号、及びレジスタ１７Ｃの出力端子から入力される出力信号の論理和を、レジスタ１７Ｃのデータ端子に出力する。
【０１０１】
レジスタ１７ＣのＥＮ（Ｅｎａｂｌｅ）端子は、データ・レシーバ選択回路３０に接続されている。レジスタ１７Ｃのデータ端子は、ＯＲ回路１７Ｂに接続されている。レジスタ１７Ｃの出力端子は、試験制御回路１１及びＯＲ回路１７Ｂにそれぞれ接続されている。
【０１０２】
レジスタ１７Ｃは、データ・レシーバ選択回路３０からＥＮ信号“１”が入力されると、データが書込み可能となる。レジスタ１７Ｃは、ＯＲ回路１７Ｂから入力したデータを書込む。レジスタ１７Ｃは、書込まれたデータを出力端子から試験制御回路１１及びＯＲ回路１７Ｂに出力する。レジスタ１７Ｃは、データ・レシーバ選択回路３０からＥＮ信号“０”が入力されると、データの書込ができなくなり、レジスタ１７Ｃが初期化される。
【０１０３】
ＲＡＭ２１の試験時のデータ・レシーバ１４の動作について説明する。最初に、レジスタ１７Ｃは、初期値として“０”が設定されてからＲＡＭ２１の試験が開始される。ＥＸ−ＯＲ回路１７Ａにおいて、カラム・アドレスレコーダ回路２４から入力される読出しデータ、及び期待値レジスタ２７から入力される期待値が一致する場合、ＯＲ回路１７Ｂに判定信号“０”が出力される。レジスタ１７Ｃは、初期値として“０”が設定されているため、ＯＲ回路１７Ｂは、判定信号“０”及びレジスタ１７Ｃの初期値である“０”が入力される。従って、ＯＲ回路１７Ｂが出力する論理和は“０”となり、レジスタ１７Ｃの書込みデータは“０”になる。
【０１０４】
一方、ＥＸ−ＯＲ回路１７Ａにおいて、カラム・アドレスレコーダ回路２４から入力される読出しデータ、及び期待値レジスタ２７から入力される期待値が不一致である場合、ＯＲ回路１７Ｂに判定信号“１”が出力される。この場合、レジスタ１７Ｃの出力端子から出力される信号に拠らず、ＯＲ回路１７Ｂが出力する論理和は“１”となる。従って、レジスタ１７Ｃの書込みデータは“１”となる。
【０１０５】
レジスタ１７Ｃの書込みデータが１回“１”になると、ＥＸ−ＯＲ回路１７Ａからの出力値に拠らず、ＯＲ回路１７Ｂが出力する論理和、及びレジスタ１７Ｃの出力端子から出力される信号は“１”となり、レジスタ１７Ｃの書込みデータは“１”になり続ける。即ち、ＲＡＭ２１の試験中に、１回でもカラム・アドレスレコーダ回路２４から入力される読出しデータ、及び期待値レジスタ２７から入力される期待値が不一致になると、レジスタ１７Ｃの書込みデータは“１”になり続ける。ＲＡＭ２１の試験終了後、レジスタ１７Ｃの書込みデータを読出し、書込みデータが”１”であれば、ＲＡＭ２１の試験中に１回以上の不一致が発生し、ＲＡＭ２１に不具合が発生したことがわかる。
【０１０６】
図７は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。なお、図７において、図１〜図３で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１０７】
図７に示すように、実施例１に係るＢＩＳＴ付ＲＡＭ１０Ａは、ＲＡＭ２１の１ｂｉｔの冗長単位がカラム方向に２分割された構造を有する。即ち、ＲＡＭ２１は、ｂｉｔ０のＲＡＭセル面の各領域２１ＡＡ、ＡＢ，ｂｉｔ１のＲＡＭセル面の各分割領域２１ＢＡ、２１ＢＢ・・・・ｂｉｔｎのＲＡＭセル面の各領域２１ＮＡ、ＮＢを有する。
【０１０８】
カラム・セレクタ回路３２Ｙは、冗長用置換ｂｉｔ２１Ｙ、カラム・セレクタ回路３２Ｈ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２Ｙは、いずれかの分割領域２１ＡＡ、２１ＡＢ、２１ＢＡ、２１ＮＡ、および２１ＮＢに不良メモリセルが存在する場合、冗長制御回路３１からカラム・セレクタ回路３２Ｈ経由で出力される冗長制御信号に基づいて、冗長用置換ｂｉｔ２１Ｙを、不良メモリセルが存在する何れかのＲＡＭセル面のかわりに使用される。カラム・セレクタ回路３２Ｙは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１Ｙに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１０９】
カラム・セレクタ回路３２ＡＡは、分割領域２１ＡＡ、カラム・セレクタ回路３２Ｈ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２ＡＡは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１ＡＡに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１０】
カラム・セレクタ回路３２ＡＢは、分割領域２１ＡＢ、カラム・セレクタ回路３２Ｈ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２ＡＢは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１ＡＢに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１１】
カラム・セレクタ回路３ＢＡは、分割領域２１ＢＡ、カラム・セレクタ回路３２Ｉ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２ＢＡは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１ＢＡに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１２】
カラム・セレクタ回路３２ＢＢは、分割領域２１ＮＡ、カラム・セレクタ回路３２Ｉ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２ＢＢは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１ＮＡに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１３】
カラム・セレクタ回路３２ＮＡは、分割領域２１ＮＢ、カラム・セレクタ回路３２Ｊ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２ＮＡは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１ＮＢに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１４】
カラム・セレクタ回路３２ＮＢは、分割領域２１Ｑ、カラム・セレクタ回路３２Ｊ、及びカラム・アドレスレコーダ２４に接続されている。カラム・セレクタ回路３２ＮＢは、カラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１Ｑに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１５】
カラム・セレクタ回路３２Ｈは、カラム・セレクタ回路３２Ｙ、カラム・セレクタ回路３２ＡＡ、カラム・セレクタ回路３２ＡＢ、冗長制御回路３１、及びＲＡＭ２１の０ｂｉｔ目に対応する不図示のデータ・レシーバ１４に接続されている。カラム・セレクタ回路３２Ｈは、カラム・セレクタ回路３２Ｙ、カラム・セレクタ回路３２ＡＡ、カラム・セレクタ回路３２ＡＢのうち２つのカラム・セレクタ回路を選択する。カラム・セレクタ回路３２Ｈは、ＲＡＭ２１の０ｂｉｔ目に対応するデータを、ＲＡＭ２１の０ｂｉｔ目に対応する不図示のデータ・レシーバ１４に出力する。
【０１１６】
分割領域２１ＡＡ、分割領域２１ＡＢ、分割領域２１ＢＡ、分割領域２１ＮＡ、分割領域２１ＮＢ、及び分割領域２１Ｑのうち、いずれかのＲＡＭセル面に不良メモリセルが含まれる場合、カラム・セレクタ回路３２Ｈは、冗長制御回路３１の指示に基づいて、カラム・セレクタ回路３２ＡＡ、カラム・セレクタ回路３２ＡＢのうち、不良メモリセルが含まれない正常なＲＡＭセル面に接続された何れか１つのカラム・セレクタ回路、及びカラム・セレクタ回路３２Ｙを選択する信号を出力する。カラム・セレクタ回路３２Ｙは、カラム・セレクタ回路３２Ｈから出力される信号と、冗長用置換ｂｉｔ２１Ｙに対応するカラム・アドレスレコーダ２４からの指示に基づいて、分割領域２１Ｙに対応する「カラム・アドレス・セレクト」信号を活性化する。
【０１１７】
カラム・セレクタ回路３２Ｉは、カラム・セレクタ回路３２ＡＢ、カラム・セレクタ回路３２ＢＡ、カラム・セレクタ回路３２ＢＢ、冗長制御回路３１、及びＲＡＭ２１の１ｂｉｔ目に対応する不図示のデータ・レシーバ１４に接続されている。カラム・セレクタ回路３２Ｉは、カラム・セレクタ回路３２ＡＢ、カラム・セレクタ回路３２ＢＡ、カラム・セレクタ回路３２ＢＢのうち２つのカラム・セレクタ回路を選択する。カラム・セレクタ回路３２Ｉは、ＲＡＭ２１の１ｂｉｔ目に対応するデータを、ＲＡＭ２１の１ｂｉｔ目に対応する不図示のデータ・レシーバ１４に出力する。
【０１１８】
分割領域２１ＡＢ、分割領域２１ＢＡ、及び分割領域２１ＢＢのうち、いずれかのＲＡＭセル面に不良メモリセルが含まれる場合、カラム・セレクタ回路３２Ｉは、冗長制御回路３１の指示に基づいて、カラム・セレクタ回路３２ＡＢ、カラム・セレクタ回路３２ＢＡ、及びカラム・セレクタ回路３２ＢＢのうち、不良メモリセルが含まれない正常なＲＡＭセル面に接続された２つのカラム・セレクタ回路を選択する信号を出力する。不良メモリセルが含まれるＲＡＭセル面は、冗長制御回路３１からの指示に基づいて、冗長用置換ｂｉｔ２１Ｙと置換して使用される。
【０１１９】
カラム・セレクタ回路３２Ｊは、カラム・セレクタ回路３２ＮＡ、カラム・セレクタ回路３２ＮＢ、不図示のカラム・セレクタ回路、冗長制御回路３１、及びＲＡＭ２１のｎｂｉｔ目に対応する不図示のデータ・レシーバ１４に接続されている。カラム・セレクタ回路３２Ｊは、カラム・セレクタ回路３２ＡＢ、カラム・セレクタ回路３２ＢＡ、不図示のカラム・セレクタ回路のうち２つのカラム・セレクタ回路を選択する。カラム・セレクタ回路３２Ｊは、ＲＡＭ２１のｎｂｉｔ目に対応するデータを、ＲＡＭ２１のｎｂｉｔ目に対応する不図示のデータ・レシーバ１４に出力する。
【０１２０】
分割領域２１ＮＡ、分割領域２１ＮＢ、いずれかの分割領域に不良メモリセルが含まれる場合、カラム・セレクタ回路３２Ｊは、冗長制御回路３１の指示に基づいて、カラム・セレクタ回路３２ＮＡ、カラム・セレクタ回路３２ＮＢ、不図示のカラム・セレクタ回路のうち、不良メモリセルが含まれない正常なＲＡＭセル面に接続された２つのカラム・セレクタ回路を選択する信号を出力する。不良メモリセルが含まれるＲＡＭセル面は、冗長制御回路３１からの指示に基づいて、冗長用置換ｂｉｔ２１Ｙと置換して使用される。
【０１２１】
図８は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。図８は、分割領域２１ＡＡに不良メモリセル４０Ａが含まれる構成例を示す。なお、図８において、図１〜図７で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１２２】
図８に示すように、冗長制御回路３１は、カラム・セレクタ回路３２Ｈに対し、カラム・セレクタ回路３２Ｙ及びカラム・セレクタ回路３２ＡＢを選択する信号を出力する。冗長制御回路３１は、カラム・セレクタ回路３２Ｉに対し、カラム・セレクタ回路３２ＢＡ及びカラム・セレクタ回路３２ＢＢを選択する信号を出力する。冗長制御回路３１は、カラム・セレクタ回路３２Ｊに対し、カラム・セレクタ回路３２ＮＡ及びカラム・セレクタ回路３２ＮＢを選択する信号を出力する。不良メモリセル４０Ａが含まれる分割領域２１ＡＡのかわりに、冗長用置換ｂｉｔ２１Ｙが使用される。そのため、不良メモリセル４０Ａが含まれる分割領域２１ＡＡを切り離すことができる。
【０１２３】
図９は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。図９は、分割領域２１ＡＢに不良メモリセル４０Ｂが含まれる構成例を示す。なお、図９において、図１〜図８で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１２４】
図９に示すように、冗長制御回路３１は、カラム・セレクタ回路３２Ｈに対し、カラム・セレクタ回路３２Ｙ及びカラム・セレクタ回路３２ＡＡを選択する信号を出力する。冗長制御回路３１は、カラム・セレクタ回路３２Ｉに対し、カラム・セレクタ回路３２ＢＡ及びカラム・セレクタ回路３２ＢＢを選択する信号を出力する。冗長制御回路３１は、カラム・セレクタ回路３２Ｊに対し、カラム・セレクタ回路３２ＮＡ及びカラム・セレクタ回路３２ＮＢを選択する信号を出力する。不良メモリセル４０Ｂが含まれる分割領域２１ＡＢのかわりに、冗長用置換ｂｉｔ２１Ｙが使用される。そのため、不良メモリセル４０Ｂが含まれる分割領域２１ＡＢを切り離すことができる。
【０１２５】
図１０は、実施例１に係る半導体集積回路のカラム・セレクタ回路の構成例を示す図である。図１０は、分割領域２１ＮＡに不良メモリセル４０Ｃが含まれる構成例を示す。なお、図１０において、図１〜図９で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１２６】
図１０に示すように、冗長制御回路３１は、カラム・セレクタ回路３２Ｈに対し、カラム・セレクタ回路３２Ｙ及びカラム・セレクタ回路３２ＡＡを選択する信号を出力する。冗長制御回路３１は、カラム・セレクタ回路３２Ｉに対し、カラム・セレクタ回路３２ＡＢ及びカラム・セレクタ回路３２ＢＡを選択する信号を出力する。冗長制御回路３１は、カラム・セレクタ回路３２Ｊに対し、カラム・セレクタ回路３２ＮＡ及びカラム・セレクタ回路３２ＮＢを選択する信号を出力する。不良メモリセル４０Ｃが含まれる分割領域２１ＮＡのかわりに、冗長用置換ｂｉｔ２１Ｙが使用される。そのため、不良メモリセル４０Ｃが含まれる分割領域２１ＮＡを切り離すことができる。
【０１２７】
図１１は、実施例１に係る実施例１に係る半導体集積回路の冗長試験の処理を示すフローチャートである。なお、図１１において、図１〜図１０で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１２８】
図１１に示すＬＳＩテスタ５は、図２に示す試験制御回路１１に、ＲＡＭ２１全体の試験を行うように設定する（ＯＰ１）。
【０１２９】
ＬＳＩテスタ５は、図２に示すデータ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを含む全てのデータ・レシーバ１４へ初期値を設定する（ＯＰ２）。
【０１３０】
試験制御回路１１は、ＲＡＭ２１の全体試験の実施に際し、図２に示すデータ・レシーバ選択信号回路３０を用いて、冗長分割部分に対応するデータ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを含む全てのデータ・レシーバ１４のいずれかを選択する（ＯＰ３）。
【０１３１】
試験制御回路１１は、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを含む全てのデータ・レシーバ１４を使用して、ＲＡＭ２１全体のメモリセルに格納されたデータの書込み及び読出しを行う（ＯＰ５）。
【０１３２】
試験制御回路１１は、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを含む全てのデータ・レシーバ１４を使用して、ＲＡＭ２１全体のメモリセルの不良を判定する（ＯＰ６）。
【０１３３】
試験制御回路１１は、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを含む全てのデータ・レシーバ１４を使用して、ＲＡＭ２１全体のメモリセルの不良判定結果を格納する（ＯＰ７）。
【０１３４】
試験制御回路１１は、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを含む全てのデータ・レシーバ１４に格納されたＲＡＭ２１全体のメモリセルの不良判定結果を読み出す（ＯＰ８）。
【０１３５】
試験制御回路１１は、ＲＡＭ２１全体のメモリセルに不良が存在するか判断する（ＯＰ９）。ＲＡＭ２１全体のメモリセルに不良が存在する場合（ＯＰ９  ＹＥＳ）、試験制御回路１１は、ＲＡＭ２１全体のメモリセルの不良判定結果に基づいて、冗長制御回路３１にスキャン・チェーン信号を出力する（ＯＰ１０）。ＲＡＭ２１全体のメモリセルに不良が存在しない場合（ＯＰ９  ＮＯ）、試験制御回路１１は、冗長試験の処理を終了する。
【０１３６】
冗長制御回路３１は、カラム・アドレスレコーダ回路２４の置換回路３３に、冗長制御信号を出力する（ＯＰ１１）。
【０１３７】
置換回路３３は、冗長制御回路３１から冗長制御信号が入力されると、ＲＡＭ２１の試験結果に基づいて、不良メモリセルが存在する何れかのＲＡＭセル面（ｂｉｔ０）２１Ａ、及びＲＡＭセル面（ｂｉｔｎ）２１ＢＢと、冗長用置換ｂｉｔ２１Ｙとを置換する（ＯＰ１２）。
【０１３８】
図１２は、実施例１に係る半導体集積回路のマーチ試験時のパタンシーケンス図及びタイミングチャートを示す図である。図２に示す試験制御回路１１は、マーチ試験によって、ＲＡＭ２１のアドレスを１つずつ（０、１、２、３、・・・）進めるアドレス進行によって、ＲＡＭ２１におけるメモリセルの試験を行う。実施例１において、試験制御回路１１は、ＲＡＭ２１のアドレスの昇順及び降順において、メモリセルの試験を行う。なお、図１２において、図１〜図１１で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１３９】
図１２に示すように、パタンシーケンス図は、ＲＡＭ２１内のアドレスの進行、ＲＡＭ２１におけるデータの読出し（Ｒ：Ｒｅａｄ）及び書込み（Ｗ：Ｗｒｉｔｅ）を示す。パタンシーケンス図の横軸は、図２に示すＲＡＭ２１の試験の進行時刻を示す。パタンシーケンス図の縦軸は、ＲＡＭ２１のアドレスを示す。パタンシーケンス図の縦軸の“０”はＲＡＭ２１のアドレスの最小値“０”を示す。ＲＡＭ２１のアドレスは、パタンシーケンス図の縦軸の矢印方向に沿って増加又は減少する。
【０１４０】
一方、タイミングチャートは、図２に示すＢＩＳＴ付ＲＡＭ１０Ａの回路内の信号の変化を示す。タイミングチャートの横軸は、ＲＡＭ２１の試験の進行時刻を示す。
【０１４１】
タイミングチャートの縦軸において、ＷＥは、図２に示すロウ・アドレスデコーダ回路２３からＲＡＭ２１に出力されるＷｒｉｔｅ  Ｅｎａｂｌｅ信号を示す。ＡＤは、ロウ・アドレスデコーダ回路２３からＲＡＭ２１に出力されるＡｄｄｒｅｓｓ  Ｄａｔａ信号を示す。ＷＤは、データ・レジスタ２２からＲＡＭ２１に出力されるＷｒｉｔｅ  Ｄａｔａ信号を示す。ＬＥは、図２に示すＬＥレジスタ２８から、図２に示すデータ・レシーバ選択信号生成回路３０に出力されるＬａｔｃｈ  Ｅｎａｂｌｅ信号を示す。ＬＥ信号は、図２に示すデータ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂの制御信号である。ＥＸＰは、図２に示す期待値レジスタ２７から、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂに出力される期待値を示す。ｅｎ１は、データ・レシーバ選択信号生成回路３０からデータ・レシーバ（１）１４Ａに出力されるデータ・レシーバ選択信号ｅｎ１を示す。ｅｎ２は、データ・レシーバ選択信号生成回路３０からデータ・レシーバ（２）１４Ｂに出力されるデータ・レシーバ選択信号ｅｎ２を示す。
【０１４２】
次に、時刻“０”におけるパタンシーケンス図及びタイミングチャートを説明する。
【０１４３】
パタンシーケンス図の時刻“０”において、ＲＡＭ２１のアドレス“０”は“Ｗ０”である。“Ｗ０”の“Ｗ”は書込み（Ｗ：Ｗｒｉｔｅ）を示す。“Ｗ０”の“０”はデータパタンであり、“オール０”である。試験制御回路１１は、時刻“０”において、ＲＡＭ２１のアドレス“０”に“オール０”のデータを書込む処理を行う。
【０１４４】
タイミングチャートの時刻“０”において、ＷＥは“１”である。タイミングチャートの時刻“０”において、試験制御回路１１は、ロウ・アドレスデコーダ回路２３を用いて、ＲＡＭ２１のデータの書込み処理を行う。
【０１４５】
タイミングチャートの時刻“０”において、ＡＤは“０”である。タイミングチャートの時刻“０”において、ＲＡＭ２１の書込みアドレスは“０”である。
【０１４６】
タイミングチャートの時刻“０”において、ＷＤは“０”である。タイミングチャートの時刻“０”において、ＲＡＭ２１の書込みデータパタンは“０”である。
【０１４７】
タイミングチャートの時刻“０”において、ＬＥは“０”である。タイミングチャートの時刻“０”において、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを用いた期待値の比較は行われない。
【０１４８】
タイミングチャートの時刻“０”において、ＥＸＰは“Ｄｏｎ‘ｔ  Ｃａｒｅ”である。タイミングチャートの時刻“０”において、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを用いた期待値の比較は行われないので、期待値の値は不問である。
【０１４９】
タイミングチャートの時刻“０”において、ｅｎ１は“０”、ｅｎ２は“０”である。タイミングチャートの時刻“０”において、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを用いた期待値の比較は行われないので、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂのデータの更新は実施されない。このように、パタンシーケンス図で示される試験制御回路１１の制御、及びタイミングチャートで示される試験制御回路１１の制御は、共に整合性を有することがわかる。
【０１５０】
次に、試験制御回路１１によって、ＲＡＭ２１のアドレス“０”に“オール０”のデータを書込む処理を、最大アドレス“１０２３”まで実施した時刻“Ｔ１”におけるパタンシーケンス図及びタイミングチャートを説明する。
【０１５１】
パタンシーケンス図の時刻“Ｔ１”において、ＲＡＭ２１のアドレス“０”は“Ｒ０”である。“Ｒ０”の“Ｒ”は読出し（Ｒ：Ｒｅａｄ）を示す。“Ｒ０”の“０”はデータパタンであり、“オール０”である。試験制御回路１１は、時刻“Ｔ１”において、ＲＡＭ２１のアドレス“０”における“０”のデータと、ＲＡＭ２１から読み出される“オール０”データとの比較を行う。
【０１５２】
タイミングチャートの時刻“Ｔ１”において、ＷＥは“０”である。タイミングチャートの時刻“Ｔ１”において、試験制御回路１１は、ロウ・アドレスデコーダ回路２３を用いて、ＲＡＭ２１のデータの読出し処理を行う。
【０１５３】
タイミングチャートの時刻“Ｔ１”において、ＡＤは“０”である。タイミングチャートの時刻“Ｔ１”において、ＲＡＭ２１の読出しアドレスは“０”である。
【０１５４】
タイミングチャートの時刻“Ｔ１”において、ＷＤは“０”である。タイミングチャートの時刻“Ｔ１”において、ＲＡＭ２１の期待値データパタンは“０”である。
【０１５５】
タイミングチャートの時刻“Ｔ１”において、ＬＥは“１”である。タイミングチャートの時刻“Ｔ１”において、データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを用いた期待値とＲＡＭ２１からの読み出しデータとの比較が行われる。
【０１５６】
タイミングチャートの時刻“Ｔ１”において、ＥＸＰは“０”である。期待値レジスタ２７は、データ・レジスタ２２から１サイクル遅れで、ワード・レジスタ２２からＷＤ“０”が入力される。ＥＸＰは、次のサイクルで、タイミングチャートの時刻“Ｔ１”におけるＷＤの値“０”となる。
【０１５７】
タイミングチャートの時刻“Ｔ１”において、ｅｎ１は“０”、ｅｎ２は“０”である。データ・レシーバ（１）１４Ａ及びデータ・レシーバ（２）１４Ｂを用いた期待値の比較は、“Ｒ０”のサイクルの１サイクル後に行われる。従って、“Ｒ０”の１サイクル後において、ｅｎ１は“１”、ｅｎ２は“０”となる。読出しアドレスＡＤが“０”であり、データ・レシーバ（１）１４Ａは、期待値とＲＡＭ２１からの読み出しデータとの比較結果を受け取る必要があるため、ｅｎ１は“１”となる。一方、データ・レシーバ（２）１４Ｂは、期待値とＲＡＭ２１からの読み出しデータとの比較結果を受け取らないため、ｅｎ２は“０”となる。このように、パタンシーケンス図で示される試験制御回路１１の制御、及びタイミングチャートで示される試験制御回路１１の制御は、共に整合性を有することがわかる。
【０１５８】
図１３は、従来のＢＩＳＴ付ＲＡＭによる試験時間、及び本実施の形態の技術を適用したのＢＩＳＴ付ＲＡＭ１０Ａによる試験時間の比較を示す図である。図９の横軸は、試験時間を示す。なお、上記してきた実施の形態では、説明を容易にするために、各ｂｉｔのＲＡＭセル面を２分割する例を示してきたが、２に限られることはない。本比較例では、各ｂｉｔの分割数をｗ回として、説明を行う。
【０１５９】
従来のｗ分割の場合の試験時間を上側に示す。実施例１の試験方法による試験時間を下側に示す。なお、図１３において、図１〜図１２で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【０１６０】
図１３に示すように、従来のＢＩＳＴ付ＲＡＭにおいて、データ・レシーバがＲＡＭセルに対応して設けられ、ビットの冗長単位がｗ分割されている場合、ビットにおけるどこの冗長分割単位に含まれるセルが不良となったか判断する必要がある。そのため、試験制御回路は、ビットの冗長単位を制御するセレクタを用いる事で、冗長分割単位を制限して不良判定試験を行い、冗長分割されている個数分だけ試験工程を必要回数繰り返す必要がある。必要回数は、予め用意される置換ビットの置換可能数である。救済できる不良の数の最大値は、用意される置換ビットの数となる為、不良検出数が置換ビットの数に到達するまで救済を繰り返せば不良検出は十分実施されたものとみなされる。
【０１６１】
１／ｎに分割された１回目のＲＡＭの試験が終了すると、試験制御回路は、データ・レシーバの初期化をスキャン・チェーンによって行うため、ＢＩＳＴ付ＲＡＭを構成するシフトレジスタの全ｂｉｔをシフトする時間が必要となる。従って、データ・レシーバの初期化に要する時間、及びデータ・レシーバを用いたＲＡＭの試験結果の読出し時間は同じになる。データ・レシーバの初期化に要する時間、及びデータ・レシーバを用いたＲＡＭの試験結果の読出し時間は、ＲＡＭの冗長分割数ｎに比例する。そのため、従来のＢＩＳＴ付ＲＡＭにおいて、１／ｗに冗長分割されたＲＡＭの全分割領域における不良判定試験時間は、冗長分割数ｎに比例して増加してしまう。
【０１６２】
このことから、データ・レシーバの初期化回数、及びデータ・レシーバを用いたＲＡＭ２１の試験結果の読出し回数が増加すると、１／ｗに冗長分割されたＲＡＭの全分割領域における不良判定試験時間が増加することがわかる。
【０１６３】
一例として、スキャン１回で７０，０００クロック、且つスキャン時のプロセッサの動作速度を１００ＭＨｚと設定した場合のスキャン時の試験時間は、１００ＭＨｚのサイクルタイムは１０μｓとなるため、７０，０００×１０ｎｓ＝７００μｓとなる。
【０１６４】
一方、ＲＡＭ試験時における全クロック数を６１４４クロック、且つプロセッサの動作速度を３ＧＨｚと設定した場合のＲＡＭ試験時の試験時間は、３ＧＨｚのサイクルタイムは０．３３ｎｓなので、６１４４×０．３３ｎｓ＝２．０５μｓとなる。スキャン時の試験時間は、ＲＡＭ試験時の試験時間の７００／２．０５＝３４１（倍）となる。
【０１６５】
（実施例２）
実施例１においては、各ｂｉｔのＲＡＭセルを２分割した場合について説明したが、実施例２は、４分割した場合の例であるなお、図１４において、実施例１と同様の構成には同一の符号を付し、説明を省略する。
【０１６６】
図１４に示すように、本実施の携帯のＲＡＭ１０Ａは、ＲＡＭ２１の各ｂｉｔがカラム方向に４分割された構造を有する。たとえば、ＲＡＭ２１の０ｂｉｔめＲＡＭセル面は、分割領域２１ＡＡ、２１ＡＢ、２１ＡＣ、および、２１ＡＤの４つの分割領域に分割されている。ＲＡＭセル２１Ａのメモリセルに付与された番号は、セルアドレスを示す。たとえば分割領域２１ＡＡは、セルアドレス０、１、２、８、９・・・が付与されたメモリセルを含む。
【０１６７】
カラム・アドレスレコーダ回路２４は、各分割領域に接続されたカラム・アドレスレコーダ回路２４Ａ〜Ｄ、および、各カラム・アドレスレコーダ回路２４Ａ〜Ｄの出力側に接続されたカラム・アドレスレコーダ回路２４Ｅとを有する。
【０１６８】
カラム・アドレスレコーダ回路２４Ａ〜Ｄは、それぞれ対応する分割領域２１Ａ〜Ｄのメモリセルに格納されたデータを読出し、カラム・アドレスレコーダ回路２４Ｃに出力する。
【０１６９】
カラム・アドレスレコーダ回路２４Ｅは、カラム・アドレスレコーダ回路２４Ａ〜カラム・アドレスレコーダ回路２４Ｄ、データ・レシーバ（１）１４Ａ〜データ・レシーバ（４）１４Ｄに接続されている。カラム・アドレスレコーダ回路２４Ｅは、カラム・アドレスレコーダ回路２４Ａ〜カラム・アドレスレコーダ回路２４Ｄの各々から読み出されたデータを、データ・レシーバ（１）１４Ａ〜データ・レシーバ（４）１４Ｄへ出力する。
【０１７０】
カラム・アドレスレジスタ２９は、ＲＡＭ２１におけるカラム・アドレスを２進数で、０〜２ビット目の計３ビットの値で格納しており、図４では、その最上位ビットをＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とし、最下位ビットをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）と明記している。カラム・アドレスレジスタ２９のＭＳＢ及びＬＳＢ及びＲＡＭ２１のセルアドレスの対応関係は、後述する図１５を使用して説明する。
【０１７１】
データ・レシーバ選択信号生成回路３０は、ＡＮＤ回路などの各回路３０Ａ〜Ｈにて形成されている。
【０１７２】
そして、図に示すように、データ・レシーバ選択信号生成回路３０は、ＬＥレジスタ２８の値が１の場合、カラムレジスタ上位２ビットの値が、
００なら、カラム・アドレスレコーダ（１）１４Ａへ
０１なら、カラム・アドレスレコーダ（２）１４Ｂへ
１０なら、カラム・アドレスレコーダ（３）１４Ｃへ
１１なら、カラム・アドレスレコーダ（４）１４Ｄへ
選択信号を出力する。
【０１７３】
なお、ＬＥレジスタ２８の値が０の場合は、テストデータが出力されていない状態であるので、いずれのカラム・アドレスレコーダ（１）〜（４）１４Ａ〜Ｄからの出力を行わない。
【０１７４】
カラム・アドレスレコーダ（１）〜（４）１４Ａ〜１４Ｄは、この選択信号に応じて期待値レジスタ２７の値と、カラム・アドレスレコーダ回路２４Ｅからの値とを比較し、その結果を記憶する。
【０１７５】
以上の構成とすることで、各ビットのＲＡＭセルを４分割にすることが可能となる。
【０１７６】
なお、本実施例１，２では、ＲＡＭの各ＲＡＭセル面の分割数を２，４としたが、ＲＡＭの各ビットを８分割、１６分割等と分割数を増やしたＲＡＭの構成についても同様の構成により実現できる。
【符号の説明】
【０１７７】
１  ＬＳＩ
５  ＬＳＩテスタ
１０、１０Ａ、１０Ｂ  ＢＩＳＴ付ＲＡＭ
１１  試験制御回路
１２  ＲＡＭ
１３  期待値レジスタ
１４、１４Ａ〜１４Ｈ  データ・レシーバ
１５  比較器
１６  結果レジスタ
１７Ａ  ＥＸ−ＯＲ回路
１７Ｂ  ＯＲ回路
１７Ｃ  レジスタ
２１  ＲＡＭ
２１Ａ〜２１Ｙ  ＲＡＭセル面
２２  データ・レジスタ
２３  ロウ・アドレスレコーダ回路
２４、２４Ａ〜２４Ｈ  カラム・アドレスレコーダ回路
２５  アドレス・レジスタ（ＡＤ）
２６  ＷＥレジスタ（ＷＥ）
２７  期待値レジスタ
２８  ＬＥレジスタ（ＬＥ）
２９、２９Ａ  カラム・アドレスレジスタ
３０  データ・レシーバ選択信号生成回路
３０Ａ  クロックドライバ
３０Ｂ  ＮＯＴ回路（否定回路）
３０Ｃ〜３０Ｌ  ＡＮＤ回路（論理積回路）
３１  冗長制御回路
３２、３２Ｙ〜３２Ｊ  カラム・セレクタ回路
３３  置換回路
４０Ａ〜４０Ｃ  不良メモリセル
５１  テスタプログラム
５２  試験データ
５３  読出し値比較機能
５４  設定値供給機能
【図１】
2013131273.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013131273.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2013131273.tif 000018
【図１７】
2013131273.tif 000019
【図１８】
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【図１９】
2013131273.tif 000021
【図２０】
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【図２１】
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