【手続補正書】
【提出日】平成28年9月8日(2016.9.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
垂直配向ナノチューブアレイで構成されたナノチューブ層であり、前記ナノチューブアレイは、複数のナノチューブを有するナノチューブ層と、
前記ナノチューブ層の一方の表面に配置された第１の導電体の第１の層と、
前記ナノチューブ層の反対の表面に配置された第２の導電体の第２の層と
を有し、
前記ナノチューブ層のナノチューブは、前記第１の層に接する第１の端と前記第２の層に接する第２の端とを有し、前記第１の端から前記第１の層への抵抗は、前記第２の端から前記第２の層への抵抗より低く、
１つ以上のナノ粒子が前記ナノチューブ内に配置され、前記ナノ粒子のうち少なくとも１つは帯電しており、電界の作用で前記ナノチューブに沿って移動可能であるナノチューブアセンブリ。
【請求項２】
前記第２の端は劣化している、請求項１に記載のナノチューブアセンブリ。
【請求項３】
前記第２の端はトリミングされている、請求項２に記載のナノチューブアセンブリ。
【請求項４】
前記第２の端は原子スケールで欠陥を有する、請求項２に記載のナノチューブアセンブリ。
【請求項５】
前記第２の端はシリコン処理されている、請求項２に記載のナノチューブアセンブリ。
【請求項６】
前記第１の導電体は複数の触媒粒子を有する、請求項１に記載のナノチューブアセンブリ。
【請求項７】
前記ナノチューブは複数のサブアレイに分割され、前記サブアレイのそれぞれは前記ナノチューブのグループを有し、前記第１の層のパターン及び前記第２の層のパターンは複数のユニットで重なり、各サブアレイは前記ユニットの１つにある、請求項１に記載のナノチューブアセンブリ。
【請求項８】
前記第１及び第２の層のパターンは複数の交差しないラインを有し、前記交差しないラインのそれぞれの幅は、前記アレイのナノチューブの口径を超える、請求項１に記載のナノチューブアセンブリ。
【請求項９】
CMOSプロセスに適合する、請求項１に記載のナノチューブアセンブリ。
【請求項１０】
前記ナノ粒子は、フラーレン分子又は金属フラーレン分子である、請求項１に記載のナノチューブアセンブリ。
【請求項１１】
ナノチューブアセンブリを製造するプロセスであって、
第１の導電体の第１の層を形成する工程と、
前記第１の層に垂直配向ナノチューブアレイのナノチューブ層を形成する工程であり、前記垂直配向ナノチューブアレイは複数のナノチューブを有し、前記ナノチューブ層のナノチューブは、前記第１の層に接する第１の端と第２の端とを有する工程と、
前記ナノチューブ内に１つ以上のナノ粒子を導入する工程であり、前記ナノ粒子のうち少なくとも１つは帯電しており、電界の作用で前記ナノチューブに沿って移動可能である工程と、
前記ナノチューブ層に第２の導電体の第２の層を形成する工程であり、前記第２の端は前記第２の層に接している工程と
を有し、
前記第１の端から前記第１の層への抵抗は、前記第２の端から前記第２の層への抵抗と実質的に異なるように制御されるプロセス。
【請求項１２】
端から層への抵抗を増加させるために、前記第１の端及び前記第２の端のうち一方の端を劣化させる工程であり、前記端は、前記第１の層及び前記第２の層に接する工程を更に有する、請求項１１に記載のプロセス。
【請求項１３】
前記第１の端及び前記第２の端のうち一方の端を劣化させる工程は、前記端をトリミングする工程を有する、請求項１２に記載のプロセス。
【請求項１４】
前記第１の端及び前記第２の端のうち一方の端を劣化させる工程は、前記端において原子スケールで欠陥を生成する工程を有する、請求項１２に記載のプロセス。
【請求項１５】
前記第１の端及び前記第２の端のうち一方の端を劣化させる工程は、前記端をシリコン処理する工程を有する、請求項１２に記載のプロセス。
【請求項１６】
前記第１の導電体は複数の触媒粒子を有する、請求項１１に記載のプロセス。
【請求項１７】
前記第１の層のパターン及び前記第２の層のパターンは複数のユニットで重なり、
前記ナノチューブを複数のサブアレイに分割する工程であり、前記サブアレイのそれぞれは前記ナノチューブのグループを有する工程と、
前記ユニットの１つに前記サブアレイのそれぞれを形成する工程と
を更に有する、請求項１１に記載のプロセス。
【請求項１８】
第１の層を形成する工程及び第２の層を形成する工程は、前記第１の層の第１のパターン及び前記第２の層の第２のパターンを形成する工程を有し、前記第１及び第２のパターンは複数の交差しないラインを有し、前記交差しないラインのそれぞれの幅は、前記アレイのナノチューブの口径を超える、請求項１１に記載のプロセス。
【請求項１９】
CMOSプロセスに適合する、請求項１１に記載のプロセス。
【請求項２０】
前記ナノ粒子は、フラーレン分子又は金属フラーレン分子である、請求項１１に記載のプロセス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
第２の態様によるプロセスの第１の可能な実現形式では、このプロセスは、端から層への抵抗を増加させるために、第１の端及び第２の端のうち一方の端を劣化させる工程であり、端は、第１の層及び第２の層に接する工程を更に有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
第２の態様の第１の実現形式によるプロセスの第２の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化させる工程は、端をトリミングする工程を有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
第２の態様の第１の実現形式によるプロセスの第３の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化させる工程は、端において原子スケールで欠陥を生成する工程を有する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
第２の態様の第１の実現形式によるプロセスの第４の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化させる工程は、端をシリコン処理する工程を有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
図２の例では、ナノチューブ層106は、基本的に、ナノチューブ202及び204のような個別に形成されたナノチューブで構成される（ナノチューブの寸法及びナノチューブ間の距離は縮尺通りではない）。ナノチューブ202は、下部層104に接する（against）下部端212（太線として図示する）と、上部層108に接する上部端214（太線として図示する）とを含む。この出願に示すナノチューブアセンブリの目的の用途のため、下部端212から下部層104への抵抗RBは、上部端214から上部層108への抵抗RUと異なるべきである。差を実現するために、例えば、下部端212及び上部端214の一方は、（化学又は物理プロセスを介して）劣化（degrade）しており、これにより、劣化した端に対応する抵抗の一方（RB又はRU）が増加し、従って、他方の端の抵抗より大きくなる。例えば、下部端212が劣化している場合、抵抗RBは抵抗RUより大きい。上部端214が劣化している場合、抵抗RUは抵抗RBより大きい。ナノチューブの端は、当業者に既知又は未知の以下の手段、すなわち、トリミング（trimming）、熱劣化、シリコン処理、原子スケールでの欠陥の導入等のうち１つ以上により劣化させることができる。一実施例では、ナノチューブの端は、わずかにトリミングされ、これにより、端が接する層からナノスケールで分離される。従って、対応する抵抗RB又はRUが増加する。他の実施例では、ナノチューブの熱劣化が使用されることができる。熱劣化は、例えば以下の参考文献、すなわち、H.M.  Duong,  E.  Einarsson,  J.  Okawa,  R.  Xiang  and  S.  Maruyama,  Thermal  Degradation  of  Vertically  Aligned  Single-Walled  Carbon  Nanotubes,  Jpn.  J.  Appl.  Phys.,  2008,  47,  1994に詳細に説明されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
換言すると、ナノチューブの下部端に接する下部層及びナノチューブの上部端に接する上部層にわたって電圧源を印加し、ナノチューブを通過する電流を監視することにより、ナノチューブ内の帯電しているナノ粒子の位置が検出されることができる。有利には、読み取りプロセスは、帯電しているナノ粒子の位置を検出することができ、従って、位置及びデータ情報を変更せずに、ナノチューブに記憶されたデータ情報を読み出すことができる。更に、読み取りの間に上部層108と下部層104の間に印加される電圧源は非常に小さいため、読み取りプロセスは、非常に少量の電力を消費する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図１の例では、ナノチューブ層106のナノチューブは複数のサブアレイに分割される。サブアレイのそれぞれはナノチューブのグループを含む。より大きいスケールから、下部層104及び上部層108はパターンによって形成されてもよいことが認識され得る。例えば、下部層104のパターン及び上部層108のパターンは異なってもよく、垂直に重なってもよい。下部層104のパターン及び上部層108のパターンにより重なる領域は、ナノチューブアレイの部分が下部層104及び上部層108の導電体の間に挟まれている。このような領域のナノチューブアレイはサブアレイと見なされ、各サブアレイは、データ情報を記憶するユニットである。一実施例では、下部層104及び上部層108のパターンは、複数の交差しないラインを含み、交差しないラインのそれぞれの幅は、ナノチューブ層106のナノチューブの口径、例えば、1nmを超える。下部層104及び上部層108の異なるラインにわたって複数の電圧源又は電流計を適用することにより、例えば、複数の“ビット0”及び“ビット1”を含むデータ情報が記録又は読み取りされることが可能になる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図１のナノチューブアセンブルの更なる大きいスケールの図が、更なる電圧源820及び更なる電流計840と共に図８に示されている。ライン112及び114がライン116及び118に垂直に重なる各ユニットにおいてナノチューブに記憶されるデータ情報は、読み出されることが可能になる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
一実施例では、下部端212から下部層104への抵抗は、上部端214から上部層108への抵抗より大きくなるように増加する。抵抗は、例えば、下部端212を劣化させることにより増加することができる。下部端212は、下部層104から下部端212を分離するように下部端212をトリミングすること、下部端212において原子スケールで欠陥を生成すること、下部端212をシリコン処理することのように、様々な方法で劣化させることができる。代替の実施例では、同様に、上部端214から上部層108への抵抗は、下部端212から下部層104への抵抗より大きくなるように増加する。