(57)【要約】【課題】ＭＯＳトランジスタのプロセス変動による論理閾値電圧変動を抑制し、出力信号歪のない入力バッファ回路を提供する。【解決手段】第１インバータは第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１を含む。補正回路１０は、ゲートが第１所定電位にバイアスされドレインがＶＤＤに接続される第２ＮＭＯＳトランジスタＮ２及びゲートが第２所定電位にバイアスされドレインがＶＳＳに接続される第２ＰＭＯＳトランジスタＰ２を有し、両ＭＯＳトランジスタのソースが互いに接続され、該共通ソースが第１インバータの出力に接続される。第１及び第２ＰＭＯＳトランジスタＰ１，Ｐ２、及び、第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ２の抵抗成分の値を夫々、Ｒｐ１、Ｒｐ２、Ｐｎ１、Ｒｎ２としたとき、論理閾値電圧ＶＤＤ／２に設定する場合、入力電圧ＶＤＤ／２のときに次式の関係を満たす。  Ｒｐ１×Ｒｎ２／（Ｒｐ１＋Ｒｎ２）＝Ｒｎ１×Ｒｐ２／（Ｒｎ１＋Ｒｐ２）【選択図】図１
2013162151.tif 000002
【特許請求の範囲】
【請求項１】
電源の一端と他端の間に直列に接続される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
前記第１インバータの出力に接続される第２インバータと、
ゲートが第１所定電位にバイアスされドレインが前記一端に接続される第２ＮＭＯＳトランジスタ及びゲートが第２所定電位にバイアスされドレインが前記他端に接続される第２ＰＭＯＳトランジスタを有し、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのソースが互いに接続されている補正回路であって、該共通ソースが前記第１インバータの出力に接続される補正回路と
を少なくとも備え、
前記第１及び第２ＰＭＯＳトランジスタ、及び、前記第１及び第２ＮＭＯＳトランジスタの抵抗成分の値を夫々、Ｒｐ１、Ｒｐ２、Ｐｎ１、Ｒｎ２としたとき、論理閾値電圧ＶＤＤ／２に設定する場合、入力電圧ＶＤＤ／２のとき、
Ｒｐ１×Ｒｎ２／（Ｒｐ１＋Ｒｎ２）＝Ｒｎ１×Ｒｐ２／（Ｒｎ１＋Ｒｐ２）
の関係を満たすことを特徴とする入力バッファ回路。
【請求項２】
ゲートが前記第１所定電位にバイアスされドレインが前記一端に接続される第３ＮＭＯＳトランジスタ及びゲートが前記第２所定電位にバイアスされドレインが前記他端に接続される第３ＰＭＯＳトランジスタを有し、前記第３ＮＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのソースが互いに接続されている他の補正回路であって、該共通ソースが前記第２インバータの出力に接続される他の補正回路をさらに備え、
前記第２インバータが、前記一端と前記他端の間に直列に接続される第４ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを有し、
前記第３及び第４ＰＭＯＳトランジスタ、及び、前記第３及び第４ＮＭＯＳトランジスタの抵抗成分の値を夫々、Ｒｐ３、Ｒｐ４、Ｐｎ３、Ｒｎ４としたとき、論理閾値電圧ＶＤＤ／２に設定する場合、入力電圧ＶＤＤ／２のときに
Ｒｐ３×Ｒｎ４／（Ｒｐ３＋Ｒｎ４）＝Ｒｎ３×Ｒｐ４／（Ｒｎ３＋Ｒｐ４）
の関係を満たすことを特徴とする請求項１に記載の入力バッファ回路。
【請求項３】
前記第１所定電位が前記一端を通じ、及び、前記第２所定電位が前記他端を通じ、前記電源から供給されることを特徴とする請求項１または２に記載の入力バッファ回路。
【請求項４】
一つの半導体チップ上に、第１導電型の第１及び第２のＭＯＳトランジスタ、及び、該導電型と逆の導電型である第２導電型の第１及び第２のＭＯＳトランジスタを備えて構成される入力バッファ回路であって、
前記第１導電型の第１のＭＯＳトランジスタと前記第２導電型の第１のＭＯＳトランジスタが電源の一端と他端の間に直列に接続されて構成され、互いの共通接続点を出力端とする第１インバータ、及び、該出力端に接続される第２インバータを備え、
前記第２導電型の第２のＭＯＳトランジスタが前記第１導電型の第１のＭＯＳトランジスタに並列に接続され、前記第１導電型の第２のＭＯＳトランジスタが前記第２導電型の第１のＭＯＳトランジスタに並列に接続され、ここで、前記第１導電型の第１のＭＯＳトランジスタの抵抗成分と前記第２導電型の第２のＭＯＳトランジスタの抵抗成分の合成抵抗値が、前記第２導電型の第１のＭＯＳトランジスタの抵抗成分と前記第１導電型の第２のＭＯＳトランジスタの抵抗成分の合成抵抗値と等しいことを特徴とする入力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力バッファ回路に関し、特に詳細には、半導体集積回路における外部クロック信号を入力とする入力バッファ回路に関する。
【背景技術】
【０００２】
従来の入力バッファ回路を図７に示す。
【０００３】
この回路は、プロセス変動によるトランジスタの閾値電圧変動により、論理閾値電圧が大きく変動する。特に、ＰＭＯＳトランジスタの閾値電圧（Ｖｔｐ）とＮＭＯＳトランジスタの閾値電圧（Ｖｔｎ）のプロセス変動が逆特性になった場合、ハイレベル、ローレベルを決定する論理閾値電圧が大きく変動する。ここでの逆特性とは、各閾値電圧の標準値の絶対値に対して｜Ｖｔｐ｜が”高め”で｜Ｖｔｎ｜が”低め”にプロセス変動した場合、もしくは｜Ｖｔｐ｜が”低め”で｜Ｖｔｎ｜が”高め”にプロセス変動した場合をいう。
【０００４】
以下、プロセス変動によるトランジスタの閾値電圧変動により論理閾値電圧が大きく変動する原因について詳細に考察する。
【０００５】
図７に示す従来の入力バッファ回路は、図８に示すＣＭＯＳインバータ回路が接続点１により２段縦続接続された構成となっている。
【０００６】
図９は、図７に示した入力バッファ回路について、ＶＤＤ＝５．０Ｖの場合の入出力特性を示す。
【０００７】
図９を参照すると、前段のインバータ出力（破線で示す、接続点１における電圧）はＡ点からＢ点まで、ＰＭＯＳトランジスタ（Ｐ１９）、及び、ＮＭＯＳトランジスタ（Ｎ１９）が共に飽和領域で動作しているため増幅率が大きくなることから、急峻に変化している。なお、出力電圧ＶＯＵＴは、以下で説明する通り、後段のインバータ回路の論理閾値電圧に依り変化する。
【０００８】
図１０は、後段のインバータ回路の論理閾値電圧がＡ点電圧である場合、及び、Ｂ点電圧である場合について、接続点１を入力とする後段のインバータ回路の２つの入出力特性を実践示している。
【０００９】
図１１は、図１０を横軸方向に拡大してＶＩＮ＝２〜３Ｖの範囲について示している。
【００１０】
図１１を参照すると、後段のインバータ回路の論理閾値電圧がＡ点からＢ点の範囲で変化しているにも関わらず、図７の入力バッファ回路自体の論理閾値電圧の変動はＣ点からＤ点の範囲であり、影響が小さいことが判る。この理由は、Ａ点からＢ点までの前段のインバータ出力の変化が急峻であるためである。
【００１１】
次に、図１２に前段のインバータ回路の論理閾値電圧がＡ点（約３．５Ｖ）からＢ点（約１．５Ｖ）まで変動した場合の各入出力特性を示す。なお、ここでの後段のインバータ回路の論理閾値電圧はＶＤＤ／２に設定している。
【００１２】
図１２を参照すると、前段のインバータ回路の論理閾値電圧がＡ点からＢ点まで変動すると、図７の入力バッファ回路自体の論理閾値電圧の変動は、Ｅ点からＦ点となり影響が大きくなる。
【００１３】
上述のことから、後段のインバータ回路の論理閾値電圧をＡ点からＢ点の間に設定しておけば、入力バッファ回路の論理閾値電圧の大部分は前段の論理閾値電圧で決まることが判る。
【００１４】
ここで、図８のＣＭＯＳインバータ回路の論理閾値電圧の設定について説明する。例えば、設定したい論理閾値電圧をＶＤＤ／２とし、ＰＭＯＳトランジスタ（Ｐ２１）の抵抗成分をＲｐｏｎ２１、ＮＭＯＳトランジスタ（Ｎ２１）の抵抗成分をＲｎｏｎ２１とすると、入力電圧ＶＩＮ＝ＶＤＤ／２の時に
Ｒｐｏｎ２１＝Ｒｎｏｎ２１      ・・・（１）
となるように設定することで、
ＶＩＮ＝ＶＯＵＴ＝ＶＤＤ／２      ・・・（２）
となる。
【００１５】
しかしながら、ＰＭＯＳトランジスタ（Ｐ２１）とＮＭＯＳトランジスタ（Ｎ２１）のプロセス変動による閾値電圧変動がある場合、入力電圧ＶＤＤ／２のときにＲｐｏｎ２１＝Ｒｎｏｎ２１が満たされなくなる。例えば、標準的なＰＭＯＳトランジスタ及びＭＯＳトランジスタの閾値電圧の絶対値をＶｔｐｔｙｐ、Ｖｔｎｔｙｐとし、実際のＰＭＯＳトランジスタ（Ｐ２１）とＮＭＯＳトランジスタ（Ｎ２１）の閾値電圧の絶対値をＶｔｐ、Ｖｔｎとすると、閾値電圧と抵抗成分は比例するので、下記のような関係となる。
１）Ｖｔｐ＞Ｖｔｐｔｙｐ、Ｖｔｎ＜Ｖｔｎｔｙｐの場合
Ｒｐｏｎ２１＞Ｒｎｏｎ２１      ・・・（３）
であり、論理閾値電圧は、ＶＳＳ側に変動する。
２）Ｖｔｐ＜Ｖｔｐｔｙｐ、Ｖｔｎ＞Ｖｔｎｔｙｐの場合
Ｒｐｏｎ２１＜Ｒｎｏｎ２１      ・・・（４）
であり、論理閾値電圧は、ＶＤＤ側に変動する。
【００１６】
そのため、図８に示したような通常のＣＭＯＳインバータ回路を入力バッファ回路の前段に使用するとプロセス変動による論理閾値電圧の変動が大きく、特に、高速動作時のデューティ劣化を招く。
【００１７】
この課題に対する解決手段として特許文献１の入力バッファ回路がある。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００３−１６８９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、特許文献１の入力バッファ回路は信号通路が２つあるため、２つの信号の位相差によっては出力信号に歪が発生する可能性がある。
【００２０】
そこで、本発明の目的は、ＭＯＳトランジスタのプロセス変動による論理閾値電圧の変動を抑制し、出力信号の歪のない入力バッファ回路を提供することである。
【課題を解決するための手段】
【００２１】
出願人が従来の問題の原因を解析して上記目的を解決するために案出した本発明の一態様は、電源の一端と他端の間に直列に接続される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、前記第１インバータの出力に接続される第２インバータと、ゲートが第１所定電位にバイアスされドレインが前記一端に接続される第２ＮＭＯＳトランジスタ及びゲートが第２所定電位にバイアスされドレインが前記他端に接続される第２ＰＭＯＳトランジスタを有し、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのソースが互いに接続されている補正回路であって、該共通ソースが前記第１インバータの出力に接続される補正回路とを少なくとも備え、前記第１及び第２ＰＭＯＳトランジスタ、及び、前記第１及び第２ＮＭＯＳトランジスタの抵抗成分の値を夫々、Ｒｐ１、Ｒｐ２、Ｐｎ１、Ｒｎ２としたとき、論理閾値電圧をＶＤＤ／２に設定する場合に、入力電圧がＶＤＤ／２のときに、
Ｒｐ１×Ｒｎ２／（Ｒｐ１＋Ｒｎ２）＝Ｒｎ１×Ｒｐ２／（Ｒｎ１＋Ｒｐ２）
の関係を満たす入力バッファ回路である。
【００２２】
ここで、ゲートが前記第１所定電位にバイアスされドレインが前記一端に接続される第３ＮＭＯＳトランジスタ及びゲートが前記第２所定電位にバイアスされドレインが前記他端に接続される第３ＰＭＯＳトランジスタを有し、前記第３ＮＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのソースが互いに接続されている他の補正回路であって、該共通ソースが前記第２インバータの出力に接続される他の補正回路をさらに備え、前記第２インバータが、前記一端と前記他端の間に直列に接続される第４ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを有し、前記第３及び第４ＰＭＯＳトランジスタ、及び、前記第３及び第４ＮＭＯＳトランジスタの抵抗成分の値を夫々、Ｒｐ３、Ｒｐ４、Ｐｎ３、Ｒｎ４としたとき、論理閾値電圧をＶＤＤ／２に設定する場合に、入力電圧がＶＤＤ／２のときに、
Ｒｐ３×Ｒｎ４／（Ｒｐ３＋Ｒｎ４）＝Ｒｎ３×Ｒｐ４／（Ｒｎ３＋Ｒｐ４）
の関係を満たすことができる。或いは、前記第１所定電位が前記一端を通じ、及び、前記第２所定電位が前記他端を通じ、前記電源から供給されても良い。
【００２３】
また、本発明の別の態様は、一つの半導体チップ上に、第１導電型の第１及び第２のＭＯＳトランジスタ、及び、該導電型と逆の導電型である第２導電型の第１及び第２のＭＯＳトランジスタを備えて構成される入力バッファ回路であって、前記第１導電型の第１のＭＯＳトランジスタと前記第２導電型の第１のＭＯＳトランジスタが電源の一端と他端の間に直列に接続されて構成され、互いの共通接続点を出力端とする第１インバータ、及び、該出力端に接続される第２インバータを備え、前記第２導電型の第２のＭＯＳトランジスタが前記第１導電型の第１のＭＯＳトランジスタに並列に接続され、前記第１導電型の第２のＭＯＳトランジスタが前記第２導電型の第１のＭＯＳトランジスタに並列に接続され、ここで、前記第１導電型の第１のＭＯＳトランジスタの抵抗成分と前記第２導電型の第２のＭＯＳトランジスタの抵抗成分の合成抵抗値が、前記第２導電型の第１のＭＯＳトランジスタの抵抗成分と前記第１導電型の第２のＭＯＳトランジスタの抵抗成分の合成抵抗値と等しい。
【発明の効果】
【００２４】
本発明によりプロセス変動による論理閾値電圧の変動を抑制し、出力信号の歪のない入力バッファ回路を提供することができ、特に、高速動作でのデューティの劣化を防ぐことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態１の入力バッファ回路を表す回路図である。
【図２】本発明の実施形態２の入力バッファ回路を表す回路図である。
【図３】実施形態１の力バッファ回路の前段を表す回路図である。
【図４】実施形態２の入力バッファ回路の前段を表す回路図である。
【図５】本発明の実施形態３の入力バッファ回路を表す回路図である。
【図６】本発明の実施形態４の入力バッファ回路を表す回路図である。
【図７】従来の入力バッファ回路を表す回路図である。
【図８】従来の入力バッファ回路の前段を表す回路図である。
【図９】従来の入力バッファ回路の入出力特性を表す特性図である。
【図１０】後段のインバータ回路の論理閾値依存性を表す特性図である。
【図１１】図１０に示した特製図の要部を拡大して表す特性図である。
【図１２】前段のインバータ回路の論理閾値依存性を表す特性図である。
【発明を実施するための形態】
【００２６】
以下、本願発明の好適な実施形態を例示して説明する。なお、本発明の技術的範囲は特許請求の範囲の記載により画定されるものであって、例示した実施形態に限定されないことに留意が必要である。
【００２７】
本発明では、一つの半導体チップ上に形成された、ＣＭＯＳインバータ回路からなる、２段縦続接続された入力バッファ回路の前段にプロセス変動による特性劣化を補正する回路を追加し、論理閾値電圧の変動を小さくする。
【００２８】
（実施形態１）
図１に示す実施形態１は、２段縦続接続された入力バッファ回路の前段にプロセス変動による特性劣化を補正する補正回路１０を追加した例である。前段のＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）からなる。補正回路１０は、ＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）からなり、ＮＭＯＳトランジスタＮ２のゲートがＶＤＤに、ＰＭＯＳトランジスタＰ２のゲートがＶＳＳに接続されている。
【００２９】
図１の前段の回路を図３に示す。
【００３０】
（実施形態２）
図２に示す実施形態２は、２段縦続接続された入力バッファ回路の前段にプロセス変動による特性劣化を補正する補正回路２０を追加した例である。前段のＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタ（Ｐ４）及びＮＭＯＳトランジスタ（Ｎ４）からなる。補正回路２０は、ＰＭＯＳトランジスタ（Ｐ５）及びＮＭＯＳトランジスタ（Ｎ５）からなり、ＮＭＯＳトランジスタＮ２のゲートにＶＳＳとは異なるバイアス電圧ＮＢＩＡＳが、ＰＭＯＳトランジスタＰ２のゲートにＶＤＤとは異なるバイアス電圧ＰＢＩＡＳが供給されている。
【００３１】
図２の前段の回路を図４に示す。
【００３２】
図３は図４のＰＭＯＳトランジスタ（Ｐ１０）、ＮＭＯＳトランジスタ（Ｎ１０）へ入力する電圧が、図３とは異なっているが、論理閾値電圧の変動を小さくする過程は同じであるため、以下、図３を参照して実施形態１及び実施形態２について説明する。
【００３３】
図３の回路は、ＣＭＯＳインバータ回路のＰＭＯＳトランジスタ（Ｐ７）に対してＮＭＯＳトランジスタ（Ｎ８）を、ＮＭＯＳトランジスタ（Ｎ７）に対してＰＭＯＳトランジスタ（Ｐ８）を並列に接続している。よって、ＰＭＯＳトランジスタＰ７、Ｐ８の抵抗成分をＲｐｏｎ７、Ｒｐｏｎ８とし、ＮＭＯＳトランジスタＮ７、Ｎ８の抵抗成分をＲｎｏｎ７、Ｒｎｏｎ８とした場合、ＶＳＳが０Ｖとして考えると、ＶＤＤとＶＯＵＴの関係は下式のように表せる。なお、下式において例えば「Ｒｐｏｎ７／／Ｒｎｏｎ８」はＲｐｏｎ７とＲｎｏｎ８の合成抵抗である並列抵抗値を表す。
【００３４】
ＶＤＤ×（Ｒｐｏｎ７／／Ｒｎｏｎ８）＝ＶＯＵＴ×｛（Ｒｐｏｎ７／／Ｒｎｏｎ８）＋（Ｒｐｏｎ８／／Ｒｎｏｎ７）｝・・・（５）
ＶＯＵＴ＝（Ｒｐｏｎ８／／Ｒｎｏｎ７）÷｛（Ｒｐｏｎ７／／Ｒｎｏｎ８）＋（Ｒｐｏｎ８／／Ｒｎｏｎ７）｝×ＶＤＤ・・・（６）
【００３５】
論理閾値電圧をＶＤＤ／２に設定する場合、入力電圧ＶＤＤ／２のときに、下記の条件を満たすように設定する。
（Ｒｐｏｎ７／／Ｒｎｏｎ８）＝（Ｒｎｏｎ７／／Ｒｐｏｎ８）  ・・・（７）
【００３６】
（７）式についてＰＭＯＳトランジスタとＮＭＯＳトランジスタのプロセス変動がある場合について検討する。
１）Ｖｔｐ＞Ｖｔｐｔｙｐ、Ｖｔｎ＜Ｖｔｎｔｙｐの場合
Ｒｐｏｎ７≒Ｒｐｏｎ８、Ｒｎｏｎ８≒Ｒｎｏｎ７の関係となるため、（８）式の関係を保持することができる。
（Ｒｐｏｎ７／／Ｒｎｏｎ８）≒（Ｒｎｏｎ７／／Ｒｐｏｎ８）・・・（８）
２）Ｖｔｐ＜Ｖｔｐｔｙｐ、Ｖｔｎ＞Ｖｔｎｔｙｐの場合
１）と同様にＲｐｏｎ７≒Ｒｐｏｎ８、Ｒｎｏｎ８≒Ｒｎｏｎ７の関係となるため、
【００３７】
（９）式の関係を保持することができる。
（Ｒｐｏｎ７／／Ｒｎｏｎ８）≒（Ｒｎｏｎ７／／Ｒｐｏｎ８）・・・（９）
なお、Ｒｐｏｎ７、Ｒｎｏｎ７、Ｒｐｏｎ８、Ｒｎｏｎ８は、ＭＯＳトランジスタのチャネル幅、チャンネル長で調整し任意の値を設定する。
【００３８】
（６）式にプロセス変動がある場合の式（８）及び（９）をあてはめると、いずれの場合もＶＯＵＴ≒ＶＤＤ／２となる。
【００３９】
以上のように、ＣＭＯＳインバータの時と同様のプロセス変動が発生した場合でも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによる抵抗成分が（７）式の両辺にあることからプロセス変動による影響が相殺され、論理閾値電圧の変動を抑制することができる。
【００４０】
（実施形態３）
なお、図３と図４の出力特性において、増幅率が小さく、傾きが緩やかな場合は後段のインバータ回路においても論理閾値電圧の変動を抑制した本発明のインバータ回路が有効となる。
【００４１】
図５に示す実施形態３の入力バッファ回路は、前段のインバータ回路の補正回路５１に加えて、後段のインバータ回路も補正回路５２を備えた例である。補正回路５１，５２のＭＯＳトランジスタのゲートはＶＤＤまたはＶＳＳに接続されている。
【００４２】
（実施形態４）
図に示す実施形態４の入力バッファ回路は、前段のインバータ回路の補正回路６１に加えて、後段のインバータ回路も補正回路６２を備えた例である。補正回路６１，６２のＭＯＳトランジスタのゲートには、バイアス電圧ＮＢＩＡＳまたはバイアス電圧ＰＢＩＡが供給されている。
【００４３】
図５、図６の回路のように、前段のインバータ回路の補正回路５１，６１に加えて後段のインバータ回路の補正回路５２，６２によって論理閾値電圧の変動を抑制することで、出力信号の歪のない入力バッファ回路を提供することができ、特に、高速動作時のデューティ劣化も防ぐことができる。
【符号の説明】
【００４４】
１０，２０，３０，４０，５１，５２，６１，６２  補正回路
【図１】
2013162151.tif 000003
【図２】
2013162151.tif 000004
【図３】
2013162151.tif 000005
【図４】
2013162151.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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