(57)【要約】【課題】絶縁層付近の電荷量の局所的な制御を可能にする。【解決手段】本開示の半導体装置は、シリコン基板上に形成される、例えばシリコン酸化膜等の絶縁層と、前記絶縁層上に形成され、集積回路の回路素子等が形成されるシリコン層とを備え、前記絶縁層には、例えばシリコン窒化膜等の、電荷を蓄積する電荷蓄積層が、局所的に形成される。本開示は、半導体装置の他に、製造装置および方法、並びに撮像素子にも適用することができる。【選択図】図３
2013149811.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成される絶縁層と、
前記絶縁層上に形成されるシリコン層と
を備え、
前記絶縁層は、局所的に、電荷を蓄積する電荷蓄積層を有する
半導体装置。
【請求項２】
前記絶縁層は、所定の回路素子の下部のみ、前記電荷蓄積層を有する
請求項１に記載の半導体装置。
【請求項３】
前記回路素子は、P型のMOSFETである
請求項２に記載の半導体装置。
【請求項４】
前記P型のMOSFETは、N型のMOSFETと同じ素材のゲート電極を有する
請求項３に記載の半導体装置。
【請求項５】
前記回路素子は、フォトダイオードである
請求項２に記載の半導体装置。
【請求項６】
前記絶縁層は、所定の領域のみ、前記電荷蓄積層を有する
請求項１に記載の半導体装置。
【請求項７】
前記絶縁層は、酸化シリコンにより形成され、局所的に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される前記電荷蓄積層を内包する
請求項１に記載の半導体装置。
【請求項８】
前記絶縁層は、酸化シリコンにより形成され、前記シリコン層との界面に、局所的に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を有する
請求項１に記載の半導体装置。
【請求項９】
前記絶縁層は、酸化シリコンにより形成され、局所的に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を内包する
請求項１に記載の半導体装置。
【請求項１０】
前記絶縁層は、酸化シリコンにより形成され、互いに異なる部分に局所的に、複数種類の電荷蓄積層を有する
請求項１に記載の半導体装置。
【請求項１１】
前記絶縁層は、酸化シリコンにより形成され、局所的に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される第１の電荷蓄積層を内包し、前記第１の電荷蓄積層と異なる部分に、局所的に、高誘電率の素材を用いたHigh-k膜よりなる第２の電荷蓄積層を有する
請求項１に記載の半導体装置。
【請求項１２】
半導体装置を製造する製造装置であって、
シリコン基板にシリコン酸化膜を成膜する第１の酸化膜成膜部と、
前記第１の酸化膜成膜部により成膜された前記シリコン酸化膜上に、シリコン窒化膜を成膜する窒化膜成膜部と、
前記窒化膜成膜部により成膜された前記シリコン窒化膜を、パターニングして所望の部分のみ局所的に残すように加工する窒化膜加工部と、
前記窒化膜加工部によりパターニングされた前記シリコン窒化膜上に、シリコン酸化膜を成膜する第２の酸化膜成膜部と
を備える製造装置。
【請求項１３】
前記窒化膜加工部は、前記シリコン窒化膜表面にレジストを塗布し、マスクとリソグラフィ技術を用いて、所望の位置にレジスト開口領域を形成し、反応性イオンエッチングにより前記レジスト開口領域の前記シリコン窒化膜をエッチングし、アッシングにより前記レジストを除去する
請求項１２に記載の製造装置。
【請求項１４】
前記窒化膜成膜部および前記第２の酸化膜成膜部は、それぞれ、CVD（Chemical Vapor Deposition）法により成膜を行う
請求項１２に記載の製造装置。
【請求項１５】
前記第２の酸化膜成膜部により成膜された前記シリコン酸化膜の表面を平坦化する平坦化処理部と、
前記平坦化処理部により平坦化された前記シリコン酸化膜上にシリコン基板を重畳させる重畳部と
をさらに備える請求項１２に記載の製造装置。
【請求項１６】
前記平坦化処理部は、CMP（Chemical and Mechanical Polishing）により前記シリコン酸化膜を研磨し、前記シリコン窒化膜を露出させるように、前記シリコン酸化膜表面を平坦化し、
前記重畳部は、表面が平坦化された前記シリコン酸化膜上に、表面にシリコン酸化膜が形成されるシリコン基板を、貼り合わせる
請求項１５に記載の製造装置。
【請求項１７】
半導体装置を製造する製造装置の製造方法であって、
第１の酸化膜成膜部が、シリコン基板にシリコン酸化膜を成膜し、
窒化膜成膜部が、成膜された前記シリコン酸化膜上に、シリコン窒化膜を成膜し、
窒化膜加工部が、成膜された前記シリコン窒化膜を、パターニングして所望の部分のみ局所的に残すように加工し、
第２の酸化膜成膜部が、パターニングされた前記シリコン窒化膜上に、シリコン酸化膜を成膜する
製造方法。
【請求項１８】
シリコン基板上に形成される絶縁層と、
前記絶縁層上に形成されるシリコン層と、
前記シリコン層に形成される、入射光を光電変換する光電変換素子と
を備え、
前記絶縁層は、前記光電変換素子の下部に、電荷を蓄積する電荷蓄積層を有する
撮像素子。
【請求項１９】
前記絶縁層は、酸化シリコンにより形成され、前記光電変換素子の下部に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される前記電荷蓄積層を内包する
請求項１８に記載の撮像素子。
【請求項２０】
前記絶縁層は、酸化シリコンにより形成され、前記光電変換素子の下部に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を有する
請求項１８に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、製造装置および方法、並びに、撮像素子に関し、特に、絶縁層付近の電荷量の局所的な制御を可能にした半導体装置、製造装置および方法、並びに、撮像素子に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化に伴い、先端CMOS（Complementary Metal Oxide Semiconductor）ではデバイスバラつきの低減が大きな課題になっている。バラつきの解決策として、チャネルにドーパントを行わない構造が提案されている。この場合、チャネルIIがないため、閾値電圧Vthは、ゲート電極材料の仕事関数で決まる。しかしながら、特にPMOSFET（P Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、単にPMOSとも称する）の場合、閾値電圧Vthを低くすることが困難である。
【０００３】
これに対して、絶縁層であるUTB（Ultra Thin Body）構造の埋め込み酸化膜層（Box（Buried Oxide）層）を、シリコン酸化膜（SiO2）の中にシリコン窒化膜（SiN）を含む（内包する）ONO構造にすることで、閾値電圧Vthを制御する技術が報告された（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】P. Nguyen*, F. Andrieu, X. Garros, J. Widiez, G. Molas, R. Tisseur, O. Weber, A. Toffoli, F. Allain, D. Lafond, H. Dansas, C. Tabone, L. Brevard, J. Dechamp, E. Guiot #, O. Faynot, "Ultra-Thin Buried Nitride Integration for Multi-VT, low-Variability and Power Management in Planar FDSOI CMOSFETs", CEA-LETI, Minatec campus, 17 rue des Martyrs, 38054 Grenoble Cedex 9, France, email: francois.andrieu@cea.fr *now with # SOITEC, Parc Technologiques des Fontaines F-38926 Bernin
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、バックバイアスはバルク基板に印加されるため、正負いずれかの極性しか印加することができない。そのため、仮にPMOSFETの閾値電圧Vthを下げようとすると、NMOSFETの閾値電圧Vthが高くなってしまう恐れがあった。
【０００６】
本開示は、このような状況に鑑みてなされたものであり、絶縁層付近の電荷量を局所的に制御することができるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一側面は、シリコン基板上に形成される絶縁層と、前記絶縁層上に形成されるシリコン層とを備え、前記絶縁層は、局所的に、電荷を蓄積する電荷蓄積層を有する半導体装置である。
【０００８】
前記絶縁層は、所定の回路素子の下部のみ、前記電荷蓄積層を有するようにすることができる。
【０００９】
前記回路素子は、P型のMOSFETであるようにすることができる。
【００１０】
前記P型のMOSFETは、N型のMOSFETと同じ素材のゲート電極を有することができる。
【００１１】
前記回路素子は、フォトダイオードであるようにすることができる。
【００１２】
前記絶縁層は、所定の領域のみ、前記電荷蓄積層を有するようにすることができる。
【００１３】
前記絶縁層は、酸化シリコンにより形成され、局所的に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される前記電荷蓄積層を内包するようにすることができる。
【００１４】
前記絶縁層は、酸化シリコンにより形成され、前記シリコン層との界面に、局所的に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を有するようにすることができる。
【００１５】
前記絶縁層は、酸化シリコンにより形成され、局所的に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を内包するようにすることができる。
【００１６】
前記絶縁層は、酸化シリコンにより形成され、互いに異なる部分に局所的に、複数種類の電荷蓄積層を有するようにすることができる。
【００１７】
前記絶縁層は、酸化シリコンにより形成され、局所的に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される第１の電荷蓄積層を内包し、前記第１の電荷蓄積層と異なる部分に、局所的に、高誘電率の素材を用いたHigh-k膜よりなる第２の電荷蓄積層を有することができる。
【００１８】
本開示の他の側面は、半導体装置を製造する製造装置であって、シリコン基板にシリコン酸化膜を成膜する第１の酸化膜成膜部と、前記第１の酸化膜成膜部により成膜された前記シリコン酸化膜上に、シリコン窒化膜を成膜する窒化膜成膜部と、前記窒化膜成膜部により成膜された前記シリコン窒化膜を、パターニングして所望の部分のみ局所的に残すように加工する窒化膜加工部と、前記窒化膜加工部によりパターニングされた前記シリコン窒化膜上に、シリコン酸化膜を成膜する第２の酸化膜成膜部とを備える製造装置である。
【００１９】
前記窒化膜加工部は、前記シリコン窒化膜表面にレジストを塗布し、マスクとリソグラフィ技術を用いて、所望の位置にレジスト開口領域を形成し、反応性イオンエッチングにより前記レジスト開口領域の前記シリコン窒化膜をエッチングし、アッシングにより前記レジストを除去することができる。
【００２０】
前記窒化膜成膜部および前記第２の酸化膜成膜部は、それぞれ、CVD（Chemical Vapor Deposition）法により成膜を行うことができる。
【００２１】
前記第２の酸化膜成膜部により成膜された前記シリコン酸化膜の表面を平坦化する平坦化処理部と、前記平坦化処理部により平坦化された前記シリコン酸化膜上にシリコン基板を重畳させる重畳部とをさらに備えることができる。
【００２２】
前記平坦化処理部は、CMP（Chemical and Mechanical Polishing）により前記シリコン酸化膜を研磨し、前記シリコン窒化膜を露出させるように、前記シリコン酸化膜表面を平坦化し、前記重畳部は、表面が平坦化された前記シリコン酸化膜上に、表面にシリコン酸化膜が形成されるシリコン基板を、貼り合わせることができる。
【００２３】
本開示の他の側面は、また、半導体装置を製造する製造装置の製造方法であって、第１の酸化膜成膜部が、シリコン基板にシリコン酸化膜を成膜し、窒化膜成膜部が、成膜された前記シリコン酸化膜上に、シリコン窒化膜を成膜し、窒化膜加工部が、成膜された前記シリコン窒化膜を、パターニングして所望の部分のみ局所的に残すように加工し、第２の酸化膜成膜部が、パターニングされた前記シリコン窒化膜上に、シリコン酸化膜を成膜する製造方法である。
【００２４】
本開示のさらに他の側面は、シリコン基板上に形成される絶縁層と、前記絶縁層上に形成されるシリコン層と、前記シリコン層に形成される、入射光を光電変換する光電変換素子とを備え、前記絶縁層は、前記光電変換素子の下部に、電荷を蓄積する電荷蓄積層を有する撮像素子である。
【００２５】
前記絶縁層は、酸化シリコンにより形成され、前記光電変換素子の下部に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される前記電荷蓄積層を内包するようにすることができる。
【００２６】
前記絶縁層は、酸化シリコンにより形成され、前記光電変換素子の下部に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を有するようにすることができる。
【００２７】
本開示の一側面においては、絶縁層がシリコン基板上に形成され、その絶縁層上にシリコン層が形成され、また、その絶縁層には、局所的に、電荷を蓄積する電荷蓄積層が形成される。
【００２８】
本開示の他の側面においては、シリコン基板上にシリコン酸化膜が成膜され、成膜されたシリコン酸化膜上に、シリコン窒化膜が成膜され、窒化成膜されたシリコン窒化膜が、パターニングして所望の部分のみ局所的に残すように加工され、パターニングされたシリコン窒化膜上に、シリコン酸化膜が成膜される。
【００２９】
本開示のさらに他の側面においては、絶縁層がシリコン基板上に形成され、その絶縁層上にシリコン層が形成され、そのシリコン層に、入射光を光電変換する光電変換素子が形成され、絶縁層の光電変換素子の下部には、電荷を蓄積する電荷蓄積層が形成される。
【発明の効果】
【００３０】
本開示によれば、電荷量を制御することができる。特に、絶縁層付近の電荷量を局所的に制御することができる。
【図面の簡単な説明】
【００３１】
【図１】従来のONO構造による電荷量制御の様子を説明する断面図である。
【図２】従来のONO構造による電荷量制御の様子を説明する図である。
【図３】本技術を適用した半導体素子の構成例を説明する断面図である。
【図４】製造装置の主な構成例を示すブロック図である。
【図５】製造工程の様子の例を説明する図である。
【図６】製造工程の様子の例を説明する図である。
【図７】絶縁層の配置例を説明する上面図である。
【図８】製造処理の流れの例を説明するフローチャートである。
【図９】絶縁層の他の構成例を説明する断面図である。
【図１０】半導体素子の他の構成例を説明する断面図である。
【図１１】本技術を適用した撮像素子の構成例を説明する断面図である。
【図１２】撮像素子の他の構成例を説明する断面図である。
【発明を実施するための形態】
【００３２】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体素子）
２．第２の実施の形態（製造装置・製造方法）
３．第３の実施の形態（半導体素子の他の例）
４．第４の実施の形態（撮像素子）
【００３３】
＜１．第１の実施の形態＞
［ONO構造］
PMOSFET（P Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、単にPMOSとも称する）で低閾値電圧（Vth）化の実現のために、例えば、非特許文献１において、絶縁層であるUTB（Ultra Thin Body）構造の埋め込み酸化膜層（Box（Buried Oxide）層）を、シリコン酸化膜（SiO2）の中にシリコン窒化膜（SiN）を含む（内包する）ONO構造にすることで、閾値電圧Vthを制御する技術が報告された。
【００３４】
図１は、従来のONO構造による電荷量制御の様子を説明する断面図である。
【００３５】
図１に示されるように、バックバイアス（VB（VB&#62;0））を印加することにより、２つの酸化膜層（Top oxideとBottom oxide）に挟まれるシリコン窒化膜（SiN）等の窒化膜層（Nitride）にチャージトラップされるので、閾値電圧Vthの制御が可能になる。
【００３６】
ただし、従来の場合、このようなONO構造は、半導体素子全体に一様に形成されていた。そのため、半導体素子にPMOSFETとNMOSFETの両方が存在する場合、バックバイアス印加の影響は、その両方におよんでしまっていた。
【００３７】
ところが、図２Ａや図２Ｂのグラフに示されるように、バックバイアスの印加によって、閾値電圧Vthは、PMOSFETとNMOSFET（N Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、単にNMOSとも称する）とで、互いに逆方向に変化する。つまり、例えば、PMOSFETの閾値電圧Vthを下げようとすると、NMOSFETの閾値電圧Vthが高くなってしまう恐れがあった。
【００３８】
［半導体素子］
そこで、本開示においては、絶縁層付近の電荷量の制御を局所的に行うことができるように、所望の部分の絶縁層のみ、ONO構造とする。
【００３９】
図３は、本技術を適用した半導体素子の構成例を説明する断面図である。図３に示される半導体素子１００は、半導体基板上に集積回路が形成される半導体装置である。図３においては、その集積回路の一部として、PMOSFETとNMOSFETの構成例が示されている。
【００４０】
図３に示されるように、半導体素子１００は、シリコン（Si）基板１１１の上に絶縁層１１２および薄いシリコン（Si）基板１１３が積層され、そのシリコン基板１１３に、PMOSFET１３０およびNMOSFET１４０が形成されている。
【００４１】
シリコン基板１１３には、PMOSFET１３０の構成として、ソース１３１、ゲート１３２、ドレイン１３３、およびチャネル１３４が形成されている。また、NMOSFET１４０の構成として、ソース１４１、ゲート１４２、ドレイン１４３、およびチャネル１４４も形成されている。
【００４２】
絶縁層１１２には、酸化膜１５１（SiO2）が形成される。さらに、この絶縁層１１２のPMOSFET１３０の下の部分には、窒化膜１５２Ａ（SiN）が形成される。また、この絶縁層１１２のNMOSFET１４０の下でない部分には、同様の窒化膜１５２Ｂも形成される。窒化膜１５２Ａおよび窒化膜１５２Ｂを互いに区別して説明する必要が無い場合、単に窒化膜１５２と称する。
【００４３】
このように、NMOSFET以外の部分のみ、窒化膜１５２を形成し、絶縁層１１２をONO構造とすることにより、バイアス印加の影響がNMOSFETに及ばない。したがって、半導体素子１００は、NMOSFETの閾値電圧Vthを変化させずに、PMOSFETの閾値電圧Vthのみ制御することができる。
【００４４】
なお、絶縁層１１２の、PMOSFETの下の部分にのみ、窒化膜１５２が形成されるようにしてもよい。つまり、バイアス印加の影響を及ぼしたい所望の部分にのみ、窒化膜１５２を形成すればよく、その位置や範囲は任意である。
【００４５】
＜２．第２の実施の形態＞
［製造装置］
図４は、このような半導体素子１００を製造するための製造装置の主な構成例を示すブロック図である。図４に示される製造装置２００は、本技術を適用した撮像素子を製造する装置であり、窒化膜１５２を形成する際、パターニングを行い、上述したように局所的な窒化膜１５２の成膜を行う。製造装置２００は、制御部２１１および製造部２４１を有する。
【００４６】
制御部２１１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、製造部２４１の各部を制御し、半導体素子１００の製造に関する制御処理を行う。例えば、制御部２１１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、そのCPUは、記憶部２２３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行するにあたって必要なデータなども適宜記憶される。
【００４７】
製造装置２００は、入力部２２１、出力部２２２、記憶部２２３、通信部２２４、およびドライブ２２５を有する。
【００４８】
入力部２２１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部２１１に供給する。出力部２２２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部２１１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
【００４９】
記憶部２２３は、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなり、制御部２１１から供給される情報を記憶したり、制御部２１１からの要求に従って、記憶している情報を読み出して供給したりする。
【００５０】
通信部２２４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部２２４は、制御部２１１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部２１１に供給したりする。
【００５１】
ドライブ２２５は、必要に応じて制御部２１１に接続される。そして、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２３１がそのドライブ２２５に適宜装着される。そして、そのドライブ２２５を介してリムーバブルメディア２３１から読み出されたコンピュータプログラムが、必要に応じて記憶部２２３にインストールされる。
【００５２】
製造部２４１は、制御部２１１に制御されて、本技術を適用した半導体素子１００の製造に関する処理を行う。製造部２４１は、酸化膜成膜部２５１、窒化膜成膜部２５２、窒化膜加工部２５３、酸化膜成膜部２５４、平坦化処理部２５５、酸化膜・Si基板重畳部２５６、および素子形成部２５７を有する。
【００５３】
製造部２４１には、シリコン基板１１１が供給される。酸化膜成膜部２５１は、図５Ａに示されるように、そのシリコン基板１１１に、例えば、熱酸化やCVD（Chemical Vapor Deposition）法により、SiO2等の酸化膜１５１Ａを成膜する。酸化膜成膜部２５１は、その酸化膜１５１Ａが成膜されたシリコン基板１１１を窒化膜成膜部２５２に供給する。
【００５４】
窒化膜成膜部２５２は、図５Ｂに示されるように、供給されたシリコン基板１１１の酸化膜１５１Ａ上に、例えば、CVD法により、SiN等の窒化膜１５２を成膜する。窒化膜成膜部２５２は、その窒化膜１５２が成膜されたシリコン基板１１１を窒化膜加工部２５３に供給する。
【００５５】
窒化膜加工部２５３は、図５Ｃに示されるように、シリコン基板１１１上の窒化膜１５２のパターニングを行う。
【００５６】
より具体的には、窒化膜加工部２５３は、窒化膜１５２表面にレジストを塗布し、マスクとリソグラフィ技術を用いて、所望の位置にレジスト開口領域を形成する。この所望の位置は、例えば、バックバイアス印加の影響を与えない回路素子を形成する部分、または、バックバイアス印加の影響を与える回路素子を形成しない部分である。このバックバイアス印加の影響を与えない回路素子は、例えばNMOSFETである。このバックバイアス印加の影響を与える回路素子は、例えばPMOSFETである。
【００５７】
窒化膜加工部２５３は、RIE（Reactive Ion Etching）（反応性イオンエッチング）により窒化膜１５２をエッチングする。このようにすることにより、レジストが形成されていない部分の窒化膜１５２が除去される。エッチングが終了すると、窒化膜加工部２５３は、アッシングによりレジストを除去する。
【００５８】
以上のようにして、レジストが形成されていた所望の部分のみ（局所的に）窒化膜１５２（窒化膜１５２Ａおよび窒化膜１５２Ｂ）が残される。すなわち、窒化膜１５２がパターニングされる。
【００５９】
窒化膜加工部２５３は、このように窒化膜１５２を加工したシリコン基板１１１を、酸化膜成膜部２５４に供給する。
【００６０】
酸化膜成膜部２５４は、図５Ｄに示されるように、そのパターニングされた窒化膜１５２の上から、例えば、CVD法により、SiO2等の酸化膜１５１Ｂを成膜する。酸化膜成膜部２５４は、その酸化膜１５１Ｂが成膜されたシリコン基板１１１を平坦化処理部２５５に供給する。
【００６１】
平坦化処理部２５５は、図６Ａに示されるように、例えばCMP（Chemical and Mechanical Polishing）等により、酸化膜１５１Ｂを研磨して、窒化膜１５２を露出させるように、酸化膜１５１Ｂ表面を平坦化する。すなわち、シリコン基板１１１の表面には、酸化膜１５１Ｂ−１、窒化膜１５２Ａ、酸化膜１５１Ｂ−２、および窒化膜１５２Ｂが露出する。平坦化処理部２５５は、その酸化膜１５１Ｂが平坦化されたシリコン基板１１１を酸化膜・Si基板重畳部２５６に供給する。
【００６２】
酸化膜・Si基板重畳部２５６は、図６Ｂに示されるように、酸化膜１５１Ｂが平坦化されたシリコン基板１１１に、表面にSiO2等の酸化膜１５１Ｃが形成されるシリコン基板１１３を、貼り合わせる。これにより、絶縁層を内包するシリコン基板、すなわち、SOI（Silicon on Insulator）基板が製造される。また、所望の部分のみが酸化膜１５１と窒化膜１５２のONO構造を有し、それ以外の部分が酸化膜１５１により形成される絶縁層１１２（Box層）が完成する。なお、酸化膜１５１Ａ乃至酸化膜１５１Ｃは全て同じ素材であり、酸化膜１５１を形成する。
【００６３】
つまり、局所的にONO構造を有する絶縁層１１２を内包するSOI基板が製造される。この絶縁層１１２（Box層）は、例えば、NMOSFETの部分がSiO2により形成され、PMOSFETの部分がONO（SiO2/SiN/SiO2）構造を有する。酸化膜・Si基板重畳部２５６は、シリコン基板１１１に、このように製造したSOI（Silicon on Insulator）基板を、素子形成部２５７に供給する。
【００６４】
素子形成部２５７は、図６Ｃに示されるように、供給されたSOI基板に、回路素子を形成する。素子形成部２５７は、例えば、シリコン基板１１３に、ソース１３１、ゲート１３２、ドレイン１３３、およびチャネル１３４を形成することによりPMOSFET１３０を形成したり、ソース１４１、ゲート１４２、ドレイン１４３、およびチャネル１４４を形成することにより、NMOSFET１４０を形成したりする。
【００６５】
また、図６Ｃに示される例のように、素子形成部２５７は、STI（Shallow Trench Isolation）２７１を形成し、PMOSFET１３０とNMOSFET１４０とを分離することもできる。例えば、素子形成部２５７は、シリコン基板１１３のPMOSFET１３０とNMOSFET１４０の間の部分に溝を掘り、絶縁物としてSiO2を埋めることによりSTI２７１を形成する。
【００６６】
また、図６Ｃに示される例のように、素子形成部２５７は、例えば、シリコン基板１１１にバックバイアスを印加する電極２７２を設ける。
【００６７】
素子形成部２５７は、以上のようにして製造された半導体素子１００を、製造装置２００の外部に出力する。
【００６８】
このように製造された半導体素子１００は、電極２７２にバックバイアスを印加することにより電荷をONO部にトラップさせてチャネル部を制御し、閾値電圧Vthを制御することができる。このバックバイアス印加の際、その電圧を基板とソースとの間、若しくは、基板とドレインとの間に印加する必要があるため、より安定的な電圧印加実現のために、窒化膜１５２はチャネル部だけでなく、ソースやドレインの下まで形成されるようにするのが望ましい。
【００６９】
例えば、図７に示されるように、PMOSFETが形成されるアクティブ領域周辺まで窒化膜１５２が形成される（すなわち絶縁層１１２がONO構造を有する）ようにするのが望ましい。
【００７０】
なお、窒化膜１５２はSTI２７１下で分離されるか、もしくはSTI２７１で窒化膜を加工し分離される形状が望ましい。
【００７１】
また、電子を窒化膜１５２にトラップさせる必要があるため絶縁層１１２（Box層）は薄いことが望ましい。おおよその数値として、絶縁層１１２のONOは、各膜厚が10nm以下程度となるように設定するのが望ましい。また、バックバイアスも、窒化膜１５２に電荷をトラップさせる必要があるため、絶縁破壊を起こさない程度の電圧が必要となる。具体的には絶対値で5V程度（10Vが最大）が望ましい。
【００７２】
対象としているデバイスがUTB構造であり、実デバイスのシリコン基盤が数nm乃至数十nm程度と非常に薄い。シリコン基板は可視光が3um以上透過するため、窒化膜１５２のパターンの視認性は十分に得られる。これにより、正確なアライメントが可能になるので、より正確に所望の部分（例えばPMOSFET１３０の部分）だけ、絶縁層１１２（Box層）をONO構造にすることができる。
【００７３】
［製造処理の流れ］
図８は、製造処理の流れの例を説明するフローチャートである。
【００７４】
製造処理が開始されると、酸化膜成膜部２５１は、ステップＳ２０１において、制御部２１１に制御されて、バルクシリコン基板であるシリコン基板１１１に酸化膜１５１Ａを成膜する。
【００７５】
ステップＳ２０２において、窒化膜成膜部２５２は、制御部２１１に制御されて、その酸化膜１５１Ａ上に窒化膜１５２を成膜する。
【００７６】
ステップＳ２０３において、窒化膜加工部２５３は、制御部２１１に制御されて、その窒化膜１５２を上述したようにパターニングし、所望の部分のみ残す。
【００７７】
ステップＳ２０４において、酸化膜成膜部２５４は、制御部２１１に制御されて、窒化膜１５２の上から酸化膜１５１Ｂを成膜する。
【００７８】
ステップＳ２０５において、平坦化処理部２５５は、制御部２１１に制御されて、酸化膜１５１Ｂの表面を平坦化する。
【００７９】
ステップＳ２０６において、酸化膜・Si基板重畳部２５６は、制御部２１１に制御されて、平坦化された酸化膜１５１Ｂと、シリコン基板１１３上に形成される酸化膜１５１Ｃとを貼り合わせ、SOI基板を製造する。
【００８０】
ステップＳ２０７において、素子形成部２５７は、制御部２１１に制御されて、そのSOI基板に、PMOSFETやNMOSFET等の回路素子を形成する。
【００８１】
以上のようにして半導体素子１００を製造すると、製造部２４１は、製造処理を終了する。
【００８２】
以上のように各処理を実行することにより、製造装置２００は、絶縁層付近の電荷量を局所的に制御する半導体素子１００を、容易に製造することができる。
【００８３】
＜３．第３の実施の形態＞
［High-k膜］
本技術は、絶縁層の所望の位置に電荷を蓄積する電荷蓄積層を設けることにより、絶縁層付近の電荷量を局所的に制御するものである。その電荷を蓄積するための構造は、任意であり、上述したONO構造以外であってもよい。例えば、図９に示されるように、ONO構造の代わりに、酸化ハフニウム（HfO2）、酸化チタン（TiO2）、酸化アルミニウム（Al2O3）、酸化ジルコニウム（ZrO2）、酸化ランタン（La2O3）等の高誘電率の素材を用いたHigh-k膜３０１を、PMOSFETの絶縁層（Box層）１１２とシリコン基板１１３との界面近傍に形成するようにしてもよい。
【００８４】
図９Ａは、High-k膜３０１を、絶縁層（Box層）１１２とシリコン基板１１３との界面に形成する場合の例を示している。また図９Ｂは、High-k膜３０１を、絶縁層（Box層）１１２内部に形成する場合の例を示している。この場合、High-k膜３０１自体が電荷を有する（負の固定電荷を発生させる）ため、Back Biasが不要になる可能性もある。
【００８５】
なお、絶縁層（Box層）１１２とシリコン基板１１３との界面近傍に電荷を蓄積させるのが望ましいので、High-k膜３０１は、絶縁層（Box層）１１２のより浅い部分に形成するのが（界面に近いほど）望ましい。
【００８６】
このような、High-k膜３０１を、上述したONO構造の場合と同様に、パターニングによって所望の部分（例えば、PMOSFETの部分）のみに形成する（若しくは、不要な部分に形成しないようにする）ことにより、絶縁層付近の電荷量を局所的に制御することができる。
【００８７】
［ゲート共通素材］
図１０は、半導体素子の他の構成例を説明する断面図である。本技術を適用した半導体素子１００では、バックバイアスによりPMOSFETの閾値電圧Vthを制御することができる。また、その制御によって、NMOSFETの閾値電圧Vthに影響を与えることがない。そのため、PMOSFET１３０のゲート１３２の素材は、ゲートとしての機能を果たすものであれば、どのようなものであってもよく、NMOSFET１４０のゲート１４２の素材とは独立に決定することができる。
【００８８】
例えば、図１０に示される例のように、PMOSFET１３０のゲート１３２を、NMOSFET１４０のゲート１４２と同じ素材で形成するようにしてもよい。このようにすることにより、半導体素子の構造がより簡略化される。また、ゲート１３２とゲート１４２を一度の工程で形成することができ、半導体素子１００の製造がより容易になる。したがって、コストの低減を実現することができる。
【００８９】
＜４．第４の実施の形態＞
［撮像素子１］
以上に説明した本技術は、MOSFET以外の回路素子に適用することができる。例えば、イメージセンサのフォトダイオードの下側の絶縁層をONO構造とするようにしてもよい。
【００９０】
図１１は、本技術を適用した撮像素子の構成例を説明する断面図である。図１１に示される撮像素子４００は、半導体素子１００の場合と同様に、シリコン基板１１１とシリコン基板１１３との間に絶縁層１１２が形成されるSOI基板に、周辺回路４１０やイメージセンサ４２０等の回路素子が形成されており、イメージセンサ４２０により撮像された被写体の画像を電気信号（データ）として出力する素子である。
【００９１】
シリコン基板１１３には、周辺回路４１０として、PMOSFETやNMOSFET等の回路素子が形成される。また、シリコン基板１１３には、イメージセンサ４２０として、MOSFETやフォトダイオード４３０が形成される。
【００９２】
フォトダイオード４３０は、入射光を光電変換する。被写体の撮像が開始されると、フォトダイオード４３０が、被写体の画像を電気信号（画像データ）に変換する。イメージセンサ４２０は、その画像データをフォトダイオードから読み出し、周辺回路４１０を介して撮像素子４００の外部に出力する。
【００９３】
このようなフォトダイオード４３０の下部の酸化膜１５１の内部に、電荷蓄積層として窒化膜１５２を設け、絶縁層１１２にONO構造を形成する。シリコン基板１１３の膜厚はイメージセンサの光吸収より決まるため3um程度必要となり、電荷制御する領域は表面近傍ではなく深い領域となる。シリコン基板１１１にバックバイアスを印加することにより、窒化膜１５２に電荷が蓄積されるので、このONO構造をフォトダイオード４３０の深い箇所のポテンシャル形成に利用することができる。
【００９４】
なお、この電荷蓄積層は、上述したようなHigh-k膜であってもよい。また、その場合、第１の実施の形態の場合と同様に、窒化膜１５２のパターニングを行い、フォトダイオード４３０の下部のみに、この窒化膜１５２を形成することにより、例えば、周辺回路４１０のNMOSFET等、所望で無い回路素子へのバックバイアス印加の影響を抑制することができる。
【００９５】
また、第３の実施形態の場合と同様に、絶縁層１１２をONO構造にする代わりに、High-k膜を、PMOSFETの絶縁層（Box層）１１２とシリコン基板１１３との界面近傍に形成するようにしてもよい。
【００９６】
さらに、このような窒化膜１５２のパターニングは、回路素子毎である必要はなく、任意の領域毎に行うようにしても良い。例えば、イメージセンサ４２０の領域と周辺回路４１０の領域といったような、用途毎の領域毎にパターニングを行うようにしてもよい。
【００９７】
［撮像素子２］
また、複数種類の電荷蓄積層を、絶縁層１１２の互いに異なる部分に、局所的に設けるようにしてもよい。例えば、図１２に示される例のように、絶縁層１１２に、窒化膜１５２とHigh-k膜３０１の両方を、局所的に（互いに異なる位置に）、設けるようにしても良い。
【００９８】
図１２に示される撮像素子５００は、基本的に図１１の撮像素子４００と同様の構成を有するが、絶縁層１１２の、周辺回路４１０として形成されるPMOSFET４１１の下部は、酸化膜１５１と窒化膜１５２によるONO構造が形成され、周辺回路４１０として形成されるNMOSFET４１２の下部には、酸化膜１５１のみが形成され、イメージセンサ４２０の領域全体には、High-k膜３０１が形成されている。
【００９９】
この場合、PMOSFET４１１の閾値電圧Vthは、バックバイアスVbにより、NMOSFET４１２の閾値電圧Vthに影響を及ぼすこと無く制御される。また、イメージセンサ４２０に形成されるフォトダイオード４３０等の回路素子は、バックバイアスの印加の有無に関わらず、High-k膜３０１に蓄積される電荷による影響を受ける。
【０１００】
このようにすることにより、絶縁層付近の電荷量のより多様な制御が可能になる。もちろん、窒化膜１５２およびHigh-k膜３０１が形成される位置（領域）は、互いに異なる限り、任意である。
【０１０１】
なお、本技術は、絶縁層に電荷を局所的に蓄積することにより、絶縁層付近の電荷量を局所的に制御するものであり、その具体的な構造は、局所的な電荷量制御が可能である限り任意である。すなわち、その電荷を蓄積する構造は、上述した、バックバイアスを用いるONO構造やHigh-k膜に限らない。
【０１０２】
なお、本技術を適用した撮像素子は、上述した構成に限らず、例えば、デジタルスチルカメラ、ビデオカメラ、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する任意の情報処理装置に適用することができる。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールに適用することもできる。
【０１０３】
さらに、本技術は、任意の半導体装置に適用することができる。
【０１０４】
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
【０１０５】
この記録媒体は、例えば、図４に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア２３１により構成される。このリムーバブルメディア２３１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア２３１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されているROMや、記憶部２２３に含まれるハードディスクなどにより構成されるようにしてもよい。
【０１０６】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１０７】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１０８】
また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【０１０９】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１１０】
なお、本技術は以下のような構成も取ることができる。
（１）  シリコン基板上に形成される絶縁層と、
前記絶縁層上に形成されるシリコン層と
を備え、
前記絶縁層は、局所的に、電荷を蓄積する電荷蓄積層を有する
半導体装置。
（２）  前記絶縁層は、所定の回路素子の下部のみ、前記電荷蓄積層を有する
前記（１）に記載の半導体装置。
（３）  前記回路素子は、P型のMOSFETである
前記（２）に記載の半導体装置。
（４）  前記P型のMOSFETは、N型のMOSFETと同じ素材のゲート電極を有する
前記（３）に記載の半導体装置。
（５）  前記回路素子は、フォトダイオードである
前記（２）に記載の半導体装置。
（６）  前記絶縁層は、所定の領域のみ、前記電荷蓄積層を有する
前記（１）に記載の半導体装置。
（７）  前記絶縁層は、酸化シリコンにより形成され、局所的に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される前記電荷蓄積層を内包する
前記（１）乃至（６）のいずれかに記載の半導体装置。
（８）  前記絶縁層は、酸化シリコンにより形成され、前記シリコン層との界面に、局所的に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を有する
前記（１）乃至（６）のいずれかに記載の半導体装置。
（９）  前記絶縁層は、酸化シリコンにより形成され、局所的に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を内包する
前記（１）乃至（６）のいずれかに記載の半導体装置。
（１０）  前記絶縁層は、酸化シリコンにより形成され、互いに異なる部分に局所的に、複数種類の電荷蓄積層を有する
前記（１）乃至（９）のいずれかに記載の半導体装置。
（１１）  前記絶縁層は、酸化シリコンにより形成され、局所的に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される第１の電荷蓄積層を内包し、前記第１の電荷蓄積層と異なる部分に、局所的に、高誘電率の素材を用いたHigh-k膜よりなる第２の電荷蓄積層を有する
前記（１）乃至（１０）のいずれかに記載の半導体装置。
（１２）  半導体装置を製造する製造装置であって、
シリコン基板にシリコン酸化膜を成膜する第１の酸化膜成膜部と、
前記第１の酸化膜成膜部により成膜された前記シリコン酸化膜上に、シリコン窒化膜を成膜する窒化膜成膜部と、
前記窒化膜成膜部により成膜された前記シリコン窒化膜を、パターニングして所望の部分のみ局所的に残すように加工する窒化膜加工部と、
前記窒化膜加工部によりパターニングされた前記シリコン窒化膜上に、シリコン酸化膜を成膜する第２の酸化膜成膜部と
を備える製造装置。
（１３）  前記窒化膜加工部は、前記シリコン窒化膜表面にレジストを塗布し、マスクとリソグラフィ技術を用いて、所望の位置にレジスト開口領域を形成し、反応性イオンエッチングにより前記レジスト開口領域の前記シリコン窒化膜をエッチングし、アッシングにより前記レジストを除去する
前記（１２）に記載の製造装置。
（１４）  前記窒化膜成膜部および前記第２の酸化膜成膜部は、それぞれ、CVD（Chemical Vapor Deposition）法により成膜を行う
前記（１２）または（１３）に記載の製造装置。
（１５）  前記第２の酸化膜成膜部により成膜された前記シリコン酸化膜の表面を平坦化する平坦化処理部と、
前記平坦化処理部により平坦化された前記シリコン酸化膜上にシリコン基板を重畳させる重畳部と
をさらに備える前記（１２）乃至（１４）のいずれかに記載の製造装置。
（１６）  前記平坦化処理部は、CMP（Chemical and Mechanical Polishing）により前記シリコン酸化膜を研磨し、前記シリコン窒化膜を露出させるように、前記シリコン酸化膜表面を平坦化し、
前記重畳部は、表面が平坦化された前記シリコン酸化膜上に、表面にシリコン酸化膜が形成されるシリコン基板を、貼り合わせる
前記（１５）に記載の製造装置。
（１７）  半導体装置を製造する製造装置の製造方法であって、
第１の酸化膜成膜部が、シリコン基板にシリコン酸化膜を成膜し、
窒化膜成膜部が、成膜された前記シリコン酸化膜上に、シリコン窒化膜を成膜し、
窒化膜加工部が、成膜された前記シリコン窒化膜を、パターニングして所望の部分のみ局所的に残すように加工し、
第２の酸化膜成膜部が、パターニングされた前記シリコン窒化膜上に、シリコン酸化膜を成膜する
製造方法。
（１８）  シリコン基板上に形成される絶縁層と、
前記絶縁層上に形成されるシリコン層と、
前記シリコン層に形成される、入射光を光電変換する光電変換素子と
を備え、
前記絶縁層は、前記光電変換素子の下部に、電荷を蓄積する電荷蓄積層を有する
撮像素子。
（１９）  前記絶縁層は、酸化シリコンにより形成され、前記光電変換素子の下部に、窒化シリコンよりなり、前記シリコン基板に印加されるバックバイアスにより電荷が蓄積される前記電荷蓄積層を内包する
前記（１８）に記載の撮像素子。
（２０）  前記絶縁層は、酸化シリコンにより形成され、前記光電変換素子の下部に、高誘電率の素材を用いたHigh-k膜よりなる前記電荷蓄積層を有する
前記（１８）に記載の撮像素子。
【符号の説明】
【０１１１】
１００  半導体素子，  １１１  シリコン基板，  １１２  絶縁層，  １１３  シリコン基板，  １３０  PMOSFET，  １３１  ソース，  １３２  ゲート，  １３３  ドレイン，  １３４  チャネル，  １４０  NMOSFET，  １４１  ソース，  １４２  ゲート，  １４３  ドレイン，  １４４  チャネル，  １５１  酸化膜，  １５２  窒化膜，  ２００  製造装置，  ２１１  制御部，  ２４１  製造部，  ２５２  窒化膜形成部，  ２５３  窒化膜加工部，  ２７１  STI，  ３００  半導体素子，  ３０１  High-k膜，  ４００  撮像素子，  ４１０  周辺回路，  ４１１  PMOSFET，  ４１２  ，NMOSFET，  ４２０  イメージセンサ，  ４３０  フォトダイオード
【図１】
2013149811.tif 000003
【図２】
2013149811.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013149811.tif 000009
【図８】
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【図９】
2013149811.tif 000011
【図１０】
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【図１１】
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【図１２】
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