(57)【要約】【課題】ＣＭＬレベルのデータを出力するラッチ回路を使用した分周回路の出力をＣＭＯＳレベルで扱うためにはレベル変換が必要となる。そのため、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路が望まれる。【解決手段】ラッチ回路では、差動入力データを受け付けるＮチャンネル型ＭＯＳトランジスタのドレイン端子とＰチャンネル型ＭＯＳトランジスタのゲート端子にクロスして接続している。このようにして、ＣＭＬレベルのデータをＣＭＯＳレベルのデータに変換する。【選択図】図１
2013016986.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子により第１のクロックを受け付ける第１の第１導電型トランジスタと、
ソース端子が前記第１の第１導電型トランジスタのドレイン端子と接続され、ゲート端子により第１の入力データを受け付ける第２の第１導電型トランジスタと、
ソース端子が前記第１の第１導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第１の入力データとは逆相になる第２の入力データを受け付ける第３の第１導電型トランジスタと、
ドレイン端子が前記第２の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第３の第１導電型トランジスタのドレイン端子と接続されている第１の第２導電型トランジスタと、
ドレイン端子が前記第３の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第２の第１導電型トランジスタのドレイン端子と接続されている第２の第２導電型トランジスタと、
ゲート端子により前記第１のクロックとは逆相になる第２のクロックを受け付ける第４の第１導電型トランジスタと、
ソース端子が前記第４の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第１の第２導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の第２導電型トランジスタのドレイン端子と接続されている第５の第１導電型トランジスタと、
ソース端子が前記第４の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第２の第２導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の第２導電型トランジスタのドレイン端子と接続されている第６の第１導電型トランジスタと、
を備えることを特徴とするラッチ回路。
【請求項２】
さらに、前記第１及び第２のクロックの周波数によって切り替わる、第１の選択信号と第２の選択信号を受け付け、
ソース端子が前記第２の第１導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の第２導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第１の選択信号を受け付ける第７の第１導電型トランジスタと、
ソース端子が前記第２の第１導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の第２導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第２の選択信号を受け付ける第８の第１導電型トランジスタと、
ソース端子が前記第３の第１導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の第２導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第１の選択信号を受け付ける第９の第１導電型トランジスタと、
ソース端子が前記第３の第１導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の第２導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第２の選択信号を受け付ける第１０の第１導電型トランジスタと、
を備える請求項１のラッチ回路。
【請求項３】
請求項１又は２のラッチ回路を含むことを特徴とする分周回路。
【請求項４】
請求項１又は２のラッチ回路を含むことを特徴とするフリップフロップ回路。
【請求項５】
電圧制御発信器の出力を請求項３の分周回路により分周することを特徴とするＰＬＬ回路。
【請求項６】
さらに、前記電圧制御発振器の出力周波数を切り替える信号に基づいて前記分周回路の動作を変更する請求項５のＰＬＬ回路。
【請求項７】
請求項４のフリップフロップ回路を含むことを特徴とするマルチプレクサ。
【請求項８】
請求項５又は６のＰＬＬ回路、又は、請求項７のマルチプレクサ、のうち少なくても一つを含むＳＥＲＤＥＳマクロを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路、分周回路、フリップフロップ回路、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、マルチプレクサ及び半導体集積回路に関する。特に、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルのデータ及びクロックを受け付けるラッチ回路、分周回路、フリップフロップ回路、ＰＬＬ回路、マルチプレクサ及び半導体集積回路に関する。
【背景技術】
【０００２】
様々な電子機器の回路にラッチ回路が使用されている。さらに、ラッチ回路を使用して分周回路又はフリップフロップ回路を構成することができる。ラッチ回路には、ＣＭＬレベルのデータ及びクロックを受け付けて動作するものも多い。
【０００３】
例えば、特許文献１において、バイポーラトランジスタで構成されたＣＭＬ回路を使用したラッチ回路が開示されている。
【０００４】
また、特許文献２において、複数のラッチ回路をマスター／スレーブ構成により接続することで高速動作が可能なフリップフロップ回路及び分周回路が開示されている。
【０００５】
さらに、特許文献３において、ダイナミックラッチ（又は、ダイレクトラッチ）と呼ばれる回路が開示されている。特許文献３で開示されたダイナミックラッチでは、クロックがＬレベルの際にプリチャージを行なうトラックモードと、クロックがＨレベルの際にデータを出力するラッチモードと、が実現可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−０１８３１２号公報
【特許文献２】特開２００９−２４６６３９号公報
【特許文献３】特開２００１−１８９６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００８】
特許文献１及び２で開示されたラッチ回路を使用した分周回路は、ＣＭＬレベルのクロックを受け付け、ＣＭＬレベルのクロックを出力する。特許文献１及び２で開示されたラッチ回路を使用した分周回路の出力クロックをＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルのインターフェイスを持つ回路で使用するためには、レベル変換が必要になる。このことは、分周回路及びその後段の回路を含む半導体集積回路の回路規模及び消費電力が増加する要因となる。さらに、分周回路自体がＣＭＬレベルで動作するため、定常電流を必要とし、分周回路自身の消費電力が大きいという問題がある。そこで、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路、分周回路、フリップフロップ回路、ＰＬＬ回路、マルチプレクサ及び半導体集積回路が、望まれる。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、ゲート端子により第１のクロックを受け付ける第１の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子と接続され、ゲート端子により第１の入力データを受け付ける第２の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第１の入力データとは逆相になる第２の入力データを受け付ける第３の第１導電型トランジスタと、ドレイン端子が前記第２の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第３の第１導電型トランジスタのドレイン端子と接続されている第１の第２導電型トランジスタと、ドレイン端子が前記第３の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第２の第１導電型トランジスタのドレイン端子と接続されている第２の第２導電型トランジスタと、ゲート端子により前記第１のクロックとは逆相になる第２のクロックを受け付ける第４の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第１の第２導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第２の第２導電型トランジスタのドレイン端子と接続されている第５の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第２の第２導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第１の第２導電型トランジスタのドレイン端子と接続されている第６の第１導電型トランジスタと、を備えるラッチ回路が提供される。
【００１０】
本発明の第２の視点によれば、上述のラッチ回路により構成される分周回路が提供される。
【００１１】
本発明の第３の視点によれば、上述のラッチ回路により構成されるフリップフロップ回路が提供される。
【００１２】
本発明の第４の視点によれば、電圧制御発信器の出力を上述の分周回路により分周するＰＬＬ回路が提供される。
【００１３】
本発明の第５の視点によれば、上述のフリップフロップ回路を含むマルチプレクサが提供される。
【００１４】
本発明の第６の視点によれば、上述のＰＬＬ回路、又は、上述のマルチプレクサ、のうち少なくても一つを含むＳＥＲＤＥＳマクロを備える半導体集積回路が提供される。
【発明の効果】
【００１５】
本発明の各視点によれば、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路、分周回路、フリップフロップ回路、ＰＬＬ回路、マルチプレクサ及び半導体集積回路が、提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係るラッチ回路の回路構成の一例を示す図である。
【図２】特許文献１で開示されたＣＭＬレベルのクロックを受け付けるラッチ回路の回路図である。
【図３】従来のダイナミックラッチ回路の構成を示す図である（特許文献３の図１）。
【図４】本発明の第２の実施形態に係るラッチ回路の回路構成の一例を示す図である。
【図５】図４に示すラッチ回路の動作を説明するための図である。
【図６】本発明の第３の実施形態に係る分周回路の内部構成の一例を示す図である。
【図７】図６に示す分周回路の出力波形の一例を示す図である。
【図８】図６に示す分周回路の出力波形の別の一例を示す図である。
【図９】図６に示す分周回路の出力波形の別の一例を示す図である。
【図１０】特許文献２において開示された分周回路の内部構成を示す図である。
【図１１】本発明の第４の実施形態に係るフリップフロップ回路の内部構成の一例を示す図である。
【図１２】図１１に示すフリップフロップ回路の出力波形の一例を示す図である。
【図１３】図１１に示すフリップフロップ回路の出力波形の別の一例を示す図である。
【図１４】図１１に示すフリップフロップ回路の回路構成の一例を示す図である。
【図１５】フリップフロップ回路の回路構成の一例を示す図である。
【図１６】ＳＥＲＤＥＳマクロを搭載する半導体集積回路を使用したＮＩＣの内部構成の一例を示す図である。
【図１７】ＳＥＲＤＥＳマクロを搭載する半導体集積回路のレイアウトを説明するための図である。
【図１８】ＳＥＲＤＥＳマクロを搭載する半導体集積回路のレイアウト図の一例である。
【図１９】ＳＥＲＤＥＳマクロの概略の一例を示す図である。
【図２０】図１９に示すＰＬＬ部の内部構成の一例を示すブロック図である。
【図２１】図１９に示すＰＬＬ部に図６に示す分周回路を使用した場合の内部構成の一例を示すブロック図である。
【図２２】ＳＥＲＤＥＳマクロ全体のレイアウトの一例を示す図である。
【図２３】図２２の点線部を拡大した図である。
【図２４】ＳＥＲＤＥＳマクロに図６に示す分周回路を使用した場合の図２２の点線部を拡大した図である
【図２５】ＳＥＲＤＥＳマクロの概略の一例を示す図である。
【図２６】図２５に示すマルチプレクサに対して図１１に示すフリップフロップ回路を使用する場合の内部構成の一例を示す図である。
【図２７】ＳＥＲＤＥＳマクロ全体のレイアウトの一例を示す図である。
【図２８】ＳＥＲＤＥＳマクロ全体の最上位層のレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１７】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１８】
上述のように、ＣＭＬレベルのデータを出力するラッチ回路を使用した分周回路の出力をＣＭＯＳレベルで扱うためにはレベル変換が必要となる。このレベル変換を実現するためにレベルシフタが必要となり、分周回路を含む半導体集積回路の回路規模及び消費電力が増大するという問題がある。そこで、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路が望まれる。
【００１９】
そこで、一例として図１に示すラッチ回路を提供する。図１に示すラッチ回路では、差動入力データを受け付けるＮチャンネル型ＭＯＳトランジスタ（ＭＮ０３及びＭＮ０４）のドレイン端子をＰチャンネル型ＭＯＳトランジスタ（ＭＰ０１及びＭＰ０２）のゲート端子にクロスして接続している。このようにして、ＣＭＬレベルのデータをＣＭＯＳレベルのデータに変換する。
【００２０】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図１は、本実施形態に係るラッチ回路１０の回路構成の一例を示す図である。
【００２１】
図１に示すラッチ回路１０は、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１乃至ＭＮ０６と、Ｐチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＰ０２から構成されている。
【００２２】
Ｎチャンネル型ＭＯＳトランジスタＭＮ０１のソース端子は接地電圧ＶＳＳに接続され、ゲート端子にクロック入力端子ＣＬＫＰが接続され、ドレイン端子はＮチャンネル型ＭＯＳトランジスタＭＮ０３及びＭＮ０４のソース端子に共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＭＮ０１のドレイン端子とＮチャンネル型ＭＯＳトランジスタＭＮ０３及びＭＮ０４のソース端子との接続点をノードＳ１とする。
【００２３】
Ｎチャンネル型ＭＯＳトランジスタＭＮ０２のソース端子は接地電圧ＶＳＳに接続され、ゲート端子にクロック入力端子ＣＬＫＮが接続され、ドレイン端子はＮチャンネル型ＭＯＳトランジスタＭＮ０５及びＭＮ０６のソース端子に共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＭＮ０２のドレイン端子とＮチャンネル型ＭＯＳトランジスタＭＮ０５及びＭＮ０６のソース端子との接続点をノードＳ２とする。
【００２４】
Ｎチャンネル型ＭＯＳトランジスタＭＮ０３のゲート端子はデータ入力端子ＩＮＰと接続され、ドレイン端子はＰチャンネル型ＭＯＳトランジスタＭＰ０１のドレイン端子及びＰチャンネル型ＭＯＳトランジスタＭＰ０２のゲート端子に接続されている。Ｎチャンネル型ＭＯＳトランジスタＭＮ０３のドレイン端子とＰチャンネル型ＭＯＳトランジスタＭＰ０１のドレイン端子及びＰチャンネル型ＭＯＳトランジスタＭＰ０２のゲート端子との接続点をノードＳ３とする。
【００２５】
Ｎチャンネル型ＭＯＳトランジスタＭＮ０４のゲート端子はデータ入力端子ＩＮＮと接続され、ドレイン端子はＰチャンネル型ＭＯＳトランジスタＭＰ０２のドレイン端子及びＰチャンネル型ＭＯＳトランジスタＭＰ０１のゲート端子に接続されている。Ｎチャンネル型ＭＯＳトランジスタＭＮ０４のドレイン端子とＰチャンネル型ＭＯＳトランジスタＭＰ０２のドレイン端子及びＰチャンネル型ＭＯＳトランジスタＭＰ０１のゲート端子との接続点をノードＳ４とする。また、ノードＳ４をデータ出力端子ＯＵＴＰ、ノードＳ３をデータ出力端子ＯＵＴＮとする。
【００２６】
Ｎチャンネル型ＭＯＳトランジスタＭＮ０５のゲート端子はデータ出力端子ＯＵＴＮ（ノードＳ３）に接続され、ドレイン端子はデータ出力端子ＯＵＴＰ（ノードＳ４）に接続されている。同様に、Ｎチャンネル型ＭＯＳトランジスタＭＮ０６のゲート端子はデータ出力端子ＯＵＴＰ（ノードＳ４）に接続され、ドレイン端子はデータ出力端子ＯＵＴＮ（ノードＳ３）に接続されている。
【００２７】
Ｐチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＰ０２のソース端子は電源電圧ＶＤＤに接続されている。ラッチ回路１０は、差動クロックをクロック入力端子ＣＬＫＰ及びＣＬＫＮで受け付ける。さらに、差動入力データをデータ入力端子ＩＮＰ及びＩＮＮで受け付け、データ出力端子ＯＵＴＰ及びＯＵＴＮから差動出力データを出力する。
【００２８】
次に、ラッチ回路１０の動作について説明する。なお、クロック入力端子ＣＬＫＰ及びＣＬＫＮで受け付けるクロックはＣＭＬレベルとし、データ入力端子ＩＮＰ及びＩＮＮで受け付けるデータについてもＣＭＬレベルとする。
【００２９】
初めに、データ入力端子ＩＮＰにＨレベル（データ入力端子ＩＮＮはＬレベル）のデータを入力し、クロック入力端子ＣＬＫＰにＨレベル（クロック入力端子ＣＬＫＮはＬレベル）のクロックを入力する際の動作について説明する。
【００３０】
クロック入力端子ＣＬＫＰにＨレベルが入力されると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１はオン状態となり、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１のドレイン電圧（ノードＳ１の電圧）は徐々に低下してくる。ノードＳ１の電圧が低下し、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３のゲート・ソース間電圧がＮチャンネル型ＭＯＳトランジスタの閾値電圧（以下、Ｖｔｈｎとする）を越えると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３はオン状態になる。その結果、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３のドレイン電圧（ノードＳ３の電圧）が低下する。ノードＳ３の電圧が低下し、Ｐチャンネル型ＭＯＳトランジスタＭＰ０２のゲート・ソース間電圧がＰチャンネル型ＭＯＳトランジスタの閾値電圧（以下、Ｖｔｈｐとする）を越えるとＰチャンネル型ＭＯＳトランジスタＭＰ０２はオン状態になる。すると、データ出力端子ＯＵＴＰ（ノードＳ４の電圧）は略電源電圧ＶＤＤ（Ｈレベル）まで上昇する。
【００３１】
一方、ノードＳ４の電圧が電源電圧ＶＤＤにまで上昇するため、Ｐチャンネル型ＭＯＳトランジスタＭＰ０１はオフ状態となる。Ｎチャンネル型ＭＯＳトランジスタＭＮ０１及びＭＮ０３はオン状態であるため、ノードＳ３の電圧は略接地電圧ＶＳＳに等しい。そのため、データ出力端子ＯＵＴＮ（ノードＳ３の電圧）は、Ｌレベルとなる。
【００３２】
このように、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３及びＭＮ０４のドレイン端子をＰチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＮ０２のゲート端子とクロスして接続することによって、データ出力端子ＯＵＴＰ及びＯＵＴＮからＣＭＯＳレベルのデータ出力が可能になる。
【００３３】
次に、データ入力端子ＩＮＰにＬレベル（データ入力端子ＩＮＮはＨレベル）のデータを入力し、クロック入力端子ＣＬＫＰにＬレベル（クロック入力端子ＣＬＫＮはＬレベル）のクロックを入力した際の動作について説明する。この際、ラッチ回路１０は、クロック入力端子ＣＬＫＰがＨレベルの際の出力を維持する必要がある。クロック入力端子ＣＬＫＰにＬレベルが入力されると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１はオフ状態となる。一方、クロック入力端子ＣＬＫＮはＨレベルとなるため、Ｎチャンネル型ＭＯＳトランジスタＭＮ０２はオン状態になる。その結果、Ｎチャンネル型ＭＯＳトランジスタＭＮ０２のドレイン電圧（ノードＳ２の電圧）は低下する。その際に、ノードＳ３の電圧はＬレベル、ノードＳ４の電圧はＨレベルであるため、Ｎチャンネル型ＭＯＳトランジスタＭＮ０５はオフ状態、Ｎチャンネル型ＭＯＳトランジスタＭＮ０６はオン状態となる。従って、ノードＳ３の電圧はＬレベルを、ノードＳ４の電圧はＨレベルを維持する。
【００３４】
このように、Ｎチャンネル型ＭＯＳトランジスタＭＮ０２を逆相のクロックで動作させ、Ｎチャンネル型ＭＯＳトランジスタＭＮ０５及びＭＮ０６のゲート端子及びドレイン端子を相互に入れ替えることでラッチ動作を可能にしている。
【００３５】
図２は、特許文献１で開示されたＣＭＬレベルのクロックを受け付けるラッチ回路の回路図である。図２に示すラッチ回路では、データ出力端子ＯＵＴＰ及びＯＵＴＮから出力するデータもＣＭＬレベルである。従って、図２に示すラッチ回路を分周回路として使用し、後段の回路をＣＭＯＳレベルで動作させる場合には、データ出力をＣＭＯＳレベルに変換する必要がある。そのためのレベルシフタが必要であり、分周回路の回路規模と消費電力が増加する。さらに、図２に示すラッチ回路には抵抗素子Ｒ１及びＲ２が必要であることも、回路規模が増加する一因となっている。
【００３６】
また、図２に示すラッチ回路は定常電流を使用するため消費電力が大きく、さらに、クロックの周波数によらず消費電力は一定である。一方、本実施形態に係るラッチ回路１０は、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルのデータとして出力が可能である。そのため、ラッチ回路１０を分周回路に使用した場合には、分周回路の後段にレベルシフタが不要となり回路規模及び消費電力の削減が可能である。また、クロックの周波数が低速になればラッチ回路１０の消費電力は小さくなる。Ｎチャンネル型ＭＯＳトランジスタＭＮ０１及びＭＮ０２がオンの状態に限り電流が流れるためである。
【００３７】
図３は、特許文献３で開示されたダイナミックラッチ回路の構成を示す図である（特許文献３の図１）。図３に示すダイナミックラッチ回路では、ＣＭＯＳレベルのクロックを入力する必要がある。しかし、本実施形態に係るラッチ回路１０では、ＣＭＯＳレベル及びＣＭＬレベルいずれのクロックであっても入力可能である。従って、ラッチ回路１０は様々な用途の回路に使用することができる。
【００３８】
また、図３に示すダイナミックラッチ回路だけでは出力データのラッチをすることができない。クロックがＬレベルの際に差動出力データは共にＬレベルとなるためである。しかし、ラッチ回路１０には、差動出力データが共にＬレベル又はＨレベルとなる状態は存在せず、保持したデータを常に出力し続けることが可能である。
【００３９】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図４は、本実施形態に係るラッチ回路２０の回路構成の一例を示す図である。図４において図１と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４０】
図４に示すラッチ回路２０と図１に示すラッチ回路１０との相違点は、Ｎチャンネル型ＭＯＳトランジスタＭＮ０７乃至ＭＮ１０を追加し、選択端子ＳＥＬ０及びＳＥＬ１を備える点である。Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０９のソース端子をＮチャンネル型ＭＯＳトランジスタＭＮ０３のドレイン端子に接続し、Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０９のドレイン端子をＰチャンネル型ＭＯＳトランジスタＭＰ０１のドレイン端子に接続する。また、Ｎチャンネル型ＭＯＳトランジスタＭＮ０７のゲート端子を選択端子ＳＥＬ０に接続し、Ｎチャンネル型ＭＯＳトランジスタＭＮ０９のゲート端子を選択端子ＳＥＬ１に接続する。同様に、Ｎチャンネル型ＭＯＳトランジスタＭＮ０８及びＭＮ１０をＮチャンネル型ＭＯＳトランジスタＭＮ０４とＰチャンネル型ＭＯＳトランジスタＭＰ０２の間に接続する。
【００４１】
Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０９のソース端子とＮチャンネル型ＭＯＳトランジスタＭＮ０３のドレイン端子との接続点をノードＳ５とする。Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０９のドレイン端子とＰチャンネル型ＭＯＳトランジスタＭＰ０１のドレイン端子との接続点をノードＳ７とする。Ｎチャンネル型ＭＯＳトランジスタＭＮ０８及びＭＮ１０のソース端子とＮチャンネル型ＭＯＳトランジスタＭＮ０４のドレイン端子との接続点をノードＳ６とする。Ｎチャンネル型ＭＯＳトランジスタＭＮ０８及びＭＮ１０のドレイン端子とＰチャンネル型ＭＯＳトランジスタＭＰ０２のドレイン端子との接続点をノードＳ８とする。
【００４２】
第１の実施形態に係るラッチ回路１０では、クロック入力端子ＣＬＫＰ及びＣＬＫＮに高周波のクロックを入力する場合や、入力データ及びクロックが小振幅であると正しく動作しない場合が想定される。
【００４３】
その第１の理由としては、クロックの周波数に対してＰチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＰ０２のゲート・ソース間電圧の変動が追従できないことが挙げられる。Ｐチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＰ０２がオン状態又はオフ状態に遷移する前にクロックが変化してしまうためである。
【００４４】
次に、第２の理由としては、入力データ及びクロックが小振幅であると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１乃至ＭＮ０４のドレイン電圧の上昇がクロックの周波数に追従できないことが挙げられる。ラッチ回路１０の前段に接続した回路がＣＭＬレベルの入力データ及びクロックを出力する際には、電源電圧ＶＤＤを基準にすることも多い。つまり、入力データ及びクロックのＨレベルをＶＤＤ、ＬレベルをＶＤＤ−単相振幅に設定する。このような使用態様であって、さらに、入力データ及びクロックの振幅幅が小さいとＮチャンネル型ＭＯＳトランジスタＭＮ０１乃至ＭＮ０４のゲート電圧は常に電源電圧ＶＤＤの近辺で変動することになる。その結果、入力データ及びクロックがＨレベルの場合だけではなく、Ｌレベルの場合であってもＮチャンネル型ＭＯＳトランジスタＭＮ０１乃至ＭＮ０４のドレイン電圧は接地電圧ＶＳＳ方向に引き込まれる。従って、入力データ及びクロックの振幅幅が小さいと、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１乃至ＭＮ０４のドレイン電圧が上昇する時間が長くなる。ドレイン電圧が上昇する時間が長くなると、クロックの変化に追従できない場合が想定される。
【００４５】
これらの問題点を解決するために、本実施形態に係るラッチ回路２０では、Ｎチャンネル型ＭＯＳトランジスタＭＮ０７乃至ＭＮ１０を追加している。
【００４６】
続いて、ラッチ回路２０の動作について説明する。初めに、データ入力端子ＩＮＰにＨレベル（データ入力端子ＩＮＮはＬレベル）のクロックを入力し、クロック入力端子ＣＬＫＰにＨレベル（クロック入力端子ＣＬＫＮはＬレベル）のクロックを入力する際の動作について説明する。なお、選択端子ＳＥＬ０＝１（Ｈレベル）、選択端子ＳＥＬ１＝０（Ｌレベル）とする。
【００４７】
クロック入力端子ＣＬＫＰにＨレベルが入力されると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１はオン状態となり、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１のドレイン電圧（ノードＳ１の電圧）は徐々に低下してくる。ノードＳ１の電圧が低下し、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３のゲート・ソース間電圧がＮチャンネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈｎを越えると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３はオン状態となる。その結果、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３のドレイン電圧（ノードＳ５の電圧）が低下する。
【００４８】
ノードＳ５の電圧が低下し、Ｐチャンネル型ＭＯＳトランジスタＭＰ０２のゲート・ソース間電圧がＰチャンネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈｐを越えるとＰチャンネル型ＭＯＳトランジスタＭＰ０２はオン状態となる。その後、データ出力端子ＯＵＴＰ（ノードＳ８の電圧）は略電源電圧ＶＤＤ（Ｈレベル）まで上昇する。この際、Ｎチャンネル型ＭＯＳトランジスタＭＮ０８はオン状態であるから、ノードＳ６の電圧は上昇する。ノードＳ６の電圧が上昇することで、Ｎチャンネル型ＭＯＳトランジスタＭＮ０８のゲート・ソース間電圧が閾値電圧Ｖｔｈｎを下回るとＮチャンネル型ＭＯＳトランジスタＭＮ０８はオフ状態となる。すると、ノードＳ６の電圧変動幅は、接地電圧ＶＳＳ〜電源電圧ＶＤＤ−Ｖｔｈｎと求められる。第１の実施形態に係るラッチ回路１０におけるノードＳ４の電圧変動幅は、接地電圧ＶＳＳ〜電源電圧ＶＤＤであるので、Ｐチャンネル型ＭＯＳトランジスタＭＰ０１のゲート電圧の変動幅が縮小することになる。同様に、Ｐチャンネル型ＭＯＳトランジスタＭＰ０２のゲート電圧の変動幅も縮小する。
【００４９】
以上のように、選択端子ＳＥＬ［１：０］＝０１とすることで、Ｐチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＰ０２のゲート電圧の変動幅を縮小できる。Ｐチャンネル型ＭＯＳトランジスタＭＰ０１及びＭＰ０２のゲート電圧の変動幅の縮小は、Ｎチャンネル型ＭＯＳトランジスタＭＮ０３及びＭＮ０４のドレイン電圧の変動幅が縮小することに等しいため、ラッチ回路２０は、より高周波のクロックが入力されたとしても動作可能である。
【００５０】
上述のように、ラッチ回路２０において選択端子ＳＥＬ［１：０］＝０１と設定することで、高周波のクロックに対応可能となるが、クロックの立ち上がり時間及び立ち下り時間の長短によってはラッチ回路２０が誤動作する場合が想定される。そのような場合には、選択端子ＳＥＬ［１：０］＝１１と設定する。
【００５１】
クロックの立ち上がり時間及び立ち下り時間の長短によって、ラッチ回路２０が誤動作する理由について説明する。説明にあたっては、図５に示すサイン波をクロックとして入力するものとする。図５の時刻ｔ１において、クロック入力端子ＣＬＫＰにはＬレベル、クロック入力端子ＣＬＫＮにはＨレベルが入力されている。しかし、入力しているサイン波の立ち上がり時間及び立ち下り時間が長いため、ラッチ回路２０に対して差動のクロックではなく、同相のクロックが入力されたかのようにラッチ回路２０は振る舞ってしまう。より具体的には、図５の時刻ｔ１のようなクロックがラッチ回路２０に入力されると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１及びＭＮ０２は完全にオン状態及びオフ状態に遷移できない。クロック入力端子ＣＬＫＰにはＬレベル、クロック入力端子ＣＬＫＮにはＨレベルが入力されているため、ラッチ回路２０はラッチ状態であり、本来、ラッチ回路２０の出力は入力データから影響を受けない。しかし、Ｎチャンネル型ＭＯＳトランジスタＭＮ０１及びＭＮ０２は完全にオン状態及びオフ状態となっていないため、ラッチ回路２０の出力は入力データの影響を受けてしまう。入力データの影響を受けると、ラッチ回路２０はラッチ動作ができず、ラッチしていたデータが反転してしまう。ラッチ回路２０の出力が反転した後に、クロック入力端子ＣＬＫＰ及びＣＬＫＮに入力されるクロックの振幅が大きくなると、出力が反転した状態でラッチが確定してしまう。一度、ラッチが確定すると正しい出力に戻すことはできない。このように、クロックの立ち上がり時間及び立ち下り時間が長いと、ラッチ回路２０が誤動作する可能性がある。
【００５２】
そこで、選択端子ＳＥＬ［１：０］＝１１と設定する。選択端子ＳＥＬ１＝１と設定すると、Ｎチャンネル型ＭＯＳトランジスタＭＮ０９及びＭＮ１０はオン状態になる。この状態は、Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０８のサイズが増大したことと等価であり、Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０８のオン抵抗が減少したとみなすことができる。Ｎチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０８のオン抵抗が減少すると、負荷容量としてのＮチャンネル型ＭＯＳトランジスタＭＮ０７及びＭＮ０８の容量が増大する。すると、データ出力端子ＯＵＴＰ及びＯＵＴＮの電圧変化に時間が必要になり、入力データの影響を受けてデータ出力端子ＯＵＴＰ及びＯＵＴＮが反転する前に、クロックの振幅が大きくなりラッチ状態を確定させることができる。
【００５３】
以上のように、入力データ及びクロックの周期や振幅に合わせて、選択端子ＳＥＬ［１：０］の設定を変化させることで、ラッチ回路２０の動作を安定させ、同時に消費電力の削減を実現する。なお、本実施形態に係るラッチ回路２０では、切り替え段数として２ビットの場合を説明したが、多くのビット数を用いてより細かい設定を行なうことも可能である。
【００５４】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。本実施形態では、第２の実施形態に係るラッチ回路２０を使用した分周回路３０について説明する。
【００５５】
図６は、本実施形態に係る分周回路３０の内部構成の一例を示す図である。図６に示す分周回路３０は、ラッチ回路２０を直列に接続している。初段のラッチ回路２０をラッチ回路２１と、次段のラッチ回路２０をラッチ回路２２とする。ラッチ回路２２のクロック入力端子（ＣＬＫＰ及びＣＬＫＮ）には、ラッチ回路２１に入力するクロックとは逆相のクロックを入力する。選択端子ＳＥＬ［１：０］には共通の信号を入力する。
【００５６】
ラッチ回路２１のデータ出力端子（ＯＵＴＰ及びＯＵＴＮ）をラッチ回路２２のデータ入力端子（ＩＮＰ及びＩＮＮ）に接続する。ラッチ回路２２のデータ出力端子ＯＵＴＰはラッチ回路２１のデータ入力端子ＩＮＮに接続され、ラッチ回路２２のデータ出力端子ＯＵＴＮはラッチ回路２１のデータ入力端子ＩＮＰに接続される。つまり、ラッチ回路２２のデータ出力を反転してラッチ回路２１のデータ入力とする。
【００５７】
バッファＢ０を介してラッチ回路２２のデータ出力端子ＯＵＴＰから出力される信号をＯＵＴ０とする。同様に、バッファＢ１を介してラッチ回路２２のデータ出力端子ＯＵＴＮから出力される信号をＯＵＴ１８０し、バッファＢ２を介してラッチ回路２１のデータ出力端子ＯＵＴＮから出力される信号をＯＵＴ９０し、バッファＢ３を介してラッチ回路２１のデータ出力端子ＯＵＴＰから出力される信号をＯＵＴ２７０とする。ＯＵＴ０、ＯＵＴ１８０、ＯＵＴ９０及びＯＵＴ２７０、はそれぞれ入力クロックを２分周し、入力クロックに対して０度、１８０度、９０度、２７０度の位相差を持つクロック（４相のクロック）である。なお、クロック入力端子ＣＬＫＰ及びＣＬＫＮで受け付けるクロックはＣＭＬレベル、ＯＵＴ０〜ＯＵＴ２７０はＣＭＯＳレベルの信号である。
【００５８】
分周回路３０は、ラッチ回路２１とラッチ回路２２のそれぞれのデータ出力を取り出すことで、４相の分周クロックが出力可能である。また、クロック入力端子ＣＬＫＰ及びＣＬＫＮで受け付けるクロックの周波数に応じて選択端子ＳＥＬ［１：０］を切り替えることで、出力波形と消費電力の最適化が可能である。
【００５９】
次に、分周回路３０の動作について説明する。図７は、１０ＧＨｚの周波数を持つサイン波を入力した場合の分周回路３０の出力波形の一例を示す図である。なお、選択端子ＳＥＬ[１:０]＝０１に設定している。図７では、上段からクロック入力、ラッチ回路２２の出力（データ出力端子ＯＵＴＰ及びＯＵＴＮの出力）、ラッチ回路２１の出力（データ出力端子ＯＵＴＰ及びＯＵＴＮの出力）、ＯＵＴ０及びＯＵＴ１８０、ＯＵＴ９０及びＯＵＴ２７０を示している。図７から、ＣＭＬレベルのクロック入力をＣＭＯＳレベルのクロックとして出力できていることが分かる。
【００６０】
図８は、図７の設定条件から入力するサイン波の周波数を１ＧＨｚにした場合の分周回路３０の出力波形の一例を示す図である。なお、図８に示す信号は図７における信号と同一である。この場合には、選択端子ＳＥＬ［１：０］＝０１であるため、出力データの誤った反転が発生し、正常に分周することができていない（例えば、時刻ｔ２）。図８の時刻ｔ２では、図５を用いて説明した事象が発生していると推測される。即ち、ラッチ回路２２は時刻ｔ２における入力データをラッチして出力する必要があるが、ラッチ回路２２の出力（ＯＵＴ０及びＯＵＴ１８０）は時間ｔ２の直後に反転している。時刻ｔ２では、ラッチ回路２２のクロック入力端子ＣＬＫＰにはＨレベル、クロック入力端子ＣＬＫＮにはＬレベルが入力されているので、ラッチ回路２２は入力データをそのまま出力するラッチ状態である。従って、ラッチ回路２２のデータ出力が反転しているのはラッチ回路２１の出力が反転していることが原因である。クロックの立ち上がり時間及び立ち下り時間によっては、ラッチ回路２０が誤動作する可能性があるのは上述のとおりであり、時刻ｔ２ではラッチ回路２１が誤動作していると考えられる。
【００６１】
図９は、図８の設定条件から選択端子ＳＥＬ［１：０］＝１１と変更した場合の分周回路３０の出力波形の一例を示す図である。なお、図９に示す信号は図７における信号と同一である。設定の変更を行なうことで、１ＧＨｚの周波数を持つサイン波であっても正常に分周できていることが分かる。なお、分周回路３０を使用する際に用いるクロックの立ち上がり時間及び立ち下り時間が短い波形であれば、図８の設定（選択端子ＳＥＬ［１：０］＝０１）であっても分周回路３０が誤動作することはない。しかし、分周回路３０に使用するクロックは数ＧＨｚ〜数十ＧＨｚの高周波となる場合も多い。そのような高周波クロックの立ち上がり時間及び立ち下り時間を短くすることは困難である。従って、分周回路３０は選択端子ＳＥＬ［１：０］の設定を変更することで幅広いクロックに対応可能である。なお、図７乃至図９における縦軸の電圧幅の一例として−１００ｍＶ〜１．２Ｖとすることができる。
【００６２】
図１０は、特許文献２において開示された分周回路である。図１０に示す分周回路は、特許文献１で開示されたラッチ回路を使用して構成しているため、ＣＭＬレベルのクロックが出力される。一方、本実施形態に係る分周回路３０はＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルの４相のクロックに分周して出力する。そのため、ＣＭＬ回路を用いて分周回路を構成し、その後にレベル変換回路を用いる場合と比較して、回路規模及び消費電力の低減が実現できる。
【００６３】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。本実施形態では、ラッチ回路２０を使用してフリップフロップ回路４０の構成が可能であることを説明する。
【００６４】
図１１に、本実施形態に係るフリップフロップ回路４０の内部構成の一例を示す。図１１において、図６と同一構成要素には、同一の符号を表し、その説明を省略する。図１１に示すフリップフロップ回路４０と図７に示す分周回路３０との相違点は、ラッチ回路２１及び２２の入出力データの接続である。フリップフロップ回路４０では、ラッチ回路２１のデータ入力端子ＩＮＰ及びＩＮＮで入力データ信号ＤＡＴＡＰ及びＤＡＴＡＮを受け付ける。さらに、ラッチ回路２２のデータ出力端子ＯＵＴＰ及びＯＵＴＮから、バッファＢ４及びＢ５を介してデータ出力を行なう。
【００６５】
フリップフロップ回路４０では、クロックの入力レベルがＣＭＬレベル及びＣＭＯＳレベルのいずれであっても、出力データＯＵＴＰ及びＯＵＴＮはＣＭＯＳレベルとすることができる。図１２は、ＣＭＬレベルであって１０ＧＨｚの周波数を持つクロックを入力した場合のフリップフロップ回路４０の出力波形の一例を示す図である。図１３は、ＣＭＯＳレベルであって１０ＧＨｚの周波数を持つクロックを入力した場合のフリップフロップ回路４０の出力波形の一例を示す図である。入力データの転送レートは１０Ｇｂｐｓとする。図１２及び図１３には、クロック入力と、入力データと、ラッチ回路２２の出力と、バッファＢ５及びＢ６を通過した後の出力データを示す。図１２及び図１３から、クロックがＣＭＬレベルであってもＣＭＯＳレベルであっても、出力データはＣＭＯＳレベルとすることが可能であることが分かる。なお、図１２及び図１３における縦軸の電圧幅の一例として−１００ｍＶ〜１．４Ｖとすることができる。
【００６６】
図１４は、フリップフロップ回路４０の回路構成の一例を示す図である。図１４に示すフリップフロップ回路は、差動入力データに対して１８個のトランジスタを使用している。図１５は、ラッチ回路２０を使用せずにフリップフロップ回路を構成した場合の回路構成の一例を示す図である。図１５に示すフリップフロップ回路では、単相のデータ入力に対して１６個のトランジスタが必要である。さらに、差動入力データに対しては３２個のトランジスタが必要となる。このように、本実施形態に係るフリップフロップ回路４０では必要な素子（トランジスタ）が少なく、回路規模を抑制することが可能である。
【００６７】
また、フリップフロップ回路４０では、クロックが駆動するトランジスタの数が少ないためクロックの負荷が低減し、必要な消費電力も低下する。同時に、フリップフロップ回路４０のクロックが駆動するトランジスタはＮチャンネル型ＭＯＳトランジスタに限られる。ＣＭＯＳのＰ／Ｎ比ではＰチャンネル型ＭＯＳトランジスタの方が、Ｗサイズが大きくなることから、この点においても、負荷が低減し、消費電力の低下に寄与する。
【００６８】
［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。第１乃至第４の実施形態において、ＣＭＬレベルのクロックを受け付け、ＣＭＯＳレベルに変換するラッチ回路、分周回路、フリップフロップ回路について説明した。本実施形態においては、第３の実施形態において説明した分周回路２０を含む半導体集積回路、特にＳＥＲＤＥＳ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）マクロと呼ばれる機能を持つ半導体集積回路について説明する。
【００６９】
初めに、ＳＥＲＤＥＳマクロ及びＳＥＲＤＥＳマクロを搭載した製品について説明する。ＳＥＲＤＥＳマクロとは、シリアルデータをパラレルデータに、又は、パラレルデータをシリアルデータに、それぞれ変換する回路モジュールである。ＳＥＲＤＥＳマクロでは、数ＧＨｚといった高速のクロックが使用されることが多い。
【００７０】
ＳＥＲＤＥＳマクロは、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＰＣＩｅ（ＰＣＩ  ｅｘｐｒｅｓｓ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）３．０、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）等のバス規格を実現する製品に使用される。近年では、様々な機器同士においてデータの送受信が行なわれ、上記のようなバス規格に対応した製品は急増している。そのため、ＳＥＲＤＥＳマクロを搭載した半導体集積回路の仕様に対する要求が高くなり、さらなる消費電力の低下が求められている。
【００７１】
図１６は、ＳＥＲＤＥＳマクロを搭載する半導体集積回路を使用したＮＩＣ（Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ  Ｃａｒｄ）の内部構成の一例を示す図である。ＮＩＣは、パーソナルコンピュータやネット上のサーバに搭載される。図１６に示すＮＩＣでは、光モジュールとＳＥＲＤＥＳマクロを搭載した半導体集積回路との間で高速なシリアルデータの送受信を行なう。また、マザーボードとのインターフェイスコネクタを介してＳＥＲＤＥＳマクロを搭載した半導体集積回路はマザーボード上のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等とパラレルデータの送受信を行なう。
【００７２】
次に、半導体集積回路におけるＳＥＲＤＥＳマクロのレイアウトについて説明する。図１７は、ＳＥＲＤＥＳマクロを搭載する半導体集積回路のレイアウトを説明するための図である。半導体集積回路は、汎用インターフェイスブロック配置領域とロジック素子やメモリマクロを配置する領域（コア領域）に大別することができる。ＳＥＲＤＥＳマクロは、汎用インターフェイスブロック配置領域に配置されることが多い。
【００７３】
ＳＥＲＤＥＳマクロは、送信モジュール、受信モジュール、共通部から構成される。送信モジュール及び受信モジュールは、マルチプレクサやデマルチプレクサなどのロジック回路と、ラインドライバやレシーバのようなアナログ回路から構成される。共通部は、ＰＬＬ回路や基準電源生成回路などアナログ回路で構成される。また、ＳＥＲＤＥＳマクロは、汎用インターフェイスブロックよりも大きな回路となることが多く、複数の送受信モジュールと共通部のような構成となることも多い。
【００７４】
図１８は、ＳＥＲＤＥＳマクロを搭載する半導体集積回路のレイアウト図の一例である。ＳＥＲＤＥＳマクロの消費電力が大きい回路として、ＰＬＬ回路、ＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）、ドライバ部、クロック系の回路等が挙げられる。クロック系の回路では、ＣＭＬレベルのクロックが使用されており、クロックをＣＭＬレベルからＣＭＯＳレベルに変更することで消費電力の低減できる余地がある。そのため、ＰＬＬ回路のＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）直後のＣＭＬ回路で１／２分周している箇所をＣＭＯＳ回路に変更する。その結果、ＳＥＲＤＥＳマクロで使用するＣＭＬ回路は最小限となり、クロックの分配を全てＣＭＯＳレベルで実施し、消費電力の低減を実現する。
【００７５】
次に、第３の実施形態に係る分周回路３０をＳＥＲＤＥＳマクロのＰＬＬ部に適用する場合について説明する。図１９は、ＳＥＲＤＥＳマクロの概略の一例を示す図である。図１９に示すＳＥＲＤＥＳマクロは、３つのブロックに大別することができる。クロックを生成するＰＬＬ部と、パラレルデータをシリアルデータに変換する送信部（ＴＸ）と、シリアルデータをパラレルデータに変換する受信部（ＲＸ）である。ＰＬＬ部で、ＳＥＲＤＥＳマクロ内で最も高速なクロックが生成され、送信部及び受信部に分配される。
【００７６】
図２０は、図１９に示すＰＬＬ部（図１９の点線部）の内部構成の一例を示すブロック図である。なお、図２０では第３の実施形態に係る分周回路３０は用いていない。図２１は、ＳＥＲＤＥＳマクロのＰＬＬ部に第３の実施形態に係る分周回路３０を使用した場合のブロック図の一例である。図２０及び図２１において、共通する構成要素には同一の符号を付し、その説明を省略する。なお、図２０及び図２１の破線はＣＭＬレベル（若しくはアナログ信号）の信号を示し、実線はＣＭＯＳレベルの信号を示す。
【００７７】
図２０に示すＰＬＬ部は、位相周波数比較器（ＰＦＤ）５１と、チャージポンプ５２と、ループフィルタ５３と、ＶＣＯ５４と、分周回路５５及び５６と、レベルシフタ５７から構成されている。
【００７８】
位相周波数比較器５１はリファレンスクロックと分周回路５５の出力が同期しているかを検出する。チャージポンプ５２は、位相周波数比較器５１の出力電圧を上昇させる。ループフィルタ５３は、チャージポンプ５２の出力からノイズを除去するフィルタ回路である。ＶＣＯ５４は、ループフィルタ５３の出力信号の電圧によって出力周波数を制御することが可能な電圧制御発信器である。
【００７９】
ＳＥＲＤＥＳマクロの受信部は４相のクロックが必要になる回路構成とする場合があり、そのような場合には、ＰＬＬ部でＶＣＯ５４の出力を２分周して４相のクロックを生成する。図２０においては、分周回路５６をＣＭＬ回路で構成しており、受信部に供給するクロックもＣＭＬレベルで分配している。さらに、図２０に示すＰＬＬ部においては、フィードバック経路の分周回路５５はＣＭＯＳ回路で構成しているため、分周回路５６の出力をレベルシフタ５７でＣＭＬレベルからＣＭＯＳレベルに変換している。
【００８０】
一方、図２１に示すＰＬＬ部においては、ＶＣＯ５４の直後に分周回路３０を用いてＶＣＯ５４の出力を分周している。分周回路３０の出力するクロックはＣＭＯＳレベルであるため、受信部に対してもＣＭＯＳレベルのクロックが分配できる。その結果、ＳＥＲＤＥＳマクロのＰＬＬ部における回路面積及び消費電力の低減が可能になる。また、フィードバック経路においてもレベルシフタ５７が不要となるため、さらなる回路面積及び消費電力の低減が行なえる。
【００８１】
ここで、ＲＡＴＥＳＥＬ信号について説明する。図１９乃至図２１には、ＲＡＴＥＳＥＬ信号が入力されている。ＳＥＲＤＥＳマクロにおいて、広範囲な発振周波数（若しくは複数の発振周波数）に対応する必要がある場合には、ＰＬＬ部に対して発振周波数の切り替え制御を行なう必要がある。そのための信号がＲＡＴＥＳＥＬ信号である。ＳＥＲＤＥＳマクロに分周回路３０を使用した場合には、ＲＡＴＥＳＥＬ信号に基づいて選択端子ＳＥＬ［１：０］の設定を定める。
【００８２】
図２２は、ＳＥＲＤＥＳマクロ全体のレイアウトの一例を示す図である。図２２のＰＬＬ部には、インダクタを使用したＬＣＶＣＯ（ＬＣ  Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）が存在する。図２２に示すＳＥＲＤＥＳマクロは、２種類の周波数帯に対応する必要があるため、２つのインダクタを有するＬＣＶＣＯが存在する。インダクタは配線を使用して作成されることが多く、回路規模も大きいものとなる。図２２の点線部を拡大した図が、図２３及び図２４である。図２３では、分周回路３０を使用していない。図２４では、分周回路３０を使用している。
【００８３】
図２３において、ＣＭＬレベルの分周回路５６はＣＭＬバッファを介してＬＣＶＣＯと接続されている。同様に、図２４において、分周回路３０はＣＭＬバッファを介してＬＣＶＣＯと接続されている。図２３に示す分周回路５６及び図２４に示す分周回路３０は共にＬＣＶＣＯの近傍に配置される。しかし、図２４に示す分周回路３０はＣＭＯＳで構成されるため、図２３に示す分周回路５６と比較すると小規模な回路構成で実現できることが分かる。このように、第３の実施形態に係る分周回路３０をＳＥＲＤＥＳマクロのＰＬＬ部に使用すると、ＳＥＲＤＥＳマクロの回路規模が削減可能である。
【００８４】
また、図２３に示す回路と図２４に示す回路の消費電力をシミュレーションによって求めると、図２４に示す回路では消費電力が半減する。なお、計算した消費電力は分周回路以降の回路で消費する電力であり、ＰＬＬ部、送信部、受信部も含む。また、その際のクロックは６ＧＨｚとして計算している。
【００８５】
［第６の実施形態］
続いて、第６の実施形態について図面を参照して詳細に説明する。本実施形態においては、第４の実施形態に係るフリップフロップ回路４０をＳＥＲＤＥＳマクロの送信部に適用した場合について説明する。
【００８６】
図２５は、ＳＥＲＤＥＳマクロの概略の一例を示す図である。図２５の点線部分は、送信部のパラレルデータからシリアルデータに変換するマルチプレクサ６０である。なお、図２５と図１９は点線部の位置が異なる以外は同一である。図２５に示すマルチプレクサ６０では、２入力のパラレルデータをシリアルデータに変換する。ＳＥＲＤＥＳマクロを初めとした高速シリアルインターフェイス回路では、ノイズに対する耐性等を考慮してドライバには差動構成が採用される。そのため、マルチプレクサ６０も差動構成になる。マルチプレクサ６０の内部における同期回路、又は、シフト回路も差動構成となるが、この同期回路及びシフト回路に第４の実施形態に係るフリップフロップ回路４０を使用する。
【００８７】
図２６は、図２５に示すマルチプレクサ６０に対してフリップフロップ回路４０を使用した場合の内部構成の一例を示す図である。図２６に示すマルチプレクサ６０は、フリップフロップ回路４１乃至４４と、セレクタ４５から構成されている。フリップフロップ回路４１乃至４４は、第４の実施形態に係るフリップフロップ回路４０と同じ回路である。フリップフロップ回路４１乃至４４によって、マルチプレクサ６０の同期回路を形成する。同期回路の出力をセレクタ４５に入力し、シリアルデータに変換した後にプレドライバへ出力する。プレドライバの出力はメインドライバに入力され、メインドライバからデータが出力される。
【００８８】
図２７は、ＳＥＲＤＥＳマクロ全体のレイアウトの一例を示す図である。図２８は、ＳＥＲＤＥＳマクロ全体の最上位層のレイアウトの一例を示す図である。図２７から、マルチプレクサ６０はプレドライバ及びメインドライバの近傍に配置されることが分かる。さらに、メインドライバには出力ＰＡＤへの接続が必要であることが分かる（図２８参照）。上述のとおり、フリップフロップ回路４０では回路規模が削減されている。そのため、複数のフリップフロップ回路４０を使用するマルチプレクサ６０においても回路規模が縮小する。
【００８９】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Ｎチャンネル型ＭＯＳトランジスタを第１導電型トランジスタ、Ｐチャンネル型ＭＯＳトランジスタを第２導電型トランジスタと捉えることができる。
【符号の説明】
【００９０】
１０、２０〜２２  ラッチ回路
３０、５５、５６  分周回路
４０〜４４  フリップフロップ回路
４５  セレクタ
５１  位相周波数比較器
５２  チャージポンプ
５３  ループフィルタ
５４  ＶＣＯ
５７  レベルシフタ
６０  マルチプレクサ
ＢＯ〜Ｂ５  バッファ
ＭＮ０１〜ＭＮ１８、Ｎ０１〜Ｎ０８  Ｎチャンネル型ＭＯＳトランジスタ
ＭＰ０１〜ＭＰ０４、Ｐ０１〜Ｐ０８  Ｐチャンネル型ＭＯＳトランジスタ
【図１】
2013016986.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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