(57)【特許請求の範囲】
【請求項１】
データ処理装置において、
（ｉ）メモリ内のマップド・アドレスにデータを記憶する前記メモリと、
（ｉｉ）前記メモリ内の仮想アドレスにメモリ・アクセスを要求するプロセッサ・コアと、
（ｉｉｉ）カレント・アドレス・マッピング予測に従って前記仮想アドレスをマップド・アドレスに変換することを実行するアドレス変換回路であって、前記仮想アドレス内のビット・フィールドを、前記アドレス・マッピング予測によって特定されたビット・フィールドと置き換える変換モードと、前記仮想アドレス内の前記ビット・フィールドが変更されることなく転送されるトランスペアレント・モードとを有する前記アドレス変換回路と、
（ｉｖ）前記マップド・アドレスを使用して前記メモリからデータをアクセスするメモリ・アクセス回路と、
（ｖ）前記変換が前記メモリ・アクセスに使用するために有効であるか否かを判断するマッピング有効性判断回路と
を備え、
（ｖｉ）前記マッピング有効性判断回路は、前記メモリ・アクセス回路が前記メモリ・アクセスを開始してしまうまで、前記変換は有効か否かを判断せず、
更に、
（ｖｉｉ）前記変換が無効であるときは、前記メモリ・アクセスを破棄する破棄回路と、
（ｖｉｉｉ）前記仮想アドレスを有効マップド・アドレスへ有効に変換することにより前記メモリ・アクセスを再始動する再始動回路とを備え、
前記マッピング有効性判断回路は、カレント・メモリ・アクセスの前記仮想アドレス内の前記ビット・フィールドと所定のビット・フィールドとが同等かについての比較をして同等結果を発生し、前記同等結果が予測結果のものと異なるときは、前記変換モードと前記トランスペアレント・モードとの間で入れ換えをするように構成されたデータ処理装置。
【請求項２】
前記マップド・アドレスは、前記仮想アドレスと物理アドレスとの間に介在する形式である請求項１記載のデータ処理装置。
【請求項３】
前記メモリ・アクセス回路は、前記マップド・アドレスを物理アドレスに変換するメモリ管理ユニットを含む請求項２記載のデータ処理装置。
【請求項４】
キャッシュ・メモリを備え、前記キャッシュ・メモリ内のデータは前記マップド・アドレスによりアドレス指定される請求項１記載のデータ処理装置。
【請求項５】
前記アドレス・マッピング予測により特定された前記ビット・フィールドは、プログラム制御により設定されたプロセス識別子に対して１対１の対応性を有する請求項１記載のデータ処理装置。
【請求項６】
前記所定のビット・フィールドは全てゼロである請求項１記載のデータ処理装置。
【請求項７】
前記プロセッサ・コアはプロセッサ・クロック信号により制御され、かつ前記破棄回路は、前記プロセッサ・クロック信号を延長することにより、メモリ・アクセスを破棄する請求項１記載のデータ処理装置。
【請求項８】
前記プロセッサ・コアはプロセッサ・クロック信号により制御され、かつ前記破棄回路は、前記プロセッサ・クロック信号を進め、かつ前記プロセッサ・コアを待機させることにより、メモリ・アクセスを破棄する請求項１記載のデータ処理装置。
【請求項９】
データ処理方法において、
（ｉ）メモリ内のマップド・アドレスにデータを記憶するステップと、
（ｉｉ）前記メモリ内の仮想アドレスにメモリ・アクセスを要求するステップと、
（ｉｉｉ）カレント・アドレス・マッピング予測に従って前記仮想アドレスからマップド・アドレスへの変換を実行し、変換モードでは前記仮想アドレス内のビット・フィールドが、前記アドレス・マッピング予測によって特定されたビット・フィールドと置き換えられ、またトランスペアレント・モードでは、前記仮想アドレス内の前記ビット・フィールドが変更されることなく転送されるステップと、
（ｉｖ）前記マップド・アドレスを使用して前記メモリからデータをアクセスするステップと、
（ｖ）前記変換が前記メモリ・アクセスに使用するために有効か否かを判断するステップと
を備え、
（ｖｉ）前記判断するステップは、前記メモリ・アクセスを開始してしまうまで、前記変換が有効か否かの判断を実行しないものであって、更に
（ｖｉｉ）前記変換が無効であれば、前記メモリ・アクセスを破棄するステップと、
（ｖｉｉｉ）マップド・アドレスに対する前記仮想アドレスの有効な変換により、前記メモリ・アクセスを再始動するステップと、
（ｉｘ）前記メモリの前記仮想アドレス内の前記ビット・フィールドと所定のビット・フィールドとが同等かについての比較をして同等結果を発生するステップと、
（ｘ）前記同等結果が予測結果と異なるときは、前記変換モードと前記トランスペアレント・モードとの間で入れ換えをするステップと、
を備えているデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理システム及びデータ処理方法に関する。特に、本発明は、プロセッサ・コアから発生された仮想アドレスをマップド・アドレスに変換してメモリ・アクセスを行うデータ処理システムに関する。
【０００２】
【従来の技術】
プロセッサ・コアにより発生されたメモリ・アクセス用の仮想アドレスをマップド・アドレスに変換するデータ処理システムは、公知である。その場合に、マップド・アドレスはメモリ・アクセスに使用される。このようなアドレス・マッピングは、システムのメモリ・リソースの効率的な使用、及びマルチ・タスク処理の提供を容易にする。
【０００３】
【発明が解決しようとする課題】
データ処理システムの動作速度を制限する潜在的な一要因に、メモリ・システムに対してマップド・アドレスを発行するために掛かる時間がある。最大プロセッサ速度を判断する際に、仮想アドレスからマップド・アドレスへのアドレス変換は、しばしば、クリティカル・パスの一部分となり得る。従って、この潜在的な制約を軽減できる対策は、大きな効果がある。
【０００４】
【課題を解決するための手段】
一観点から見ると、本発明はデータ処理装置を提供するものであって、前記データ処理装置は、
（ｉ）メモリ内のマップド・アドレスにデータを記憶する前記メモリと、
（ｉｉ）仮想アドレスにメモリ・アクセスを要求するプロセッサ・コアと、
（ｉｉｉ）カレント・アドレス・マッピング予測に従って前記仮想アドレスをマップド・アドレスに変換することを実行するアドレス変換回路と、
（ｉｖ）前記マップド・アドレスを使用して前記メモリからデータをアクセスするメモリ・アクセス回路と、
（ｖ）前記変換が前記メモリ・アクセスに使用するために有効であるか否かを判断するマッピング有効性判断回路と
を備え、
（ｖｉ）前記マッピング有効性判断回路は、前記メモリ・アクセス回路が前記メモリ・アクセスを開始してしまうまで、前記変換は有効か否かを判断せず、
更に、
（ｖｉｉ）前記変換が無効であるときは、前記メモリ・アクセスを棄てる破棄回路と、
（ｖｉｉｉ）前記仮想アドレスを有効マップド・アドレスへの有効変換により前記メモリ・アクセスを再開するリスタート回路と
を備えている。
【０００５】
実行されたアドレス・マッピングは、通常、アドレス・マッピング・パラメータにより制御される。各変換に使用するために正しいアドレス・マッピング・パラメータの判断は、マップド・アドレスの発行における付加的な遅延を導入する恐れがあり、このためにクリティカル・パス時間、従って総合的なプロセッサ速度に逆に影響する。本発明は、この制約を認識して、カレント・アドレス・マッピングを実際に使用し続けるということを確認してしまう前に、各場合について使用するマッピングを予測し、従ってマップド・アドレスを発生することにより、その影響を少なくする。アドレス・マッピングの予測が誤っていることが判ったときは、既に開始してしまったマップド・アドレスを破棄する。次いでメモリ・アクセスは正しいマップド・アドレスを使用して再開される。
【０００６】
可能予測技術は、カレント・アドレス・マッピング予測が変更されないままであると仮定することにある。これは、誤ったいくつかの変換を実行し、かつメモリ・アクセスを開始し、次いで破棄（ａｂｏｒｔ）しなければならないことに至る。このような「誤り」を起こすシステムを備えると、通常、好ましくないとみなされることになる。しかしながら、アドレス変換においてクリティカル・パスによるカレント・アドレス・マッピングの有効性の判断を待つ必要性をなくせば、システムの総合サイクル時間を短縮させることができる。実際には、カレント・アドレス・マッピングは、通常、長いシーケンスのメモリ・アクセスに対して変更されないままであり、かつクリティカル・パスから有効性チェックを除去することにより節約される時間は、アドレス変換に関して行われている誤った仮定のために棄てる必要がある時々のメモリ・アクセスを補償して余りであることが判った。
【０００７】
アドレス変換回路により発生したマップド・アドレスが物理アドレスのように多くの形式を有し得ることは、理解されるべきである。しかしながら、本発明の好ましい実施例において、前記マップド・アドレスは、前記仮想アドレスと前記物理アドレスとの間に介在する形式である。
【０００８】
このような部分変換のマップド・アドレスを設けると、例えば多重タスクに適応するために１レベルの変換を使用し、かつ特定のハードウェア実施の特性に適応するために物理アドレスへの更なるレベルの変換を使用する、階層的なメモリ構造内でより効率的な動作を可能にする。
【０００９】
このような状況において、前記メモリ・アクセス回路が前記マップド・アドレスを物理アドレスに変換するメモリ管理ユニットを含む実施例を提供することは、都合がよい。
【００１０】
前記物理アドレスを得るために、アドレス変換を実行するメモリ管理ユニットを使用することができる。
【００１１】
メイン・メモリを直接アドレス指定するシステムに、本発明を利用することは可能であるが、このシステムの好ましい実施例において、キャッシュ・メモリを備え、前記マップド・アドレスによって前記キャッシュ・メモリ内のデータをアドレス指定する。
【００１２】
キャッシュ・メモリを有するシステムは、通常、キャッシュされたデータを高速度で前記プロセッサ・コアに戻すことができ、このようなシステムでは、前記アドレス変換に関連されたクリティカル・パスの制約を軽減させる効果がより重要となる。
【００１３】
前記アドレス変換回路により実行されるアドレス変換には、多くの形式を取ることができる。しかしながら、好ましい実施例において、前記アドレス変換回路は、前記仮想アドレス内のビット・フィールドを前記アドレス・マッピングによって指定されたビット・フィールドに置き換える変換モードを有する。
【００１４】
前記仮想アドレス内の１ビット・フィールドを前記アドレス・マッピングにより指定された他の１ビット・フィールドによる置き換えると、メモリ・リソースの強力な制御を可能にすると同時に、制御及び管理が比較的に容易となる。
【００１５】
前記変換モードにおいてビット・フィールドの置き換えに関連した効果は、前記アドレス・マッピング・パラメータにより指定された前記ビット・フィールドがプログラム制御により設定される処理識別子に１対１で対応している実施例に特に強力である。
【００１６】
プログラム制御され、置き換えビット・フィールドとして使用される処理識別子を有するということは、与えられた任意の時点で作動状態になる多重処理を備えた多重タスク環境に特に好都合である。
【００１７】
システムの基本的動作について高レベルの制御を得るために、本発明の好ましい実施例は、前記アドレス変換回路が前記仮想アドレス内の前記ビット・フィールドを変更することなく通過させるトランスペアレント・モードを備えている。
【００１８】
トランスペアレント・モードを設けると、前記介在するアドレス変換回路の潜在的な複雑さなしに、コアのオペレーテイング・システム・コード等が直接、メモリ位置をアドレス指定できるようにする。
【００１９】
アドレス変換についての有効性チェックを実行してその結果が直ちに得られ、必要ならばメモリ・アクセスを破棄させる特に効果的な方法は、前記マッピング有効性判断回路がカレント・メモリ・アクセスの前記仮想アドレス内の前記ビット・フィールドを所定のビット・フィールドと一致についての比較をして一致結果を発生し、もし前記一致結果が予測結果のものと異なるときは、前記変換モードと前記トランスペアレント・モードとの間で入れ換えを行うものである。
【００２０】
複数処理（複数スレッド）を並列に実行するシステムのプログラマ・モデルは、各処理がそのアドレス空間が０から開始するようにマッピングされているのであれば、これを簡単化することができる。好ましい実施例においてこれに適応するために、前記所定のビット・フィールドは全て０である。
【００２１】
前記メモリ・アクセスは、異なる多数の方法により破棄され得ることを理解すべきである。過度に電力を消費することなく、かつステートを復帰させるために多くの回路を必要とすることなく、メモリ・アクセスを破棄する適当な方法は、ウェイト・ステートにあるプロセッサ・コントローラを除き、放棄の際にプロセッサ・コアのクロック信号を延長させる、又はプロセッサ・コアのクロック信号を継続させるものである。
【００２２】
本発明は、他の観点から見ると、データ処理方法を提供するものであって、前記データ処理方法は、
（ｉ）メモリ内にマップド・アドレスを記憶するステップと、
（ｉｉ）前記メモリ内の仮想アドレスにメモリ・アクセスを要求するステップと、
（ｉｉｉ）カレント・アドレス・マッピング予測に従って前記仮想アドレスからマップド・アドレスへの変換を実行するステップと、
（ｉｖ）前記マップド・アドレスを使用して前記マップド・アドレスからデータをアクセスするステップと、
（ｖ）前記変換が前記メモリ・アクセスに使用するために有効であるか否かを判断するステップと
を備え、
（ｖｉ）前記判断するステップは、前記メモリ・アクセスを開始した後は前記変換が有効であるか否かの判断を実行せず、更に、データ処理方法は、
（ｖｉｉ）前記変換が無効であれば、前記メモリ・アクセスを破棄するステップと、
（ｖｉｉｉ）有効マップド・アドレスに対する前記仮想アドレスの有効な変換により前記メモリ・アクセスを再開するステップと
を備えている。
【００２３】
本発明の以上の目的、他の目的、構成及び効果は、添付図面に関連して読むべき以下の実施例の詳細な説明から明らかとなる。
【００２４】
【発明の実施の形態】
図１は、仮想アドレスＶＡ及びメモリ要求ＭＲを発行してメモリ・アクセスを開始させるプロセッサ・コア４を備えたデータ処理システム２を示す。仮想アドレスＶＡはアドレス変換及びマッピング有効性判断回路６に入力され、アドレス変換及びマッピング有効性判断回路６は仮想アドレスＶＡからマップド・アドレスＭＡへの部分変換を実行してメモリ・システム８をアドレス指定する。
【００２５】
アドレス変換及びマッピング有効性判断回路６のマッピング有効性判断部分は、マップド・アドレスＭＡがメモリ・システム８に発行された後にのみ、アドレス変換及びマッピング有効性判断回路６において使用されているカレント・アドレス・マッピングが有効であるか否かを判断する。使用されているアドレス・マッピングが有効でなかったときは、これを有効／無効信号（Ｖａｌｉｄ／Ｉｎｖａｌｉｄ）によりメモリ・システム８及びクロック制御回路１０に通知する。メモリ・システム８はこの無効信号に応答してカレント・メモリ・アクセスを棄てる。メモリ・システム８はメモリ・クロック・システムＭＣｌｋにより駆動される。
【００２６】
クロック制御回路１０は、この無効信号に応答してプロセッサ・コア４に供給しているカレント・クロック・サイクルを延長させるために用いる信号（Ｓｔｒｅｃｈ）をクロック発生器１２に発行する。次いで、これは、アドレス変換及びマッピング有効性判断回路６が使用しているマッピングを訂正して、正しいマップド・アドレスＭＡを発生できるようにする。次いで、メモリ・システム８において次のメモリ・クロック・システムＭＣｌｋサイクルによりメモリ・アクセスがリスタートされる。その間、プロセッサ・コア４は、正しいデータ（Ｄａｔａ）がデータ・バス１４を介して戻されるまで、そのステートが保持されている。
【００２７】
図２は、メモリ・アクセスを棄てるために使用される機構を変更した図１の回路の変形を示す。この実施例において、クロック制御回路１０は、プロセッサ・コア４にウェイト信号（Ｗａｉｔ）を主張して、メモリ・システム８はレディーでなく、かつデータ・バス１４は有効データを含んでいないことをプロセッサ・コア４に通知する。
【００２８】
アドレス変換及びマッピング有効性判断回路６が誤った予測を訂正し、かつメモリ・アクセスがリスタートされたときは、このことが有効信号（Ｖａｌｉｄ）によりクロック制御回路１０に通知され、そこでプロセッサ・コアに対するウェイト信号（Ｗａｉｔ）を解除することができる。
【００２９】
図３は、図１及び図２の実施例において使用可能とされる階層メモリ・システムを示す。この階層メモリ・システムは、キャッシュ・メモリ１６、メモリ管理ユニット１８及びオフ・チップ・ランダム・アクセス・メモリ２０を備えている。キャッシュ・メモリ１６は、アドレス変換及びマッピング有効性判断回路６により発生される部分変換のマップド・アドレスＭＡに応答して、キャッシュ・データに対して高速度のアクセスを行う。これらのマップド・アドレスＭＡは更にメモリ管理ユニット（ＭＭＵ）１８に供給される。メモリ管理ユニット１８は、問題のアドレスに対するアクセス許可について判断をし、正しい許可が所定位置に存在しないときは、それ自身において異なる機構を通るアクセスを棄てることができる。キャッシュ・ミスが発生すると、メモリ管理ユニット１８は更に部分変換のマップド・アドレスＭＡから完全変換の物理アドレスＰＡへの変換を実行するように機能し、この物理アドレスＰＡはランダム・アクセス・メモリ２０に対して関連するデータをフェッチするようにオフ・チップ（ｏｆｆ−ｃｈｉｐ）を駆動させることができる。次いで、このようなフェッチされたデータをキャッシュ・メモリ１６内にキャッシュすることができる。
【００３０】
マップド・アドレスＭＡを発生するために部分再マッピングを使用すると、異なるスレッドが、異なるプロセッサ・スレッドに対して異なるマップド・アドレスにより、共通の仮想アドレス空間を共有する多重タスク・システムに好都合である。従って、キャッシュ・メモリ１６内で異なる処理スレッド・アドレスを区別することができ、かくして文脈スイッチ（ｃｏｎｔｅｘｔ  ｓｗｉｔｃｈ）上でキャッシュ・メモリ１６をフラッシュさせる必要性をなくなる。
【００３１】
図４はアドレス変換及びマッピング有効性判断回路６をどのように実施するのかの例を示す。仮想アドレスの下位アドレス・ビットＶＡ［２４：０］は、変更されることなく、転送されて対応するマップド・アドレスの下位アドレス・ビットを形成する。仮想アドレスの上位７ビットＶＡ［３１：２５］は、マルチプレクサ２２及び比較器２４に供給される。比較器２４はこれら７最上位ビットを「０００００００」と比較する。この仮想アドレスがその７最上位ビットとして７個の０を有するのであれば、これは、カレント・スレッドの処理が特定のスレッドの仮想アドレス空間内で完全に連続することを示す。７最上位ビットが全て０でなければ、これは、メモリ要求が通常的なその仮想アドレス空間外に存在することを示す。このような呼び出しは、アドレス・マッピング・パラメータを調整して、コア・オペレーティング・システムが低レベルの制御動作を実行できるようにするために使用される。
【００３２】
比較器２４により発生された一致結果ＥＱは、予測回路２６内で使用され、その予測マッピングがこの一致結果ＥＱと共にＸＯＲゲート２８に供給される。カレント仮想アドレスについての一致結果ＥＱがこの予測マッピングと等しくならないときは、ＸＯＲゲート２８がハイの結果を発生し、これがマルチプレクサ・コントローラ３０により検出される。マルチプレクサ・コントローラ３０は、ＸＯＲゲート２８の出力がローからハイに移行するのに応答して、マルチプレクサ２２により、現在選択されて使用しているチャネルをマップド・アドレスＭＡの上位７ビットを供給するように入れ替える。ハイからローへの遷移は、現在選択中のチャネルを入れ替えることはしない。予測回路２６及びマルチプレクサ・コントローラ３０の動作は、メモリ要求ＭＲにより認識される。
【００３３】
特定的なこの実施例において、マルチプレクサ・コントローラ３０は予測マッピングを行う。しかしながら、更に複雑な予測機構を使用してもよいことを理解すべきである。
【００３４】
このようにして、仮想アドレスの最上位７ビットが全て０から全て０でないへ変化したのであれば、マルチプレクサ２２は、レジスタ３２に記憶されている処理識別子ＰｒｏｃＩＤの選択から、トランスペアレントにより仮想アドレスの上位７ビットを通過させることへ切り換える（即ち、変換モードからトランスペアレント・モードへ切り換える）。逆に、仮想アドレスの上位７ビットが０でないから全て０へ変化したのであれば、マルチプレクサ・コントローラ３０はマルチプレクサ２２を仮想アドレスの上位７ビットを選択することから、処理識別子ＰｒｏｃＩＤを選択することへ切り換える。
【００３５】
レジスタ３２に記憶された値は、プロセッサ・コア４によるプログラム制御により変更可能にされている。これは、典型的には、オペレーティング・システムに現在活性な処理スレッドを切り換えるように呼び出しを行うときに発生する。処理識別子ＰｒｏｃＩＤ、この実施例において、アドレス変換マッピングの役割を実行する。
【００３６】
動作において、比較器２４、予測及び有効性判断回路２６、ＸＯＲゲート２８及びマルチプレクサ・コントローラ３０は、仮想アドレスＶＡが仮想アドレスＶＡの最上位７ビットか、又は選択されている処理識別子ＰｒｏｃＩＤと共にマルチプレクサ２２を介して伝搬するために掛かる時間よりも長く掛かって、マップド・アドレスＭＡを発生する。従って、マルチプレクサ・コントローラ３０がマルチプレクサ２２を入れ替えるべきか否かを判断した時点では、既にマップド・アドレスＭＡがメモリ・システム８に発行されており、既にメモリ・アクセスが進行中である。従って、このメモリ・アクセスは棄てられ、マルチプレクサ２２がそのステートを切り換えた後に発生した、正しい変換のマップド・アドレスを使用して、リスタートされる必要がある。
【００３７】
図５は、プロセッサ・コア４により発生された３２ビットの仮想アドレスＶＡにより実行される種々の変換を概要的に示す。アドレス変換及びマッピング有効性判断回路６は、変換モードにより動作しているときは、第１の変換を実行して、最上位７ビット[３１：２５]を処理識別子ＰｒｏｃＩＤにより置き換える。代わって、最上位７ビットは、変換モードにおいて変更されることなく、通過することができる。この操作は仮想アドレスＶＡを部分変換されたマップド・アドレスＭＡに変換する。
【００３８】
例えば、キャッシュ・ミスの場合に、多分発生すると思われる変換の第２段は、メモリ管理ユニット１８により実行されるものである。この例では、ＭＭＵによりサポートされるメモリの最小単位（ｇｒａｎｕｌａｒｉｔｙ）は１ｋＢである。この場合に、メモリ管理ユニット１８は最小有意１０ビット［９：０］を変更しないままとし、一方最上位２２ビット[３１：１０]をアドレスを変換する際に得られる値によって置き換える。
【００３９】
図６はシステムの仮想アドレス空間及び部分変換されたマップド・アドレス空間を示す。仮想アドレス空間ＶＡにおいて、各処理は、０で始まるメモリ・ブロックを有するとみなす。仮想アドレス空間内で、これらのメモリ・ブロックは総合マップド・アドレス空間の下部内の異なるセグメントに個別的にマッピングされる。マップド・アドレス空間の上部は、オペレーティング・システム用に予約される。アドレス空間３４で動作している処理内からオペレーティング・システムの呼び出しは、最上位７ビットがゼロでないことにより検出され、従ってアドレス変換及びマッピング有効性判断回路６は、トランスペアレント・モードに切り換えをし、不適切な処理識別子再マッピングを実行しないようにして、呼び出しがオペレーティング・システム内の正しい位置に到達させる。
【００４０】
ここで、本発明の実施例は添付図面を参照して説明したが、本発明を厳密にこれらの実施例に限定されず、かつそれらの種々の変更及び修正は、添付する特許請求の範囲により定義される本発明の範囲及び精神から逸脱することなく、当該技術において習熟している者により実施可能にされることを理解すべきである。
【図面の簡単な説明】
【図１】本発明の一実施例による仮想アドレスからマップド・アドレスへの変換を利用したデータ処理システムを示す概要ブロック図。
【図２】図１のデータ処理システムの変形を示す概要ブロック図。
【図３】部分的なマップド・アドレス及び物理アドレスを利用した階層的なメモリ・システム例を示す概要ブロック図。
【図４】アドレス変換及びマッピング有効性判断回路を示すブロック図。
【図５】図１から図４までのデータ処理システムにおいて実行可能とされるアドレス変換を説明する図。
【図６】多重タスク及び使用しているマッピング内のアドレス・ベースを概要的に示す図。
【符号の説明】
４  プロセッサ・コア
６  アドレス変換及びマッピング有効性判断回路
８  メモリ・システム
１０  クロック制御回路
１２  クロック発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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