(57)【要約】【課題】装置特性に優れた半導体装置を提供する。また、歩留まりを向上させる。【解決手段】半導体装置は、下部電極を有するキャパシタと、下部電極の外壁側面に接するように設けられたサポート膜とを有する。下部電極の上面は、サポート膜の上面よりも低い位置に存在する。半導体装置の製造方法では、サポート膜を形成した後、サポート膜を貫通するようにシリンダ孔を形成する。シリンダ孔の内壁面上に下部電極を形成した後、下部電極の上面がサポート膜の上面と下面の間の高さに位置するように下部電極の上面を後退させる。下部電極上に順に、容量絶縁膜及び上部電極を形成する。【選択図】図１９
2013120888.tif 000002
【特許請求の範囲】
【請求項１】
下部電極を有するキャパシタと、
前記下部電極の外壁側面に接するように設けられたサポート膜と、
を有する半導体装置であって、
前記下部電極の上面は、前記サポート膜の上面よりも低い位置に存在する、半導体装置。
【請求項２】
前記キャパシタは、
前記下部電極の内壁面及び外壁面上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、
前記上部電極上に設けられたセルプレート電極と、
を有する、請求項１に記載の半導体装置。
【請求項３】
前記下部電極の上面と前記サポート膜の上面の間の長さは、前記下部電極の膜厚の１〜２倍である、請求項１又は２に記載の半導体装置。
【請求項４】
前記下部電極の上面と前記サポート膜の上面の間の長さは、２０〜４０ｎｍである、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
更に、
第１及び第２の不純物拡散領域を有すると共にコンタクトプラグを介して前記第１の不純物拡散領域が下部電極に接続されたトランジスタと、
前記第２の不純物拡散領域に接続されたビット線と、
を有する、請求項１〜４の何れか１項に半導体装置。
【請求項６】
前記コンタクトプラグは、
前記第１の不純物拡散領域上に設けられた不純物を含有するポリシリコン膜と、
前記ポリシリコン膜上に設けられたバリア膜と、
前記バリア膜上に設けられた金属膜と、
を有する、請求項１〜５の何れか１項に半導体装置。
【請求項７】
半導体基板に設けられたトランジスタと、
前記トランジスタの第１の不純物拡散領域に接続された下部電極を有するキャパシタと、
前記トランジスタの第２の不純物拡散領域に接続されたビット線と、
前記半導体基板の上方に設けられると共にシリンダ孔を有するサポート膜と、
を有する半導体装置であって、
前記下部電極の外壁側面は、前記シリンダ孔の内壁側面と接し、
前記下部電極の上面は、前記サポート膜の上面と下面の間の高さに位置する半導体装置。
【請求項８】
サポート膜を形成する工程と、
前記サポート膜を貫通するようにシリンダ孔を形成する工程と、
前記シリンダ孔の内壁面に接するように下部電極を形成する工程と、
前記下部電極の上面が、前記サポート膜の上面と下面の間の高さに位置するように、前記下部電極の上面を後退させる工程と、
前記下部電極上に順に、容量絶縁膜、上部電極及びセルプレート電極を形成する工程と、
を有する、半導体装置の製造方法。
【請求項９】
前記容量絶縁膜、上部電極及びセルプレート電極を形成する工程では、
前記下部電極の内壁面及び外壁面上に、容量絶縁膜、上部電極及びセルプレート電極を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記サポート膜を形成する工程の前に更に、
層間絶縁膜を形成する工程を有し、
前記サポート膜を形成する工程では、
前記層間絶縁膜上にサポート膜を形成し、
前記シリンダ孔を形成する工程では、
前記層間絶縁膜及びサポート膜内に、前記シリンダ孔を形成し、
前記下部電極の上面を後退させる工程と、前記容量絶縁膜、上部電極及びセルプレート電極を形成する工程の間に更に、
前記サポート膜内に開口を設ける工程と、
前記サポート膜をマスクに用いたエッチングにより、前記層間絶縁膜を除去する工程と、
を有する、請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記下部電極の上面を後退させる工程では、
アンモニア、過酸化水素、及び純水の混合溶液を用いたウェットエッチングにより前記下部電極の上面を後退させる、請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記下部電極の上面を後退させる工程では、
ドライエッチングにより前記下部電極の上面を後退させる、請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記下部電極の上面を後退させる工程は、
前記ドライエッチングにより、前記サポート膜上に形成した導電膜を除去して、前記シリンダ孔の内壁面上に導電膜を残留させることにより下部電極を形成する工程を有する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記下部電極を形成する工程と、前記下部電極の上面を後退させる工程の間に更に、
前記シリンダ孔内を埋め込むように保護膜を形成する工程を有し、
前記下部電極の上面を後退させる工程と、前記容量絶縁膜、上部電極及びセルプレート電極を形成する工程の間に更に、
前記保護膜を除去する工程を有する、請求項８〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極の上面を後退させる工程では、
前記下部電極の上面と前記サポート膜の上面の間の長さが前記下部電極の膜厚の１〜２倍となるように、前記下部電極の上面を後退させる、請求項８〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
前記下部電極の上面を後退させる工程では、
前記下部電極の上面と前記サポート膜の上面の間の長さが２０〜４０ｎｍとなるように、前記下部電極の上面を後退させる、請求項８〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記サポート膜を形成する工程よりも前に更に、
第１及び第２の不純物拡散領域を有するトランジスタを形成する工程と、
前記第２の不純物拡散領域に接続されるようにビット線を形成する工程と、
前記第１の不純物拡散領域に接続されるようにコンタクトプラグを形成する工程と、
を有し、
前記下部電極を形成する工程では、
前記コンタクトプラグに接続されるように下部電極を形成する、請求項８〜１６の何れか１項に半導体装置の製造方法。
【請求項１８】
前記コンタクトプラグを形成する工程では、
コンタクト孔を形成する工程と、
前記コンタクト孔の下部に、不純物を含有するポリシリコン膜を形成する工程と、
前記コンタクト孔の上部の内壁面上にバリア膜を形成する工程と、
前記コンタクト孔の上部を埋め込むように金属膜を形成する工程と、
を有する、請求項８〜１７の何れか１項に半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化技術の向上により、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の高密度化が加速している。従来、このＤＲＡＭには、シリンダ孔内に形成した下部電極膜の内壁面のみを電極として機能させるコンケーブ型キャパシタが用いられていた。しかし、微細化に伴いキャパシタの占有面積が減少することから、シリンダ孔の径や隣接するシリンダ間の間隔が小さくなっている。これに対して、キャパシタにはＤＲＡＭの動作に必要な容量を確保する必要がある。この為、両者の要請を満たすキャパシタとして現在では、下部電極の内壁面だけでなく外壁側面も利用するクラウン型キャパシタが主流となっている。
【０００３】
特許文献１（特開２００９−１６４５３５号公報）には、クラウン型キャパシタを有するＤＲＡＭが開示されている。
【０００４】
クラウン型キャパンタを形成する際には、層間絶縁膜を形成する。この後、層間絶縁膜内に、シリンダ孔を形成する。シリンダ孔内に下部電極を形成する。この後、ウェットエッチングにより層聞絶縁膜を除去する。これによって下部電極の内壁面及び外壁側面を露出させる。下部電極の内壁面及び外壁側面上に順に、容量絶縁膜及び上部電極を形成する。これにより、クラウン型キャパンタが完成する。
【０００５】
しかし、上記のクラウン型キャパンタの形成方法では、ウェットエッチングにより層間絶縁膜を除去する際に、下部電極に応力が加わることで下部電極が倒れ、隣接した下部電極同士が直接、接触してショートするという問題が発生する。この原因は、層間絶縁膜の除去後に下部電極がその底部でのみ支持されているためであり、横方向の応力に対して倒壊し易い構造であるためである。特に、微細化が進んだＤＲＡＭでは、高アスペクト比のシリンダ孔が形成される。このため、層間絶縁膜除去時に下部電極は倒壊し易くなり、この問題は顕著となっていた。
【０００６】
そこで、下部電極の倒壊及びそれに伴う下部電極同士の接触の防止を目的として、下部電極の外壁側面に接するように梁（以下、「サポート膜」と記載する場合がある）を形成する方法が提案されている。
【０００７】
サポート膜を有するキャパシタ構造は、下記のように形成される。
【０００８】
（１）トランジスタ、コンタクトプラグ、コンタクトパッド等の下部構造を形成する。
【０００９】
（２）コンタクトパッド上に、層間絶縁膜、サポート膜（例えば、窒化シリコン膜）をこの順に形成する。
【００１０】
（３）リソグラフィー技術及びドライエッチング技術を用いて、サポート膜及び層間絶縁膜を貫通してコンタクトパッドを露出させる、下部電極用のシリンダ孔を形成する。
【００１１】
（４）全面に下部電極用の導電膜を形成する。
【００１２】
（５）ドライエッチングプロセスやＣＭＰ等を用いて、サポート膜上の導電膜を除去する。これにより、シリンダ孔の内壁面上にのみ導電膜が残留し、下部電極が形成される。
【００１３】
（６）リソグラフィー技術を用いて、サポート膜上にフォトレジストパターンを形成する。フォトレジストパターンは、平面視において、下部電極上に、短冊状またはライン状にスペース部分が位置するレイアウトとなるように形成する。このフォトレジストパターンをマスクに用いて、サポート膜をドライエッチングする。これにより、サポート膜内に、次工程で使用するウェットエッチング用のパターンを形成する。
【００１４】
（７）サポート膜のパターンをマスクに用い、フッ化水素（ＨＦ）水溶液を使用したウェットエッチングを行うことにより、層間絶縁膜を除去する。これにより、下部電極の内壁面だけでなく外壁側面も露出する。
【００１５】
（８）下部電極の内壁面及び外壁側面上に順に、容量絶縁膜、上部電極及びプレート電極を形成する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−１６４５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のキャパシタの形成方法では、上記（５）の下部電極の形成時に、ドライエッチングプロセスやＣＭＰ法ではサポート膜上の導電膜を完全に除去できず、サポート膜の表面上に導電膜が残留する場合があった。また、導電膜の形成時には、ウエハの最外周部（ベベル部）に形成された意図しない凹凸にも導電膜が成膜されていた。このため、ウェットエッチングによる層間絶縁膜の除去時に、ベベル部上の導電膜が剥離してメモリセル領域のサポート膜の表面上に付着する場合があった。
【００１８】
上記のような場合には、サポート膜の表面上に残留又は付着した導電膜によって、隣接する下部電極同士がショートして、デバイス良品率が低下して歩留まりが低下したり装置特性が低下する、といった問題が発生していた。
【課題を解決するための手段】
【００１９】
一実施形態は、
下部電極を有するキャパシタと、
前記下部電極の外壁側面に接するように設けられたサポート膜と、
を有する半導体装置であって、
前記下部電極の上面は、前記サポート膜の上面よりも低い位置に存在する、半導体装置に関する。
【００２０】
他の実施形態は、
半導体基板に設けられたトランジスタと、
前記トランジスタの第１の不純物拡散領域に接続された下部電極を有するキャパシタと、
前記トランジスタの第２の不純物拡散領域に接続されたビット線と、
前記半導体基板の上方に設けられると共にシリンダ孔を有するサポート膜と、
を有する半導体装置であって、
前記下部電極の外壁側面は、前記シリンダ孔の内壁側面と接し、
前記下部電極の上面は、前記サポート膜の上面と下面の間の高さに位置する半導体装置に関する。
【００２１】
他の実施形態は、
サポート膜を形成する工程と、
前記サポート膜を貫通するようにシリンダ孔を形成する工程と、
前記シリンダ孔の内壁面に接するように下部電極を形成する工程と、
前記下部電極の上面が、前記サポート膜の上面と下面の間の高さに位置するように、前記下部電極の上面を後退させる工程と、
前記下部電極上に順に、容量絶縁膜、上部電極及びセルプレート電極を形成する工程と、
を有する、半導体装置の製造方法に関する。
【発明の効果】
【００２２】
装置特性に優れた半導体装置を提供することができる。また、歩留まりを向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】第1実施例の半導体装置の製造方法を表す図である。
【図２】第1実施例の半導体装置の製造方法を表す図である。
【図３】第1実施例の半導体装置の製造方法を表す図である。
【図４】第1実施例の半導体装置の製造方法を表す図である。
【図５】第1実施例の半導体装置の製造方法を表す図である。
【図６】第1実施例の半導体装置の製造方法を表す図である。
【図７】第1実施例の半導体装置の製造方法を表す図である。
【図８】第1実施例の半導体装置の製造方法を表す図である。
【図９】第1実施例の半導体装置の製造方法を表す図である。
【図１０】第1実施例の半導体装置の製造方法を表す図である。
【図１１】第1実施例の半導体装置の製造方法を表す図である。
【図１２】第1実施例の半導体装置の製造方法を表す図である。
【図１３】第1実施例の半導体装置の製造方法を表す図である。
【図１４】第1実施例の半導体装置の製造方法を表す図である。
【図１５】第1実施例の半導体装置の製造方法を表す図である。
【図１６】第1実施例の半導体装置の製造方法を表す図である。
【図１７】第1実施例の半導体装置の製造方法を表す図である。
【図１８】第1実施例の半導体装置の製造方法を表す図である。
【図１９】第1実施例の半導体装置の製造方法を表す図である。
【図２０】第1実施例の半導体装置の製造方法を表す図である。
【図２１】第1実施例の半導体装置の製造方法を表す図である。
【図２２】第1実施例の半導体装置の製造方法を表す図である。
【図２３】図２２の点線部分の拡大図であり、サポート膜の上面及び下面と、下部電極の上面の位置関係を表す図である。
【発明を実施するための形態】
【００２４】
以下に、図面を参照して、本発明に係る半導体装置を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２５】
（第1実施例）
本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。図２２は、本実施例の半導体装置を表す図である。図２２Ａ及びＢはそれぞれ、後述する図１、６、８、１０、及び１５の平面図のＡ１−Ａ１断面及びＢ１−Ｂ１断面に相当する断面を表す。図２３は、図２２Ａの点線で囲まれた部分を表す拡大図である。また、各図の構成要素を分かり易くするために、一部の構成要素を簡略化して示す場合がある。
【００２６】
図２２はＤＲＡＭのメモリセル領域を表す図面である。シリコン半導体基板８の主面を素子分離領域２によって区画した活性領域１が設けられている。活性領域１の主面上に、ゲート絶縁膜３を介してゲート電極４が形成されている。そして、ゲート電極４の側壁上には、オフセットスペーサ６及びサイドウォールスペーサ７が形成されている。シリコン半導体基板８内の、ゲート電極４を挟んだ両側には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１１、ソース及びドレイン領域となる一対の不純物拡散領域１０ａ及び１０ｂ（第１及び第２不純物拡散領域）が形成されている。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。１つのＭＯＳトランジスタＴｒは、１つのゲート電極４、１層のゲート絶縁膜３、一対の不純物拡散領域１０ａ及び１０ｂから構成される。図２２Ａでは、１つのメモリセル内に２つのＭＯＳトランジスタＴｒが形成されている。また、不純物拡散領域（第２の不純物拡散領域）１０ｂは、２つのＭＯＳトランジスタＴｒの間で共有されている。
【００２７】
シリコン半導体基板８の主面上には第１の層間絶縁膜１２が設けられている。第１の層間絶縁膜１２内を貫通するようにビット線コンタクトプラグ１３が形成されている。不純物拡散領域（第２の不純物拡散領域）１０ｂは、ビット線コンタクトプラグ１３を介して、ビット線１４に接続されている。ビット線１４上にはキャップ絶縁膜１５、ビット線１４の側壁上にはサイドウォール１６がそれぞれ形成されている。第１の層間絶縁膜１２上には第２の層間絶縁膜２１が設けられている。第１及び第２の層間絶縁膜１２及び２１を貫通するように、容量コンタクトプラグ２０が形成されている。容量コンタクトプラグ２０は、不純物を含有するポシリコン膜２０ｃと、ポシリコン膜２０ｃ上のコンタクト孔１７の内壁上に設けられたバリア膜２０ａと、コンタクト孔１７内に充填された金属膜２０ｂとからなる。
【００２８】
容量コンタクトプラグ２０上にはコンタクトパッド２２が形成されている。第２の層間絶縁膜２１上にはコンタクトパッド２２を覆うように窒化シリコン膜（ストッパ膜）２５が形成されている。コンタクトパッド２２に接するように、凹状の下部電極２７が形成されている。下部電極２７の内壁面及び外壁側面上には容量絶縁膜３５が形成されている。容量絶縁膜３５上には、上部電極３１が形成されている。上部電極３１はセルプレート電極２９に接続されている。セルプレート電極２９は、図示していないコンタクトプラグを介して配線層（図示していない）に接続されている。下部電極２７、容量絶縁膜３５、上部電極３１及びセルプレート電極２９からキャパシタＣａｐが形成されている。このキャパシタＣａｐは、下部電極２７の内壁面及び外壁側面上に容量絶縁膜３５、上部電極３１及びセルプレート電極２９が形成される、クラウン構造のキャパシタＣａｐとなっている。これにより、上下の電極２７及び３１と容量絶縁膜３５間の接触面積を増大させて、微細化にも対応した容量の大きなキャパシタＣａｐとすることができる。セルプレート電極２９上には、第４の層間絶縁膜３２が設けられている。
【００２９】
図２３は、図２２Ａの点線で囲まれた部分の拡大図であり、下部電極２７とサポート膜２５の位置関係を明確にするために、これらの部材しか示していない。図２３に示されるとおり、本実施例では、下部電極２７の上面１７ｃは、サポート膜２５の上面１７ａと下面１７ｂの間に位置する。このように本実施例では従来例とは異なり、下部電極２７の上面１７ｃは、サポート膜２５の上面１７ａと同じ高さ又はサポート膜２５の上面１７ａよりも高い位置に存在しないため、隣り合う下部電極２７間に一定の距離を確保することができる。従って、サポート膜２５の上面１７ａ上に残留又は付着した導電材料によって、隣接する下部電極２７同士がショートすることを防止できる。この結果、装置特性を向上させ、デバイス良品率を増加させて、歩留まりを向上させることができる。
【００３０】
また、下部電極２７の外壁側面の一部は、サポート膜２５内に設けられたシリンダ孔３３の内壁側面３３ａに接している。このため、下部電極２７はサポート膜２５によって支持される。後述する第２の層間絶縁膜２１の除去後にサポート膜２５が倒壊することを防止できる。
【００３１】
なお、サポート膜２５の上面１７ａとは、シリコン半導体基板８の表面から、シリコン半導体基板８の表面に垂直な方向に最も離れたサポート膜２５の面を表す。サポート膜２５の下面１７ｂとは、シリコン半導体基板８の表面から、シリコン半導体基板８の表面に垂直な方向に最も近いサポート膜２５の面を表す。下部電極２７の上面１７ｃとは、シリコン半導体基板８の表面から、シリコン半導体基板８の表面に垂直な方向に最も離れた下部電極２７の面を表す。また、「下部電極２７の上面１７ｃは、サポート膜２５の上面１７ａよりも低い位置に存在する」とは、シリコン半導体基板８の表面に垂直な方向において、シリコン半導体基板８の表面から下部電極２７の上面１７ｃまでの長さが、シリコン半導体基板８の表面からサポート膜２５の上面１７ａまでの長さよりも短いことを表す。
【００３２】
以下では、図１〜２２を参照して、本実施例の半導体装置の製造方法について説明する。なお、図２Ａ及びＢ、７Ａ及びＢ、９Ａ及びＢ、１１Ａ及びＢ、並びに１６Ａ及びＢはそれぞれ、図１、６、８、１０、及び１５の平面図のＡ１−Ａ１断面及びＢ１−Ｂ１断面を表す。その他の図面のＡ図とＢ図は、上記平面図のＡ１−Ａ１断面及びＢ１−Ｂ１断面に対応する断面を表す。
【００３３】
図１及び２に示すように、シリコン半導体基板８内にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離領域２を形成する。素子分離領域２によって区画されるように、活性領域１が形成される。
【００３４】
図３に示すように、シリコン半導体基板８の表面に、熱酸化法により酸化シリコン膜３を形成する。次に、ＣＶＤ法により、不純物を含有するポリシリコン膜４及び窒化シリコン膜からなるキャップ絶縁膜５を形成する。リソグラフィー技術とエッチング技術により、酸化シリコン膜３、ポリシリコン膜４及びキャップ絶縁膜５をパターニングする。これにより、酸化シリコン膜３からなるゲート絶縁膜、ポリシリコン膜４からなるゲート電極を形成する。
【００３５】
図４に示すように、シリコン半導体基板８の全面に、ＣＶＤ法により窒化シリコン膜６を形成する。この後、エッチバックを行うことにより、ゲート電極４の側壁上にオフセットスペーサ６を形成する。キャップ絶縁膜５及びオフセットスペーサ６をマスクに用いて、シリコン半導体基板８内に不純物をイオン注入する。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１１を形成する。
【００３６】
図５に示すように、シリコン半導体基板８の全面に、ＣＶＤ法により酸化シリコン膜７を形成する。この後、エッチバックを行うことにより、オフセットスペーサ６上にサイドウォールスペーサ７を形成する。キャップ絶縁膜５、オフセットスペーサ６、及びサイドウォールスペーサ７をマスクに用いて、シリコン半導体基板８内に不純物をイオン注入する。これにより、ソース及びドレイン領域１０ａ及び１０ｂを形成する。
【００３７】
図６及び７に示すように、シリコン半導体基板８の全面に、酸化シリコン膜からなる第１の層間絶縁膜１２を形成する。この後、ＣＭＰ法等により第１の層間絶縁膜１２の平坦化を行う。リソグラフィー技術とエッチング技術により、第１の層間絶縁膜１２内にコンタクト孔１３ａを形成する。ＣＶＤ法により、コンタクト孔１３ａ内に不純物を含有するポリシリコン膜１３を埋め込む。これにより、ビット線コンタクトプラグ１３を形成する。なお、図６中の点線部分は、活性領域１の位置を表すための透視図である。また、図７〜１５中の点線で表された部位もその位置関係を表すための透視図である。
【００３８】
図８及び９に示すように、第１の層間絶縁膜１２上に、ＣＶＤ法により順に、不純物を含有するポリシリコン膜１４及び窒化シリコン膜１５を形成する。リソグラフィー技術とエッチング技術により、ポリシリコン膜及び窒化シリコン膜をパターニングしてそれぞれ、ビット線１４及びキャップ絶縁膜１５を形成する。第１の層間絶縁膜１２上の全面に窒化シリコン膜１６を形成する。この後、エッチバックすることにより、ビット線１４の側壁上にサイドウォール１６を形成する。なお、図８以降の平面図では、ビット線１４は概要の位置を示しており、図９以降の断面図におけるビット線１４とは厳密には一致していない。ビット線１４は、平面視において、ビット線コンタクトプラグ１３上に位置し、後に形成する容量コンタクトプラグ２０上に位置しないように配置される。また、ビット線１４は、Ｂ１−Ｂ１断面ではほぼ素子分離領域２上に位置するように形成される。
【００３９】
図１０及び１１に示すように、第１の層間絶縁膜１２上に第２の層間絶縁膜２１を形成する。リソグラフィー技術とエッチング技術により、第１及び第２の層間絶縁膜１２及び２１内にコンタクト孔１７を形成する。ＣＶＤ法により不純物を含有するポリシリコン膜２０ｃを形成する。この後、エッチバックを行うことにより、コンタクト孔１７の下部にポリシリコン膜２０ｃを形成する。ＣＶＤ法により順に窒化チタン膜（バリア膜）２０ａ、及びタングステン膜（金属膜）２０ｂを形成する。この後、ＣＭＰ法により、コンタクト孔１７外の窒化チタン膜２０ａとタングステン膜２０ｂを除去する。これにより、ポリシリコン膜２０ｃ、窒化チタン膜２０ａ、及びタングステン膜２０ｂからなる容量コンタクトプラグ２０を形成する。
【００４０】
図１２に示すように、スパッタ法によりタングステン膜２２を形成する。この後、リソグラフィー技術とエッチング技術により、タングステン膜２２をパターニングする。これにより、コンタクトパッド２２を形成する。ＣＶＤ法により、第２の層間絶縁膜２１上に窒化シリコン膜（ストッパ膜）２３、酸化シリコン膜からなる第３の層間絶縁膜２４、窒化シリコン膜（サポート膜）２５を順次、形成する。
【００４１】
図１３に示すように、リソグラフィー技術とドライエッチング技術により、第３の層間絶縁膜２４及びサポート膜２５内に、コンタクトパッド２２を露出させるようにシリンダ孔３３を形成する。ＣＶＤ法により、全面に窒化チタン膜２７及び酸化シリコン膜からなる保護膜２６を形成する。なお、窒化チタン膜２７の成膜方法としては、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用しても良い。ＡＬＤ方法はステップカバレッジ（段差被覆性）に優れるため、高アスペクト比のシリンダ孔３３内に下部電極２７を形成する際に使用することができる。ＣＭＰ法又はドライエッチング法を用いたエッチバックにより、サポート膜２５上の窒化チタン膜２７及び保護膜２６を除去する。これにより、窒化チタン膜からなる下部電極２７を形成する。この時点では、下部電極２７の上面は、サポート膜２５の上面と同じ高さとなっている。
【００４２】
図１４に示すように、ＡＰＭ溶液（アンモニア、過酸化水素、及び純水の混合溶液）を用いたウェットエッチングにより、下部電極２７を選択的に除去して、下部電極２７の上面を後退させる。この際、ウェットエッチングの時間を調節することにより、下部電極２７の上面１７ｃは、サポート膜２５の上面１７ａと下面１７ｂの間に位置するようにする。この時の下部電極２７のエッチング量は、下部電極２７の膜厚と同じかそれ以上が好ましく、下部電極２７の膜厚の１〜２倍が好ましく、１．５倍がより好ましい。下部電極２７のエッチング量が下部電極２７の膜厚の１倍未満の場合、サポート膜２５上に残留する導電材料の量が多いと下部電極２７の上面を後退させても隣り合う下部電極２７同士のショートを完全に防止できない場合がある。下部電極２７のエッチング量が下部電極２７の膜厚の２倍を超える場合、下部電極２７の上面１７ｃがサポート膜２５の下面１７ｂよりも下に位置して、下部電極２７をサポート膜２５で支持できなくなる場合がある。例えば、下部電極２７の膜厚が２０ｎｍの場合、下部電極２７のエッチング量を２０〜４０ｎｍとすることで、下部電極２７の上面１７ｃはサポート膜２５の上面１７ａから十分に後退する。このため、サポート膜２５上に下部電極２７のエッチング残渣が存在する場合であっても、隣り合う下部電極２７同士がエッチング残渣を通してショートすることを防止できる。また、このウェットエッチング工程により、サポート膜２５上のエッチング残渣を除去することも期待できる。
【００４３】
更に、下部電極２７の上面１７ｃを後退させるウェットエッチングは簡易な工程であり、プロセスマージンを狭くすることがなく、工程数が大幅に増加することもない。この結果、プロセスコストの増加を抑制することができる。
【００４４】
図１５及び１６に示すように、サポート膜２５上にフォトレジスト２８を形成する。この後、フォトレジスト２８のパターニングを行う。このフォトレジスト２８のパターンは、図１５に示すように、活性領域１の延在方向Ｘ1と同じ方向に延在するラインアンドスペース形状のパターンとする。なお、開口パターンは、図１５のパターンに限定されるわけではなく、平面視で少なくとも一部のシリンダ孔３３上に部分的に開口が重なるようなパターンであれば良い。例えば、開口の形状としては、短冊状、円形、四角形、矩形とすることができる。また、開口が延在する方向も図１５の方向Ｘ1に限定されるわけではなく、開口は所望の方向に延在させることができる。例えば、開口の延在方向は、隣り合う下部電極２７間を最短距離で結ぶ方向に平行な方向でも良いし、隣り合う下部電極２７間を最長距離で結ぶ方向に平行な方向でも良い。
【００４５】
図１７に示すように、フォトレジスト２８（図示していない）をマスクに用いて、サポート膜２５のエッチングを行い、サポート膜２５内に開口３０を形成する。この際、第３の層間絶縁膜２４、下部電極２７及び保護膜２６の一部も除去される。この後、フォトレジスト２８を除去する。
【００４６】
図１８に示すように、サポート膜２５をマスクに用い、希釈フッ化水素酸（ＨＦ）溶液を使用したウェットエッチングにより、第３の層間絶縁膜２４を除去する。これにより、下部電極２７の外壁側面が露出する。また、ウェットエッチングにより保護膜２６も除去される。
【００４７】
図１９に示すように、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、全面に酸化ジルコニウム膜と酸化アルミニウム膜の積層膜からなる容量絶縁膜３５を形成する。
【００４８】
図２０に示すように、ＣＶＤ法により全面に窒化チタン膜３１を形成する。なお、窒化チタン膜の成膜方法はＣＶＤ法に限定されず、ステップカバレッジに優れるＡＬＤ法を使用しても良い。
【００４９】
図２１に示すように、ＣＶＤ法によりシリンダ孔３３内を埋設するように、リン又はボロンをドープしたポリシリコン膜及びタングステン膜２９（図２１以降の図面では、ポリシリコン膜とタングステン膜の境界を示さず、これらの膜をまとめてセルプレート電極２９とする）を形成する。この後、メモリセル領域を覆うフォトレジスト（図示していない）を形成し、ドライエッチングにより各メモリセル同士を分離する。この結果、メモリセル領域において、下部電極２７、容量絶縁膜３５、上部電極３１及びセルプレート電極２９からなるクラウン形状のキャパシタＣａｐが得られる。
【００５０】
図２２に示すように、セルプレート電極２９の全面に、酸化シリコン膜からなる第４の層間絶縁膜３２を形成する。この後、周辺回路領域（図示していない）とメモリセル領域の段差をＣＭＰ法により平坦化する。この後、第４の層間絶縁膜３２内に、図示しないコンタクトプラグを形成した後、コンタクトプラグに接続されるように配線層（図示していない）を形成する。これにより、本実施例の半導体装置が完成する。
【００５１】
（第２実施例）
第１実施例では、図１３の工程においてＣＭＰ法又はエッチバックにより下部電極２７の上面１７ｃをサポート膜２５の上面１７ａと同じ高さとした。また、図１４の工程においてＡＰＭ溶液を用いたウェットエッチングにより下部電極２７の上面１７ｃを後退させた。これに対して、本実施例では、第１実施例の図１３及び１４の工程の代わりに、ドライエッチングによりサポート膜２５上の窒化チタン膜２７の除去と下部電極２７の上面１７ｃの後退を行う点が異なる。
【００５２】
本実施例は、図１３及び１４の工程が第１実施例と異なるだけであるため、第１実施例と異なる工程を中心に説明する。
【００５３】
第１実施例の図１〜１２の工程を実施する。第３の層間絶縁膜２４及びサポート膜２５内に、シリンダ孔３３を形成する。この後、全面に窒化チタン膜２７及び酸化シリコン膜からなる保護膜２６を形成する。次に、ドライエッチングにより、サポート膜２５上の窒化チタン膜２７及び保護膜２６を除去する。また、更にドライエッチングを進めて、下部電極２７の上面１７ｃをサポート膜２５の上面１７ａよりも後退させる。この際、保護膜２６の上面もサポート膜２５の上面１７ａよりも後退する。この場合、下部電極２７のエッチング量は時間で制御可能である。通常のエッチバック後に下部電極２７の上面１７ｃを更に後退させるオーバーエッチ量は、下部電極２７に用いた窒化チタンの膜厚の１〜２倍（またはオーバーエッチ量１００〜２００％）が好ましく、１．５倍（またはオーバーエッチ量１５０％）がより好ましい。下部電極２７のエッチング量が下部電極２７の膜厚の１倍未満の場合、サポート膜２５上に残留する導電材料の量が多いと下部電極２７の上面１７ｃを後退させても隣り合う下部電極２７同士のショートを完全に防止できない場合がある。下部電極２７のエッチング量が下部電極２７の膜厚の２倍を超える場合、下部電極２７の上面１７ｃがサポート膜２５の下面１７ｂよりも下に位置して、下部電極２７をサポート膜２５で支持できなくなる場合がある。
【００５４】
本実施例では、ドライエッチングにより、サポート膜２５上の窒化チタン膜２７の除去と、下部電極２７の上面１７ｃの後退を行うことができるため、工程数を短縮することができる。この結果、スループットを向上させて、生産コストを低減することができる。
【符号の説明】
【００５５】
１  活性領域
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  キャップ絶縁膜
６  オフセットスペーサ
７  サイドウォールスペーサ
８  半導体基板
１０ａ、１０ｂ  ソース及びドレイン領域
１１  ＬＤＤ領域
１２  第１の層間絶縁膜
１３  ビット線コンタクトプラグ
１３ａ  コンタクト孔
１４  ビット線
１５  キャップ絶縁膜
１６  サイドウォール
１７  コンタクト孔
２０  容量コンタクトプラグ
２０ａ  窒化チタン膜
２０ｂ  タングステン膜
２０ｃ  不純物含有ポリシリコン膜
２１  第２の層間絶縁膜
２２  コンタクトパッド
２３  窒化シリコン膜
２４  第３の層間絶縁膜
２５  サポート膜
２６  保護絶縁膜
２７  下部電極
２８  フォトレジスト
２９  ポリシリコン膜及びタングステン膜（セルプレート電極）
３０  開口
３１  窒化チタン膜（上部電極）
３２  第４の層間絶縁膜
３３  シリンダ孔
３３ａ  シリンダ孔の内壁側面
３５  容量絶縁膜
Ｃａｐ  キャパシタ
Ｔｒ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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