(57)【特許請求の範囲】
【請求項１】
素子分離領域間に形成されたトンネル酸化膜の下に第１の導電型の第１不純物拡散層が形成され、さらに当該第１不純物拡散層の下にこれよりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第２の導電型の第２不純物拡散層が形成された構造を有する不揮発性半導体記憶装置において、
前記第２の電界緩和層と前記第２不純物拡散層との間であって、且つ前記トンネル酸化膜と前記素子分離領域との境界部分からその素子分離領域の端部下側にわたる領域に、前記第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層を設け、前記第１不純物拡散層を前記第１の電界緩和層及び第２の電界緩和層で囲むようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
素子分離領域間に形成されたトンネル酸化膜の下に第１の導電型の第１不純物拡散層が形成され、さらに当該第１不純物拡散層の下にこれよりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第２の導電型の第２不純物拡散層が形成された構造を有する不揮発性半導体記憶装置の製造方法であって、
前記第２不純物拡散層を形成した後、前記素子分離領域の形成領域と前記トンネル酸化膜の形成領域との境界部分から前記素子分離領域側に入り込んだ所定幅の領域に前記第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層を形成する電界緩和層形成工程と、
前記第１の電界緩和層を形成した後に前記素子分離領域を形成する工程と、
前記素子分離領域を形成した後、当該素子分離領域をマスクにして、前記第１の電界緩和層が、前記第２の電界緩和層と前記第２不純物拡散層との間に位置するように、前記第２の電界緩和層を形成して、前記第１不純物拡散層を前記第１の電界緩和層及び第２の電界緩和層で囲む工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基板上に形成された、メモリセルへの電荷の書き込み及び消去を電気的に行う、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、約１００Å程度の薄いトンネル酸化膜に高電圧を伝える高濃度不純物拡散層と、トンネル酸化膜から電荷が注入され、注入された電荷を保持するポリシリコン浮遊電位型ゲート構造と、を有する技術は、一般に電荷の保持特性が高いことから、従来よりＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｒｙ  ＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の基本的な構造として知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＥＥＰＲＯＭメモリセル構造においては、トンネル酸化膜に高電圧を加えるＮ型高濃度不純物拡散層とＰ型低濃度シリコン基板との間で僅かに電流リークが生じやすく、本来ポリシリコンに流れる電流が減少し、書き込み特性が悪くなるという問題がある。さらに、電流リークが流れる際に発生する高エネルギーのホットホールがトンネル酸化膜に注入されてトラップされ、トンネル酸化膜の信頼性に影響を及ぼすという問題がある。
【０００４】
これは、Ｎ型高濃度不純物拡散層（一般に砒素Ａｓ）とこれと接する素子分離領域との境界部に電界の集中が起こりやすく、電流リークを起こしやすい構造に起因している。
【０００５】
つまり、素子分離領域の下には、一般に、近接素子間の電流リークを防止する目的で中濃度Ｐ型不純物拡散層が存在し、素子分離領域とＮ型高濃度不純物拡散層との境界部で、中濃度Ｐ型不純物拡散層と高濃度Ｎ型不純物拡散層とが接するため、不純物濃度の高いＰ型不純物拡散層及びＮ型不純物拡散層が接すると、Ｎ型不純物拡散層に正の高電圧が加わった際に発生する電流リークを防止する空乏層の厚みが薄くなるため、素子と基板との間で電流リークを起こしてしまう。また、素子分離領域端部では、中濃度Ｐ型不純物拡散層及び高濃度Ｎ型不純物拡散層に薄いトンネル酸化膜が接し、トンネル酸化膜に加わる縦方向の電界が、ＰＮ空乏層に加えられるため、ＰＮ空乏層に加えられる電界が限界に達するとトンネル現象により、逆方向の電流リークを発生する（このリークを一般にＢａｎｄ  ｔｏ  Ｂａｎｄ間リークという）。
【０００６】
この電流リークを防止する方法として、例えば、中濃度Ｐ型不純物拡散層と高濃度Ｎ型不純物拡散層とから形成される空乏層とトンネル酸化膜とが接しないように、素子分離領域端部とトンネル酸化膜との間にトンネル酸化膜よりも厚い酸化膜を設ける方法等があるが、この方法では、素子領域の寸法が狭くなると、その中にトンネル酸化膜を合わせこむためには、高精度なマスクアライメント技術が必要となり、微細化が困難であるという問題がある。
【０００７】
また、例えば、図７に示すように、シリコン基板にＡｓ+ イオン等を注入し、高濃度のＮ型不純物拡散層５３を形成する際に、高濃度のＮ型不純物拡散層５３よりも深い領域に、リン等を注入して中濃度のＮ型不純物拡散層からなる電界緩和層５４を形成して、空乏層とトンネル酸化膜５２とが接しないような構造を形成する方法がある。しかしながら、この方法では、深さ方向には電界緩和層５４を適切に形成することができるが、素子分離領域５１と接する横方向には、高濃度のＮ型不純物拡散層５３及び中濃度のＮ型不純物拡散層５４が広がりにくいため各不純物拡散層の間隔が狭く、素子分離領域５１端部付近に十分な電界緩和層５４を形成することは困難である。また、中濃度Ｐ型不純物拡散層と高濃度Ｎ型不純物拡散層とから形成される空乏層とトンネル酸化膜とが接しないように、素子分離領域端部とトンネル酸化膜との間にこれら酸化膜の中間の厚さの酸化膜を設ける方法等がある。しかしながら、この方法では、素子領域の寸法が狭くなると、その中にトンネル酸化膜を合わせこむためには、高精度なマスクアライメント技術が必要となり、微細化が困難であるという問題がある。
【０００８】
そこで、この発明は上記従来の未解決の問題に着目してなされたものであり、トンネル酸化膜と素子分離領域との境界部における電流リークの発生を回避することの可能な不揮発性半導体装置及びその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係る不揮発性半導体装置は、素子分離領域間に形成されたトンネル酸化膜の下に第１の導電型の第１不純物拡散層が形成され、さらに当該第１不純物拡散層の下にこれよりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第２の導電型の第２不純物拡散層が形成された構造を有する不揮発性半導体記憶装置において、前記第２の電界緩和層と前記第２不純物拡散層との間であって、且つ前記トンネル酸化膜と前記素子分離領域との境界部分からその素子分離領域の端部下側にわたる領域に、前記第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層を設け、前記第１不純物拡散層を前記第１の電界緩和層及び第２の電界緩和層で囲むようにしたことを特徴としている。
【００１０】
この発明によれば、トンネル酸化膜の下に、第１の導電型の第１不純物拡散層が形成され、さらにこの第１不純物拡散層の下には、この第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層が形成される。また、素子分離領域の下には、チャネルストッパ用の第２の導電型の第２不純物拡散層が形成される。そして、トンネル酸化膜と素子分離領域との境界部分からその素子分離領域の端部下側にわたる領域には、前記第２の電界緩和層と同様に第１の導電型の不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層が形成される。
【００１１】
この第１の電界緩和層は、第１の導電型の第１不純物拡散層よりも低濃度の不純物拡散層であり、この第１の電界緩和層は素子分離領域の下側にわたって形成されるから、第１の導電型の第１の電界緩和層と第２の導電型の第２不純物拡散層とが接合して形成される空乏層が十分広がることになり、素子と基板との間の電流リークが回避され、第１不純物拡散層はその周囲を第１の電界緩和層及び第２の電界緩和層により囲まれることになるから、電流リークが発生することをより確実に回避することができる。
【００１２】
また、本発明の請求項２に係る不揮発性半導体記憶装置の製造方法は、素子分離領域間に形成されたトンネル酸化膜の下に第１の導電型の第１不純物拡散層が形成され、さらに当該第１不純物拡散層の下にこれよりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第２の導電型の第２不純物拡散層が形成された構造を有する不揮発性半導体記憶装置の製造方法であって、前記第２不純物拡散層を形成した後、前記素子分離領域の形成領域と前記トンネル酸化膜の形成領域との境界部分から前記素子分離領域側に入り込んだ所定幅の領域に前記第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層を形成する電界緩和層形成工程と、前記第１の電界緩和層を形成した後に前記素子分離領域を形成する工程と、前記素子分離領域を形成した後、当該素子分離領域をマスクにして、前記第１の電界緩和層が、前記第２の電界緩和層と前記第２不純物拡散層との間に位置するように、前記第２の電界緩和層を形成して、前記第１不純物拡散層を前記第１の電界緩和層及び第２の電界緩和層で囲む工程と、を備えることを特徴としている。
【００１３】
この発明によれば、トンネル酸化膜の下に、第１の導電型の第１不純物拡散層が形成され、さらに、この下には第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層が形成される。また、素子分離領域の下にはチャネルストッパ用の第２の導電型の第２不純物拡散層が形成される。このとき、チャネルストッパ用の第２不純物拡散層を形成した後、素子分離領域の形成領域とトンネル酸化膜の形成領域との境界部分から素子分離領域側に入り込んだ所定幅の領域に、前記第２の電界緩和層と同様の第１の導電型の第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層が形成される。そして、この第１の電界緩和層を形成する電界緩和層形成工程の後に、素子分離領域が形成され、この工程後に、素子分離領域をマスクにして、第２の電界緩和層が形成され、この第２の電界緩和層は、前記第１の電界緩和層が、第２の電界緩和層と第２不純物拡散層との間に位置するように形成され、第１不純物拡散層が第１の電界緩和層と第２の電界緩和層とで囲まれる。
【００１４】
よって、第１の電界緩和層を、第２不純物拡散層との接合部に形成される空乏層が電流リークの発生を回避することの可能な十分な厚さとなるように形成すれば、素子と基板との間で電流リークが発生することが回避され、より確実に電流リークが発生することを回避することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を実施例を伴って説明する。
まず、図１（ａ）に示すように、Ｐ型のシリコン基板１上に５００Åの熱酸化膜２を形成し、次に、窒化シリコン膜３をＣＶＤ法により堆積し、素子領域４をパターン形成した。続いて、素子間の電流リーク防止のために、Ｐ型不純物Ｂ+ を３５ｋｅＶ，４．２５Ｅ１３で、素子分離用領域５にイオン注入し、Ｐ型不純物拡散層（第２の導電型の不純物拡散層）６を形成した。前記窒化シリコン膜３で覆われた素子領域４がＥＥＰＲＯＭのメモリセル形成領域に相当する。
【００１６】
次いで、フォトレジストにより、素子分離用領域５の端部７が開口するようにパターン形成し、この端部７に、Ｎ型不純物Ｐ+ を１００ｋｅＶ，５Ｅ１２でイオン注入し、Ｎ型不純物拡散層からなる第１の電界緩和層８を形成した（電界緩和層形成工程）（図１（ｂ））。
【００１７】
なお、リンＰ+ が打ち込まれる開口部の大きさは０．２〜０．５μｍ／片側である。この値は、後述の、素子分離領域９が形成されたときに、素子分離領域９とトンネル酸化膜１５との境界部分から素子分離領域９の端部下側にわたって第１の電界緩和層８が形成されて、この第１の電界緩和層８とＮ型高濃度不純物拡散層１１との接合部に形成される空乏層により、電流リークの発生を十分回避することが可能な大きさであり、実験等により求められる値である。
【００１８】
次いで、フォトレジストを除去した後、９５０℃で１０時間熱酸化を行い、厚さ７５００Åの素子分離領域９を形成した（図１（ｃ））。
次いで、熱リン酸により、窒化シリコン膜３を完全に除去した後、マスクを形成し素子領域４に低濃度Ｎ型不純物Ｐ+ を、１００ｋｅＶ，５Ｅ１２でイオン注入し、その後、１０００℃で１時間、熱拡散を行い、Ｎ型不純物拡散層からなる第２の電界緩和層１０を形成した（図１（ｄ））。
【００１９】
次いで、同一マスクで、素子領域４に高濃度Ｎ型不純物Ａｓ+ を８０ｋｅＶ，５Ｅ１４でイオン注入し、Ｎ型高濃度不純物拡散層（第１の導電型の不純物拡散層）１１を形成した（図２（ａ））。
【００２０】
次いで、１０；１ＨＦ溶液により、素子分離領域９間の５００Åの熱酸化膜を除去し、再度熱酸化により、４００Åのゲート酸化膜１２を形成した（図２（ｂ））。
【００２１】
次いで、トンネル酸化膜形成用領域１３をフォトレジスト１４によりパターン形成し、１０；１バッファードＨＦ溶液により、ゲート酸化膜１２を除去し、フォトレジスト１４を除去した後、１００Åのトンネル酸化膜１５を形成した（図２（ｃ））。
【００２２】
次いで、第１ポリシリコン膜をＣＶＤにより３７００Åの厚さに形成し、これにＰＯＣｌ3 でＮ型ドーピングを行った後、メモリセルの大きさにパターン形成した。これが、トンネル酸化膜１５を介して注入された電荷を保持するポリシリコン浮遊電位型ゲート１７となる（図３（ａ））。
【００２３】
次いで、ポリシリコン酸化を行ってポリシリコン酸化膜１８を形成した。これにより、シリコン浮遊電位型ゲート１７は、完全に絶縁膜で覆われた浮遊電位電極となった（図３（ｂ））。
【００２４】
次いで、第２ポリシリコン膜をＣＶＤにより４５００Åの厚さに形成し、これにＰＯＣｌ3 でＮ型ドーピングを行った後パターン形成し、ポリシリコン酸化膜１８との容量結合によって、ポリシリコン浮遊電位型ゲート１７の電位を制御するゲート電極１９を形成した（図３（ｃ））。
【００２５】
図４は、本発明を適用したＥＥＰＲＯＭの一例を示す平面図であり、図３（ｃ）は、Ａ−Ａ断面図を表す。図４に示すように、トンネル酸化膜１５の下側に電界緩和層８及び１０が形成されている。
【００２６】
以上の方法で、メモリセルを形成したところ、高濃度のＮ型不純物拡散層１１の周囲を低濃度のＮ型電界緩和層８及び１０で完全に囲むことができ、特に、Ｎ型電界緩和層８は、トンネル酸化膜１５と素子分離領域９との境界から素子分離領域９の端部下側にわたって形成される。よって、Ｎ型高濃度不純物拡散層１１に２０Ｖ程度の高電圧が加わった場合でも、Ｐ型不純物拡散層６と、このＰ型不純物拡散層６との境界に位置するＮ型低濃度層からなる電界緩和層８とが接合して形成される空乏層は十分広がっているから、電界緩和効果によって、メモリセルと基板間の電流リークの発生を防止することができる。
【００２７】
また、Ｎ型電界緩和層１０とＮ型高濃度不純物拡散層１１とが接合して形成される空乏層により、Ｎ型高濃度不純物拡散層と基板との間の電流リークの発生をも防止することができる。よって、メモリセルのポリシリコン浮遊ゲートへの電荷の書き込み特性を向上させることができ、また、トンネル酸化膜へのホットホールのトラップを低減することができ、トンネル酸化膜の信頼性を向上させることができる。
【００２８】
上記のメモリセルを用いて書き込み時のしきい値電圧（ＶthWRT ）と、消去時のしきい値電圧（ＶthERS ）との変動を、ストレスの印加回数に応じて調べたものが、図５である。図６に示す従来のメモリセルのしきい値電圧の変動に比較して、書き込み時及び消去時共に、しきい値電圧ＶthWRT ，ＶthERS の変動が少ないことが分かる。
【００２９】
【発明の効果】
以上説明したように、本発明の請求項１に係る不揮発性半導体装置によれば、トンネル酸化膜の下に形成された第１不純物拡散層の下にこれよりも低濃度の第１の導電型の不純物拡散層からなる第２の電界緩和層を形成すると共に、トンネル酸化膜と素子分離領域との境界部分から前記素子分離領域の端部下側にわたる領域に、第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層を設けたから、素子分離領域の下に形成された第２の導電型の第２不純物拡散層と、第１の導電型の第１の電界緩和層との接合部に十分な厚さの空乏層が形成されることになり、電流リークの発生をより確実に回避することができる。
【００３０】
また、本発明の請求項２に係る不揮発性半導体記憶装置の製造方法によれば、第２不純物拡散層を形成した後、素子分離領域の形成領域とトンネル酸化膜の形成領域との境界部分から素子分離領域側に入り込んだ所定幅の領域に、第１不純物拡散層よりも低濃度の第１の導電型の不純物拡散層からなる第１の電界緩和層を形成し、その後素子分離領域を形成し、さらに、この素子分離領域をマスクにして、第１の電界緩和層が、第２の電界緩和層と第２不純物拡散層との間に位置するように第２の電界緩和層を形成するようにしたから、第１の電界緩和層を、十分な厚さの空乏層を得ることができるように形成すれば、第１の導電型の第１不純物拡散層と第２の導電型の第２不純物拡散層との間には空乏層が十分広がっているから、第１不純物拡散層に高電界が加えられた場合でも、電流リークが発生することをより確実に回避することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における不揮発性半導体記憶装置の製造工程の一部を示す部分断面図である。
【図２】本発明の実施の形態における不揮発性半導体記憶装置の製造工程の一部を示す部分断面図である。
【図３】本発明の実施の形態における不揮発性半導体記憶装置の製造工程の一部を示す部分断面図である。
【図４】本発明を適用した不揮発性半導体記憶装置の一例を示す平面図である。
【図５】本発明を適用した不揮発性半導体記憶装置の書き込み及び消去時のしきい値電圧の、ストレスの印加回数に対する変動を表したものである。
【図６】従来の不揮発性半導体記憶装置の書き込み及び消去時のしきい値電圧の、ストレスの印加回数に対する変動を表したものである。
【図７】従来の不揮発性半導体記憶装置の一例である。
【符号の説明】
１  Ｐ型シリコン基板
４  素子領域
６  Ｐ型不純物拡散層
８  第１の電界緩和層
９  素子分離領域
１０  第２の電界緩和層
１１  Ｎ型高濃度不純物拡散層
１５  トンネル酸化膜
１６  第１ポリシリコン膜
１７  ポリシリコン浮遊電位型ゲート
１８  ポリシリコン酸化膜
１８  第２ポリシリコン膜
１９  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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