(57)【要約】【課題】課題は、立体構造のトランジスタを備える半導体装置の製造にあたって、トレンチの内部に形成すべき絶縁膜の膜厚を容易に制御することである。【解決手段】半導体装置の製造方法は、立体構造のトランジスタ（ＴＲ１−ＴＲ３）を形成するためのアクティブ領域（ＡＲ）を備える半導体基板（２）を提供する工程と、アクティブ領域に複数のトレンチ（６１−６３）を形成する工程と、複数のトレンチの各々の底面（６Ｂ）に不純物を注入する工程と、複数のトレンチの各々の底面を増速酸化することにより、複数のトレンチの各々に絶縁膜（７）を形成する工程とを備える。【選択図】図４Ｂ
2013131616.tif 000002
【特許請求の範囲】
【請求項１】
立体構造のトランジスタを形成するためのアクティブ領域を備える半導体基板を提供する工程と、
前記アクティブ領域に複数のトレンチを形成する工程と、
前記複数のトレンチの各々の底面に不純物を注入する工程と、
前記複数のトレンチの各々の底面を増速酸化することにより、前記複数のトレンチの各々に絶縁膜を形成する工程と
を備える半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成する工程では、
前記半導体基板を熱酸化することにより、前記複数のトレンチの各々の間に存在する前記半導体基板の面上の領域にゲート絶縁膜を形成すると共に、
前記熱酸化に伴う前記増速酸化を利用して、前記複数のトレンチの各々に前記絶縁膜を形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を注入する工程における前記不純物のドーズ量は、
前記絶縁膜を形成する工程で、前記絶縁膜の膜厚が前記ゲート絶縁膜の膜厚よりも厚く成長することが可能な量である
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記立体構造のトランジスタがＮＭＯＳである場合、
前記不純物は、ヒ素またはリンである
請求項１から３のいずれか一に記載の半導体装置の製造方法。
【請求項５】
立体構造のトランジスタを形成するためのアクティブ領域を備える半導体基板と、
前記アクティブ領域に位置するトレンチと、
前記トレンチの内部に存在する絶縁膜と、
前記トレンチの底面の下層に前記絶縁膜に接触して存在する不純物層と
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、立体構造のトランジスタ技術に関する。
【背景技術】
【０００２】
プロセスルールの著しい微細化に伴って、立体構造のトランジスタが注目されている（特許文献１を参照）。このトランジスタは、「マルチゲート・トランジスタ」とも呼ばれている。立体構造のトランジスタは、プレーナ構造のものよりも、微細化のみならず、サブスレッショルド電流の抑制や消費電力の削減などを図りやすいという利点を持つ。以下、一般的な立体構造のトランジスタについて説明する。
【０００３】
図１は、一般的な半導体装置１００の一部を例示する平面図である。半導体装置１００は、一例として、一般的な立体構造のＮＭＯＳ（Negative  Channel  Metal  Oxide  Semiconductor）トランジスタを複数個備える。ここでは、このＮＭＯＳトランジスタを「トランジスタ」と呼ぶ。トランジスタの個数および導電型は、任意である。
【０００４】
図１は、複数個のトランジスタのうち２個のトランジスタＴＲａ、ＴＲｂを例示している。トランジスタＴＲａ、ＴＲｂの各々は、Ｙ軸方向に延在する２個のフィン１１０１、１１０２を備える。「フィン」は、「スラブ」とも呼ばれる。フィン１１０１、１１０２は、Ｘ軸方向に離間して配置されている。トランジスタＴＲａ、ＴＲｂは、Ｘ軸方向に延在するゲート電極１２０を共有している。トランジスタ同士の間を電気的に分離するため、半導体装置１００は、ＳＴＩ（Shallow  Trench  Isolation：浅溝素子分離）構造を持つ。そのため、素子分離領域１３０１−１３０３がフィン同士の間に設けられている。
【０００５】
図２は、図１のＹ−Ｙ線における半導体装置１００の断面図である。ゲート電極１２０は、フィン１１０１、１１０２の各々の三面をゲート絶縁膜１５０を介して挟み込むように設けられている。以下、トランジスタＴＲａ，ＴＲｂのようなトランジスタを便宜的に「トライゲート（Tri-Gate）・トランジスタ」と呼ぶ。なお、「フィンの３面」とは、フィンの上面（Ｘ−Ｙ平面）および２つの側面（Ｘ軸方向）を指す。
【０００６】
素子分離領域１３０１−１３０３の各々は、トレンチ１６０の底面から一定の深さを酸化膜（ＳｉＯ２）１７０で埋めたものである。トレンチ１６０自体は、半導体基板１４０の上面から一定の深さを持つ。
【０００７】
半導体装置１００は、一般的には、以下の工程で形成される。ここでは、主要な工程を概略的に説明する。
【０００８】
先ず、（１）ｐ型シリコン基板である半導体基板１４０の表面にマスクパターンが作製される。次いで、（２）素子分離領域１３０１−１３０３を形成すべき領域をエッチングすることにより、素子分離領域１３０１−１３０３の各々にトレンチ１６０が形成される。次いで、（３）例えばＣＤＶ（Chemical  Vapor  Deposition：化学気相成長法）により、素子分離領域１３０１−１３０３の各々のトレンチ１６０に酸化膜１７０が埋め込まれる。酸化膜１７０の膜厚は、エッチバック量によって制御される。この工程により、フィン１１０１，１１０２が形成される。次いで、（４）フィン１１０１，１１０２の各々の３面にゲート絶縁膜１５０が形成される。次いで、（５）ゲート電極１２０が形成される。更に、ソース領域およびドレイン領域を形成するため、ｎ型不純物がフィン１１０１，１１０２の所定の位置にそれぞれ注入される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願第７２６５００８Ｂ２
【発明の概要】
【発明が解決しようとする課題】
【００１０】
立体構造のトランジスタでは、図２に示すフィン１１０１，１１０２の各々の高さＨがトランジスタの性能を左右する重要なパラメータの一つとなる。この高さＨは、酸化膜１７０の膜厚で決まる。
【００１１】
しかしながら、マスクパターンの疎密の具合によっては、酸化膜１７０の膜厚の制御が難しい。その一因には、膜厚がエッチバック量で決まることが挙げられる。所望する高さＨを得ることができなかった場合、歩留まりが悪い。
【００１２】
そこで、立体構造のトランジスタを備える半導体装置の製造にあたって、トレンチの内部に形成すべき絶縁膜の膜厚を容易に制御することができる技術が望まれている。
【課題を解決するための手段】
【００１３】
以下、「発明を実施するための形態」で使用される符号を括弧内に付記し、「課題を解決するための手段」を説明する。この符号は、「特許請求の範囲」の記載と「発明を実施するための形態」の記載との対応関係を明らかにするために付加されたものである。この符号を「特許請求の範囲」に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の半導体装置の製造方法は、立体構造のトランジスタ（ＴＲ１−ＴＲ３）を形成するためのアクティブ領域（ＡＲ）を備える半導体基板（２）を提供する工程と、前記アクティブ領域に複数のトレンチ（６１−６３）を形成する工程と、前記複数のトレンチの各々の底面（６Ｂ）に不純物を注入する工程と、前記複数のトレンチの各々の底面を増速酸化することにより、前記複数のトレンチの各々に絶縁膜（７）を形成する工程とを備える。
【００１５】
本発明の半導体装置は、立体構造のトランジスタ（ＴＲ１−ＴＲ３）を形成するためのアクティブ領域（ＡＲ）を備える半導体基板（２）と、前記アクティブ領域に位置するトレンチ（６１−６３）と、前記トレンチの内部に存在する絶縁膜（７）と、前記トレンチの底面（６Ｂ）の下層に前記絶縁膜に接触して存在する不純物層（８）とを備える。
【発明の効果】
【００１６】
本発明によれば、立体構造のトランジスタを備える半導体装置の製造にあたって、トレンチの内部に形成すべき絶縁膜の膜厚を容易に制御することができる。このことは、性能の向上を図った半導体装置の提供につながる。
【図面の簡単な説明】
【００１７】
【図１】図１は、一般的な半導体装置１００の一部を例示する平面図である。
【図２】図２は、図１のＹ−Ｙ線における半導体装置１００の断面図である。
【図３】図３は、実施の形態に係る半導体装置１のレイアウトを例示する概略図である。
【図４Ａ】図４Ａは、図３に示す半導体装置１の詳細な平面図である。
【図４Ｂ】図４Ｂは、図４ＡのＹ−Ｙ線における半導体装置１の断面図である。
【図５】図５は、第１工程での半導体装置１を例示する外観図である。
【図６Ａ】図６Ａは、第２工程での半導体装置１の平面図である。
【図６Ｂ】図６Ｂは、図６ＡのＹ−Ｙ線における半導体装置１の断面図である。
【図７Ａ】図７Ａは、第３工程での半導体装置１の平面図である。
【図７Ｂ】図７Ｂは、図７ＡのＹ−Ｙ線における半導体装置１の断面図である。
【図８Ａ】図８Ａは、第４工程での半導体装置１の平面図である。
【図８Ｂ】図８Ｂは、図８ＡのＹ−Ｙ線における半導体装置１の断面図である。
【図９Ａ】図９Ａは、第５工程での半導体装置１の平面図である。
【図９Ｂ】図９Ｂは、図９ＡのＹ−Ｙ線における半導体装置１の断面図である。
【図１０Ａ】図１０Ａは、第６工程での半導体装置１の平面図である。
【図１０Ｂ】図１０Ｂは、図１０ＡのＹ−Ｙ線における半導体装置１の断面図である。
【図１１Ａ】図１１Ａは、第７工程での半導体装置１の平面図である。
【図１１Ｂ】図１１Ｂは、図１１ＡのＹ−Ｙ線における半導体装置１の断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に関連づけて説明する。以下の実施の形態において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
１．半導体装置の概略
図３は、実施の形態に係る半導体装置１のレイアウトを例示する概略図である。半導体装置１は、複数個のトライゲート・トランジスタを備える。トライゲート・トランジスタは、立体構造のトランジスタの一例である。立体構造のトランジスタは、ダブルゲート・トランジスタ、フィン・トランジスタその他これに準ずるトランジスタであってもよい。本実施の形態では、トライゲート・トランジスタを単に「トランジスタ」と呼ぶ。
【００２０】
半導体装置１は、アクティブ領域ＡＲを備える半導体基板２を有する。アクティブ領域ＡＲは、複数のトランジスタを形成するための領域である。実際には、図３に示すアクティブ領域ＡＲの他、多数のアクティブ領域が半導体基板２に存在する。アクティブ領域同士の間を電気的に絶縁するため、半導体装置１は、ＳＴＩ構造を持つ。そのため、アクティブ領域ＡＲが他のアクティブ領域と隣接する部分には、素子分離領域ＬＳＴＩが設けられている。この素子分離領域を便宜的に「ラージ素子分離領域」と呼ぶ。図３は、ラージ素子分離領域ＬＳＴＩがアクティブ領域ＡＲの両側（Ｘ軸方向）に設けられている場合を例示している。
【００２１】
２．半導体装置の構成例
図４Ａは、図３に示す半導体装置１の詳細な平面図である。半導体装置１は、３個のトランジスタＴＲ１−ＴＲ３をアクティブ領域ＡＲに備える。トランジスタＴＲ１−ＴＲ３の各々は、ＮＭＯＳトランジスタである。なお、トランジスタの個数は、一例であって、任意である。
【００２２】
トランジスタＴＲ１−ＴＲ３の構成例について説明する。トランジスタＴＲ１−ＴＲ３は、３個のフィン３１−３３と、ゲート電極４とを備える。トランジスタＴＲ１−ＴＲ３は、３個のフィン３１−３３で１つのゲート電極４を共有している。
【００２３】
フィン３１−３３の各々は、Ｘ−Ｙ平面にて、Ｙ軸方向に延在した概ね長方形の形状を持つ。フィン３１−３３の各々は、ソース領域Ｓおよびドレイン領域Ｄをゲート電極４に隣接する位置に備える。ソース領域Ｓおよびドレイン領域Ｄは、高濃度のｎ型不純物がそれぞれ添加された領域である。また、フィン３１−３３は、Ｘ軸方向に等間隔でそれぞれ離間している。なお、フィン３１−３３の各々の幅Ｗは、いわゆる電界集中効果を得ることができる程度の幅であることが望ましい。それは、サブスレッショルド電流を最小限度に留めるためである。
【００２４】
ゲート電極４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）で形成されている。ゲート電極４は、ＸーＹ平面にて、Ｘ軸方向に延在した概ね長方形の形状を持つ。ゲート電極４は、フィン３１−３３に対して垂直である。
【００２５】
半導体装置１は、アクティブ領域ＡＲにもＳＴＩ構造を持つ。それは、アクティブ領域ＡＲでトランジスタＴＲ１−ＴＲ３をそれぞれ電気的に絶縁するためである。そこで、４つの素子分離領域５１−５４がアクティブ領域ＡＲに設けられている。４つの素子分離領域５１−５４のうち、２つの素子分離領域５１および５２が、フィン３１および３２の間と、フィン３２および３３の間とにそれぞれ設けられている。残りの２つの素子分離領域５３および５４が、トランジスタＴＲ３１およびラージ素子分離領域ＬＳＴＩの間と、トランジスタＴＲ３３およびラージ素子分離領域ＬＳＴＩの間とにそれぞれ設けられている。
【００２６】
本実施の形態では、素子分離領域５３および５４の各々の幅（Ｘ軸方向）は、素子分離領域５１および５２の各々の幅より若干広い。素子分離領域５１−５４の各々の幅は、トランジスタＴＲ１−ＴＲ３のレイアウト設計に基づいて、種々の形態を採ることができる。基本的に、素子分離領域５１−５４の数は、トランジスタの個数、即ちフィンの個数よりも１つ多い。
【００２７】
図４Ｂは、図４ＡのＹ−Ｙ線における半導体装置１の断面図である。半導体装置１は、４つのトレンチ６１−６４を半導体基板２の上面側（Ｚ軸の正方向側）に備える。半導体基板２は、具体的には、ｐ型シリコン（Ｓｉ）基板である。トレンチ６１−６４は、アクティブ領域ＡＲの素子分離領域５１−５４にそれぞれ位置しており、その形状が図４ＡのＹ−Ｙ線から見て概ね長方形である。トレンチ６１−６４は、素子分離領域５１−５４を形成するためにある。したがって、トレンチ６１−６４の各々の幅（Ｘ軸方向）は、素子分離領域５１−５４の幅と同じである。トレンチ６１−６４の各々の底面６Ｂの面積（Ｘ−Ｙ平面）は、素子分離領域５１−５４の各々の面積と同じである。
【００２８】
半導体装置１は、トレンチ６１−６４の各々の内部に存在する酸化膜（ＳｉＯ２）７を更に備える。酸化膜７は、絶縁膜の一例である。酸化膜７は、増速酸化によって形成されている。
【００２９】
増速酸化は、高濃度の不純物がシリコン基板にイオン注入された場合、その領域の熱酸化が他の領域よりも早く進む現象である。高濃度の不純物がイオン注入された領域の酸化膜の膜厚は、他の領域のものよりも厚くなる。その上、イオン注入による増速酸化は、酸化膜の膜厚を制御しやすいという利点を持つ。それは、注入すべき不純物のドーズ量に応じて、その膜厚の成長の度合いが決まるためである。この他、高濃度の不純物を所望する領域に選択的に注入しやすいことも挙げられる。
【００３０】
ＮＭＯＳトランジスタをシリコン基板に形成する場合、高濃度の不純物は、ヒ素（Ａｓ）またはリン（Ｐ）であることが望ましい。より望ましくは、高濃度の不純物は、ヒ素である。それは、ヒ素とリンを比較した場合、ヒ素の方が増速酸化の速度が速いためである。したがって、ヒ素の方がより低濃度で厚い酸化膜を得やすい。本実施の形態では、ヒ素およびリンのうち、ヒ素がトレンチ６１−６４の各々の底面６Ｂにイオン注入される。イオン注入後、半導体基板２は、熱酸化される。熱酸化により、ゲート絶縁膜９が形成される。ゲート絶縁膜９は、酸化膜であって、フィン３１−３３のシリコンが酸化したものである。
【００３１】
半導体基板２の熱酸化は、トレンチ６１−６４の各々の底面６Ｂの増速酸化を促す。そのため、ゲート絶縁膜９の形成と共に、トレンチ６１−６４の各々の内部にも酸化膜７が形成される。酸化膜７も、半導体基板２であるシリコン自身の酸化膜である。しかしながら、酸化膜７は、イオン注入された不純物に起因した増速酸化により成長する。そのため、酸化膜７の膜厚Ｄ１は、ゲート絶縁膜９の膜厚Ｄ２よりも厚い。
【００３２】
ここで、酸化膜７の膜厚Ｄ１について説明する。フィン３１−３３は、それぞれ高さＨ１を持つｐ型シリコンである。その高さＨ１は、トランジスタＴＲ１−ＴＲ３の性能を左右するパラメータの一つである。所望する高さＨ１を得たい場合、主に、以下の二つのパラメータを制御する必要がある。一つ目は、トレンチ６１−６４の各々の深さＤＰである。二つ目は、酸化膜７の膜厚Ｄ１である。基本的に、酸化膜７の膜厚Ｄ１は、イオン注入すべき不純物のドーズ量に大きく依存する。増速酸化を促すためには、不純物のドーズ量は、ヒ素およびリン共に、概ね１０１５ｃｍ−２程度であることが望ましい。このドーズ量の場合、酸化膜７は、ゲート絶縁膜９の膜厚Ｄ２の５倍程度にまで成長する。本実施の形態では、増速酸化による酸化膜７の成長の度合いを鑑みて、トレンチ６１−６４の各々の深さＤＰは、概ね５００Å±１００Å（オングストローム：１Å＝０．１ｎｍ）程度である。
【００３３】
不純物のイオン注入の結果、ヒ素の不純物層８が、トレンチ６１−６４の各々の底面６Ｂの下層に且つ酸化膜７に接触して形成される。本実施の形態では、不純物層８の膜厚Ｄ３は、ゲート絶縁膜９の膜厚Ｄ２よりも若干厚い程度である。この膜厚Ｄ３は、不純物のドーズ量に加え不純物の注入エネルギーにも因るが、特に限定されるものではない。当然ながら、リンがイオン注入された場合、リンの不純物層８が形成される。
【００３４】
ゲート電極４は、ゲート絶縁膜９を介して、フィン３１−３３の各々の三面を挟み込んでいる。ここで言う「三面」とは、フィン３１−３３の各々の上面３Ｔと、２つの側面３ＳＬおよび３ＳＲである。
【００３５】
半導体装置１の基本的な動作は、以下の通りである。ここでは、トランジスタＴＲ１−ＴＲ３の各々がオフ状態からオン状態に切り替わる場合を例に挙げる。ゲート電極４に閾値電圧Ｖｔｈ以上のゲート電圧Ｖｇ（＞Ｖｔｈ）が印加される。これと共に、フィン３１−３３の各々のドレイン領域側に、ドレイン電圧が印加される。このとき、ドレイン電流がフィン３１−３３の各々のドレイン領域Ｄからソース領域Ｓへ流れる。即ち、トランジスタＴＲ１−ＴＲ３の各々は、オフ状態からオン状態に切り替わる。
【００３６】
３．半導体装置の製造方法
半導体装置１の製造方法は、第１工程から第７工程を備える。以下、工程順に説明する。
【００３７】
（第１工程）
図５は、第１工程での半導体装置１を例示する外観図である。第１工程では、半導体基板２を提供する。半導体基板２は、アクティブ領域ＡＲを備えている。
【００３８】
（第２工程）
図６Ａは、第２工程での半導体装置１の平面図である。図６Ｂは、図６ＡのＹ−Ｙ線における半導体装置１の断面図である。第２工程では、アクティブ領域ＡＲが他のアクティブ領域と隣接する部分にラージ素子分離領域ＬＳＴＩを形成する。
【００３９】
具体的には、先ず、ドライエッチングにより、アクティブ領域ＡＲが他のアクティブ領域と隣接する部分にトレンチを形成する。本実施の形態では、２つのトレンチを形成する場合が例示されている。トレンチの深さは、トレンチ６１−６４の各々の深さＤＰよりも十分に深い。次いで、形成した２つのトレンチの各々に酸化膜を埋め込む。この酸化膜の埋め込みには、例えば、ＣＶＤが用いられる。
【００４０】
（第３工程）
図７Ａは、第３工程での半導体装置１の平面図である。図７Ｂは、図７ＡのＹ−Ｙ線における半導体装置１の断面図である。第３工程では、マスクパターンに従い、アクティブ領域ＡＲでフィン３１−３３を形成すべき箇所にフォトレジストＰＲを塗布する。半導体基板２の面上の領域Ａ３１−Ａ３３が、形成すべきフィン３１−３３の各々の上面３Ｔに対応する。更に、ラージ素子分離領域ＬＳＴＩにもフォトレジストＰＲを塗布する。フォトレジストＰＲの塗布には、リソグラフィが用いられる。なお、フォトレジストＰＲの未塗布の領域が形成すべき素子分離領域５１−５４である。Ｙ軸方向に延在する素子分離領域５１−５４は、Ｘ軸方向に対して平行に且つ等間隔に離間している。
【００４１】
（第４工程）
図８Ａは、第４工程での半導体装置１の平面図である。図８Ｂは、図８ＡのＹ−Ｙ線における半導体装置１の断面図である。第４工程では、ドライエッチングを用いて、形成すべき素子分離領域５１−５４にトレンチ６１−６４をそれぞれ形成する。その際に、トレンチ６１−６４を、Ｘ軸方向に沿って等間隔に離間して形成する。上述したように、トレンチ５１−５４の各々の深さＤＰは、概ね５００Å±１００Å程度である。
【００４２】
（第５工程）
図９Ａは、第５工程での半導体装置１の平面図である。図９Ｂは、図９ＡのＹ−Ｙ線における半導体装置１の断面図である。第５工程では、イオン注入法を用いて、トレンチ６１−６４の各々の底面６Ｂに高濃度のヒ素をイオン注入する。ヒ素のドーズ量は、後の第６工程で、酸化膜７の膜厚Ｄ１がゲート絶縁膜９の膜厚Ｄ２よりも厚く成長することができる量である。上述したように、ヒ素のドーズ量は、望ましくは１０１５ｃｍ−２程度である。ヒ素のイオン注入の結果、不純物層８がトレンチ６１−６４の各々の底面６Ｂの下層に形成される。
【００４３】
（第６工程）
図１０Ａは、第６工程での半導体装置１の平面図である。図１０Ｂは、図１０ＡのＹ−Ｙ線における半導体装置１の断面図である。第６工程では、トレンチ６１−６４の各々の底面６Ｂを増速酸化することにより、トレンチ６１−６４の各々に酸化膜７を形成する。
【００４４】
具体的には、先ず、フォトレジストＰＲを除去する。次いで、半導体基板２を熱酸化することにより、領域Ａ３１−Ａ３３の各々にゲート絶縁膜９を形成する。換言すれば、フィン３１−３３の各々の上面３Ｔにゲート絶縁膜９を形成する。領域Ａ３１−Ａ３３は、図１０Ａおよび１０Ｂに示すとおり、トレンチ３１−３４の各々の間に存在している。
【００４５】
また、熱酸化に伴う増速酸化を利用して、ゲート絶縁膜９の形成と共に、トレンチ６１−６４の各々に酸化膜７を形成する。酸化膜７の形成の結果、高さＨをそれぞれ持つフィン３１−３３が形成される。なお、半導体基板２の熱酸化により、トレンチ６１−６４の各々の側面３ＳＬおよび３ＳＲにも、ゲート絶縁膜９が形成される。
【００４６】
（第７工程）
図１１Ａは、第７工程での半導体装置１の平面図である。図１１Ｂは、図１１ＡのＹ−Ｙ線における半導体装置１の断面図である。第７工程では、Ｙ軸方向に延在するゲート電極４をゲート絶縁膜９上に形成する。次いで、フィン３１−３３のゲート電極４以外の部分に形成されたゲート絶縁膜９を除去する。次いで、イオン注入法を用いて、高純度のｎ型不純物（例えば、リン）を、フィン３１−３３の各々の形成すべきソース領域Ｓおよびドレイン領域Ｄに注入する。このｎ型不純物の平均飛程距離は、４０Å程度である。その後、半導体基板２を例えばアニールすることにより、立体構造のＮＭＯＳトランジスタＴＲ１−ＴＲ３が形成される。
【００４７】
本実施の形態によれば、以下の顕著な効果を得ることができる。第１に、酸化膜７の膜厚Ｄ１を容易かつ精密に制御することができる。本実施の形態では、トレンチ６１−６４の各々の底面６Ｂに高濃度の不純物をイオン注入することにより、酸化膜７が増速酸化によって形成される。取り分け、イオン注入を用いるので、マスクパターンの疎密の具合に左右されることなく、所望する高さＨを持つフィン３１−３３を容易に形成することができる。したがって、本製造方法によって提供された立体構造のトランジスタを備える半導体装置１は、サブスレッショルド電流の抑制に加え消費電力の削減を図ることができる。
【００４８】
第２に、酸化膜７の結晶欠陥に起因したＮＭＯＳトランジスタＴＲ１−ＴＲ３の駆動能力の低下を防止することができる。図２に示す一般的な半導体装置１００の場合、トレンチ１６０の内部での圧縮応力によって酸化膜１７０の結晶に歪みが発生しやすい。これは、酸化膜１７０をトレンチ１６０に埋め込むという、製造プロセスに起因する。その結果、トランジスタの駆動能力が低下する恐れがある。本実施の形態では、増速酸化により酸化膜７が成長する。そのため、トレンチ６１−６４の各々の内部で圧縮応力が発生しにくい。
【００４９】
本発明は、その要旨を逸脱しない範囲内で種々の変更が可能である。例えば、ラージ素子分離領域ＬＳＴＩを本実施の形態よりも浅く形成する場合がある。この場合、第２工程で形成したトレンチの底面に高濃度のヒ素またはリンをイオン注入することにより、ラージ素子分離領域ＬＳＴＩを形成することができる。この他、例えば、第５工程で好適な高濃度の不純物を用いることにより、Ｐ（Positive  Channel）ＭＯＳトランジスタを形成することもできる。
【符号の説明】
【００５０】
１：半導体装置
２：半導体基板
３１−３３：フィン
４：ゲート電極
５１−５４：素子分離領域
６１−６４：トレンチ
７：酸化膜
８：不純物層
９：ゲート絶縁膜
【図１】
2013131616.tif 000003
【図２】
2013131616.tif 000004
【図３】
2013131616.tif 000005
【図４Ａ】
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【図４Ｂ】
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【図５】
2013131616.tif 000008
【図６Ａ】
2013131616.tif 000009
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
2013131616.tif 000015
【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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