(57)【要約】【課題】縦型トランジスタにおけるゲートコンタクトの抵抗値を安定させる。【解決手段】シリコン基板１１とＳＴＩ１２には、第１のシリコンピラー１５Ａおよび第２のシリコンピラー１５Ｂが形成される。第１のシリコンピラー１５Ａの側面は第１のゲート絶縁膜１９Ａで覆われ、更に、第１のゲート電極２０Ａにおり覆われる。第２のシリコンピラー１５Ｂの側面は第２のゲート電極２０Ｂに覆われる。第１のゲート電極２０Ａと第２のゲート電極２０Ｂは接続されている。また、第２のシリコンピラー１５Ｂの上表面よりも第２のゲート電極２０Ｂが突出することにより、第２のゲート電極２０Ｂの内壁面が露出しており、ここに導電体１０２が形成される。この導電体１０２に、第３のコンタクトプラグ２９ｃが接続される。【選択図】図１
2013239505.tif 000002
【特許請求の範囲】
【請求項１】
素子領域と、
前記素子領域を区画する素子分離領域と、
前記素子領域に立設される半導体ピラーと、
前記半導体ピラーの側面に形成される絶縁膜と、
前記素子分離領域に立設される絶縁体ピラーと、
前記絶縁膜で覆われた前記半導体ピラーの側面と前記絶縁体ピラーの側面の双方を連続的に覆い、かつ、前記絶縁体ピラーの上表面から略垂直方向に突出部を有する第１の導電体と、
前記第１の導電体の前記突出部の内壁面と接触する第２の導電体と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の導電体を覆う第１の層間絶縁膜を更に備え、
前記第１の層間絶縁膜には、前記絶縁体ピラーの上表面および前記第１の導電体の前記内壁面の少なくとも一部を露出させるコンタクトホールが形成されており、
前記第２の導電体は、前記コンタクトホールに形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第２の導電体は金属材料を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の導電体および前記第１の導電体は、前記半導体ピラーに形成されるＭＯＳトランジスタのゲート電極として機能することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記絶縁膜は、前記半導体ピラーに形成されるＭＯＳトランジスタのゲート絶縁膜として機能することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の導電体は、平面投影視において、前記絶縁体ピラーの上表面の略中央に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の導電体は、平面投影視において、前記絶縁体ピラーの上表面の面内に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１の導電体の前記突出部の前記内壁面により囲まれる筒状空間が形成され、前記第２の導電体は前記筒状空間に埋設されることにより前記第１の導電体の前記内壁面と接触することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１の導電体を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜の上層に形成される第２の層間絶縁膜と、
前記第２の導電体と接続される第３の導電体と、を更に備え、
前記第１の層間絶縁膜および前記第２の層間絶縁膜には、前記絶縁体ピラーの上表面および前記第１の導電体の前記内壁面の少なくとも一部を露出させるコンタクトホールが形成されており、
前記第３の導電体は、前記コンタクトホールに形成されることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第２の導電体と前記第３の導電体はいずれも金属材料を含むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
素子領域と前記素子領域を区画する素子分離領域の双方にマスク材を形成するマスク工程と、
前記マスク材をマスクとしたエッチングにより、前記素子領域に半導体ピラーを形成し、前記素子分離領域に絶縁体ピラーを形成するピラー形成工程と、
前記半導体ピラーの側面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜で覆われた前記半導体ピラーの側面と前記絶縁体ピラーの側面、前記マスク材の側面と上表面とを覆う第１の導電体を形成する第１導電体形成工程と、
前記マスク材の上表面に形成される前記第１の導電体を除去することにより前記マスク材を部分的に露出させる第１導電体除去工程と、
前記絶縁体ピラー上の前記マスク材を選択的に除去することにより前記第１の導電体の内壁面を露出させ、前記絶縁体ピラーの上表面よりも上方へ前記第１の導電体を突出させるマスク材除去工程と、
前記第１の導電体の前記内壁面と接触する第２の導電体を形成する第２導電体形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の導電体および前記マクス材の双方を覆う第１の層間絶縁膜を形成する第１層間絶縁膜形成工程と、
前記絶縁体ピラー上の前記マスク材を部分的に露出させるコンタクトホールを前記第１の層間絶縁膜に形成するコンタクトホール形成工程と、を更に備え、
前記マスク材除去工程では、前記コンタクトホールを介して前記マスク材を除去することにより前記第１の導電体の前記内壁面を露出させ、
前記第２導電体形成工程では、前記コンタクトホールを介して前記第２の導電体を前記第１の導電体の前記内壁面と接触させることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記マスク材はシリコン窒化膜であり、燐酸を用いたウェットエッチングにより除去されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
素子領域と前記素子領域を区画する素子分離領域の双方にマスク材を形成するマスク工程と、
前記マスク材により、前記素子領域に半導体ピラーを形成し、前記素子分離領域に絶縁体ピラーを形成するピラー形成工程と、
前記半導体ピラーの側面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜で覆われた前記半導体ピラーの側面と前記絶縁体ピラーの側面、前記マスク材の側面と上表面とを覆う第１の導電体を形成する第１導電体形成工程と、
前記マスク材の上表面に形成される前記第１の導電体を除去することにより前記マスク材を部分的に露出させる第１導電体除去工程と、
前記第１の導電体および前記マスク材の双方を覆う第１の層間絶縁膜を形成する第１層間絶縁膜形成工程と、
前記絶縁体ピラー上の前記マスク材を選択的に除去することにより前記第１の導電体の内壁面を露出させ、前記絶縁体ピラーの上表面よりも上方へ前記第１の導電体を突出させるマスク材除去工程と、
前記マスク材を除去した領域に第２の導電体を形成する第２導電体形成工程と、
前記第１の層間絶縁膜の上層に第２の層間絶縁膜を形成する第２層間絶縁膜形成工程と、
前記絶縁体ピラー周辺の前記第２の導電体を部分的に露出させるコンタクトホールを前記第２の層間絶縁膜に形成するコンタクトホール形成工程と、
前記コンタクトホールに、前記第２の導電体と接触する第３の導電体を形成する第３導電体形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
これまで、半導体装置の集積度の向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８３９１号公報
【特許文献２】特開２０１０−１３５５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では第１及び第２のシリコンピラー１５Ａ，１５Ｂを用い、このうち第１のシリコンピラー１５Ａをチャネルとして用いている。第２のシリコンピラー１５Ｂは、第１のシリコンピラー１５Ａの周囲を覆う第１のゲート電極２０Ａを引き出すためのダミーピラーであり、第２のシリコンピラー１５Ｂの周囲には、第１のゲート電極２０Ａと接する第２のゲート電極２０Ｂが形成される（図１参照）。第２のゲート電極２０Ｂは、第３のコンタクトプラグ２９ｃを介して上部の配線層３０に接続され、これにより第１のゲート電極２０Ａと配線層３０との電気的接続が行われる。特許文献１の図１に示すように、第３のコンタクトプラグ２９ｃは、第２のシリコンピラー１５Ｂ上のシリコン窒化膜１４ｂ（絶縁膜）と第２のゲート電極２０Ｂの双方と接触している。このため、第３のコンタクトプラグ２９ｃの形成位置によって、第２のゲート電極２０Ｂに対するコンタクト抵抗値が変化してしまう。もし、第３のコンタクトプラグ２９ｃの形成位置が設計値から大きくずれ、その結果シリコン窒化膜１４ｂのみとしか接触しない位置に形成されてしまうと、第３のコンタクトプラグ２９ｃは接続不良となってしまう。
【０００６】
特許文献２でもダミーピラーとして第二のシリコンピラー２’が用いられ、その周囲には第二の絶縁膜５’を介してゲートコンタクト電極６’が形成される（図３参照）。第二のシリコンピラー２’は窒化膜４’をマスクとして形成され、その後の工程において熱リン酸を用いたウェットエッチングにより窒化膜４’が除去される。窒化膜４’の除去により形成される空洞には、ゲートコンタクト電極６’と接する第四のコンタクトプラグ１１’が埋め込まれる。窒化膜４’を除去した後、第四のコンタクトプラグ１１’を埋め込む前には、ゲートコンタクト電極６’とのコンタクト抵抗を低減するための表面処理を行う必要があるが、かかる表面処理を行うと第二の絶縁膜５’がダメージを受ける可能性があり、第二のシリコンピラー２’と第四のコンタクトプラグ１１’との絶縁を確保することが困難となる。
【課題を解決するための手段】
【０００７】
本発明における半導体装置は、素子領域と、素子領域を区画する素子分離領域が形成され、素子領域に立設される半導体ピラーと、半導体ピラーの側面に形成される絶縁膜と、素子分離領域に立設される絶縁体ピラーと、絶縁膜で覆われた前記半導体ピラーの側面と絶縁体ピラーの側面の双方を連続的に覆い、かつ、絶縁体ピラーの上表面よりも略垂直方向に突出部を有する第１の導電体と、第１の導電体の突出部の内壁面と接触する第２の導電体と、を備える。
【０００８】
本発明における半導体装置の製造方法は、素子領域と素子領域を区画する素子分離領域の双方にマスク材を形成するマスク工程と、マスク材により、素子領域に半導体ピラーを形成し、素子分離領域に絶縁体ピラーを形成するピラー形成工程と、半導体ピラーの側面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜で覆われた半導体ピラーの側面と絶縁体ピラーの側面、マスク材の側面と上表面とを覆う第１の導電体を形成する第１導電体形成工程と、マスク材の上表面に形成される第１の導電体を除去することによりマスク材を部分的に露出させる第１導電体除去工程と、絶縁体ピラー上のマスク材を選択的に除去することにより第１の導電体の内壁面を露出させ、絶縁体ピラーの上表面よりも上方へ第１の導電体を突出させるマスク材除去工程と、第１の導電体の内壁面と接触する第２の導電体を形成する第２導電体形成工程と、を備える。
【０００９】
本発明における別の半導体装置の製造方法は、素子領域と素子領域を区画する素子分離領域の双方にマスク材を形成するマスク工程と、マスク材により、素子領域に半導体ピラーを形成し、素子分離領域に絶縁体ピラーを形成するピラー形成工程と、半導体ピラーの側面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜で覆われた半導体ピラーの側面と絶縁体ピラーの側面、マスク材の側面と上表面とを覆う第１の導電体を形成する第１導電体形成工程と、マスク材の上表面に形成される第１の導電体を除去することによりマスク材を部分的に露出させる第１導電体除去工程と、第１の導電体およびマスク材の双方を覆う第１の層間絶縁膜を形成する第１層間絶縁膜形成工程と、絶縁体ピラー上のマスク材を選択的に除去することにより第１の導電体の内壁面を露出させ、絶縁体ピラーの上表面よりも上方へ第１の導電体を突出させるマスク材除去工程と、マスク材を除去した領域に第２の導電体を形成する第２導電体形成工程と、第１の層間絶縁膜の上層に第２の層間絶縁膜を形成する第２層間絶縁膜形成工程と、絶縁体ピラー周辺の第２の導電体を部分的に露出させるコンタクトホールを第２の層間絶縁膜に形成するコンタクトホール形成工程と、コンタクトホールに、第２の導電体と接触する第３の導電体を形成する第３導電体形成工程と、を備える。
【発明の効果】
【００１０】
本発明によれば、縦型トランジスタにおけるゲートコンタクトのコンタクト電極の抵抗を安定させやすくなる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。
【図２】本実施形態による半導体装置の製造方法の一工程（ＳＴＩ及び活性領域の形成）を示す図である。
【図３】本実施形態による半導体装置の製造方法の一工程（ハードマスクの形成）を示す図である。
【図４】本実施形態による半導体装置の製造方法の一工程（ハードマスクのパターニング）を示す図である。
【図５】本実施形態による半導体装置の製造方法の一工程（シリコンピラーの形成）を示す断面図である。
【図６】本実施形態による半導体装置の製造方法の一工程（サイドウォール絶縁膜の形成）を示す断面図である。
【図７】本実施形態による半導体装置の製造方法の一工程（シリコン酸化膜の形成）を示す略断面図である。
【図８】本実施形態による半導体装置の製造方法の一工程（第１の拡散層の形成）を示す略断面図である。
【図９】本実施形態による半導体装置の製造方法の一工程（サイドウォール絶縁膜の除去）を示す略断面図である。
【図１０】本実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜の形成）を示す略断面図である。
【図１１】本実施形態による半導体装置の製造方法の一工程（ポリシリコン膜の形成）を示す略断面図である。
【図１２】本実施形態による半導体装置の製造方法の一工程（ポリシリコン膜のエッチバック）を示す略断面図である。
【図１３】本実施形態による半導体装置の製造方法の一工程（層間絶縁膜の形成）を示す略断面図である。
【図１４】本実施形態による半導体装置の製造方法の一工程（マスク酸化膜の形成）を示す略断面図である。
【図１５】本実施形態による半導体装置の製造方法の一工程（マスク酸化膜のパターニング）を示す略断面図である。
【図１６】本実施形態による半導体装置の製造方法の一工程（シリコン窒化膜の除去）を示す略断面図である。
【図１７】本実施形態による半導体装置の製造方法の一工程（ＬＤＤ領域の形成）を示す断面図である。
【図１８】本実施形態による半導体装置の製造方法の一工程（サイドウォール絶縁膜の形成）を示す略断面図である。
【図１９】本実施形態による半導体装置の製造方法の一工程（スルーホールの掘り下げ）を示す略断面図である。
【図２０】本実施形態による半導体装置の製造方法の一工程（シリコンエピタキシャル層の形成）を示す略断面図である。
【図２１】本実施形態による半導体装置の製造方法の一工程（イオン注入による第２の拡散層の形成）を示す略断面図である。
【図２２】第１実施形態において、層間絶縁膜の形成工程を示す略断面図である。
【図２３】第１実施形態において、第３のコンタクトホールを掘り下げる工程を示す略断面図である。
【図２４】第１実施形態において、第２のシリコンピラー上のシリコン窒化膜を除去する工程を示す略断面図である。
【図２５】第１実施形態において、第１および第２のコンタクトホールを掘り下げる工程を示す略断面図である。
【図２６】第１実施形態において、第１から第３のコンタクトプラグを形成する工程を示す略断面図である。
【図２７】第２実施形態において、マスク酸化膜のパターニング工程を示す略断面図である。
【図２８】第２実施形態において、第２のシリコンピラー上のシリコン窒化膜を除去する工程を示す略断面図である。
【図２９】第２実施形態において、第２のシリコンピラー上に導電体を封入し、層間絶縁膜を形成する工程を示す略断面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を対象として説明するが、本発明はＤＲＡＭに限定されるものではない。
【００１３】
図１（ａ）及び（ｂ）は、本発明の好ましい実施形態による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。
【００１４】
図１（ａ）及び（ｂ）に示すように、本実施形態による半導体装置１０はシリコンピラーを用いた縦型（三次元）トランジスタであり、シリコン基板１１にはＳＴＩ（Shallow Trench Isolation）１２が形成される。ＳＴＩ１２に囲まれた活性領域１３内には半導体ピラー１５Ａが形成され、ＳＴＩ１２には絶縁体ピラー１５Ｂが形成される。半導体ピラー１５Ａの側面は、ゲート絶縁膜１９を介して第１のゲート電極２０Ａ（第１の導電体）に覆われる。絶縁体ピラー１５Ｂの側面は第２のゲート電極２０Ｂ（第１の導電体）に覆われる。第１のゲート電極２０Ａは第２のゲート電極２０Ｂと接続されている。半導体装置１０はまた、半導体ピラー１５Ａの下部に第１の拡散層１８（下部拡散層）と、半導体ピラー１５Ａの上部に第２の拡散層２６（上部拡散層）を備える。第１の拡散層１８は、半導体ピラー１５Ａの真下ではなく、これらのピラーが形成されていないシリコン基板１１の平坦領域に位置している。
【００１５】
第１の拡散層１８は、第１のコンタクトプラグ２９ａを介して配線層３０に接続されている。第２の拡散層２６は、第２のコンタクトプラグ２９ｂを介して配線層３０に接続されている。ゲート電極２０は、第３のコンタクトプラグ（ゲートコンタクト）２９ｃを介して配線層３０に接続されている。
【００１６】
半導体ピラー１５Ａはトランジスタ用ピラーであり、絶縁体ピラー１５Ｂはゲート電極用ピラー（ダミーピラー）である。半導体ピラー１５Ａ、絶縁体ピラー１５Ｂは共に、シリコン基板１１の主面に対してほぼ垂直に形成されており、両者の距離Ｌはゲート電極の膜厚Ｔの２倍未満である。２つのピラーを近接させることで、半導体ピラー１５Ａの側面に形成されたゲート電極２０Ａと、絶縁体ピラー１５Ｂの側面に形成されたゲート電極２０Ｂとを確実に接触させる。
【００１７】
絶縁体ピラー１５Ｂの平面方向の大きさは半導体ピラー１５Ａよりも大きく設計されているため、第２のコンタクトプラグ２９ｂ（ソースコンタクトまたはドレインコンタクト）と第３のコンタクトプラグ２９ｃ（ゲートコンタクト）を離すことができ、配線層３０の形成マージンを拡大できる。各ピラーの高さは、要求されるトランジスタ特性に応じて設定すればよい。
【００１８】
第１のゲート電極２０Ａは、第１のゲート絶縁膜１９Ａを介して半導体ピラー１５Ａの側面に形成される。半導体ピラー１５Ａの上方は周縁部が保護絶縁膜１４ａと接しており、中央部がスルーホール２３によって開口している。保護絶縁膜１４ａは、半導体ピラー１５Ａを形成する際のマスクの一部であり、シリコン酸化膜によって構成される。
【００１９】
第１のゲート電極２０Ａはゲート絶縁膜１９の外周に形成される。第２のゲート電極２０Ｂは、絶縁体ピラー１５Ｂの側面を覆う。第２のゲート電極２０Ｂの上端は絶縁体ピラー１５Ｂの上端よりも高いため、絶縁体ピラー１５Ｂの上方には第２のゲート電極２０Ｂの内壁面で囲まれた空間（上部領域１００）ができる。この上部領域１００は導電体１０２で埋められ、導電体１０２は第３のコンタクトプラグ２９ｃ（ゲートコンタクト）と接続される。すなわち、第３のコンタクトプラグ２９ｃは、導電体１０２及び第２のゲート電極２０Ｂを介して、第１のゲート電極２０Ａに接続されている。
【００２０】
第１の拡散層１８は、活性領域１３の底部、すなわち、半導体ピラー１５Ａの下部周辺に設けられる。第２の拡散層２６は、半導体ピラー１５Ａの上部のスルーホール２３内に形成される。第１および第２の拡散層１８，２６は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成される。
【００２１】
第２の拡散層２６は、半導体ピラー１５Ａの上部のＬＤＤ（Lightly Doped Drain）領域２４に接続される。スルーホール２３の内壁面には、第２の拡散層２６と第１のゲート電極２０Ａを絶縁する筒状のサイドウォール絶縁膜２５が形成されている。
【００２２】
サイドウォール絶縁膜２５は、スルーホール２３内に形成されており、半導体ピラー１５Ａの外径とスルーホール２３の内径は略一致している。これは、半導体ピラー１５Ａの形成に用いたハードマスクを除去することによってスルーホール２３が形成されるからである。スルーホール２３内の空間を第２の拡散層２６の形成領域として利用している（詳細は後述）。
【００２３】
第１から第３のコンタクトプラグ２９ａ〜２９ｃは、層間絶縁膜２７を貫通するコンタクトホール内に導電性材料を充填することにより形成される。コンタクトプラグの材料としては、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）およびタングステン（Ｗ）の積層膜を用いることが好ましい。コンタクトプラグ２９や導電体１０２は、銅などの金属材料を含有してもよい。第３のコンタクトプラグ２９ｃの下端部は、絶縁体ピラー１５Ｂの上部領域１００を埋める導電体１０２に接続されている。
【００２４】
以上のような構造を有する半導体装置１０は、第１の拡散層１８がソース及びドレインの一方として機能し、第２の拡散層２６がソース及びドレインの他方として機能する。また、第１のゲート電極２０Ａは、第２のゲート電極２０Ｂを通じてゲートコンタクト２９ｃに接続され、さらに配線層３０に接続されている。チャネル領域は半導体ピラー１５Ａの縦方向に形成され、ゲート絶縁膜１９Ａを介したゲート電極２０Ａからの電界によって制御される。
【００２５】
以上説明したように、本実施形態の半導体装置１０によれば、トランジスタ用ピラーである半導体ピラー１５Ａに隣接して、ダミーピラーである絶縁体ピラー１５Ｂが設けられている。そして、絶縁体ピラー１５Ｂの側面に形成された第２のゲート電極２０Ｂを介して、第１のゲート電極２０Ａとゲートコンタクト２９ｃとを接続していることから、ゲート電極の平坦な部分を形成するためのフォトリソグラフィを行うことなく、ゲートコンタクトとの接続が容易なゲート電極構造を実現することができる。
【００２６】
また、本実施形態によれば、半導体ピラー１５Ａと絶縁体ピラー１５Ｂの距離がゲート電極の膜厚の２倍未満に設定されているので、ゲート電極２０Ａとゲート電極２０Ｂを確実に接触できる。さらに、半導体ピラー１５Ａの形成に用いたハードマスクを除去することによって形成されたスルーホール２３内に第２の拡散層２６を設けているので、半導体ピラー１５Ａに対して第２の拡散層２６を自己整合的に形成することができ、半導体ピラー１５Ａと第２の拡散層２６とを確実に接続できる。
【００２７】
本実施形態においては、第３のコンタクトプラグ２９ｃは、第２のゲート電極２０Ｂの内壁面に接する導電体１０２と接続される。第２のゲート電極２０Ｂは、絶縁体ピラー１５Ｂの上表面よりも上方へ突出する内壁面を有している。いいかえれば、第２のゲート電極２０Ｂが絶縁体ピラー１５Ｂの上表面よりも上方を取り囲むことによって絶縁体ピラー１５Ｂの上表面に上部領域１００（筒状空間）が形成され、この上部領域１００に導電体１０２が埋設される。後述するように、導電体１０２は上部領域１００に自己整合的に形成される。第３のコンタクトプラグ２９ｃは、平面投影視（図１（ｂ）参照）において、絶縁体ピラー１５Ｂの略中央、少なくとも、上部領域１００の面内に形成される。このため、第３のコンタクトプラグ２９ｃの形成位置が多少ずれたとしても、第３のコンタクトプラグ２９ｃと上部領域１００の接触面積は変化しないため、ゲートコンタクトの抵抗値がばらつきにくくなる。この結果、第３のコンタクトプラグ２９ｃの形成可能範囲が広くなることで加工精度に余裕が生まれるため、製造効率を向上させ、製品品質を安定させやすくなる。
【００２８】
また、絶縁体ピラー１５Ｂは、活性領域１３ではなくＳＴＩ１２（絶縁領域）に形成される。このため、筒状の上部領域１００を形成した後、第２のゲート電極２０Ｂと導電体１０２とのコンタクト抵抗を低減するための表面処理を行っても、特許文献２のように第２のゲート電極２０Ｂに絶縁不良が生じることもない。
【００２９】
次に、本実施形態による半導体装置１０の製造方法について詳細に説明する。
【００３０】
図２〜図２９は、本実施形態による半導体装置１０の製造方法を説明するための工程図である。
【００３１】
半導体装置１０の製造では、まずシリコン基板１１を用意し、このシリコン基板上にＳＴＩ（Shallow Trench Isolation）１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図２）。実際のシリコン基板１１には多数の活性領域が形成されるが、図２には１つの活性領域のみを示している。特に限定されるものではないが、本実施形態の活性領域１３は矩形状を有している。
【００３２】
ＳＴＩ１２の形成では、シリコン基板１１の主面にドライエッチングにより溝を形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面にシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２が形成される。
【００３３】
次に、活性領域１３内に半導体ピラー１５Ａ、ＳＴＩ１２に絶縁体ピラー１５Ｂを同時に形成する。まず、基板全面に保護絶縁膜１４ａ及びハードマスクであるシリコン窒化膜１４ｂを形成する（図３）。保護絶縁膜１４ａはＳＴＩ１２と同じくシリコン酸化膜である。保護絶縁膜１４ａとシリコン窒化膜１４ｂはＣＶＤ法で形成される。本明細書においては、保護絶縁膜１４ａ（シリコン酸化膜）とシリコン窒化膜１４ｂの積層膜を単に「ハードマスク１４」とよぶ。ハードマスク１４をパターニングすることにより、一部のハードマスク１４を残し、それ以外を除去する（図４）。
【００３４】
パターニングされたハードマスク１４を用いて、活性領域１３およびＳＴＩ１２の露出面をドライエッチングにより掘り下げる（図５）。エッチングで掘り下げられなかった部分はシリコン基板１１の主面に対してほぼ垂直な半導体ピラー１５Ａ、絶縁体ピラー１５Ｂとなる。
【００３５】
半導体ピラー１５Ａ、絶縁体ピラー１５Ｂの側面にサイドウォール絶縁膜１６を形成する（図６）。サイドウォール絶縁膜１６は、ハードマスク１４を残したまま、活性領域１３の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成できる。半導体ピラー１５Ａ、絶縁体ピラー１５Ｂの側面はサイドウォール絶縁膜１６に覆われる。
【００３６】
次に、活性領域１３の底面にシリコン酸化膜１７を熱酸化により形成する（図７）。このとき、半導体ピラー１５Ａ、絶縁体ピラー１５Ｂの上面及び側面は、ハードマスク１４とサイドウォール絶縁膜１６により酸化雰囲気から保護される。
【００３７】
半導体ピラー１５Ａの下部に第１の拡散層１８を形成する（図８）。第１の拡散層１８は、活性領域１３の表面に形成されたシリコン酸化膜１７を介して、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
【００３８】
次に、サイドウォール絶縁膜１６をウェットエッチングにより除去する（図９）。これにより、半導体ピラー１５Ａと絶縁体ピラー１５Ｂの側面が露出する。半導体ピラー１５Ａと絶縁体ピラー１５Ｂの上面は、ハードマスク１４で覆われている。
【００３９】
次に、半導体ピラー１５Ａの側面にゲート絶縁膜１９を形成する（図１０）。ゲート絶縁膜１９は熱酸化により形成する。絶縁体ピラー１５Ｂはもともと酸化シリコンであるため、熱酸化処理の影響をほとんど受けない。
【００４０】
次に、ポリシリコン膜からなるゲート電極２０Ａ、２０Ｂを形成する。ゲート電極２０Ａ、２０Ｂは、基板全面に膜厚Ｔを有するポリシリコン膜２０をＣＶＤ法により形成した後（図１１）、ポリシリコン膜２０をエッチバックすることにより形成する（図１２）。半導体ピラー１５Ａの側面は第１のゲート電極２０Ａで覆われ、絶縁体ピラー１５Ｂの側面は第２のゲート電極２０Ｂで覆われる。半導体ピラー１５Ａと絶縁体ピラー１５Ｂとの距離は２Ｔ未満に設計されており、このためゲート電極２０Ａ、２０Ｂは互いに接触する。
【００４１】
基板全面にシリコン酸化膜からなる層間絶縁膜２１を形成した後、層間絶縁膜２１の表面をＣＭＰ法により研磨して平坦化する（図１３）。シリコン窒化膜１４ｂがＣＭＰストッパーとしての役割を果たす。こうして、半導体ピラー１５Ａ、絶縁体ピラー１５Ｂは層間絶縁膜２１により埋められる。
【００４２】
基板全面にシリコン酸化膜からなるマスク酸化膜２２を形成する（図１４）。マスク酸化膜２２はＣＶＤ法により形成する。マスク酸化膜２２をパターニングし、半導体ピラー１５Ａの上方のシリコン窒化膜１４ｂを露出させる。絶縁体ピラー１５Ｂの上方のシリコン窒化膜１４ｂはマスク酸化膜２２により保護される（図１５）。露出したシリコン窒化膜１４ｂをドライエッチングまたはウェットエッチングにより除去することにより、保護絶縁膜１４ａを底面とするスルーホール２３が形成される（図１６）。
【００４３】
スルーホール２３は、半導体ピラー１５Ａを形成する際にマスクとして用いたシリコン窒化膜１４ｂを除去することにより形成されることから、半導体ピラー１５Ａに対して自己整合的に形成されることになる。このため、平面的に見て、スルーホール２３の壁面と半導体ピラー１５Ａの外周部は一致する。
【００４４】
次に、半導体ピラー１５Ａの上部にＬＤＤ領域２４を形成する（図１７）。ＬＤＤ領域２４は、保護絶縁膜１４ａを介して、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。
【００４５】
次に、スルーホール２３の内壁面にサイドウォール絶縁膜２５を形成する（図１８）。サイドウォール絶縁膜２５は、基板全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成する。
【００４６】
スルーホール２３を掘り下げてシリコン酸化膜１４ａを除去し、半導体ピラー１５Ａを露出させる（図１９）。スルーホール２３の内部にシリコンエピタキシャル層２６ａを選択的エピタキシャル成長法により形成する（図２０）。シリコンエピタキシャル層２６ａにシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入し、第２の拡散層２６を形成する（図２１）。第２の拡散層２６は自己整合的に形成される。
【００４７】
以降は、２通りの製造方法について、それぞれ第１および第２の実施形態として説明する。
【００４８】
［第１の実施形態］
次に、基板全面に層間絶縁膜２７を形成する（図２２）。第１の実施形態においては、層間絶縁膜２１および層間絶縁膜２７が「第１の層間絶縁膜」に相当する。パターニングにより第３のコンタクトホール２８ｃを形成する（図２３）。リン酸によるウェットエッチングによりシリコン窒化膜１４ｂを除去する（図２４）。この結果、絶縁体ピラー１５Ｂ上に第２のゲート電極２０Ｂの内壁面に囲まれた筒状領域（上部領域１００）が形成される。
【００４９】
更に、第１のコンタクトホール２８ａおよび第２のコンタクトホール２８ｂを形成する（図２５）。第１のコンタクトホール２８ａは、半導体ピラー１５Ａの隣に設けられた活性領域１３内の空き領域に形成され、層間絶縁膜２７，２１およびシリコン酸化膜１７を貫通して第１の拡散層１８に達する。第２のコンタクトホール２８ｂは、半導体ピラー１５Ａの直上に形成され、層間絶縁膜２７を貫通して第２の拡散層２６に達する。
【００５０】
次に、第１乃至第３のコンタクトホール２８ａ乃至２８ｃ内に導電材料を埋め込むことにより、第１乃至第３のコンタクトプラグ２９ａ乃至２９ｃを形成する（図２６）。第１のコンタクトプラグ（第１の拡散層コンタクト）２９ａは第１の拡散層１８に接続され、第２のコンタクトプラグ（第２の拡散層コンタクト）２９ｂは第２の拡散層２６に接続され、第３のコンタクトプラグ（ゲートコンタクト）は第２のゲート電極２０Ｂに接続される。
【００５１】
第１実施形態においては、導電体１０２と第３のコンタクトプラグ２９ｃは実質的に同時に形成される。第３のコンタクトプラグ２９ｃおよび導電体１０２が「第２の導電体」に対応する。第２の導電体は、第２のゲート電極２０Ｂの内壁面と接触する。第３のコンタクトホール２８ｃの位置が多少ずれたとしても、導電体１０２は自己整合的に第２のゲート電極２０Ｂの内壁面に接触するように形成される。
【００５２】
コンタクトプラグ２９は、具体的にはＣＶＤ法により、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を順次成膜することにより形成する。具体的には、コンタクトホール２８の内壁にチタン（Ｔｉ）をプラズマＣＶＤ法で薄く成膜し、更に、窒化チタン（ＴｉＮ）をＡＬＤ（Atomic Layer Deposition）法により薄く成膜したあと、タングステン（Ｗ）をコンタクトホール２８にＣＶＤ法にて充填し、層間絶縁膜２７上のＷ／ＴｉＮ／ＴｉをＣＰＭにより除去することで、コンタクトプラグ２９を形成する。
【００５３】
最後に、第１〜第３のコンタクトプラグ２９ａ〜２９ｃの上端部に配線層３０を形成することにより、本実施形態の半導体装置１０が完成する（図１（ａ）及び（ｂ））。配線層３０は、絶縁膜表面に溝を掘り、溝に金属を埋め込むシングル・ダマシン法により形成される。
【００５４】
［第２の実施形態］
第１の実施形態においては、スルーホール２３に第２の拡散層２６を形成した後、層間絶縁膜２７を積層したが（図２２）、層間絶縁膜２７を積層する前にシリコン窒化膜１４ｂを除去してもよい。第２の実施形態においては、層間絶縁膜２１は「第１の層間絶縁膜」、層間絶縁膜２７が「第２の層間絶縁膜」に相当する。
【００５５】
第２実施形態では、第２の拡散層２６の形成後（図２１）、基板全面にシリコン酸化膜からなるマスク酸化膜２２を再度形成する（図２７）。マスク酸化膜２２をパターニングし、絶縁体ピラー１５Ｂの上方に形成されたシリコン窒化膜１４ｂを露出させる。露出したシリコン窒化膜１４ｂをリン酸によるウェットエッチングにより除去する。この結果、絶縁体ピラー１５Ｂの上表面と第２のゲート電極２０Ｂの内壁面に囲まれた筒状領域（上部領域１００）が露出する（図２８）。
【００５６】
この上部領域１００に導電体１０２（ポリシリコン）を埋設し、基板全面に層間絶縁膜２７（第２の層間絶縁膜）を形成する（図２９）。第２実施形態においては、第３のコンタクトプラグ２９ｃが「第３の導電体」、導電体１０２が「第２の導電体」に対応する。導電体１０２は自己整合的に第２のゲート電極２０Ｂの内壁面に接触するように形成される。
【００５７】
あとは、第１の実施形態と同様、第１〜第３のコンタクトホール２８ａ〜２８ｃを形成した上で、第１〜第３のコンタクトプラグ２９ａ〜２９ｃを形成する（図２６）。その後、配線層３０を形成することにより、本実施形態の半導体装置１０が完成する（図１（ａ）及び（ｂ））。
【００５８】
以上、実施形態に基づいて半導体装置１０を説明した。本実施形態における半導体装置１０では、導電体である第３のコンタクトプラグ２９ｃは上部領域１００の導電体１０２上に形成されている。いいかえれば、第３のコンタクトプラグ２９ｃの底面（接触面）は、導電体１０２のみと接触している。導電体１０２は、上部領域１００に自己整合的に形成されるため、第２のゲート電極２０Ｂの内壁面と確実に接触できる。
【００５９】
導電体１０２の上面積は第３のコンタクトプラグ２９ｃの底面積よりも大きい。このため、第３のコンタクトホール２８ｃの位置が多少ずれたとしても第３のコンタクトプラグ２９ｃと導電体１０２の接触面積が変化することはないので、ゲートコンタクトの抵抗値がばらつきにくくなり、半導体装置１０の製造効率を高めることができる。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６１】
１０  半導体装置、１１  シリコン基板、１２  ＳＴＩ、１３  活性領域、１４  ハードマスク、１４ａ  保護絶縁膜、１４ｂ  シリコン窒化膜、１５Ａ  半導体ピラー、１５Ｂ  絶縁体ピラー、１６  サイドウォール絶縁膜、１７  シリコン酸化膜、１８  第１の拡散層、１９  ゲート絶縁膜、２０  ゲート電極、２０Ａ  第１のゲート電極、２０Ｂ  第２のゲート電極、２１  層間絶縁膜、２２  マスク酸化膜、２３  スルーホール、２４  ＬＤＤ領域、２５  サイドウォール絶縁膜、２６  第２の拡散層、２７  層間絶縁膜、２６ａ  シリコンエピタキシャル層、２８ａ  第１のコンタクトホール、２８ｂ  第２のコンタクトホール、２８ｃ  第３のコンタクトホール、２９ａ  第１のコンタクトプラグ、２９ｂ  第２のコンタクトプラグ、２９ｃ  第３のコンタクトプラグ、３０  配線層、１００  上部領域、１０２  導電体。
【図１】
2013239505.tif 000003
【図２】
2013239505.tif 000004
【図３】
2013239505.tif 000005
【図４】
2013239505.tif 000006
【図５】
2013239505.tif 000007
【図６】
2013239505.tif 000008
【図７】
2013239505.tif 000009
【図８】
2013239505.tif 000010
【図９】
2013239505.tif 000011
【図１０】
2013239505.tif 000012
【図１１】
2013239505.tif 000013
【図１２】
2013239505.tif 000014
【図１３】
2013239505.tif 000015
【図１４】
2013239505.tif 000016
【図１５】
2013239505.tif 000017
【図１６】
2013239505.tif 000018
【図１７】
2013239505.tif 000019
【図１８】
2013239505.tif 000020
【図１９】
2013239505.tif 000021
【図２０】
2013239505.tif 000022
【図２１】
2013239505.tif 000023
【図２２】
2013239505.tif 000024
【図２３】
2013239505.tif 000025
【図２４】
2013239505.tif 000026
【図２５】
2013239505.tif 000027
【図２６】
2013239505.tif 000028
【図２７】
2013239505.tif 000029
【図２８】
2013239505.tif 000030
【図２９】
2013239505.tif 000031