(57)【要約】【課題】ビアパッドインレイを有するＴＳＶ半導体素子を提供する。【解決手段】基板及び前記基板の表面上に形成された絶縁層と、前記基板及び前記絶縁層を垂直に貫通し、前記絶縁層上に表面が露出した貫通ビア構造体と、前記露出した貫通ビア構造体の表面上に形成されたビアパッドと、を含み、前記ビアパッドは、前記露出した貫通ビア構造体の表面上に直接的に形成されたビアパッドボディと、前記ビアパッドボディの下部に形成され、前記絶縁層内部に突出して前記貫通ビア構造体を覆うビアパッドインレイと、を含み、前記ビアパッドボディ及び前記ビアパッドインレイは、前記絶縁層上に直接的に形成されたビアパッドバリア層と、前記ビアパッドバリア層上に形成されたビアパッド金属層と、を含む半導体素子が提案される。【選択図】図２Ｂ
2013243348.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板を垂直に貫通し、一端部の表面が前記基板の表面上に露出した貫通ビア構造体と、
前記貫通ビア構造体上に配置されたビアパッドと、を含み、
前記ビアパッドは、
前記貫通ビア構造体上に配置されたビアパッドボディと、
前記貫通ビアパッドボディの下部に形成され、前記貫通ビア構造体の一側方向に位置するビアパッドインレイと、を含むことを特徴とする半導体素子。
【請求項２】
前記基板と前記ビアパッドとの間に配置された表面絶縁層をさらに含み、
前記ビアパッドは、前記表面絶縁層と直接的に接触することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記表面絶縁層は、前記ビアパッドインレイを覆うリセスを含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記ビアパッドインレイは、側壁部及び底部を含み、
前記側壁部が前記貫通ビア構造体と直接的に接触することを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記ビアパッドボディは、
前記表面絶縁層上に形成されたビアパッドバリア層と
前記ビアパッドバリア層上に形成されたビアパッド金属層と、を含み、
前記ビアパッドバリア層は、前記貫通ビア構造体と直接的に接触することを特徴とする  請求項４に記載の半導体素子。
【請求項６】
前記基板と前記表面絶縁層との間に配置されたバッファ絶縁層をさらに含むことを特徴とする請求項２に記載の半導体素子。
【請求項７】
前記ビアパッドボディは、上面が平坦なメサ形状を有し、
前記ビアパッドは、
前記ビアパッドボディ上に形成され、上面が平坦なビアパッドキャッピング層をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記基板上に形成された再配線構造体をさらに含み、
前記再配線構造体は、前記ビアパッドボディと物質的に連続する配線ボディを含むことを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記再配線構造体は、
前記配線ボディの下部に配置された配線インレイをさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記基板上に形成された再配線パッドをさらに含み、
前記再配線パッドは、前記配線ボディと物質的に連続する再配線ボディと、
前記再配線ボディの下部に形成された再配線インレイと、を含むことを特徴とする請求項８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビアパッドインレイ（ｖｉａ  ｐａｄ  ｉｎｌａｙ）を有する半導体素子に関する。
【背景技術】
【０００２】
半導体素子の集積度が高くなるにつれて、各構成要素の小さい損失が致命的な損失となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１２１４５７号公報
【特許文献２】特開２００９−１７７０７２号公報
【特許文献３】特許第４３９７５８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、貫通ビア構造体及びビアパッドを有する半導体素子及びその製造方法を提供することにある。
【０００５】
本発明が解決しようとする課題は、ビアパッド及び再配線構造を有する半導体素子及びその製造方法を提供することにある。
【０００６】
本発明が解決しようとする課題は、インレイを有するビアパッド及びビアパッドを有する半導体素子及びその製造方法を提供することにある。
【０００７】
本発明が解決しようとする課題は、インレイを有する再配線構造体、再配線構造体を有する半導体素子、及びその製造方法を提供することにある。
【０００８】
本発明が解決しようとする課題は、インレイを有する再配線パッド、再配線パッドを有する半導体素子、及びその製造方法を提供することにある。
【０００９】
本発明が解決しようとする課題は、貫通ビア構造体と重畳し、インレイを含むビアパッド、インレイを含むビアパッドを有する半導体素子、及びその製造方法を提供することにある。
【００１０】
本発明が解決しようとする課題は、一体型に形成されたビアパッド、再配線構造体、及び／または再配線パッド、これらを含む半導体素子、及びその製造方法を提供することにある。
【００１１】
本発明が解決しようとする課題は、多様な課題を解決した構成要素及び半導体素子のうちの１つ以上を含むメモリモジュール、半導体モジュール、電子システム、及びモバイル機器を提供することにある。
【００１２】
本発明が解決しようとする多様な課題は上記の課題に限らず、上記以外の他の課題も次の記載から当業者が明確に理解することができる。
【課題を解決するための手段】
【００１３】
本発明の技術的思想の一実施形態による半導体素子は、基板と、前記基板を垂直に貫通し、一端部の表面が前記基板の表面上に露出された貫通ビア構造体と、前記貫通ビア構造体上に配置されたビアパッドと、を含み、前記ビアパッドは、前記貫通ビア構造体上に配置されたビアパッドボディと、前記貫通ビアパッドボディの下部に形成されて前記貫通ビア構造体の一側方向に位置するビアパッドインレイと、を含むことができる。
【００１４】
本発明の技術的思想の一実施形態による半導体素子は、基板と、該基板の表面上に形成された絶縁層と、前記基板及び前記絶縁層を垂直に貫通し、前記絶縁層上に表面が露出された貫通ビア構造体と、該露出された貫通ビア構造体の表面上に形成されたビアパッドと、を含み、前記ビアパッドは、前記露出された貫通ビア構造体の表面上に直接的に形成されたビアパッドボディと、前記ビアパッドボディの下部に形成され、前記絶縁層内部に突出して前記貫通ビア構造体を覆うビアパッドインレイと、を含み、前記ビアパッドボディ及び前記ビアパッドインレイは、前記絶縁層上に直接的に形成されたビアパッドバリア層、及び前記ビアパッドバリア層上に形成されたビアパッド金属層を含むことができる。
【００１５】
その他の実施形態の具体的な事項については詳細な説明及び図面に含まれている。
【発明の効果】
【００１６】
本発明の多様な実施形態による半導体素子は、機械的及び物理的に安定したビアパッドを含むことができる。本発明の多様な実施形態による半導体素子は、機械的及び物理的に安定した再配線構造と再配線パッドを含むことができる。本発明の多様な実施形態による半導体素子は、湿式エッチングなどにより発生するアンダーカットの影響を最小化することができる。本発明の多様な実施形態による半導体素子は、貫通ビアプラグとビアパッドとの接触が安定に維持されるので、貫通ビアプラグとビアパッドとの接触抵抗を低く維持することができる。よって、優れた半導体素子の電気的性能が保障できる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の技術的思想の多様な実施形態による半導体素子の貫通ビア構造体、ビアパッド、再配線構造体、及び再配線パッドを概念的に示す表面のレイアウト図である。
【図１Ｂ】本発明の技術的思想の多様な実施形態による半導体素子の貫通ビア構造体、ビアパッド、再配線構造体、及び再配線パッドを概念的に示す表面のレイアウト図である。
【図２Ａ】本発明の技術的思想の実施形態による半導体素子の貫通ビア構造体及びビアパッドを概略的に示す上面図またはレイアウト図である。
【図２Ｂ】本発明の技術的思想の多様な実施形態による半導体素子の貫通ビア構造体及びビアパッドを概略的に示す縦断面図である。
【図２Ｃ】本発明の技術的思想の多様な実施形態による半導体素子の貫通ビア構造体及びビアパッドを概略的に示す縦断面図である。
【図２Ｄ】本発明の技術的思想の多様な実施形態による半導体素子の貫通ビア構造体及びビアパッドを概略的に示す縦断面図である。
【図２Ｅ】本発明の技術的思想の多様な実施形態による半導体素子の貫通ビア構造体及びビアパッドを概略的に示す縦断面図である。
【図３Ａ】本発明の技術的思想の多様な実施形態によるビアパッドを概略的に示す上面図またはレイアウトである。
【図３Ｂ】本発明の技術的思想の多様な実施形態によるビアパッドを概略的に示す上面図またはレイアウトである。
【図３Ｃ】本発明の技術的思想の多様な実施形態によるビアパッドを概略的に示す上面図またはレイアウトである。
【図４Ａ】本発明の技術的思想の多様な実施形態によるビアパッドを概略的に示す縦断面図である。
【図４Ｂ】本発明の技術的思想の多様な実施形態によるビアパッドを概略的に示す縦断面図である。
【図５Ａ】本発明の技術的思想の一実施形態による再配線構造体を概略的に示す上面図及び縦断面図である。
【図５Ｂ】本発明の技術的思想の一実施形態による再配線構造体を概略的に示す上面図及び縦断面図である。
【図６Ａ】本発明の技術的思想の一実施形態による半導体素子を概略的に示す平面図である。
【図６Ｂ】図６ＡのＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’方向に沿って切断された縦断面図である。
【図６Ｃ】図６ＡのＩＶ−ＩＶ’方向に沿って切断された縦断面図である。
【図７Ａ】本発明の技術的思想の一実施形態による半導体素子を概略的に示す平面図である。
【図７Ｂ】図７ＡのＶ−Ｖ’、ＶＩ−ＶＩ’、及びＶＩＩ−ＶＩＩ’方向に沿って切断された縦断面図である。
【図７Ｃ】図７ＡのＶＩＩＩ−ＶＩＩＩ’方向に沿って切断された縦断面図である。
【図８Ａ】本発明の技術的思想の一実施形態による半導体素子を概略的に示す平面図である。
【図８Ｂ】図８ＡのＩＸ−ＩＸ’、Ｘ−Ｘ’、及びＸＩ−ＸＩ’方向に沿って切断された縦断面図である。
【図８Ｃ】図８ＡのＸＩＩ−ＸＩＩ’方向に沿って切断された縦断面図である。
【図９Ａ】本発明の多様な実施形態による半導体素子を製造する方法を説明するフローチャートである。
【図９Ｂ】本発明の多様な実施形態による半導体素子を製造する方法を説明するフローチャートである。
【図９Ｃ】本発明の多様な実施形態による半導体素子を製造する方法を説明するフローチャートである。
【図９Ｄ】本発明の多様な実施形態による半導体素子を製造する方法を説明するフローチャートである。
【図１０Ａ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｂ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｃ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｄ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｅ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｆ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｇ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｈ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｉ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｊ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｋ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｌ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｍ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１０Ｎ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１１Ａ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【図１１Ｂ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【図１１Ｃ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【図１１Ｄ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【図１１Ｅ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【図１１Ｆ】本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【図１２Ａ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１２Ｂ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１３Ａ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１３Ｂ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１４Ａ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１４Ｂ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１５Ａ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１５Ｂ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１６Ａ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１６Ｂ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１７Ａ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１７Ｂ】本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【図１８】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも１つを含むメモリモジュールを概念的に示す図である。
【図１９】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも１つを含む半導体モジュールを概念的に示す図である。
【図２０】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも１つを含む電子システムを概念的に示すブロック図である。
【図２１】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも１つを含む電子システムを概念的に示すブロック図である。
【図２２】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも１つを含むモバイル機器を概略的に示す図である。
【発明を実施するための形態】
【００１８】
本発明の利点及び特徴、そして、これを達成する方法は添付の図面と共に詳細に後述する実施形態を参照することで明確になることができる。しかし、本発明は以下に開示する実施形態に限らず、互いに異なる多様な形態に実現されることができ、ただ本実施形態は本発明の開示が完全なものとし、本発明が属する技術分野にて通常の知識を有する者に発明の範疇を完全に公開するために提供されるものであって、本発明は特許請求の範囲内で定義される。
【００１９】
本明細書に用いる用語は、実施形態を説明するためのものであって、本発明を制限するものではない。本明細書において、単数型は文句において特別に言及しない限り複数型も含む。明細書に用いる「含む（ｃｏｍｐｒｉｓｅｓ）。」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は、１つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００２０】
１つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されることは、他の素子と直接接続またはカップリングされた場合または中間に他の素子を介在した場合をすべて含む。一方、１つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」に指称されることは中間に他の素子を介在しないことを示す。明細書全体にかけて、同一参照符号は同一構成要素を指称する。「及び／または」は言及されたアイテムのそれぞれ及び１つ以上のすべての組合を含むものである。
【００２１】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示すように１つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために用いることができる。空間的に相対的な用語は、図面に示された方向とともに使用時または動作時に素子の互いに異なる方向を含む用語として理解すべきである。例えば、図面に示された素子を裏返す場合、他の素子の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に位置することができる。よって、例示的な用語の「下」は下と上の方向をすべて含むことができる。素子は、他の方向にも配向されることができ、これによって空間的に相対的な用語は配向によって解釈されることができる。
【００２２】
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／または平面図を参考して説明することができる。図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されたものである。よって、製造技術及び／または許容誤差などによって例示図の形態が変形されることができる。よって、本発明の実施形態は、図示された特定形態に限らず、製造工程によって生成される形態の変化も含むものである。例えば、直角に図示されたエッチング領域はラウンドであるか所定の曲率を有する形態とすることができる。よって、図面に例示された領域は概略的な属性を有し、図面に例示された領域の形態は素子の領域の特定形態を例示するためのものであって、発明の範疇を制限するものではない。
【００２３】
明細書全文にかけて同一の参照符号は同一の構成要素を指称する。よって、同一の参照符号または類似の参照符号は、該当図面に言及または説明されなくても、他の図面を参照して説明される。また、参照符号が表示されなくても、他の図面を参照して説明される。
【００２４】
図１Ａ及び図１Ｂは、本発明の技術的思想の多様な実施形態による半導体素子１Ａ、１Ｂの貫通ビア構造体４０、ビアパッド５０、再配線構造体８０、及び再配線パッド９０を概念的に示す表面のレイアウト図である。
【００２５】
図１Ａ及び図１Ｂを参照すると、本発明の多様な実施形態による半導体素子１Ａ、１Ｂは、基板１０の表面上に露出した貫通ビア構造体４０、ビアパッド５０、再配線構造体８０及び再配線パッド９０を含むことができる。
【００２６】
基板１０の表面はシリコン、シリコン窒化物、シリコン酸化物、ポリイミド、感光性ポリイミド、ＢＣＢ、またはその他の有機または無機高分子物を含むことができる。
【００２７】
貫通ビア構造体４０は、基板１０の一部または全部を貫通することができる。貫通ビア構造体４０の一端部は基板１０の表面上に露出することができる。
【００２８】
ビアパッド５０は、貫通ビア構造体４０と重畳するように基板１０の表面上に多様に配列される。ビアパッド５０は貫通ビア構造体４０と電気的に接続されることができる。
【００２９】
再配線構造体８０はビアパッド５０と電気的及び／または物質的に接続されることができる。再配線構造体８０はビアパッド５０と再配線パッド９０を電気的及び／または物質的に接続されることができる。再配線パッド９０は再配線構造体８０と電気的及び／または物質的に接続されることができる。再配線パッド９０は再配線構造体８０の一部とすることができる。
【００３０】
図１Ａをさらに参照すると、貫通ビア構造体４０は基板１０の中央を通る仮想の直線上に、行または列をなすように配列される。図１Ａには例示的に貫通ビア構造体４０が１つの行をなして配列されるように図示されているが、多数個の行または列をなすように配列される。再配線パッド９０は基板１０上の多様な位置、例えば外郭領域に配列される。
【００３１】
図１Ｂをさらに参照すると、貫通ビア構造体４０は基板１０の外郭領域に列をなすように配列される。再配線パッド９０は基板１０上の多様な位置に配列される。本発明の技術的思想の多様な実施形態による半導体素子１Ａ、１Ｂは貫通ビア構造体４０を介して受信した供給電圧、基準電圧、接地電圧、及び多様な電気的信号をビアパッド５０及び再配線構造体８０を利用して多様な位置に配列された再配線パッド９０に分配される。または、半導体素子１Ａ、１Ｂは再配線パッド９０を介して受信した供給電圧、基準電圧、接地電圧、及び多様な電気的信号を、再配線構造体８０を利用して多様な位置に配置されたビアパッド５０及び／または貫通ビア構造体４０に分配される。
【００３２】
図２Ａは本発明の技術的思想の実施形態による半導体素子１１Ａ−１１Ｂの貫通ビア構造体４０及びビアパッド５０を概略的に示す上面図またはレイアウト図であり、図２Ｂないし図２Ｅは本発明の技術的思想の多様な実施形態による半導体素子１１Ａ−１１Ｅの貫通ビア構造体４０及びビアパッド５０を概略的に示す縦断面図である。
【００３３】
図２Ａ及び図２Ｂを参照すると、本発明の一実施形態による半導体素子１１Ａ、１１Ｂは、基板１０及び表面絶縁層１５を貫通する貫通ビア構造体４０及び貫通ビア構造体４０上のビアパッド５０を含むことができる。
【００３４】
基板１０は、バルクシリコン、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、及び上述した他の物質のうちの１つを含むことができる。
【００３５】
基板１０上に表面絶縁層１５が形成される。例えば、表面絶縁層１５は、シリコン窒化物、シリコン酸化物、またはポリイミドを含むことができる。
【００３６】
貫通ビア構造体４０は基板１０及び表面絶縁層１５を垂直に貫通することができる。貫通ビア構造体４０の表面は上面が表面絶縁層１５上に露出される。貫通ビア構造体４０の表面は表面絶縁層１５の表面と同一とすることができる。
【００３７】
貫通ビア構造体４０はビアホール４１の内壁にコンフォーマルに形成されたビアライナー４３、及びビアライナー４３の内壁上にコンフォーマルに形成されたビアバリア層４５及びビアホール４１の内部を埋め込むようにビアバリア層４５内に形成されたビアプラグ４９を含むことができる。ビアホール４１は基板１０の一部または全部及び表面絶縁層１５の全部を貫通することができる。ビアライナー４３はシリコン酸化物またはシリコン窒化物のような絶縁性物質を含むことができる。ビアバリア層４５はバリア金属を含むことができる。例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＷ、ＷＮ、またはその他の耐熱性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）または金属化合物を含む単層または多層に形成される。ビアプラグ４９は、Ｃｕ、Ｗ、Ａｌ、またはその他の金属を含むことができる。貫通ビア構造体４０は貫通ビア側壁４１ａを含むことができる。
【００３８】
ビアパッド５０は、貫通ビア構造体４０上に実質的に円形または多角形のメサ（ｍｅｓａ）構造に形成される。ビアパッド５０は第１基板面１０ａと隣接する第１ビアパッド面５０ａ、第１基板面１０ａと離隔された第２ビアパッド面５０ｂ、及び第１ビアパッド面５０ａと第２ビアパッド面５０ｂとの間のビアパッド側壁５０ｓを含むことができる。例えば、図２Ｂに示すように、第１ビアパッド面５０ａはビアパッド側壁５０ｓと貫通ビア側壁４１ａとの間で平坦でないことができる。ビアパッド５０は、ビアパッドボディ６０及びビアパッド５０の下部に形成されたビアパッドインレイ（ｉｎｌａｙ）７０を含むことができる。ビアパッドインレイ７０は側壁及び底面を含むことができる。ビアパッドボディ６０は表面絶縁層１５の外部または上部に形成される。ビアパッドインレイ７０は貫通ビア構造体４０の側方向に位置することができる。
【００３９】
ビアパッドインレイ７０は貫通ビア構造体４０と水平方向に離隔されることができる。例えば、ビアパッドインレイ７０は貫通ビア構造体４０の側面に離隔されることができる。ビアパッドインレイ７０は上面図で（ｉｎ  ａ  ｔｏｐ  ｖｉｅｗ）貫通ビア構造体４０を覆うように重畳するリングまたは多角形状を有することができる。ビアパッドインレイ７０の直径または一辺の長さはビアパッドボディ６０の直径または一辺の長さよりも小さくすることができる。例えば、ビアパッドインレイ７０は上面図からビアパッドボディ６０に隠れるように重畳される。ビアパッドインレイ７０は側面図（ｉｎ  ａ  ｓｉｄｅ  ｖｉｅｗ）または縦断面から下方に突出される。ビアパッドインレイ７０は表面絶縁層１５の内部に象嵌された形態に形成される。例えば、ビアパッドインレイ７０は表面絶縁層１５の表面がリセスされてビアパッドインレイリセスＲｖが形成され、ビアパッドインレイリセスＲｖ内に埋め込むように下方へ突出した形状を有することができる。
【００４０】
ビアパッドボディ６０とビアパッドインレイ７０は一体型に形成されることができる。例えば、ビアパッドボディ６０とビアパッドインレイ７０は同一物質を含むことができる。ビアパッドボディ６０とビアパッドインレイ７０は物質的に連続されてもよい。
【００４１】
ビアパッド５０は、ビアパッドバリア層５５、ビアパッド金属層５９、及びビアパッドキャッピング層６５Ｖを含むことができる。ビアパッドバリア層５５は、表面絶縁層１５の表面プロファイルに沿ってコンフォーマルに形成される。例えば、ビアパッドバリア層５５は表面絶縁層１５の表面及びビアパッドインレイリセスＲｖの表面上にコンフォーマルに形成される。ビアパッドバリア層５５は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＷ、ＷＮ、またはその他の耐熱性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）または金属化合物を含む単層または多層に形成される。
【００４２】
ビアパッドバリア層５５上にビアパッド金属層５９が直接的に形成される。ビアパッド金属層５９は、Ｃｕ、Ｗ、Ａｌ、Ｎｉ、Ｓｎ、Ａｇ、Ａｕ、またはその他の金属を含むことができる。
【００４３】
ビアパッド金属層５９上に、ビアパッド金属層５９の表面を覆うようにビアパッドキャッピング層６５Ｖが形成される。ビアパッドキャッピング層６５Ｖは、Ｎｉ、Ａｇ、またはその金属を含む合金などで単層または多層に形成される。ビアパッドバリア層５５がビアパッドボディ６０とビアパッドインレイ７０との下部に物質的に連続されるように延長されることができる。
【００４４】
ビアパッド金属層５９がビアパッドボディ６０とビアパッドインレイ７０のメインボディに形成される。例えば、ビアパッドボディ６０とビアパッドインレイ７０はビアパッドバリア層５５及びビアパッド金属層５９を共有することができる。または、ビアパッドバリア層５５及びビアパッド金属層５９は位置によってビアパッドボディ６０及びビアパッドインレイ７０の構成要素として含まれることができる。
【００４５】
図２Ａ及び図２Ｃを参照すると、本発明の一実施形態による半導体素子１１Ｃは基板１０及び表面絶縁層１５を貫通する貫通ビア構造体４０、及び貫通ビア構造体４０上のビアパッド５０を含み、表面絶縁層１５及びビアパッド５０の側面を覆うパッシベーション層６９をさらに含むことができる。パッシベーション層６９は、シリコン窒化物、シリコン酸化物、ポリイミド、感光性ポリイミド、ＢＣＢ、またはその他の有機高分子物または無機高分子物を含むことができる。
【００４６】
図２Ａ及び図２Ｄを参照すると、本発明の一実施形態による半導体素子１１Ｄは基板１０及び表面絶縁層１５を貫通する貫通ビア構造体４０、及び貫通ビア構造体４０上のビアパッド５０を含み、基板１０の表面と表面絶縁層１５との間にバッファ絶縁層１３をさらに含むことができる。バッファ絶縁層１３はシリコン酸化物またはシリコン窒化物を含むことができる。例えば、バッファ絶縁層１３はシリコン酸化物を含むことができ、表面絶縁層１５はシリコン窒化物を含むことができる。
【００４７】
図２Ｅを参照すると、本発明の一実施形態による半導体素子１１Ｅは基板１０及び表面絶縁層１５を貫通する貫通ビア構造体４０、貫通ビア構造体４０上のビアパッド５０、基板１０の表面と表面絶縁層１５との間のバッファ絶縁層１３、及び表面絶縁層１５及びビアパッド５０の側面を覆うパッシベーション層６９をさらに含むことができる。
【００４８】
本発明の技術的思想の多様な実施形態による半導体素子１１Ａ−１１Ｅはビアパッドインレイ７０を含むことによって、長くて広くなったビアパッドバリア層５５を含むことができる。例えば、貫通ビア構造体４０からビアパッド５０の外郭面までビアパッドバリア層５５の長さがビアパッドインレイ７０の側壁に相当する長さ分長くなることができる。よって、ビアパッドバリア層５５を除去する工程で受けるビアパッドバリア層５５の部分的な損傷が無視されることができる。すなわち、ビアパッドバリア層５５が過剰除去されてアンダーカット（以降の図面から説明できる）などが発生しても、それによるビアパッド金属層５９の損傷が防止または緩和されることができる。例えば、ビアパッドバリア層５５が損傷される場合、表面絶縁層１５の表面とビアパッド金属層５９との間に空間、例えば、アンダーカットが形成される場合、ビアパッド金属層５９が十分に支持できず、崩壊するか、傾くか、または部分的な損傷を誘発することができる。しかし、本発明の技術的思想の多様な実施形態による半導体素子１１Ａ−１１Ｅは、ビアパッドバリア層５５の長さ及び面積が十分であって表面絶縁層１５または下部の物質層とビアパッド金属層５９との接着力が十分に維持されることができる。また、ビアパッドインレイ７０を形成するビアパッド金属層５９によって、ビアパッドバリア層５５の損傷に関係なくビアパッドボディ６０が完全な形態に維持することができる。例えば、ビアパッドインレイ７０はビアパッドボディ６０に機械的、物理的の耐力を付加することができる。また、ビアパッドバリア層５５の面積が増加するので、ビアパッドバリア層５５の接着能力が優れることができる。または、ビアパッドバリア層５５が含む物質を安い価格の物質に代替しても全体的な接着能力が同じく維持される。例えば、エッチング耐性が高く、接着能力が良い高価な物質を用いなくてもビアパッドバリア層５５全体的に要求される条件が充足されることができる。
【００４９】
図３Ａないし図３Ｃは、本発明の技術的思想の多様な実施形態によるビアパッド５０を概略的に示す上面図またはレイアウトである。
【００５０】
図３Ａを参照すると、本発明の多様な実施形態によるビアパッド５０は、ビアパッドボディ６０とバー状のビアパッドインレイ７０を含むことができる。バー状のビアパッドインレイ７０は多数個の線状、ボックス状、または円弧状に形成、配列されることができる。
【００５１】
図３Ｂを参照すると、本発明の実施形態によるビアパッド５０は、ビアパッドボディ６０と内部ビアパッドインレイ７０ｉ及び外部ビアパッドインレイ７０ｏを含むことができる。ビアパッドインレイ７０ｉ、７０ｏは貫通ビア構造体４０を覆うリング状に形成される。図３Ｂには、例示的に２つの同心円または同心多角形状のビアパッドインレイ７０ｉ、７０ｏが図示されている。
【００５２】
図３Ｃを参照すると、本発明の実施形態によるビアパッド５０はバー状の内部ビアパッドインレイ７０ｉ及び外部ビアパッドインレイ７０ｏを含むことができる。内部ビアパッドインレイ７０ｉ及び外部ビアパッドインレイ７０ｏは、互いに重畳されないか、重畳程度を減少できるように、互いにすれ違うように形成、配列されることができる。例えば、内部ビアパッドインレイ７０ｉはバー状に形成されることができ、外部ビアパッドインレイ７０ｏはエルボ状に形成される。
【００５３】
図４Ａ及び図４Ｂは、本発明の技術的思想の多様な実施形態によるビアパッド５０を概略的に示す縦断面図である。
【００５４】
図４Ａを参照すると、本発明の一実施形態によるビアパッド５０は多重ビアパッドインレイ７０ｉ、７０ｏを含むことができる。例えば、図３Ｂ及び図３Ｃをさらに参照し、ビアパッドは内部ビアパッドインレイ７０ｉ及び外部ビアパッドインレイ７０ｏを含むことができる。ビアパッドインレイ７０ｉ、７０ｏと貫通ビア構造体４０は互いに離隔されることができる。
【００５５】
図４Ｂを参照すると、本発明の一実施形態によるビアパッド５０は多重ビアパッドインレイ７０ｉ、７０ｏを含み、内部ビアパッドインレイ７０ｉが貫通ビア構造体４０と接触することができる。例えば、貫通ビア構造体４０の側面が表面絶縁層１５上に露出し、ビアバリア層４７と直接的に接触することができる。内部ビアパッドインレイ７０ｉの側壁と貫通ビア構造体４０の側面とが電気的に接続されるように接触することができる。
【００５６】
図５Ａ及び図５Ｂは、本発明の技術的思想の一実施形態による再配線構造体８０を概略的に示す上面図及び縦断面図である。
【００５７】
図５Ａを参照すると、本発明の技術的思想の一実施形態による再配線構造体８０は、配線ボディ（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｂｏｄｙ）８１及び配線インレイ８２を含むことができる。配線インレイ８２は配線ボディ８１に沿って延長されることができる。配線インレイ８２の幅は配線ボディ８１の幅より狭い。例えば、配線インレイ８２は上面図において配線ボディ８１に完全に隠れるように重畳される。配線インレイ８２は側面図または縦断面図で下方へ突出した形状を有することができる。配線インレイ８２は表面絶縁層１５内部に象嵌された形状に形成される。例えば、配線インレイ８２は表面絶縁層１５の表面がリセスされて配線インレイリセスＲｒが形成され、配線インレイリセスＲｒ内に埋め込むように下方へ突出した形状を有することができる。配線ボディ８１と配線インレイ８２は一体型に形成される。配線ボディ８１と配線インレイ８２は同一物質を含むことができる。配線ボディ８１と配線インレイ８２は物質的に連続されてもよい。
【００５８】
再配線構造体８０は、配線バリア層８５、配線金属層８９、及び／または配線キャッピング層６５Ｒを含むことができる。配線バリア層８５は表面絶縁層１５の表面プロファイルに沿ってコンフォーマルに形成される。例えば、配線バリア層８５は表面絶縁層１５の表面及び配線インレイリセスＲｒの表面上にコンフォーマルに形成される。配線バリア層８５は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＷ、ＷＮ、またはその他の耐熱性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）または金属化合物を含む単層または多層に形成される。配線バリア層８５上に配線金属層８９が形成される。配線金属層８９は、Ｃｕ、Ｗ、Ａｌ、Ｎｉ、Ｓｎ、Ａｇ、Ａｕ、またはその他の金属を含むことができる。配線金属層８９上に配線金属層８９の表面を覆うように配線キャッピング層６５Ｒが形成される。配線キャッピング層６５Ｒは、Ｎｉ、Ａｇ、またはその金属を含む合金などにより単層または多層に形成される。よって、配線ボディ８１及び配線インレイ８２は、それぞれの配線バリア層８５、配線金属層８９、及び配線キャッピング層６５Ｒを含むことができる。
【００５９】
図５Ｂを参照すると、本発明の多様な実施形態による再配線構造体８０は、配線ボディ８１及び配線ボディ８１に沿って平行する多数個の配線インレイ８２ａ、８２ｂを含むことができる。配線インレイ８２ａ、８２ｂは互いに離隔されることができる。配線インレイ８２ａ、８２ｂは上面図で配線ボディ８１に隠れるように配線ボディ８１の幅よりも狭い幅を有することができる。配線インレイ８２ａ、８２ｂは下方へ突出される。配線インレイリセスＲｒを有する再配線構造体８０の効果は、図２Ａないし図２Ｅを参照しながら説明したビアパッド５０の効果を参照することによって、容易に理解することができる。
【００６０】
図６Ａは本発明の技術的思想の一実施形態による半導体素子１２Ａを概略的に示す平面図であり、図６Ｂは、図６ＡのＩ−Ｉ’、ＩＩ−ＩＩ’、及びＩＩＩ−ＩＩＩ’方向に沿って切断された縦断面図であり、及び図６Ｃは、図６ＡのＩＶ−ＩＶ’方向に沿って切断された縦断面図である。
【００６１】
図６Ａないし図６Ｃを参照すると、本発明の一実施形態による半導体素子１２Ａは貫通ビア構造体４０、ビアパッド５０、再配線構造体８０、及び再配線パッド９０を含むことができる。
【００６２】
貫通ビア構造体４０は、基板１０及び基板１０上の表面絶縁層１５を垂直に貫通し、上面が表面絶縁層１５上に露出することができる。ビアパッド５０は表面絶縁層１５上で貫通ビア構造体４０の上面と直接的に接触するように配置されることができる。ビアパッド５０はビアパッドボディ６０及びビアパッドインレイ７０を含むことができる。貫通ビア構造体４０及びビアパッド５０は本明細書に添付された他の図面をさらに参照しながらより詳細に理解することができる。
【００６３】
再配線構造体８０は表面絶縁層１５上に直接的に配置されることができる。再配線構造体８０はビアパッド５０と電気的に連続されることができる。例えば、再配線構造体８０はビアパッド５０と直接的に接触することができる。
【００６４】
ビアパッドバリア層５５と配線バリア層８５とが一体型に形成されることができる。例えば、ビアパッドバリア層５５と配線バリア層８５とは物質的に連続されるように同一物質を含むことができる。
【００６５】
ビアパッド金属層５９と配線金属層８９が一体型に形成されることができる。例えば、ビアパッド金属層５９と配線金属層８９は物質的に連続されるように同一物質を含むことができる。
【００６６】
ビアパッドキャッピング層６５Ｖと配線キャッピング層６５Ｒが一体型に形成されることができる。例えば、ビアパッドキャッピング層６５Ｖと配線キャッピング層６５Ｒは物質的に連続されるように同一物質を含むことができる。
【００６７】
再配線パッド９０は、再配線パッドバリア層９５、再配線パッド金属層９９、及び再配線パッドキャッピング層６５Ｐを含むことができる。再配線パッド９０は表面絶縁層１５上に直接的に配置されることができる。再配線パッド９０は再配線構造体８０と電気的に接続されることができる。例えば、再配線パッド９０は再配線構造体８０と直接的に接触することができる。配線バリア層８５と再配線パッドバリア層９５が物質的に連続されるように同一物質を含むことができる。配線金属層８９と再配線パッド金属層９９が物質的に連続されるように同一物質を含むことができる。配線キャッピング層６５Ｒと再配線パッドキャッピング層６５Ｐが物質的に連続されるように同一物質を含むことができる。
【００６８】
図７Ａは本発明の技術的思想の一実施形態による半導体素子１２Ｂを概略的に示す平面図であり、図７Ｂは、図７ＡのＶ−Ｖ’、ＶＩ−ＶＩ’、及びＶＩＩ−ＶＩＩ’方向に沿って切断された縦断面図であり、及び図７Ｃは、図７ＡのＶＩＩＩ−ＶＩＩＩ’方向に沿って切断された縦断面図である。
【００６９】
図７Ａないし図７Ｃを参照すると、本発明の一実施形態による半導体素子１２Ｂは、貫通ビア構造体４０、ビアパッド５０、再配線構造体８０、及び再配線パッド９０を含むことができる。ビアパッド５０はビアパッドインレイ７０を含み、再配線構造体８０は配線インレイ８２を含むことができる。ビアパッドインレイ７０と配線インレイ８２とが電気的に接続されることができる。例えば、ビアパッドバリア層５５と配線バリア層８５とが物質的に連続されるように同一物質を含むことができる。ビアパッド金属層５９と配線金属層８９が物質的に連続されるように同一物質を含むことができる。ビアパッドキャッピング層６５Ｖと配線キャッピング層６５Ｒが物質的に連続されるように同一物質を含むことができる。ビアパッドインレイ７０と配線インレイ８２は同一深さまたは同一厚さを有することができる。例えば、ビアパッドバリア層５５と配線バリア層８５は同一の下面及び同一の上面を有することができる。ビアパッド金属層５９と配線金属層８９が同一の下面及び同一の上面を有することができる。ビアパッドキャッピング層６５Ｖと配線キャッピング層６５Ｒが同一の下面及び同一の上面を有することができる。
【００７０】
図８Ａは本発明の技術的思想の一実施形態による半導体素子１２Ｃを概略的に示す平面図であり、図８Ｂは、図８ＡのＩＸ−ＩＸ’、Ｘ−Ｘ’、及びＸＩ−ＸＩ’方向に沿って切断された縦断面図であり、及び図８Ｃは、図８ＡのＸＩＩ−ＸＩＩ’方向に沿って切断された縦断面図である。
【００７１】
図８Ａないし図８Ｃを参照すると、本発明の一実施形態による半導体素子１２Ｃは、貫通ビア構造体４０、ビアパッド５０、再配線構造体８０、及び再配線パッド９０を含むことができる。ビアパッド５０はビアパッドインレイ７０を含み、再配線構造体８０は配線インレイ８２を含み、再配線パッド９０は再配線パッドインレイ９２を含むことができる。
【００７２】
配線インレイ８２と再配線パッドインレイ９２が電気的に接続されることができる。例えば、配線バリア層８５と再配線パッドバリア層９５が物質的に連続されるように同一物質を含むことができる。配線金属層８９と再配線パッド金属層９９が物質的に連続されるように同一物質を含むことができる。配線キャッピング層６５Ｒと再配線パッドキャッピング層６５Ｐが物質的に連続されるように同一物質を含むことができる。配線インレイ８２と再配線パッドインレイ９２は同一深さまたは同一厚さを有することができる。例えば、配線バリア層８５と再配線パッドバリア層９５は同一の下面及び同一の上面を有することができる。配線金属層８９と再配線パッド金属層９９が同一の下面及び同一の上面を有することができる。配線キャッピング層６５Ｒと再配線パッドキャッピング層６５Ｐが同一の下面及び同一の上面を有することができる。
【００７３】
再配線パッドインレイ９２を有する再配線パッド９０の効果は、図２Ａないし図２Ｅを参照しながら説明したビアパッド５０の効果を参照することで、容易に理解することができる。
【００７４】
図９Ａないし図９Ｄは、本発明の多様な実施形態による半導体素子を製造する方法を説明するフローチャートであり、図１０Ａないし図１０Ｎは本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【００７５】
図９Ａ及び図１０Ａを参照すると、本発明の一実施形態による半導体素子を製造する方法は、シリコンを含む基板１０上に半導体回路２０を形成することを含むことができる（Ｓ１０５）。例えば、半導体回路２０はＣＭＯＳのようなトランジスタを含む論理回路を含むことができる。
【００７６】
図９Ａ及び図１０Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、基板１０上に半導体回路２０を覆う第１層間絶縁膜２１を形成し（Ｓ１１０）、第１層間絶縁膜２１上にビアマスクパターンＭｖを形成し（Ｓ１１５）、ビアマスクパターンＭｖをエッチングマスクとして用いて基板１０内にビアホール４１を形成することを含むことができる（Ｓ１２０）。第１層間絶縁膜２１はシリコン酸化物を含むことができる。ビアマスクパターンＭｖは単層に形成されることができ、図示したように下部ビアマスクパターンＭｖｌ及び上部ビアマスクパターンＭｖｕを含むことができる。例えば、下部ビアマスクパターンＭｖｌはシリコン窒化物を含むことができ、上部ビアマスクパターンＭｖｕはＭＴＯ（ｍｉｄｄｌｅ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）のようなシリコン酸化物を含むことができる。その後、ビアマスクパターンＭｖは除去されることができる。他の実施形態において、ビアマスクパターンＭｖが除去されず、次の工程に利用されることができる。本明細書では、ビアマスクパターンＭｖが除去されたものとして仮定して説明される。
【００７７】
図９Ａ及び図１０Ｃを参照すると、本発明の一実施形態による半導体素子を製造する方法は、ビアホール４１の内壁にビアライナー物質層４３ａをコンフォーマルに形成し（Ｓ１２５）、ビアライナー物質層４３ａ上にビアバリア物質層４５ａをコンフォーマルに形成し（Ｓ１３０）、ビアバリア物質層４５ａ上にビアシード物質層４７ａを形成し（Ｓ１３５）、及びビアホール４１を完全に埋め込むようにビアシード物質層４７ａ上にビアプラグ物質層４９ａを形成することを含むことができる（Ｓ１４０）。
【００７８】
ビアライナー物質層４３ａはシリコン酸化物またはシリコン窒化物を含むことができる。例えば、ビアライナー物質層４３ａは原子層蒸着方法（ＡＬＤ、ａｔｏｍｉｃ  ｌａｙｅｒｅｄ  ｄｅｐｏｓｉｔｉｏｎ）、プラズマを用いた化学気相蒸着方法（ＰＥＣＶＤ、ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、または準常圧化学気相蒸着方法（ＳＡＣＶＤ、ｓｕｂ−ａｔｍｏｓｐｈｅｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｓｉｏｎ）を用いてビアホール４１の内壁にコンフォーマルに形成される。または、ビアライナー物質層４３ａは熱酸化方法などを用いてビアホール４１の内壁上だけに形成されることができる。本実施形態では、ビアライナー物質層４３ａが準常圧化学気相蒸着方法を用いて形成されたシリコン酸化物を含むものとして仮定して図示した。
【００７９】
ビアバリア物質層４５ａはバリア用金属をスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）のような物理的気相蒸着方法（ＰＶＤ、ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）または金属有機化学蒸着方法（ＭＯＣＶＤ、ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｍｅｔｈｏｄ）を用いてビアライナー物質層４３ａの内壁上にコンフォーマルに形成される。ビアバリア物質層４５ａは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＷ、ＷＮなどを含むことができる。ビアバリア物質層４５ａは単層または多層に形成される。
【００８０】
ビアシード物質層４７ａは、ビアバリア物質層４５ａ上に銅（Ｃｕ、ｃｏｐｐｅｒ）、ルテニウム（Ｒｕ、ｒｕｄｅｎｉｕｍ）、タングステン（Ｗ、ｔｕｎｇｓｔｅｎ）、またはその他のシード金属を物理気相蒸着方法または化学気相蒸着方法などを用いてコンフォーマルに形成される。ビアプラグ物質層４９ａはめっき方法を用いて形成されることができる。ビアシード物質層４７ａとビアプラグ物質層４９ａとが同一物質を含む場合、ビアシード物質層４７ａとビアプラグ物質層４９ａとの境界面がなくなることになる。例えば、ビアシード物質層４７ａとビアプラグ物質層４９ａがすべて銅を含む場合、その境界面がなくなることができる。したがって、この後の図面においては、ビアシード物質層４７ａ及びその参照符号は省略するものとする。
【００８１】
図９Ａ及び図１０Ｄを参照すると、本発明の一実施形態による半導体素子を製造する方法は、貫通ビア構造体４０を形成することを含む（Ｓ１４５）。貫通ビア構造体４０を形成することは、第１層間絶縁膜２１の上面上に形成されたビアプラグ物質層４９ａ、ビアシード物質層４７ａ、ビアバリア物質層４５ａ、及びビアライナー物質層４３ａをＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）のような平坦化方法を用いて除去してビアプラグ４９、ビアバリア層４５、及びビアライナー４３を形成することを含む。この工程において、貫通ビア構造体４０の上面と第１層間絶縁膜２１の上面が平坦となることができる。
【００８２】
図９Ａ及び図１０Ｅを参照すると、本発明の一実施形態による半導体素子を製造する方法は、貫通ビア構造体４０及び第１層間絶縁膜２１上に伝導性パターン３０を形成することを含む（Ｓ１５０）。伝導性パターン３０は内部配線３１、３３、３５及び内部ビアプラグ３４を含むことができる。内部配線３１、３３、３５は多層のドーピングされたポリシリコン、金属シリサイド、金属、及び／または金属化合物を含むことができる。第２層間絶縁膜２２及び第３層間絶縁膜２３が伝導性パターン３０を囲むか、または覆うように形成される。
【００８３】
図９Ａ及び図１０Ｆを参照すると、本発明の一実施形態による半導体素子を製造する方法は、基板１０を裏返してウエハ支持キャリア（ＷＳＣ、ｗａｆｅｒ  ｓｕｐｐｏｒｔｉｎｇ  ｃａｒｒｉｅｒ）上に載置することを含むことができる（Ｓ１５５）。ウエハ支持キャリアＷＳＣは絶縁性物質を含み伝導性パターン３０が損傷されないように、クッション及び弾性を有する物質を含むことができる。
【００８４】
図９Ａ及び図１０Ｇを参照すると、本発明の一実施形態による半導体素子を製造する方法は、基板１０の表面を部分的に除去して貫通ビア構造体４０の端部を露出することを含むことができる（Ｓ１６０）。基板１０の表面を部分的に除去することは、基板１０をグラインディング、ＣＭＰまたはエッチバックすることを含む。貫通ビア構造体４０の端部は低くなった基板１０の表面よりも高く突出される。この工程において、貫通ビア構造体４０の端部上のビアライナー４３及び／またはビアバリア層４５が部分的に除去されることができる。図面では、本発明を理解しやすくするために、貫通ビア構造体４０の端部上にビアライナー４３及びビアバリア層４５が除去されず、存在するものとして仮定して図示した。
【００８５】
図９Ａ及び図１０Ｈを参照すると、本発明の一実施形態による半導体素子を製造する方法は、基板１０の表面上に表面絶縁層１５を形成し、表面絶縁層１５の表面上に貫通ビア構造体４０の端部が露出するように表面絶縁層１５の表面を平坦化することを含むことができる（Ｓ１６５）。この工程で貫通ビア構造体４０の端部の表面にビアプラグ４９が露出される。例えば、貫通ビア構造体４０の端部上のビアライナー４３及びビアバリア層４５が部分的または完全に除去されることができる。または、他の実施形態において、貫通ビア構造体４０の端部の表面上に部分的または全体的にビアバリア層４５が残存することができる。本実施形態では、露出した貫通ビア構造体４０の端部の表面上にビアプラグ４９が露出したものと仮定して説明される。その後、図１０Ｉからは本発明の技術的思想を理解しやすくするために、Ａ領域が拡大図示及び説明される。
【００８６】
図９Ｂ及び図１０Ｉを参照すると、本発明の一実施形態による半導体素子を製造する方法は、表面絶縁層１５上にインレイマスクパターンＭｉ１を形成し（Ｓ２０５）、インレイマスクパターンＭｉ１をエッチングマスクとして用いて表面絶縁層１５内にインレイリセスＲ１を形成することを含む（Ｓ２１０）。インレイリセスＲ１を形成することは、インレイマスクパターンＭｉ１によって露出した表面絶縁層１５の表面を選択的に除去またはリセスすることを含む。その後、インレイマスクパターンＭｉ１が除去される。
【００８７】
図９Ｂ及び図１０Ｊを参照すると、本発明の一実施形態による半導体素子を製造する方法は、表面絶縁層１５の表面及びインレイリセスＲ１の内部表面上にビアパッドバリア物質層５５ａをコンフォーマルに形成し（Ｓ２１５）、ビアパッドバリア物質層５５ａ上にビアパッドシード物質層５７ａを形成することを含むことができる（Ｓ２２０）。
【００８８】
図９Ｂ及び図１０Ｋを参照すると、本発明の一実施形態による半導体素子を製造する方法は、ビアパッドシード物質層５７ａ上にビアパッドマスクパターンＭｖｐ１を形成することを含む（Ｓ２２５）。ビアパッドマスクパターンＭｖｐ１は、本明細書に添付した他の図面に例示されたビアパッド５０の形状に該当するビアパッドモールドホールＭＨｖ１を有することができる。例えば、ビアパッドマスクパターンＭｖｐ１はフォトレジストを含むことができる。
【００８９】
図９Ｂ及び図１０Ｌを参照すると、本発明の一実施形態による半導体素子を製造する方法は、ビアパッドモールドホールＭＨｖ１を埋め込むように、ビアパッドシード物質層５７ａ上にビアパッド金属層５９を形成し（Ｓ２３０）、ビアパッド金属層５９の表面上にビアパッドキャッピング層６５を形成することを含むことができる（Ｓ２３５）。ビアパッド金属層５９はめっき方法を用いて形成されることができる。ビアパッドキャッピング層６５はめっき方法または蒸着方法のような表面処理方法を用いて形成されることができる。ビアパッド金属層５９は、例えば、Ｃｕを含むことができる。ビアパッドキャッピング層６５は、例えば、Ｎｉ、Ａｇ、Ａｕのような耐酸化金属を含むことができる。図面には、ビアパッドキャッピング層６５とビアパッドマスクパターンＭｖｐ１の上部表面が平坦なものにとして図示したが、これに制限されない。ビアパッドシード物質層５７ａとビアパッド金属層５９とが同一物質を含む場合、その境界面Ｂがなくなることができる。しかし、本発明の技術的思想を理解しやすくするために、ビアパッドシード物質層５７ａとビアパッド金属層５９との境界面Ｂが表示された。さらに、ビアパッドシード物質層５７ａとビアパッド金属層５９が異なった物質を含む場合、その境界面Ｂは維持される。
【００９０】
図９Ｂ及び図１０Ｍを参照すると、本発明の一実施形態による半導体素子を製造する方法は、ビアパッドマスクパターンＭｖｐ１を除去することを含む（Ｓ２４０）。ビアパッドマスクパターンＭｖｐ１を除去することは、硫酸ボイル（ｂｏｉｌ）または酸素プラズマのようなフォトレジストを除去する工程を含むことができる。ビアパッドマスクパターンＭｖｐ１を除去することによって、その下部に存在するビアパッドシード物質層５７ａが露出されることができる。
【００９１】
図９Ｂ及び図１０Ｎを参照すると、本発明の一実施形態による半導体素子を製造する方法は、露出したビアパッドシード物質層５７ａ及びその下部のビアパッドバリア物質層５５ａを選択的に除去することを含む（Ｓ２４５）。露出したビアパッドシード物質層５７ａ及びその下部のビアパッドバリア物質層５５ａを除去することは、例えば、過酸化水素水Ｈ２Ｏ２及び／または水酸化アンモニウムＮＨ４ＯＨを含むＳＣ−１などを用いた湿式エッチング方法を含むことができる。この工程により、ビアパッドバリア層５５、ビアパッドシード層５７、ビアパッド金属層５９、及びビアパッドキャッピング層６５を含むビアパッド５０が形成される。さらに、この工程においてビアパッドバリア物質層５５ａがオーバーエッチングされることができる。例えば、ビアパッド金属層５９またはビアパッドシード層５７の下部にアンダーカットＵが発生することができる。
【００９２】
上記に説明したように、ビアパッド金属層５９またはビアパッドシード層５７の下部にアンダーカットＵが発生しても、本発明の技術的思想によれば、アンダーカットＵがビアパッド５０の機能に影響を与えないか、または無視されることができる。また、アンダーカットＵが著しく発生しても、ビアパッドバリア層５５がインレイリセスＲ１分長くなったので、アンダーカットＵがビアパッド５０に与える悪影響が緩和されることができる。
【００９３】
図１１Ａないし図１１Ｆは、本発明の技術的思想の一実施形態による半導体素子を製造する方法を概略的に示す縦断面図である。
【００９４】
図９Ｃ及び図１１Ａを参照すると、本発明の一実施形態による半導体素子を製造する方法は、まず、図９Ａ及び図１０Ａないし図１０Ｈを参照する工程段階（Ｓ１０５〜Ｓ１６５）が行われた後、貫通ビア構造体４０の表面及び／または側面を露出させるインレイリセスＲ２を形成することを含むことができる（Ｓ３０５）。例えば、インレイリセスＲ２を形成することは、貫通ビアプラグ４９の端部及び表面絶縁層１５の表面を選択的に露出させるインレイマスクパターンＭｉ２を形成し、露出された表面絶縁層１５の表面をリセスすることを含むことができる。この工程において、インレイリセスＲ２内に露出されたビアライナー４３が部分的または完全に除去されることができる。さらに、インレイリセスＲ２内に露出されたビアバリア層４５も部分的または完全に除去されることができる。本実施形態では、例えば、インレイリセスＲ２内に露出されたビアライナー４３がすべて除去され、ビアバリア層４５は完全に残ったものとして仮定して説明される。その後、インレイマスクパターンＭｉ２が除去される。
【００９５】
図１１Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、図１０Ｊをさらに参照し、表面絶縁層１５の表面、露出された貫通ビアプラグ４９の上面及び側面、及びインレイリセスＲ２の内部表面上にビアパッドバリア物質層をコンフォーマルに形成し（Ｓ３１０）、ビアパッドバリア物質層５５ａ上にビアパッドシード物質層５７ａをコンフォーマルに形成することを含むことができる（Ｓ３１５）。
【００９６】
図１１Ｃを参照すると、本発明の一実施形態による半導体素子を製造する方法は、図１０Ｋをさらに参照し、ビアパッドシード物質層５７ａ上にビアパッドモールドホールＭＨｖ２を有するビアパッドマスクパターンＭｖｐ２を形成することを含むことができる（Ｓ３２０）。ビアパッドモールドホールＭＨｖ２は、図４Ａまたは図４Ｂに例示されたビアパッド５０形状のうちのいずれか１つを有することができる。本実施形態では、図４Ｂに例示されたビアパッド５０の形状が図示されている。
【００９７】
図１１Ｄを参照すると、本発明の一実施形態による半導体素子を製造する方法は、図１０Ｌをさらに参照し、ビアパッドモールドホールＭＨｖ２を埋め込むようにビアパッドシード物質層５７ａ上にビアパッド金属層５９を形成し（Ｓ３２５）、ビアパッド金属層５９の表面上にビアパッドキャッピング層６５を形成することを含むことができる（Ｓ３３０）。
【００９８】
図１１Ｅを参照すると、本発明の一実施形態による半導体素子を製造する方法は、図１０Ｍをさらに参照し、ビアパッドマスクパターンＭｖｐ２を除去することを含むことができる（Ｓ３３５）。
【００９９】
図１１Ｆを参照すると、本発明の一実施形態による半導体素子を製造する方法は、露出されたビアパッドシード物質層５７ａ及びその下部のビアパッドバリア物質層５５ａを除去することを含むことができる（Ｓ３４０）。この工程により、ビアパッドバリア層５５、ビアパッドシード層５７、ビアパッド金属層５９、及びビアパッドキャッピング層６５を含むビアパッド５０が形成される。さらに、この工程においてビアパッドバリア層５５がオーバーエッチングされてビアパッド金属層５９またはビアパッドシード層５７の下部にアンダーカットＵが発生することができる。
【０１００】
図１２Ａ及び図１２Ｂないし図１７Ａ及び図１７Ｂは、本発明の一実施形態による半導体素子を製造する方法を概略的に説明する縦断面図である。
【０１０１】
図９Ｄ、図１２Ａ及び図１２Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、まず、図９Ａ及び図１０Ａないし図１０Ｈを参照する工程段階（Ｓ１０５〜Ｓ１６５）が行われた後、インレイリセスＲｖ、Ｒｒ、Ｒｐを形成することを含むことができる（Ｓ４０５）。例えば、インレイリセスＲｖ、Ｒｒ、Ｒｐを形成することは、貫通ビア構造体４０の表面及び表面絶縁層１５の表面を選択的に露出させるインレイマスクパターンＭｉ３を形成し、露出された表面絶縁層１５の表面をリセスすることを含むことができる。インレイリセスＲｖ、Ｒｒ、Ｒｐは、ビアパッドインレイリセスＲｖ、配線インレイリセスＲｒ、及び／または再配線パッドインレイリセスＲｐを選択的に含むことができる。
【０１０２】
図９Ｄ、１３ａ及び図１３Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、表面絶縁層１５の表面及びインレイリセスＲｖ、Ｒｒ、Ｒｐの内部表面上にバリア物質層ＢＭＬをコンフォーマルに形成し（Ｓ４１０）、バリア物質層ＢＭＬ上にシード物質層ＳＭＬをコンフォーマルに形成することを含むことができる（Ｓ４１５）。
【０１０３】
図９Ｄ、図１４Ａ及び図１４Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、シード物質層ＳＭＬ上にモールドマスクパターンＭＰを形成することを含む（Ｓ４２０）。モールドマスクパターンＭＰは、図７Ａないし図８Ｃに例示したビアパッド５０、再配線構造体８０、及び再配線パッド９０の形状に相当するモールドホールＭＨを有することができる。
【０１０４】
図９Ｄ、図１５Ａ及び図１５Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、モールドホールＭＨを埋め込むようにシード物質層ＳＭＬ上に金属層ＭＬを形成し（Ｓ４２５）、金属層ＭＬの表面上にキャッピング層ＣＬを形成することを含む（Ｓ４３０）。図面にはキャッピング層ＣＬとモールドマスクパターンＭＰの上部表面が平坦なものとして図示したが、これに制限されない。
【０１０５】
図９Ｄ、図１６Ａ及び図１６Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、モールドマスクパターンＭＰを除去することを含む（Ｓ４３５）。モールドマスクパターンＭＰを除去することによって、その下部に存在するシード物質層ＳＭＬ及びバリア物質層ＢＭＬが露出されることができる。
【０１０６】
図９Ｄ、図１７Ａ及び図１７Ｂを参照すると、本発明の一実施形態による半導体素子を製造する方法は、露出したシード物質層ＳＭＬ及びバリア物質層ＢＭＬを除去することを含むことができる（Ｓ４４０）。この工程により、バリア層ＢＬ、シード層ＳＬ、金属層ＭＬ、及びキャッピング層ＣＬを含むビアパッド５０、再配線構造体８０、及び再配線パッド９０が形成される。さらに、この工程においてバリア物質層ＢＭＬがオーバーエッチングされることができる。例えば、金属層ＭＬまたはシード層ＳＬの下部にアンダーカットＵが発生することができる。
【０１０７】
図１８は、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含むメモリモジュール２１００を概念的に示す図である。図１８を参照すると、メモリモジュール２１００は、メモリモジュール基板２１１０、メモリモジュール基板２１１０上に配置された多数個のメモリ素子２１２０及び多数個のターミナル２１３０を含むことができる。メモリモジュール基板２１１０はＰＣＢまたはウエハを含むことができる。メモリ素子２１２０は本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの１つか、または半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの１つを含む半導体パッケージとすることができる。多数個のターミナル２１３０は伝導性金属を含むことができる。各ターミナルは各メモリ素子２１２０と電気的に接続されることができる。メモリモジュール２１００は漏洩電流が少なく、Ｏｎ／Ｏｆｆ電流特性が優れる半導体素子を含むので、モジュールパフォーマンスが改善される。
【０１０８】
図１９は、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含む半導体モジュール２２００を概念的に示す図である。図１９を参照すると、本発明の技術的思想の一実施形態による半導体モジュール２２００は、半導体モジュール基板２２１０上に実装された本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの１つを含むことができる。半導体モジュール２２００はモジュール基板２２１０上に実装されたマイクロプロセッサ２２２０をさらに含むことができる。モジュール基板２２１０の少なくとも一辺には入出力ターミナル２２４０が配置される。
【０１０９】
図２０は、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含む電子システム２３００を概念的に示すブロック図である。図２０を参照すると、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃは電子システム２３００に適用されることができる。システム２３００はボディ（Ｂｏｄｙ）２３１０を含むことができる。ボディ２３１０はマイクロプロセッサユニット（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）２３２０、パワーサプライ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ）２３３０、機能ユニット（Ｆｕｎｃｔｉｏｎ  Ｕｎｉｔ）２３４０、及び／またはディスプレイコントローラユニット（Ｄｉｓｐｌａｙ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）２３５０を含むことができる。ボディ２３１０は、印刷回路基板（ＰＣＢ）などを有するシステムボードまたはマザーボード（Ｍｏｔｈｅｒ  Ｂｏａｒｄ）とすることができる。マイクロプロセッサユニット２３２０、パワーサプライ２３３０、機能ユニット２３４０、及びディスプレイコントローラユニット２３５０は、ボディ２３１０上に実装または装着されることができる。ボディ２３１０の上面あるいはボディ２３１０の外部にディスプレイユニット２３６０が配置されることができる。例えば、ディスプレイユニット２３６０はボディ２３１０の表面上に配置されてディスプレイコントローラユニット２３５０によりプロセッシングされたイメージを表示することができる。パワーサプライ２３３０は、外部の電源などから所定電圧を印加してこれを多様な電圧レベルに分岐してマイクロプロセッサユニット２３２０、機能ユニット２３４０、ディスプレイコントローラユニット２３５０などに供給することができる。マイクロプロセッサユニット２３２０はパワーサプライ２３３０から電圧を印加して機能ユニット２３４０とディスプレイユニット２３６０を制御することができる。機能ユニット２３４０は多様な電子システム２３００の機能を行うことができる。例えば、電子システム２３００が携帯電話のようなモバイル電子製品の場合、機能ユニット２３４０はダイヤリング、または外部装置（Ｅｘｔｅｒｎａｌ  Ａｐｐａｒａｔｕｓ）２３７０との交信によりディスプレイユニット２３６０への映像出力、スピーカへの音声出力などのような無線通信機能を行うことができる多様な構成要素を含むことができ、カメラを含む場合、イメージプロセッサ（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）の役割ができる。他の実施形態において、電子システム２３００が容量拡張のためにメモリカードなどに接続される場合、機能ユニット２３４０はメモリカードコントローラとすることができる。機能ユニット２３４０は、有線あるいは無線の通信ユニット（Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｕｎｉｔ）２３８０を介して外部装置２３７０と信号を交信することができる。また、電子システム２３００が機能拡張のためにＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）などを必要とする場合、機能ユニット２３４０はインターフェースコントローラ（Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｔｒｏｌｌｅｒ）の役割ができる。本発明の技術的思想による多様な実���形態において説明された半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃは、マイクロプロセッサユニット２３２０及び機能ユニット２３４０のうちの少なくともいずれか１つに含まれることができる。
【０１１０】
図２１は、本発明の技術的思想が適用された事実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含む他の電子システム２４００を概略的に示すブロック図である。図２１を参照すると、電子システム２４００は、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含むことができる。電子システム２４００は、モバイル機器またはコンピュータを製造することに用いることができる。例えば、電子システム２４００は、メモリシステム２４１２、マイクロプロセッサ２４１４、ＲＡＭ２４１６及びバス２４２０を用いてデータ通信を行うユーザインターフェース２４１８を含むことができる。マイクロプロセッサ２４１４は電子システム２４００をプログラム及びコントロールすることができる。ＲＡＭ２４１６はマイクロプロセッサ２４１４の動作メモリとして用いることができる。例えば、マイクロプロセッサ２４１４またはＲＡＭ２４１６は、本発明の実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含むことができる。マイクロプロセッサ２４１４、ＲＡＭ２４１６及び／または他の構成要素は、単一パッケージ内に組み立てられる。ユーザインターフェース２４１８は、電子システム２４００にデータを入力するか、または電子システム２４００から出力するのに用いることができる。メモリシステム２４１２は、マイクロプロセッサ２４１４の動作用コード、マイクロプロセッサ２４１４により処理されたデータ、または外部入力データを保存することができる。メモリシステム２４１２はコントローラ及びメモリを含むことができる。
【０１１１】
図２２は、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つを含むモバイル機器２５００を概略的に示す図である。モバイル機器２５００は、モバイルフォンまたはタブレットＰＣを含むことができる。さらに、本発明の技術的思想の多様な実施形態による半導体素子１Ａ−１Ｂ、１１Ａ−１１Ｅ、１２Ａ−１２Ｃのうちの少なくとも１つはモバイルフォンまたはタブレットＰＣ外にも、ノートパソコンのようなポータブルコンピュータ、ｍｐｅｇ−１オーディオレイヤード（３ＭＰ）３プレーヤー、ＭＰ４プレーヤー、ナビゲーション機器、ソリッドステートディスク（ＳＳＤ）、デスクトップパソコン、カー用品及び家電用品に用いることができる。
【０１１２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１１３】
本発明の技術的思想は、半導体素子の回路設計及び配置技術、半導体素子を用いる回路構成技術、半導体パッケージ設計技術、半導体パッケージ積層設計技術、半導体システム設計技術、印刷回路基板設計技術、及び半導体素子を用いたるボードを設計する技術分野に多様に利用することができる。
【符号の説明】
【０１１４】
１Ａ、１Ｂ    半導体素子
１０    基板
１０ａ    第１基板面
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅ    半導体素子
１２Ａ、１２Ｂ、１２Ｃ    半導体素子
１３    バッファ絶縁層
１５    表面絶縁層
２０    半導体回路
２１    第１層間絶縁膜
２２    第２層間絶縁膜
２３    第３層間絶縁膜
３０    伝導性パターン
３１、３３、３５    内部配線
３４    内部ビアプラグ
４０    貫通ビア構造体
４１    ビアホール
４１ａ    貫通ビア側壁
４３    ビアライナー
４３ａ    ビアライナー物質層
４５    ビアバリア層
４５ａ    ビアバリア物質層
４７ａ    ビアシード物質層
４９    ビアプラグ
４９ａ    ビアプラグ物質層
５０    ビアパッド
５０ａ    第１ビアパッド面
５０ｂ    第２ビアパッド面
５０ｓ    ビアパッド側壁
５５    ビアパッドバリア層
５５ａ    ビアパッドバリア物質層
５７ａ    ビアパッドシード物質層
５９    ビアパッド金属層
６０    ビアパッドボディ
６５    ビアパッドキャッピング層
６５Ｐ    再配線パッドキャッピング層
６５Ｒ    配線キャッピング層
６５Ｖ    ビアパッドキャッピング層
６９パッシベーション層
７０    ビアパッドインレイ
７０ｉ    内部ビアパッドインレイ
７０ｏ    外部ビアパッドインレイ
８０    再配線構造体
８１    配線ボディ
８２、８２ａ、８２ｂ    配線インレイ
８５    配線バリア層
８９    配線金属層
９０    再配線パッド
９５    再配線パッドバリア層
９９    再配線パッド金属層
２１００    メモリモジュール
２１１０    メモリモジュール基板
２１２０    メモリ素子
２１３０    ターミナル
２２００    半導体モジュール
２２１０    半導体モジュール基板
２２２０    マイクロプロセッサ
２２４０    入出力ターミナル
２３００、２４００    電子システム
２３１０    ボディ
２３２０    マイクロプロセッサユニット
２３３０    パワーサプライ
２３４０    機能ユニット
２３５０    ディスプレイコントローラユニット
２３６０    ディスプレイユニット
２３７０    外部装置
２３８０    通信ユニット
２４１２    メモリシステム
２４１４    マイクロプロセッサ
２４１６    ＲＡＭ
２４１８    ユーザインターフェース
２４２０    バス
２５００    モバイル機器
Ａ    領域
Ｂ    境界面
ＢＭＬ    バリア物質層
ＢＬ    バリア層
ＣＬ    キャッピング層
ＭＨ    モールドホール
ＭＨｖ１、ＭＨｖ２    ビアパッドモールドホール
Ｍｉ１、Ｍｉ２、Ｍｉ３    インレイマスクパターン
ＭＬ    金属層
ＭＰ    モールドマスクパターン
Ｍｖ    ビアマスクパターン
Ｍｖｌ    下部ビアマスクパターン
Ｍｖｐ１、Ｍｖｐ２    ビアパッドマスクパターン
Ｍｖｕ    上部ビアマスクパターン
Ｒ１、Ｒ２    インレイリセス
Ｒｐ    再配線パッドインレイリセス
Ｒｒ    配線インレイリセス
Ｒｖ    ビアパッドインレイリセス
ＳＭＬ    シード物質層
ＳＬ    シード層
Ｕ    アンダーカット
【図１Ａ】
2013243348.tif 000003
【図１Ｂ】
2013243348.tif 000004
【図２Ａ】
2013243348.tif 000005
【図２Ｂ】
2013243348.tif 000006
【図２Ｃ】
2013243348.tif 000007
【図２Ｄ】
2013243348.tif 000008
【図２Ｅ】
2013243348.tif 000009
【図３Ａ】
2013243348.tif 000010
【図３Ｂ】
2013243348.tif 000011
【図３Ｃ】
2013243348.tif 000012
【図４Ａ】
2013243348.tif 000013
【図４Ｂ】
2013243348.tif 000014
【図５Ａ】
2013243348.tif 000015
【図５Ｂ】
2013243348.tif 000016
【図６Ａ】
2013243348.tif 000017
【図６Ｂ】
2013243348.tif 000018
【図６Ｃ】
2013243348.tif 000019
【図７Ａ】
2013243348.tif 000020
【図７Ｂ】
2013243348.tif 000021
【図７Ｃ】
2013243348.tif 000022
【図８Ａ】
2013243348.tif 000023
【図８Ｂ】
2013243348.tif 000024
【図８Ｃ】
2013243348.tif 000025
【図９Ａ】
2013243348.tif 000026
【図９Ｂ】
2013243348.tif 000027
【図９Ｃ】
2013243348.tif 000028
【図９Ｄ】
2013243348.tif 000029
【図１０Ａ】
2013243348.tif 000030
【図１０Ｂ】
2013243348.tif 000031
【図１０Ｃ】
2013243348.tif 000032
【図１０Ｄ】
2013243348.tif 000033
【図１０Ｅ】
2013243348.tif 000034
【図１０Ｆ】
2013243348.tif 000035
【図１０Ｇ】
2013243348.tif 000036
【図１０Ｈ】
2013243348.tif 000037
【図１０Ｉ】
2013243348.tif 000038
【図１０Ｊ】
2013243348.tif 000039
【図１０Ｋ】
2013243348.tif 000040
【図１０Ｌ】
2013243348.tif 000041
【図１０Ｍ】
2013243348.tif 000042
【図１０Ｎ】
2013243348.tif 000043
【図１１Ａ】
2013243348.tif 000044
【図１１Ｂ】
2013243348.tif 000045
【図１１Ｃ】
2013243348.tif 000046
【図１１Ｄ】
2013243348.tif 000047
【図１１Ｅ】
2013243348.tif 000048
【図１１Ｆ】
2013243348.tif 000049
【図１２Ａ】
2013243348.tif 000050
【図１２Ｂ】
2013243348.tif 000051
【図１３Ａ】
2013243348.tif 000052
【図１３Ｂ】
2013243348.tif 000053
【図１４Ａ】
2013243348.tif 000054
【図１４Ｂ】
2013243348.tif 000055
【図１５Ａ】
2013243348.tif 000056
【図１５Ｂ】
2013243348.tif 000057
【図１６Ａ】
2013243348.tif 000058
【図１６Ｂ】
2013243348.tif 000059
【図１７Ａ】
2013243348.tif 000060
【図１７Ｂ】
2013243348.tif 000061
【図１８】
2013243348.tif 000062
【図１９】
2013243348.tif 000063
【図２０】
2013243348.tif 000064
【図２１】
2013243348.tif 000065
【図２２】
2013243348.tif 000066