(57)【要約】【課題】本発明の主な目的は、ＧｅリッチなＧＳＴ−２１２相変化材料を提供することにより、従来のＧＳＴ−２２５の相変化メモリよりも高い結晶化温度、低いリセット電流要件及び優れた保持率を有することができる。【解決手段】相変化材料は、Ｇｅ原子濃度ｘは、３０％〜６５％の範囲内にあり、Ｓｂ原子濃度ｙは、１３％〜２７％の範囲内にあり、Ｔｅ原子濃度ｚは、２０％〜４５％の範囲内にある。このような材料のＧｅリッチな族も記載されている。そのような材料を含む集積回路に適したメモリデバイスは記載されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＧｅｘＳｂｙＴｅｚを含む相変化材料であって、
Ｇｅ原子濃度ｘは、３０％〜６５％の範囲内にあり、Ｓｂ原子濃度ｙは、１３％〜２７％の範囲内にあり、Ｔｅ原子濃度ｚは、２０％〜４５％の範囲内にあることを特徴とする相変化材料。
【請求項２】
前記材料は、１７０℃以上の結晶化温度を有し、
前記相変化メモリ材料は、５００℃以上の温度で立方結晶構造から六方最密構造に変換し、
前記材料は、成長支配機構を通じて結晶化することを特徴とする請求項１に記載の相変化材料。
【請求項３】
ＧｅｘＳｂｙＴｅｚを含む相変化材料であって、
Ｇｅ原子濃度ｘは、４０％〜６５％の範囲内にあり、Ｓｂ原子濃度ｙは、１３％〜２７％の範囲内にあり、Ｔｅ原子濃度ｚは、２０％〜４５％の範囲内にあることを特徴とする相変化材料。
【請求項４】
前記材料は、２００℃以上の結晶化温度を有し、
前記相変化メモリ材料は、５００℃以上の温度で立方結晶構造から六方最密構造に変換し、
前記材料は、成長支配機構を通じて結晶化することを特徴とする請求項３に記載の相変化材料。
【請求項５】
第一電極及び第二電極と、
前記第一及び第二電極との間の相変化メモリ材料本体と、を備え、
前記相変化メモリ材料本体のバルク化学量論は、３０％〜６５％の範囲内にあるＧｅ原子濃度と、１３％〜２７％の範囲内にあるＳｂ原子濃度と、２０％〜４５％の範囲内にあるＴｅ原子濃度と、を含むことを特徴とする相変化メモリ材料。
【請求項６】
前記相変化メモリ材料本体は、１７０℃以上の結晶化温度を有し、
前記相変化メモリ材料本体は、成長支配機構を通じて結晶化することを特徴とする請求項５に記載の相変化メモリ材料。
【請求項７】
第一電極及び第二電極と、
前記第一及び第二電極との間の相変化メモリ材料本体と、を備え、
前記相変化メモリ材料本体のバルク化学量論は、４０％〜６５％の範囲内にあるＧｅ原子濃度と、１３％〜２７％の範囲内にあるＳｂ原子濃度と、２０％〜４５％の範囲内にあるＴｅ原子濃度と、を含むことを特徴とする相変化メモリ材料。
【請求項８】
前記相変化メモリ材料本体は、２００℃以上の結晶化温度を有し、
前記相変化メモリ材料本体は、成長支配機構を通じて結晶化することを特徴とする請求項７に記載の相変化材料。
【請求項９】
第一電極を形成する工程と、
Ｇｅ原子濃度が３０％〜６５％の範囲内にあり、Ｓｂ原子濃度が１３％〜２７％の範囲内にあり、Ｔｅ原子濃度が２０％〜４５％の範囲内にある相変化メモリ材料本体を形成し、前記第一電極と接触工程と、
第二電極を形成し、前記相変化メモリ材料本体と接触工程と、を備えることを特徴とする相変化メモリ装置の製造方法。
【請求項１０】
前記本体を形成する工程は、ＧＳＴ−２２５ターゲット及びＧｅターゲットから同時スパッタリングすることを含み、
前記本体を形成する工程は、ＧＳＴ−２１２ターゲットからスパッタリングすることを含み、
バイアス電圧は、Ｇｅターゲットと基板の間に印加され、前記相変化メモリ材料本体におけるＧｅ濃度を制御するように使用され、
前記第二電極が形成された後、バックエンドオブライン（ＢＥＯＬ）を実行する工程を更に含み、
前記相変化メモリ材料は、４０％〜６５％の範囲内にあるＧｅ原子濃度を有することを特徴とする請求項９に記載の相変化メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、相変化メモリベースの材料に基づいて、高密度メモリデバイスに関する。
【背景技術】
【０００２】
相変化メモリベースの材料は、カルコゲナイド系材料及び類似の材料のように、集積回路の実装に適したレベルにおいて、電流の応用による非結晶状態と結晶状態との間の位相を変化させることができる。通常の非結晶状態は、通常の結晶状態よりも高い電気抵抗を有することを特徴とし、データを示すように容易に検出できる。これらの特性は、プログラム可能な抵抗材料を使用して不揮発性メモリ回路を形成する関心を引き起こし、ランダムアクセスで読み取む、又は書き込むことができる。
【０００３】
一般的には、非結晶状態から結晶状態までの変化は、より低い電流操作である。結晶状態から非結晶状態までの変化は、リセットと呼ばれ、一般的により高い電流操作であり、短い高電流密度パルスを含んで結晶構造を融解または破壊する。その後、相変化材料を迅速に冷却し、相変化プロセスを急冷し、相変化材料の少なくとも一部を、非結晶状態を安定化する。
【０００４】
相変化メモリでは、データが非結晶と結晶状態との間の相変化材料の活性領域における変化を引き起こすことによって格納されている。低抵抗の結晶セット状態の最高抵抗Ｒ１と高抵抗の非結晶リセット状態の最低抵抗Ｒ２との差異は、非結晶リセット状態から結晶セット状態におけるセルを区別するように使用されるリードマージン（read margin）を定義する。メモリセルに格納されたデータは、メモリセルが低抵抗状態または高抵抗状態に対応する抵抗を有するかどうかを決定することにより、例えば、メモリセルの抵抗値がリードマージン内の抵抗しきい値よりも高い又は低いかどうかを測定することにより決定される。
【０００５】
ＧＳＴ−２２５族内の材料は、“ＧｅＳｂＴｅ三元合金の構造，電気，及び動力学パラメータ”（Ｅ．ＭＯＲＡＬＥＳ−ＳＡＮＣＨＥＺ、Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ４７１（２００５）２４３−２４７）で報告されたＳｂ２Ｔｅ３とＧｅＴｅタイラインに沿うＧｅＳｂＴｅ組成物を含む。ＧＳＴ−２２５族内の材料から製造される従来の相変化メモリセルは、上昇する温度で非結晶リセット状態から結晶セット状態に望ましくない変化を得ることが観察されている。上昇する温度でのアレイ内のメモリセルの活性領域内の相変化材料の望ましくない変化は、誤りデータの作成及び格納されたいデータの損失が得られる。ＧＳＴ−２２５の相変化メモリセルの熱安定性を向上させるための努力は、より遅いセットとリセット速度で、より高いリセット電流によって操作し、結晶セット状態の低抵抗と非結晶状態の高抵抗との差異の減少を有している。
【０００６】
上昇操作温度で非結晶リセット状態から結晶セット状態に望ましくない変化を防止するために、高い結晶化温度を有する相変化メモリ材料を提供することが望ましい。相変化メモリ材料は、リセット状態の抵抗値範囲とセット状態の抵抗値範囲との大きな差異を維持することがさらに望ましい。相変化メモリ材料は、高いセット及びリセット速度を維持しながら、高い結晶化温度を有することも望ましい。最後に、相変化メモリ材料は、従来のＧＳＴ−２２５相変化メモリ材料よりも低リセット電流で設定され、セット結晶状態からリセット結晶状態に変化することができることが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の主な目的は、ＧｅリッチなＧＳＴ−２１２相変化材料を提供することにより、従来のＧＳＴ−２２５の相変化メモリよりも高い結晶化温度、低いリセット電流要件及び優れた保持率を有することができる。
【課題を解決するための手段】
【０００８】
ＧＳＴ−２１２族の材料及びＧｅリッチなＧＳＴ−２１２族の材料における相変化メモリ材料は、当技術分野で使用された典型的なＧＳＴ−２２５の相変化メモリよりも高い結晶化温度、低いリセット電流要件及び優れた保持率を有することができる。ＧＳＴ−２１２族内の材料は、１７０°Ｃより高い結晶化温度を有している。前記材料は、ＧＳＴ−２２５の相変化メモリ材料に比べて、速いセット速度を有しながら、高い結晶化温度を維持する。
【０００９】
ＧＳＴ−２１２族内の相変化メモリ材料は、ＧＳＴ−２２５族内の材料に比べて、減少されたリセット電流を有している。本明細書に記載されている相変化メモリ材料は、バックエンドオブライン（ＢＥＯＬ）処理中の上昇温度に暴露された後、粒径に大きな間隙を形成しなく且つ大きな変動を保持しない。さらに、本明細書に記載されている相変化メモリ材料は、上昇温度に暴露が延長された後、非結晶リセット状態に維持する。
【００１０】
ＧＳＴ−２１２族内の相変化メモリ材料は、上昇温度で操作サイクルが繰り返された後、非結晶リセット状態の高抵抗と結晶セット状態の低抵抗との間の抵抗値に大きな差を維持する。ＧＳＴ−２１２族内の材料は、生成支配機構により結晶化され、対照的に、ＧＳＴ−２２５族内の材料は、核生成支配機構により結晶化される。
【００１１】
ＧＳＴ−２１２族からの相変化メモリ材料から製造されたメモリセル装置は、本明細書に記載されているＧＳＴ−２２５よりも高い結晶化温度を有する。メモリセル装置は、メモリセルのアレイが含まれている。各メモリセルは、メモリセルのメモリ素子に結合された第一電極及び第二電極を含む。メモリ素子は、セットとリセット状態との間の相変化が実質的に発生する活性領域を含む。
【００１２】
本明細書に記載されているメモリセル装置の製造方法は、ＧＳＴ−２２５よりも高い結晶化温度を有する相変化メモリ材料を使用する。
【００１３】
本願明細書に記載された技術の他の態様及び利点は、以下の図面、発明の詳細説明及び特許請求範囲に見ることができる。
【発明の効果】
【００１４】
本発明は、ＧｅリッチなＧＳＴ−２１２相変化材料の組成を改善することにより、ＧＳＴ−２２５の相変化メモリよりも高い結晶化温度、低いリセット電流要件及び優れた保持率を有することができる。
【図面の簡単な説明】
【００１５】
【図１】様々な原子パーセント濃度でのＧＳＴ組成物の結晶化温度を有する三元系相図である。
【図２】ＧＳＴ−２１２族とＧＳＴ−２２５族の材料抵抗を温度関数として示す図である。
【図３】両方のＧＳＴ−２１２族とＧＳＴ−２２５族からの材料のセルの正規化数関数としてのリセット電流のプロットである。
【図４】ＧＳＴ−２１２族内の材料のための温度関数としての時間分解Ｘ線回折データである。
【図５（ａ）】バックエンドオブライン処理後のＧＳＴ−２２５族内の材料の透過型電子顕微鏡（ＴＥＭ）影像である。
【図５（ｂ）】バックエンドオブライン処理後のＧＳＴ−２１２族内の材料のＴＥＭ影像である。
【図６（ａ）】ＧＳＴ−２１２族内の材料の堆積されたサンプルのためのレーザーパワーと持続時間との関数としての反射率変化のプロットである。
【図６（ｂ）】ＧＳＴ−２１２族内の材料のレーザー溶融急冷サンプルのためのレーザーパワーと持続時間との関数としての反射率変化のプロットである。
【図７（ａ）】結晶セット状態からのＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料のサンプルの非結晶化製図である。
【図７（ｂ）】様々な消去仕事率のパルス時間で、ＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料のための消去仕事率の関数としての結晶化断片のプロットである。
【図８】ＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料から製造された相変化メモリ装置のＲ−Ｉ曲線である。
【図９】ＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料のためのをセット速度の関数としての結晶セット状態の抵抗のシュムプロット（Ｓｈｍｏｏ  ｐｌｏｔ）である。
【図１０】ＧＳＴ−２１２族とＧＳＴ−２２５族の両方の様々な材料のためのセットパルスの時間関数としてのセット抵抗のプロットである。
【図１１】ＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料を製造されたメモリセルの操作サイクルの関数としての結晶セット状態と非晶質リセット状態の両方のセル抵抗である。
【図１２】抵抗の関数としてのＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料から製造されたメモリセルのビット数のプロットである。
【図１３】様々な期間の時間に、１９０°Ｃの曝露後の抵抗値の関数としてのＧＳＴ−２１２族からの最適なパフォーマンス特性を有する材料から製造されたメモリセルのビット数のプロットである。
【図１４】様々な期間の時間に、１９０°Ｃの曝露後の抵抗値の関数としてＧＳＴ−２２５族からの材料から製造されたメモリセルのビット数のプロットである。
【図１５】ＧＳＴ−２１２族からの材料のバルク化学量論を有する材料から製造されたメモリ素子を有するメモリセルの断面図である。
【図１６】ＧＳＴ−２１２族からの材料のバルク化学量論を有する材料から製造されたメモリ素子の別の設計のメモリセルの断面図である。
【図１７】ＧＳＴ−２１２族からの材料のバルク化学量論を有する材料から製造されたメモリ素子の別の設計のメモリセルの断面図である。
【図１８】スパッタリングシステムを介してＧＳＴ−２１２のメモリ装置を製造する方法の概略図である。
【図１９】別のスパッタリングシステムを介してＧＳＴ−２１２のメモリ装置を製造する方法の概略図である。
【図２０】スパッタリングシステムを用いてＧＳＴ−２１２相変化材料の層を形成するためのプロセスフローである。
【図２１】ＧＳＴ−２１２材料からのメモリセルを製造するための製造プロセスフローである。
【図２２】ＧＳＴ−２１２材料から製造されたメモリセルのアレイを実行する集積回路の概略ブロック図である。
【発明を実施するための形態】
【００１６】
以下のように、本発明を実施例に基づいて詳述するが、あくまでも例示であって、本発明の範囲はこれらの実施形態に限定されない。本発明の範囲は、特許請求の範囲に記載されており、さらに特許請求の範囲の記載と均等な意味及び範囲内での全ての変更を含んでいる。
【００１７】
本発明の実施形態に係る詳細な説明は、図１から図２２を参照して提供されている。
【００１８】
図１は、様々な原子パーセント濃度で、点位置のグレースケールコーディングを使用する結晶化温度を示す三元系相図であり、その点位置は、ＧｅＳｂＴｅ（以下にはＧＳＴ）組成物に対応する。本発明の一実施形態に係る高い結晶化温度の組成物は、一般的にＧｅ/Ｓｂ２Ｔｅ３対応線１０４に沿って配置されており、Ｇｅ２Ｓｂ１Ｔｅ２に似ている（Ｇｅ２Ｓｂ１Ｔｅ２を包含する）濃度を有する材料を含む。ここに呼ばれる"ＧＳＴ−２１２族"の材料グループは、形状１０２に含まれ、ＧｅｘＳｂｙＴｅｚ族を含む。その中、Ｇｅの原子パーセント濃度は、３０％〜６５％の範囲内にあり、Ｓｂ原子パーセント濃度は、１３％〜２７％の範囲内にあり、Ｔｅ原子パーセント濃度は、２０％〜４５％の範囲内にある。
【００１９】
ここに呼ばれる"ＧｅリッチなＧＳＴ−２１２族"の材料グループは、形状１０２によって包含され、ここで、Ｇｅの最小濃度は４０％である。本明細書に記載されたＧｅリッチなＧＳＴ−２１２族内での材料は、２００°Ｃを超える結晶化温度を有し、その結晶化温度は、典型的なＧＳＴ−２２５族の材料よりも少なくとも５０℃以上を超える。さらに、本明細書に記載の材料は、典型的なＧＳＴ−２２５族の材料よりも約３０％低いリセット電流で操作可能である。
【００２０】
新しい相変化材料を発展させるための重要な原因は、相変化材料の抵抗である。装置が必要とするリセット電流を決定するため、結晶状態の抵抗値が特に重要である。ＧＳＴ−２２５の場合には、結晶状態の抵抗が非常に低いため、非常に高いリセット電流を必要としてリセットされる。発明者は、ＧＳＴ−２１２族とＧｅリッチなＧＳＴ−２１２族を発見した。より高いＧｅ濃度は、結晶状態の高抵抗に導くため、低いリセット電流を必要とする。
【００２１】
したがって、ＧｅリッチなＧＳＴ−２１２の抵抗値は、ＧＳＴ−２１２の抵抗値に近い、又、両方は、ＧｅプアなＧＳＴ−２１２よりも大きい抵抗を有している。ＧｅリッチなＧＳＴ−２１２のリセット電流は、ＧＳＴ−２１２のリセット電流に近い、両方は、ＧｅプアなＧＳＴ−２１２よりも低いリセット電流を有している。ＧＳＴ−２１２およびＧｅリッチなＧＳＴ−２１２の比較について、転移温度Ｔｘは、ＧｅリッチなＧＳＴ−２１２の方が高くなるため、保持を更に向上させることができる。
【００２２】
ＧＳＴ−２２５と比較し、十分に速い速度（ＧＳＴ−２２５よりも遅いが、それでも十分に速い）を有する時、ＧｅリッチなＧＳＴ−２１２は、高いＴｘ及び結晶状態の高抵抗を有する材料であり、低いリセット電流と優れた耐久性と組み合わせて成る。
【００２３】
ＧｅリッチなＧＳＴ−２１２の材料は、Ｇｅ−Ｓｂ２Ｔｅ３相図対応線１０４の周りに最も高いＧｅ濃度側での点にある材料を含み、前記対応線１０４が相図でのＧｅ２Ｓｂ１Ｔｅ２の点に通じる。図１に示されたＧｅリッチなＧＳＴ−２１２の材料は、形状１０２によって包含されるエリア内にある組成物を有する材料であり、前記材料は、２００℃以上の結晶化温度を有することになる。代表的な組成物は、図１に示された位置１０５でのＧｅＳｂＴｅ系材料であり、Ｇｅ原子パーセント濃度は約４２.９％であり、Ｓｂ原子パーセント濃度は、約２０.５％であり、Ｔｅ原子パーセント濃度は、約３６.６％であり（以下の「代表的な組成物」）、テストで優れた特性を示している。このような代表的な組成の向上させるパフォーマンス特性は、約２５０℃での結晶化温度を含む。増加した結晶化温度は、上昇温度でのデータ保持及び装置のパフォーマンスを向上させる。さらに、向上させるパフォーマンス特性は、ＧＳＴ−２２５族の材料から製造されたメモリ装置に必要なリセット電流よりも３０％少ないリセット電流が含まれている。減少したリセット電流は、低い電力レベルでも簡単な装置のプログラミングを可能にする。
【００２４】
ＧＳＴ−２２５族の材料は、図１に示され、楕円形１０８によって包含されるエリア内にある組成物を有する材料である。このようなＧＳＴ−２２５族の材料は、三元系相図でのＳｂ２Ｔｅ３−ＧｅＴｅ対応線に沿って又は近づいているＧｅＳｂＴｅ組成物を含む。前記三元系相図に示すように、ＧＳＴ−２２５族内の材料の組成物は、１５０℃以下の結晶化温度を有している。より高い温度で操作される相変化メモリ装置には、このような低結晶化温度は、減少するデータ保持が得られる。温度が増加すると、非結晶相変化材料の部分は、非結晶リセット状態から結晶セット状態に結晶化する。データを格納するために使用される相変化材料の結晶セット状態と非結晶リセット状態との間の抵抗率は異なる。従って、メモリセル内の相変化材料は上昇温度で非結晶から結晶状態に変化すると、誤りデータが作成され、メモリ装置内に保存される。さらに、上昇温度での非晶質から結晶状態までの変化は、必要な格納されているデータの損失に導く。故に、低い結晶化温度は、メモリ装置内の乏しいデータ保持及び必要なメモリ装置のパフォーマンス特性の劣化に繋がる。
【００２５】
増加した結晶化温度は、ＧｅプアなＧＳＴ−２１２族内の材料に観察される。ＧｅプアなＧＳＴ−２１２族内の材料は、図１に示す形状１０２内に、３０％〜４０％の範囲内にあるＧｅの原子パーセント濃度を有する材料を含む。ＧｅプアなＧＳＴ−２１２族内の材料は、ＧｅリッチなＧＳＴ−２１２族の材料のような結晶化温度を劇的に上昇することを有していない。しかし、ＧｅプアなＧＳＴ−２１２族内の材料は、依然として１７０℃から２００℃までの間の結晶化温度を有している。
【００２６】
本明細書に記載された材料は、ドープされたカルコゲナイドを用いて、導電性、転移温度、融解温度、及びメモリ素子の他の特性を変更するように、不純物をドープすることができる。カルコゲナイドのドーピングに使用される代表的な不純物は、例えば米国特許第６８００５０４、米国特許第７８９３４１９を参照し、窒素、ケイ素、酸素、二酸化ケイ素、窒化ケイ素、銅、銀、金、アルミニウム、酸化アルミニウム、タンタル、酸化タンタル、窒化タンタル、チタン及びチタン酸化物が含まれている。したがって、ＧＳＴ−２１２族内の材料は、結晶化温度を更に高め、リセット電流を下げ、他の所望の材料の性能面を向上させるように、不純物をドープすることができる。
【００２７】
ＧｅリッチなＧＳＴ−２１２族内の材料は、図１に示すように、ＧＳＴ−２２５族の材料よりも高い結晶化温度を有している。ＧｅリッチなＧＳＴ−２１２族内の代表的な材料は、約２００℃〜３１５℃までの範囲の結晶化温度を有している。ＧｅリッチなＧＳＴ−２１２族内の材料のより高い結晶化温度は、装置パフォーマンスの改善及びデータ保持が得られる。具体的には、上昇操作温度での相変化メモリ材料は、非結晶リセット状態から結晶セット状態に変化させなく、この変化は、誤りデータの作成及び望ましい保存データの損失により、好ましいパフォーマンス特性の低下が得られる。
【００２８】
図２は、ＧＳＴ−２２５（軌跡１２４）、ＧＳＴ−２１２（軌跡１２０）、ＧｅプアなＧＳＴ−２１２（軌跡１２３）、及びＧｅリッチなＧＳＴ−２１２の組成の抵抗対温度曲線（軌跡１２２）を比較する。より高い転移温度Ｔｘに加えて、ＧｅリッチなＧＳＴ−２１２族の代表的な組成物は、結晶状態でＧＳＴ−２２５よりも高い抵抗を示し、リセット電流を減らすことができる。
【００２９】
ＧＳＴ−２２５の抵抗率（１２４）は、約１５０℃の温度で劇的に減少し始め、ＧＳＴ−２２５の結晶化温度は約１５０℃であることを示している。ＧＳＴ−２１２の抵抗率（１２０）は、約２００℃の温度で劇的に減少し始め、ＧＳＴ−２１２の結晶化温度は約２００℃であることを示し、ＧＳＴ−２２５よりも約５０℃高い結晶化温度があるため、上昇温度で所望のパフォーマンス特性及び改良されたデータ保持を実現する。ＧｅリッチなＧＳＴ−２１２族（１２４）内の代表的な組成物の抵抗は、約２５０℃の温度で劇的に減少し始め、約２５０℃の結晶化温度を示している。
【００３０】
結晶セット状態から非結晶リセット状態にＧＳＴ−２１２族内の材料を変換するために、必要とされるリセット電流は、ＧＳＴ−２２５族内の材料のためのリセット電流よりも約３０％少なくなる。リセット電流は、結晶セット状態から非結晶リセット状態に相変化メモリ材料を変化させるために必要な電流量である。このリセット電流は、結晶化材料の一部が溶けるように、相変化メモリ材料の温度を最大溶融温度に変化させる。相変化材料の溶融部は、迅速に急冷することによって非結晶リセット状態に固化する。あるいは、セット電流は、非結晶リセット状態から結晶セット状態に相変化メモリ材料を変化させるために必要な電流量である。セット電流は、相変化メモリ材料を、最大の溶融温度を超えないように、非結晶リセット状態から結晶セット状態に変化させるため、相変化メモリ材料は、非結晶リセット状態から結晶化する。
【００３１】
図２に示すように、結晶セット状態１２８でのＧＳＴ−２２５材料の抵抗は、０.０１Ω-ｃｍの以下である。結晶セット状態１３０におけるＧＳＴ−２１２材料の抵抗及び結晶セット状態１３２におけるＧｅリッチなＧＳＴ−２１２族の代表的な組成物の抵抗は、温度の全範囲にわたって、０.０１Ω-ｃｍ以上（約０.０５Ω-ｃｍ）に維持する。結晶状態におけるＧＳＴ−２１２族内の材料の抵抗は、ＧＳＴ−２２５族内の材料よりも高くなり、ＧＳＴ−２１２およびＧｅリッチなＧＳＴ−２１２族の代表的な組成物の両方を含む。従って、結晶セット状態から非結晶リセット状態に材料を変化させるために、低いリセット電流の必要がある。故に、ＧＳＴ−２１２族内の材料は、ＧＳＴ−２２５族内の材料よりも３０％低いリセット電流を有することができる。
【００３２】
図３は、ＧｅリッチなＧＳＴ−２１２族の材料の低いリセット電流を示し、様々なＧＳＴ組成物のためのセルの正規化数関数としてのリセット電流のプロットである。１３０で表され、ＧｅリッチなＧＳＴ−２１２族の代表的な組成物から製造されたセルの正規化数のリセット電流は、１３２で表されるＧＳＴ−２２５の材料から製造されたセルの正規化数のリセット電流よりも低くなる。
【００３３】
具体的には、ＧｅリッチなＧＳＴ−２１２から製造されたセルの５０％の正規化数のリセット電流は、４５０μＡ程度である。ＧＳＴ−２２５から製造されたセルの５０％の正規化数のリセット電流は、７００μＡ程度である。ＧｅリッチなＧＳＴ−２１２とＧＳＴ−２２５との間のリセット電流の差異は、正規化されたセルの割合の全範囲にわたって一定のままである。したがって、ＧｅリッチなＧＳＴ−２１２族のセットからリセット状態に材料を変化させるために、必要とされるリセット電流は、テストされたＧＳＴ−２２５族内の材料のリセット電流よりも約３０％少なくなる。
【００３４】
ＧＳＴ−２１２族内の代表的な材料は、ＧＳＴ−２２５族内の材料と比較して、バックエンドオブライン（ＢＥＯＬ）処理中に、多数の間隙を形成することができない。ＢＥＯＬプロセス中に導入される前記間隙は、より低い温度でもリセット状態における非結晶材料の結晶化を起こし（トリガーし）、継続的に典型的なメモリセル装置のパフォーマンスに関連付けられているセット及びリセットサイクルの全体に亘る。従って、このような間隙は、データ保持率を減少させ、且つ誤りデータが格納されるチャンスを増やすことによって、所望のパフォーマンス特性が更に低下する。
【００３５】
さらに、大粒径の変化は、ＢＥＯＬプロセス中にＧｅリッチなＧＳＴ−２１２族内の材料のために作成されていなく、ＢＥＯＬプロセス中にＧＳＴ−２１２族内の材料のために作成される。そのような粒径の変化は、装置操作中のセットとリセット状態との間に繰り返される変化の後、材料内の欠陥を導入するのに役立つ。前記欠陥は、前述のように、非結晶相変化材料の結晶を起こし、パフォーマンス特性を低下させる。
【００３６】
ＢＥＯＬプロセス中の間隙及び粒径の大きな変化の形成は、ＢＥＯＬプロセスの上昇温度で立方晶構造から六方最密充填（ＨＣＰ）結晶構造への変化に起因している。ＨＣＰ構造におけるＧＳＴ材料の大きな列のような構造は、大規模な間隙や材料内の結晶粒径の変化の生成を促進している。図４は、ＧｅリッチなＧＳＴ−２１２族内の材料のための温度関数としての時間分解Ｘ線回折データを示す。図４から明らかなように、２６６℃でのＧｅリッチなＧＳＴ−２１２族内の材料は、実質的に立方晶構造を有している。比較のために、ＧＳＴ−２２５族内の材料は、３８０℃で立方晶構造からＨＣＰ構造への変化が発生する。ＧＳＴ−２１２族内の材料は、六方晶系の立方晶から遥かに高い温度の変化を有することができる。この族内の少なくともいくつかの材料について、ＧｅリッチなＧＳＴ−２１２族内の材料は、５００℃以上の温度で立方晶構造からＨＣＰ構造への変化が発生する。ＢＥＯＬプロセスが約４００℃の温度で発生するので、ＧｅリッチなＧＳＴ−２１２族内の材料は、ＧＳＴ−２２５族内の材料のような結晶ＨＣＰ構造に変化しない。したがって、結晶ＨＣＰ構造を有する材料の特性である粒径の間隙と粒径の変化は、ＢＥＯＬプロセスの後のＧＳＴ−２１２族の材料に存在しない。
【００３７】
図５（ａ）は、ＢＥＯＬプロセスの後のＧＳＴ−２２５族内の材料の透過型電子顕微鏡（ＴＥＭ）影像である。図５（ｂ）は、ＢＥＯＬプロセスの後のＧｅリッチなＧＳＴ−２１２族内の材料のＴＥＭ影像である。図５（ａ）は、２０ｎｍのサイズ範囲を有する間隙を示して、ＧＳＴ−２２５族からの物質に存在している。しかし、このような間隙は、図５（ｂ）に存在しなく、ＧｅリッチなＧＳＴ−２１２族の代表的な組成物の影像である。さらに、ＧＳＴ−２２５族の材料における粒径の大きな変動があることは明白である。このような粒径の大きな変動は、粒径が約２０ｎｍに維持し、ＧｅリッチなＧＳＴ−２１２族の材料に存在しない。したがって、ＢＥＯＬプロセスの後、間隙や粒径の大きな変動を含む欠陥が、ＧｅリッチなＧＳＴ−２１２族の材料に存在しない。これにより、装置のパフォーマンスが向上し、データの損失や誤りデータの作成の可能性を減らすことができる。
【００３８】
ＧＳＴ−２１２族内の材料は、ＧＳＴ−２２５族内の材料よりも高い活性化エネルギーＥａを有する。キッシンジャー法は、約４２.９％のＧｅ原子パーセント濃度、約２０.５％のＳｂ原子パーセント濃度及び約３６.６％のＴｅ原子パーセント濃度を有する代表的な組成物の活性化エネルギーを抽出するために使用されている。キッシンジャー法は、異なる昇温速度に応じて、ＧｅＳｂＴｅの材料ごとに観測された結晶の変化に基づいて使用される。
【００３９】
代表的な組成物の活性化エネルギーは、４.２５ｅＶである。また、ＧＳＴ−２２５族内の材料の活性化エネルギーは、２.６５ｅＶである。代表的な組成物は、ＧＳＴ−２２５族の材料よりも約２ｅＶ大きい活性化エネルギーを有する。前記高い活性化エネルギーは、ＧＳＴ−２１２族内の材料の高い結晶化温度の指標である。具体的には、熱エネルギーの高い量が結晶セット状態から非結晶リセット状態への変化を開始する必要がある。ＧｅリッチなＧＳＴ−２１２族内の材料は、非結晶状態から結晶状態に変化する前に、より多くの熱エネルギーを受け取ることができ、結果としてより高い結晶化温度が得られる。より高い結晶化温度の利点は、前に述べた。
【００４０】
図６（ａ）と図６（ｂ）は、図６（ａ）のように堆積し、又は図６（ｂ）のようにレーザー溶融急冷の代表的な組成物のためのレーザパワーと持続時間との関数としての反射率変化を示す。図６（ｂ）に示すように、４０ｎｓ/４０ｍＷでのレーザーパルスは、結晶セット状態から非結晶リセット状態への変化を生成するために十分である。このような４０ｎｓのパルス時間は、約３０ｎｓのパルス時間と比較できて、結晶セット状態から非結晶リセット状態にＧＳＴ−２２５族から材料を変化するためのものである。
【００４１】
図７（ａ）は、結晶セット状態からの約４２.９％のＧｅ原子パーセント濃度、２０.５％のＳｂ原子パーセント濃度、及び３６.６％のＴｅ原子パーセント濃度を有する代表的な組成物のサンプルの非結晶化製図を示す。図７（ｂ）は、消去仕事率の関数としての代表的な組成物の材料のサンプルの結晶化断片を示す。消去仕事率は、書き込み条件に直接関連していることは明らかである。ＧＳＴ−２１２族内の材料の結晶化は、ＧＳＴ−２２５族内の材料に観察されるではなく、成長支配変化プロセスよりも核成長支配変化プロセスを介して行われることを示す。ＧＳＴ−２１２族内の材料の結晶化は、核成長支配変化プロセスよりも成長支配変化プロセスを介して行われると、材料内の欠陥が存在し、容易に結晶化を促進していない。したがって、ＧＳＴ−２１２族の材料は、欠陥が存在する時、ＧＳＴ−２２５族からの材料のように低い温度で結晶化することができない。
【００４２】
ＧＳＴ−２１２族内の材料を非結晶リセット状態から結晶セット状態に変化させるために必要な時間も、セット速度として知られており、ＧＳＴ−２２５族内の材料のためのセット速度に似ている。図８は、約４２.９％のＧｅ原子パーセント濃度、約２０.５％のＳｂ原子パーセント濃度及び約３６.６％のＴｅ原子パーセント濃度を有する代表的な組成物から製造された相変化メモリ装置のＲ−Ｉ曲線を示す。
【００４３】
図８でのテストされたメモリセルは、３０ｎｍから５０ｎｍまでの第一電極を有している。図８に示すように、抵抗は、８０ｎｓのセットパルス電流を用いて、１０６と１０７Ωとの間の非結晶リセット状態の抵抗から、１０５Ω以下の結晶セット状態の抵抗に落とす。このセットパルス電流の時間は、図９にさらに示され、図９は、セット速度の関数としての結晶セット状態の抵抗のシュムプロット（Ｓｈｍｏｏ  ｐｌｏｔ）である。図９でのデータを生成するためにテストされたメモリセルは、図８のデータを生成するために使用された前述のメモリセルと同じである。図９から明らかなように、８０ｎｓのセット速度を用いて、１００ｋΩの結晶セット状態の抵抗が達成される。ＧｅリッチなＧＳＴ−２１２族内の材料の８０ｎｓのセット速度は、ＧＳＴ−２２５族内の材料から製造された装置でセット速度に比較できる。従って、ＧＳＴ−２１２族の材料を形成するようにＧｅを加えると、より高い温度でメモリセルのパフォーマンスを向上させ、且つ高いセット速度を維持する。このような高いセット速度は、ＧＳＴ−２２５族における材料から製造されたメモリセルの有益な特徴である。
【００４４】
図１０は、ＧＳＴ−２１２族とＧＳＴ−２２５族の両方の様々な材料のためのセットパルスの時間関数としてのセット抵抗のグラフである。図１０のデータを生成するために使用されるメモリセルは、図８と図９のデータを生成するために使用される前述装置と同じである。図１０は、８０ｎｓのセット速度を用いて、結晶セット状態の抵抗が達成されることを示す。図１０に示すように、１０５Ω以下のセット結晶状態の抵抗を達成するために、ＧＳＴ−２１２の材料に使用されたセットパルス時間の長さを用いて、ＧＳＴ−２２５のセット結晶状態の抵抗に使用されたセットパルス時間に比較し得る。これは、上昇温度での装置のパフォーマンス特性が改善されている時、所望の高いセットパルス時間はまだ保存されていることを更に示す。
【００４５】
ＧＳＴ−２１２族内の材料は、ＧＳＴ−２２５がドープされていないものよりもわずかに高い抵抗ドリフト係数を有する。図１１は、セット状態とリセット状態との間のメモリセルを変化させる各サイクルの関数としての結晶セット状態と非晶質リセット状態の両方のセル抵抗を示す。図１１のデータを生成するために使用されるテストメモリセルは、図８と図９のデータを生成するために使用される構造と同じである。さらに、このようなメモリセルは、ＧＳＴ−２１２族内で最適なパフォーマンス特性材料から製造されている。図１１に示すように、ＧＳＴ−２１２族内の材料の抵抗ドリフト係数は０.１０２である。この抵抗ドリフト係数は、ドープされていないＧＳＴ−２２５族内の材料の典型的な抵抗ドリフト係数よりもわずかに０.０９６くらい高くなる。したがって、通常の操作温度で、ＧＳＴ−２１２族内の材料から製造されるメモリセルは、多数の操作サイクルの間に、セットとリセット状態の両方の抵抗値を大幅に変化させていない。そのような望ましいパフォーマンス特性は、ドープされていないＧＳＴ−２２５族内の材料から製造されるメモリセルにおいて観察される多数の操作サイクルの間に、セットとリセット状態の抵抗値の変化不足の特性に似ている。
【００４６】
図１２は、約４２.９％のＧｅ原子パーセント濃度、約２０.５％のＳｂ原子パーセント濃度及び約３６.６％のＴｅ原子パーセント濃度を有する代表的な組成物から製造されたメモリセルのビット数を示す。図１２に示されるように、装置のテストの時に、アレイ内の１０４個のメモリセルは、セット状態の抵抗値を保持し、且つアレイ内の１０４個以上のメモリセルは、リセット状態の抵抗値を保持する。結晶セット状態の抵抗値の変化は、５ｋΩと２０ｋΩとの間の狭い範囲に限られている。一方、非結晶リセット状態の抵抗値の変化は、４００ｋΩと２０００ｋΩとの間の狭い範囲に限られている。限定され且つ分離された範囲における抵抗値の狭い分布は、前述の所望のパフォーマンス特性をさらに示し、そこで、セットとリセット状態の抵抗値は、多数の操作サイクルの後、狭い範囲内で、独立を維持し且つ相対的に一定に維持する。
【００４７】
ＧＳＴ−２１２族内の材料から製造されるメモリセルは、高いデータ保持レベルを維持し、長時間の高温に曝露した後、誤りデータの作成の低いインスタンスがある。図１３は、メモリセルが１９０°Ｃで長い時間に曝露された後、代表的な組成物から製造されたメモリセルのアレイ用のビット数をリセット状態抵抗値の関数として示す。図１３のデータを生成するために使用されるメモリセルは、図８と図９のデータを生成するために使用されたものと同じである。メモリセルは、最大時間が１〜６時間に焼いた。メモリセルは、６時間に焼いた後、わずか１時間焼いたメモリセルと同じなリセット状態の抵抗値を保持した。したがって、ＧＳＴ−２１２族から製造されたメモリセルは、上昇温度で長い時間に曝露され、繰り返し循環操作中に非結晶リセット状態の抵抗値を維持することが可能である。
【００４８】
図１４は、メモリセルが１９０°Ｃで様々な時間に曝露された後、ＳｉＯ2がドープされたＧＳＴ−２２５族内の材料から製造されたメモリセルのアレイ用のビット数をリセット状態抵抗値の関数として示す。ＳｉＯ2がドープされたＧＳＴ−２２５族内の材料から製造されたメモリセルのアレイは、１９０°Ｃの温度で１〜６時間に曝露された。図１４は、様々な時間に上昇温度で曝露された後、メモリセルアレイの非結晶リセット状態の抵抗を示す。図１４から明らかなように、高い非結晶リセット状態の抵抗にあるアレイにおけるメモリセルの数は、１９０℃の温度でわずか１時間に暴露された後、劇的に低下していた。一方、図１３に示すように、ＧＳＴ−２１２族内の材料から製造されたメモリセル、１９０℃の温度で６時間に露出された後、２０００ｋΩのように高い維持アモルファスリセット状態の抵抗値に示すように、したがって、ＧＳＴ−２１２族の材料から製造されたメモリセルは、ＧＳＴ−２２５族における材料から製造されたメモリセルに対照させ、優れたデータ保持率などの優れた高温パフォーマンス特性を維持する。
【００４９】
図１５は、ＧＳＴ−２１２材料から製造されるメモリセル３００の断面図を示す。メモリセル３００は、メモリ素子３０２を含み、メモリ素子３０２は、メモリ材料の本体で構成され、そこで、相変化メモリ材料のバルク化学量論は、ＧＳＴ−２１２族にある。メモリセル３００は、活性領域３０４を含む。メモリセル３００は、第一電極３０６を含み、第一電極３０６は、誘電体層３０８を介して延び、メモリ素子３０２の底面に接触する。第二電極３１０は、メモリ素子３０２に形成され、第一電極３０６と第二電極３１０との間に、メモリ素子３０２を介して電流を生成する。第一および第二電極３０６及び３１０は、例えば、ＴｉＮやＴａＮを含むことができる。又、第一および第二電極３０６及び３１０のそれぞれは、Ｗ、ＷＮ、ＴｉＡｌＮ、又はＴａＡｌＮであり、さらなる例としては、ドープされたＳｉ、Ｓｉ、Ｃ、Ｇｅ、Ｔｉ、Ｗ、Ｍｏ、Ａｌ、Ｔａ、Ｃｕ、Ｐｔ、Ｉｒ、Ｌａ、Ｎｉ、Ｎ、Ｏ、Ｒｕ及びそれらの組み合わせから成る群から選ばれる一つ以上の元素である。誘電体層３０８は、窒化ケイ素、酸窒化シリコン、シリコン酸化物と他の任意の適切な誘電体材料を含むことができる。
【００５０】
説明されたメモリセルは、比較的狭い幅３１２（いくつかの実施形態では直径である）を有する第一電極３０６を有している。第一電極３０６の狭い幅３１２は、第一電極３０６とメモリ素子３０２との間の接触面積がメモリ素子３０２と第二電極３１０との間の接触面積よりも小さいという結果が得られる。したがって、電流は、第一電極３０６に隣接するメモリ素子３０２の一部に集中して、活性領域３０４が第一電極３０６に近づいている又は接触していることが得られる。メモリ素子３０２は、活性領域３０４の外側にある不活性領域を含み、不活性領域は、操作中に相転移を起こさないように非活性になる。活性領域３０４の外側にある不活性領域は、装置の操作中にも相転移を起こさなく、全体のメモリ素子のバルク化学量論は、活性領域３０４と不活性領域を含み、ＧＳＴ―２１２の相変化メモリ材料で構成されている。
【００５１】
図１６は、別の設計のメモリセル３７０の断面図を示す。メモリセル３７０は、メモリ素子３７２を含み、メモリ素子３７２は、電極間の電流経路にメモリ素子３７２を介して、ＧＳＴ−２１２族からの材料のバルク化学量論を有する相変化材料の本体からなる。メモリ素子３７２は、柱形状であり、第一及び第二電極３７４、３７６のそれぞれの上部及び下部表面３７８と３８０と接触している。メモリ素子３７２は、第一及び第二電極３７４、３７６と実質的に同じ幅３８４を有し、誘電体（図示せず）によって囲まれた多層の柱を定義する。本明細書に使用される用語 "実質的に"は、製造公差に対応するために意味する。操作の期間に、電流が第一と第二電極３７４、３７６との間に流れ、且つメモリ素子３７２を介して貫通し、メモリ素子における活性領域３８２が他の領域よりも迅速に熱くなる。これにより、装置の操作中に、大部分の相転移は、活性領域内で発生することになる。
【００５２】
図１７は、別の設計のメモリセル４００の断面図を示す。メモリセル４００は、メモリ素子４０２を含み、メモリ素子４０２は、電極間の電流経路にメモリ素子４０２を介して、ＧＳＴ−２１２族からの材料のバルク化学量論を有する相変化材料の本体からなる。メモリ素子４０２は、誘電体（図示せず）によって囲まれ、第一及び第二電極４０４、４０６のそれぞれの上部及び下部表面４０８と４１０と接触している。メモリ素子４０２は、可変幅４１２を有し、常に第一及び第二電極の幅より小さい。操作の期間に、電流が第一と第二電極４０４、４０６との間に流れ、且つメモリ素子４０２を介して貫通し、活性領域４１４がメモリ素子の残りの部分よりも迅速に熱くなる。従って、活性領域におけるメモリ素子４０２のボリューム（ｖｏｌｕｍｅ）は、装置の操作中に、大部分の相転移が発生する場所である。
【００５３】
当業者が理解するように、ＧＳＴ―２１２族のメモリ材料は、本明細書に記載のメモリセル構造に限定されず、メモリセル構造のさまざまな用途に使用することができる。
【００５４】
図１８は、スパッタリングシステムを介してＧＳＴ−２１２のメモリ装置を製造する方法の概略図である。スパッタリングシステムは、チャンバ３２０を含み、チャンバ３２０には、ＧＳＴ−２２５スパッタリングターゲット３２２、Ｇｅスパッタリングターゲット３２４及び基板３２６が取り付けられる。ターゲット３２２と３２４及び基板３２６は、スパッタリングプロセスの期間にバイアス電圧を印加するために使用される電源及びコントローラ３２８に接続される。バイアス電圧は、ＤＣ、パルスＤＣ、無線周波数、及びそれらの組み合わせに適用され、特定のスパッタリングプロセスに適合するように、コントローラによってオンとオフにし且つ変調される。チャンバ３２０には、チャンバを排気し、廃気ガスを除去するように、真空ポンプ３３０または他の手段が装備されている。また、チャンバ３２０には、ガス源３３２が構成されている。本発明の一実施形態では、ガス源３３２は、アルゴンなどの不活性ガスの源である。更に、いくつかの実施形態は、反応ガスのガス源３３２を含み、例えば酸素または窒素などの反応ガスを使用して、大量のＧＳＴ−２１２における他の成分を添加する。システムは、スパッタリング工程で形成される層の組成物に影響を与えるように、ガス源３３２からのガスの流れを動的に制御する能力を有している。電源は、電源装置に適用され、コントローラ３２８からＧｅスパッタリングターゲット３２４までの電源は、堆積層の組成物を制御するように使用することができ、そのため、前記組成物は、ＧＳＴ−２１２族の材料に属する。
【００５５】
コリメータ（図示せず）は、高いアスペクト比の特徴に対する適用範囲の均一性を向上させるために（及び他の理由のために）、高いアスペクト比の特徴を有する基板をスパッタリングする時に使用することができる。いくつかのスパッタリング装置は、必要に応じて、スパッタリングチャンバにコリメータを出入する性能を有している。
【００５６】
本明細書に記載される説明は、発見的目的のために十分な簡略図解であることが理解されるであろう。スパッタリングチャンバは、標準的な半導体製造工場内の機器であり、さまざまな市販ソースから利用可能である。
【００５７】
図１９は、別のスパッタリングシステムを介してＧＳＴ−２１２族内の物質からメモリ装置を製造する方法の概略図である。図１９は、図１８のスパッタリング装置と異なり、そのスパッタリングターゲット３３４は、ＧＳＴ−２１２族の材料で構成され、且つ独立したＧｅスパッタリングターゲットを利用されていない。したがって、全体のＧＳＴ−２１２材料は、ＧＳＴ−２１２ターゲットから基板上に堆積され、Ｇｅターゲットと組み合わせるＧＳＴ−２２５ターゲットからのものではない。
【００５８】
図２０は、前述方法のいずれかを用いてＧＳＴ−２１２相変化材料の層を形成するためのプロセスフローを示す。前記プロセスは、先に、ゲルマニウム（Ｇｅ）、ＧＳＴ−２２５相変化材料ターゲット、又はＧＳＴ−２１２族としての材料組成ターゲットを有するスパッタチャンバ内にウエハを取り付ける（３５０）。次に、チャンバは、ターゲット・ソースやソースからのスパッタイオンの流れの作成を可能にするために排気される（３５２）。アルゴンなどの不活性ガスは、スパッタリングに適した雰囲気を確立するように、チャンバに流入される（３５４）。スパッタチャンバ内に電界を確立して、スパッタリングプロセスを誘導する必要があるために、適当なバイアス電圧は、ＤＣバイアスのように、基板とターゲットを介して印加される（３５６）。必要に応じて、雰囲気にウェハを露出する前に、プレスパッタリングの間隔は、スパッタリングターゲットを準備するように実行することができる。基板上のメモリ材料の所望の厚さを得るように、スパッタリングの条件は、十分な時間間隔でウエハを露出することによって維持される（３５８）。バイアスがオフになって、チャンバがどっと流される（３６０）。最後に、堆積したＧＳＴ−２１２層を有するウェハまたは基板が除去される（３６２）。図２１は、図１５に示すメモリセルの構造を有するメモリ素子を含むメモリセルを製造するための製造プロセスフローを示す。そこで、メモリ素子のバルク化学量論は、ＧＳＴ−２１２族からの材料である。メモリセルの要素に適用される参照数字は、図１５で使用されるものに対応している。ステップ４５０では、第一電極３０６は、幅または直径３１２を有する誘電体層３０８を介して延びて形成される。第一電極３０６は、ＴｉＮを含み、誘電体層３０８は、ＳｉＮを含む。あるいは、第一電極３０６は、サブリソグラフィーの幅または直径３１２を有することができる。
【００５９】
第一電極３０６は、誘電体層３０８を介して下にあるアクセス回路（図示せず）に延びている。下にあるアクセス回路は、当該分野で公知の標準的なプロセスによって形成され、アクセス回路の要素の構成は、アレイ配置における本明細書中に記載のメモリセルに依存して実行される。一般に、アクセス回路は、半導体基板内のトランジスタ、ダイオード、ワード線、ソース線、導電性プラグ、及びドープされた領域などのアクセス装置を含めることができる。
【００６０】
第一電極３０６と誘電体層３０８は、例えば、”柱下部電極を有する相変化メモリ装置を製造するための方法”と題する２００７年６月１８日に出願された米国特許出願１１/７６４,６７８（現在の米国公開２００８/０１９１１８７）によって開示された方法、材料、プロセスを使用して形成することができ、この出願は、参照により本明細書に組み込まれている。例えば、電極材料の層は、アクセス回路（図示せず）の上面に形成し、標準的なフォトリソグラフィ技術を使用して、電極層上にフォトレジスト層のパターニングに続いて、第一電極３０６の位置を覆うフォトレジストマスクを形成することができる。次に、第一電極３０６の位置を覆うサブリソグラフィー寸法を有するマスク構造を形成するために、例えば酸素プラズマに使用して、フォトレジストマスクがトリミングされる。その後、フォトレジストのトリミングされたマスクを用いて、電極材料の層がエッチングされ、サブリソグラフィー直径３１２を有する第一電極３０６を形成する。次に、誘電体材料が形成され、誘電体層３０８を形成するように平坦化される。
【００６１】
ステップ４５２では、相変化素子がＧＳＴ−２１２族からの相変化材料のバルク化学量論を有するように形成される。相変化素子は、上述のように、前に述べたスパッタリングシステムのいずれかの方法によって形成される。
【００６２】
次に、ステップ４５４では、第二電極３１０が形成され、ステップ４５６では、バックエンドオブライン（ＢＥＯＬ）プロセスは、チップの半導体プロセスの手順を完了するように実行し、図１９に示す構造が得られる。ＢＥＯＬプロセスは、該当分野で公知の標準的なプロセスとすることができ、実行するプロセスは、メモリセルが実行されるチップの構成に依存する。一般的には、ＢＥＯＬプロセスによって形成される構造は、接点、層間誘電体、及びチップ上の相互接続の各種金属層を含み、前記チップは、周辺回路へのメモリセルを接続する回路を含む。これらのＢＥＯＬプロセスは、上昇温度で誘電体材料の堆積を含み、例えば、４００℃でＳｉＮを堆積し、又は５００℃やそれ以上の温度で高密度プラズマＨＤＰ酸化物蒸着が挙げられる。これらのプロセスの結果として、図１４に示すように、制御回路及びバイアス回路は、装置上に形成されている。
【００６３】
図２２は、メモリアレイ５０２を含む集積回路５００の概略ブロック図であり、メモリアレイ５０２は、メモリセルを有し、前記メモリセルは、ＧＳＴ−２１２族における材料のバルク化学量論を有する材料から構成されるメモリ素子を有する。ワード線デコーダ５０４は、読み取り、セット及びリセットモードを有し、メモリアレイ５０２における行に沿って配置される複数のワード線５０６と電気的に通信する。ビット線（列）デコーダ５０８は、アレイ５０２における相変化メモリセル（図示せず）を読み取り、セット及びリセットをするように、アレイ５０２内の列に沿って配置される複数のビット線５１０と電気的に通信する。アドレスは、バス５１２で、ワード線デコーダとドライバ５０４及びビット線デコーダ５０８に提供される。ブロック５１４内のセンス回路（センスアンプ）とデータ入力（ｄａｔａ−ｉｎ）構造は、電圧および/またはリード、セット、リセットモードのための電流源を含み、データバス５１６を介してビット線デコーダ５０８に接続されている。データは、データ入力線５１８を介して、集積回路５００の入力/出力ポートから、または内部や外部にある集積回路５００の他のデータソースから、ブロック５１４内のデータイン構造体に供給される。他の回路５２０は、集積回路５００に含まれ、例えば、汎用プロセッサ、特殊目的の応用回路、またはアレイ５０２によってサポートされるシステムオンチップ機能を提供するモジュールの組み合わせが挙げられる。データは、データ出力線５２２を介して、ブロック５１４内のセンスアンプから、集積回路５００の入力/出力ポートに、または、集積回路５００の内部や外部の他のデータの宛先に供給される。
【００６４】
この例で実行されたコントローラ５２４は、バイアス配置状態マシンを使用して、バイアス配置の応用のためにバイアス回路の電圧と電流源５２６を制御し、前記バイアス配置の応用は、ワード線とビット線のための読み取り、書き込み、消去、消去検証及びプログラムが電圧および/または電流を検証することを含む。更に、融解/冷却サイクルのバイアス配置が実行される。コントローラ５２４は、当技術分野で知られているような特殊用途のロジック回路を用いて実行することができる。別の実施形態では、コントローラ５２４は、汎用プロセッサを備え、前記汎用プロセッサは、装置の操作を制御するコンピュータプログラムを実行するように同じ集積回路上に実行される。更に、他の実施形態では、特殊目的のロジック回路と汎用プロセッサとの組み合わせは、コントローラ５２４の実行のために利用される。
【００６５】
以上の説明によると、当業者であれば本発明の技術思想を逸脱しない範囲で、多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は、明細書の詳細な説明に記載された内容に限らず、特許請求の範囲によって定めなければならない。
【符号の説明】
【００６６】
１０２形状
１０４対応線
１２０、１２２、１２３、１２４軌跡
１２８、１３０、１３２結晶セット状態
３００、３７０、４００メモリセル
３０２、３７２、４０２メモリ素子
３０４、４１４活性領域
３０６、３７４、４０４第一電極
３０８誘電体層
３１０、３７６、４０６第二電極
３１２、３８４、４１２幅
３２０チャンバ
３２２ＧＳＴ−２２５スパッタリングターゲット
３２４Ｇｅスパッタリングターゲット
３２６基板
３２８、５２４コントローラ
３３０真空ポンプ
３３２ガス源
３３４スパッタリングターゲット
３７８、３８２、４０８上部表面
３８０、４１０下部表面
５００集積回路
５０２メモリアレイ
５０４ワード線デコーダ
５０６ワード線
５０８ビット線デコーダ
５１０ビット線
５１２バス
５１４ブロック
５１６データバス
５１８データ入力線
５２０他の回路
５２２データ出力線
５２６バイアス回路電圧と電流源。
【図１】
2013008948.tif 000003
【図２】
2013008948.tif 000004
【図３】
2013008948.tif 000005
【図４】
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【図５（ａ）】
2013008948.tif 000007
【図５（ｂ）】
2013008948.tif 000008
【図６（ａ）】
2013008948.tif 000009
【図６（ｂ）】
2013008948.tif 000010
【図７（ａ）】
2013008948.tif 000011
【図７（ｂ）】
2013008948.tif 000012
【図８】
2013008948.tif 000013
【図９】
2013008948.tif 000014
【図１０】
2013008948.tif 000015
【図１１】
2013008948.tif 000016
【図１２】
2013008948.tif 000017
【図１３】
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【図１４】
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【図１５】
2013008948.tif 000020
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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