(57)【要約】      （修正有）【課題】クロック信号のデューティをより正確に制御することを可能にする。【解決手段】入力ノード２０１と出力ノード２０２との間に直列接続された可変遅延回路２１０，２２０と、入力ノード２０１に供給される内部クロック信号ＬＣＬＫ０の立ち上がりエッジと、出力ノード２０２から出力される内部クロック信号ＬＣＬＫ２の立ち上がりエッジが一致するよう、可変遅延回路２１０，２２０の遅延量を共通に制御する制御回路２００ａと、内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２に基づいて、内部クロック信号ＬＣＬＫを生成するミキサ回路２６０とを備える。【選択図】図３
2013165354.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードと、
出力ノードと、
前記入力ノードと前記出力ノードとの間に直列接続された複数の可変遅延回路と、
前記入力ノードに供給される第１のクロック信号と前記出力ノードから出力される第２のクロック信号の位相が一致するよう、前記複数の可変遅延回路の遅延量を制御する制御回路と、
前記複数の可変遅延回路のそれぞれに入力される入力クロック信号のいずれかと、前記複数の可変遅延回路のそれぞれから出力される出力クロック信号のいずれかに基づいて、第３のクロック信号を生成するミキサ回路と、を備え、
前記制御回路は、前記複数の可変遅延回路の遅延量が互いに一致するよう、前記複数の可変遅延回路の遅延量を共通に制御し、
前記ミキサ回路は、前記いずれかの入力クロック信号に基づいて前記第３のクロック信号の立ち上がりエッジ及び立ち下がりエッジの一方を規定し、前記いずれかの出力クロック信号に基づいて前記第３のクロック信号の立ち上がりエッジ及び立ち下がりエッジの他方を規定することを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記第１のクロック信号と前記第２のクロック信号の位相を比較することにより位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいてカウント値が制御されるカウンタ回路とを含み、
前記複数の可変遅延回路の遅延量は、前記カウント値に基づいて共通に制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記複数の可変遅延回路のそれぞれの遅延量が前記第１のクロック信号の周期の１／２ｎ倍（ｎは自然数）となるよう、前記複数の可変遅延回路の遅延量を制御することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎの値は１であり、前記出力クロック信号は、前記入力クロック信号が入力される可変遅延回路と同じ可変遅延回路から出力されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の可変遅延回路の数がｍ×２ｎ（ｍは自然数）であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ｍの値は２以上の整数であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の可変遅延回路のそれぞれは、前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、
前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の可変遅延回路のそれぞれは、遅延量調整部を経由する第１の信号パスと前記遅延量調整部を経由しない第２の信号パスを含み、
前記第２の信号パスを通過した前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方又はこれに基づき生成される内部信号に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方のタイミングを規定し、
前記第１の信号パスを通過した前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方又はこれに基づき生成される前記内部信号に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記他方のタイミングを規定する、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記遅延量調整部は並列接続された複数のドライバ回路を含み、使用する１又は２以上のドライバ回路を選択することによって前記期間を可変とすることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記複数のドライバ回路に含まれる少なくとも２つのドライバ回路は、互いに駆動能力が異なることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、デューティ補正回路を備える半導体装置に関する。
【背景技術】
【０００２】
同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御された内部クロック信号が必要となることがある。位相制御された内部クロック信号は、主にＤＬＬ（Delay Locked Loop）回路によって生成される。一般的なＤＬＬ回路では、内部クロック信号の立ち上がりエッジのタイミングを調整することによって位相制御が行われる。
【０００３】
一方、ＤＤＲ（Double Data Rate）型のＤＲＡＭでは、内部クロック信号の立ち上がりエッジと立ち下がりエッジの両方に同期してデータの入出力が行われるため、内部クロック信号の立ち上がりエッジのタイミングだけでなく、立ち下がりエッジのタイミングについても正確に制御することが求められる。内部クロック信号の立ち下がりエッジのタイミングは、通常、デューティ補正回路と呼ばれる回路によって調整される。
【０００４】
一般的なデューティ補正回路は２つのキャパシタを備えており、内部クロック信号がハイレベルである期間に一方のキャパシタを放電し、内部クロック信号がローレベルである期間に他方のキャパシタを放電する。ここで、内部クロック信号のデューティが５０％である場合には、これら２つのキャパシタは均等に放電されるため、２つのキャパシタに電位差は生じない。この状態は、内部クロック信号の立ち上がりエッジから立ち下がりエッジまでの期間（或いは立ち下がりエッジから立ち上がりエッジまでの期間）が正しく１／２周期であることを意味する。これに対し、内部クロック信号のデューティが５０％未満、或いは、５０％を超えている場合には、２つのキャパシタの放電量は不均等となるため、２つのキャパシタに電位差が生じる。この状態は、内部クロック信号の立ち上がりエッジから立ち下がりエッジまでの期間（或いは立ち下がりエッジから立ち上がりエッジまでの期間）が１／２周期からずれていることを意味する。この場合、内部クロック信号の立ち下がりエッジのタイミングを早めるか、或いは遅らせることによって、デューティを５０％に近づける制御が行われる。
【０００５】
しかしながら、上述した一般的なデューティ補正回路には、以下に説明するいくつかの課題が存在する。
【０００６】
第１の課題は、比較的容量の大きなキャパシタが２つ必要となる点である。容量の大きなキャパシタはチップ上の占有面積が大きいため、チップ面積を増大させる要因となる。第２の課題は、２つのキャパシタに生じる電位差を検出するために、アナログアンプ回路が必要となる点である。微小な電位差を検出するためには高精度なアナログアンプ回路が必要であるが、複数のトランジスタ間にて生じるしきい値ばらつきなどの影響により、高い精度を得ることは困難である。第３の課題は、２つのキャパシタに生じる電位差をより拡大するためには、複数クロックサイクルに亘って放電動作を行う必要があり、デューティの検出に時間がかかる点である。第４の課題は、複数クロックサイクルに亘って放電動作を行っている期間中、キャパシタの電位を正しく維持する必要がある点である。これは、デューティ補正回路がノイズの影響を受けやすいことを意味し、安定したディーティ判定動作を困難とする。第５の課題は、内部クロック信号のデューティが５０％近傍である場合、２つのキャパシタに生じる電位差がほとんど無くなるため、誤動作が生じやすい点である。この問題は、内部クロック信号の周波数が高い場合、１回の放電期間が短くなるためより顕著となる。
【０００７】
このようないくつかの課題を解決するデューティ補正回路として、本発明者は過去に新たなタイプのデューティ補正回路を提案した（特許文献１参照）。特許文献１に記載されたデューティ補正回路は、ディレイラインの遅延量が１クロックサイクルである場合のカウント値を演算によって１／２にし、その値によって得られる遅延量から内部クロック信号の立ち下がりエッジのタイミングを特定するという動作を行う。特許文献１に記載されたデューティ補正回路は、上述した５つの課題を全て解決する優れた回路である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１９９６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ディレイラインを構成する複数の遅延素子は、必ずしも遅延量が互いに同一ではないケースがある。これは、遅延量を微調整するために、調整用の抵抗素子や調整用の容量素子がディレイラインにいくつか接続されることがあるためである。このようなケースでは、ディレイラインの遅延量が１クロックサイクルである場合のカウント値を１／２にした場合であっても、その値によって得られる遅延量が正しく１／２クロックサイクルになるとは限らない。このような問題は、ＤＬＬ回路に使用するデューティ補正回路に限らず、クロック信号のデューティを正確に制御する必要のある全ての回路において生じる問題である。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に直列接続された複数の可変遅延回路と、前記入力ノードに供給される第１のクロック信号と前記出力ノードから出力される第２のクロック信号の位相が一致するよう、前記複数の可変遅延回路の遅延量を制御する制御回路と、前記複数の可変遅延回路のそれぞれに入力される入力クロック信号のいずれかと、前記複数の可変遅延回路のそれぞれから出力される出力クロック信号のいずれかに基づいて、第３のクロック信号を生成するミキサ回路と、を備え、前記制御回路は、前記複数の可変遅延回路の遅延量が互いに一致するよう、前記複数の可変遅延回路の遅延量を共通に制御し、前記ミキサ回路は、前記いずれかの入力クロック信号に基づいて前記第３のクロック信号の立ち上がりエッジ及び立ち下がりエッジの一方を規定し、前記いずれかの出力クロック信号に基づいて前記第３のクロック信号の立ち上がりエッジ及び立ち下がりエッジの他方を規定することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、一般的なデューティ補正回路が有するいくつかの課題が解決されるとともに、クロック信号のデューティをより正確に制御することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】デューティ補正回路２００の回路図である。
【図４】可変遅延回路２１０，２２０の回路図である。
【図５】可変遅延回路２１０の動作を説明するためのタイミング図である。
【図６】デューティ補正回路２００の動作を説明するためのタイミング図であり、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも進んでいる場合の動作を示している。
【図７】デューティ補正回路２００の動作を説明するためのタイミング図であり、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも遅れている場合の動作を示している。
【図８】デューティ補正回路２００の動作を説明するためのタイミング図であり、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０と一致している場合の動作を示している。
【図９】内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０と一致した場合における可変遅延回路２１０，２２０の遅延成分を説明するための図である。
【図１０】従来のデューティ補正回路の問題点を説明するための図である。
【図１１】実施形態によるデューティ補正回路の効果を説明するための図である。
【図１２】（ａ）はｎ＝２とした場合におけるデューティ補正回路の回路図であり、（ｂ）はその動作波形図である。
【図１３】（ａ）はｎ＝３とした場合におけるデューティ補正回路の回路図であり、（ｂ）はその動作波形図である。
【図１４】通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。
【図１５】可変遅延回路の出力波形をワンショットパルスとした場合の波形の変化を説明するためのタイミング図である。
【図１６】位相判定回路２３０の判定精度について説明するための図である。
【図１７】カウント値ＣＮＴ１，ＣＮＴ２とデッドバンドとの関係を説明するための図である。
【図１８】本発明の好ましい第２の実施形態によるデューティ補正回路４００の回路図である。
【図１９】デューティ補正回路４００の動作を説明するためのタイミング図である。
【図２０】位相判定回路４４０の判定精度について説明するための図である。
【図２１】第１の変形例によるデューティ補正回路の回路図である。
【図２２】第２の変形例によるデューティ補正回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１５】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１６】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００１７】
具体的には、コマンド信号ＣＭＤがアクティブコマンドである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１８】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１９】
図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力バッファ回路３０ａに供給される。これにより、メモリセルアレイ１１から読み出されたリードデータＤＱは、内部クロック信号ＬＣＬＫに同期してデータ端子３１から出力される。
【００２０】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２１】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２２】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２３】
図２に示すＤＬＬ回路１００は、内部クロック信号ＰＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ０を生成するディレイライン１１０と、ディレイライン１１０の遅延量を制御するカウンタ回路１２０と、カウンタ回路１２０のカウント値ＣＮＴ０を制御する位相判定回路１３０とを備えている。内部クロック信号ＰＣＬＫは、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される信号である。ディレイライン１１０から出力される内部クロック信号ＬＣＬＫ０は、デューティ補正回路２００に供給される。デューティ補正回路２００は、内部クロック信号ＬＣＬＫ０のデューティを５０％に補正するための回路である。デューティ補正回路２００から出力される内部クロック信号ＬＣＬＫは、図１に示した出力バッファ回路３０ａに供給され、リードデータＤＱの出力タイミングを規定する信号として用いられる。
【００２４】
内部クロック信号ＬＣＬＫは、レプリカ回路１４０にも供給される。レプリカ回路１４０は、出力バッファ回路３０ａと実質的に同じ特性を有する回路であり、その出力はレプリカクロック信号ＲｅｐＣＬＫとして用いられる。出力バッファ回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ回路１４０から出力されるレプリカクロック信号ＲｅｐＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３０によって行われ、判定の結果は位相判定信号ＰＤ０として出力される。位相判定信号ＰＤ０は、カウンタ回路１２０にフィードバックされ、これによって位相のずれが補正される。
【００２５】
上述の通り、位相判定回路１３０は、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲｅｐＣＬＫの位相を比較し、その結果に基づいて位相判定信号ＰＤ０を生成する回路である。ここで、内部クロック信号ＰＣＬＫの立ち上がりエッジは、外部クロック信号ＣＫの立ち上がりエッジ（外部クロック信号ＣＫＢの立ち下がりエッジ）とタイミングが一致する信号であり、レプリカクロック信号ＲｅｐＣＬＫはリードデータＤＱとタイミングが一致する信号であることから、位相判定回路１３０は、外部クロック信号ＣＫの立ち上がりエッジとリードデータＤＱの位相を間接的に比較していることになる。
【００２６】
比較の結果、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＰＣＬＫに対して遅れていれば、位相判定回路１３０は位相判定信号ＰＤ０を一方の論理レベル（例えばローレベル）とする。これに応答してカウンタ回路１２０のカウント値ＣＮＴ０がカウントダウンされ、ディレイライン１１０の遅延量が減少する。逆に、レプリカクロック信号ＲｅｐＣＬＫが内部クロック信号ＰＣＬＫに対して進んでいれば、位相判定回路１３０は位相判定信号ＰＤ０を他方の論理レベル（例えばハイレベル）とする。これに応答してカウンタ回路１２０のカウント値ＣＮＴ０がカウントアップされ、ディレイライン１１０の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲｅｐＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫの立ち上がりエッジが一致することになる。
【００２７】
図３はデューティ補正回路２００の回路図であり、本発明の第１の実施形態に相当する。
【００２８】
図３に示すように、デューティ補正回路２００は、入力ノード２０１と出力ノード２０２との間に直列接続された２つの可変遅延回路２１０，２２０と、入力ノード２０１に供給される内部クロック信号ＬＣＬＫ０と出力ノード２０２から出力される内部クロック信号ＬＣＬＫ２の位相が一致するよう、可変遅延回路２１０，２２０の遅延量を制御する制御回路２００ａとを備える。制御回路２００ａは、内部クロック信号ＬＣＬＫ０と内部クロック信号ＬＣＬＫ２の位相を比較する位相判定回路２３０と、可変遅延回路２１０，２２０の遅延量をそれぞれ制御するカウンタ回路２４０，２５０とを含んでいる。
【００２９】
位相判定回路２３０は、内部クロック信号ＬＣＬＫ０と内部クロック信号ＬＣＬＫ２の位相を比較することにより位相判定信号ＰＤ１を生成する。位相判定信号ＰＤ１はカウンタ回路２４０，２５０に共通に供給され、これによりカウンタ回路２４０，２５０のカウント値ＣＮＴ１，ＣＮＴ２が常に同じ値に制御される。
【００３０】
具体的に説明すると、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０に対して遅れていれば、位相判定回路２３０は位相判定信号ＰＤ１を一方の論理レベル（例えばローレベル）とする。これに応答してカウンタ回路２４０，２５０はカウントアップされ、これにより可変遅延回路２１０，２２０の遅延量が減少する。逆に、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０に対して進んでいれば、位相判定回路２３０は位相判定信号ＰＤ１を他方の論理レベル（例えばハイレベル）とする。これに応答してカウンタ回路２４０，２５０はカウントダウンされ、これにより可変遅延回路２１０，２２０の遅延量が増大する。したがって、このような動作を周期的に繰り返えすことにより、内部クロック信号ＬＣＬＫ０と内部クロック信号ＬＣＬＫ２の位相を一致させることができる。内部クロック信号ＬＣＬＫ０と内部クロック信号ＬＣＬＫ２の位相が一致した状態は、内部クロック信号ＬＣＬＫ２が内部クロック信号ＬＣＬＫ０に対して正確に１クロックサイクルだけ遅れている状態に相当する。
【００３１】
可変遅延回路２１０から出力される内部クロック信号ＬＣＬＫ１と、可変遅延回路２２０から出力される内部クロック信号ＬＣＬＫ２は、ミキサ回路２６０に供給される。ミキサ回路２６０は、内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２に基づいて内部クロック信号ＬＣＬＫを生成する回路である。具体的には、内部クロック信号ＬＣＬＫ１に基づいて内部クロック信号ＬＣＬＫの立ち上がりエッジ（又は立ち下がりエッジ）を規定し、内部クロック信号ＬＣＬＫ２に基づいて内部クロック信号ＬＣＬＫの立ち下がりエッジ（又は立ち上がりエッジ）を規定する。
【００３２】
図４は、可変遅延回路２１０，２２０の回路図である。
【００３３】
図４に示すように、可変遅延回路２１０，２２０は、入力クロック信号ＩＮ（内部クロック信号ＬＣＬＫ０又はＬＣＬＫ１）に基づいてワンショットパルスを生成するワンショットパルス生成部３４０と、ワンショットパルス生成部３４０の後段に設けられた遅延量調整部３００と、遅延量調整部３００を経由する第１の信号パスＰ１及び遅延量調整部３００を経由しない第２の信号パスＰ２からの信号を受けるＮＡＮＤゲート回路３５０とを備える。
【００３４】
ワンショットパルス生成部３４０は、入力クロック信号ＩＮを遅延させることによってクロック信号ＩＮａを生成する遅延回路３４１と、クロック信号ＩＮａを反転させてクロック信号ＩＮｂを生成するインバータ３４２と、クロック信号ＩＮ，ＩＮｂを受けてワンショットパルスＯＰを生成するＮＡＮＤゲート回路３４３からなる。入力クロック信号ＩＮは、初段の可変遅延回路２１０であれば内部クロック信号ＬＣＬＫ０に相当し、２段目の可変遅延回路２２０であれば内部クロック信号ＬＣＬＫ１に相当する。
【００３５】
遅延量調整部３００は、ワンショットパルスＯＰをバッファリングすることによりワンショットパルスＯＰａを生成する２段のインバータ３０１，３０２と、ワンショットパルスＯＰａをゲート電極に受けるＰチャンネル型ＭＯＳトランジスタ３１０及びＮチャンネル型ＭＯＳトランジスタ３２１〜３２５と、それぞれトランジスタ３２１〜３２５に直列接続されたＮチャンネル型ＭＯＳトランジスタ３３１〜３３５を備える。トランジスタ３１０のソースは高位側の電源電位ＶＰＥＲＩに接続され、トランジスタ３２１〜３２５のソースは低位側の電源電位ＶＳＳに接続されている。また、トランジスタ３１０のドレインとトランジスタ３３１〜３３５のドレインは共通接続され、ワンショットパルスＯＰｂの出力ノードとして機能する。
【００３６】
並列接続されたトランジスタ３３１〜３３５のゲート電極には、カウント値ＣＮＴｉ（ｉ＝１，２）の対応するビットがそれぞれ供給される。本例ではカウント値ＣＮＴｉが５ビットのバイナリ信号からなり、このうち最下位ビットＣＮＴｉ１はトランジスタ３３１のゲート電極に供給される。同様に、ビットＣＮＴｉ２はトランジスタ３３２のゲート電極に供給され、ビットＣＮＴｉ４はトランジスタ３３３のゲート電極に供給され、ビットＣＮＴｉ８はトランジスタ３３４のゲート電極に供給され、最上位ビットＣＮＴｉ１６はトランジスタ３３５のゲート電極に供給される。本発明においては、それぞれのトランジスタ３３１〜３３５を「ドライバ回路」と呼ぶことがある。トランジスタ３３１〜３３５のチャネル幅は互いに相違しており、バイナリ信号の重み付けに対応している。すなわち、トランジスタ３３１のチャネル幅をＷとした場合、トランジスタ３３２〜３３５のチャネル幅はそれぞれ２Ｗ，４Ｗ，８Ｗ，１６Ｗに設計されている。
【００３７】
各トランジスタ３３１〜３３５の駆動能力は、チャネル幅に比例する。これにより、ワンショットパルスＯＰｂがローレベルに変化するスピードは、１又は２以上のトランジスタ３３１〜３３５を選択することにより、３１段階に調節することができる。最も高速に変化させる場合にはカウント値ＣＮＴｉを最大値（ビットＣＮＴｉ１〜ビットＣＮＴｉ１６を全てハイレベル）とすれば良く、この場合、全ての電流パスが有効となる。また、最も低速に変化させる場合にはカウント値ＣＮＴｉを最小値（ビットＣＮＴｉ１のみをハイレベルとし、他のビットＣＮＴｉ２〜ＣＮＴｉ１６を全てローレベル）とすれば良く、この場合、トランジスタ３３１，３２１からなる電流パスのみが有効となる。
【００３８】
このようにして生成されるワンショットパルスＯＰｂは、ＮＡＮＤゲート回路３５０の一方の入力ノードに供給される。ＮＡＮＤゲート回路３５０の他方の入力ノードには、遅延量調整部３００を経由しないワンショットパルスＯＰが供給される。ＮＡＮＤゲート回路３５０から出力される出力クロック信号ＯＵＴは、可変遅延回路２１０では内部クロック信号ＬＣＬＫ１に相当し、可変遅延回路２２０では内部クロック信号ＬＣＬＫ２に相当する。
【００３９】
図５は、可変遅延回路２１０の動作を説明するためのタイミング図である。
【００４０】
図５に示す例では、時刻ｔ１においてクロック信号ＩＮの立ち上がりエッジが現れており、時刻ｔ２においてクロック信号ＩＮｂの立ち下がりエッジが現れている。このことは、時刻ｔ１から時刻ｔ２までの期間が遅延回路３４１及びインバータ３４２の遅延量に相当することを意味する。かかる遅延量は、例えば１５０ｐｓである。
【００４１】
クロック信号ＩＮ，ＩＮｂはＮＡＮＤゲート回路３４３に供給され、これによりワンショットパルスＯＰが生成される。ワンショットパルスＯＰが立ち下がりエッジは時刻ｔ１に同期し、ワンショットパルスＯＰが立ち上がりエッジは時刻ｔ２に同期するが、ＮＡＮＤゲート回路３４３による遅延により、ワンショットパルスＯＰの立ち上がりエッジ及び立ち下がりエッジとも時刻ｔ１，ｔ２から例えば５０ｐｓ遅延する。
【００４２】
ワンショットパルスＯＰはインバータ３０１，３０２に供給され、ワンショットパルスＯＰａとして出力される。ワンショットパルスＯＰａの立ち上がりエッジ及び立ち下がりエッジは、インバータ３０１，３０２の遅延により、ワンショットパルスＯＰの立ち上がりエッジ及び立ち下がりエッジから例えば１００ｐｓ遅延する。
【００４３】
ワンショットパルスＯＰａがローレベルに変化するとトランジスタ３１０がオンするため、遅延量調整部３００の出力であるワンショットパルスＯＰｂがハイレベルに変化する。ワンショットパルスＯＰａがローレベルに変化してからワンショットパルスＯＰｂがハイレベルに変化するまでの時間はトランジスタ３１０の駆動能力によって決まる固定的な値であり、例えば５０ｐｓである。一方、ワンショットパルスＯＰａがハイレベルに変化するとトランジスタ３２１〜３２５がオンするため、遅延量調整部３００の出力であるワンショットパルスＯＰｂがローレベルに変化する。ワンショットパルスＯＰａがハイレベルに変化してからワンショットパルスＯＰｂがローレベルに変化するまでの時間はカウント値ＣＮＴ１によって決まる。図５に示す例では、カウント値ＣＮＴ１が最大値である場合、つまり、遅延量調整部３００の遅延量が最小である場合を示しており、その遅延量は例えば５０ｐｓである。
【００４４】
ワンショットパルスＯＰｂは、ワンショットパルスＯＰとともにＮＡＮＤゲート回路３５０に供給され、これにより出力クロック信号ＯＵＴが生成される。出力クロック信号ＯＵＴがハイレベルからローレベルに変化するタイミングは、入力クロック信号ＩＮｂ又はワンショットパルスＯＰｂがローレベルからハイレベルに変化するタイミングに同期する。したがって、かかるタイミングは固定的である。これに対し、出力クロック信号ＯＵＴがローレベルからハイレベルに変化するタイミングは、ワンショットパルスＯＰｂがハイレベルからローレベルに変化するタイミングに同期するため、カウント値ＣＮＴ１に依存する。ＮＡＮＤゲート回路３５０による遅延量は例えば５０ｐｓである。図５においては、時刻ｔ３においてワンショットパルスＯＰｂの立ち上がりエッジが現れている。このように、出力クロック信号ＯＵＴの立ち上がりエッジ及び立ち下がりエッジは、いずれも入力クロック信号ＩＮの立ち上がりエッジを基準としたエッジである。換言すれば、入力クロック信号ＩＮの立ち下がりエッジは、出力クロック信号ＯＵＴの立ち上がりエッジ及び立ち下がりエッジのいずれとも無関係である。
【００４５】
このような動作により、入力クロック信号ＩＮの立ち上がりエッジから出力クロック信号ＯＵＴの立ち下がりエッジまでの遅延時間Ｄは、各種ゲート回路が有する固定的な遅延量と、カウント値ＣＮＴ１によって決まる可変的な遅延量との和によって定義される。図５には、カウント値ＣＮＴ１が最大値である場合、つまり、遅延量調整部３００の遅延量が最小である場合が示されており、この場合、例えば遅延時間Ｄは４００ｐｓ（＝１５０ｐｓ＋５０ｐｓ＋１００ｐｓ＋５０ｐｓ＋５０ｐｓ）である。これは、可変遅延回路２１０の最低遅延時間に相当する。そして、カウント値ＣＮＴ１が小さくなればなるほど可変遅延回路２１０の遅延時間Ｄが増大する。
【００４６】
上述した動作は、可変遅延回路２２０においても全く同様に行われる。これは、可変遅延回路２１０，２２０に供給されるカウント値ＣＮＴ１，ＣＮＴ２が常に同じ値とされるからである。つまり、可変遅延回路２１０，２２０の遅延量は互いに同一となるよう制御される。
【００４７】
図６〜図８はデューティ補正回路２００の動作を説明するためのタイミング図であり、図６は内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも進んでいる場合の動作を示し、図７は内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも遅れている場合の動作を示し、図８は内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０と一致している場合の動作を示している。
【００４８】
図６に示す例では、内部クロック信号ＬＣＬＫ２の立ち上がりエッジが現れる時刻ｔ４が、内部クロック信号ＬＣＬＫ０の立ち上がりエッジが現れる時刻ｔ５よりも早い。このように、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも進んでいる場合、位相判定回路２３０から出力される位相判定信号ＰＤ１は例えばハイレベルとなる。これにより、カウンタ回路２４０，２５０のカウント値ＣＮＴ１，ＣＮＴ２はカウントダウンされ、ドライバ回路を構成するトランジスタ３３１〜３３５の駆動能力が減少する。その結果、可変遅延回路２１０，２２０の遅延量は増大する。内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも進んでいる場合、ミキサ回路２６０から出力される内部クロック信号ＬＣＬＫのデューティは５０％未満となる。この場合、カウント値ＣＮＴ１，ＣＮＴ２のカウントダウンが継続され、内部クロック信号ＬＣＬＫのデューティは５０％に向けて増大する。
【００４９】
図７に示す例では、内部クロック信号ＬＣＬＫ２の立ち上がりエッジが現れる時刻ｔ７が、内部クロック信号ＬＣＬＫ０の立ち上がりエッジが現れる時刻ｔ６よりも遅い。このように、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも遅れている場合、位相判定回路２３０から出力される位相判定信号ＰＤ１は例えばローレベルとなる。これにより、カウンタ回路２４０，２５０のカウント値ＣＮＴ１，ＣＮＴ２はカウントアップされ、ドライバ回路を構成するトランジスタ３３１〜３３５の駆動能力が増大する。その結果、可変遅延回路２１０，２２０の遅延量は減少する。内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０よりも遅れている場合、ミキサ回路２６０から出力される内部クロック信号ＬＣＬＫのデューティは５０％超となる。この場合、カウント値ＣＮＴ１，ＣＮＴ２のカウントアップが継続され、内部クロック信号ＬＣＬＫのデューティは５０％に向けて減少する。
【００５０】
このような動作を繰り返すことにより、図８に示すように、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０と一致する状態に制御される。図８に示す例では、内部クロック信号ＬＣＬＫ０の立ち上がりエッジ及び内部クロック信号ＬＣＬＫ０の立ち上がりエッジがいずれも時刻ｔ８にて現れている。この場合、ミキサ回路２６０から出力される内部クロック信号ＬＣＬＫのデューティはほぼ５０％となる。内部クロック信号ＬＣＬＫのデューティがほぼ５０％になると、位相判定信号ＰＤ１はハイレベルとローレベルを交互に繰り返すようになる。
【００５１】
図９は、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０と一致した場合における可変遅延回路２１０，２２０の遅延成分を説明するための図である。
【００５２】
図９に示す例では内部クロック信号ＬＣＬＫ０のクロックサイクルが２．０ｎｓであり、したがって、内部クロック信号ＬＣＬＫ２の位相が内部クロック信号ＬＣＬＫ０と一致した状態では、可変遅延回路２１０，２２０の遅延量はいずれも１．０ｎｓとなる。かかる遅延量のうち、４００ｐｓは可変遅延回路２１０，２２０の固有遅延成分（つまり最小遅延量）であり、６００ｐｓは遅延量調整部３００によって付加された付加遅延成分である。したがって、ミキサ回路２６０の動作により、内部クロック信号ＬＣＬＫ１の立ち上がりエッジに同期して内部クロック信号ＬＣＬＫの立ち下がりエッジを規定し、内部クロック信号ＬＣＬＫ２の立ち上がりエッジに同期して内部クロック信号ＬＣＬＫの立ち上がりエッジを規定すれば、内部クロック信号ＬＣＬＫのデューティはほぼ５０％となる。このような動作を実現することができるのは、可変遅延回路２１０，２２０が互いに同じ回路構成を有しており、且つ、互いに同じ遅延量に設定されるからに他ならない。
【００５３】
図１０は、ディレイライン１１０に与えられるカウント値ＣＮＴ０を演算によって単純に１／２とし、その値によって得られる遅延量から内部クロック信号ＬＣＬＫの立ち下がりエッジのタイミングを特定する場合の問題点を説明するための図である。
【００５４】
図１０に示すように、カウント値ＣＮＴ０＝１００である場合にちょうど１クロックサイクルの遅延が得られているとすると、１／２のカウント値は５０となる。つまり、カウント値ＣＮＴ０＝５０で得られるタイミングが内部クロック信号ＬＣＬＫの立ち下がりエッジのタイミングとなる。しかしながら、カウント値と遅延量との関係は必ずしもリニアであるとは限らない。これは、遅延量を微調整するために、調整用の抵抗素子や調整用の容量素子がディレイライン１１０にいくつか接続されることがあるためである。このため、図１０に示すように、カウント値ＣＮＴ０＝５０で得られる遅延量は、カウント値ＣＮＴ０＝１００で得られる遅延量の正確に１／２とはならない。図１０に示す例では、カウント値ＣＮＴ０＝５０で得られる遅延量は、カウント値ＣＮＴ０＝１００で得られる遅延量の１／２未満、つまり１／２クロックサイクル未満である。
【００５５】
これに対し、本実施形態においては、可変遅延回路２１０，２２０が互いに同じ回路構成を有しており、且つ、互いに同じ遅延量に設定されることから、カウント値と遅延量との関係がリニアであってもリニアでなくても、デューティを５０％とすることが可能となる。例えば、図１１に示すように、カウント値ＣＮＴ１，ＣＮＴ２と得られる遅延量との関係がリニアではない場合であっても、内部クロック信号ＬＣＬＫ０の立ち上がりエッジから内部クロック信号ＬＣＬＫ１の立ち上がりエッジまでの遅延量と、内部クロック信号ＬＣＬＫ１の立ち上がりエッジから内部クロック信号ＬＣＬＫ２の立ち上がりエッジまでの遅延量は必ず等しくなる。これにより、内部クロック信号ＬＣＬＫのデューティを正確に５０％に調整することが可能となる。
【００５６】
尚、上記実施形態では、２個の可変遅延回路２１０，２２０を直列接続し、可変遅延回路２１０，２２０の遅延量をそれぞれ１／２クロックサイクルに調整しているが、本発明がこれに限定されるものではない。例えば、２ｎ個（ｎは自然数）の可変遅延回路を直列接続し、各可変遅延回路の遅延量をそれぞれクロックサイクルの１／２ｎ倍（ｎは自然数）となるよう調整すれば、５０％のデューティを得ることが可能である。上記実施形態はｎ＝１であるケースを示している。
【００５７】
ｎ＝２とする場合には、図１２（ａ）に示すように４個の可変遅延回路２７１〜２７４を直列接続し、各可変遅延回路２７１〜２７４の遅延量を図１２（ｂ）に示すようにそれぞれクロックサイクルの１／４となるよう調整すればよい。この場合には、内部クロック信号ＬＣＬＫｊに基づいて内部クロック信号ＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジの一方を規定し、内部クロック信号ＬＣＬＫｋ（ｋ＝ｊ＋２）に基づいて内部クロック信号ＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジの他方を規定すればよい。図１２（ａ）に示す例では、可変遅延回路２７２から出力される内部クロック信号ＬＣＬＫ２と、可変遅延回路２７４から出力される内部クロック信号ＬＣＬＫ４をミキサ回路２６０に入力し、これによってデューティが５０％である内部クロック信号ＬＣＬＫを生成している。
【００５８】
ｎ＝３とする場合には、図１３（ａ）に示すように８個の可変遅延回路２７１〜２７８を直列接続し、各可変遅延回路２７１〜２７８の遅延量を図１３（ｂ）に示すようにそれぞれクロックサイクルの１／８となるよう調整すればよい。この場合には、内部クロック信号ＬＣＬＫｐに基づいて内部クロック信号ＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジの一方を規定し、内部クロック信号ＬＣＬＫｑ（ｑ＝ｐ＋４）に基づいて内部クロック信号ＬＣＬＫの立ち上がりエッジ及び立ち下がりエッジの他方を規定すればよい。図１３（ａ）に示す例では、可変遅延回路２７４から出力される内部クロック信号ＬＣＬＫ４と、可変遅延回路２７８から出力される内部クロック信号ＬＣＬＫ８をミキサ回路２６０に入力し、これによってデューティが５０％である内部クロック信号ＬＣＬＫを生成している。
【００５９】
このように、本発明において直列接続する可変遅延回路の個数については限定されるものではない。また、使用する可変遅延回路については、上記実施形態のように、出力波形がワンショットパルスとなる回路を選択することが好ましい。ここで、可変遅延回路の出力波形をワンショットパルスとする意義について説明する。
【００６０】
図１４は、通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。通常のディレイラインとは、入力信号の立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせる回路を指す。
【００６１】
図１４の信号Ａは遅延前の信号であり、信号Ｂは遅延後の信号である。図１４に示すように、信号Ａの立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせると、信号Ｂが三角波状となる。このため、遅延量を増大させると、つまり、信号Ｂの鈍りを大きくすると、パルスが容易に消失してしまう。遅延量の最大値Ｄｍａｘは、パルスが消失しない範囲に制限される。一例として、信号Ａの周期を２ｎｓ、信号Ａのデューティを４０％、信号Ａの立ち上がり時間及び立ち下がり時間をいずれも２００ｐｓ、しきい値を振幅の５０％のレベルとすると、遅延量の最大値Ｄｍａｘは、
（２ｎｓ×４０％−２００ｐｓ）×５０％＝３００ｐｓ
となる。つまり、３００ｐｓを超える遅延を持たせようとするとパルスが消失してしまうため、遅延量を３００ｐｓ以下に設定しなければならない。
【００６２】
図１５は、可変遅延回路の出力波形をワンショットパルスとした場合の波形の変化を説明するためのタイミング図である。
【００６３】
図１５の信号Ａは遅延前の信号であり、信号Ｂは遅延後の信号である。出力波形をワンショットパルスとしているため、信号Ｂの立ち上がりエッジについては信号Ａに対して鈍っている一方、信号Ｂの立ち下がりエッジについては信号Ａに対して実質的に鈍っていない。このため、信号Ｂはノコギリ波状となる。本例においても、遅延量の最大値Ｄｍａｘは、パルスが消失しない範囲に制限されるが、一例として、信号Ａの周期を２ｎｓ、信号Ａの立ち上がり時間及び立ち下がり時間をいずれも２００ｐｓ、しきい値を振幅の５０％のレベル、信号Ａのワンショットパルス幅を１００ｐｓとすると、遅延量の最大値は、
｛２ｎｓ−（２００ｐｓ＋１００ｐｓ）−２００ｐｓ｝×５０％＝７５０ｐｓ
となる。つまり、図１４に示す信号Ａと図１５に示す信号Ａは同じ周期を有しているにもかかわらず、ワンショットパルス生成回路を使用することにより遅延量の最大値Ｄｍａｘを７５０ｐｓまで拡大できることを意味する。
【００６４】
しかもこの最大値Ｄｍａｘ（＝７５０ｐｓ）は、１個のワンショットパルス生成回路あたりの値であることから、複数のワンショットパルス生成回路を直列に接続することにより、合計の遅延量はより大きくなる。また、ワンショットパルス生成回路を使用した場合、上記の数式からも明らかなように、遅延量の最大値が入力信号のデューティの影響を受けない。このため、入力信号のデューティが変化しても遅延量の最大値が変化することはない。
【００６５】
このような理由から、可変遅延回路としては通常のディレイラインを用いるよりも、出力波形がワンショットパルスとなる回路を用いることが好ましい。但し、本発明がこれに限定されるものではない。
【００６６】
尚、上記実施形態はｎ＝１であり、可変遅延回路２２０の入出力信号である内部クロック信号ＬＣＬＫ１と内部クロック信号ＬＣＬＫ２に基づいて内部クロック信号ＬＣＬＫを生成しているが、本発明がこれに限定されるものではない。例えば、可変遅延回路２１０の入出力信号である内部クロック信号ＬＣＬＫ０と内部クロック信号ＬＣＬＫ１に基づいて内部クロック信号ＬＣＬＫを生成しても構わない。
【００６７】
さらに、直列接続された可変遅延回路の数がｘ個である場合、各可変遅延回路の遅延量をそれぞれクロックサイクルの１／ｘ倍とすることは必須でなく、各可変遅延回路の遅延量をそれぞれクロックサイクルの１／ｙ（ｙ＜ｘ）倍としても構わない。別の表現をすれば、直列接続された可変遅延回路の数をｍ×２ｎとし、各可変遅延回路の遅延量をそれぞれクロックサイクルの１／２ｎ倍とした場合、ｍを２以上の整数とすることが可能である。上記実施形態は、ｍ＝１であるケースを示している。ｍを２以上の整数とすれば、位相判定回路２３０の判定精度を高めることが可能となる。
【００６８】
図１６は、位相判定回路２３０の判定精度について説明するための図である。
【００６９】
図１６に示す例では、時刻ｔ１０において基準となる内部クロック信号ＬＣＬＫ０の立ち上がりエッジが現れている。この場合、比較対象となる内部クロック信号ＬＣＬＫ２の立ち上がりエッジが時刻ｔ１０よりも早ければ位相判定信号ＰＤ１はハイレベルとなるはずであり、時刻ｔ１０よりも遅ければ位相判定信号ＰＤ１はローレベルとなるはずである。しかしながら、位相判定回路２３０には所定の判定精度限界があるため、時刻ｔ１０の近傍においては正しい判定が保証されない。図１６に示す時刻ｔ９〜ｔ１１の範囲は正しい判定が保証されない範囲であり、デッドバンドと呼ばれる。比較対象となる内部クロック信号ＬＣＬＫ２の立ち上がりエッジがデッドバンドの範囲内に位置している場合であっても、位相判定回路２３０からはハイレベル又はローレベルの位相判定信号ＰＤ１が出力されるが、これは信頼できる判定結果ではない。デッドバンドは例えば１５０ｐｓの幅を有している。
【００７０】
図１７は、カウント値ＣＮＴ１，ＣＮＴ２とデッドバンドとの関係を説明するための図である。
【００７１】
図１７に示す例では、カウント値ＣＮＴ１，ＣＮＴ２によって制御される可変遅延回路２１０，２２０の遅延量の制御ピッチが１０ｐｓである場合を示している。図３に示したように、本実施形態では同じ特性を有する可変遅延回路２１０，２２０が直列接続されていることから、位相判定回路２３０に入力される内部クロック信号ＬＣＬＫ２の制御ピッチは２０ｐｓ（＝１０ｐｓ×２）となる。図１７に示すＡ〜Ｊのタイミングは、カウント値ＣＮＴ１，ＣＮＴ２を変化させることによって得られる内部クロック信号ＬＣＬＫ２の立ち上がりエッジを意味する。
【００７２】
ここで、デッドバンドが１５０ｐｓの幅を有していると仮定すると、内部クロック信号ＬＣＬＫ２の立ち上がりエッジＢ〜Ｉはデッドバンドの範囲内に位置することになり、正しい制御を行うことができなくなる。つまり、個々の可変遅延回路２１０，２２０は１０ｐｓのピッチで遅延量を変化させることができるにもかかわらず、位相判定回路２３０が１５０ｐｓのデッドバンドを有している結果、可変遅延回路２１０，２２０の精度を有効に活用することができなくなってしまう。このような問題は、上述したｍの値を２以上の整数としたオーバーサンプリングを行うことによって解決することができる。以下、オーバーサンプリングによって位相判定回路の判定精度を向上させた第２の実施形態について説明する。
【００７３】
図１８は、本発明の好ましい第２の実施形態によるデューティ補正回路４００の回路図である。
【００７４】
図１８に示すように、本実施形態によるデューティ補正回路４００は、直列接続された１６個の可変遅延回路４０１〜４１６を備えている。個々の可変遅延回路４０１〜４１６は、図４に示した可変遅延回路２１０，２２０と同じ回路構成を有している。可変遅延回路４０１〜４１６の遅延量はそれぞれカウンタ回路４２１〜４３６によって、互いに同じ遅延量となるよう制御される。カウンタ回路４２１〜４３６のカウント値は、初段の可変遅延回路４０１に入力される内部クロック信号ＬＣＬＫ０と、最終段の可変遅延回路４１６から出力される内部クロック信号ＬＣＬＫ１６の位相を比較する位相判定回路４４０によって共通に制御される。
【００７５】
そして、２段目の可変遅延回路４０２に入力される内部クロック信号ＬＣＬＫ１と、２段目の可変遅延回路４０２から出力される内部クロック信号ＬＣＬＫ２がミキサ回路４５０に供給され、これらに基づいて内部クロック信号ＬＣＬＫが生成される。
【００７６】
本実施形態においても、個々の可変遅延回路４０１〜４１６の遅延量は内部クロック信号ＬＣＬＫ０のクロックサイクルの１／２となるよう制御される。したがって、本実施形態は、上述したｍの値が８であり、ｎの値が１であるケースを示している。
【００７７】
図１９は、デューティ補正回路４００の動作を説明するためのタイミング図である。
【００７８】
図１９に示すように、本実施形態によるデューティ補正回路４００は、ｍの値が８であることから、可変遅延回路４０１〜４１６の遅延量が内部クロック信号ＬＣＬＫ０の８クロックサイクルに等しくなるよう制御される。本例においても内部クロック信号ＬＣＬＫ０のクロックサイクルが２．０ｎｓであり、したがって内部クロック信号ＬＣＬＫ１６の位相が内部クロック信号ＬＣＬＫ０と一致した状態では、可変遅延回路４０１〜４１６の遅延量はいずれも１．０ｎｓとなる。かかる遅延量のうち、４００ｐｓは可変遅延回路４０１〜４１６の固有遅延成分（つまり最小遅延量）であり、６００ｐｓは可変遅延回路４０１〜４１６に含まれる遅延量調整部３００によって付加された付加遅延成分である。図１９においては固有遅延成分Ｄａを黒色で表示し、可変遅延成分Ｄｂを白色で表示している。
【００７９】
図２０は、位相判定回路４４０の判定精度について説明するための図である。
【００８０】
図２０に示す例では、時刻ｔ２０において内部クロック信号ＬＣＬＫ０の立ち上がりエッジが現れており、時刻ｔ２０を中心としたデッドバンドは１５０ｐｓの幅を有している。本例においても可変遅延回路４０１〜４１６の遅延量の制御ピッチは１０ｐｓであるが、本実施形態では同じ特性を有する１６個の可変遅延回路４０１〜４１６が直列接続されていることから、位相判定回路４４０に入力される内部クロック信号ＬＣＬＫ１６の制御ピッチは１６０ｐｓ（＝１０ｐｓ×１６）となる。図２０に示すＥ'及びＦ'のタイミングは、カウント値ＣＮＴ１〜ＣＮＴ１６を変化させることによって得られる内部クロック信号ＬＣＬＫ１６の立ち上がりエッジを意味する。
【００８１】
本例においてもデッドバンドが１５０ｐｓの幅を有しているが、８倍のオーバーサンプリングを行うことにより、内部クロック信号ＬＣＬＫ１６の制御ピッチが１６０ｐｓに拡大されるため、内部クロック信号ＬＣＬＫ１６の立ち上がりエッジがデッドバンドに位置するのを避けることが可能となる。図２０に示す例では、内部クロック信号ＬＣＬＫ１６の立ち上がりエッジがＥ'及びＦ'のいずれのタイミングであっても、デッドバンドの外に位置していることから、カウンタ回路４２１〜４３６を正しく制御することが可能となる。
【００８２】
このように、本実施形態によるデューティ補正回路４００では、８倍のオーバーサンプリングを行うことにより、位相判定回路４４０の判定精度を等価的に８倍に向上させることが可能となる。つまり、デッドバンドの幅が等価的に１／８となることから、位相判定回路のデッドバンドに起因するデューティの補正精度の低下を防止することが可能となる。尚、オーバーサンプリングを行うと、デューティが正しく５０％に補正されるまでに８クロックサイクルの時間を要するため、第１の実施形態と比べると補正に時間がかかる。しかしながら、２つのキャパシタを用いた従来のデューティ補正回路では１６〜３２クロックサイクルの時間を要することが多く、これに比べると高速に補正を行うことが可能となる。
【００８３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８４】
例えば、上記実施形態では、ドライバ回路を構成するトランジスタ３３１〜３３５のチャネル幅を互いに相違させることによって駆動動力に差を設けているが、駆動動力に差を設ける他の方法として、チャネル長を相違させたり、ファンアウトを相違させたりすることも可能である。さらに、各ドライバ回路の駆動動力に差を設けることも必須でなく、各ドライバ回路の駆動能力が同じであっても構わない。但し、各ドライバ回路の駆動動力に差を設けることにより（特に、２のべき乗の重み付けを与えることにより）、調整ピッチを細かくしつつ、調整範囲を拡大することが可能となる。
【００８５】
また、本発明において複数の可変遅延回路ごとに個別のカウンタ回路を設けることは必須でなく、１つのカウンタ回路のカウント値を複数の可変遅延回路に共通に供給しても構わない。
【００８６】
さらに、本発明においてクロック信号のデューティを５０％に補正することは必須でなく、所望のデューティに制御することが可能である。
【００８７】
例えば、図２１に示すように、互いに同じ遅延量に制御される５個の可変遅延回路５１１〜５１５を直列接続し、初段の可変遅延回路５１１に入力される内部クロック信号ＬＣＬＫ０と、最終段の可変遅延回路５１５から出力される内部クロック信号ＬＣＬＫ５の位相を一致させれば、ミキサ回路５２０に接続する２つの内部クロック信号ＬＣＬＫ１〜ＬＣＬＫ５の組み合わせによって５０％とは異なるデューティを持つ内部クロック信号ＬＣＬＫを生成することが可能である。図２１に示す例では、３段目の内部クロック信号ＬＣＬＫ３と５段目の内部クロック信号ＬＣＬＫ５をミキサ回路５２０に入力しているため、内部クロック信号ＬＣＬＫのデューティを６０％（又は４０％）に制御することが可能となる。
【００８８】
或いは、図２２に示すように、内部クロック信号ＬＣＬＫ１〜ＬＣＬＫ５を全てセレクタ５３０に入力し、選択信号ＳＥＬに基づいて内部クロック信号ＬＣＬＫ１〜ＬＣＬＫ５の中から任意の２つを選択してミキサ回路５２０に供給すれば、内部クロック信号ＬＣＬＫのデューティを２０％、４０％、６０％及び８０％の中から任意に選択することが可能となる。
【符号の説明】
【００８９】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１〜２４    端子
２５      クロックレシーバ
３０      データ入出力回路
３０ａ    出力バッファ回路
３１      データ端子
４０      電源回路
４１，４２    電源端子
１００    ＤＬＬ回路
１１０    ディレイライン
１２０    カウンタ回路
１３０    位相判定回路
１４０    レプリカ回路
２００    デューティ補正回路
２００ａ  制御回路
２０１    入力ノード
２０２    出力ノード
２１０，２２０    可変遅延回路
２３０    位相判定回路
２４０，２５０    カウンタ回路
２６０    ミキサ回路
２７１〜２７８    可変遅延回路
３００    遅延量調整部
３０１，３０２，３４２    インバータ
３１０，３２１〜３２５，３３１〜３３５    トランジスタ
３４０    ワンショットパルス生成部
３４１    遅延回路
３４３，３５０    ＮＡＮＤゲート回路
４００    デューティ補正回路
４０１〜４１６    可変遅延回路
４２１〜４３６    カウンタ回路
４４０    位相判定回路
４５０    ミキサ回路
５１１〜５１５    可変遅延回路
５２０    ミキサ回路
５３０    セレクタ
ＣＫ，ＣＫＢ    外部クロック信号
ＣＮＴ０，ＣＮＴ１，ＣＮＴ２    カウント値
ＩＮ      入力クロック信号
ＬＣＬＫ，ＬＣＬＫ０〜ＬＣＬＫ１６    内部クロック信号
ＯＵＴ    出力クロック信号
Ｐ１，Ｐ２    信号パス
ＰＤ０，ＰＤ１    位相判定信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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