(57)【要約】【課題】特性の安定したサドルフィンを含む半導体装置の製造を可能にする。【解決手段】半導体装置の製造方法は、素子分離領域および活性領域に跨るラインパターンのマスク膜を形成する工程と、マスク膜をマスクとして素子分離領域に位置する素子分離絶縁膜をエッチングして第１ゲートトレンチを形成する工程と、第１のゲートトレンチ内に露出したライナー酸化膜を除去する工程と、マスク膜をマスクとして活性領域に位置するシリコン基板をエッチングして第１のゲートトレンチに連続する第２ゲートトレンチを形成する工程と、第１のゲートトレンチ及び第２ゲートトレンチ内に露出するシリコン基板の表面に熱酸化法によりゲート酸化膜を形成する工程と、ゲート酸化膜の表面を覆うように第１ゲートトレンチおよび第２ゲートトレンチ内にゲート電極を埋設する工程と、を含む。【選択図】図２Ｃ
2013235889.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の一面側に、第１の方向に延在し、かつ前記第１の方向に交差する第２の方向に繰り返し配置される素子分離トレンチを形成し、前記素子分離トレンチに挟まれ前記第２の方向に繰り返し配置される活性領域を規定する工程と、
前記素子分離トレンチの内面にライナー酸化膜を形成する工程と、
前記ライナー酸化膜を覆うように前記素子分離トレンチを素子分離絶縁膜で埋設して素子分離領域を形成する工程と、
前記第２の方向に延在し前記素子分離領域および前記活性領域に跨るラインパターンのマスク膜を形成する工程と、
前記マスク膜をマスクとして前記素子分離領域に位置する前記素子分離絶縁膜をエッチングして第１ゲートトレンチを形成する工程と、
前記第１のゲートトレンチ内に露出した前記ライナー酸化膜を除去する工程と、
前記マスク膜をマスクとして前記活性領域に位置する前記シリコン基板をエッチングして前記第１のゲートトレンチに連続する第２ゲートトレンチを形成する工程と、
前記第１のゲートトレンチ及び前記第２ゲートトレンチ内に露出する前記シリコン基板の表面に熱酸化法によりゲート酸化膜を形成する工程と、
前記ゲート酸化膜の表面を覆うように前記第１ゲートトレンチおよび前記第２ゲートトレンチ内にゲート電極を埋設する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ライナー酸化膜を除去する工程は、フッ酸含有溶液を用いて前記ライナー酸化膜の膜厚に相応するウエットエッチングを行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ライナー酸化膜を除去する工程は、オクタフロロシクロブタン（Ｃ４Ｆ８）あるいはオクタフロロシクロペンタン（Ｃ５Ｆ８）と、アルゴン（Ａｒ）と、酸素（Ｏ２）との混合ガスプラズマを用いて前記ライナー酸化膜の膜厚に相応するドライエッチングを行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ライナー酸化膜を除去する工程は、前記素子分離絶縁膜に対するエッチング速度よりも前記ライナー酸化膜に対するエッチング速度の方が速いドライエッチング条件でドライエッチングを行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ドライエッチング条件は、オクタフロロシクロブタン（Ｃ４Ｆ８）あるいはオクタフロロシクロペンタン（Ｃ５Ｆ８）と、アルゴン（Ａｒ）と、酸素（Ｏ２）との混合ガスに、さらにトリフルオロメタン（ＣＨＦ３）もしくはジフルオロメタン（ＣＨ２Ｆ２）を混合させたガスプラズマの使用を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ライナー酸化膜を除去する工程は、前記第２ゲートトレンチを形成する工程と同一の工程であり、前記第２ゲートトレンチを形成する工程は、テトラフロロカーボン（ＣＦ４）と六フッ化硫黄（ＳＦ６）と、塩素（Ｃｌ２）と、ヘリウム（Ｈｅ）との混合ガスプラズマを用いるドライエッチング工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、サドルフィンを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
関連する技術において、サドルフィンの形成は、フィンマスクを用いて素子分離膜をエッチングした後に活性領域をエッチングするか、又は、活性領域をエッチングした後に素子分離膜をエッチングすることによって行われている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
サドルフィンを形成する際、活性領域と素子分離膜とが順次エッチングされる。活性領域と素子分離膜との間には、ライナー酸化膜が存在するが、関連する半導体装置の製造方法では、素子分離膜をエッチングする条件でライナー酸化膜も同時にエッチングされるものと考えて特別な除去工程を行っていない。
【０００５】
しかしながら、発明者は、サドルフィンを含む半導体装置の電気的特性の劣化原因を探るうち、ライナー酸化膜がわずかでも残留している場合に半導体装置の電気的特性が劣化することに気づいた。具体的には、ライナー酸化膜の除去が不完全である場合に、ゲート酸化膜の絶縁耐圧が低くなることを見出した。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置の製造方法は、シリコン基板の一面側に、第１の方向に延在し、かつ前記第１の方向に交差する第２の方向に繰り返し配置される素子分離トレンチを形成し、前記素子分離トレンチに挟まれ前記第２の方向に繰り返し配置される活性領域を規定する工程と、前記素子分離トレンチの内面にライナー酸化膜を形成する工程と、前記ライナー酸化膜を覆うように前記素子分離トレンチを素子分離絶縁膜で埋設して素子分離領域を形成する工程と、前記第２の方向に延在し前記素子分離領域および前記活性領域に跨るラインパターンのマスク膜を形成する工程と、前記マスク膜をマスクとして前記素子分離領域に位置する前記素子分離絶縁膜をエッチングして第１ゲートトレンチを形成する工程と、前記第１のゲートトレンチ内に露出した前記ライナー酸化膜を除去する工程と、前記マスク膜をマスクとして前記活性領域に位置する前記シリコン基板をエッチングして前記第１のゲートトレンチに連続する第２ゲートトレンチを形成する工程と、前記第１のゲートトレンチ及び前記第２ゲートトレンチ内に露出する前記シリコン基板の表面に熱酸化法によりゲート酸化膜を形成する工程と、前記ゲート酸化膜の表面を覆うように前記第１ゲートトレンチおよび前記第２ゲートトレンチ内にゲート電極を埋設する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
第１ゲートトレンチ内に露出したライナー酸化膜を除去するようにしたことで、ゲート酸化膜の絶縁耐圧の低下を防止、リーク電流の発生を抑制し、安定した電気的特性を持つ半導体装置を製造することができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の第１の形態に係る半導体装置の主要部分の水平方向配置を示す図である。
【図１Ｂ】図１ＡのＢ−Ｂ’線断面図である。
【図２Ａ】本発明の特徴部分を説明するための平面図である。
【図２Ｂ】図２ＡのＢ−Ｂ’線断面図である。
【図２Ｃ】図２ＡのＣ−Ｃ’線断面図である。
【図３Ａ】本発明の第１の形態に係る半導体装置の製造方法を説明するための平面図である。
【図３Ｂ】図３ＡのＢ−Ｂ’線断面図である。
【図３Ｃ】図３ＡのＣ−Ｃ’線断面図である。
【図４Ａ】図３Ａ〜３Ｃに示す工程に続く続く工程を説明するための平面図である。
【図４Ｂ】図４ＡのＢ−Ｂ’線断面図である。
【図４Ｃ】図４ＡのＣ−Ｃ’線断面図である。
【図５Ａ】図４Ａ〜４Ｃに示す工程に続く続く工程を説明するための平面図である。
【図５Ｂ】図５ＡのＢ−Ｂ’線断面図である。
【図５Ｃ】図５ＡのＣ−Ｃ’線断面図である。
【図６Ａ】図５Ａ〜５Ｃに示す工程に続く続く工程を説明するための平面図である。
【図６Ｂ】図６ＡのＢ−Ｂ’線断面図である。
【図６Ｃ】図６ＡのＣ−Ｃ’線断面図である。
【図７Ａ】図６Ａ〜６Ｃに示す工程に続く続く工程を説明するための平面図である。
【図７Ｂ】図７ＡのＢ−Ｂ’線断面図である。
【図８Ａ】図７Ａ，７Ｂに示す工程に続く続く工程を説明するための平面図である。
【図８Ｂ】図８ＡのＢ−Ｂ’線断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明はこれに限らず他の半導体装置にも適用可能である。
【００１０】
図１Ａは、本発明の第１の実施の形態に係る半導体装置の主要部分の水平方向の配置を示す図である。具体的には、図１Ａは、ＤＲＡＭのメモリセル領域（ＭＣＡ）の一部を表している。ただし、図１Ａでは、容量部分の構造については省略されている。なお、ＤＲＡＭは、メモリセル領域の周囲に設けられた周辺回路領域を有するが、周辺回路領域は本発明に直接関係しないので、その図示と説明を省略する。
【００１１】
図１Ａを参照すると、Ｘ方向に対して傾きを有するＸ’方向（第１の方向）に沿って直線的にで延在する複数の素子分離領域２と、素子分離領域２に隣接してＸ’方向に沿って直線的に延在する複数の活性領域１ａとが、Ｙ方向（第２の方向）に沿って交互に等ピッチ間隔で繰り返し配置されている。Ｙ方向に隣接する活性領域１ａ同士の間は、素子分離領域２によって電気的に分離されている。
【００１２】
また、複数の素子分離領域２および複数の活性領域１ａに跨って、Ｙ方向に直線で延在する複数の埋め込みワード線（以下、ワード線）３と複数の埋め込みダミーワード線（以下、ダミーワード線）３’が配置されている。これらのワード線３及びダミーワード線３’は、等間隔に配置されている。また、隣接する２つのダミーワード線３’の間に２本のワード線３が位置するように配置されている。
【００１３】
複数のワード線３及び複数のダミーワード線３’は、同一工程で、同一構成、同一幅に形成される。しかし、各ワード線３は対応するトランジスタのゲート電極として機能するのに対し、ダミーワード線３’は、その両側に隣接するトランジスタ間を電気的に分離する素子分離機能を有する。
【００１４】
各活性領域１ａは、ダミーワード線３’によって、複数の島状活性領域に電気的に分離される。各島状活性領域は、Ｙ方向に関して素子分離領域２によって絶縁分離され、Ｘ’方向に関してダミーワード線３’によって絶縁分離され、各々電気的に独立している。
【００１５】
以下では、説明を容易にするために、図１Ａに示される互いに隣接する２本のダミーワード線３’をＸ方向に向かって順に３’−１，３’−２と称し、それらの間に配置された２本のワード線３をＸ方向に向かって順に３−１，３−２と称する。
【００１６】
Ｘ’方向に延在する一つの島状活性領域は、ダミーワード線３’−１とダミーワード線３’−２で挟まれている。また、当該島状活性領域は、ダミーワード線３’−１とワード線３−１に隣接する一方の容量コンタクト接続領域１ｂと、ワード線３−１とワード線３−２に隣接するビット線コンタクト接続領域１ｃと、ワード線３−２とダミーワード線３’−２に隣接する他方の容量コンタクト接続領域１ｂとを含む。
【００１７】
一方の容量コンタクト接続領域１ｂと、一方のワード線３−１と、ビット線コンタクト接続領域１ｃとで一つのトランジスタＴｒ１が構成される。また、ビット線コンタクト接続領域１ｃと、他方のワード線３−２と、他方の容量コンタクト接続領域１ｂとで他の一つのトランジスタＴｒ１が構成される。つまり、ビット線コンタクト接続領域１ｃは、二つのトランジスタＴｒ１で共有されている。
【００１８】
各々のビット線コンタクト接続領域１ｃ上にはビットコンタクトプラグ５ｄが設けられ、各々のビットコンタクトプラグ５ｄに接続してＸ方向に延在するビットラインゲート５（以降ＢＬＧ５）が配置されている。
【００１９】
各々の容量コンタクト接続領域１ｂ上には、容量コンタクトプラグ７が設けられ、各々の容量コンタクトプラグ７上にはキャパシタ（図１Ｂの１２）が設けられている。
【００２０】
図１Ｂに図１ＡのＢ−Ｂ’線断面図を示す。
【００２１】
図１Ｂを参照すると、ワード線３及びダミーワード線３’は、それぞれワードトレンチ３ｂの内面に形成されたＩＳＳＧ（In-Situ Steam Generation）酸化膜３ｃと、ワードトレンチ３ｂ内に埋め込まれたメタルワードライン３ｄと、メタルワードライン３ｄの上面を覆うようにワードトレンチ３ｂに（部分的に）埋め込まれたキャップ絶縁膜３ｅで構成されている。
【００２２】
ワードトレンチ３ｂは、半導体基板１表面側に同一幅で等間隔で形成されている。ワードトレンチ３ｂの底面は平らではなく、後に明らかとなるように、活性領域１ａに形成されたサドルフィン（図２Ｃ等の１ｅ）の存在により凸凹している。なおサドルフィンの形成には、活性領域１ａと素子分離領域２とのエッチング選択比の違いが利用される。
【００２３】
キャップ絶縁膜３ｅを覆うように第１層間絶縁膜４が設けられている。
【００２４】
隣接する二つのワード線３−１，３−２の間に位置する活性領域１ａからなるビット線コンタクト接続領域１ｃの上面には、第１層間絶縁膜４を貫通するビットコンタクトプラグ５ｄが形成されている。ビットコンタクトプラグ５ｄの上面にはＢＬＧ上層膜５ｅが接続されている。ＢＬＧ上層膜５ｅは、Ｘ方向に延在する配線（ＢＬＧ５）の形状に形成されている。ＢＬＧ上層膜５ｅの上面及び側壁にはシリコン窒化膜からなるサイドウォール絶縁膜５ｆが設けられている。ビットコンタクトプラグ５ｄとＢＬＧ上層膜５ｅおよびサイドウォール絶縁膜５ｆでメモリセル領域ＭＣＲのＢＬＧ５が形成される。
【００２５】
ＢＬＧ５を覆うように、全面にシリコン酸化膜からなる第２層間絶縁膜６が設けられている。活性領域１ａの容量コンタクト接続領域１ｂの上面には、第２層間絶縁膜６および第１層間絶縁膜４を貫通して容量コンタクトプラグ７が接続されている。
【００２６】
容量コンタクトプラグ７の上面を含む全面にシリコン窒化膜からなるストッパー膜１０とシリコン酸化膜からなる第３層間絶縁膜１１が設けられている。
【００２７】
容量コンタクトプラグ７の上面に到達するように第３層間絶縁膜１１とストッパー膜１０を貫通するよう開口されたシリンダーホール１２ａの内側と底部を覆うように下部電極１２ｂが設けられている。下部電極１２ｂは、容量コンタクトプラグ７の上面に接続されている。
【００２８】
下部電極表面１２ｂを覆うように、容量絶縁膜１２ｃおよび上部電極１２ｄが設けられている。下部電極１２ｂと容量絶縁膜１２ｃおよび上部電極１２ｄにより、キャパシタ１２が構成される。
【００２９】
キャパシタ１２を覆うように、第４層間絶縁膜１３が設けられている。第４層間絶縁膜１３を貫通する配線コンタクト１４が設けられ、配線コンタクト１４上面には配線層１５が接続されている。配線層１５を覆うように、保護絶縁膜１６が全面に設けられている。
【００３０】
次に、図２Ａ〜２Ｃを参照して、本実施の形態に係る半導体装置の製造方法の特徴部分であるワードトレンチ３ｂの形成について説明する。
【００３１】
図２Ａに示すように、Ｙ方向に繰り返し配置された素子分離領域２と活性領域１ａに跨ってＹ方向に直線で延在するマスク膜３ａを形成する。
【００３２】
次に、マスク膜３ａをマスクとして、素子分離領域２に位置する素子分離絶縁膜（シリコン窒化膜）２ｅを所定の深さまで選択的に異方性ドライエッチングし、ワードトレンチ３ｂの一部となる第１ゲートトレンチを形成する。所定の深さは、例えば、シリコン基板１の表面から１８０ｎｍとする。また、ドライエッチングに用いるガスプラズマ生成条件は、例えばＣＨＦ３（トリフルオロメタン）＋ＣＨ２Ｆ２（ジフルオロメタン）＋Ａｒ（アルゴン）からなる混合ガスを用い、１０〜２０Ｐａのチャンバー圧力で７００〜１２００ＷのＲＦパワーとする。ＣＨＦ３に代えてＣＨ３Ｆ（フルオロメタン）を用いることもできる。
【００３３】
形成された第１ゲートトレンチには、活性領域１ａの側面が部分的に露出する。露出した活性領域１ａの側面に形成されていたライナー酸化膜（シリコン酸化膜）２ｄは、第１ゲートトレンチを形成するためのドライエッチングによりほぼ除去されるが、一部残留する。そこで、本実施の形態では、後述する（１）〜（４）の方法により、第１ゲートトレンチ内に露出する活性領域１ａの側面に残るライナー酸化膜２ｄを完全に除去する。
【００３４】
次に、マスク膜３ａをマスクとして所望の深さまで活性領域１ａのシリコン（Ｓｉ）を選択的に異方性ドライエッチングして第１ゲートトレンチに隣接して連続する第２ゲートトレンチを形成する。所望の深さは、例えば、エッチングされたシリコンの上面位置がシリコン基板１の元の表面から１３０ｎｍの位置となるようにする。これにより、第２ゲートトレンチの底面は、第１ゲートトレンチの底面よりも５０ｎｍ高い位置となる。つまり、図２Ｃに示されるように、シリコン基板１からなるフィン部(サドルフィン１ｅ）が、第１ゲートトレンチの底面から５０ｎｍ突き出すように形成される。フィン部は、第２ゲートトレンチの底面に相当する上面とそれに連続する２つの側面とを有している。シリコンの異方性ドライエッチングには、Ｃｌ２（塩素）＋ＣＦ４（四フッ化メタン）＋ＳＦ６（六フッ化硫黄）＋Ｈｅ（ヘリウム）からなる混合ガスを用い、３〜１０Ｐａのチャンバー圧力で１００〜３００ＷのＲＦパワーでガスプラズマを生成する条件を用いることができる（後述の（４）の方法を用いる場合を除く）。
【００３５】
以上のようにして形成された第１ゲートトレンチと第２ゲートトレンチがワードトレンチ３ｂを構成する。この後、ＩＳＳＧ（In Situ Steam Generation）熱酸化法を用いて、フィン部の露出表面を含むワードトレンチの内面に厚さ４ｎｍのシリコン酸化膜からなるゲート酸化膜を形成する。その後、ゲート酸化膜を覆うように、Ｙ方向に連続して延在し、金属からなるゲート電極をワードトレンチ３ｂ内に埋設する。
【００３６】
関連技術では、素子分離絶縁膜２ｅに対する異方性ドライエッチングのダメージを受けたライナー酸化膜２ｄが、フィン部の表面に一部残存している。このようなライナー酸化膜２ｄが残存した状態でフィン部の表面を覆うゲート酸化膜を形成すると、残存するライナー酸化膜２ｄもゲート絶縁膜の一部として機能し、ゲート絶縁膜の絶縁耐圧を低下させる。本実施の形態では、上述したようにライナー酸化膜を完全に除去するので、このような問題は生じない。
【００３７】
本実施の形態では、ライナー酸化膜２ｄを除去する方法として、以下の(１)〜(４)の４つの工程のいずれかを実施することができる。
【００３８】
（１）素子分離絶縁膜２ｅを異方性ドライエッチングした後、シリコンをエッチングする前に、第１ゲートトレンチに露出した活性領域１ａ（フィン部）の側面に残存しているライナー酸化膜２ｄをフッ酸（ＨＦ）含有溶液でウエットエッチングする。ライナー酸化膜２ｄの膜厚が２ｎｍの場合、例えばＨＦ／Ｈ２Ｏ＝１／１００の溶液を用いた場合、１５秒浸漬すれば、ライナー酸化膜２ｄを完全に除去可能である。
【００３９】
（２）素子分離絶縁膜２ｅを異方性ドライエッチングした後、シリコンをエッチングする前に、第１ゲートトレンチに露出した活性領域１ａ（フィン部）の側面に残存しているライナー酸化膜２ｄを、Ｃ４Ｆ８（オクタフロロシクロブタン）あるいはＣ５Ｆ８（オクタフロロシクロペンタン）と、Ａｒと、Ｏ２（酸素）との混合ガスプラズマを用い、１０〜２０Ｐａのチャンバー圧力で７００〜１２００ＷのＲＦパワーとする条件で、ライナー酸化膜２ｄの膜厚に相応したドライエッチングを行う。
【００４０】
（３）シリコンをエッチングする前に、素子分離絶縁膜２ｅよりもライナー酸化膜２ｄのエッチング速度が速くなる異方性ドライエッチング条件を用いて、素子分離絶縁膜２ｅとライナー酸化膜２ｄとを同時にエッチングする。異方性ドライエッチング条件には、Ｃ４Ｆ８あるいはＣ５Ｆ８と、Ａｒと、Ｏ２との混合ガスに、さらにＣＨＦ３もしくはＣＨ２Ｆ２を混合したガスプラズマを用い、１０〜２０Ｐａのチャンバー圧力で７００〜１２００ＷのＲＦパワーを用いる。素子分離絶縁膜２ｅの異方性ドライエッチングを所望の深さに達する以前に終了し、エッチング条件を上記条件に変更して、第１ゲートトレンチの深さが所望の深さになるまで行えばよい。
【００４１】
（４）素子分離絶縁膜２ｅを異方性ドライエッチングした後、シリコンをエッチングする段階でライナー酸化膜２ｄを同時にエッチングする。シリコンの異方性ドライエッチングには、Ｃ４Ｆ８あるいはＣ５Ｆ８と、とＳＦ６と、Ｃｌ２と、Ｏ２と、Ａｒとの混合ガスプラズマを用い、３〜１０Ｐａのチャンバー圧力で４００〜６００ＷのＲＦパワーの条件を用いる。
【００４２】
次に、図３Ａ〜図８Ｂを参照して、本発明の第１の実施の形態に係る半導体装置の製造方法についてさらに説明する。
【００４３】
先ず、図３Ａ〜図３Ｃに示すように半導体基板１の一面（素子形成面）側に公知の方法で、Ｘ’方向に延在し、Ｙ方向に繰り返す活性領域１ａと素子分離領域２の繰り返しパターンを形成する。具体的には、シリコン基板の一面側に、Ｘ’方向に延在し、かつＹ方向に繰り返し配置される素子分離トレンチを形成する。そして、素子分離トレンチの内面（活性領域１ａの側面を含む）にライナー酸化膜（熱酸化膜）２ｄを形成する。さらに、ライナー酸化膜２ｄを覆うように素子分離トレンチを素子分離絶縁膜２ｅ、例えばシリコン窒化膜、で埋設して素子分離領域２を形成する。
【００４４】
次に、図４Ａ〜図４Ｃに示すように、半導体基板１の全面にＣＶＤでマスク膜３ａを成膜する。マスク膜３ａとして、シリコン窒化膜上に非晶質カーボン膜を積層した積層膜を用いることができる。また、マスク膜３ａ上に、反射防止膜（ＢＡＲＣ：Bottom Anti Reflective Coating）とレジストを塗布する。そして、リソグラフィとＢＡＲＣエッチングを用いて、ワードトレンチ３ｂの繰り返しパターン（ラインパターン）を持つレジストパターンＲを形成する。さらに、レジストパターンＲをマスクとしてマスク膜３ａをエッチングし、マスク膜３ａにワードトレンチ３ｂの繰り返しパターンを形成する。なお、レジストパターン形成に、ダブルパターニングを用いてもよい。
【００４５】
次に、図５Ａ〜図５Ｃに示すように、マスク膜３ａをマスクにして素子分離領域２の素子分離絶縁膜２ｅをエッチングして、ワードトレンチ３ｂの一部となる第１ゲートトレンチを形成する。即ち、素子分離領域２の素子分離絶縁膜２ｅが選択的にエッチングされ、活性領域１ａのシリコン（Ｓｉ）がエッチングされにくいエッチング条件でエッチングを行う。その条件は、前述したように、例えばＣＨＦ３＋Ｃ４Ｆ８＋Ａｒを用い、１０〜２０Ｐａのチャンバー圧力で７００〜１２００ＷのＲＦパワーとすることができる。ＣＨＦ３に代えてＣＨ３Ｆを用いてもよい。なお、このエッチングで、活性領域１ａのシリコンもわずかにエッチングされる。
【００４６】
次に、上述した（１）〜（４）のうちのいずれかの方法により、露出した活性領域１ａの側面に残るライナー酸化膜２ｄを完全に除去する。（１）の方法では、処理対象物をチャンバーから取り出さなければならないが、（２）〜（４）の方法であれば、エッチング条件を変えることで連続的に行うことができる。
【００４７】
次に、図６Ａ〜図６Ｃに示すように、マスク膜３ａをマスクにして活性領域１ａに位置するシリコン基板１をエッチングして、ワードトレンチ３ｂの一部となる第２ゲートトレンチを形成する。第２ゲートトレンチは、第１ゲートトレンチと連続し第１ゲートトレンチとともにワードトレンチ３ｂを構成する。
【００４８】
シリコン基板１のエッチングは、酸化膜に対して高い選択比（例えば、５〜１０）を持つ条件で行われる。素子分離絶縁膜２ｅに覆われたライナー酸化膜２ｄのエッチングを先行させないためである。また、活性領域１ａの幅が狭いほどエッチグレートが高くなるため、形成されるサドルフィン１ｅの高さを確保するため、エッチレートを低く抑え、また、素子分離絶縁膜２ｅに対して低い選択比（例えば、１〜５）を持つように条件を設定する。具体的には、上述したとおり、Ｃｌ２＋ＣＦ４＋ＳＦ６＋Ｈｅを用い、３〜１０Ｐａのチャンバー圧力で、１００〜３００ＷのＲＦパワーでエッチングを行う。Ｓｉのエッチレートや素子分離絶縁膜２ｅに対する選択比は、ＳＦ６の流量で制御することができる。例えば、ＳＦ６流量を減らすことでＳｉのエッチレートを低くしかつ素子分離絶縁膜２ｅに対して低選択比にシフトすることができる。これにより、サドルフィン１ｅの高さを確保しつつ、サドルフィン１ｅの幅を狭くすることができる。
【００４９】
次に、図７Ａ及び図７Ｂに示すように、熱拡散により、ワードトレンチ３ｂの側面と底にＩＳＳＧ酸化膜３ｃを形成する。ＩＳＳＧ酸化膜３ｃの厚さは、５ｎｍ程度が望ましい。
【００５０】
次に、ＣＶＤによりＴｉＮ膜とＷ膜を順次成膜する。Ｗ膜及びＴｉＮ膜を、ワードトレンチ３ｂの底から１／２程度の位置までエッチバックし、メタルワードライン３ｄを形成する。
【００５１】
次に、得られた構造物の全面にＣＶＤにより、酸化膜であるキャップ絶縁膜３ｅを成膜する。マスク膜３ａをストップ膜するＣＭＰ（Chemical Mechanical Polishing）により、キャップ絶縁膜３ｅの表面を平坦化する。この後、マスク膜３ａを除去してもよい。
【００５２】
次に、得られた構造物の全面にＣＶＤにより、酸化膜である第１層間絶縁膜４を成膜し、その表面をＣＭＰで平坦化する。それから、リソグラフィとドライエッチングにより、第１層間絶縁膜４及びマスク膜３ａにビットコンタクトホール５ｃを開口する。
【００５３】
次に、ビットコンタクトホール５ｃの内部を含む、得られた構造部の全面にＰ−ドープポリシリコンであるビットコンタクトプラグ膜（５ｄ）を成膜し、その表面をＣＭＰで平坦化する。
【００５４】
次に、ＴｉＮ膜とＷ膜を順次成膜する。リソグラフィとドライエッチングでＷＮ膜及びＴｉＮ膜をビットラインゲートのパターンにエッチングしてＢＬＧ上層膜５ｅを形成するともに、ビットコンタクトプラグ膜を同ビットラインゲートパターンにエッチングしてビットコンタクトプラグ５ｄを形成する。このあと、全体を窒化膜または酸化膜のサイドウォール絶縁膜５ｆで覆い、ビットラインゲート５を形成する。ここで、サイドウォール絶縁膜５ｆの形成に先立ってＢＬＧ上層膜５ｅの上にキャップ絶縁膜を成膜しておき、その後形成したサイドウォール絶縁膜５ｆがＢＬＧ上層膜５ｅ及びビットコンタクトプラグ５ｄの側面だけを覆うように、サイドウォール絶縁膜５ｆをエッチバックするようにしてもよい。
【００５５】
次に、得られた構造物の全面にビットラインゲート５を埋没するように第２層間絶縁膜６を厚く成膜し、その表面をＣＭＰで平坦化する。第２層間絶縁膜６としては、ＣＶＤによる酸化膜が望ましいが、ＳＯＤ（Spin On Dielectric）膜でもよい。ＳＯＤ膜の場合は、ＳＯＤを塗布後熱処理を加えて改質し固体のＳＯＤ膜を形成する。
【００５６】
次に、図８Ａ及び図８Ｂに示すように、第２層間絶縁膜６等を貫いて活性領域１ａに達する容量コンタクトプラグ７を形成する。容量コンタクトプラグ７の形成は、リソグラフィとドライエッチングで第２層間絶縁膜６の容量コンタクト接続領域１ｂ（図１Ａ）にあたる位置に、活性領域１ａに達する開口を形成し、形成した開口を導電材料で埋設することで行う。
【００５７】
次に、得られた構造物の全面に、ＣＶＤによりシリコン窒化膜からなるストッパー膜１０とシリコン酸化膜からなる第３層間絶縁膜１１を順次成膜する。そして、これらの膜の容量コンタクトプラグ７に対応する位置に、リソグラフィとドライエッチングでシリンダーホール１２ａを開口する。
【００５８】
次に、シリンダーホール１２ａの底面と内面を含む得られた構造物の全面に薄くＴｉＮ膜を形成する。形成したＴｉＮ膜をエッチングによりシリンダーホール１２ａの底面上と内面上に残るように一部除去して、下部電極１２ｂを形成する。
【００５９】
次に、下部電極１２ｂの内面を含む得られた構造物の全面に容量絶縁膜１２ｃと上部電極膜（１２ｄ）とをこの順に成膜する。リソグラフィとドライエッチングで、容量絶縁膜１２ｃ及び上部電極膜（１２ｄ）が、メモリセル領域ＭＣＡ上に残こるようにその一部を除去する。これにより、下部電極１２ｂと容量絶縁膜１２ｃと上部電極１２ｄで構成されるキャパシタ１２が形成される。
【００６０】
次に、シリンダーホール１２ａ内に残る空間を埋めるように、得られた構造物の全面に第４層間絶縁膜１３をＣＶＤで成膜する。続いて、リソグラフィとドライエッチングで第４層間絶縁膜１３に開口を形成し、形成した開口に導電膜を埋め込むことで配線コンタクト１４を形成する。さらに、配線コンタクト１４の上面に接続される配線層１５を形成する。最後に、得られた構造物の全面を保護絶縁膜１６で覆う。
【００６１】
以上のようにして、本実施の形態に係る半導体装置ＤＲＡＭが完成する。
【００６２】
なお、上記実施の形態では、下部電極の内側を容量として使用するキャパシタの例について説明したが、クラウン型キャパシタ等他の形のキャパシタを使用する半導体装置に対しても本願発明は適用できる。
【００６３】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されること無く、種々の変更、変形が可能である。特に、材料や成膜方法、エッチング方法などは、公知のものから適宜選択することが可能である。
【符号の説明】
【００６４】
１    シリコン基板
１ａ    活性領域
１ｂ    容量コンタクト接続領域
１ｃ    ビット線コンタクト接続領域
１ｅ    サドルフィン
２    素子分離領域
２ｄ    ライナー酸化膜
２ｅ    素子分離絶縁膜
３    埋め込みワード線
３’    埋め込みダミーワード線
３ａ    マスク膜
３ｂ    ワードトレンチ
３ｃ    ＩＳＳＧ酸化膜
３ｄ    メタルワードライン
３ｅ    キャップ絶縁膜
４    第１層間絶縁膜
５    ビットラインゲート
５ｃ    ビットコンタクトホール
５ｄ    ビットコンタクトプラグ
５ｅ    ＢＬＧ上層膜
５ｆ    サイドウォール絶縁膜
６    第２層間絶縁膜
７    容量コンタクトプラグ
１０    ストッパー膜
１１    第３層間絶縁膜
１２    キャパシタ
１２ａ    シリンダーホール
１２ｂ    下部電極
１２ｃ    容量絶縁膜
１２ｄ    上部電極
１３    第４層間絶縁膜
１４    配線コンタクト
１５    配線層
１６    保護絶縁膜
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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