(57)【要約】      （修正有）【課題】低い段差で、隣接する素子を互いに絶縁分離するＤＲＡＭ等の半導体装置とその製造方法を提供する。【解決手段】半導体装置は、第１の基板１と、この第１の基板１の表面上に形成された絶縁膜２と、この絶縁膜２の表面上に形成された第２の基板３とから成る基板と、第１の基板１の表面上に形成された第１の素子１２０−１と、第２の基板３の表面上に形成された第２の素子１２０−２と、を含む。第１の基板１の表面と第２の基板３の表面との間に段差を設けて、第１の素子１２０−１と第２の素子１２０−２とを立体的に絶縁分離している。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の基板と、該第１の基板の表面上に形成された絶縁膜と、該絶縁膜の表面上に形成された第２の基板とから成る基板と、
前記第１の基板の表面上に形成された第１の素子と、
前記第２の基板の表面上に形成された第２の素子と、
を有し、
前記第１の基板の表面と前記第２の基板の表面との間に段差を設けて、前記第１の素子と前記第２の素子とを立体的に絶縁分離することを特徴とする半導体装置。
【請求項２】
素子形成パターンのマスクを用いて、前記第２の基板と前記絶縁膜とをエッチング除去することにより、前記第１の基板の表面が部分的に露出され、
前記第１及び第２の基板の表面には、それぞれ、前記第１及び第２の素子が形成される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子形成パターンのピッチが、最小加工寸法Ｆの２倍程度である、請求項２に記載の半導体装置。
【請求項４】
前記素子形成パターンがチェッカーフラッグパターンからなり、前記第１及び第２の基板の表面には、それぞれ、前記第１及び第２の素子が、平面視において前記チェッカーフラグパターンの異なる色毎の第１及び第２の素子領域に配列され、それぞれ、下部および上部素子群を構成していることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記チェッカーフラッグパターンは、前記第１及び第２の素子領域として、それぞれ、色の異なる第１及び第２の平行四辺形を互い違いに並べたパターンから成る、請求項４に記載の半導体装置。
【請求項６】
前記基板は、前記第１及び第２の基板がそれぞれ第１及び第２のＳｉ基板から成る、ＳＯＩ基板から構成される、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１及び第２の素子はそれぞれ第１及び第２のメモリセルから成る、請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１及び第２のメモリセルの各々が２ビットのメモリセルから成る、請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のメモリセルの各々が動的・ランダム・アクセル・メモリ（ＤＲＡＭ）セルである、請求項７又は８に記載の半導体装置。
【請求項１０】
前記ＤＲＡＭセルが６Ｆ２ＤＲＡＭセルである、請求項９に記載の半導体装置。
【請求項１１】
前記第１のメモリセルは、前記第１の基板のトレンチ内に第１のゲート絶縁膜を介して埋め込まれた第１のゲート電極と、前記第１のゲート絶縁膜に隣接して前記第１の基板の表面に形成された第１のソース拡散層と、前記第１のゲート絶縁膜に隣接して前記第１の基板の表面に形成された第１のドレイン拡散層とを含み、
前記第２のメモリセルは、前記第２の基板のトレンチ内に第２のゲート絶縁膜を介して埋め込まれた第２のゲート電極と、前記第２のゲート絶縁膜に隣接して前記第２の基板の表面に形成された第２のソース拡散層と、前記第２のゲート絶縁膜に隣接して前記第２の基板の表面に形成された第２のドレイン拡散層とを含み、
前記半導体装置は、
第１の方向に交互に配列された前記第１及び第２のメモリセルの前記第１及び第２のゲート電極と接続されて、前記第１の方向に延在するワード線と、
前記第１の方向と直交する第２の方向に交互に配列された前記第１及び第２のメモリセルの前記第１及び第２のソース拡散層とビット線コンタクトを介して接続されて、前記第２の方向へ延在するビット線と、
を備え、
前記第１のメモリセルは、前記第１のドレイン拡散層に蓄積電極接続用プラグを介して接続された第１のキャパシタ素子を有し、
前記第２のメモリセルは、前記第２のドレイン拡散層に前記蓄積電極接続用プラグを介して接続された第２のキャパシタ素子を有する、
請求項７乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
第１の基板と、該第１の基板の表面上に形成された絶縁膜と、該絶縁膜の表面上に形成された第２の基板とから成る基板を準備する工程と、
素子形成パターンのマスクを用いて、前記第２の基板と前記絶縁膜とをエッチング除去して、前記第１の基板の表面を部分的に露出する工程と、
前記第１及び第２の基板の表面に、それぞれ、第１及び第２の素子を同時に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記素子形成パターンのピッチが、最小加工寸法Ｆの２倍程度である、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記素子形成パターンがチェッカーフラッグパターンからなり、
前記第１及び第２の素子を形成する工程は、前記第１及び第２の基板の表面に、それぞれ、前記第１及び第２の素子を、平面視において前記チェッカーフラグパターンの異なる色毎に第１及び第２の素子領域に配列するように形成し、それによって、それぞれ、下部および上部素子群を構成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記チェッカーフラッグパターンは、前記第１及び第２の素子領域として、それぞれ、色の異なる第１及び第２の平行四辺形を互い違いに並べたパターンから成る、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記基板は、前記第１及び第２の基板がそれぞれ第１及び第２のＳｉ基板から成る、ＳＯＩ基板から構成される、請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１及び第２の素子はそれぞれ第１及び第２のメモリセルから成る、請求項１２乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１及び第２のメモリセルの各々が２ビットのメモリセルから成る、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１及び第２のメモリセルの各々が動的・ランダム・アクセル・メモリ（ＤＲＡＭ）セルである、請求項１７又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記ＤＲＡＭセルが６Ｆ２ＤＲＡＭセルである、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、シリコン基板上に複数のトランジスタを有し、複数のトランジスタ間の分離が必要な半導体装置とその製造方法に関する。
【背景技術】
【０００２】
最近、ＤＲＡＭ(dynamic random access memory)等に使用されるこの種の半導体装置では、複数のトランジスタ（素子）間を分離するために、ＬＯＣＯＳ（Local Oxidation of silicon）技術の代わりに、ＳＴＩ（Shallow Trench Isolation）技術が採用される傾向にある。
【０００３】
ＤＲＡＭのようなメモリ半導体装置において、メモリセルアレイは、トランジスタを可能最小ピッチで並べてコストダウンを図っている。例えば、メモリセルアレイのセルサイズとして、二乗特性面積（square feature area）の６倍（６Ｆ２）であることが望まれている。そのようなＤＲＡＭセルは、６Ｆ２ＤＲＡＭセルと呼ばれる。ここで、Ｆは、フォトリソグラフィ・プロセスで実現可能な最小加工寸法（minimum feature size）を表わす。このため、ＳＴＩ等の素子分離も最小加工寸法Ｆで形成される。その結果、微細化に伴い膜の埋め込みが困難になる、あるいは分離特性の確保が困難になる等の問題がある。
【０００４】
上述したように、従来のメモリ半導体装置では、メモリセルの素子分離形成を最小加工寸法Ｆで形成する必要がある。その結果、高価なリソグラフィツールが必要となり、且つ加工性が厳しいことに伴う歩留り低下によりコストが高くなるという問題がある。
【０００５】
さらに、従来のメモリ半導体装置のメモリセル素子では、素子分離に囲まれたＳｉ基板表面に拡散層が形成される。その為、拡散層の幅も最小加工寸法Ｆ程度となり、微細化に伴いコンタクトプラグとの接触面積を確保することが困難となり、寄生抵抗増加による特性確保が困難になってきている。
【０００６】
また、従来のＤＲＡＭセルの素子形成パターンのような島パターンアレイは、短辺方向、長辺方向共に最小加工寸法Ｆ以上のスペースが必要である。その結果、特に長辺方向は、分離スペース確保と長辺長の確保両立が困難になるという課題がある。
【０００７】
そこで、ＳＴＩを形成することなく素子の分離を可能とした半導体装置及びその製造方法が、従来から提案されている。
【０００８】
例えば、特開２００７−２９４８５７号公報（特許文献１）は、ＳＴＩを形成することなく素子の分離を可能し、高密度に集積化できる半導体装置及びその製造方法を開示している。すなわち、特許文献１は、活性領域の上面位置が異なる領域に各々トランジスタを備える半導体装置を開示している。特許文献１においては、半導体基板上にチェッカーフラッグパターン（市松模様）のマスクを用いた選択エピタキシャル成長法によって単結晶Ｓｉを嵩上げ形成し、嵩上げしない基の第１のＳｉ表面と嵩上げした第２のＳｉ表面とに、それぞれ、第１および第２のトランジスタを形成している。この状態で、第１及び第２のトランジスタを電気的に分離するためには、エピタキシャル成長Ｓｉの高さを高くする必要がある。何故なら、エピタキシャル成長Ｓｉの高さを高くしないと、第１のトランジスタのソース／ドレイン拡散層と第２のトランジスタのソース／ドレイン拡散層とが接触して、ショートしてしまう虞があるからである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２９４８５７号公報（段落［００４８］、［００７２］、図７、図１２、図１５）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、特許文献１に開示されている半導体装置では、エピタキシャル成長Ｓｉの高さを高くしなければならない。換言すれば、第１のＳｉ表面と第２のＳｉ表面との間の段差を高くする必要がある。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、第１の基板と、この第１の基板の表面上に形成された絶縁膜と、この絶縁膜の表面上に形成された第２の基板とから成る基板と；第１の基板の表面上に形成された第１の素子と；第２の基板の表面上に形成された第２の素子と；を備える。
【００１２】
また、本発明による半導体装置の製造方法は、第１の基板と、この第１の基板の表面上に形成された絶縁膜と、この絶縁膜の表面上に形成された第２の基板とから成る基板を準備する工程と、素子形成パターンのマスクを用いて、第２の基板と絶縁膜とをエッチング除去して、第１の基板の表面を部分的に露出する工程と、第１及び第２の基板の表面に、それぞれ、第１及び第２の素子を同時に形成する工程と、を有する。
【発明の効果】
【００１３】
本発明によると、第１の基板の表面に絶縁膜が形成され、その絶縁膜の表面に第２の基板が形成された基板を用い、素子形成パターンのマスクを用いて、第２の基板および絶縁膜をエッチング除去することにより、第１の基板の上面を露出させ、第１および第２の基板の表面にそれぞれ第１および第２の素子を形成しているので、低い段差で、第１の素子と第２の素子との絶縁分離を完全に行うことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例による半導体装置（６Ｆ２ＤＲＡＭセル）の平面図（レイアウト模式図）である。
【図２】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）の断面構造図である。
【図３】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１の製造工程を示す断面構造図である。
【図４】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２の製造工程を示す断面構造図である。
【図５】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第３の製造工程を示す断面構造図である。
【図６】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第４の製造工程を示す断面構造図である。
【図７】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第５の製造工程を示す断面構造図である。
【図８】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第６の製造工程を示す断面構造図である。
【図９】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第７の製造工程を示す断面構造図である。
【図１０】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第８の製造工程を示す断面構造図である。
【図１１】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第９の製造工程を示す断面構造図である。
【図１２】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１０の製造工程を示す断面構造図である。
【図１３】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１１の製造工程を示す断面構造図である。
【図１４】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１２の製造工程を示す断面構造図である。
【図１５】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１３の製造工程を示す断面構造図である。
【図１６】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１４の製造工程を示す断面構造図である。
【図１７】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１５の製造工程を示す断面構造図である。
【図１８】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１６の製造工程を示す断面構造図である。
【図１９】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１７の製造工程を示す断面構造図である。
【図２０】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１８の製造工程を示す断面構造図である。
【図２１】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第１９の製造工程を示す断面構造図である。
【図２２】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２０の製造工程を示す断面構造図である。
【図２３】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２１の製造工程を示す断面構造図である。
【図２４】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２２の製造工程を示す断面構造図である。
【図２５】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２３の製造工程を示す断面構造図である。
【図２６】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２４の製造工程を示す断面構造図である。
【図２７】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２５の製造工程を示す断面構造図である。
【図２８】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２６の製造工程を示す断面構造図である。
【図２９】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２７の製造工程を示す断面構造図である。
【図３０】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２８の製造工程を示す断面構造図である。
【図３１】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第２９の製造工程を示す断面構造図である。
【図３２】図１に示した半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの第３０の製造工程を示す断面構造図である。
【発明を実施するための形態】
【００１５】
最初に、本発明の実施形態の要旨について説明する。
【００１６】
本発明の実施形態に係る半導体装置では、ＳＯＩ基板を用いて隣接する第１及び第２の素子領域を、それぞれ、ベース基板表面とＳＯＩ上部基板表面とに交互に形成する事により、下部ベース基板とＳＯＩ上部基板との段差にて第１の素子領域と第２の素子領域との間の分離を行っている。ＳＯＩ基板は、ベース基板（半導体基板）として働く第１のＳｉ基板と、第１のＳｉ基板の表面上に形成された絶縁膜と、この絶縁膜の表面に形成された単結晶Ｓｉから成る第２のＳｉ基板（ＳＯＩ上部基板）とから構成される。
【００１７】
すなわち、本実施形態に係る半導体装置では、前述した特許文献１に記載されているように、ベース基板（半導体基板）上にエピタキシャル成長で単結晶Ｓｉを嵩上げするのではなく、チェッカーフラグパターンのような素子形成パターンのマスクを用いて、単結晶Ｓｉ（ＳＯＩ上部基板）および絶縁膜をエッチング除去することにより、ベース基板となる半導体基板の上面を部分的に露出させて、低い部分の第１のＳｉ基板表面（ベース基板表面）と、高い部分の第２のＳｉ基板表面（ＳＯＩ上部基板表面）とを形成している。高い部分の第１のＳｉ基板表面は、半導体基板（ベース基板）との間に絶縁膜が介在するので、第２のＳｉ基板と第１のＳｉ基板とは絶縁膜で完全に絶縁分離される。したがって、高い部分の第２のＳｉ基板表面と低い部分の第１のＳｉ基板表面との間の位置の差（段差）は小さくて済む。
【００１８】
前述した特許文献１に開示された従来の半導体装置では、高いエピタキシャル層を形成しなければならないので、その後の層間絶縁膜の形成やコンタクトプラグの形成などが極めて困難になる。これに対して、本実施形態に係る半導体装置では、段差が低くて済むので、後の工程の難易度がはるかに軽減される。
【００１９】
このように、本実施形態に係る半導体装置では、絶縁膜を介して高い部分の第２のＳｉ基板を設ける構成としているので、半導体基板（第１のＳｉ基板）の表面に形成した下部素子（第１の素子）と、ＳＯＩ上部基板（第２のＳｉ基板）の表面に形成した上部素子（第２の素子）との絶縁分離を完全に行うことができる。そして、平面的な面積が必要なＳＴＩ等の素子分離を不要とするため、本実施形態に係る半導体装置は、従来問題となっていた、ＳＴＩへの絶縁膜の埋め込み不良やＳＴＩにおける素子分離特性の不良等がない。
【００２０】
また、本実施形態に係る半導体装置では、素子分離スペースが不要なため、素子形成パターンのピッチが最小加工寸法Ｆの２倍程度で済む。このため、前世代の加工プロセスで製造が可能になる、あるいは加工性が向上し歩留りが向上する等、コスト低減を図ることができる。
【００２１】
さらに、本実施形態に係る半導体装置では、素子分離スペースが不要で、平面的にほとんど面積がない段差部が素子分離である。そのため、メモリセル面積のトランジスタゲート以外を全て拡散層とすることが可能であり、従来のＳＴＩによる素子分離と比較して、メモリセル面積を３倍程度大きくできる。その結果、コンタクトプラグとの接触面積の確保が容易となり、寄生抵抗に起因する不良を防止できる。
【００２２】
また、本実施形態に係る半導体装置では、段差を素子分離とし、段差上下共にメモリセルを形成する。このため、素子形成パターンがチェッカーフラッシュパターンであり、且つチェッカーフラッグの異なる色（例えば、白黒）双方の第１及び第２の素子領域に、それぞれ、第１及び第２の素子が形成される。その結果、長辺方向のスペースも不要となり、斜め方向を電磁波の回折で分離するのみで長辺長の確保が容易となる。
【実施例１】
【００２３】
以下、図面を参照して、本発明の第１実施例について詳細に説明する。
【００２４】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はＳｉ基板の表面に垂直な方向であり、Ｘ方向はＳｉ基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はＳｉ基板の表面と水平な面においてＸ方向と直交する方向である。尚、Ｙ方向は第１の方向とも呼ばれ、Ｘ方向は第２の方向とも呼ばれる。このように、第１の方向（Ｙ方向）と第２の方向（Ｘ方向）とは、互いに直交している。
【００２５】
図１は、本発明の第１実施例に係る半導体装置（ＤＲＡＭセル）の構造を示すレイアウト模式図である。図２は、図１に示した半導体装置（ＤＲＡＭセル）の断面構造図である、図２において、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、図１における線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’、および線Ｄ−Ｄ’についての断面図である。
【００２６】
図示の半導体装置（ＤＲＡＭセル）は、６Ｆ２ＤＲＡＭセルである。図示の素子形成パターン１００は、色の異なる２種類の平行四辺形１００−１、１００−２を互い違いに並べたチェッカーフラッグパターンとなっている。ここでは、白色の平行四辺形を第１の平行四辺形１００−１と呼び、灰色の平行四辺形を第２の平行四辺形１００−２と呼ぶことにする。また、第１及び第２の平行四辺形１００−１、１００２は、それぞれ、第１及び第２の素子領域とも呼ばれる。
【００２７】
素子形成パターン１００は、第１の方向（Ｙ方向）へ最小加工寸法Ｆの２倍程度のピッチＰを持つ。
【００２８】
素子形成パターン１００の第１及び第２の素子領域１００−１、１００−２双方に、ビット線コンタクト６や蓄積電極コンタクト８、蓄積電極１０が配置される。
【００２９】
素子形成パターン１００の第１の素子領域１００−１の各々には、ビット線コンタクト６を共有する２ビットの第１のメモリセル１２０−１（図２（ｂ）参照）が配置され、素子形成パターン１００の第２の素子領域１００−２の各々には、ビット線コンタクト６を共有する２ビットの第２のメモリセル１２０−２（図２（ａ）参照）が配置される。第１のメモリセル１２０−１は第１の素子とも呼ばれ、第２のメモリセル１２０−２は第２の素子とも呼ばれる。
【００３０】
ビット線コンタクト６同士をＸ方向につなぐように、ビット線７が配置され、ビット線コンタクト６および蓄積電極コンタクト８を覆うように、ワード線４（図２参照）を形成するためのトレンチパターン（ワード線形成パターン）１７が配置される。
【００３１】
ワード線４は、第１の方向であるＹ方向に延在し、ビット線７は、第１の方向と直交する第２の方向であるＸ方向に延在している。
【００３２】
図示の例では、素子形成パターン１００は斜め方向に点接触しているが、実際製造で用いられるマスクパターン上では、使用されるリソグラフィツールに合わせて、回折でパターンが分離されるように最適なＯＰＣ（Optical Proximity Correction）処理がなされる。
【００３３】
図２に示されるように、ＳＯＩ（Silicon o Insulator）基板は、第１のＳｉ基板１と、その第１のＳｉ基板１の表面上に形成されたＳＯＩ絶縁膜（埋め込み酸化膜）２と、そのＳＯＩ絶縁膜２の表面上に形成された第２のＳｉ基板３とから成る。第１のＳｉ基板１は、ベース基板又は半導体基板とも呼ばれ、第２のＳｉ基板３は、ＳＯＩ上部基板とも呼ばれる。尚、第１のＳｉ基板１は、単に、第１の基板とも呼ばれ、第２のＳｉ基板３は、単に、第２の基板とも呼ばれ、ＳＯＩ絶縁膜２は、単に、絶縁膜とも呼ばれる。
【００３４】
素子形成パターン１００の第１の素子領域１００−１内の第１のメモリセル１２０−１は、図２（ｂ）に示すように、第１のＳｉ基板１の表面に形成される。一方、素子形成パターン１００の第２の素子領域１００−２内の第２のメモリセル１２０−２は、図２（ａ）に示すように、第２のＳｉ基板３の表面に形成される。この素子形成パターン１００の第１および第２の素子領域１００−１、１００−２の分離は、素子形成パターン１００のエッジに形成された段差によってＳＯＩ絶縁膜２で行われる。
【００３５】
上述したように、本発明の第１の実施例に係る半導体装置では、素子形成パターン１００がチェッカーフラッグパターンから成る。そして、第１及び第２の基板１、３の表面には、それぞれ、第１及び第２の素子１２０−１、１２０−２が、平面視においてチェッカーフラッグパターンの異なる色毎の第１及び第２の素子領域１００−１、１００−２に配列され、それぞれ、下部および上部素子群を構成している。
【００３６】
図２（ｃ）および（ｄ）は、それぞれ、蓄積電極１０、ビット線７に接続される拡散層２５、３３と、その分離形状を示す。いずれもＳＯＩ上部基板（第２のＳｉ基板）３とベース基板（第１のＳｉ基板）１それぞれに形成されたドレイン拡散層２５、ソース拡散層３３が交互に並んでおり、素子形成パターン１００エッジの段差にてＳＯＩ絶縁膜２で分離されている。
【００３７】
第１のＳｉ基板（ベース基板）１の表面に形成されたドレイン拡散層２５およびソース拡散層３３は、それぞれ、第１のドレイン拡散層および第１のソース拡散層と呼ばれる。また、第２のＳｉ基板（ＳＯＩ上部基板）３の表面に形成されたドレイン拡散層２５およびソース拡散層３３は、それぞれ、第２のドレイン拡散層および第２のソース拡散層と呼ばれる。
【００３８】
次に、第１実施例による半導体装置の製造方法について、詳細に説明する。
【００３９】
図３〜図３２は、本第１実施例による半導体装置（６Ｆ２ＤＲＡＭセル）を製造するプロセスの主要工程における断面構造を示す工程図面である。図３〜図３２の夫々において、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、図１における線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’、および線Ｄ−Ｄ’についての断面図である。
【００４０】
まず、図３に示すように、第２のＳｉ基板（ＳＯＩ上部基板）３にて素子形成パターン１００（図１参照）を用いて、第２のＳｉ基板（ＳＯＩ上部基板）３を残す第２の素子領域１００−２（図３（ａ）参照）と、ＳＩＯ絶縁膜２を露出する第１の素子領域１００−１（図３（ｂ）参照）とを、リソグラフィ技術およびドライエッチング技術により加工・形成する。
【００４１】
詳述すると、第２のＳｉ基板（ＳＯＩ上部基板）３の表面を酸化して、シリコン酸化膜である絶縁膜１４を形成する。その絶縁膜１４上にＳｉＮ膜であるマスク膜１５を成膜する。リソグラフィ技術およびドライエッチング技術を用いて、絶縁膜１４とマスク膜１５とを素子形成パターン１００（図１）を用いてパターニングして、図３に示されるような、素子分離を形成する。
【００４２】
次に、図４に示すように、酸化膜１６により段差を埋め込み、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行う。詳述すると、表面を酸化した後、ＳｉＮ膜であるマスク膜１５を除去する。そして、段差の内部を埋め込むように、酸化膜１６を堆積し、不要な酸化膜１６をＣＭＰ法により除去して、平坦化する。
【００４３】
次に、図５に示すように、ワード線形成パターン（トレンチパターン）１７で酸化膜１６をドライエッチングし、第１のワード線トレンチ１８を形成する。
【００４４】
次に、図６に示すように、酸化膜１６をマスクに第１のＳｉ基板（ベース基板）１および第２のＳｉ基板（ＳＯＩ上部基板）３をドライエッチングして、第２のワード線トレンチ１９を形成する。
【００４５】
ここで、第２のワード線トレンチ１９の底部には、ゲート絶縁膜が形成される。詳述すると、第１のＳｉ基板（ベース基板）１に形成された第２のワード線トレンチ１９の底部には、第１のゲート絶縁膜が形成され、第２のＳｉ基板（ＳＯＩ上部基板）３に形成された第２のワード線トレンチ１９の底部には、第２のゲート絶縁膜が形成される。
【００４６】
次に、図７に示すように、ワード線（ゲート電極）４（図２参照）となる導電膜２０を、ゲート絶縁膜を介して第１及び第２のワード線トレンチ１８、１９に埋め込み成膜する。
【００４７】
次に、図８に示すように、導電膜２０をエッチバックし、第１及び第２のワード線トレンチ１８、１９内に必要な導電膜を残し、埋め込みワード線４を形成する。
【００４８】
なお、第１のＳｉ基板（ベース基板）１のトレンチ１９内に第１のゲート絶縁膜を介して埋め込まれたワード線４は、第１のゲート電極とも呼ばれ、第２のＳｉ基板（ＳＯＩ上部基板）３のトレンチ１９内に第２のゲート絶縁膜を介して埋め込まれたワード線４は、第２のゲート電極とも呼ばれる。したがって、第１のメモリセル１２０−１は、第１のＳｉ基板（ベース基板）１のトレンチ１９内に第１のゲート絶縁膜を介して埋め込まれた第１のゲート電極４を備える。第２のメモリセル１２０−２は、第２のＳｉ基板（ＳＯＩ上部基板）３のトレンチ１９内に第２のゲート絶縁膜を介して埋め込まれた第２のゲート電極４を備えている。したがって、第１の方向（Ｙ方向）に延在するワード線４は、第１の方向（Ｙ方向）に交互に配列された第１及び第２のメモリセル１２０−１、１２０−２の第１及び第２のゲート電極４を接続する。
【００４９】
次に、図９に示すように、第１のワード線トレンチ１８を埋め込むように、ＳｉＮ膜２１を成膜する。
【００５０】
次に、図１０に示すように、ＣＭＰ法によりＳｉＮ膜２１を研磨し、第１のワード線トレンチ１８内にのみＳｉＮ膜を残し、キャップ絶縁膜２２とする。
【００５１】
次に、図１１に示すように、蓄積電極コンタクトパターン２３にて、所望の第１のＳｉ基板（ベース基板）１および第２のＳｉ基板（ＳＯＩ上部基板）３上の酸化膜１６をエッチングし、第１のコンタクトホール２４を形成する。
【００５２】
次に、図１２に示すように、必要なイオン注入を行い、ドレイン拡散層２５を形成した後、第１のコンタクトホール２４よりも十分に薄いＳｉＮ膜２６を成膜する。
【００５３】
ここで、第１のゲート絶縁膜に隣接して第１のＳｉ基板（ベース基板）１の表面に形成されたドレイン拡散層２５は、第１のドレイン拡散層と呼ばれる。第２のゲート絶縁膜に隣接して第２のＳｉ基板（ＳＯＩ上部基板）３の表面に形成されたドレイン拡散層２５は、第２のドレイン拡散層と呼ばれる。したがって、第１のメモリセル１２０−１は、第１のゲート絶縁膜に隣接して第１のＳｉ基板（ベース基板）１の表面上に形成された第１のドレイン拡散層２５を備える。第２のメモリセル１２０−２は、第２のゲート絶縁膜に隣接して第２のＳｉ基板（ＳＯＩ上部基板）３の表面上に形成された第２のドレイン拡散層２５を備える。
【００５４】
次に、図１３に示すように、ＳｉＮ膜２６をエッチバックし、第１のコンタクトホール２４内にＳｉＮサイドウォール２７を形成する。
【００５５】
次に、図１４に示すように、第１のコンタクトホール２４を埋め込むように導電膜２８を成膜する。
【００５６】
次に、図１５に示すように、導電膜２８をエッチバックあるいはＣＭＰ法により、コンタクトホール２４内にのみに残し、第１のコンタクトプラグ２９を形成する。この第１のコンタクトプラグ２９は、図２の第１の蓄積電極接続用プラグ５として働く。
【００５７】
次に、図１６に示すように、層間絶縁膜３０を成膜する。
【００５８】
次に、図１７に示すように、ビットコンタクトパターン３１にて、所望の第１のＳｉ基板（ベース基板）１および第２のＳｉ基板（ＳＯＩ上部基板）３上の酸化膜１６をエッチングし、コンタクトホール３２を形成する。
【００５９】
次に、図１８に示すように、必要なイオン注入を行い、ソース拡散層３３を形成する。
【００６０】
ここで、第１のゲート絶縁膜に隣接して第１のＳｉ基板（ベース基板）１の表面に形成されたソース拡散層３３は、第１のソース拡散層と呼ばれる。第２のゲート絶縁膜に隣接して第２のＳｉ基板（ＳＯＩ上部基板）３の表面に形成されたソース拡散層３３は、第２のソース拡散層と呼ばれる。したがって、第１のメモリセル１２０−１は、第１のゲート絶縁膜に隣接して第１のＳｉ基板（ベース基板）１の表面上に形成された第１のソース拡散層３３を備える。第２のメモリセル１２０−２は、第２のゲート絶縁膜に隣接して第２のＳｉ基板（ＳＯＩ上部基板）３の表面上に形成された第２のソース拡散層３３を備える。
【００６１】
次に、図１９に示すように、コンタクトホール３２よりも十分薄いＳｉＮ膜３４を成膜する。
【００６２】
次に、図２０に示すように、ＳｉＮ膜３４をエッチバックし、コンタクトホール３２内にＳｉＮサイドウォール３５を形成する。
【００６３】
次に、図２１に示すように、コンタクトホール３２を埋め込むように、導電膜３６を成膜する。
【００６４】
次に、図２２に示すように、導電膜３６をエッチバックあるいはＣＭＰ法により、コンタクトホール３２内のみに残し、コンタクトプラグ３７を形成する。このコンタクトプラグ３７は、図２のビット接続用プラグ６として働く。
【００６５】
次に、図２３に示すように、導電膜３８およびＳｉＮ膜３９を成膜する。
【００６６】
次に、図２４に示すように、ビット線パターン４０にて、ＳｉＮ膜３９および導電膜３８をエッチングし、ビット線７を形成する。
【００６７】
このように第２の方向（Ｘ方向）へ延在するビット線７は、第２の方向（Ｘ方向）に交互に配置された第１及び第２のメモリセル１２０−１、１２０−２の第１及び第２のソース拡散層３３を、ビット線コンタクト６を介して接続する。
【００６８】
次に、図２５に示すように、層間絶縁膜４１を形成する。詳述すると、酸化膜である層間絶縁膜４１を成膜し、不要な層間絶縁膜４１をＣＭＰ法により除去して、平坦化する。
【００６９】
次に、図２６に示すように、蓄積電極コンタクトパターン４２にて、第２のコンタクトホール４３を、層間絶縁膜４１および層間絶縁膜３０に開口する。
【００７０】
次に、図２７に示すように、第２のコンタクトホール４３よりも十分薄いＳｉＮ膜４４を成膜する。
【００７１】
次に、図２８に示すように、ＳｉＮ膜４４をエッチバックし、第２のコンタクトホール４３内にＳｉＮサイドウォール４５を形成する。
【００７２】
次に、図２９に示すように、第２のコンタクトホール４３を埋め込むように導電膜４６を成膜する。
【００７３】
次に、図３０に示すように、導電膜４６をエッチバックあるいはＣＭＰ法により、第２のコンタクトホール４３内にのみに残し、第２のコンタクトプラグ４７を形成する。この第２のコンタクトプラグ４７は、図２の第２の蓄積電極接続用プラグ８として働く。
【００７４】
次に、図３１に示すように、導電膜４８を成膜する。
【００７５】
次に、図３２に示すように、蓄積電極パターン（図示せず）にて、コンタクトプラグ４７と蓄積電極１０（図２参照）とを接続するための蓄積電極導電性パッド９を形成する。
【００７６】
この後、図示しないが、従来のＤＲＡＭ製造と同様にキャパシタ素子を形成し、図２に示すようなＤＲＡＭセルが完成する。
【００７７】
図２に示されるように、キャパシタ素子は、蓄積電極１０、容量絶縁膜１１、および共通プレート電極１２から構成される。図２（ｂ）に示されるように、第１のメモリセル１２０−１は、第１のドレイン拡散層２５に第１及び第２の蓄積電極接続用プラグ５、８を介して接続された第１のキャパシタ素子（１０，１１，１２）を有する。図２（ａ）に示されるように、第２のメモリセル１２０−２は、第２のドレイン拡散層２５に第１及び第２の蓄積電極接続用プラグ５、８を介して接続された第２のキャパシタ素子（１０，１１，１２）を有する。
【００７８】
さらに、キャパシタ素子上に必要な配線層、あるいは別領域にメモリセルを制御するための周辺回路用ＭＯＳトランジスタや必要な素子、配線も形成されて、本実施例にかかるＤＲＡＭが完成する。
【００７９】
以上説明した本第１実施例の半導体装置によれば、次のような効果が得られる。
【００８０】
（１）素子形成パターン１００のマスクを用いて、第２のＳｉ基板３とＳＯＩ絶縁膜２とをエッチング除去することにより、第１のＳｉ基板１の上面を露出させて、低い部分の第１のＳｉ基板表面と高い部分の第２のＳｉ基板表面とを形成しているので、小さい段差で、第１及び第２のメモリセル１２０−１、１２０−２の絶縁分離を完全に行うことができる。
【００８１】
（２）素子形成パターン１００のエッジに形成される段差で素子分離を形成しているので、従来の平面積が必要なＳＴＩ等の素子分離構造が不要となる。
【００８２】
（３）従来、素子分離として必要であった平面積を拡散層あるいはトランジスタ定数に組み込む事ができるため、拡散層の接触面積を増加したり、トランジスタのゲート幅を拡大することが可能となり、書込み特性を大幅に改善することができる。
【００８３】
（４）素子形成パターン１００が最小加工寸法Ｆの２倍程度のピッチＰであるため、前世代の加工プロセスで製造が可能になる、あるいは加工性が向上し歩留りが向上する等、コスト低減を図ることができる。
【００８４】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８５】
１    第１のＳｉ基板（ベース基板；半導体基板）
２    ＳＯＩ絶縁膜（埋め込み酸化膜）
３    第２のＳｉ基板（ＳＯＩ上部基板）
４    埋め込みワード線
５    第１の蓄積電極接続用プラグ
６    ビット接続用プラグ（ビット線コンタクト）
７    ビット線
８    第２の蓄積電極接続用プラグ（蓄積電極コンタクト）
９    蓄積電極接続用パッド
１０    蓄積電極
１１    容量絶縁膜
１２    共通プレート電極
１４    絶縁膜（シリコン酸化膜）
１５    マスク膜（ＳｉＮ膜）
１６    酸化膜
１７    ワード線形成パターン（トレンチパターン）
１８    第１のワード線トレンチ
１９    第２のワード線トレンチ
２０    導電膜
２１    ＳｉＮ膜
２２    キャップ絶縁膜
２３    蓄積電極コンタクトパターン
２４    第１のコンタクトホール
２５    ドレイン拡散層
２６    ＳｉＮ膜
２７    ＳｉＮサイドウォール
２８    導電膜
２９    第１のコンタクトプラグ（第１の蓄積電極接続用プラグ）
３０    層間絶縁膜
３１    ビットコンタクトパターン
３２    コンタクトホール
３３    ソース拡散層
３４    ＳｉＮ膜
３５    ＳｉＮサイドウォール
３６    導電膜
３７    コンタクトプラグ（ビット接続用プラグ）
３８    導電膜
３９    ＳｉＮ膜
４０    ビット線パターン
４１    層間絶縁膜
４２    蓄積電極コンタクトパターン
４３    第２のコンタクトホール
４４    ＳｉＮ膜
４５    ＳｉＮサイドウォール
４６    導電膜
４７    第２のコンタクトプラグ（第２の蓄積電極接続用プラグ）
４８    導電膜
１００    素子形成パターン（チェカーフラッグパターン）
１００−１    第１の平行四辺形（第１の素子領域）
１００−２    第２の平行四辺形（第２の素子領域）
１２０−１    第１のメモリセル（第１の素子）
１２０−２    第２のメモリセル（第２の素子）
Ｘ    Ｘ方向（第２の方向）
Ｙ    Ｙ方向（第１の方向）
Ｚ    Ｚ方向
【図１】
2013172089.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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