(57)【要約】【課題】ＦＰＧＡの回路規模を大きくすることなく、システムＬＳＩの全ての信号をデバッグし得るデバッグシステム装置を提供する。【解決手段】システムデバッグ装置は、複数のコア回路を備えるシステムＬＳＩと再構成可能回路が積層されて成り、システムＬＳＩは、設計者により選択された複数のコア回路のうちの一部のコア回路に対して入力される入力信号を再構成可能回路に送信する送信手段を備え、再構成可能回路は、複数のコア回路のうち指定されたコア回路を再構成し、システムＬＳＩから送信された入力信号を入力として、再構成回路を動作させて得られる実行信号を出力する出力手段を備える。【選択図】図１
2013015368.tif 000002
【特許請求の範囲】
【請求項１】
複数のコア回路から成るシステムＬＳＩと再構成可能回路との少なくとも２つのチップが接続されてなるシステムデバッグ装置であって、
前記システムＬＳＩは、
前記複数のコア回路のうちユーザにより選択された一部のコア回路に対して入力される入力信号を特定するための入力信号情報を受け付ける第１受付手段と、
前記第１受付手段で受け付けた入力信号情報に基づき、前記一部のコア回路に対して入力される入力信号を、前記再構成可能回路に送信する第１送信手段とを備え、
前記再構成可能回路は、
前記複数のコア回路の前記一部のコア回路を構成するための回路構成情報を受け付ける第２受付手段と、
前記第２受付手段で受け付けた回路構成情報に基づき、前記一部のコア回路に相当する疑似回路を構成する再構成手段と、
前記第１送信手段により送信された前記入力信号を受信する第１受信手段と、
前記第１受信手段において受信した前記入力信号を入力として、前記疑似回路の動作により得られる実行信号を外部に出力する出力手段と、
を備えることを特徴とするシステムデバッグ装置。
【請求項２】
前記再構成可能回路は、更に、
前記疑似回路からの出力信号を前記システムＬＳＩに送信する第２送信手段を備え、
前記システムＬＳＩは、更に、
前記第２送信手段により送信された前記出力信号を受信する第２受信手段を備え、
前記第２受信手段により受信した前記出力信号を、前記一部のコア回路の出力先のコア回路に入力して、前記出力先のコア回路を動作させる
ことを特徴とする請求項１記載のシステムデバッグ装置。
【請求項３】
前記第１送信手段は、前記入力信号を無線で送信し、
前記第１受信手段は、前記入力信号を無線で受信する
ことを特徴とする請求項１記載のシステムデバッグ装置。
【請求項４】
前記第２送信手段は、前記入力信号を無線で送信し、
前記第２受信手段は、前記入力信号を無線で受信する
ことを特徴とする請求項２記載のシステムデバッグ装置。
【請求項５】
前記システムＬＳＩは、前記第１送信手段として、複数の第１無線通信回路を備え、
前記再構成可能回路は、前記第１受信手段として、複数の第２無線通信回路を備え、
前記システムＬＳＩの第１無線通信回路は、前記再構成可能回路の第２通信回路のいずれかに対応し、
前記システムＬＳＩの無線通信回路は、前記システムＬＳＩの複数のコア回路のうち、少なくとも１つのコア回路に対応し、
前記第１無線通信回路は、複数のコア回路に対応している場合に、前記第１受付手段で受けて付けた入力信号情報から特定されるコア回路に対して入力される入力信号を特定するセレクタを備え、
前記第１送信手段は、前記セレクタにより選択された入力信号を無線送信する
ことを特徴とする請求項３記載のシステムデバッグ装置。
【請求項６】
前記第１送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、予め定められたオーダで前記複数の入力信号を送信する
ことを特徴とする請求項５記載のシステムデバッグ装置。
【請求項７】
前記第１送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、各入力信号に各入力信号を示す識別情報を付与して送信する
ことを特徴とする請求項５記載のシステムデバッグ装置。
【請求項８】
前記第１送信手段と前記第１受信手段とは、シリコン貫通ビアにより接続され、
前記第２送信手段と前記第２受信手段とは、シリコン貫通ビアにより接続され、
前記入力信号及び前記出力信号は、前記シリコン貫通ビアを介して送受信される
ことを特徴とする請求項２記載のシステムデバッグ装置。
【請求項９】
前記第１送信手段と前記第１受信手段とは、バンプにより接続され、
前記第２送信手段と前記第２受信手段とは、バンプにより接続され、
前記入力信号及び前記出力信号は、前記バンプを介して送受信される
ことを特徴とする請求項２記載のシステムデバッグ装置。
【請求項１０】
前記再構成手段は、各コアの動作試験を行う際には、ロジックＢＩＳＴ（Built In Self Test）を構成し、
前記システムデバッグ装置は、
前記再構成可能回路上に構成されたロジックＢＩＳＴを用いて、前記複数のコア回路各々の試験を行う
ことを特徴とする請求項１記載のシステムデバッグ装置。
【請求項１１】
複数のコア回路から成るシステムＬＳＩと再構成可能回路との少なくとも２つのチップが積層されてなるシステムデバッグ装置のシステムデバッグ方法であって、
前記システムＬＳＩを流れる信号のいずれかを示す観測対象信号情報を受け付ける受付ステップと、
前記複数のコア回路のうち前記観測対象信号情報が流れる一部のコア回路を特定する特定ステップと、
前記一部のコア回路に相当する疑似回路を前記再構成可能回路上に構成する再構成ステップと、
前記システムＬＳＩから前記一部のコア回路に対して入力される入力信号を前記再構成可能回路に送信する送信ステップと、
前記入力信号を入力として前記疑似回路が動作した結果得られる実行信号を出力する出力ステップと
を含むことを特徴とするシステムデバッグ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩ内部の信号を観測するためのシステムデバッグ装置に関する。
【背景技術】
【０００２】
作成されたシステムＬＳＩ（Large Scale Integration）は、正常に動作するかを試験し、バグが発生した場合などにはその原因を模索しなければならない。そのため、システムＬＳＩ内部の信号状態を把握し、バグの原因を発見することが行われる。しかしながら、システムＬＳＩの動作中において、内部の信号を自由に見ることは困難である。なぜならば、システムＬＳＩはハードワイヤードの半導体回路であるため、観測したい信号を外部へ物理的に出力できるように予め構成しておかなければならないからである。
【０００３】
システムＬＳＩ内部の信号を観測する一般的な手法としては、設計時に観測する可能性のある信号線だけ、外部装置との信号のやり取りに用いられる外部ピンにまで延線する手法がある。当該手法であれば、当該外部ピンに出力された内部信号をロジックアナライザなどで観測できるためシステムＬＳＩのデバッグを迅速に行うことができる。
しかし、バグの発生個所は設計者の想定を超えた箇所で発生することが多々ある。そのため、観測したい信号が流れる信号線が外部ピンにまで延線されていないことも多い。このような場合、観測できる信号の情報や、設計情報などの多様な情報から不具合の原因を推測しなければならないため、システムＬＳＩのデバッグに多くの時間を費やすこととなる。全ての信号線を外部ピンにまで延線すれば、全ての信号状態を観測することも可能であるが、回路規模が大きくなることや配線が複雑になること、コストがかかるなど多くの問題を抱えることになるため現実的ではない。
【０００４】
そこで、このような事態を防ぐべく、ＦＰＧＡ（Field Programmable Gate Array）のような再構成可能回路を用いたハードウェアエミュレータによるデバッグが用いられる。
特許文献１には、ＬＳＩを構成する複数の回路ブロックを複数のＦＰＧＡに実装して、回路間の信号を観測する論理検証のためのデバッグ装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１３４３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１の手法では、システムＬＳＩのような大規模ＬＳＩ全体を扱うために容量の大きな、もしくは、複数個のＦＰＧＡが必要になるため、コストがかかるという問題がある。更に、エミュレータの規模、つまり、ＦＰＧＡに構成する回路が大規模になるため、所望の動作速度が出せない恐れがある。この時間についての課題は、数時間に１回程度しか発生しないようなバグの検証においては、相当な時間を要することになるという問題があり、ひいては、システムＬＳＩの開発の遅れを生じることになる。
【０００７】
そこで、本発明は、上記課題に鑑みてなされたものであり、動作速度の低下を抑制しつつ、回路内部の信号を従来よりも多く観測できるシステムデバッグ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、複数のコア回路から成るシステムＬＳＩと再構成可能回路との少なくとも２つのチップが接続されてなるシステムデバッグ装置であって、前記システムＬＳＩは、前記複数のコア回路のうちユーザにより選択された一部のコア回路に対して入力される入力信号を特定するための入力信号情報を受け付ける第１受付手段と、前記第１受付手段で受け付けた入力信号情報に基づき、前記一部のコア回路に対して入力される入力信号を、前記再構成可能回路に送信する第１送信手段とを備え、前記再構成可能回路は、前記複数のコア回路の前記一部のコア回路を構成するための回路構成情報を受け付ける第２受付手段と、前記第２受付手段で受け付けた回路構成情報に基づき、前記一部のコア回路に相当する疑似回路を構成する再構成手段と、前記第１送信手段により送信された前記入力信号を受信する第１受信手段と、前記第１受信手段において受信した前記入力信号を入力として、前記疑似回路の動作により得られる実行信号を外部に出力する出力手段と、を備えることを特徴としている。
【発明の効果】
【０００９】
上述のような構成によって、再構成可能回路には、システムＬＳＩの一部のコア回路に相当する回路のみが再構成されるため、システムＬＳＩ全体を再構成可能回路上に構成した場合に比して、動作速度の低下を抑制できる。また、再構成可能回路上には、システムＬＳＩの指定された一部のコア回路を再構成することになるので、指定するコア回路を変更すれば、別の信号を観測できるようになるので、システムＬＳＩの多くの信号を観測できる。
【図面の簡単な説明】
【００１０】
【図１】システムデバッグ装置の構成例を示す図
【図２】システムデバッグ装置のデバッグ方法の概念図
【図３】ＰＣの機能構成例を示すブロック図
【図４】無線ブロックの機能構成例を示すブロック図
【図５】コア回路−信号対応テーブル３０３の構成例を示すデータ概念図
【図６】オーダテーブル３０４の構成例を示すデータ概念図
【図７】コア回路−無線ブロック対応テーブルの構成例を示すデータ概念図
【図８】システムＬＳＩのＦＰＧＡを用いたデバッグの手順を示すフローチャート
【図９】ＦＰＧＡ上に回路を構成する手順を示すフローチャート
【図１０】システムＬＳＩからＦＰＧＡに入力信号を送信する手順を示すフローチャート
【図１１】システムＬＳＩのテスト手順を示すフローチャート
【図１２】変形例に係るシステムデバッグ装置の構成例を示す図
【図１３】変形例に係る無線ブロックの機能構成例を示すブロック図
【図１４】信号ＩＤテーブル１３０４の構成例を示すデータ概念図
【図１５】システムデバッグ装置の別構成例を示す図
【発明を実施するための形態】
【００１１】
＜実施の形態＞
以下、本発明の一実施形態であるシステムデバッグ装置について図面を用いて説明する。
＜概要＞
システムデバッグ装置は、図１に示すようにシステムＬＳＩ１０１とＦＰＧＡ１１１との少なくとも２つのチップが積層されて成る。システムＬＳＩ１０１は複数のコア回路（回路の機能ブロック）を備える。ＰＣ１２０から観測したい信号（以下、観測対象信号）を指定された場合には、ＦＰＧＡ１１１上に観測対象信号が流れるまたは入力されるコア回路に相当する回路を再構成し、ＦＰＧＡ１１１上で再構成されたコア回路を動作して得られる実行信号をモニタして、システムＬＳＩ１０１において構成されたコア回路で論理破綻が発生しているか否かを発見するためのデバッグに利用する。
【００１２】
例えば、図２に示すように、観測対象信号が第２コア回路を流れる信号であった場合には、ＦＰＧＡ１１１には再構成第２コア回路を構成する。再構成第２コア回路は、システムＬＳＩ１０１から、第２コア回路に対して入力される入力信号を受信して動作し、その過程または結果として得られる実行信号が出力端子１１６ａ〜１１６ｄから出力されて観測され、バグの発生個所の検出に利用される。また、再構成第２コア回路の出力結果は、システムＬＳＩ１０１に送信されて、第２コア回路の出力結果が入力される、例えば、第４コア回路に入力して第４コア回路が動作するかの検出を行うことにも利用できる。
＜構成＞
図１は、システムデバッグ装置の構成を示すブロック図である。
【００１３】
システムデバッグ装置１００は、システムＬＳＩ１０１とＦＰＧＡ１１１とが積層されてなる多層基板である。システムデバッグ装置１００は、ＰＣ１２０からの指示を受け付けて、観測対象信号に関連するコア回路をＦＰＧＡ１１１上に構成して、観測対象信号を出力する。出力された観測対象信号は、モニタ１２１などにおいて、その波形などを確認することができる。
【００１４】
システムＬＳＩ１０１は、指示受付端子１０２と、制御回路１０３と、第１コア回路１０４ａと、第２コア回路１０４ｂと、第３コア回路１０４ｃと、第４コア回路１０４ｄと、無線ブロック１０５ａと、無線ブロック１０５ｂと、無線ブロック１０５ｃとを備える。
指示受付端子１０２は、ＰＣ１２０から、ＦＰＧＡ側で再構成するコア回路の指定を受けて、指定されたコア回路を特定する情報、例えば、指定されたコア回路の名称を、制御回路１０３に伝達する機能を有する。ＰＣ１２０はＬＳＩ１０１の設計データ（ＲＴＬ）を全て保持しているため、観測信号がどのコア回路に属するかを判断可能である。また、ＰＣ１２０は、ユーザに観測したい信号を選ぶ、もしくは、信号名を入力した場合にコア回路を判定するプログラムを保持しており、当該プログラムにより特定されたコア回路を指示受付端子１０２に指定する。
【００１５】
制御回路１０３は、ＰＣ１２０から伝達された観測対象コア回路情報で示される観測対象のコア回路が対応する無線ブロックに対して、観測対象コア回路情報を伝達する機能を有する。制御回路１０３は、各コア回路と無線ブロックとの対応関係を示したコア回路−無線ブロック対応テーブルを保持しており、これにより、特定したコア回路に対応する無線ブロックを特定する。なお、制御回路１０３が保持するコア回路−無線ブロック対応テーブルの詳細は後述する。
【００１６】
無線ブロックへ送る信号はＦＰＧＡ側で再構成する回路ブロックで使う信号である。また、必ずしもコア回路の入出信号でなくともよく、コア回路よりも更に細かなブロック単位をＦＰＧＡ側でエミュレートしてもよい。
第１コア回路１０４ａ〜第４コア回路１０４ｄは、それぞれ、システムＬＳＩにおいて必要とされる機能に応じて設計された回路である。
【００１７】
無線ブロック１０５ａは、再構成可能回路１１１の無線ブロック１１５ａと通信を実行するものであり、第１コア回路に対して入力される信号を選択して無線ブロック１１５ａに無線送信する機能と、ＦＰＧＡ１１１で第１コア回路１０４ａに相当する回路が再構成された場合に、第１コア回路１０４ａから出力されるべき信号を受信して出力先の第２コア回路１０４ｂまたは第３コア回路１０４ｃに出力する機能とを有する。
【００１８】
無線ブロック１０５ｂは、再構成可能回路１１１の無線ブロック１１５ｂと通信を実行するものであり、第２コア回路１０４ｂまたは第３コア回路１０４ｃに対して入力される信号を選択して無線ブロック１１５ｂに無線送信する機能と、ＦＰＧＡ１１１で第２コア回路１０４ｂまたは第３コア回路１０４ｃに相当する回路が再構成された場合に、第２コア回路１０４ｂまたは第３コア回路１０４ｃから出力されるべき信号を受信して出力先の第１コア回路１０４ａまたは第４コア回路１０４ｄに出力する機能とを有する。
【００１９】
無線ブロック１０５ｃは、再構成可能回路１１１の無線ブロック１１５ｃと通信を実行するものであり、第４コア回路１０４ｄに対して入力される信号を選択して無線ブロック１１５ｃに無線送信する機能と、ＦＰＧＡ１１１で第４コア回路１０４ｄに相当する回路が再構成された場合に、第４コア回路１０４ｄから出力されるべき信号を受信して出力先の第２コア回路１０４ｂに出力する機能とを有する。
【００２０】
無線ブロックの更なる詳細については後述する。
共有メモリ１０６は、システムＬＳＩが動作する上で必要とするプログラムやデータを記憶する機能を有する。ここでは、共有メモリ１０６は、第３コア回路１０４ｂに接続され、各コア回路は、第３コア回路１０４ｂを介して共有メモリ１０６にアクセスすることになる。
【００２１】
なお、図１には、図面の見やすさを考慮して図示していないが、システムＬＳＩ１０１は、その他にも、外部装置と接続するための外部ピンや、必要とする入力及び出力すべき信号に応じて各コア回路から外部ピンまでの接続配線、設計者がデバッグに使用したいと考えた信号が流れる信号線から外部ピンまでの接続配線などを備える。
一方、ＦＰＧＡ１１１は、回路構成情報受付端子１１２と、回路ブロック１１４と、無線ブロック１１５ａと、無線ブロック１１５ｂと、無線ブロック１１５ｃと、出力端子１１６ａと、出力端子１１６ｂと、出力端子１１６ｃと、出力端子１１６ｄとを備える。
【００２２】
回路構成情報受付端子１１２は、ＰＣ１２０から、ＦＰＧＡ１１１上に構成するコア回路に相当する回路を再構成するための再構成情報（ＦＰＧＡマッピングデータともいう）を受け付け、当該再構成情報にしたがって、ＦＰＧＡ１１１にシステムＬＳＩ１０１のいずれかのコア回路に相当する疑似回路を、ＦＰＧＡ１１１上の各配線スイッチ１１８のＯＮ、ＯＦＦを行って、構成する。各配線スイッチ１１８のＯＮ／ＯＦＦによって、各回路ブロック１１４や無線ブロック（１１５ａ〜１１５ｃ）、出力端子（１１６ａ〜１１６ｄ）の接続状態が定まる。なお、再構成手法については、従来のＦＰＧＡにおける再構成手法に従って構成するものとし、詳細については割愛する。また、図１では、配線スイッチ１１８は、黒丸で示しており、図面の見易さを考慮して、一つの黒丸のみに符号を付している。
【００２３】
回路ブロック１１４は、特定の演算を実行する回路ブロックであり、複数の回路ブロック１１４を接続することによって目的のコア回路に相当する疑似回路を構成できる。なお、図１においては、図面の見やすさを考慮して、１つの回路ブロックにのみ、符号を付している。
無線ブロック１１５ａは、無線ブロック１０５ａと無線通信を実行する機能を有し、第１コア回路１０４ａに入力される信号を受信してＦＰＧＡ１１１に構成された第１コア回路１０４ａに相当する疑似回路に入力する機能と、第１コア回路１０４ａから出力され、第２コア回路１０４ｂまたは第３コア回路１０４ｃに入力されるべき信号を送信する機能を有する。
【００２４】
無線ブロック１１５ｂは、無線ブロック１０５ｂと無線通信を実行する機能を有し、第２コア回路１０４ｂまたは第３コア回路１０４ｃに入力される信号を受信してＦＰＧＡ１１１に構成された第２コア回路１０４ｂまたは第３コア回路１０４ｃに相当する疑似回路に入力する機能と、第２コア回路１０４ｂから出力され、第１コア回路１０４ａまたは第４コア回路１０４ｄに入力されるべき信号を送信する機能を有する。
【００２５】
無線ブロック１１５ｃは、無線ブロック１０５ｃと無線通信を実行する機能を有し、第４コア回路１０４ｄに入力される信号を受信してＦＰＧＡ１１１に構成された第４コア回路１０４ｄに相当する疑似回路に入力する機能と、第１コア回路１０４ｄから出力され、第２コア回路１０４ｂに入力されるべき信号を送信する機能を有する。
出力端子１１６ａ〜ｄは、ＦＰＧＡ１１１で、無線ブロック１１５から受信した入力信号を入力として、構成された再構成回路を動作した結果得られる実行信号を実時間で出力する機能を有する。ここで、実行信号は、実時間でなく離散的にサンプリングした信号でもよく、実行前の信号、実行途中の信号、実行結果の信号のいずれであってもよい。この場合には、ＦＰＧＡ１１１上に定期的に信号を取得するための追加回路を実装する必要がある。また、ＰＣ１２０から入力される再構成情報は、観測対象信号が出力端子１１６ａ〜ｄのいずれかに接続されるように構成されている。
【００２６】
出力された観測対象信号は、例えば、外部装置の受信端子で受信され、例えば、モニタ１２１などで観測され、システムＬＳＩで発生したバグの原因究明の材料として供される。
次にＰＣ１２０について説明する。
図３は、ＰＣ１２０の機能構成を示すブロック図である。図３に示すように、ＰＣ１２０は、入力受付部３０１と、制御部３０２と、通信部３０７とを備え、コア回路−信号対応テーブル３０３と、ＲＴＬデータベース３０５と、ＦＰＧＡ基本情報３０６とを記憶している。図示していないが、コア回路−信号対応テーブル３０３と、オーダテーブル３０４と、ＲＴＬデータベース３０５と、ＦＰＧＡ基本情報３０６とは、ＰＣ１２０に備えられているハードディスク装置などの記録媒体に記憶されている。また、この記録媒体には、再構成のためのＦＰＧＡマッピングデータを生成するプログラムやその他必要なデータも記憶されている。
【００２７】
入力受付部３０１は、設計者から、システムＬＳＩ１０１上で観測したい対象となる観測対象信号の指定を受け付けて、当該観測対象信号を示す観測対象信号情報を制御部３０２に伝達する機能を有する。
制御部３０２は、観測対象信号情報を受け付けて、システムＬＳＩ１０１に対する指示と、ＦＰＧＡ１１１に対して伝達する回路構成情報を生成して、通信部３０７に伝達する機能を有する。
【００２８】
制御部３０２は、システムＬＳＩ１０１に対する指示を出力する場合に、受け付けた観測対象信号をそのままシステムＬＳＩの指示受付端子１０２に伝送するように、通信部３０７に伝達する。
制御部３０２は、ＦＰＧＡ１１１に対して回路構成情報を送信する場合には、観測対象信号情報を受け付けて、観測対象信号がシステムＬＳＩ１０１のどのコア回路を流れる、または、どのコア回路に対して入力される、あるいは、どのコア回路から出力される信号であるのかを特定する。当該特定には、コア回路−信号対応テーブル３０３を用いる。コア回路−信号対応テーブル３０３は、システムＬＳＩ１０１を構成する各コア回路（第１コア回路１０４ａ〜第４コア回路１０４ｄ）に、関連する信号の情報を対応付けた情報である。ここで、信号の情報は、各信号を特定するための識別情報である。当該対応関係から、受け付けた観測対象信号に対応するコア回路を特定する。コア回路−信号対応テーブル３０３の詳細については後述する。
【００２９】
また、制御部３０２は、特定したコア回路について、当該コア回路に対して入力される信号の信号伝送ルールをオーダテーブル３０４から取得する。ここで信号伝送ルールとは、特定したコア回路に対して入力される入力信号をシステムＬＳＩ１０１からＦＰＧＡ１１１に対して、どのような順序で送信するかを定めるものである。本実施の形態においては、オーダテーブル３０４は、各コア回路について、入力信号を、システムＬＳＩ１０１からＦＰＧＡ１１１に対して送信する順序を定めた情報である。オーダテーブル３０４の詳細については後述する。
【００３０】
制御部３０２は、特定したコア回路のＲＴＬ（Register Transfer Level）で記述されたコア回路情報をＲＴＬデータベース３０５から取得する。以下、ＲＴＬで記述されたコア回路情報をＲＴＬ情報と呼称する。ＲＴＬデータベース３０５は、システムＬＳＩ１０１を構成するコア回路それぞれに対応するＲＴＬ情報を含むデータベースである。
そして、制御部３０２は、取得した伝送ルールとＲＴＬ情報に従って、ＦＰＧＡ基本情報３０６を用いて、論理合成及び配線配置を行って、ＦＰＧＡの構成データに変換し、ＦＰＧＡマッピングデータを生成する。このとき、ＦＰＧＡ上で観測対象信号が流れる信号線は、観測対象信号が入出力される回路部品間を接続するように、かつ、ＦＰＧＡ１１１の出力端子１１６ａ〜１１６ｄのいずれかに接続されるように配線配置が行われる。なお、ＦＰＧＡ基本情報３０６は、ＦＰＧＡのデバイス名や、ピンアサイン、無線ブロックの配置位置や、当該無線ブロックの通信相手の無線ブロックの情報など、ＦＰＧＡ１１１用のＦＰＧＡマッピングデータを生成するために必要となる基本的な情報の集合である。
【００３１】
制御部３０２は、生成したＦＰＧＡマッピングデータを通信部３０７に伝達し、ＦＰＧＡ１１１に送信するよう指示する。これによりＦＰＧＡ１１１に回路構成情報が送信される。
また、制御部３０２は、ＦＰＧＡ１１１上にロジックＢＩＳＴ（Built In Self Test）を構成するためのロジックＢＩＳＴ構成情報を生成して、通信部３０７を介してＦＰＧＡ１１１に送信させる機能も有する。ロジックＢＩＳＴは、システムＬＳＩ１０１が正常動作しているかどうかを検出するための検出用論理回路である。
【００３２】
通信部３０７は、制御部３０２からの指示に従い、観測対象信号情報をシステムＬＳＩ１０１に、回路構成情報をＦＰＧＡ１１１に送信する機能を有する。
以上がＰＣ１２０の構成である。
最後にシステムＬＳＩに搭載される無線ブロックの構成の詳細について説明する。なお、システムＬＳＩの無線ブロックはそれぞれ同様の構成をとるので、ここでは、無線ブロック１０５ｂについて説明し、無線ブロック１０５ａ、１０５ｃについてはその説明を割愛する。ただし、無線ブロック１０５ｂが第２コア回路と第３コア回路についての信号を無線送信するのに対し、無線ブロック１０５ａは、第１コア回路１０４ａの、無線ブロック１０５ｃは、第４コア回路１０４ｄの信号を無線送信するものとする。
【００３３】
無線ブロック１０５ｂは、設定レジスタ４０１と、セレクタ４０２と、オーダ制御部４０３と、オーダテーブル４０４と、シリアライザ／デシリアライザ４０５と、無線通信部４０６とを備える。
設定レジスタ４０１は、制御回路１０３により、観測対象信号の情報が設定される。
セレクタ４０２は、設定レジスタ４０１に設定された観測対象信号の情報に基づき、当該観測対象信号が流れるコア回路を特定し、特定したコア回路に対して接続されている信号線から、当該信号線を流れる入力信号を取得し、オーダ制御部４０３に伝達する。セレクタ４０２は、特定したコア回路に対する入力信号が１つの場合は、１つの入力信号を、複数の場合は、それぞれがどの信号であるかを特定できる識別情報を付与して、オーダ制御部４０３に伝達する。なお、セレクタ４０２は、無線ブロックが複数のコア回路に対応している場合にコア回路の特定処理が必要となるものであり、１つのコア回路のみに対応している場合には、取得する信号は一意に定まるため、コア回路の特定処理をすることなく、入力信号を取得する。
【００３４】
また、セレクタ４０２は、オーダ制御部４０３から信号を特定するための識別情報が付与された入力信号が伝達された場合に、当該入力信号を適宜必要なコア回路に伝達する機能も有する。
オーダ制御部４０３は、伝達された１以上の入力信号を、オーダテーブル４０４を参照して、定められた順序で、シリアライザ／デシリアライザ４０５に伝達する機能を有する。詳細は図示していないが、オーダテーブル４０４は、無線ブロックが対応しているコア回路毎に、それぞれに入力される信号の送信順序を定めた情報である。なお、シリアライザ／デシリアライザ４０５に伝達する入力信号は固定長の情報である。各入力信号が固定長であることにより、ＦＰＧＡ１１１に搭載されている無線ブロックは各入力信号を区分できる。オーダテーブル４０４は、オーダテーブル３０４と同等の構成の情報である。ただし、オーダテーブル４０４は、搭載している無線ブロックが対応するコア回路の物だけを保持していればよく、無線ブロック１０５ｂの場合は、第２コア回路１０４ｂと第３コア回路１０４ｃのものを保持していればよい。
【００３５】
また、オーダ制御部４０３は、シリアライザ／デシリアライザ４０５から伝達されるパラレルデータを予め定められた所定長のデータに区切って入力信号を得る。そして、オーダ制御部４０３は、その入力信号を伝達された順序と、設定レジスタ４０１に設定されている解析対象信号に対応するコア回路に基づきオーダテーブル４０４を参照して得られる送信伝送ルールとから、受け付けたパラレルデータがどの信号かを特定して、特定した信号を識別するための識別情報を付与した入力信号を、セレクタ４０２に伝達する機能も有する。
【００３６】
シリアライザ／デシリアライザ４０５は、オーダ制御部４０３から伝達された信号をその順でパラレルデータをシリアル伝送用のシリアルデータに変換して無線通信部４０６に伝達する機能を有する。
また、シリアライザ／デシリアライザ４０５は、無線通信部４０６から伝達されたシリアルデータをパラレルデータに変換してオーダ制御部４０３に伝達する機能も有する。
【００３７】
無線通信部４０６は、シリアライザ／デシリアライザ４０５から伝達されたシリアルデータを無線送信する機能を有する。当該無線送信されたデータは、ＦＰＧＡ１１１の無線ブロック１１５ｂで受信され、ＦＰＧＡ１１１で再構成された回路への入力信号として用いられる。
また、無線通信部４０６は、ＦＰＧＡ１１１の無線ブロックから送信された無線ブロックを受信して復調し、復調して得られるシリアルデータをシリアライザ／デシリアライザ４０５に伝達する機能も有する。
【００３８】
ＦＰＧＡ１１１の無線ブロックも、システムＬＳＩ１０１の無線ブロックと同等の構成を備える。従って、システムＬＳＩ１０１から送信された無線信号を無線通信部で受信し、受信したシリアルデータがシリアライザ／デシリアライザによりパラレルデータに変換され、受信した信号の順に従って、オーダ制御部により各入力信号が区別されて、セレクタにより区別された各入力信号が適宜必要な個所へと入力される。なお、ＦＰＧＡ１１１の無線ブロックの設定レジスタには、回路構成情報受付端子１１２で受け付けた再構成するコア回路の情報が設定される。
＜データ＞
ここで、コア回路−信号対応テーブル３０３とオーダテーブル３０４について説明する。
【００３９】
図５は、コア回路−信号対応テーブル３０３の構成例を示すデータ概念図である。
図５に示すようにコア回路−信号対応テーブル３０３は、コア回路と信号名とを対応付けた情報である。図５では、信号名には、各コア回路に対して入力される、あるいは、各コア回路から出力される信号の名称を記載している。実際には、信号名には、ＰＣ１２０が各信号を識別できる識別子を用いる。
【００４０】
コア回路−信号対応テーブル３０３があることにより、ＰＣ１２０は、入力受付部３０３で受け付けた観測対象信号から、対応するコア回路を特定することができる。
コア回路−信号対応テーブル３０３はＬＳＩの設計情報であるＲＴＬからプログラムを用いて自動で生成する。ＲＴＬ上にはすべての信号名とそれらの接続関係やコア回路名が記述されているので、ユーザが観測したい信号があるコア回路名は簡単な検索処理からでも割り出すことができるが、予めコア回路−信号対応テーブル３０３のようなものを作成しておくことでこれ以降の処理を効率化することが可能である。
【００４１】
図６は、オーダテーブル３０４の構成例を示すデータ概念図である。
図６に示すように、オーダテーブル３０４は、各コア回路について、そのコア回路に入力される各信号について、当該信号を送信する信号伝送ルール（順序）を対応付けた情報である。
図６においては、理解しやすくするために、信号名とその送信順序を矢印で示しているが、これは、順番に信号名が羅列されたものであってもよく、信号名の羅列であった場合には、データの記載順序を送信順序としてもよい。あるいは、各信号名に、その信号を送信すべき順番を示す情報を対応付けたものであってもよい。
【００４２】
オーダテーブル３０４により、ＰＣ１２０は各コア回路について入力される入力信号の送信順序を把握することができる。
ＬＳＩからＦＰＧＡへ伝送する信号が全て並列に送信できるのであればオーダテーブルは必要ないが、送信データ幅が小さく高速な信号を伝播するためにはオーダテーブルが必要になる。
【００４３】
図７は、制御回路１３０が保持するコア回路−無線ブロック対応テーブルの構成例を示すデータ概念図である。
図７に示すように、コア回路−無線ブロック対応テーブルは、コア回路名と無線ブロック名とが対応付けられた情報である。制御回路１０３は、コア回路−無線ブロック対応テーブルを保持することにより、観測対象コア回路情報を受け付けると、当該情報で示されるコア回路に対応する無線ブロックを特定することができる。
＜動作＞
次に、本実施の形態の動作を図８〜図１２に示すフローチャートを用いて説明する。
＜論理バグ解析時の動作＞
まず、図８を用いて、論理バグがどこで発生するのかを特定するためのデバッグ処理の手順について説明する。
【００４４】
まず、観測したい対象の観測対象信号が外部ピン（以下、観測対象信号が延線されている外部ピンをモニタピンと呼称する）から取得できるかを判断する（ステップＳ８０１）。当該判断は、ＰＣ１２０が観測対象信号の情報を受け付けて、システムＬＳＩの回路設計情報から外部ピンで取得できるかを判断してもよいし、設計者自身が判断してもよい。
モニタピンで観測対象信号を観測可能な場合（ステップＳ８０１のＹＥＳ）、従来と同様にモニタピンから出力される観測対象信号の波形等を設計者が観測してバグの原因究明を行う（ステップＳ８０２）。
【００４５】
モニタピンで観測対象信号が観測不可能な場合（ステップＳ８０１のＮＯ）、システムＬＳＩ１０１にＦＰＧＡ１１１を積層する（ステップＳ８０３）。なお、既に、テストのために積層している場合には、この必要はない。
そして、ＦＰＧＡ１１１に観測対象信号が流れるコア回路を再構成して信号観測処理を実行し（ステップＳ８０４）、バグの原因究明を行う。ＦＰＧＡ１１１を用いた信号観測処理の手順の詳細については、後述する。
【００４６】
不具合箇所の特定ができた場合には、処理を終了する（ステップＳ８０５のＹＥＳ）。不具合箇所の特定ができなかった場合には（ステップＳ８０５のＮＯ）、ステップＳ８０１に戻り、別の信号を観測対象信号として、その観測を行い、バグの原因究明を行う。
では、図８におけるＦＰＧＡ１１１での信号観測処理の詳細について、図９及び図１０のフローチャートを用いて説明する。
【００４７】
図９は、ＰＣ１２０におけるＦＰＧＡマッピングデータの生成、送信及びシステムＬＳＩへの入力信号の送信指示の手順を示すフローチャートである。
ＰＣ１２０の入力受付部３０１は、設計者から観測対象信号の指定を受け付ける（ステップＳ９０１）。
入力受付部３０１で観測対象信号の指定を受け付けると、ＰＣ１２０の制御部３０２は、コア回路−信号対応テーブル３０３を参照して、観測対象信号が対応するコア回路を特定する（ステップＳ９０２）。
【００４８】
次に制御部３０２は、特定したコア回路の信号伝送順序を定めた信号伝送ルールをオーダテーブル３０４から取得する（ステップＳ９０３）。
制御部３０２は、特定したコア回路のＲＴＬ情報をＲＴＬデータベース３０５から取得する（ステップＳ９０４）
そして、制御部３０２は、取得した信号伝送ルールとＲＴＬ情報とから論理合成及び配線配置を行って、ＦＰＧＡマッピングデータを生成する（ステップＳ９０５）。このとき、信号伝送ルールに基づいて生成される回路構成は、システムＬＳＩ１０１からＦＰＧＡ１１１に対して伝送される信号の送信順序に従って、コア回路のＲＴＬ情報で示される回路構成において、必要とされる回路に所望の信号が正しいタイミングで入力されるように、配線とその途中で経由させる遅延素子等のタイミング調整用回路の構成を定めたものになる。ＲＴＬ情報に基づく論理合成及び配線配置は従来からの手法を用いる。
【００４９】
制御部３０２は、生成したＦＰＧＡマッピングデータを通信部３０７に伝達し、ＦＰＧＡ１１１に送信するよう指示する。また、制御部３０２は、受け付けた観測対象信号情報を通信部３０７に伝達し、システムＬＳＩ１０１に送信するよう指示する。通信部３０７は、伝達された観測対象信号情報をシステムＬＳＩ１０１に、ＦＰＧＡマッピングデータをＦＰＧＡ１１１に送信する（ステップＳ９０６）。
【００５０】
ＦＰＧＡ１１１は、伝達されたＦＰＧＡマッピングデータに従って、各回路ブロック１１４の接続を実行して、システムＬＳＩ１０１のうち、観測対象信号が流れるコア回路に相当する疑似回路を構成する。
当該処理によって、ＦＰＧＡ１１１上にシステムＬＳＩ１０１に備えられている一部のコア回路が構成される。
【００５１】
次にＦＰＧＡ１１１上に構成された疑似回路を動作させるための入力信号の送信方法について説明する。図１０は、システムＬＳＩの無線ブロックによる入力信号の送信手順を示すフローチャートである。
システムＬＳＩ１０１の指示受付端子１０２は、ＰＣ１２０から送信された観測対象信号情報を受け付ける（ステップＳ１００１）。受け付けた観測対象信号情報は制御回路１０３に伝達される。
【００５２】
制御回路１０３は受け付けた観測対象コア回路情報に基づき、対応する無線ブロックを特定する（ステップＳ１００２）。
制御回路１０３は、特定した無線ブロックの設定レジスタ４０１に、観測対象信号が流れるコア回路の情報を設定する（ステップＳ１００３）。
設定レジスタ４０１にコア回路の情報が設定されると、セレクタ４０２は、設定レジスタ４０１で設定されたコア回路に入力される入力信号を取得し（ステップＳ１００４）、オーダ制御部４０３に伝達する。
【００５３】
オーダ制御部４０３は、オーダテーブル４０４を参照して、設定レジスタ４０１に設定されているコア回路に対して定められている送信順序を特定し(ステップＳ１００５)、特定した送信順序と同じ順序で、順に、伝達された入力信号をシリアライザ／デシリアライザ４０５に伝達する。
シリアライザ／デシリアライザ４０５は、伝達された入力信号を受け付けた順のまま、パラレルデータからシリアルデータに変換して、無線通信部４０６に伝達し、無線通信部４０６は、伝達されたシリアルデータを変調して、無線送信する（ステップＳ１００６）。
【００５４】
図９及び図１０における処理を行うことで、ＦＰＧＡ１１１に構成された観測対象信号が流れる疑似回路が動作し、その実行過程あるいは実行結果として得られる実行信号が出力端子１１６ａ〜１１６ｄのいずれかから出力されて、観測対象信号をモニタ１２１で観測したり、ロジックアナライザ等を利用して観測対象信号を解析したりすることができる。
【００５５】
＜テスト時の動作＞
図１１を用いて、各コア回路のテストを実行する際の手順について説明する。
本実施の形態に示すシステムデバッグ装置は、デバッグ時に使用することを想定しているが、ウェハレベルの出荷テストにおいて全てのＬＳＩにテストを行うことにも使用できる。ウェハやＬＳＩのダイレベルでテストを行う場合には、プローバと呼ばれる装置を用いて、テスト装置とＬＳＩを接触させて通信を行う必要がある。しかし、接触のための静電対策回路の面積がコストアップ要因であり、接触による機械的な呼称、同時に接触されるプローブ数などに限界がある。このため無線通信による出荷テストを行うことで、これらの欠点を解消できる可能性がある。そこで、図１１に示すフローチャートのように、システムデバッグ装置１００を用いてシステムＬＳＩのテストを行ってもよい。
【００５６】
ここでは、ＢＩＳＴについて説明する。
まず、システムＬＳＩ１０１とＦＰＧＡ１１１とが近距離無線通信が可能なように、システムＬＳＩ１０１にＦＰＧＡ１１１を積層する（ステップＳ１１０１）。
次に、ＰＣ１２０から、ＦＰＧＡ１１１に対して、ロジックＢＩＳＴの回路構成情報を送信し、ＦＰＧＡ１１１は、受信した回路構成情報にしたがって、ロジックＢＩＳＴを構成する（ステップＳ１１０２）。
【００５７】
そして、システムＬＳＩを動作させ、各コア回路のテストを実施する（ステップＳ１１０３）。テスト内容は、システムＬＳＩの機能に応じて定められるものであり、従来から行っているテストと略同様のものであるため、ここでは、そのテストの内容の詳細は割愛する。
全コア回路が問題なく動作し、テストを通過した場合には（ステップＳ１１０４のＹＥＳ）、そのまま終了する。全コア回路の一部でも問題があり、正常に動作しなかった場合には（ステップＳ１１０４のＮＯ）、そのシステムＬＳＩを不良品であると認定する（ステップＳ１１０５）。
＜まとめ＞
上記実施の形態に示したシステムデバッグ装置では、ＦＰＧＡでは、システムＬＳＩ全てのコア回路を再構成するわけではないので、ＦＰＧＡの規模が大きくなることもなく、また、特許文献１のように複数のＦＰＧＡを用意する必要もない。これによって、ＦＰＧＡの回路規模の増大や、用意する個数の増大によるコストの増加を招くことなく、また、ＦＰＧＡ上で構成する再構成回路は、システムＬＳＩ全体を再構成する場合よりも動作速度の低下を抑制することができる。
＜変形例＞
上記実施の形態においては、システムＬＳＩ１０１の無線ブロックからＦＰＧＡ１１１の無線ブロックに、入力信号を予め定められた順序に従って送信することとした。本変形例においては、入力信号の送信順序を定めない手法について説明する。
＜構成＞
本変形例に係るシステムデバッグ装置１１００は、上記実施の形態に示したシステムデバッグ装置１００と略同等の構成をとり、同様の機能を有する者については同一の符号を付して説明を割愛するものとする。
【００５８】
図１２は、システムデバッグ装置１２００の構成例を示す図である。図１２に示すように、システムデバッグ装置１２００は、システムＬＳＩ１２０１と、ＦＰＧＡ１２１１とが積層されて成る。
システムデバッグ装置１２００のシステムＬＳＩ１２０１は、システムデバッグ装置１００とは異なり、無線ブロック１０５ａ〜１０５ｃに換えて無線ブロック１２０５ａ〜１２０５ｃを備える。また、ＦＰＧＡ１２１１は、ＦＰＧＡ１１１とは異なり、無線ブロック１１５ａ〜１１５ｃに換えて無線ブロック１２１５ａ〜１２１５ｃを備える。
【００５９】
図１３は本変形例における無線ブロック１２０５ｂの機能構成例を示すブロック図である。
図１３に示すように、無線ブロック１２０５ｂは、図４に示した無線ブロック１０５ｂとは異なり、オーダ制御部４０３の代わりに信号ＩＤ設定部１３０３を、オーダテーブル４０４の代わりに信号ＩＤテーブル１３０４を備える。
【００６０】
信号ＩＤ設定部１３０３は、セレクタ４０２が取得した信号に対して定められているＩＤを信号ＩＤテーブル１３０４から特定し、セレクタ４０２から伝達された入力信号それぞれに対して、特定したＩＤを付与した入力信号をシリアライザ／デシリアライザ４０５に伝達する機能を有する。なお、各ＩＤは固定長の情報であり、入力信号もまた固定長の情報である。当然に、ＩＤが付与された入力信号も固定長の情報である。
【００６１】
図１４は、信号ＩＤテーブル１３０４の構成例を示すデータ概念図を示す。図１４に示すように、信号ＩＤテーブル１３０４は、信号ＩＤと信号名とが対応付けられた情報である。信号名に対応する信号を無線送信する際には、その信号名に対応するＩＤを付与して送信することになる。
これにより、ＦＰＧＡ１１１１に搭載された無線ブロックは、受信した入力信号がいずれの回路に入力すべき信号であるかを特定できる。
【００６２】
ＦＰＧＡ１１１１としては、受信する信号がどこに入力すべきかを特定できればよいので、入力信号に信号ＩＤを付与する手法によって、各信号を特定できる。
なお、その他の構成については、上記実施の形態に共通するので説明を割愛する。
＜補足＞
上記実施の形態に従って、本発明に係るシステムデバッグ装置について説明してきたが、本発明はこれに限られるものではない。以下、本発明の思想として含まれる各種変形例について説明する。
【００６３】
（１）上記実施の形態においては、ＰＣ１２０は、設計者から観測対象信号を指定され、ＰＣ１２０は、システムＬＳＩ１０１の指示受付端子１０２に対して、その観測対象信号を示す観測対象信号情報を送信する構成とした。しかし、システムＬＳＩ１０１に対する指示は、システムＬＳＩ１０１からＦＰＧＡ１１１に対して送信すべき入力信号を特定できるものであればよく、ＰＣ１２０は、観測対象コア回路情報以外の情報をシステムＬＳＩ１０１に送信することとしてもよい。例えば、観測対象コア情報に換えて観測対象信号そのものを示す情報でもよく、ＬＳＩ１０１側で観測対象コア回路名を制御回路１０３で判定する構成としてもよい。
【００６４】
（２）上記実施の形態においては、システムＬＳＩとＦＰＧＡ１１１間の入力信号の送受信は、無線通信により、実行されることとしたが、これは有線の通信であってもよい。例えば、システムＬＳＩとＦＰＧＡ１１１とを接続するシリコン貫通ビア（ＴＳＶ：Through Silicon Via）やバンプ、あるいはそれらに準ずる接続手段をシステムＬＳＩとＦＰＧＡ１１１上に構成し、有線通信により伝達することとしてもよい。なお、バンプのサイズがより小さなものをマイクロバンプと呼称することがある。
【００６５】
（３）上記実施の形態においては、ＰＣ１２０は、コア回路−信号対応テーブル３０３、オーダテーブル３０４、ＲＴＬデータベース３０５やＦＰＧＡ基本情報３０６などを予め記憶していることとしたが、これは、システムＬＳＩ１０１のデバッグを実行する段階でＰＣ１２０に入力して記憶することとしてもよい。
（４）上記実施の形態においては、ＰＣ１２０がシステムＬＳＩ１０１とＦＰＧＡ１１１に対して、観測対象信号情報と回路構成情報を伝達することとしたが、観測対象信号情報を送信する装置と、回路構成情報を送信する装置とは別個の装置であってもよい。ただし、この場合、送信する情報の同期をとる、即ち、ＦＰＧＡ１１１上で構成するコア回路と、システムＬＳＩ１０１からＦＰＧＡ１１１に入力信号を送信する対象のコア回路とを一致させる必要がある。
【００６６】
（５）上記実施の形態に示すモニタ１２１は、ＰＣ１２０に接続されたモニタであってもよい。
（６）上記実施の形態においては、ＰＣ１２０がＦＰＧＡ１１１に対して回路構成情報を伝達することとした。しかし、ＦＰＧＡ１１１に対して回路構成情報を伝達するのは、必ずしもＰＣ１２０である必要はなく、システムＬＳＩ１０１が送信することとしてもよい。
【００６７】
例えば、共有メモリ１０６に、コア回路−信号対応テーブル３０３、ＲＴＬデータベース３０５、ＦＰＧＡ基本情報３０６等の情報を記憶し、これらを利用して、制御回路１０３が、上記実施の形態においてＰＣが実行していた回路構成情報の生成を行って、ＦＰＧＡ１１１に送信する構成をとってもよい。この場合、ＦＰＧＡ１１１は、回路構成情報受付端子１１２からではなく、無線ブロックから受信した回路構成情報に従って再構成を実行する機能を備える。
【００６８】
（７）上記実施の形態において、ステップＳ９０３の処理とステップＳ９０４の処理とは処理順序が逆であってもよい。
（８）上記実施の形態において、システムＬＳＩ１０１の無線ブロックとＦＰＧＡ１１１の無線ブロックとは１対１に対応するし、対応する無線ブロック間で通信を実行することとした。これは必ずしも１対１に対応している必要はなく、複数の無線ブロックが１つの無線ブロックに対応する構成であってもよい。
【００６９】
（９）上記実施の形態においては、システムＬＳＩ１０１からＦＰＧＡ１１１に入力信号を無線送信する場合を中心に説明したが、同様の手法を用いて、ＦＰＧＡ１１１に構成された疑似回路が動作した結果得られる出力結果をＦＰＧＡ１１１の無線ブロックからシステムＬＳＩ１０１の無線ブロックに送信し、ＦＰＧＡ１１１に構成された疑似回路に対応するコア回路の出力先のコア回路に入力してシステムＬＳＩを動作させ、正常に動作するか等のテストを行ってもよい。
【００７０】
（１０）上記実施の形態においては記載していないが、バグの原因を究明した後、バグを解消できる新たな回路構成をＰＣ１２０に入力し、ＰＣ１２０から、この新たな回路構成のＦＰＧＡマッピングデータをＦＰＧＡ１１１に送信して、ＦＰＧＡ１１１に新たな回路構成の疑似回路を形成して、動作試験を行ってもよい。このとき、新たな回路構成に対する入力信号については、当該新たな回路構成がシステムＬＳＩ１０１のいずれのコア回路の代替として設計したものかに応じて、対応するコア回路に対して入力する入力信号をシステムＬＳＩ１０１から送信したものを用いる。
【００７１】
（１１）上記実施の形態においては、システムＬＳＩ１０１とＦＰＧＡ１１１との２つのチップが積層されたシステムデバッグ装置を示したが、積層させるチップは２つである必要はなく、システムＬＳＩ１０１とＦＰＧＡ１１１との間の通信が可能なのであれば、図１５に示すようにシステムＬＳＩ１０１とＦＰＧＡ１１１との間に別のチップ１５０１を挟んで積層してもよい。例えば、図１５に示すように、別のチップ１５０１として、共有メモリ１５０６ａ、１５０６ｂなどを搭載したチップを積層してもよい。
【００７２】
（１２）上記実施の形態においては、ＰＣ１２０からシステムＬＳＩには、観測対象信号情報が送信されることとした。しかし、これは、ＦＰＧＡ１１１で再構成される回路に対して入力される入力信号を特定できる情報であればよく、観測対象信号情報の代わりに、システムＬＳＩ１０１上のいずれかのコア回路を示すコア回路の識別情報などを送信してもよい。
【００７３】
（１３）上記実施の形態においては、ＦＰＧＡ１１１上にはシステムＬＳＩ１０１の１つのコア回路のみを構成する例を示したが、ＦＰＧＡ１１１の搭載容量が許すのであれば、動作速度の低下を許容できる範囲内で、２以上のコア回路を構成してもよい。
（１４）上記実施の形態においては、ＦＰＧＡ１１１とシステムＬＳＩ１０１とを積層することとしたが、これは無線ブロック間の通信をインダクタやキャパシタを用いた近接無線通信で行うことを想定したためである。無線ブロック間の通信が無線ブロック間の距離が離れていても可能なのであれば、必ずしも積層する必要はない。
【００７４】
（１５）上述の実施形態で示した通信に係る動作、ＦＰＧＡでの信号観測処理のための処理等（図８、１１参照）をプロセッサ、及びそのプロセッサに接続された各種回路に実行させるためのプログラムコードからなる制御プログラムを、記録媒体に記録すること、または各種通信路等を介して流通させ頒布させることもできる。このような記録媒体には、ＩＣカード、ハードディスク、光ディスク、フレキシブルディスク、ＲＯＭ等がある。流通、頒布された制御プログラムはプロセッサに読み出され得るメモリ等に格納されることにより利用に供され、そのプロセッサがその制御プログラムを実行することにより、実施形態で示したような各種機能が実現されるようになる。
【００７５】
（１６）本発明に係るシステムデバッグ装置の一実施形態とその効果について説明する。
（ａ）本発明に係るシステムデバッグ装置は、複数のコア回路から成るシステムＬＳＩと再構成可能回路との少なくとも２つのチップが接続されてなるシステムデバッグ装置であって、前記システムＬＳＩは、前記複数のコア回路のうちユーザにより選択された一部のコア回路に対して入力される入力信号を特定するための入力信号情報を受け付ける第１受付手段と、前記第１受付手段で受け付けた入力信号情報に基づき、前記一部のコア回路に対して入力される入力信号を、前記再構成可能回路に送信する第１送信手段とを備え、前記再構成可能回路は、前記複数のコア回路の前記一部のコア回路を構成するための回路構成情報を受け付ける第２受付手段と、前記第２受付手段で受け付けた回路構成情報に基づき、前記一部のコア回路に相当する疑似回路を構成する再構成手段と、前記第１送信手段により送信された前記入力信号を受信する第１受信手段と、前記第１受信手段において受信した前記入力信号を入力として、前記疑似回路の動作により得られる実行信号を外部に出力する出力手段と、を備えることを特徴としている。
【００７６】
また、本発明に係るシステムデバッグ方法は、複数のコア回路から成るシステムＬＳＩと再構成可能回路との少なくとも２つのチップが積層されてなるシステムデバッグ装置のシステムデバッグ方法であって、前記システムＬＳＩを流れる信号のいずれかを示す観測対象信号情報を受け付ける受付ステップと、前記複数のコア回路のうち前記観測対象信号情報が流れる一部のコア回路を特定する特定ステップと、前記一部のコア回路に相当する疑似回路を前記再構成可能回路上に構成する再構成ステップと、前記システムＬＳＩから前記一部のコア回路に対して入力される入力信号を前記再構成可能回路に送信する送信ステップと、前記入力信号を入力として前記疑似回路が動作した結果得られる実行信号を出力する出力ステップとを含むことを特徴としている。
【００７７】
上述のような構成によって、再構成可能回路には、システムＬＳＩの一部のコア回路に相当する回路のみが再構成されるため、システムＬＳＩ全体を再構成可能回路上に構成した場合に比して、動作速度の低下を抑制できるとともに、大規模な再構成可能回路、あるいは、複数の再構成可能回路を用意する必要がないので、コストの増大を抑制できる。また、再構成可能回路上には、システムＬＳＩの指定された一部のコア回路を再構成することになるので、指定するコア回路を変更すれば、別の信号を観測できるようになるので、システムＬＳＩの全信号を観測できる。
【００７８】
（ｂ）また、上記（ａ）に係るシステムデバッグ装置において、前記再構成可能回路は、更に、前記疑似回路からの出力信号を前記システムＬＳＩに送信する第２送信手段を備え、前記システムＬＳＩは、更に、前記第２送信手段により送信された前記出力信号を受信する第２受信手段を備え、前記第２受信手段により受信した前記出力信号を、前記一部のコア回路の出力先のコア回路に入力して、前記出力先のコア回路を動作させることとしてもよい。
【００７９】
これにより、再構成可能回路上に構成された疑似回路を動作させて得られる出力結果を用いて、システムＬＳＩのコア回路を動作させて正常に動作するかのテストを実行することができ、システムＬＳＩの動作検証に利用することができる。
（ｃ）また、上記（ｂ）に係るシステムデバッグ装置において、前記第１送信手段は、前記入力信号を無線で送信し、前記第１受信手段は、前記入力信号を無線で受信することとしてもよい。
【００８０】
あるいは、前記第２送信手段は、前記入力信号を無線で送信し、前記第２受信手段は、前記入力信号を無線で受信することとしてもよい。
これにより、システムＬＳＩ−再構成可能回路間の通信が無線で実行されることになり、システムデバッグ装置に通信のためのビアや配線箇所などを考慮せずにシステムＬＳＩの設計を行うことができ、システムＬＳＩの設計を簡便にできる。
【００８１】
（ｄ）また、上記（ｃ）に係るシステムデバッグ装置において、前記システムＬＳＩは、前記第１送信手段として、複数の第１無線通信回路を備え、前記再構成可能回路は、前記第１受信手段として、複数の第２無線通信回路を備え、前記システムＬＳＩの第１無線通信回路は、前記再構成可能回路の第２通信回路のいずれかに対応し、前記システムＬＳＩの無線通信回路は、前記システムＬＳＩの複数のコア回路のうち、少なくとも１つのコア回路に対応し、前記第１無線通信回路は、複数のコア回路に対応している場合に、前記第１受付手段で受けて付けた入力信号情報から特定されるコア回路に対して入力される入力信号を特定するセレクタを備え、前記第１送信手段は、前記セレクタにより選択された入力信号を無線送信することとしてもよい。
【００８２】
これにより、システムデバッグ装置のシステムＬＳＩ、再構成可能回路が複数の無線送信回路を備えている場合であっても、着実に送信すべき入力信号を特定して、システムＬＳＩから再構成可能回路に送信することができる。
（ｅ）また、上記（ｄ）に係るシステムデバッグ装置において、前記第１送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、予め定められたオーダで前記複数の入力信号を送信することとしてもよい。
【００８３】
あるいは、前記第１送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、各入力信号に各入力信号を示す識別情報を付与して送信することとしてもよい。
これにより、再構成可能回路は、送信されてきた入力信号が再構成した疑似回路のどこに入力すべき信号なのかを確実に特定することができる。
【００８４】
（ｆ）また、上記（ａ）に係るシステムデバッグ装置において、前記第１送信手段と前記第１受信手段とは、シリコン貫通ビアにより接続され、前記第２送信手段と前記第２受信手段とは、シリコン貫通ビアにより接続され、前記入力信号及び前記出力信号は、前記シリコン貫通ビアを介して送受信されることとしてもよい。
あるいは、上記（ａ）に係るシステムデバッグ装置において、前記第１送信手段と前記第１受信手段とは、バンプにより接続され、前記第２送信手段と前記第２受信手段とは、バンプにより接続され、前記入力信号及び前記出力信号は、前記バンプを介して送受信されることとしてもよい。
【００８５】
有線接続することにより、無線通信に比して着実に信号を送信できる。
（ｇ）また、上記（ａ）に係るシステムデバッグ装置において、前記再構成手段は、各コアの動作試験を行う際には、ロジックＢＩＳＴ（Built In Self Test）を構成し、前記システムデバッグ装置は、前記再構成可能回路上に構成されたロジックＢＩＳＴを用いて、前記複数のコア回路各々の試験を行うこととしてもよい。
【００８６】
これにより、再構成可能回路を、デバッグのための装置だけでなく、システムＬＳＩの動作試験のためのテスト回路としても利用することができ、システムデバッグ装置の利便性を高めることができる。
【産業上の利用可能性】
【００８７】
本発明に係るシステムデバッグ装置は、大規模なシステムＬＳＩのデバッグ用として活用することができる。
【符号の説明】
【００８８】
１００  システムデバッグ装置
１０１  システムＬＳＩ
１０２  指示受付端子（第１受付手段）
１０３  制御回路
１０４ａ  第１コア回路
１０４ｂ  第２コア回路
１０４ｃ  第３コア回路
１０４ｄ  第４コア回路
１０５ａ、１０５ｂ、１０５ｃ  無線ブロック（第１送信手段、第１受信手段）
１０６  共有メモリ
１１１  ＦＰＧＡ（再構成可能回路）
１１２  回路構成情報受付端子（第２受付手段）
１１４  回路ブロック
１１５ａ、１１５ｂ、１１５ｃ  無線ブロック（第２送信手段、第２受信手段）
１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ  出力端子（出力手段）
１１８  配線スイッチ
１２０  ＰＣ
１２１  モニタ
３０１  入力受付部
３０２  制御部
３０７  通信部
４０１  設定レジスタ
４０２  セレクタ
４０３  オーダ制御部
４０５  シリアライザ／デシリアライザ
４０６  無線通信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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