(57)【要約】【課題】容易に製造することができる炭化珪素半導体装置を提供する。【解決手段】炭化珪素基板１０は第１の導電型を有する。炭化珪素基板１０は、第１の電極４１が設けられた第１の面Ｐ１と、互いに間隔を空けて配置された第１トレンチＴＲ１が設けられた第２の面Ｐ２とを有する。ゲート層２１は第１トレンチＴＲ１の各々の内面を被覆している。ゲート層２１は、第１の導電型と異なる第２の導電型を有する。充填部３１は、ゲート層２１によって被覆された第１トレンチＴＲ１の各々を充填している。第２の電極４２は、ゲート層２１から離されており、炭化珪素基板の第２の面Ｐ２上に設けられている。ゲート電極４０は、炭化珪素基板１０から電気的に絶縁されており、ゲート層２１に電気的に接続されている。【選択図】図１
2013243272.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の電極と、
前記第１の電極が設けられた第１の面と前記第１の面と反対の第２の面とを有し、第１の導電型を有する炭化珪素基板とを備え、前記炭化珪素基板は前記第２の面上に互いに間隔を空けて配置された複数の第１トレンチを有し、前記炭化珪素半導体装置はさらに
前記複数の第１トレンチの各々の内面を被覆し前記第１の導電型と異なる第２の導電型を有するゲート層と、
前記ゲート層によって被覆された前記複数の第１トレンチの各々を充填する充填部と、
前記ゲート層から離され前記炭化珪素基板の前記第２の面上に設けられた第２の電極と、
前記炭化珪素基板から電気的に絶縁され、前記ゲート層に電気的に接続されたゲート電極とをさらに備える、炭化珪素半導体装置。
【請求項２】
前記充填部は、半導体および導体のいずれかから作られており、かつ前記ゲート層によって前記炭化珪素基板と隔てられており、
前記ゲート電極は前記充填部に接している、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素半導体装置は、平面レイアウトとして、前記複数の第１トレンチのそれぞれを有する複数のセルを含み、
前記炭化珪素基板は前記第２の面上において前記複数のセルのうち少なくとも３つが隣接する位置に第２トレンチを有する、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素基板は、第１の層と、前記第１の層上に設けられ前記炭化珪素基板の前記第２の面をなす第２の層とを含み、前記複数の第１トレンチの各々は前記第２の層を貫通して前記第１の層中に至っており、前記第２の層の不純物濃度に比して前記第１の層の不純物濃度の方が大きい、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記複数の第１トレンチの各々の前記第１の層中での深さは５μｍ以上である、請求項４に記載の炭化珪素半導体装置。
【請求項６】
互いに反対の第１の面および第２の面を有し、第１の導電型を有する炭化珪素基板を準備する工程と、
前記第１の面上に第１の電極を形成する工程と、
前記炭化珪素基板の前記第２の面上に、互いに間隔を空けて配置された複数の第１トレンチを形成する工程と、
前記複数の第１トレンチの各々の内面を被覆し前記第１の導電型と異なる第２の導電型を有するゲート層を形成する工程と、
前記ゲート層によって被覆された前記複数の第１トレンチの各々を充填する充填部を形成する工程と、
前記ゲート層から離され前記炭化珪素基板の前記第２の面上に設けられた第２の電極を形成する工程と、
前記炭化珪素基板から電気的に絶縁され、前記ゲート層に電気的に接続されたゲート電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項７】
前記ゲート層を形成する工程は、前記炭化珪素基板の前記複数の第１トレンチの各々の前記内面上に、前記第２の導電型を付与するための不純物を注入する工程を含む、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記炭化珪素半導体装置は、平面レイアウトとして、前記複数の第１トレンチのそれぞれを有する複数のセルを含み、
前記炭化珪素基板の前記第２の面上において、前記複数のセルのうち少なくとも３つが隣接することになる位置に第２トレンチを形成する工程をさらに備える、請求項６または７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記複数の第１トレンチを形成する工程と、前記第２トレンチを形成する工程とは一括して行われる、請求項８に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
より高い性能を有する電力用半導体装置を得るために、シリコンの代わりに炭化珪素を用いることが活発に検討されている。これまでのところ、炭化珪素の物性から理論的に期待される程度にオン抵抗が低いＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は得られていない。この理由は、オン抵抗に大きく影響するチャネル移動度が、炭化珪素の物性から予測される理論的な値に比して大幅に小さくなっているためと考えられる。
【０００３】
ＭＯＳＦＥＴと異なり接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の場合、上述したチャネル移動度低下の問題をほぼ避けることができる。なぜならば、ＪＦＥＴにおけるチャネルの大部分は、バルク結晶中に位置しており結晶表面の影響を受けにくいためである。以上から、炭化珪素を用いたＪＦＥＴは、特に有望な電力用半導体装置であると考えられる。
【０００４】
非特許文献１（Ｙａｓｕｎｏｒｉ  Ｔａｎａｋａ  ｅｔ．ａｌ，  ”７００−Ｖ  １．０−ｍΩ・ｃｍ2  Ｂｕｒｉｅｄ  Ｇａｔｅ  ＳｉＣ−ＳＩＴ（ＳｉＣ−ＢＧＳＩＴ）”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２７，  Ｎｏ．  １１，  （２００６），  ｐｐ．  ９０８−９１０)によれば、炭化珪素半導体装置として、静電誘導トランジスタ（ＳＩＴ：Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）または接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称されるものが提案されている。このＪＦＥＴは、ｐ+ゲート層によって構成される埋め込みゲートを有する。このＪＦＥＴの製造方法は次の工程を含む。第１工程において、ｎ+  ４Ｈ−ＳｉＣ基板上にｎ-ドリフト層およびｐ+ゲート層がエピタキシャルに成長させられる。第２工程において、微細トレンチ構造を形成するためにｐ+ゲート層がドライエッチングされる。第３工程において、トレンチ構造にかぶさるようにｎ-チャネル領域がエピタキシャル成長によって形成される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｙａｓｕｎｏｒｉ  Ｔａｎａｋａ  ｅｔ．ａｌ，  ”７００−Ｖ  １．０−ｍΩ・ｃｍ2  Ｂｕｒｉｅｄ  Ｇａｔｅ  ＳｉＣ−ＳＩＴ（ＳｉＣ−ＢＧＳＩＴ）”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２７，  Ｎｏ．  １１，  （２００６），  ｐｐ．  ９０８−９１０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のＪＦＥＴにおいては、ｐ+ゲート層に形成されるトレンチの幅がチャネル幅に対応する。このため、極端に大きなゲート電圧を用いることなくチャネルを制御可能とするためには、トレンチの幅を微細なものとする必要がある。このトレンチ内を埋めるｎ-チャネル領域の形成にばらつきがあると、ｐ+ゲート層とｎ-チャネル領域とによって形成されるｐｎ接合面にばらつきが生じるので、ＪＦＥＴの特性がばらついてしまう。このため上記のＪＦＥＴの製造方法においては、微細なトレンチを形成する微細加工と、この微細なトレンチを精度よく埋めるエピタキシャル成長とを行う必要がある。このように上記のＪＦＥＴの製造方法は難易度が高いものである。
【０００７】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、容易に製造することができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート層と、充填部と、ゲート電極と、第１の電極と、第２の電極とを有する。炭化珪素基板は、第１の電極が設けられた第１の面と、第１の面と反対の第２の面とを有する。炭化珪素基板は第１の導電型を有する。炭化珪素基板は、第２の面上に互いに間隔を空けて配置された複数の第１トレンチを有する。ゲート層は第１トレンチの各々の内面を被覆している。ゲート層は、第１の導電型と異なる第２の導電型を有する。充填部は、ゲート層によって被覆された複数の第１トレンチの各々を充填している。第２の電極は、ゲート層から離されており、炭化珪素基板の第２の面上に設けられている。ゲート電極は、炭化珪素基板から電気的に絶縁されており、ゲート層に電気的に接続されている。
【０００９】
この炭化珪素半導体装置によれば、接合ゲートが、第１トレンチの内面を被覆するゲート層によって構成されている。これにより、第１トレンチの内面を被覆するだけで接合ゲートを設けることができる。よって接合ゲートを有する炭化珪素半導体装置を容易に製造することができる。
【００１０】
好ましくは、充填部は半導体および導体のいずれかから作られている。充填部はゲート層によって炭化珪素基板と隔てられている。ゲート電極は充填部に接している。
【００１１】
これにより、ゲート電極とゲート層との間の電気的接続を充填部を介して行うことができる。
【００１２】
好ましくは、炭化珪素半導体装置は、平面レイアウトとして、複数の第１トレンチのそれぞれを有する複数のセルを含む。炭化珪素基板は第２の面上において複数のセルのうち少なくとも３つが隣接する位置に第２トレンチを有する。
【００１３】
これにより、複数のセルのうち少なくとも３つが隣接する位置、言い換えれば第１トレンチ間の間隔が大きくなりやすい位置に、第２トレンチが設けられる。よって第１トレンチの間を空乏層によって閉塞させやすくなる。すなわち炭化珪素半導体装置をより容易にオフ状態とすることができる。
【００１４】
好ましくは、炭化珪素基板は、第１の層と、第１の層上に設けられ炭化珪素基板の第２の面をなす第２の層とを含む。複数の第１トレンチの各々は、第２の層を貫通して第１の層中に至っている。第２の層の不純物濃度に比して第１の層の不純物濃度の方が大きい。
【００１５】
これにより、第１の層の不純物濃度が第２の層の不純物濃度と同じである場合に比して、炭化珪素半導体装置のオン抵抗を小さくすることができる。
【００１６】
好ましくは、複数の第１トレンチの各々の第１の層中での深さは５μｍ以上である。
これにより、第１の層中の第１トレンチの部分が電荷補償構造としてより十分に機能する。よって炭化珪素半導体装置の耐圧を大きくすることができる。
【００１７】
本発明の炭化珪素半導体装置の製造方法は次の工程を有する。互いに反対の第１の面および第２の面を有し、第１の導電型を有する炭化珪素基板が準備される。第１の面上に第１の電極が形成される。炭化珪素基板の第２の面上に、互いに間隔を空けて配置された複数の第１トレンチが形成される。第１トレンチの各々の内面を被覆し、第１の導電型と異なる第２の導電型を有するゲート層が形成される。ゲート層によって被覆された複数の第１トレンチの各々を充填する充填部が形成される。ゲート層から離され、炭化珪素基板の第２の面上に設けられた第２の電極が形成される。炭化珪素基板から電気的に絶縁され、ゲート層に電気的に接続されたゲート電極が形成される。
【００１８】
この製造方法によれば、接合ゲートとして、第１トレンチの内面を被覆するゲート層が形成される。これにより、第１トレンチの内面を被覆するだけで接合ゲートを設けることができる。よって接合ゲートを有する炭化珪素半導体装置を容易に製造することができる。
【００１９】
好ましくは、ゲート層を形成する工程は、炭化珪素基板の複数の第１トレンチの各々の内面上に、第２の導電型を付与するための不純物を注入する工程を含む。
【００２０】
これによりゲート層を、エピタキシャル成長によってではなく不純物注入によって形成することができる。
【００２１】
好ましくは、炭化珪素半導体装置は、平面レイアウトとして、複数の第１トレンチのそれぞれを有する複数のセルを含む。炭化珪素基板の第２の面上において、複数のセルのうち少なくとも３つが隣接することになる位置に第２トレンチが形成される。
【００２２】
これにより、複数のセルのうち少なくとも３つが隣接する位置、言い換えれば第１トレンチ間の間隔が大きくなりやすい位置に、第２トレンチが設けられる。よって第１トレンチの間を空乏層によって閉塞させやすくなる。すなわち炭化珪素半導体装置をより容易にオフ状態とすることができる。
【００２３】
好ましくは、複数の第１トレンチを形成する工程と、第２トレンチを形成する工程とは一括して行われる。
【００２４】
これにより製造方法をより簡素化することができる。
【発明の効果】
【００２５】
上述したように本発明によれば、容易に製造することができる炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す図であり、図３および図４の各々の線Ｉ−Ｉに沿う断面図である。
【図２】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す図であり、図３および図４の各々の線ＩＩ−ＩＩに沿う断面図である。
【図３】図１および図２の各々の線ＩＩＩ−ＩＩＩに沿う概略断面図である。
【図４】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す平面図である。
【図５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す平面図である。
【図７】図６の線ＶＩＩ−ＶＩＩに沿う概略断面図である。
【図８】図６の線ＶＩＩＩ−ＶＩＩＩに沿う概略断面図である。
【図９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す平面図である。
【図１０】図９の線Ｘ−Ｘに沿う概略断面図である。
【図１１】図９の線ＸＩ−ＸＩに沿う概略断面図である。
【図１２】本発明の実施の形態１における炭化珪素半導体装置の第４工程を概略的に示す図であり、図９の線Ｘ−Ｘに対応した断面での断面図である。
【図１３】本発明の実施の形態１における炭化珪素半導体装置の第５工程を概略的に示す図であり、図９の線Ｘ−Ｘに対応した断面での断面図である。
【図１４】本発明の実施の形態１における炭化珪素半導体装置の第６工程を概略的に示す図であり、図９の線Ｘ−Ｘに対応した断面での断面図である。
【図１５】本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す断面図である。
【図１６】本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す断面図である。
【発明を実施するための形態】
【００２７】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２８】
（実施の形態１）
図１〜図４を参照して、はじめに本実施の形態のＪＦＥＴ９０（炭化珪素半導体装置）について説明する。ＪＦＥＴ９０は、エピタキシャル基板１０（炭化珪素基板）と、ゲート層２１と、充填部３１、３２と、ゲート電極４０と、ドレイン電極４１（第１の電極）と、ソース電極４２（第２の電極）と、絶縁膜５０とを有する。
【００２９】
エピタキシャル基板１０は炭化珪素から作られている。エピタキシャル基板１０はｎ型（第１の導電型）を有する。エピタキシャル基板１０は、ｎ+基板１１（単結晶基板）と、ｎ層１２（第１の層）と、ｎ-層１３（第２の層）とを有する。ｎ-層１３の不純物濃度に比してｎ層１２の不純物濃度の方が大きい。エピタキシャル基板１０は、裏面Ｐ１（第１の面）と、裏面Ｐ１と反対の上面Ｐ２（第２の面）とを有する。ｎ層１２はｎ+基板１１上に設けられている。ｎ-層１３は、ｎ層１２上に設けられている。ｎ-層１３はエピタキシャル基板１０の上面Ｐ２をなしている。ｎ+基板１１の厚さは、たとえば２００μｍ程度である。
【００３０】
エピタキシャル基板１０は、上面Ｐ２上に互いに間隔を空けて配置されたゲートトレンチＴＲ１（第１トレンチ）を有する。各ゲートトレンチＴＲ１は、ｎ-層１３を貫通してｎ層１２中に至っている。本実施の形態においては、ゲートトレンチＴＲ１の平面形状は四角形である。この四角形は、好ましくは長方形である。ここで長方形とは、定義上、正方形を含む。
【００３１】
ＪＦＥＴ９０は平面レイアウトとしてセルＣＬを有する。各セルＣＬはゲートトレンチＴＲ１を有する。エピタキシャル基板１０は上面Ｐ２上において、セルＣＬのうち少なくとも３つが隣接する位置に阻止トレンチＴＲ２（第２トレンチ）を有する。本実施の形態においては、図３に示すように、セルＣＬのうち４つの阻止トレンチＴＲ２が隣接する位置に阻止トレンチが設けられている。セルＣＬのうち少なくとも３つが隣接する位置を介して互いに隣り合うゲートトレンチＴＲ１の間の幅Ｗｚは、セルＣＬのうち２つが隣接する位置を介して互いに隣り合うゲートトレンチＴＲ１の間の幅Ｗ１２に比して大きい。好ましくは阻止トレンチＴＲ２はｎ-層１３を貫通している。本実施の形態においては阻止トレンチＴＲ２の深さがゲートトレンチＴＲ１の深さよりも小さい。
【００３２】
ゲート層２１はゲートトレンチＴＲ１の各々の内面を被覆している。ゲート層２１はｐ型（第１の導電型と異なる第２の導電型）を有する。阻止層２２は阻止トレンチＴＲ２の各々の内面を被覆している。阻止層２２はｐ型（第１の導電型と異なる第２の導電型）を有する。
【００３３】
充填部３１は、ゲート層２１によって被覆された各ゲートトレンチＴＲ１を充填している。本実施の形態においては、充填部３１は半導体および導体のいずれかから作られており、ゲート層２１によってエピタキシャル基板１０と隔てられている。充填部３１の材料は、たとえばドープトポリシリコンまたは金属である。充填部３２は、阻止層２２によって被覆された各阻止トレンチＴＲ２を充填している。充填部３２は充填部３１と同じ材料から作られている。
【００３４】
ゲート電極４０はエピタキシャル基板１０から電気的に絶縁されている。ゲート電極４０はゲート層２１に電気的に接続されている。本実施の形態においてはゲート電極４０は、充填部３１に接しており、充填部３１を介してゲート層２１に電気的に接続されている。
【００３５】
ソース電極４２は、エピタキシャル基板１０の上面Ｐ２上に設けられており、ゲート層２１から離されている。ソース電極４２とゲート層２１との間は絶縁膜５０によって絶縁されている。ソース電極４２は阻止層２２および充填部３２の上に設けられた部分を含む。ソース電極４２はオーミック電極である。
【００３６】
ドレイン電極４１は裏面Ｐ１上に設けられている。ドレイン電極４１はオーミック電極である。
【００３７】
絶縁膜５０は、ゲート層２１のうちエピタキシャル基板１０の上面Ｐ２に隣接する部分を被覆している。絶縁膜５０は、たとえば酸化珪素から作られている。
【００３８】
ゲートトレンチＴＲ１の幅Ｗ１（図１）は、たとえば２μｍ以上３μ以下である。好ましくは、阻止トレンチＴＲ２の幅Ｗ２（図２）は幅Ｗ１よりも小さい。
【００３９】
好ましくは、ゲートトレンチＴＲ１のｎ層１２中での深さＤ１２（図１）は５μｍ以上１０μ以下である。好ましくは、ゲートトレンチＴＲ１のｎ-層１３中での深さＤ１３（図１）、すなわちｎ-層１３の厚さは、深さＤ１２よりも小さい。深さＤ１３は、たとえば１μｍ程度である。
【００４０】
ｎ層１２において互いに隣り合うゲートトレンチＴＲ１に挟まれた部分の幅Ｗ１２（図１）は、好ましくは幅Ｗ１よりも小さく、たとえば０．２μｍ以上０．３μｍ以下である。ゲートトレンチＴＲ１の内面上、特に側壁上のゲート層２１の幅Ｗ２１（図１）は、たとえば０．１μｍ程度である。好ましくは、幅Ｗ１２およびｎ層１２の不純物濃度の積と、幅Ｗ２１およびゲート層２１の積とは実質的に同じである。たとえば、幅Ｗ１２およびｎ層１２の不純物濃度の積は、幅Ｗ２１およびゲート層２１の積に対して±２０％の範囲内にある。
【００４１】
次にＪＦＥＴ９０の動作について説明する。オン状態においては、キャリア（本実施の形態においては電子）がソース電極４２から供給される。供給されたキャリアは、互いに隣り合うゲートトレンチＴＲ１の間においてｎ-層１３およびｎ層１２を通過し、さらにｎ+基板１１を通過してドレイン電極４１から排出される。ゲート電極４０からゲート層２１へ、その絶対値がしきい値を超える電圧（本実施の形態においては負電圧）が印加されると、ｎ-層１３中において幅Ｗ１２を有する上記のキャリア経路が、ｎ-層１３およびゲート層２１によるｐｎ接合からの空乏層の伸展によって閉塞される。これによりＪＦＥＴ９０がオフ状態とされる。
【００４２】
次にＪＦＥＴ９０の製造方法について説明する。
図５に示すように、互いに反対の裏面Ｐ１および上面Ｐ２を有するエピタキシャル基板１０が準備される。具体的には、ｎ+基板１１上に、エピタキシャル層、すなわちｎ層１２およびｎ-層１３が形成される。この形成は、たとえば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって行い得る。
【００４３】
図６および図７に示すように、エピタキシャル基板１０の上面Ｐ２上に、互いに間隔を空けて配置されたゲートトレンチＴＲ１が形成される。また本実施の形態においては、図６および図８に示すように、エピタキシャル基板１０の上面Ｐ２上において、少なくとも３つのセルＣＬが隣接することになる位置（図３において、格子をなしている破線が交差する位置）に、阻止トレンチＴＲ２が形成される。
【００４４】
好ましくは、ゲートトレンチＴＲ１を形成する工程と、阻止トレンチＴＲ２を形成する工程とは一括して行われる。ゲートトレンチＴＲ１および阻止トレンチＴＲ２の形成は、たとえば、フォトリソグラフィおよびエッチングにより行い得る。エッチングとしては、好ましくはドライエッチングが用いられ、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が用いられる。図７および８においては、阻止トレンチＴＲ２の深さの方がゲートトレンチＴＲ１の深さよりも小さい。このような深さの差異は、トレンチのアスペクト比に依存して自然に生じ得る。
【００４５】
図９〜図１１に示すように、ゲートトレンチＴＲ１および阻止トレンチＴＲ２が形成された上面Ｐ２の上に、ｐ型（第２導電型）の半導体層２０が成膜される。半導体層２０の一部として、各ゲートトレンチＴＲ１の内面を被覆するゲート層２１（図１０）が形成される。また半導体層２０の一部として、各阻止トレンチＴＲ２の内面を被覆する阻止層２２（図１１）が形成される。
【００４６】
図１２に示すように、ゲート層２１によって被覆されたゲートトレンチＴＲ１を有する上面Ｐ２上に、導電体層３０が成膜される。導電体層３０の一部として、ゲート層２１によって被覆されたゲートトレンチＴＲ１を充填する充填部３１が形成される。また導電体層３０の一部として充填部３２（図２）が形成される。
【００４７】
さらに図１３を参照して、充填部３１および充填部３２が残され、かつエピタキシャル基板１０の上面Ｐ２が露出するように、導電体層３０（図１２）の一部が除去される。これにより、エピタキシャル基板１０の上面Ｐ２と、ゲート層２１と、充填部３１と、阻止層２２（図１３において図示せず）と、充填部３２（図１３において図示せず）とからなる平坦な面が形成される。この工程は、たとえば研磨またはエッチングによって行い得る。研磨としては、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用い得る。
【００４８】
図１４に示すように、ゲート層２１を被覆する絶縁膜５０が形成される。
再び図１〜図４を参照して、ソース電極４２、ドレイン電極４１、およびゲート電極４０が形成される。
【００４９】
本実施の形態によれば、ＪＦＥＴ９０の接合ゲートが、ゲートトレンチＴＲ１の内面を被覆するゲート層２１（図１）によって構成されている。これにより、ゲートトレンチＴＲ１の内面を被覆するだけで接合ゲートを設けることができる。よって接合ゲートを有するＪＦＥＴ９０を容易に製造することができる。
【００５０】
充填部３１は半導体および導体のいずれかから作られている。これにより、ゲート電極４０とゲート層２１との間の電気的接続を充填部３１を介して行うことができる。
【００５１】
少なくとも３つのセルＣＬが隣接する位置、言い換えればゲートトレンチＴＲ１間の間隔が幅Ｗｚ（図３）として示すように大きくなる位置に、阻止トレンチＴＲ２が設けられる。これにより、ゲートトレンチＴＲ１の間を空乏層によって閉塞させやすくなる。すなわちＪＦＥＴ９０をより容易にオフ状態とすることができる。
【００５２】
ｎ-層１３の不純物濃度に比してｎ層１２の不純物濃度の方が大きい（図１）。これにより、ｎ層１２の不純物濃度がｎ-層１３の不純物濃度と同じである場合に比して、ＪＦＥＴ９０のオン抵抗を小さくすることができる。逆に言えば、ｎ層１２の不純物濃度に比してｎ-層１３の不純物濃度の方が小さい（図１）。これにより、ｎ-層１３の不純物濃度がｎ層１２の不純物濃度と同じである場合に比して、ＪＦＥＴ９０のオフ電圧の絶対値を小さくすることができる。
【００５３】
ゲートトレンチＴＲ１のｎ層１２中での深さＤ１２（図１）が５μｍ以上である場合、ｎ層１２中のゲートトレンチＴＲ１の部分が電荷補償構造としてより十分に機能する。よってＪＦＥＴ９０の耐圧を大きくすることができる。
【００５４】
好ましくは、ゲートトレンチＴＲ１の形成（図７）および阻止トレンチＴＲ２の形成（図８）は一括して行われる。これにより製造方法をより簡素化することができる。
【００５５】
（実施の形態２）
図１５に示すように、本実施の形態においては、ゲート層２１および阻止層２２（言い換えれば半導体層２０（図１０および図１１））が、成膜による代わりに、イオンビームＩＢによる不純物の注入により形成される。よってゲート層２１の形成は、エピタキシャル基板１０の各ゲートトレンチＴＲ１の内面上に、ｐ型を付与するための不純物、すなわちアクセプタを注入することにより行われる。
【００５６】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５７】
（実施の形態３）
図１６に示すように、本実施の形態のＪＦＥＴ９０ｖ（炭化珪素半導体装置）は、平面レイアウトとして、ゲートトレンチＴＲ１を有するセルＣＬ（図３）の代わりに、各々がゲートトレンチＴＲ１ｖを有するセルＣＬｖを含む。ゲートトレンチＴＲ１ｖの平面形状は六角形である。この六角形は、好ましくは各々が６０度の角度を有する６つの角部を含み、より好ましくは正六角形である。エピタキシャル基板１０は上面上において、セルＣＬｖのうち３つが隣接する位置に阻止トレンチＴＲ２ｖを有する。阻止トレンチＴＲ２ｖの平面形状は、たとえば三角形である。この三角形は、好ましくは正三角形である。
【００５８】
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５９】
上記各実施の形態においてはエピタキシャル基板１０のエピタキシャル層としてｎ層１２およびｎ-層１３が設けられるが、エピタキシャル層の構成はこのようなものに限定されるものではない。たとえばエピタキシャル層はほぼ均一な不純物濃度を有する単一の層であってもよい。
【００６０】
また阻止トレンチＴＲ２の深さは必ずしもゲートトレンチＴＲ１の深さよりも小さい必要はない。たとえばゲートトレンチＴＲ１の深さと阻止トレンチＴＲ２の深さとが同じであってもよい。またはゲートトレンチＴＲ１の深さの方が阻止トレンチＴＲ２の深さよりも小さくてもよい。
【００６１】
また、当初準備されるｎ+基板１１（図５）の厚さは、最終的なｎ+基板１１（図１）の厚さよりも大きくてもよく、たとえば５００μｍ程度であってもよい。最終的なｎ+基板１１の厚さは、ドレイン電極４１形成前に研削を行うことで調整し得る。
【００６２】
また必ずしも第１の導電型がｎ型でありかつ第２の導電型がｐ型である必要はなく、逆に第１の導電型がｐ型でありかつ第２の導電型がｎ型であってもよい。ただしオン抵抗を小さくするには、第１の導電型がｎ型とされることが好ましい。
【００６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６４】
１０  エピタキシャル基板（炭化珪素基板）、１１  ｎ+基板（単結晶基板）、１２  ｎ層、１３  ｎ-層、２１  ゲート層、２２  阻止層、３０  導電体層、３１，３２  充填部、４０  ゲート電極、４１  ドレイン電極、４２  ソース電極、５０  絶縁膜、９０  ＪＦＥＴ（炭化珪素半導体装置）、ＣＬ，ＣＬｖ  セル、Ｐ１  裏面（第１の面）、Ｐ２  上面（第２の面）、ＴＲ１  ゲートトレンチ（第１トレンチ）、ＴＲ２  阻止トレンチ（第２トレンチ）。
【図１】
2013243272.tif 000003
【図２】
2013243272.tif 000004
【図３】
2013243272.tif 000005
【図４】
2013243272.tif 000006
【図５】
2013243272.tif 000007
【図６】
2013243272.tif 000008
【図７】
2013243272.tif 000009
【図８】
2013243272.tif 000010
【図９】
2013243272.tif 000011
【図１０】
2013243272.tif 000012
【図１１】
2013243272.tif 000013
【図１２】
2013243272.tif 000014
【図１３】
2013243272.tif 000015
【図１４】
2013243272.tif 000016
【図１５】
2013243272.tif 000017
【図１６】
2013243272.tif 000018