(57)【要約】【課題】フラットセル構造において隣接セル間干渉を防止する。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体基板１１と、半導体基板１１上のフィン型アクティブエリアＡＡと、フィン型アクティブエリアＡＡ上のゲート絶縁層ＴＮＬと、ゲート絶縁層ＴＮＬ上のフローティングゲート電極ＦＧ１，ＦＧ２と、フローティングゲート電極ＦＧ１，ＦＧ２上のロウ方向に延びる電極間絶縁層ＩＰＤと、電極間絶縁層ＩＰＤ上のロウ方向に延びるコントロールゲート電極ＣＧとを備える。フローティングゲート電極ＦＧ１，ＦＧ２は、ゲート絶縁層ＴＮＬ上の半導体層ＦＧ１と、半導体層ＦＧ１上の金属層ＦＧ２とを備える。半導体層ＦＧ１のロウ方向の幅は、金属層ＦＧ２のロウ方向の幅よりも狭い。【選択図】図２
2013172081.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上の第１のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の第１のフローティングゲート電極と、前記第１のフローティングゲート電極上の第１の方向に延びる電極間絶縁層と、前記電極間絶縁層上の前記第１の方向に延びるコントロールゲート電極とを具備し、
前記第１のフローティングゲート電極は、前記第１のゲート絶縁層上の第１の半導体層と、前記第１の半導体層上の第１の金属層とを備え、
前記第１の半導体層の前記第１の方向の幅は、前記第１の金属層の前記第１の方向の幅よりも狭い
不揮発性半導体記憶装置。
【請求項２】
前記第１の半導体層は、前記第１の半導体層を構成する材料の酸化物としての酸化層により覆われ、前記第１の金属層は、前記第１の金属層を構成する材料の酸化物としての酸化層により覆われる請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の半導体装置において、さらに、前記半導体基板上の第２のフィン型アクティブエリアと、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上の第２のフローティングゲート電極とを具備し、
前記第１及び第２のフィン型アクティブエリアは、前記第１の方向に並び、前記第１の方向に直交する第２の方向に延び、
前記電極間絶縁層及び前記コントロールゲート電極は、前記第２のフローティングゲート電極上にも配置され、
前記第２のフローティングゲート電極は、前記第２のゲート絶縁層上の第２の半導体層と、前記第２の半導体層上の第２の金属層とを備え、
前記第２の半導体層の前記第１の方向の幅は、前記第２の金属層の前記第１の方向の幅よりも狭く、
前記第１及び第２のフローティングゲート電極間は、エアーギャップである
不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の半導体層の前記第１の方向の幅を、前記第１の金属層の前記第１の方向の幅よりも狭くする工程は、
前記第１の金属層の表面を酸化すると同時に、前記第１の半導体層の前記第１の方向の表面を酸化することにより、前記第１の半導体層の前記第１の方向の表面上に第１の酸化層を形成する工程と、
前記第１の酸化層を選択的に除去する工程と、
前記第１の半導体層の前記第１の方向の表面を再び酸化することにより、前記第１の半導体層の前記第１の方向の表面上に第２の酸化層を形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の半導体層の前記第１の方向の幅を、前記第１の金属層の前記第１の方向の幅よりも狭くする工程は、
前記第１の半導体層の前記第１の方向の表面を選択的にサイドエッチングする工程と、
前記第１の金属層の表面を酸化すると同時に、前記第１の半導体層の前記第１の方向の表面を酸化することにより、前記第１の半導体層の前記第１の方向の表面上に酸化層を形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置においては、近年、微細化に有利なフラットセル構造が再注目されている。
【０００３】
フラットセル構造は、コントロールゲート電極（ワード線）が延びるロウ方向に並ぶ複数のフローティングゲート電極間に、電極間絶縁層及びコントロールゲート電極が入り込まないため、それらによってカラム方向に延びる複数のビット線のピッチの半分（ハーフピッチ）が制約されない、という利点を有する。
【０００４】
しかし、フラットセル構造によってハーフピッチを狭めると、ロウ方向に並ぶ複数のメモリセルが読み出し及び書き込み動作において互いに干渉し合う、いわゆる隣接セル間干渉が問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６９８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、フラットセル構造において隣接セル間干渉を防止する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上の第１のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の第１のフローティングゲート電極と、前記第１のフローティングゲート電極上の第１の方向に延びる電極間絶縁層と、前記電極間絶縁層上の前記第１の方向に延びるコントロールゲート電極とを備え、前記第１のフローティングゲート電極は、前記第１のゲート絶縁層上の第１の半導体層と、前記第１の半導体層上の第１の金属層とを備え、前記第１の半導体層の前記第１の方向の幅は、前記第１の金属層の前記第１の方向の幅よりも狭い。
【０００８】
実施形態によれば、前記不揮発性半導体記憶装置の製造方法に関し、前記第１の半導体層の前記第１の方向の幅を、前記第１の金属層の前記第１の方向の幅よりも狭くする工程は、前記第１の金属層の表面を酸化すると同時に、前記第１の半導体層の前記第１の方向の表面を酸化することにより、前記第１の半導体層の前記第１の方向の表面上に第１の酸化層を形成する工程と、前記第１の酸化層を選択的に除去する工程と、前記第１の半導体層の前記第１の方向の表面を再び酸化することにより、前記第１の半導体層の前記第１の方向の表面上に第２の酸化層を形成する工程とを備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例のアレイ構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】第２の実施例のアレイ構造を示す断面図。
【図５】第３の実施例のアレイ構造を示す断面図。
【図６】第３の実施例のアレイ構造を示す断面図。
【図７】製造方法を示す斜視図。
【図８】製造方法を示す斜視図。
【図９】製造方法を示す斜視図。
【図１０】製造方法を示す斜視図。
【図１１】製造方法を示す斜視図。
【図１２】製造方法を示す斜視図。
【図１３】製造方法を示す斜視図。
【図１４】製造方法を示す斜視図。
【図１５】製造方法を示す斜視図。
【図１６】製造方法を示す斜視図。
【図１７】製造方法を示す斜視図。
【図１８】製造方法を示す斜視図。
【図１９】製造方法を示す斜視図。
【図２０】製造方法を示す斜視図。
【図２１】製造方法を示す斜視図。
【図２２】製造方法を示す斜視図。
【図２３】製造方法を示す斜視図。
【図２４】製造方法を示す斜視図。
【図２５】製造方法を示す斜視図。
【図２６】ループカット工程を示す平面図。
【図２７】製造方法を示す斜視図。
【図２８】製造方法を示す斜視図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態を説明する。
【００１１】
［第１の実施例］
図１乃至図３は、第１の実施例に係わる構造を示している。  
図１は、メモリセルアレイの平面図、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００１２】
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の上面は、凹凸形状を有し、複数の凸部は、複数のフィン型アクティブエリアＡＡを構成する。複数のフィン型アクティブエリアＡＡは、ロウ方向（第１の方向）に並び、かつ、ロウ方向に直交するカラム方向（第２の方向）に延びる。
【００１３】
半導体基板１１の上面（複数の凹部の底面）及び複数のフィン型アクティブエリアＡＡの側面は、絶縁層１２ａにより覆われる。絶縁層１２ａは、例えば、半導体基板１１を酸化することにより形成される酸化層である。絶縁層１２ａは、フィン型アクティブエリア（チャネル）ＡＡ内の電子がエアーギャップＡＧに抜けることを防止する。
【００１４】
本例では、複数のフィン型アクティブエリアＡＡは、半導体基板１１の一部であるが、これに限られない。例えば、複数のフィン型アクティブエリアＡＡは、半導体基板１１上のエピタキシャル層などの半導体層であってもよい。
【００１５】
各フィン型アクティブエリアＡＡ上には、複数のメモリセル（Field Effect Transistor: FET）ＭＣが配置される。１つのフィン型アクティブエリアＡＡ上の複数のメモリセルＭＣは、例えば、カラム方向に直列接続されることにより、ＮＡＮＤストリングを構成する。
【００１６】
各メモリセルＭＣは、フィン型アクティブエリアＡＡ上のゲート絶縁層（トンネル絶縁層）ＴＮＬと、ゲート絶縁層ＴＮＬ上のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上の電極間絶縁層ＩＰＤと、電極間絶縁層ＩＰＤ上のコントロールゲート電極ＣＧとを備える。
【００１７】
ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、フィン型アクティブエリアＡＡの上面を酸化することにより形成される。
【００１８】
フローティングゲート電極ＦＧは、ゲート絶縁層ＴＮＬ上の半導体層ＦＧ１と、半導体層ＦＧ１上の金属層ＦＧ２とを備える。半導体層ＦＧ１のロウ方向の幅Ｗ１は、金属層ＦＧ２のロウ方向の幅Ｗ２よりも狭い。このように、半導体層ＦＧ１のロウ方向の幅Ｗ１と金属層ＦＧ２のロウ方向の幅Ｗ２とにオフセットを付加することにより、ＦＧ−隣接ＡＡ間の距離を取り、隣接セル間干渉を防止することができる。
【００１９】
半導体層ＦＧ１は、半導体層ＦＧ１を構成する材料の酸化物としての酸化層１２ｂにより覆われる。半導体層ＦＧ１は、例えば、ポリシリコン層であり、酸化層１２ｂは、例えば、酸化シリコン層である。酸化層１２ｂは、半導体層ＦＧ１内に蓄積された電子がエアーギャップＡＧに抜けることを防止する。
【００２０】
また、金属層ＦＧ２は、金属層ＦＧ２を構成する材料の酸化物としての酸化層１２ｃにより覆われる。金属層ＦＧ２は、例えば、チタン（Ｔｉ）層、タングステン（Ｗ）層、タンタル（Ｔａ）層などであり、酸化層１２ｃは、例えば、酸化チタン層、酸化タングステン層、酸化タンタル層などである。
【００２１】
金属層ＦＧ２は、金属シリサイド層、例えば、チタンシリサイド層、タングステンシリサイド層、タンタルシリサイド層などを含む。酸化層１２ｃは、金属層ＦＧ２内に蓄積された電子がエアーギャップＡＧに抜けることを防止する。また、酸化層１２ｃは、フローティングゲート電極ＦＧ内の電子をトラップするトラップアシスト効果を有する。
【００２２】
電極間絶縁層ＩＰＤは、メモリセルのカップリング比を向上させるため、例えば、酸化シリコン層よりも高い誘電率を持つ高誘電率材料を備える。高誘電率材料は、例えば、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＡｌＯ、ＬａＡｌＯ３（ＬＡＯ）、ＬａＡｌＳｉＯ（ＬＡＳＯ）などの金属酸化物又はそれらの積層構造である。また、高誘電率材料は、ＯＮＯなどの酸化シリコン層と窒化シリコン層の積層構造でもよい。
【００２３】
電極間絶縁層ＩＰＤは、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧがポリシリコン層を含むとき、ポリシリコン間絶縁層（Inter-polysilicon dielectric: IPD）と呼ばれることもある。
【００２４】
コントロールゲート電極ＣＧは、ポリシリコン層、金属シリサイド層又はこれらの積層構造を備える。コントロールゲート電極ＣＧ及び電極間絶縁層ＩＰＤは、ロウ方向に延びる。コントロールゲート電極ＣＧは、ワード線を構成する。
【００２５】
本例では、複数のフィン型アクティブエリアＡＡ間は、エアーギャップＡＧである。これは、上述のフローティングゲートＦＧの形状による隣接セル間干渉の防止の効果をさらに高めるために有効である。
【００２６】
但し、複数のフィン型アクティブエリアＡＡ間の一部又は全部が層間絶縁層（例えば、酸化シリコン層）により満たされていてもよい。
【００２７】
尚、本例において、各フィン型アクティブエリアＡＡのロウ方向の幅Ｗ３は、フローティングゲート電極ＦＧの下部を構成する半導体層ＦＧ１のロウ方向の幅Ｗ１と同じ又はそれよりも大きく、かつ、フローティングゲート電極ＦＧの上部を構成する金属層ＦＧ２のロウ方向の幅Ｗ１よりも小さい。
【００２８】
即ち、Ｗ１≦Ｗ３＜Ｗ２である。
【００２９】
隣接セル間干渉の防止の効果は、各フィン型アクティブエリアＡＡのロウ方向の幅Ｗ３が狭くなるほど大きくなる。但し、この幅Ｗ３が狭くなるほど、各フィン型アクティブエリアＡＡのフィン強度が弱くなり、各フィン型アクティブエリアＡＡの倒壊の可能性が生じる。
【００３０】
従って、各フィン型アクティブエリアＡＡのロウ方向の幅Ｗ３は、隣接セル間干渉とフィン強度とを考慮して最適値に設定される。
【００３１】
また、本例では、カラム方向に並ぶ複数のメモリセルＭＣは、フィン型アクティブエリアＡＡ内に拡散層を有していない。これは、各メモリセルＭＣが微細化されると、いわゆるフリンジ効果により、拡散層がなくても、フィン型アクティブエリアＡＡ内にチャネルを形成することができるためである。
【００３２】
但し、各メモリセルＭＣは、フィン型アクティブエリアＡＡ内に拡散層を有していてもよい。
【００３３】
第１の実施例に係わるセルアレイ構造によれば、フラットセル構造において隣接セル間干渉を有効に防止することができる。
【００３４】
［第２の実施例］
図４は、第２の実施例に係わる構造を示している。  
本実施例は、第１の実施例の変形例であり、図４は、図２の断面図に対応する。
【００３５】
本実施例に係わるセルアレイ構造が第１の実施例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧを覆う酸化層１２ｂ、１２ｃ、１２ｄにある。その他の点は、第１の実施例と同じであるため、ここでの説明を省略する。
【００３６】
フローティングゲート電極ＦＧは、ゲート絶縁層ＴＮＬ上の半導体層ＦＧ１と、半導体層ＦＧ１上の金属層ＦＧ２とを備える。半導体層ＦＧ１のロウ方向の幅Ｗ１は、金属層ＦＧ２のロウ方向の幅Ｗ２よりも狭い。
【００３７】
半導体層ＦＧ１は、半導体層ＦＧ１を構成する材料の酸化物としての酸化層１２ｂにより覆われる。半導体層ＦＧ１は、例えば、ポリシリコン層であり、酸化層１２ｂは、例えば、酸化シリコン層である。
【００３８】
また、金属層ＦＧ２は、金属層ＦＧ２を構成する材料の酸化物としての酸化層１２ｃ，１２ｄにより覆われる。金属層ＦＧ２は、例えば、チタン層、タングステン層、タンタル層、又は、それらのシリサイド層であり、酸化層１２ｃ，１２ｄは、例えば、酸化チタン層、酸化タングステン層、酸化タンタル層である。
【００３９】
ここで、酸化層１２ｃは、半導体層ＦＧ１のロウ方向の幅Ｗ１と金属層ＦＧ２のロウ方向の幅Ｗ２とにオフセットを付加するための酸化処理により積極的に形成される。これに対し、酸化層１２ｄは、電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧの下地を平坦化するための下地処理後の自然酸化により自然に形成される。
【００４０】
即ち、酸化層１２ｄの厚さ（酸化層１２ｄを膜とみたときの膜厚）は、酸化層１２ｃの厚さ（酸化層１２ｃを膜とみたときの膜厚）よりも薄い。
【００４１】
但し、酸化層１２ｄは、酸化物以外の他の絶縁層であってもよい。また、酸化層１２ｄは、省略してもよい。
【００４２】
第２の実施例に係わるセルアレイ構造においても、フラットセル構造において隣接セル間干渉を有効に防止することができる。
【００４３】
［第３の実施例］
図５及び図６は、第３の実施例に係わる構造を示している。  
本実施例も、第１の実施例の変形例であり、図５は、図２の断面図に対応し、図６は、図３の断面図に対応する。
【００４４】
本実施例に係わるセルアレイ構造が第１の実施例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧが、半導体層ＦＧ１及び２つの金属層ＦＧ２，ＦＧ３を備える点にある。即ち、フローティングゲートＦＧ内の金属層が多層構造を有する。その他の点は、第１の実施例と同じであるため、ここでの説明を省略する。
【００４５】
フローティングゲート電極ＦＧは、ゲート絶縁層ＴＮＬ上の半導体層ＦＧ１と、半導体層ＦＧ１上の金属層ＦＧ２，ＦＧ３とを備える。半導体層ＦＧ１のロウ方向の幅Ｗ１は、金属層ＦＧ２，ＦＧ３のロウ方向の幅Ｗ２よりも狭い。
【００４６】
半導体層ＦＧ１は、半導体層ＦＧ１を構成する材料の酸化物としての酸化層１２ｂにより覆われる。半導体層ＦＧ１は、例えば、ポリシリコン層であり、酸化層１２ｂは、例えば、酸化シリコン層である。
【００４７】
また、金属層ＦＧ２，ＦＧ３は、それぞれ、金属層ＦＧ２，ＦＧ３を構成する材料の酸化物としての酸化層１２ｃ、１２ｅにより覆われる。金属層ＦＧ２，ＦＧ３は、例えば、チタン層、タングステン層、タンタル層であり、酸化層１２ｃ，１２ｅは、例えば、酸化チタン層、酸化タングステン層、酸化タンタル層である。
【００４８】
ここで、金属層ＦＧ２，ＦＧ３は、互いに異なる材料である。
【００４９】
但し、互いに異なる材料には、金属層ＦＧ２が金属層ＦＧ３を構成する組成の一部又は全てを含んでいるような場合を含む。例えば、金属層ＦＧ３が、チタン層、タングステン層、タンタル層などであり、金属層ＦＧ２が、チタンシリサイド層、タングステンシリサイド層、タンタルシリサイド層などである場合である。
【００５０】
第３の実施例に係わるセルアレイ構造においても、フラットセル構造において隣接セル間干渉を有効に防止することができる。
【００５１】
［製造方法］
上述の第１乃至第３の実施例に係わるセルアレイ構造の製造方法を説明する。
【００５２】
以下の製造方法は、図１乃至図３に示す第１の実施例の構造に係わる。但し、図４に示す第２の実施例の構造、及び、図５及び図６に示す第３の実施例の構造についても、以下の製造方法を少しアレンジするのみで形成可能であるため、その点についても、適宜、説明する。
【００５３】
まず、図７に示すように、半導体基板１１上に、ゲート絶縁層ＴＮＬ、半導体層ＦＧ１及び絶縁層２１，２２を、順次、形成する。ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、半導体層ＦＧ１は、例えば、ポリシリコン層であり、絶縁層２１は、例えば、窒化シリコン層であり、絶縁層２２は、例えば、テトラエトキシシラン（ＴＥＯＳ）層である。
【００５４】
次に、図８に示すように、ＰＥＰ（Photo Engraving Process）により、絶縁層２２上に、フォトレジスト層２３を形成する。フォトレジスト層２３は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。そして、フォトレジスト層２３をマスクにして、ＲＩＥ（Reactive Ion Etching）により、絶縁層２１，２２をパターニングする。
【００５５】
この後、フォトレジスト層２３を除去し、続けて、希フッ酸（Dilute HF: DHF）を用いたウェットエッチングにより、絶縁層２２を除去する。
【００５６】
その結果、図９に示すように、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する絶縁層２１が形成される。
【００５７】
次に、図１０に示すように、スパッタ法により、ライン＆スペースパターンを有する絶縁層２１のスペース（凹部）を完全に満たす金属層ＦＧ２を形成する。金属層ＦＧ２は、例えば、チタン層、タングステン層、タンタル層などである。
【００５８】
この後、ＣＭＰ（Chemical Mechanical Polishing）により、絶縁層２１の上面が露出するまで金属層ＦＧ２を研磨する。
【００５９】
その結果、図１１に示すように、金属層ＦＧ２は、絶縁層２１のスペース（凹部）内のみに残存する。続けて、燐酸を用いたウェットエッチングにより、絶縁層２１を除去すると、図１２に示すように、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する金属層ＦＧ２が形成される。
【００６０】
尚、以上のプロセスは、いわゆるダマシンプロセスを利用した第１及び第２の実施例に係わる金属層ＦＧ２の製造方法であるが、第３の実施例に係わる金属層ＦＧ２、ＦＧ３も、これと同じプロセスにより形成可能である。
【００６１】
例えば、図１０乃至図１２のプロセス中の金属層（チタン層、タングステン層、タンタル層など）ＦＧ２を金属層（チタン層、タングステン層、タンタル層など）ＦＧ３に代えればよい。
【００６２】
この場合、図１０乃至図１２のプロセス中若しくはその後に発生する熱により、又は、新たに熱工程を加えることにより、図１３に示すように、半導体層ＦＧ１の一部と金属層ＦＧ３の一部とが化学反応し、金属層（金属シリサイド層）ＦＧ２が形成されるからである。
【００６３】
次に、図１４に示すように、金属層ＦＧ２をマスクにして、ＲＩＥにより、半導体層ＦＧ１、ゲート絶縁層ＴＮＬ及び半導体基板１１を、順次、エッチングする。その結果、半導体基板１１の表面は、凹凸形状を有し、その凸部によりフィン型アクティブエリアＡＡが形成される。
【００６４】
次に、図１５に示すように、ＲＴＯ（Rapid Thermal Oxidation）により、半導体基板（フィン型アクティブエリアＡＡを含む）１１の表面、半導体層ＦＧ１の表面、及び、金属層ＦＧ２の表面を、同時に酸化する。
【００６５】
その結果、半導体基板１１の表面上には、酸化層１２ａ’が形成され、半導体層ＦＧ１の表面上には、酸化層（第１の酸化層）１２ｂ’が形成され、金属層ＦＧ２の表面上には、酸化層１２ｃが形成される。
【００６６】
この後、希フッ酸（ＤＨＦ）を用いたウェットエッチングにより、酸化層１２ａ’，１２ｂ’を選択的に除去すると、図１６に示す構造が得られる。
【００６７】
次に、図１７に示すように、ＲＴＯにより、半導体基板１１の表面及び半導体層ＦＧ１の表面を再び酸化する。その結果、半導体基板１１の表面上には、酸化層１２ａが形成され、半導体層ＦＧ１の表面上には、酸化層（第２の酸化層）１２ｂが形成される。
【００６８】
これにより、半導体層ＦＧ１のロウ方向の幅Ｗ１は、金属層ＦＧ２のロウ方向の幅Ｗ２よりも狭くなる。また、フィン型アクティブエリアＡＡのロウ方向の幅Ｗ３も、金属層ＦＧ２のロウ方向の幅Ｗ２よりも狭くなる。
【００６９】
尚、半導体層ＦＧ１のロウ方向の幅Ｗ１及びフィン型アクティブエリアＡＡのロウ方向の幅Ｗ３は、以下のプロセスにより狭くすることも可能である。
【００７０】
即ち、図１８に示すように、図１４に示すステップを終了した後に、ウェットエッチングにより、半導体層ＦＧ１の表面及びフィン型アクティブエリアＡＡの表面を、それぞれ、選択的にサイドエッチングする。
【００７１】
この後、ＲＴＯにより、半導体基板（フィン型アクティブエリアＡＡを含む）１１の表面、半導体層ＦＧ１の表面、及び、金属層ＦＧ２の表面を、同時に酸化すれば、図１７に示す構造と同じ構造を得ることができる。
【００７２】
次に、図１９に示すように、ＣＶＤ（Chemical vapor deposition）法により、複数のフィン型アクティブエリアＡＡ間のスペースを完全に満たす絶縁層２５を形成する。絶縁層２５は、例えば、窒化シリコン層である。
【００７３】
次に、図２０に示すように、ＣＭＰにより、金属層ＦＧ２上の絶縁層１２ｃの上面が露出するまで絶縁層２５を研磨する。
【００７４】
ここで、図２１に示すように、このＣＭＰにおいて、金属層ＦＧ２上の絶縁層１２ｃを完全に除去してもよい。この場合、図２２に示すように、金属層ＦＧ２の上面上には、例えば、自然酸化により酸化層１２ｄが新たに形成されるため、最終的には、第２の実施例に係わる構造を得ることができる。
【００７５】
尚、ＣＭＰの条件は、ＣＭＰ中に変えてもよい。例えば、絶縁層２５の研磨は、絶縁層２５の研磨スピードが速くなる第１の条件と、絶縁層２５の研磨スピードが遅くなる第２の条件との組み合わせにすることができる。
【００７６】
この場合、第１の条件後に第２の条件を実行することにより、絶縁層１２ｃの上面が露出した時点を正確に把握することが可能である。
【００７７】
次に、図２３に示すように、フローティングゲート電極ＦＧの上部を構成する金属層ＦＧ２上に、電極間絶縁層ＩＰＤを形成する。この時、電極間絶縁層ＩＰＤの下地は、平坦化されているため、いわゆるフラットセル構造を実現できる。続けて、図２４に示すように、電極間絶縁層ＩＰＤ上にコントロールゲート電極ＣＧを形成する。
【００７８】
次に、図２５に示すように、ＰＥＰにより、コントロールゲート電極ＣＧ上にフォトレジスト層２６を形成する。フォトレジスト層２６は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。
【００７９】
そして、マスク層２６をマスクにして、ＲＩＥにより、コントロールゲート電極ＣＧ及び電極間絶縁層ＩＰＤをそれぞれパターニングする。この時、マスク層２６に覆われていない領域内に存在するフローティングゲート電極（半導体層ＦＧ１及び金属層ＦＧ２）ＦＧもエッチングされる。
【００８０】
即ち、カラム方向に直列接続される複数のメモリセルのフローティングゲート電極ＦＧが互いに分離される。
【００８１】
ここで、マスク層２６は、例えば、側壁パターニングプロセス（ダブルパターニングプロセス）を行うためのハードマスク層である。このプロセスは、狭いライン幅又は狭いラインピッチを実現するための技術として知られている。
【００８２】
このプロセスを採用すると、図２６に示すように、コントロールゲート電極ＣＧは、メモリセルアレイの中央部でロウ方向に延び、端部でカラム方向に延びるリング状にパターニングされる。
【００８３】
そこで、メモリセルアレイＭＡの中央部をマスク層（例えば、フォトレジスト層）２７で覆い、このマスク層２７をマスクにして、ＲＩＥにより、メモリセルアレイＭＡの端部に存在するコントロールゲート電極ＣＧをエッチングする（ループカットプロセス）。
【００８４】
これにより、メモリセルアレイＭＡの中央部には、ライン＆スペースパターンを持つ互いに分離された複数のコントロールゲート電極ＣＧが形成される。
【００８５】
最後に、燐酸を用いたウェットエッチングにより、図２５の絶縁層２５を除去すると、図２７に示すように、複数のフィン型アクティブエリアＡＡ間にエアーギャップＡＧが形成される。尚、図２８に示すように、燐酸を用いたウェットエッチングにおいて、電極間絶縁層ＩＰＤの一部がエッチングされても構わない。
【００８６】
以上の製造方法により、上述の第１乃至第３の実施例に係わるセルアレイ構造が完成する。
【００８７】
［むすび］
実施形態によれば、フラットセル構造において隣接セル間干渉を防止できる。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１１：  半導体基板、  １２ａ，２１，２２，２５：  絶縁層、  １２ｂ，１２ｃ，１２ｄ：  酸化層、  ２３，２６，２７：  マスク層、  ＡＡ：  アクティブエリア、  ＡＧ：  エアーギャップ、  ＴＮＬ：  ゲート絶縁層、  ＦＧ１：  半導体層、  ＦＧ２：  金属層、  ＦＧ：フローティングゲート電極、  ＩＰＤ：  電極間絶縁層、  ＣＧ：  コントロールゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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