(57)【要約】【課題】消費電力を増やすことなく、負電位生成回路の出力電位を迅速に所望の電位に設定できるようにする。【解決手段】スイッチ制御回路３内の負電位出力線制御回路９は、電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する初期電源設定回路４１と、初期電源設定回路の出力信号を反転するインバータ４２と、インバータの出力端子と負電位出力線との間に接続される第１キャパシタＣ７と、負電位出力線と接地端子との間に接続され、電源電位が立ち上がってから所定時間内に負電位出力線を所定の電圧レベルに設定する負電位初期化回路４３と、を備える。【選択図】図１
2013172482.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ回路に接続され、制御信号の電圧レベルを変換するレベルシフタと、
前記レベルシフタに接続され、負電位を生成する負電位生成回路と、
前記負電位を前記レベルシフタに供給する負電位出力線と、
前記負電位出力線の電位を制御する負電位出力線制御回路と、を備え、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する電源設定回路と、
前記電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に接続される第１キャパシタと、
前記負電位出力線に接続され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を備えることを特徴とするスイッチ制御回路。
【請求項２】
前記負電位初期化回路は、ソースが接地され、ゲートおよびドレインが前記負電位出力線に接続され、バックゲートがフローティングで、かつ正の閾値電圧を持つＮＭＯＳトランジスタを有し、
電源電位が立ち上がった直後は、前記負電位出力線は、前記ＮＭＯＳトランジスタの閾値電圧に応じた電位に設定されることを特徴とする請求項１に記載のスイッチ制御回路。
【請求項３】
前記インバータは、
ソースが電源電位に接続され、ゲートが前記電源設定回路の出力端子に接続され、ドレインが前記第１キャパシタの一端に接続される第１ＰＭＯＳトランジスタと、
ソースが接地され、ドレインが前記第１キャパシタの一端に接続され、バックゲートがフローティングの第２ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのゲートと前記電源設定回路の出力との間に接続される第１インピーダンス素子と、を備えることを特徴とする請求項１に記載のスイッチ制御回路。
【請求項４】
前記インバータは、
ソースが電源電位に接続され、ゲートが前記電源設定回路の出力端子に接続され、ドレインが前記第１キャパシタの一端に接続される第１ＰＭＯＳトランジスタと、
前記第１キャパシタの一端と接地端子との間にカスコード接続される２つ以上の第２ＮＭＯＳトランジスタからなるＮＭＯＳ群と、
前記ＮＭＯＳ群内の各第２ＮＭＯＳトランジスタのゲートと前記電源設定回路の出力端子との間にそれぞれ接続される第１インピーダンス素子と、
前記ＮＭＯＳ群内の各第２ＮＭＯＳトランジスタのドレインおよびソース間にそれぞれ接続される第２インピーダンス素子と、を備え、
前記ＮＭＯＳ群内の前記第２ＮＭＯＳトランジスタのそれぞれは、バックゲートがフローティングであることを特徴とする請求項１に記載のスイッチ制御回路。
【請求項５】
前記第１インピーダンス素子は、ゲートに前記第１インピーダンス素子が接続された前記第２ＮＭＯＳトランジスタのソースおよびドレインが電気的に等価とみなせる程度の高抵抗であることを特徴とする請求項３または４に記載のスイッチ制御回路。
【請求項６】
前記第１ＰＭＯＳトランジスタのバックゲートはソースに接続されることを特徴とする請求項３乃至５のいずれかに記載のスイッチ制御回路。
【請求項７】
前記電源設定回路は、
アノードが電源電位に接続されるダイオードと、
前記ダイオードのカソードと接地電位との間に接続される第３インピーダンス素子と、
前記ダイオードのカソードと前記第３インピーダンス素子との接続ノードの信号を入力して反転出力する第１ＣＭＯＳインバータと、
前記第１ＣＭＯＳインバータの出力信号を入力して反転出力する第２ＣＭＯＳインバータと、
前記第２ＣＭＯＳインバータの出力端子と接地電位との間に接続される第２キャパシタと、
前記第２ＣＭＯＳインバータの出力信号を入力して反転出力する第３ＣＭＯＳインバータと、
前記第３ＣＭＯＳインバータの出力信号を入力して、その反転信号を前記電源設定回路の出力信号として出力する第４ＣＭＯＳインバータと、を有することを特徴とする請求項１乃至６のいずれかに記載のスイッチ制御回路。
【請求項８】
第１切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記第１切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
入力された切替制御信号をデコードして、第２切替制御信号を生成するデコーダと、
前記第２切替制御信号の電圧レベルを変換して前記第１切替制御信号を生成するレベルシフタと、
前記レベルシフタに接続され、負電位を生成する負電位生成回路と、
前記負電位を前記レベルシフタに供給する負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を有し、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する電源設定回路と、
前記電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に接続される第１キャパシタと、
前記負電位出力線に接続され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を有することを特徴とする半導体装置。
【請求項９】
異なる無線方式の高周波信号を入出力する複数の無線部と、
第１切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記第１切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
入力された切替制御信号をデコードして、第２切替制御信号を生成するデコーダと、
前記第２切替制御信号の電圧レベルを変換して前記第１切替制御信号を生成するレベルシフタと、
前記レベルシフタに接続され、負電位を生成する負電位生成回路と、
前記負電位を前記レベルシフタに供給する負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を有し、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する電源設定回路と、
前記電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に接続される第１キャパシタと、
前記負電位出力線と接地端子との間に接続され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を有することを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチ回路の切替を行うスイッチ制御回路、半導体装置および無線通信装置に関する。
【背景技術】
【０００２】
携帯電話やスマートフォン等の携帯端末の高周波回路部では、送信回路と受信回路が高周波信号用スイッチ回路（以下、高周波スイッチ回路）を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年の低価格および小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。
【０００３】
但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコンは半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。
【０００４】
最近の携帯端末はマルチモードおよびマルチバンド化が進んでおり、それに伴い高周波スイッチで切り替えるべきＲＦ信号の数も増加する傾向にある。
【０００５】
高周波スイッチの切替を制御するスイッチ制御回路は、低電位のロジックレベルで動作するのに対して、高周波スイッチ回路はアンテナでＲＦ信号を送受する必要があることから、スイッチ制御回路よりも電圧振幅を大きくする必要がある。そこで、スイッチ制御回路に負電位生成回路とドライバ回路を設けて、負電位生成回路で生成した負電位を用いてドライバ回路で電位レベルの変換処理を行うのが一般的である。
【０００６】
しかしながら、スイッチの切替時に、負電位生成回路の出力電位が一時的に大きく上昇するおそれがあることから、負電位生成回路の出力端子と接地端子との間には大きな容量を接続することが多い。ところが、この容量が大きいほど、負電位生成回路の出力信号が所望の電位レベルになるまでに時間がかかってしまう。この時間を短くするために、負電位生成回路内のチャージポンプ回路のチャージポンプ能力を増大することも考えられるが、そのようにすると、負電位生成回路の消費電力が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２９４７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本実施形態は、消費電力を増やすことなく、負電位生成回路の出力電位を迅速に所望の電位に設定できるようにしたスイッチ制御回路、半導体装置および無線通信装置を提供する。
【課題を解決するための手段】
【０００９】
本実施形態によれば、スイッチ回路の切替を制御する切替制御信号の電圧レベルを変換するレベルシフタと、
前記レベルシフタが前記電圧レベルの変換に利用する負電位を生成する負電位生成回路と、
前記負電位生成回路で生成した負電位を前記レベルシフタに供給するための負電位出力線と、
前記負電位出力線が迅速に前記負電位になるように前記負電位出力線の電位を制御する負電位出力線制御回路と、を備え、
前記負電位出力線制御回路は、
電源電位が立ち上がってから所定期間後にハイレベルになる信号を出力する初期電源設定回路と、
前記初期電源設定回路の出力信号を反転するインバータと、
前記インバータの出力端子と前記負電位出力線との間に介装される第１キャパシタと、
前記負電位出力線と接地端子との間に介装され、電源電位が立ち上がってから前記所定時間内に前記負電位出力線を所定の電圧レベルに設定する負電位初期化回路と、を備えることを特徴とするスイッチ制御回路が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るスイッチ制御回路を内蔵した半導体装置の概略構成を示すブロック図。
【図２】高周波スイッチ回路２の内部構成の一例を示す回路図。
【図３】入力電力が３５dBm、ｎ＝ｍ＝１６の場合の３次高調波歪みのＶoff依存性を示すグラフ。
【図４】デコーダ６の内部構成の一例を示す回路図。
【図５】レベルシフタ７ａ〜７ｄの内部構成の一例を示す回路図。
【図６】チャージポンプ３１内の発振回路３４の内部構成の一例を示す回路図。
【図７】負電位出力線Ｖnの経路を簡略化して示した図。
【図８】負電位出力線Ｖnの電位波形図。
【図９】第２の実施形態における負電位出力線制御回路９内のインバータ４２の内部構成を示す回路図。
【図１０】第３の実施形態における負電位出力線制御回路９内のインバータ４２の内部構成を示す回路図。
【図１１】第４の実施形態における負電位出力線制御回路９内のインバータ４２の内部構成を示す回路図。
【図１２】第５の実施形態における負電位出力線制御回路９内の電源設定回路４１の内部構成を示す回路図。
【図１３】（ａ）は電源投入時に電位レベルが急峻に立ち上がる電源電位Ｖddの電圧波形を示す図、（ｂ）は出力電位V_PORの電圧波形を示す図。
【図１４】（ａ）は電源投入時に電位レベルがゆっくり立ち上がる電源電位Ｖddの電圧波形を示す図、（ｂ）は出力電位V_PORの電圧波形を示す図。
【図１５】負電位生成回路８の出力電位Ｖnの電圧波形ｃｂ１と、負電位出力線制御回路９を持たない比較例に係る負電位生成回路８の出力電位Ｖnの電圧波形ｃｂ２とをシミュレーションにより求めた結果を示す図。
【図１６】上述した第１〜第５実施形態のいずれかに係る半導体装置１を実装した無線通信装置の概略構成を示すブロック図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１２】
（第１の実施形態）
図１は第１の実施形態に係るスイッチ制御回路３を内蔵した半導体装置１の概略構成を示すブロック図である。図１の半導体装置１は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。
【００１３】
図１の半導体装置１は、大きく分けて、高周波スイッチ回路２と、スイッチ制御回路３とを備えている。高周波スイッチ回路２は、複数のＲＦ信号端子ＲＦ１〜ＲＦ４の中から一つを選択してアンテナの共通ＲＦ端子ＡＮＴと接続する。これら複数のＲＦ信号端子ＲＦ１〜ＲＦ４は、図１では不図示の送受信回路に接続されている。送受信回路は、複数の無線方式に対応しており、各無線方式ごとに別個のＲＦ信号を生成する。後述するように、無線通信装置には、図１の半導体装置１が少なくとも一つ実装される。なお、高周波スイッチ回路２が切り替えるＲＦ信号端子の数は４つに限定されるものではない。
【００１４】
図２は高周波スイッチ回路２の内部構成の一例を示す回路図である。図２の高周波スイッチ回路２は、ＳＰ４Ｔ（Single-Pole 4-Throw）スイッチと呼ばれるものである。このＳＰ４Ｔスイッチは、切替制御信号Con1〜Con4に応じて、４つのＲＦ端子ＲＦ１〜ＲＦ４のいずれか一つを共通ＲＦ端子ＡＮＴと導通させる切替動作を行う。共通ＲＦ端子ＡＮＴはアンテナＡＮＴに接続される端子である。
【００１５】
図２のＳＰ４Ｔスイッチは、共通ＲＦ端子ＡＮＴと４つのＲＦ端子ＲＦ１〜ＲＦ４のそれぞれとの間に複数のＦＥＴを多段直列接続して構成されるスルーＦＥＴ４と、各ＲＦ端子と接地端子との間に複数のＦＥＴを多段直列接続して構成されるシャントＦＥＴ５とを有する。各ＦＥＴの閾値電圧Ｖthは例えば０Ｖである。
【００１６】
スルーＦＥＴ４とシャントＦＥＴ５が複数のＦＥＴを多段直列接続しているのは、送信時には、数十ボルトの電圧振幅になるため、各ＦＥＴにかかる電圧を抑えるためである。
【００１７】
以下では、ＲＦ端子ＲＦ１を共通ＲＦ端子ＡＮＴと導通させる場合を例に取って、図２のＳＰ４Ｔスイッチの動作を説明する。この場合、切替制御信号Con1aがハイ電位（Ｖon）になって、切替制御信号Con1aがゲートに入力されるスルーＦＥＴ４がオンし、切替制御信号Con1bがロウ電位（Ｖoff）になって、切替制御信号Con1bがゲートに入力されるシャントＦＥＴ５はオフする。また、他のスルーＦＥＴ４はすべてオフし、他のシャントＦＥＴ５はすべてオンする。
【００１８】
切替制御信号Con1aの電位Ｖonは、スルーＦＥＴ４が導通して、そのオン抵抗が十分に小さくなる程度の電位であり、切替制御信号Con1bの電位Ｖoffは、ＲＦ信号が重畳されても、シャントＦＥＴ５が遮断状態を維持できるゲート電位である。
【００１９】
Ｖonが所望の電位（例えば２．４Ｖ）より低いと、導通状態のＦＥＴのオン抵抗が高くなり、挿入損失特性が劣化するとともに、導通状態のＦＥＴで発生する歪み（オン歪み）が増大する。
【００２０】
また、Ｖoffが所望の電位より高いと、最大許容入力電力が下がるとともに、規定入力時に遮断状態のＦＥＴで生成する歪み（オフ歪み）が増大する。ただし、Ｖoffが負側に大きすぎても、オフ歪み特性が劣化するため、最適点が存在する。
【００２１】
図３は入力電力が３５dBm、ｎ＝ｍ＝１６の場合の３次高調波歪みのＶoff依存性を示すグラフである。この図によれば、Ｖoff＝−１．４Ｖで３次高調波が最低（＝−８１dBc）になることがわかる。
【００２２】
図１に戻って、スイッチ制御回路３は、デコーダ６と、複数のレベルシフタ７ａ〜７ｄを含むドライバ回路７と、負電位生成回路８と、負電位出力線制御回路９とを有する。
【００２３】
デコーダ６は、外部から入力される切替制御信号Ｖc1，Ｖc2をデコードする。図１の例では、外部から入力される２ビットの切替制御信号Ｖc1，Ｖc2をデコーダ６でデコードして、４ビットの切替制御信号を生成する。
【００２４】
図４はデコーダ６の内部構成の一例を示す回路図である。図４のデコーダ６は、４つのＮＡＮＤ回路１１〜１４と、これらＮＡＮＤ回路１１〜１４の入力側および出力側に配置されるインバータ１５〜２０とを有する。これらＮＡＮＤ回路１１〜１４は、外部から入力される２ビットの切替制御信号Ｖc1，Ｖc2の４通りの論理の組合せのそれぞれに対応して設けられている。２ビットの切替制御信号Ｖc1，Ｖc2の論理の組合せに合致するＮＡＮＤ回路の出力だけがロウになる。
【００２５】
図４に示すように、デコーダ６は、論理ゲートの組合せで実現できるため、種々の回路構成が考えられ、具体的な回路構成は問わない。また、必ずしもデコーダ６は必須の構成ではなく、外部からエンコードされていない切替制御信号を入力してデコーダ６を省略してもよい。
【００２６】
デコーダ６でデコードされた４ビットの切替制御信号ＯＵＴ１〜ＯＵＴ４は、ドライバ回路７に入力される。ドライバ回路７は、デコードされた切替制御信号のビット数と同数のレベルシフタ７ａ〜７ｄを有し、切替制御信号の各ビットごとに、信号電位の変換を行う。
【００２７】
より具体的には、レベルシフタ７ａ〜７ｄのそれぞれは、ロウレベルが接地電位で、ハイレベルが電源電位Ｖddの信号を、ロウレベルが負電位Ｖnで、ハイレベルが電源電位Ｖddの信号に変換する。なお、ハイレベル側の電位レベルを高くしてもよいが、本実施形態では、簡略化のため、ロウレベル側の電位レベルのみを変換する例を説明する。
【００２８】
図５はレベルシフタ７ａ〜７ｄの内部構成の一例を示す回路図である。レベルシフタ７ａ〜７ｄのそれぞれは、図５に示すように、インバータ２１を構成するＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１と、差動増幅器２２を構成する２つのＰＭＯＳトランジスタＰ２，Ｐ３および２つのＮＭＯＳトランジスタＮ２，Ｎ３とを有する。
【００２９】
レベルシフタ７ａ〜７ｄへの入力信号と、インバータ２１で反転された反転信号とは、差動増幅器２２の差動入力端子に入力される。差動増幅器２２の正側電源電位はＶddで負側電源電位はＶnである。よって、差動増幅器２２の差動出力端子ＯＵＴ，ＯＵＴ／からは、ハイレベルがＶddで、ロウレベルがＶnの信号が出力される。Ｖnは、例えば−１．４Ｖである。
【００３０】
レベルシフタ７ａ〜７ｄに入力される負側電源電位Ｖnは、図１の負電位生成回路８で生成される。負電位生成回路８は、図１に示すように、チャージポンプ３１と、ローパスフィルタ（ＬＰＦ）３２と、クランプ回路３３とを有する。
【００３１】
チャージポンプ３１は、発振回路３４と、発振回路３４の差動出力端子ＣＫ，ＣＫ／にそれぞれ接続される２個のキャパシタＣ１，Ｃ２と、接地端子とチャージポンプ３１の出力端子との間に直列接続された複数のダイオードＤ１〜Ｄ３とを有する。２個のキャパシタＣ１，Ｃ２の他端側は、直列接続されたダイオードＤ１〜Ｄ３の段間に接続されている。
【００３２】
ダイオードＤ１〜Ｄ３は、順方向電圧が一定値であり、また、キャパシタＣ１，Ｃ２は電荷の保持特性を持つため、これらを利用して、チャージポンプ３１の出力電位は、所定の負電位になる。
【００３３】
チャージポンプ３１の出力電位は、ローパスフィルタ３２で波形整形された後、クランプ回路３３で、負電位側の電圧振幅がトランジスタの閾値電圧の２倍程度に抑制されて、最終的な負電位が生成される。クランプ回路３３は、接地電位と負電圧出力線Ｖnとの間に、２個のＮＭＯＳトランジスタＮ５，Ｎ６をカスコード接続したものであり、これら２個分のＮＭＯＳトランジスタＮ５，Ｎ６の閾値電圧でローパスフィルタ３２の出力電位をクランプする。
【００３４】
チャージポンプ３１内の発振回路３４は、例えば図６のような回路で構成される。図６の発振回路３４は、ＰＭＯＳトランジスタＰ４〜Ｐ１４、ＮＭＯＳトランジスタＮ６〜Ｎ１６、抵抗Ｒ１およびキャパシタＣ３〜Ｃ５を用いてリング発振器を構成している。
【００３５】
ローパスフィルタ３２は、チャージポンプ３１の出力線上に接続される抵抗Ｒ２と、この抵抗Ｒ２の両端と接地端子の間にそれぞれ接続されるキャパシタＣ５，Ｃ６とを有する。クランプ回路３３側のキャパシタＣ６は、負電位出力線Ｖnの容量に影響するため、本実施形態では、このキャパシタをできるだけ小さくするか、あるいは省略してもよい。
【００３６】
負電位出力線制御回路９が設けられない従来回路では、図１に示す負電位生成回路８内のローパスフィルタ３２内のキャパシタＣ６に相当する容量は、数百ｐＦもの大容量に設定される。以下、その理由を説明する。
【００３７】
図７は負電位出力線Ｖnの経路を簡略化して図示したものである。この図に示すように、レベルシフタ７ａ〜７ｄのハイ側電源電位ＶddはＶdd電源端子から供給され、ロウ側電源電位Ｖnは負電位出力線Ｖnを介して供給される。図７に示すように、負電位出力線Ｖn上には、レベルシフタ７ａ〜７ｄ内のＮＭＯＳトランジスタＮ２，Ｎ３とＰＭＯＳトランジスタＰ２，Ｐ３が接続されている。レベルシフタ７ａ〜７ｄの負荷は、高周波スイッチ回路２内の各ＦＥＴ４，５のゲートである。これらゲートは、等価的には、高抵抗Ｒgとゲート容量Ｃgで表される。
【００３８】
アンテナと高周波信号との切替では、大電力の信号を低ロスで通過させる必要があるため、高周波スイッチ回路２内の各ＦＥＴの総ゲート幅は大きく、かつＦＥＴの接続段数も多い。このため、駆動すべきゲート容量の総量Ｃgは、数十ｐF以上になる。
【００３９】
一方、通常のＩＣに内蔵されるチャージポンプ３１の電流供給能力は数〜数十μＡ程度しかなく、数十ｐＦの容量を高速に充放電する能力は持っていない。過渡的な電流を供給する必要から、チャージポンプ３１の出力には大きな容量が必要となるが、その容量値としてはＣgの数倍から十倍程度が必要となる。
【００４０】
図８はある時刻（ｔ＝４００μ秒で）高周波スイッチ回路２が切り替わった場合の負電位出力線Ｖnの電位波形図である。高周波スイッチ回路２が切り替わった瞬間に図７のＣgから負電位出力線Ｖnに、Ｃgの蓄積電荷が放電されて、瞬間的にＶnが上昇する。その後、負電位生成回路８内のチャージポンプ３１の電流能力に応じた時定数で定常値に漸近する。
【００４１】
高周波スイッチ回路２の切替時に、図８のようにＶnが瞬時的に上昇することは望ましいことではない。Ｖnの瞬時上昇を抑制するには、図１のローパスフィルタ３２内のキャパシタＣ６をより大きな値に設定する必要がある。
【００４２】
ところが、キャパシタＣ６を大きくすればするほど、電源投入時に負電位生成回路８の出力電位Ｖnが所望の負電位になるのに要する時間（スタートアップ時間）が長くなる。キャパシタＣ６の容量を大きくして、かつスタートアップ時間を短縮するには、チャージポンプ３１の能力を大きくする必要がある。ところが、チャージポンプ３１の能力を大きくすると、消費電流が増大してしまう。
【００４３】
そこで、本実施形態では、図１に示すように負電位出力線制御回路９を設けている。負電位出力線制御回路９は、電源設定回路４１と、インバータ４２と、キャパシタＣ７と、負電位初期化回路４３と、を有する。
【００４４】
電源設定回路４１は、スイッチ制御回路３に電源電位が供給された時刻から所定時間（例えば０．６μ秒）の間はロウ電位信号を出力し、所定時間が経過するとハイ電位信号を出力する。
【００４５】
インバータ４２は、負電位出力線Ｖnの電位を迅速に所望の負電位に設定できるように、できるだけ電流駆動能力を大きくしている。キャパシタＣ７は、上述したローパスフィルタ３２内のキャパシタよりも大きな容量値（例えば数百ｐＦ）にする。
【００４６】
負電位初期化回路４３は、負電位出力線Ｖnと接地端子の間に接続されたＮＭＯＳトランジスタで構成されている。このトランジスタのドレインとゲートはいずれも、負電位出力線Ｖnに接続され、ソースは接地されている。このトランジスタの閾値電圧は、０Ｖに近い正の値（例えば０．３Ｖ）に設定されている。
【００４７】
次に、本実施形態に係るスイッチ制御回路３の動作を説明する。電源投入直後、電源設定回路４１がまだロウ電位を出力している期間は、インバータ４２の出力はハイ電位Ｖddになる。このとき、負電位出力線Ｖnは、キャパシタＣ７を介して正電位に吊られるが、負電位初期化回路４３内のＮＭＯＳトランジスタがダイオード接続されていることから、このトランジスタ４３の閾値電圧（約０．３Ｖ）に達した時点で、クランプされる。
【００４８】
電源投入時から所定時間（約０．６μ秒）が経過すると、電源設定回路４１の出力電位はハイ電位になり、インバータ４２の出力は０Ｖに切り替わる。インバータ４２の電流駆動能力を十分に大きくしておけば、インバータ４２の出力はＶddから０Ｖに急峻に変化する。キャパシタＣ７は、蓄積電荷を保持しようとするため、負電位出力線Ｖnの電位は、急峻に負電位になる。
【００４９】
例えば、Ｖdd＝３Ｖ、ＮＭＯＳトランジスタ４３の閾値電圧Ｖth＝０．３Ｖ、ローパスフィルタ３２内のキャパシタＣ６の容量を０Ｆとすると、電源を投入してから所定時間経過後の負電位出力線Ｖnの電位Ｖn＝−２．７Ｖとなる。
【００５０】
図７に示すように、キャパシタＣ７に充電されていた電荷は、電源投入から所定時間経過後に、レベルシフタ７ａ〜７ｄ内のＮＭＯＳトランジスタＮ２，Ｎ３と高周波スイッチ回路２内のＦＥＴのゲートに接続された高抵抗Ｒgを介して、高周波スイッチ回路２内のＦＥＴのゲート容量Ｃgを充電するのに消費される。このため、ＲgとＣgの積で決まる時定数（例えば２μ秒）の期間、負電位出力線Ｖnは上昇して、例えば−１Ｖ程度に達する。その後、チャージポンプ３１によって所望の電位（例えば−１．４Ｖ）まで下降する。
【００５１】
このような動作により、電源を投入してからわずか３μ秒程度で、負電位出力線Ｖnは−１Ｖ程度の電位になり、スタートアップ時間を大幅に短縮できる。
【００５２】
このように、第１の実施形態では、負電位出力線Ｖnに負電位出力線制御回路９を接続して、電源を投入した直後は負電位出力線Ｖnが約０Ｖになるようにし、かつ電源を投入してから所定時間が経過した時点で負電位出力線Ｖnが迅速に所望の負電位になるようにしたため、ドライバ回路７内のレベルシフタ７ａ〜７ｄの個数や、高周波スイッチ回路２内のＦＥＴのゲート容量やゲートに接続される高抵抗の影響を受けることなく、負電位出力線Ｖnの電位を迅速に所望の負電位に設定できる。
【００５３】
（第２の実施形態）
以下に説明する第２の実施形態は、負電位出力線制御回路９内のインバータ４２の特性を改善させるものである。
【００５４】
第２の実施形態に係るスイッチ制御回路３は、ブロック図としては図１と同じであるが、負電位出力線制御回路９内のインバータ４２の内部構成が第１の実施形態と異なっている。
【００５５】
図９は第２の実施形態における負電位出力線制御回路９内のインバータ４２の内部構成を示す回路図である。図９のインバータ４２は、電源電位Ｖddと出力端子との間に接続されるＰＭＯＳトランジスタＰ２１と、接地電位と出力端子との間に接続されるＮＭＯＳトランジスタＮ２１と、ＮＭＯＳトランジスタＮ２１のゲートと入力端子との間に接続される抵抗Ｒgg1とを有する。
【００５６】
ＮＭＯＳトランジスタＮ２１は、そのバックゲートがフローティングであり、抵抗Ｒgg1は高周波信号が漏洩しない程度の高抵抗（例えば１００ｋオーム以上）を有する。本実施形態に係るスイッチ制御回路３は、背景技術の欄で説明した理由で、高周波スイッチ回路２とともに、ＳＯＩ基板上に形成することを念頭に置いている。ＳＯＩ基板上にＮＭＯＳトランジスタＮ２１を形成する場合は、そのバックゲートをフローティングにすることは容易に実現可能である。
【００５７】
ＮＭＯＳトランジスタＮ２１のバックゲートをフローティングにして、ゲートに高抵抗を接続すると、ソースとドレインが電気的に等価になり、ソースとドレインの二端子回路と見なすことができ、ドレイン−ソース間電流とドレイン−ソース間電圧が線形になる領域が広がる。より具体的には、ＮＭＯＳトランジスタＮ２１のソース−ドレイン間の電流および電圧特性は、０Ｖに対して対称的な特性になり、ソース−ドレイン電流とソース−ドレイン電圧との関係がマイナス側でもプラス側でも、ほぼ線形になる。
【００５８】
このように、ＮＭＯＳトランジスタＮ２１の線形領域を広げる必要があるのは以下の理由による。負電位出力線制御回路９内のキャパシタＣ７の容量は数百ｐＦと大きく、当然そのレイアウト面積も大きい。よって、高周波スイッチ回路２との電磁結合が問題となる。より具体的には、高周波スイッチ回路２との電磁結合により、キャパシタＣ７に高周波スイッチ回路２内の高周波信号が重畳される。
【００５９】
高周波スイッチ回路２が動作する定常状態では、負電位出力線制御回路９内のインバータ４２の出力はロウ電位になる。すなわち、このインバータ４２内のＮＭＯＳトランジスタＮ２１はオン状態である。よって、このＮＭＯＳトランジスタＮ２１のゲート電位はハイレベルで、ドレイン−ソース間の電圧は０Ｖである。このバイアス条件において、ＮＭＯＳトランジスタＮ２１のドレインからソースを見たときのインピーダンスは、一般には非線形になる。よって、高周波スイッチ回路２との電磁結合でキャパシタＣ７側に重畳した高周波信号は、ＮＭＯＳトランジスタＮ２１で歪みを生成する。そして、この歪みは、キャパシタＣ７を介して、高周波スイッチ回路２との電磁結合により高周波スイッチ回路２側に伝達され、高周波スイッチ回路２の本来の歪みにさらに重畳される結果となる。
【００６０】
これに対して、本実施形態のように、負電位出力線制御回路９におけるインバータ４２内のＮＭＯＳトランジスタＮ２１のバックゲートをフローティングにして、かつゲートに高抵抗Ｒgg1を接続すると、このトランジスタの線形領域が広がることから、高周波スイッチ回路２との電磁結合でキャパシタＣ７側に重畳した高周波信号の歪みがインバータ４２により増大するおそれがなくなり、このインバータ４２で新たに生じた歪みが高周波回路に伝達されるおそれもなくなる。よって、本実施形態によれば、負電位出力線Ｖn上の高周波歪みを低減できる。
【００６１】
（第３の実施形態）
以下に説明する第３の実施形態は、負電位出力線制御回路９内のインバータ４２の特性をさらに改善させるものである。
【００６２】
第３の実施形態に係るスイッチ制御回路３は、負電位出力線制御回路９内のインバータ４２の内部構成が第２の実施形態と異なっている。
【００６３】
図１０は第３の実施形態における負電位出力線制御回路９内のインバータ４２の内部構成を示す回路図である。図１０のインバータ４２は、図９のＮＭＯＳトランジスタＮ２１を、カスコード接続された２つのＮＭＯＳトランジスタＮ２２，Ｎ２３で構成し、各ＮＭＯＳトランジスタＮ２２，Ｎ２３のゲートに高抵抗Ｒgg2，Ｒg3を接続するとともに、各ＮＭＯＳトランジスタＮ２２，Ｎ２３のソース−ドレイン間にも抵抗Ｒds1，Ｒds2を接続したものである。
【００６４】
これらＮＭＯＳトランジスタＮ２２，Ｎ２３はいずれも、バックゲートがフローティングであり、各ゲートに接続される抵抗Ｒgg2，Ｒgg3は、高周波信号が漏洩しない程度の高抵抗（例えば１００ｋオーム以上）である。また、各トランジスタＮ２２，Ｎ２３のソース−ドレイン間に接続される抵抗Ｒds1，Ｒds2は、これらＮＭＯＳトランジスタＮ２２，Ｎ２３がオフのときに、各トランジスタのドレイン−ソース間電圧を均等にするために同一の抵抗値（例えば３０ｋオーム）である。
【００６５】
なお、図１０では、２つのＮＭＯＳトランジスタＮ２２，Ｎ２３をカスコード接続しているが、３つ以上のＮＭＯＳトランジスタをカスコード接続してもよい。
【００６６】
このように、第３の実施形態では、図１０に示すように、インバータ４２の出力端子と接地端子との間に複数のＮＭＯＳトランジスタＮ２２，Ｎ２３をカスコード接続して、各ＮＭＯＳトランジスタＮ２２，Ｎ２３のゲートを高抵抗にし、かつ各ＮＭＯＳトランジスタＮ２２，Ｎ２３のバックゲートをフローティングにすることにより、１個のＮＭＯＳトランジスタＮ２１を接続する場合よりも、ソース−ドレイン電圧に対するソース−ドレイン電流が線形になる領域を広げることができる。その理由は、１個のＮＭＯＳトランジスタＮ２１を接続した場合のソース−ドレイン電圧よりも、各ＮＭＯＳトランジスタＮ２２，Ｎ２３のソース−ドレイン電圧が低くなるためである。
【００６７】
また、各ＮＭＯＳトランジスタＮ２２，Ｎ２３のソース−ドレイン間に抵抗Ｒds1，Ｒds2を接続することにより、各トランジスタＮ２２，Ｎ２３のドレイン−ソース間に均等な電圧がかかるように設定できる。抵抗Rds1、Rds2は必ずしも設けなくても良い。
【００６８】
（第４の実施形態）
以下に説明する第４の実施形態は、負電位出力線制御回路９内のインバータ４２の電気的特性を第３の実施形態よりも改善したものである。
【００６９】
図１１は第４の実施形態における負電位出力線制御回路９内のインバータ４２の内部構成を示す回路図である。図１１のインバータ４２は、図１０のインバータ４２と比べて、ＰＭＯＳトランジスタＰ２１が異なっている。図１０では、ＰＭＯＳトランジスタＰ２１のバックゲートの扱いを特に規定していなかったが、図１１のＰＭＯＳトランジスタＰ２１は、バックゲートをソースに接続している。バックゲートをソースに接続すると、ドレイン耐圧が高くなる。よって、図１１のインバータ４２は、電源電位Ｖddをより高くすることができる。
【００７０】
なお、図９のインバータ４２のＰＭＯＳトランジスタＰ２１のバックゲートをソースに接続してもよい。
【００７１】
（第５の実施形態）
以下に説明する第５の実施形態は、負電位出力線制御回路９内の電源設定回路４１の内部構成に特徴があるものである。
【００７２】
図１２は第５の実施形態における負電位出力線制御回路９内の電源設定回路４１の内部構成を示す回路図である。図１２の電源設定回路４１は、電源電位Ｖddにアノードが接続されるダイオードＤ４と、このダイオードＤ４のカソードと接地電位の間に接続される抵抗Ｒ３と、ダイオードＤ４のカソード電位を反転する第１ＣＭＯＳインバータ５１と、この第１ＣＭＯＳインバータ５１の出力信号を反転する第２ＣＭＯＳインバータ５２と、この第２ＣＭＯＳインバータ５２の出力信号を反転する第３ＣＭＯＳインバータ５３と、この第３ＣＭＯＳインバータ５３の出力信号を反転する第４ＣＭＯＳインバータ５４と、第２ＣＭＯＳインバータ５２の出力端子と接地電位との間に接続されるキャパシタＣ８とを有する。
【００７３】
第１〜第４ＣＭＯＳインバータ５１〜５４はいずれも、電源電位Ｖddにソースが接続されて出力端子にドレインが接続されるＰＭＯＳトランジスタＰ３１〜Ｐ３４と、出力端子にドレインが接続されて接地電位にソースが接続されるＮＭＯＳトランジスタＮ３１〜Ｎ３４とを有する。これらトランジスタのバックゲートはソースに接続されている。これにより、第１〜第４ＣＭＯＳインバータ５１〜５４のドレイン耐圧を高くでき、電源電位Ｖddを高くすることが可能である。
【００７４】
なお、ドレイン耐圧を高くする必要がなければ、これらトランジスタのバックゲートをフローティングにしてもよい。
【００７５】
また、ＰＭＯＳ３２のゲート幅／ゲート長は、ＰＭＯＳ３１のゲート幅／ゲート長よりも小さくしている。すなわち、ＰＭＯＳ３２のオン抵抗をＰＭＯＳ３１のオン抵抗よりも大きくしている。
【００７６】
図１２の電源設定回路４１内のダイオードＤ４と抵抗Ｒ３は、電源投入時に電源電位Ｖddがゆっくり上昇する場合の電源設定動作に用いられる。また、図１２の第２ＣＭＯＳインバータ５２のＰＭＯＳ３２のオン抵抗は、電源投入時に電源電位Ｖddが急峻に立ち上がる場合の電源設定動作に用いられる。
【００７７】
図１３（ａ）は電源投入時に電位レベルが急峻に立ち上がる電源電位Ｖddの電圧波形を示している。この場合、電源電位Ｖddの電位が立ち上がると、すぐにダイオードＤ４のカソードの電位も上がって、第１ＣＭＯＳインバータ５１内のＮＭＯＳトランジスタＮ３１がオンし、第１ＣＭＯＳインバータ５１の出力電位はロウレベルになる。したがって、第２ＣＭＯＳインバータ５２内のＰＭＯＳトランジスタＰ３２がオンし、このＰＭＯＳトランジスタＰ３１のオン抵抗とキャパシタＣ８とで構成される積分回路の時定数で決まる所定時間経過後に、第２ＣＭＯＳインバータ５２の出力電位がハイレベルになる。第２ＣＭＯＳインバータ５２の出力電位がハイレベルになると、第３ＣＭＯＳインバータ５３で反転され、続いて第４ＣＭＯＳインバータ５４で再度反転されて、出力電位V_PORが出力される。
【００７８】
図１３（ｂ）は出力電位V_PORの電圧波形を示す図である。図示のように、電源電位Ｖddがハイレベルになってから約０．６μ秒後に出力電位V_PORは立ち上がる。
【００７９】
一方、図１４（ａ）のように電源電位Ｖddが電源投入時にゆっくりと上昇する場合は、第２ＣＭＯＳインバータ５２内のＰＭＯＳトランジスタＰ３２のオン抵抗とキャパシタＣ８で構成される積分回路の出力電位は急峻には立ち上がらない。この場合は、積分回路は用いられず、ダイオードＤ４と抵抗Ｒ３との接続ノードの電位が第１ＣＭＯＳインバータ５１の閾値電圧を超えた時点を起点として、各ＣＭＯＳインバータ５１〜５４が順次反転動作を行い、第４ＣＭＯＳインバータ５４から最終的な出力電位V_PORが出力される。この場合の出力電位V_PORの電圧波形は図１４（ｂ）のようになる。図１４（ｂ）で出力電位V_PORが立ち上がる時刻（約４．７μ秒）は、電源電位Ｖddが約２．２Ｖに達したときであり、この少し前に、ダイオードＤ４のアノードと抵抗Ｒ３の接続ノードの電位が第１ＣＭＯＳインバータ５１の閾値を超えて、第１〜第４ＣＭＯＳインバータ５１〜５４が順次反転動作を繰り返して、出力電位V_PORが立ち上がる。
【００８０】
図１５は、図１の負電位出力線制御回路９内の電源設定回路４１に図１２の電源設定回路４１を用いて、かつ負電位出力線制御回路９内のインバータ４２に図１１のインバータ４２を用いた場合の負電位生成回路８の出力電位Ｖnの電圧波形ｃｂ１と、負電位出力線制御回路９を持たない比較例に係る負電位生成回路８の出力電位Ｖnの電圧波形ｃｂ２とをシミュレーションにより求めた結果を示す図である。図１５の横軸は時間（μ秒）、縦軸は負電位出力線の電位Ｖnである。
【００８１】
このシミュレーションに用いた回路定数は以下の通りである。電圧波形ｃｂ１を求めるのに用いた回路定数は、キャパシタＣ６＝０、キャパシタＣ７＝０、インバータ４２内のＰＭＯＳトランジスタＰ２１のゲート幅＝２５０μｍ、ゲート長＝０．３５μｍ、インバータ４２内のＮＭＯＳトランジスタＮ２１のゲート幅＝４ｍｍ、ゲート長＝０．２５μｍ、抵抗Ｒgg2，Ｒgg3＝３２０ｋオーム、抵抗Ｒds1，Ｒds2＝３０ｋオーム、キャパシタＣ８＝９５ｐＦ、電源設定回路４１内のＰＭＯＳトランジスタＰ３１のゲート幅＝１０μｍ、ゲート長＝０．３５μｍ、ＰＭＯＳトランジスタＰ３２のゲート幅＝１μｍ、ゲート長＝０．３５μｍ、ＮＭＯＳトランジスタ４３の閾値電圧＝０．３Ｖである。
【００８２】
また、電圧波形ｃｂ２を求めるのに用いた回路定数は、キャパシタＣ６＝５００ｐＦである。
【００８３】
さらに、両電圧波形ｃｂ１，ｃｂ２を求める際の共通の条件は、電源電位Ｖdd＝３Ｖ、電源電位の立ち上がり時間は１０ｎｓである。
【００８４】
図１５からわかるように、負電位生成回路８の出力電位Ｖnが−１．４Ｖに到達する時間は、比較例では５４μ秒であったのに対して、本実施形態では１９μ秒であり、比較例のわずか３５%程度の長さで所望の負電位に達するというシミュレーション結果が得られた。
【００８５】
図１５の電圧波形ｃｂ１の特性について説明する。時刻０で電源を投入すると、負電位出力線Ｖnはいったん０．７Ｖまで急激に上がった後、すぐに０．３Ｖまで下がる。これは、負電位出力線Ｖnが負電位初期化回路４３内のＮＭＯＳトランジスタの閾値電圧でクリップされたことを示す。その後、時刻０．６μ秒付近で、電源設定回路４１の出力がハイレベルになり、インバータ４２の出力がハイからロウに下がる。キャパシタＣ６は電荷を保存しようとするため、負電位出力線Ｖnの電位がいったん大きく下がり、−２．２Ｖ程度になる。その後、負電位出力線Ｖnの電位は上がり始めるが、その理由は、負電位出力線Ｖn上には、レベルシフタ７ａ〜７ｄを介してレベルシフタの負荷である高周波スイッチ回路２内の各ＦＥＴの大きなゲート容量が接続されており、この容量からの電荷がキャパシタＣ６に流れ込むためである。負電位出力線Ｖnはいったん−１．１Vにまで上昇するが、その後、チャージポンプ３１のチャージポンプ動作により、所望の負電位に収束する。
【００８６】
このように、第５の実施形態では、電源設定回路４１内に、直列接続された複数のＣＭＯＳインバータ５１〜５４を設けるとともに、電源電位と接地電位の間に直列接続されたダイオードＤ４および抵抗Ｒ３を設けて、ダイオードＤ４と抵抗Ｒ３の接続ノードを初段のＣＭＯＳインバータ５１の入力端子に接続するため、電源投入時に電源電位が急激に立ち上がる場合でも、ゆっくりと立ち上がる場合でも、確実に電源設定動作を行うことができる。
【００８７】
図１６は上述した第１〜第５実施形態のいずれかに係る半導体装置１を実装した無線通信装置の概略構成を示すブロック図である。図１６の無線通信装置は、例えば携帯電話やスマートフォン、ＰＣなどの複数の無線方式を切り替えて使用可能な各種の無線機器である。
【００８８】
図１６の無線通信装置５１は、周波数帯域および無線方式の少なくとも一方がそれぞれ異なっておりそれぞれ別個に無線通信を行う複数の無線部５２と、これら無線部５２に接続される上述の半導体装置１とを有する。これら複数の無線部５２と半導体装置１とは、それぞれ別チップとして支持基板（例えばプリント配線板）に実装されてもよいし、あるいは、複数の無線部５２と半導体装置１とを同一の半導体基板上に形成してもよい。また、無線通信装置５１内に複数の半導体装置１を設けてもよい。
【００８９】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００９０】
１  半導体装置、２  高周波スイッチ回路、３  スイッチ制御回路、６  デコーダ、７  ドライバ回路、８  負電位生成回路、９  負電位出力線制御回路、４１  電源設定回路、４２  インバータ、４３  電位初期化回路
【図１】
2013172482.tif 000003
【図２】
2013172482.tif 000004
【図３】
2013172482.tif 000005
【図４】
2013172482.tif 000006
【図５】
2013172482.tif 000007
【図６】
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【図７】
2013172482.tif 000009
【図８】
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【図９】
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【図１０】
2013172482.tif 000012
【図１１】
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【図１２】
2013172482.tif 000014
【図１３】
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【図１４】
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【図１５】
2013172482.tif 000017
【図１６】
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