(57)【要約】【課題】３次元メモリの選択トランジスタの特性劣化及び不良化を防止できる。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１２−１〜１２−４を備えるフィン構造Ｆｉｎ１，Ｆｉｎ２を備える。メモリセルＭＣは、半導体層１２−１〜１２−４の第３の方向にある表面上から、第１の絶縁層１５、第１の導電層を有するフローティングゲート電極１６−ＦＧ、第２の絶縁層１７及び第２の導電層を有するコントロールゲート電極１８−ＣＧを、これらの順序で含む第１のゲート構造を備える。選択トランジスタＳＧＴは、半導体層１２−１〜１２−４の第３の方向にある表面上から、第１の絶縁層１５及び第１の導電層を有するセレクトゲート電極１６−ＳＧを、これらの順序で含む第２のゲート構造を備える。セレクトゲート電極１６−ＳＧを構成する第１の導電層は、第１の方向に延び、半導体層１２−１〜１２−４上の選択トランジスタＧＧＴに共有される。【選択図】図１４
2013239622.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に対して平行な第２の方向に延びる第１のフィン構造と、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上にそれぞれ形成される第１乃至第ｎのメモリセルと、前記第１乃至第ｎのメモリセルにそれぞれ直列接続される第１乃至第ｎの選択トランジスタとを具備し、
前記第１乃至第ｎのメモリセルは、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、第１の絶縁層、第１の導電層を有するフローティングゲート電極、第２の絶縁層及び第２の導電層を有するコントロールゲート電極を、これらの順序で含む第１のゲート構造を備え、前記第１乃至第ｎの選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、前記第１の絶縁層及び前記第１の導電層を有するセレクトゲート電極を、これらの順序で含む第２のゲート構造を備え、
前記フローティングゲート電極を構成する前記第１の導電層は、前記第１乃至第ｎのメモリセルの各々に独立であり、前記コントロールゲート電極を構成する前記第２の導電層は、前記第１の方向に延び、前記第１乃至第ｎのメモリセルに共有され、前記セレクトゲート電極を構成する前記第１の導電層は、前記第１の方向に延び、前記第１乃至第ｎの選択トランジスタに共有される
不揮発性半導体記憶装置。
【請求項２】
半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に対して平行な第２の方向に延びる第１のフィン構造と、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上にそれぞれ形成される第１乃至第ｎのメモリセルと、前記第１乃至第ｎのメモリセルにそれぞれ直列接続される第１乃至第ｎの選択トランジスタとを具備し、
前記第１乃至第ｎのメモリセルは、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、第１の絶縁層、電荷蓄積層、第２の絶縁層及び導電層を有するコントロールゲート電極を、これらの順序で含む第１のゲート構造を備え、前記第１乃至第ｎの選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、前記第２の絶縁層及び前記導電層を有するセレクトゲート電極を、これらの順序で含む第２のゲート構造を備え、
前記コントロールゲート電極を構成する前記導電層は、前記第１の方向に延び、前記第１乃至第ｎのメモリセルに共有され、前記セレクトゲート電極を構成する前記導電層は、前記第１の方向に延び、前記第１乃至第ｎの選択トランジスタに共有される
不揮発性半導体記憶装置。
【請求項３】
前記セレクトゲート電極は、前記セレクトゲート電極を構成する前記第１の導電層の前記第１の方向にある表面上に形成される前記第２の導電層をさらに備える請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記セレクトゲート電極は、前記第１乃至第ｎの半導体層の前記第１の方向にある表面及び前記第３の方向にある表面を覆う請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層は、前記第１乃至第ｎのメモリセルの各々に独立である請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のゲート構造は、前記第１のフィン構造内の前記第１乃至第ｎの半導体層の前記第３の方向にある表面上に形成される請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１乃至第ｎの半導体層を有し、前記第３の方向に延び、前記第１のフィン構造に接続される梁構造をさらに具備し、
前記第２のゲート構造は、前記梁構造内の前記第１乃至第ｎの半導体層の前記第２の方向にある表面上に形成される
請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項８】
前記コントロールゲート電極は、前記第１乃至第ｎのメモリセルの各々の前記フローティングゲート電極の前記第１の方向にある表面及び前記第３の方向にある表面を覆う請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向の幅は、前記第１乃至第ｎのメモリセルが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向の幅よりも大きい請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１の方向に積み重ねられる前記第１乃至第ｎの半導体層を有し、前記第２の方向に延びる第２のフィン構造をさらに具備し、
前記第１及び第２のフィン構造は、前記第３の方向に並び、前記コントロールゲート電極を構成する前記第２の導電層は、前記第１及び第２のフィン構造間を満たし、前記セレクトゲート電極を構成する前記第１の導電層は、前記第１及び第２のフィン構造間を満たす
請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１の方向に積み重ねられる前記第１乃至第ｎの半導体層を有し、前記第２の方向に延びる第２のフィン構造をさらに具備し、
前記第１及び第２のフィン構造は、前記第３の方向に並び、前記コントロールゲート電極を構成する前記導電層は、前記第１及び第２のフィン構造間を満たし、前記セレクトゲート電極を構成する前記導電層は、前記第１及び第２のフィン構造間を満たす
請求項２に記載の不揮発性半導体記憶装置。
【請求項１２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に前記第１乃至第ｎの半導体層を備える前記フィン構造を形成する工程と、
前記第１乃至第ｎの半導体層の前記第３の方向にある表面上に前記第１の絶縁層及び前記第１の導電層を形成する工程と、
前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１の導電層をマスク層により覆った状態で、前記第１乃至第ｎのメモリセルが形成される領域内の前記第１の導電層をエッチングすることにより、前記第１乃至第ｎのメモリセルが形成される領域内において前記第１乃至第ｎの半導体層の各々に独立の前記第１の導電層を形成する工程と、
前記第１乃至第ｎのメモリセルが形成される領域内の前記第１の導電層の前記第３の方向にある表面上に、前記第２の絶縁層及び前記第２の導電層を形成する工程と、
前記第２導電層、前記第２の絶縁層及び前記第１の導電層をエッチングすることにより、前記第１乃至第ｎのメモリセルに共有される前記コントロールゲート電極及び前記第１乃至第ｎのメモリセルの各々に独立の前記フローティングゲート電極を形成し、前記第１乃至第ｎの選択トランジスタに共有される前記セレクトゲート電極を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１２に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の絶縁層を形成する前に、前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層をマスク層により覆った状態で、前記第１乃至第ｎの半導体層の前記第３の方向にある表面をエッチングすることにより、前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向の幅を、前記第１乃至第ｎのメモリセルが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向の幅よりも大きくする工程
をさらに具備する不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項２に記載の不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に前記第１乃至第ｎの半導体層を備える前記フィン構造を形成する工程と、
前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層をマスク層により覆った状態で、前記第１乃至第ｎの半導体層の前記第３の方向にある表面をエッチングすることにより、前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向の幅を、前記第１乃至第ｎのメモリセルが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向の幅よりも大きくする工程と、
前記第１乃至第ｎのメモリセルが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向にある表面上に、前記第１の絶縁層及び前記電荷蓄積層を形成する工程と、
前記第１乃至第ｎのメモリセルが形成される領域内の前記電荷蓄積層の前記第３の方向にある表面上、及び、前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層の前記第３の方向にある表面上に、それぞれ、前記第２の絶縁層及び前記導電層を形成する工程と、
前記導電層をエッチングすることにより、前記第１乃至第ｎのメモリセルに共有される前記コントロールゲート電極を形成し、前記第１乃至第ｎの選択トランジスタに共有される前記セレクトゲート電極を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１４に記載の不揮発性半導体記憶装置の製造方法において、
前記第２の絶縁層及び前記導電層を形成する前に、前記第１乃至第ｎのメモリセルが形成される領域内の前記電荷蓄積層の前記第１の方向にある表面、及び、前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１乃至第ｎの半導体層の前記第１の方向にある表面を露出させる工程をさらに具備する不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるNAND型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することにより、ビット当たりのコスト削減や大容量化などが進められ、今後一層の微細化が進展すると予想される。しかし、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の２次元（平面）構造から３次元（立体）構造へと移行させる開発が行われ、様々な３次元不揮発性半導体記憶装置が提案されている。その１つである垂直ゲート(Vertical Gate；VG)型半導体メモリ構造は、周辺素子などを含むレイアウトが平面構造とほぼ等しく、積層されたアクティブエリア(AA)及びゲートコンタクト(GC)を一括形成できるという特徴を有している。
【０００４】
ところで、NAND型のメモリセルアレイ構造を採用する場合、メモリストリングは、メモリセルと選択トランジスタから構成される。また、選択トランジスタは、その閾値が変動しないように、フローティングゲート電極(FG)を有するメモリセルとは異なり、フローティングゲート電極(FG)を有しないMIS(Metal-Insulator -Semiconductor)型で形成するのが通例である。
【０００５】
そして、そのような選択トランジスタを実現するために、コンベンショナルな技術では、選択トランジスタとメモリセルを同一構造にする一方、選択トランジスタについては、フローティングゲート電極(FG)に相当する部分と、コントロールゲート電極(CG)に相当する部分とを、電極間絶縁層にホールを設けるプロセスを採用することで、互いに短絡させる。これにより、MIS型選択トランジスタを実現することができる。
【０００６】
しかし、この技術を垂直ゲート型半導体メモリ構造に採用することは非常に難しい。なぜなら、このような３次元構造においては、フローティングゲート電極及びコントロールゲート電極は、半導体基板の表面に平行な方向に並んで配置されるからである。従って、このような３次元不揮発性半導体記憶装置において、フローティングゲート電極を有しないMIS型選択トランジスタを無理に形成すると、合わせずれなどの原因により、選択トランジスタの特性劣化及び不良化が発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第2010/226195号明細書
【非特許文献】
【０００８】
【非特許文献１】A. Hubert, et al, IEDM, pp.637-640, 2009
【非特許文献２】S-J Whang et al., IEDM, pp.668-670, 2010
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態は、３次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止する技術を提案する。
【課題を解決するための手段】
【００１０】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に対して平行な第２の方向に延びる第１のフィン構造と、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上にそれぞれ形成される第１乃至第ｎのメモリセルと、前記第１乃至第ｎのメモリセルにそれぞれ直列接続される第１乃至第ｎの選択トランジスタとを備え、前記第１乃至第ｎのメモリセルは、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、第１の絶縁層、第１の導電層を有するフローティングゲート電極、第２の絶縁層及び第２の導電層を有するコントロールゲート電極を、これらの順序で含む第１のゲート構造を備え、前記第１乃至第ｎの選択トランジスタは、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上から、前記第１の絶縁層及び前記第１の導電層を有するセレクトゲート電極を、これらの順序で含む第２のゲート構造を備え、前記フローティングゲート電極を構成する前記第１の導電層は、前記第１乃至第ｎのメモリセルの各々に独立であり、前記コントロールゲート電極を構成する前記第２の導電層は、前記第１の方向に延び、前記第１乃至第ｎのメモリセルに共有され、前記セレクトゲート電極を構成する前記第１の導電層は、前記第１の方向に延び、前記第１乃至第ｎの選択トランジスタに共有される。
【００１１】
実施形態によれば、前記不揮発性半導体記憶装置の製造方法は、前記半導体基板上に前記第１乃至第ｎの半導体層を備える前記フィン構造を形成する工程と、前記第１乃至第ｎの半導体層の前記第３の方向にある表面上に前記第１の導電層を形成する工程と、前記第１乃至第ｎの選択トランジスタが形成される領域内の前記第１の導電層をマスク層により覆った状態で、前記第１乃至第ｎのメモリセルが形成される領域内の前記第１の導電層をエッチングすることにより、前記第１乃至第ｎのメモリセルの各々に独立の前記フローティングゲート電極を形成すると同時に、前記第１乃至第ｎの選択トランジスタに共有される前記セレクトゲート電極を形成する工程とを備える。
【図面の簡単な説明】
【００１２】
【図１】第１の実施例を示す斜視図。
【図２】図１の矢印Ａから見た側面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】図２のＶ−Ｖ線に沿う断面図。
【図６】製造方法の一工程を示す断面図。
【図７】製造方法の一工程を示す断面図。
【図８】製造方法の一工程を示す断面図。
【図９】製造方法の一工程を示す断面図。
【図１０】製造方法の一工程を示す断面図。
【図１１】製造方法の一工程を示す断面図。
【図１２】製造方法の一工程を示す断面図。
【図１３】製造方法の一工程を示す断面図。
【図１４】製造方法の一工程を示す断面図。
【図１５】製造方法の一工程を示す斜視図。
【図１６】製造方法の一工程を示す断面図。
【図１７】製造方法の一工程を示す断面図。
【図１８】製造方法の一工程を示す断面図。
【図１９】製造方法の一工程を示す斜視図。
【図２０】第２の実施例を示す斜視図。
【図２１】図２０の矢印Ａから見た側面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】図２１のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】フィン幅の比較例を示す図。
【図２６】製造方法の一工程を示す断面図。
【図２７】製造方法の一工程を示す断面図。
【図２８】製造方法の一工程を示す断面図。
【図２９】製造方法の一工程を示す断面図。
【図３０】製造方法の一工程を示す断面図。
【図３１】製造方法の一工程を示す断面図。
【図３２】製造方法の一工程を示す断面図。
【図３３】製造方法の一工程を示す断面図。
【図３４】製造方法の一工程を示す断面図。
【図３５】製造方法の一工程を示す断面図。
【図３６】製造方法の一工程を示す断面図。
【図３７】製造方法の一工程を示す斜視図。
【図３８】製造方法の一工程を示す断面図。
【図３９】製造方法の一工程を示す断面図。
【図４０】製造方法の一工程を示す断面図。
【図４１】製造方法の一工程を示す斜視図。
【図４２】第３の実施例を示す斜視図。
【図４３】図４２の矢印Ａから見た側面図。
【図４４】図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。
【図４５】図４３のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】図４３のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。
【図４７】製造方法の一工程を示す断面図。
【図４８】製造方法の一工程を示す断面図。
【図４９】製造方法の一工程を示す断面図。
【図５０】製造方法の一工程を示す断面図。
【図５１】製造方法の一工程を示す断面図。
【図５２】製造方法の一工程を示す斜視図。
【図５３】比較例としての選択トランジスタの製造方法を示す図。
【図５４】適用例としてのVLBを示す斜視図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら実施形態を説明する。
【００１４】
尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
［概要］  
以下の実施形態は、半導体基板上に積み重ねされる複数の半導体層（アクティブエリア）を有するフィン構造を備える３次元不揮発性半導体記憶装置を対象とする。
【００１６】
この不揮発性半導体記憶装置のメモリセルは、例えば、フィン構造を構成する複数の半導体層の側面上に、第１の絶縁層（トンネル酸化層）、電荷蓄積層、第２の絶縁層及びコントロールゲート電極の順序で積み重ねられるゲート構造を備える。
【００１７】
例えば、垂直ゲート型３次元積層メモリの一つであるVLB (Vertical gate ladder-Bit cost scalable memory)は、実施形態が対象とする不揮発性半導体記憶装置に該当する。
【００１８】
VLBは、電荷蓄積層が電気的にフローティング状態のフローティングゲート電極であるVG-FG型 (Vertical gate-Floating gate type)と、電荷蓄積層が電荷をトラップする電荷トラップ絶縁層であるVG-SONOS型 (Vertical gate-Si/Oxide/Nitride/Oxide/Si type)とに分類される。実施形態は、これら２種類のVLBの双方を対象とする。
【００１９】
以上のような３次元不揮発性半導体記憶装置においては、ブロック（メモリストリング）の選択、半導体層の選択、フィン構造の選択などに、選択トランジスタが使用される。例えば、VLBを例にとると、ブロック（メモリストリング）の選択に際してブロック選択トランジスタが使用され、半導体層の選択に際してレイヤー選択トランジスタが使用され、フィン構造の選択に際してアシストゲートトランジスタが使用される。
【００２０】
実施形態は、これら選択トランジスタの構造及び製造方法に関する。
【００２１】
例えば、実施形態に係わる不揮発性半導体記憶装置は、半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、半導体基板の表面に対して平行な第２の方向に延びるフィン構造を有する。
【００２２】
フィン構造内の第１乃至第ｎの半導体層の第１及び第２の方向に垂直な第３の方向にある表面上には、第１乃至第ｎのメモリセルがそれぞれ形成される。また、第１乃至第ｎのメモリセルには、第１乃至第ｎの選択トランジスタが直列接続される。
【００２３】
第１乃至第ｎの選択トランジスタの位置については、選択トランジスタの種類（ブロック選択トランジスタ、レイヤー選択トランジスタ、アシストゲートトランジスタなど）によって異なるため、ここでの説明を省略し、その詳細については、後述する。
【００２４】
第１乃至第ｎのメモリセルは、第１乃至第ｎの半導体層の第３の方向にある表面上に、第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極の順序で配置されるゲート構造を備える。
【００２５】
電荷蓄積層が電気的にフローティングのフローティングゲート電極であるとき、フローティングゲート電極は、第１乃至第ｎのメモリセルの各々に独立であり、コントロールゲート電極は、第１の方向に延び、第１乃至第ｎのメモリセルに共有される。
【００２６】
電荷蓄積層が電荷をトラップする機能を有する電荷トラップ絶縁層（例えば、窒化シリコン層）であるとき、電荷蓄積層は、第１乃至第ｎのメモリセルの各々に独立であってもよいし、互いに接続されていてもよい。また、この場合も、コントロールゲート電極は、第１の方向に延び、第１乃至第ｎのメモリセルに共有される。
【００２７】
これに対し、第１乃至第ｎの選択トランジスタは、以下の２つのゲート構造のうちの１つを有する。
【００２８】
・  第１の構造  
--ゲート絶縁層（第１の絶縁層）及び第１の導電層を有するセレクトゲート電極の順序で配置されるゲート構造--
第１の構造は、メモリセルがフローティングゲート電極を有する場合（例えば、VG-FG型）に適用される。
【００２９】
即ち、この構造は、第１乃至第ｎの選択トランジスタのゲート絶縁層が、第１乃至第ｎのメモリセルのゲート絶縁層と同じ材料（第１の絶縁層）を備え、かつ、第１乃至第ｎの選択トランジスタのセレクトゲート電極が、第１乃至第ｎのメモリセルの電荷蓄積層（フローティングゲート電極）と同じ材料（第１の導電層）を備える。
【００３０】
また、セレクトゲート電極を構成する第１の導電層は、第１の方向に延び、第１乃至第ｎの選択トランジスタに共有される。
【００３１】
・  第２の構造  
--ゲート絶縁層（第２の絶縁層）及び第２の導電層を有するセレクトゲート電極の順序で配置されるゲート構造--
第２の構造は、メモリセルがフローティングゲート電極を有する場合（例えば、VG-FG型）及びメモリセルが電荷トラップ絶縁層を有する場合（例えば、VG-SONOS型）の双方に適用される。
【００３２】
即ち、この構造は、第１乃至第ｎの選択トランジスタのゲート絶縁層が、第１乃至第ｎのメモリセルの電極間絶縁層又はブロック絶縁層と同じ材料（第２の絶縁層）を備え、かつ、第１乃至第ｎの選択トランジスタのセレクトゲート電極が、第１乃至第ｎのメモリセルのコントロールゲート電極と同じ材料（第２の導電層）を備える。
【００３３】
また、セレクトゲート電極を構成する第２の導電層は、第１の方向に延び、第１乃至第ｎの選択トランジスタに共有される。
【００３４】
以上の構造によれば、第１乃至第ｎの選択トランジスタが、第１乃至第ｎのメモリセルとは異なるMIS構造を有するため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。このため、メモリセルの高集積化及び微細化により、第１乃至第ｎの半導体層の数の増加、第１乃至第ｎのメモリセルのフローティングゲート電極の高さ（第３の方向の幅）の縮小、複数のフィン間のスペースの縮小などが発生しても、上述の２つの構造を容易に得ることができる。
【００３５】
従って、第１乃至第ｎの選択トランジスタの特性劣化及び不良化を防止でき、３次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
【００３６】
［第１の実施例］  
本実施例は、メモリセルの構造がフローティングゲート型である場合に限定される。
【００３７】
即ち、本実施例は、メモリセルが、第１の絶縁層（ゲート絶縁層）、第１の導電層（フローティングゲート電極）、第２の絶縁層、及び、第２の導電層（コントロールゲート電極）を備えるときに、選択トランジスタが、第１の絶縁層（ゲート絶縁層）及び第１の導電層（セレクトゲート電極）を備える構造（第２の構造）に関する。
【００３８】
・  構造  
図１は、VG-FG型VLBの構造を示している。図２は、図１の構造を矢印Ａ側から見たときの側面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図であり、図４は、図２のＩＶ−ＩＶ線に沿う断面図であり、図５は、図２のＶ−Ｖ線に沿う断面図である。
【００３９】
本実施例では、VG-FG型VLBのメモリセルアレイの主要部について説明する。VG-FG型VLBのメモリセルアレイの全体については、適用例において説明する。
【００４０】
半導体基板１０は、例えば、シリコン基板である。絶縁層１１は、例えば、BOX (Buried oxide)と呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
【００４１】
絶縁層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４が配置される。
【００４２】
本例では、４つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
【００４３】
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、絶縁層（例えば、酸化シリコン層）１３により互いに絶縁される。
【００４４】
最上層の第４の半導体層１２−４上の絶縁層１３上には、さらに、ハードマスク層としての絶縁層（例えば、窒化シリコン層）１４が配置される。
【００４５】
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４及び絶縁層１３，１４は、フィン構造Ｆｉｎを構成する。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
【００４６】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４は、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとする。第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４の各々は、第２の方向に直列接続される複数のメモリセルＭＣ、及び、これら複数のメモリセルＭＣに直列接続される選択トランジスタＳＧＴを備える。
【００４７】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、フローティングゲート電極１６−ＦＧ、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧを備える。
【００４８】
フローティングゲート電極１６−ＦＧは、第１の導電層（例えば、導電性ポリシリコン層）を備え、フローティングゲート電極１６−ＦＧを構成する第１の導電層は、第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４を構成する各メモリセルＭＣに独立である。
【００４９】
コントロールゲート電極１８−ＣＧは、第２の導電層（例えば、導電性ポリシリコン層）を備え、コントロールゲート電極１８−ＣＧを構成する第２の導電層は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４に共有される。
【００５０】
コントロールゲート電極１８−ＣＧは、メモリセルＭＣのカップリング比を大きくするために、フローティングゲート電極１６−ＦＧの第１の方向にある側面及び第３の方向にある側面をそれぞれ覆っている。
【００５１】
また、コントロールゲート電極１８−ＣＧは、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペース（２つのフィン構造Ｆｉｎ内のメモリセルＭＣ間のみに限定される）を完全に満たす。コントロールゲート電極１８−ＣＧは、半導体基板１０の上部から見たときに、全体として、第３の方向に延びる。
【００５２】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４を構成する選択トランジスタＳＧＴは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層１５及びセレクトゲート電極１８−ＳＧを備える。
【００５３】
セレクトゲート電極１８−ＳＧは、第１の導電層（例えば、導電性ポリシリコン層）を備え、セレクトゲート電極１８−ＳＧを構成する第１の導電層は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面に沿って第１の方向に延び、第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４に共有される。
【００５４】
また、セレクトゲート電極１８−ＳＧは、セレクトゲート電極１８−ＳＧを構成する第１の導電層の第１の方向にある表面（上面）上に形成される第２の導電層（例えば、導電性ポリシリコン層）を備える。
【００５５】
セレクトゲート電極１６−ＳＧは、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペース（２つのフィン構造Ｆｉｎ内の選択トランジスタＳＧＴ間のみに限定される）を完全に満たす。セレクトゲート電極１６−ＳＧ，１８−ＣＧは、半導体基板１０の上部から見たときに、全体として、第３の方向に延びる。
【００５６】
本例では、選択トランジスタＳＧＴが形成される領域内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、メモリセルＭＣが形成される領域内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅にほぼ等しい。
【００５７】
また、選択トランジスタＳＧＴ及びメモリセルＭＣが形成される領域内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、それ以外の領域内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅よりも広い。
【００５８】
即ち、選択トランジスタＳＧＴ及びメモリセルＭＣが形成される領域以外の領域内における第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、ハードマスク層としての絶縁層１４の第３の方向の幅ｔにほぼ等しい。
【００５９】
本例では、４つの半導体層に対応して４つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
【００６０】
以上の構造によれば、選択トランジスタＳＧＴのゲート絶縁層１５及びセレクトゲート電極１６−ＳＧは、メモリセルＭＣのゲート絶縁層（トンネル酸化層）１５及びフローティングゲート電極１６−ＦＧと同時に形成できるため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。従って、選択トランジスタＳＧＴの特性劣化及び不良化を防止でき、３次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
【００６１】
・  材料例  
上述のVG-FG型VLBを構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【００６２】
半導体基板１０は、例えば、単結晶シリコン基板である。
【００６３】
また、絶縁層１１は、例えば、酸化シリコン層である。絶縁層１１は、第１の半導体層１２−１に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。同様に、酸化層１３は、例えば、酸化シリコン層である。酸化層１３は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。
【００６４】
第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、それぞれ、例えば、シリコン（Ｓｉ）層である。第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
【００６５】
フィン構造Ｆｉｎを構成する最上層の絶縁層１４は、例えば、窒化シリコン層である。絶縁層１４は、ハードマスク層としての機能を果たすため、絶縁層１１，１３とはエッチング選択比が異なる材料から構成される。
【００６６】
メモリセルＭＣを構成するゲート絶縁層（トンネル酸化層）１５は、例えば、酸化シリコン層である。ゲート絶縁層１５は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート絶縁層１５は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００６７】
フローティングゲート電極１６−ＦＧ及びセレクトゲート電極１６−ＳＧは、ポリシリコン（ノンドープ又は不純物添加）、アモルファスシリコン（ノンドープ又は不純物添加）、メタルなどから選択することができる。フローティングゲート電極１６−ＦＧ及びセレクトゲート電極１６−ＳＧは、異なる材料を含む積層構造を有していてもよい。
【００６８】
また、フローティングゲート電極１６−ＦＧ及びセレクトゲート電極１６−ＳＧは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００６９】
メモリセルＭＣを構成する電極間絶縁層１７は、例えば、カップリング比の向上と、書き込み／消去時のリーク電流の防止とを両立する材料を備える。
【００７０】
電極間絶縁層１７は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択することができる。
【００７１】
電極間絶縁層１７は、上述の材料を構成する元素の組成比を変化させた材料であってもよいし、上述の材料に、シリコンナノ粒子や金属イオンを混ぜた材料であってもよい。
【００７２】
コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧは、例えば、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。
【００７３】
コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧは、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
【００７４】
尚、図１乃至図５に示す構造を覆う層間絶縁層としては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。層間絶縁層の例としては、ＴＥＯＳを掲げることができるが、これに代えて、例えば、熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層を用いてもよい。
【００７５】
フローティングゲート電極１６−ＦＧ、コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１６−ＳＧ，１８−ＳＧを構成する材料は、後述するプロセスを採用できる限りにおいて、どのような材料を使用しても構わない。
【００７６】
・  製造方法  
図６乃至図１９は、図１乃至図５のVG-FG型VLBの製造方法を示している。
【００７７】
まず、図６に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化シリコン層としての絶縁層１１，１３と、多結晶シリコン層としての第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とを、交互に形成する。続けて、最上層である絶縁層１３上にハードマスク層（例えば、窒化シリコン層）としての絶縁層１４を形成する。
【００７８】
また、ＰＥＰ（Photo Engraving Process）により、絶縁層１４上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）により、絶縁層１４、絶縁層１３、第４の半導体層１２−４、絶縁層１３、第３の半導体層１２−３、絶縁層１３、第２の半導体層１２−２、絶縁層１３及び第１の半導体層１２−１を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層１１の一部もエッチングされる。
【００７９】
これにより、フィン構造Ｆｉｎが形成される。この後、レジストパターンは除去される。
【００８０】
次に、図７に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ（Chemical Dry Etching）、又は、塩素ガスを用いるドライエッチングにより、フィン構造Ｆｉｎを構成する第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
【００８１】
即ち、このエッチングにより、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面が、絶縁層１３の第３の方向にある表面よりも内側に後退し、結果として、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅がシュリンクされる。
【００８２】
次に、図８に示すように、例えば、ＳＰＡ（Slot Plane Antenna）プラズマ生成技術により、フィン構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面上に、ゲート絶縁層（例えば、酸化シリコン層）１５を形成する。
【００８３】
このゲート絶縁層１５は、メモリセルのトンネル酸化層、又は、選択トランジスタのゲート絶縁層となる。
【００８４】
次に、図９に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を、多結晶シリコン層としての第１の導電層１６により覆う。第１の導電層１６は、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペースを完全に満たす。
【００８５】
また、例えば、ＣＭＰ(Chemical Mechanical Polishing)を用いて、第１の導電層１６の上面を研磨することにより、第１の導電層１６の上面を平坦化する。この時、ＣＭＰのエンドポイントとしては、絶縁層１４の上面を採用することができる。
【００８６】
この後のプロセスは、メモリセルを形成する領域と選択トランジスタを形成する領域とで異なるため、それぞれ別図を参照しながら説明する。
【００８７】
まず、図１０の（ｂ）に示すように、例えば、ＰＥＰにより、選択トランジスタが形成される領域を覆うマスク層（レジスト層）１９を形成する。
【００８８】
選択トランジスタが形成される領域においては、上述のプロセスにより、既に、ゲート絶縁層１５、及び、セレクトゲート電極１６−ＳＧとしての第１の導電層１６を備えるMIS構造が形成されている。セレクトゲート電極１６−ＳＧは、２つのフィン構造Ｆｉｎ間のスペースを完全に満たしている。
【００８９】
この後、マスク層１９をマスクにして、ＲＩＥにより、第１の導電層１６をエッチングすると、図１０の（ａ）に示すように、メモリセルが形成される領域においては、フィン構造Ｆｉｎの凹部内にフローティングゲート電極１６−ＦＧが形成される。
【００９０】
即ち、メモリセルが形成される領域においては、フローティングゲート電極１６−ＦＧは、上下方向（第１の方向）において互いに分断される。
【００９１】
但し、この時点では、フィン構造Ｆｉｎの凹部内のフローティングゲート電極１６−ＦＧは、紙面に垂直な第２の方向に延びた状態となっており、１つの半導体層（１つのメモリストリング）においては、互いに接続された状態となっている。
【００９２】
次に、図１１の（ａ）に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、絶縁層１３の第３の方向にある表面をリセスエッチングする。
【００９３】
絶縁層１３のエッチング量ｙ１は、エッチング後の絶縁層１３の第３の方向にある表面が、フローティングゲート電極１６−ＦＧの第３の方向にある２つの側面（ゲート絶縁層１５側の表面とゲート絶縁層１５と反対側の表面）の間に配置されるように設定するのが望ましい。
【００９４】
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の３つの面を覆うようにするため、及び、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のエッジ部に近づき過ぎないようにするためである。
【００９５】
コントロールゲート電極がフローティングゲート電極の３つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
【００９６】
尚、図１１の（ｂ）に示すように、このステップにおいて、選択トランジスタが形成される領域は、マスク層１９により覆われているため、図１０（ｂ）のステップからの変化はない。この後、マスク層１９は除去される。
【００９７】
但し、このプロセスでマスク層１９を除去することなく、後述する電極間絶縁層及びコンロトールゲート電極としての第２の導電層を形成した後に、それらと共にマスク層１９を除去することも可能である。
【００９８】
この場合、選択トランジスタが形成される領域内の電極間絶縁層を、リフトオフ技術により、マスク層１９と同時に除去可能であるため、後述するＣＭＰ又はＰＥＰを省略可能であり、ステップ数の削減による製造コストの低下を図ることができる。
【００９９】
次に、図１２の（ａ）に示すように、メモリセルが形成される領域においては、例えば、等方性エッチングにより、ハードマスク層としての絶縁層１４をエッチングし、絶縁層１４の第３の方向の幅をシュリンクする。
【０１００】
このステップは、後述するコントロールゲートのパターニング時に、１つのメモリストリング内のフローティングゲート電極（第２の方向に延びる１つの層）１６−ＦＧを、メモリセル毎に互いに確実に分断することを目的に実行される。
【０１０１】
このステップによる絶縁層１４のシュリンク量ｄとしては、コントロールゲート電極のパターニング時に、１つのメモリストリング内のフローティングゲート電極１６−ＦＧがメモリセル毎に互いに分断されるに十分な量（理論値）とする。
【０１０２】
具体的には、シュリンク量ｄは、シュリンク後の絶縁層１４の第３の方向の表面が、ゲート絶縁層１５とフローティングゲート電極１６−ＦＧの界面よりも内側になるように設定される。より望ましくは、シュリンク後の絶縁層１４の第３の方向の表面は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とゲート絶縁層１５の界面よりも外側、かつ、ゲート酸化膜１５とフローティングゲート電極１６−ＦＧの界面よりも内側に配置する。
【０１０３】
この時、図１２の（ｂ）に示すように、選択トランジスタが形成される領域においては、ハードマスク層としての絶縁層１４の上面がエッチングされる。
【０１０４】
次に、図１３の（ａ）に示すように、メモリセルが形成される領域においては、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。続けて、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８ａを形成する。
【０１０５】
この時、図１３の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６上に、電極間絶縁層１７及び第２の導電層１８ａが形成される。
【０１０６】
そこで、図１４の（ａ）及び（ｂ）に示すように、ＣＭＰを用いて、第２の導電層１８ａの上面及び電極間絶縁層１７の一部を研磨する。この時、ＣＭＰのエンドポイントとして、ハードマスク層としての絶縁層１４の上面を採用すれば、選択トランジスタが形成される領域においては、電極間絶縁層１７が全て除去され、セレクトゲート電極１６−ＳＧとしての第１の導電層１６の上面が露出する。
【０１０７】
この後、例えば、ＣＶＤにより、メモリセルアレイが形成される領域においては、第２の導電層１８ａ上に、また、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６の上に、第２の導電層（例えば、金属層）１８ｂを形成する。
【０１０８】
また、必要に応じて、第２の導電層１８ｂの上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８ｂ上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
【０１０９】
次に、図１５に示すように、ＰＥＰにより、第２の導電層１８ｂ上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１６−ＳＧ，１８−ＳＧのパターニングを行う。
【０１１０】
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
【０１１１】
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのメモリストリング内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
【０１１２】
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
【０１１３】
以上の工程により、図１乃至図５のVG-FG型VLBが完成する。
【０１１４】
尚、上述の製造方法において、図１３乃至図１５に示すステップを以下に置き換えることも可能である。
【０１１５】
図１２のステップの後、例えば、図１６の（ａ）に示すように、メモリセルが形成される領域においては、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。
【０１１６】
この時、図１６の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６上に、電極間絶縁層１７が形成される。
【０１１７】
そこで、図１７の（ａ）に示すように、ＰＥＰにより、メモリセルが形成される領域を覆うマスク層（レジスト層）２０を形成する。
【０１１８】
そして、このマスク層２０をマスクにして、ＲＩＥにより、選択トランジスタが形成される領域内に存在する電極間絶縁層１７を選択的に除去すると、図１７の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６の上面が露出する。
【０１１９】
この後、マスク層２０を除去する。
【０１２０】
次に、図１８の（ａ）に示すように、メモリセルが形成される領域においては、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８を形成する。この時、図１８の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６上に第２の導電層１８が形成される。
【０１２１】
また、必要に応じて、第２の導電層１８の上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
【０１２２】
次に、図１９に示すように、ＰＥＰにより、第２の導電層１８上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１６−ＳＧ，１８−ＳＧのパターニングを行う。
【０１２３】
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
【０１２４】
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのメモリストリング内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
【０１２５】
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
【０１２６】
以上の工程により、図１乃至図５のVG-FG型VLBが完成する。
【０１２７】
［第２の実施例］  
第２の実施例は、第１の実施例の変形例に関する。
【０１２８】
本例の特徴は、第１の実施例と比べると、選択トランジスタが形成される領域における半導体層（アクティブエリア）の第３の方向の幅が広い点にある。アクティブエリアの幅が広がることにより、選択トランジスタのチャネルの抵抗値が低下し、メモリセルに対する読み出し／書き込み動作を高速化できる。
【０１２９】
・  構造  
図２０は、VG-FG型VLBの構造を示している。図２１は、図２０の構造を矢印Ａ側から見たときの側面図であり、図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図であり、図２３は、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図であり、図２４は、図２１のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。
【０１３０】
本実施例では、VG-FG型VLBのメモリセルアレイの主要部について説明する。VG-FG型VLBのメモリセルアレイの全体については、適用例において説明する。また、本例においては、第１の実施例と同じ部分には同じ符号を付すことにより重複説明を回避する。
【０１３１】
半導体基板１０上には、素子分離絶縁層としての絶縁層１１が配置され、絶縁層１１上には、フィン構造Ｆｉｎが配置される。
【０１３２】
フィン構造Ｆｉｎは、第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４及び絶縁層１３，１４を備える。
【０１３３】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４は、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとする。
【０１３４】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４の各々は、第２の方向に直列接続される複数のメモリセルＭＣ、及び、これら複数のメモリセルＭＣに直列接続される選択トランジスタＳＧＴを備える。
【０１３５】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、フローティングゲート電極１６−ＦＧ、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧを備える。
【０１３６】
メモリセルＭＣの構造は、第１の実施例と同じであるので、ここでの説明を省略する。
【０１３７】
選択トランジスタＳＧＴは、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層１５及びセレクトゲート電極１８−ＳＧを備える。
【０１３８】
選択トランジスタＳＧＴの構造も、第１の実施例と同じであるが、選択トランジスタＳＧＴが形成される領域において、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅は、第１の実施例よりも広くなっている。
【０１３９】
例えば、図２５の（ａ）及び（ｂ）に示すように、フィン構造Ｆｉｎを構成する半導体層（アクティブエリアＡＡ）の第３の方向の幅は、メモリセルが形成される領域においてＷｍｃであり、選択トランジスタが形成される領域においてＷｓｔであり、それ以外の領域においてＷｉである。本例では、これら３つの幅は、Ｗｓｔ＞Ｗｍｃ＞Ｗｉの関係を有する。
【０１４０】
但し、図２５の（ａ）は、フィン構造Ｆｉｎの平面図であり、図２５の（ｂ）は、図２５の（ａ）のｂ−ｂ線に沿う断面図である。また、図２２乃至図２４の断面図は、それぞれ、図２５の（ａ）のＸＸＩＩ−ＸＸＩＩ線に沿う断面図、ＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図、ＸＸＩＶ−ＸＸＩＶ線に沿う断面図に対応する。
【０１４１】
また、比較例として、第１の実施例における半導体層（アクティブエリアＡＡ）の第３の方向の幅について、図２５の（ｃ）に示す。
【０１４２】
第１の実施例では、フィン構造Ｆｉｎを構成する半導体層（アクティブエリアＡＡ）の第３の方向の幅は、メモリセルＭＣが形成される領域及び選択トランジスタＳＧＴが形成される領域において、互いに同じである。
【０１４３】
例えば、図２５の（ｃ）に示すように、フィン構造Ｆｉｎを構成する半導体層（アクティブエリアＡＡ）の第３の方向の幅は、メモリセルが形成される領域においてＷｍｃであり、選択トランジスタが形成される領域においてＷｓｔであり、それ以外の領域においてＷｉである。本例では、これら３つの幅は、Ｗｓｔ＝Ｗｍｃ、Ｗｓｔ＞Ｗｉ及びＷｍｃ＞Ｗｉの関係を有する。
【０１４４】
尚、図２５の（ａ）及び（ｃ）において、ＨＭは、ハードマスク層としての絶縁層１４の平面レイアウトを表している。
【０１４５】
本例では、４つの半導体層に対応して４つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
【０１４６】
以上の構造によれば、選択トランジスタＳＧＴのゲート絶縁層１５及びセレクトゲート電極１６−ＳＧは、メモリセルＭＣのゲート絶縁層（トンネル酸化層）１５及びフローティングゲート電極１６−ＦＧと同時に形成できるため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。従って、選択トランジスタＳＧＴの特性劣化及び不良化を防止でき、３次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
【０１４７】
また、第２の実施例の特有のメリットとして、選択トランジスタが形成される領域における半導体層（アクティブエリア）の第３の方向の幅が広がることにより、製造プロセス中においてフィン構造が倒壊し難くなるということがある。
【０１４８】
フィン構造の倒壊は、半導体層の積層数の増加や集積度の向上などにより、フィン構造が、細くかつ高くなるにつれて顕著となる。本実施例を採用すれば、フィン構造の第２の方向の端部（メモリストリングの端部）における第３の方向の幅が広くなるため、フィン構造の倒壊防止に貢献できる。
【０１４９】
また、本実施例によれば、１つのメモリストリングにおいて、メモリセル毎にフローティングゲート電極を分断するプロセス、特に、フローティングゲート電極とセレクトゲート電極とを分断するプロセスを実行し易くなる。
【０１５０】
これは、選択トランジスタが形成される領域における半導体層の第３の方向の幅Ｗｓｔと、メモリセル及び選択トランジスタが形成される領域以外の領域（分断領域）における半導体層の第３の方向の幅Ｗｉとの差（マージン）を、十分に大きくすることができるからである。
【０１５１】
・  材料例  
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
【０１５２】
・  製造方法  
図２６乃至図４１は、図２０乃至図２５のVG-FG型VLBの製造方法を示している。
【０１５３】
まず、図２６に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、酸化シリコン層としての絶縁層１１，１３と、多結晶シリコン層としての第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とを、交互に形成する。続けて、最上層である絶縁層１３上にハードマスク層（例えば、窒化シリコン層）としての絶縁層１４を形成する。
【０１５４】
また、ＰＥＰにより、絶縁層１４上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥにより、絶縁層１４、絶縁層１３、第４の半導体層１２−４、絶縁層１３、第３の半導体層１２−３、絶縁層１３、第２の半導体層１２−２、絶縁層１３及び第１の半導体層１２−１を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層１１の一部もエッチングされる。
【０１５５】
これにより、フィン構造Ｆｉｎが形成される。この後、レジストパターンは除去される。
【０１５６】
次に、図２７に示すように、ＣＶＤにより、フィン構造Ｆｉｎの全体を覆うように、保護絶縁層（例えば、酸化シリコン層）２１を形成する。
【０１５７】
また、図２８の（ａ）及び（ｂ）に示すように、例えば、選択トランジスタが形成される領域をマスク層（例えば、レジスト層）により覆った状態でウェットエッチングを行い、メモリセルが形成される領域において保護絶縁層２１を選択的に除去する。選択トランジスタが形成される領域においては、このエッチング後において保護絶縁層２１が残存する。この後、マスク層は除去される。
【０１５８】
次に、図２９の（ａ）に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ（Chemical Dry Etching）、又は、塩素ガスを用いるドライエッチングにより、フィン構造Ｆｉｎを構成する第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面をリセスエッチングする。その結果、フィン構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
【０１５９】
即ち、このエッチングにより、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面が、絶縁層１３の第３の方向にある表面よりも内側に後退し、結果として、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の幅がシュリンクされる。
【０１６０】
ここで、図２９の（ｂ）に示すように、保護絶縁層２１は、このエッチング中において、選択トランジスタが形成される領域を保護すること、即ち、このエッチングにより除去されないこと（エッチング反応性が低いこと）が要求される。
【０１６１】
例えば、アルカリ溶液によるウェットエッチングにより上記凹部を形成する場合には、保護絶縁層２１としては、エッチング反応性を低くするために、酸素を含む材料を用いるのが望ましい。
【０１６２】
そのような材料の例としては、酸化シリコン（SiO2）、酸窒化シリコン（SiON）、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、ランタン・アルミネート（LaAlO3）、ランタンアルミシリケート(LaAlSiO)などを挙げることができる。
【０１６３】
また、保護絶縁層２１の厚さは、均一であるのが望ましく、さらに、エッチング前において１ｎｍ以上の厚さを有しているのが望ましい。
【０１６４】
この後、保護絶縁層２１を除去する。
【０１６５】
本例では、この時点で保護絶縁層２１を除去するプロセスを説明するが、保護絶縁層２１は、除去することなく、そのまま残しておくことも可能である。
【０１６６】
次に、図３０の（ａ）及び（ｂ）に示すように、例えば、ＳＰＡ（Slot Plane Antenna）プラズマ生成技術により、フィン構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向にある表面上に、ゲート絶縁層（例えば、酸化シリコン層）１５を形成する。
【０１６７】
このゲート絶縁層１５は、メモリセルのトンネル酸化層、又は、選択トランジスタのゲート絶縁層となる。
【０１６８】
尚、図２９にステップにおいて保護絶縁層２１を除去しない場合には、選択トランジスタのゲート絶縁層は、保護絶縁層２１とゲート絶縁層１５の積層構造となる。
【０１６９】
次に、図３１の（ａ）及び（ｂ）に示すように、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を、多結晶シリコン層としての第１の導電層１６により覆う。第１の導電層１６は、第３の方向に並ぶ２つのフィン構造Ｆｉｎ間のスペースを完全に満たす。
【０１７０】
また、例えば、ＣＭＰを用いて、第１の導電層１６の上面を研磨することにより、第１の導電層１６の上面を平坦化する。この時、ＣＭＰのエンドポイントとしては、絶縁層１４の上面を採用することができる。
【０１７１】
次に、図３２の（ｂ）に示すように、例えば、ＰＥＰにより、選択トランジスタが形成される領域を覆うマスク層（レジスト層）２３を形成する。
【０１７２】
選択トランジスタが形成される領域においては、上述のプロセスにより、既に、ゲート絶縁層１５、及び、セレクトゲート電極１６−ＳＧとしての第１の導電層１６を備えるMIS構造が形成されている。セレクトゲート電極１６−ＳＧは、２つのフィン構造Ｆｉｎ間のスペースを完全に満たしている。
【０１７３】
この後、マスク層２３をマスクにして、ＲＩＥにより、第１の導電層１６をエッチングすると、図３２の（ａ）に示すように、メモリセルが形成される領域においては、フィン構造Ｆｉｎの凹部内にフローティングゲート電極１６−ＦＧが形成される。
【０１７４】
即ち、メモリセルが形成される領域においては、フローティングゲート電極１６−ＦＧは、上下方向（第１の方向）において互いに分断される。
【０１７５】
但し、この時点では、フィン構造Ｆｉｎの凹部内のフローティングゲート電極１６−ＦＧは、紙面に垂直な第２の方向に延びた状態となっており、１つの半導体層（１つのメモリストリング）においては、互いに接続された状態となっている。
【０１７６】
次に、図３３の（ａ）に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、絶縁層１３の第３の方向にある表面をリセスエッチングする。
【０１７７】
絶縁層１３のエッチング量ｙ１は、エッチング後の絶縁層１３の第３の方向にある表面が、フローティングゲート電極１６−ＦＧの第３の方向にある２つの側面（ゲート絶縁層１５側の表面とゲート絶縁層１５と反対側の表面）の間に配置されるように設定するのが望ましい。
【０１７８】
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の３つの面を覆うようにするため、及び、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のエッジ部に近づき過ぎないようにするためである。
【０１７９】
コントロールゲート電極がフローティングゲート電極の３つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
【０１８０】
尚、図３３の（ｂ）に示すように、このステップにおいて、選択トランジスタが形成される領域は、マスク層２３により覆われているため、図３２（ｂ）のステップからの変化はない。この後、マスク層２３は除去される。
【０１８１】
次に、図３４の（ａ）に示すように、メモリセルが形成される領域においては、例えば、等方性エッチングにより、ハードマスク層としての絶縁層１４をエッチングし、絶縁層１４の第３の方向の幅をシュリンクする。
【０１８２】
このステップは、後述するコントロールゲートのパターニング時に、１つのメモリストリング内のフローティングゲート電極（第２の方向に延びる１つの層）１６−ＦＧを、メモリセル毎に互いに確実に分断することを目的に実行される。
【０１８３】
このステップによる絶縁層１４のシュリンク量ｄとしては、コントロールゲート電極のパターニング時に、１つのメモリストリング内のフローティングゲート電極１６−ＦＧがメモリセル毎に互いに分断されるに十分な量（理論値）とする。
【０１８４】
具体的には、シュリンク量ｄは、シュリンク後の絶縁層１４の第３の方向の表面が、ゲート絶縁層１５とフローティングゲート電極１６−ＦＧの界面よりも内側になるように設定される。より望ましくは、シュリンク後の絶縁層１４の第３の方向の表面は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とゲート絶縁層１５の界面よりも外側、かつ、ゲート酸化膜１５とフローティングゲート電極１６−ＦＧの界面よりも内側に配置する。
【０１８５】
この時、図３４の（ｂ）に示すように、選択トランジスタが形成される領域においては、ハードマスク層としての絶縁層１４の上面がエッチングされる。
【０１８６】
次に、図３５の（ａ）に示すように、メモリセルが形成される領域においては、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。続けて、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８ａを形成する。
【０１８７】
この時、図３５の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６上に、電極間絶縁層１７及び第２の導電層１８ａが形成される。
【０１８８】
そこで、図３６の（ａ）及び（ｂ）に示すように、ＣＭＰを用いて、第２の導電層１８ａの上面及び電極間絶縁層１７の一部を研磨する。この時、ＣＭＰのエンドポイントとして、ハードマスク層としての絶縁層１４の上面を採用すれば、選択トランジスタが形成される領域においては、電極間絶縁層１７が全て除去され、セレクトゲート電極１６−ＳＧとしての第１の導電層１６の上面が露出する。
【０１８９】
この後、例えば、ＣＶＤにより、メモリセルアレイが形成される領域においては、第２の導電層１８ａ上に、また、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６の上に、第２の導電層（例えば、金属層）１８ｂを形成する。
【０１９０】
また、必要に応じて、第２の導電層１８ｂの上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８ｂ上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
【０１９１】
次に、図３７に示すように、ＰＥＰにより、第２の導電層１８ｂ上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１６−ＳＧ，１８−ＳＧのパターニングを行う。
【０１９２】
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
【０１９３】
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのメモリストリング内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
【０１９４】
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
【０１９５】
以上の工程により、図２０乃至図２５のVG-FG型VLBが完成する。
【０１９６】
尚、上述の製造方法において、図３５乃至図３７に示すステップを以下に置き換えることも可能である。
【０１９７】
図３４のステップの後、例えば、図３８の（ａ）に示すように、メモリセルが形成される領域においては、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層（例えば、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）１７を形成する。
【０１９８】
この時、図３８の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６上に、電極間絶縁層１７が形成される。
【０１９９】
そこで、図３９の（ａ）に示すように、ＰＥＰにより、メモリセルが形成される領域を覆うマスク層（レジスト層）２０を形成する。
【０２００】
そして、このマスク層２０をマスクにして、ＲＩＥにより、選択トランジスタが形成される領域内に存在する電極間絶縁層１７を選択的に除去すると、図３９の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６の上面が露出する。
【０２０１】
この後、マスク層２０を除去する。
【０２０２】
次に、図４０の（ａ）に示すように、メモリセルが形成される領域においては、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８を形成する。この時、図４０の（ｂ）に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極１６−ＳＧとしての第１の導電層１６上に第２の導電層１８が形成される。
【０２０３】
また、必要に応じて、第２の導電層１８の上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
【０２０４】
次に、図４１に示すように、ＰＥＰにより、第２の導電層１８上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１６−ＳＧ，１８−ＳＧのパターニングを行う。
【０２０５】
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
【０２０６】
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのメモリストリング内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
【０２０７】
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
【０２０８】
以上の工程により、図２０乃至図２５のVG-FG型VLBが完成する。
【０２０９】
［第３の実施例］  
第３の実施例は、第１の実施例の変形例に関する。
【０２１０】
本例の特徴は、第１の実施例と比べると、選択トランジスタがトライゲート構造を有している点にある。トライゲート構造とは、選択トランジスタのチャネルとなる半導体層（アクティブエリア）の第３の方向の端部が凸形状となり、セレクトゲート電極が、半導体層の凸形状の３つの表面、即ち、第１の方向にある２つの表面と第３の方向にある１つの表面とを覆っている構造のことである。
【０２１１】
選択トランジスタがトライゲート構造になることで、選択トランジスタの駆動力が向上し、選択トランジスタのスイッチとしての信頼性（オン／オフの制御性）を向上させることができる。
【０２１２】
また、本実施例の構造を採用する場合、メモリセルの構造としては、フローティングゲート型に限定されないという特徴を併せ持つ。即ち、本実施例は、例えば、VG-FG型及びVG-SONOS型の３次元不揮発性半導体記憶装置に適用可能である。
【０２１３】
これは、既に、概要の項目で説明したように、メモリセルが、第１の絶縁層（ゲート絶縁層）、電荷蓄積層、第２の絶縁層、及び、第２の導電層（コントロールゲート電極）を備えるときに、選択トランジスタが、第２の絶縁層（ゲート絶縁層）及び第２の導電層（セレクトゲート電極）を備えることに起因する（第２の構造）。
【０２１４】
即ち、選択トランジスタのセレクトゲート電極は、メモリセルのコントロールゲート電極と同じ材料から構成され、電荷蓄積層を構成する材料に依存しない。
【０２１５】
・  構造  
図４２は、VG-FG型VLBの構造を示している。図４３は、図４２の構造を矢印Ａ側から見たときの側面図であり、図４４は、図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図であり、図４５は、図４３のＸＬＶ−ＸＬＶ線に沿う断面図であり、図４６は、図４３のＸＬＶＩ−ＸＬＶＩ線に沿う断面図である。
【０２１６】
本実施例は、VG-FG型VLBについて説明するが、VG-SONOS型に適用することもできる。本実施例をVG-SONOS型に適用するとき、電荷蓄積層とコントロールゲート電極との間に配置される絶縁層は、一般的には、電極間絶縁層ではなく、ブロック絶縁層と称される。
【０２１７】
また、本実施例では、VLBのメモリセルアレイの主要部について説明する。VLBのメモリセルアレイの全体については、適用例において説明する。また、本例においては、第１の実施例と同じ部分には同じ符号を付すことにより重複説明を回避する。
【０２１８】
半導体基板１０上には、素子分離絶縁層としての絶縁層１１が配置され、絶縁層１１上には、フィン構造Ｆｉｎが配置される。
【０２１９】
フィン構造Ｆｉｎは、第１、第２、第３及び第４の半導体層（アクティブエリア）１２−１，１２−２，１２−３，１２−４及び絶縁層１３，１４を備える。
【０２２０】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４は、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとする。
【０２２１】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４の各々は、第２の方向に直列接続される複数のメモリセルＭＣ、及び、これら複数のメモリセルＭＣに直列接続される選択トランジスタＳＧＴを備える。
【０２２２】
第１、第２、第３及び第４のメモリストリングＳ１，Ｓ２，Ｓ３，Ｓ４を構成するメモリセルＭＣは、それぞれ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層（トンネル酸化層）１５、フローティングゲート電極１６−ＦＧ、電極間絶縁層１７及びコントロールゲート電極１８−ＣＧを備える。
【０２２３】
メモリセルＭＣの構造は、第１の実施例と同じであるので、ここでの説明を省略する。
【０２２４】
選択トランジスタＳＧＴは、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１及び第２の方向に垂直な第３の方向にある表面上に、ゲート絶縁層１５及びセレクトゲート電極１８−ＳＧを備える。
【０２２５】
選択トランジスタＳＧＴの構造も、第１の実施例と同じであるが、選択トランジスタＳＧＴが形成される領域において、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の端部は、凸形状である。また、セレクトゲート電極１８−ＳＧは、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の凸形状の３つの表面、即ち、第１の方向にある２つの表面と第３の方向にある１つの表面とを覆う。
【０２２６】
本例では、４つの半導体層に対応して４つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
【０２２７】
以上の構造によれば、選択トランジスタＳＧＴのゲート絶縁層１５及びセレクトゲート電極１６−ＳＧは、メモリセルＭＣのゲート絶縁層（トンネル酸化層）１５及びフローティングゲート電極１６−ＦＧと同時に形成できるため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。従って、選択トランジスタＳＧＴの特性劣化及び不良化を防止でき、３次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
【０２２８】
また、第３の実施例の特有のメリットとして、選択トランジスタＳＧＴがトライゲート構造になることで、選択トランジスタＳＧＴの駆動力が向上し、選択トランジスタＳＧＴのスイッチとしての信頼性（オン／オフの制御性）が向上することがある。
【０２２９】
また、本実施例は、後述する製造方法から明らかなように、第２の実施例の製造方法の前半部分をそのまま採用する。このため、第２の実施例と同様に、フィン構造Ｆｉｎの倒壊が発生し難くなる、１つのメモリストリングにおいて、メモリセル毎にフローティングゲート電極を分断するプロセス、特に、フローティングゲート電極とセレクトゲート電極とを分断するプロセスを実行し易くなる、などのメリットがある。
【０２３０】
・  材料例  
上述のVG-FG型VLBを構成する材料については、第１の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第１の実施例で詳細に説明したため、ここでの説明を省略する。
【０２３１】
但し、本実施例は、VG-SONOS型VLBに適用可能である。
【０２３２】
本実施例をVG-SONOS型VLBに適用した場合、メモリセルＭＣを構成する電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択することができる。
【０２３３】
また、この電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【０２３４】
・  製造方法  
図４７乃至図５２は、図４２乃至図４６のVG-FG型VLBの製造方法を示している。
【０２３５】
この製造方法は、トライゲート型選択トランジスタを製造するために、第２の実施例の製造方法の前半部分をそのまま採用する。
【０２３６】
例えば、図２６乃至図３１に示すように、第２の実施例で説明した製造方法と同じ製造方法により、半導体基板１０上にフィン構造Ｆｉｎを形成し、かつ、フィン構造Ｆｉｎ間のスペースを第１の導電層１６により満たすまでのステップを実行する。
【０２３７】
次に、図４７の（ｂ）に示すように、例えば、ＰＥＰにより、選択トランジスタが形成される領域を覆うマスク層（レジスト層）２３を形成する。
【０２３８】
この後、マスク層２３をマスクにして、ＲＩＥにより、第１の導電層１６をエッチングすると、図４７の（ａ）に示すように、メモリセルが形成される領域においては、フィン構造Ｆｉｎの凹部内にフローティングゲート電極１６−ＦＧが形成される。
【０２３９】
即ち、メモリセルが形成される領域においては、フローティングゲート電極１６−ＦＧは、上下方向（第１の方向）において互いに分断される。
【０２４０】
但し、この時点では、フィン構造Ｆｉｎの凹部内のフローティングゲート電極１６−ＦＧは、紙面に垂直な第２の方向に延びた状態となっており、１つの半導体層（１つのメモリストリング）においては、互いに接続された状態となっている。
【０２４１】
この後、マスク層２３は除去される。
【０２４２】
次に、図４８の（ａ）に示すように、メモリセルが形成される領域においては、例えば、等方性エッチングにより、ハードマスク層としての絶縁層１４をエッチングし、絶縁層１４の第３の方向の幅をシュリンクする。
【０２４３】
このステップは、後述するコントロールゲートのパターニング時に、１つのメモリストリング内のフローティングゲート電極（第２の方向に延びる１つの層）１６−ＦＧを、メモリセル毎に互いに確実に分断することを目的に実行される。
【０２４４】
このステップによる絶縁層１４のシュリンク量ｄとしては、コントロールゲート電極のパターニング時に、１つのメモリストリング内のフローティングゲート電極１６−ＦＧがメモリセル毎に互いに分断されるに十分な量（理論値）とする。
【０２４５】
具体的には、シュリンク量ｄは、シュリンク後の絶縁層１４の第３の方向の表面が、ゲート絶縁層１５とフローティングゲート電極１６−ＦＧの界面よりも内側になるように設定される。より望ましくは、シュリンク後の絶縁層１４の第３の方向の表面は、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４とゲート絶縁層１５の界面よりも外側、かつ、ゲート酸化膜１５とフローティングゲート電極１６−ＦＧの界面よりも内側に配置する。
【０２４６】
この時、図４８の（ｂ）に示すように、選択トランジスタが形成される領域においては、ハードマスク層としての絶縁層１４の上面がエッチングされる。
【０２４７】
次に、図４９の（ａ）に示すように、例えば、ＰＥＰにより、メモリセルが形成される領域を覆うマスク層（レジスト層）２４を形成する。
【０２４８】
この後、マスク層２４をマスクにして、ＲＩＥにより、図４８の（ｂ）に示す第１の導電層１６をエッチングすると、図４９の（ｂ）に示すように、選択トランジスタが形成される領域内に第１の導電層１６が存在しなくなる。
【０２４９】
この後、マスク層２４は除去される。
【０２５０】
上述の図４７及び図４９のマスク層を形成するステップは省略することが可能である。
【０２５１】
即ち、図４７のマスク層２３を形成するステップを行わずに、図４７のエッチングステップ及び図４８のシュリンクプロセスを実行すれば、図４９のマスク層２４を形成するステップ及びエッチングステップも省略できる。
【０２５２】
これは、第３の実施例では、選択トランジスタが、後述する第２の絶縁層（電極間絶縁層又はブロック絶縁層と同じ材料）と第２の導電層（コントロールゲート電極と同じ材料）により形成されることに起因する。
【０２５３】
具体的には、第２の実施例では、このステップにおいて、選択トランジスタが形成される領域において、ゲート絶縁層１５、及び、セレクトゲート電極としての第１の導電層１６を備えるMIS構造が形成される。
【０２５４】
しかし、第３の実施例では、ゲート絶縁層１５及び第１の導電層１６は、選択トランジスタのゲート絶縁層及びセレクトゲート電極として使用しないため、選択トランジスタが形成される領域内に形成する必要がない。従って、このステップにおいて、ゲート絶縁層１５及び第１の導電層１６を除去可能である。
【０２５５】
以上のことから、図４７及び図４９のステップは省略することが可能である。
【０２５６】
この場合、図４２乃至図４６のVG-FG型VLBを製造する全工程で使用されるＰＥＰ数を２つ減らすことができるため、製造コストの大幅な削減に貢献できる。
【０２５７】
次に、図５０の（ａ）に示すように、例えば、ウェットエッチング、又は、ＨＦ／ＮＨ３ガスを用いる等方性ドライエッチングにより、絶縁層１３の第３の方向にある表面をリセスエッチングする。
【０２５８】
絶縁層１３のエッチング量ｙ１は、エッチング後の絶縁層１３の第３の方向にある表面が、フローティングゲート電極１６−ＦＧの第３の方向にある２つの側面（ゲート絶縁層１５側の表面とゲート絶縁層１５と反対側の表面）の間に配置されるように設定するのが望ましい。
【０２５９】
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の３つの面を覆うようにするため、及び、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のエッジ部に近づき過ぎないようにするためである。
【０２６０】
コントロールゲート電極がフローティングゲート電極の３つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
【０２６１】
この時、図５０の（ｂ）に示すように、選択トランジスタが形成される領域においては、絶縁層１３のリセスエッチングにより、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第３の方向の端部が凸形状となり、かつ、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第１の方向の２つの表面及び第３の方向の表面がそれぞれ露出する。
【０２６２】
次に、図５１の（ａ）に示すように、メモリセルが形成される領域においては、例えば、ＣＶＤにより、フィン構造Ｆｉｎの表面の全体を覆う電極間絶縁層としての第２の絶縁層（例えば、ＳｉＯ２）１７を形成する。続けて、フィン構造Ｆｉｎを覆い、かつ、フィン構造Ｆｉｎ間のスペースを完全に満たす第２の導電層（例えば、ポリシリコン層）１８を形成する。
【０２６３】
この時、図５１の（ｂ）に示すように、選択トランジスタが形成される領域においては、ゲート絶縁層としての第２の絶縁層１７及びセレクトゲート電極１６−ＳＧとしての第２の導電層１８が形成される。
【０２６４】
また、必要に応じて、第２の導電層１８の上面（第１の方向の表面）をＣＭＰにより平坦化してもよい。この場合、第２の導電層１８上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
【０２６５】
次に、図５２に示すように、ＰＥＰにより、第２の導電層１８上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極１８−ＣＧ及びセレクトゲート電極１６−ＳＧ，１８−ＳＧのパターニングを行う。
【０２６６】
このパターニングに使用するレジストパターンは、第３の方向に延びるライン＆スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第１及び第２の導電層１６，１８及び電極間絶縁層１７は、完全に除去される。
【０２６７】
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極１６−ＦＧも、除去される。即ち、１つのメモリストリング内において、第２の方向に延びる１つの層を構成していたフローティングゲート電極１６−ＦＧが、このステップにより、メモリセル毎に互いに分断される。
【０２６８】
最後に、図示しないが、例えば、ＣＶＤにより、ライン＆スペースパターンを有する複数のコントロールゲート電極１８−ＣＧ及びセレクトゲート電極１８−ＳＧ間に、層間絶縁層（例えば、酸化シリコン層）を満たす。
【０２６９】
以上の工程により、図４２乃至図４６のVG-FG型VLBが完成する。
【０２７０】
［その他］  
第２の実施例と第３の実施例を組み合わせることも可能である。  
第１乃至第３の実施例は、ダブルゲート構造を持つVLBについて示すが、シングルゲート構造を持つVLBに適用することも可能である。
【０２７１】
［効果］  
実施形態によれば、３次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止することができる。
【０２７２】
図５３は、比較例としての選択トランジスタの製造方法を示している。
【０２７３】
例えば、VG-FG型VLBのような３次元不揮発性半導体記憶装置において、選択トランジスタを形成する場合、同図の（ａ）に示すように、選択トランジスタが形成される領域においては、コントロールゲート電極ＣＧ、電極間絶縁層（ブロック絶縁層）及びフローティングゲート電極ＦＧを貫通する第１の方向（垂直方向）に延びるホールを形成し、このホール内に導電層を満たす必要がある。
【０２７４】
しかし、このプロセスでは、ホールのサイズが選択トランジスタのゲート抵抗に大きく影響する。即ち、このホールサイズが小さくなり、ホール内に十分に低抵抗膜（金属膜など）が満たされないことになると、ゲート抵抗が非常に高くなり、選択トランジスタの特性を劣化させる。
【０２７５】
また、同図の（ｂ）に示すように、フローティングゲート電極ＦＧの高さ（第３の方向の幅）が小さくなると、第１の方向に並ぶ複数のフローティングゲート電極ＦＧをホール内の低抵抗膜によりショートさせることが難しくなる。即ち、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧ間の電極間絶縁層（ブロック絶縁層）は、ホールの形成時に必ず除去しなければならない一方、アクティブエリアＡＡ及びフローティングゲート電極ＦＧ間のゲート絶縁層は、ホールの形成時にエッチングしてはならない。
【０２７６】
従って、ホールの合わせずれのマージンが非常に小さくなり、非常に高いアライメント精度が要求されることになる。
【０２７７】
これを満たさないと、選択トランジスタの特性劣化及び不良化が発生し、結果として、３次元不揮発性半導体記憶装置の信頼性の低下、さらには、製品歩留まりの低下による高価格化を招いてしまう。
【０２７８】
これに対し、上述の実施例に示す３次元不揮発性半導体記憶装置によれば、ホールを形成するプロセス自体が存在しないため、このような問題が発生することもない。
【０２７９】
［適用例］  
適用例としてのVLBを説明する。
【０２８０】
尚、以下の適用例においては、第１乃至第３の実施例に係わるVLBと同じ要素に同じ符号を付すことによりその詳細な説明を省略する。
【０２８１】
図５４は、適用例としてのVLBを示している。
【０２８２】
この適用例において、ブロックの選択を行うブロック選択トランジスタＳＧＴ、フィン構造Ｆｉｎの選択を行うアシストゲートトランジスタＡＧＴ、及び、フィン構造Ｆｉｎ内の半導体層の選択を行うレイヤー選択トランジスタＬＳＴに、第１乃至第３の実施例に係わる選択トランジスタの構造を適用することができる。
【０２８３】
フィン構造Ｆｉｎ内の第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の表面領域には、それぞれ、第１、第２、第３及び第４のメモリストリングが形成される。第１、第２、第３及び第４のメモリストリングの一端は、共通ソース線ＳＬに接続され、他端は、梁構造３１に接続される。
【０２８４】
第１、第２、第３及び第４のメモリストリングは、直列接続される複数のメモリセルＭＣと、共通ソース線ＳＬ及び複数のメモリセルＭＣ間のブロック選択トランジスタＳＧＴと、梁構造３１及び複数のメモリセルＭＣ間のアシストゲートトランジスタＡＧＴとを備える。
【０２８５】
ブロック選択トランジスタＳＧＴは、１つのブロックＢＫ内の複数のフィン構造Ｆｉｎに共有され、かつ、１つのブロックＢＫ内の複数のフィン構造Ｆｉｎに共通の１つのセレクトゲート線を備える。
【０２８６】
アシストゲートトランジスタＡＧＴは、１つのフィン構造Ｆｉｎ内の第１、第２、第３及び第４のメモリストリングに共有され、かつ、１つのフィン構造Ｆｉｎの第１、第２、第３及び第４のメモリストリングに共通の１つのセレクトゲート線を備える。即ち、アシストゲートトランジスタＡＧＴのセレクトゲート線は、フィン構造Ｆｉｎ毎に独立である。
【０２８７】
梁構造３１は、第３の方向に延びることにより、フィン構造Ｆｉｎの倒壊を防止する機能を発揮する。梁構造３１は、フィン構造Ｆｉｎと同様に、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４及び絶縁層１１，１３，１４を備える。梁構造３１の第３の方向の一端には、第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴが配置される。
【０２８８】
第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴは、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４をチャネルとし、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４のうちの１つを選択する。
【０２８９】
第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴは、第３の方向に並んで配置され、かつ、コンタクトプラグ（共通電極）３２側から順番に、一定ピッチＰで配置される第１、第２、第３及び第４のセレクトゲート電極３３−１，３３−２，３３−３，３３−４を有する。
【０２９０】
第１、第２、第３及び第４のセレクトゲート電極３３−１，３３−２，３３−３，３３−４は、少なくとも、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の第２の方向にある側面に沿って第１の方向に延びる。
【０２９１】
本例では、第１、第２、第３及び第４のセレクトゲート電極３３−１，３３−２，３３−３，３３−４は、梁構造３１の第１の方向にある上面及び第２の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有する。
【０２９２】
また、第１のセレクトゲート電極３３−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内にノーマリーオンチャネルを有する。即ち、第１のセレクトゲート電極３３−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内でノーマリーオン、第２、第３及び第４の半導体層１２−２，１２−３，１２−４内でオン／オフ制御可能である。
【０２９３】
第２のセレクトゲート電極３３−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内にノーマリーオンチャネルを有する。即ち、第２のセレクトゲート電極３３−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内でノーマリーオン、第１、第３及び第４の半導体層１２−１，１２−３，１２−４内でオン／オフ制御可能である。
【０２９４】
第３のセレクトゲート電極３３−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内にノーマリーオンチャネルを有する。即ち、第３のセレクトゲート電極３３−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内でノーマリーオン、第１、第２及び第４の半導体層１２−１，１２−２，１２−４内でオン／オフ制御可能である。
【０２９５】
第４のセレクトゲート電極３３−４を備える第４のレイヤー選択トランジスタＬＳＴは、第４の半導体層１２−４内にノーマリーオンチャネルを有する。即ち、第４のセレクトゲート電極３３−４を備える第４のレイヤー選択トランジスタＬＳＴは、第４の半導体層１２−４内でノーマリーオン、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内でオン／オフ制御可能である。
【０２９６】
尚、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４内のノーマリーオンチャネルは、ｎ型不純物（砒素、リンなどの５価元素）、ｐ型不純物（硼素、インジウムなどの３価元素）、又は、それらの両方を含む不純物領域により形成可能である。
【０２９７】
以上の第１、第２、第３及び第４のレイヤー選択トランジスタＬＳＴにより、コンタクトプラグ３２を、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４に共通の共通電極とすることが可能である。即ち、第１、第２、第３及び第４の半導体層１２−１，１２−２，１２−３，１２−４の各々に対して、個別にコンタクトプラグを設ける必要がないため、コンタクト領域のサイズを縮小可能である。
【０２９８】
尚、梁構造３１の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅と同じであっても、異なっていてもよい。但し、梁構造３１における配線抵抗を下げる目的及びフィン構造Ｆｉｎの倒壊を防止する目的から、梁構造３１の第２の方向の幅は、フィン構造Ｆｉｎの第３の方向の幅よりも広いのが望ましい。
【０２９９】
また、コンタクトプラグ（共通電極）３２は、例えば、Ｗ、Ａｌなどの金属材料を備える。コンタクトプラグ３２には、ビット線ＢＬが接続される。
【０３００】
［むすび］
実施形態によれば、３次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止することができる。
【０３０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３０２】
１０：  半導体基板、  １１，１３，１４：  絶縁層、  １２−１，１２−２，１２−３，１２−４：  半導体層、  １５：  第１の絶縁層、  １６：  第１の導電層（フローティングゲート電極）、  １７：  第２の絶縁層、  １８：  第２の導電層（コントロールゲート電極）、  １９，２０，２２，２３：  マスク層、  ２１：  保護絶縁層、  ３１：  梁構造、  ３２：  コンタクトプラグ、  ３３−１，３３−２，３３−３，３３−４：  セレクトゲート電極、  Ｓ１，Ｓ２，Ｓ３，Ｓ４：  メモリストリング、  ＭＣ：  メモリセル、  ＳＧＴ，ＡＧＴ，ＬＳＴ：  選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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