(57)【要約】【課題】データラッチのデータの保持を継続させつつ、データ取り込み時の貫通電流を減少させるとともに、レイアウト面積の増大を抑制する。【解決手段】データをラッチするデータラッチ４と、データラッチ４に設けられ、データラッチ４のデータ保持能力を制御する制御トランジスタＴ６と、待機期間に制御トランジスタＴ６がカットオフしないようにしてデータラッチ４のデータ保持能力を低下させるラッチドライバ７とを備える。【選択図】      図１
2013235628.tif 000002
【特許請求の範囲】
【請求項１】
データをラッチするデータラッチと、
前記データラッチに設けられ、前記データラッチのデータ保持能力を制御する制御トランジスタと、
待機期間に前記制御トランジスタがカットオフしないようにして前記データラッチのデータ保持能力を低下させるラッチドライバと、
前記制御トランジスタのゲートに接続された制御線とを備え、
前記ラッチドライバは、
前記待機期間に前記制御トランジスタがカットオフしないようにして前記データラッチのデータ保持能力が低下するように前記制御線を充電する充電トランジスタと、
書き込み期間に前記制御トランジスタがカットオフしないようにして前記データラッチのデータ保持能力が低下するような中間電圧に前記制御線の電位を設定する電圧発生回路とを備え、
前記充電トランジスタのゲートは前記制御線に接続され、前記充電トランジスタのしきい値電圧の絶対値は前記制御トランジスタのしきい値電圧の絶対値より大きいことを特徴とする半導体記憶装置。
【請求項２】
データをラッチするデータラッチと、
前記データラッチに設けられ、前記データラッチのデータ保持能力を制御する制御トランジスタと、
待機期間に前記制御トランジスタがカットオフしないようにして前記データラッチのデータ保持能力を低下させるラッチドライバとを備えることを特徴とする半導体記憶装置。
【請求項３】
前記ラッチドライバは、前記制御トランジスタのゲートに接続された制御線を充電する充電トランジスタを備え、
前記充電トランジスタのゲートは前記制御線に接続され、前記充電トランジスタのしきい値電圧の絶対値は前記制御トランジスタのしきい値電圧の絶対値より大きいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ラッチドライバは、前記待機期間および書き込み期間に前記充電トランジスタを介して前記制御線を充電することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ラッチドライバは、書き込み期間に前記制御トランジスタがカットオフしないようにして前記データラッチのデータ保持能力が低下するような中間電圧に前記制御線の電位を設定する電圧発生回路をさらに備えることを特徴とする請求項２または３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置では、書き込みデータをメモリセルに書き込む時に書き込みデータを一時的に保持するデータラッチがある。ここで、データラッチのデータ取り込み時の貫通電流に起因してデータ取り込みができなくなるのを防止するため、データの保持を継続させつつ、データ取り込み時の貫通電流を減少させるようにした技術がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、データ取り込み時の貫通電流を減少させるとともに、レイアウト面積の増大を抑制することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、データラッチと、制御トランジスタと、ラッチドライバとが設けられている。データラッチは、データをラッチする。制御トランジスタは、前記データラッチに設けられ、前記データラッチのデータ保持能力を制御する。ラッチドライバは、待機期間に前記制御トランジスタがカットオフしないようにして前記データラッチのデータ保持能力を低下させる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１のメモリセルアレイの概略構成を示すブロック図である。
【図３】図３は、図１のデータラッチの１カラム分のラッチ回路の概略構成を示す回路図である。
【図４】図４（ａ）は、図１の充放電回路の概略構成を示す回路図、図４（ｂ）は、図１の遅延時間設定回路の概略構成を示す回路図、図４（ｃ）は、図１の制御信号生成回路の概略構成を示す回路図である。
【図５】図５は、図４（ａ）〜図４（ｃ）のラッチドライバの各部の電圧波形を示すタイミングチャートである。
【図６】図６（ａ）は、第２実施形態に係る半導体記憶装置のラッチドライバに適用される充放電回路の概略構成を示す回路図、図６（ｂ）は、第２実施形態に係る半導体記憶装置のラッチドライバに適用される制御信号生成回路の概略構成を示す回路図である。
【図７】図７は、図６（ａ）〜図６（ｂ）のラッチドライバの各部の電圧波形を示すタイミングチャートである。
【図８】図８（ａ）は、比較例に係る半導体記憶装置のラッチドライバに適用される充放電回路の概略構成を示す回路図、図８（ｂ）は、比較例に係る半導体記憶装置のラッチドライバに適用される遅延時間設定回路の概略構成を示す回路図、図８（ｃ）は、比較例に係る半導体記憶装置のラッチドライバに適用される制御信号生成回路の概略構成を示す回路図である。
【図９】図９は、図８（ａ）〜図８（ｃ）のラッチドライバの各部の電圧波形を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２Ａ、２Ｂ、センスアンプ３、データラッチ４、データドライバ５、カラムデコーダ６、ラッチドライバ７、周辺回路８、基準電源発生回路９、電源回路１０およびＩ／Ｏパッド１１が設けられている。
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。ＮＡＮＤ型フラッシュメモリのメモリセルアレイを例に説明する。なお、ＮＡＮＤ型フラッシュメモリ以外のメモリ、例えばＳＲＡＭ、ＭＲＡＭ等の不揮発性メモリにも適用できる。
図２は、図１のメモリセルアレイの概略構成を示すブロック図である。
図２において、メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
メモリセルＭＣの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルＭＣは、ｎチャネル型ＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
ロウデコーダ２Ａ、２Ｂは、周辺回路８から与えられる例えばブロック選択信号に基づいて、所望のブロック、所望のワード線ＷＬを選択することができる。
センスアンプ３は、メモリセルからビット線ＢＬを介して読み出されたデータを検出したり、メモリセルに書き込まれるデータに応じてビット線ＢＬの電位を制御したりすることができる。データラッチ４は、メモリセルに書き込まれるデータおよびメモリセルから読み出されたデータをラッチすることができる。データラッチ４は、例えばカラムごとに１個の２値を保持可能なラッチ回路４Ａを有する。すなわち、データラッチ４は、カラム数と同数のラッチ回路４Ａで構成される。
データドライバ５は、データラッチ４にデータを出力することができる。カラムデコーダ６は、周辺回路８から与えられる制御信号に基づいて、所望のビット線ＢＬを選択することができる。
ラッチドライバ７は、データラッチ４の各ラッチ回路に制御線ＬＸを介して制御信号ＸＬＬを入力し、データラッチ４を制御する。ここで、制御信号ＸＬＬは、待機期間にデータラッチ４のデータ保持能力が低下するようにデータラッチ４を制御する。
ここで、データラッチ４の全カラムのラッチ回路は、データラッチ４のデータ保持能力を制御する制御線ＬＸに共通接続される。その結果、レイアウト面積を低減することができる。
周辺回路８は、メモリセルの読み出し動作、書き込み動作および待機動作などに応じてロウデコーダ２Ａ、２Ｂ、カラムデコーダ６およびラッチドライバ７などを制御することができる。基準電源発生回路９は、基準電圧ＩＲｎを発生させることができる。電源回路１０は、半導体記憶装置の電源を供給することができる。Ｉ／Ｏパッド１１は、周辺回路８を外部と接続する端子として用いることができる。
【０００９】
ここで、ラッチドライバ７には、制御信号生成回路７Ａ、遅延時間設定回路７Ｂおよび充放電回路７Ｃが設けられている。制御信号生成回路７Ａは、充放電回路７Ｃの充放電動作のタイミングを制御する制御信号を生成することができる。遅延時間設定回路７Ｂは、充放電回路７Ｃの充電動作のタイミングを制御する遅延時間を設定することができる。充放電回路７Ｃは、メモリセルの読み出し動作、書き込み動作および待機動作などに応じて制御線ＬＸを充放電することができる。また、ラッチドライバ７には、書き込み指示信号ＤＰ、データロード信号ＤＯを反転させたデータロード反転信号ＤＯｎおよびチップイネーブル信号ＣＥを反転させたチップイネーブル反転信号ＣＥｎが周辺回路８から入力される。
【００１０】
図３は、図１のデータラッチの１カラム分のラッチ回路の概略構成を示す回路図である。
図３において、１カラム分のラッチ回路には、ラッチトランジスタＴ１〜Ｔ４および制御トランジスタＴ５〜Ｔ７が設けられている。なお、ラッチトランジスタＴ１、Ｔ３および制御トランジスタＴ５、Ｔ６は、Ｐチャンネル電界効果トランジスタ、ラッチトランジスタＴ２、Ｔ４および制御トランジスタＴ７は、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１１】
そして、ラッチトランジスタＴ１、Ｔ２が互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、ラッチトランジスタＴ３、Ｔ４が互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００１２】
制御トランジスタＴ５の電流経路の一端は電源ＶＤＤに接続され、ゲートに制御信号ＬＬＰが入力される。ラッチトランジスタＴ１の電流経路の一端は制御トランジスタＴ５の電流経路の他端に接続され、ラッチトランジスタＴ１の電流経路の他端はセンスアンプ３に接続され、ゲートはデータドライバ５に接続される。ラッチトランジスタＴ２の電流経路の一端はセンスアンプ３に接続され、他端は接地電位Ｖｓｓに接続され、ゲートはデータドライバ５に接続される。
制御トランジスタＴ６の電流経路の一端は電源ＶＤＤに接続され、ゲートに制御信号ＸＬＬが入力される。ラッチトランジスタＴ３の電流経路の一端は制御トランジスタＴ６の電流経路の他端に接続され、ラッチトランジスタＴ３の電流経路の他端はデータドライバ５に接続され、ゲートはセンスアンプ３に接続される。ラッチトランジスタＴ４の電流経路の一端はデータドライバ５に接続され、ゲートはセンスアンプ３に接続される。
制御トランジスタＴ７の電流経路の一端はラッチトランジスタＴ４の電流経路の他端に接続され、他端は接地電位Ｖｓｓに接続され、ゲートには制御信号ＸＬＮが入力される。
【００１３】
そして、メモリセルにデータを書き込む、書き込み動作時には、データドライバ５から入力されたデータがデータラッチ４にてラッチされる。そして、データラッチ４にてラッチされたデータがセンスアンプ３に出力される。
【００１４】
ここで、メモリセルへの書き込み動作時には、制御信号ＸＬＰがロウレベルに設定されることで制御トランジスタＴ５がオンされる。また、制御トランジスタＴ６がカットオフしないような中間電圧（＜ＶＤＤ）に制御信号ＸＬＬが設定されることで、制御信号ＸＬＬが電源電圧ＶＤＤに設定された場合に比べてデータラッチ４の書き込みデータの転送能力が低下される。
また、制御トランジスタＴ６がカットオフしないような中間電圧（＜ＶＤＤ）に制御信号ＸＬＬが設定されることで、制御信号ＸＬＬが電源電圧ＶＳＳに設定された場合に比べてデータラッチ４のデータ保持能力が低下される。
【００１５】
すなわち、データライト前のラッチ回路４Ａのリセットによってライト対象の自カラムラッチ回路４ＡにはＨが保持される。そこにライトデータ０を転送する場合、制御信号ＸＬＬがＶＤＤであれば、（制御トランジスタＴ６⇒ラッチトランジスタＴ３⇒データドライバ５）への電流パスはカットオフされ、データ書き込みマージンは向上する。ただ、制御線ＬＸは他カラムのラッチ回路４Ａにも共通で接続されており、制御信号ＸＬＬがＶＤＤとなることで、データ保持のため電流パスがカットオフされてしまう。そのため、他カラムのラッチ回路４Ａのデータ保持機能を有しながら、自カラムラッチ回路４Ａにライトデータを取り込むため、制御信号ＸＬＬを中間電位に設定しなければならない。
【００１６】
また、データラッチ４へのデータの取り込み時には、データラッチ４がデータを取り込みやすくするために、制御信号ＸＬＮがロウレベルに設定されることで制御トランジスタＴ７がオフされる。
また、データラッチ４でのデータの保持時には、データラッチ４のデータ保持能力を安定化させるために、制御信号ＸＬＮがハイレベルに設定されることで制御トランジスタＴ７がオンされる。
【００１７】
図４（ａ）は、図１の充放電回路の概略構成を示す回路図、図４（ｂ）は、図１の遅延時間設定回路の概略構成を示す回路図、図４（ｃ）は、図１の制御信号生成回路の概略構成を示す回路図である。
図４（ａ）において、充放電回路７Ｃには、電圧発生回路１２、充電トランジスタＴ１６、放電トランジスタＴ１８、制御トランジスタＴ１７、Ｔ１９、ＮＡＮＤ回路Ｎ１、Ｎ２およびインバータＶ１、Ｖ３、Ｖ４が設けられている。電圧発生回路１２には、制御トランジスタＴ１１、Ｔ１４、充電トランジスタＴ１２および基準トランジスタＴ１３が設けられている。なお、制御トランジスタＴ１１、Ｔ１２、Ｔ１９および充電トランジスタＴ１６は、Ｐチャンネル電界効果トランジスタ、制御トランジスタＴ１３、Ｔ１４および放電トランジスタＴ１８は、Ｎチャンネル電界効果トランジスタを用いることができる。また、充電トランジスタＴ１６のしきい値電圧ＶＨ２の絶対値は図３の制御トランジスタＴ６のしきい値電圧ＶＨ１の絶対値より大きくすることができる。
【００１８】
ここで、制御トランジスタＴ１１、充電トランジスタＴ１２、基準トランジスタＴ１３および制御トランジスタＴ１４は順次直列に接続されている。そして、充電トランジスタＴ１２と基準トランジスタＴ１３との接続点は制御線ＬＸに接続されている。制御トランジスタＴ１１のゲートには、インバータＶ１を介して充電指示信号ＤＰＥが入力される。制御トランジスタＴ１２のゲートは制御線ＬＸに接続されている。基準トランジスタＴ１３のゲートには、基準電圧ＩＲｎが入力される。制御トランジスタＴ１４のゲートには、充電停止信号ＥＮＢが入力される。
【００１９】
充電トランジスタＴ１６のドレインおよび放電トランジスタＴ１８のドレインは制御線ＬＸに接続されている。充電トランジスタＴ１６のゲートは制御線ＬＸに接続されている。充電トランジスタＴ１６のソースには制御トランジスタＴ１７が直列に接続されている。制御トランジスタＴ１７のゲートには、スタンバイ信号ＤＰＢを反転させたスタンバイ反転信号ＤＰＢｎが入力される。また、制御トランジスタＴ１７には制御トランジスタＴ１９が並列に接続されている。制御トランジスタＴ１９のゲートには、ＮＡＮＤ回路Ｎ１の出力が入力される。
【００２０】
放電トランジスタＴ１８のゲートには、インバータＶ４を介してＮＡＮＤ回路Ｎ２の出力が入力される。ＮＡＮＤ回路Ｎ２には、スタンバイ反転信号ＤＰＢｎが入力されるとともに、インバータＶ３を介して充電指示信号ＤＰＥが入力される。ＮＡＮＤ回路Ｎ１には、充電指示信号ＤＰＥが入力されるとともに、充電停止信号ＥＮＢを反転させた充電停止反転信号ＥＮＢｎが入力される。
【００２１】
図４（ｂ）において、遅延時間設定回路７ＢにはインバータＶ１１〜Ｖ１５が設けられている。ここで、インバータＶ１１〜Ｖ１５は順次直列に接続されている。そして、初段のインバータＶ１１には、充電指示信号ＤＰＥが入力され、最終段のインバータＶ１５からは充電停止反転信号ＥＮＢｎが出力され、インバータＶ１４からは充電停止信号ＥＮＢが出力される。
【００２２】
図４（ｃ）において、制御信号生成回路７ＡにはＮＯＲ回路Ｎ２１、ＮＡＮＤ回路Ｎ２２、Ｎ２３およびインバータＶ２１〜Ｖ２５が設けられている。ＮＯＲ回路Ｎ２１には、データロード反転信号ＤＯｎが入力されるとともに、チップイネーブル反転信号ＣＥｎが入力される。ＮＡＮＤ回路Ｎ２２にはＮＯＲ回路Ｎ２１の出力がインバータＶ２１、Ｖ２２を順次介して入力されるとともに、書き込み指示信号ＤＰが入力される。ＮＡＮＤ回路Ｎ２２からはインバータＶ２３を介して充電指示信号ＤＰＥが出力される。ＮＡＮＤ回路Ｎ２３にはＮＯＲ回路Ｎ２１の出力がインバータＶ２１を介して入力されるとともに、書き込み指示信号ＤＰが入力される。ＮＡＮＤ回路Ｎ２３からはインバータＶ２４、Ｖ２５を順次介してスタンバイ反転信号ＤＰＢｎが出力される。
【００２３】
図５は、図４（ａ）〜図４（ｃ）のラッチドライバの各部の電圧波形を示すタイミングチャートである。図５は、本実施形態の半導体記憶装置において、例えば書き込みデータをデータラッチ４に転送する際の電圧波形を示す。
図５において、読み出し期間Ｈ０では、データロード反転信号ＤＯｎおよびチップイネーブル反転信号ＣＥｎがハイレベルに設定されるとともに、書き込み指示信号ＤＰがロウレベルに設定される。このため、図４（ｃ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥがロウレベルに設定されるとともに、スタンバイ反転信号ＤＰＢｎがハイレベルに設定される。そして、充電指示信号ＤＰＥがインバータＶ３を介してＮＡＮＤ回路Ｎ２に入力されるとともに、スタンバイ反転信号ＤＰＢｎがＮＡＮＤ回路Ｎ２に入力され、ＮＡＮＤ回路Ｎ２の出力がインバータＶ４を介して放電トランジスタＴ１８のゲートに入力されることで放電トランジスタＴ１８がオンし、制御線ＬＸが放電されることで制御線ＬＸの電位がロウレベルに設定される。
【００２４】
そして、制御信号生成回路７Ａにおいて、データロード反転信号ＤＯｎおよびチップイネーブル反転信号ＣＥｎが立ち下がった後、書き込み指示信号ＤＰが立ち上がると、充電指示信号ＤＰＥが立ち上がる。このため、放電トランジスタＴ１８がオフし、放電トランジスタＴ１８による制御線ＬＸの放電が停止される。
【００２５】
また、遅延時間設定回路７Ｂにおいて、充電指示信号ＤＰＥが立ち上がると、遅延時間設定回路７Ｂにて設定される遅延時間だけ遅れて充電停止信号ＥＮＢが立ち上がるとともに、充電停止反転信号ＥＮＢｎが立ち下がる。そして、充電指示信号ＤＰＥおよび充電停止反転信号ＥＮＢｎがＮＡＮＤ回路Ｎ１に入力されることで、遅延時間設定回路７Ｂにて設定される遅延時間に対応したプリチャージ期間Ｈ１が設定される。
【００２６】
そして、プリチャージ期間Ｈ１では、ＮＡＮＤ回路Ｎ１の出力が制御トランジスタＴ１９のゲートに印加されることで制御トランジスタＴ１９がオンし、充電トランジスタＴ１６を介して制御線ＬＸが充電されることで制御線ＬＸの電位が上昇される。また、プリチャージ期間Ｈ１では、充電指示信号ＤＰＥがインバータＶ１を介して制御トランジスタＴ１１のゲートに入力されることで、制御トランジスタＴ１１がオンし、充電トランジスタＴ１２を介して制御線ＬＸが充電される。そして、遅延時間設定回路７Ｂにて設定される遅延時間が経過すると、充電停止反転信号ＥＮＢｎが立ち下がることで制御トランジスタＴ１９がオフする。このため、充電トランジスタＴ１６による制御線ＬＸの充電が停止され、プリチャージ期間Ｈ１から書き込み期間Ｈ２に移行する。
【００２７】
そして、書き込み期間Ｈ２では、充電停止信号ＥＮＢが立ち上がることで制御トランジスタＴ１４がオンする。このため、基準電圧ＩＲｎに応じて充電トランジスタＴ１２の電流値が制御されながら、充電トランジスタＴ１２を介して制御線ＬＸの充電が維持されることで制御線ＬＸの電位が中間電圧ＶＭに設定される。なお、中間電圧ＶＭは、図３の制御トランジスタＴ６がカットオフしないようにして図１のデータラッチ４のデータ保持能力が低下するような値に設定することができ、例えば、電源電圧ＶＤＤと電源電圧ＶＳＳとの間の値に設定することができる。これにより、書き込み期間Ｈ２において、ラッチトランジスタＴ３のソース電圧を電源電圧ＶＤＤより低下させることができ、データラッチ４のデータ保持能力を低下させることができる。このため、制御線ＬＸが複数のカラムのラッチ回路で共有されている場合においても、今回書き込み対象とならないカラムのラッチ回路ではデータの保持を継続させつつ、今回書き込み対象となるカラムのラッチ回路ではデータ取り込み時の貫通電流を減少させることができ、データ取り込みを正常に行わせることができる。
【００２８】
次に、書き込み期間Ｈ２から待機期間Ｈ３に移行する場合、チップイネーブル反転信号ＣＥｎが立ち上がる。このため、図４（ｃ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥおよびスタンバイ反転信号ＤＰＢｎが立ち下げられる。そして、充電指示信号ＤＰＥがインバータＶ１を介して制御トランジスタＴ１１のゲートに入力されることで、制御トランジスタＴ１１がオフし、充電トランジスタＴ１２による制御線ＬＸの充電が停止される。また、スタンバイ反転信号ＤＰＢｎが制御トランジスタＴ１７のゲートに印加されることで制御トランジスタＴ１７がオンし、制御トランジスタＴ１７を介して充電トランジスタＴ１６のソースが電源電圧ＶＤＤに接続される。ここで、充電トランジスタＴ１６のゲートとドレインは制御線ＬＸに接続されているので、制御線ＬＸが充電トランジスタＴ１６を介して充電され、制御線ＬＸの電位が（ＶＤＤ−ＶＨ２）の値まで上昇される。また、充電トランジスタＴ１６のしきい値電圧ＶＨ２の絶対値は図３の制御トランジスタＴ６のしきい値電圧ＶＨ１の絶対値より大きくすることにより、制御線ＬＸが充電トランジスタＴ１６を介して充電された場合においても、制御トランジスタＴ６がカットオフするのを防止することができ、データラッチ４によるデータ保持を継続させることができる。
【００２９】
次に、待機期間Ｈ３から書き込み期間Ｈ４に移行する場合、チップイネーブル反転信号ＣＥｎが立ち下がる。このため、図４（ｃ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥおよびスタンバイ反転信号ＤＰＢｎが立ち上げられる。そして、充電指示信号ＤＰＥがインバータＶ１を介して制御トランジスタＴ１１のゲートに入力されることで、制御トランジスタＴ１１がオンし、充電トランジスタＴ１２による制御線ＬＸの充電が再開される。また、スタンバイ反転信号ＤＰＢｎが制御トランジスタＴ１７のゲートに印加されることで制御トランジスタＴ１７がオフし、充電トランジスタＴ１６による制御線ＬＸの充電が停止される。
【００３０】
ここで、待機期間Ｈ３において制御線ＬＸの電位を（ＶＤＤ−ＶＨ２）の値に維持させることにより、待機期間Ｈ３から書き込み期間Ｈ４に移行する時に制御線ＬＸを充電させる必要がなくなり、制御線ＬＸの寄生容量が大きい場合においても、待機期間Ｈ３から書き込み期間Ｈ４への移行の高速化を図ることができる。
【００３１】
（第２実施形態）
図６（ａ）は、第２実施形態に係る半導体記憶装置のラッチドライバに適用される充放電回路の概略構成を示す回路図、図６（ｂ）は、第２実施形態に係る半導体記憶装置のラッチドライバに適用される制御信号生成回路の概略構成を示す回路図である。なお、この第２実施形態では、図１の充放電回路７Ｃとして図６（ａ）の構成が設けられ、図１の制御信号生成回路７Ａとして図６（ｂ）の構成が設けられ、図１の遅延時間設定回路７Ｂは省略されている。
図６（ａ）において、充放電回路７Ｃには、充電トランジスタＴ３２、放電トランジスタＴ３４および制御トランジスタＴ３３が設けられている。なお、制御トランジスタＴ３３および充電トランジスタＴ３２は、Ｐチャンネル電界効果トランジスタ、放電トランジスタＴ３４は、Ｎチャンネル電界効果トランジスタを用いることができる。また、充電トランジスタＴ３２のしきい値電圧ＶＨ２の絶対値は図３の制御トランジスタＴ６のしきい値電圧ＶＨ１の絶対値より大きくすることができる。
【００３２】
ここで、充電トランジスタＴ３２のドレインおよび放電トランジスタＴ３４のドレインは制御線ＬＸに接続されている。充電トランジスタＴ３２のゲートは制御線ＬＸに接続されている。充電トランジスタＴ３２のソースには制御トランジスタＴ３３が直列に接続されている。制御トランジスタＴ３３のゲートおよび放電トランジスタＴ３４のゲートには、充電指示信号ＤＰＥｎが入力される。
【００３３】
図６（ｂ）において、制御信号生成回路７ＡにはＮＡＮＤ回路Ｎ４１、Ｎ４２およびインバータＶ４１〜Ｖ４３が設けられている。ＮＡＮＤ回路Ｎ４１には、チップイネーブル反転信号ＣＥｎがインバータＶ４１を介して入力されるとともに、データロード反転信号ＤＯｎが入力される。ＮＡＮＤ回路Ｎ４２には、ＮＡＮＤ回路Ｎ４１の出力が入力されるとともに、書き込み指示信号ＤＰが入力される。ＮＡＮＤ回路Ｎ４２からはインバータＶ４２、Ｖ４３を順次介して充電指示信号ＤＰＥｎが出力される。
【００３４】
図７は、図６（ａ）および図６（ｂ）のラッチドライバの各部の電圧波形を示すタイミングチャートである。図７は、本実施形態の半導体記憶装置において、例えば書き込みデータをデータラッチ４に転送する際の電圧波形を示す。
図７において、読み出し期間Ｈ１０では、データロード反転信号ＤＯｎおよびチップイネーブル反転信号ＣＥｎがハイレベルに設定されるとともに、書き込み指示信号ＤＰがロウレベルに設定される。このため、図６（ｂ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥｎがハイレベルに設定される。そして、充電指示信号ＤＰＥｎが放電トランジスタＴ３４のゲートに入力されることで放電トランジスタＴ３４がオンし、制御線ＬＸが放電されることで制御線ＬＸの電位がロウレベルに設定される。
【００３５】
そして、制御信号生成回路７Ａにおいて、データロード反転信号ＤＯｎおよびチップイネーブル反転信号ＣＥｎが立ち下がった後、書き込み指示信号ＤＰが立ち上がると、充電指示信号ＤＰＥｎが立ち下がる。このため、放電トランジスタＴ１８がオフし、放電トランジスタＴ１８による制御線ＬＸの放電が停止される。
【００３６】
そして、プリチャージ期間Ｈ１１では、充電指示信号ＤＰＥｎが立ち下がると、制御トランジスタＴ３３がオンし、制御トランジスタＴ３３を介して充電トランジスタＴ３２のソースが電源電圧ＶＤＤに接続される。ここで、充電トランジスタＴ３２のゲートとドレインは制御線ＬＸに接続されているので、制御線ＬＸが充電トランジスタＴ３２を介して充電される。そして、制御線ＬＸの電位が（ＶＤＤ−ＶＨ２）の値まで上昇されることで、プリチャージ期間Ｈ１１から書き込み期間Ｈ１２に移行する。
【００３７】
そして、書き込み期間Ｈ１２では、充電トランジスタＴ３２を介して制御線ＬＸの充電が維持されることで、制御線ＬＸの電位が（ＶＤＤ−ＶＨ２）の値のまま維持される。ここで、制御線ＬＸの電位が（ＶＤＤ−ＶＨ２）の値のまま維持されることで、ラッチトランジスタＴ３のソース電圧を電源電圧ＶＤＤより低下させることができ、データラッチ４のデータ保持能力を低下させることができる。このため、制御線ＬＸが複数のカラムのラッチ回路で共有されている場合においても、今回書き込み対象とならないカラムのラッチ回路ではデータの保持を継続させつつ、今回書き込み対象となるカラムのラッチ回路ではデータ取り込み時の貫通電流を減少させることができ、データ取り込みを正常に行わせることができる。また、充電トランジスタＴ３２のしきい値電圧ＶＨ２の絶対値は図３の制御トランジスタＴ６のしきい値電圧ＶＨ１の絶対値より大きくすることにより、制御線ＬＸが充電トランジスタＴ３２を介して充電された場合においても、制御トランジスタＴ６がカットオフするのを防止することができ、データラッチ４によるデータ保持を継続させることができる。
【００３８】
次に、書き込み期間Ｈ１２から待機期間Ｈ１３に移行する場合、チップイネーブル反転信号ＣＥｎが立ち上がる。この時、図６（ｂ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥｎがロウレベルに維持される。このため、充電トランジスタＴ３２を介して制御線ＬＸの充電が維持され、制御線ＬＸの電位が（ＶＤＤ−ＶＨ２）の値のまま維持される。
【００３９】
次に、待機期間Ｈ１３から書き込み期間Ｈ１４に移行する場合、チップイネーブル反転信号ＣＥｎが立ち下がる。この時、図６（ｂ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥｎがロウレベルに維持される。このため、充電トランジスタＴ３２を介して制御線ＬＸの充電が維持され、制御線ＬＸの電位が（ＶＤＤ−ＶＨ２）の値のまま維持される。
【００４０】
ここで、待機期間Ｈ１３において制御線ＬＸの電位を（ＶＤＤ−ＶＨ２）の値に維持させることにより、待機期間Ｈ１３から書き込み期間Ｈ１４に移行する時に制御線ＬＸを充電させる必要がなくなり、制御線ＬＸの寄生容量が大きい場合においても、待機期間Ｈ１３から書き込み期間Ｈ１４への移行の高速化を図ることができる。
【００４１】
（比較例）
図８（ａ）は、比較例に係る半導体記憶装置のラッチドライバに適用される充放電回路の概略構成を示す回路図、図８（ｂ）は、比較例に係る半導体記憶装置のラッチドライバに適用される遅延時間設定回路の概略構成を示す回路図、図８（ｃ）は、比較例に係る半導体記憶装置のラッチドライバに適用される制御信号生成回路の概略構成を示す回路図である。なお、この比較例では、図１の充放電回路７Ｃとして図８（ａ）の構成が設けられ、図１の遅延時間設定回路７Ｂとして図８（ｂ）の構成が設けられ、図１の制御信号生成回路７Ａとして図８（ｃ）の構成が設けられている。
図８（ａ）において、この充放電回路７Ｃには、図４（ａ）の充電トランジスタＴ１６の代わりに充電トランジスタＴ１５が設けられている。また、図４（ａ）の制御トランジスタＴ１７、Ｔ１９およびＮＡＮＤ回路Ｎ１の代わりにＮＡＮＤ回路Ｎ５１が設けられている。また、図４（ａ）のＮＡＮＤ回路Ｎ２およびインバータＶ３が省略されている。なお、充電トランジスタＴ１５のしきい値電圧ＶＨ３の絶対値は図３の制御トランジスタＴ６のしきい値電圧ＶＨ１の絶対値と等しくすることができる。
【００４２】
そして、放電トランジスタＴ１８のゲートには、インバータＶ４を介して充電指示信号ＤＰＥが入力される。また、ＮＡＮＤ回路Ｎ５１には、充電指示信号ＤＰＥおよび充電停止反転信号ＥＮＢｎが入力される。放電トランジスタＴ１５のゲートには、ＮＡＮＤ回路Ｎ５１の出力が入力される。
【００４３】
図８（ｂ）において、この遅延時間設定回路７Ｂは図４（ｂ）の遅延時間設定回路７Ｂと同様の構成である。
【００４４】
図８（ｃ）において、この遅延時間設定回路７Ｂでは、図４（ｂ）の遅延時間設定回路７ＢからＮＡＮＤ回路Ｎ２３およびインバータＶ２４、Ｖ２５が省略されている以外は図４（ｂ）の遅延時間設定回路７Ｂと同様の構成である。
【００４５】
図９は、図８（ａ）〜図８（ｃ）のラッチドライバの各部の電圧波形を示すタイミングチャートである。
図９において、読み出し期間Ｈ２０では、データロード反転信号ＤＯｎおよびチップイネーブル反転信号ＣＥｎがハイレベルに設定されるとともに、書き込み指示信号ＤＰがロウレベルに設定される。このため、図８（ｃ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥがロウレベルに設定される。そして、充電指示信号ＤＰＥがインバータＶ４を介して放電トランジスタＴ１８のゲートに入力されることで放電トランジスタＴ１８がオンし、制御線ＬＸが放電されることで制御線ＬＸの電位がロウレベルに設定される。
【００４６】
そして、制御信号生成回路７Ａにおいて、データロード反転信号ＤＯｎおよびチップイネーブル反転信号ＣＥｎが立ち下がった後、書き込み指示信号ＤＰが立ち上がると、充電指示信号ＤＰＥが立ち上がる。このため、放電トランジスタＴ１８がオフし、放電トランジスタＴ１８による制御線ＬＸの放電が停止される。
【００４７】
また、遅延時間設定回路７Ｂにおいて、充電指示信号ＤＰＥが立ち上がると、遅延時間設定回路７Ｂにて設定される遅延時間だけ遅れて充電停止信号ＥＮＢが立ち上がるとともに、充電停止反転信号ＥＮＢｎが立ち下がる。そして、充電指示信号ＤＰＥおよび充電停止反転信号ＥＮＢｎがＮＡＮＤ回路Ｎ５１に入力されることで、遅延時間設定回路７Ｂにて設定される遅延時間に対応したプリチャージ期間Ｈ２１が設定される。
【００４８】
そして、プリチャージ期間Ｈ２１では、ＮＡＮＤ回路Ｎ５１の出力が充電トランジスタＴ１５のゲートに印加されることで充電トランジスタＴ１５がオンし、充電トランジスタＴ１５を介して制御線ＬＸが充電されることで制御線ＬＸの電位が上昇される。また、プリチャージ期間Ｈ２１では、充電指示信号ＤＰＥがインバータＶ１を介して制御トランジスタＴ１１のゲートに入力されることで、制御トランジスタＴ１１がオンし、充電トランジスタＴ１２を介して制御線ＬＸが充電される。そして、遅延時間設定回路７Ｂにて設定される遅延時間が経過すると、充電停止反転信号ＥＮＢｎが立ち下がることで充電トランジスタＴ１５がオフする。このため、充電トランジスタＴ１５による制御線ＬＸの充電が停止され、プリチャージ期間Ｈ２１から書き込み期間Ｈ２２に移行する。ここで、ＮＡＮＤ回路Ｎ５１の出力を充電トランジスタＴ１５のゲートに印加することで、充電トランジスタＴ１５を介して制御線ＬＸの電位を電源電圧ＶＤＤまで引き上げることができ、制御線ＬＸを急速充電させることができる。
【００４９】
そして、書き込み期間Ｈ２２では、充電停止信号ＥＮＢが立ち上がることで制御トランジスタＴ１４がオンする。このため、基準電圧ＩＲｎに応じて充電トランジスタＴ１２の電流値が制御されながら、充電トランジスタＴ１２を介して制御線ＬＸの充電が維持されることで制御線ＬＸの電位が中間電圧ＶＭに設定される。これにより、書き込み期間Ｈ２２において、ラッチトランジスタＴ３のソース電圧を電源電圧ＶＤＤより低下させることができ、データラッチ４のデータ保持能力を低下させることができる。このため、制御線ＬＸが複数のカラムのラッチ回路で共有されている場合においても、今回書き込み対象とならないカラムのラッチ回路ではデータの保持を継続させつつ、今回書き込み対象となるカラムのラッチ回路ではデータ取り込み時の貫通電流を減少させることができ、データ取り込みを正常に行わせることができる。
【００５０】
次に、書き込み期間Ｈ２２から待機期間Ｈ２３に移行する場合、チップイネーブル反転信号ＣＥｎが立ち上がる。このため、図８（ｃ）の制御信号生成回路７Ａにて充電指示信号ＤＰＥが立ち下げられる。そして、充電指示信号ＤＰＥがインバータＶ１を介して制御トランジスタＴ１１のゲートに入力されることで、制御トランジスタＴ１１がオフし、充電トランジスタＴ１２による制御線ＬＸの充電が停止される。また、充電指示信号ＤＰＥが立ち下げられると、充電トランジスタＴ１５がオフし、充電トランジスタＴ１５による制御線ＬＸの充電が停止される。また、充電指示信号ＤＰＥが立ち下げられると、放電トランジスタＴ１８がオンし、制御線ＬＸが放電されることで制御線ＬＸの電位がロウレベルに設定される。そして、待機期間Ｈ２３において、放電トランジスタＴ１８を介して制御線ＬＸの放電が維持されることで、制御線ＬＸの電位がロウレベルのまま維持される。
【００５１】
ここで、待機期間Ｈ２３において、制御線ＬＸの電位をロウレベルに設定することにより、制御トランジスタＴ６をオンさせることができる。このため、ラッチトランジスタＴ３のソース電圧を電源電圧ＶＤＤに等しくすることができ、データラッチ４のデータ保持能力の安定化を図ることができる。
【００５２】
次に、チップイネーブル反転信号ＣＥｎが立ち下がると、待機期間Ｈ２３が解除され、充電指示信号ＤＰＥが立ち上がる。このため、放電トランジスタＴ１８がオフし、放電トランジスタＴ１８による制御線ＬＸの放電が停止される。
【００５３】
また、遅延時間設定回路７Ｂにおいて、充電指示信号ＤＰＥが立ち上がると、遅延時間設定回路７Ｂにて設定される遅延時間だけ遅れて充電停止信号ＥＮＢが立ち上がるとともに、充電停止反転信号ＥＮＢｎが立ち下がる。そして、充電指示信号ＤＰＥおよび充電停止反転信号ＥＮＢｎがＮＡＮＤ回路Ｎ５１に入力されることで、遅延時間設定回路７Ｂにて設定される遅延時間に対応したプリチャージ期間Ｈ２４が設定される。
【００５４】
そして、プリチャージ期間Ｈ２４では、ＮＡＮＤ回路Ｎ５１の出力が充電トランジスタＴ１５のゲートに印加されることで充電トランジスタＴ１５がオンし、充電トランジスタＴ１５を介して制御線ＬＸが充電されることで制御線ＬＸの電位が上昇される。また、プリチャージ期間Ｈ２４では、充電指示信号ＤＰＥがインバータＶ１を介して制御トランジスタＴ１１のゲートに入力されることで、制御トランジスタＴ１１がオンし、充電トランジスタＴ１２を介して制御線ＬＸが充電される。そして、遅延時間設定回路７Ｂにて設定される遅延時間が経過すると、充電停止反転信号ＥＮＢｎが立ち下がることで充電トランジスタＴ１５がオフする。このため、充電トランジスタＴ１５による制御線ＬＸの充電が停止され、プリチャージ期間Ｈ２４から書き込み期間Ｈ２５に移行する。
【００５５】
そして、書き込み期間Ｈ２５では、充電停止信号ＥＮＢが立ち上がることで制御トランジスタＴ１４がオンする。このため、基準電圧ＩＲｎに応じて充電トランジスタＴ１２の電流値が制御されながら、充電トランジスタＴ１２を介して制御線ＬＸの充電が維持されることで制御線ＬＸの電位が中間電圧ＶＭに設定される。
【００５６】
これにより、待機期間Ｈ２３においては、ラッチトランジスタＴ３のソース電圧を電源電圧ＶＤＤに等しくすることができ、データラッチ４のデータ保持能力の安定化を図ることができる。また、書き込み期間Ｈ２２において、ラッチトランジスタＴ３のソース電圧を電源電圧ＶＤＤより低下させることができ、データラッチ４のデータ保持能力を低下させることができる。このため、制御線ＬＸが複数のカラムのラッチ回路で共有されている場合においても、今回書き込み対象とならないカラムのラッチ回路ではデータの保持を継続させつつ、今回書き込み対象となるカラムのラッチ回路ではデータ取り込み時の貫通電流を減少させることができ、データ取り込みを正常に行わせることができる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１  メモリセルアレイ、２Ａ、２Ｂ  ロウデコーダ、３  センスアンプ、４  データラッチ、４Ａ  ラッチ回路、５  データドライバ、６  カラムデコーダ、７  ラッチドライバ、７Ａ  制御信号生成回路、７Ｂ  遅延時間設定回路、７Ｃ  充放電回路、８  周辺回路、９  基準電源発生回路、１０  電源回路、１１  Ｉ／Ｏパッド、１２  電圧発生回路、ＬＸ  制御線、Ｔ１〜Ｔ４  ラッチトランジスタ、Ｔ５〜Ｔ７、Ｔ１１、Ｔ１４、Ｔ１７、Ｔ１９、Ｔ３３  制御トランジスタ、Ｔ１２、Ｔ１５、Ｔ１６、Ｔ３２  充電トランジスタ、Ｔ１３  基準トランジスタ、Ｔ１８、Ｔ３４  放電トランジスタ、Ｖ１〜Ｖ４、Ｖ１１〜Ｖ１５、Ｖ２１〜Ｖ２５、Ｖ４１〜Ｖ４３  インバータ、Ｎ１、Ｎ２、Ｎ２２、Ｎ２３、Ｎ４１、Ｎ４２  ＮＡＮＤ回路、Ｎ２１  ＮＯＲ回路
【図１】
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【図２】
2013235628.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013235628.tif 000009
【図８】
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【図９】
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