(57)【要約】【課題】端子数を増やすことなく、複数の無線部の切替を行えるようにする。【解決手段】スイッチ制御回路３は、スイッチ回路の切替を指示するシリアル切替制御信号をクロック信号に同期させて第１パラレル切替制御信号に変換する直並列変換器５と、直並列変換器で直並列変換を行うか否かで、入力される信号の種類が切り替わる第１〜第３端子と直並列変換器で変換される第１パラレル切替制御信号と、第２および第３端子に入力される第２パラレル切替制御信号と、のいずれか一方を選択するセレクタ６と、セレクタで選択される信号の電位レベルの変換を行うドライバ回路８と、入力端子が直並列変換器に接続され、出力端子が第２端子に接続され、出力端子をハイインピーダンスに設定可能で、第２端子が高電位のときに第２端子からトライステートバッファの出力端子を通ってトライステートバッファの電源線上に電流が流れないように制御されるトライステートバッファ１０と、を備える。【選択図】図１
2013172189.tif 000002
【特許請求の範囲】
【請求項１】
第１端子、第２端子および第３端子と、
前記第１端子が第１電源電位の場合に、前記第３端子から入力されるシリアル切替制御信号を、前記第２端子から入力されるクロック信号に同期させて第１パラレル切替制御信号に変換するように動作し、前記第１端子が第２電源電位の場合に該動作を停止する直並列変換器と、
前記第１端子の電位に応じて、前記直並列変換器で変換される前記第１パラレル切替制御信号と、前記第２および第３端子に入力される第２パラレル切替制御信号と、のいずれか一方を選択するセレクタと、
前記セレクタで選択される前記第１パラレル切替制御信号または前記第２パラレル切替制御信号の電位レベルの変換を行い、スイッチ回路を切替可能な電位レベルのパラレル切替制御信号を生成するドライバ回路と、
入力端子が前記直並列変換器に接続され、出力端子が前記第３端子に接続され、前記出力端子をハイインピーダンスに設定可能なトライステートバッファと、を備えることを特徴とする
スイッチ制御回路。
【請求項２】
前記トライステートバッファの電源線上に接続され、前記第３端子が高電位のときに前記第３端子から前記トライステートバッファの出力端子を通って前記トライステートバッファの電源線上に電流が流れるのを防止する電源制御回路を備えることを特徴とする請求項１に記載のスイッチ制御回路。
【請求項３】
前記電源制御回路は、前記第１端子と前記トライステートバッファの電源端子との間に接続され、バックゲートがフローティングの第１ＰＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタは、前記第１端子が前記第１電源電位の場合にオンし、前記第１端子が前記第２電源電位の場合にオフすることを特徴とする請求項２に記載のスイッチ制御回路。
【請求項４】
前記トライステートバッファは、
ソースが前記トライステートバッファの電源線に接続され、ドレインが前記トライステートバッファの出力端子に接続され、バックゲートがソースに接続される第２ＰＭＯＳトランジスタと、
ドレインが前記トライステートバッファの出力端子に接続され、ソースが接地電位に設定され、バックゲートがソースに接続される第１ＮＭＯＳトランジスタと、を有し、
前記第１ＰＭＯＳトランジスタのゲート幅とゲート長との比（ゲート幅／ゲート長）は、前記第２ＰＭＯＳトランジスタのゲート幅とゲート長との比（ゲート幅／ゲート長）よりも大きいことを特徴とする請求項３に記載のスイッチ制御回路。
【請求項５】
前記トライステートバッファは、
ソースが前記トライステートバッファの電源線に接続され、ドレインが前記トライステートバッファの出力端子に接続され、バックゲートがフローティングの第２ＰＭＯＳトランジスタと、
ドレインが前記トライステートバッファの出力端子に接続され、ソースが接地電位に設定される第１ＮＭＯＳトランジスタと、を有することを特徴とする請求項１に記載のスイッチ制御回路。
【請求項６】
前記第２および第３端子からそれぞれ入力される１ビット信号とは異なる前記第２パラレル切替制御信号の１ビット信号をそれぞれ入力可能な１以上の端子からなる端子群を備え、
前記セレクタは、前記第１端子の電位が前記第２電源電位の場合には、前記第２端子、前記第３端子および前記端子群のそれぞれから入力される前記第２パラレル切替制御信号を選択することを特徴とする請求項１乃至５のいずれかに記載のスイッチ制御回路。
【請求項７】
少なくとも前記ドライバ回路に供給される電源電圧を生成する電源回路を備え、
前記直並列変換器は、前記第１パラレル切替制御信号とは別に、前記第１端子が前記第１電源電位の場合にスリープモードを設定し、前記第１端子が前記第２電源電位の場合に通常モードを設定したことを示す第１イネーブル信号を生成して前記電源回路に供給し、
前記電源回路は、前記第１イネーブル信号により前記スリープモードが設定されたことを検出すると、前記ドライバ回路に供給する前記電源電圧を低電圧レベルに設定することを特徴とする請求項１乃至６のいずれかに記載のスイッチ制御回路。
【請求項８】
前記セレクタで選択される前記パラレル切替制御信号をデコードするデコーダと、
少なくとも前記ドライバ回路に供給される電源電圧を生成する電源回路と、を備え、
前記直並列変換器は、前記第１パラレル切替制御信号とは別に、前記第１端子が前記第１電源電位の場合にスリープモードを設定し、前記第１端子が前記第２電源電位の場合に通常モードを設定したことを示す第１イネーブル信号を生成して前記電源回路に供給し、
前記デコーダは、デコード結果を示す出力信号とは別に、前記第１端子が前記第２電源電位の場合にスリープモードを設定し、前記第１端子が前記第１電源電位の場合に通常モードを設定したことを示す第２イネーブル信号を生成して前記電源回路に供給し、
前記電源回路は、前記第１イネーブル信号または前記第２イネーブル信号により前記スリープモードが設定されたことを検出すると、前記ドライバ回路に供給する前記電源電圧を低電圧レベルに設定し、
前記ドライバ回路は、前記デコーダの出力信号の信号電位をレベル変換することを特徴とする請求項１乃至６のいずれかに記載のスイッチ制御回路。
【請求項９】
パラレル切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記パラレル切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
第１端子、第２端子および第３端子と、
前記第１端子が第１電源電位の場合に、前記第３端子から入力されるシリアル切替制御信号を、前記第２端子から入力されるクロック信号に同期させて第１パラレル切替制御信号に変換するように動作し、前記第１端子が第２電源電位の場合に該動作を停止する直並列変換器と、
前記第１端子の電位に応じて、前記直並列変換器で変換される前記第１パラレル切替制御信号と、前記第２および第３端子に入力される第２パラレル切替制御信号と、のいずれか一方を選択するセレクタと、
前記セレクタで選択される前記第１パラレル切替制御信号または前記第２パラレル切替制御信号の電位レベルの変換を行い、スイッチ回路を切替可能な電位レベルのパラレル切替制御信号を生成するドライバ回路と、
入力端子が前記直並列変換器に接続され、出力端子が前記第３端子に接続され、前記出力端子をハイインピーダンスに設定可能なトライステートバッファと、を有することを特徴とする半導体装置。
【請求項１０】
異なる無線方式の高周波信号を入出力する複数の無線部と、
パラレル切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記パラレル切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
第１端子、第２端子および第３端子と、
前記第１端子が第１電源電位の場合に、前記第３端子から入力されるシリアル切替制御信号を、前記第２端子から入力されるクロック信号に同期させて第１パラレル切替制御信号に変換するように動作し、前記第１端子が第２電源電位の場合に該動作を停止する直並列変換器と、
前記第１端子の電位に応じて、前記直並列変換器で変換される前記第１パラレル切替制御信号と、前記第２および第３端子に入力される第２パラレル切替制御信号と、のいずれか一方を選択するセレクタと、
前記セレクタで選択される前記第１パラレル切替制御信号または前記第２パラレル切替制御信号の電位レベルの変換を行い、スイッチ回路を切替可能な電位レベルのパラレル切替制御信号を生成するドライバ回路と、
入力端子が前記直並列変換器に接続され、出力端子が前記第３端子に接続され、前記出力端子をハイインピーダンスに設定可能なトライステートバッファと、を有することを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチ回路の切替を行うスイッチ制御回路、半導体装置および無線通信装置に関する。
【背景技術】
【０００２】
携帯電話やスマートフォン等の携帯端末の高周波回路部では、送信回路と受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年の低価格および小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。
【０００３】
但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコンが半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。
【０００４】
最近の携帯端末はマルチモードおよびマルチバンド化が進んでおり、それに伴い高周波スイッチに必要なポート数は１０を超えている。ポート数が増えると、必然的に、スイッチの接続状態を制御するのに必要な信号のビット数が増える。例えば、アンテナ端子と１０個のＲＦ端子との間の接続状態を切り替えるＳＰ１０Ｔスイッチにおいては、１０個の接続状態が必要であり、制御信号の必要ビット数は４となる。４ビットの制御信号をパラレルに入力する場合、当然４つの端子が必要である。この入力方式を以後パラレル入力方式と呼ぶことにする。それに対して、シリアルデータ信号をクロック信号に同期させて入力させる方法がある。この入力方式を以後シリアル入力方式と呼ぶことにする。シリアル入力方式であれば、ポート数が増えても、データ入力端子は１つだけで良いというメリットがある。そのため、従来の高周波スイッチはパラレル入力方式が主流であったが、最近ではシリアル入力方式の要求が増えてきた。
【０００５】
なお、本来、高周波スイッチＩＣとしてはどちらかの入力方式が排他的に採用されるが、高周波スイッチＩＣとしての汎用性を高めるには、両入力方式を電気的に切り替えられる方が望ましい。しかし、それを実現するためには、それぞれの入力方式に必要な入力端子と入力方式を電気的に切り替えるための端子とが必要となり、その分パッド数が増えてしまうという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2009-27487号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、端子数を増やすことなく、複数の無線部の切替を行うことが可能なスイッチ制御回路、半導体装置および無線通信装置を提供するものである。
【課題を解決するための手段】
【０００８】
本実施形態によれば、第１端子、第２端子および第３端子と、
前記第１端子が第１電源電位の場合に、前記第３端子から入力されるシリアル切替制御信号を、前記第２端子から入力されるクロック信号に同期させて第１パラレル切替制御信号に変換するように動作し、前記第１端子が第２電源電位の場合に該動作を停止する直並列変換器と、
前記第１端子の電位に応じて、前記直並列変換器で変換される前記第１パラレル切替制御信号と、前記第２および第３端子に入力される第２パラレル切替制御信号と、のいずれか一方を選択するセレクタと、
前記セレクタで選択される前記第１パラレル切替制御信号または前記第２パラレル切替制御信号の電位レベルの変換を行い、スイッチ回路を切替可能な電位レベルのパラレル切替制御信号を生成するドライバ回路と、
入力端子が前記直並列変換器に接続され、出力端子が前記第３端子に接続され、前記出力端子をハイインピーダンスに設定可能なトライステートバッファと、を備えることを特徴とする
スイッチ制御回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るスイッチ制御回路３を内蔵した半導体装置１の概略構成を示すブロック図。
【図２】単位選択回路６ａの回路構成の一例を示す回路図。
【図３】１ビット分のレベルシフト回路８ａの内部構成の一例を示す回路図。
【図４】高周波スイッチ回路２の一例であるＳＰ４Ｔスイッチの内部構成を示す回路図。
【図５】第２の実施形態に係るトライステートバッファ１０の内部構成を示す回路図。
【図６】第３の実施形態に係るスイッチ制御回路３を内蔵する半導体装置１の概略構成を示すブロック図。
【図７】第４の実施形態に係るスイッチ制御回路３を内蔵する半導体装置１の概略構成を示すブロック図。
【図８】第５の実施形態に係るスイッチ制御回路３を内蔵する半導体装置１の概略構成を示すブロック図。
【図９】第１〜第５実施形態のいずれかに係る半導体装置１を実装した無線通信装置の概略構成を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係るスイッチ制御回路３を内蔵した半導体装置１の概略構成を示すブロック図である。図１の半導体装置１は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。
【００１２】
図１の半導体装置１は、大きく分けて、高周波スイッチ回路２と、スイッチ制御回路３とを備えている。高周波スイッチ回路２は、複数のＲＦ信号端子ＲＦ１〜ＲＦｎの中から一つを選択して、アンテナ端子RF_COMと接続する。これら複数のＲＦ信号端子ＲＦ１〜ＲＦｎは、図１では不図示の送受信回路に接続されている。送受信回路は、複数の無線方式に対応しており、各無線方式ごとに別個のＲＦ信号を生成する。後述するように、無線通信装置には、図１の半導体装置１が少なくとも一つ実装される。なお、高周波スイッチ回路２が切り替えるＲＦ信号端子の数は４つに限定されるものではない。
【００１３】
スイッチ制御回路３は、第１〜第４端子４−１〜４−４を含む入力端子群４と、直並列変換器５と、セレクタ６と、デコーダ回路７と、ドライバ回路８と、電源回路９と、トライステートバッファ１０と、ＰＭＯＳトランジスタ（電源制御回路）１１と、インバータ１２と、複数の入力バッファ１３（１３−１〜１３−４）とを有する。
【００１４】
直並列変換器５は、高周波スイッチ回路２の切替を指示するシリアル切替制御信号をクロック信号ＣＫに同期させて第１パラレル切替制御信号に変換する。より詳細には、直並列変換器５は、第１端子４−１が第１電源電位の場合に、第３端子４−３から入力されるシリアル切替制御信号を、第２端子４−２から入力されるクロック信号に同期させて第１パラレル切替制御信号に変換するように動作し、第１端子４−１が第２電源電位の場合に該動作を停止する。
【００１５】
直並列変換器５の内部には、不図示のレジスタが設けられている。レジスタには、第２端子から入力されたシリアル切替制御信号や、図１の半導体装置１の識別情報等を保持することができ、レジスタに保持された情報は、後述するように、第２端子１３−２から外部に出力することができる。
【００１６】
第１端子４−１の電位Ｖdd_1は、直並列変換器５を動作させて直並列変換を行う場合は第１電源電位に設定され、直並列変換器５で直並列変換を行わずに第２〜第４端子４−２〜４−４に第２パラレル切替制御信号を入力する場合は第２電源電位に設定される。
【００１７】
第２端子４−２には、第１端子４−１に第１電源電位が供給されている場合はシリアル切替制御信号に同期したクロック信号ＣＫが入力され、第１端子４−１に第２電源電位が供給されている場合は第２パラレル切替制御信号中の１ビット信号Ｖc1が入力される。
【００１８】
第３端子４−３には、第１端子４−１に第１電源電位が供給されている場合はシリアル切替制御信号ＤＡＴＡが入力されるとともに、外部からの要求に応じて直並列変換器５に保持されたシリアル切替制御信号ＤＡＴＡが出力される。また、第３端子４−３には、第１端子４−１に第２電源電位が供給されている場合は第２端子４−２から入力される１ビット信号とは異なる第２パラレル切替制御信号中の１ビット信号Ｖc2が入力される。
【００１９】
セレクタ６は、第１端子４−１の電位に応じて、直並列変換器５で変換される第１パラレル切替制御信号と、第２および第３端子４−２，４−３に入力される第２パラレル切替制御信号と、のいずれか一方を選択する。セレクタ６の選択制御信号Ｓは、入力バッファ１３−１の出力信号である。この入力バッファ１３−１の入力端子は、第１端子４−１に接続されており、選択制御信号Ｓは、第１端子４−１の電位Ｖdd_1が第１電源電位か、または第２電源電位かによって電位レベルが変化する。
【００２０】
ドライバ回路８は、セレクタ６で選択される第１パラレル切替制御信号または第２パラレル切替制御信号の電位のレベル変換を行って、高周波スイッチ回路２を切替可能な電位レベルのパラレル切替制御信号を生成する。
【００２１】
トライステートバッファ１０は、上述したように、直並列変換器５内のレジスタに保持された情報を第３端子４−３を介して外部に出力するために用いられるものである。トライステートバッファ１０の入力端子は直並列変換器５の出力端子に接続され、トライステートバッファ１０の出力端子は第３端子４−３に接続され、トライステートバッファ１０の出力端子はハイインピーダンスに設定可能である。
【００２２】
上述したように、第３端子４−３は、外部からクロック信号ＣＫまたは第２パラレル切替制御信号中の１ビット信号Ｖc2を入力するためにも用いられる。よって、入出力信号同士が衝突しないように、外部から第３端子４−３に信号Ｖc2が入力される場合は、トライステートバッファ１０の出力端子はハイインピーダンスに設定される。
【００２３】
トライステートバッファ１０の電源端子Ｖ+には、ＰＭＯＳトランジスタ１１が接続されている。このＰＭＯＳトランジスタ１１のソースは第１端子４−１に接続され、ドレインはトライステートバッファ１０の電源端子Ｖ+に接続され、ゲートは第１端子４−１の電位レベルを反転するインバータ１２の出力端子に接続されている。
【００２４】
例えば、第１端子４−１がハイレベルになると、ＰＭＯＳトランジスタ１１がオンして、トライステートバッファ１０の電源端子Ｖ+はハイレベルになり、トライステートバッファ１０の出力端子は、その入力信号を反転した論理になる。また、第１端子４−１がハイレベルになると、直並列変換器５が直並列変換動作を行う。よって、この場合は、外部からシリアル切替制御信号ＤＡＴＡが入力されて、スイッチ制御回路３の内部で直並列変換を行って第１パラレル切替制御信号を生成するモードとなる。
【００２５】
逆に、第１端子４−１がロウレベルになると、ＰＭＯＳトランジスタ１１がオフして、トライステートバッファ１０の出力端子はハイインピーダンス状態となる。また、直並列変換器５は直並列変換動作を停止する。よって、この場合は、外部から第２〜第４端子４−２〜４−４を介して第２パラレル切替制御信号が入力されるモードとなる。
【００２６】
ここで、ＰＭＯＳトランジスタ１１は、そのバックゲートをフローティングにしている。本実施形態に係るスイッチ制御回路３は、高速信号を扱うことから、ＳＯＩ基板上に形成することを前提としており、バックゲートをフローティングすることは容易に実現できる。
【００２７】
ＰＭＯＳトランジスタ１１のバックゲートをフローティングにすることで、第１端子４−１がロウレベル（０Ｖ）のときに、ＰＭＯＳトランジスタ１１のゲートはハイレベル（例えば１．８Ｖ）となり、ＰＭＯＳトランジスタ１１は完全に遮断状態になり、トライステートバッファ１０の出力端子はハイインピーダンスになる。よって、この状態で、第３端子４−３に外部からハイ電位が入力されたとしても、このハイ電位によって、トライステートバッファ１０の電源端子Ｖ+からＰＭＯＳトランジスタ１１を介して第１端子４−１に電流が流れるおそれがなくなり、第３端子４−３の電位が落ち込むおそれはない。
【００２８】
仮に、ＰＭＯＳトランジスタ１１のバックゲートがソースに接続されているとすると、ＰＭＯＳトランジスタ１１のドレインとバックゲートの間の寄生ダイオードを通って、ハイ電位の第３端子４−３からロウ電位の第１端子４−１に向けて電流が流れてしまい、第３端子４−３の電位が落ち込んでしまう。
【００２９】
また、ＰＭＯＳトランジスタ１１が存在せず、トライステートバッファ１０の電源端子Ｖ+が第１端子４−１に直接接続されている場合も、第３端子４−３をハイ電位にしようすると、第１端子４−１からトライステートバッファ１０の電源端子Ｖ+を介して接地端子に電流が流れ込み、第３端子４−３は所望のハイレベル電位に到達しなくなってしまう。
【００３０】
これに対して、本実施形態の場合、第１端子４−１が０Ｖで、かつ第３端子４−３がハイレベルになっても、バックゲートがフローティングであるためにＰＭＯＳトランジスタ１１を完全に遮断できて、トライステートバッファ１０の出力端子がハイインピーダンス状態を維持できるため、第３端子４−３の電位が落ち込むといった不具合が起きなくなり、第３端子４−３を双方向の入出力端子として利用可能となって、端子数の削減が図れる。
【００３１】
上述したように、本実施形態に係るスイッチ制御回路３は、第１端子４−１がハイレベルのときは第３端子４−３に入力されたシリアル切替制御信号ＤＡＴＡを直並列変換器５で第２パラレル切替制御信号に変換してセレクタ６に入力し、第１端子４−１がロウレベルのときは第２〜第４端子４−２〜４−４に入力された第２パラレル切替制御信号を入力バッファ１３−２〜１３−４を介してセレクタ６に入力する。
【００３２】
セレクタ６は、第１端子４−１がハイレベルのときは、直並列変換器５から出力された第２パラレル切替制御信号を選択し、第１端子４−１がロウレベルのときは、第２〜第４端子４−２〜４−４から入力されて入力バッファ１３−２〜１３−４を通過した第２パラレル切替制御信号を選択する。
【００３３】
セレクタ６は、第２パラレル切替制御信号を構成する各ビット信号ごとに、単位選択回路６ａを有する。図２は単位選択回路６ａの回路構成の一例を示す回路図である。図２の単位選択回路６ａは、選択制御信号Ｓの反転信号を生成するインバータ２０と、第１入力信号ＩＮ１と選択制御信号Ｓとの否定論理積を演算する第１ＮＡＮＤ回路２１と、第２入力信号と選択制御信号Ｓの反転信号との否定論理積を演算する第２ＮＡＮＤ回路２２と、第１および第２ＮＡＮＤ回路２１，２２の出力信号同士の否定論理積を演算する第３ＮＡＮＤ回路２３とを有する。
【００３４】
第３ＮＡＮＤ回路２３は、選択制御信号Ｓがハイであれば、第１入力信号ＩＮ１が出力され、選択制御信号Ｓがロウであれば、第２入力信号ＩＮ２が出力される。
【００３５】
セレクタ６の出力信号は、第２パラレル切替制御信号と同じビット数からなる。図１の例では、３ビットである。
【００３６】
ドライバ回路８は、セレクタ６の出力信号の各ビットごとに電位レベルの変換を行うｎ個（図１の場合はｎ＝３）のレベルシフト回路８ａを有する。
【００３７】
図３は１ビット分のレベルシフト回路８ａの内部構成の一例を示す回路図である。図３のレベルシフト回路８ａは、インバータ３１と、初段レベルシフタ３２と、後段レベルシフタ３３とを有する。
【００３８】
インバータ３１は、入力信号を反転した反転信号のハイ電位を内部電源電位Ｖdd_int1に設定する。
【００３９】
初段レベルシフタ３２は、インバータ３１の出力信号のハイレベルを正側にレベルシフトする。後段レベルシフタ３３は、インバータ３１の出力信号のロウレベルを負側にレベルシフトする。初段レベルシフタ３２には正側の電源電位Ｖpが供給され、負側の電源電位は接地電位に設定される。後段レベルシフタ３３には、正側の電源電位Ｖpと負側の電源電位Ｖnが供給される。これら正側の電源電位Ｖpと負側の電源電位は電源回路９で生成される。
【００４０】
電源回路９は、外部電源電位Ｖdd_2に基づいて、内部電源電位Ｖdd_int1、正側電源電位Ｖp、および負側電源電位Ｖnを生成する。ここで、内部電源電位Ｖdd_int1は、０＜Ｖdd_int1≦Ｖdd_2の電位範囲内に設定される。第１端子４−１に供給される電位Ｖdd_1と内部電源電位Ｖdd_int1は、双方とも同じ電位（例えば１．８Ｖ）に設定するのが望ましい。これにより、電位Ｖdd_1が供給される回路ブロック（ＰＭＯＳトランジスタ１１と直並列変換器５）と、内部電源電位Ｖdd_int1が供給される回路ブロック（セレクタ６、デコーダ回路７、ドライバ回路８）との出力論理振幅を一致させることができる。
【００４１】
また、電源回路９は、不図示の二系統のチャージポンプを用いて、正の昇圧電位Ｖｐ（＞Ｖdd_int1）と負の昇圧電位Ｖｎを生成する。
【００４２】
図４は高周波スイッチ回路２の一例であるＳＰ４Ｔ（Single-Pole 4-Throw）スイッチの内部構成を示す回路図である。このＳＰ４Ｔスイッチは、パラレル切替制御信号Con1〜Con4に応じて、４個のＲＦ端子ＲＦ１〜ＲＦ４のいずれか一つを共通ＲＦ端子RF_COMと導通させる切替動作を行う。
【００４３】
図４のＳＰ４Ｔスイッチは、共通ＲＦ端子RF_COMと４個のＲＦ端子ＲＦ１〜ＲＦ４のそれぞれとの間に複数のＦＥＴを多段直列接続して構成されるスルーＦＥＴ４１と、各ＲＦ端子と接地端子との間に複数のＦＥＴを多段直列接続して構成されるシャントＦＥＴ４２とを有する。各ＦＥＴの閾値電圧Ｖthは例えば０Ｖである。
【００４４】
スルーＦＥＴ４１とシャントＦＥＴ４２が複数のＦＥＴを多段直列接続しているのは、送信時には、数十ボルトの電圧振幅になることから、この電圧振幅が直列接続された複数のＦＥＴにかかるようにして、各ＦＥＴにかかる電圧を抑えるためである。
【００４５】
以下では、ＲＦ端子ＲＦ１を共通ＲＦ端子RF_COMと導通させる場合を例に取って、図４のＳＰ４Ｔスイッチの動作を説明する。この場合、制御信号Con1がハイ電位（Ｖon）になって、制御信号Con1がゲートに入力されるスルーＦＥＴ４１がオンし、ＲＦ端子ＲＦ１と接地端子との間に接続されたシャントＦＥＴ４２はオフする。また、他のスルーＦＥＴ４１はすべてオフし、他のシャントＦＥＴ４２はすべてオンする。
【００４６】
制御信号Con1の電位Ｖonは、スルーＦＥＴ４１が導通して、そのオン抵抗が十分に小さくなる程度の電位であればよい。この電位Ｖonは、図１の電源回路９で生成されたＶpであり、例えば３．５Ｖである。制御信号Con2〜Con4の電位Ｖoffは、ＲＦ端子ＲＦ２〜ＲＦ４にＲＦ信号が入力されても、スルーＦＥＴ４１の遮断状態を維持できるゲート電位である。この電位Ｖoffは、電源回路９で生成されたＶnであり、例えば−１．５Ｖである。
【００４７】
図４の高周波スイッチ回路２では、スルーＦＥＴ４１がオフであっても、オフ容量を介して漏れ電流が生じるが、この漏れ電流をシャントＦＥＴ４２に流すようにしている。
【００４８】
このように、第１の実施形態では、スイッチ制御回路３内で直並列変換を行う場合と行わない場合で、スイッチ制御回路３の入力端子のうち一部の端子（例えば第２端子４−２と第３端子４−３）に別種類の信号を入力するようにしたため、入力端子数の削減が図れる。
【００４９】
また、第３端子４−３は、双方向の入出力端子として利用するために、この端子にトライステートバッファ１０を接続して、第３端子４−３に信号を入力する際には、トライステートバッファ１０の出力をハイインピーダンスにして入出力信号が衝突しないようにし、このトライステートバッファ１０の電源線にＰＭＯＳトランジスタ１１を接続して、このＰＭＯＳトランジスタ１１のバックゲートをフローティングにするため、第３端子４−３がハイでＰＭＯＳトランジスタ１１がオフ状態であっても、トライステートバッファ１０の出力端子をハイインピーダンスに維持でき、第３端子４−３の電位変動を抑制できる。
【００５０】
（第２の実施形態）
以下に説明する第２の実施形態は、図１のトライステートバッファ１０の内部構成に特徴があるものである。第２の実施形態に係るスイッチ制御回路３は、図１と同様のブロック構成であるため、その説明を省略する。
【００５１】
図５は第２の実施形態に係るトライステートバッファ１０の内部構成を示す回路図である。図５のトライステートバッファ１０は、ソースが電源線Ｖ+に接続され、ドレインが第３端子４−３に接続されたＰＭＯＳトランジスタ５１と、ドレインが第３端子４−３に接続され、ソースが接地されたＮＭＯＳトランジスタ５２とを有する。ＰＭＯＳトランジスタ５１のバックゲートは、ソースおよび電源線Ｖ+に接続され、ＮＭＯＳトランジスタ５２のバックゲートは、ソースおよび接地端子に接続されている。
【００５２】
このように、トライステートバッファ１０内の両トランジスタ５１，５２のバックゲートをソースに接続して電位を確定させることで、バックゲートをフローティングにする場合と比べて、ドレイン耐圧を高くすることができ、第３端子４−３に対して高いＥＳＤ耐量を持たせることができる。
【００５３】
また、本実施形態では、トライステートバッファ１０の電源端子Ｖ+に接続されたＰＭＯＳトランジスタ１１のオン抵抗をトライステートバッファ１０内のＰＭＯＳトランジスタ５１のオン抵抗よりも小さくする。これにより、ＰＭＯＳトランジスタ１１が第１端子４−１とトライステートバッファ１０の電源端子V+との間に接続されていてもトライステートバッファ１０の電流駆動能力が低下するおそれはない。
【００５４】
ＰＭＯＳトランジスタ１１のオン抵抗をＰＭＯＳトランジスタ５１のオン抵抗よりも十分小さくするには、ＰＭＯＳトランジスタ５１のゲート幅／ゲート長と比較してＰＭＯＳトランジスタ１１のゲート幅／ゲート長を大きくすればよい。
【００５５】
例えば、ＰＭＯＳトランジスタ１１のゲート幅／ゲート長は、4000μｍ／0.25μｍに設定し、ＰＭＯＳトランジスタ５１のゲート幅／ゲート長は、300μｍ／0.35μｍに設定する。
【００５６】
このように、第２の実施形態では、第３端子４−３に接続されたトライステートバッファ１０内の両トランジスタ５１，５２のバックゲートをソースに接続するため、ドレイン耐圧が向上し、第３端子４−３に対して高いＥＳＤ耐量を持たせることができる。また、トライステートバッファ１０内のＰＭＯＳトランジスタ５１のオン抵抗よりも、トライステートバッファ１０の電源線上に接続されるＰＭＯＳトランジスタ１１のオン抵抗を十分に小さくするため、ＰＭＯＳトランジスタ１１を設けても入力バッファ１３−１の電流駆動能力を低下させることがない。
【００５７】
図５では、トライステートバッファ１０内の両トランジスタ５１，５２のバックゲートをソースに接続したが、ＰＭＯＳトランジスタ５１のバックゲートをフローティングにしてもよい。この場合、図１のＰＭＯＳトランジスタ１１を省略しても、第１の実施形態と同様の効果が得られる。すなわち、第１端子４−１がロウで、第３端子４−３がハイの場合、トライステートバッファ１０内のＰＭＯＳトランジスタ５１のバックゲートがフローティングであれば、トライステートバッファ１０の出力端子はハイインピーダンスを維持できるため、第３端子４−３からトライステートバッファ１０の出力端子を通って、第１端子４−１側に電流が流れるおそれがなくなる。
【００５８】
（第３の実施形態）
以下に説明する第３の実施形態は、セレクタ６の選択制御信号Ｓを出力する入力バッファ１３−１の入力端子を、第１端子４−１とは別個の端子に接続するものである。このようにすると、スイッチ制御回路３の入力端子数が一つ増えるが、端子数を増加しても特に支障がない場合には適用可能である。
【００５９】
図６は第３の実施形態に係るスイッチ制御回路３を内蔵する半導体装置１の概略構成を示すブロック図である。図６の半導体装置１は、セレクタ６の選択制御信号Ｓを出力する入力バッファ１３−１の入力端子を、第１端子４−１とは別個の端子４−５に接続したことが図１と異なっており、それ以外の構成は共通である。この端子４−５の電位Ｖswにより、セレクタ６の選択制御信号Ｓの論理が決定される。
【００６０】
（第４の実施形態）
以下に説明する第４の実施形態は、直並列変換器５で直並列変換を行う際に低消費電力モードに移行する機能を設けたものである。
【００６１】
図７は第４の実施形態に係るスイッチ制御回路３を内蔵する半導体装置１の概略構成を示すブロック図である。図７のスイッチ制御回路３は、直並列変換器５Ａ、セレクタ６Ａおよび電源回路９Ａの内部構成が図１とは異なっている。
【００６２】
図７の直並列変換器５Ａは、直並列変換を行う際に、低消費電力モードに移行するか否かの情報を出力する第１イネーブル端子Ｅｎ１を有する。第１イネーブル端子Ｅｎ１の信号電位は、例えば第３端子４−３を介して設定可能であり、低消費電力モードに設定したい場合は第１イネーブル端子をロウ電位にする。
【００６３】
図７のセレクタ６Ａは、図１のセレクタ６に一つ単位選択回路６ａを追加した構成になっている。追加した単位選択回路６ａは、入力バッファ１３−１からの選択制御信号Ｓに基づいて、直並列変換器５Ａの第１イネーブル端子Ｅｎ１からの出力信号と、電源回路９Ａで生成された内部電位Ｖdd_int1との一方を選択する。より具体的には、この単位選択回路６ａは、直並列変換器５で直並列変換を行う場合は、第１イネーブル端子Ｅｎ１からの出力信号を選択し、直並列変換を行わずに外部から第２パラレル切替制御信号を入力する場合は内部電位Ｖdd_int1を選択する。
【００６４】
この単位選択回路６ａで選択された信号Ｅｎは、電源回路９Ａに入力される。例えば、直並列変換器５で直並列変換を行う場合は、この単位選択回路６ａは第１イネーブル端子Ｅｎ１からの出力信号に応じた信号電位を出力するため、第１イネーブル端子Ｅｎ１からの出力信号が低消費電力モード用の信号電位であれば、それに応じた信号電位が電源回路９Ａに入力される。これを受けて、電源回路９Ａは、その内部の不図示のチャージポンプの動作を停止して、低消費電力動作を行う。そして、ドライバ回路８に供給する電源電圧VpおよびＶnの電位レベルの絶対値も下げて、ドライバ回路８の動作も停止させる。
【００６５】
このように、第４の実施形態では、第３端子４−３にシリアル切替制御信号ＤＡＴＡを入力して直並列変換器５で直並列変換を行う場合は、電源回路９Ａを低消費電力モードに設定できるようにしたため、低消費電力モード設定用の端子を別個に設けなくても、スイッチ制御回路３内の一部の回路ブロックを低消費電力モードに設定できる。
【００６６】
（第５の実施形態）
以下に説明する第５の実施形態では、上述した第４の実施形態に加えて、直並列変換を行わずに外部から第２パラレル切替制御信号を入力する場合も、低消費電力動作を行えるようにしたものである。
【００６７】
図８は第５の実施形態に係るスイッチ制御回路３を内蔵する半導体装置１の概略構成を示すブロック図である。図８のスイッチ制御回路３は、セレクタ６Ｂ、デコーダ回路７Ａおよび電源回路９Ｂの構成が図７とは異なっている。
【００６８】
図８のデコーダ回路７Ａは、低消費電力モードに移行するか否かの情報を出力する第２イネーブル端子Ｅｎ２を有する。この第２イネーブル端子Ｅｎ２の信号電位は、不図示の端子や制御回路から設定可能である。例えば低消費電力モードに設定したい場合は第２イネーブル端子Ｅｎ２はロウ電位に設定される。
【００６９】
セレクタ６Ｂ内の単位選択回路６ａは、入力バッファ１３−１からの選択制御信号Ｓに基づいて、直並列変換器５の第１イネーブル端子Ｅｎ１からの信号と、デコーダ回路７の第２イネーブル端子Ｅｎ２からの信号との一方を選択する。より具体的には、直並列変換器５で直並列変換を行う場合は第１イネーブル端子Ｅｎ１からの信号を選択し、直並列変換器５で直並列変換を行わずに外部から第２パラレル切替制御信号を入力する場合は、第２イネーブル端子Ｅｎ２からの信号を選択する。
【００７０】
単位選択回路６ａで選択した信号は、電源回路９Ｂに入力される。単位選択回路６ａで選択した信号が例えばロウレベルの場合、電源回路９Ｂは低消費電力モードに移行し、電源回路９Ｂ内での電力消費を抑制するとともに、ドライバ回路８の動作も停止させる。
【００７１】
このように、第５の実施形態では、直並列変換回路５で直並列変換を行う場合だけでなく、直並列変換を行わずに外部から第２パラレル切替制御信号を入力する場合も、低消費電力モードに移行できる。
【００７２】
図９は上述した第１〜第５実施形態のいずれかに係る半導体装置１を実装した無線通信装置の概略構成を示すブロック図である。図９の無線通信装置は、例えば携帯電話やスマートフォン、ＰＣなどの複数の無線方式を切り替えて使用可能な各種の無線機器である。
【００７３】
図９の無線通信装置５１は、周波数帯域および無線方式の少なくとも一方がそれぞれ異なっておりそれぞれ別個に無線通信を行う複数の無線部５２と、これら無線部５２に接続される上述の半導体装置１とを有する。これら複数の無線部５２と半導体装置１とは、それぞれ別チップとして支持基板（例えばプリント配線板）に実装されてもよいし、あるいは、複数の無線部５２と半導体装置１とを同一の半導体基板上に形成してもよい。また、無線通信装置５１内に複数の半導体装置１を設けてもよい。
【００７４】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７５】
１  半導体装置、２  高周波スイッチ回路、３  スイッチ制御回路、４  入力端子群、４−１〜４−４  第１〜第４端子、５  直並列変換器、６  セレクタ、７  デコーダ回路、８  ドライバ回路、９  電源回路、１０  トライステートバッファ、１１  ＰＭＯＳトランジスタ（電源制御回路）、１２  インバータ、１３（１３−１〜１３−４）  入力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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