(57)【要約】【課題】外部入出力回路と複数のバンクのメモリなどを接続するデータバスを備える半導体装置において、データバスの配線長に遠近端差があってデータバスの伝送時間の差をできるだけ少なくすることができる半導体装置を提供する。【解決手段】データバスと、データバスに接続され、データバスを伝送するデータの入出力を行う第１のデータ入出力回路と、夫々データバスに接続され、第１のデータ入出力回路との間でデータバスを介してデータの入出力を行う複数の第２のデータ入出力回路と、を備え、複数の第２のデータ入出力回路と第１のデータ入出力回路とを夫々接続するデータバスの時定数の差が小さくなるように各第２のデータ入出力回路から第１のデータ入出力回路までの前記データバスが配線幅を変えて配線されている。【選択図】図１８
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【特許請求の範囲】
【請求項１】
データバスと、
前記データバスに接続され、前記データバスを伝送するデータの入出力を行う第１のデータ入出力回路と、
夫々前記データバスに接続され、前記第１のデータ入出力回路との間で前記データバスを介してデータの入出力を行う複数の第２のデータ入出力回路と、
を備え、
前記複数の第２のデータ入出力回路と前記第１のデータ入出力回路とを夫々接続する前記データバスの時定数の差が小さくなるように前記各第２のデータ入出力回路から前記第１のデータ入出力回路までの前記データバスが配線幅を変えて配線されていることを特徴とする半導体装置。
【請求項２】
前記複数の第２のデータ入出力回路と前記第１のデータ入出力回路とを夫々接続する前記データバスの配線抵抗の差が小さくなるように前記各第２のデータ入出力回路から前記第１のデータ入出力回路までの前記データバスの配線幅が変えて配線されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記データバスが、
幹線と、
前記幹線に前記第１のデータ入出力回路を接続する第１の支線と、
前記幹線に前記複数のデータ入出力回路を夫々接続する複数の第２の支線と、
を備えていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記複数の第２の支線の前記幹線への接続部のうち、幹線の端に接続されている第２の支線への接続部から第１の支線への接続部までの前記幹線の配線幅が、前記幹線の端に接続されている第２の支線への接続部から前記第１の支線への接続部までの前記幹線の長さに応じて決められていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記幹線の端に接続されている第２の支線への接続部から第１の支線への接続部までの前記幹線の途中で前記幹線に接続されている第２の支線の配線幅が、前記幹線の端に接続されている第２の支線の配線幅より小さく配線されていることを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記幹線の端に接続されている第２の支線への接続部から第１の支線への接続部までの前記幹線の途中で前記幹線に接続されている第２の支線の配線幅が、当該第２の支線への接続部から前記第１の支線への接続部までの幹線の長さに応じて決められていることを特徴とする請求項５記載の半導体装置。
【請求項７】
複数の第１のデータ入出力回路と、
前記複数の第１のデータ入出力回路夫々に対して、複数個ずつ設けられた第２のデータ入出力回路と、
前記各第１のデータ入出力回路と夫々対応する前記各第２のデータ入出力回路との間で並列にデータ転送が可能なように構成された並列バスであるデータバスと、
を備え、
前記各第２のデータ入出力回路と前記各第１のデータ入出力回路とを接続する前記データバスの時定数の差が小さくなるように前記各第２のデータ入出力回路から前記各第１のデータ入出力回路までの前記データバスの配線幅が変えて配線されていることを特徴とする半導体装置。
【請求項８】
前記各第２のデータ入出力回路と前記各第１のデータ入出力回路とを接続する前記データバスの時定数が互いに等しくなるように前記データバスの配線幅が変えて配線されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記各第２のデータ入出力回路と前記各第１のデータ入出力回路とを接続する前記データバスの配線抵抗が互いに等しくなるように前記データバスの配線幅が変えて配線されていることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第２のデータ入出力回路が、前記各第１のデータ入出力回路に対して夫々２個ずつ設けられ、
前記データバスが、
複数の並列配線からなる幹線と、
前記幹線に前記複数の第１のデータ入出力回路を夫々接続する複数の第１の支線と、
前記幹線に前記複数の第２のデータ入出力回路を夫々接続する複数の第２の支線と、
を備え、
前記幹線の各配線に対する前記第１の支線の接続部は、当該配線に対する第２の支線の接続部の間に設けられ、
前記複数の第１及び第２の支線夫々の配線幅が、前記各支線の配線長に応じて決められていることを特徴とする請求項７乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記データバスが、
複数の並列配線からなる幹線と、
前記幹線に前記複数の第１のデータ入出力回路を夫々接続する複数の第１の支線と、
前記幹線に前記複数の第２のデータ入出力回路を夫々接続する複数の第２の支線と、
を備え、
幹線の複数の並列配線について、各配線の端に接続される第２の支線への接続部から当該配線に接続される第１の支線の接続部までの配線長に応じて当該配線の配線幅が決められ、
前記複数の第１の支線について、夫々当該支線の配線長に応じて配線幅が決められ、
前記複数の第２の支線について、各第２の支線の配線長と、当該第２の支線の幹線への接続部から第１の支線の接続部までの幹線の配線幅と配線長と、に依存して配線幅が決められていることを特徴とする請求項７乃至９いずれか１項記載の半導体装置。
【請求項１２】
前記データバスが、
複数の並列配線からなる幹線と、
前記幹線に前記複数の第１のデータ入出力回路を夫々接続する複数の第１の支線と、
前記幹線に前記複数の第２のデータ入出力回路を夫々接続する複数の第２の支線と、
を備え、
前記幹線の各配線の両端に夫々第２の支線への接続部が設けられ、
前記幹線の各配線における第１の支線への接続部が、当該配線の両端に接続された第２の支線からの配線長が等しくなる位置に設けられ、
前記幹線の各配線の配線幅が互いに等しく、前記時定数が各第１の支線、各第２の支線の配線幅により調整されていることを特徴とする請求項７乃至９いずれか１項記載の半導体装置。
【請求項１３】
前記幹線が第１の方向に配線され、
前記第１のデータ入出力回路及び第２のデータ入出力回路が前記幹線を間に挟んで幹線の両側に配置され、
前記第１及び前記第２の支線が、前記第１の方向とは異なる第２の方向に配線されていることを特徴とする請求項３乃至６、１０乃至１２いずれか１項記載の半導体装置。
【請求項１４】
前記幹線が第１の方向に配線され、
前記複数の第１のデータ入出力回路が前記幹線の片側に前記幹線に沿って配置され、
前記複数の第２のデータ入出力回路が前記幹線を間に挟んで前記複数の第１のデータ出力部に対向して前記幹線に沿って配置されていることを特徴とする請求項１０乃至１３いずれか１項記載の半導体装置。
【請求項１５】
前記各第１のデータ入出力回路が夫々外部入出力端子に接続され、
前記各第２のデータ入出力回路が夫々メモリセルアレイに接続されていることを特徴とする請求項１乃至１４いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、データ記憶部と、データ記憶部に記憶するデータの入出力回路と、データ記憶部と入出力回路との間を接続するデータバスと、を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭやフラッシュメモリなどのメモリを内蔵する半導体装置では、半導体装置の微細加工技術や回路技術の進歩によりギガビットオーダーの大規模な容量のメモリを内蔵するものが現れている。さらに、半導体装置を利用するシステムの高速化に伴い、メモリとメモリに対してリードライトデータの入出力を行うデータ入出力部との間のデータバスを高速にデータ転送する必要性が出てきている。
【０００３】
また、半導体装置に内蔵するメモリの容量やビット数、バンクの数は様々であり、そのレイアウト配置も様々である。さらに、メモリとの間でリードライトデータを入出力するデータ入出力端子の数や配置も仕様により様々である。
【０００４】
たとえば、内部の記憶容量が４Ｇビットに及ぶＤＲＡＭもすでに量産されようとしている。また、外部との間のデータの入出力に関してもＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）では、クロックの立ち上がりと立ち下がりの両方に同期してリードライトデータを外部と転送することにより、システム的に高速なデータ転送を可能にしており、その転送レートも１Ｇｂｐｓを上回るような転送レートでリードライトデータを入出力することが可能である製品も現れて来ている。
【０００５】
さらに、用途によっては、メモリのビット数も３２ビット以上にも及ぶ場合があり、メモリのビット数に合わせて同じ数のデータ入出力端子（ＤＱ端子）から並列に入出力するような製品が必要となる場合もある。そのような製品では、多ビットのリードライトデータを同時に並列にデータ入出力端子（ＤＱ端子）から入出力すると共に、大容量のメモリアレイとの間で高速なデータ転送を可能にする必要がある。
【０００６】
なお、特許文献１には、周辺部に一列にパッドを設けた半導体チップを搭載した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−８７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明によって与えられたものである。半導体装置の内部において、メモリアレイと外部入出力部との間はデータバスにより接続される。メモリアレイの内部配置やデータ入出力パッドの配置により、データバスの配線長には、遠近端差が生じ、データの入力側の波形には、ばらつきを生じる。このデータバスの配線長の遠近端差に起因する波形のばらつきは、データバスの高速なデータ転送を阻害する。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、データバスと、前記データバスに接続され、前記データバスを伝送するデータの入出力を行う第１のデータ入出力回路と、夫々前記データバスに接続され、前記第１のデータ入出力回路との間で前記データバスを介してデータの入出力を行う複数の第２のデータ入出力回路と、を備え、前記複数の第２のデータ入出力回路と前記第１のデータ入出力回路とを夫々接続する前記データバスの時定数の差が小さくなるように前記各第２のデータ入出力回路から前記第１のデータ入出力回路までの前記データバスが配線幅を変えて配線されている半導体装置が提供される。
【００１０】
本発明の第２の視点によれば、複数の第１のデータ入出力回路と、前記複数の第１のデータ入出力回路夫々に対して、複数個ずつ設けられた第２のデータ入出力回路と、前記各第１のデータ入出力回路と夫々対応する前記各第２のデータ入出力回路との間で並列にデータ転送が可能なように構成された並列バスであるデータバスと、を備え、前記各第２のデータ入出力回路と前記各第１のデータ入出力回路とを接続する前記データバスの時定数の差が小さくなるように前記各第２のデータ入出力回路から前記各第１のデータ入出力回路までの前記データバスの配線幅が変えて配線されていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明の第１の視点によれば、第１の入出力回路と、複数の第２の入出力回路との間でデータバスを介してデータ転送を行う場合に、各入出力回路の配置によらず、データバスの伝送時間の差を小さくすることが可能になる。
【００１２】
本発明の第２の視点によれば、複数の入出力回路の間で複数ビットのデータを並列にデータバスを介してデータ転送を行う場合に、各入出力回路の配置や、データバスでの各ビットの配線位置によらず、データバスにおける各ビットの伝送時間の差を小さくすることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】リードライトデータの入出力に着目したＤＲＡＭ半導体装置全体のブロック図である。
【図２】（ａ）ＤＲＡＭのアレイエリアとデータ入出力領域のレイアウト配置図と、（ｂ）ＤＲＡＭ全体のレイアウト配置図である。
【図３】データ入出力領域のレイアウト配置図である。
【図４】１６ビット並列入出力である場合のデータバス全体のレイアウト配置図である。
【図５】比較例のデータバスのレイアウト配置図である。
【図６】比較例における（ａ）データバス入出力部の回路図と、（ｂ）データバスの波形図と、（ｃ）データバス取り込み部での拡大波形図である。
【図７】比較例における（ａ）データバスの波形図と、（ｂ）データバス入出力部の回路図と、（ｃ）データバスの波形と取り込みクロックとの関係を説明する波形図である。
【図８】比較例における（ａ）データバスの配置図及び（ｂ）波形図と、アレイサイズがさらに大容量化した場合の（ｃ）データバスの配置図及び（ｄ）波形図である。
【図９】比較例におけるデータバス１ビットの拡大配線図である。
【図１０】本発明の第１の実施形態におけるデータバス幹線の配線方法を示す図である。
【図１１】比較例におけるデータバス複数ビットの配線図である。
【図１２】第１の実施形態におけるデータバス支線の配線方法を示す図である。
【図１３】第１の実施形態によるデータバスの配線図である。
【図１４】データ入出力端子数が多い場合のアレイエリアとデータ入出力領域のレイアウト配置図である。
【図１５】データ入出力端子数が多い場合における比較例のデータバス１ビットの拡大配線図である。
【図１６】第２の実施形態によるデータバス１ビットの拡大配線図である。
【図１７】第３の実施形態におけるアレイエリアとデータ入出力領域のレイアウト配置図である。
【図１８】第３の実施形態によるデータバスの配線図である。
【図１９】第４の実施形態におけるアレイエリアとデータ入出力領域のレイアウト配置図である。
【図２０】第４の実施形態によるデータバスの配線図である。
【図２１】第５の実施形態によるデータバスの配線図である。
【図２２】本発明の実施形態と比較例とを対照して示す（ａ）データバス入出力部の回路図と、（ｂ）データバスの波形図と、（ｃ）データバス取り込み部での拡大波形図である。
【図２３】本発明の実施形態と比較例とを対照して示す（ａ）データバスの波形図と、（ｂ）データバスの回路図と、（ｂ）データバスの波形と取り込みクロックとの関係を説明する波形図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態の概要について説明する。以下の概要で引用する図面、付記する図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１５】
一例を図１０に示すように、一実施形態では、複数の第２のデータ入出力回路（２６−１、２６−２）と第１のデータ入出力回路（２５）とを夫々接続するデータバス（３１−１、３１−２等）の時定数の差が小さくなるように各第２のデータ入出力回路（２６−１、２６−２）から第１のデータ入出力回路（２５）までのデータバスが配線幅を変えて配線されている。
【００１６】
データバスの時定数が、配線抵抗に大きく依存する場合には、配線抵抗の差が小さくなるようにデータバスの配線幅を変えて配線することもできる。
【００１７】
一例を図２０に示すように、複数の第２の支線（３３−１〜３３−４）の幹線（３１−１、３１−２）への接続部のうち、幹線の端に接続されている第２の支線（３３−１又は３３−４）への接続部から第１の支線（３２）への接続部までの幹線の配線幅が、幹線の端に接続されている第２の支線への接続部から第１の支線への接続部までの幹線の長さに応じて決められていることが好ましい。なお、幹線の少なくとも一端は第２の支線に接続される。
【００１８】
さらに、一例を図２０に示すように、幹線（３１−２）の端に接続されている第２の支線（３３−４）への接続部から第１の支線（３２）への接続部までの幹線の途中で幹線に接続されている第２の支線（３３−２、３３−３）の配線幅が、幹線の端に接続されている第２の支線（３３−４）の配線幅より小さく配線されていることが好ましい。特に、幹線の途中で幹線に接続されている第２の支線の配線幅が、当該第２の支線への接続部から第１の支線への接続部までの幹線の長さに応じて決められていることが好ましい。
【００１９】
一例を図１３に示すように、一実施形態では、複数の第１のデータ入出力回路（２５−１、２５−２）と、複数の第１のデータ入出力回路夫々に対して、複数個ずつ設けられた第２のデータ入出力回路（２５−１に対して２６−１と２６−３、２５−２に対して２６−２と２６−４）と、各第１のデータ入出力回路と夫々対応する各第２のデータ入出力回路との間で並列にデータ転送が可能なように構成された並列バスであるデータバス（３１−１〜３１−４、３２−１、３２−２、３３−１〜３３−４）と、を備え、各第２のデータ入出力回路と各第１のデータ入出力回路とを接続するデータバスの時定数の差が小さくなるように各第２のデータ入出力回路から各第１のデータ入出力回路までのデータバスの配線幅が変えて配線されている。さらに、各第２のデータ入出力回路と各第１のデータ入出力回路とを接続するデータバスの時定数が互いに等しくなるようにデータバスの配線幅が変えて配線されていることが好ましい。さらに、データバスの時定数が、配線抵抗に大きく依存する場合には、データバスの配線抵抗が互いに等しくなるようにデータバスの配線幅が変えて配線されていることが好ましい。
【００２０】
一例を図１３に示すように、第２のデータ入出力回路が、各第１のデータ入出力回路に対して夫々２個ずつ設けられ、データバスが、複数の並列配線からなる幹線（３１−１〜３１−４）と、幹線に複数の第１のデータ入出力回路を夫々接続する複数の第１の支線（３２−１、３２−２）と、幹線に複数の第２のデータ入出力回路を夫々接続する複数の第２の支線（３３−１〜３３−４）と、を備え、幹線の各配線に対する第１の支線の接続部は、当該配線に対する第２の支線の接続部の間に設けられ、複数の第１及び第２の支線夫々の配線幅が、各支線の配線長に応じて決められていることが好ましい。
【００２１】
一例を図１８に示すように、データバス（３１−１〜３１−４、３２−１、３２−２、３３−１〜３３−８）が、複数の並列配線からなる幹線（３１−１〜３１−４）と、幹線に複数の第１のデータ入出力回路を夫々接続する複数の第１の支線（３２−１、３２−２）と、幹線に複数の第２のデータ入出力回路を夫々接続する複数の第２の支線（３３−１〜３３−８）と、を備え、幹線の複数の並列配線について、各配線の端に接続される第２の支線（３３−１、３３−４、３３−５、３３−８のいずれか）への接続部から当該配線に接続される第１の支線の接続部までの配線長に応じて当該配線の配線幅が決められ、複数の第１の支線について、夫々当該支線の配線長に応じて配線幅が決められ、複数の第２の支線について、各第２の支線の配線長と、当該第２の支線の幹線への接続部から第１の支線の接続部までの幹線の配線幅と配線長と、に依存して配線幅が決められていることが好ましい。
【００２２】
一例を図２１に示すように、幹線の各配線（図２１には一本の配線３１−１、３１−２のみ図示）の両端に夫々第２の支線（３３−１と３３−４）への接続部が設けられ、幹線の各配線における第１の支線（３２）への接続部が、当該配線の両端に接続された第２の支線からの配線長（Ｌ１）が等しくなる位置に設けられ、幹線の各配線の配線幅が互いに等しく、時定数が各第１の支線（３２）、各第２の支線（３３−１〜３３−４）の配線幅により調整されていてもよい。
【００２３】
一例を図４に示すように、幹線（３１）が第１の方向（Ｘ軸方向）に配線され、第１のデータ入出力回路（２５）及び第２のデータ入出力回路（２６−ａ〜２６−ｄ）が幹線を間に挟んで幹線の両側に配置され、第１及び第２の支線（３２、３３）が、第１の方向とは異なる第２の方向（Ｙ軸方向）に配線されていることが好ましい。
【００２４】
一例を図２に示すように、各第１のデータ入出力回路（２５）が夫々外部入出力端子（４）に接続され、各第２のデータ入出力回路（２６−１、２６−２）が夫々メモリセルアレイ（２１−０〜２１−３）に接続されていることが好ましい。
【００２５】
概要は以上説明したとおりであるが、以下に、より具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２６】
［第１の実施形態］
図１は、リードライトデータの入出力に着目したＤＲＡＭ半導体装置全体のブロック図である。図１の半導体装置１は、半導体装置１の機能のうち、リードライトデータの入出力に関する部分のみを記載している。そのほか、半導体装置１には、アドレスを入力する回路、リードライト等のコマンドを入力する回路等が存在するが、図１では記載を省略している。図１において、メモリセルアレイ２は複数のバンクのメモリセルアレイを備えている。メモリセルアレイを複数のバンクに分割することにより、データ入出力の高速化や消費電流の抑制を図ることができる。図１では、複数のバンクのうち、ＢＡＮＫ０、ＢＡＮＫ１のみを示す。さらに、データ入出力回路（周辺回路Ｉ／Ｏ）３は、外部とメモリセルアレイ２との間でリードライトするデータの入出力を行う。データ入出力回路３とメモリセルアレイ２との間で、入出力を行うリードライトデータを半導体チップ内データ入出力信号５として示す。データ入出力回路３は、データ入出力パッド（ＤＱ−ＰＡＤ）４を備えており、外部との間で、データ入出力パッド４から半導体チップ外データ入出力信号６として、リードライトデータの入出力を行う。
【００２７】
上述したように、メモリセルアレイを複数のバンクに分割して設けているので、メモリセルアレイ２のバンクの構成により、データ入出力部の構成が決まる。
【００２８】
図２（ｂ）にＤＲＡＭである半導体装置１全体のレイアウト配置図を示す。図２（ｂ）に示す半導体装置１は、半導体チップのＹ軸方向の中央にアレイエリア１１が設けられ、Ｙ軸方向の一端に制御回路領域１２が、他端にデータ入出力回路領域１３が設けられている。アレイエリア１１は、メモリアレイが配置される領域であり、制御回路領域１２は、メモリアレイのアドレスや半導体装置１の全体の動作を制御する周辺回路が配置される領域である。データ入出力回路領域１３は、メモリアレイのリードライトデータを入出力する回路が配置される。また、制御回路領域１２には、メモリアレイのアドレスやバンクの指定や半導体装置１全体の動作を外部から制御するコマンド等を入力する複数の制御信号入力パッド８が設けられている。また、データ入出力回路領域１３には、メモリアレイに対するリードライトデータを外部から入出力する複数のデータ入出力パッド（ＤＱ−ＰＡＤ）４が設けられている。
【００２９】
図２（ａ）は、図２（ｂ）のうち、アレイエリア１１とデータ入出力回路領域１３を拡大したレイアウト配置図である。バンク０〜バンク３の４つのメモリアレイ２１−０〜２１−３がマトリクス状に配置されている。すなわち、バンク０とバンク１のメモリアレイ２１、及び、バンク２とバンク３のメモリアレイ２１はそれぞれＸ軸方向に並べて配置され、さらに、バンク０とバンク２、及び、バンク１とバンク３のメモリアレイ２１はそれぞれＹ軸方向に並べて配置されている。各メモリアレイ２１−０〜２１−３には、メモリセル、センスアンプ（ＳＡ）、サブワードデコーダ（ＳＷＤ）、制御回路（ＳＷＣ）が配置される。
【００３０】
バンク０のメモリアレイ２１−０とバンク１のメモリアレイ２１−１とのＸ軸方向の間には、バンク０のメモリアレイ２１−０に対応するＸデコーダ２２とバンク１のメモリアレイ２１−１に対応するＸデコーダ２２とが配置されている。同様に、バンク２とバンク３のメモリアレイ２１のＸ軸方向の間には、それぞれのメモリアレイ２１に対応するＸデコーダ２２が設けられている。各Ｘデコーダ２２からそれぞれ対応するメモリアレイへ複数のワード線（図示せず）が配線され、外部から与えられたロウアドレスのデコード結果に基づいて対応するワード線（図示せず）を駆動する。
【００３１】
Ｙ軸方向に並べて配置されたバンク０のメモリアレイ２１−０とバンク２のメモリアレイ２１−２との間には、メモリアレイ２１−０に対応するＹデコーダ２３と、メインアンプ２４と、メモリアレイ２１−２に対応するＹデコーダ２３とが配置される。同様に、バンク１のメモリアレイ２１−１とバンク３のメモリアレイ２１−３との間にも、メモリアレイ２１−１に対応するＹデコーダ２３と、メインアンプ２４と、メモリアレイ２１−３に対応するＹデコーダ２３とが配置される。各Ｙデコーダ２３は、それぞれ与えられたカラムアドレスをデコードし、その結果によってビット線（図示せず）を選択し、対応するメモリアレイ２１のメモリセルを選択する。メインアンプ２４は、それぞれＹ軸方向に並べて配置されたバンク０とバンク２、バンク１とバンク３のメモリアレイ２１とで共通に設けられ、リード動作時には、各メモリアレイ２１からセンスアンプＳＡを介して読みだしたメモリセルのデータを増幅してデータ入出力回路領域１３へと伝える。また、ライト動作時には、データ入出力回路領域１３から伝えられたライトデータを増幅して対応するメモリアレイ２１へとライトデータを書き込む。
【００３２】
データ入出力回路領域１３には、アレイ入出力回路（第２のデータ入出力回路）２６−１、２６−２と、データバス３０と、外部入出力回路（第１のデータ入出力回路）２５とデータ入出力パッド（ＤＱ−ＰＡＤ）４と、が設けられる。
【００３３】
第２のデータ入出力回路２６−１は、バンク０とバンク２のメモリアレイ２１−０、２１−２に対応して設けられ、第２のデータ入出力回路２６−２は、バンク１とバンク３のメモリアレイ２１−１、２１−３に対応して設けられている。第２のデータ入出力回路２６−１、２６−２は、それぞれ対応するメインアンプ２４と、アレイエリア内部のバス等の配線により接続されている。
【００３４】
データバス３０は、アレイ入出力回路（第２のデータ入出力回路）２６−１、２６−２と外部入出力回路（第１のデータ入出力回路）２５とを接続し、リードライトデータを転送する双方向性のデータバスである。ライトデータの転送の場合は、第１のデータ入出力回路２５から第２のデータ入出力回路２６−１、２６−２へデータが転送され、リードデータの転送の場合は、第２のデータ入出力回路２６−１、２６−２のいずれかから第１のデータ入出力回路２５へデータが転送される。リードライトデータの転送時に第２のデータ入出力回路２６−１、２６−２のうちどちらが選択されるかは、バンクの指定による。
【００３５】
第１のデータ入出力回路２５は、さらにデータ入出力パッド（ＤＱ−ＰＡＤ）４に接続され、データ入出力パッド４を介して外部から半導体装置１に対するリードライトデータの入出力を行う。第１のデータ入出力回路２５は、半導体装置１の内部と外部とのリードライトデータの入出力を制御し、第２のデータ入出力回路２６−１、２６−２は、アレイエリア１１とデータ入出力回路領域１３との間のリードライトデータの入出力を制御する。
【００３６】
図２に示すように、Ｘ軸方向に２バンクずつメモリアレイ２１が配置される場合は、バンク０とバンク２に対応して第２のデータ入出力回路２６−１が設けられ、バンク１とバンク３に対応して第２のデータ入出力回路２６−２が設けられる。すなわち、Ｘ軸方向に配置されるバンクの数に応じて複数の第２のデータ入出力回路２６が配置される。そして、その複数の第２のデータ入出力回路２６は、データバス３０を介して一つの第１のデータ入出力回路２５に接続される。図２では、２つの第２のデータ入出力回路２６−１、２６−２がデータバス３０を介して一つの第１のデータ入出力回路２５に接続されている。すなわち、図２の場合、データバス３０の接続は、ライトデータの転送時には、出力１箇所（第１のデータ入出力回路２５）に対して入力２箇所（第２のデータ入出力回路２６−１、２６−２）である。同様に、リードデータの転送時には、出力２箇所（第２のデータ入出力回路２６−１、２６−２）に対して入力１箇所（第１のデータ入出力回路２５）である。
【００３７】
図２には、１ビットのデータ入出力パッド（ＤＱ−ＰＡＤ）４、一つの第１のデータ入出力回路２５しか図示していないが、外部との間で複数ビットのデータを並列に入出力する場合は、複数ビットのデータ入出力パッド（ＤＱ−ＰＡＤ）４が設けられ、データ入出力パッド（ＤＱ−ＰＡＤ）４の数に対応して複数の第１のデータ入出力回路２５が設けられる。さらに、各第１のデータ入出力回路２５はデータバス３０を介してＸ軸方向に配置されるバンクの数に応じて複数の第２のデータ入出力回路２６に接続される。
【００３８】
図３には、半導体装置１についてデータ入出力回路領域１３の詳しいレイアウト配置図を示す。なお、図３には、アレイエリア１１の一部の回路（メモリアレイ２１、Ｘデコーダ２２）も図示する。アレイ入出力回路（第２のデータ入出力回路）２６の配置はアレイエリア１１に配置されるメモリアレイ２１の構成等内部の配置によって決まる。図３では、４セットのアレイ入出力回路（第２のデータ入出力回路）２６−ａ〜２６−ｄがＸ軸方向に配置されている。また、図３は、半導体装置１が１６ビット並列入出力であり、０〜１５の１６ビットの外部入出力回路（第１のデータ入出力回路）２５を備えている。第１のデータ入出力回路２５の配置は、半導体チップ外のパッケージ基板の配置などや組み立て関係等の外的要因により位置が決まる。
【００３９】
図３では、データバス３０の配線のうち、一部の配線のみを図示している。第１のデータ入出力回路２５のビット７はデータバス３０のＸ軸方向に延びる幹線３１−１と３１−２によって、第２のデータ入出力回路２６−ａのビット７と２６−ｃのビット７とに接続されている。また、第１のデータ入出力回路２５のビット７は、別なデータバス配線により、第２のデータ入出力回路２６−ｂのビット７と２６−ｄのビット７とにも接続されている。第１のデータ入出力回路２５のビット１３はデータバス３０のＸ軸方向に延びる幹線３１−３と３１−４によって、第２のデータ入出力回路２６−ｂのビット１３と２６−ｄのビット１３とに接続されている。第１のデータ入出力回路２５のビット１２は、データバス配線により、第２のデータ入出力回路２６−ｂのビット１２と２６−ｄのビット１２とに接続されている。
【００４０】
図３に示すように、第１のデータ入出力回路２５が複数存在し、各第１のデータ入出力回路は、それぞれ複数の第２のデータ入出力回路２６と接続されている。また、第１のデータ入出力回路２５の配置は、組み立て関係等の外的要因によって決まり、第２のデータ入出力回路２６の配置はメモリアレイ２１の構成等内的要因によって決まる。従って、データバス３０の配線の配線長には遠近端差が生じる。たとえば、Ｘ軸方向のデータバスの配線の配線長について、幹線３１−１は幹線３１−２より長く、幹線３１−４は幹線３１−３より長い。
【００４１】
図４は、データバス３０全体についてさらに詳しいレイアウト配置図である。図４では半導体装置１がＤＤＲ２＿ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ２  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）であり、データ入出力パッド（ＤＱ−ＰＡＤ）が１６個ある外部１６ビット並列入出力である品種を想定している。
【００４２】
図４では、メモリアレイ２１の配置に合わせて第２のデータ入出力回路２６−ｅ、２６−ｆ、２６−ｇ、２６−ｈが配置される。また、０〜１５の１６ビットの第１のデータ入出力回路２５が配置され、第２のデータ入出力回路２６−ｅ、２６−ｆ、２６−ｇ、２６−ｈと第１のデータ入出力回路２５とは、データバス３０によって接続されている。
【００４３】
第１のデータ入出力回路２５の各ビットからそれぞれＥＱ、ＥＲ、ＯＱ、ＯＲの４本ずつのデータバス配線がそれぞれ対応する第２のデータ入出力回路２６へと接続されている。図４では、ビット７の第１のデータ入出力回路２５のみ接続される４本のデータバス配線を図示する。第１のデータ入出力回路２５のビット７のＥＱはデータバスを介して第２のデータ入出力回路２６−ａのＥＱビット７と第２のデータ入出力回路２６−ｃのＥＱビット７とに接続される。同様に、第１のデータ入出力回路２５のビット７のＥＲはデータバスを介して第２のデータ入出力回路２６−ａのＥＲビット７と第２のデータ入出力回路２６−ｃのＥＲビット７とに接続され、第１のデータ入出力回路２５のビット７のＯＱはデータバスを介して第２のデータ入出力回路２６−ｂのＯＱビット７と第２のデータ入出力回路２６−ｄのＯＱビット７とに接続され、第１のデータ入出力回路２５のビット７のＯＲはデータバスを介して第２のデータ入出力回路２６−ｂのＯＲビット７と第２のデータ入出力回路２６−ｄのＯＲビット７とに接続される。このように第１のデータ入出力回路２５の各ビットから４本ずつのデータバス配線を用いて並列に第２のデータ入出力回路２６と接続することにより、第１のデータ入出力回路２５により、外部から直列に入力したデータを直並列変換してデータバス３０に並列出力し、メモリアレイ２１から読み出したデータを複数の第２のデータ入出力回路２６から並列にデータバス３０を転送し、第１のデータ入出力回路２５で並直列変換して外部へ直列に出力することができる。
【００４４】
図４に示すように第２のデータ入出力回路２６の各ビットは、Ｘ軸方向に並べて配置され、第１のデータ入出力回路２５の各ビットもＸ軸方向に並べて配置されている。これらの第２のデータ入出力回路２６と第１のデータ入出力回路２５を接続するデータバスの配線は、第２のデータ入出力回路２６の並びや第１のデータ入出力回路２５の並びと平行するＸ軸方向の配線と、これと直交するＹ軸方向の配線からなる。
【００４５】
ここで、以下の説明では、データバス３０の配線のうち、Ｘ軸方向の配線を幹線３１、各第１のデータ入出力回路２５を幹線３１に接続する配線を第１の支線３２、各第２のデータ入出力回路２６を幹線３１に接続する配線を第２の支線３３と呼ぶことにする。なお、第１の支線３２と第２の支線３３とを区別しないときは、一括して支線と呼ぶ。
【００４６】
データバスの配線のうち、幹線３１の本数は、第１のデータ入出力回路２５に接続される第１の支線３２の本数に等しいので、１６ビットの第１のデータ入出力回路２５からそれぞれ４本ずつ第１の支線３２がデータバスに接続されるので、図４では、Ｘ軸方向に配線される幹線３１の本数は１６ビット×４本で合計６４本になる。このＸ軸方向に配線される幹線３１の本数は、データ入出力パッド（ＤＱ−ＰＡＤ）の数と、第１のデータ入出力回路２５において、直並列変換、並直列変換を行って、１ビットの外部入出力データを並列化するデータバスの本数によって決まる。たとえば、並列化するデータバスの本数は、図４のＤＤＲ２＿ＳＤＲＡＭの例では４本であるが、ＤＤＲ２＿ＳＤＲＡＭよりさらに高速なＤＤＲ３＿ＳＤＲＡＭでは、８本にする場合もある。さらに、データ入出力パッド（ＤＱ−ＰＡＤ）の数が３２ビットである３２Ｉ／Ｏ品もあり、３２Ｉ／Ｏ品で並列化するデータバスの本数が４本である場合には、３２×４＝１２８本、さらに、並列化の本数が８本である場合には、３２×８＝２５６本のＸ軸方向の幹線３１が配線されることになる。さらに、幹線３１の各配線間にシールド配線を設けると配線本数は倍以上になる。幹線３１の本数が多いと、幹線３１でデータ入出力回路を接続する支線の配線距離も通常の信号線に比べて非常に長くなり、半導体装置１の特性に影響を及ぼす。データバスの配線長は、Ｘ軸方向（幹線方向）とＹ軸方向（支線方向）の二重のばらつきを持つ。
【００４７】
本実施形態の特徴について理解を深めるため、まず、比較例から説明する。図５は、比較例のデータバスのレイアウト配置図である。図５では、第１のデータ入出力回路（外部入出力回路）２５−１、２５−２と、第２のデータ入出力回路（アレイ入出力回路）２６−１〜２６−４が配置され、第１のデータ入出力回路２５と第２のデータ入出力回路２６は、Ｘ軸方向に配線された幹線１３１と、第１のデータ入出力回路２５と幹線１３１とを接続するＹ軸方向に配線された第１の支線１３２と、第２のデータ入出力回路２６と幹線１３１とを接続するＹ軸方向に配線された第２の支線１３３と、幹線１３１の間にＸ方向に配線されたデータバス以外の配線４１とを含んでいる。データバス以外の配線４１に電源配線や、データ入出力中には電位が固定された信号配線を、用いれば幹線１３１間をシールドすることもできる。
【００４８】
第１のデータ入出力回路２５−１はデータバスの配線を介して第２のデータ入出力回路２６−１と２６−２とに接続され、第１のデータ入出力回路２５−２はデータバスの配線を介して第２のデータ入出力回路２６−３と２６−４とに接続されている。図５に示す比較例では、データバスの幹線１３１の配線幅がａ＝ｂで一律である。また、幹線１３１の配線間隔もｃ＝ｄ＝ｅ＝ｆで一律である。また、各支線１３２、１３３の配線幅も一律である。第１のデータ入出力回路２５と第２のデータ入出力回路２６との間の配線長は、第１のデータ入出力回路２５−１から第２のデータ入出力回路２６−２の配線長が最も短く、第１のデータ入出力回路２５−２から第２のデータ入出力回路２６−３の配線長、第１のデータ入出力回路２５−２から第２のデータ入出力回路２６−４の配線長の順に長くなり、第１のデータ入出力回路２５−１から第２のデータ入出力回路２６−１の配線長が最も長い。第２のデータ入出力回路の入力ノードについて、２６−１の入力ノードをＮ１、２６−２の入力ノードをＮ２、２６−３の入力ノードをＮ３、２６−４の入力ノードをＮ４とする。Ｎ１〜Ｎ４は図６（ｃ）の説明で用いる。
【００４９】
次に、図６〜図８を用いて、データバスの配線幅を一律にする比較例による配線方法における特性への影響について説明する。図６（ａ）は、データバス入出力部の回路図であり、図６（ｂ）は、比較例におけるデータバスの波形図であり、図６（ｃ）比較例におけるデータバス取り込み部での拡大波形図である。
【００５０】
データバスは、双方向性のバスであるが、図６（ａ）に示すように、第１のデータ入出力回路２５から第２のデータ入出力回路２６へデータを転送する場合を考える。図６（ｂ）には、データバスにデータを出力する側である第１のデータ入出力回路２５の出力直後（Ａ点）の波形と、データバスからデータを入力する側である第２のデータ入出力回路２６の入力手前（Ｎ点）での波形を示す。また、図６（ｃ）には、Ｎ点での波形の拡大図を示す。図６（ｂ）、（ｃ）では、縦軸が電圧であり、横軸が時間である。図６（ｃ）のＮ２はデータバスの配線長が最も短い配線の入力直前の波形であり、Ｎ３、Ｎ４、Ｎ１の順にデータバスの配線長が長い配線の波形である。たとえば、Ｎ１〜Ｎ４は、図５のノードＮ１〜Ｎ４に相当する。また、ＭＡＸの破線で示す波形は規格を満たすぎりぎりの波形を示し、これより波形が鈍ると規格を満たさなくなることを示す。図６（ｃ）に示すようにＮ２、Ｎ３の波形は規格に対してかなり早いが、Ｎ１の波形は規格に対して余裕がないことを示す。図６（ｃ）は、波形Ｎ２からＮ１までかなり波形にばらつきが大きくなることを示している。
【００５１】
図７（ａ）には、データバスにデータを出力する第１のデータ入出力回路２５の出力直後（Ａ点）の波形と、データバスからデータを入力する第２のデータ入出力回路２６の入力直前（Ｎ点）の波形と、第２のデータ入出力回路２６のバッファの出力（Ｍ点）の波形を示す。図７（ａ）のＡ点、Ｎ点、Ｍ点の位置は、図７（ｂ）の回路図に示す。データバスからのデータを受けるＮ点での波形にばらつきがあるので、バッファの出力（Ｍ点）の波形には遅延が生じ、立ち上がり立ち下がりタイミングがばらつく。
【００５２】
図７（ｃ）には、データバスのデータを入力する第２のデータ入出力回路２６の側でデータをラッチする場合のタイミングを示す。データバスからデータを入力するバッファの出力波形（Ｍ点の波形）は、データバスの遅延がない波形と比較して遅延を生じる。この遅延したデータをクロックに同期してラッチするとデータのウィンドウ幅が小さくなり、セットアップマージン、ホールドマージンが少なくなる。遅延が大きい場合には、規格の未達、データの消失等重大な問題を引き起こす。
【００５３】
図８に示すようにメモリのアレイサイズが大きくなると、データバスの配線長もさらに長くなり、遠近端差が増加し、データバスからデータを入力する波形のばらつきも大きくなる。図８（ａ）はメモリアレイ２１のサイズが比較的小さい場合のデータバスの配置図である。ＤＱＰＡＤ部に配置される第１のデータ入出力回路（外部入出力回路）２５はデータバス３０により、アレイ部データ取り込み位置に配置される第２のデータ入出力回路（アレイ入出力回路）２６−１、２６−２へと接続される。第１のデータ入出力回路２５から第２のデータ入出力回路２６−１へのデータバスの配線長の方が、第１のデータ入出力回路２５から第２のデータ入出力回路２６−２へのデータバスの配線長より長い。幹線１３１−ａ１が幹線１３１−ａ２より長いためである。第２のデータ入出力回路２６−１の入力ノードをＮａ１、第２のデータ入出力回路２６−２の入力ノードをＮａ２とする。この入力ノードＮａ１とＮａ２の波形を図８（ｂ）に示す。データバスの配線長が短いノードＮａ２に比べて配線長が長いノードＮａ１の波形が鈍っている。
【００５４】
図８（ｃ）はメモリアレイ２１が大容量化によりアレイサイズが拡大した場合のデータバスの配置図である。回路の基本的な構成は図８（ａ）と同一である。ただし、メモリアレイ２１のアレイサイズの拡大に合わせて、メモリアレイ２１とのデータの出入り口である第２のデータ入出力回路２６−１と２６−２とが大きく離れて配置され、アレイサイズに合わせて、データバス３０全体のＸ軸方向の長さも長くなっている。データバスの配線長は、データバスを介して接続される第１のデータ入出力回路２５と第２のデータ入出力回路２６とのＸ軸方向の配置に大きく依存する。従って、図８（ａ）の幹線１３１−ａ１と幹線１３１−ａ２との配線長の差よりも、図８（ｃ）の幹線１３１−ｂ１と幹線１３１−ｂ２との配線長の差の方がより拡大し、第１のデータ入出力回路２５から第２のデータ入出力回路２６−１へのデータバス全体の配線長と、第１のデータ入出力回路２５から第２のデータ入出力回路２６−２へのデータバス全体の配線長との差も拡大している。
【００５５】
図８（ｃ）において、第２のデータ入出力回路２６−１の入力ノードをＮｂ１、第２のデータ入出力回路２６−２の入力ノードをＮｂ２とする。この入力ノードＮｂ１とＮｂ２の波形を図８（ｄ）に示す。図８（ｂ）に示すノードＮａ２とＮａ１の波形の差より図８（ｄ）に示すノードＮｂ２とＮｂ１との波形の差の方がよりばらつきが拡大している。
【００５６】
すなわち、メモリアレイが大容量化し、サイズが拡大するほど、メモリアレイの幅に合わせて配置されるアレイ入出力回路（第２のデータ入出力回路）も大きく広がって配置される。従って、データバスの配線長に長短の差が生じ、データバスを伝搬するデータの信号波形のばらつきも大きくなる。
【００５７】
また、ＷＩＯ化して、データ入出力パッド（ＤＱ−ＰＡＤ）の数が増えるほどデータ入出力パッド（ＤＱ−ＰＡＤ）の位置も広がって配置され、データ入出力パッドに対応して配置される外部入出力回路（第１のデータ入出力回路）の位置も広がる。従って、データバスの配線長に長短の差が生じ、データバスを伝搬するデータの信号波形のばらつきも大きくなる原因となる。
【００５８】
図９は、比較例におけるデータバス１ビットの拡大配線図である。比較例では、第１のデータ入出力回路２５が、幹線１３１−１を通って第２のデータ入出力回路２６−１と、幹線１３１−２を通って第２のデータ入出力回路２６−２とに接続されている。幹線１３１−１は幹線１３１−２より配線長が長い。幹線の配線長に長短のばらつきがあるにも係わらず、図９に示す比較例では、幹線（Ｘ軸方向のデータバス配線）、支線（Ｙ軸方向のデータバス配線）ともに同じ配線幅で配線を行っている。従って、データバス配線の時定数τに差が生じ、データバスを伝搬するデータ信号の波形にばらつきが生じる。
【００５９】
図１０は、第１の実施形態におけるデータバス幹線の配線方法を示す図である。図１０の回路構成、接続関係、及び第１のデータ入出力回路２５と第２のデータ入出力回路２６−１、２６−２との配置は図９に示す比較例と同じである。ただし、幹線３１−１、幹線３１−２の配線幅が図９に示す幹線１３１−１、１３１−２と異なっている。第１のデータ入出力回路２５は、幹線３１−１を通って第２のデータ入出力回路２６−１に接続され、幹線３１−２を通って第２のデータ入出力回路２６−２に接続されている。幹線３１−１の配線長は幹線３１−２の配線長より長い。この幹線の配線長の差により生じるデータバス配線の時定数τの差を解消するように、配線長の長い幹線３１−１の配線幅ａ１は配線長の短い幹線３１−２の配線幅ａ２より太くしている。すなわち、配線長の差を解消するように幹線の配線幅を変えることにより時定数τが等しくなるように調整している。支線３２、３３−１、３３−２の配線幅は一律である。なお、データバス配線の時定数τが配線抵抗に大きく依存する場合は、配線長が異なっても配線抵抗が等しくなるように、配線幅を決めてもよい。また、幹線と支線が異なった配線層の配線を用い、コンタクト（プラグ）により幹線と支線とを接続する場合は、配線間のコンタクト抵抗も考慮して配線幅を決めることができる。
【００６０】
なお、幹線３１−１と３１−２は一つの幹線であるが、データの転送は第１のデータ入出力回路２５と第２のデータ入出力回路２６−１、２６−２との間で行われ、第２のデータ入出力回路２６−１と２６−２との間ではデータ転送を行わない。従って、第１のデータ入出力回路２５へと接続される第１の支線との接続部で幹線３１−１、３１−２の配線幅を変えることにより、第１のデータ入出力回路２５と第２のデータ入出力回路とのデータバスの配線長の差を調整することができる。
【００６１】
図１１は、配線幅を一律とする比較例におけるデータバス複数ビットの配線図である。図４を用いて説明したように、データ入出力パッド（ＤＱ−ＰＡＤ）の数が多く、さらにデータバスを並列化する場合には、データバスの配線数は非常に多くなる。たとえば、ＤＤＲ２  ３２Ｉ／Ｏ品において、並列化数を４とすれば、３２×４＝１２８本になる。さらに、データバスの配線間及び配線の外側をシールドする配線を含めると２５７本にもなり、そのデータバス全体の幹線を配線する領域のＹ軸方向の領域は２００μｍ以上にもなる。
【００６２】
図１１に示すように、支線が接続される幹線のＹ軸方向の配線位置によって、支線の長さに大きな差が生じる。たとえば、第１のデータ入出力回路２５−２に接続される第１の支線１３２の配線長は、第１のデータ入出力回路２５−１に接続される第１の支線１３２よりかなり長い。また、第２のデータ入出力回路２６−１、２６−３に接続される第２の支線１３３の配線長は、第２のデータ入出力回路２６−２、２６−４に接続される第２の支線１３３の配線長よりかなり長い。図１１に示す比較例では、幹線を横断する支線の配線方向であるＹ軸方向の位置関係、支線の配線長の差が考慮されておらず、支線の配線幅も一律である。
【００６３】
図１２は、第１の実施形態におけるデータバス支線の配線方法を示す図である。図１２の回路構成、接続関係、及び第１のデータ入出力回路２５と第２のデータ入出力回路２６−１、２６−２との配置は同じである。第１の実施形態では、支線が接続される幹線のＹ軸方向の配線位置によって支線の配線長が短くなる場合には、支線の配線幅を細く配線し、支線の配線長が長くなる場合には、その支線の配線幅を太く配線する。たとえば、図１２において、第１の支線３２−２は第１の支線３２−１より配線長が長いので、配線幅を太く配線し、第２の支線３３−１、３３−３は第２の支線３３−２、３３−４より配線長が長いので、配線幅を太く配線する。
【００６４】
図１３は、第１の実施形態によるデータバスの配線図である。図１３では、図１０を用いて説明した幹線の配線方法と図１２を用いて説明した支線の配線方法を合わせて実施している。すなわち、幹線は幹線の配線長に応じて配線幅を変えて配線し、支線は支線の配線長に応じて配線幅を変えて配線している。すなわち、幹線と支線の配線幅を変えて、第１のデータ入出力回路２５−１と第２のデータ入出力回路２６−１、２６−３とを接続するデータバスと、第１のデータ入出力回路２５−２と第２のデータ入出力回路２６−２、２６−４とを接続するデータバスとを配線している。すなわち、幹線３１−１〜３１−４のうち、幹線の長さは３１−２が最も短く、３１−４、３１−３、３１−１の順に幹線の配線長は長くなっているので、幹線の配線幅は、３１−２、３１−４、３１−３、３１−１の順に太くなっている。また、支線の配線長については、３３−２と３３−４が最も短く、次いで３２−１が短く、３３−１と３３−３がそれより長く、３２−２が最も長い。支線についての配線幅についても、配線長が短いほど細く、配線長が長いほど太く配線している。すなわち、支線の配線幅は細い方から太い方に、３３−２と３３−４、３２−１、３３−１と３３−３、３２−２の順番で配線幅を変えている。このように、幹線、支線共、配線長に応じて配線幅を変えることにより、データバス配線の時定数τができるだけ等しくなるように配線している。
【００６５】
すなわち、外部入出力回路（第１のデータ入出力回路）、アレイ入出力回路（第２のデータ入出力回路）の配置によって、データバス配線の配線長の長短にばらつきが生じる場合であっても、幹線又は支線、あるいは、幹線及び支線の配線幅を変えることにより、データバス配線の時定数τが等しくなるように配線し、データバスの遅延時間に差ができるだけ生じないようにデータバスを配線することができる。
【００６６】
［第２の実施形態］
図１４は、データ入出力端子数が多い場合のアレイエリアとデータ入出力回路領域のレイアウト配置図である。基本的な回路構成は、図２（ａ）を用いて説明した第１の実施形態におけるアレイエリア１１とデータ入出力回路領域１３のレイアウト配置図と変わらない。
【００６７】
図２（ａ）では、データバス３０のＸ軸方向の両端は、アレイ入出力回路（第２のデータ入出力回路）２６へと接続されており、外部入出力回路（第１のデータ入出力回路）２５はＸ軸方向において、データバス３０の途中で接続されている。
【００６８】
しかし、図１４では、データ入出力パッド（ＤＱ−ＰＡＤ）４、すなわち、データ入出力端子の数が多く、データバス３０のＸ軸方向の端にもデータ入出力パッド（ＤＱ−ＰＡＤ）４及び外部入出力回路（第１のデータ入出力回路）２５が配置され、データバス３０のＸ軸方向の一端が外部入出力回路（第１のデータ入出力回路）２５へと接続されている。
【００６９】
図１５は、このようなデータ入出力端子数が多い場合における比較例のデータバス１ビットの拡大配線図である。比較例では、データバスの配線長によらず、幹線、支線共にデータバスの配線幅を一律に配線している。図１５では、第１のデータ入出力回路２５から第２のデータ入出力回路２６−２までのデータバスの配線長は、第１のデータ入出力回路２５から第２のデータ入出力回路２６−１までのデータバスの配線長より長い。このような場合、幹線１３１、支線１３２、１３３共に一律の配線幅で配線するとデータバスを伝搬するデータの波形にばらつきが生じる。
【００７０】
図１６は、第２の実施形態によるデータバス１ビットの拡大配線図である。図１６のように幹線３１の一端が第１の支線３２に接続され、幹線３１の第１の支線３２への接続部から第２の支線３３−２までの配線が、第２のデータ入出力回路２６−１と２６−２とで共用している場合、幹線３１の配線幅のみによっては、データバスの遅延時間を調整することができない。
【００７１】
そのような場合は、図１６に示すように幹線３１を第２のデータ入出力回路２６−１、２６−２へと接続する第２の支線３３−１、３３−２の配線幅によってデータバス配線の時定数τを調整する。すなわち、第２の支線３３−１と３３−２の配線長が同一であっても、幹線３１の第１の支線３２までの配線長が短くなる第２の支線３３−２を第２の支線３３−１より細く配線することにより、データバス配線の時定数τができるだけ等しくなるように調整し、データバスの遅延時間が等しくなるようにする。
【００７２】
［第３の実施形態］
図１７は、第３の実施形態におけるアレイエリア１１とデータ入出力回路領域１３のレイアウト配置図である。図１７を図２（ａ）を用いて説明した第１の実施形態におけるアレイエリア１１とデータ入出力回路領域１３のレイアウト配置図と対比して説明すると、アレイエリア１１において、バンク０〜バンク３のメモリアレイ２１がそれぞれ２個ずつ配置されており、Ｘ軸方向に４つのメモリアレイ２１が配置されている。このＸ軸方向に配置された４つのメモリアレイ２１それぞれに対応してデータ入出力回路領域１３には、４つのアレイ入出力回路（第２のデータ入出力回路）２６−１〜２６−４が配置され、これはそれぞれデータバス３０を介して共通の外部入出力回路（第１のデータ入出力回路）２５に接続されている。
【００７３】
図１８は、第３の実施形態によるデータバスの配線図である。図１８のように、第１のデータ入出力回路２５が３以上（図１８では４）の第２のデータ入出力回路２６にデータバス配線によって接続される場合は、以下のようにデータバスを配線する。
【００７４】
まず、Ｘ軸方向に配線される幹線（３１−１〜３１−４）は、幹線の端に接続される第２の支線（３３−１、３３−４、３３−５、３３−８）への接続部から第１の支線（３２−１、３２−２）までの配線長に応じて配線幅を決める。すなわち、配線長が長いほど、配線幅を太くして配線する。
【００７５】
第１の支線（３２−１、３２−２）及び幹線の端に接続される第２の支線（３３−１、３３−４、３３−５、３３−８）はその配線長に応じて配線幅を決める。すなわち、配線長が長いほど、配線幅を太くして配線する。
【００７６】
幹線（３１−１〜３１−４）の途中に接続される第２の支線（３３−２、３３−３、３３−６、３３−７）は、その幹線の端に接続されている第２の支線の配線幅より細く配線する。すなわち、第２の支線３３−２は３３−１より細く、３３−３は３３−１より細く、３３−６は３３−５より細く、３３−７は３３−８より細く配線する。
【００７７】
さらに、幹線（３１−１〜３１−４）の途中に接続される第２の支線（３３−２、３３−３、３３−６、３３−７）の配線幅は、その第２の支線自身の配線長と、その第２の支線の幹線への接続部から第１の支線の接続部までの幹線の配線幅と配線長と、によって、データバス配線の時定数τが互いに等しくなるように決める。時定数τが配線抵抗に大きく依存する場合は、それぞれ第１の支線への接続部までの配線抵抗が等しくなるように第２の支線の配線幅を決めてもよい。
【００７８】
上述したようにデータバスの幹線及び支線の配線幅を変えて配線することにより、第１のデータ入出力回路２５が３以上の第２のデータ入出力回路２６にデータバス配線によって接続される場合であってもデータバス配線の時定数τが等しくなるように配線することができる。
【００７９】
［第４の実施形態］
図１９は、第４の実施形態におけるアレイエリアとデータ入出力回路領域のレイアウト配置図である。図１７に示す第３の実施形態におけるアレイエリアとデータ入出力回路領域のレイアウト配置図と外部入出力回路（第１のデータ入出力回路）２５がＸ軸方向の配置において、アレイ入出力回路（第２のデータ入出力回路）２６−１と２６−２との間に配置されていることを除いて同じである。
【００８０】
図２０は、第４の実施形態によるデータバス１ビットの配線図である。すでに第３の実施形態で説明したように、幹線（３１−１、３１−２）の配線幅は、幹線の端に接続される第２の支線（３３−１、３３−４）への接続部から第１の支線３２までの配線長に応じて配線幅を決める。すなわち、配線長が長いほど、配線幅を太くして配線する。図２０では、幹線３１−２は幹線３１−１より配線長が長いので、配線幅を幹線３１−１より太くして配線する。
【００８１】
次に、第１の支線３２はその配線長に応じて配線幅を決める。また、第２の支線（３３−１〜３３−４）のうち、幹線（３１−１、３１−２）の端に接続される第２の支線（３３−１、３３−４）の配線幅についても、その配線長に応じて配線幅を決める。図２０では、第２の支線３３−１と３３−４の配線長は互いに等しいので、配線幅も等しい。
【００８２】
また、幹線３１−２の途中に接続される第２の支線（３３−２、３３−３）の配線幅は、その幹線３１−２の端に接続されている第２の支線３３−４の配線幅より細く配線する。さらに、幹線３１−２の途中に接続される第２の支線（３３−２、３３−３）の配線幅は、その第２の支線自身の配線長と、その第２の支線の幹線への接続部から第１の支線の接続部までの幹線３１−２の配線幅と配線長と、によって決める。図２０では、第２の支線３３−２と３３−３は配線長が等しく、また、接続される幹線３１−２の配線幅も同一であるが、その第２の支線（３３−２または３３−３）の幹線３１−２への接続部から第１の支線３２の接続部までの幹線の配線長が、３３−２と３３−３で異なっており、第１の支線３２までの幹線３１−２の配線長は、３３−２の接続部からの方が３３−３の接続部からより短い。従って、第２の支線３３−２を第２の支線３３−３よりさらに細く配線することにより、データバス配線の時定数τができるだけ等しくなるように配線する。
すなわち、第２の支線の配線幅は、
３３−２＜３３−３＜３３−１＝３３−４となる。
【００８３】
［第５の実施形態］
図２１は、第５の実施形態によるデータバスの配線図である。図２１では、幹線３１−１、３１−２の両端に接続された第２の支線３３−１、３３−４からの配線長Ｌ１が互いに等しくなる位置で第１の支線３２に接続されている。このような場合は、幹線３１−１と３１−２の配線幅は等しくなる。その他の支線の配線幅は、第３、第４の実施形態で説明したものと同じである。特に、複数の幹線について、両端に設けた第２の支線からの配線長が互いに等しくなる位置で第１の支線を接続し、幹線の配線幅を複数の幹線の間で統一し、データバスの時定数τを第１、第２の支線の配線幅によって調整することも可能である。
【００８４】
さらには、第１の支線への接続部が幹線の中央でない場合であっても、幹線の配線幅を一律に統一し、第１、第２の支線の配線幅のみによってデータバスの時定数τが調整可能である場合には、そのようなデータバスの配線を行うことも可能である。データバス全体の配線面積等を考慮して、幹線の配線幅を変えて配線するかどうか決めることができる。
【００８５】
次に、各実施形態による効果、特に第１乃至第４の実施形態による効果について図２２と図２３とを用い、比較例と対照して説明する。
【００８６】
図２２（ｂ）は、データバスの波形図であり、そのデータバス取り込み部での拡大波形図を図２２（ｃ）に示す。なお、図２２（ａ）は、波形図の対象となるデータバス入出力部の回路図である。
【００８７】
図２２（ｂ）、（ｃ）の波形は、図２２（ａ）に示すように、第１のデータ入出力回路２５から第２のデータ入出力回路２６へデータを転送する場合の波形である。図２２（ｂ）には、データバスにデータを出力する側である第１のデータ入出力回路２５の出力直後（Ａ点）の波形と、データバスからデータを入力する側である第２のデータ入出力回路２６の入力手前（Ｎ点）での波形を示す。また、図２２（ｃ）には、Ｎ点での波形の拡大図を示す。図２２（ｂ）、（ｃ）では、縦軸が電圧であり、横軸が時間である。図２２（ｃ）のＮ２ｃ、Ｎ２ｅはそれぞれ、比較例と実施形態のデータバスの配線長が最も短い配線の入力直前の波形である。また、Ｎ１ｃ、Ｎ１ｅはそれぞれ、比較例と実施形態のデータバスの配線長が最も長い配線の入力直前の波形である。比較例は、幹線、支線の配線幅が一律である。また、実施形態はデータバス配線の時定数が互いに等しくなるように配線幅を変えて配線している。実施形態によれば、比較例に比べて、入力直前の波形のばらつきが改善できる。
【００８８】
図２３（ａ）には、データバス配線の時定数τが等しくなるように配線する実施形態による波形を示す。図２３（ａ）には、データバスにデータを出力する第１のデータ入出力回路２５の出力直後（Ａ点）の波形と、データバスからデータを入力する第２のデータ入出力回路２６の入力直前（Ｎ点）の波形と、第２のデータ入出力回路２６のバッファの出力（Ｍ点）の波形を示す。図２３（ａ）のＡ点、Ｎ点、Ｍ点の位置は、図２３（ｂ）の回路図に示す。Ｍ点の波形は、図７（ａ）に示す比較例のタイミングのばらつきに比べてタイミングのばらつきを小さくすることができる。
【００８９】
図２３（ｃ）には、データバスのデータを入力する第２のデータ入出力回路２６の側でデータをラッチする場合の実施形態のタイミングを比較例と対比して示す。実施形態におけるデータバスからデータを入力するバッファの出力波形（Ｍ点の波形）は、比較例のＭ点の波形と比べるとタイミングのばらつきが小さい。なお、図２３（ｃ）では、クロックの立ち上がりｔ０でバッファの出力（Ｍ点）のデータをラッチする場合を示している。
【００９０】
比較例では、データバスの配線幅を一律としているために、タイミングのばらつきが大きく、データが遅れる場合にはタイミングｔｃｓにならないとラッチするデータが確定せず、タイミングが早い方にばらつく場合は、タイミングｔｃｆまでしかそのデータを維持しない。この場合、セットアップマージンがｔｓｃ、ホールドマージンがｔｈｃ、データウィンドウ幅がｔｗｃとなる。
【００９１】
一方、実施形態によれば、データバス配線の時定数τが一定の値となるように配線幅を変えて配線しているので、タイミングのばらつきは比較例に比べて小さくなる。すなわち、データの確定が遅れる場合であってもタイミングｔｅｓにはラッチするデータが確定する。また、タイミングが早い方にばらついた場合であっても少なくともｔｅｆまでそのデータを維持する。この場合、セットアップマージンがｔｓｅ、ホールドマージンがｔｈｅ、ウィンドウ幅がｔｗｅとなる。ｔｓｅ＞ｔｓｃ、ｔｈｅ＞ｔｈｃ、ｔｗｅ＞ｔｗｃであり、実施形態によれば、セットアップマージン、ホールドマージン、ウィンドウ幅がいずれも比較例より改善できる。従って、データの転送レートをより高くすることが可能となり、より高速なデータ転送が可能となる。
【００９２】
上記実施形態の説明では、主に第１のデータ入出力回路から第２のデータ入出力回路へデータを転送する場合について説明した。逆に第２のデータ入出力回路から第１のデータ入出力回路へデータを転送する場合においても、データバス配線の時定数τが一定になるようにデータバスの配線幅を変えて配線することにより、同様の効果が得られる。
【００９３】
なお、実施形態の説明では、半導体装置がＤＲＡＭ半導体装置であって、第１のデータ入出力回路がメモリアレイに、第２のデータ入出力回路がデータ入出力パッド（ＤＱ−ＰＡＤ）に接続される場合について説明した。本発明は、ＤＲＡＭ以外のＡＳＩＣなどの半導体装置に適用することも可能である。すなわち、第１のデータ入出力回路がメモリアレイ以外に接続される半導体装置や、第２のデータ入出力回路がデータ入出力パッド（ＤＱ−ＰＡＤ）以外に接続される半導体装置に適用することが可能である。特に、ひとつの第１のデータ入出力回路に対して複数の第２のデータ入出力回路がデータバスを介して接続され、第１のデータ入出力回路と第２のデータ入出力回路との間でデータ転送を行う場合に有効である。
【００９４】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９５】
１：半導体装置
２：メモリセルアレイ
３：データ入出力回路（周辺回路Ｉ／Ｏ）
４：データ入出力パッド（ＤＱ−ＰＡＤ）
５：半導体チップ内データ入出力信号
６：半導体チップ外データ入出力信号
８：制御信号入力パッド
１１：アレイエリア
１２：制御回路領域
１３：データ入出力回路領域
２１、２１−０〜２１−３：メモリアレイ（メモリセル、センスアンプ、サブワードドライバ、制御回路）
２２：Ｘデコーダ
２３：Ｙデコーダ
２４：メインアンプ
２５、２５−１、２５−２：外部入出力回路（第１のデータ入出力回路）
２６、２６−１〜２６−４、２６−ａ〜２６−ｈ：アレイ入出力回路（第２のデータ入出力回路）
３０：（内部）データバス
３１、３１−１〜３１−４、１３１、１３１−１、１３１−２、１３１−ａ１、１３１−ａ２、１３１−ｂ１、１３１−ｂ２：データバス（幹線）
３２、３２−１、３２−２、１３２：データバス（第１の支線）
３３、３３−１〜３３−８、１３３：データバス（第２の支線）
４１：データバス以外の配線
Ａ、Ｂ、Ｃ：観測点
Ｃ１〜Ｃ４、Ｅ１、Ｅ２：観測点Ｂでの波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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