(57)【要約】【課題】符号化の並列処理を小さな回路規模で行なうことができる誤り訂正符号化装置を提供する。【解決手段】系列生成部１０１は、Ｋビットの情報系列に前にＬビットの０を含み、Ｋビットの情報系列の後ろに（Ｎ−Ｋ）ビットの０を含む符号化対象系列を生成する。符号化演算部８１は、符号化対象系列をＭビットごとに並列に符号化処理する。ただし、Ｎは符号化ビット長であり、Ｌ＝Ｍ−ＭＯＤ（Ｎ、Ｍ）、ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数であり、ＮはＭの倍数ではない。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｋビットの情報系列に前にＬビットの０を含み、Ｋビットの情報系列の後ろに（Ｎ−Ｋ）ビットの０を含む符号化対象系列を生成する系列生成部と、
前記符号化対象系列をＭビットごとに並列に符号化処理する符号化演算部とを備え、
ただし、Ｎは符号化ビット長であり、Ｌ＝Ｍ−ＭＯＤ（Ｎ、Ｍ）、ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数であり、ＮはＭの倍数ではない、誤り訂正符号化装置。
【請求項２】
Ｐ＝Ｍ−ＭＯＤ（Ｋ、Ｍ）であり、
前記系列生成部は、
Ｋビットの情報系列にＰビットの０が付加された入力系列をＭビットごとに並列に受けて、前記入力系列の後に（Ｎ−Ｋ−Ｐ＋Ｌ）ビット分だけ０を挿入した第１系列を出力する第１挿入部と、
前記第１系列の前にＬビット分だけ０を挿入するとともに、前記第１系列の末端のＬビット分を破棄した第２系列を前記符号化対象系列として出力する第２挿入部とを含む、請求項１記載の誤り訂正符号化装置。
【請求項３】
前記第２挿入部は、復号時には、Ｑビットの符号化ビット系列の後にＴビット分だけ０が挿入された受信ビット系列を受けて、前記入力系列の前にＴビットを挿入するとともに、前記入力系列の末端のＴビットを破棄した復号対象系列をとして出力し、
ただし、Ｔ＝Ｍ−ＭＯＤ（Ｑ、Ｍ）、ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数であり、ＱはＭの倍数ではなく、
前記符号化演算部は、復号時に、前記復号対象系列をＭビットごとに並列にシンドローム演算を実行する、請求項２記載の誤り訂正符号化装置。
【請求項４】
前記ＮおよびＫは、符号化フォーマットに応じて変化し、
前記系列生成部は、符号化フォーマットに応じたＮおよびＫに従って、前記符号化対象系列を生成し、
前記符号化演算部は、符号化フォーマットに応じた符号化処理を実行する、請求項１記載の誤り訂正符号化装置。
【請求項５】
前記系列生成部は、
Ｋビットの情報系列にＰビットの０が付加された入力系列をＭビットごとに並列に受けて、前記入力系列の前にＬビット分だけ０を挿入した第１系列を出力する第１挿入部と、
前記第１系列の後に（Ｎ−Ｋ−Ｐ）ビット分だけ０を挿入した第２系列を前記符号化対象行列として出力する第２挿入部とを含む、請求項１記載の誤り訂正符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正符号化装置に関する。
【背景技術】
【０００２】
複数ビットを並列で入力し、１クロックで処理を行なう場合には、情報ビット数が入力される並列ビット数で割り切れない場合は、最終の入力時の演算のシフト量を調整するためのシフト演算回路を、通常のパラレル入力により符号化処理を行なうシフト演算回路に加えて用意することにより符号化演算を行なう技術が知られている（たとえば特許文献１を参照）。
【０００３】
また、情報ビット系列の先頭に０を挿入して、情報ビットの最後のビットが並列入力を行なうデータの最下位ビットになるように入力データの並び替えを行なうことにより、１種類のシフト演算により符号化演算が行なえる構成が知られている（たとえば非特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５５４０７号公報
【非特許文献】
【０００５】
【非特許文献１】H. Michael Ji, and Earl Killian，“Fast Parallel CRC Algorithm and Implementation on a Configurable Processor”，ＩＥＥＥ ＩＣＣ２００２（International Conference on Communications 2002）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示されているような誤り訂正符号化装置では、情報ビット数が入力される並列ビット数で割り切れない場合は、並列ビット数のシフト演算を行なう演算処理を行なう回路のほかに、ビット調整を行なうための別のシフト演算回路が必要となり回路規模が大きくなる問題があった。
【０００７】
さらに、非特許文献１に示されているような誤り訂正符号化装置では、並列段数Ｍとしたときに、符号化回路のシフトレジスタの上位Ｍビットと入力されたＭビットの情報ビット系列に対して、ＸＯＲ回路の組み合わせ回路から構成されるランダム演算回路により、符号化回路のレジスタの内容を更新するための計算を１クロックで行なうようにしているが、ランダム演算回路部分を構成するＸＯＲ回路の数が多くなり、回路規模および回路の配線に要する面積が大きくなるという問題があった。
【０００８】
それゆえに、本発明の目的は、符号化の並列処理を小さな回路規模で行なうことができる誤り訂正符号化装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、Ｋビットの情報系列に前にＬビットの０を含み、Ｋビットの情報系列の後ろに（Ｎ−Ｋ）ビットの０を含む符号化対象系列を生成する系列生成部と、符号化対象系列をＭビットごとに並列に符号化処理する符号化演算部とを備え、ただし、Ｎは符号化ビット長であり、Ｌ＝Ｍ−ＭＯＤ（Ｎ、Ｍ）、ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数であり、ＮはＭの倍数ではない。
【発明の効果】
【００１０】
本発明によれば、符号化の並列処理を小さな回路規模で行なうことができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態の誤り訂正符号化装置の構成を表わす図である。
【図２】系列生成部１０１による符号化対象系列の生成の詳細を示した図である。
【図３】ランダム演算部４の計算内容を説明するための図である。
【図４】第２の実施形態の誤り訂正符号化装置の構成を表わす図である。
【図５】第３の実施形態の誤り訂正符号化装置の構成を表わす図である。
【図６】第４の実施形態の誤り訂正符号化装置の構成を表わす図である。
【図７】系列生成部１０３による復号対象系列の生成の詳細を示した図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態の誤り訂正符号化装置の構成を表わす図である。
【００１３】
この誤り訂正符号化装置は、系列生成部１０１と、符号化演算部１００とを備える。符号化演算部１００は、チェックビット生成レジスタ３と、ランダム演算部４と、合成部５と、下位ＸＯＲ部５と、中位ＸＯＲ部１５と、上位ＸＯＲ部２５とを備える。
【００１４】
系列生成部１０１は、Ｋビットの情報系列に前にＬビットの０を含み、Ｋビットの情報系列の後ろに（Ｎ−Ｋ）ビットの０を含む符号化対象系列を生成する。
【００１５】
系列生成部１０１は、チェック０挿入部１と、先頭０挿入部２とを含む。
チェック０挿入部１は、Ｋビットの情報系列にＰビットの０が付加された入力系列（情報ビット系列）をＭビットごとに並列に受けて、入力系列の後に（Ｎ−Ｋ−Ｐ＋Ｌ）ビット分だけ０を挿入した第１系列を出力する。ただし、Ｎは符号化ビット長である。Ｐ＝Ｍ−ＭＯＤ（Ｋ、Ｍ）、Ｌ＝Ｍ−ＭＯＤ（Ｎ、Ｍ）である。ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数である。ＮはＭの倍数ではないものとする。
【００１６】
先頭０挿入部２は、チェック０挿入部１で生成された第１系列の前にＬビット分だけ０を挿入するとともに、第１系列の末端のＬビット分を破棄した第２系列をＭビットごとに並列に符号化対象系列として出力する。
【００１７】
図２は、系列生成部１０１による符号化対象系列の生成の詳細を示した図である。
図２では、情報ビット長Ｋを４１１２、符号化ビット長Ｎを４２６８、Ｍ＝３２とする。
【００１８】
図２（ａ）は、入力系列（情報ビット系列）のフォーマットを表わす。
入力系列（情報ビット系列）の情報ビット長Ｋは、４１１２（８×５１４）である。入力系列は、Ｍ（＝３２）ビットずつパラレルに入力される。最終である１２９番目の入力では、端数となるＰ＝３２−ＭＯＤ（４１１２，３６）＝１６ビット分だけ０が付加されている。
【００１９】
図２（ｂ）は、チェック０挿入部１で生成される第１系列を表わす。
Ｌ＝３２−ＭＯＤ（４２６８、３２）＝２０であるから、入力系列の後に（Ｎ−Ｋ−Ｐ＋Ｌ）＝４２６８−４１１２−１６−２０＝１６０ビット分だけ０を挿入した第１系列が出力される。
【００２０】
符号化信号のビット数が符号化ビット数４２６８以上で、かつ３２の倍数になるように、符号化信号のビット数が４２８８となる。
【００２１】
図２（ｃ）は、第２系列のフォーマットを表わす。
第１系列の前にＬ（＝２０）ビット分だけ０を挿入するとともに、第１系列の末端のＬビット分を破棄した第２系列が生成される。
【００２２】
符号化演算部１００は、符号化対象系列をＭビットごとに並列に符号化処理する。
チェックビット生成レジスタ３は、符号化されたチェックビットの途中結果を記憶する（Ｎ−Ｋ）ビットのシフトレジスタである。チェックビット生成レジスタ３には、符号化演算の初期値としてすべて０が設定されている。
【００２３】
チェックビット生成レジスタ３は、下位Ｍビットレジスタ３１と、中位Ｓビットレジスタ３２と、上位Ｍビットレジスタ３３とを含む。ここで、２Ｍ＋Ｓは、チェックビット数（Ｎ−Ｋ）である。Ｍ＝３２の場合、下位Ｍビットレジスタ３１には、１５６ビット中の下位３２ビットが格納され、上位Ｍビットレジスタ３３には、１５６ビット中の上位３２ビットが格納され、中位Ｓビットレジスタ３２には、１５６ビット中の中央の９２ビットが格納される。
【００２４】
ランダム演算部４は、チェックビット生成レジスタ３の上位Ｍビットレジスタ３３に格納されている上位Ｍビットの値から、生成多項式に基づくＭ回のシフト操作を１度に行なう計算式に基づいて、ランダム演算を実行する。
【００２５】
図３は、ランダム演算部４の計算内容を説明するための図である。
図３に示すように、生成多項式ｇ（ｘ）がｘ＾４＋ｘ＋１のときの例を表わしている。
【００２６】
ランダム演算部４は、図４のシフトレジスタによるシフト演算をＭ回繰り返したときの結果を１クロックで計算する。
【００２７】
Ｍ＝１のときには、最上位のレジスタの値Ｄ３を入力として、出力は上位ビットから順に（０，０、Ｄ３，Ｄ３）となる。
【００２８】
Ｍ＝２のときには、１回シフト演算をおこなったときには、上位の２ビットレジスタの値（Ｄ３，Ｄ２）に対し出力は（０，Ｄ３，Ｄ３＋Ｄ２，Ｄ２）（＋はＸＯＲ演算を表す）となる。
【００２９】
下位ＸＯＲ部５は、ランダム演算部４の出力（Ｎ−Ｋ）ビットのうちの下位のＭビットと、先頭０挿入部２から出力されるＭビットとの間の排他的論理和を下位Ｍビットレジスタ３１へ出力する。
【００３０】
中位ＸＯＲ部１５は、ランダム演算部４の出力（Ｎ−Ｋ）ビットのうちの中央のＳビットと、下位Ｍビットレジスタ３１に格納されているＭビットおよび中位Ｓビットレジスタ３２に格納されているＳビットのうちの下位（Ｓ-Ｍ）ビットの間の排他的論理和を中位Ｓビットレジスタ３２へ出力する。
【００３１】
上位ＸＯＲ部２５は、ランダム演算部４の出力（Ｎ−Ｋ）ビットのうちの上位のＭビットと、中位Ｓビットレジスタ３２に格納されているＳビットのうちの上位Ｍビットの間の排他的論理和を上位Ｍビットレジスタ３３へ出力する。
【００３２】
合成部６は、系列生成部２からの符号化対象系列がすべて入力された時点で、上位Ｍビットレジスタ３３から出力される上位Ｍビットと、中位Ｓビットレジスタ３２から出力される中位Ｓビットと、下位Ｍビットレジスタ３１から出力される下位Ｍビットとを合成して、（２Ｍ＋Ｓ）（＝Ｎ−Ｋ）ビットのデータを誤り訂正符号化したチェックビットとして出力する。
【００３３】
（効果）
本実施の形態によれば、特別なシフト演算回路などを付加させることなく、１種類のランダム演算回路で符号化演算処理を行なうことができる。また、非特許文献１に記載された従来の符号化演算のランダム演算部の構成の場合では、ランダム演算回路の部分が２Ｍビット入力の組み合わせから（Ｎ−Ｋ）ビットの出力を生成していた。これに対して、本実施の形態でランダム演算回路を構成した場合には、Ｍビットの入力の組み合わせで（Ｎ−Ｋ）ビットの出力を生成するようになるため、ランダム演算回路における組み合わせの数が小さくなる。その結果、ランダム演算回路内のＸＯＲ回路の個数を小さくすることができ、回路規模の削減を図ることができる。
【００３４】
［第２の実施形態］
図４は、第２の実施形態の誤り訂正符号化装置の構成を表わす図である。
【００３５】
図４の誤り訂正符号化装置が、図１の誤り訂正符号化装置と相違する点は、系列生成部２０１である。
【００３６】
図１の系列生成部１０１は、チェック０挿入部１の後に、先頭０挿入部２が設けられていたのに対して、図３の系列生成部２０１は、先頭０挿入部２の後に、チェック０挿入部１が設けられる。
【００３７】
先頭０挿入部２は、Ｋビットの情報系列にＰビットの０が付加された入力系列をＭビットごとに並列に受けて、入力系列の前にＬビット分だけ０を挿入した第１系列を出力する。
【００３８】
チェック０挿入部１は、第１系列の後に（Ｎ−Ｋ−Ｐ）ビット分だけ０を挿入した第２系列を符号化対象行列として出力する。
【００３９】
以上のように、本実施の形態でも、第１の実施形態と同様に、回路規模の削減を図ることができる。
【００４０】
［第３の実施形態］
図５は、第３の実施形態の誤り訂正符号化装置の構成を表わす図である。
【００４１】
図５の誤り訂正符号化装置が、図１の誤り訂正符号化装置と相違する点は、系列生成部２３と、ランダム演算部４＿Ａ，４＿Ｂ，４＿Ｃと、セレクタ９である。これらは、複数種類の符号化フォーマットに対応するために設けられる。ここでは、第１タイプ、第２タイプ、および第３タイプの符号化フォーマットに対応するものとする。
【００４２】
系列生成部２３は、フォーマット情報で示される符号化フォーマットに応じたＮおよびＫに従って、符号化対象系列を生成する。Ｍは、符号化フォーマットによらず、一定であるものとする。
【００４３】
系列生成部２３は、可変量チェック０挿入部１１と、可変量先頭０挿入部１２とを備える。
【００４４】
可変量チェック０挿入部１１は、Ｋビットの情報系列にＰビットの０が付加された入力系列をＭビットごとに並列に受けて、入力系列の後に（Ｎ−Ｋ−Ｐ＋Ｌ）ビット分だけ０を挿入した第１系列を出力する。ただし、Ｎは符号化ビット長である。Ｐ＝Ｍ−ＭＯＤ（Ｋ、Ｍ）、Ｌ＝Ｍ−ＭＯＤ（Ｎ、Ｍ）である。ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数である。ＮはＭの倍数ではないものとする。ここで、ＰはＫによって変化し、ＬはＮによって変化する。したがって、Ｎ、Ｋ、Ｐ、Ｌは、符号化フォーマットによって変化する。
【００４５】
可変量先頭０挿入部１２は、チェック０挿入部１１で生成された第１系列の前にＬビット分だけ０を挿入するとともに、第１系列の末端のＬビット分を破棄した第２系列を符号化対象系列として下位ＸＯＲ部５へ出力する。ここで、ＬはＮに依存するので、符号化フォーマットによって変化する。
【００４６】
ランダム演算部４−Ａは、第１タイプの符号フォーマットに基づいて、ランダム演算を実行する。ランダム演算部４−Ｂは、第２タイプの符号フォーマットに基づいて、ランダム演算を実行する。ランダム演算部４−Ｃは、第３タイプの符号フォーマットに基づいて、ランダム演算を実行する。
【００４７】
セレクタ９は、フォーマット情報で示される符号化フォーマットに従って、ランダム演算部４−Ａ，４−Ｂ，４−Ｃの出力を受けて、いずれかを選択して出力する。セレクタ９は、フォーマット情報で示される符号化フォーマットが第１タイプの符号化フォーマットの場合には、ランダム演算部４−Ａからの出力を選択して出力する。セレクタ９は、フォーマット情報で示される符号化フォーマットが第２タイプの符号化フォーマットの場合には、ランダム演算部４−Ｂからの出力を選択して出力する。セレクタ９は、フォーマット情報で示される符号化フォーマットが第３タイプの符号化フォーマットの場合には、ランダム演算部４−Ｃからの出力を選択して出力する。セレクタ９から出力される（Ｎ−Ｋ）ビットのうち、上位のＭビットが上位ＸＯＲ部２５へ送られ、中央のＳビットが中位ＸＯＲ部１５へ送られ、下位のＭビットが下位ＸＯＲ部５へ送られる。
【００４８】
以上のように、本実施の形態により、複数の符号フォーマットに対して対応する必要がある場合に対しても、対応できるようになり、それぞれの符号フォーマットに対してもランダム演算回路は１個で符号化演算回路を構成できるようになるために回路規模を削減することができる。
【００４９】
［第４の実施形態］
本実施の形態は、符号化と復号時のシンドローム生成演算を共用できるようにしたものである。
【００５０】
図６は、第４の実施形態の誤り訂正符号化装置の構成を表わす図である。
図６の誤り訂正符号化装置が、図１の誤り訂正符号化装置と相違する点は、系列生成部１０３と、シンドローム用ランダム演算部４９と、セレクタ１０５である。
【００５１】
系列生成部１０３は、チェック０挿入部１と、セレクタ１０４と、先頭０挿入部２とを含む。
【００５２】
系列生成部１０３は、符号化時には、以下のように動作する。
チェック０挿入部１は、第１の実施形態で説明したのと同様に、Ｋビットの情報系列にＰビットの０が付加された入力系列（情報ビット系列）をＭビットごとに並列に受けて、入力系列の後に（Ｎ−Ｋ−Ｐ＋Ｌ）ビット分だけ０を挿入した第１系列を出力する。ただし、Ｎは符号化ビット長である。Ｐ＝Ｍ−ＭＯＤ（Ｋ、Ｍ）、Ｌ＝Ｍ−ＭＯＤ（Ｎ、Ｍ）である。ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数である。ＮはＭの倍数ではないものとする。
【００５３】
セレクタ１０４は、チェック０挿入部１の出力を選択して、先頭０挿入部２に出力する。
【００５４】
先頭０挿入部２は、第１の実施形態で説明したのと同様に、チェック０挿入部１で生成された第１系列の前にＬビット分だけ０を挿入するとともに、第１系列の末端のＬビット分を破棄した第２系列を符号化対象系列として出力する。
【００５５】
系列生成部１０３は、復号時には、以下のように動作する。
セレクタ１０４は、受信ビット系列を選択して、先頭０挿入部２に出力する。
【００５６】
先頭０挿入部２は、符号化時と同様に、Ｑビットの符号化ビット系列にＴビットの０が付加された受信ビット系列をＭビットごとに並列に受けて、受信ビット系列の前にＴビット分だけ０を挿入するとともに、受信ビット系列の末端のＴビット分を破棄した系列を復号対象系列として出力する。ただし、Ｔ＝Ｍ−ＭＯＤ（Ｑ、Ｍ）である。ＭＯＤ（ｉ、ｊ）は、ｉをｊで除算した剰余で、１以上ｊ未満の自然数である。ＮはＭの倍数ではないものとする。
【００５７】
チェック０挿入部１と、先頭０挿入部２と、チェックビット生成レジスタ３と、下位ＸＯＲ部５と、中位ＸＯＲ部１５と、上位ＸＯＲ部２５とは、符号化時と、シンドローム演算時の両方で供用される。
【００５８】
図７は、系列生成部１０３による復号対象系列の生成の詳細を示した図である。
図７では、情報ビット長Ｋを４１１２、符号化ビット長Ｎを４２６８、Ｍ＝３２とする。
【００５９】
図７（ａ）は、入力系列（受信ビット系列）のフォーマットを表わす。
入力系列（受信ビット系列）の符号化ビット長Ｎは、４２６８（８×５３３＋４）である。受信ビット系列は、Ｍ（＝３２）ビットずつパラレルに入力される。最終である１３４番目の入力では、端数となるＴ＝３２−ＭＯＤ（４２６８，３２）＝２０ビット分だけ０が付加されている。
【００６０】
図７（ｂ）は、復号対象系列のフォーマットを表わす。
受信ビット系列の前にＬ（＝２０）ビット分だけ０を挿入するとともに、受信ビット系列の末端のＬビット分を破棄した復号対象系列が生成される。
【００６１】
シンドローム用ランダム演算部４９は、チェックビット生成レジスタ３の上位Ｍビットの値からシンドローム値を計算する。シンドローム用ランダム演算部４９は、例えばｔビット訂正を行なうＢＣＨ符号の場合には、受信多項式ｒ（ｘ）に対して、原紙多項式の根をαとしたときに多項式（ｘ−α＾（２ｉ＋１））（ｉ＝１，２，．．．，ｔ）で割ったときのｔ個の剰余をシンドロームとして計算する。
【００６２】
セレクタ１０５は、符号化時は、符号化回路用ランダム演算部４のランダム演算結果を選択して出力し、復号時には、シンドローム用ランダム演算部４９のランダム演算結果を選択して出力する。
【００６３】
合成部６は、復号時には、系列生成部１０３から出力された復号対象系列がすべて入力された時点で、下位Ｍビットレジスタ３１、中位Ｓビットレジスタ３２、および上位Ｍビットレジスタ３３に記憶している値を合成して、（Ｎ−Ｋ）ビットのデータをシンドロームとして出力する。
【００６４】
本実施の形態によって、符号化演算のためのランダム演算回路部と復号時のシンドローム計算のためのランダム演算回路部と系列生成を切り替える部分だけそれぞれ異なる回路にして選択させることにより、回路を共用でき回路規模を削減することができる。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６６】
１  チェック０挿入部、２  先頭０挿入部、３  チェックビット生成レジスタ、４，４＿Ａ，４＿Ｂ，４＿Ｃ  ランダム演算部、５  下位ＸＯＲ部、６  合成部、９，１０４，１０５  セレクタ、２３，１０１，１０３，２０１  系列生成部、１５  中位ＸＯＲ部、２５  上位ＸＯＲ部、３１  下位Ｍビットレジスタ、３２  中位Ｓビットレジスタ、３３  上位Ｍビットレジスタ、４９  シンドローム用ランダム演算部、８１，８２，８３  符号化演算部、９１〜９５  レジスタ、９０，９２  ＸＯＲ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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