(57)【要約】【課題】選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたＭＯＮＯＳ型メモリセルを提供する。【解決手段】主表面ＳＢＳを有する半導体基板ＳＵＢと、主表面ＳＢＳ上に形成された第１のゲート電極ＣＧと、主表面ＳＢＳ上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる第１の絶縁膜ＯＮＯとを備える半導体装置である。上記第２のゲート電極ＭＧの最上面ＭＧＳは第１のゲート電極ＣＧの最上面ＣＧＳより低くなっている。上記第２のゲート電極ＭＧの最上面ＭＧＳは主表面ＳＢＳに沿うように形成されている。【選択図】図２
2013008840.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された第１のゲート電極と、
前記主表面上において前記第１のゲート電極と隣接するように形成された第２のゲート電極と、
前記第２のゲート電極と前記半導体基板とに挟まれた領域から、前記第１のゲート電極と前記第２のゲート電極とに挟まれた領域に連なるように延びる第１の絶縁膜とを備える半導体装置であって、
前記第２のゲート電極の最上面は前記第１のゲート電極の最上面より低くなっており、
前記第２のゲート電極の最上面は前記主表面に沿うように形成されている、半導体装置。
【請求項２】
前記第１の絶縁膜は第１のシリコン酸化膜と、シリコン窒化膜と、第２のシリコン酸化膜とがこの順に積層された構成を有する、請求項１に記載の半導体装置。
【請求項３】
前記主表面上において、前記第１および第２のゲート電極と隣接するように形成された容量素子をさらに備えており、
前記容量素子は、前記主表面上に形成された前記第１のゲート電極と同一の層からなる半導体層と、
前記半導体層の側面および上面を覆うように形成された前記第１の絶縁膜と同一の層からなる第２の絶縁膜と、
前記第２の絶縁膜の側面および上面を覆うように形成された前記第２のゲート電極と同一の層からなる第３のゲート電極とを有している、請求項１または２に記載の半導体装置。
【請求項４】
主表面を有する半導体基板を準備する工程と、
前記主表面上に第１のゲート電極を形成する工程と、
前記第１のゲート電極の側面および上面を覆うように、絶縁膜と第１の導電膜とをこの順に積層する工程と、
前記第１の導電膜の上面を、前記第１のゲート電極と平面的に重なる領域において前記絶縁膜の上面が露出するように研磨する工程と、
前記第１のゲート電極と隣接する前記第１の導電膜の最上面と前記第１のゲート電極の最上面との間で段差を形成するように前記第１の導電膜をエッチングすることにより１対の第２のゲート電極を形成する工程と、
１対の前記第２のゲート電極のうち一方の前記第２のゲート電極と、一方の前記第２のゲート電極と前記半導体基板とに挟まれた領域における前記絶縁膜とを除去する工程と、
１対の前記第２のゲート電極のうち一方の前記第２のゲート電極とは異なる他方の前記第２のゲート電極と、前記第１のゲート電極とをマスクにして、前記半導体基板の内部に不純物を注入する工程とを備える、半導体装置の製造方法。
【請求項５】
前記絶縁膜と第１の導電膜とをこの順に積層する工程においては、前記絶縁膜として、第１のシリコン酸化膜と、シリコン窒化膜と、第２のシリコン酸化膜とをこの順に積層する工程を含み、
前記研磨する工程においては、前記絶縁膜のうち前記第２のシリコン酸化膜の上面が露出するように前記第１の導電膜の上面が研磨される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記主表面上において、前記第１および第２のゲート電極と隣接するように形成された容量素子を形成する工程をさらに備えており、
前記容量素子を形成する工程は、前記主表面上に、前記第１のゲート電極と同一の層からなる半導体層を形成する工程を含み、
前記絶縁膜と第１の導電膜とをこの順に積層する工程では、前記絶縁膜および前記第１の導電膜を、前記第１のゲート電極および前記半導体層の側面および上面を覆うように同時に積層し、
前記研磨する工程では、前記第１のゲート電極および前記半導体層上の前記第１の導電膜の上面を、前記第１のゲート電極および前記半導体層と平面的に重なる領域において前記絶縁膜の上面が露出するように同時に研磨し、前記第１のゲート電極および前記半導体層上の前記絶縁膜の上面を覆うように前記第１の導電膜と同一材質を有する第２の導電膜を同時に形成する、請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、スプリットゲート構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。このマイクロコンピュータは、一般に半導体基板上に、多数のＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構成を有している。
【０００３】
たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。不揮発性メモリと論理用半導体装置とを同一の半導体基板上に混載することにより、高機能を有するマイクロコンピュータを形成することができる。不揮発性メモリと論理用半導体装置とが配置された当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。
【０００４】
一般的にマイクロコンピュータに含まれる不揮発性メモリは、当該マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用する。このため不揮発性メモリと論理用半導体装置とが混載したマイクロコンピュータが用いられることが好ましい。このような論理用半導体装置との混載に適した不揮発性メモリのメモリセル構造として、たとえば選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタとを有するいわゆるスプリットゲート構造のメモリセルが挙げられる。
【０００５】
スプリットゲート構造のメモリセルとしては、平面視における占有面積を小さくするために、たとえば選択用ＭＯＳトランジスタと記憶用ＭＯＳトランジスタとが一体となったいわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリセルが用いられる。なお、フラッシュメモリに用いられるＭＯＮＯＳ型メモリセルは、特にＦＭＯＮＯＳ型メモリセルと呼ばれる。ＭＯＮＯＳ型メモリセルは、たとえば特開２００５−２５９８４３号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２５９８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＦＭＯＮＯＳ型メモリセルに情報を書き込む際には通常、選択用ＭＯＳトランジスタを構成するいわゆるコントロールゲート電極に１Ｖ程度、記憶用ＭＯＳトランジスタを構成するいわゆるメモリゲート電極に１１Ｖ程度の電圧が印加される。このためコントロールゲート電極とメモリゲート電極との間には、両者の間に配置される絶縁膜を介して１０Ｖ程度の高い電位差が生じる。このため上記絶縁膜には１０Ｖを超える耐圧が要求される。
【０００８】
特開２００５−２５９８４３号公報に開示されるスプリットゲート構造には、上記の耐圧を確保するための考慮がなされていないが、一般には、コントロールゲート電極とメモリゲート電極との最上面の高さに段差を設けることにより、上記の耐圧を確保する。すなわちメモリゲート電極はコントロールゲート電極に比べて上下方向の高さ（厚み）が薄くなるように形成される。このためメモリゲート電極の最上面は、コントロールゲート電極の最上面に比べて低い位置に配置されるように形成される。上記の段差を大きくすることにより、両ゲート電極間の耐圧を容易に確保することができる。
【０００９】
しかしながら、上記段差を大きくすれば、たとえば両ゲート電極をマスクとしてＦＭＯＮＯＳ型メモリセルのソース／ドレイン領域を形成する際に、通常の注入技術により注入される不純物イオンが、特にメモリゲート電極の真下の半導体基板内に入り込む可能性がある。これは以下の理由による。メモリゲート電極は製造プロセス時にその外周部（メモリゲート電極の、コントロールゲート電極と対向する側面と反対側の側面の近傍）において、最上面がより低くなり厚みが薄くなるように形成される。これに加えて、コントロールゲート電極との段差によりメモリゲート電極全体の厚みがコントロールゲート電極よりも薄くなれば、特に外周部において、メモリゲート電極が非常に薄くなる。このため特に外周部において、本来注入時にメモリゲート電極によりブロックされるはずの不純物イオンが、メモリゲート電極を貫通して半導体基板の内部に達する可能性があるためである。このようにしてメモリゲート電極の真下の半導体基板内に不純物イオンが注入されると、形成されるソース領域とドレイン領域とに挟まれた領域に意図せず不純物イオンが導入される。その結果、形成されるＦＭＯＮＯＳ型メモリセルの閾値電圧Ｖthが低下するなど、形成されるＦＭＯＮＯＳ型メモリセルの電気的特性に影響を与える可能性がある。
【００１０】
特開２００５−２５９８４３号公報のＦＭＯＮＯＳ型メモリセルは、そもそも上記の段差が形成されておらず、スプリットゲート構造の形状が不純物イオンの注入に与える影響について考慮されていない。
【００１１】
本発明は、上記の問題に鑑みなされたものである。その目的は、選択用トランジスタのゲート電極と記憶用トランジスタのゲート電極との間の耐圧を確保し、かつ閾値電圧の変動が抑制されたＭＯＮＯＳ型メモリセル、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された第１のゲート電極と、主表面上において第１のゲート電極と隣接するように形成された第２のゲート電極と、第２のゲート電極と半導体基板とに挟まれた領域から、第１のゲート電極と第２のゲート電極とに挟まれた領域に連なるように延びる第１の絶縁膜とを備える半導体装置である。上記第２のゲート電極の最上面は第１のゲート電極の最上面より低くなっている。上記第２のゲート電極の最上面は主表面に沿うように形成されている。
【００１３】
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記主表面上に第１のゲート電極が形成される。上記第１のゲート電極の側面および上面を覆うように、絶縁膜と第１の導電膜とがこの順に積層される。上記第１の導電膜の上面が、第１のゲート電極と平面的に重なる領域において絶縁膜の上面が露出するように研磨される。上記第１のゲート電極と隣接する第１の導電膜の最上面と第１のゲート電極の最上面との間で段差を形成するように第１の導電膜をエッチングすることにより１対の第２のゲート電極が形成される。１対の第２のゲート電極のうち一方の第２のゲート電極と、一方の第２のゲート電極と半導体基板とに挟まれた領域における絶縁膜とが除去される。１対の上記第２のゲート電極のうち一方の第２のゲート電極とは異なる他方の第２のゲート電極と、第１のゲート電極とをマスクにして、半導体基板の内部に不純物が注入される。
【発明の効果】
【００１４】
本発明によれば、第２のゲート電極の最上面が水平に形成されることにより、第２のゲート電極の外周部においても第２のゲート電極の外周部以外の領域と同じ厚みが確保される。このため、第１のゲート電極に対して最上面に段差を有する第２のゲート電極の外周部において、注入される不純物イオンが第２のゲート電極を貫通して半導体基板に到達する可能性を低減することができる。したがって、形成される半導体装置の閾値電圧の変動を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分に形成されるＦＭＯＮＯＳ型メモリセルの構成を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１６】本発明の実施の形態１に対する比較例における、図１１と同様の処理がなされた後の図１１（Ａ）と同様の態様を示す概略断面図である。
【図１７】本発明の実施の形態１に対する比較例における、図１５と同様の処理がなされた後の図１５（Ａ）と同様の態様を示す概略断面図である。
【図１８】本実施の形態２に係る半導体装置であって、ＦＭＯＮＯＳ型メモリセルおよびキャパシタの構成を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の製造方法の、図９に相当する工程における、ＦＭＯＮＯＳ型メモリセルが形成される領域と、キャパシタが形成される領域との態様を示す概略断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造方法の、図１０に相当する工程における、ＦＭＯＮＯＳ型メモリセルが形成される領域と、キャパシタが形成される領域との態様を示す概略断面図である。
【図２１】本発明の実施の形態２における半導体装置の製造方法の、図２０に続く工程における、ＦＭＯＮＯＳ型メモリセルが形成される領域と、キャパシタが形成される領域との態様を示す概略断面図である。
【図２２】本発明の実施の形態２における半導体装置の製造方法の、図２１に続く工程における、ＦＭＯＮＯＳ型メモリセルが形成される領域と、キャパシタが形成される領域との態様を示す概略断面図である。
【図２３】本発明の実施の形態２における半導体装置の製造方法の、図２２に続く工程における、ＦＭＯＮＯＳ型メモリセルが形成される領域と、キャパシタが形成される領域との態様を示す概略断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、ＣＰＵ、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
【００１７】
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。これらのうち、特にＦｌａｓｈメモリを構成する半導体素子としてはたとえばＦＭＯＮＯＳ型メモリセルが用いられる。
【００１８】
図２を参照して、特に図１のＦｌａｓｈメモリの領域に形成されるＦＭＯＮＯＳ型メモリセルは、１対の不純物領域であるソース領域ＳＲとドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、コントロールゲート電極ＣＧ（第１のゲート電極）とを有している。ソース領域ＳＲとドレイン領域ＤＲとの各々は、半導体基板ＳＵＢの主表面ＳＢＳに形成されている。ゲート絶縁膜ＧＩは、ソース領域ＳＲおよびドレイン領域ＤＲに挟まれる半導体基板ＳＵＢの主表面ＳＢＳ上に形成されている。コントロールゲート電極ＣＧはゲート絶縁膜ＧＩ上に形成されている。
【００１９】
またＦＭＯＮＯＳ型メモリセルは、コントロールゲート電極ＣＧと隣接するように積層絶縁膜ＯＮＯ（第１の絶縁膜）とメモリゲート電極ＭＧ（第２のゲート電極）とを有している。積層絶縁膜ＯＮＯは、主表面ＳＢＳ上のうち、メモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域に連なるように延びている。言い換えれば、積層絶縁膜ＯＮＯは、半導体基板ＳＵＢの主表面ＳＢＳ上においてコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに隣接するように形成されている。そして積層絶縁膜ＯＮＯは、メモリゲート電極ＭＧの下面に接しながら主表面ＳＢＳに沿うように（図の左右方向に）延びる領域と、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれながら主表面ＳＢＳに交差するように（図の上下方向に）延びる領域とを有している。またメモリゲート電極ＭＧは、積層絶縁膜ＯＮＯのうち主表面ＳＢＳに沿うように延びる領域と、主表面ＳＢＳに交差するように延びる領域との両方に接するように形成される。さらにコントロールゲート電極ＣＧも、積層絶縁膜ＯＮＯのうち主表面ＳＢＳに交差するように延びる領域と接するように配置される。
【００２０】
コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、たとえばシリコン酸化膜とシリコン窒化膜との組合せが好ましいが、シリコン酸化膜のみからなるものであってもよい。また側壁絶縁膜ＳＷは、図２のコントロールゲート電極ＣＧの左側の側壁と積層絶縁膜ＯＮＯの最上面とを覆うように形成されてもよい。
【００２１】
図２のＦＭＯＮＯＳ型メモリセルのうち、ゲート絶縁膜ＧＩとコントロールゲート電極ＣＧとの積層構造は、図１のＦｌａｓｈメモリの領域に複数形成されたＦＭＯＮＯＳ型メモリセルのうち所望のメモリセルを選択するための、いわゆる選択用ＭＯＳトランジスタを構成する。また図２のＦＭＯＮＯＳ型メモリセルのうち、積層絶縁膜ＯＮＯとメモリゲート電極ＭＧとは、選択されたＦＭＯＮＯＳ型メモリセルに情報を記憶する、いわゆる記憶用ＭＯＳトランジスタを構成する。積層絶縁膜ＯＮＯは、シリコン酸化膜Ｏ１とシリコン窒化膜Ｎとシリコン酸化膜Ｏ２とがこの順に積層された構成を有している。このうちシリコン窒化膜Ｎが電荷を蓄積することにより、ＦＭＯＮＯＳ型メモリセルに情報を記憶させることができる。
【００２２】
本実施の形態においては、メモリゲート電極ＭＧの最上面ＭＧＳは、コントロールゲート電極ＣＧの最上面ＣＧＳよりも低い位置に形成されている。ここでメモリゲート電極の最上面ＭＧＳとは、メモリゲート電極ＭＧのうち半導体基板ＳＵＢから最も遠い位置に配置される表面を意味する。同様にコントロールゲート電極の最上面ＣＧＳとは、コントロールゲート電極ＣＧＳのうち半導体基板ＳＵＢから最も遠い位置に配置される表面を意味する。言い換えればメモリゲート電極の最上面ＭＧＳはコントロールゲート電極の最上面ＣＧＳよりも、半導体基板ＳＵＢ（主表面ＳＢＳ）から近い位置に配置されている。
【００２３】
本実施の形態においては、メモリゲート電極の最上面ＭＧＳは主表面ＳＢＳに沿うように、水平に形成されている。すなわちメモリゲート電極の最上面ＭＧＳは、図２の左側すなわち側壁絶縁膜ＳＷに近い領域においても、図２の右側すなわち主表面ＳＢＳに交差する積層絶縁膜ＯＮＯに近い領域においても、主表面ＳＢＳからの距離（高さ）はｈ2とほぼ等しい。またコントロールゲート電極の最上面ＣＧＳについても主表面ＳＢＳに沿うように水平に形成されることが好ましい。この場合、コントロールゲート電極の最上面ＣＧＳの任意の点の、主表面ＳＢＳからの距離（高さ）はｈ1とほぼ等しくなる。このためコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界部においては、高さがｈ1−ｈ2の段差を有することが好ましい。なおこの段差は５０ｎｍ以上であることが好ましい。
【００２４】
ただしこの段差の大きさはコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの厚みに依存して変化するが、上記各ゲート電極の厚みによらず段差を５０ｎｍ以上形成することが好ましい。たとえば微細化によってコントロールゲート電極ＣＧの厚みが３００ｎｍから２００ｎｍに減少した場合でも当該段差の大きさは５０ｎｍ以上であることが好ましい。
【００２５】
側壁絶縁膜ＳＷについては、その最上面が主表面ＳＢＳに沿うように水平に形成されていなくてもよく、たとえばメモリゲート電極ＭＧまたはコントロールゲート電極ＣＧから離れるにつれて主表面ＳＢＳからの高さ（厚み）が低くなる断面形状を有していてもよい。
【００２６】
次に、本実施の形態の半導体装置として、図２に示すＦＭＯＮＯＳ型メモリセルの製造方法について、図３〜図１５を用いて説明する。なお図３〜図１５の各図において、（Ａ）は図２と同じ（図１の半導体装置ＤＶを構成するビット線が左右方向に延びる）向きから見た断面図を示し、（Ｂ）は（Ａ）に交差する（図１の半導体装置ＤＶを構成するワード線が左右方向に延びる）向きから見た断面図を示す。
【００２７】
図３（Ａ）（Ｂ）を参照して、まずたとえばｐ型不純物を含むシリコン単結晶からなる半導体基板ＳＵＢが準備される。次に半導体基板ＳＵＢの一方（上側）の主表面ＳＢＳ上に、たとえばシリコン酸化膜からなるパッド酸化膜ＯＦと、シリコン窒化膜ＮＦとが順に形成される。
【００２８】
図４（Ａ）（Ｂ）を参照して、次に、通常の写真製版技術およびエッチング技術により、後にトレンチ分離構造ＳＴＩが形成される領域におけるパッド酸化膜、シリコン窒化膜、および半導体基板ＳＵＢの一部が除去される。この処理によりトレンチ分離構造ＳＴＩが形成される領域における半導体基板ＳＵＢの一部には溝部ＴＲが形成される。
【００２９】
図５（Ａ）（Ｂ）を参照して、次に、図４に示すシリコン窒化膜ＮＦおよび溝部ＴＲを覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜が堆積される。このシリコン酸化膜が上記の溝部ＴＲを充填することにより、溝部ＴＲにはトレンチ分離構造ＳＴＩが形成される。トレンチ分離構造ＳＴＩが形成された後、半導体基板ＳＵＢの主表面上のパッド酸化膜ＯＦを残して、たとえばウェットエッチング技術により、シリコン窒化膜ＮＦおよび、トレンチ分離構造ＳＴＩを形成したシリコン酸化膜が除去される。
【００３０】
図６（Ａ）（Ｂ）を参照して、次に、通常の写真製版技術を用いたパターニングがなされる。具体的には、不純物領域としてのウェルを形成したい領域に開口を有するレジスト膜のパターンが形成される。当該レジスト膜をマスクとして、通常の注入技術により、たとえばｐ型ウェル領域ＷＬを形成する領域における半導体基板ＳＵＢの内部に、ボロン（Ｂ）などのｐ型不純物のイオンが注入される。
【００３１】
具体的には、たとえばボロンなどのｐ型不純物が数ｋｅｖ以上数百ｋｅＶ以下、より具体的には１０ｋｅＶ以上５００ｋｅＶ以下のエネルギで、平面視において１×１０11ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。なおｎ型ウェル領域ＷＬを形成する場合には、砒素やリンなどのｎ型不純物が数ｋｅＶ以上数百ｋｅＶ以下、より具体的には１０ｋｅＶ以上５００ｋｅＶ以下のエネルギで、平面視において１×１０11ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。なお図７以降においては、ウェル領域ＷＬの図示は省略される。
【００３２】
次に、パッド酸化膜ＯＦが除去された後、たとえば熱酸化法を用いて、ゲート絶縁膜ＧＩが半導体基板ＳＵＢの主表面を覆うように形成される。ただしトレンチ分離構造ＳＴＩの上には熱酸化法によるゲート絶縁膜ＧＩが形成されなくてもよい。ゲート絶縁膜ＧＩの厚みは０．５ｎｍ以上１５ｎｍ以下であることが好ましい。ゲート絶縁膜ＧＩ上に、たとえばＣＶＤ法により、多結晶シリコンＰＳ１の薄膜が形成される。ここで形成される多結晶シリコンＰＳ１の厚みはたとえば１０ｎｍ以上３００ｎｍ以下であることが好ましい。
【００３３】
図７（Ａ）（Ｂ）を参照して、通常の写真製版技術およびエッチング技術により、多結晶シリコンＰＳ１およびゲート絶縁膜ＧＩがパターニングされる。これにより、ゲート絶縁膜ＧＩおよび、これと平面的に重なるように配置されるコントロールゲート電極ＣＧが形成される。
【００３４】
図８（Ａ）（Ｂ）を参照して、半導体基板ＳＵＢの主表面、ならびにコントロールゲート電極ＣＧの側面および上面を覆うように、シリコン酸化膜Ｏ１、シリコン窒化膜Ｎおよびシリコン酸化膜Ｏ２がこの順に積層されることにより、積層絶縁膜ＯＮＯ（絶縁膜）が形成される。具体的には、厚みが１ｎｍ以上１０ｎｍ以下であるシリコン酸化膜Ｏ１がたとえば熱酸化法により形成された後、シリコン酸化膜Ｏ１の上面に接するように厚みが１ｎｍ以上１０ｎｍ以下であるシリコン窒化膜ＮがＣＶＤ法により形成される。その後、シリコン窒化膜Ｎの上面に接するように、厚みが１ｎｍ以上１０ｎｍ以下であるシリコン酸化膜Ｏ２がたとえばＣＶＤ法により形成される。
【００３５】
図９（Ａ）（Ｂ）を参照して、シリコン酸化膜Ｏ２の形成に引き続き、シリコン酸化膜Ｏ２の上面を覆うように、たとえばＣＶＤ法により、厚みが１０ｎｍ以上１００ｎｍ以下である多結晶シリコンＰＳ２（第１の導電膜）の薄膜が形成される。
【００３６】
図１０（Ａ）（Ｂ）を参照して、多結晶シリコンＰＳ２に化学的機械研磨処理を施すことにより、多結晶シリコンＰＳ２が研磨除去される。ここではコントロールゲート電極ＣＧと平面的に重なる領域において（すなわちコントロールゲート電極ＣＧの真上において）半導体基板ＳＵＢの主表面に沿う方向に延びる積層絶縁膜ＯＮＯの最上面つまりシリコン酸化膜Ｏ２の上面が露出するまで、化学的機械研磨処理がなされることが好ましい。すなわちシリコン酸化膜Ｏ２をストッパ膜として、多結晶シリコンＰＳ２の化学的機械研磨処理が施される。この処理により、シリコン酸化膜Ｏ２の上面が、半導体基板ＳＵＢの主表面に沿うように露出されるように、多結晶シリコンＰＳ２が略水平方向に化学的機械研磨処理がなされることが好ましい。この処理により、多結晶シリコンＰＳ２の最上面は半導体基板ＳＵＢの主表面に沿うように略水平方向に延びるように、平坦化される。
【００３７】
図１１（Ａ）（Ｂ）を参照して、多結晶シリコンＰＳ２が、たとえば通常の異方性ドライエッチング技術により、主に図の上側から除去される。この処理によりコントロールゲート電極ＣＧの近傍における多結晶シリコンＰＳ２は、その最上面ＭＧＳがコントロールゲート電極ＣＧの最上面ＣＧＳよりも図の下側（半導体基板ＳＵＢに近い側）になるようにエッチングされる。またコントロールゲート電極ＣＧから離れた（上下方向の厚みの薄い）多結晶シリコンＰＳ２は、エッチングにより除去される。ここでは異方性エッチング技術を用いているため、多結晶シリコンＰＳ２は、図の左右方向に関するエッチング速度は非常に遅い。このため上記処理によりコントロールゲート電極ＣＧの左右に１対形成される、多結晶シリコンＰＳ２としてのメモリゲート電極ＭＧの幅（図の左右方向の寸法）は、上記エッチング処理を行なう前後でほとんど変化しないことが好ましい。
【００３８】
上記エッチング処理により、メモリゲート電極ＭＧの最上面ＭＧＳとコントロールゲート電極ＣＧの最上面ＣＧＳとの間には段差が形成される。上記エッチング処理がなされた後における、コントロールゲート電極ＣＧの最上面ＣＧＳと半導体基板ＳＵＢの主表面ＳＢＳとの距離（高さ）をｈ1、メモリゲート電極ＭＧの最上面ＭＧＳと半導体基板ＳＵＢの主表面ＳＢＳとの距離（高さ）をｈ2とすれば、ｈ1とｈ2との差（段差）がたとえば５０ｎｍ以上となるように形成されることが好ましい。ただしこの段差の大きさはコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの厚みに依存して変化するが、上記各ゲート電極の厚みによらず段差を５０ｎｍ以上形成することが好ましい。たとえば微細化にコントロールゲート電極ＣＧの厚みが３００ｎｍから２００ｎｍに減少した場合でも当該段差の大きさは５０ｎｍ以上であることが好ましい。
【００３９】
図１２（Ａ）（Ｂ）を参照して、図１１（Ａ）（Ｂ）の工程において形成された、メモリセルを形成するための構造を覆うように、半導体基板ＳＵＢの主表面に感光材料としてのフォトレジストＰＨＲが塗布される。次に、通常の写真製版技術により、各メモリセルを形成するための構造に含まれる１対のメモリゲート電極ＭＧのうち一方を覆い、他方を露出する平面形状となるように、フォトレジストＰＨＲがパターニングされる。
【００４０】
図１３（Ａ）（Ｂ）を参照して、図１２（Ａ）（Ｂ）の工程において形成されたフォトレジストＰＨＲのパターンを用いて通常のエッチング技術による処理がなされる。この処理により、各メモリセルを形成するための構造に含まれる１対のメモリゲート電極ＭＧのうち、フォトレジストＰＨＲに覆われず露出した一方が除去される。また当該メモリゲート電極ＭＧの除去に引き続き、通常のエッチング技術により、除去されたメモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域における積層絶縁膜ＯＮＯが除去される。積層絶縁膜ＯＮＯは、除去されずに残ったメモリゲート電極ＭＧとコントロールゲート電極ＣＧとに挟まれた領域、および除去されずに残ったメモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域において維持され、それ以外の領域において除去されることが好ましい。しかしたとえば積層絶縁膜ＯＮＯの最上面ＯＮＳがメモリゲート電極ＭＧの最上面ＭＧＳよりも低くなるように形成されてもよい（エッチングされてもよい）。
【００４１】
図１４（Ａ）（Ｂ）を参照して、図１３（Ａ）（Ｂ）の工程において形成された、メモリセルを形成するための構造を覆うように、半導体基板ＳＵＢの主表面に絶縁膜ＳＮが形成される。この絶縁膜ＳＮはたとえば形成するメモリセルの側壁絶縁膜を構成するシリコン酸化膜とシリコン窒化膜との組合せとすることが好ましい。ただしたとえばシリコン酸化膜のみが形成されてもよい。
【００４２】
図１５（Ａ）（Ｂ）を参照して、通常のエッチング技術により、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁には、絶縁膜ＳＮの残渣としてたとえばシリコン酸化膜とシリコン窒化膜との組合せからなる側壁絶縁膜ＳＷが形成される。
【００４３】
次に、図１５（Ａ）（Ｂ）中に矢印で示すように、通常のイオン注入技術により、半導体基板ＳＵＢの主表面ＳＢＳの上方から、たとえば砒素やリンなどの不純物イオンが注入される。この不純物イオンは、形成されたコントロールゲート電極ＣＧおよび（１対形成されたメモリゲート電極ＭＧのうち除去されずに残った）メモリゲート電極ＭＧなどの構造をマスクとして、半導体基板ＳＵＢの内部に注入される。この処理により、図２に示すように、半導体基板ＳＵＢの内部のうち、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどの構造が形成された真下を除く領域に不純物イオンが注入される。その結果、半導体基板ＳＵＢの内部に不純物イオンが注入された領域は、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧが構成するＦＭＯＮＯＳ型メモリセルのソース領域ＳＲおよびドレイン領域ＤＲとして形成される。以上により、図２に示すｎチャネル型のＦＭＯＮＯＳ型メモリセルが形成される。
【００４４】
以上においてはｐ型不純物を含む半導体基板を用いてｎチャネル型のＦＭＯＮＯＳ型メモリセルを形成する方法について述べたが、たとえばｎ型不純物を含む半導体基板を用いてｐチャネル型のＦＭＯＮＯＳ型メモリセルが形成されてもよく、ｐ型不純物を含む半導体基板を用いてｐチャネル型のＦＭＯＮＯＳ型メモリセルが形成されてもよい。
【００４５】
次に、図１６〜図１７に示す比較例を参照しながら、本実施の形態の作用効果について説明する。
【００４６】
図１６には、本実施の形態の製造方法における図９（Ａ）（Ｂ）の工程がなされた後、図１０（Ａ）（Ｂ）の研磨処理がなされずに図１１（Ａ）（Ｂ）に示すエッチング処理がなされた場合の、図１１（Ａ）に対応する態様を示している。図１６を参照して、図１０の研磨処理がなされずに図１１のエッチング処理がなされれば、当該エッチング処理後のメモリゲート電極ＭＧの上面は、図９の工程において形成される多結晶シリコンＰＳ２の最上面の形状の影響を受ける。すなわち、コントロールゲート電極ＣＧの側壁近傍における多結晶シリコンＰＳ２は、図９に示すようにコントロールゲート電極ＣＧから離れるにつれて厚みが薄くなるように、最上面が滑らかな曲面（曲線）を描くように形成される。図１６においては、多結晶シリコンＰＳ２は、この最上面の滑らかな曲面の形状を引き継いだままエッチングされている。このため図１６においては、メモリゲート電極ＭＧの上面が曲面を描いている。
【００４７】
図１７を参照して、図１６に示す構造に対して、本実施の形態の図１２〜図１５に示す工程と同様の処理がなされれば、形成されるメモリゲート電極ＭＧ、およびメモリゲート電極ＭＧの側壁に形成される側壁絶縁膜ＳＷはその厚みが非常に薄くなる。
【００４８】
ここでたとえば図１７に示すコントロールゲート電極ＣＧの最上面と半導体基板ＳＵＢの主表面との距離ｈ1が図２に示す本実施の形態における当該距離ｈ1とほぼ等しく、図１７に示すメモリゲート電極ＭＧの最もコントロールゲート電極ＣＧに近い領域における半導体基板ＳＵＢの主表面との距離ｈ2が図２に示す本実施の形態の当該ｈ2とほぼ等しいとする。このとき、メモリゲート電極ＭＧの側壁に接する側壁絶縁膜ＳＷの厚みの最大値ｈ3は、ｈ2に比べて非常に小さくなる。つまり図１７の比較例においては、メモリゲート電極ＭＧおよびこれに接する側壁絶縁膜ＳＷが、図２に示す本実施の形態のメモリゲート電極ＭＧおよびこれに接する側壁絶縁膜ＳＷに比べて非常に薄くなる。
【００４９】
図１７に示す状態で、図１５と同様のイオン注入がなされれば、当該不純物イオンは、マスクとして機能するはずのメモリゲート電極ＭＧおよびこれに接する側壁絶縁膜ＳＷを貫通して半導体基板ＳＵＢの内部に注入される。すると半導体基板ＳＵＢの内部のうち、メモリゲート電極ＭＧの真下など意図しない領域に不純物イオンが注入される。すると形成されるソース／ドレイン領域は、半導体基板ＳＵＢの主表面に沿う方向に関して所望する長さよりも長くなる。その結果、形成されるＦＭＯＮＯＳ型メモリセルの閾値電圧Ｖthが低下する可能性がある。
【００５０】
以上のように、ＦＭＯＮＯＳ型メモリセルにおいて、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの耐圧を確保するために両電極の最上面の間に設ける段差が、メモリゲート電極ＭＧを非常に薄くし、形成されるＦＭＯＮＯＳ型メモリセルの電気的特性を変化させる可能性がある。
【００５１】
そこで、本実施の形態に示すように、多結晶シリコンＰＳ２を形成した後、これをエッチングしてメモリゲート電極ＭＧを形成する前に、多結晶シリコンＰＳ２の上面を研磨して、当該上面を半導体基板ＳＵＢの主表面に沿うように水平にすることが好ましい。このようにすれば、続く工程において多結晶シリコンＰＳ２をエッチングしてメモリゲート電極ＭＧを形成する際には、多結晶シリコンＰＳ２の最上面の形状が引き継がれる。このため、形成されるメモリゲート電極ＭＧの最上面は、端部において多少エッチングされ小さい曲面が形成されることはあるものの、おおむね半導体基板ＳＵＢの主表面に沿う略平面となる。したがって形成されるメモリゲート電極ＭＧは、その全体にわたって半導体基板ＳＵＢとの距離をほぼ一定値であるｈ2とすることができる。本実施の形態においては比較例よりもメモリゲート電極ＭＧの厚みが確保されるため、不純物イオンを注入する際に、メモリゲート電極ＭＧが、当該不純物イオンがメモリゲート電極ＭＧを貫通して真下の半導体基板ＳＵＢに注入される現象が抑制される。したがって本実施の形態によれば、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの段差を確保しつつ、意図しない閾値電圧Ｖthの変動を抑制することにより、高性能を有するＦＭＯＮＯＳ型メモリセルを提供することができる。
【００５２】
（実施の形態２）
本実施の形態は、実施の形態１に示すＦＭＯＮＯＳ型メモリセルと容量素子とを有する点において、実施の形態１と異なっている。以下、本実施の形態の半導体装置について、図１８を参照しながら説明する。
【００５３】
図１８を参照して、本実施の形態の半導体装置は、半導体基板ＳＵＢに、図２に示す実施の形態１のＦＭＯＮＯＳ型メモリセルと、キャパシタ（容量素子）とが形成されている。図１８の左側には（図２と同様の構成を有する）ＦＭＯＮＯＳ型メモリセルが、図１８の右側にはキャパシタが図示されている。より具体的には、ＦＭＯＮＯＳ型メモリセルのコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧと隣接するように、キャパシタの半導体層ＳＳ、積層絶縁膜ＯＮＯ（第２の絶縁膜）およびキャパシタゲート電極ＣＰＧ（第３のゲート電極）が形成されている。
【００５４】
半導体層ＳＳはＦＭＯＮＯＳ型メモリセルのコントロールゲート電極ＣＧと同一の層からなる。すなわち半導体層ＳＳはコントロールゲート電極ＣＧと同一の材質からなり、コントロールゲート電極ＣＧとほぼ同一の厚みを有することが好ましい。半導体層ＳＳの側面および上面を覆うように形成される積層絶縁膜ＯＮＯは、ＦＭＯＮＯＳ型メモリセルの積層絶縁膜ＯＮＯと同一の層からなる。すなわちキャパシタを構成する積層絶縁膜ＯＮＯは、ＦＭＯＮＯＳ型メモリセルを構成する積層絶縁膜ＯＮＯと同様に、たとえばシリコン酸化膜Ｏ１とシリコン窒化膜Ｎとシリコン酸化膜Ｏ２とがこの順に積層された構成を有することが好ましい。さらにキャパシタゲート電極ＣＰＧは、積層絶縁膜ＯＮＯの側面および上面を覆うように、ＦＭＯＮＯＳ型メモリセルを構成するメモリゲート電極ＭＧと同一の層からなるように形成されることが好ましい。すなわちキャパシタゲート電極ＣＰＧは、メモリゲート電極ＭＧと同一の材質からなり、メモリゲート電極ＭＧとほぼ同一の厚みを有することが好ましい。
【００５５】
図１８に示すように、本実施の形態におけるキャパシタは、半導体基板ＳＵＢの表面に形成されたトレンチ分離構造ＳＴＩの表面上に半導体層ＳＳ、積層絶縁膜ＯＮＯおよびキャパシタゲート電極ＣＰＧがこの順に積層された構成を有していてもよい。
【００５６】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００５７】
次に、図１８に示す本実施の形態の半導体装置の製造方法について、図１９〜図２３を用いて説明する。なお図１９〜図２３の各図の左側にはＦＭＯＮＯＳ型メモリセルを形成するための構造が、図１９〜図２３の各図の右側にはキャパシタを形成するための構造が図示されている。また図１９〜図２３の各図の左側に示すＦＭＯＮＯＳ型メモリセルの構造は、実施の形態１における図３（Ａ）〜図１５（Ａ）と同一の方向から見た態様を示す。
【００５８】
図１９を参照して、実施の形態１の図３〜図９の工程と同様の処理がなされる。これによりＦＭＯＮＯＳ型メモリセルを形成するための図９（Ａ）と同様の構造および、キャパシタを形成するための構造が形成される。キャパシタを形成するための構造は、まず図３〜図５の工程において、半導体基板ＳＵＢの表面における所望の領域にトレンチ分離構造ＳＴＩが形成された後、図６〜図７の工程において、コントロールゲート電極ＣＧを形成する多結晶シリコンＰＳ１が、たとえばトレンチ分離構造ＳＴＩの表面の一部に残るようにパターニングされる。このパターニングにより、コントロールゲート電極ＣＧと同一の層からなる半導体層ＳＳが形成される。なおこの半導体層ＳＳは、トレンチ分離構造ＳＴＩ以外の、半導体基板ＳＵＢの主表面上の領域に形成されてもよい。その後、図８〜図９の工程において、コントロールゲート電極ＣＧの側面および上面、ならびに半導体層ＳＳの側面および上面を覆うように、積層絶縁膜ＯＮＯおよび多結晶シリコンＰＳ２がこの順に積層（形成）される。すなわちコントロールゲート電極ＣＧおよび半導体層ＳＳの両者の上に同時に、積層絶縁膜ＯＮＯおよび多結晶シリコンＰＳ２が形成されることが好ましい。
【００５９】
なお図１９の工程においては、図９の工程に比べて、多結晶シリコンＰＳ２の厚みが薄いことが好ましく、具体的には、図１９の工程において形成される多結晶シリコンＰＳ２の厚みは、図９の工程において形成される多結晶シリコンＰＳ２の厚みの１／２程度、より具体的には３０％以上７０％以下の厚みであることが好ましい。
【００６０】
図２０を参照して、図１０の工程と同様の、化学的機械研磨処理がなされる。この処理により、コントロールゲート電極ＣＧおよび半導体層ＳＳのそれぞれと平面的に重なる領域において積層絶縁膜ＯＮＯ（シリコン酸化膜Ｏ２）の上面が露出するように、同時に研磨される。
【００６１】
図２１を参照して、コントロールゲート電極ＣＧおよび半導体層ＳＳのそれぞれの真上において露出された積層絶縁膜ＯＮＯ（シリコン酸化膜Ｏ２）の上面を覆うように、既に形成されている多結晶シリコンＰＳ２と同一材質である多結晶シリコンＰＳ２（第２の導電膜）が再度、たとえばＣＶＤ法により形成される。
【００６２】
図２２を参照して、通常の写真製版技術により、キャパシタが形成される領域における、半導体層ＳＳと積層絶縁膜ＯＮＯと多結晶シリコンＰＳ２とが積層された領域を覆うようにフォトレジストＰＨＲのパターンが形成される。
【００６３】
図２３を参照して、図２２の工程で形成されたフォトレジストＰＨＲのパターンを用いて、フォトレジストＰＨＲで覆われない領域における多結晶シリコンＰＳ２の一部が、通常の異方性ドライエッチング技術により主に上方から除去される。このエッチング処理は基本的に図１１の工程と同様であるため、ＦＭＯＮＯＳ型メモリセルを形成するための領域には図１１（Ａ）と同様の、コントロールゲート電極ＣＧ上の積層絶縁膜ＯＮＯの上面が露出し、１対のメモリゲート電極ＭＧを有する構造が形成される。またキャパシタが形成される領域には、半導体層ＳＳ、積層絶縁膜ＯＮＯおよびキャパシタゲート電極ＣＰＧがこの順に積層された構造が形成される。このキャパシタゲート電極ＣＰＧは、図１９および図２１の各工程において２度形成された多結晶シリコンＰＳ２により構成される。その後、フォトレジストＰＨＲは除去される。
【００６４】
以後、図１２〜図１５と同様の処理がなされることにより、図１８に示すＦＭＯＮＯＳ型メモリセルとキャパシタとを有する半導体装置が形成される。
【００６５】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、ＦＭＯＮＯＳ型メモリセルを形成する領域において、コントロールゲート電極ＣＧと平面的に重なる多結晶シリコンＰＳ２がすべてエッチングにより除去される。このため同一の半導体基板に、ＦＭＯＮＯＳ型メモリセルの構造と同時に図１８の構造を有するキャパシタを形成しようとすれば、図２０の工程に示すように、キャパシタを形成しようとする領域においてもＦＭＯＮＯＳ型メモリセルを形成する領域と同様に、半導体層ＳＳ、積層絶縁膜ＯＮＯと平面的に重なる多結晶シリコンＰＳ２が除去される。
【００６６】
そこで本実施の形態のように、図２１の工程において再度、特にキャパシタを形成しようとする領域における半導体層ＳＳおよび積層絶縁膜ＯＮＯの重なる領域上に多結晶シリコンＰＳ２を形成することにより、図１８に示すキャパシタ構造が容易に形成される。
【００６７】
なお、図２１の工程においてはキャパシタを形成する領域のみならず、ＦＭＯＮＯＳ型メモリセルを形成する領域においても再び多結晶シリコンＰＳ２が形成される。このため形成されるメモリゲート電極ＭＧの厚みが過剰にならないよう制御する観点から、上記のように、図１９の工程において形成される多結晶シリコンＰＳ２の厚みを、実施の形態１（図９）の工程において形成される多結晶シリコンＰＳ２の厚みよりも薄くすることが好ましい。
【００６８】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７０】
本発明は、選択用ゲート電極と記憶用ゲート電極とを含むスプリットゲート構造を有する半導体装置およびその製造方法に、特に有利に適用され得る。
【符号の説明】
【００７１】
ＣＧ  コントロールゲート電極、ＣＧＳ  コントロールゲート電極の最上面、ＣＰＧ  キャパシタゲート電極、ＤＲ  ドレイン領域、ＤＶ  半導体装置、ＧＩ  ゲート絶縁膜、ＭＧ  メモリゲート電極、ＭＧＳ  メモリゲート電極の最上面、Ｎ，ＮＦ  シリコン窒化膜、Ｏ１，Ｏ２  シリコン酸化膜、ＯＦ  パッド酸化膜、ＯＮＯ  積層絶縁膜、ＰＨＲ  フォトレジスト、ＰＳ１，ＰＳ２  多結晶シリコン、ＳＢＳ  主表面、ＳＴＩ  トレンチ分離構造、ＳＮ  絶縁膜、ＳＲ  ソース領域、ＳＳ  半導体層、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＴＲ  溝部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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