(57)【要約】【課題】入力電圧を昇圧した出力電圧を精度良く生成することが可能なＤＣＤＣコンバータを提供すること。【解決手段】本発明にかかるＤＣＤＣコンバータ１００は、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを生成するＤＣＤＣコンバータであって、発振信号Ｖｏｓｃ１を出力する発振回路１と、発振信号Ｖｏｓｃ１よりも高い発振周波数の発振信号Ｖｏｓｃ２を出力する発振回路２と、出力電圧Ｖｏｕｔの電圧レベルに基づいて、発振信号Ｖｏｓｃ１，Ｖｏｓｃ２のうち何れかを選択し出力する選択回路３と、選択回路３によって選択された発振信号のデューティ比に応じた電圧レベルまで入力電圧Ｖｉｎを昇圧し、出力電圧Ｖｏｕｔとして生成する電圧変換部と、を備える。【選択図】図１
2013090493.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を昇圧した出力電圧を生成するＤＣＤＣコンバータであって、
第１発振信号を出力する第１発振回路と、
前記第１発振信号よりも高い発振周波数の第２発振信号を出力する第２発振回路と、
前記出力電圧の電圧レベルに基づいて、前記第１及び前記第２発振信号のうち何れかを選択し出力する選択回路と、
前記選択回路によって選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する電圧変換部と、を備えたＤＣＤＣコンバータ。
【請求項２】
前記選択回路は、
前記出力電圧の電圧レベルが所定の電圧レベルより低い場合、前記第２発振信号を選択して出力し、前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第１発振信号を選択して出力する、請求項１に記載のＤＣＤＣコンバータ。
【請求項３】
前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第２発振回路による前記第２発振信号の発振を停止させることを特徴とする、請求項２に記載のＤＣＤＣコンバータ。
【請求項４】
前記電圧変換部は、
前記選択回路によって選択された発振信号のデューティ比が大きいほど、前記入力電圧を大きく昇圧した前記出力電圧を生成し、前記選択回路によって選択された発振信号のデューティ比が小さいほど、前記入力電圧を小さく昇圧した前記出力電圧を生成する、請求項１〜３のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項５】
前記第２発振回路は、前記第１発振信号よりも大きなデューティ比の前記第２発振信号を出力することを特徴とする請求項１〜４のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項６】
前記第１発振回路は、ＰＦＭ方式の発振回路であることを特徴とする請求項１〜５のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項７】
前記第１発振回路は、ＰＷＭ方式の発振回路であることを特徴とする請求項１〜５のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項８】
入力電圧を昇圧した出力電圧を生成するＤＣＤＣコンバータの制御方法であって、
第１発振信号及び前記第１発振信号よりも高い発振周波数の第２発振信号を生成し、
前記出力電圧の電圧レベルに基づいて、前記第１及び前記第２発振信号のうち何れかを選択し出力し、
選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する、ＤＣＤＣコンバータの制御方法。
【請求項９】
前記出力電圧の電圧レベルが所定の電圧レベルより低い場合、前記第２発振信号を選択して出力し、前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第１発振信号を選択して出力する、請求項８に記載のＤＣＤＣコンバータの制御方法。
【請求項１０】
前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第２発振信号の発振を停止させることを特徴とする、請求項９に記載のＤＣＤＣコンバータの制御方法。
【請求項１１】
選択された発振信号のデューティ比が大きいほど、前記入力電圧を大きく昇圧した前記出力電圧を生成し、選択された発振信号のデューティ比が小さいほど、前記入力電圧を小さく昇圧した前記出力電圧を生成する、請求項８〜１０のいずれか一項に記載のＤＣＤＣコンバータの制御方法。
【請求項１２】
前記第２発振信号は、前記第１発振信号よりもデューティ比が大きいことを特徴とする請求項８〜１１のいずれか一項に記載のＤＣＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣＤＣコンバータ及びその制御方法に関する。
【背景技術】
【０００２】
近年、電池一本で動作するような低消費電力のマイコンが求められている。それに伴い、マイコンに搭載されたＤＣＤＣコンバータも、低消費電力で安定した動作をすることが求められている。換言すると、マイコンに搭載されたＤＣＤＣコンバータも、低電圧、低消費電流で安定した動作をすることが求められている。
【０００３】
関連する技術が特許文献１に開示されている。図７に示すように、特許文献１に開示されたＤＣＤＣコンバータ５００では、制御回路５０１が、２つの発振回路５０２，５０３と、タイマ５０４と、を有する。このＤＣＤＣコンバータ５００は、昇圧動作の初期では、発振回路５０２から出力される高い発振周波数の発振信号に基づいて入力電圧ＶＢＡＴＴを昇圧し、出力電圧Ｖｏｕｔとして出力する。出力電圧Ｖｏｕｔの電圧レベルがある程度上昇すると、このＤＣＤＣコンバータ５００は、発振回路５０３から出力される発振回路５０２よりも低い発振周波数の発振信号に基づいて入力電圧ＶＢＡＴＴを昇圧し、出力電圧Ｖｏｕｔとして出力する。それにより、このＤＣＤＣコンバータ５００は、消費電力の増大を抑制している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／０３０３４９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、関連する技術のＤＣＤＣコンバータ５００が発振回路５０２，５０３のうち何れの発振回路の発振信号に基づいて入力電圧ＶＢＡＴＴを昇圧し出力電圧Ｖｏｕｔとして出力するかは、タイマ５０４のカウント値により決定されるものと考えられる。したがって、関連する技術のＤＣＤＣコンバータ５００は、出力電圧Ｖｏｕｔが発振回路５０３を安定動作させるのに適した電圧レベルにまで達していないにもかかわらず、昇圧動作に用いる発振信号の出力元（発振回路）を切り替えてしまう可能性があった。それにより、関連する技術のＤＣＤＣコンバータ５００は、出力電圧Ｖｏｕｔを正常に立ち上げることができない可能性があった。
【０００６】
このように、関連する技術のＤＣＤＣコンバータは、消費電力の増大を抑制しようとした場合、入力電圧を昇圧した出力電圧を精度良く生成することができないという問題があった。
【課題を解決するための手段】
【０００７】
本発明にかかるＤＣＤＣコンバータは、入力電圧を昇圧した出力電圧を生成するＤＣＤＣコンバータであって、第１発振信号を出力する第１発振回路と、前記第１発振信号よりも高い発振周波数の第２発振信号を出力する第２発振回路と、前記出力電圧の電圧レベルに基づいて、前記第１及び前記第２発振信号のうち何れかを選択し出力する選択回路と、前記選択回路によって選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する電圧変換部と、を備える。
【０００８】
また、本発明にかかるＤＣＤＣコンバータの制御方法は、入力電圧を昇圧した出力電圧を生成するＤＣＤＣコンバータの制御方法であって、第１発振信号及び前記第１発振信号よりも高い発振周波数の第２発振信号を生成し、前記出力電圧の電圧レベルに基づいて、前記第１及び前記第２発振信号のうち何れかを選択し出力し、選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する。
【０００９】
上述のような回路構成により、入力電圧を昇圧した出力電圧を精度良く生成することができる。
【発明の効果】
【００１０】
本発明により、入力電圧を昇圧した出力電圧を精度良く生成することが可能なＤＣＤＣコンバータを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１にかかるＤＣＤＣコンバータの構成例を示す図である。
【図２】本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。
【図３】発振回路１，２のそれぞれの発振信号の波形を説明するための図である。
【図４】本発明の実施の形態２にかかるＤＣＤＣコンバータの構成例を示す図である。
【図５】本発明の実施の形態３にかかるＤＣＤＣコンバータの構成例を示す図である。
【図６】本発明の実施の形態４にかかるＤＣＤＣコンバータの構成例を示す図である。
【図７】関連する技術のＤＣＤＣコンバータの構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
実施の形態１
図１は、本発明の実施の形態１にかかる昇圧用ＤＣＤＣコンバータ１００の構成例を示す図である。本実施の形態にかかるＤＣＤＣコンバータ１００は、出力電圧Ｖｏｕｔの電圧レベルに基づいて昇圧動作に用いる発振信号の出力元（発振回路）を切り替えることを特徴とする。それにより、本実施の形態にかかるＤＣＤＣコンバータは、消費電力の増大を抑制しつつ、入力電圧を昇圧した出力電圧を精度良く生成することができる。以下、具体的に説明する。
【００１６】
図１に示すＤＣＤＣコンバータ１００は、ＰＦＭ（Pulse Frequency Modulation）方式の発振回路（第１発振回路）１と、起動用の発振回路（第２発振回路）２と、選択回路３と、コンパレータ４と、制御回路５と、基準電圧生成回路６と、バッファ７，８と、ＰチャネルＭＯＳトランジスタ（以下、単にＰＭＯＳと称す）９と、ＮチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳと称す）１０と、インダクタ１１と、コンデンサ１２と、抵抗素子１３〜１５と、を備える。なお、制御回路５と、バッファ７，８と、ＰＭＯＳ９と、ＮＭＯＳ１０と、インダクタ１１と、コンデンサ１２と、により電圧変換部が構成される。また、抵抗素子１３〜１５により、抵抗分圧部が構成される。
【００１７】
ＤＣＤＣコンバータ１００には、入力端子ＩＮ及び出力端子ＯＵＴが設けられている。ＤＣＤＣコンバータ１００は、外部から入力電圧ＩＮに供給される入力電圧Ｖｉｎを昇圧し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから外部に出力する。
【００１８】
発振回路２は、昇圧動作の初期において、出力電圧Ｖｏｕｔを急速に上昇させるために用いられる発振回路である。なお、発振回路２は、図示していないが、出力電圧Ｖｏｕｔによって駆動される。発振回路２は、入力電圧Ｖｉｎが入力端子ＩＮに供給された後、出力電圧Ｖｏｕｔが発振回路２を駆動するのに十分な電圧レベル（以下、第１電圧レベルと称す）に達してから所定の電圧レベル（以下、第２電圧レベルと称す）に達するまでの間、比較的高い発振周波数で信号Ｖｏｓｃ２を発振させる。そして、出力電圧Ｖｏｕｔが第２電圧レベル以上となった場合、発振回路２は、信号Ｖｏｓｃ２の発振を停止する。以下の説明では、発振している信号Ｖｏｓｃ２を、発振信号（第２発振信号）Ｖｏｓｃ２と称す場合がある。
【００１９】
発振回路１は、昇圧動作の初期を経過した後、即ち、出力電圧Ｖｏｕｔが第２電圧レベルに達した後に、出力電圧Ｖｏｕｔを引き続き上昇又は安定させるために用いられる発振回路である。なお、発振回路１は、図示していないが、出力電圧Ｖｏｕｔによって駆動される。発振回路１は、基準電圧Ｖｒｅｆと電圧Ｖｂ（出力電圧Ｖｏｕｔの分圧）とを比較し、その比較結果に基づいて信号Ｖｏｓｃ１を発振させるか否かを制御する。例えば、電圧Ｖｂが基準電圧Ｖｒｅｆより低い場合、発振回路１は、上記した信号Ｖｏｓｃ２よりも低い発振周波数で信号Ｖｏｓｃ１を発振させる。一方、電圧Ｖｂが基準電圧Ｖｒｅｆ以上の場合、発振回路１は、信号Ｖｏｓｃ１の発振を停止する。以下の説明では、発振している信号Ｖｏｓｃ１を、発振信号（第１発振信号）Ｖｏｓｃ１と称す場合がある。
【００２０】
なお、ＰＦＭ方式の発振回路１とは、ＤＣＤＣコンバータ１００の出力負荷電流が変化した場合に、パルス幅を一定に保った状態でパルスの出力タイミングを変化させる（即ち、発振周波数を変化させる）ことにより、当該出力負荷電流を安定化させる方式の発振回路のことである。
【００２１】
また、第２電圧レベルは、例えば、ＰＦＭ方式の発振回路１が安定して信号Ｖｏｓｃ１を発振させることが可能な値に設定される。
【００２２】
選択回路３は、後述するコンパレータ４による比較結果ｓｔｏｐに基づいて、発振回路１から出力される信号Ｖｏｓｃ１及び発振回路２から出力される信号Ｖｏｓｃ２のうち何れかを選択し、信号Ｖｓｅｌとして出力する。例えば、比較結果ｓｔｏｐがＬレベルの場合、選択回路３は、発振回路２から出力される信号Ｖｏｓｃ２を選択して信号Ｖｓｅｌとして出力する。一方、比較結果ｓｔｏｐがＨレベルの場合、選択回路３は、発振回路１から出力される信号Ｖｏｓｃ１を選択して信号Ｖｓｅｌとして出力する。
【００２３】
制御回路５は、選択回路３から出力される信号Ｖｓｅｌに基づいて、ＰＭＯＳ９及びＮＭＯＳ１０をそれぞれオンオフするための一対の制御信号を出力する。例えば、制御回路５は、信号Ｖｓｅｌの発振周波数が高いほど、各トランジスタのオンオフを切り替える周期を短くし、信号Ｖｓｅｌの発振周波数が低いほど、各トランジスタのオンオフを切り替える周期を長くする。制御回路５から出力される一方の制御信号は、バッファ７を介してＰＭＯＳ９のゲート（制御端子）に供給される。制御回路５から出力される他方の制御信号は、バッファ８を介してＮＭＯＳ１０のゲート（制御端子）に供給される。
【００２４】
ＰＭＯＳ９では、第１端子がノードＮ１に接続され、第２端子が出力端子ＯＵＴに接続される。なお、ＰＭＯＳ９のバックゲートは、ＰＭＯＳ９の第２端子に接続されている。また、ＮＭＯＳ１０では、第１端子がノードＮ１に接続され、第２端子が接地電圧端子ＧＮＤに接続される。
【００２５】
インダクタ１１は、入力端子ＩＮとノードＮ１との間に設けられる。コンデンサ１２は、出力端子ＯＵＴと接地電圧端子ＧＮＤとの間に設けられる。
【００２６】
抵抗分圧部を構成する抵抗素子１３〜１５は、出力端子ＯＵＴと接地電圧端子ＧＮＤとの間に直列に設けられる。より具体的には、抵抗素子１３の一端が出力端子ＯＵＴに接続され、抵抗素子１３の他端がノードＮａに接続される。抵抗素子１４の一端がノードＮａに接続され、抵抗素子１４の他端がノードＮｂに接続される。抵抗素子１５の一端がノードＮｂに接続され、抵抗素子１５の他端が接地電圧端子ＧＮＤに接続される。
【００２７】
この抵抗分圧部は、出力電圧Ｖｏｕｔと接地電圧（便宜上、ＧＮＤと称す）とを抵抗分圧したノードＮａの電圧Ｖａを、コンパレータ４の非反転入力端子に対して出力する。また、この抵抗分圧部は、出力電圧Ｖｏｕｔと接地電圧ＧＮＤとを抵抗分圧したノードＮｂの電圧Ｖｂを、発振回路１の一方の入力端子に対して出力する。なお、それぞれの電圧の大小関係は、Ｖｏｕｔ＞Ｖａ＞Ｖｂ＞ＧＮＤとなっている。
【００２８】
基準電圧生成回路６は、安定した電圧レベルの基準電圧Ｖｒｅｆを生成する回路である。この基準電圧Ｖｒｅｆは、コンパレータ４の反転入力端子と、発振回路１の他方の入力端子と、に供給される。
【００２９】
コンパレータ４は、基準電圧Ｖｒｅｆと、出力電圧Ｖｏｕｔを分圧した電圧Ｖａと、を比較して比較結果ｓｔｏｐを出力する。例えば、電圧Ｖａが基準電圧Ｖｒｅｆより低い場合、コンパレータ４は、Ｌレベルの比較結果ｓｔｏｐを出力する。一方、電圧Ｖａが基準電圧Ｖｒｅｆ以上である場合、コンパレータ４は、Ｈレベルの比較結果ｓｔｏｐを出力する。この比較結果ｓｔｏｐは、選択回路３の制御端子及び発振回路２に供給される。なお、本実施の形態では、電圧Ｖａが基準電圧Ｖｒｅｆと一致した場合に、出力電圧Ｖｏｕｔが第２電圧レベルを示すものとする。
【００３０】
例えば、比較結果ｓｔｏｐがＬレベルの場合、発振回路２は、信号Ｖｏｓｃ２を発振させる。一方、比較結果ｓｔｏｐがＨレベルの場合、発振回路２は、信号Ｖｏｓｃ２の発振を停止する。つまり、発振回路２は、昇圧動作の初期等、出力電圧Ｖｏｕｔが第２電圧レベルより低い場合には、信号Ｖｏｓｃ２を発振させ、出力電圧Ｖｏｕｔが第２電圧レベル以上の場合には、信号Ｖｏｓｃ２の発振を停止する。
【００３１】
また、比較結果ｓｔｏｐがＬレベルの場合、選択回路３は、発振回路２から出力される信号Ｖｏｓｃ２を選択して信号Ｖｓｅｌとして出力する。一方、比較結果ｓｔｏｐがＨレベルの場合、選択回路３は、発振回路１から出力される信号Ｖｏｓｃ１を選択して信号Ｖｓｅｌとして出力する。
【００３２】
要するに、昇圧動作の初期等、出力電圧Ｖｏｕｔが第２電圧レベルより低い場合、選択回路３は、高い発振周波数の信号Ｖｏｓｃ２を選択して出力する。それにより、出力電圧Ｖｏｕｔは急速に上昇する。即ち、出力電圧Ｖｏｕｔは確実に上昇する。その後、出力電圧Ｖｏｕｔが第２電圧レベル以上になると、選択回路３は低い発振周波数の信号Ｖｏｓｃ１を選択して出力し、また、発振回路２は信号Ｖｏｓｃ２の発振を停止する。それにより、消費電力の増大が抑制される。
【００３３】
（タイミングチャート）
次に、図１に示すＤＣＤＣコンバータ１００の動作について、図２を用いて説明する。図２は、本実施の形態にかかるＤＣＤＣコンバータ１００の動作を示すタイミングチャートである。
【００３４】
初期状態（時刻ｔ０）では、出力電圧Ｖｏｕｔは接地電圧レベル（例えば、０Ｖ）を示している。このとき、発振回路１，２は、駆動電圧（出力電圧Ｖｏｕｔ）が不足しているため、Ｌレベルに固定された信号Ｖｏｓｃ１，Ｖｏｓｃ２を出力している。また、コンパレータ４は、電圧Ｖａが基準電圧Ｖｒｅｆより低いため、Ｌレベルの比較結果ｓｔｏｐを出力している。したがって、選択回路３は、起動用の発振回路２から出力されるＬレベルの信号Ｖｏｓｃ２を選択し、Ｌレベルの信号Ｖｓｅｌとして出力している。そのため、制御回路５は、何れもＬレベルの一対の制御信号を出力している。
【００３５】
まず、外部から入力端子ＩＮに入力電圧Ｖｉｎが供給される（時刻ｔ１）。ＰＭＯＳ９は、ゲートにＬレベルの制御信号が供給されているため、オンする。また、ＮＭＯＳ１０は、ゲートにＬレベルの制御信号が供給されているため、オフする。それにより、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと同等程度の電圧レベル（第１電圧レベル）まで上昇する（時刻ｔ２）。
【００３６】
出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと同等程度の電圧レベルに達すると（時刻ｔ２）、発振回路１，２は、それぞれ信号Ｖｏｓｃ１，Ｖｏｓｃ２の発振を開始する。発振開始直後は、電圧Ｖａが基準電圧Ｖｒｅｆより低いため、コンパレータ４はＬレベルの比較結果ｓｔｏｐを出力する。したがって、選択回路３は、高い発振周波数で発振している信号Ｖｏｓｃ２を選択して信号Ｖｓｅｌとして出力する。制御回路５は、高い発振周波数で発振している信号Ｖｓｅｌに基づいて、比較的短い周期でＰＭＯＳ９及びＮＭＯＳ１０のオンオフを切り替える。
【００３７】
なお、電圧変換部による昇圧動作は、次の通りである。まず、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと同等程度の電圧レベルまで上昇した状態で、ＰＭＯＳ９がオフして、ＮＭＯＳ１０がオンする。それにより、入力端子ＩＮからインダクタ１１及びＮＭＯＳ１０を介して接地電圧端子ＧＮＤに向けて電流が流れる。このとき、インダクタ１１には電流エネルギーが蓄えられる。次に、ＮＭＯＳ１０がオフして、ＰＭＯＳ９がオンする。それにより、入力端子ＩＮからインダクタ１１及びＮＭＯＳ１０を介して接地電圧端子ＧＮＤまでの電流経路が遮断される。インダクタ１１は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーをオンしているＰＭＯＳ９を介して出力端子ＯＵＴに向けて放出する。それにより、コンデンサ１２にはさらに電荷が蓄積され、出力端子ＯＵＴの電圧Ｖｏｕｔは上昇する。このような動作が繰り返されることにより、電圧変換部は、入力電圧Ｖｉｎを昇圧し出力電圧Ｖｏｕｔとして出力する。
【００３８】
タイミングチャートの説明に戻る。選択回路３は、高い発振周波数で発振している信号Ｖｏｓｃ２を選択して信号Ｖｓｅｌとして出力している（時刻ｔ２〜ｔ３）。そのため、制御回路５は、比較的短い周期でＰＭＯＳ９及びＮＭＯＳ１０のオンオフを切り替えている。そのため、電圧変換部は、出力電圧Ｖｏｕｔの電圧レベルを急速に上昇させる。
【００３９】
出力電圧Ｖｏｕｔが上昇して第２電圧レベルに達すると（時刻ｔ３）、電圧Ｖａが基準電圧Ｖｒｅｆ以上になるため、コンパレータ４は、比較結果ｓｔｏｐをＬレベルからＨレベルに切り替えて出力する。それにより、選択回路３は、低い発振周波数で発振している信号Ｖｏｓｃ１に選択を切り替えて信号Ｖｓｅｌとして出力し始める。同時に、起動用の発振回路２は、信号Ｖｏｓｃ２の発振を停止する。制御回路５は、低い発振周波数で発振している信号Ｖｓｅｌに基づいて、比較的長い周期でＰＭＯＳ９及びＮＭＯＳ１０のオンオフを切り替える。電圧変換部は、上記した昇圧動作により、出力電圧Ｖｏｕｔを所望の電圧レベルにまで上昇させる。
【００４０】
このように、本実施の形態にかかるＤＣＤＣコンバータ１００は、出力電圧Ｖｏｕｔの電圧レベルに基づいて昇圧動作に用いる発振信号の出力元（発振回路）を切り替える。換言すると、本実施の形態にかかるＤＣＤＣコンバータ１００は、出力電圧ＶｏｕｔがＰＦＭ方式の発振回路１を安定動作させるのに適した電圧レベルにまで達した後に、昇圧動作に用いる発振信号の出力元（発振回路）を切り替える。そのため、本実施の形態にかかるＤＣＤＣコンバータ１００は、出力電圧Ｖｏｕｔを正常に立ち上げることができる。換言すると、本実施の形態にかかるＤＣＤＣコンバータ１００は、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを精度良く生成することができる。
【００４１】
また、本実施の形態にかかるＤＣＤＣコンバータ１００は、出力電圧Ｖｏｕｔが第２電圧レベル以上の場合、起動用の発振回路２による発振を停止させるとともに、他方の発振回路１から出力される低い発振周波数の発振信号に基づいて出力電圧Ｖｏｕｔを上昇させる。そのため、本実施の形態にかかるＤＣＤＣコンバータ１００は、消費電力の増大を抑制することができる。
【００４２】
要するに、本実施の形態にかかるＤＣＤＣコンバータ１００は、消費電力の増大を抑制しつつ、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを精度良く生成することができる。
【００４３】
なお、図２のタイミングチャートに示すように、出力電圧Ｖｏｕｔが所望の電圧レベルにまで上昇した後に入力電圧Ｖｉｎが瞬断等で意図せず低下した場合（時刻ｔ４〜ｔ５）、それに伴って出力電圧Ｖｏｕｔも低下する。同時に、出力電圧Ｖｏｕｔを分圧した電圧Ｖａも低下する。そのため、コンパレータ４は、比較結果ｓｔｏｐをＨレベルからＬレベルに切り替える。それにより、本実施の形態にかかるＤＣＤＣコンバータ１００は、再び起動用の発振回路２による発振を開始させ、当該発振回路２の発振信号Ｖｏｓｃ２に基づいて出力電圧Ｖｏｕｔを上昇させる。
【００４４】
このように、本実施の形態にかかるＤＣＤＣコンバータ１００は、入力電圧Ｖｉｎが瞬断等で意図せず低下した場合でも、通常の昇圧動作と同様の処理を経て、問題なく再起動することが可能である。
【００４５】
次に、発振回路１，２のそれぞれの発振信号（Ｖｏｓｃ１，Ｖｏｓｃ２）、入力電圧Ｖｉｎ、及び、出力電圧Ｖｏｕｔの関係について、さらに具体的に説明する。
【００４６】
図１に示すＤＣＤＣコンバータ１００の出力電圧Ｖｏｕｔは、以下の式（１）のように表すことができる。
【００４７】
Ｖｏｕｔ  ＝  Ｖｉｎ・（Ｔｏｎ＋Ｔｏｆｆ）／Ｔｏｆｆ・・・（１）
【００４８】
なお、ＴｏｎはＮＭＯＳ１０のオン期間を示し、ＴｏｆｆはＮＭＯＳ１０のオフ期間を示す。
【００４９】
式（１）でも明らかなように、出力電圧Ｖｏｕｔは、発振回路１又は発振回路２から出力される発振信号の発振周波数には依存せず、ＮＭＯＳ１０のオンしている割合（即ち、発振回路１又は発振回路２から出力される発振信号のデューティ比）、及び、入力電圧Ｖｉｎに基づいて決定される。
【００５０】
したがって、入力電圧Ｖｉｎが一定であると仮定すると、昇圧動作に用いる発振信号のデューティ比が大きいほど、出力電圧Ｖｏｕｔは大きくなる。つまり、ＤＣＤＣコンバータ１００は、昇圧動作に用いる発振信号のデューティ比が大きいほど、昇圧度の大きな出力電圧Ｖｏｕｔを出力する。一方、入力電圧Ｖｉｎが一定であると仮定すると、昇圧動作に用いる発振信号のデューティ比が小さいほど、出力電圧Ｖｏｕｔは小さくなる。つまり、ＤＣＤＣコンバータ１００は、昇圧動作に用いる発振信号のデューティ比が小さいほど、昇圧度の小さな出力電圧Ｖｏｕｔを出力する。
【００５１】
図３は、発振回路１，２のそれぞれの発振信号の波形を示す図である。起動用の発振回路２は、出力電圧Ｖｏｕｔの電圧レベルを急速に（確実に）上昇させるために用いられるものであるから、ＰＦＭ方式の発振回路１の発振信号Ｖｏｓｃ１よりも高い発振周波数の発振信号Ｖｏｓｃ２を出力しているのがわかる。一方、ＰＦＭ方式の発振回路１は、消費電力の増大を抑制するために用いられるものであるから、比較的低い発振周波数の発振信号Ｖｏｓｃ２を出力している。
【００５２】
さらに、起動用の発振回路２は、ＮＭＯＳ１０のオン期間Ｔｏｎがオフ期間Ｔｏｆｆより長くなるようなデューティ比の発振信号Ｖｏｓｃ２を出力することが好ましい。それにより、起動用の発振回路２は、出力電圧Ｖｏｕｔの電圧レベルが低く不安定な状況においても、十分な大きさのデューティ比の発振信号Ｖｏｓｃ２を出力し続けることができる。その結果、ＤＣＤＣコンバータ１００は、高い昇圧度を維持することができ、より確実に出力電圧Ｖｏｕｔの電圧レベルを上昇させることが可能になる。なお、ＰＦＭ方式の発振回路１は、出力電圧Ｖｏｕｔが第２電圧レベル以上で安定している状況では、常に安定したデューティ比の発振信号を出力することができるため、余分に大きなデューティ比の発振信号Ｖｏｓｃ１を出力する必要はない。
【００５３】
続いて、発振回路１，２が何れも発振している場合におけるＤＣＤＣコンバータ１００の電力変換効率ηａと、ＰＦＭ方式の発振回路１のみが発振している場合におけるＤＣＤＣコンバータ１００の電力変換効率ηｂと、の違いについて説明する。
【００５４】
まず、発振回路１，２が何れも発振している場合におけるＤＣＤＣコンバータ１００の電力変換効率ηａは、以下の式（２）のように表すことができる。
【００５５】
ηａ＝（Ｖｏｕｔ・Ｉｏｕｔ）／（Ｖｉｎ・Ｉｉｎ）
＝（Ｖｏｕｔ・Ｉｏｕｔ）／｛Ｖｉｎ（Ｉｐｆｍ＋Ｉｓｔ＋Ｉｅｔｃ）}・・・（２）
【００５６】
なお、Ｉｉｎは入力電流を示し、Ｉｏｕｔは負荷電流を示し、ＩｐｆｍはＰＦＭ方式の発振回路１の消費電流を示し、Ｉｓｔは起動用の発振回路２の消費電流を示し、Ｉｅｔｃはその他の消費電流を示す。
【００５７】
一方、ＰＦＭ方式の発振回路１のみが発振している場合におけるＤＣＤＣコンバータ１００の電力変換効率ηｂは、以下の式（３）のように表すことができる。
【００５８】
ηｂ＝（Ｖｏｕｔ・Ｉｏｕｔ）／（Ｖｉｎ・Ｉｉｎ）
＝（Ｖｏｕｔ・Ｉｏｕｔ）／｛Ｖｉｎ（Ｉｐｆｍ＋Ｉｅｔｃ）}・・・（３）
【００５９】
式（２）及び式（３）から明らかなように、電力変換効率ηｂの方が電力変換効率ηａより高い。つまり、ＤＣＤＣコンバータ１００は、出力電圧Ｖｏｕｔが第２電圧レベル以上で安定している場合には、起動用の発振回路２による発振を停止させ、ＰＦＭ方式の発振回路１のみにより発振させることにより、電力変換効率を向上させることができる。さらに、ＤＣＤＣコンバータ１００は、ＰＦＭ方式の発振回路１による発振の周波数を低くすることにより、さらに電力変換効率を向上させることができる。このようにして、本実施の形態にかかるＤＣＤＣコンバータ１００は、消費電力の増大を抑制しつつ、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを精度良く生成することができる。
【００６０】
実施の形態２
図４は、本発明の実施の形態２にかかる昇圧用ＤＣＤＣコンバータ１０１の構成例を示す図である。図４に示すＤＣＤＣコンバータ１０１は、図１に示すＤＣＤＣコンバータ１００と比較して、ＰＦＭ方式の発振回路１に代えて、ＰＷＭ（Pulse Width Modulation）方式の発振回路（第１発振回路）１６を備える。図４に示すＤＣＤＣコンバータ１０１のその他の回路構成については、図１に示すＤＣＤＣコンバータ１００と同様であるため、その説明を省略する。
【００６１】
なお、ＰＷＭ方式の発振回路１６とは、ＤＣＤＣコンバータ１０１の出力負荷電流が変化した場合に、パルスの出力タイミングを一定に保った状態で（即ち、発振周波数を一定に保った状態で）パルス幅を変化させることにより、当該出力負荷電流を安定化させる方式の発振回路のことである。
【００６２】
発振回路２，１６が何れも発振している場合におけるＤＣＤＣコンバータ１０１の電力変換効率ηｃは、式（２）のＩｐｆｍをＩｐｗｍに置き換えて、次の式（４）のように表すことができる。
【００６３】
ηｃ＝（Ｖｏｕｔ・Ｉｏｕｔ）／｛Ｖｉｎ（Ｉｐｗｍ＋Ｉｓｔ＋Ｉｅｔｃ）}・・・（４）
【００６４】
なお、ＩｐｗｍはＰＷＭ方式の発振回路１６の消費電流を示す。
【００６５】
また、ＰＷＭ方式の発振回路１６のみが発振している場合におけるＤＣＤＣコンバータ１０１の電力変換効率ηｄは、式（３）のＩｐｆｍをＩｐｗｍに置き換えて、次の式（５）のように表すことができる。
【００６６】
ηｄ＝（Ｖｏｕｔ・Ｉｏｕｔ）／｛Ｖｉｎ（Ｉｐｗｍ＋Ｉｅｔｃ）}・・・（５）
【００６７】
本実施の形態にかかるＤＣＤＣコンバータ１０１でも、実施の形態１にかかるＤＣＤＣコンバータ１００と同様の効果を奏することが可能である。
【００６８】
実施の形態３
図５は、本発明の実施の形態３にかかる昇圧用ＤＣＤＣコンバータ１０２の構成例を示す図である。図５に示すＤＣＤＣコンバータ１０２は、図１に示すＤＣＤＣコンバータ１００と比較して、ＰＭＯＳ９に代えて逆流防止用のダイオード１７を備える。
【００６９】
より具体的には、ダイオード１７では、アノードがノードＮ１に接続され、カソードが出力端子ＯＵＴに接続される。また、制御回路５は、ＰＭＯＳ９をオンオフ制御するための制御信号を出力せず、ＮＭＯＳ１０のオンオフを制御するための制御信号のみを出力する。図５に示すＤＣＤＣコンバータ１０２のその他の回路構成については、図１に示すＤＣＤＣコンバータ１００と同様であるため、その説明を省略する。
【００７０】
本実施の形態にかかるＤＣＤＣコンバータ１０２でも、実施の形態１にかかるＤＣＤＣコンバータ１００と同様の効果を奏することができる。ただし、本実施の形態にかかるＤＣＤＣコンバータ１０２は、ダイオード１７の順方向降下電圧（約０．６Ｖ）分があるので、負荷電流（Ｉｏｕｔ）を引いた場合、電力変換効率を悪くしてしまう点に留意する必要があるが、制御回路７をシンプルにでき、さらにバッファ７を削除できる特徴がある。
【００７１】
実施の形態４
図６は、本発明の実施の形態４にかかる昇圧用ＤＣＤＣコンバータ１０３の構成例を示す図である。図６に示すＤＣＤＣコンバータ１０３では、図１に示すＤＣＤＣコンバータ１００と比較して、起動用の発振回路２にコンパレータ４の比較結果ｓｔｏｐが供給されない。つまり、図６に示すＤＣＤＣコンバータ１０３は、出力電圧Ｖｏｕｔが第２電圧レベル以上で安定している場合でも、起動用の発振回路２による発振を停止させない。
【００７２】
本実施の形態にかかるＤＣＤＣコンバータ１０３は、起動用の発振回路２による発振を停止させないため、上記した他の実施形態の場合よりも消費電力の増大を抑制できない可能性はあるが、実施の形態１にかかるＤＣＤＣコンバータ１００と同様に、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを精度良く生成することができる。
【００７３】
以上のように、上記実施の形態にかかるＤＣＤＣコンバータは、出力電圧Ｖｏｕｔの電圧レベルに基づいて昇圧動作に用いる発振信号の出力元（発振回路）を切り替える。それにより、上記実施の形態にかかるＤＣＤＣコンバータは、出力電圧Ｖｏｕｔを正常に立ち上げることができる。即ち、上記実施の形態にかかるＤＣＤＣコンバータは、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを精度良く生成することができる。
【００７４】
また、上記実施の形態にかかるＤＣＤＣコンバータは、出力電圧Ｖｏｕｔが第２電圧レベル以上の場合、起動用の発振回路による発振を停止させるとともに、他方の発振回路から出力される低い発振周波数の発振信号に基づいて出力電圧Ｖｏｕｔを上昇させる。そのため、上記実施の形態にかかるＤＣＤＣコンバータ１００は、消費電力の増大を抑制することができる。つまり、上記実施の形態にかかるＤＣＤＣコンバータは、消費電力の増大を抑制しつつ、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを精度良く生成することができる。
【００７５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、出力電圧Ｖｏｕｔを抵抗分圧した電圧Ｖａ，Ｖｂを出力する抵抗分圧部が設けられた場合を例に説明したが、これに限られない。抵抗分圧部は、出力電圧Ｖｏｕｔに応じた電圧を生成できる他の回路構成に置き換えられても良い。
【符号の説明】
【００７６】
１  ＰＦＭ方式の発振回路
２  起動用の発振回路
３  選択回路
４  コンパレータ
５  制御回路
６  基準電圧回路
７、８  バッファ
９  ＰチャネルＭＯＳトランジスタ
１０  ＮチャネルＭＯＳトランジスタ
１１  インダクタ
１２  コンデンサ
１３〜１５  抵抗素子
１６  ＰＷＭ方式の発振回路
１７  ダイオード
１００〜１０３  ＤＣＤＣコンバータ
ＯＵＴ  出力端子
ＩＮ  入力端子
Ｎ１，Ｎａ，Ｎｂ  ノード
【図１】
2013090493.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2013090493.tif 000007
【図６】
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【図７】
2013090493.tif 000009