(57)【要約】【課題】チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成する。【解決手段】半導体装置は、半導体基板１上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備える。ＭＩＳトランジスタは、活性領域１ａと、活性領域１ａ上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを有する。抵抗素子４０は、素子分離領域２上に設けられた抵抗体１０を有しており、ゲート電極１９の少なくとも一部は、抵抗体１０よりも小さな抵抗率を有しており、活性領域１ａ上においてはゲート電極１９の上面を覆っておらず、抵抗体１０の上面を覆っている層間絶縁膜１６がさらに設けられる。【選択図】図１
2013008845.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
前記半導体基板の一部からなり、素子分離領域によって囲まれた活性領域と、
前記活性領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを有し、
前記抵抗素子は、前記素子分離領域上に設けられた抵抗体を有しており、
前記ゲート電極の少なくとも一部は、前記抵抗体よりも小さな抵抗率を有しており、
前記活性領域上においては前記ゲート電極の上面を覆っておらず、前記抵抗体の上面を覆っている層間絶縁膜がさらに設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記抵抗体の上面の高さ位置は、前記ゲート電極の上面の高さ位置に比べて低いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記層間絶縁膜は、前記活性領域上において前記ゲート電極の側方に設けられ、
前記層間絶縁膜の上面は、前記ゲート電極の上面と同じ高さで平坦化されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記抵抗素子は、前記抵抗体の上面と前記層間絶縁膜との間に設けられた保護膜をさらに有していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記ＭＩＳトランジスタは、前記ゲート電極の側面上に設けられた第１のサイドウォールスペーサをさらに有し、
前記抵抗素子は、前記抵抗体の側面上に形成された第２のサイドウォールスペーサをさらに有し、
前記第２のサイドウォールスペーサの上端の高さ位置は、前記第１のサイドウォールスペーサの上端の高さ位置に比べて低いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記ゲート電極は金属または導電性の金属化合物からなり、
前記抵抗体はシリコンからなることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記抵抗体の厚さは、前記ゲート電極の厚さに比べて小さいことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記素子分離領域のうち前記抵抗体の下に位置する領域の上面の高さ位置は、前記活性領域のうち前記ゲート絶縁膜の下に位置する領域の上面の高さ位置と比べて同一か、又は高いことを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、前記ゲート電極の底面及び側面を覆うように形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は板状であり、
前記ゲート電極は、前記ゲート絶縁膜上に形成された板状の下層ゲート電極と、前記下層ゲート電極上に形成された上層ゲート電極とを有していることを特徴とする半導体装置。
【請求項１１】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記抵抗体は、前記素子分離領域に形成された掘り込み部の底面上に形成されており、
前記掘り込み部の底面の高さ位置は、前記活性領域のうち前記ゲート絶縁膜の下に位置する領域の上面の高さ位置に比べて低いことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記ゲート絶縁膜は板状であり、
前記ゲート電極は、前記ゲート絶縁膜上に形成された板状の下層ゲート電極と、前記下層ゲート電極上に形成された上層ゲート電極とを有していることを特徴とする半導体装置。
【請求項１３】
請求項１〜６、１１、１２のうちいずれか１項に記載の半導体装置において、
前記ゲート電極の厚さは、前記抵抗体の厚さと比べて同一か、又は薄いことを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１項に記載の半導体装置において、
前記ＭＩＳトランジスタは、
前記活性領域における前記ゲート電極の側方下に位置する領域に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に設けられた第１のシリサイド膜とをさらに有しており、
前記層間絶縁膜を貫通し、前記第１のシリサイド膜に接続するように第１のコンタクトプラグがさらに設けられていることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のうちいずれか１項に記載の半導体装置において、
前記抵抗素子は、前記前記抵抗体の一部上に設けられた第２のシリサイド膜をさらに有しており、
前記層間絶縁膜を貫通し、前記第２のシリサイド膜に接続するように第２のコンタクトプラグがさらに設けられていることを特徴とする半導体装置。
【請求項１６】
半導体基板上にそれぞれ設けられた、ゲート電極を有するＭＩＳトランジスタ、及び抵抗体を有する抵抗素子を備えた半導体装置の製造方法において、
前記半導体基板上に、前記半導体基板における活性領域を囲むように素子分離領域を形成する工程（ａ）と、
前記活性領域上にダミーゲート電極を形成すると共に、前記素子分離領域上に前記抵抗体を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記半導体基板上の全面に、前記ダミーゲート電極及び前記抵抗体を覆うように層間絶縁膜を形成する工程（ｃ）と、
前記層間絶縁膜における前記ダミーゲート電極上に位置する部分を除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記ダミーゲート電極を除去して前記層間絶縁膜に囲まれたゲート形成溝を形成する工程（ｅ）と、
前記ゲート形成溝内に前記ゲート電極を形成する工程（ｆ）とを備え、
前記工程（ｄ）では、前記ダミーゲート電極の上面全体が前記層間絶縁膜から露出するように前記層間絶縁膜を除去する一方、前記抵抗体上には前記層間絶縁膜を残存させ、
前記工程（ｆ）では、少なくとも一部が前記抵抗体よりも小さい抵抗率を有する前記ゲート電極を形成する半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記抵抗体の上面の高さ位置は、前記工程（ｄ）で露出された前記ダミーゲート電極の上面の高さ位置に比べて低くなっていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ａ）の後で且つ前記工程（ｂ）の前に、前記素子分離領域に掘り込み部を形成する工程をさらに備え、
前記工程（ｂ）では、前記抵抗体を前記掘り込み部の底面上に形成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、いわゆるダマシンゲート構造を有するmetal-insulator-semiconductor（ＭＩＳ）トランジスタと、抵抗体とを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不純物イオンの活性化熱処理工程が完了した後にゲート絶縁膜及びゲート電極を形成する、いわゆるダマシンゲート構造が提案されている。
【０００３】
図１５は、特許文献１に記載された従来の半導体装置を示す断面図である。
【０００４】
同図に示すように、従来の半導体装置は、半導体基板５１０上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備えている。
【０００５】
ＭＩＳトランジスタは、半導体基板５１０上に設けられたゲート絶縁膜５１６ａと、ゲート絶縁膜５１６ａ上に設けられたゲート電極５１７ａと、不純物を含むソース／ドレイン領域５１４とを有している。
【０００６】
抵抗素子は、素子分離領域５１１上に設けられた絶縁膜５１６ｂと、絶縁膜５１６ｂ上に設けられた抵抗体５１７ｂとで構成されている。
【０００７】
また、層間絶縁膜５１５は、ゲート電極５１７ａの側方に設けられているが、抵抗体５１７ｂ上には設けられていない。層間絶縁膜５２０は、ゲート電極５１７ａ上及び抵抗体５１７ｂ上を共に覆っている。
【０００８】
従来の半導体装置を作製するには、半導体基板上にダミーゲート電極を形成してから不純物の導入及び活性化熱処理を行う。次いで、層間絶縁膜５１５を形成後、ダミーゲート電極を除去する。その後、ダミーゲート電極の除去により生じた溝内に金属からなるゲート電極５１７ａを形成するのと同時に抵抗体５１７ｂを形成する。この方法により、金属で構成されるゲート電極を有するＭＩＳトランジスタと抵抗体とを同一基板上に形成することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２７０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の半導体装置において、抵抗素子の抵抗体５１７ｂは、ＭＩＳトランジスタのゲート電極５１７ａと同じ材料で形成される。動作遅延を抑えるため、ＭＩＳトランジスタのゲート電極５１７ａには抵抗が低いタングステン（Ｗ）やアルミニウム（Ａｌ）などの構成材料が用いられる。
【００１１】
一方で、アナログ回路に必要な抵抗素子はある所望の抵抗値が必要となる。これに対して抵抗体５１７ｂは抵抗率（比抵抗）が低い金属等で構成されている。そのため、従来の半導体装置では、所望の抵抗値を得るために必要な抵抗素子の長さが長くなり、抵抗素子を含むチップの面積が大きくなっていた。
【００１２】
本発明の目的は、チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成することにある。
【課題を解決するための手段】
【００１３】
本発明の一例に係る半導体装置は、半導体基板上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備えている。前記ＭＩＳトランジスタは、前記半導体基板の一部からなり、素子分離領域によって囲まれた活性領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有している。前記抵抗素子は、前記素子分離領域上に設けられた抵抗体を有している。前記ゲート電極の少なくとも一部は、前記抵抗体よりも小さな抵抗率を有しており、前記活性領域上においては前記ゲート電極の上面を覆っておらず、前記抵抗体の上面を覆っている層間絶縁膜がさらに設けられている。
【００１４】
この構成によれば、ゲート電極の少なくとも一部が抵抗体よりも小さな抵抗率を有しているので、ＭＩＳトランジスタのゲート電極では空乏化やしきい値制御性の向上を図りつつ、抵抗体の抵抗値を比較的大きくすることで、所望の抵抗値を有する抵抗体及び抵抗素子の面積を縮小することができる。また、抵抗体の上面は層間絶縁膜に覆われているので、製造工程中に抵抗体が膜減りを生じるのが防がれている。そのため、抵抗素子の抵抗値の制御性を大きく向上させることができる。
【００１５】
なお、前記抵抗体の上面の高さ位置は、前記ゲート電極の上面の高さ位置に比べて低くてもよい。
【００１６】
また、前記層間絶縁膜は、前記活性領域上において前記ゲート電極の側方に設けられ、前記層間絶縁膜の上面は、前記ゲート電極の上面と同じ高さで平坦化されていてもよい。なお、ここで「同じ高さ」というのは、研磨等の製造工程において生じるばらつき等を含んで実質的に同じ高さであればよいことを意味する。
【００１７】
また、前記ゲート電極の厚さは、前記抵抗体の厚さと比べて同一か、又は薄くなっていてもよい。ここで、「同一」というのは、製造工程において生じるばらつき等を含んで両者の厚さが実質的に同じであればよいことを意味する。
【００１８】
本発明の一例に係る半導体装置の製造方法は、半導体基板上にそれぞれ設けられた、ゲート電極を有するＭＩＳトランジスタ、及び抵抗体を有する抵抗素子を備えた半導体装置の製造方法において、前記半導体基板上に、前記半導体基板における活性領域を囲むように素子分離領域を形成する工程（ａ）と、前記活性領域上にダミーゲート電極を形成すると共に、前記素子分離領域上に前記抵抗体を形成する工程（ｂ）と、前記工程（ｂ）の後、前記半導体基板上の全面に、前記ダミーゲート電極及び前記抵抗体を覆うように層間絶縁膜を形成する工程（ｃ）と、前記層間絶縁膜における前記ダミーゲート電極上に位置する部分を除去する工程（ｄ）と、前記工程（ｄ）の後に、前記ダミーゲート電極を除去して前記層間絶縁膜に囲まれたゲート形成溝を形成する工程（ｅ）と、前記ゲート形成溝内に前記ゲート電極を形成する工程（ｆ）とを備えている。前記工程（ｄ）では、前記ダミーゲート電極の上面全体が前記層間絶縁膜から露出するように前記層間絶縁膜を除去する一方、前記抵抗体上には前記層間絶縁膜を残存させ、前記工程（ｆ）では、少なくとも一部が前記抵抗体よりも小さい抵抗率を有する前記ゲート電極を形成する。
【００１９】
この方法によれば、ゲート電極の少なくとも一部が抵抗体よりも小さい抵抗率を有するので、ゲート電極における空乏化等の不具合を抑えつつ、所望の抵抗値を得るための抵抗体の面積を小さくすることができる。そのため、半導体チップ全体のサイズの低減を図ることができる。さらに、工程（ｄ）で抵抗体の上面を層間絶縁膜が覆っているので、いわゆるゲートラストプロセスを用いる場合でも、抵抗体の膜減りを抑え、抵抗素子の抵抗値の制御性を向上させることができる。また、ダミーゲート電極を形成する工程を利用して抵抗体を形成することができるので、従来の方法と比べて工程数を大幅に増加させることがない。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法によれば、チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施形態の一例に係る半導体装置を示す断面図である。
【図２】図２は、図１に示す半導体装置を基板上方から見た場合の概略平面図である。
【図３】図３（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）、（ｂ）は、図１に示す半導体装置の製造方法の変形例を示す断面図である。
【図７】図７は、本発明の実施形態に係る半導体装置の第１の変形例を示す断面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）、（ｂ）は、実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は、本発明の実施形態に係る半導体装置の第２の変形例を示す断面図である。
【図１２】図１２（ａ）、（ｂ）は、実施形態の第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）、（ｂ）は、実施形態の第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４は、本発明の実施形態に係る半導体装置の第３の変形例を示す断面図である。
【図１５】図１５は、従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２３】
（実施形態）
図１は、本発明の実施形態の一例に係る半導体装置を示す断面図である。図２は、図１に示す実施形態に係る半導体装置を基板上方から見た場合の概略平面図である。図２では構成の説明を容易にするために、抵抗体１０、ゲート電極１９、シリサイド膜１５ａ、ソース／ドレイン領域１３、コンタクトプラグ２１以外の構成部材は図示していない。
【００２４】
図１に示すように、本実施形態の半導体装置は、シリコン等からなる半導体基板１上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子４０とを備えている。
【００２５】
ＭＩＳトランジスタは、半導体基板１の一部からなり、素子分離領域２によって囲まれた第１導電型の活性領域１ａと、活性領域１ａ上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを有している。ここで、素子分離領域２は、例えば半導体基板１の上部に形成された溝に埋め込まれた絶縁膜で構成されている。
【００２６】
ＭＩＳトランジスタはさらに、ゲート電極１９の側面上に設けられた絶縁性のサイドウォールスペーサ１２ａと、活性領域１ａのうちゲート電極１９の両側方に位置する領域に設けられ、第２導電型のエクステンション領域１１と、活性領域１ａのうちゲート電極１９の両側方であってエクステンション領域１１の外側の領域に設けられた第２導電型のソース／ドレイン領域１３と、ソース／ドレイン領域１３上に設けられたシリサイド膜１５ａとを有している。ＭＩＳトランジスタはｎチャネル型であってもｐチャネル型であってもよく、ｎチャネル型である場合には上述の第１導電型がｐ型であり、第２導電型がｎ型である。
【００２７】
本実施形態の半導体装置では、ゲート絶縁膜１８は、その縦断面が凹状となっており、好ましくは１．０ｎｍ以上１．２ｎｍ以下程度の膜厚を有している。ゲート絶縁膜１８は、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の高誘電率材料からなる層を含んでいる。ここで、高誘電率材料とは、シリコン窒化膜よりも比誘電率が高い材料のことを指し、例えば比誘電率が８以上の材料をいうものとする。ゲート電極１９の膜厚は、例えば６０ｎｍ以上１００ｎｍ以下程度であるが、ここでは８０ｎｍとする。また、ゲート電極１９のゲート長方向の幅（＝ゲート長）は、例えば３０ｎｍ程度である。
【００２８】
抵抗素子４０は、素子分離領域２における抵抗素子形成領域３９上に設けられた抵抗体１０と、抵抗体１０の側面上に設けられた絶縁性のサイドウォールスペーサ１２ｂと、抵抗体１０及びサイドウォールスペーサ１２ｂを覆う保護膜１４とを有している。抵抗体１０の膜厚は例えば５０ｎｍ程度であり、抵抗体１０のゲート長方向の幅は、例えば１００ｎｍ程度である。
【００２９】
また、半導体基板１上には、ゲート電極１９の上面を覆っておらず、抵抗体１０の上面を保護膜１４を挟んで覆っている層間絶縁膜１６が設けられており、層間絶縁膜１６上及びゲート電極１９の上面上には、層間絶縁膜２０が設けられている。また、ソース／ドレイン領域１３上のシリサイド膜１５ａには、層間絶縁膜１６、２０を貫通し、Ｗや銅（Ｃｕ）等からなるコンタクトプラグ２１が接続されており、層間絶縁膜２０上には、コンタクトプラグ２１に接続された金属配線２２が設けられている。層間絶縁膜１６、２０は、例えばシリコン酸化物で構成されている。
【００３０】
本実施形態の半導体装置では、ゲート電極１９の少なくとも一部は、抵抗体１０よりも小さな抵抗率を有している。具体的には、ゲート電極１９は、金属又は導電性の金属化合物で構成されており、抵抗体１０は不純物を含むポリシリコン等、シリコン系の材料で構成されている。ゲート電極１９は、例えば窒化チタン（ＴｉＮ）、Ｗ、ルテニウム（Ｒｕ）、窒化アルミニウム（ＡｌＮ）、アルミニウム（Ａｌ）などの金属又は導電性の金属化合物で構成されている。なお、ゲート電極１９は、２層以上の金属膜又は金属化合物膜を積層した構造を有していてもよい。ゲート電極１９が金属又は導電性の金属化合物で構成されているので、ゲート電極１９の空乏化が抑えられ、ＭＩＳトランジスタのしきい値の適切な制御が可能となっている。
【００３１】
また、ゲート電極１９の上面は、層間絶縁膜１６の上面と実質的に同じ高さ位置で平坦化されている。抵抗体１０の上面位置は、ゲート電極１９の上面位置よりも低くなっている。これと同様に、サイドウォールスペーサ１２ｂの上端位置は、サイドウォールスペーサ１２ａの上端位置よりも低くなっている。なお、層間絶縁膜１６の膜厚は、半導体基板１（ソース／ドレイン領域１３）上で６０ｎｍ以上１００ｎｍ以下程度であり、例えば８０ｎｍである。また、層間絶縁膜１６の膜厚は、抵抗体１０の上面上では１０ｎｍ以上５０ｎｍ以下となっており、例えば３０ｎｍである。
【００３２】
また、図２に示すように、抵抗体１０は平面視において、例えばゲート幅方向（ゲート電極１９が延びる方向と平行な方向）に細長く延びる形状を有しており、抵抗形成領域３７と、コンタクト形成領域３５とを有している。図２に示す例では、抵抗体１０の両端近傍にコンタクト形成領域３５が設けられている。コンタクト形成領域３５上にはシリサイド膜１５ｃが形成されており、当該シリサイド膜１５ｃ上にはコンタクトプラグ２１が接続されている。
【００３３】
以上の構成によれば、抵抗体１０の抵抗率が、ゲート電極１９の少なくとも一部の抵抗率よりも大きくなっているので、抵抗体を金属材料等で構成する場合に比べて所望の抵抗値を得るための抵抗体１０及び抵抗素子４０の長さを短くすることができる。このため、従来の半導体装置に比べて抵抗素子４０及び抵抗素子形成領域３９の面積を大幅に縮小することができる。そのため、半導体装置のチップ面積を従来よりも小さくすることが可能となる。
【００３４】
また、後述のように、ダミーゲート電極を研磨する際、及びゲート絶縁膜１８及びゲート電極１９を研磨によって形成する際に、抵抗体１０の上面全体が層間絶縁膜１６で覆われているので、抵抗体１０がこれらの工程で膜減りすることがなく、抵抗値を高精度に設定値に合わせることができる。なお、保護膜１４は必須ではないが、これを設けることで、抵抗形成領域３７上にシリサイド膜１５ｃが形成されるのを防ぎ、抵抗体１０の抵抗値が低減するのを防ぐことができる。なお、保護膜１４の膜厚は２ｎｍ以上１０ｎｍ以下程度であれば好ましい。
【００３５】
また、後述するように、抵抗体１０は、エクステンション領域１１及びソース／ドレイン領域１３を形成するために用いられるダミーゲート電極の形成工程を利用して形成することができるので、従来の半導体装置と比べて工程数を大きく増加させることなく本実施形態の半導体装置を製造することができる。
【００３６】
なお、図１では、ゲート絶縁膜１８は一層の絶縁膜で構成されている例を示しているが、活性領域１ａ上に設けられた、膜厚が例えば１ｎｍ程度のシリコン酸化物からなる下地絶縁膜と、当該下地絶縁膜上に設けられた高誘電率膜とでゲート絶縁膜１８が構成されていてもよい。
【００３７】
次に、本実施形態の半導体装置の製造方法について説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、及び図５（ａ）、（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は、図２のＩ−Ｉ線に相当する位置における縦断面を示している。以下、ＣＭＯＳ回路の製造方法に準じて、順を追って製造方法を説明する。
【００３８】
まず、図３（ａ）に示すように、半導体基板１に、shallow trench isolation（ＳＴＩ）法によりシリコン酸化物で構成された素子分離領域２を形成する。これにより、素子分離領域２に囲まれた、半導体基板１の一部からなる活性領域１ａを形成する。半導体基板１に形成する溝の深さ（素子分離領域２の厚さ）は例えば約３００ｎｍである。素子分離領域２の上面高さは半導体基板１の上面高さと比べて同一又は若干高くなっていてもよい。
【００３９】
次いで、活性領域１ａ上にシリコン酸化物からなり、膜厚が２．７ｎｍ以上３．３ｎｍ以下程度のダミーゲート絶縁膜１１０を形成した後、半導体基板１上の全面に、ポリシリコンからなり、膜厚が４０ｎｍ以上７０ｎｍ以下程度のシリコン膜１１１ａを形成する。ここでは、ダミーゲート絶縁膜１１０の膜厚を例えば３ｎｍとし、シリコン膜１１１ａの膜厚を例えば５０ｎｍとする。続いて、シリコン膜１１１ａのうち素子分離領域２の抵抗素子形成領域３９上に形成された部分をリソグラフィ及びエッチングにより除去する。
【００４０】
次に、図３（ｂ）に示すように、ポリシリコンからなり、膜厚が３０ｎｍ以上６０ｎｍ以下程度のシリコン膜１１１ｂを素子分離領域２上及びシリコン膜１１１ａ上に形成する。ここでは、一例として、シリコン膜１１１ｂの膜厚を５０ｎｍとする。
【００４１】
これにより、活性領域１ａ上にシリコン膜１１１ａ及びシリコン膜１１１ｂの一部からなる膜厚１００ｎｍのダミーゲート電極用膜１１１ｘが形成される。一方、素子分離領域２の抵抗素子形成領域３９上にはシリコン膜１１１ｂの一部からなる膜厚５０ｎｍの抵抗体用膜１１１ｙが形成される。
【００４２】
次に、図３（ｃ）に示すように、リソグラフィによりダミーゲート電極用膜１１１ｘ上に所望のゲート電極の形状を有するレジストパターン１１２ａを形成するとともに、抵抗体用膜１１１ｙ上に所望の抵抗体の形状を有するレジストパターン１１２ｂを形成する。
【００４３】
次いで、レジストパターン１１２ａ、１１２ｂをマスクとして、ダミーゲート電極用膜１１１ｘ、抵抗体用膜１１１ｙ及びダミーゲート絶縁膜１１０を異方性ドライエッチングによりパターニングする。これにより、活性領域１ａ上にはダミーゲート絶縁膜１１０が残されるとともに、ダミーゲート電極用膜１１１ｘの一部からなるダミーゲート電極１１１が形成される。これと同時に、素子分離領域２上には抵抗体用膜１１１ｙの一部からなる抵抗体１０が形成される。ダミーゲート電極１１１のゲート長は３０ｎｍ程度であり、抵抗体１０のゲート長方向の幅は１００ｎｍ程度である。
【００４４】
本工程では、抵抗体用膜１１１ｙがダミーゲート電極用膜１１１ｘよりも薄いことにより、抵抗素子形成領域３９にオーバーエッチングがかかるので、シリコン酸化膜のエッチレートはポリシリコンのエッチングレートより低い方が望ましい。
【００４５】
次に、図４（ａ）に示すように、レジストパターン１１２ａ、１１２ｂを除去した後、活性領域１ａにおけるダミーゲート電極１１１の両側方下の領域に不純物をイオン注入してエクステンション領域１１を形成する。このとき、同時に、抵抗体１０にもエクステンション注入の不純物がイオン注入される。
【００４６】
ここで、イオン注入は、作製するＭＩＳトランジスタがｎチャネル型の場合には、例えばヒ素（Ａｓ）を加速エネルギー２ｋｅＶ、ドーズ量が１×１０14ｃｍ-2の条件で行う。また、作製するＭＩＳトランジスタがｐチャネル型の場合には、例えばＢ（ホウ素）イオン（具体的にはＢＦ2）を加速エネルギー１．５ｋｅＶ、ドーズ量が１．２×１０15ｃｍ-2の条件で注入する。
【００４７】
続いて、ダミーゲート電極１１１の側面上に絶縁体からなるサイドウォールスペーサ１２ａを形成するとともに、抵抗体１０の側面上に絶縁体からなるサイドウォールスペーサ１２ａを形成する。サイドウォールスペーサ１２ｂの上端の高さはサイドウォールスペーサ１２ａの高さに比べて低い。
【００４８】
次いで、活性領域１ａにおけるサイドウォールスペーサ１２ａの外側方下の領域に不純物をイオン注入して、ソース／ドレイン領域１３を形成する。これと同時に、抵抗体１０にもソース／ドレイン注入の不純物がイオン注入される。
【００４９】
ここで、イオン注入は、作製するＭＩＳトランジスタがｎチャネル型の場合には、例えばＡｓを加速エネルギー３０ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件で行う。また、作製するＭＩＳトランジスタがｐチャネル型の場合には、例えばＢＦ2を加速エネルギー１０ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件で注入する。なお、抵抗体１０へのイオン注入をｐチャネル型ＭＩＳトランジスタ用のイオン注入と同時に行う場合、抵抗体１０のシート抵抗値は数百Ω／μｍ2程度と、抵抗素子に適した抵抗値となる。
【００５０】
その後、イオン注入された不純物を活性化するために、１０５０℃程度での活性化熱処理を行う。
【００５１】
次に、図４（ｂ）に示すように、公知の方法により、抵抗体１０における抵抗形成領域を覆い、コンタクト形成領域（図示せず）を露出させるシリコン酸化物からなる保護膜１４を形成する。保護膜１４の膜厚は２ｎｍ以上１０ｎｍ以下程度とするが、ここでは一例として５ｎｍとする。これにより、抵抗体１０、サイドウォールスペーサ１２ｂ及び保護膜１４とを有する抵抗素子４０が形成される。
【００５２】
次に、ソース／ドレイン領域１３上にニッケルシリサイドからなるシリサイド膜１５ａを形成する。このとき、ダミーゲート電極１１１上にもシリサイド膜１５ｂが形成されるが、このシリサイド膜１５ｂは形成されなくてもよい。また、図２に示すように、抵抗体１０のコンタクト形成領域３５上にもシリサイド膜１５ｃが形成される一方、抵抗体１０における抵抗形成領域３７は保護膜１４で覆われているため、抵抗形成領域３７上にはシリサイド膜が形成されない。
【００５３】
次に、図４（ｃ）に示すように、半導体基板１上にダミーゲート電極１１１よりも膜厚が大きい層間絶縁膜１６を形成する。層間絶縁膜１６の膜厚は１００ｎｍ以上２００ｎｍ以下程度であればよいが、ここでは１５０ｎｍとする。層間絶縁膜１６は、後のエッチングの際にダミーゲート電極１１１を選択的に除去できるような絶縁体材料で構成されていればよく、例えばシリコン酸化物で構成される。
【００５４】
次いで、化学的機械的研磨（ＣＭＰ）法により、ダミーゲート電極１１１の上面が露出するまで層間絶縁膜１６を研磨、除去する。ここでは、ダミーゲート電極１１１上に形成されているシリサイド膜１５ｂも研磨、除去している。これにより、層間絶縁膜１６の上面は、ダミーゲート電極１１１の上面とほぼ同じ高さで平坦化される。このとき、抵抗体１０を含む抵抗素子４０は層間絶縁膜１６に覆われており、抵抗体１０の上面が露出することはない。このとき、層間絶縁膜１６のうち抵抗体１０上に位置する部分の膜厚は、例えば３０ｎｍ以上５０ｎｍ以下程度であり、ここでは４０ｎｍとする。
【００５５】
なお、ダミーゲート電極１１１上にシリサイド膜１５ｂが形成されている場合でも、必ずしもダミーゲート電極１１１の上面が露出するまで層間絶縁膜１６を除去する必要はなく、ダミーゲート電極１１１上のシリサイド膜１５ｂの上面が露出するまで層間絶縁膜１６を除去してもよい。この場合、後の工程でダミーゲート電極１１１を除去する際に、ダミーゲート電極１１１上のシリサイド膜１５ｂも除去すればよい。
【００５６】
次に、図５（ａ）に示すように、層間絶縁膜１６から露出しているダミーゲート電極１１１と、ダミーゲート絶縁膜１１０とを順次除去する。これにより、活性領域１ａ上にサイドウォールスペーサ１２ａに囲まれたゲート形成溝１７が形成される。
【００５７】
次いで、層間絶縁膜１６上に高誘電率材料からなるゲート絶縁膜用膜１８Ａ及び金属からなるゲート電極用膜１９Ａを順次形成する。これにより、ゲート形成溝１７には、ゲート絶縁膜用膜１８Ａを介してゲート電極用膜１９Ａが埋め込まれる。ゲート絶縁膜用膜１８Ａの膜厚は１．０ｎｍ以上１．２ｎｍ以下程度であり、ここでは１．１ｎｍとする。また、ゲート電極用膜１９Ａの膜厚は１４０ｎｍ以上１６０ｎｍ以下程度であり、ここでは１５０ｎｍとする。
【００５８】
なお、ゲート絶縁膜用膜１８Ａは、例えば、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、又は酸化アルミニウムで構成されている。ゲート電極用膜１９Ａは、例えば、ＴｉＮ、ＡｌＮ等の導電性の金属化合物や、Ｗ、Ｒｕ、Ａｌ等の金属などで構成されている。あるいは、ゲート電極用膜１９Ａは、これらの材料からなる膜を積層することで構成されていてもよい。
【００５９】
また、本工程において、ダミーゲート絶縁膜１１０の除去後、ゲート絶縁膜用膜１８Ａの形成前に、熱酸化法又はchemical vapor deposition(ＣＶＤ)法等により、活性領域１ａ上に酸化シリコンからなる膜厚が１ｎｍ程度の下地絶縁膜を形成してもよい。
【００６０】
次に、図５（ｂ）に示すように、ＣＭＰ法によりゲート絶縁膜用膜１８Ａ及びゲート電極用膜１９Ａのうち、層間絶縁膜１６上に形成された部分を除去する。これにより、活性領域１ａ上のゲート形成溝１７内に、ゲート絶縁膜用膜１８Ａの一部からなるゲート絶縁膜１８と、ゲート電極用膜１９Ａの一部からなるゲート電極１９とが形成される。研磨後の層間絶縁膜１６のうちソース／ドレイン領域１３上に位置する部分の膜厚は６０ｎｍ以上１００ｎｍ以下であり、ここでは８０ｎｍとする。また、層間絶縁膜１６のうち抵抗体１０上に位置する部分の膜厚は１０ｎｍ以上５０ｎｍ以下程度であり、ここでは３０ｎｍとする。
【００６１】
その後、図１に示すように、層間絶縁膜１６及びゲート電極１９の上に層間絶縁膜２０を形成した後、層間絶縁膜１６及び層間絶縁膜２０を貫通し、ソース／ドレイン領域１３上のシリサイド膜１５ａ、又は抵抗体１０のコンタクト形成領域３５（図２参照）上のシリサイド膜１５ｃに接続し、金属からなるコンタクトプラグ２１を形成する。コンタクトプラグ２１の構成材料としては、例えばＷやＣｕが用いられる。続いて、層間絶縁膜２０上にコンタクトプラグ２１に接続し、Ｃｕ等からなる金属配線２２を形成する。以上の工程により、本実施形態の半導体装置を作製することができる。
【００６２】
なお、素子分離領域２における抵抗体１０の下に位置する領域の上面の高さ位置は、半導体基板１におけるゲート絶縁膜１８の下に位置する領域の上面の高さ位置に比べて同程度、又は、高くなっている。
【００６３】
以上の方法によれば、従来の方法と比べて工程数を大きく増やすことなく、ゲート電極１９の少なくとも一部より高い抵抗率を有する抵抗体１０をいわゆるダマシンゲートプロセスにおいて、ＭＩＳトランジスタと同一の半導体基板１上に形成することができる。この方法で作製される半導体装置は、抵抗体１０の抵抗率が金属又は金属化合物で構成されるゲート電極１９よりも高くなっているので、抵抗体がゲート電極と同じ材料で構成される場合に比べて抵抗体１０（抵抗素子４０）の長さを短くすることができ、抵抗素子４０の面積を大幅に低減することが可能となる。
【００６４】
例えば、抵抗体１０を構成するシリコン系材料のシート抵抗を約１０００Ω／μｍ2、ゲート電極１９を構成する金属材料のシート抵抗を１Ω／μｍ2とすると、所望の抵抗値を得るために必要な抵抗長さは、抵抗体１０を金属材料で構成する場合の１／１０００になり、チップサイズを大幅に縮小することができる。
【００６５】
また、図４（ｃ）に示す工程、及び図５（ｂ）に示す工程では、研磨を行う際にＣＭＰ法の面内ばらつきや研磨レートのパターン依存性等により抵抗体１０上において層間絶縁膜１６が過剰に研磨される場合がある。しかし、本実施形態の方法によれば、図４（ｃ）に示す工程で、抵抗体１０の上面位置をダミーゲート電極１１１の上面位置よりも十分低く（例えば５０ｎｍ程度低く）しているので、研磨中及び研磨後に抵抗体１０が露出することがない。
【００６６】
このため、抵抗体１０が研磨されて膜厚が減少したり、図５（ａ）に示すダミーゲート電極１１１の除去の際に抵抗体１０がエッチングされたりする不具合を防ぐことができる。その結果、抵抗体１０の抵抗値を精度良く所望の値にすることが可能となる。
【００６７】
なお、本実施形態の方法では、抵抗体１０及びダミーゲート電極１１１をポリシリコンで構成する例を説明したが、ゲート電極１９の構成材料よりも抵抗率が高く、図５（ａ）に示す工程において、層間絶縁膜１６及びサイドウォールスペーサ１２ａとの間で選択的に除去可能な材料であれば、抵抗体１０及びダミーゲート電極１１１の構成材料として用いることができる。
【００６８】
なお、本実施形態の方法では、抵抗体１０の抵抗形成領域３７を保護膜１４で覆うことで抵抗形成領域３７上にシリサイド膜１５ｃを形成させなかったが、保護膜１４を設けず、抵抗形成領域３７上にシリサイド膜１５ｃを形成しても構わない。この場合、抵抗素子４０は、ヒューズ素子（ｅＦｕｓｅ）として適している。
【００６９】
−半導体装置の製造方法の変形例−
図６（ａ）、（ｂ）は、図１に示す半導体装置の製造方法の変形例を示す断面図である。
【００７０】
まず、図６（ａ）に示すように、半導体基板１上に、ＳＴＩ法により素子分離領域２を形成する。これにより、素子分離領域２に囲まれた、半導体基板１の一部からなる活性領域１ａを形成する。次いで、活性領域１ａ上にダミーゲート絶縁膜１１０を形成した後、半導体基板１上の全面にポリシリコンからなり、膜厚が例えば１００ｎｍ程度のシリコン膜１１１ｃを形成する。
【００７１】
次に、図６（ｂ）に示すように、シリコン膜１１１ｃ上に、活性領域１ａ上を覆い、素子分離領域２における抵抗素子形成領域上に開口を有するレジストパターン１１３を形成する。続いて、レジストパターン１１３をマスクとしたウエットエッチングにより、シリコン膜１１１ｃを５０ｎｍの膜厚分だけ除去して、素子分離領域２上における抵抗素子形成領域に膜厚５０ｎｍのシリコン膜１１１ｄを形成する。これにより、活性領域１ａ上にシリコン膜１１１ｃからなる膜厚１００ｎｍのダミーゲート電極用膜１１１ｘが形成される。一方、素子分離領域２上の抵抗素子形成領域にはシリコン膜１１１ｄからなる膜厚５０ｎｍの抵抗体用膜１１１ｙが形成される。なお、シリコン膜１１１ｃの除去はドライエッチングによっても可能であるが、ウエットエッチングの方が除去量のばらつきを小さくできるのでより好ましい。
【００７２】
その後、図３（ｃ）〜図５（ｂ）に示す工程と同様の工程を経て図１に示す本実施形態の半導体装置を作製することができる。
【００７３】
−半導体装置の第１の変形例の説明−
図７は、本発明の実施形態に係る半導体装置の第１の変形例を示す断面図である。
【００７４】
同図に示すように、本変形例に係る半導体装置では、図１に示す半導体装置と比べてゲート絶縁膜及びゲート電極の構造が異なる。本変形例に係る半導体装置のゲート絶縁膜及びゲート電極以外の構成は図１に示す半導体装置と同様である。
【００７５】
すなわち、活性領域１ａ上のゲート絶縁膜３は、酸化ハフニウム等の高誘電率材料で構成されており、その膜厚は１．０ｎｍ以上１．２ｎｍ以下程度であり、ここでは一例として１．１ｎｍとする。このゲート絶縁膜３が板状である点が、図１に示す半導体装置のゲート絶縁膜１８と異なっている。
【００７６】
また、ゲート絶縁膜３上に形成されたゲート電極６は、板状の下層ゲート電極４と、下層ゲート電極４上に設けられた上層ゲート電極５とで構成されている。下層ゲート電極４は、金属又は導電性の金属化合物等で構成され、例えばＴｉＮで構成される。下層ゲート電極４の膜厚は、例えば１．８ｎｍ以上２．２ｎｍ以下程度であるが、ここでは２ｎｍとする。上層ゲート電極５は、金属又は導電性の金属化合物で構成され、膜厚は例えば６０ｎｍ以上１００ｎｍ以下程度であるが、ここでは８０ｎｍとする。
【００７７】
次に、本変形例に係る半導体装置の製造方法を説明する。図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、及び図１０（ａ）、（ｂ）は、実施形態の第１の変形例に係る半導体装置の製造方法を示す断面図である。
【００７８】
まず、図８（ａ）に示すように、半導体基板１にＳＴＩ法により素子分離領域２を形成する。これにより、素子分離領域２に囲まれた半導体基板１の一部からなる活性領域１ａを形成する。半導体基板１に形成する溝の深さは例えば約３００ｎｍである。素子分離領域２の上面高さは半導体基板１の上面高さと比べて同一又は若干高くなっていてもよい。      
【００７９】
次に、半導体基板１上の全面に、ハフニウム酸化物等の高誘電率材料からなり、膜厚が１．０ｎｍ以上１．２ｎｍ以下程度のゲート絶縁膜用膜３Ａ、金属又は導電性の金属化合物からなり、膜厚が１．８ｎｍ以上２．２ｎｍ以下程度のゲート電極用膜４Ａ、及びポリシリコンからなり、膜厚が例えば５０ｎｍ程度のシリコン膜１１１ａを形成する。
【００８０】
次に、素子分離領域２における抵抗素子形成領域３９上のシリコン膜１１１ａのゲート電極用膜４Ａ及びゲート絶縁膜用膜３Ａを順次除去する
次に、図８（ｂ）に示すように、素子分離領域２上及びシリコン膜１１１ａ上にポリシリコン膜からなり、例えば膜厚が５０ｎｍのシリコン膜１１１ｂを形成する。これにより、活性領域１ａ上にシリコン膜１１１ａ及びシリコン膜１１１ｂの一部からなる膜厚１００ｎｍのダミーゲート電極用膜１１１ｘが形成される。一方、素子分離領域２の抵抗素子形成領域３９上にはシリコン膜１１１ｂの一部からなる膜厚５０ｎｍの抵抗体用膜１１１ｙが形成される。
【００８１】
次に、図８（ｃ）に示すように、リソグラフィによりダミーゲート電極用膜１１１ｘ上に所望のゲート電極の形状を有するレジストパターン１１２ａを形成するとともに、抵抗体用膜１１１ｙ上に所望の抵抗体の形状を有するレジストパターン１１２ｂを形成する。
【００８２】
次いで、レジストパターン１１２ａ、１１２ｂをマスクとして、ダミーゲート電極用膜１１１ｘ、抵抗体用膜１１１ｙ、ゲート電極用膜４Ａ、及びゲート絶縁膜用膜３Ａを異方性ドライエッチングによりパターニングする。これにより、活性領域１ａ上にはゲート絶縁膜用膜３Ａの一部からなるゲート絶縁膜３が残されるとともに、ダミーゲート電極用膜１１１ｘの一部からなるダミーゲート電極１１１が形成される。これと同時に、素子分離領域２上には抵抗体用膜１１１ｙの一部からなる抵抗体１０が形成される。ダミーゲート電極１１１のゲート長は３０ｎｍ程度であり、抵抗体１０のゲート長方向の幅は１００ｎｍ程度である。
【００８３】
本工程では、抵抗体用膜１１１ｙがダミーゲート電極用膜１１１ｘよりも薄いことにより、抵抗素子形成領域３９にオーバーエッチングがかかるので、シリコン酸化膜のエッチレートはポリシリコンのエッチングレートより低い方が望ましい。
【００８４】
次に、図９（ａ）に示すように、レジストパターン１１２ａ、１１２ｂを除去した後、活性領域１ａにおけるダミーゲート電極１１１の両側方下の領域に不純物をイオン注入してエクステンション領域１１を形成する。このとき、同時に、抵抗体１０にもエクステンション注入の不純物がイオン注入される。
【００８５】
ここで、イオン注入は、作製するＭＩＳトランジスタがｎチャネル型の場合には、例えばＡｓを加速エネルギー２ｋｅＶ、ドーズ量が１×１０14ｃｍ-2の条件で行う。また、作製するＭＩＳトランジスタがｐチャネル型の場合には、例えばＢイオン（具体的にはＢＦ2）を加速エネルギー１．５ｋｅＶ、ドーズ量が１．２×１０15ｃｍ-2の条件で注入する。
【００８６】
続いて、ダミーゲート電極１１１の側面上に絶縁体からなるサイドウォールスペーサ１２ａを形成するとともに、抵抗体１０の側面上に絶縁体からなるサイドウォールスペーサ１２ａを形成する。サイドウォールスペーサ１２ｂの上端の高さはサイドウォールスペーサ１２ａの高さに比べて低い。
【００８７】
次いで、活性領域１ａにおけるサイドウォールスペーサ１２ａの外側方下の領域に不純物をイオン注入して、ソース／ドレイン領域１３を形成する。これと同時に、抵抗体１０にもソース／ドレイン注入の不純物がイオン注入される。
【００８８】
ここで、イオン注入は、作製するＭＩＳトランジスタがｎチャネル型の場合には、例えばＡｓを加速エネルギー３０ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件で行う。また、作製するＭＩＳトランジスタがｐチャネル型の場合には、例えばＢＦ2を加速エネルギー１０ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件で注入する。なお、抵抗体１０へのイオン注入をｐチャネル型ＭＩＳトランジスタ用のイオン注入と同時に行う場合には、抵抗体１０のシート抵抗値を数百Ω／μｍ2程度と、抵抗素子に適した抵抗値となる。
【００８９】
その後、イオン注入された不純物を活性化するために、１０５０℃程度での活性化熱処理を行う。
【００９０】
次に、図９（ｂ）に示すように、公知の方法により、抵抗体１０における抵抗形成領域を覆い、コンタクト形成領域（図示せず）を露出させるシリコン酸化物からなる保護膜１４を形成する。保護膜１４の膜厚は、一例として５ｎｍとする。これにより、抵抗体１０、サイドウォールスペーサ１２ｂ及び保護膜１４とを有する抵抗素子４０が形成される。
【００９１】
次に、ソース／ドレイン領域１３上にニッケルシリサイドからなるシリサイド膜１５ａを形成する。このとき、ダミーゲート電極１１１上にもシリサイド膜１５ｂが形成されるが、このシリサイド膜１５ｂは形成されなくてもよい。また、図２に示すように、抵抗体１０のコンタクト形成領域３５上にもシリサイド膜１５ｃが形成される一方、抵抗体１０における抵抗形成領域３７は保護膜１４で覆われているため、抵抗形成領域３７上にはシリサイド膜が形成されない。
【００９２】
次に、図９（ｃ）に示すように、半導体基板１上にダミーゲート電極１１１よりも膜厚が大きい層間絶縁膜１６を形成する。層間絶縁膜１６の膜厚は、例えば１５０ｎｍとする。層間絶縁膜１６は、後のエッチングの際にダミーゲート電極１１１を選択的に除去できるような絶縁体材料で構成されていればよく、例えばシリコン酸化物で構成される。
【００９３】
次いで、ＣＭＰ法により、ダミーゲート電極１１１の上面が露出するまで層間絶縁膜１６を研磨、除去する。ここでは、ダミーゲート電極１１１上に形成されているシリサイド膜１５ｂも研磨、除去している。これにより、層間絶縁膜１６の上面は、ダミーゲート電極１１１の上面とほぼ同じ高さで平坦化される。このとき、抵抗体１０を含む抵抗素子４０は層間絶縁膜１６に覆われており、抵抗体１０の上面が露出することはない。このとき、層間絶縁膜１６のうち抵抗体１０上に位置する部分の膜厚は、例えば３０ｎｍ以上５０ｎｍ以下程度であり、ここでは４０ｎｍとする。
【００９４】
なお、ダミーゲート電極１１１上にシリサイド膜１５ｂが形成されている場合、必ずしもダミーゲート電極１１１の上面が露出するまで層間絶縁膜１６を除去する必要はなく、ダミーゲート電極１１１上のシリサイド膜１５ｂの上面が露出するまで層間絶縁膜１６を除去してもよい。この場合、後の工程でダミーゲート電極１１１を除去する際に、ダミーゲート電極１１１上のシリサイド膜１５ｂも除去すればよい。
【００９５】
次に、図１０（ａ）に示すように、層間絶縁膜１６から露出しているダミーゲート電極１１１を除去する。これにより、活性領域１ａ上にサイドウォールスペーサ１２ａに囲まれたゲート形成溝１７が形成される。
【００９６】
次いで、層間絶縁膜１６上に金属からなるゲート電極用膜５Ａを形成する。これにより、ゲート形成溝１７には、ゲート絶縁膜３を介してゲート電極用膜５Ａが埋め込まれる。ゲート電極用膜５Ａの膜厚は、例えば１５０ｎｍとする。
【００９７】
なお、ゲート電極用膜５Ａは、例えば、ＴｉＮ、ＡｌＮ等の導電性の金属化合物や、Ｗ、Ｒｕ、Ａｌ等の金属などで構成されている。あるいは、ゲート電極用膜５Ａは、これらの材料からなる膜を積層することで構成されていてもよい。
【００９８】
次に、図１０（ｂ）に示すように、ＣＭＰ法によりゲート電極用膜５Ａのうち、層間絶縁膜１６上に形成された部分を除去する。これにより、ゲート絶縁膜３上のゲート形成溝１７内に、ゲート電極用膜４Ａの一部からなる下層ゲート電極４と、ゲート電極用膜５Ａの一部からなる上層ゲート電極５とを有するゲート電極６が形成される。研磨後の層間絶縁膜１６のうちソース／ドレイン領域１３上に位置する部分の膜厚は、例えば８０ｎｍとする。また、層間絶縁膜１６のうち抵抗体１０上に位置する部分の膜厚は、例えば３０ｎｍとする。
【００９９】
その後、図７に示すように、層間絶縁膜１６及びゲート電極６の上に層間絶縁膜２０を形成した後、層間絶縁膜１６及び層間絶縁膜２０を貫通し、ソース／ドレイン領域１３上のシリサイド膜１５ａ、又は抵抗体１０のコンタクト形成領域３５（図２参照）上のシリサイド膜１５ｃに接続する金属からなるコンタクトプラグ２１を形成する。コンタクトプラグ２１の構成材料としては、例えばＷやＣｕが用いられる。続いて、層間絶縁膜２０上にコンタクトプラグ２１に接続し、Ｃｕ等からなる金属配線２２を形成する。以上の工程により、本実施形態の半導体装置の第１の変形例を作製することができる。
【０１００】
この方法によっても、従来の方法と比べて工程数を大きく増やすことなく、ゲート電極６の少なくとも一部より高い抵抗率を有する抵抗体１０をいわゆるダマシンゲートプロセスにおいて、ＭＩＳトランジスタと同一の半導体基板１上に形成することができる。この方法で作製される半導体装置では、抵抗体１０の抵抗率が金属又は金属化合物で構成されるゲート電極６よりも高くなっているので、抵抗体がゲート電極と同じ材料で構成される場合に比べて抵抗体１０（抵抗素子４０）の長さを短くすることができ、抵抗素子４０の面積を大幅に低減することが可能となる。
【０１０１】
また、図９（ｃ）に示す工程、及び図１０（ｂ）に示す工程では、研磨を行う際にＣＭＰ法の面内ばらつきや研磨レートのパターン依存性等により抵抗体１０上において層間絶縁膜１６が過剰に研磨される場合がある。しかし、本変形例の方法によれば、図９（ｃ）に示す工程で、抵抗体１０の上面位置をダミーゲート電極１１１の上面位置よりも十分低く（例えば５０ｎｍ程度低く）しているので、研磨中及び研磨後に抵抗体１０が露出することがない。
【０１０２】
このため、抵抗体１０が研磨されて膜厚が減少したり、図１０（ａ）に示すダミーゲート電極１１１の除去の際に抵抗体１０がエッチングされたりする不具合を防ぐことができる。その結果、抵抗体１０の抵抗値を精度良く所望の値にすることが可能となる。
【０１０３】
−半導体装置の第２の変形例の説明−
図１１は、本発明の実施形態に係る半導体装置の第２の変形例を示す断面図である。
【０１０４】
同図に示すように、本変形例に係る半導体装置では、素子分離領域２に凹状の掘り込み部２Ａが形成されており、この掘り込み部２Ａの底面上に抵抗素子４０が設けられている点、ゲート電極１９の膜厚が抵抗体１０の膜厚と比べて同一か又は薄くなっている点、又は製造工程中での膜減り分薄くなっている点が、図１に示す半導体装置と異なっている。本変形例に係る半導体装置において、これ以外の構成は図１に示す半導体装置と同様である。なお、ゲート電極１９の膜厚が例えば６０ｎｍ以上１００ｎｍ以下であり、ここでは一例として８０ｎｍとする。
【０１０５】
掘り込み部２Ａの深さは例えば４０ｎｍ以上６０ｎｍ以下であり、ここでは一例として５０ｎｍとする。また、抵抗体１０の膜厚は例えば５０ｎｍであり、層間絶縁膜１６のうち抵抗体１０上に形成された部分の膜厚は例えば１０ｎｍ以上５０ｎｍ以下であり、ここでは一例として３０ｎｍとする。
【０１０６】
ゲート電極１９の上面は、層間絶縁膜１６の上面、及び凹状断面を有するゲート絶縁膜１８の上端面とほぼ同一の高さとなっており、平坦化されている。
【０１０７】
次に、本変形例の半導体装置の製造方法について説明する。図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）は、本変形例に係る半導体装置の製造方法を示す断面図である。
【０１０８】
まず、図１２（ａ）に示すように、半導体基板１にＳＴＩ法により素子分離領域２を形成する。これにより、素子分離領域２に囲まれた半導体基板１の一部からなる活性領域１ａを形成する。半導体基板１に形成する溝の深さは例えば約３００ｎｍとする。次に、半導体基板１上に、活性領域１ａ上を覆い、素子分離領域２上における抵抗素子形成領域３９に開口を有するレジストパターン１１４を形成する。続いて、レジストパターン１１４をマスクとして素子分離領域２を例えば５０ｎｍだけエッチングして、掘り込み部２Ａを形成する。
【０１０９】
次に、図１２（ｂ）に示すように、レジストパターン１１４を除去してから、活性領域１ａ上にシリコン酸化物からなり、膜厚が例えば３ｎｍのダミーゲート絶縁膜１１０を形成する。次いで、半導体基板１上の全面にポリシリコンからなり、膜厚が例えば１００ｎｍのシリコン膜１１１ｃを形成する。これにより、活性領域１ａ上にシリコン膜１１１ｃの一部からなる膜厚１００ｎｍのダミーゲート電極用膜１１１ｘが形成される。一方、素子分離領域２の抵抗素子形成領域３９上にはシリコン膜１１１ｃの一部からなる膜厚１００ｎｍの抵抗体用膜１１１ｙが形成される。
【０１１０】
次に、図１３（ａ）に示すように、リソグラフィによりダミーゲート電極用膜１１１ｘ上に所望のゲート電極の形状を有するレジストパターン１１２ａを形成するとともに、抵抗体用膜１１１ｙ上に所望の抵抗体の形状を有するレジストパターン１１２ｂを形成する。
【０１１１】
次いで、レジストパターン１１２ａ、１１２ｂをマスクとして、ダミーゲート電極用膜１１１ｘ、抵抗体用膜１１１ｙ及びダミーゲート絶縁膜１１０を異方性ドライエッチングによりパターニングする。これにより、活性領域１ａ上にはダミーゲート絶縁膜１１０が残されるとともに、ダミーゲート電極用膜１１１ｘの一部からなるダミーゲート電極１１１が形成される。同時に、素子分離領域２に形成された掘り込み部２Ａの底面上には抵抗体用膜１１１ｙの一部からなる抵抗体１０が形成される。ダミーゲート電極１１１のゲート長は３０ｎｍ程度であり、抵抗体１０のゲート長方向の幅は１００ｎｍ程度である。
【０１１２】
次に、レジストパターン１１２ａ、１１２ｂを除去した後、図４（ａ）から図４（ｃ）に示したのと同様の工程を行うことによって、図１３（ｂ）に示す構成を得る。本変形例に係る半導体装置の構成は、素子分離領域２に設けられた掘り込み部２Ａ上に抵抗体１０が設けられ、且つ、抵抗体１０がダミーゲート電極１１１とほぼ同じ膜厚を有している点で図４（ｃ）に示す構成と相違しているが、それ以外の構成は図４（ｃ）に示す構成と同じである。
【０１１３】
図１３（ｂ）に示す構成においては、抵抗体１０を素子分離領域２の掘り込み部２Ａの底面上に設けることにより、抵抗体１０の膜厚がダミーゲート電極１１１の膜厚と同じであっても、抵抗体１０の上面位置を、ダミーゲート電極１１１の上面位置より低くすることができる。具体的には、抵抗体１０の上面位置を、ダミーゲート電極１１１の上面位置に比べてダミーゲート絶縁膜１１０の上面から掘り込み部２Ａの底面までの深さ方向の距離分だけ低くすることができる。
【０１１４】
これにより、ダミーゲート電極１１１の上面が露出するまで層間絶縁膜１６を研磨除去しても、抵抗体１０上には層間絶縁膜１６が残存することとなる。その後、上述の実施形態における図５（ａ）、図５（ｂ）に示す工程と同様の工程を行うことによって、図１１に示す半導体装置を得ることができる。
【０１１５】
以上で説明した方法によれば、活性領域１ａよりも低く掘り下げされた掘り込み部２Ａの底面上に抵抗素子４０が設けられているので、図１３（ｂ）に示す層間絶縁膜１６の研磨工程やこれに続くダミーゲート電極１１１の除去工程において抵抗体１０の膜減りが抑えられている。
【０１１６】
このため、抵抗素子４０の面積を小さくしつつ、抵抗体１０の膜厚を制御良く加工することができるので、抵抗素子４０の抵抗値の精度を向上させることができる。
【０１１７】
−半導体装置の第３の変形例の説明−
図１４は、本発明の実施形態に係る半導体装置の第３の変形例を示す断面図である。
【０１１８】
同図に示すように、図７に示すＭＩＳトランジスタの構成と、図１１に示す素子分離領域２及び抵抗素子４０の構成とを組み合わせることも可能である。
【０１１９】
すなわち、抵抗素子４０は、膜厚が例えば１００ｎｍ程度の抵抗体１０が素子分離領域２に形成された掘り込み部２Ａの底面上に設けられている。また、ＭＩＳトランジスタは、活性領域１ａ上に設けられ、高誘電率材料からなる板状のゲート絶縁膜３と、ゲート電極６とを有している。ゲート電極６は、ＴｉＮ等からなり、膜厚が例えば２ｎｍ程度の下層ゲート電極４と、下層ゲート電極４上に設けられ、Ｗ等の金属からなる膜厚が１００ｎｍ程度の上層ゲート電極５とを有している。  本変形例に係る半導体装置は、図１２（ａ）に示すのと同様の工程によって素子分離領域２に掘り込み部２Ａを形成した後、半導体基板１上の全面にゲート絶縁膜用膜３Ａ、ゲート電極用膜４Ａを順次形成した後、公知の方法によりゲート絶縁膜用膜３Ａ及びゲート電極用膜４Ａのうち活性領域１ａ上に設けられた部分以外を除去する。
【０１２０】
次いで、図１２（ｂ）から図１３（ｂ）に示す工程と同様の工程を行うことによって図１４に示す半導体装置を得ることができる。
【０１２１】
このような方法によっても、層間絶縁膜１６の研磨やダミーゲート電極の除去の際に抵抗体１０が層間絶縁膜１６で覆うことができるので、抵抗体１０の膜厚を制御良く加工することができる。このため、本変形例に係る半導体装置においても、半導体チップの面積縮小と抵抗素子４０の抵抗値の精度を向上とを両立させることができる。
【０１２２】
以上で説明した実施形態及びその変形例に係る半導体装置において、各層の膜厚や構成材料、部材の形状等は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【０１２３】
また、図１に示す半導体装置やその変形例の構成の一部を他の変形例に係る半導体装置の構成に適宜置き換えることも可能である。
【産業上の利用可能性】
【０１２４】
以上説明したように、本発明は、抵抗素子とＭＩＳトランジスタとを用いるアナログ回路やアナログ回路とデジタル回路との混載回路等、種々の半導体装置に有用である。
【符号の説明】
【０１２５】
１      半導体基板
１ａ    活性領域
２      素子分離領域
２Ａ    掘り込み部 
３      ゲート絶縁膜
３Ａ    ゲート絶縁膜用膜
４      下層ゲート電極
４Ａ    ゲート電極用膜
５      上層ゲート電極
５Ａ    ゲート電極用膜
６、１９      ゲート電極
１０      抵抗体
１１      エクステンション領域
１２ａ、１２ｂ    サイドウォールスペーサ
１３      ソース／ドレイン領域
１４      保護膜
１５ａ、１５ｂ、１５ｃ    シリサイド膜
１６、２０      層間絶縁膜
１７      ゲート形成溝
１８      ゲート絶縁膜
１８Ａ    ゲート絶縁膜用膜
１９Ａ    ゲート電極用膜
２１      コンタクトプラグ
２２      金属配線
３５      コンタクト形成領域
３７      抵抗形成領域 
３９      抵抗素子形成領域 
４０      抵抗素子
１１０      ダミーゲート絶縁膜
１１１      ダミーゲート電極
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ    シリコン膜
１１１ｘ    ダミーゲート電極用膜
１１１ｙ    抵抗体用膜
１１２ａ、１１２ｂ、１１３、１１４      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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