(57)【要約】【課題】所要のｔＤＱＳＣＫを満たす半導体装置を得る。【解決手段】ＺＱキャリブレーション機能を用いて出力インピーダンスを補正するための補正コードを出力するＺＱ回路を備えた半導体装置において、外部へデータを出力する出力バッファ回路の出力インピーダンスを補正コードにしたがって補正すると共に、該出力バッファ回路及び該出力バッファ回路にデータを出力するＦＩＦＯ回路が備える、データを外部クロックに同期して出力させるための伝送経路であるアクセスパス上の論理回路毎の出力インピーダンスも補正コードにしたがって補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＺＱキャリブレーション機能を用いて出力インピーダンスを補正するための補正コードを出力するＺＱ回路と、
データを外部クロックに同期して出力させるための伝送経路であるアクセスパス上の論理回路毎の出力インピーダンスを前記補正コードにしたがって補正する、前記外部クロックに同期して前記データを出力するＦＩＦＯ回路と、
前記ＦＩＦＯ回路から供給されたデータを外部へ出力する出力バッファ回路を備え、前記出力バッファ回路の出力インピーダンス及び前記アクセスパス上の論理回路毎の出力インピーダンスを前記補正コードにしたがって補正する入出力回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記論理回路及び前記出力バッファ回路は、
第１インピーダンス調整回路を介して第１電源電位とそれぞれ接続され、第２インピーダンス調整回路を介して前記第１電源電位よりも低い第２電源電位とそれぞれ接続され、
前記第１インピーダンス調整回路及び第２インピーダンス調整回路は、
前記補正コードにしたがって個別にオン／オフが設定される、並列に接続された複数のスイッチ素子を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１インピーダンス調整回路が備えるスイッチ素子はそれぞれのインピーダンス比が異なり、
前記第２インピーダンス調整回路が備えるスイッチ素子はそれぞれのインピーダンス比が異なることを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は出力インピーダンスの調整が可能な出力バッファ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特にＤＲＡＭ（Dynamic RAM）は、パーソナルコンピュータやサーバ等の情報処理装置のメインメモリとして使用されるため、より高速なデータの書き込み及び読み出しが要求される。また、それに伴って半導体装置間のデータ転送速度も高速になるため、反射による信号波形の劣化を低減して正常なデータの書き込み及び読み出し動作を実現するには、例えば半導体装置が備えるデータ出力用の出力バッファ回路の出力インピーダンスとバス等の伝送線路のインピーダンスとを整合させる必要がある。
【０００３】
出力インピーダンスは、製造時のプロセス条件によってばらつくだけでなく、実使用時においても電源電圧や周囲温度に依存して変動する。そのため、出力インピーダンスに高い精度が要求される用途では、出力バッファ回路に出力インピーダンスの補正（ＺＱキャリブレーション）機能を備えた半導体装置が採用されている。
【０００４】
ＺＱキャリブレーション機能を備えた半導体装置では、例えば予め接続された外部抵抗器の値を基準にして、外部から入力されるコマンドを契機に、該コマンドで規定された所定の期間にて出力インピーダンスの補正動作が実行される。この出力インピーダンスを補正するためのキャリブレーション回路（ＺＱ回路）や出力バッファ回路の具体例については、例えば特許文献１や２に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３９８７号公報
【特許文献２】特開２００６−２０３４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１や２に記載された技術は、いずれも出力バッファ回路の出力インピーダンスを補正対象としている。しかしながら、プロセス条件、電源電圧、周囲温度（ＰＶＴ）の影響を受けるのは、出力バッファ回路だけではなく、その他の周辺回路も同様である。
【０００７】
そのため、上記ＺＱキャリブレーション機能を利用して出力バッファ回路の出力インピーダンスを補正しても、例えばデータの出力系に備えるその他の回路において、ＰＶＴの影響により外部クロックに対するデータの出力タイミングが大きく変動すると、半導体装置に要求されるｔＤＱＳＣＫ（外部クロックに対するデータやデータストローブ信号の出力タイミングを規定する仕様値）を満たすことが困難になる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ＺＱキャリブレーション機能を用いて出力インピーダンスを補正するための補正コードを出力するＺＱ回路と、
データを外部クロックに同期して出力させるための伝送経路であるアクセスパス上の論理回路毎の出力インピーダンスを前記補正コードにしたがって補正する、前記外部クロックに同期して前記データを出力するＦＩＦＯ回路と、
前記ＦＩＦＯ回路から供給されたデータを外部へ出力する出力バッファ回路を備え、前記出力バッファ回路の出力インピーダンス及び前記アクセスパス上の論理回路毎の出力インピーダンスを前記補正コードにしたがって補正する入出力回路と、
を有することを特徴とする。
【０００９】
上記のような構成の半導体装置では、ＦＩＦＯ回路及び入出力回路が備える、アクセスパス上の論理回路毎の出力インピーダンスをＺＱキャリブレーション機能で得られた補正コードにしたがって補正することで、ＰＶＴの影響による、これらの論理回路の出力インピーダンスの変動も抑制される。
【発明の効果】
【００１０】
本発明によれば、所要のｔＤＱＳＣＫを満たす半導体装置が得られる。
【図面の簡単な説明】
【００１１】
【図１】一般的なＤＲＡＭの全体構成例を示すブロック図である。
【図２】図１に示したＦＩＦＯ回路及び入出力回路の一構成例を示す回路図である。
【図３】図２に示した第１インピーダンス調整回路及び第２インピーダンス調整回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
次に本発明について図面を用いて説明する。
【００１３】
図１は、一般的なＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）の全体構成例を示すブロック図であり、本発明の半導体装置の一構成例を示している。
【００１４】
図１に示す半導体装置１は、メモリセルアレイ１１、カラムデコーダ１２、ロウデコーダ１３、アドレス入力回路１４、コマンド入力回路１５、アドレスラッチ回路１６、コマンドデコード回路１７、モードレジスタ１８、リフレッシュ制御回路１９、クロック入力回路２０、タイミングジェネレータ２１、ＺＱ回路２２、ＦＩＦＯ回路２３、入出力回路２４及び内部電源発生回路２５を備える。
【００１５】
メモリセルアレイ１１は、データ（記憶情報）を保持する多数のメモリセルを備え、メモリセルへ書き込むデータ及びメモリセルから読み出されたデータをラッチし、外部クロックに同期して出力するＦＩＦＯ回路２３を介して入出力回路２４と接続されている。
【００１６】
入出力回路２４は、伝送線路を介して接続された他の半導体装置とデータを送受信するための入力バッファ回路及び出力バッファ回路を備える。
【００１７】
コマンド入力回路１５は、外部から供給される各種の制御信号（チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等）を受信する入力バッファ回路である。
【００１８】
コマンドデコード回路１７は、コマンド入力回路１５で受信した制御信号（チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等）をデコードし、カラムデコーダ１２、ロウデコーダ１３、モードレジスタ１８、リフレッシュ制御回路１９、ＺＱ回路２２等を動作させるための各種コマンドを出力する。図１では、メモリセルアレイ１１からデータを読み出す際に必要なコマンドＡＣＴ及びＲＥＡＤ、リフレッシュ動作を開始させるためのコマンドＲＥＦ、出力インピーダンスの補正動作の開始を指示するキャリブレーションコマンドＺＱＣＡＬ、モードレジスタ１８に情報を入力するためのモードレジスタ設定コマンドＭＲＳのみを示し、メモリセルアレイ１１にデータを書き込むためのコマンドＷＲＩＴやその他のコマンドについては省略している。
【００１９】
アドレス入力回路１４は、外部から供給されるアドレス信号ＡＤＤを受信する入力バッファ回路である。
【００２０】
アドレスラッチ回路１６は、アドレス入力回路１４で受信したアドレス信号ＡＤＤをラッチし、ロウアドレスをロウデコーダ１３に供給し、カラムアドレスをカラムデコーダ１２に供給する。
【００２１】
ロウデコーダ１３はアドレスラッチ回路１６から供給されるロウアドレスをデコードし、カラムデコーダ１２はアドレスラッチ回路１６から供給されるカラムアドレスをデコードする。ロウデコーダ１３及びカラムデコーダ１２のデコード後の信号によって、データを読み出すメモリセルまたはデータを書き込むメモリセルが特定される。
【００２２】
モードレジスタ１８は、図１に示す半導体装置の動作モードの情報（バースト長、ラップタイプ、レーテンシモード等）を格納するレジスタであり、コマンドデコード回路１７からモードレジスタ設定コマンドＭＲＳが出力されると、例えばアドレス信号ＡＤＤを入力データに用いて動作モードの情報が格納される。
【００２３】
リフレッシュ制御回路１９は、メモリセルアレイ１１によるデータの保持に必要な周知のリフレッシュ動作を制御するための回路である。
【００２４】
クロック入力回路２０は、外部から供給される外部クロックＣＫ、／ＣＫやクロックイネーブル信号ＣＫＥ等を受信し、外部に対するデータの出力タイミングを規定するクロック信号ＬＣＬＫを生成してＦＩＦＯ回路２３及び入出力回路２４に供給する。
【００２５】
タイミングジェネレータ２１は、クロック信号ＬＣＬＫから半導体装置内で用いる各種の内部クロックを生成し、該内部クロックを所要の内部回路へ供給する。
【００２６】
内部電源発生回路２５は、外部電源電圧ＶＤＤ、ＶＳＳから半導体装置内で用いる所定の内部電源電圧ＶＷＬＷ、ＶＢＬ、ＶＷＬＲ、ＶＢＥ等を生成し、該内部電源電圧を所要の内部回路へ供給する。内部電源電圧ＶＷＬＷ、ＶＢＬ、ＶＷＬＲ、ＶＢＥ等は、周知の降圧回路及び昇圧回路で生成できる。
【００２７】
ＺＱ回路２２は、コマンドデコード回路１７から上記キャリブレーションコマンドＺＱＣＡＬが出力されると、ＺＱ端子に接続された外部抵抗器の値を基準にして入出力回路２４が備える出力バッファ回路の出力インピーダンスの補正動作を開始し、その補正結果を示す補正コードＰＵＣ０〜ｎ（ｎは正の整数）及びＰＤＣ０〜ｎを出力する。
【００２８】
本実施形態の半導体装置では、ＺＱ回路２２から出力される補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎを、ＦＩＦＯ回路２３及び入出力回路２４にそれぞれ供給する。
【００２９】
ＺＱ回路２２は、例えば上記特許文献１や２で示すように、出力バッファ回路のレプリカ回路、カウンタ回路及び比較回路を備え、レプリカ回路の出力インピーダンスとＺＱ端子に接続された外部抵抗器の値とを比較回路で比較し、それらの値が一致する、または所定の関係となるカウンタ回路のカウント値を上記補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎとして出力する。
【００３０】
出力バッファ回路及びそのレプリカ回路は、後述する第１インピーダンス調整回路及び第２インピーダンス調整回路を備え、補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎにしたがってデータの入出力端子ＤＱ毎に（ビット単位で）出力インピーダンスの調整が可能な構成である。
【００３１】
なお、図１に示す信号ＯＵＴＥＮは、コマンドＲＥＡＤが発行された後、所定の時間（CAS Latency）が経過した時点で出力バッファ回路を活性化させるための信号である。信号ＯＵＴＥＮは、不図示の制御回路によって生成される。データの出力後、信号ＯＵＴＥＮにより出力バッファ回路が非活性化されると、出力バッファ回路の出力はハイインピーダンスとなる。
【００３２】
図２は、図１に示したＦＩＦＯ回路及び入出力回路の一構成例を示す回路図である。図２に示すＦＩＦＯ回路２３は、メモリセルアレイ１１から読み出されたデータを出力するための出力部の回路例のみ示し、入出力回路２４を介して外部からデータを受信するための入力部の回路は省略している。また、図２に示す入出力回路２４は、ＦＩＦＯ回路２３から受信したデータを外部へ出力するための出力バッファ回路の回路例のみ示し、外部からデータを受信するための入力バッファ回路は省略している。なお、図２に示すＦＩＦＯ回路２３は、外部に対するデータの出力タイミングをクロック信号ＬＣＬＫに同期させる最終段の回路例のみ示している。
【００３３】
図２に示すＦＩＦＯ回路２３及び入出力回路２４は、入出力するデータのビットｋ（ｋは正の整数）に対応する入出力端子ＤＱｋ毎にそれぞれ設けられる。
【００３４】
図２に示すように、ＦＩＦＯ回路２３は、データの出力を上記クロック信号ＬＣＬＫに同期させるためのフリップフロップ２３１と、フリップフロップ２３１から出力されたデータを入出力回路２４へ送信するためのバッファ回路２３２とを有する。フリップフロップ２３１は、データｋ（Data k）及びその反転データ（Data /k）に対応して２台備えている。入出力回路２４は、ＮＡＮＤゲート２４１、ＮＯＲゲート２４２、インバータ２４３及びドライバ回路２４４を備える。これらＮＡＮＤゲート２４１、ＮＯＲゲート２４２、インバータ２４３及びドライバ回路２４４により上記出力バッファ回路が構成される。
【００３５】
ドライバ回路２４４は、出力バッファ回路の最終段に相当し、ＺＱキャリブレーション機能による補正動作時、その出力インピーダンスが伝送線路のインピーダンスと整合するように調整される。
【００３６】
図２に示すフリップフロップ２３１、バッファ回路２３２、ＮＡＮＤゲート２４１及びＮＯＲゲート２４２、並びにドライバ回路２４４は、ＦＩＦＯ回路２３に入力されたデータをクロック信号ＬＣＬＫに同期して外部へ出力させるための伝送経路（アクセスパス）となる。
【００３７】
本実施形態の半導体装置では、これらフリップフロップ２３１、バッファ回路２３２、ＮＡＮＤゲート２４１、ＮＯＲゲート２４２及びドライバ回路２４４が、第１インピーダンス調整回路２６を介して第１電源電位（例えば、ＶＤＤ）とそれぞれ接続され、第２インピーダンス調整回路２７を介して第１電源電位よりも低い第２電源電位（例えば、ＶＳＳ（接地電位））とそれぞれ接続されている。インバータ２４３は、第１インピーダンス調整回路２６及び第２インピーダンス調整回路２７を介することなく、第１電源電位及び第２電源電位と接続される。
【００３８】
図３は、図２に示した第１インピーダンス調整回路及び第２インピーダンス調整回路の一構成例を示す回路図である。図３は、図２に示したバッファ回路２３２に第１インピーダンス調整回路２６及び第２インピーダンス調整回路２７を設けた構成例を示している。
【００３９】
図３に示すように、第１インピーダンス調整回路２６は、例えば並列に接続された（ソースどうし、ドレインどうしが共通に接続された）複数のＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎを備え、これらＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎのゲートに補正コードＰＵＣ０〜ｎが入力される構成である。第１インピーダンス調整回路２６が備えるＰチャネルＭＯＳトランジスタ２６１２６１０〜２６１ｎは、補正コードＰＵＣ０〜ｎによって個別にオン／オフが制御される。各ＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎは、それぞれサイズが異なり、インピーダンス比が、例えば２の（ｎ−１）乗の関係となるように設定される。このように各ＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎのインピーダンス比を設定すれば、補正コードＰＵＣ０〜ｎにより２の（ｎ−１）乗の分解能で出力インピーダンスを設定できる。
【００４０】
第２インピーダンス調整回路２７は、例えば並列に接続された（ソースどうし、ドレインどうしが共通に接続された）複数のＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎを備え、これらＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎのゲートに補正コードＰＤＣ０〜ｎが入力される構成である。第２インピーダンス調整回路２７が備えるＮチャネルＭＯＳトランジスタ２７１２７１０〜２７１ｎは、補正コードＰＤＣ０〜ｎによって個別にオン／オフが制御される。各ＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎは、それぞれサイズが異なり、インピーダンス比が、例えば２の（ｎ−１）乗の関係となるように設定される。このように各ＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎのインピーダンス比を設定すれば、補正コードＰＤＣ０〜ｎにより２の（ｎ−１）乗の分解能で出力インピーダンスを設定できる。
【００４１】
ＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎ及びＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎは、補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎによって個別にオン／オフの制御が可能なスイッチ素子であればよく、例えばＭＯＳトランジスタに代えてバイポーラトランジスタを用いてもよい。
【００４２】
なお、第１インピーダンス調整回路２６は、補正コードＰＵＣ０〜ｎによって全てのＰチャネルＭＯＳトランジスタのオン／オフを制御する構成である必要はなく、一部のＰチャネルＭＯＳトランジスタを常にオンに設定し、残りのＰチャネルＭＯＳトランジスタのオン／オフを補正コードＰＵＣ０〜ｎで制御する構成でもよい。同様に、第２インピーダンス調整回路２７は、補正コードＰＤＣ０〜ｎによって全てのＮチャネルＭＯＳトランジスタのオン／オフを制御する構成である必要はなく、一部のＮチャネルＭＯＳトランジスタを常にオンに設定し、残りのＮチャネルＭＯＳトランジスタのオン／オフを補正コードＰＤＣ０〜ｎで制御する構成でもよい。
【００４３】
図３に示す構成では、第１インピーダンス調整回路２６が備えるＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎのうち、補正コードＰＵＣ０〜ｎによってオンに設定された各ＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎのサイズに応じて、バッファ回路２３２の第１電源電位側の電流駆動能力が変化する。すなわち、補正コードＰＵＣ０〜ｎによってバッファ回路２３２の第１電源電位側の出力インピーダンスを調整できる。
【００４４】
また、図３に示す構成では、第２インピーダンス調整回路２７が備えるＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎのうち、補正コードＰＤＣ０〜ｎによってオンに設定された各ＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎのサイズに応じて、バッファ回路２３２の第２電源電位側の電流駆動能力が変化する。すなわち、補正コードＰＤＣ０〜ｎによってバッファ回路２３２の第２電源電位側の出力インピーダンスを調整できる。
【００４５】
出力インピーダンスの調整は、図３に示すような第１インピーダンス調整回路２６及び第２インピーダンス調整回路２７を備える、図２に示したフリップフロップ２３１、ＮＡＮＤゲート２４１、ＮＯＲゲート２４２及びドライバ回路２４４でも同様に可能である。
【００４６】
なお、フリップフロップ２３１、バッファ回路２３２、ＮＡＮＤゲート２４１、ＮＯＲゲート２４２及びドライバ回路２４４が備える第１インピーダンス調整回路２６及び第２インピーダンス調整回路２７は、全く同一の回路である必要はない。例えばフリップフロップ２３１、バッファ回路２３２、ＮＡＮＤゲート２４１、ＮＯＲゲート２４２及びドライバ回路２４４に応じて、ＰチャネルＭＯＳトランジスタ２６１０〜２６１ｎ及び各ＮチャネルＭＯＳトランジスタ２７１０〜２７１ｎのサイズが異なっていてもよく、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの数や補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎによる制御数が異なっていてもよい。
【００４７】
このような構成において、ＺＱキャリブレーション時、コマンドデコード回路１７からキャリブレーションコマンドＺＱＣＡＬが出力されると、ＺＱ回路２２は、ＺＱ端子に接続された外部抵抗器の値を基準にして入出力回路２４が備える出力バッファ回路の出力インピーダンスの補正動作を開始し、その補正結果を示す補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎを出力する。
【００４８】
補正コードＰＵＣ０〜ｎは、入出力回路２４のドライバ回路２４４と、上記アクセスパス上の論理回路であるＦＩＦＯ回路２３のフリップフロップ２３１及びバッファ回路２３２、並びに入出力回路２４のＮＡＮＤゲート２４１及びＮＯＲゲート２４２とが備える第１インピーダンス調整回路２６にそれぞれ供給される。また、補正コードＰＤＣ０〜ｎは、入出力回路２４のドライバ回路２４４と、上記アクセスパス上の論理回路であるＦＩＦＯ回路２３のフリップフロップ２３１及びバッファ回路２３２、並びに入出力回路２４のＮＡＮＤゲート２４１及びＮＯＲゲート２４２とが備える第２インピーダンス調整回路２７にそれぞれ供給される。
【００４９】
その結果、補正コードＰＵＣ０〜ｎによってドライバ回路２４４の第１電源電位側の出力インピーダンスが補正されると共に、フリップフロップ２３１、バッファ回路２３２、ＮＡＮＤゲート２４１及びＮＯＲゲート２４２の第１電源電位側の出力インピーダンスが補正される。
【００５０】
また、補正コードＰＤＣ０〜ｎによってドライバ回路２４４の第２電源電位側の出力インピーダンスが補正されると共に、フリップフロップ２３１、バッファ回路２３２、ＮＡＮＤゲート２４１及びＮＯＲゲート２４２の第２電源電位側の出力インピーダンスが補正される。
【００５１】
上述したように、ＺＱキャリブレーション機能は、製造時のプロセス条件、周囲温度、電源電圧（ＰＶＴ）に依存する出力バッファ回路（入出力回路が備えるドライバ回路）の出力インピーダンスの変動を補正するものであり、補正動作後に得られる上記補正コードＰＵＣ０〜ｎ及びＰＤＣ０〜ｎを、アクセスパス上の論理回路であるＦＩＦＯ回路２３のフリップフロップ２３１及びバッファ回路２３２、並びに入出力回路２４のＮＡＮＤゲート２４１及びＮＯＲゲート２４２にも供給して出力インピーダンスを補正することで、ＰＶＴの影響による、これらの論理回路の出力インピーダンスの変動も抑制される。
【００５２】
そのため、これらの論理回路間で送受信されるデータの伝搬時間の変動が低減し、外部クロックＣＫ，／ＣＫに対するデータＤＱやデータストローブ信号の出力タイミングを規定する上記ｔＤＱＳＣＫについてもＰＶＴの影響による変動の低減が期待できる。したがって、所要のｔＤＱＳＣＫを満たす半導体装置が得られる。
【符号の説明】
【００５３】
１    半導体装置
１１    メモリセルアレイ
１２    カラムデコーダ
１３    ロウデコーダ
１４    アドレス入力回路
１５    コマンド入力回路
１６    アドレスラッチ回路
１７    コマンドデコード回路
１８    モードレジスタ
１９    リフレッシュ制御回路
２０    クロック入力回路
２１    タイミングジェネレータ
２２    ＺＱ回路
２３    ＦＩＦＯ回路
２４    入出力回路
２５    内部電源発生回路
２６    第１インピーダンス調整回路
２７    第２インピーダンス調整回路
２３１    フリップフロップ
２３２    バッファ回路
２４１    ＮＡＮＤゲート
２４２    ＮＯＲゲート
２４３    ドライバ回路
２６１０〜２６１ｎ    ＰチャネルＭＯＳトランジスタ
２７１０〜２７１ｎ    ＮチャネルＭＯＳトランジスタ
【図１】
2013172395.tif 000003
【図２】
2013172395.tif 000004
【図３】
2013172395.tif 000005