(57)【要約】【課題】短時間でリニアリティテストを行うことができる逐次比較型ＡＤＣ及び逐次比較型ＡＤＣのテスト方法を提供すること。【解決手段】コンパレータ４の反転入力端子はＤＡＣ１１の出力と接続される。逐次比較レジスタ２はデジタルコード値Ｄ［０：Ｍ−１］を出力する。ＤＡＣ１１は容量Ｃ１〜Ｃ２Ｍ−１、切替スイッチＳＷ１〜ＳＷ２Ｍ−１を有し、上位ビットＤ［Ｍ：Ｎ−１］をＤＡ変換する容量型ＤＡＣ１１１を有する。制御回路１によりスイッチ５がコンパレータ４の２つの入力と固定電圧電源Ｖｃｏｎとを接続し、通常のＤＡ変換では第１の電源ＲＥＦ＋と接続されない容量を含むように第１のデジタルコード値の上位ビットが示す数の容量が第１の電源ＲＥＦ＋、他の容量が第２の電源ＲＥＦ−と接続される。コンパレータ４の反転入力と固定電圧電源Ｖｃｏｎとの間が開放され、容量型ＤＡＣ１１１は通常のＤＡ変換を行い第２のデジタルコード値を出力する。【選択図】図１
2013172296.tif 000002
【特許請求の範囲】
【請求項１】
デジタルコード値に基づいて内部アナログ信号を出力するＤＡＣと、
第１の入力が前記ＤＡＣの出力と接続されるコンパレータと、
前記デジタルコード値を出力する逐次比較レジスタと、
前記コンパレータに印可される電圧を切り替えるスイッチと、
前記ＤＡＣ、前記逐次比較レジスタ及び前記スイッチを制御する制御回路と、を備え、
前記ＤＡＣは、
Ｎビット（Ｎは、２以上の整数）の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるＭ（Ｎは、１≦Ｍ＜Ｎを満たす整数）ビットをＤＡ変換する第１のＤＡＣを備え、
前記第１のＤＡＣは、
一端が前記コンパレータの前記第１の入力に接続される（２Ｍ−１）個の容量と、
前記（２Ｍ−１）個の容量の他端を、それぞれ第１の参照電圧を出力する第１の電源又は第２の参照電圧を出力する第２の電源と接続する（２Ｍ−１）個の切替スイッチと、を備え、
前記制御回路が前記（２Ｍ−１）個の切替スイッチを制御して、前記Ｍビットが示す値の個数の前記容量が前記第１の電源と接続し、他の前記容量が前記第２の電源と接続することにより、前記Ｍビットが示す値に対応する電圧を生成し、
前記制御回路は、
テスト時のサンプリング動作では、
前記スイッチに、前記コンパレータの前記第１及び第２の入力と前記固定電圧電源とを接続させ、
前記逐次比較レジスタに、第１のデジタルコード値を出力させ、
前記（２Ｍ−１）個の切替スイッチに、前記第１のデジタルコード値のＭビットをＤＡ変換する場合には前記第１の電源とは本来接続されない容量を含むように、前記第１のデジタルコード値の前記Ｍビットが示す値の個数の前記容量を、前記第１の電源と接続させ、
前記サンプリング動作に続く比較動作では、
前記スイッチに、前記コンパレータの前記第１の入力と前記固定電圧電源との間を開放させ、
前記逐次比較レジスタに、出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行わせることにより、第２のデジタルコード値を取得させ、取得した前記第２のデジタルコード値を出力させる、
逐次比較型ＡＤＣ。
【請求項２】
前記第１のデジタルコード値と前記第２のデジタルコード値とが異なる場合に、テスト結果が不良であると判定されることを特徴とする、
請求項１に記載の逐次比較型ＡＤＣ。
【請求項３】
前記Ｍビットが示す値のうち０以外の２Ｍ−１通りの値について、それぞれ前記サンプリング動作及び前記比較動作を行うことを特徴とする、
請求項１又は２に記載の逐次比較型ＡＤＣ。
【請求項４】
前記上位ビット及び下位ビットの他方をＤＡ変換する第２のＤＡ変換器を更に備えることを特徴とする、
請求項１乃至３のいずれか一項に記載の逐次比較型ＡＤＣ。
【請求項５】
逐次比較型ＡＤＣのテスト方法であって、
前記逐次比較型ＡＤＣは、
デジタルコード値に基づいて内部アナログ信号を出力するＤＡＣと、
第１の入力が前記ＤＡＣの出力と接続されるコンパレータと、
前記デジタルコード値を出力する逐次比較レジスタと、を有し、
前記ＤＡＣは、
Ｎビット（Ｎは、２以上の整数）の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるＭ（Ｎは、１≦Ｍ＜Ｎを満たす整数）ビットをＤＡ変換する第１のＤＡＣを有し、
前記第１のＤＡＣは、
一端が前記コンパレータの前記第１の入力に接続される（２Ｍ−１）個の容量を有し、  前記Ｍビットが示す値の個数の前記容量が前記第１の電源と接続し、他の前記容量が前記第２の電源と接続することにより、前記Ｍビットが示す値に対応する電圧を生成し、
テスト時のサンプリング動作時に、
前記コンパレータの前記第１及び第２の入力と前記固定電圧電源とを接続し、
前記逐次比較レジスタから第１のデジタルコード値を出力し、
前記第１のデジタルコード値のＭビットをＤＡ変換する場合には前記第１の電源とは本来接続されない容量を含むように、前記第１のデジタルコード値の前記Ｍビットが示す値の個数の前記容量を、前記第１の電源と接続し、
前記サンプリング動作に続く比較動作時に、
前記コンパレータの前記第１の入力と前記固定電圧電源との間を開放し、
前記逐次比較レジスタから出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行うことにより、第２のデジタルコード値を取得し、
取得した前記第２のデジタルコード値を出力する、
逐次比較型ＡＤＣのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は逐次比較型ＡＤＣ及び逐次比較型ＡＤＣのテスト方法に関し、特に効率的なリニアリティテストを実現する逐次比較型ＡＤＣ及び逐次比較型ＡＤＣのテスト方法に関する。
【背景技術】
【０００２】
現在、各種の電子回路においてアナログ−デジタル変換器（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：以下ＡＤＣと表記）が多用されている。このＡＤＣの重要な特性の１つにリニアリティ（直線性）がある。例えば、ＮビットＡＤＣのリニアリティをテストするには、２Ｎ回程度の膨大な数の測定を行う必要がある。また、リニアリティテストの精度を確保するために、ＡＤＣに供給されるアナログ信号には、高精度が要求される。このような高精度のアナログ信号は、一般に、テスタなどにより生成され、ＡＤＣに供給される。
【０００３】
ここで、一般的なＡＤＣのリニアリティテストについて説明する。非特許文献１には、ＡＤＣのリニアリティテストの一例として、リニアランプ入力によるヒストグラム（コード密度）テストが記載されている。ＡＤＣのヒストグラムテストでは、既知の確率密度関数を持つ明確に定義された入力信号に対して、一定の期間にわたってデジタル化された多数のサンプル収集を行う。例えば、入力信号であるリニアランプとして、三角波が用いられる。三角波入力に対して多数のサンプルを収集し、各コードの出現数が集計する。ＡＤＣに微分非直線性（Differential Non Linearity：以下、ＤＮＬと称する）誤差又は積分非直線性（Integral Non Linearity：以下、ＩＮＬと称する）誤差がない場合には、各コードは等しい出現確率を有する。
【０００４】
図９は、一般的なＡＤＣのヒストグラムテスト時の構成を示すブロック図である。図９に示すように、テスタ３０１でリニア三角波を生成し、ＡＤＣ３０２のアナログ入力端子に入力する。ＡＤＣ３０２は、サンプルクロック生成器３０３からのクロックＣＬＫに同期して、アナログ入力端子に入力する信号をサンプリングし、ＡＤ変換を行う。変換結果は、メモリ３０４に蓄積される。計算機３０５は、メモリ３０４に蓄積された変換結果に応じて、各コード値の出現回数のヒストグラムを作成する。図１０は、ヒストグラムテストで作成されるヒストグラム例である。このヒストグラムを参照することにより、ナローコードやワイドコード４０１、ミッシングコード４０２の確認を行うことができる。
【０００５】
図１１Ａ及び１１Ｂは、それぞれＡＤＣでの変換結果から作成したＤＮＬ誤差及びＩＮＬ誤差を示すグラフである。図１１Ａ及び１１Ｂに示すグラフを参照することにより、ＤＮＬ誤差及びＩＮＬ誤差を評価することが可能である。
【０００６】
また、特許文献１には、ＡＤＣの一種である逐次比較型ＡＤＣの動作クロックの周期を調整する手法が開示されている。逐次比較型ＡＤＣは、バイナリサーチとも称される逐次比較を行うことにより、デジタル信号を生成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６１５９７号公報
【非特許文献】
【０００８】
【非特許文献１】Walt Kester, "The Data Conversion Handbook", Analog Devices, Newnes, 2004, pp.312-313.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、発明者らは、上述の様な一般的なリニアリティテストには、以下の問題点が有ることを見いだした。近年、ローエンド系マイコンでは、チップの低コスト化が要求されている。そのため、チップの低コスト化を実現するため、搭載される回路のテスト時間短縮が急務となっている。特に、ＡＤＣのリニアリティテストは全コストの数％を占めている。よって、ＡＤＣのリニアリティテスト時間の削減が喫緊の課題となっている。
【００１０】
ところが、逐次比較型のＡＤＣについて、一般的なリニアリティテストを行うには、テストの所要時間が長くなってしまう。上述のヒストグラムテストを行うには、多数のサンプル収集を行う必要がある。Ｎビットの逐次比較型のＡＤＣでは、２Ｎ通りのコード値が生成され、さらに測定分解能を高めるために、各値でＬ回ずつのテストを行うので、少なくとも２Ｎ×Ｌ回のテストを行う必要がある。すなわち、膨大な回数のテストを行わなければならないため、結果としてテスト時間が長くなってしまう。
【課題を解決するための手段】
【００１１】
本発明の一態様である逐次比較型ＡＤＣは、デジタルコード値に基づいて内部アナログ信号を出力するＤＡＣと、第１の入力が前記ＤＡＣの出力と接続されるコンパレータと、前記デジタルコード値を出力する逐次比較レジスタと、前記コンパレータに印可される電圧を切り替えるスイッチと、前記ＤＡＣ、前記逐次比較レジスタ及び前記スイッチを制御する制御回路と、を備え、前記ＤＡＣは、Ｎビット（Ｎは、２以上の整数）の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるＭ（Ｎは、１≦Ｍ＜Ｎを満たす整数）ビットをＤＡ変換する第１のＤＡＣを備え、前記第１のＤＡＣは、一端が前記コンパレータの前記第１の入力に接続される（２Ｍ−１）個の容量と、前記（２Ｍ−１）個の容量の他端を、それぞれ第１の参照電圧を出力する第１の電源又は第２の参照電圧を出力する第２の電源と接続する（２Ｍ−１）個の切替スイッチと、を備え、前記制御回路が前記（２Ｍ−１）個の切替スイッチを制御して、前記Ｍビットが示す値の個数の前記容量が前記第１の電源と接続し、他の前記容量が前記第２の電源と接続することにより、前記Ｍビットが示す値に対応する電圧を生成し、前記制御回路は、テスト時のサンプリング動作では、前記スイッチに、前記コンパレータの前記第１及び第２の入力と前記固定電圧電源とを接続させ、前記逐次比較レジスタに、第１のデジタルコード値を出力させ、前記（２Ｍ−１）個の切替スイッチに、前記第１のデジタルコード値のＭビットをＤＡ変換する場合には前記第１の電源とは本来接続されない容量を含むように、前記第１のデジタルコード値の前記Ｍビットが示す値の個数の前記容量を、前記第１の電源と接続させ、前記サンプリング動作に続く比較動作では、前記スイッチに、前記コンパレータの前記第１の入力と前記固定電圧電源との間を開放させ、前記逐次比較レジスタに、出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行わせることにより、第２のデジタルコード値を取得させ、取得した前記第２のデジタルコード値を出力させるものである。この逐次比較型ＡＤＣは、サンプリング動作時と比較動作時で、第１の電源に接続される容量を変えることで、２つの容量の容量比のばらつきを、コンパレータで電圧変動として検出することができる。よって、リニアリティに影響する容量のばらつきを検出することにより、リニアリティの異常検出が可能である。また、（２Ｍ−１）個の容量についての（２Ｍ−１）回の検査を行えば済むので、リニアリティテストの逐次比較の回数を抑制することが可能となる。
【００１２】
本発明の一態様である逐次比較型ＡＤＣのテスト方法は、逐次比較型ＡＤＣのテスト方法であって、前記逐次比較型ＡＤＣは、デジタルコード値に基づいて内部アナログ信号を出力するＤＡＣと、第１の入力が前記ＤＡＣの出力と接続されるコンパレータと、前記デジタルコード値を出力する逐次比較レジスタと、を有し、前記ＤＡＣは、Ｎビット（Ｎは、２以上の整数）の前記デジタルコード値を分割した上位ビット及び下位ビットの一方であるＭ（Ｎは、１≦Ｍ＜Ｎを満たす整数）ビットをＤＡ変換する第１のＤＡＣを有し、前記第１のＤＡＣは、一端が前記コンパレータの前記第１の入力に接続される（２Ｍ−１）個の容量を有し、前記Ｍビットが示す値の個数の前記容量が前記第１の電源と接続し、他の前記容量が前記第２の電源と接続することにより、前記Ｍビットが示す値に対応する電圧を生成し、テスト時のサンプリング動作時に、前記コンパレータの前記第１及び第２の入力と前記固定電圧電源とを接続し、前記逐次比較レジスタから第１のデジタルコード値を出力し、前記第１のデジタルコード値のＭビットをＤＡ変換する場合には前記第１の電源とは本来接続されない容量を含むように、前記第１のデジタルコード値の前記Ｍビットが示す値の個数の前記容量を、前記第１の電源と接続し、前記サンプリング動作に続く比較動作時に、前記コンパレータの前記第１の入力と前記固定電圧電源との間を開放し、前記逐次比較レジスタから出力するデジタルコード値を逐次変化させて前記コンパレータの出力をモニタする逐次比較を行うことにより、第２のデジタルコード値を取得し、取得した前記第２のデジタルコード値を出力するものである。この逐次比較型ＡＤＣのテスト方法は、サンプリング動作時と比較動作時で、第１の電源に接続される容量を変えることで、２つの容量の容量比のばらつきをコンパレータで電圧変動として検出することができる。よって、リニアリティに影響する容量のばらつきを検出することにより、リニアリティの異常検出が可能である。また、（２Ｍ−１）個の容量についての（２Ｍ−１）回の検査を行えば済むので、リニアリティテストの逐次比較の回数を抑制することが可能となる。
【発明の効果】
【００１３】
本発明によれば、短時間でリニアリティテストを行うことができる逐次比較型ＡＤＣ及び逐次比較型ＡＤＣのテスト方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかるＡＤＣ１００の構成を模式的に示すブロック図である。
【図２Ａ】実施の形態１にかかるＡＤＣ１００のリニアリティテストの手順を示すフローチャートである。
【図２Ｂ】下位ビットＤ［０：Ｍ−１］についてのリニアリティテスト（ステップＳ１１）の手順を示すフローチャートである。
【図２Ｃ】容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１の容量比確認処理（ステップＳ１２）の手順を示すフローチャートである。
【図３】サンプリング動作時の容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１への電圧供給を示す図である。
【図４】第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値が１である場合のサンプリング動作時のＡＤＣ１００の接続を示す回路図である。
【図５】比較動作時の容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１への電圧供給を示す図である。
【図６】上位ビットＤ［Ｍ：Ｎ−１］が示す値が１である場合の比較動作時のＡＤＣ１００の接続を示す回路図である。
【図７】実施の形態２にかかるＡＤＣ２００の構成を模式的に示すブロック図である。
【図８】実施の形態２にかかる下位ビットＤ［０：Ｍ−１］についてのリニアリティテスト（ステップＳ２１）の手順を示すフローチャートである。
【図９】一般的なＡＤＣのヒストグラムテスト時の構成を示すブロック図である。
【図１０】ヒストグラムテストで作成されるヒストグラム例である。
【図１１Ａ】ＡＤＣでの変換結果から作成したＤＮＬ誤差を示すグラフである。
【図１１Ｂ】ＡＤＣでの変換結果から作成したＩＮＬ誤差を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１６】
実施の形態１
まず、本発明の実施の形態１にかかるＡＤＣ１００について説明する。図１は、実施の形態１にかかるＡＤＣ１００の構成を模式的に示すブロック図である。ＡＤＣ１００は、制御回路１、逐次比較レジスタ２、サンプルホールド（以下、Ｓ／Ｈと表記）回路３、コンパレータ４、スイッチ５及びＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：以下ＤＡＣと表記）１１を有する。ＡＤＣ１００は、Ｎ（Ｎは、２以上の整数）ビットのＡＤＣとして構成される。ＡＤＣ１００には、外部アナログ信号ＩＮが入力する。そして、ＡＤＣ１００は、外部アナログ信号ＩＮに対して逐次比較（バイナリサーチ）を行うことにより、外部アナログ信号ＩＮをＡＤ変換し、デジタルコード値Ｄ［０：Ｎ−１］を出力する。
【００１７】
逐次比較レジスタ２は、外部アナログ信号ＩＮに対して逐次比較（バイナリサーチ）を行うためのデジタルコード値Ｄ［０：Ｎ−１］を、ＤＡＣ１１へ出力する。後述するように、ＤＡＣ１１は、上位Ｍ（Ｍは、１≦Ｍ＜Ｎを満たす整数）ビットと下位（Ｎ−Ｍ）ビットとに分けてＤＡ変換を行う。よって、逐次比較レジスタ２は、デジタルコード値Ｄ［０：Ｎ−１］を、上位ビットＤ［Ｍ：Ｎ−１］と下位ビットＤ［０：Ｍ−１］とに分けて、ＤＡＣ１１に出力する。また、逐次比較レジスタ２は、逐次比較（バイナリサーチ）を行った結果確定したデジタルコード値Ｄ［０：Ｎ−１］を、ＡＤＣ１００の外部へ出力ＯＵＴとして出力する。
【００１８】
ＤＡＣ１１は、逐次比較レジスタ２からのデジタルコード値Ｄ［０：Ｎ−１］を、アナログ信号にＤＡ変換し、変換した信号をコンパレータ４へ出力する。ＤＡＣ１１は、容量型ＤＡＣ１１１及び抵抗型ＤＡＣ１１２を有する。容量型ＤＡＣ１１１は、Ｎビットのデータのうち、上位ビットＤ［Ｍ：Ｎ−１］を、サーモメータコード制御によりアナログ信号に変換する。抵抗型ＤＡＣ１１２は、Ｎビットのデータのうち、下位ビットＤ［０：Ｍ−１］をＤＡ変換する。
【００１９】
抵抗型ＤＡＣ１１２は、第１の電源（参照電圧ＲＥＦ＋を出力する電源であり、以下では第１の電源ＲＥＦ＋と称する）及び第２の電源（参照電圧ＲＥＦ−を出力する電源であり、以下では第２の電源ＲＥＦ−と称する）と接続される。抵抗型ＤＡＣ１１２は、下位ビットＤ［０：Ｍ−１］に応じて、第１の電源圧ＲＥＦ＋及び第２の電源ＲＥＦ−の間の電圧を分圧することによりＤＡ変換を行う。抵抗型ＤＡＣ１１２の出力は、コンパレータ４の反転入力端子と接続される。
【００２０】
容量型ＤＡＣ１１１は、（２Ｍ−１）個の容量Ｃ１〜Ｃ２Ｍ−１及び切替スイッチＳＷ１〜ＳＷ２Ｍ−１を有する。容量Ｃ１〜Ｃ２Ｍ−１の一端は、コンパレータ４の反転入力端子と接続される。容量Ｃ１〜Ｃ２Ｍ−１の他端と第１の電源ＲＥＦ＋及び第２の電源ＲＥＦ−との間には、それぞれ切替スイッチＳＷ１〜ＳＷ２Ｍ−１が挿入される。切替スイッチＳＷ１〜ＳＷ２Ｍ−１は、上位ビットＤ［Ｍ：Ｎ−１］の値に応じて、容量Ｃ１〜Ｃ２Ｍ−１のそれぞれを、第１の電源ＲＥＦ＋又は第２の電源ＲＥＦ−と接続する。
【００２１】
Ｓ／Ｈ回路３は、入力した外部アナログ信号ＩＮをサンプリングし、サンプリングした信号をコンパレータ４に出力する。コンパレータ４は、ＤＡＣ１１及びＳ／Ｈ回路３の出力を比較し、比較結果を逐次比較レジスタ２に出力する。
【００２２】
スイッチ５は、コンパレータ４の反転入力端子及び非反転入力端子へ印可される電圧を切り替える。具体的には、スイッチ５は、制御回路１による制御に応じて、コンパレータ４の反転入力端子を、固定電圧電源（固定電圧Ｖｃｏｎを出力する電源であり、以下では固定電圧電源Ｖｃｏｎと称する）又は第２の電源ＲＥＦ−と接続する。また、スイッチ５は、制御回路１による制御に応じて、コンパレータ４の非反転入力端子を、固定電圧電源Ｖｃｏｎ又はＳ／Ｈ回路３−と接続する。
【００２３】
制御回路１は、逐次比較レジスタ２、スイッチ５及びＤＡＣ１１の動作を制御する。つまり、逐次比較レジスタ２のデジタルコード値Ｄ［０：Ｎ−１］の出力動作、ＤＡＣ１１のＤＡ変換、Ｓ／Ｈ回路３のサンプル／ホールド動作、スイッチ５の開閉は、制御回路１により制御される。
【００２４】
続いて、ＡＤＣ１００のリニアリティテストにおける動作について説明する。図２Ａは、実施の形態１にかかるＡＤＣ１００のリニアリティテストの手順を示すフローチャートである。ＡＤＣ１００のリニアリティテストでは、デジタルコード値Ｄ［０：Ｎ−１］のうち、上位ビットＤ［Ｍ：Ｎ−１］と下位ビットＤ［０：Ｍ−１］とを分けてテストを行う。
【００２５】
図２Ａに示すように、まず、下位ビットＤ［０：Ｍ−１］についてのリニアリティテストを行う（ステップＳ１１）。次いで、上位ビットＤ［Ｍ：Ｎ−１］を用いて、容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１の容量比確認処理を行うことにより、上位ビットＤ［Ｍ：Ｎ−１］についてのリニアリティテストを行う（ステップＳ１２）。以下では、下位ビットＤ［０：Ｍ−１］についてのリニアリティテスト（ステップＳ１１）と容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１の容量比確認処理（ステップＳ１２）の手順について詳述する。
【００２６】
下位ビットＤ［０：Ｍ−１］についてのリニアリティテスト（ステップＳ１１）について説明する。図２Ｂは、下位ビットＤ［０：Ｍ−１］についてのリニアリティテスト（ステップＳ１１）の手順を示すフローチャートである。まず、初めに、Ｎビットのデジタルコード値Ｄ［０：Ｎ−１］の全ビットが「０」である場合に対応する外部アナログ信号ＩＮを生成する。この外部アナログ信号ＩＮは、ＡＤＣ１００の外部において、例えばテスタなどの検査装置２０により生成することが可能である。この外部アナログ信号ＩＮは、ＡＤＣ１００に供給される。この際、検査装置２０は、外部アナログ信号ＩＮの供給を開始する（ステップＳ１１１）。
【００２７】
その後、検査装置２０は、外部アナログ信号ＩＮを安定させるため、あらかじめ定められた時間の安定待ちを行い、テスト開始を通知する（ステップＳ１１２）。
【００２８】
その後、制御回路１は、スイッチ５を切り替える。これにより、コンパレータ４の反転入力端子を第２の電源ＲＥＦ−と接続し、コンパレータ４の反転入力端子と固定電圧電源Ｖｃｏｎとの間を開放する。また、コンパレータ４の非反転入力端子をＳ／Ｈ回路３の出力と接続し、コンパレータ４の非反転入力端子と固定電圧電源Ｖｃｏｎとの間を開放する。よって、コンパレータ４の反転入力端子は、参照電圧ＲＥＦ−にプリチャージされる（ステップＳ１１３）。プリチャージ完了後、制御回路１は、スイッチ５を切り替え、コンパレータ４の反転入力端子と第２の電源ＲＥＦ−との間を開放する。
【００２９】
次いで、外部アナログ信号ＩＮに対する逐次比較（バイナリサーチ）を開始する。ここでは、下位の（Ｎ−Ｍ）ビット、すなわち下位ビットＤ［０：Ｍ−１］の逐次比較を行う。Ｓ／Ｈ回路３に外部アナログ信号ＩＮのサンプリングを開始する。Ｓ／Ｈ回路３は、外部アナログ信号ＩＮをサンプリングし、スイッチ５を介して、サンプリングした信号をコンパレータ４の非反転入力端子に出力する（ステップＳ１１４）。
【００３０】
逐次比較レジスタ２は、外部アナログ信号ＩＮに対して逐次比較（バイナリサーチ）を行うためのデジタルコード値Ｄ［０：Ｎ−１］を、ＤＡＣ１１へ出力する。ここでは、下位ビットＤ［０：Ｍ−１］の逐次比較を行うため、上位ビットＤ［Ｍ：Ｎ−１］は任意の値でよい。例えば、上位ビットＤ［Ｍ：Ｎ−１］の各ビットを「０」とすることができる。この状態で、抵抗型ＤＡＣ１１２が下位ビットＤ［０：Ｍ−１］のＤＡ変換を行う。そして、ＤＡＣ１１は、ＤＡ変換した信号をコンパレータ４へ出力する。コンパレータ４は、ＤＡＣ１１の出力とＳ／Ｈ回路３の出力とを比較し、比較結果を逐次比較レジスタ２へ返す。コンパレータ４は、ＤＡＣ１１の出力のレベルがＳ／Ｈ回路３の出力のレベル以上であれば「ロー」を出力し、ＤＡＣ１１の出力のレベルがＳ／Ｈ回路３の出力のレベルよりも小さければ「ハイ」を出力する。逐次比較レジスタ２は、コンパレータ４の出力のレベルを参照し、現在出力しているデジタルコード値Ｄ［０：Ｎ−１］に対応するＤＡＣ１１の出力と、比較対象であるＳ／Ｈ回路３の出力の大小関係を認識する。この比較動作を下位ビットＤ［０：Ｍ−１］のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）へ順に行うことにより、下位ビットＤ［０：Ｍ−１］が示す値を確定することができる（ステップＳ１１５）。逐次比較レジスタ２は、下位ビットＤ［０：Ｍ−１］が示す値を確定したことにより得られるデジタルコード値Ｄ［０：Ｎ−１］を、検査装置２０へ出力する。
【００３１】
下位ビットのリニアリティテストでは、（Ｎ−Ｍ）ビットで表現される各値についてＡＤ変換処理を行う必要がある。つまり、下位ビットＤ［０：Ｍ−１］が示す値を１ずつ変化させ、さらに測定分解能を高めるため各値でＬ回ずつのＡＤ変換処理を行う。すなわち、ステップＳ１１５のＡＤ変換処理を｛２（Ｎ−Ｍ）−１｝×Ｌ回行う必要がある。なお、（Ｎ−Ｍ）ビットで表現される値は２（Ｎ−Ｍ）通り有る。しかし、例えば初期状態として各コード値に０を設定した場合には、それを１つの値として取り扱うことができるので、初期状態に対応する１回分を差し引いている。よって、ステップＳ１１５でのＡＤ変換処理回数ｎＲが｛２（Ｎ−Ｍ）−１｝×Ｌに到達したかを判定する（ステップＳ１１６）。
【００３２】
ＡＤ変換処理回数ｎＲが｛２（Ｎ−Ｍ）−１｝×Ｌに到達していない場合、すなわちｎＲ＜｛２（Ｎ−Ｍ）−１｝であれば、制御回路１は、ＡＤ変換処理回数ｎＲの値を１増加させる。また、制御回路１は、外部の検査装置２０に対し、｛２（Ｎ−Ｍ）−１｝×Ｌ回のＡＤ変換処理が未完了であることを通知し、ステップＳ１１１に戻る（ステップＳ１１７）。検査装置２０は、制御回路１からの通知を受けて、外部アナログ信号ＩＮの値を１だけ増加させる。よって、ステップＳ１１１〜Ｓ１１６を繰り返すことにより、｛２（Ｎ−Ｍ）−１｝×Ｌ回のＡＤ変換処理が行われることとなる。
【００３３】
ステップＳ１１５でのＡＤ変換処理回数ｎＲが｛２（Ｎ−Ｍ）−１｝×Ｌに到達した場合、すなわちｎＲ＝｛２（Ｎ−Ｍ）−１｝×Ｌであれば、検査装置２０は、ステップＳ１１で得られたデジタルコード値Ｄ［０：Ｎ−１］について、ヒストグラムを作成する（ステップＳ１１８）。そして、ヒストグラムを用いて、ＤＮＬ及びＩＮＬを確認する（ステップＳ１１９）。
【００３４】
続いて、容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１の容量比確認処理（ステップＳ１２）について説明する。図２Ｃは、容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１の容量比確認処理（ステップＳ１２）の手順を示すフローチャートである。はじめに、制御回路１は、スイッチ５を切り替え、コンパレータ４の反転入力端子を固定電圧電源Ｖｃｏｎと接続し、コンパレータ４の反転入力端子と第２の電源ＲＥＦ−との間を開放する。また、コンパレータ４の非反転入力端子を固定電圧電源Ｖｃｏｎと接続し、コンパレータ４の非反転入力端子とＳ／Ｈ回路３の出力との間を開放する。これにより、コンパレータ４の反転入力端子及び非反転入力端子は、固定電圧Ｖｃｏｎにプリチャージされる（ステップＳ１２１）。コンパレータ４の反転入力端子及び非反転入力端子と固定電圧電源Ｖｃｏｎとの接続は、そのまま継続する。
【００３５】
次いで、制御回路１は、サンプル用の内部アナログ信号を作成するためのデジタルコード値Ｄ［０：Ｎ−１］を、逐次比較レジスタ２からＤＡＣ１１へ出力させる。ここでは、上位ビットＤ［Ｍ：Ｎ−１］の比較を行うため、下位ビットＤ［０：Ｍ−１］は任意の値でよい。しかし、下位ビットＤ［０：Ｍ−１］の各ビットを「０」とすると、容量比が大きく誤差がある場合に、比較結果の上位コードがサンプル時の上位コードと異なる結果となる場合があるので、下位ビットＤ［０：Ｍ−１］の各ビットを全て「０」とすることはしない。同様に全て「１」とすることもしない。この状態で、容量型ＤＡＣ１１１が上位ビットＤ［Ｍ：Ｎ−１］のＤＡ変換を行う。以下では、サンプル用の内部アナログ信号を作成するためのＤＡ変換動作を、サンプリング動作と称する。なお、サンプリング動作時に逐次比較レジスタ２から出力されるデジタルコード値Ｄ［０：Ｎ−１］を、第１のデジタルコード値ＣＯＤＥ１と称する。第１のデジタルコード値ＣＯＤＥ１は、検査装置２０に出力され、検査装置２０内の記憶装置に記憶される。なお、デジタルコード値Ｄ［０：Ｎ−１］は、制御回路１が逐次比較レジスタ２に指令を与えることにより、決定することが可能である。
【００３６】
サンプリング動作（ステップＳ１２２）時の容量型ＤＡＣ１１１のＤＡ変換動作について説明する。制御回路１は、第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］の値に応じてスイッチＳ１〜Ｓ２Ｍ−１を制御して、容量Ｃ１〜Ｃ２Ｍ−１を第１の電源ＲＥＦ＋又は第２の電源ＲＥＦ−と接続する。容量型ＤＡＣ１１１では、第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値の個数分の容量を、第１の電源ＲＥＦ＋と接続する。図３は、サンプリング動作時の容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１への電圧供給を示す図である。図３では、容量が第１の電源ＲＥＦ＋と接続される場合を「１」、第２の電源ＲＥＦ−と接続される場合を「０」で表している。
【００３７】
例えば、第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値が「０」であれば、容量Ｃ１〜Ｃ２Ｍ−１は、第２の電源ＲＥＦ−と接続される。第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値が「１」であれば、容量Ｃ２Ｍ−１が第１の電源ＲＥＦ＋と接続され、容量Ｃ１〜Ｃ２Ｍ−２は、第２の電源ＲＥＦ−と接続される。第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値が「２Ｍ」であれば、容量Ｃ１〜Ｃ２Ｍ−１は第１の電源ＲＥＦ＋と接続される。また、第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値が「ｋ」（ｋは、２≦ｋ≦２Ｍ−２を満たす整数）」であれば、容量Ｃ２Ｍ−１及び容量Ｃ１〜Ｃ（ｋ−１）は第１の電源ＲＥＦ＋と接続され、容量Ｃｋ〜Ｃ２Ｍ−２は第２の電源ＲＥＦ−と接続される。これにより、第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値の個数分の容量が第１の電源ＲＥＦ＋と接続される。
【００３８】
換言すれば、サンプリング動作では、容量型ＤＡＣ１１１により第１のデジタルコード値ＣＯＤＥ１に対して通常のＤＡ変換を行う場合には、本来第１の電源ＲＥＦ＋とは接続されない容量を、第１の電源ＲＥＦ＋と接続される。
【００３９】
図４は、第１のデジタルコード値ＣＯＤＥ１の上位ビットＤ［Ｍ：Ｎ−１］が示す値が１である場合のサンプリング動作時のＡＤＣ１００の接続を示す回路図である。図４に示すように、容量Ｃ２Ｍ−１は第１の電源ＲＥＦ＋と接続され、その他の容量Ｃ１〜Ｃ２Ｍ−２は第２の電源ＲＥＦ−と接続される。また、容量Ｃ１〜Ｃ２Ｍ−１は、スイッチ５を介して、固定電圧電源Ｖｃｏｎと接続される。よって、ΔＶ＝｜Ｖｃｏｎ−ＲＥＦ＋｜、容量Ｃ２Ｍ−１の容量をＣとすると、容量Ｃ２Ｍ−１にはＱ＝ＣΔＶの電荷が充電される。
【００４０】
次いで、サンプリング動作から比較動作に移行する（ステップＳ１２３）。比較動作では、まず、スイッチ５で、コンパレータ４の反転入力端子と固定電圧電源Ｖｃｏｎとの間、及び、コンパレータ４の反転入力端子と第２の電源ＲＥＦ−との間を開放する。そして、サンプリング動作で蓄えられた電荷量を逐次比較動作により検出する。即ち、反転入力端子の電位が非反転入力端子の電位と同じになるよう比較（Ａ／Ｄ変換）動作を行う。すなわち、ＤＡＣ１１で生成される電圧がサンプリング中にＤＡＣ１１で生成された電圧に最も近くなるデジタルコード値を決定するための、通常のＡ／Ｄ変換動作を行う。
【００４１】
具体的には、例えばバイナリサーチを用いる。まず、逐次比較レジスタ２は、デジタルコードＤ［Ｎ−１］として「１」を、デジタルコードＤ［０：Ｎ−２］として「０」を出力させ、ＤＡＣ１１に（ＲＥＦ＋）−（ＲＥＦ−）の１／２となる電圧を生成させる。生成した電圧が非反転入力端子の電圧より高ければ、コンパレータ４は逐次比較レジスタ２へ「ロー」を返す。一方、生成した電圧が非反転入力端子の電圧より低ければ、コンパレータ４は逐次比較レジスタ２へ「ハイ」を返す。逐次比較レジスタ２は、この結果をＭＳＢに格納する。格納する値は、コンパレータ４の出力が「ロー」の場合は「０」、「ハイ」の場合は「１」となる。
【００４２】
次に、逐次比較レジスタ２に格納された値が「０」の場合は、逐次比較レジスタ２は、ＤＡＣ１１に（ＲＥＦ＋）−（ＲＥＦ−）の１／４となる電圧を生成させる。一方、逐次比較レジスタ２に格納された値が「１」の場合は、逐次比較レジスタ２は、ＤＡＣ１１に（ＲＥＦ＋）−（ＲＥＦ−）の３／４となる電圧を生成させる。そして、コンパレータ４は反転入力端子と非反転入力端子との間で電圧比較を行い、比較結果を逐次比較レジスタ２の（ＭＳＢ−１）に格納する。
【００４３】
この動作を逐次比較レジスタ２のＬＳＢまで繰り返し実施することにより、逐次比較レジスタ２に比較結果が、デジタルコード値として格納される。比較動作のＡ／Ｄ変換の結果得られるデジタルコード値Ｄ［０：Ｎ−１］を、第２のデジタルコード値ＣＯＤＥ２と称する。第２のデジタルコード値ＣＯＤＥ２は、検査装置２０に出力され、検査装置２０内の記憶装置に記憶される。
【００４４】
図５は、比較動作時の容量型ＤＡＣ１１１の容量Ｃ１〜Ｃ２Ｍ−１への電圧供給を示す図である。図５では、容量が第１の電源ＲＥＦ＋と接続される場合を「１」、第２の電源ＲＥＦ＋と接続される場合を「０」で表している。
【００４５】
例えば、上位ビットＤ［Ｍ：Ｎ−１］が示す値が「１」であれば、容量Ｃ２〜Ｃ２Ｍ−１を第２の電源ＲＥＦ−と接続し、容量Ｃ１を第１の電源ＲＥＦ＋と接続する。上位ビットＤ［Ｍ：Ｎ−１］が示す値が「ｋ」（ｋは、２≦ｋ≦２Ｍ−２を満たす整数）」であれば、容量Ｃｋ＋１〜Ｃ２Ｍ−１を第２の電源ＲＥＦ−と接続し、容量Ｃｋを第１の電源ＲＥＦ＋と接続する。これにより、新たに選択された容量には、容量Ｃ１〜Ｃ２Ｍ−１に充電された電荷と同じ量の電荷が充電される。
【００４６】
図６は、上位ビットＤ［Ｍ：Ｎ−１］が示す値が１である場合の比較動作時のＡＤＣ１００の接続を示す回路図である。図６に示すように、容量Ｃ１を第１の電源ＲＥＦ＋と接続し、その他の容量Ｃ２〜Ｃ２Ｍ−１を第２の電源ＲＥＦ−と接続する。よって、容量Ｃ１には、Ｑ＝ＣΔＶの電荷が充電される。
【００４７】
よって、新たに選択された容量及び容量Ｃ２Ｍ−１の容量値が同じであれば、コンパレータ４の反転入力端子に印加される電圧は等しくなる。そのため、新たに選択された容量及び容量Ｃ２Ｍ−１の容量値が同じであれば、サンプリング動作時の第１のデジタルコード値ＣＯＤＥ１と比較動作時の第２のデジタルコード値ＣＯＤＥ２とが一致する。
【００４８】
一方、新たに選択された容量及び容量Ｃ２Ｍ−１の容量値が異なる場合には、同じ個数の容量を第１の電源ＲＥＦ＋に接続したとしても、コンパレータ４の反転入力端子に印加される電圧は等しくならない。そのため、バイナリサーチによるＡ／Ｄ変換の結果、下位ビットＤ［０：Ｍ−１］の比較結果と第１のデジタルコード値ＣＯＤＥ１の下位ビットＤ［０：Ｍ−１］とは等しくならない。つまり、サンプリング動作時の第１のデジタルコード値ＣＯＤＥ１と比較動作時の第２のデジタルコード値ＣＯＤＥ２とが、一致しなくなってしまう。
【００４９】
ＡＤＣ１００のリニアリティテストでは、上位ビットのＡＤ変換処理を、Ｍビットで表現される各値について行う必要がある。つまり、上位ビットの値を１ずつ変化させ、比較動作（ステップＳ１２３）を（２Ｍ−１）回行う必要がある。なお、Ｍビットで表現される値は２Ｍ通り有る。しかし、例えば初期状態として各コード値に０を設定した場合には、それを１つの値として取り扱うことができるので、初期状態に対応する１回分を差し引いている。よって、ステップＳ１２３での比較動作回数ｎＣが（２Ｍ−１）に到達したかを判定する（ステップＳ１２４）。
【００５０】
ステップＳ１２３での比較動作回数ｎＣが（２Ｍ−１）に到達していない場合、すなわちｎＣ＜（２Ｍ−１）であれば、制御回路１は、比較動作回数ｎＣの値を１増加させる。また、逐次比較レジスタ２は、上位ビットＤ［Ｍ：Ｎ−１］の値を１増やす（ステップＳ１２５）。よって、ステップＳ１２１〜ステップＳ１２３を繰り返すことにより、（２Ｍ−１）回の比較動作が行われることとなる。
【００５１】
ステップＳ１２３での比較動作回数ｎＣが（２Ｍ−１）に到達した場合、すなわちｎＣ＝（２Ｍ−１）であれば、制御回路１は、容量比確認動作の完了を外部の検査装置２０に通知する。検査装置２０は、サンプリング動作時の第１のデジタルコード値ＣＯＤＥ１と比較動作時の第２のデジタルコード値ＣＯＤＥ２に差異が有ったかを確認する（ステップＳ１２６）。
【００５２】
ＡＤＣ１００の容量型ＤＡＣ１１１では、容量Ｃ１〜Ｃ２Ｍ−１は、全て同じ容量であり、その容量値も同一であるものとして製作される。よって、上述のテスト方法で容量比確認動作を行い、各容量の容量値が同じであることが確認できれば、容量型ＤＡＣ１１１の出力についてもリニアリティが保たれていることが確認できる。すなわち、検査装置は、検査装置２０は、サンプリング動作時の第１のデジタルコード値ＣＯＤＥ１と比較動作時の第２のデジタルコード値ＣＯＤＥ２に差異が有った場合には、リニアリティに異常があることを検出することができる。
【００５３】
なお、各容量の容量にばらつきが有る場合でも、検査装置２０は、サンプリング動作時の第１のデジタルコード値ＣＯＤＥ１と比較動作時の第２のデジタルコード値ＣＯＤＥ２に差異が生じない程度のばらつきであれば、そのばらつきはテスト結果に影響しない誤差として取り扱うことができる。よって、各容量の容量にばらつきが、上記の誤差の範囲内であれば、本実施の形態では、各容量の容量は同じであるとして取り扱うことができる。
【００５４】
以上より、ＡＤＣ１００では、上位Ｍビット、下位（Ｎ−Ｍ）ビットのＮビットのデータにかかる逐次比較の回数を、［｛２（Ｎ−Ｍ）−１｝＋（２Ｍ−１）］に抑制することが可能である。これにより、ＡＤＣのリニアリティテストに要する時間を削減することが可能となる。
【００５５】
さらに、ＡＤＣ１００では、容量型ＤＡＣ１１１を用いた容量比確認動作の際に、検査装置２０から高精度のアナログ入力信号を供給する必要が無い。よって、アナログ入力信号の安定待ちを省略することができ、実効的なリニアリティテストに要する時間を更に削減することができる。
【００５６】
実施の形態２
次に、本発明の実施の形態２にかかるＡＤＣ２００について説明する。図７は、実施の形態２にかかるＡＤＣ２００の構成を模式的に示すブロック図である。ＡＤＣ２００は、制御回路１、逐次比較レジスタ２、コンパレータ４、スイッチ６及びＤＡＣ２１を有する。ＡＤＣ２００は、Ｎ（Ｎは、２以上の整数）ビットのＡＤＣとして構成される。ＡＤＣ２００には、外部アナログ信号ＩＮが入力する。そして、ＡＤＣ２００は、ＡＤＣ１００と同様に、外部アナログ信号ＩＮに対して逐次比較（バイナリサーチ）を行うことにより、外部アナログ信号ＩＮをＡＤ変換し、デジタルコード値Ｄ［０：Ｎ−１］を出力する。制御回路１、逐次比較レジスタ２及びコンパレータ４については、ＡＤＣ１００と同様であるので、説明を省略する。
【００５７】
ＤＡＣ２１は、逐次比較レジスタ２からのデジタルコード値Ｄ［０：Ｎ−１］を、アナログ信号にＤＡ変換し、変換した信号をコンパレータ４へ出力する。ＤＡＣ２１は、容量型ＤＡＣ２１１及び抵抗型ＤＡＣ２１２を有する。
【００５８】
容量型ＤＡＣ２１１は、Ｎビットのデータのうち、上位ビットＤ［Ｍ：Ｎ−１］を、サーモメータコード制御によりアナログ信号に変換し、さらに入力した外部アナログ信号ＩＮの電圧をサンプリングする機能も有する。
【００５９】
容量型ＤＡＣ２１１は、２Ｍ−１個の容量Ｃ１〜Ｃ２Ｍ−１及び切替スイッチＳＷ１〜ＳＷ２Ｍ−１を有する。容量Ｃ１〜Ｃ２Ｍ−１の一端は、コンパレータ４の反転入力端子と接続される。容量Ｃ１〜Ｃ２Ｍ−１の他端と第１の電源ＲＥＦ＋及び第２の電源ＲＥＦ−、外部アナログ信号ＩＮとの間には、それぞれ切替スイッチＳＷｂ１〜ＳＷｂ２Ｍ−１が挿入される。切替スイッチＳＷｂ１〜ＳＷｂ２Ｍ−１は、容量Ｃ１〜Ｃ２Ｍ−１の全てを、外部アナログ信号ＩＮに接続するか、または上位ビットＤ［Ｍ：Ｎ−１］の値に応じて、容量Ｃ１〜Ｃ２Ｍ−１のそれぞれを、第１の電源ＲＥＦ＋又は第２の電源ＲＥＦ−と接続する。抵抗型ＤＡＣ２１２は、ＡＤＣ１００の抵抗型ＤＡＣ１１２と同様であるので、説明を省略する。
【００６０】
スイッチ６は、コンパレータ４の反転入力と固定電圧電源Ｖｃｏｎとの間に接続される。スイッチ６は、制御回路１による制御に応じて、コンパレータ４の反転入力端子を、固定電圧電源Ｖｃｏｎと接続する。
【００６１】
制御回路１は、逐次比較レジスタ２、スイッチ６及びＤＡＣ１１の動作を制御する。つまり、逐次比較レジスタ２のデジタルコード値Ｄ［０：Ｎ−１］の出力動作、ＤＡＣ２１のＤＡ変換およびサンプル／ホールド動作、スイッチ６の開閉は、制御回路１により制御される。
【００６２】
続いて、ＡＤＣ２００のリニアリティテストにおける動作において、ＡＤＣ１００とプリチャージ動作及びサンプリング動作が異なる点について説明する。図８は、実施の形態２にかかる下位ビットＤ［０：Ｍ−１］についてのリニアリティテスト（ステップＳ２１）の手順を示すフローチャートである。ＡＤＣ２００では、ステップＳ２１が、ＡＤＣ１００におけるリニアリティテスト（ステップＳ１１）に相当する。ステップＳ２１では、ステップＳ１１と比べて、サンプリング動作（ステップＳ２１３）とプリチャージ動作（ステップＳ２１４）との順序が入れ替わっている。
【００６３】
ＡＤＣ２００のサンプリング動作（ステップＳ２１３）では、制御回路１は、切替スイッチＳＷｂ１〜ＳＷｂ２Ｍ−１を制御し、容量Ｃ１〜Ｃ２Ｍ−１の全てに外部アナログ信号ＩＮを供給してサンプリング動作を行う。
【００６４】
ＡＤＣ２００のプリチャージ動作（ステップＳ２１４）では、スイッチ６を閉じる（ステップＳ１１３に相当）。これにより、コンパレータ４の反転入力端子は、固定電圧Ｖｃｏｎにプリチャージされる。プリチャージ完了後、制御回路１は、スイッチ６を開放し、コンパレータ４の反転入力端子と固定電圧電源Ｖｃｏｎとの間を開放する。
【００６５】
ステップＳ２１は、ステップＳ２１３及びＳ２１４以外のステップについては、ステップＳ１１と同様であるので、説明を省略する。
【００６６】
すなわち、ＡＤＣ２００も、ＡＤＣ１００と同様に、ＡＤＣのリニアリティテストに要する時間を削減することが可能となる。
【００６７】
さらに、ＡＤＣ２００では、容量型ＤＡＣ２１１を用いた容量比確認動作の際に、検査装置２０から高精度のアナログ入力信号を供給する必要が無い。よって、ＡＤＣ１００と同様に、アナログ入力信号の安定待ちを省略することができ、実効的なリニアリティテストに要する時間を更に削減することができる。
【００６８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、サンプリング動作時に第１の電源ＲＥＦ＋と接続される容量は、容量Ｃ２Ｍ−１であるとしたが、これは例示に過ぎない。すなわち、サンプリング動作時に第１の電源ＲＥＦ＋と接続される容量の１つが比較動作時に第２の電源ＲＥＦ−と接続され、サンプリング動作時に第２の電源ＲＥＦ−と接続される容量の１つが比較動作時に第１の電源ＲＥＦ＋と接続されるのであれば、サンプリング動作時に第１の電源ＲＥＦ＋と接続される容量は、容量Ｃ２Ｍ−１に限られない。
【符号の説明】
【００６９】
１  制御回路
２  逐次比較レジスタ
３  Ｓ／Ｈ回路
４  コンパレータ
５、６  スイッチ
２０    検査装置
１００、２００、３０２  ＡＤＣ
１１１、２１１  容量型ＤＡＣ
１１２、２１２  抵抗型ＤＡＣ
３０１  テスタ
３０３  サンプルクロック生成器
３０４  メモリ
３０５  計算機
４０１  ワイドコード
４０２  ミッシングコード
Ｃ１〜Ｃ２Ｍ−１  容量
ＣＬＫ  クロック
ＩＮ  外部アナログ信号
ＲＥＦ＋  第１の電源
ＲＥＦ−  第２の電源
ＳＣＯＭ  デジタル信号
ＳＩＧｓ  テスト開始信号
ＳＷ１〜ＳＷ２Ｍ−１、ＳＷｂ１〜ＳＷｂ２Ｍ−１  切替スイッチ
Ｖｃｏｎ  固定電圧電源
【図１】
2013172296.tif 000003
【図２Ａ】
2013172296.tif 000004
【図２Ｂ】
2013172296.tif 000005
【図２Ｃ】
2013172296.tif 000006
【図３】
2013172296.tif 000007
【図４】
2013172296.tif 000008
【図５】
2013172296.tif 000009
【図６】
2013172296.tif 000010
【図７】
2013172296.tif 000011
【図８】
2013172296.tif 000012
【図９】
2013172296.tif 000013
【図１０】
2013172296.tif 000014
【図１１Ａ】
2013172296.tif 000015
【図１１Ｂ】
2013172296.tif 000016