(57)【要約】【課題】半導体装置の入出力クロックスキューを抑制する。【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。【選択図】図１
2013090225.tif 000002
【特許請求の範囲】
【請求項１】
Ｉ／Ｏ電圧電源で駆動される第１及び第２のバッファと、
前記Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部と、
前記第１のバッファを介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して前記第２のバッファへ出力するエコークロック生成部と、
前記電圧判定信号と前記位相の調整量との関係を選択するモード情報を記憶する記憶部と、
を有し、
前記エコークロック生成部は、前記電圧判定信号と前記モード情報とに基づいて前記出力クロック信号の前記位相の調整量を決定する半導体装置。
【請求項２】
前記エコークロック生成部は、
第１のクロック信号に第２のクロック信号の位相または遅延を同期させて第３のクロック信号を生成し出力する位相調整部と、
前記第３のクロック信号に基づいて帰還クロック信号を生成するフィードバック部と、
前記電圧判定信号と前記モード情報とに基づいて、前記入力クロック信号に第１の遅延量を付加して前記第１のクロック信号を生成すると共に前記帰還クロック信号に第２の遅延量を付加して前記第２のクロック信号を生成する遅延調整部と、
を有する請求項１に記載の半導体装置。
【請求項３】
前記遅延調整部は、
前記電圧判定信号と第１の変換テーブルと前記モード情報とに基づいて遅延量が異なる複数の遅延パスの中から一の遅延パスを選択して前記第１の遅延量とし、
前記電圧判定信号と第２の変換テーブルと前記モード情報とに基づいて遅延量が異なる別の複数の遅延パスの中から別の一の遅延パスを選択して前記第２の遅延量とする請求項２に記載の半導体装置。
【請求項４】
前記遅延調整部は、前記第１のバッファに入力される基準クロック信号と前記第２のバッファから出力されるエコークロック信号とのクロックスキューを抑制するように前記第１及び第２の変換テーブルが構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記フィードバック部は、前記第１のバッファと同等の構成を有する第３のバッファと、前記第２のバッファと同等の構成を有する第４のバッファとから構成される請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記モード情報は、前記Ｉ／Ｏ電圧電源の任意の電圧レベルに対して、異なる遅延量を対応づける複数のモードからなり、
前記記憶部は、前記モード情報として、前記複数のモードのうちの一のモードを記録し、
前記遅延調整部は、前記電圧判定信号と前記複数のモードとに対応づけられた複数の遅延量から、前記電圧判定信号と前記一のモードとの組合せに対応する前記第１の遅延量及び前記第２の遅延量を選択するように構成されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記遅延調整部は、前記Ｉ／Ｏ電圧電源の電圧レベルに応じて変化する遅延量が、モード毎に異なる大きさとなるように構成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記電圧判定部は、前記Ｉ／Ｏ電圧電源の電圧レベルを基準電圧と比較した結果を前記電圧判定信号として生成し、
前記遅延調整部は、前記電圧判定信号と前記一のモードとに基づいて、前記Ｉ／Ｏ電圧電源の電圧レベルが前記基準電圧より高い場合、前記第２の遅延量を前記第１の遅延量より大きくし、前記Ｉ／Ｏ電圧電源の電圧レベルが前記基準電圧より低い場合、前記第１の遅延量を前記第２の遅延量より大きくするように構成されていることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記遅延調整部は、
前記入力クロック信号を受け、前記Ｉ／Ｏ電圧電源の電圧レベルが基準電圧より低い場合、前記電圧判定信号と前記一のモードとに基づいて前記第１の遅延量を選択し、前記Ｉ／Ｏ電圧電源の電圧レベルが基準電圧以上の場合、前記第１の遅延量をゼロにし、前記第１のクロック信号を生成する第１の遅延調整部と、
前記帰還クロック信号を受け、前記Ｉ／Ｏ電圧電源の電圧レベルが基準電圧より高い場合、前記電圧判定信号と前記一のモードとに基づいて前記第２の遅延量を選択し、前記Ｉ／Ｏ電圧電源の電圧レベルが基準電圧以下の場合、前記第２の遅延量をゼロにし、前記第２のクロック信号を生成する第２の遅延調整部と、を備えることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記遅延調整部は、前記Ｉ／Ｏ電圧電源の電圧レベルに比例して前記第１の遅延量及び前記第２の遅延量が変化するモードに対応するように構成されていることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記遅延調整部は、前記Ｉ／Ｏ電圧電源の電圧レベルと基準電圧との差が大きくなるほど、前記電圧レベルに応じた前記第１の遅延量及び前記第２の遅延量の変化量が大きくなるモードに対応するように構成されていることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記遅延調整部は、前記Ｉ／Ｏ電圧電源の電圧レベルに応じて変化する前記第１の遅延量及び前記第２の遅延量が、線形特性でないモードに対応するように構成されていることを特徴とする請求項６乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記遅延調整部は、前記記憶部が記録するモードと、前記判定された電圧レベルと応じて、遅延素子の数を選択するように構成されていることを特徴とする請求項６乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記遅延調整部は、前記電圧判定信号にオフセット量を加算し、前記オフセット量を加算した電圧判定信号と前記モード情報との組合せに対応づけられた前記第１の遅延量及び前記第２の遅延量を選択するように構成されていることを特徴とする請求項２乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記電圧判定部は、任意の周期で前記電圧レベルを判定して電圧判定信号を生成し、
前記遅延調整部は、前記電圧判定信号の生成に応じて、前記第１のクロック信号と前記第２のクロック信号とを生成することを特徴とする請求項２乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記記憶部は、前記任意の周期を特定する判定周期を記録し、
前記電圧判定部は、前記判定周期で前記電圧判定信号を生成することを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記位相調整部は、ＰＬＬ（Phase-locked Loop）回路とＤＬＬ（Digital Locked Loop）回路とのいずれかであることを特徴とする請求項２乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体装置は、半導体メモリ装置であることを特徴とする請求項１乃至１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体装置で生じる入出力クロックスキューの抑制に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）技術の微細化による高速化が進むにつれて、半導体装置から出力されるエコークロック信号と、当該半導体装置を利用する外部装置（システム）の外部クロック信号との位相誤差に対する余裕が少なくなっている。そのため、位相誤差を補償するクロック同期回路の使用頻度が高まってきている。
【０００３】
例えば、半導体メモリ装置では、近年メモリアクセスの高速化のため、動作周波数が高速化している。これに伴い、基準クロック信号に対するエコークロック信号のスキュー（以降適宜、「入出力クロックスキュー」ともいう）のばらつきに関して、要求される仕様が厳しくなり、スキュー抑制の対策が必要となっている。一例として、ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）のような同期式の半導体メモリ装置を用いて具体的に説明する。
【０００４】
同期式の半導体メモリ装置は、外部装置（例えば、メモリコントローラ）から入力される外部クロック信号を基準クロック信号として、外部装置とのデータ伝送を行う。これは、半導体メモリ装置と外部装置との間で安定的にデータを伝送するために、外部装置から半導体メモリ装置に入力される外部クロック信号と、半導体メモリ装置から出力されるデータとの間の時間的な同期が重要となるからである。半導体メモリ装置から出力されるデータは、エコークロック信号に同期して出力される。エコークロック信号は、基準クロック信号が、半導体メモリ装置内の各素子を経ることから遅延が生じる。その結果、半導体メモリ装置から外部にデータが出力されるときには、出力されるデータが基準クロック信号と同期しない状態で出力される。
【０００５】
そこで、半導体メモリ装置から出力されるデータを安定的に外部装置へ伝送するために、半導体メモリ装置内の各素子を経て遅延したエコークロック信号を、基準クロック信号のエッジ、あるいはセンターに正確に位置させるために、データがバスにのせられる時間を基準クロック信号に逆補償して、エコークロック信号と基準クロック信号とを同期させなければならない。
このような機能を果たすクロック同期回路として、位相同期ループ（ＰＬＬ：Phase Locked Loop）回路と、遅延同期ループ（ＤＬＬ：Digital Locked Loop）回路とがある。ＰＬＬ回路は、周波数の多重化（逓倍）機能を有するものもあることから、外部装置のクロック周波数と半導体装置のクロック周波数とが同一周波数でなく互いに異なる場合にも用いられる。ＤＬＬ回路は、外部装置のクロック周波数と半導体装置のクロック周波数とが同一の場合に用いられる。スキュー抑制の対策として、ＰＬＬ回路やＤＬＬ回路に関して、様々な改良がなされている。
【０００６】
例えば、特許文献１には、位相誤差を無視できるレベルに改善したＰＬＬ回路が開示されている。特許文献１のＰＬＬ回路では、図２３に示すように、ＰＬＬ部１０Ｐと可変遅延線（ＶＤＬ：Variable Delay Line、可変遅延調整回路）１ＩＰ、１ＲＰとを使用して入出力クロックスキューを抑制する。この技術は年々高速化するクロック周波数に対してＰＬＬ部の半導体製造ばらつきで決定する位相誤差の割合が増加してしまうため、位相誤差を抑制することを目的としている。ＰＬＬ回路では、入力クロック信号及び遅延帰還クロック信号を遅延させる二つのＶＤＬ（ＶＤＬ１ＩＰ、ＶＤＬ１ＲＰ）、入力クロック信号と遅延帰還クロック信号との位相差を判定する位相比較器（ＰＤ）３Ｐ、及び、位相比較結果からＶＤＬ１ＩＰ、１ＲＰの遅延値を制御する制御ロジック回路２ＰをＰＬＬ部１０Ｐの手前に追加する。これにより、ＰＬＬ回路は、ＰＬＬ部１０Ｐの位相誤差が存在しても、位相比較器３Ｐが位相差をキャンセルすることによって、クロック周波数に対して入出力クロックスキューを無視できるレベルまで抑制することができる。
【０００７】
また、特許文献２には、外部電源電圧のレベル変動とは関係なく安定的に遅延固定動作を行う遅延固定ループ（ＤＬＬ）回路が開示されている。特許文献２の遅延固定ループ回路は、外部電源電圧のレベルを検出する電圧レベル検出部と、ソースクロック及びフィードバッククロックの位相を比較する位相比較部と、ソースクロックを遅延させて遅延固定クロックを出力するクロック遅延部とを備える。クロック遅延部は、電圧レベル検出部の出力信号に応じて、第１及び第２遅延ユニット単位のうちいずれか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定する。クロック遅延部は、位相比較部の出力信号に応答して、遅延量が、所定の遅延量までは開始遅延ユニット単位で、所定の遅延量以後には連結遅延ユニット単位でソースクロックを遅延させ、遅延固定クロックとして出力する。
特許文献２の遅延固定ループ回路では、外部電源電圧のレベル変動の検出結果に応じて、遅延量が互いに異なる複数の遅延ユニットのうち、少なくとも１つ以上の遅延ユニットを選択する。そして、選択された遅延ユニットを順に使用してソースクロックを遅延させて、遅延固定クロック信号として出力する。上述した遅延固定動作を行うことによって、外部電源電圧のレベル変動とは関係なく、安定的に遅延固定動作を行う。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１８８７２０号公報
【特許文献２】特開２０１１−１５３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１のＰＬＬ回路において、位相比較器３Ｐの精度がＰＬＬ部１０Ｐの位相誤差精度より高くないと、入力クロック信号と遅延帰還クロック信号との位相誤差をキャンセルすることができない。加えて、外部電源電圧の変動により、ＰＬＬ回路の遅延量が変動してしまうという問題が生じる。
【００１０】
特許文献２に開示された遅延固定ループ回路では、外部電源電圧によって遅延固定ループ回路内部の遅延量が変動してしまうことに対応して、外部電源電圧とは関係なく安定的に遅延固定動作を行う。このため、遅延固定ループ回路への外部電源電圧のレベル変動の影響を取り除くことは可能となる。しかしながら、遅延固定ループ回路内部の遅延調整に使用する遅延ユニットを切り替えるだけでは、基準クロック信号と半導体装置から出力されるエコークロック信号との位相を合わせることは極めて困難である。その理由は、当該半導体装置を搭載する外部装置（例えば、当該半導体装置を利用する顧客のシステム）毎に、入力されるクロック信号のスルーレートや、出力されるクロック信号への出力負荷が異なり、これが入出力クロックスキューに影響するためである。
【００１１】
従って、遅延固定ループ回路内において、外部電源電圧のレベル変動に起因する遅延量の変動をなくしたとしても、遅延ユニット回路における遅延量の変動を抑制するにすぎない。言い換えると、遅延固定ループ回路において、外部装置の信号スルーレートや出力負荷などの外部環境要因によって、半導体装置へ入力される外部クロック信号（基準クロック信号）や、半導体装置から出力されるエコークロック信号が遅れることに対して対策をとることにはならない。そのため、外部環境要因に起因する、基準クロック信号とエコークロック信号とのスキューを抑制することができない。その結果、基準クロック信号とエコークロック信号との位相差が生じる。これは、特許文献１のＰＬＬ回路においても同様に生じる問題である。
【００１２】
ここで、半導体装置に入力される外部クロック信号、すなわち、基準クロック信号と、半導体装置から出力されるエコークロック信号とが、外部装置や外部電源電圧から受ける影響の一例を説明する。
【００１３】
図２４は、半導体装置における基準クロック信号の入力及びエコークロック信号の出力を示すイメージ図である。基準クロック信号（ＣＫ／ＣＫ＃）は、入力バッファ（レシーバ回路）９１を介して、半導体装置９０の内部処理部９４へ入力される。エコークロック信号（ＱＫ／ＱＫ＃）は、出力バッファ（ドライバ回路）９２、９３を介して半導体装置９０から出力される。内部処理部９４は、半導体装置９０が実現する機能を実施する回路である。内部処理部９４は、基準クロック信号に対してエコークロック信号の位相を一致させるＰＬＬ回路９４１を含む。図２５に基準クロック信号とエコークロック信号とのスキューの発生例を示す。図２５では、基準クロック信号が半導体装置９０の内部処理部９４に含まれる各素子を経ることから遅延が生じ、基準クロック信号に対してエコークロック信号に位相差（ＣＫ−ＱＫスキュー）が生じる状態を示している。
【００１４】
一方、基準クロック信号の入力とエコークロック信号の出力とは、入出力のＰＡＤ１９１、パッケージＬＣＲ（PKG LCR）１９２成分、パッケージボール（PKG BALL）１９３、プリント基板ＬＣＲ（PCB LCR）（図示せず）成分、あるいは、伝送線路の終端有無（図示せず）などの影響を受ける。これらが、基準クロック信号のスルーレートやエコークロック信号への出力負荷に影響を与えることから、基準クロック信号やエコークロック信号に対して、外部装置毎に異なる影響を与える。その結果、図２５に一例として示す基準クロック信号及びエコークロック信号の波形が、外部装置毎に異なる波形となる。加えて、入力バッファ９１及び出力バッファ９２、９３へＩ／Ｏ電圧電源から電源が供給されるが、信号スルーレートは、出力負荷やＩ／Ｏ電源電圧の電圧レベルの影響を受ける。図２６を用いて具体的に示す。
【００１５】
図２６に基準クロック信号とエコークロック信号との波形がＩ／Ｏ電圧、入力スルーレートにより変化する一例を示す。図２６は、図２４に示す半導体装置９０のイメージ図において、入力バッファ９１へ基準クロック信号（ＣＫ／ＣＫ＃）が入力され、出力バッファ９２、９３からエコークロック信号（ＱＫ／ＱＫ＃）が出力される場合を示す。加えて、図２６では、印加されるＩ／Ｏ電圧電源の電圧レベルが任意の基準電圧より高い場合と低い場合とに分けて示している。
図２６中、符号ＶＳＳＱ／ＶＤＤＱは、Ｉ／Ｏ電圧電源から供給される電源を示す。基準クロック信号（ＣＫ／ＣＫ＃）の波形は、電源ＶＳＳＱ／ＶＤＤＱより太い、実線（ＣＫ）と点線（ＣＫ＃）で示す。エコークロック信号（ＱＫ／ＱＫ＃）の波形は、電源ＶＳＳＱ／ＶＤＤＱより太く基準クロック信号（ＣＫ／ＣＫ＃）より細い、実線（ＱＫ）と一点破線（ＱＫ＃）で示す。ＣＫ−ＱＫスキューは、基準クロック信号に対するエコークロック信号のスキューである。
【００１６】
Ｉ／Ｏ電圧電源の電圧レベルが任意の基準電圧より高い場合（HIGH I/O VOLTAGE）、基準クロック信号に対して、エコークロック信号が遅れる。このとき、外部装置の信号スルーレートの高低によって、ＣＫ−ＱＫスキューの大きさが異なる。
一方、Ｉ／Ｏ電圧電源の電圧レベルが任意の基準電圧より低い場合（LOW I/O VOLTAGE）、基準クロック信号に対して、エコークロック信号が早くなる。
なお、ＣＫ−ＱＫスキューの大きさは、さまざまな要因によって異なるものであるため、図２６で示すＣＫ−ＱＫスキューの大小関係は、一例を示したに過ぎずない。
【００１７】
図２６に示すように、ＣＫ−ＱＫスキュー（入出力クロックスキュー）は、Ｉ／Ｏ電圧電源の電圧レベルと外部装置から生じる外部環境要因（信号スルーレートや出力負荷など）により変動する。そのため、特許文献１のＰＬＬ回路や特許文献２の遅延固定ループ回路のような、クロック同期回路内の遅延量の精度を向上させるだけでは、入出力クロックスキューの抑制が十分でないという課題がある。図２４を参照して説明すると、特許文献１や特許文献２では、内部処理部９４に含まれるＰＬＬ回路９４１に相当する機能の精度向上に着目しているに過ぎない。
加えて、近年、外部装置が採り得るＩ／Ｏ電源電圧の電圧レベルが広域化しており、半導体装置が従来より広い範囲の電圧レベルに適応して動作する必要性が生じている。
【００１８】
このように、近年の半導体装置、特に半導体メモリ装置における高速化、及び、外部装置が採り得る電源電圧の電圧レベルの広域化によって、半導体装置の入出力クロックスキューを抑制するために、当該半導体装置を搭載する外部装置から生じる要因を取り除く必要が生じている。
【課題を解決するための手段】
【００１９】
本発明の半導体装置では、基準クロック信号に基づいてエコークロック信号の位相を調整して出力するエコークロック生成部を有し、エコークロック生成部は、入力バッファ及び出力バッファを駆動するＩ／Ｏ電圧電源の電圧レベル及びＩ／Ｏ電圧電源の電圧レベルと位相の調整量との関係を示すモード情報とに基いて位相の調整量を決定する。
【発明の効果】
【００２０】
本発明によれば、半導体装置の入出力クロックスキューを抑制することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る半導体装置の概略構成例を示すブロック図である。
【図２】本発明の実施形態に係る半導体装置の作用・効果を説明する図である。
【図３】電圧判定信号及びモード情報と、遅延量との関係の一例を示す図である。
【図４】本発明の実施形態１に係る半導体装置の構成例を示すブロック図である。
【図５】図４に示す半導体装置をより具体的に実現した構成例を示す回路図である。
【図６】実施形態１のＩ／Ｏ電圧判定回路の一例を示す回路図である。
【図７】Ｉ／Ｏ電圧判定回路のカウンタの一例を示す回路図である。
【図８Ａ】ＶＤＬ＿Ｒの一例を示す回路図である。
【図８Ｂ】ＶＤＬ＿Ｆの一例を示す回路図である。
【図９Ａ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第１の変換テーブル（ＣＯＤＥＳＴＥＰ：０の場合）である。
【図９Ｂ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第１の変換テーブル（ＣＯＤＥＳＴＥＰ：１の場合）である。
【図９Ｃ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第１の変換テーブル（ＣＯＤＥＳＴＥＰ：２の場合）である。
【図９Ｄ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第１の変換テーブル（ＣＯＤＥＳＴＥＰ：３の場合）である。
【図９Ｅ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第２の変換テーブル（ＣＯＤＥＳＴＥＰ：０の場合）である。
【図９Ｆ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第２の変換テーブル（ＣＯＤＥＳＴＥＰ：１の場合）である。
【図９Ｇ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第２の変換テーブル（ＣＯＤＥＳＴＥＰ：２の場合）である。
【図９Ｈ】電圧判定信号（ＶＤＬＣＯＤＥ）とモード（ＣＯＤＥＳＴＰ）との組合せから決定する遅延量の一例を示す第２の変換テーブル（ＣＯＤＥＳＴＥＰ：３の場合）である。
【図１０】図９Ａ〜９Ｈに示すテーブルの情報を表したグラフである。
【図１１】Ｉ／Ｏ電圧電源の電圧ＶＤＤＱが基準電圧より低い場合の半導体装置の動作例を示すタイミングチャートである。
【図１２】Ｉ／Ｏ電圧電源の電圧ＶＤＤＱが基準電圧より高い場合の半導体装置の動作例を示すタイミングチャートである。
【図１３】従来技術の基準クロック信号とエコークロック信号とのスキューのタイミングイメージを示す図である。
【図１４】本実施形態の半導体装置の基準クロック信号とエコークロック信号とのスキューのタイミングイメージを示す図である。
【図１５】本発明の実施形態２に係る半導体装置の構成例を示す回路図である。
【図１６】実施形態２のＩ／Ｏ電圧判定回路の一例を示す回路図である。
【図１７】本発明の実施形態３に係る半導体装置を搭載したプリント基板の構成例を示す図である。
【図１８】本発明の実施形態３に係る半導体装置の構成例を示すブロック図である。
【図１９】実施形態３のＩ／Ｏ電圧判定回路の一例を示す回路図である。
【図２０】実施形態３のカウンタの一例を示す回路図である。
【図２１】実施形態３における基準クロック信号とエコークロック信号とのスキューを調整するイメージを示す図である。
【図２２】メモリコントローラを含む半導体装置の構成例を示す図である。
【図２３】特許文献１に開示されたＰＬＬ回路の構成を示す図である。
【図２４】半導体装置における基準クロック信号の入力及びエコークロック信号の出力を示すイメージ図である。
【図２５】基準クロック信号とエコークロック信号とのスキューの発生例を示す図である。
【図２６】基準クロック信号とエコークロック信号との波形がＩ／Ｏ電圧、入力スルーレートにより変化する一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００２３】
入出力クロックスキューを抑制するためには、Ｉ／Ｏ電源電圧の電圧レベルの変化のみでなく、基準クロック信号のスルーレートや、帰還クロック信号の出量負荷などの外部環境要因に影響されること、かつ、外部環境要因が、多種多様な影響を及ぼすため、リニア変化あるいは、基準電圧まで遅延量を大きくする対応では不十分である。本発明は、これらに対応可能なクロック同期処理を実現する半導体装置を提供する。
本発明の実施形態の一態様では、半導体装置が用いる基準クロック信号と、当該半導体装置が出力するエコークロック信号とを同期させるときに、Ｉ／Ｏ電源電圧の電圧レベルと、外部環境の要因との組合せにより、基準クロック信号とエコークロック信号との遅延量を決定する。具体的には、Ｉ／Ｏ電源電圧の電圧レベルを示す電圧判定信号に加え、当該半導体装置への外部装置からの影響を付加するモード情報を用いて、遅延量を決定する。
本発明の半導体装置は、例えば、ＦＰＧＡ（Field Programmable Gate Array）などのメモリコントローラで制御されるネットワーク向けメモリ製品に適用することができる。
【００２４】
図１は、本発明の実施形態に係る半導体装置の概略構成例を示すブロック図である。半導体装置１００は、第１のバッファ１、電圧判定部５、記憶部６、エコークロック生成部７、及び第２のバッファ８を備える。エコークロック生成部７は、遅延調整部２、位相調整部３、及び、フィードバック部４を備える。
第１のバッファ１は、Ｉ／Ｏ電圧電源で駆動され、基準クロック信号を受けて自装置内へ入力クロック信号を出力する。
エコークロック生成部７は、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファ８へ出力する。
第２のバッファ８は、Ｉ／Ｏ電圧電源で駆動され、エコークロック生成部７から出力クロック信号を受けてエコークロック信号を外部へ出力する。
ここで、基準クロック信号は、外部装置から半導体装置１００へ入力される外部クロック信号と一致し、半導体装置１００が内部処理を実施するときに基準クロックとして用いられる信号である。エコークロック信号は、半導体装置１００から外部装置へ出力される信号であり、内部クロックスキューを含む信号である。
【００２５】
電圧判定部５は、Ｉ／Ｏ電圧電源の電圧レベルを判定して電圧判定信号を生成する。例えば、Ｉ／Ｏ電圧電源の電圧レベルを任意の基準電圧と比較した結果を電圧判定信号として生成する。Ｉ／Ｏ電圧電源は、半導体装置１００の第１のバッファ１及び第２のバッファ８等に電源を供給する。半導体装置１００では、少なくとも、第１のバッファ１、第２のバッファ８、及びフィードバック部４とは同じＩ／Ｏ電圧電源（ＶＤＤＱ／ＶＳＳＱ）を用いる。
記憶部６は、Ｉ／Ｏ電圧電源の電圧レベルに対して、自装置への外部環境の影響を付加するモード情報を記録する。言い換えると、モード情報は、エコークロック生成部７が調整する出力クロック信号の位相の調整量と、電圧判定信号との関係を選択する。加えて、記憶部６は、半導体装置１００の利用者が、モード情報を外部から設定できるように構成される。
遅延調整部２は、入力クロック信号と帰還クロック信号を受け、電圧判定信号とモード情報とを用いて、入力クロック信号の遅延量を調整して入力クロック調整信号（第１のクロック信号）を生成し、帰還クロック信号の遅延量を調整して帰還クロック調整信号（第２のクロック信号）を生成する。帰還クロック信号は、フィードバック部４によって生成される信号であり、詳細にはフィードバック部４で説明する。
【００２６】
位相調整部３は、入力クロック調整信号及び帰還クロック調整信号を受け、帰還クロック調整信号の位相を入力クロック調整信号の位相に合わせた遅延調整クロック信号（第３のクロック信号）を出力クロック信号として、第２のバッファ８とフィードバック部４へ出力する。第２のバッファ８では、出力クロック信号に基づいてエコークロック信号を出力する。
フィードバック部４は、出力クロック信号に基づく帰還クロック信号を遅延調整部２へ帰還させる。フィードバック部４は、帰還クロック信号が、エコークロック信号と同様の素子を経て遅延調整部２へ入力されるように構成される。
【００２７】
図１の半導体装置１００の構成では、遅延調整部２が、Ｉ／Ｏ電源電圧の電圧レベルを示す電圧判定信号に加え、当該半導体装置１００への外部装置からの影響を付加するモード情報を用いて、遅延量を決定することを実現する。
ここで、図２を用いて、半導体装置１００の作用・効果を説明する。図２では、本発明を半導体装置１０９に適用した一態様を示す。
【００２８】
図２の半導体装置１０９について、図１の半導体装置１００との対応を含めて説明する。
バッファ（第１入力バッファ）１１は、基準クロック信号を受けて入力クロック信号を出力する入力バッファである。バッファ（第１出力バッファ）１２は、出力クロック信号を受けてエコークロック信号を出力し、バッファ（第２出力バッファ）１３は、出力クロック信号を受けて反転したエコークロック信号を出力する出力バッファである。バッファ１１は、図１の第１のバッファ１に対応し、バッファ１２、１３は、図１の第２のバッファ８に対応する。
処理部９−１は、半導体装置１０９に応じた内部処理を実施する回路である。
【００２９】
バッファ（第２入力バッファ）４１は、レプリカクロック信号と反転したレプリカクロック信号とを受け、帰還クロック信号を出力する入力バッファである。バッファ（第３出力バッファ）４２は、出力クロック信号を受け、レプリカクロック信号を出力し、バッファ（第４出力バッファ）４３は、出力クロック信号を受け、反転したレプリカクロック信号を出力する出力バッファである。バッファ４１〜４３及び処理部９−２は、フィードバック部４に対応する。フィードバック部４は、バッファ１１〜１３を模倣し、さらに、内部処理における各素子が同じになるように構成される。言い換えると、フィードバック部４は、バッファ１１（第１のバッファ１）と同等の構成を有するバッファ４１（第３のバッファ）と、バッファ１２、１３（第２のバッファ８）と同等の構成を有するバッファ４２、４３（第４のバッファ）とから構成される。ここで、同等とは、構造的に同等であること、あるいは電気的特性が同等であることを意味する。
処理部９−２は、処理部９−１と同じ構成を有する。半導体装置１０９では、処理部９−１に含まれる素子により、内部クロックスキューが生じる。このため、処理部９−１とバッファ１２、１３との間、及び、処理部９−２とバッファ４２，４３との間の遅延が同じになるに構成される。
【００３０】
図１に示す半導体装置１００、あるいは図２に示す半導体装置１０９では、内部クロックスキューに限らず、ネットワークメモリなどの仕様として存在している基準クロック信号（ＣＫ／ＣＫ＃）に対するエコークロック信号（ＱＫ／ＱＫ＃）のスキュー（ＣＫ−ＱＫスキュー）を抑制するために、位相調整部３として、例えば、ＰＬＬ回路を利用する。位相調整部３は、基準クロック信号とエコークロック信号とのスキューを抑制するため、フィードバックループを形成し、エコークロック信号を模倣した帰還クロック信号を作成して位相調整部３へ帰還させる。フィードバックループは、図１では、フィードバック部４に相当するが、例えば、レプリカのＤｒｉｖｅｒ回路（図２では、バッファ４２、４３）、及びＲｅｃｅｉｖｅｒ回路（図２では、バッファ４１）を挿入する回路構成を使用する。
【００３１】
フィードバックループが形成するレプリカ構成によって、図２に示す（Ａ）＋（Ｂ）のパスと、（Ｃ）のパスとは、基準クロック信号とエコークロック信号とのスキューが一致することが好ましい。しかしながら、実際には、基準クロック信号及びエコークロック信号のパスを、半導体装置１０９のチップ内部に配置される、バッファ４１〜４３で再現できないため、ズレが生じる。これは、外部装置に依存する外部環境要因のあらゆる設定を、基準クロック信号及びエコークロック信号のパスとフィードバックループとの間で一致させることが困難であることによる。
具体的には、図２６に示したように、バッファ１１〜１３で入出力する信号は、これらの設定の相違に起因する、信号スルーレートや出力負荷などに基づいて外部装置毎に異なった信号波形を形成する。一方、フィードバックループでは、外部装置から生じる外部環境要因に応じて信号波形を模倣することは困難である。加えて、振幅レベル、信号スルーレートなどの違いから基準クロック信号とエコークロック信号とのスキューが発生してしまう。特に、基準クロック信号及びエコークロック信号のパスにおける信号波形と、フィードバックループにおける信号波形との違いによって、基準クロック信号とエコークロック信号との遅延差を大きくするパラメータの一つがＩ／Ｏ電圧電源の電圧レベルである。これについては、図２６を参照して説明した通りである。
【００３２】
この課題を解決するため、図２に示す（Ａ）＋（Ｂ）のパスと、（Ｃ）のパスとに、Ｉ／Ｏ電圧電源の電圧レベルや外部環境要因に依存して、基準クロック信号とエコークロック信号との遅延差が発生した場合に、遅延調整部２が遅延差を補償する機能を果たす。具体的には、遅延調整部２は、外部装置の信号スルーレートや出力負荷を予想したモード情報と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号との組合せにより遅延量を決定し、遅延差を調整する。
このため、モード情報として、外部装置として想定される各種入力信号の信号スルーレートや、出力負荷をいくつか想定して、その電圧依存性を示す複数のモードを設定し、モード情報として記憶部６に予め格納する。
図３は、電圧判定信号及びモード情報と、遅延量との関係の一例を示す図である。図３に示すように、電圧判定信号と、記憶部６が保存するモード情報（具体的には、モード）との組合せに応じて遅延量が決定される。複数のモードは、Ｉ／Ｏ電圧電源の電圧レベルに対して、異なる遅延量を対応づけるように設定される。また、図３に示す例では、モード情報として、モード１〜６の６種類を示し、Ｉ／Ｏ電圧電源の電圧レベルに応じて変化する遅延量が、モード毎に異なる大きさとなっている。
【００３３】
例えば、Ｉ／Ｏ電圧電源の電圧レベルに比例して遅延量が変化するモード１，２，３や、線形特性でないモード４，５，６が設定される。線形特性でないモードでも、電圧レベルに応じた遅延量の変化量が、モード４が一番小さく、続いてモード５、モード６の順に大きくなるように設定されている。
半導体装置を外部装置と組み合わせてシステムを構成してシステムの評価をするときに、外部装置の特性に応じて、記憶部６に設定するモードを選択する。また、システムの運用に応じて、モードを選択しなおし、記憶部６に設定することができる。具体的なモードの選択としては、例えば、顧客の外部装置において、入出力端子の付加が大きい場合、遅延量の変化を大きくするモードを選択する。あるいは、半導体装置１００内のフィードバック部４のトランジスタ特性が電圧に対して線形特性でない場合、遅延量の変化を単純線形のモードではなく、他のモードを選択する。
以下、本発明に係る半導体装置の具体的な構成例について図面を参照して説明する。
【００３４】
実施形態１．
図４は、実施形態１に係る半導体装置の構成例を示すブロック図である。半導体装置１０１は、第１のバッファ１としてバッファ１１、第２のバッファ８としてバッファ１２、１３、遅延調整部２として第１ＶＤＬ（Variable Delay Line）部（第１の遅延調整部）２１、第２ＶＤＬ部（第２の遅延調整部）２２、位相調整部３としてＰＬＬ部３１、フィードバック部４としてバッファ４１〜４３、電圧判定部５、及び記憶部６を備える。説明を容易にするため、半導体装置１０１では、図２に示した処理部９−１、９−２を省略し、ＰＬＬ部３１から各バッファ１２、１３、４２、４３までの経路に配置されている素子等の記載を省略する。また、図４に示すように、少なくともバッファ１１〜１３、４１〜４３（二点破線で囲んだ構成要素）は、Ｉ／Ｏ電圧電源から電源ＶＤＤＱ／ＶＳＳＱが供給される。
【００３５】
第１ＶＤＬ部２１は、バッファ１１から入力クロック信号を受け、電圧判定信号とモード情報（モード）とに基づいて、Ｉ／Ｏ電圧電源の電圧レベルが基準電圧より低い場合、入力クロック信号の遅延を増やす第１の遅延量（入力クロック遅延量）を選択し、Ｉ／Ｏ電圧電源の電圧レベルが基準電圧以上の場合、第１の遅延量にゼロを選択する。第１ＶＤＬ部２１は、入力クロック信号を、選択した第１の遅延量を遅延させて、入力クロック調整信号を生成する。
第２ＶＤＬ部２２は、バッファ４１から帰還クロック信号を受け、電圧判定信号とモード情報（モード）とに基づいて、Ｉ／Ｏ電圧電源の電圧レベルが基準電圧より高い場合、帰還クロック信号の遅延を増やす第２の遅延量（帰還クロック遅延量）を選択し、Ｉ／Ｏ電圧電源の電圧レベルが基準電圧以下の場合、第２の遅延量にゼロを選択する。第２ＶＤＬ部２２は、帰還クロック信号を、選択した第２の遅延量を遅延させて、帰還クロック調整信号を生成する。
【００３６】
図４では、遅延調整部２を第１ＶＤＬ部２１と第２ＶＤＬ部２２とから構成される例を説明するが、これに限られることはない。遅延調整部２は、電圧判定信号とモード情報とに基づいて、Ｉ／Ｏ電圧電源の電圧レベルが基準電圧より高い場合、帰還クロック信号の遅延を増やし、Ｉ／Ｏ電圧電源の電圧レベルが基準電圧より低い場合、入力クロック信号の遅延を増やす遅延量を、入力クロック信号及び帰還クロック信号それぞれの遅延量として選択するように構成されていれば、その他の構成であってもよい。
また、その他の構成要素については、図１，２で示した同じ符号の構成要素と同様であるため、説明を省略する。
【００３７】
図５に、図４に示す半導体装置１０１をより具体的に実現した構成例を示す。図５の半導体装置１０２は、バッファ１１〜１６、ＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｒ２４、ＰＬＬ３２、バッファ４１〜４３、Ｉ／Ｏ電圧判定回路５１、ＭＲＳ（Mode Register Set）６１、ＦＵＳＥ６２、及びＯＲ回路６３を備える。図５では、処理部９−１、９−２を示す。バッファ１１〜１６、４１〜４３は、Ｉ／Ｏ電圧電源から電源ＶＤＤＱ／ＶＳＳＱが供給される。図５の半導体装置１０２の構成を図１の構成要素と対応づけると、第１のバッファ１として、バッファ１１、１４、１５、第２のバッファ８としてバッファ１２、１３、１６、遅延調整部２としてＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｒ２４、位相調整部３としてＰＬＬ３２、フィードバック部４としてバッファ４１〜４３及び処理部９−２、電圧判定部５としてＩ／Ｏ電圧判定回路５１、記憶部６としてＭＲＳ６１、ＦＵＳＥ６２、及びＯＲ回路６３、となる。
【００３８】
バッファ１４は、ＭＲＳ６１を活性化させるためのコマンドを入力する入力バッファである。バッファ１５は、コマンドに応じた処理を実施するアドレスを入力する入力バッファである。バッファ１６は、データを出力する出力バッファである。
ＶＤＬ＿Ｒ２３は、バッファ１１から入力クロック信号（ＲＶＣＬＫ信号）を受け、入力クロック信号の遅延を調整したＲＰＣＬＫ信号（入力クロック調整信号、第１のクロック信号）を生成してＰＬＬ３２へ出力する。ＶＤＬ＿Ｒ２３は、図４の第１ＶＤＬ部２１に対応する。
ＶＤＬ＿Ｆ２４は、バッファ４１から帰還クロック信号（ＦＶＣＬＫ信号）を受け、帰還クロック信号の遅延を調整したＦＰＣＬＫ信号（帰還クロック調整信号、第２のクロック信号）を生成してＰＬＬ３２へ出力する。ＶＤＬ＿Ｆ２４は、図４の第２ＶＤＬ部２２に対応する。
【００３９】
ＰＬＬ３２は、ＲＰＣＬＫ信号、ＦＰＣＬＫ信号を受け、位相を同期させたＰＣＬＫ信号（出力クロック信号）を出力する。ＰＬＬ３２の回路構成は、上述した機能を実現できるＰＬＬ回路であればよい。ここでは回路構成自体は重要でないため、説明を省略する。
Ｉ／Ｏ電圧判定回路５１は、Ｉ／Ｏ電圧電源から供給される電源ＶＤＤＱ／ＶＳＳＱ及び基準電圧となるリファレンスレベルＶＲＥＦを用いて、Ｉ／Ｏ電圧電源の電圧レベルを判定してｎビット（ｎはゼロより大きい整数）のＶＤＬＣＯＤＥ（電圧判定信号）を生成し、ＶＤＬＣＯＤＥをＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４へ出力する。Ｉ／Ｏ電圧判定回路５１については、図６、７を用いて後述する。
【００４０】
ＭＲＳ６１は、モード情報を保持する。ＭＲＳ６１は、予め決められたモード情報を保持してもよいし、外部から設定されるモード情報を保持してもよい。
ＦＵＳＥ６２は、半導体装置１０２の初期設定を保持する。
ＯＲ回路６３は、ＭＲＳ６１の保持するモードの値と、ＦＵＳＥ６２が保持する値との論理積をＣＯＤＥＳＴＰ信号（モード、モード情報）として生成する。なお、図５では、ＯＲ回路６３によってＣＯＤＥＳＴＰ信号を生成する例を示しているが、ＭＲＳ６１が保持する値をＣＯＤＥＳＴＰ信号として用いてもよい。
【００４１】
ＭＲＳ６１及び／またはＦＵＳＥ６２を用いることにより、モードの値を外部から設定できる機能を実現する。
図５の半導体装置１０２では、基準クロック信号ＣＫ／ＣＫ＃とエコークロック信号ＱＫ／ＱＫ＃の位相を調整する元となるＰＬＬ３２、チップ内部のＩ／Ｏ電圧レベルを判定するＩ／Ｏ電圧判定回路５１、Ｉ／Ｏ電圧判定結果により遅延量を調整するＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４、電圧判定結果とＶＤＬの遅延量の設定を切り替えることのできる信号を出力するＭＲＳ６１、およびＦＵＳＥ６２を有することを特徴としている。
【００４２】
次に、Ｉ／Ｏ電圧判定回路５１について詳しく説明する。図６はＩ／Ｏ電圧判定回路の詳細な構成例を示す図である。Ｉ／Ｏ電圧判定回路５１は、ＶＤＤＱ分圧レベル発生回路５１１、アンプ回路５１２、アンプ判定ラッチ回路５１３、カウンタ５１４、パルス発生回路５１５、及び、分周切替回路５１６を備える。
【００４３】
ＶＤＤＱ分圧レベル発生回路５１１は、直列抵抗出力部５１１１とスイッチ部５１１２とから構成される。直列抵抗出力部５１１１は、Ｉ／Ｏ電圧電源の電圧であるＶＤＤＱと、その基準レベルとなるＶＳＳＱを複数の抵抗で直列接続し、分圧レベルを発生させる。スイッチ部５１１２は、直列抵抗出力部５１１１を構成する複数の抵抗間にスイッチトランジスタを設け、カウンタ５１４が出力するＶＤＬＣＯＤＥ［ｎ−１：０］に応じてスイッチトランジスタを切り替え、スイッチトランジスタによって選択した電圧ＶＤＤＱの分圧レベルＶＤＤＱＲを取り出す。
【００４４】
アンプ回路５１２は、分圧レベルＶＤＤＱＲと、リファレンスレベルＶＲＥＦとを比較判定し、判定結果としてＡＭＰＬＥＶ信号を発生させる。アンプ回路５１２は、分圧レベルＶＤＤＱＲを用いて電圧判定信号を生成することから、リファレンスレベルＶＲＥＦとして、基準電圧の半分の値を用いる。
アンプ判定ラッチ回路５１３は、アンプ回路５１２の判定結果であるＡＭＰＬＥＶ信号を、ＰＬＬ３２から出力されるＰＣＬＫ信号に基づいてタイミング制御されて生成されるパルスＬＡＴＰＬＳでラッチしてＤＬＡＴ信号を保持する。
【００４５】
カウンタ５１４は、ラッチデータである、ＤＬＡＴ信号と、ＰＣＬＫ信号から生成されてタイミング制御されたパルスＵＰＰＬＳによって、コード信号ＶＤＬＣＯＤＥ［ｎ−１：０］をＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４、及びＶＤＤＱ分圧レベル発生回路５１１に転送する。
パルス発生回路５１５は、分周切替回路５１６が出力するＤＩＶＣＬＫ信号に基づいて、パルスＬＡＴＰＬＳ、ＵＰＰＬＳを発生させる。
分周切替回路５１６は、ＰＣＬＫ信号を任意の分周に切り替えてＤＩＶＣＬＫ信号として出力する。ここではＰＣＬＫ信号を２分周に切り替える場合を一例として示す。
【００４６】
図７にカウンタ５１４の詳細回路例を示す。カウンタ５１４では、加算器５１４１−０〜５１４１−（ｎ−１）がＤＬＡＴ信号のＨ／Ｌを検知して加減算され、ＵＰＤＡＴＥレジスタ５１４２−０〜５１４２−（ｎ−１）が、パルスＵＰＰＬＳをトリガとしてＶＤＬＣＯＤＥ［ｎ−１：０］を出力する。
【００４７】
続いて、ＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４について詳しく説明する。図８ＡにＶＤＬ＿Ｒ２４の一例を、図８ＢにＶＤＬ＿Ｆ２４の一例を示す。
ＶＤＬ＿Ｒ２３は、第１のＶＤＬセレクタ回路（ＶＤＬ＿Ｒセレクタ回路）２３１、第１の遅延選択回路（ＶＤＬ＿Ｒ遅延選択回路）２３２、及び、第１のコードセレクタ回路（ＶＤＬ＿Ｒコードセレクタ回路）２３３を備える。第１のＶＤＬセレクタ回路２３１は、第１の変換テーブル２３１１を備える。ＶＤＬ＿Ｆ２４は、第２のＶＤＬセレクタ回路（ＶＤＬ＿Ｆセレクタ回路）２４１、第２の遅延選択回路（ＶＤＬ＿Ｆ遅延選択回路）２４２、及び、第２のコードセレクタ回路（ＶＤＬ＿Ｆコードセレクタ回路）２４３を備える。第２のＶＤＬセレクタ回路２４１は、第２の変換テーブル２４１１を備える。
図９Ａ〜９Ｄに、第１の変換テーブル２３１１の一例を示す。図９Ｅ〜９Ｈに、第２の変換テーブル２４１１の一例を示す。図１０に、図９Ａ〜９Ｈに示すテーブルの情報を表したグラフを示す。
【００４８】
第１のＶＤＬセレクタ回路２３１または第２のＶＤＬセレクタ回路２４１は、Ｉ／Ｏ電圧判定回路５１が判定したＶＤＬＣＯＤＥ［３：０］を、Ｉ／Ｏ電圧電源の電圧レベルに応じた遅延量を選択するＶＤＬＳＥＬ［７：０］ＲまたはＶＣＬＳＥＬ［７：０］Ｆに変換する。図８Ａ、８ＢのＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４は、図６，７に示すＶＤＬＣＯＤＥのビット数ｎが４ビットの場合を一例として示す。加えて、ここでは一例として、４ビットのＶＤＬＣＯＤＥを、８ビットのＶＤＬＳＥＬに変換する場合を示す。
第１のＶＤＬセレクタ回路２３１は、第１の変換テーブル２３１１を用いて、ＶＤＬＣＯＤＥ［３：０］をＶＤＬＳＥＬ［７：０］Ｒに変換する。第２のＶＤＬセレクタ回路２４１は、第２の変換テーブル２４１１を用いて、ＶＤＬＣＯＤＥ［３：０］をＶＤＬＳＥＬ［７：０］Ｆに変換する。なお、図９Ａ〜９Ｈでは、ＲＶＣＬＫ側及びＦＶＣＬＫ側の遅延量を示しているが、第１の変換テーブル２３１１及び第２の変換テーブル２４１１には、遅延量を保持する必要はない。図８Ａ、８Ｂの構成例では、ＶＤＬＳＥＬ［７：０］ＲまたはＶＣＬＳＥＬ［７：０］Ｆと、ＣＯＤＥＳＴＰ［１：０］とによって、第１の遅延選択回路２３２または第２の遅延選択回路２４２が備える複数の遅延パスから一の遅延パスを選択することにより、第１の遅延量または第２の遅延量が決定される。
【００４９】
第１の遅延選択回路２３２または第２の遅延選択回路２４２は、複数の遅延パスを備える。複数の遅延パスは、第１のＶＤＬセレクタ回路２３１または第２のＶＤＬセレクタ回路２４１が出力するＶＤＬＳＥＬ［７：０］ＲまたはＶＣＬＳＥＬ［７：０］Ｆに応じて、遅延量を選択する。具体的には複数の遅延パスの遅延素子の数を選択する。図８Ａでは、第１の遅延選択回路２３２が備える複数の遅延パスの一例を示しているが、複数の遅延パスはこれに限られるわけではなく他の回路構成によって実現してもよい。また、第１の遅延量として採用する遅延量に応じて遅延パスの回路構成は異なる。第２の遅延選択回路２４２は、図８Ｂでは具体的に示していないが、第２の遅延量として採用する遅延量に応じた回路構成であればよい。第１の遅延選択回路２３２と第２の遅延選択回路２４２とが備える複数の遅延パスは、第１の遅延量及び第２の遅延量に依存するものであり、同じ回路構成によって実現する場合、異なる回路構成によって実現する場合がある。
【００５０】
第１のコードセレクタ回路２３３または第２のコードセレクタ回路２４３は、ＭＲＳ６１及びＦＵＳＥ６２によって決定されるＣＯＤＥＳＴＰ［１：０］を受け、ＣＯＤＥＳＴＰ［１：０］の値に応じて遅延量を決定する。具体的には、第１のコードセレクタ回路２３３は、ＣＯＤＥＳＴＰ［１：０］によって、第１の遅延選択回路２３２が備える複数の遅延パスのうち、一の遅延パスを選択することによって遅延量を決定する。第２の遅延選択回路２４２も同様である。
第１のコードセレクタ回路２３３は、ＲＶＣＬＫ信号を受けると、ＲＶＣＬＫ信号を、決定した第１の遅延量に応じて遅らせてＲＰＣＬＫ信号を生成して出力する。一方、第２のコードセレクタ回路２４３は、ＦＶＣＬＫ信号を受けると、ＦＶＣＬＫ信号を、決定した第２の遅延量に応じて遅らせてＦＰＣＬＫ信号を生成して出力する。
【００５１】
図８Ａに示すＶＤＬ＿Ｒ２３は電圧判定信号としてのＶＤＬＣＯＤＥ信号、及び、外部ピンで制御されるＭＲＳ６１あるいはＦＵＳＥ６２に基づくＣＯＤＥＳＴＰ信号との組合せから、第１の遅延量を選択する。このため、第１の遅延選択回路２３２は、インバータの段数で遅延値を変化させる構成である。遅延値の変更の手段としては、インバータ段数を用いることに限定されるものではなく、例えば負荷容量やＦａｎｏｕｔ等の切り替えも考えられる。
ＣＯＤＥＳＴＰ信号で選択できるＶＤＬＣＯＤＥ信号と、ＶＤＬ＿Ｒ２３及びＶＤＬ＿Ｆ２４それぞれの遅延量との関係の一例を、図９Ａ〜９Ｈ、及び図１０に示すように、複数のパターンをあらかじめ設計しておく。図９Ａ〜９Ｈ中、"Ｌ"は"Ｌｏｗ"、"Ｈ"は"Ｈｉｇｈ"を意味する。ＲＶＣＬＫ信号側遅延量は、ＶＤＬ_Ｒ２３が用いる第１の遅延量であり、ＦＶＣＬＫ信号側遅延量は、ＶＤＬ＿２４が用いる第２の遅延量である。システムのテスタ評価によって、実物製品としてのシステムの特性確認結果を、モードを用いてフィードバックさせる。これにより、ＶＤＬＣＯＤＥ信号（電圧判定信号）とＣＯＤＥＳＴＰ信号（モード）との最適な関係を、システム構築後に設定することが可能となる。
【００５２】
図９Ａ〜９Ｈ、図１０に示す例では、ＶＤＬＣＯＤＥ信号はデフォルト値８（ＶＤＬＣＯＤＥ：４'ｈ８）とし、このときの遅延量をゼロとしている。ＶＤＬＣＯＤＥ信号が値０〜７までは、ＲＶＣＬＫ信号側（ＶＤＬ＿Ｒ２３）でゼロより大きい遅延量がＣＯＤＥＳＴＰ信号の値０〜３に応じて選択され、ＶＤＬＣＯＤＥ信号が値９〜１５まではＦＶＣＬＫ側（ＶＤＬ＿Ｆ２４）でゼロより大きい遅延量がＣＯＤＥＳＴＰ信号の値０〜３に応じて選択される。このように、予め設定した情報（例えば、図９Ａ〜９Ｈ、図１０）に基づいて、電圧判定信号としてのＶＤＬＣＯＤＥ信号と、モードとしてのＣＯＤＥＳＴＰ信号との組合せによって、ＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４において遅延量が選択される。図９Ａ〜９Ｈでは、Ｄ１〜Ｄ６は、任意の数値であり、Ｄ５、Ｄ３、Ｄ１、Ｄ２（Ｄ５＜Ｄ３＜Ｄ１＜Ｄ２）の順に大きい場合を想定している。
【００５３】
なお、図８Ａ、８Ｂ、及び図９Ａ〜９Ｈでは、４ビットのＶＤＬＣＯＤＥ信号（電圧判定信号）を８ビットのＶＤＬＳＥＬ信号に対応づけて、多様な遅延量を選択できるような構成を示したが、これに限られるわけではない。電圧判定信号とモードとの組合せに、遅延量を対応づける場合であってもよい。例えば、図８Ａ、８Ｂにおいて、電圧判定信号としての１ビットのＶＤＬＣＯＤＥ信号と、モードとしての複数のビットのＣＯＤＥＳＴＰとの組合せに対応づけることが可能な複数の遅延量を用いる場合を排除するものではない。この場合、第１のＶＤＬセレクタ回路２３１または第２のＶＤＬセレクタ回路２４１を介すことなく、電圧判定信号を第１の遅延選択回路２３２または第２の遅延選択回路２４２へ入力してもよい。
加えて、図８Ａ、８Ｂで示す電圧判定信号及びモードのビット数は一例であり、他のビット数の電圧判定信号及びモードを用いてもよい。
【００５４】
図１１、１２は電圧ＶＤＤＱが基準電圧より低い場合と高い場合における、半導体装置の動作例を示すタイミングチャートである。具体的には、Ｉ／Ｏ電圧判定回路の動作とその出力信号によりＶＤＬの遅延値および基準クロックとエコークロックのスキューの変化を示したタイミングチャートの一例である。図１１、１２では、基準電圧をＶ１（Ｖ）（Ｖ１は正の数値）とし、Ｉ／Ｏ電圧判定回路５１が用いるリファレンスレベルＶＲＥＦが基準電圧Ｖ１の２分の１（Ｖ１／２）である場合を一例として説明する。ＶＤＬ調整の一つのサイクルをチャートの下に矢印で示すとともに、何番目のＶＤＬ調整サイクルかを最上段に記載した。分圧レベルＶＤＤＱＲに対するリファレンスレベルＶＲＥＦの値を点線で示す。また、電圧判定信号は、４ビットのＶＤＬＣＯＤＥ信号であり、図９Ａ〜９Ｈ、図１０に示す電圧判定信号とモードとの組合せを用いる。ＤＩＶＣＬＫ信号は、２分周モードである場合を示す。加えて、説明を容易にするため、図１１、１２では、一例として図９Ａ、９Ｅに示す、ＣＯＤＥＳＴＰ［１：０］の値がゼロである場合を用い、遅延量に示すＤ１の値を２０ｐｓとしている。
【００５５】
図１１では、電圧ＶＤＤＱが基準電圧Ｖ１より低く、位相調整サイクル１のときのＣＫ−ＱＫスキューの値が−６０ｐｓの場合の動作の一例を示す。Ｉ／Ｏ電圧判定回路５１は、ＶＤＬ調整の1番目のサイクルでは、ＶＤＬＣＯＤＥ信号の初期値としてデフォルト値８を出力する。２番目のサイクルでは、カウンタ５１４が一つ減算され、ＶＤＬＣＯＤＥ信号が値７、ＶＤＬ＿Ｒ２３が決定する遅延量が＋２０ｐｓとなる。３番目のサイクルでは、カウンタ５１４がさらに一つ減算され、ＶＤＬＣＯＤＥ信号が値６、遅延量が＋４０ｐｓとなる。４番目のサイクルでは、カウンタ５１４がさらに一つ減算され、ＶＤＬＣＯＤＥ信号が値５、遅延量が＋６０ｐｓとなる。５番目のサイクルでは、カウンタ５１４が一つ加算され、ＶＤＬＣＯＤＥ信号が値６、遅延量が＋４０ｐｓとなる。６番目のサイクルでは、カウンタ５１４が一つ減算され、ＶＤＬＣＯＤＥ信号が値５、遅延量が＋６０ｐｓとなる。１番目から６番目までのＶＤＬ調整サイクルにおいて、ＶＤＬ＿Ｆ２４が決定する遅延量は、常にゼロとなる。
【００５６】
図１２では、電圧ＶＤＤＱが基準電圧Ｖ１より高く、位相調整サイクル１のときのＣＫ−ＱＫスキューの値が＋６０ｐｓの場合の動作の一例を示す。Ｉ／Ｏ電圧判定回路５１は、ＶＤＬ調整の1番目のサイクルでは、ＶＤＬＣＯＤＥ信号の初期値としてデフォルト値８を出力する。２番目のサイクルでは、カウンタ５１４が一つ加算され、ＶＤＬＣＯＤＥ信号が値９、ＶＤＬ＿Ｆ２４が決定する遅延量が＋２０ｐｓとなる。３番目のサイクルでは、カウンタ５１４がさらに一つ加算され、ＶＤＬＣＯＤＥ信号が値１０、遅延量が＋４０ｐｓとなる。４番目のサイクルでは、カウンタ５１４がさらに一つ加算され、ＶＤＬＣＯＤＥ信号が値１１、遅延量が＋６０ｐｓとなる。５番目のサイクルでは、カウンタ５１４が一つ減算され、ＶＤＬＣＯＤＥ信号が値１０、遅延量が＋４０ｐｓとなる。６番目のサイクルでは、カウンタ５１４が一つ加算され、ＶＤＬＣＯＤＥ信号が値１１、遅延量が＋６０ｐｓとなる。１番目から６番目までのＶＤＬ調整サイクルにおいて、ＶＤＬ＿Ｒ２３が決定する遅延量は、常にゼロとなる。
図１１、１２ともに７番目以降のサイクルでは、分圧レベルＶＤＤＱＲがリファレンスレベルＶＲＥＦの前後の値を採ることを繰り返す。
【００５７】
図１１、１２に示すように、本実施形態の半導体装置１０１、１０２では、Ｉ／Ｏ電圧電源の電圧レベルに応じて自動的にＶＤＬの遅延値が調整されて基準クロック信号ＣＫ／ＣＫ＃とエコークロック信号ＱＫ／ＱＫ＃のスキュー（ＣＫ−ＱＫスキュー）を抑制する。この例ではＩ／Ｏ電圧電源の電圧ＶＤＤＱが基準電圧より低い場合には帰還クロック信号のパスが入力クロック信号、出力クロック信号のパスに対して遅くなることを前提としており、入力クロック信号側（リファレンス側）のＶＤＬ＿Ｒ２３の遅延を増やして入力クロック信号に対する帰還クロック信号の位相の前倒しを抑制する。一方、Ｉ／Ｏ電圧電源の電圧ＶＤＤＱが基準電圧より高い場合には帰還クロック信号側（フィードバック側）のＶＤＬ＿Ｆ２４の遅延量を増やして基準クロック信号に対するエコークロック信号の位相遅れを抑制する。
【００５８】
図１３に従来の回路の基準クロック信号（ＣＫ／ＣＫ＃）とエコークロック信号（ＱＫ／ＱＫ＃）とのスキューのタイミングイメージを示す。図１４に本実施形態の半導体装置の基準クロック信号とエコークロック信号とのスキューのタイミングイメージを示す。図１３、１４では、Ｉ／Ｏ電圧電源の電圧レベルに関して、上段に電圧ＶＤＤＱが基準電圧より低い場合（低ＶＤＤＱ時）、下段に電圧ＶＤＤＱが基準電圧より高い場合（高ＶＤＤＱ時）を示す。
【００５９】
図１３、１４に示すように、従来の回路は、低ＶＤＤＱ時では、エコークロック信号が基準クロック信号に対して遅れた状態で二つのクロック信号の位相を調整する。一方、高ＶＤＤＱ時では、エコークロック信号が基準クロック信号に対して速くなった状態で二つのクロック信号の位相を調整する。図１３では、低ＶＤＤＱ時及び高ＶＤＤＱ時それぞれのＣＫ−ＱＫスキューを合わせると、全ＣＫ−ＱＫスキューは、例えば、それぞれのＣＫ−ＱＫスキューを合算した長さになる。言い換えると、従来の回路では、半導体装置が基準クロック信号を入力し、エコークロック信号を出力する場合に、外部装置に起因する外部環境要因の影響や、Ｉ／Ｏ電圧電源の電圧レベルの変動の影響を考慮していない。そのため、これらの影響によるエコークロック信号のずれを補償することができない。その結果、このずれが基準クロック信号とエコークロック信号とのスキューに現れてしまう。
【００６０】
これに対して、本実施形態の半導体装置は、低ＶＤＤＱ時及び高ＶＤＤＱ時に生じるエコークロック信号の遅れや速まりを補償するため、低ＶＤＤＱ時及び高ＶＤＤＱ時それぞれのＣＫ−ＱＫスキューを合わせた全ＣＫ−ＱＫスキューは、図１３に示す場合より短くなる。これは、遅延調整部２が、位相調整部３へ入力する入力クロック信号と帰還クロック信号とを、基準クロック信号に対するエコークロック信号の遅れや速まりを補償するように、遅延量を選択することによって実現している。
【００６１】
言い換えると、遅延調整部２は、Ｉ／Ｏ電圧電源の電圧レベル及び外部装置の外部環境要因によって、エコークロック信号が基準クロック信号に対して遅れたり、速まったりすることを取り除くため、Ｉ／Ｏ電圧電源の電圧レベル及び外部装置の外部環境要因に応じて選択する遅延量を用いる。より具体的には、入力クロック信号及び帰還クロック信号それぞれに、電圧判定信号とモード情報との組合せに対応する遅延量を付加する。その結果、位相調整部３が、基準クロック信号に対するエコークロック信号の遅れや速まりを補償した出力クロック信号を出力するため、基準クロック信号とエコークロック信号とのスキューが抑制されることになる。
上述したように、図１４では、Ｉ／Ｏ電源電圧の電圧レベルに応じて生じる、基準クロック信号とエコークロック信号との位相差をキャンセルするようにＶＤＬ調整することにより、全ＣＫ−ＱＫスキューが抑制されることを表している。
【００６２】
このように、本実施形態の半導体装置では、遅延調整部２、具体的には、第１ＶＤＬ部２１、第２ＶＤＬ部２２（ＶＤＬ＿Ｒ２４、ＶＤＬ＿Ｆ２４）によって、Ｉ／Ｏ電圧電源の電圧レベル及び当該半導体装置を搭載する外部装置に起因する外部環境要因に応じて、フィードバック部４によって構成されるパスと、入力クロック信号と帰還クロック信号とを入出力するパスとの遅延差変動をキャンセルするように調整する。言い換えると、遅延調整部２が位相調整部３へ入力する入力クロック信号と帰還クロック信号との遅延量を調整する。これにより、Ｉ／Ｏ電圧電源の電圧レベルの変動や、外部環境要因により生じる内部クロックスキューを抑制することが可能になる。加えて、モード情報を用いることにより、外部環境要因と電圧レベルとの関係を考慮できるため、外部環境要因により生じる内部クロックスキューがＩ／Ｏ電圧電源の電圧レベルにより大きくなることを抑制することができる。
【００６３】
実施形態２．
実施形態２では、Ｉ／Ｏ電圧電源の電圧レベルを判定する判定周期を外部から変更できるように構成した一態様を説明する。図１または図４において、記憶部６が、外部から設定される判定周期を保存し、記憶部６から電圧判定部５へ判定周期が通知される構成となる。以下、具体的な回路図を用いて説明する。
【００６４】
図１５は、本発明の実施形態２に係る半導体装置の構成例を示す回路図である。半導体装置１０３は、図５に示す半導体装置１０２に対して、ＭＲＳ６４とＩ／Ｏ電圧判定回路５２との機能を変更し、ＯＲ回路６５を追加した構成となっている。他の同じ符号の構成要素は図５と同様であるため説明を省略する。
ＭＲＳ６４は、外部から設定されるモードを保持することに加え、外部から設定される分周数を保持する。
ＯＲ回路６５は、ＭＲＳ６４が保持する分周数と、ＦＵＳＥ６２が保持する値との論理積をＤＩＶＳＥＬ信号（判定周期）として生成する。なお、図１５では、ＯＲ回路６５によってＤＩＶＳＥＬ信号を生成する例を示しているが、ＭＲＳ６４が保持する分周数をＤＩＶＳＥＬ信号として用いてもよい。
図１５において、ＭＲＳ６４、ＦＵＳＥ６２、及びＯＲ回路６３、６５が、図１または図４の記憶部６に対応する。
【００６５】
図１６に、Ｉ／Ｏ電圧判定回路の一例を示す。Ｉ／Ｏ電圧判定回路５２は、ＯＲ回路６５からＤＩＶＳＥＬ信号を受け取る。
分周切替回路５２１は、ＯＲ回路６５からＤＩＶＳＥＬ信号を受け、ＰＬＬ３２からのＰＣＬＫ信号をＤＩＶＳＥＬ信号に応じて分周し、ＤＩＶＣＬＫ信号として出力する。図１６に示す通り、半導体装置１０３の内部クロック信号である、ＰＣＬＫ信号をＭＲＳ６４あるいはＦｕｓｅ６２で制御されるＤＩＶＳＥＬ信号により、１〜ｍ分周（ｍは１より大きい数値）に切り替えてＤＩＶＣＬＫ信号として出力する。これにより、Ｉ／Ｏ電圧判定回路５２が電圧判定の更新頻度を切り替えることが可能になる。特に、ＭＲＳ６４を用いて外部から判定周期を設定可能にすることにより、初期設定時に判定周期を設定するとともに、半導体装置１０３の稼働後においても判定周期を変更することができる。そのため、半導体装置１０３を搭載したシステムの稼働状況に応じて、判定周期を変更することができる。これにより、Ｉ／Ｏ電圧電源の電圧レベルを適切なタイミングで判定することができる。
【００６６】
実施形態３．
実施形態３では、半導体装置を搭載するシステム側で基準クロック信号とエコークロック信号とのスキューを調整可能とする一態様を説明する。
図１７は、本発明の実施形態２に係る半導体装置を搭載したプリント基板の構成例を示す図である。図１７では、プリント基板２００に、半導体装置１０３と、それを制御するメモリコントローラ２０１とを搭載した接続イメージ図を示す。
図１７に示すように、半導体装置１０４は、チップ３０１とメモリコントローラ２０１との間に、ＰＡＤ１９１、パッケージＬＣＲ１９２、パッケージボール１９３、プリント基板ＬＣＲ２９１を介して接続される。
メモリコントローラ２０１と半導体装置１０３（メモリ）間のプリント基板上の配線は、システム毎に異なり、半導体装置１０２の入出力部で入力クロック信号と帰還クロック信号とのスキューを合わせこむことがシステムとして必ずしも最適ではない場合がある。
そこで、本実施形態では、システムに組み込んだ後にメモリコントローラ２０１から命令される信号によって、入力クロック信号と帰還クロック信号とのスキューをずらすことを可能にする一態様を説明する。
【００６７】
図１８は、本発明の実施形態３に係る半導体装置の構成例を示すブロック図である。半導体装置１０４は、図１５の半導体装置１０３へ、メモリコントローラ２０１からの命令をＭＲＳ６６が受け、Ｉ／Ｏ電圧判定回路５３へ通知するように構成されている。半導体装置１０４は、図１５の半導体装置１０３に対して、ＭＲＳ６６及びＩ／Ｏ電圧判定回路５３の機能を変更し、ＯＲ回路６７を追加している。他の同じ符号の構成要素は図１５と同様であるため説明を省略する。
【００６８】
ＭＲＳ６６は、外部から設定されるモード及び分周数に加え、オフセット値を保持する。オフセット値は、メモリコントローラ２０１からＭＲＳ６６へ設定される値である。
ＯＲ回路６７は、ＭＲＳ６６の保持するオフセット値と、ＦＵＳＥ６２が保持する値との論理積をＣＯＦＦＳＥＴ信号（オフセット量）として生成する。なお、図１８では、ＯＲ回路６７によってＣＯＦＦＳＥＴ信号を生成する例を示しているが、ＭＲＳ６６が保持するオフセット値をＣＯＦＦＳＥＴ信号として用いてもよい。
図１８において、ＭＲＳ６６、ＦＵＳＥ６２、及びＯＲ回路６３、６５、６７が、図１または図４の記憶部６に対応する。
【００６９】
図１９は、実施形態３のＩ／Ｏ電圧判定回路の一例を示す回路図である。図１９では、Ｉ／Ｏ電圧判定回路５３がＣＯＦＦＳＥＴ信号を受け取る過程をＭＲＳ６６等の構成要素とともに示している。図１９のＩ／Ｏ電圧判定回路５３は、図１６のＩ／Ｏ電圧判定回路５２に対して、カウンタ５３１の機能を変更した構成であり、他の同じ符号の構成要素は図１６と同様であるため説明を省略する。
カウンタ５３１は、ＯＲ回路６７からｎビットのＣＯＦＦＳＥＴ信号を受け、遅延量にオフセットを強制的に設定する。
図２０に実施形態３のカウンタの回路図の一例を示す。カウンタ５３１は、ＵＰＤＡＴＥレジスタ５１４２−０〜５１４２−（ｎ−１）の後段に加算器５３１１−０〜５３１１−（ｎ−１）を追加し、ＣＯＦＦＳＥＴ［ｎ−１：０］を加算した、ＶＤＬＣＯＤＥ［ｎ−１：０］を出力する
図１８、図１９に示すようにＭＲＳ６６の出力信号としてｎビットのＣＯＦＦＳＥＴ信号を追加することによって、ＶＤＬ＿Ｒ２３、ＶＤＬ＿Ｆ２４の遅延値にオフセットを強制的に設定する。
【００７０】
図２１に、実施形態３における基準クロック信号とエコークロック信号とのスキューを調整するイメージを示す。種々のオフセット値を設定する一連の動作により、図２１に示すように入力クロック信号と帰還クロック信号とのスキューを抑制するとともに、ｄｅｓｋｅｗトレーニングのようにシステムセットとして入力クロック信号と帰還クロック信号とスキューの最適値を探索することも可能となる。一般的に、ｄｅｓｋｅｗトレーニングは、受け側の装置において、入力クロック信号と入力データ信号の位相関係を試験的にずらして、データを取り込むことができる最適な位相ポイントを見つけるシーケンスである。
本実施形態の半導体装置によれば、例えば、半導体装置（メモリ）とメモリコントローラとがセットになったシステムとして組み立てた後に、メモリコントローラが出力する信号によって最適な入出力クロックスキュー値を設定することが可能である。あるいは、半導体装置と他のシステムとをセットとして組み込んだ後に、セット全体として最適な入出力スキューを、システムから出力する信号によって設定することができる。
【００７１】
なお、図１８では、図１５に示す半導体装置１０３へオフセット値を設定する機能を追加した構成例を示したが、図５に示す半導体装置１０２へ本実施形態の機能を追加することも可能である。さらには、図４に示す半導体装置１０１や図１に示す半導体装置１００をプリント基板２００へ本実施形態の機能を追加することもできる。
加えて、図１７では、半導体装置１０４とメモリコントローラ２０１とをプリント基板２００へ搭載する例を示したが、この構成に限られるものではない。本発明に係る半導体装置は、メモリコントローラを備えていてもよい。図２２にメモリコントローラを含む半導体装置の構成例を示す。図２２の半導体装置３００は、メモリ３０２とメモリコントローラ３０３とを含む構成であってもよい。メモリ３０２は、図１に示す半導体装置１００が備える各構成要素を含む。メモリコントローラ３０３は、図１７に示すメモリコントローラ２０２と同様の機能を実現する。メモリ３０２とメモリコントローラ３０３とは、半導体装置１０５内でパッケージＬＣＲ１９２を備える各種信号線を介して信号を送受信する。
【００７２】
その他の実施形態．
上記各実施形態では、図１の位相調整部３の一例としてとしてＰＬＬ部３１あるいはＰＬＬ３２を示しているが、これに限られるわけではない。例えば、基準クロック信号と、半導体装置１００内の入力クロック信号との周波数が一致する場合、ＰＬＬ部３１あるいはＰＬＬ３２に替えてＤＬＬ回路を用いることも可能である。
加えて、位相調整部３は、入力クロック信号と帰還クロック信号との位相を一致させる機能を有する回路であれば、ＰＬＬ回路やＤＬＬ回路に限られることなく、他の回路によって実現してもよい。
【００７３】
以上のように、本発明に係る好適な実施形態によれば、Ｉ／Ｏ電圧電源の電圧レベルと、外部装置から生じる外部環境要因（例えば、入力信号のスルーレート、出力信号への出力負荷）とに応じて、入力クロック信号と帰還クロック信号とを同期させる。言い換えると、図１の位相調整部３に入力する二つのクロック信号に対して、電源電圧レベル、外部環境要因の影響を取り除くように、遅延調整部２（例えば、ＶＤＬ）によって遅延量を調整し、遅延量を調整した二つのクロック信号を位相調整部３へ入力することが可能となる。
【００７４】
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
【符号の説明】
【００７５】
１  第１のバッファ
２  遅延調整部
３  位相調整部
４  フィードバック部
５  電圧判定部
６  記憶部
７  エコークロック生成部
８  第２のバッファ
９−１、９−２  処理部
１１〜１６、４１〜４３  バッファ
２１  第１ＶＤＬ部（第１の遅延調整部）
２２  第２ＶＤＬ部（第２の遅延調整部）
２３  ＶＤＬ＿Ｒ
２４  ＶＤＬ＿Ｒ
３１  ＰＬＬ回路
３２  ＰＬＬ
５１  Ｉ／Ｏ電圧判定回路
６１  ＭＲＳ
６２  ＦＵＳＥ
６３、６４  ＯＲ回路
１００〜１０５、１０９  半導体装置
１９１  ＰＡＤ
１９２  パッケージＬＣＲ
１９３  パッケージボール
２０１、３０３  メモリコントローラ
２３１  第１のＶＤＬセレクタ回路
２３２  第１の遅延選択回路
２３３  第１のコードセレクタ回路
２４１  第２のＶＤＬセレクタ回路
２４２  第２の遅延選択回路
２４３  第２のコードセレクタ回路
２９１  プリント基板ＬＣＲ
３０１  チップ
３０２  メモリ
５１１  ＶＤＤＱ分圧レベル発生回路
５１２  アンプ回路
５１３  アンプ判定ラッチ回路
５１４  カウンタ
５１５  パルス発生回路
５１６  分周切替回路
２３１１  第１の変換テーブル
２４１１  第２の変換テーブル
５１１１  直列抵抗出力部
５１１２  スイッチ部
５１４１−０〜５１４１−（ｎ−１）、５３１１−０〜５３１１−（ｎ−１）  加算器
５１４２−０〜５１４２−（ｎ−１）  ＵＰＤＡＴＥレジスタ
【図１】
2013090225.tif 000003
【図２】
2013090225.tif 000004
【図３】
2013090225.tif 000005
【図４】
2013090225.tif 000006
【図５】
2013090225.tif 000007
【図６】
2013090225.tif 000008
【図７】
2013090225.tif 000009
【図８Ａ】
2013090225.tif 000010
【図８Ｂ】
2013090225.tif 000011
【図９Ａ】
2013090225.tif 000012
【図９Ｂ】
2013090225.tif 000013
【図９Ｃ】
2013090225.tif 000014
【図９Ｄ】
2013090225.tif 000015
【図９Ｅ】
2013090225.tif 000016
【図９Ｆ】
2013090225.tif 000017
【図９Ｇ】
2013090225.tif 000018
【図９Ｈ】
2013090225.tif 000019
【図１０】
2013090225.tif 000020
【図１１】
2013090225.tif 000021
【図１２】
2013090225.tif 000022
【図１３】
2013090225.tif 000023
【図１４】
2013090225.tif 000024
【図１５】
2013090225.tif 000025
【図１６】
2013090225.tif 000026
【図１７】
2013090225.tif 000027
【図１８】
2013090225.tif 000028
【図１９】
2013090225.tif 000029
【図２０】
2013090225.tif 000030
【図２１】
2013090225.tif 000031
【図２２】
2013090225.tif 000032
【図２３】
2013090225.tif 000033
【図２４】
2013090225.tif 000034
【図２５】
2013090225.tif 000035
【図２６】
2013090225.tif 000036