(57)【要約】【課題】低いオン抵抗を有しかつ容易に製造することができる炭化珪素半導体装置を提供する。【解決手段】第１の導電型を有する炭化珪素基板ＳＢの第１の面Ｐ１上にマスク６０が形成される。第１の面Ｐ１に対して傾斜し炭化珪素基板ＳＢを部分的に挟む側壁ＳＷを有するトレンチＴＲが第１の面Ｐ１上に形成されるように第１の面Ｐ１がエッチングされる。側壁ＳＷ上に設けられ第２の導電型を有するゲート領域１４と、第１導電型を有し、かつゲート領域１４によって挟まれた部分を有し、かつ第２の面Ｐ２をなす部分を有するチャネル領域１０とが、炭化珪素基板ＳＢから形成されるように、側壁ＳＷ上に、第２の導電型を炭化珪素に付与するための導電型不純物が注入される。【選択図】図１
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに対向する第１の面および第２の面を有し、第１の導電型を有する炭化珪素基板を準備する工程と、
前記炭化珪素基板の前記第１の面上に、開口部と、前記厚さ方向と交差する面内方向において前記開口部によって挟まれたマスキング部とを有するマスクを形成する工程と、
前記第１の面に対して９０°よりも小さい角度だけ傾斜し前記面内方向において前記炭化珪素基板を部分的に挟む側壁を有するトレンチが前記第１の面上に形成されるように、前記マスクを用いて前記炭化珪素基板の前記第１の面をエッチングする工程と、
前記トレンチの前記側壁上に設けられ前記第１の導電型と異なる第２の導電型を有するゲート領域と、前記第１導電型を有し、かつ前記面内方向において前記ゲート領域によって挟まれた部分を有し、かつ前記第２の面をなす部分を有するチャネル領域とが、前記炭化珪素基板から形成されるように、前記炭化珪素基板の前記側壁上に、前記第１の導電型と異なる第２の導電型を炭化珪素に付与するための導電型不純物を注入する工程と、
前記トレンチ内に、前記ゲート領域に接しかつ前記チャネル領域から離れたゲート電極を形成する工程と、
前記第１の面上において前記チャネル領域に接するソース電極を形成する工程と、
前記第２の面上において前記チャネル領域に接するドレイン電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項２】
前記導電型不純物を注入する工程は前記マスクを用いて行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記炭化珪素基板の前記第１の面をエッチングする工程は、熱エッチングを行う工程を含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１の導電型はｎ型である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素半導体装置であって、
側壁を有するトレンチが設けられた第１の面と、厚さ方向において前記第１の面と対向する第２の面とを有する炭化珪素基板を備え、前記側壁は前記第１の面に対して９０°よりも小さい角度だけ傾斜しており、前記側壁は前記厚さ方向と交差する面内方向において前記炭化珪素基板を部分的に挟んでおり、前記炭化珪素基板は、前記トレンチの前記側壁上に設けられ前記第１の導電型と異なる第２の導電型を有するゲート領域と、前記第１導電型を有し、かつ前記面内方向において前記ゲート領域によって挟まれた部分を有し、かつ前記第２の面をなす部分を有するチャネル領域とを含み、前記炭化珪素半導体装置はさらに
前記トレンチ内に設けられ、前記ゲート領域に接しかつ前記チャネル領域から離れたゲート電極と、
前記第１の面上において前記チャネル領域に接するソース電極と、
前記第２の面上において前記チャネル領域に接するドレイン電極とを備える、炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は炭化珪素半導体装置およびその製造方法に関し、特にゲート電極を有する炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン基板を用いた電力用半導体装置として、トレンチゲートを有するＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）が広く用いられている。一方で、シリコンの代わりに炭化珪素を用いることが活発に検討されている。炭化珪素を用いることで、半導体装置のオン抵抗をより小さくすることができると期待されている。しかしながらこれまでのところ、理論的に期待される程度にオン抵抗が低いＭＯＳＦＥＴは得られていない。この理由は、オン抵抗に大きく影響するチャネル移動度が、炭化珪素の物性から予測される理論的な値に比して大幅に小さくなっているためと考えられる。特開２０１１−２３６７５号公報（特許文献１）によれば、炭化珪素を用いたトレンチＭＯＳＦＥＴのチャネル移動度の低下は、トレンチ側壁面が滑らかでないことに起因する、と指摘されている。
【０００３】
ＭＯＳＦＥＴと異なり接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の場合、上述したチャネル移動度低下の問題をほぼ避けることができる。なぜならば、ＪＦＥＴにおけるチャネルの大部分は、バルク結晶中に位置しており結晶表面の影響を受けにくいためである。
【０００４】
非特許文献１（Ｙａｓｕｎｏｒｉ  Ｔａｎａｋａ  ｅｔ．ａｌ，  ”７００−Ｖ  １．０−ｍΩ・ｃｍ2  Ｂｕｒｉｅｄ  Ｇａｔｅ  ＳｉＣ−ＳＩＴ（ＳｉＣ−ＢＧＳＩＴ）”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２７，  Ｎｏ．  １１，  （２００６），  ｐｐ．  ９０８−９１０)によれば、炭化珪素半導体装置として、静電誘導トランジスタ（ＳＩＴ：Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）または接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称されるものが提案されている。このＪＦＥＴは、ｐ+ゲート層によって構成される埋め込みゲートを有する。このＪＦＥＴの製造方法は次の工程を含む。第１工程において、ｎ+  ４Ｈ−ＳｉＣ基板上にｎ-ドリフト層およびｐ+ゲート層がエピタキシャルに成長させられる。第２工程において、微細トレンチ構造を形成するためにｐ+ゲート層がドライエッチングされる。第３工程において、トレンチ構造にかぶさるようにｎ-チャネル領域がエピタキシャル成長によって形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２３６７５号公報
【非特許文献】
【０００６】
【非特許文献１】Ｙａｓｕｎｏｒｉ  Ｔａｎａｋａ  ｅｔ．ａｌ，  ”７００−Ｖ  １．０−ｍΩ・ｃｍ2  Ｂｕｒｉｅｄ  Ｇａｔｅ  ＳｉＣ−ＳＩＴ（ＳｉＣ−ＢＧＳＩＴ）”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２７，  Ｎｏ．  １１，  （２００６），  ｐｐ．  ９０８−９１０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のＪＦＥＴにおいては、ｐ+ゲート層に形成されるトレンチの幅がチャネル幅に対応する。このため、極端に大きなゲート電圧を用いることなくチャネルを制御可能とするためには、トレンチの幅を微細なものとする必要がある。このトレンチ内を埋めるｎ-チャネル領域の形成にばらつきがあると、ｐ+ゲート層とｎ-チャネル領域とによって形成されるｐｎ接合面にばらつきが生じるので、ＪＦＥＴの特性がばらついてしまう。このため上記のＪＦＥＴの製造方法においては、微細なトレンチを形成する微細加工と、この微細なトレンチを精度よく埋めるエピタキシャル成長とを行う必要がある。このように上記のＪＦＥＴの製造方法は難易度が高いものである。
【０００８】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、低いオン抵抗を有しかつ容易に製造することができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の炭化珪素半導体装置の製造方法は次の工程を有する。厚さ方向において互いに対向する第１の面および第２の面を有し、第１の導電型を有する炭化珪素基板が準備される。炭化珪素基板の第１の面上に、開口部と、厚さ方向と交差する面内方向において開口部によって挟まれたマスキング部とを有するマスクが形成される。第１の面に対して９０°よりも小さい角度だけ傾斜し面内方向において炭化珪素基板を部分的に挟む側壁を有するトレンチが第１の面上に形成されるように、マスクを用いて炭化珪素基板の第１の面がエッチングされる。トレンチの側壁上に設けられ第１の導電型と異なる第２の導電型を有するゲート領域と、第１導電型を有し、かつ面内方向においてゲート領域によって挟まれた部分を有し、かつ第２の面をなす部分を有するチャネル領域とが、炭化珪素基板から形成されるように、炭化珪素基板の側壁上に、第１の導電型と異なる第２の導電型を炭化珪素に付与するための導電型不純物が注入される。トレンチ内に、ゲート領域に接しかつチャネル領域から離れたゲート電極が形成される。第１の面上においてチャネル領域に接するソース電極が形成される。第２の面上においてチャネル領域に接するドレイン電極が形成される。
【００１０】
この製造方法によれば、ゲート領域とチャネル領域との界面に形成されるｐｎ接合面を有するＪＦＥＴ構造が設けられるので、ＭＯＳＦＥＴ構造に比してチャネル移動度の低下が避けられる。これによりオン抵抗を低くすることができる。またこの製造方法によれば、チャネルを制御するためのｐｎ接合面が、トレンチの埋め込みによってではなく、炭化珪素基板の側壁上への不純物の注入によって形成される。よってトレンチを精度よく埋める必要がないので、炭化珪素半導体装置を容易に製造することができる。以上のように、この製造方法によれば、低いオン抵抗を有する炭化珪素半導体装置を容易に製造することができる。
【００１１】
好ましくは、導電型不純物を注入する工程は上記マスクを用いて行われる。これにより、導電型不純物を注入するためのマスクを別途形成する必要がなくなる。よって炭化珪素半導体装置をより容易に製造することができる。
【００１２】
好ましくは、炭化珪素基板の第１の面をエッチングする工程は、熱エッチングを行う工程を含む。これにより、所定の傾斜を有する側壁を有するトレンチを安定的に形成することができる。よって炭化珪素半導体装置の特性ばらつきを抑制することができる。
【００１３】
好ましくは、第１の導電型はｎ型である。これにより、ｎチャネル型のＪＦＥＴ構造が設けられる。よってオン抵抗をより小さくすることができる。
【００１４】
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート電極と、ソース電極と、ドレイン電極とを有する。炭化珪素基板は、第１の面と、厚さ方向において第１の面と対向する第２の面とを有する。第１の面には、側壁を有するトレンチが設けられている。側壁は、第１の面に対して９０°よりも小さい角度だけ傾斜している。側壁は、厚さ方向と交差する面内方向において炭化珪素基板を部分的に挟んでいる。炭化珪素基板はゲート領域およびチャネル領域を有する。ゲート領域は、トレンチの側壁上に設けられ、第１の導電型と異なる第２の導電型を有する。チャネル領域は、第１導電型を有し、かつ面内方向においてゲート領域によって挟まれた部分を有し、かつ第２の面をなす部分を有する。ゲート電極は、トレンチ内に設けられ、ゲート領域に接しておりかつチャネル領域から離れている。ソース電極は第１の面上においてチャネル領域に接している。ドレイン電極は第２の面上においてチャネル領域に接している。
【００１５】
この炭化珪素半導体装置によれば、ゲート領域とチャネル領域との界面に形成されるｐｎ接合面を有するＪＦＥＴ構造が設けられるので、ＭＯＳＦＥＴ構造に比してチャネル移動度の低下が避けられる。これによりオン抵抗を低くすることができる。またこの炭化珪素半導体装置によれば、チャネルを制御するためのｐｎ接合面を、トレンチの埋め込みによってではなく、炭化珪素基板の側壁上への不純物の注入によって形成し得る。よってトレンチを精度よく埋める必要がないので、炭化珪素半導体装置をより容易に得られるものとすることができる。以上のように、この炭化珪素半導体装置によれば、オン抵抗を低くすることができ、かつ炭化珪素炭化珪素半導体装置をより容易に得られるものとすることができる。
【発明の効果】
【００１６】
上述したように本発明によれば、低いオン抵抗を有しかつ容易に製造することができる炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す図であり、図２および図３の各々の線Ｉ−Ｉに対応した断面での断面図である。
【図２】図１の炭化珪素半導体装置の構造を概略的に示す平面図である。
【図３】図１の炭化珪素半導体装置が有する炭化珪素基板の構造を概略的に示す平面図である。
【図４】本発明の一実施の形態における炭化珪素半導体装置のオン状態を概略的に示す断面図である。
【図５】本発明の一実施の形態における炭化珪素半導体装置のオフ状態を概略的に示す断面図である。
【図６】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図７】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第２工程を概略的に示す平面図である。
【図８】図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略断面図である。
【図９】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第３工程を概略的に示す平面図である。
【図１０】図９の線Ｘ−Ｘに沿う概略断面図である。
【図１１】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図１２】本発明の一実施の形態における炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。
【発明を実施するための形態】
【００１８】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１９】
図１および図２に示すように、本実施の形態のＪＦＥＴ９０（炭化珪素半導体装置）は、エピタキシャル基板ＳＢ（炭化珪素基板）と、ゲート電極４０と、ソース電極４１と、ドレイン電極４２とを有する。エピタキシャル基板ＳＢは、炭化珪素から作られている。
【００２０】
図１および図３に示すように、エピタキシャル基板ＳＢは、上面Ｐ１（第１の面）と、厚さ方向（図１における縦方向）において上面Ｐ１と対向する下面Ｐ２（第２の面）とを有する。上面Ｐ１には、側壁ＳＷを有するトレンチＴＲが設けられている。側壁ＳＷは、上面Ｐ１に対して９０°よりも小さい角度だけ傾斜している。側壁ＳＷは、厚さ方向と交差する面内方向（図１における横方向）においてエピタキシャル基板ＳＢを部分的に挟んでいる。エピタキシャル基板ＳＢが六方晶系の結晶構造を有する場合、エピタキシャル基板ＳＢの、トレンチＴＲに囲まれた上面Ｐ１は、六角形の形状を有することが好ましい。さらに、この六角形が有する６つの辺の各々につながった側壁ＳＷは、結晶学的に等価なものであることが好ましい。
【００２１】
エピタキシャル基板ＳＢはゲート領域１４およびチャネル領域１０を有する。
ゲート領域１４はトレンチＴＲの側壁ＳＷ上に設けられている。またゲート領域１４はｐ型（第１の導電型と異なる第２の導電型）を有する。またゲート領域１４は、側壁ＳＷと実質的に平行な底面ＢＴと、底面ＢＴおよび側壁ＳＷの間をつなぐように延びる側面ＳＤとを有する。側面ＳＤは、おおよそ厚さ方向（図１における縦方向）に延びている。
【００２２】
チャネル領域１０はｎ型（第１導電型）を有する。またチャネル領域１０は、面内方向（図１における横方向）においてゲート領域１４によって挟まれた部分を有する。またチャネル領域１０は、下面Ｐ２をなす部分を有する。本実施の形態においては、チャネル領域１０は単結晶基板１１およびエピタキシャル層１２を有する。単結晶基板１１は、ｎ型を有し、下面Ｐ２をなしている。エピタキシャル層１２は、単結晶基板１１上にエピタキシャルに成長させられた炭化珪素から作られ、ｎ型を有し、上面Ｐ１をなしている。
【００２３】
ゲート電極４０は、トレンチＴＲ内に設けられ、ゲート領域１４に接しておりかつチャネル領域１０から離れている。ソース電極４１は上面Ｐ１上においてチャネル領域１０にオーミックに接している。ドレイン電極４２は下面Ｐ２上においてチャネル領域１０にオーミックに接している。
【００２４】
次にＪＦＥＴ９０の動作について、以下に説明する。
図４を参照して、ＪＦＥＴ９０は、ソース電極４１およびドレイン電極４２の間において、キャリア（本実施の形態においては電子）の経路ＥＬを有するスイッチング素子として用いられる。オン状態（図４に示す状態）においては、キャリアが、チャネル領域１０の面内方向（図中における横方向）においてゲート領域１４に挟まれた部分を通過する。具体的には、ソース電極４１から注入されたキャリアは、チャネル領域１０のうちゲート領域１４の側面ＳＤに挟まれた部分を通過し、チャネル領域１０のうちゲート領域１４の底面ＢＴに挟まれた部分を通過し、ドレイン電極４２から排出される。
【００２５】
図５を参照して、ゲート電極４０を介してゲート領域１４に、しきい値を超える電圧が印加されると、ゲート領域１４からチャネル領域１０中に、図中矢印で示すように空乏層が延びる。具体的には、チャネル領域１０のうち、面内方向（図中における横方向）においてゲート領域１４の側面ＳＤに挟まれた部分が、図中における矢印ＤＳで示すように延びる空乏層によって空乏化される。またチャネル領域１０のうち、面内方向においてゲート領域１４の底面ＢＴに挟まれた部分が、図中における矢印ＤＢで示すように延びる空乏層によって空乏化される。この結果、キャリアの経路ＥＬ（図４）が遮断される。すなわちＪＦＥＴ９０がオフ状態とされる。
【００２６】
次にＪＦＥＴ９０の製造方法について、以下に説明する。
図６に示すように、厚さ方向において互いに対向する上面Ｐ１および下面Ｐ２を有し、ｎ型を有するエピタキシャル基板ＳＢが準備される。具体的には、単結晶基板１１上にエピタキシャル層１２が形成される。エピタキシャル層１２は、たとえば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成し得る。
【００２７】
図７および図８に示すように、エピタキシャル基板ＳＢの上面Ｐ１上に、開口部ＯＰと、面内方向（図８における横方向）において開口部ＯＰによって挟まれたマスキング部ＭＳとを有するマスク６０が形成される。開口部ＯＰの位置は、トレンチＴＲ（図１および図３）が形成されることになる位置に対応している。マスク６０の材料は、たとえば酸化珪素である。
【００２８】
図９および図１０に示すように、マスク６０を用いてエピタキシャル基板ＳＢの上面Ｐ１がエッチングされる。これにより、側壁ＳＷを有するトレンチＴＲが上面Ｐ１上に形成される。側壁ＳＷは、上面Ｐ１に対して９０°よりも小さい角度だけ傾斜するように、かつ面内方向（図１０における横方向）においてエピタキシャル基板ＳＢを部分的に挟むように形成される。好ましくは、このエッチングは熱エッチング（詳しくは後述する）によって行われる。
【００２９】
図１１に示すように、エピタキシャル基板ＳＢの側壁ＳＷ上に、ｐ型を炭化珪素に付与するための導電型不純物がマスク６０を用いて注入される。これにより、エピタキシャル基板ＳＢからゲート領域１４とチャネル領域１０とが形成される。ゲート領域１４は、ｐ型を有し、トレンチＴＲの側壁ＳＷ上に設けられる。チャネル領域１０は、ｎ型を有し、かつ面内方向においてゲート領域１４によって挟まれた部分を有し、かつ下面Ｐ２をなす部分を有する。次にマスク６０が除去される（図１２）。
【００３０】
再び図１を参照して、トレンチＴＲ内に、ゲート領域１４に接しかつチャネル領域１０から離れたゲート電極４０が形成される。上面Ｐ１上においてチャネル領域１０に接するソース電極４１が形成される。下面Ｐ２上においてチャネル領域１０に接するドレイン電極４２が形成される。以上によりＪＦＥＴ９０が得られる。
【００３１】
本実施の形態によれば、ゲート領域１４とチャネル領域１０との界面に形成されるｐｎ接合面を有するＪＦＥＴ構造が設けられる（図１）。ＪＦＥＴ構造のチャネルは、ＭＯＳＦＥＴ構造において半導体および酸化物の界面に形成されるチャネルと異なり、バルク結晶中の電流経路ＥＬ（図４）を含む。よってチャネル移動度の低下が避けられるので、オン抵抗を低くすることができる。
【００３２】
またこのｐｎ接合面が、エピタキシャル基板ＳＢの側壁ＳＷ上への不純物の注入によって形成される（図１１）。よってＪＦＥＴ９０を容易に製造することができる。
【００３３】
また不純物が注入される際に、炭化珪素基板の上面Ｐ１をエッチングする工程において用いられたマスク６０（図１０）が用いられる。これにより、不純物を注入するためのマスクを別途形成する必要がなくなる。よってＪＦＥＴ９０をより容易に製造することができる。
【００３４】
また第１の導電型がｎ型であることにより、ｎチャネル型のＪＦＥＴ構造が設けられる。よって、ｐチャネル型の場合に比して、オン抵抗をより小さくすることができる。
【００３５】
また、ゲート領域１４によって挟まれたチャネルの形状は、通常のＪＦＥＴ構造のように１つのチャネル幅と１つのチャネル長とによって規定されるのではなく、ドレイン電極４２に向かうテーパー状の拡がりの程度、すなわちゲート領域１４の底面ＢＴの角度、によっても規定される。よってＪＦＥＴ構造のしきい値特性をより細かく調整することができる。底面ＢＴの角度は、トレンチＴＲの側壁ＳＷの角度によって容易に調整することができる。
【００３６】
好ましくは、エピタキシャル基板ＳＢの上面Ｐ１をエッチングする工程（図１０）は、熱エッチングを行う工程を含む。これにより、所定の傾斜を有する側壁ＳＷを有するトレンチＴＲを安定的に形成することができる。よってＪＦＥＴ９０（図１）の特性ばらつきを抑制することができる。
【００３７】
ここで「熱エッチング」とは、エッチングされる対象を高温下でエッチングガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。熱エッチングを用いることによって、結晶学的に特定の側壁ＳＷを自己形成することができる。熱エッチングのプロセスガスは、好ましくはハロゲン原子を含み、より好ましくはハロゲン原子は塩素原子である。具体的にはプロセスガスは、Ｃｌ２ガスであってもよい。好ましくは、プロセスガスは、ハロゲン元素を含有するガスに加えてさらに、酸素原子を含有するガスを含む。酸素原子を含有するガスは、具体的にはＯ2ガスであってもよい。なお、プロセスガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえばＮ2ガス、Ａｒガス、またはＨｅガスを用いることができる。熱エッチングの熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。この場合、エッチング速度を十分実用的な値とすることができる。熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば７０μｍ／ｈｒ程度になる。
【００３８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００３９】
たとえば、必ずしも第１の導電型がｎ型でありかつ第２の導電型がｐ型である必要はなく、逆に第１の導電型がｐ型でありかつ第２の導電型がｎ型であってもよい。また導電型不純物を注入する工程において、炭化珪素基板の第１の面をエッチングする工程において用いられたマスクが必ずしも用いられる必要はない。言い換えれば、導電型不純物を注入する工程において用いられるマスクが別途形成されてもよい。またトレンチを形成するためのエッチングは熱エッチングに限定されるものではなく、他のドライエッチング方法が用いられてもよい。たとえば、反応性イオンエッチングまたはイオンビームエッチングなどのドライエッチングが用いられてもよい。またドライエッチングの代わりにウエットエッチングが用いられてもよい。
【符号の説明】
【００４０】
１０  チャネル領域、１１  単結晶基板、１２  エピタキシャル層、１４  ゲート領域、４０  ゲート電極、４１  ソース電極、４２  ドレイン電極、６０  マスク、９０  ＪＦＥＴ（炭化珪素半導体装置）、ＢＴ  底面、ＭＳ  マスキング部、ＯＰ  開口部、Ｐ１  上面（第１の面）、Ｐ２  下面（第２の面）、ＳＢ  エピタキシャル基板（炭化珪素基板）、ＳＤ  側面、ＳＷ  側壁、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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