(57)【要約】      （修正有）【課題】積層され、貫通電極で相互に接続された複数の半導体チップの出力インピーダンスのバラツキを抑える。【解決手段】半導体装置１００は、第１の被制御チップ１１０と、第１の被制御チップ１１０を制御する制御チップ１２０とを備える。第１の被制御チップ１１０は、第１の出力回路と同一の構成を持つ第１のレプリカ出力回路１１１と、第１のレプリカ出力回路１１１に接続される第１のＺＱ端子１１２と、第１のＺＱ端子に接続される第１の貫通電極１１３と、第１のレプリカ出力回路１１１のインピーダンスを設定する第１の制御回路１１４と、を含む。制御チップ１２０は、第１の貫通電極１１３に接続される第２のＺＱ端子１２１と、第２のＺＱ端子１２１の電圧と参照電圧Ｖｒｅｆとを比較する比較回路１２２と、比較回路１２２からの比較結果に応じて処理を行う第２の制御回路１２３と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の被制御チップと、
前記第１の被制御チップと積層し、前記第１の被制御チップを制御する制御チップと、を備え、
前記第１の被制御チップは、
第１の出力回路と同一の構成を持つ第１のレプリカ出力回路と、
前記第１のレプリカ出力回路に電気的に接続される第１のＺＱ端子と、
前記第１のＺＱ端子に接続され、前記第１の被制御チップを貫通する第１の貫通電極と、
前記第１のレプリカ出力回路のインピーダンスを設定する第１の制御回路と、を含み、
前記制御チップは、
前記第１の貫通電極に接続される第２のＺＱ端子と、
前記第２のＺＱ端子の電圧と参照電圧とを比較する比較回路と、
前記比較回路からの比較結果に応じて処理を行う第２の制御回路と、
前記第１の出力回路データの送受信を行うＤＱ入出力回路と、を含み、
前記第１の制御回路及び前記第２の制御回路は、共通の入力信号を受けて動作し、前記第２のＺＱ端子に外付け抵抗素子が接続された状態で、前記比較結果に対応して前記インピーダンスを調整し、その調整されたインピーダンスを前記第１の出力回路へ設定する、ことを特徴とする半導体装置。
【請求項２】
前記第２の制御回路は、クロックをカウントし、そのカウント値を前記第１の制御回路へ供給するカウンターを含み、
前記第１の制御回路は、前記カウント値に基づいて前記インピーダンスの設定を行う、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の制御回路は、さらに、前記比較回路の比較結果が変化したときの前記カウント値を記憶する記憶部を含む、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の被制御チップは、さらに、第１のモード切替スイッチと、前記第１のモード切替スイッチに接続され、前記第１の被制御チップを貫通する第２の貫通電極と、を備え、
前記制御チップは、さらに、前記第２の貫通電極に接続される第２のモード切替スイッチを備え、
キャリブレーションモード時に前記第１のモード切替スイッチと前記第２のモード切替スイッチとをともに導通状態に制御して、前記第２の貫通電極を介して前記カウント値を前記第１の制御回路へ供給する、ことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第２の貫通電極が、少なくとも一部のアドレス信号の伝送に用いられる、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の制御回路は、前記カウント値をデコードするデコーダを含む、ことを特徴とする請求項２乃至５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１のレプリカ出力回路は、プルアップ側レプリカ回路とプルダウン側レプリカ回路とを含み、
前記第１の制御回路は、さらに、前記デコーダからのデコード信号を前記プルアップ側レプリカ回路及び前記プルダウン側レプリカ回路のいずれか一方に選択的に供給する第１のプルアップ−プルダウン切替スイッチを含む、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記制御チップは、さらに、前記参照電圧として第１の電圧及び第２の電圧のいずれか一方を選択的に供給する第２のプルアップ−プルダウン切替スイッチを備える、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１のプルアップ−プルダウン切替スイッチ及び前記第２のプルアップ−プルダウン切替スイッチは、共通に制御される、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の被制御チップは、さらに、
前記第１のレプリカ出力回路と前記第１のＺＱ端子との間に接続された第１のチップ選択スイッチと、
前記第１のチップ選択スイッチを制御する第１のチップ選択回路と、
を備える、ことを特徴とする請求項１乃至９のいずれか一つに記載の半導体装置。
【請求項１１】
前記半導体装置は、さらに、前記第１の被制御チップと積層する第２の被制御チップを含み、
前記第２の被制御チップは、
第２の出力回路と同一の構成を持つ第２のレプリカ出力回路と、
前記第２のレプリカ出力回路に電気的に接続される第３のＺＱ端子と、
前記第３のＺＱ端子に接続されるとともに、前記第２の被制御チップを貫通し、前記第１の貫通電極に接続される第２の貫通電極と、
前記第２のレプリカ出力回路のインピーダンスを設定する第３の制御回路と、
を備え、
前記ＤＱ入出力回路は、前記第２の出力回路の送受信を行い、
前記第１の制御回路及び前記第３の制御回路は、前記共通の入力信号を受けて動作し、前記第２のＺＱ端子に外付け抵抗素子が接続された状態で、前記比較結果に対応して前記第２のレプリカ出力回路のインピーダンスを調整し、その調整されたインピーダンスを前記第２の出力回路へ設定する、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２の被制御チップは、さらに、
前記第２のレプリカ出力回路と前記第３のＺＱ端子との間に接続された第２のチップ選択スイッチと、
前記第２のチップ選択スイッチを制御する第２のチップ選択回路と、
を備える、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
請求項１乃至１２のいずれか一つに記載の半導体装置と、該半導体装置にバス接続された他の半導体装置とを備えることを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップを含む半導体装置に関し、特に、出力回路のインピーダンスを調整するキャリブレーション回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の外部端子の一つであるＺＱ端子に接続され、ＺＱ端子に接続される外付け抵抗素子を利用して、別の外部端子であるＤＱ端子等に接続される出力回路のインピーダンスを調整するキャリブレーション回路が知られている（例えば、特許文献１参照）。
【０００３】
また、互いに積層された複数の半導体チップが、各半導体チップを貫いて形成される貫通電極（ＴＳＶ：Though Silicon Via）を介して相互に電気的に接続される半導体装置が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０１１４３号公報（図１）
【特許文献２】特開２０１１−０２９５３５号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
互いに積層し、貫通電極を介して電気的に相互接続される複数の半導体チップを含む半導体装置では、その外部端子と各半導体チップとの間の距離（貫通電極を含む内部配線長）が各半導体チップの積層位置によって異なる。それゆえ、半導体装置の外部端子の一つに所定の抵抗値を持つ外付け抵抗素子を接続したとしても、各半導体チップから見ると、それぞれ異なる抵抗値を持つ抵抗素子が接続されたように見える。したがって、半導体装置の外部端子に接続された抵抗素子を用いて、各半導体チップが備えるキャリブレーション回路が、それぞれの出力回路のインピーダンス調整（キャリブレーション）を行った場合、それぞれ得られるインピーダンスは、適切な値から配線長に応じた分（貫通電極の抵抗値分）だけずれた値となる。つまり、一つの外付け抵抗素子の抵抗値に対して、各半導体チップの複数のインピーダンスのそれぞれは、厳密にマッチングされていない。更に、各半導体チップの複数のインピーダンス値は、互いに異なるインピーダンスである。
【０００６】
各半導体チップを単体状態でキャリブレーションしておき、その後、複数の半導体チップを積層して貫通電極で相互接続する場合も、同様に、半導体装置の外部端子から見た各半導体チップの出力インピーダンスは、やはり相互に異なる値となる。
【０００７】
このような各半導体チップの出力インピーダンスのばらつきは、半導体装置の高速動作を妨げになるとともに、信号の伝送誤りの発生の原因となる。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１の被制御チップと、前記第１の被制御チップと積層し、前記第１の被制御チップを制御する制御チップと、を備え、前記第１の被制御チップは、第１の出力回路と同一の構成を持つ第１のレプリカ出力回路と、前記第１のレプリカ出力回路に電気的に接続される第１のＺＱ端子と、前記第１のＺＱ端子に接続され、前記第１の被制御チップを貫通する第１の貫通電極と、前記第１のレプリカ出力回路のインピーダンスを設定する第１の制御回路と、を含み、前記制御チップは、前記第１の貫通電極に接続される第２のＺＱ端子と、前記第２のＺＱ端子の電圧と参照電圧とを比較する比較回路と、前記比較回路からの比較結果に応じて処理を行う第２の制御回路と、前記第１の出力回路データの送受信を行うＤＱ入出力回路と、を含み、前記第１の制御回路及び前記第２の制御回路は、共通の入力信号を受けて動作し、前記第２のＺＱ端子に外付け抵抗素子が接続された状態で、前記比較結果に対応して前記インピーダンスを調整し、その調整されたインピーダンスを前記第１の出力回路へ設定する、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、キャリブレーションに必要な比較回路を、外付け抵抗素子が接続される制御チップの第２のＺＱ端子を基準に、第１のレプリカ出力回路を含む第１の被制御チップと分離している。よって、キャリブレーション後の第１のレプリカ出力回路のインピーダンスは、外付け抵抗素子の値と理想的にマッチングする。従って、制御チップから見た第１の被制御チップの出力インピーダンスを外付け抵抗素子の抵抗値に一致させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想の一例に係る半導体装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置に用いられる被制御チップの内部構成の一例を示すブロック図である。
【図３】本発明の第１の実施の形態に係る半導体装置の概略構成を示す図である。
【図４】図３の半導体装置における論理ＬＳＩチップとＳＤＲＡＭチップとの内部概略構成を示すブロック図である。
【図５】関連する半導体装置におけるキャリブレーション回路を説明するための図である。
【図６】本発明の第１の実施の形態に係る半導体装置の要部を説明するための図である。
【図７】図６の半導体装置に含まれるチップ選択回路を説明するための図である。
【図８】図７のチップ選択回路の動作を説明するための波形図である。
【図９】図６の半導体装置に含まれるレプリカ出力回路及び制御回路の内部構成を説明するための図である。
【図１０】図６の半導体装置におけるキャリブレーション動作を説明するためのフローチャートである。
【図１１】図６の半導体装置における各半導体チップのインピーダンス調整回路への制御コードの転送を説明するための図である。
【図１２】図６の半導体装置における全ての半導体チップのインピーダンス調整回路への制御コードの転送を説明するための波形図である。
【図１３】図６の半導体装置を用いて構成される情報処理システムの一例を示すブロック図である。
【図１４】図６の半導体装置を用いて構成される情報処理システムの他の例を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１２】
図１は、本発明の技術思想の代表的な一例に係る半導体装置１００の概略構成を示すブロック図である。
【００１３】
半導体装置１００において、キャリブレーションに必要な比較回路１２２を、外付け抵抗素子１３０が接続される制御チップ１２０の第２のＺＱ端子１２１を基準に、第１のレプリカ出力回路１１１を含む第１の被制御チップ１１０から分離している、ことが特徴である。
【００１４】
半導体装置１００は、第１の被制御チップ１１０と、この第１の被制御チップ１１０が第２以降の被制御チップ１１０−１とともに積層される制御チップ１２０とを含む。なお、第２以降の被制御チップ１１０−１の各々は、第１の被制御チップと同一の構成を有しているため、積層順は問題とならない。
【００１５】
第１の制御チップ１１０は、図示しない第１の出力回路を有し、その第１の出力回路と同一の構成を有する第１のレプリカ出力回路１１１を有している。また、第１の制御チップ１１０は、第１のレプリカ出力回路１１１に接続される第１のＺＱ端子１１２と、第１のＺＱ端子１１２に接続される第１の貫通電極１１３と、第１のレプリカ出力回路１１１のインピーダンスを設定する第１の制御回路１１４と、を有している。第１のＺＱ端子１１２及び第１の貫通電極１１３は、第１の出力回路の接続されるデータ端子及びそれに接続される貫通電極と同一の電気的特性を有する用に形成されている。
【００１６】
一方、制御チップ１２０は、第１の被制御チップ１１の第１の貫通電極１１３に第２以降の被制御チップ１１０−１に形成された他の貫通電極を介して接続される第２のＺＱ端子１２１と、第２のＺＱ端子１２１に接続され、第２のＺＱ端子１２１の電圧と参照電圧Ｖｒｅｆとを比較する比較回路１２２と、比較回路１２２からの比較結果に応じて処理を行う第２の制御回路１２３とを有している。
【００１７】
第１の制御回路１１４と第２の制御回路１２３は、共通の入力信号を受けて動作する。入力信号は、制御チップ１２０内で生成されたものでも、制御チップ１２０外の上位装置から入力されたものであってもよい。入力信号がキャリブレーションモードへの移行を指示すると、第２の制御回路１２３は、比較回路１２２の比較結果が変化するまで、カウンターによるカウントアップを行う。カウンターのカウント値は、第１の制御回路１１４へ供給される。
【００１８】
第１の制御回路１１４は、キャリブレーションモードへの移行指示を受けて、第２の制御回路１２３から供給されるカウンター値に基づき、レプリカ出力回路１１１のインピーダンスを設定する。即ち、第２の制御回路１２３からのカウント値の変化に応じて、第１の制御回路１１４は、レプリカ出力回路１１１のインピーダンスを逐次変更する。
【００１９】
キャリブレーションモードへの移行の際、第２のＺＱ端子１２１には、所定の抵抗値（例えば、２４０Ω±１％）を持つ外付け抵抗素子１３０の一端が接続される。外付け抵抗素子１３０の他端には、所定の電圧を供給する定電圧源１４０が接続される。
【００２０】
比較回路１２２は、第２のＺＱ端子１２１の電圧と参照電圧Ｖｒｅｆとを比較し、比較結果を第２の制御回路１２３へ出力する。第２のＺＱ端子１２１には、外付け抵抗素子１３０と、第１のレプリカ出力回路１１１及び配線とによって分圧された電圧が表れる。定電圧源１４０の出力電圧及び参照電圧Ｖｒｅｆを適切に設定すれば、比較回路１２２の比較結果は、第１のレプリカ出力回路１１１のイピーダンスに貫通電極の抵抗値を加えた値が、外付け抵抗素子１３０の抵抗値に等しいときを境に変化する。比較回路１２２の比較結果が変化するまで、第２の制御回路１２３は、カウンターの動作を継続する。そして、比較回路１２２の比較結果が変化したとき、第２の制御回路１２３は、カウンターの動作を停止させ、そのときのカウンター値をレジスタに登録するなど、所定の処理を行う。
【００２１】
レジスタに登録されたカウンター値は、第１の被制御チップ１１０に伝送され、その出力回路のインピーダンス設定に利用される。これにより、出力回路のインピーダンスは、外付け抵抗素子１３０に依存して定まる値であって、貫通電極の寄生抵抗を考慮した値に設定される。
【００２２】
以上のように、図１の半導体装置１００では、制御チップ１２０に設けられた比較回路１２２を用いて、第１の被制御チップ１１０の出力回路のインピーダンスの調整（キャリブレーション）を行う。これにより、制御チップ１２０から見た、第１の被制御チップ１１０の出力インピーダンスは、貫通電極を含む配線の寄生抵抗を含む値となる。つまり、制御チップ１２０から見た、第１の被制御チップ１１０の出力インピーダンスは、その積層位置（制御チップとの配線長）に関係なく一定となる。これは、制御チップ１２０上に積層された複数の被制御チップの出力インピーダンスが、制御チップ１２０から見て全て等しく見えることを意味する。尚、第１の貫通電極１１３側の第２のＺＱ端子１２１と、外付け抵抗素子１３０側の第２のＺＱ端子１２１は、同一符号が付されている。これは、比較回路１２２の入力ノードが接続する制御チップ１２０内の内部配線の寄生抵抗値が、第１の貫通電極１１３の寄生抵抗値よりも小さいので、両者は実質的に同一のノードと見做しても良いからである。尚、図１において、キャリブレーション結果が実際に適用されるＤＱ入出力回路２１４が開示されていないが、後述する図において開示される。
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図２に本発明の第１の実施の形態に係る半導体装置に含まれる半導体チップ（被制御チップ）２００の一構成例を示す。図２の半導体チップ２００は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップであるが、本発明は、ＳＤＲＡＭチップに限らず、種々の半導体チップに適用可能である。
【００２５】
半導体チップ２００は、内部クロック発生回路２０１、コマンドデコーダ２０２、制御回路２０３、モードレジスタ２０４、ロウアドレスバッファ２０５、カラムアドレスバッファ・バーストカウンタ２０６、ロウデコーダ２０７、メモリセルアレイ２０８、センスアンプ２０９、カラムデコーダ２１０、データ制御回路２１１、ラッチ回路２１２、ＤＬＬ（Dray Locked Loop）２１３、ＤＱ（データ信号）入出力回路２１４、ＤＱＳ（データストローブ信号）入出力回路２１５、ＺＱ（Zero Quotient）試験回路２１６及びＺＱ調整回路２１７を備えている。ＺＱ試験回路２１６及びＺＱ調整回路２１７は、それぞれ第１のレプリカ出力回路１１１及び第１の制御回路１１４に関連する。
【００２６】
また、半導体チップ２００は、複数の外部端子を備えている。複数の外部端子には、ＺＱ端子２１８、ＤＱ端子２１９、ＤＱＳ端子２２０のほか、クロック信号、アドレス信号及びコマンド信号を受ける制御端子２２１が含まれる。
【００２７】
ＺＱ試験回路２１６は、外部端子の一つであるＺＱ端子２１８に接続されている。ＺＱ端子２１８は、第２のＺＱ端子１２１に関連する。
【００２８】
ＤＱ（データ信号）入出力回路２１４は、複数の外部端子（ＤＱｉ）にそれぞれ接続された内部のデータを外部へ出力する出力回路２２２と外部のデータを内部へ入力する入力回路（不図示）を含む。ＤＱＳ入出力回路２１５も同様である。また、出力回路２２２にはそのインピーダンスを調整するインピーダンス調整回路２２３が接続されている。ＤＱＳ入出力回路２１５も同様である。
【００２９】
出力回路２２２は、例えば、ドレインが、外部端子（ＤＱｉ）に共通に接続された複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータから構成される。後述するキャリブレーションでは、複数のＣＭＯＳインバータのインピーダンスを半導体装置外部に設けられた抵抗素子を利用して調整する。ＤＱＳ入出力回路２１５も同様である。これらのキャリブレーションにおいては、複数のＣＭＯＳインバータを構成するＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ群（プルアップ側）とＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ群（プルダウン側）のインピーダンスを個々に調整する。後述するプルアップ側のレプリカ回路８１０（図９）とプルダウン側のレプリカ回路８２０は、複数のＣＭＯＳインバータを構成するＰＭＯＳトランジスタ群とＮＭＯＳトランジスタ群にそれぞれ対応する。即ち、プルアップ側のレプリカ回路８１０は、出力回路２２２のＰＭＯＳトランジスタ群と同一に構成され、プルダウン側のレプリカ回路８２０は、出力回路２２２のＮＭＯＳトランジスタ群と同一に構成されている。
【００３０】
尚、ＺＱ試験回路２１６は、ＤＱ入出力回路２１４とＤＱＳ入出力回路２１５をそれぞれキャリブレーションする際に利用される。一つのＤＱＳ入出力回路２１５と複数のＤＱ入出力回路２１４は、セットである。ＤＱＳ入出力回路２１５の出力回路のインピーダンス値と、複数のＤＱ入出力回路２１４にそれぞれ対応する複数の出力回路のインピーダンス値とがミスマッチングであれば、ＤＱ入出力回路２１４が出力するデータを入力するその他の半導体装置のレシーバは該データを精度良くラッチすることができない。
【００３１】
半導体チップ２００を用いた半導体装置は、例えば、図３に示すように構成される。
【００３２】
詳述すると、図３の半導体装置３００は、論理ＬＳＩチップ３１０と、論理ＬＳＩチップ３１０上に積層された複数（ここでは１６個）の半導体チップ２００（Ｄ０〜Ｄ１５）とによって構成されている。ここで、論理ＬＳＩチップ３１０は、複数の半導体チップ２００を制御する制御チップであり、複数の半導体チップ２００の各々は論理ＬＳＩチップ３１０により制御される被制御チップである。また、制御チップは、マスターチップ（能動チップ）であり、被制御チップはスレーブチップ（受動チップ）である。マスターチップとスレーブチップで構成される半導体装置３００は、それらチップを積層にアセンブリし、一つにパッケージングしたシステムインパッケージの構造体を示す。
【００３３】
図３の半導体装置３００は、所謂ＣＯＣ（チップオンチップ）の技術とＴＳＶ（Through-Silicon Via）の技術を組み合わせた構造体である。図３の半導体装置３００の外部端子（不図示）は、論理ＬＳＩチップ３１０側（図の下側）にインターポーザ等を介して配置される。被制御チップを貫通する貫通電極（ＴＳＶ）により形成されるＩ／Ｏの信号線は、論理ＬＳＩチップ３１０と接続され、外部端子には直接的に接続されない。
【００３４】
図３では、それぞれ１Ｇｂｉｔのメモリ容量を備えた１６個のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップＤ０〜Ｄ１５が制御チップである論理ＬＳＩチップ３１０上に積層された例を示している。
【００３５】
更に、１６個のＳＤＲＡＭチップＤ０〜Ｄ１５は、ＳＤＲＡＭチップＤ０〜Ｄ７によって構成される第１のグループと、ＳＤＲＡＭチップＤ８〜Ｄ１５によって構成される第２のグループとに分けられている。第１と第２のグループは、制御チップ（マスターチップ）が発行する第１のクロック信号ＣＳ０ＣＫ０、第２のクロック信号ＣＳ１ＣＫ１によって、それぞれ選択される。後述において、第１と第２のグループは、単に「グループ」または「チップ選択グループ」と呼ぶことがある。
【００３６】
また、図示された例では、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８によって、論理ＬＳＩチップ２０に最も近接した第１のＤＲＡＭセットが構成されており、同様に、ＳＤＲＡＭチップＤ１及びＤ９によって第２のＤＲＡＭセットが構成され、以下同様に、ＳＤＲＡＭチップＤ６とＳＤＲＡＭチップＤ１４によって第７のＤＲＡＭセット、ＳＤＲＡＭチップＤ７とＳＤＲＡＭチップＤ１５によって第８のＤＲＡＭセットが構成されている。図からも明らかな通り、第８のＤＲＡＭセットのＳＤＲＡＭチップＤ１５は論理ＬＳＩチップ２０から最も離れた位置に搭載されている。第１〜第８のＤＲＡＭセットは、制御チップ（マスターチップ）との間で並列にアクセスすることによって、５１．５Ｇバイト／secのデータ転送量を実現する。後述において、第１〜第８のＤＲＡＭセットは、「セット」または「ＤＲＡＭセット」と呼ぶことがある。
【００３７】
各ＳＤＲＡＭチップＤ０〜Ｄ１５は、同一の貫通電極ＴＳＶ（Through-Silicon Via）構造、即ち、ピン構造を備えている。具体的に説明すると、各ＳＤＲＡＭチップＤ０〜Ｄ１５には、それぞれ、２５６個のデータ信号（ＤＱ）転送用貫通電極、３２個のデータマスク（ＤＭ）用貫通電極、６４個のデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極、１４個のアドレス用貫通電極（Ａ０〜Ａ１３）、３個のバンクアドレス用貫通電極（ＢＡ０〜ＢＡ２）、３個のコマンド信号用貫通電極（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び１０個の制御信号用貫通電極（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）を含む合計３８２個の貫通電極ＴＳＶが設けられている。尚、上記貫通電極以外にも電源用貫通電極が設けられることは言うまでも無い。データ信号（ＤＱ）、データマスク（ＤＭ）、データストローブ信号ＤＱＳ／ＤＱＳＢ、アドレス（Ａ０〜Ａ１３）、バンクアドレス（ＢＡ０〜ＢＡ２）、コマンド信号（／ＲＡＳ（ＲＡＳＢ），／ＣＡＳ（ＣＡＳＢ），／ＷＥ（ＷＥＢ））、及び制御信号（ＣＳ０，ＣＳ１，ＣＫＥ０，ＣＫＥ１，ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１，ＯＤＴ０，ＯＤＴ１）等はすべて周知のＤＲＡＭ機能をつかさどる信号である。尚、ＣＫ０，ＣＫ１，／ＣＫ０，／ＣＫ１は、それぞれ制御チップ（マスターチップ）と被制御チップ（スレーブチップ）間との通信に使用される所謂システムクロックであり、これらは同期式のチップである。
【００３８】
ここでは、各ＳＤＲＡＭチップＤ０〜Ｄ１５を連続的に貫通する貫通電極ＴＳＶを連続貫通型電極と呼ぶものとする。
【００３９】
図示された各ＳＤＲＡＭチップは、８バンク構成を備え、３２ビットのデータ信号をパラレルに出力する。前述したように、２５６個のデータ信号（ＤＱ）転送用貫通電極ＴＳＶは、２つのグループ（チップ選択グループ）で共用されている。この場合、ＤＤＲ３の各ＳＤＲＡＭチップは、通常、１６００Ｍbpsの転送レートを備えているから、各ＳＤＲＡＭチップは１６００Ｍbps×３２×８ＤＲＡＭセット＝４０９．６Ｇbit/sec＝５１．５Ｇバイト／secのデータ転送量を実現できる。前述の２つのグループ（チップ選択グループ）のうちの第１のグループ（第１の被制御チップ）は、制御チップから出力される第１のチップ選択信号により、第１のアクセスサイクルで通信制御される。前述の２つのグループ（チップ選択グループ）のうちの第２のグループ（第２の被制御チップ）は、制御チップから出力される第２のチップ選択信号により、第２のアクセスサイクルで通信制御される。制御チップは、第１と第２のグループを互いに排他的に制御することで、一つのＩ／Ｏビットに対応する貫通電極をシェアしている。
【００４０】
図３に実線で示すように、上記した連続貫通型電極ＴＳＶは、ＳＤＲＡＭチップＤ１５からＳＤＲＡＭチップＤ０まで全てのＳＤＲＡＭチップを貫通して設けられている。このため、データ信号（ＤＱ）転送用貫通電極及びデータストローブ信号ＤＱＳ／ＤＱＳＢ用貫通電極を構成するそれぞれの連続貫通電極ＴＳＶらは、実質的に互いに等長である。且つ、アドレス、コマンド、クロック貫通電極を構成する連続貫通型電極ＴＳＶらも実質的に互いに等長である。
【００４１】
図４を参照すると、論理ＬＳＩチップ３１０は、クロック発生器３１１、論理制御回路（コントローラ）３１３、ＤＬＬ（Delay Locked Loop）回路３１５、入出力回路３１７、及び、ＶＤＤＱ（電源電圧）変換回路３１９を有している。ＶＤＤＱ変換回路３１９からは、メモリ駆動用のメイン電源ＶＤＤＱが論理ＬＳＩチップ３１０の入出力回路３１７及び論理制御回路３１３だけでなく、当該論理ＬＳＩチップ３１０上に積層されたＳＤＲＡＭチップＤ０〜Ｄ１５にも与えられている。
【００４２】
また、図示されたクロック発生器３１１は第１のグループ（チップ選択グループ）を構成する図２で示されたＳＤＲＡＭチップＤ０，Ｄ1，．．．Ｄ７（これらは、第１の被制御チップグループに属する）に第１のクロック信号ＣＳ０ＣＫ０を供給すると共に、第２のグループ（チップ選択グループ）を構成するＳＤＲＡＭチップＤ８，Ｄ９，．．．Ｄ１５（これらは、第２の被制御チップグループに属する）に第２のクロック信号ＣＳ１ＣＫ１を供給している。更に、クロック発生器３１１は、コマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを出力する機能をも備えている。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢで一つのコマンドを示す。
【００４３】
第１及び第２のクロック信号ＣＳ０ＣＫ０及びＣＳ１ＣＫ１はそれぞれクロック用貫通電極ＴＳＶを通して各ＳＤＲＡＭチップＤ０〜Ｄ１５に供給され、また、コマンド信号はコマンド用貫通電極ＴＳＶを通して各ＳＤＲＡＭチップＤ０〜Ｄ１５に与えられている。ここで、第１のクロック信号ＣＳ０ＣＫ０は、第２のグループ（チップ選択グループ）に属する最上層のＳＤＲＡＭチップＤ１５に供給される必要はないが、この実施形態では、破線で示すように最上層のＳＤＲＡＭチップＤ１５にも第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶが延在しており、この結果、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極ＴＳＶは第２のクロック信号ＣＳ１ＣＫ１用の貫通電極ＴＳＶと実質的に同じ長さを有している。即ち、第１のクロック信号ＣＳ０ＣＫ０用の貫通電極による配線は、本来の必要な結線接続上からは不要な冗長配線部分（以下、不要冗長配線）を含んでいる。
【００４４】
更に、論理ＬＳＩチップ３１０に設けられた論理制御回路３１３は、３ビットのバンクアドレス信号ＢＡ０−２と、１４ビットのアドレス信号Ａ０−１３を出力すると共に、入出力回路３１７との間でデータ信号ＤＱの送受を行うコントローラとして動作する。また、当該論理制御回路３１３はＳＳＴＬ（Stub Series Terminated Logic）形式のＤＤＲのコントローラと同様な機能を備えているが、この実施形態では、当該コントローラ機能を含む論理ＬＳＩチップ３１０が、ＳＤＲＡＭチップＤ０〜Ｄ１５と共に積層されている点で、ＳＳＴＬ形式のチップとは相違している。このため、論理ＬＳＩチップ３１０は、ＳＤＲＡＭチップＤ０〜Ｄ１５に設けられた連続貫通型電極と電気的に接続される電極を備えている。
【００４５】
図示された入出力回路３１７は、各ＳＤＲＡＭチップＤ０〜Ｄ１５との間で３２ビット幅のデータ信号ＤＱの送受を行い、前述の合計２５６ビット幅のパラレルデータ信号ＤＱを送受する。データ信号ＤＱは、Ｉ／Ｏデータ信号である。例えば、ＳＤＲＡＭチップＤ０に注目すれば、データ信号ＤＱを伝送するデータ信号線は、ＤＱ入出力回路２１４及び入出力回路３１７にそれぞれ対応する第１のデータ端子１１５（図２における２１９）及び第２のデータ端子１２４を接続する。その他のＳＤＲＡＭチップにおいても同様である。第１のＤＲＡＭセットには第１のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられ、第２のＤＲＡＭセットには第２のＩ／Ｏグループ（×３２本のＤＱ信号）が割り当てられる。第３〜第８のＤＲＡＭセットには、それぞれ第３〜第８のＩ／Ｏグループが割り当てられる。これらの８つのＩ／Ｏグループが、制御チップ（マスターチップ）との間で並列にアクセスすることによって、前述の５１．５Ｇバイト／secのデータ転送量を実現する。つまり、Ｉ／Ｏグループで定義されるＤＲＡＭセットは、データ転送量を決定する。換言すれば、転送バンド幅（それは、同時に通信するＩ／Ｏ転送のビット数を示す）を定義している。ＤＲＡＭセットの数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一つのＩ／Ｏグループを構成するＩ／Ｏビット数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一方、チップ選択グループは、メモリ容量値を決定する。チップ選択グループが多ければ、メモリ容量値は増大する。
【００４６】
尚、論理ＬＳＩチップ３１０には、半導体装置１００としての複数の外部端子（後述する図１３、図１４）を有する。更に、ＤＱ入出力回路２１４は、半導体装置１００の外部端子を介して外部（後述するシステム；データバス１２３０、またはデータ入出力（Ｉ／Ｏ）バス１３２０）と電気的に接続されていても良い。また、第２のデータ端子１２４は、半導体装置１００の外部端子を介して外部（後述するシステム；データバス１２３０、またはデータ入出力（Ｉ／Ｏ）バス１３２０）と電気的に接続されていても良い。
【００４７】
よって、図３において、制御チップ３１０（マスターチップ）上に積層するＤＲＡＭセット数は転送バンド幅を示し、各ＤＲＡＭセット内のチップ選択グループ数は記憶容量を示す、ことに注意が必要である。制御チップ３１０は、第１と第２のセットのそれぞれの被制御チップ（第１と第２のＤＲＡＭセット）を同一のアクセスサイクルで制御することにより、被制御チップと所定数のＩ／Ｏバンド幅（２５６個のデータ信号（ＤＱ）、つまり×２５６Ｉ／Ｏ）の情報を通信する。
【００４８】
バンクアドレス信号ＢＡ０−２と、１４ビットのアドレス信号Ａ０−１３はアドレス用貫通電極を介して、ＳＤＲＡＭチップＤ０〜Ｄ１５の全てに供給されている。
【００４９】
上記したことからも明らかな通り、第１及び第２のクロック信号用貫通電極ＴＳＶ、コマンド信号用貫通電極ＴＳＶ、及び、アドレス信号用貫通電極ＴＳＶは全て実質的に同じ長さを有している。
【００５０】
ＳＤＲＡＭチップＤ０（第１のＤＲＡＭセット）と論理ＬＳＩチップ３１０の入出力回路３１７とは、×３２（第１のＩ／Ｏグループ）で示されているように、３２個のデータ信号ＤＱ用貫通電極ＴＳＶを通して接続されている。入出力回路３１７には、バッファ等のインタフェース回路が各ＳＤＲＡＭチップに対応して設けられ、当該インタフェース回路を介して、ＳＤＲＡＭチップＤ０と論理制御回路３１３との間でデータ信号ＤＱが送受される。インタフェース回路には、パラレルーシリアル変換回路が設けられる場合もある。また、当該ＳＤＲＡＭチップＤ０と論理ＬＳＩチップ３１０との間のデータ信号ＤＱ用貫通電極ＴＳＶは、当該ＳＤＲＡＭチップＤ０に留まることなく、ＳＤＲＡＭチップＤ８，Ｄ１，Ｄ９等を通して、最上層のＳＤＲＡＭチップＤ１５まで延在し、連続貫通型電極を構成している。このことは、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶはＳＤＲＡＭチップＤ１（第２のＤＲＡＭセット）からＳＤＲＡＭチップＤ１５（第８のＤＲＡＭセット）までの不要冗長配線を含んでいることを意味している。尚、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、後述するように、ＳＤＲＡＭチップＤ８（第１のＤＲＡＭセット）によっても共通に使用されるものとする。つまり、ＳＤＲＡＭチップＤ０のデータ信号ＤＱ用貫通電極ＴＳＶは、第１のＤＲＡＭセット（それは、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８で構成される）に共通に使用される。詳細には、論理ＬＳＩチップ３１０とＳＤＲＡＭチップＤ０とが第１のデータ信号ＤＱ用貫通電極ＴＳＶで接続され、ＳＤＲＡＭチップＤ０とＳＤＲＡＭチップＤ８とが、前記第１のデータ信号ＤＱ用貫通電極ＴＳＶと電気的に同一な第２のデータ信号ＤＱ用貫通電極ＴＳＶで接続される。第１のＤＲＡＭセットに関連する前述の不要冗長配線は、その他のＤＲＡＭセット（第２〜第８）へも延伸（延在）している。しかし、第１のＤＲＡＭセットで使用されるデータ信号ＤＱ用貫通電極ＴＳＶ（×３２）は、第２〜第８のＤＲＡＭセットでは、本来使用しない結線接続上からは不要な冗長配線である。
【００５１】
同様に、ＳＤＲＡＭチップＤ１（第２のＤＲＡＭセット）のデータ信号ＤＱ用貫通電極ＴＳＶ（第２のＩ／Ｏグループ）も、論理ＬＳＩチップ３１０の入出力回路３１７から、ＳＤＲＡＭチップＤ１及びＤ９を通してＳＤＲＡＭチップＤ１５まで延在しており、当該ＳＤＲＡＭチップＤ１のデータ信号ＤＱ用貫通電極ＴＳＶも第２〜第８のＤＲＡＭセットへの不要冗長配線を含んでいることが判る。以下同様に、ＳＤＲＡＭチップＤ７のデータ信号ＤＱ用貫通電極ＴＳＶが論理ＬＳＩチップ３１０の入出力回路３１７とＳＤＲＡＭチップＤ７の間に設けられており、当該ＳＤＲＡＭチップＤ７のデータ信号ＤＱ用貫通電極ＴＳＶも３２個の貫通電極によって構成され、ＳＤＲＡＭチップＤ１５と共用される。このように、いずれのデータ信号ＤＱ用貫通電極ＴＳＶも、論理ＬＳＩチップ３１０と最上層のＳＤＲＡＭチップＤ１５との間を接続する連続貫通型電極を構成しており、実質的に同じ長さを有している。
【００５２】
ここで、ＳＤＲＡＭチップＤ０を例にとって、当該実施形態で使用されるＳＤＲＡＭチップの構成について説明する。ＳＤＲＡＭチップＤ０は、前述した貫通電極のほか、図１を参照して説明したように、２Ｇビットのメモリ容量を有するメモリセル（ＤＲＡＭ）アレイ２０８、コマンドデコーダ２０２、アドレスバッファ２０５及び２０６、ロウ（Ｘ）デコーダ２０７、カラム（Ｙ）デコーダ２１０、ＤＬＬ回路２１３、及び、ＤＱ入出力回路２１４を備えている。
【００５３】
第１のグループ（チップ選択グループ）に属するＳＤＲＡＭチップＤ０のコマンドデコーダ２０２は、論理ＬＳＩチップ３１０から与えられるコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードする。
【００５４】
一方、論理制御回路３１３からのバンクアドレス信号ＢＡ０〜２、及び、アドレス信号Ａ０〜Ａ１３は、アドレスバッファ２０５及び２０６に与えられる。アドレスバッファ２０５及び２０６は、Ｘデコーダ２０７及びＹデコーダ２１０に対して、アドレス信号ＡＸ０〜１３及びＡＹ０〜９をそれぞれ出力する。図示されたＤＲＡＭアレイ２０８は、Ｘ及びＹデコーダ２０７及び２１０にアドレス信号ＡＸ０〜１３及びＡＹ０〜９が与えられると、ＤＱ入出力回路２１４との間で、１２８ビット（即ち、×１２８）のデータ信号をパラレルに入出力する。１２８ビットのデータ信号の入出力動作は、コマンドデコーダ２０２からのコマンド及びＤＬＬ回路２１３からのクロックの制御の下に行われる。
【００５５】
ＤＱ入出力回路２１４はＤＲＡＭアレイ２０８との間で、×１２８ビットパラレルのデータ信号を送受すると共に、論理ＬＳＩチップ３１０との間で、３２ビットパラレルのデータ信号（×３２）を送受する。即ち、ＤＱ入出力回路２１４は×１２８ビットのデータ信号を×３２ビットのデータ信号に変換すると共に、×３２ビットのデータ信号を×１２８ビットのデータ信号に変換する機能を備えている。
【００５６】
図示された構造では、複数のＩ／Ｏグループにそれぞれ対応する複数のＤＲＡＭセットにおいて、すべてのＤＲＡＭセットのデータ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ用の貫通電極ＴＳＶを実質的に等長にすることができるため、データ信号ＤＱ及びデータストローブ信号ＤＱＳ／Ｂ間のスキューを最小限に留めることができる。複数のＤＲＡＭセットがコントローラチップに対して順に積層されている構成において、この構造（等長配線）は非常に重要である。前述の構成において、一つのＩ／Ｏグループあたり×３２本のＤＱ信号で構成される複数のＩ／Ｏグループ用のＤＱ信号（×２５６本のＤＱ信号）を、コントローラチップが一つの同期信号で且つ高い精度で通信制御できるからである。また、アドレス、コマンド、及びクロック信号用の貫通電極ＴＳＶも実質的に等長にすることができるため、アドレス−クロック間のスキュー及びコマンド−クロック間のスキューをも最小限に留めることができる。
【００５７】
上記したように、本発明の第１の実施形態では、所謂ＴＳＶ技術を用いて制御チップ（図３及び４では、論理ＬＳＩチップ３１０）及び複数の被制御チップ（図３及び４では、ＳＤＲＡＭチップＤ１〜Ｄ１５）を積層した半導体装置が構成される。
【００５８】
ここで、１枚の制御チップ上に２枚の被制御チップを積層し、貫通電極を介して、２つの被制御チップを制御チップに接続した場合を考慮してみる。
【００５９】
例えば、第１のチップを制御チップ（マスターチップ）とし、第２のチップ（第１のＤＲＡＭセット）及び第３のチップ（第２のＤＲＡＭセット）を被制御チップ（スレーブチップ）として、第１のチップ上に第２及び第３のチップを順次積層した場合、まず、第１の制御チップと第２、第３の被制御チップ間で、それぞれのＩ／Ｏグループの通信（リード／ライト）が実行される。この時、第１の制御チップと第２の被制御チップのそれぞれの回路を接続する信号線の距離（第１インピーダンス）と、第１の制御チップと第３の被制御チップ間のそれぞれの回路を接続する前記信号線の距離（第２インピーダンス）とが異なり、信号到達時間、反射波（それぞれのチップを基準）の量も変化する。
【００６０】
このことを考慮して、第１の実施形態では、第１の制御チップと第２の被制御チップの間の信号線の距離と第１の制御チップと第３の被制御チップの間の信号線の距離とを等しくすることによって、第１及び第２インピーダンスとを実質的に等しくできることを指摘した。
【００６１】
実際には、貫通電極によって形成される信号線は、その製造工程（ＴＳＶ生成工程、バンプ生成工程、それらの接続工程）における製造バラツキによって、インピーダンスが必ずしも等しくならないことを考慮しておくことが好ましい。即ち、製造工程におけるバラツキによって、製造工程の異なる貫通電極では、異なるインピーダンスが形成されることがある。
【００６２】
また、複数の貫通電極によって複数の信号線を形成した場合、複数の信号線はそれぞれ固有の製造バラツキによって信号線毎にインピーダンスが変化することも予測しておくことが望ましい。
【００６３】
更に、各ＳＤＲＡＭチップ上で終端抵抗を接続するＯＤＴ（オンダイターミネーション）も、前記製造バラツキに応じて、個別に調整することが必要となる場合も考慮しておくことが望ましい。
【００６４】
次に、本発明に特に関係するＺＱ試験回路２１６について説明するのに先立って、関連する半導体装置におけるキャリブレーションについて説明する。
【００６５】
キャリブレーションは、ＤＱ入出力回路２１４及びＤＱＳ入出力回路２１５に含まれる出力回路２２２のインピーダンスを調整するために行われる。関連する半導体装置のＺＱ試験回路は、例えば、図５に示すように、チップ内ＰＭＯＳキャリブレーション回路５１０とチップ内ＮＭＯＳキャリブレーション回路５２０とを有している。
【００６６】
ＰＭＯＳキャリブレーション回路５１０は、第１の電源電圧（ここでは、高電位側電源電圧ＶＤＤＱ、例えば１．５Ｖ）とＺＱパッド５１１との間に接続された（プルアップ側）レプリカ回路５１２と、ＺＱパッド５１１に表れる電圧と第２の電源電圧（ここでは、低電位側電源電圧ＶＳＳＱ、例えば０Ｖ）とを比較する比較回路５１３と、比較回路５１３の出力に応じてレプリカ回路５１２のインピーダンスを制御するカウンター回路（制御回路）５１４とを有している。
【００６７】
ＺＱパッド５１１は、外部端子（図１のＺＱ端子２１８に相当）に接続されている。キャリブレーションを行う場合、この外部端子には、外部ＰＭＯＳキャリブレーション回路５３０が接続される。外部ＰＭＯＳキャリブレーション回路５３０は、所定の抵抗値（例えば、２４０Ω±１％）を持つ外部抵抗５３１と、この外部抵抗５３１の一端に接続され、定電圧を発生する定電圧源５３２を有している。尚、外部ＰＭＯＳキャリブレーション回路５３０は、半導体装置を製造するベンダーの出荷試験工程で使用される治具であり、半導体装置が出荷され、半導体装置がシステム上に搭載された状態では、不要な（存在しない）部品であることに注意が必要である。
【００６８】
定電圧源５３２が発生する定電圧は、レプリカ回路５１２のインピーダンス（オン抵抗）が外部抵抗５３１の抵抗値に等しいとき、ＺＱパッド５１１の電圧が０Ｖになるように定められる。これは、ＤＱ（データ信号）入出力回路の出力回路が、内部のデータを外部へ出力するリードアウト（Ｈｉｇｈ出力）時の電圧条件と同一である。この内部データは、ＬｏｗからＨｉｇｈへの遷移を意味する。したがって、ここでは、定電圧源５３２が発生する定電圧は、電源電圧ＶＤＤＱと絶対値が同じで逆極性を有するものとする。電源電圧ＶＤＤＱが１．５Ｖであれば、定電圧源５３２が発生する定電圧は、−１．５Ｖである。言い換えれば、レプリカ回路５１２を構成する複数のトランジスタ（５１５）のソース端子とドレイン端子間の電圧条件は、第１の外部端子（ＤＱｉ）に接続され、ＤＱ（データ信号）入出力回路２１４の出力回路に含まれるＨｉｇｈ側データを出力する第１のトランジスタのソース端子−ドレイン端子間の電圧条件と同一であり、その電圧は、前記出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧との差電圧である。
【００６９】
レプリカ回路５１２は、ＤＱ入出力回路２１４及びＤＱＳ入出力回路２１５にそれぞれ含まれる出力回路のプルアップ回路（プルアップ側出力ドライバー）と同一の構成を有している。即ち、レプリカ回路５１２は、第１の電源電圧（ＶＤＤＱ）とＺＱパッド５１１との間に並列接続されたｎ（ｎ：２以上の整数、例えば、３２）個のＰＭＯＳトランジスタ５１５と、これらＰＭＯＳトランジスタ５１５の各々のゲートに接続された切替スイッチ５１６とを有している。
【００７０】
切替スイッチ５１６は、カウンター回路５１４の出力（制御信号ＰＧ）に応じて、対応するＰＭＯＳトランジスタ５１５のゲートに、第１の電源電圧（ＶＤＤＱ）又はＺＱパッド５１１の電圧を供給する。図５に示すように外部ＰＭＯＳキャリブレーション回路５３０が、チップ内ＰＭＯＳキャリブレーション回路５１０に接続された状態で、各ＰＭＯＳトランジスタ５１５は、そのゲートに第１の電源電圧（ＶＤＤＱ）が供給されるとオフ状態となり、ＺＱパッド５１１の電圧が供給されるとオン状態となる。オン状態のＰＭＯＳトランジスタ５１５の数により、レプリカ回路５１２のインピーダンス（オン抵抗）が決まる。
【００７１】
比較回路５１３は、第２の電源電圧（ＶＳＳＱ）とＺＱパッド５１１に表れる電圧とを比較し、比較結果（ハイレベル又はローレベル）をカウンター回路５１４へ出力する。
【００７２】
カウンター回路５１４は、比較回路５１３の出力がハイレベルの間、クロック（ＩＣＬＫ）に応じてカウント動作を行う。カウンター回路５１４のカウント値は、制御信号ＰＧとして各切替スイッチ５１６へ送られ、その制御に用いられる。この制御は、カウンター回路５１４のカウント値が増えるに従い、オン状態のＰＭＯＳトランジスタ５１５の数が減少するように行われる。オン状態のＰＭＯＳトランジスタ５１５の数が減少すると、レプリカ回路５１２のインピーダンスが増加し、ＺＱパッド５１１に表れる電圧は低下する。それにより、ＺＱパッド５１１の電圧が第２の電源電圧（ＶＳＳＱ）以下になれば、比較回路５１３の出力がローレベルへ変化し、カウンター回路５１４はカウント動作を停止する。カウント動作を停止したカウンター回路５１４のカウント値をキャリブレーション情報（インピーダンス制御情報）としてＺＱ調整回路（図２の２１７に相当）の記憶部に格納しておき、出力回路ののプルアップ回路のインピーダンス設定及び調整に利用する。なお、出力回路のプルアップ回路のインピーダンス設定及び調整は、例えば、プルアップ回路に含まれる複数のトランジスタの活性化数を設定及び調整することにより行われる。
【００７３】
一方、ＮＭＯＳキャリブレーション回路５２０は、第１の電源電圧（ここでは、低電位側電源電圧ＶＳＳＱ、例えば０Ｖ）とＺＱパッド５２１との間に接続された（プルダウン側）レプリカ回路５２２と、ＺＱパッド５２１の電圧と第２の電源電圧（ここでは、高電位側電源電圧ＶＤＤＱ、例えば１．５Ｖ）とを比較する比較回路５２３と、比較回路５２３の出力に応じてレプリカ回路５２２のインピーダンスを制御するカウンター回路（制御回路）５２４とを有している。
【００７４】
ＺＱパッド５２１は、ＺＱパッド５１１が接続される外部端子とは異なる別の外部端子（不図示）に接続される。キャリブレーション（第１キャリブレーションモード）を行う場合、その外部端子には、外部ＮＭＯＳキャリブレーション回路５４０が接続される。ＺＱパッド５２１としてＺＱパッド５１１を用いたり、ＺＱパッド５２１をＺＱパッド５１１が接続される外部端子（図１のＺＱ端子２１８に相当）に接続するようにしてもよい。その場合、キャリブレーションを行うときに、外部ＰＭＯＳキャリブレーション回路５３０と外部ＮＭＯＳキャリブレーション回路５４０とを不図示の切り替え制御によって切り替え接続する。あるいは、外部抵抗５３１に、定電圧源５３２及び定電圧源５４２のいずれか一方を切り換え接続するようにする。
【００７５】
尚、外部ＮＭＯＳキャリブレーション回路５４０は、外部ＰＭＯＳキャリブレーション回路５３０と同様に、半導体装置を製造するベンダーの出荷試験工程で使用される治具であり、半導体装置が出荷され、半導体装置がシステム上に搭載された状態では、不要な（存在しない）部品である、ことに注意が必要である。
【００７６】
外部ＮＭＯＳキャリブレーション回路５４０は、所定の抵抗値（例えば、２４０Ω±１％）を持つ外部抵抗５４１と、この外部抵抗５４１の一端に接続され、定電圧を発生する定電圧源５４２を有している。
【００７７】
定電圧源５４２が発生する定電圧は、レプリカ回路５２２のインピーダンス（オン抵抗）が外部抵抗５４１の抵抗に等しいとき、ＺＱパッド５２１の電圧が０Ｖになるように定められる。これは、ＤＱ（データ信号）入出力回路２１４の出力トランジスタが、内部のデータを外部へ出力するリードアウト（Ｌｏｗ出力）時の電圧条件と同一である。この内部データは、ＨｉｇｈからＬｏｗへの遷移を意味する。したがって、ここでは、定電圧源５４２が発生する定電圧は、電源電圧ＶＤＤＱの２倍の電圧とする。電源電圧ＶＤＤＱが１．５Ｖであれば、定電圧源２０７が生成する定電圧は３．０Ｖである。よって、レプリカ回路５２２を構成する複数のトランジスタ（５２４）のソース端子とドレイン端子間の電圧条件は、第１の外部端子（ＤＱｉ）に接続され、ＤＱ（データ信号）入出力回路２１４の出力回路（出力トランジスタ）に含まれるＬｏｗ側データを出力する第１のトランジスタのソース端子−ドレイン端子間の電圧条件と同一であり、その電圧は、前記出力トランジスタが出力するＨｉｇｈデータに対応する第１の電圧とＬｏｗデータに対応する第２の電圧との差電圧である。
【００７８】
レプリカ回路５２２は、ＤＱ入出力回路２１４及びＤＱＳ入出力回路２１５に含まれる出力回路のプルダウン回路（プルダウン側出力ドライバー）と同一の構成を有している。即ち、レプリカ回路５２２は、第１の電源電圧（ＶＳＳＱ）とＺＱパッド５２１との間に並列接続されたｎ（ｎ：２以上の整数、例えば３２）個のＮＭＯＳトランジスタ５２５と、これらＮＭＯＳトランジスタ５２５の各々のゲートに接続された切替スイッチ５２６とを有している。
【００７９】
切替スイッチ５２６は、カウンター回路５２４の出力（制御信号ＮＧ）に応じて、対応するＮＭＯＳトランジスタ５２５のゲートに、第１の電源電圧（ＶＳＳＱ）又はＺＱパッド５２１の電圧を供給する。図５に示すように外部ＮＭＯＳキャリブレーション回路５４０が、チップ内ＮＭＯＳキャリブレーション回路５２０に接続された状態で、各ＮＭＯＳトランジスタ５２５は、そのゲートに第１の電源電圧（ＶＳＳＱ）が供給されるとオフ状態となり、ＺＱパッド５２１の電圧が供給されるとオン状態となる。オン状態のＮＭＯＳトランジスタ５２５の数により、レプリカ回路５２２のインピーダンスが決まる。
【００８０】
比較回路５２３は、第２の電源電圧（ＶＤＤＱ）とＺＱパッド５２１に表れる電圧とを比較し、比較結果（ハイレベル又はローレベル）をカウンター回路５２４へ出力する。
【００８１】
カウンター回路５２４は、比較回路５２３の出力がハイレベルの間、クロック（ＩＣＬＫ）に応じてカウント動作を行う。カウンター回路５２４のカウント値は、制御信号ＮＧとして各切替スイッチ５２６へ送られ、その制御に用いられる。この制御は、カウンター回路５２４のカウント値が増えるに従い、オン状態のＮＭＯＳ５２５の数が減少するように行われる。オン状態のＮＭＯＳトランジスタ５２５の数が減少すると、レプリカ回路５２２のインピーダンスが低下し、ＺＱパッド５２１に表れる電圧は上昇する。それにより、ＺＱパッド５２１の電圧が第２の電源電圧（ＶＤＤＱ）を超えれば、比較回路５２３の出力がローレベルへ変化し、カウンター回路５２４はカウント動作を停止する。カウント動作を停止したカウンター回路５２４のカウント値をキャリブレーション情報としてＺＱ調整回路（図２の２１７に相当）の記憶部に格納しておき、出力回路のプルダウン回路のインピーダンス設定及び調整に利用する。なお、出力回路のプルアップ回路のインピーダンス設定及び調整は、例えば、プルアップ回路に含まれる複数のトランジスタの活性化数を設定及び調整することにより行われる。
【００８２】
以上のように、関連する半導体装置では、半導体チップの各々においてキャリブレーションを実行するように構成されている。
【００８３】
しかしながら、このような半導体チップを図３又は図４に示すように、制御チップ上に複数積層した場合、各半導体チップにおいて得られるキャリブレーション情報が示すインピーダンス値は、その積層位置に応じて、即ち、論理ＬＳＩ３００との間の配線長に応じて異なるものとなる。即ち、論理ＬＳＩから離れている半導体チップ程、大きなインピーダンス値を持つ。これは、外部端子が論理ＬＳＩチップ３００側に設けられているため、キャリブレーションに用いられる外付け抵抗素子の抵抗値が、各半導体チップから見て、貫通電極の寄生抵抗値に相当する分だけ大きく見えるからである。ここで、各半導体チップのキャリブレーションを単体で行うとしても、積層後に論理ＬＳＩチップ側からみると、各半導体チップの出力回路のインピーダンスに貫通電極の寄生抵抗を加えたものとなり、やはり、論理ＬＳＩチップから離れている半導体チップ程、より大きなインピーダンス値を持つように見える。
【００８４】
そこで、本実施の形態に係る半導体装置では、関連する半導体装置においてチップ内キャリブレーション回路に含まれていたカウンター及び比較回路を、論理ＬＳＩチップ３１０に設けるようにした。以下、図６を参照して詳細に説明する。
【００８５】
図６は、論理ＬＳＩチップ３１０の上に８個（第１乃至第８）の半導体チップ２００（Ｄ０〜Ｄ７）が積層された半導体装置６００を示している。各半導体チップ２００は、図２を参照して説明した構成を有しており、図６では、その内部構成として、本発明に特に関係する部分が示されている。論理ＬＳＩチップ３１０についても、その内部構成のうち、本発明に特に関係する部分が示されている。
【００８６】
各半導体チップ２００は、チップ内回路６１０と、チップ内回路６１０の複数の外部端子にそれぞれ接続される複数の貫通電極（ＴＳＶ）が形成された貫通電極部回路６２０とを有している。各チップ２００の貫通電極（第１の貫通電極）６３１は、他のチップの貫通電極（第２の貫通電極）とそれぞれ対応付けられ、対応する貫通電極同士は積層方向に接続されている。各チップは、自身の貫通電極と、より下層側のチップの貫通電極を介して論理ＬＳＩチップに接続される。
【００８７】
貫通電極６２１は、それぞれ寄生抵抗と寄生容量とを有している。図では、一つの貫通電極６２１に関して寄生抵抗Ｒ１と寄生容量Ｃ１が示されている。
【００８８】
チップ内回路６１０には、コマンドデコーダ２０２、ＺＱ試験回路２１６、チップ選択スイッチ６１１及びチップ選択回路６１２が含まれる。チップ選択スイッチ（第１または第２のチップ選択スイッチ）６１１は、ＺＱ試験回路２１６とＺＱ端子（第１または第３のＺＱ端子）２１８との間に接続されている。ＺＱ端子２１８は、チップ内回路６１０の外部端子のうちの一つであり、対応する貫通電極（第１または第２の貫通電極）６２１に接続されている。チップ選択回路６１２は、例えば、図７に示すように構成される。
【００８９】
図７に示すチップ選択回路６１２では、記憶部（ＲＡＭ（０）〜（２））に各半導体チップ２００に固有の識別情報が格納されている。所定のコマンドＭＲＳ（モードレジスターセット）が入力され、かつ論理ＬＳＩチップ３１０からのチップ選択信号ＩＯ〈０〉〜〈２〉が表す情報と記憶部に格納された固有識別情報が一致すると、チップ選択回路６１２はチップ選択スイッチ６１１を導通させるよう制御する制御信号ＥＸＭＲＳ（拡張モードレジスターセット）を出力する。
【００９０】
例えば、図８に示すように、コマンドＭＲＳとチップ選択信号ＩＯ〈０〉〜〈２〉とが８個の半導体チップＤ０〜Ｄ７に共通に与えられると、半導体チップＤ０〜Ｄ７において一つずつ順番に制御信号ＥＸＭＲＳ（パルス）が出力される。これにより、８個の半導体チップＤ０〜Ｄ７のＺＱ試験回路２１６は、順番に一つずつ論理ＬＳＩチップ３１０に接続されることになる。
【００９１】
再び図６を参照すると、ＺＱ試験回路２１６は、レプリカ出力回路及び制御回路６１３とキャリブレーションモードスイッチ６１４とを有している。レプリカ出力回路及び制御回路６１３は、第１のレプリカ回路及び第１の制御回路、または第２のレプリカ回路及び第２の制御回路に、相当する。なお、ＺＱ試験回路２１６内の配線にも、寄生抵抗Ｒ２及び寄生容量Ｃ２が存在する。キャリブレーションモードスイッチ６１４は、キャリブレーションモードへのエントリーに応じて導通状態に制御され、キャリブレーションモードからのエグジットに応じて非導通状態に制御される。
【００９２】
レプリカ出力回路及び制御回路６１３は、図９に示すように構成される。即ち、レプリカ出力回路及び制御回路６１３は、プルアップ側レプリカ回路８１０と、プルダウン側レプリカ回路８２０と、３２ビットデコーダー８３０と、切替スイッチ８４０とを有している。プルアップ側レプリカ回路８１０及びプルダウン側レプリカ回路８２０は、図５のレプリカ回路５１２及び５２２にそれぞれ対応する。これらのレプリカ回路８１０及び８２０は、ともにチップ選択スイッチ６１１を介してＺＱ端子２１８に接続されている。一方、３２ビットデコーダー８３０及び切替スイッチ８４０は、レプリカ回路８１０及び８２０を制御する制御回路（第１の制御回路）として機能する。
【００９３】
図６を再び参照すると、論理ＬＳＩチップ３１０は、第１のＺＱ端子２１８に接続された貫通電極６２１に接続される第２のＺＱ端子６３０を有している。また、論理ＬＳＩチップ３１０は、第２のＺＱ端子６３０に接続される比較判定回路６４０を有している。更に、論理ＬＳＩチップ３１０は、キャリブレーションモードスイッチ６５０とそれを制御するコマンドデコーダー６６０とを有している。
【００９４】
比較判定回路６４０は、３２ビットカウンター６４１と、比較回路６４２と、切替スイッチ６４３と、レジスター６４４とを有している。３２ビットカウンター６４１及び比較回路６４２は、図５のカウンター回路５１４及び比較回路５１３、若しくはカウンター回路５２４及び比較回路５２３に、それぞれ対応する。３２ビットカウンタ６４１とレジスター６４４とは、比較回路６４２の出力に応じて所定の処理を行う第２の制御回路として機能する。
【００９５】
第２のＺＱ端子６３０には、ＤＲＡＭキャリブレーション装置６７０が接続される。ＤＲＡＭキャリブレーション装置６７０は、所定の抵抗値（例えば、２４０Ω±１％）を持つ抵抗素子６７１と定電圧を供給する定電圧源６７２とを有する。定電圧源６７２は、例えば、−１．５Ｖ及び３．０Ｖのいずれか一方を選択的に出力する。あるいは、単一の電圧（ＶＤＤＱ／２）を出力するものであってもよい。
【００９６】
次に、図６の半導体装置６００のキャリブレーション動作について説明する。半導体装置６００のキャリブレーション動作は、図１０に示すように行われる。
【００９７】
まず、ＲＯＮキャリブレーション設定モードへエントリーする（ステップＳ９０１）。
【００９８】
具体的には、キャリブレーションモードへのエントリーを指示するコマンドにより、キャリブレーションモードスイッチ６１４及び６５０をともに導通状態にする。これにより、各半導体チップ２００のアドレスピンＢＡ０，Ａ０−Ａ４が、レプリカ出力回路及び制御回路６１３に接続される。また、論理ＬＳＩチップ３１０のアドレスピンＢＡ０，Ａ０−Ａ４が、比較判定回路６４０に接続される。
【００９９】
次に、半導体チップ２００のうちのいずれか一つを選択する（ステップＳ９０２）。
【０１００】
半導体チップ２００の選択は、予め定められた順序に従って行われる。例えば、下層の半導体チップＤ０から上層側の半導体チップＤ７へ向かって一つずつ選択する。図６は、最上層の半導体チップＤ７が選択された状態を示している。選択された半導体チップ２００では、チップ選択スイッチ６１１が導通状態（ＯＮ）となり、ＺＱ試験回路２１６がＺＱ端子２１８に電気的に接続される。
【０１０１】
次に、選択した半導体チップ２００のプルアップ側レプリカ回路８１０（図９）のキャリブレーションを行う（ステップＳ９０３）。
【０１０２】
具体的には、バンクアドレス信号ＢＡ０を、例えば“０（ロウレベル）”とすることにより、切替スイッチ６４３を低電位側電源電圧ＶＳＳＱ側に切り替える。また、図９に示す切替スイッチ８４０を、プルアップ側レプリカ回路８１０側に切り替える。このとき、ＤＲＡＭキャリブレーション装置６７０の定電圧源の出力電圧を−１．５Ｖに設定しておく。
【０１０３】
そして、３２ビットカウンター６４１を動作させ、カウント値をアドレス信号Ａ０−Ａ４として、選択された半導体チップ２００へ供給する。カウンターのカウントアップにより、カウント値は〈Ａ４，Ａ３，Ａ２，Ａ１，Ａ０〉＝〈０，０，０，０，０〉から〈Ａ４，Ａ３，Ａ２，Ａ１，Ａ０〉＝〈１，１，１，１，１〉まで変化する。図５を参照して説明したのと同様に、３２ビットカウンター６４１のカウント値に応じてプルアップ側レプリカ回路８１０において導通しているＰＭＯＳトランジスタの数が変化する。これにより、プルアップ側レプリカ回路８１０のインピーダンスが変化する。その結果、第２のＺＱ端子６３０に表れる電圧が変化する。第２のＺＱ端子６３０に表れる電圧は、選択された半導体チップ２００から論理ＬＳＩチップ３１０までの貫通電極が有する寄生抵抗の影響を受ける。したがって、第２のＺＱ端子６３０に表れる電圧は、第１のＺＱ端子２１８とは異なる。
【０１０４】
比較回路６４２は、第２のＺＱ端子６３０に表れる電圧と参照電圧（ＶＳＳＱ）とを比較し、第２のＺＱ端子６３０に表れる電圧が参照電圧以下になると検出信号ＤＥＴを“ロウ”から“ハイ”へ変化させて、３２ビットカウンター６４１を停止させる。レジスター６４４は、３２ビットカウンター６４１が停止したときのカウント値を、選択された半導体チップ２００と関連付けて記憶する。
【０１０５】
次に、選択した半導体チップ２００のプルダウン側レプリカ回路８２０のキャリブレーションを行う（ステップＳ９０４）。
【０１０６】
今度は、バンクアドレス信号ＢＡ０を、例えば“１（ハイレベル）”にし、切替スイッチ６４３を高電位側電源電圧ＶＤＤＱ側に切り替える。また、図９に示す切替スイッチ８４０を、プルダウン側レプリカ回路８２０側に切り替える。このとき、ＤＲＡＭキャリブレーション装置６７０の定電圧源の出力電圧を３．０Ｖに設定しておく。
【０１０７】
そして、３２ビットカウンター６４１を動作させ、カウント値をアドレス信号Ａ０−Ａ４として選択された半導体チップ２００へ供給する。３２ビットカウンター６４１のカウント値に応じてプルダウン側レプリカ回路８２０において導通しているＮＭＯＳトランジスタの数が変化し、プルダウン側レプリカ回路８２０のインピーダンスが変化する。その結果、第２のＺＱ端子６３０に表れる電圧が変化する。比較回路６４２は、第２のＺＱ端子６３０に表れる電圧と参照電圧（ＶＤＤＱ）とを比較し、第２のＺＱ端子６３０に表れる電圧が参照電圧以下になると検出信号ＤＥＴを“ロウ”から“ハイ”へ変化させて、３２ビットカウンター６４１を停止させる。レジスター６４４は、３２ビットカウンター６４１が停止したときのカウント値を、選択された半導体チップ２００と関連付けて記憶する。
【０１０８】
以上のようにして、選択された半導体チップ２００のプリアップ側レプリカ回路８１０及びプルダウン側レプリカ回路８２０のキャリブレーションが終了すると、論理ＬＳＩチップ３１０は、全ての半導体チップ２００についてキャリブレーションを終えたか否か判断する（ステップＳ９０５）。そして、全ての半導体チップ２００について、キャリブレーションを終えていないならば（ＮＯ）、ステップＳ９０２に戻って次の半導体チップ２００を選択し、上述したキャリブレーションを実行する。
【０１０９】
一方、全ての半導体チップ２００についてキャリブレーションを終えたならば（ステップＳ９０５でＹＥＳ）、ＲＯＮキャリブレーション設定モードをエグジットする（ステップＳ９０６）。つまり、キャリブレーションモードスイッチ６１４及び６５０をともに非導通状態にする。
【０１１０】
レジスター６４４に格納されたカウント値は、その後、関連付けされた各半導体チップ２００へそれぞれ転送される。図１１に示すように、チップ選択回路６０２から制御信号ＥＸＭＲＳを出力させるとともに、レジスター６４４に格納されたカウント値をアドレス信号Ａ０−Ａ４として、各半導体チップ２００へ供給する。これにより、各半導体チップ２００は、自身に関連付けされたカウンター値を出力回路のインピーダンスを制御する制御コードとしてＺＱ調整回路２１７の記憶部に格納する。あるいは、ＺＱ調整回路２１７を省略して、インピーダンス調整回路２２３（図２）の記憶部に格納するようにしてもよい。ＺＱ調整回路２１７は、所定のコマンド入力に従い、記憶部に記憶した制御コードをインピーダンス調整回路２２３へ転送する。インピーダンス調整回路２２３は、その記憶部に格納された制御コードに基づいて出力回路のインピーダンスを調整する。
【０１１１】
レジスター６４４から全ての半導体チップ２００への制御コードの転送は、図１２に示すように、連続的に行うことができる。
【０１１２】
以上のように、本実施の形態では、キャリブレーションに用いられる比較回路６４２を論理ＬＳＩチップ３１０に設け、論理ＬＳＩチップ３１０のＺＱ端子６３０を利用して各半導体チップ２００のキャリブレーションを行う。その結果、論理ＬＳＩチップ３１０から見た全ての半導体チップ２００の出力インピーダンスは、その積層位置によらずに等しい値に見える。これにより、各半導体チップ２００と論理ＬＳＩチップ３１０との間でデータの高速伝送が実現できる。
【０１１３】
なお、ＺＱ調整回路２１７は、温度を検出する機能と、ＺＱ試験回路２１６からの制御コードを検出した温度に関連付けて記憶するパラメータテーブルを含む記憶部とを有する。上述したキャリブレーションを、周囲温度を変更して複数回行うことで、異なる温度に対する制御コードを取得する。ＺＱ調整回路２１７は、コマンドデコーダ２０２からのコマンドに従い、記憶部に記憶する制御コードをインピーダンス調整回路２２３へ出力する。単一温度について制御コードを取得する場合には、このＺＱ調整回路２１７は、省略することが可能である。
【０１１４】
上述した半導体装置６００は、様々な情報処理システムに用いることができる。
【０１１５】
例えば、半導体装置６００は、図１３に示すように、上位装置１２００にコマンドバス１２１０、アドレスバス１２２０及びデータバス１２３０によって接続され、情報処理システムを構成する。
【０１１６】
半導体装置６００の各半導体チップ２００から出力されたデータは、論理ＬＳＩチップ３１０で消費され、または論理ＬＳＩチップ３１０をスルーして上位装置１２００へ転送され、あるいは、論理ＬＳＩチップ３１０の中間出力バッファを介して上位装置１２００へ転送される。
【０１１７】
また、半導体装置６００は、図１４示すような情報処理システムの構成に用いることもできる。
【０１１８】
図１４のシステムは、半導体装置６００と、上位装置１３００とを有している。半導体装置６００と上位装置１３００との間は、コマンドバス１３１０、データ入出力（Ｉ／Ｏ）バス１３２０及びＩ／Ｏレプリカバスによって接続されている。
【０１１９】
上位装置１３００は、制御信号発行回路１３０１及びデータ処理回路１３０２を有している。
【０１２０】
上位装置１３００は、半導体装置６００を制御する。また、上位装置１３００は、図示しないシステム内の他の回路やシステム外の回路とのインタフェースを有し、システム全体を制御する。
【０１２１】
上位装置１３００のデータ処理回路１３０２には、出力回路が含まれている。これらの出力回路のインピーダンス（オン抵抗）を調整するため、この上位装置１３００には、半導体装置６００と同様にＺＱ試験回路２１６及びＺＱ調整回路２１７が設けられている。
【０１２２】
上位装置１３００のＺＱ試験回路２１６は、そのＺＱ端子及びＩ／Ｏレプリカバス１３３０を介して半導体装置６００に接続されている。これにより、上位装置１３００のＺＱ試験回路２１６のＺＱキャリブレーションもまた、半導体装置６００に接続されるＤＲＡＭキャリブレーション装置６７０を用いて行うことができる。これにより、半導体装置６００の論理ＬＳＩチップ３１０から見た上位装置１３００の出力インピーダンスを、半導体チップ２００の出力インピーダンスと等しくすることができ、各半導体チップ２００と上位装置１３００との間の高速データ伝送を実現することができる。
【０１２３】
図１４のようなシステムは、パーソナルコンピュータ、通信用電子機器、航空機や自動車等の交通機関用電子機器、産業用電子機器、民生用電子機器など、様々な電子機器として実現され得る。ＺＱ試験回路２１６及びＺＱ調整回路２１７は、システムを構成する全ての半導体装置に設けられてもよいし、一部の半導体装置に設けられてもよい。しかしながら、全ての半導体装置にＺＱ試験回路２１６及びＺＱ調整回路２１７を設けることにより、各半導体装置に間における出力回路のインピーダンス（オン抵抗）のバラツキを低減、精度向上を実現することができる。
【０１２４】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。
【０１２５】
本願の技術思想は、様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路の形式、ＴＳＶの構造は、実施の形態に開示する形式に限られない。
【０１２６】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＰＯＰ（パッケージオンパッケージ）が挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１２７】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが利用できる。さらに、装置内の一部に、バイポーラ型トランジスタを有してもよい。
【０１２８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１の導電型トランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型トランジスタの代表例である。
【０１２９】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３０】
１００    半導体装置
１１０，１１０−１    被制御チップ
１１１    第１のレプリカ出力回路
１１２    第１のＺＱ端子
１１３    第１の貫通電極
１１４    第１の制御回路
１１５    第１のデータ端子
１２０    制御チップ
１２１    第２のＺＱ端子
１２２    比較回路
１２３    第２の制御回路
１２４    第２のデータ端子
１３０    外付け抵抗素子
１４０    低電圧源
２００    半導体装置
２０１    内部クロック発生回路
２０２    コマンドデコーダ
２０３    制御回路
２０４    モードレジスタ
２０５    ロウアドレスバッファ
２０６    カラムアドレスバッファ・バーストカウンタ
２０７    ロウデコーダ
２０８    メモリセルアレイ
２０９    センスアンプ
２１０    カラムデコーダ
２１１    データ制御回路
２１２    ラッチ回路
２１３    ＤＬＬ
２１４    ＤＱ入出力回路
２１５    ＤＱＳ入出力回路
２１６    ＺＱ試験回路
２１７    ＺＱ調整回路
２１８    ＺＱ端子
２１９    データ（ＤＱ）端子
２２０    データストローブ（ＤＱＳ）端子
２２１    制御端子
３００    半導体装置
３１０    論理ＬＳＩチップ
３１１    クロック発生器
３１３    論理制御回路
３１５    ＤＬＬ回路
３１７    入出力回路
３１９    ＶＤＤＱ変換回路
５１０    チップ内ＰＭＯＳキャリブレーション回路
５１１    ＺＱパッド
５１２    プルアップ側レプリカ回路
５１３    比較回路
５１４    カウンター回路
５１５    ＰＭＯＳトランジスタ
５１６    切替スイッチ
５２０    チップ内ＮＭＯＳキャリブレーション回路
５２１    ＺＱパッド
５２２    プルダウン側レプリカ回路
５２３    比較回路
５２４    カウンター回路
５２５    ＮＭＯＳトランジスタ
５２６    切替スイッチ
５３０    外部ＰＭＯＳキャリブレーション回路
５３１    外部抵抗
５３２    定電圧源
５４０    外部ＮＭＯＳキャリブレーション回路
５４１    外部抵抗
５４２    定電圧源
６００    半導体装置
６１０    チップ内回路
６１１    チップ選択スイッチ
６１２    チップ選択回路
６２０    貫通電極部回路
６２１    貫通電極
６３０    第２のＺＱ端子
６４０    比較判定回路
６４１    ３２ビットカウンター
６４２    比較回路
６４３    切替スイッチ
６４４    レジスター
６５０    キャリブレーションモードスイッチ
６６０    コマンドデコーダー
６７０    ＤＲＡＭキャリブレーション装置
６７１    抵抗素子
６７２    定電圧源
８１０    プルアップ側レプリカ回路
８２０    プルダウン側レプリカ回路
８３０    ３２ビットデコーダー
８４０    切替スイッチ
１２００    上位装置
１２１０    コマンドバス
１２２０    アドレスバス
１２３０    データバス
１３００    上位装置
１３０１    制御信号発行回路
１３０２    データ処理回路
１３１０    コマンドバス
１３２０    データ入出力バス
１３３０    Ｉ／Ｏレプリカバス
【図１】
2013090100.tif 000003
【図２】
2013090100.tif 000004
【図３】
2013090100.tif 000005
【図４】
2013090100.tif 000006
【図５】
2013090100.tif 000007
【図６】
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【図７】
2013090100.tif 000009
【図８】
2013090100.tif 000010
【図９】
2013090100.tif 000011
【図１０】
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【図１１】
2013090100.tif 000013
【図１２】
2013090100.tif 000014
【図１３】
2013090100.tif 000015
【図１４】
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