(57)【要約】【課題】スナップバック現象、ＩＧＢＴおよびＦＷＤの導通損失、電流集中、耐圧低下を抑制できる半導体装置を提供する。【解決手段】バッファ層１１は、空間電荷密度よりキャリア密度が小さくされているもとする。これによれば、バッファ層１１の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。このため、ＩＧＢＴの導通損失を抑制するためにドリフト層２を薄くし、空乏層がコレクタ層１２に達することを抑制するために空間電荷密度を大きくしてもバッファ層１１の抵抗値を大きくできる。つまり、ＩＧＢＴの導通損失を低減しつつ、スナップバック現象を抑制することができ、さらに、耐圧の低下も抑制できる。また、コレクタ層１２の幅を広くする必要もないため、素子の有効面積を減らすことなく導通損失増加を抑制でき、電流集中も抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（３）と、
前記ベース層の表層部に形成された第１導電型のエミッタ層（７）と、
前記ドリフト層のうち前記ベース層と離間した位置に形成された第１導電型のバッファ層（１１）と、
前記バッファ層中に選択的に形成された第２導電型のコレクタ層（１２）と、
前記ベース層のうち前記ドリフト層と前記エミッタ層との間に挟まれた部分をチャネル領域として当該チャネル領域の表面に形成されたゲート絶縁膜（５）と、
前記ゲート絶縁膜上に形成されたゲート電極（６）と、
前記ベース層および前記エミッタ層と電気的に接続される第１電極（１０）と、
前記バッファ層および前記コレクタ層と電気的に接続される第２電極（１３）と、を備え、
前記バッファ層は、空間電荷密度よりキャリア密度が小さくされていることを特徴とする半導体装置。
【請求項２】
前記バッファ層は、凍結領域にある準位を含む構成とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バッファ層は、凍結領域にある準位と、外因性領域にある準位とによって構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記バッファ層には、前記コレクタ層の間に位置する部分に、前記バッファ層より浅い準位で形成され、前記バッファ層よりキャリア密度が大きくされたカソード層（１４）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１導電型はＮ型であると共に前記第２導電型はＰ型であり、
前記バッファ層は、Ｂｉ、Ｍｇ、Ｔａ、Ｐｂ、Ｔｅ、Ｓｅ、Ｎ、Ｃ、Ｇｅ、Ｓｒ、Ｃｓ、Ｂａ、Ｓのうちの少なくとも１つがドープされて構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１導電型はＰ型であると共に前記第２導電型はＮ型であり、
前記バッファ層は、Ｇａ、Ｉｎ、Ｔｌ、Ｂｅ、Ｃｕ、Ｚｎ、Ｃｏのうちの少なくとも１つがドープされて構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共通の半導体基板に絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）およびフリホイールダイオード（以下では、単にＦＷＤという）のそれぞれ２つの機能を一つの素子で機能するように形成された半導体装置（ＲＣ−ＩＧＢＴ）に関するものである。
【背景技術】
【０００２】
従来より、モータ等の負荷を駆動するためのインバータ回路を構成するものとして、共通の半導体基板にＩＧＢＴおよびＦＷＤのそれぞれ２つの機能を一つの素子で機能するように形成された半導体装置（ＲＣ−ＩＧＢＴ）が提案されている。具体的には、この半導体装置では、Ｎ−型のドリフト層の表面側には、Ｐ型のベース層、Ｎ＋型のエミッタ層、ゲート構造、エミッタ電極等で構成されるＮＭＯＳ構造が形成されている。そして、ドリフト層の裏面側にはＮ型のバッファ層が形成され、バッファ層のうちドリフト層側と反対側にＰ型のコレクタ層が選択的に形成されている。さらに、コレクタ層およびバッファ層と電気的に接続されるコレクタ電極が形成されている。
【０００３】
このような半導体装置では、ゲート構造のゲート電極に所定電位が印加されるとベース層にＮ型のチャネル領域が形成される。そして、エミッタ電極からチャネル領域を介してドリフト層に電子が供給され、ドリフト層へ供給された電子はバッファ層を介してコレクタ電極へ流れる。コレクタ層とバッファ層とがコレクタ電極によって短絡されており、バッファ層はＮ型であるのに対してコレクタ層はＰ型であるためである。そして、この電子がバッファ層を通過する際にバッファ層の抵抗によって電圧降下が発生する。この発生する電圧がコレクタ層とバッファ層との間に構成されるＰＮ接合のビルトイン電圧以上となると、コレクタ層からバッファ層にホールが注入される。そして、注入されたホールはドリフト層に供給されてドリフト層の伝導度が変調する。これにより、コレクタ電極とエミッタ電極との間に印加する電圧ＶＣＥが小さくなり、ＩＧＢＴがオン状態となる。
【０００４】
このため、この半導体装置（ＲＣ−ＩＧＢＴ）のＩＧＢＴをオン状態にして低いＶＣＥを得るには、コレクタ層とバッファ層とにより構成されるＰＮ接合にかかる電圧をビルトイン電圧にするのに十分な電子電流が必要である。言い換えると、ビルトイン電圧にするのに不十分な小さな電子電流しか流れない場合は、伝導度変調は起こらず、電圧ＶＣＥは大きなままである。
【０００５】
これは半導体装置（ＲＣ−ＩＧＢＴ）は以下に示す電流-電圧特性（I-V特性）があることを意味している。すなわち、コレクタ電流ＩＣが０Ａでは電圧ＶＣＥは０Ｖであり、コレクタ電流ＩＣが小さい領域では電圧ＶＣＥは大きくなる。そして、伝導度変調を起こさせるのに十分なコレクタ電流ＩＣを超えると、電圧ＶＣＥは急激に小さくなる。
【０００６】
このような現象は、一般的にスナップバック現象と呼ばれており、実用上好ましくない。なお、コレクタ電流ＩＣを大きくしていくにつれて電圧ＶＣＥが急激に小さくなる直前の電圧の極大値はスナップバック電圧と呼ばれている。
【０００７】
このため、例えば、特許文献１〜３に、共通の半導体基板にＩＧＢＴおよびＦＷＤのそれぞれ２つの機能を一つの素子で機能するように形成された半導体装置において、スナップバック現象を抑制する構造が提案されている。
【０００８】
具体的には、特許文献１には、ドリフト層の抵抗率をρ１（Ω・ｃｍ）、ドリフト層の厚さをＬ１（μｍ）、バッファ層の抵抗率をρ２（Ω・ｃｍ）、バッファ層の厚さをＬ２（μｍ）、コレクタ層の基板平面方向の最小幅の１／２をＷ２（μｍ）としたとき、次式
（数１）（ρ１ ／ρ２）×（Ｌ１・Ｌ２／Ｗ２２）＜１．６
を満たすように半導体装置を構成することが提案されている。
【０００９】
また、特許文献２には、バッファ層におけるドリフト層側において、コレクタ層の直上に開口部が形成されたｐ型のバリア層を形成してなる半導体装置が提案されている。
【００１０】
これによれば、電子が開口部により狭窄され、バッファ層中のバリア層とコレクタ層との間の領域に電子を集中させることができる。これにより、電子による電圧降下を大きくできるのでスナップバック現象の発生を低減できる。言い換えると、スナップバック電圧を小さくできる。
【００１１】
さらに、特許文献３には、多数の線状ゲート電極を備え、バッファ層のうちドリフト層と反対側の面において、面方向に平行な方向をＸ−Ｙ方向としたとき、カソード層（バッファ層）をほぼ一様なＸＹ格子状分布とするとともに、Ｙ方向の格子定数を線状ゲート電極と平行なＸ方向の格子定数よりも長くしてなる半導体装置が提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−２８８１５８号公報
【特許文献２】特開２０１１−１１４０２７号公報
【特許文献３】特開２０１１−１５５０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１〜３の半導体装置では、次のような問題がある。すなわち、ＩＧＢＴがオンされているときの導通損失を低減するためには、ドリフト層の厚さを薄くするのが有効な手段であるが、ＩＧＢＴがオフされているときに空乏層がコレクタ層に達しないようにするためにはバッファ層の不純物密度を大きくし、ドリフト層を薄くすることで失った空間電荷を補填する構造が考えられる。この場合、例えば、一般的なドナーであるリン、ヒ素、アンチモン等の不純物をドープしてバッファ層を構成した場合には、空間電荷密度を大きくすると空間電荷密度と同様にキャリア密度が大きくなるため、ドリフト層の抵抗値が小さくなる。
【００１４】
したがって、ＩＧＢＴの導通損失を低減しつつ、スナップバック現象を抑制するためには、例えば、コレクタ層の幅を広くし、電子が通過する経路を長くすることによって電子に起因する電圧降下を大きくしなければならない。
【００１５】
しかしながら、この構造では、コレクタ層の幅を広くしているため、コレクタ層とバッファ層との間に構成されるＰＮ接合のうちビルトイン電圧以下の電圧しか印加されない領域が広くなる。すなわち、ホールが注入されるＰＮ接合はコレクタ層とバッファ層との間に構成されるＰＮ接合全体に対して狭くなる。そして、ホールが注入される隣接するＰＮ接合同士の間隔が広くなるため、動作中のキャリア密度（ホールおよび電子）に大きな分布の偏りが生じ、電流集中が起きる結果として素子が破壊されやすくなるという問題が発生する。また、ホールが注入されるＰＮ接合の領域が狭くなるため、ＩＧＢＴとして機能する有効面積が小さくなり、ＩＧＢＴの導通損失が増加するという問題も発生する。
【００１６】
また、ＦＷＤがオンされているときには、コレクタ電極に接した部分のバッファ層（カソード層）から電子がドリフト層内に注入されると共にホールがドリフト層の表面側に位置するベース層から注入される。
【００１７】
この場合、上記半導体装置では、コレクタ層の幅を広くするためにＦＷＤ動作時に電子の注入されない領域が大きくなる。つまり、ＦＷＤとして機能する有効面積が小さくなり、ＦＷＤの導通損失が増加するという問題が発生する。そして、動作中のＦＷＤのキャリア密度にも大きな分布の偏りが生じ、電流集中が起きる結果として素子が破壊されやすくなるという問題も発生する。
【００１８】
また、ＩＧＢＴの導通損失を低減しつつ、スナップバック現象を抑制するために、バッファ層の抵抗値を大きくすることも考えられる。これによれば、バッファ層の抵抗値を大きくしているために電子に起因する電圧降下を大きくすることができ、コレクタ層の幅を広くしなくてもよいため、ＩＧＢＴおよびＦＷＤの導通損失を低減しつつ、スナップバック現象を抑制できる。
【００１９】
しかしながら、一般的なドナーであるリン、ヒ素、アンチモン等の不純物をドープして抵抗値の小さいバッファ層を構成する場合、単純にバッファ層の不純物密度を小さくすることになる。この場合、オフ状態において、ベース層およびドリフト層で構成されるＰＮ接合に逆方向電圧が印加されると、空乏層が低い逆方向電圧でもコレクタ層に達して漏れ電流が増加することになる。つまり、阻止電圧（耐圧）が低下するという問題がある。なお、オフ状態とは、ＩＧＢＴもＦＷＤもオンされていない状態であり、コレクタ電極にエミッタ電極より高い電位を印加しつつ、ゲート電極に所定の閾値電位より低い電位を印加している場合である。
【００２０】
以上説明したように、スナップバック現象、ＩＧＢＴおよびＦＷＤの導通損失、電流集中、耐圧低下等の問題は全てトレードオフの関係にある。そして、上記特許文献１〜３の半導体装置では、いくつかの項目のトレードオフの関係は改善可能かもしれないが、全てのトレードオフの関係を同時に改善することはできないという問題がある。
【００２１】
本発明は上記点に鑑みて、共通の半導体基板にＩＧＢＴおよびＦＷＤの２つの機能を有するように形成された半導体装置において、スナップバック現象、ＩＧＢＴおよびＦＷＤの導通損失、電流集中、耐圧低下の全ての項目を同時に改善できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２）と、ドリフト層の表層部に形成された第２導電型のベース層（３）と、ベース層の表層部に形成された第１導電型のエミッタ層（７）と、ドリフト層のうちベース層と離間した位置に形成された第１導電型のバッファ層（１１）と、バッファ層中に選択的に形成された第２導電型のコレクタ層（１２）と、ベース層のうちドリフト層とエミッタ層との間に挟まれた部分をチャネル領域として当該チャネル領域の表面に形成されたゲート絶縁膜（５）と、ゲート絶縁膜上に形成されたゲート電極（６）と、ベース層およびエミッタ層と電気的に接続される第１電極（１０）と、バッファ層およびコレクタ層と電気的に接続される第２電極（１３）と、を備え、バッファ層は、空間電荷密度よりキャリア密度が小さくされていることを特徴としている。すなわち、バッファ層は、動作温度において凍結領域にある準位を有する構成とされている。
【００２３】
これによれば、バッファ層の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。このため、ＩＧＢＴの導通損失を抑制するためにドリフト層を薄くし、空乏層がコレクタ層に達することを抑制するために大きな空間電荷密度を有する半導体装置としても、従来の半導体装置よりバッファ層の抵抗値を大きくできる。つまり、ＩＧＢＴの導通損失を低減しつつ、スナップバック現象を抑制することができ、さらに、耐圧の低下も抑制できる。
【００２４】
また、コレクタ層の幅を広くする必要もないため、導通損失および電流集中を抑制できる。
【００２５】
すなわち、請求項１に記載の発明では、スナップバック現象、ＩＧＢＴおよびＦＷＤの導通損失、電流集中、耐圧低下の全ての項目間のトレードオフの関係を同時に改善できる。
【００２６】
この場合、請求項３に記載の発明のように、バッファ層は、凍結領域にある準位と、外因性領域にある準位とによって構成されるものとすることもできる。これによれば、バッファ層の抵抗値についての温度依存性の低減を図ることができる。
【００２７】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００３０】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、本実施形態の半導体装置は、共通の半導体基板１に形成された一つの素子がＩＧＢＴおよびＦＷＤの二つの機能をもつように形成されている。
【００３１】
具体的には、半導体基板１はＮ−型のドリフト層２を有している。そして、ドリフト層２の表層部にはＰ型のベース層３が形成されている。また、ベース層３を貫通してドリフト層２に達する複数のトレンチ４が所定方向（本実施形態では紙面垂直方向）にストライプ状に延設されている。このトレンチ４の側壁には、それぞれ熱酸化膜等からなるゲート絶縁膜５とドープトＰｏｌｙ−Ｓｉ等からなるゲート電極６とが順に形成されている。すなわち、トレンチ４、ゲート絶縁膜５、ゲート電極６からなるトレンチゲート構造が形成されている。
【００３２】
なお、具体的には後述するが、ゲート電極６に所定電位が印加されるとベース層３のうちトレンチ４と接する部分に反転層となるチャネル領域が形成される。本実施形態では、ベース層３のうちトレンチ４の壁面に接する部分の表面が本発明のチャネル領域の表面に相当する。
【００３３】
また、ベース層３の表層部には、トレンチ４の側面に接するようにＮ＋型のエミッタ層７が形成されていると共に、トレンチ４の側面から離間した位置にＰ＋型のボディ層８が形成されている。具体的には、エミッタ層７は、トレンチ４の長手方向に沿ってトレンチ４の側面に接するように棒状に延設され、トレンチ４の先端よりも内側で終端する構造とされている。また、ボディ層８は、２つのエミッタ層７に挟まれてトレンチ４の長手方向（つまりエミッタ層７）に沿って棒状に延設されており、トレンチ４の先端よりも内側で終端する構造とされている。これらエミッタ層７とボディ層８は、ベース層３よりも高不純物密度とされており、ベース層３内で終端する構造とされている。
【００３４】
なお、ベース層３およびボディ層８は、例えば、ボロン等の不純物がドープされて構成され、エミッタ層７は、例えば、リン、ヒ素、アンチモン等の不純物がドープされて構成されている。すなわち、これらベース層３、エミッタ層７、ボディ層８は、半導体装置の動作温度（例えば、−４０〜１５０℃）において、１００％活性化率を示す準位とされており、言い換えると外因性領域に位置する準位とされている。通常、半導体分野において１００％活性化率を示す準位を使用することは明記されていないかもしれないが、これは常識とされているために省略されているのである。
【００３５】
そして、ベース層３の上にはＢＰＳＧ等で構成される層間絶縁膜９が形成されている。この層間絶縁膜９にはコンタクトホール９ａが形成されており、エミッタ層７の一部およびボディ層８が層間絶縁膜９から露出している。そして、層間絶縁膜９の上にはエミッタ電極１０が形成されており、このエミッタ電極１０はコンタクトホール９ａを介してエミッタ層７およびボディ層８（ベース層３）に電気的に接続されている。
【００３６】
また、ドリフト層２の裏面側にはＮ型のバッファ層１１が形成されている。ここで、本実施形態のバッファ層１１の構成について、具体的に説明する。
【００３７】
本実施形態の、バッファ層１１は、空間電荷密度よりキャリア密度が小さくされている。すなわち、バッファ層１１における準位の活性化エネルギーは、半導体装置の動作温度において、動作温度の熱エネルギーよりも大きくされている。言い換えると、バッファ層１１は、半導体装置の動作温度において、１００％未満の活性化率を示す深い準位とされている。さらに、言い換えると、バッファ層１１は、半導体装置の動作温度において、凍結領域に位置する準位とされている。このようなバッファ層１１は、例えば、Ｂｉ、Ｍｇ、Ｔａ、Ｐｂ、Ｔｅ、Ｓｅ、Ｎ、Ｃ、Ｇｅ、Ｓｒ、Ｃｓ、Ｂａ、Ｓ等の不純物の少なくとも１つがドープされることで構成される。
【００３８】
なお、本実施形態におけるバッファ層１１の準位は、一部がキャリアとして働く準位のことである。すなわち、バッファ層１１の準位は、少数キャリアのライフタイムを短くさせるために形成されるＭｉｄＧａｐ付近に位置する準位のいわゆるライフタイムキラーとは異なるものである。また、ＧａＮ等のＨＦＥＴ等において用いられる多数キャリアを補償するＣ、Ｆｅ等の比較的深い準位とも異なるものである。
【００３９】
また、バッファ層１１のうちドリフト層２側と反対側には、Ｐ＋型のコレクタ層１２が選択的に形成されている。すなわち、バッファ層１１のうちドリフト層２側と反対側は、図１に示す断面において、バッファ層１１とコレクタ層１２とが交互に配置された構成とされている。そして、バッファ層１１のうちドリフト層２側と反対側には、コレクタ層１２とバッファ層１１とが短絡するようにコレクタ電極１３が形成されている。
【００４０】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型が本発明の第１導電型に相当し、Ｐ型が本発明の第２導電型に相当している。また、エミッタ電極１０が本発明の第１電極に相当し、コレクタ電極１３が本発明の第２電極に相当する。
【００４１】
次に、上記半導体装置の作動について説明する。まず、ＩＧＢＴをオンさせるときの作動について説明する。
【００４２】
上記半導体装置では、ゲート電極６に所定電位が印加されると、ベース層３のうちトレンチ４に配置されたゲート絶縁膜５と接する部分にＮ型のチャネル領域が形成される。そして、コレクタ電極１３がエミッタ電極１０よりも高い電位となるようにコレクタ電極−エミッタ電極間に電圧ＶＣＥが印加されると、エミッタ電極１０から電子がエミッタ層７、チャネル領域、ドリフト層２、バッファ層１１、第２電極１３に流れる。
【００４３】
この場合、バッファ層１１は、上記のように、空間電荷密度よりキャリア密度が小さくなるように構成されているため、バッファ層１１の空間電荷密度を大きくしてもバッファ層１１のキャリア密度が大きくなることを抑制できる。つまり、バッファ層１１の抵抗値を大きくできる。したがって、電子がバッファ層１１から第２電極１３に流れる際の電圧降下を大きくすることができ、スナップバック現象を抑制しつつ、ＩＧＢＴをオンできる。
【００４４】
次に、半導体装置のオフ状態について説明する。なお、オフ状態とは、ＩＧＢＴもＦＷＤもオンされていない状態であり、コレクタ電極１３にエミッタ電極１０より高い電位を印加しつつ、ゲート電極６に所定の閾値電位より低い電位を印加している場合である。
【００４５】
この場合、ベース層３およびドリフト層２で構成されるＰＮ接合に逆方向電圧が印加されることになり、空乏層が広がる。そして、空乏層がバッファ層１１に達すると、空乏層中におけるバッファ層１１の準位がフェルミ準位より高くなり、１００％の準位がイオン化する空間電荷領域が構成され、耐圧の低下も抑制できる。（例えば、S.M.Sze and Kwok K.NG, Physics of Semiconductor Devices 3rd Editon, A John Wiley & Sons,INC.2007年, P.136-139参照）。
【００４６】
続いて、ＦＷＤがオンされるときの作動について説明する。ゲート電極６に閾値電位より低い電位が印加されると共にコレクタ電極１３にエミッタ電極１０より低い電位が印加されると、コレクタ電極１３のうちバッファ層１１と接する部分から電子が注入されると共に、エミッタ電極１０からホールが注入され、ＦＷＤがオンされる。この場合、上記のようにバッファ層１１が構成されており、コレクタ層１２の幅が広くないため、導通損失および電流集中を抑制できる。なお、この状態では、エミッタ電極１０がアノード電極に相当し、コレクタ電極１３がカソード電極に相当する。
【００４７】
以上説明したように、本実施形態では、バッファ層１１の空間電荷密度よりキャリア密度が小さくされている。このため、バッファ層１１の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。したがって、ＩＧＢＴの導通損失を抑制するためにドリフト層２を薄くし、空乏層がコレクタ層１２に達することを抑制するために大きな空間電荷密度を有する半導体装置としても、従来の半導体装置よりバッファ層１１の抵抗値を大きくできる。つまり、ＩＧＢＴの導通損失を低減しつつ、スナップバック現象を抑制することができ、さらに、耐圧の低下も抑制できる。
【００４８】
また、コレクタ層１２の幅を広くする必要もないため、導通損失および電流集中も抑制できる。
【００４９】
すなわち、本実施形態の半導体装置では、スナップバック現象、ＩＧＢＴおよびＦＷＤの導通損失、電流集中、耐圧低下の全ての項目間のトレードオフの関係を同時に改善できる。
【００５０】
また、上記半導体装置は、バリア層が形成された従来の半導体装置と比較して、バッファ層１１を構成する不純物の種類を変更するのみで製造することができ、製造工程が増加することもないため、製造コストも増加しない。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してバッファ層１１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、本実施形態における半導体装置の断面構成は図１と同様である。
【００５２】
本実施形態のバッファ層１１は、２種類の深さの異なる準位によって構成されている。具体的には、半導体装置の動作温度において、凍結領域にある準位と外因性領域にある準位とによって構成されている。なお、外因性領域の準位は、リン、ヒ素、アンチモン等がドープされることによって構成される。
【００５３】
これによれば、バッファ層１１における抵抗値の温度依存性を低減できる。すなわち、凍結領域にある準位は、半導体装置の動作温度によってキャリア密度が大きく変化する。言い換えると、半導体装置の動作温度によってバッファ層１１の抵抗値の変化が非常に大きくなる。このため、バッファ層１１を凍結領域にある準位のみで構成した場合、例えば、半導体装置の動作温度における下限温度の活性化率が１％であり、上限温度の活性化率が１０％になるような場合には、動作温度範囲内において、バッファ層１１の抵抗値が最大１０倍変化する。
【００５４】
しかしながら、例えば、バッファ層１１を凍結領域の準位に位置する不純物密度と外因性領域の準位に位置する不純物密度との比率を１：１として構成した場合には、合計の活性化率は、下限温度で５０．５％となり、上限温度で５５％となる。すなわち、バッファ層１１の抵抗値の変化率を１．０９倍まで低減できる。
【００５５】
なお、凍結領域の準位に位置する不純物密度と外因性領域の準位に位置する不純物密度や、これらの比率は、半導体装置の使用環境によって適宜変更されることが好ましい。
【００５６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してバッファ層１１にＮ＋型のカソード層を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図２は、本実施形態における半導体装置の断面構成を示す図である。
【００５７】
図２に示されるように、本実施形態では、バッファ層１１のうちコレクタ層１２で挟まれる部分にバッファ層１１よりキャリア密度が大きくされたＮ＋型のカソード層１４が形成されている。言い換えると、バッファ層１１のうちドリフト層２側と反対側では、コレクタ層１２とカソード層１４とが交互に形成されている。なお、カソード層１４は、例えば、リン、ヒ素、アンチモン等がドープされることによって構成される。
【００５８】
これによれば、バッファ層１１（カソード層１４）とコレクタ電極１３との接触抵抗を低減できる。また、カソード層１４のキャリア密度（電子）が大きいため、ＦＷＤ動作時にコレクタ電極１３（カソード層１４）から注入される電子を増加させることができる。したがって、ＦＷＤ動作時における導通損失をさらに低減できる。
【００５９】
（他の実施形態）
上記各実施形態において、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。この場合、バッファ層１１は、例えば、Ｇａ、Ｉｎ、Ｔｌ、Ｂｅ、Ｃｕ、Ｚｎ、Ｃｏ等の不純物の少なくとも１つがドープされて構成される。また、バッファ層１１の準位は、熱的、機械的ストレスを印加することによって形成したり、陽子線、ヘリウム、トリチウム等を照射することによって形成してもよい。
【００６０】
また、上記各実施形態では、トレンチゲート型のＩＧＢＴを備えた半導体装置について説明したが、プレーナゲート型のＩＧＢＴを備えた半導体装置とすることもできる。この場合、特に図示しないが、ベース層３の表層部にエミッタ層７およびボディ層８が形成され、ベース層３の表面のうちエミッタ層７、ボディ層８が形成されていない部分にゲート絶縁膜５を介してゲート電極６が形成される。このため、ベース層３の表面のうちエミッタ層７、ボディ層８が形成されていない部分が本発明のベース層３の表面に相当する。
【００６１】
さらに、上記各実施形態では、ドリフト層２の厚さ方向に電流が流れる縦型の半導体装置について説明したが、ドリフト層２の平面方向に電流が流れる横型の半導体装置とすることもできる。
【００６２】
そして、上記第２実施形態と第３実施形態とを組み合わせた半導体装置としてもよい。すなわち、バッファ層１１を２つの異なる準位を用いて構成しつつ、バッファ層１１のうちコレクタ層１２で挟まれる領域にカソード層１４を形成するようにしてもよい。
【符号の説明】
【００６３】
２      ドリフト層
３      ベース層
５      ゲート絶縁膜
６      ゲート電極
７      エミッタ層
１０    エミッタ電極（第１電極）
１１    バッファ層
１２    コレクタ層
１３    コレクタ電極（第２電極）
【図１】
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【図２】
2013235891.tif 000004