(57)【要約】【課題】携帯電話などに使用されるハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上である。【選択図】図４
2013008824.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面、第２の主面、前記第１の主面側の第１導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第２の主面側にあり、且つ前記第１導電型と同一導電型のシリコン系単結晶基板層を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して設けられたＬＤＭＯＳＦＥＴのゲート電極；
（ｃ）前記半導体基板の前記ゲート電極の両側の前記第１の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記ＬＤＭＯＳＦＥＴの前記第１導電型とは反対導電型の第２導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域；
（ｄ）前記ＬＤＭＯＳＦＥＴの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第１の主面から前記第２の主面に向けて延び、前記シリコン系単結晶基板層内にその下端があるボロンドープされたシリコン系導電プラグ、
ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上である。
【請求項２】
前記１項の半導体集積回路装置において、前記シリコン系導電プラグのボロン濃度は、８．６ｘ１０２０ａｔｏｍ/ｃｍ３以下である。
【請求項３】
前記２項の半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、前記シリコン系単結晶基板層の抵抗率よりも高い。
【請求項４】
前記３項の半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、２．４ｍΩｃｍ以上、２．６５ｍΩｃｍ以下である。
【請求項５】
前記４項の半導体集積回路装置において、前記ＬＤＭＯＳＦＥＴは、高周波パワーアンプを構成している。
【請求項６】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１の主面、第２の主面、前記第１の主面側の第１導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第２の主面側にあり、且つ前記第１導電型と同一導電型のシリコン系単結晶基板層を有するウエハを準備する工程；
（ｂ）前記ウエハの前記第１の主面側から前記第２の主面側に向けて、前記シリコン系エピタキシ半導体層を貫通し、前記シリコン系単結晶基板層の内部に達するプラグ埋め込み用ホールを形成する工程；
（ｃ）前記工程（ｂ）の後、前記ウエハの前記第１の主面側にシリコン系導電部材を堆積することにより、前記プラグ埋め込み用ホール内を前記シリコン系導電部材により埋め込む工程；
（ｄ）前記プラグ埋め込み用ホール外の前記シリコン系導電部材を除去することにより、シリコン系導電プラグを形成する工程、
ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上である。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、ＣＶＤによるアモルファスシリコンの成膜工程である。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記工程（ｃ）の処理温度は、摂氏３５０度以上、摂氏５００度未満である。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、前記工程（ｃ）の処理は、バッチ処理により実行される。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記工程（ｃ）の処理は、前記プラグ埋め込み用ホールの内面に薄膜酸化シリコン系膜がある状態で実行される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置（または半導体装置）の製造方法におけるシリコンプラグ構造およびシリコンプラグの製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２０１１−９５９５号公報（特許文献１）には、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、半導体基板の表面からエピタキシャル層を貫通して高濃度基板に達する高濃度にボロンがドープされたポリシリコンプラグの不均等な固相エピタキシャル成長に起因する欠陥の発生を防止する技術が開示されている。ここにおいて、ポリシリコンプラグのボロン濃度は、７ｘ１０２０/ｃｍ３程度とされている。
【０００３】
日本特開２００７−１７３３１４号公報（特許文献２）には、ＬＤＭＯＳＦＥＴにおけるポリシリコンプラグとして、ボロン濃度が７ｘ１０２０/ｃｍ３程度のものが開示されている。
【０００４】
日本特開２００７−２８７８１３号公報（特許文献３）には、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、ソース抵抗を低減するためのポリシリコンプラグの代替要素として、半導体基板の表面からエピタキシャル層を貫通して高濃度基板に達するタングステンプラグが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−９５９５号公報
【特許文献２】特開２００７−１７３３１４号公報
【特許文献３】特開２００７−２８７８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
携帯電話などのフロントエンドモジュール等に使用されているハイパワーアンプ（Ｈｉｇｈ−Ｐｏｗｅｒ−ＡＭＰ）用チップは、たとえばシリコン系ＣＭＯＳ集積回路をベースとするデバイスである。このハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグ（シリコン系導電プラグ）が埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良（たとえば、ドレインリーク不良）等の原因となることが明らかとなった。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上である。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上であるので、高温熱処理における固相エピタキシ過程が抑制される結果、固相エピタキシ過程の進行によるプラグの収縮に起因するリーク等の発生を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプおよび、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウトを説明するためのチップ上面図である。
【図２】図１のＬＤＭＯＳＦＥＴ部局所切り出し領域Ｒ１の拡大平面図である。
【図３】本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造を説明するための図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。
【図４】図３のＸ−Ｘ’断面に対応するデバイス断面図である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法における埋め込みポリシリコン成膜工程群およびその周辺のプロセスブロックフロー図（基本プロセス）である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜形成工程）におけるデバイス断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜塗布工程）におけるデバイス断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜パターニング工程）におけるデバイス断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜パターニング工程）におけるデバイス断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング工程）におけるデバイス断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜除去＆ポリシリコン部材埋め込み前処理工程）におけるデバイス断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（ポリシリコン部材埋め込み工程）におけるデバイス断面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（表面平坦化工程）におけるデバイス断面図である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＹ−Ｙ’断面）に対応する部分の製造工程途中（ＳＴＩ形成工程）におけるデバイス断面図である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（拡散構造及びゲート構造形成工程）におけるデバイス断面図である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（シリサイド層形成工程）におけるデバイス断面図である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（プリメタル絶縁膜＆コンタクトホール形成工程）におけるデバイス断面図である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（コンタクトホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（メタル第１層タングステン配線形成工程）におけるデバイス断面図である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（配線層間絶縁膜形成＆スルーホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（アルミニウム系配線層形成＆ファイナルパッシベーション形成工程）におけるデバイス断面図である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（裏面メタル電極形成工程）におけるデバイス断面図である。
【図２３】図３に対するデバイス構造の変形例等を説明する図２のハーフセル周辺切り出し領域Ｒ２に前記一実施の形態の半導体集積回路装置の一例である高周波ハイパ対応する拡大平面図である。
【図２４】図１１の工程の詳細ステップ（ポリシリコン部材埋め込み前処理前または第１ＡＰＭ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図（説明のため横方向の幅、自然酸化膜３４および薄膜酸化シリコン膜３５の厚さを誇張して表示、図２５及び図２６において同じ）である。
【図２５】図１１の工程の詳細ステップ（ＤＨＦ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。
【図２６】図１１の工程の詳細ステップ（第２ＡＰＭウエット処理完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。
【図２７】本願の前記一実施の形態の半導体集積回路装置の製造方法における埋め込みポリシリコン成膜工程群およびその周辺のプロセスブロックフロー図（絶縁膜残留プロセス）である。
【図２８】本願の高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセス内のポリシリコン部材埋め込み処理工程に使用するアモフファスシリコン成膜装置の全体模式断面図である。
【図２９】図２８のアモフファスシリコン成膜装置の炉内のガス等の流れを説明するための部分模式断面図である。
【図３０】図２８および図２９におけるウエハホルダ内における被処理ウエハの配置状態を示すウエハホルダおよび被処理ウエハの断面図である。
【図３１】図２８のアモフファスシリコン成膜装置の単位成膜サイクルのタイムチャートである。
【図３２】シリコンプラグのボロン濃度とウエハ検査歩留まりの関係を示すデータプロット図である。
【図３３】シリコンプラグのボロン濃度と抵抗率の関係を示すデータプロット図である。
【図３４】比較例のシリコンプラグ周辺のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）像である。
【図３５】図３４の比較例のシリコンプラグのＸ線回折像である。
【図３６】本願の前記一実施の形態の半導体集積回路装置のシリコンプラグ周辺のＴＥＭ像である。
【図３７】図３６のシリコンプラグのＸ線回折像である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面、第２の主面、前記第１の主面側の第１導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第２の主面側にあり、且つ前記第１導電型と同一導電型のシリコン系単結晶基板層を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して設けられたＬＤＭＯＳＦＥＴのゲート電極；
（ｃ）前記半導体基板の前記ゲート電極の両側の前記第１の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記ＬＤＭＯＳＦＥＴの前記第１導電型とは反対導電型の第２導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域；
（ｄ）前記ＬＤＭＯＳＦＥＴの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第１の主面から前記第２の主面に向けて延び、前記シリコン系単結晶基板層内にその下端があるボロンドープされたシリコン系導電プラグ、
ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上である。
【００１７】
２．前記１項の半導体集積回路装置において、前記シリコン系導電プラグのボロン濃度は、８．６ｘ１０２０ａｔｏｍ/ｃｍ３以下である。
【００１８】
３．前記１または２項の半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、前記シリコン系単結晶基板層の抵抗率よりも高い。
【００１９】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、２．４ｍΩｃｍ以上、２．６５ｍΩｃｍ以下である。
【００２０】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記ＬＤＭＯＳＦＥＴは、高周波パワーアンプを構成している。
【００２１】
６．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１の主面、第２の主面、前記第１の主面側の第１導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第２の主面側にあり、且つ前記第１導電型と同一導電型のシリコン系単結晶基板層を有するウエハを準備する工程；
（ｂ）前記ウエハの前記第１の主面側から前記第２の主面側に向けて、前記シリコン系エピタキシ半導体層を貫通し、前記シリコン系単結晶基板層の内部に達するプラグ埋め込み用ホールを形成する工程；
（ｃ）前記工程（ｂ）の後、前記ウエハの前記第１の主面側にシリコン系導電部材を堆積することにより、前記プラグ埋め込み用ホール内を前記シリコン系導電部材により埋め込む工程；
（ｄ）前記プラグ埋め込み用ホール外の前記シリコン系導電部材を除去することにより、シリコン系導電プラグを形成する工程、
ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上である。
【００２２】
７．前記６項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、ＣＶＤによるアモルファスシリコンの成膜工程である。
【００２３】
８．前記６または７項の半導体集積回路装置の製造方法において、前記工程（ｃ）の処理温度は、摂氏３５０度以上、摂氏５００度未満である。
【００２４】
９．前記６から８項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）の処理は、バッチ処理により実行される。
【００２５】
１０．前記６から９項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）の処理は、前記プラグ埋め込み用ホールの内面に薄膜酸化シリコン系膜がある状態で実行される。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２８】
なお、本願において、「ＬＤＭＯＳＦＥＴ」または「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が、酸化物である場合に限らない。
【００２９】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、プリメタル部分のタングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。
【００３０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３２】
なお、絶縁膜としてのＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３３】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３４】
同様に、本願においては、「シリサイド」として、コバルトシリサイドを例に取り具体的に説明したが、シリサイドは、コバルトシリサイドに限らず、ニッケルシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、ニッケルシリサイドに関してシリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
なお、本願において「シリコン系単結晶ウエハ」または「シリコン系単結晶のウエハ」というときは、たとえば、ＣＺ法やＦＺ法で形成した単結晶体から切り出したままのウエハのみでなく、たとえば、その一方の面にシリコン系半導体部材層をエピタキシ成長させたエピタキシャルウエハも含むものとする。
【００３９】
また、本願において、一般的に非単結晶のシリコン部材（アモルファス状態および多結晶状態）に言及するときは、原則として、日常的に使われている「ポリシリコン」を用い、特に多結晶状態ではなく、アモルファス状態を指すときは「アモルファスシリコン」を用い、アモルファス状態ではなく、多結晶状態を指すときは「多結晶状態のシリコン」等を用いる。
【００４０】
６．本願において、「ホール」または「孔」というときは、円形、略円形、正方形、通常の長方形、トレンチ等の細長い溝（蛇行するものも含む）等を含むものとする。
【００４１】
７．本願において、ポリシリコンプラグの前処理等に関して、「薄い酸化シリコン系膜」、「薄膜酸化シリコン系膜」、「薄い酸化膜」または「薄膜酸化膜」というときは、その厚さが、０．５ｎｍ程度（範囲としては、０．２ｎｍ程度から２ｎｍ程度）のものをいう。なお、いわゆる自然酸化膜の厚さもほぼこの程度である考えられる。
【００４２】
８．本願に於いて、シリコンプラグ（シリコン系導電プラグ）中のボロン濃度について、「固溶限界」というときは、シリコン単結晶バルクの固溶限界ではなく、ポリシリコンについての固溶限界を示す。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４５】
なお、ＬＤＭＯＳＦＥＴのシリコンプラグについて開示した先行特許出願としては、たとえば日本特願第２０１１−６７８１号（日本出願日：２０１１年１月１７日）がある。
【００４６】
１．本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプおよび、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウト等の説明（主に図１および図２）
ここでは、ＬＤＭＯＳＦＥＴ部の単位セル構造として、ハーフセルと、これと対称面に関して面対称の共役ハーフセルから構成されるものを具体的に説明したが、本願発明はそれに限定されるものではなく、ハーフセルに当たるものが単位セルそれ自体であってもよいことはいうまでもない。
【００４７】
図１は本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプ（高周波パワーアンプの一種）および、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウトを説明するためのチップ上面図である。図２は図１のＬＤＭＯＳＦＥＴ部局所切り出し領域Ｒ１の拡大平面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプ（すなわち高周波パワーアンプの一種）および、そのＬＤＭＯＳＦＥＴ部のデバイスチップレイアウト等を説明する。
【００４８】
まず、チップ上面レイアウトの一例を図１に基づいて説明する。図１に示すように、半導体チップ２の表面１ａの周辺部には、多数のボンディングパッド４が設けられており、一方、内部領域には、たとえば、ＣＭＯＳ回路部５およびＬＤＭＯＳＦＥＴ部３が設けられている。
【００４９】
次に図１のＬＤＭＯＳＦＥＴ部局所切り出し領域Ｒ１（ＬＤＭＯＳＦＥＴ部３には、通常、複数のＬＤＭＯＳＦＥＴが形成されており、各ＬＤＭＯＳＦＥＴは多数の単位セルから構成されているので、ここでは、単位セル及びその周辺を切り出して説明する）の拡大平面図を図２に示す。図２に示すように、各ＬＤＭＯＳＦＥＴにおいては、一定の並進対称性を持って複数の単位セル６が繰り返し並んでおり、この例では、各単位セル６は、たとえば対称面ＰＳ（または対称面に対応する対称軸）に関して、相互に面対象であるハーフセル６ｈと共役ハーフセル６ｈｃから構成されている。
【００５０】
２．本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造の説明（主に図３および図４）
このセクションでは、図２のハーフセル６ｈの詳細を説明するために、図２のハーフセル周辺切り出し領域Ｒ２について説明する。ここでは、一例として、ソースドレイン耐圧が１０ボルト程度のものを具体的に説明する。なお、ここで説明するボロンドープポリシリコンプラグ７（図３および図４）は、表面ソース領域と裏面ソース電極の間の電流通路を形成し、その相対的な抵抗の低さによって、ソース抵抗を低減して、高周波特性を確保しており、ＬＤＭＯＳＦＥＴとして重要な構成要素となっている。
【００５１】
図３は本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造を説明するための図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。図４は図３のＸ−Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部のデバイス構造を説明する。
【００５２】
図３及び図４に示すように、半導体チップ２の裏面１ｂ、すなわち、半導体基板部１ｓ（Ｐ＋単結晶シリコン基板部）の裏面側には、裏面メタルソース電極１８が設けられており、Ｐ＋単結晶シリコン基板部１ｓ（第１導電型のシリコン系単結晶基板層）の表面側には、たとえば厚さ２マイクロメートル程度のＰ−シリコンエピタキシャル層１ｅ（エピタキシ層、すなわちシリコン系単結晶基板層よりも不純物濃度が低く、同一導電型を有するシリコン系エピタキシ半導体層）が形成されている。Ｐ−シリコンエピタキシャル層１ｅの表面領域には、Ｐ型ボディ領域１６、Ｎ＋型表面ソース領域１４（第１導電型と反対導電型の第２導電型を有するソース不純物ドープ領域）、Ｎ型表面ソースエクステンション領域１２、Ｎ＋型ドレイン領域１１（第１導電型と反対導電型の第２導電型を有するドレイン不純物ドープ領域）、Ｎ型ドレインエクステンション領域９、Ｐ＋型表面ソースコンタクト領域１５等が設けられており、Ｐ−シリコンエピタキシャル層１ｅの表面から同領域を貫通して、Ｐ＋単結晶シリコン基板部１ｓに至るボロンドープポリシリコンプラグ７（厚さは、たとえば０．４マイクロメートル程度であり、深さ方向の長さは、たとえば、２．７マイクロメートル程度）が設けられている。Ｐ−シリコンエピタキシャル層１ｅの表面上には、ゲート絶縁膜１９を介してポリシリコンゲート電極２０（幅は、たとえば０．２マイクロメートル程度）が設けられており（これらを総称して「ゲート構造」という）、その周辺には、たとえばサイドウォール２２が設けられている。Ｐ−シリコンエピタキシャル層１ｅの表面上（ソースドレイン領域上）およびポリシリコンゲート電極２０上には、たとえばコバルトシリサイド膜２１等のシリサイド膜が形成されている。ゲート構造およびＰ−シリコンエピタキシャル層１ｅの表面上には、コバルトシリサイド膜２１等を覆うように、プリメタル絶縁膜２３（たとえば、厚さ０．７マイクロメートル程度）が設けられており、プリメタル絶縁膜２３には、たとえばタングステンプラグ２４が埋め込まれている。更に、プリメタル絶縁膜２３上には、タングステン系第１層配線２６が設けられており、その上には、層間絶縁膜２５、タングステンプラグ２４、アルミニウム系第２層配線２７、アルミニウム系第３層配線２８等からなる多層アルミニウム系配線構造が設けられている。多層アルミニウム系配線構造上には、たとえば、酸化シリコン系ファイナルパッシベーション膜２９、窒化シリコン系ファイナルパッシベーション膜３０等から成るファイナルパッシベーション構造が設けられている。
【００５３】
ここで、ボロンドープポリシリコンプラグ７、すなわち、シリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０２０ａｔｏｍ/ｃｍ３以上とされている。これにより、製造中の高温熱処理における固相エピタキシ過程が抑制される結果、固相エピタキシ過程の進行によるプラグの収縮に起因するリーク等の発生を防止することができる。
【００５４】
このように、高濃度にボロンをドープした結果、前記一実施の形態におけるボロンドープポリシリコンプラグ７の抵抗率は、最も低いものでも２．３ｍΩｃｍ以上となっており、Ｐ＋単結晶シリコン基板部１ｓの抵抗率（たとえば２ｍΩｃｍ程度）よりも高くなっている。
【００５５】
３．本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセスのアウトラインの説明（主に図６から図２２）
このセクションでは、セクション１及び２等に説明したデバイス構造を、Ｐ型単結晶シリコンウエハ（または、その上に、Ｐ−シリコンエピタキシャル層を有するエピタキシウエハ）上に形成する例を具体的に説明するが、必要に応じて、その他の導電型またはその他の構造や材料のウエハ上に形成してもよいことはいうまでもない。
【００５６】
図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜形成工程）におけるデバイス断面図である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜塗布工程）におけるデバイス断面図である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用レジスト膜パターニング工程）におけるデバイス断面図である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜パターニング工程）におけるデバイス断面図である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（トレンチエッチング用ハードマスク膜除去＆ポリシリコン部材埋め込み前処理工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（ポリシリコン部材埋め込み工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（表面平坦化工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＹ−Ｙ’断面）に対応する部分の製造工程途中（ＳＴＩ形成工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（拡散構造及びゲート構造形成工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（シリサイド層形成工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（プリメタル絶縁膜＆コンタクトホール形成工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（コンタクトホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（メタル第１層タングステン配線形成工程）におけるデバイス断面図である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（配線層間絶縁膜形成＆スルーホールへのタングステンプラグ埋め込み工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（アルミニウム系配線層形成＆ファイナルパッシベーション形成工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図４（図３のＸ−Ｘ’断面）に対応する部分の製造工程途中（裏面メタル電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセスのアウトラインを説明する。
【００５７】
先ず、たとえば、２００φのＰ型シリコン単結晶ウエハ（抵抗率は、たとえば２ｍΩｃｍ程度）を準備する（ウエハの直径は、２００φのほか、３００ファイでも、４５０ファイでも、１５０φでもそれ以外でも良い）。続いて、Ｐ型シリコン単結晶ウエハ１（１ｓ）の表面１ａ側に、たとえば２マイクロメートル程度のＰ−シリコンエピタキシャル層１ｅ（抵抗率は、たとえば２０Ωｃｍ程度）を成長させる。
【００５８】
次に図６に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、トレンチ形成用ハードマスク膜３１（たとえば、厚さ２５０ｎｍ程度のＴＥＯＳ酸化シリコン膜）を形成する。
【００５９】
次に図７に示すように、トレンチ形成用ハードマスク膜３１上に、トレンチ形成用レジスト膜３２を塗布する。
【００６０】
次に図８に示すように、通常のリソグラフィにより、トレンチ形成用レジスト膜３２をパターニングする。
【００６１】
次に図９に示すように、パターニングされたトレンチ形成用レジスト膜３２をマスクとして、異方性ドライエッチング等により、トレンチ形成用ハードマスク膜３１をエッチングする。エッチング条件としては、たとえば、ガス流量：ＣＨＦ３/ＣＦ４/Ａｒ＝３０ｓｃｃｍ/１００ｓｃｃｍ/１０００ｓｃｃｍ、処理気圧：２００パスカル程度、ＲＦパワー：１キロワット程度、ウエハ温度：摂氏０度程度、処理時間：５０秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用レジスト膜３２をアッシング等により除去する。
【００６２】
次に図１０に示すように、パターニングされたトレンチ形成用ハードマスク膜３１をマスクとして、異方性ドライエッチング等により、プラグ埋め込み用ホール１０（プラグ埋め込み用トレンチ）を形成する。エッチング条件としては、たとえば、ガス流量：ＳＦ６/Ｏ２＝５０ｓｃｃｍ/２０ｓｃｃｍ、処理気圧：２パスカル程度、ＲＦパワー：３０ワット程度（マイクロ波パワー：６００ワット程度）、ウエハ温度：摂氏５０度程度、処理時間：５０秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用ハードマスク膜３１をたとえば弗酸系酸化シリコン系膜エッチング液等の薬液によりウエットエッチング処理することにより、除去すると、図１１に示すような状態となる。
【００６３】
次に図１１（図５参照）に示すように、ウエハ１の表面１ａおよびプラグ埋め込み用トレンチ１０の内面に対して、ポリシリコン部材埋め込み前処理（セクション４で詳述する）を実行する。
【００６４】
次に図１２に示すように、ウエハ１の表面１ａのほぼ全面に、たとえばＣＶＤにより、ボロンドープトポリシリコン部材７等（図５の埋め込みポリシリコン成膜工程５５）を堆積することにより、プラグ埋め込み用トレンチ１０を埋め込む。
【００６５】
次に図１３に示すように、ウエハ１の表面１ａ側を平坦化することにより、プラグ埋め込み用トレンチ１０外のポリシリコン部材７を除去する。この平坦化は、たとえば、ドライエッチングによるエッチバックプロセスとして実行することができる。エッチング条件としては、たとえば、ガス流量：ＳＦ６＝２０ｓｃｃｍ/２０ｓｃｃｍ、処理気圧：０．５パスカル程度、ＲＦパワー：３０ワット程度（マイクロ波パワー：４００ワット程度）、ウエハ温度：摂氏２０度程度、処理時間：９０秒程度を好適なものとして例示することができる。これによって、ポリシリコンプラグ７の埋め込みが完成する。
【００６６】
次に図１４（この図においてのみ、ＳＴＩ部分が見えるように断面を変えている）に示すように、通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）プロセスと同様に、基板の異方性ドライエッチング、酸化シリコン膜の埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、ＳＴＩ領域１７（素子分離領域）を形成する。
【００６７】
次に図１５に示すように、たとえば、熱酸化（たとえば、摂氏８００度から１０００度程度）により、ウエハ１の表面１ａのほぼ全面に、ゲート酸化膜１９を形成する。続いて、ゲート酸化膜１９上のほぼ全面に、たとえばＣＶＤにより、ゲート電極用ポリシリコン膜２０を成膜する。続いて、このゲート電極用ポリシリコン膜２０を通常のリソグラフィによりパターニングする。このパターニングされたポリシリコンゲート電極２０をマスクとして、イオン注入等により、Ｎ型表面ソースエクステンション領域１２およびＮ型ドレインエクステンション領域９を形成する。続いて、ウエハ１の表面１ａのほぼ全面に、酸化シリコン膜等のサイドウォール用絶縁膜２２を成膜し、異方性ドライエッチング等により、これをエッチバックすることで、サイドウォール２２を完成させる。続いて、左側のサイドウォール２２のエッジに関して、自己整合的にイオン注入等（注入後に活性化アニール等の熱処理を行う）により不純物をドープすることにより、Ｐ型ボディ領域１６、Ｎ＋型表面ソース領域１４等を形成する。一方、右側のサイドウォール２２のエッジに関して、自己整合的にイオン注入等（注入後に活性化アニール等の熱処理を行う）により不純物をドープすることにより、Ｎ＋型ドレイン領域１１等を形成する。更に、たとえば、レジスト膜をマスクにして、イオン注入等（注入後に活性化アニール等の熱処理を行う）により不純物をドープすることにより、ポリシリコンプラグ７の周辺にＰ＋型表面ソースコンタクト領域１５を形成する。
【００６８】
次に図１６に示すように、たとえばサリサイドプロセス（Ｓａｌｉｃｉｄｅ  Ｐｒｏｃｅｓｓ）により、ソースドレイン領域の表面及びポリシリコンゲート電極２０上に、たとえばコバルトシリサイド膜２１を形成する。
【００６９】
次に図１７に示すように、ウエハ１の表面１ａのほぼ全面に、プリメタル絶縁膜２３をたとえばＣＶＤにより成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、コンタクトホール３３を開口する。
【００７０】
次に図１８に示すように、たとえば、スパッタリング等により、ウエハ１の表面１ａのほぼ全面およびコンタクトホール３３内に、チタン膜、窒化チタン膜等から成る比較的薄いバリアメタル膜を成膜する。続いて、たとえばＣＶＤにより、コンタクトホール３３をタングステン膜により埋め込む。続いて、ＣＭＰ等により、コンタクトホール３３外のバリアメタル膜およびタングステン膜を除去することにより、タングステンプラグ２４を形成する。
【００７１】
次に図１９に示すように、たとえば、スパッタリング等により、ウエハ１の表面１ａのほぼ全面に、タングステン膜を成膜し、通常のリソグラフィにより、パターニングし、タングステン系第１層配線２６を形成する。
【００７２】
次に図２０に示すように、プリメタル絶縁膜２３上およびタングステン系第１層配線２６上に、層間絶縁膜２５を、たとえばプラズマＣＶＤにより、成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、層間絶縁膜２５にスルーホール（ビアホール）を開口し、先と同様に、スルーホールにタングステンプラグ２４を埋め込み形成する。
【００７３】
次に図２１に示すように、タングステン系第１層配線２６上の層間絶縁膜２５の上面のほぼ全面に、アルミニウム系配線層２７をたとえばスパッタリング等により成膜する。続いて、通常のリソグラフィにより、アルミニウム系配線層２７（アルミニウム系第２層配線）をパターニングする。更に、先と同様に、層間絶縁膜２５の堆積とアルミニウム系第３層配線２８の成膜及びパターニングを繰り返すことにより、最上層配線層を形成する。続いて、最上層配線層２８上に、たとえばプラズマＣＶＤ等により、たとえば、酸化シリコン系ファイナルパッシベーション膜２９および窒化シリコン系ファイナルパッシベーション膜３０を成膜する。
【００７４】
次に図２２に示すように、必要に応じて、バックグラインディング等により、ウエハ１の厚さを所望の厚さにした後、ウエハ１の裏面１ｂのほぼ全面に、たとえば、スパッタリング等により、裏面メタルソース電極１８を形成する。その後、必要に応じて、ダイシング等により、ウエハ１をここのチップ領域２に分離する。
【００７５】
４．本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセス内のポリシリコン部材埋め込み前処理工程の詳細ステップの説明（主に図５、図２７、および図２４から図２６）
このセクションでは、セクション３における図１０から図１２に至る間のプロセスの前半（すなわち、ポリシリコン部材埋め込み前処理工程群）の詳細について説明する。
【００７６】
このセクションでは、洗浄処理として複数の方法を例示するが、これらは単なる具体例であり、これらのうちいずれを適用しても良い。また、ここの示した以外の洗浄方法を適用しても良いことはいうまでもない。
【００７７】
図５は本願の前記一実施の形態の半導体集積回路装置の製造方法における埋め込みポリシリコン成膜工程群およびその周辺のプロセスブロックフロー図である。図２４は図１１の工程の詳細ステップ（ポリシリコン部材埋め込み前処理前または第１ＡＰＭ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図（説明のため横方向の幅、自然酸化膜３４および薄膜酸化シリコン膜３５の厚さを誇張して表示、図２５及び図２６において同じ）である。図２５は図１１の工程の詳細ステップ（ＤＨＦ洗浄完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。図２６は図１１の工程の詳細ステップ（第２ＡＰＭウエット処理完了時点）を説明するためのポリシリコンプラグ周辺切り出し領域Ｒ３の拡大模式断面図である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法における埋め込みポリシリコン成膜工程群およびその周辺のプロセスブロックフロー図（絶縁膜残留プロセス）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセス内のポリシリコン部材埋め込み前処理工程の詳細ステップを説明する。
【００７８】
（１）基本的な洗浄プロセス：
図５に示すように、トレンチエッチング工程５１のトレンチエッチング処理５１ａ後のトレンチ形成用ハードマスク膜３１の除去工程５１ｂ（トレンチエッチング後処理）が終わると、ウエハ１は、次の埋め込みポリシリコン成膜工程群６１に属する工程の処理のため、まず、ポリシリコン部材埋め込み前処理工程群５０に属する処理が行われる。
【００７９】
まず、図５に示すように、第１ＡＰＭ洗浄工程５２が実行される。これは、薬液としてＡＰＭ（Ａｍｍｏｎｉａ/Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）を使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばアンモニア：過酸化水素水：水＝０．２：１：１０（アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する）、液温：たとえば摂氏５０度程度、処理時間：たとえば１０分程度を好適なものとして例示することができる。
【００８０】
図２４に示すように、この段階（すなわち第１ＡＰＭ洗浄工程５２の完了時点。第１ＡＰＭ洗浄工程５２前もほぼ同じ）のウエハ１の表面（トレンチ１０の内面を含む）には、薄い酸化シリコン膜３５（薄膜酸化シリコン系膜または薄膜酸化シリコン膜）が形成されている。これは、自然酸化膜と第１ＡＰＭ洗浄工程５２による処理中にできたケミカル酸化膜が一体となったものである。一般に、ＡＰＭのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。これらの自然酸化膜３４やケミカル酸化膜の厚さは、０．２ｎｍ程度から２ｎｍ程度であり、薄膜酸化シリコン膜３５ということができる。第１ＡＰＭ洗浄工程５２が完了したウエハ１は、通常、水洗工程を経て、次の工程に送られる。
【００８１】
次に図５に示すように、第１ＡＰＭ洗浄工程５２が完了した後の水洗が完了したウエハ１に対して、表面の酸化膜を除去するためのＤＨＦ洗浄工程５３が実行される。これは、薬液としてＤＨＦ（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｇｅｎ  Ｆｌｕｏｒｉｄｅ）を使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばＨＦ：水＝１：５００（弗酸を主要な成分の一つとして含む水溶液であり、シリコン表面の酸化膜を除去する性質を有する）、液温：たとえば摂氏２５度程度、処理時間：たとえば１５分程度を好適なものとして例示することができる。このＤＨＦ洗浄工程５３が完了した時点のウエハ１の断面を図２５に示す。すなわち、薄膜酸化シリコン膜３５は、ほぼ完全に除去されている。ＤＨＦ洗浄工程５３、すなわち、ポリシリコン部材埋め込み前処理工程群５０に属する処理が完了したウエハ１は、通常、水洗工程および乾燥工程を経て、次の工程（すなわち、埋め込みポリシリコン成膜工程５５）に送られる。
【００８２】
（２）酸化膜を残留させる洗浄プロセス：
図２７に示すように、トレンチエッチング工程５１のトレンチエッチング処理５１ａ後のトレンチ形成用ハードマスク膜３１の除去工程５１ｂ（トレンチエッチング後処理）が終わると、ウエハ１は、次の埋め込みポリシリコン成膜工程群６１に属する工程の処理のため、まず、ポリシリコン部材埋め込み前処理工程群５０に属する処理が行われる。
【００８３】
まず、図２７に示すように、第１ＡＰＭ洗浄工程５２が実行される。これは、薬液としてＡＰＭ（Ａｍｍｏｎｉａ/Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）を使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばアンモニア：過酸化水素水：水＝０．２：１：１０（アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する）、液温：たとえば摂氏５０度程度、処理時間：たとえば１０分程度を好適なものとして例示することができる。
【００８４】
図２４に示すように、この段階（すなわち第１ＡＰＭ洗浄工程５２の完了時点。第１ＡＰＭ洗浄工程５２前もほぼ同じ）のウエハ１の表面（トレンチ１０の内面を含む）には、薄い酸化シリコン膜３５（薄膜酸化シリコン系膜または薄膜酸化シリコン膜）が形成されている。これは、自然酸化膜と第１ＡＰＭ洗浄工程５２による処理中にできたケミカル酸化膜が一体となったものである。一般に、ＡＰＭのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。これらの自然酸化膜３４やケミカル酸化膜の厚さは、０．２ｎｍ程度から２ｎｍ程度であり、薄膜酸化シリコン膜３５ということができる。第１ＡＰＭ洗浄工程５２が完了したウエハ１は、通常、水洗工程を経て、次の工程に送られる。
【００８５】
次に図２７に示すように、第１ＡＰＭ洗浄工程５２が完了した後の水洗が完了したウエハ１に対して、表面の酸化膜を除去するためのＤＨＦ洗浄工程５３が実行される。これは、薬液としてＤＨＦ（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｇｅｎ  Ｆｌｕｏｒｉｄｅ）を使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばＨＦ：水＝１：５００（弗酸を主要な成分の一つとして含む水溶液であり、シリコン表面の酸化膜を除去する性質を有する）、液温：たとえば摂氏２５度程度、処理時間：たとえば１５分程度を好適なものとして例示することができる。このＤＨＦ洗浄工程５３が完了した時点のウエハ１の断面を図２５に示す。すなわち、薄膜酸化シリコン膜３５は、ほぼ完全に除去されている。ＤＨＦ洗浄工程５３が完了したウエハ１は、通常、水洗工程を経て、次の工程に送られる。
【００８６】
次に図２７に示すように、ＤＨＦ洗浄工程５３が完了した後の水洗が完了したウエハ１に対して、再度、酸化膜を形成するための第２ＡＰＭウエット処理工程５４が実行される。これは、薬液（酸化性薬液）としてＡＰＭを使用して行われるウエット洗浄処理（ウエット表面処理）である。条件としては、体積組成比：たとえばアンモニア：過酸化水素水：水＝０．２：１：１０（アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する）、液温：たとえば摂氏５０度程度、処理時間：たとえば１０分程度を好適なものとして例示することができる。
【００８７】
図２６に示すように、この段階（すなわち第２ＡＰＭウエット処理工程５４完了時点）のウエハ１の表面（トレンチ１０の内面を含む）には、薄い酸化シリコン膜３５（薄膜酸化シリコン系膜または薄膜酸化シリコン膜）が形成されている。これは、第２ＡＰＭ洗浄工程５４による処理中にできたケミカル酸化膜である。一般に、ＡＰＭのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。このケミカル酸化膜の厚さは、０．２ｎｍ程度から２ｎｍ程度であり、薄膜酸化シリコン膜３５ということができる。第２ＡＰＭ洗浄工程５４が完了したウエハ１は、通常、水洗工程および乾燥工程を経て、次の工程（すなわち、埋め込みポリシリコン成膜工程５５）に送られる。
【００８８】
ここに説明したように、薄膜酸化シリコン系膜がある状態でポリシリコンの埋め込みを実施することにより、固相エピタキシ化が抑止される結果、ボロン濃度が比較的高い領域（すなわち８．１ｘ１０２０ａｔｏｍ/ｃｍ３程度以上の領域）と同様に、ボロン濃度が比較的低い領域（すなわち８．１ｘ１０２０ａｔｏｍ/ｃｍ３程度未満の領域）に於いても、シリコンプラグの収縮がほとんど発生しない。また、このボロン濃度が比較的高い領域（すなわち８．１ｘ１０２０ａｔｏｍ/ｃｍ３程度以上の領域）の全般に於いて、シリコンプラグの収縮を安定的に排除することができる。
【００８９】
（３）酸化膜を残留させる洗浄プロセス等に関する各種変形例：
このサブセクションでは、主にサブセクション（２）を例にとり具体的に説明するが、対応する場合には、サブセクション（１）についてもそのまま当てはまる。
【００９０】
先のサブセクション（２）で説明した例は、薄膜酸化膜がある状態で、埋め込みポリシリコン膜を堆積するものであるから、たとえば、ＤＨＦ洗浄工程５３は、先に説明したものに限らず、自然酸化膜等を全面除去するものであれば、何でも良い。すなわち、ＤＨＦ洗浄（ウエットエッチングとしては、弗酸等を含む他の薬液を使用したものでも可能であることはいうまでもない）のほか、たとえば、等方性ドライエッチング等の他の酸化膜除去処理工程５７が考えられる。
【００９１】
一方、第２ＡＰＭウエット処理工程５４（図２７）は、先に説明したものに限らず、薄膜酸化シリコン系膜３５（薄膜酸化シリコン膜）を形成可能な方法であれば、何でも良い。他の薄膜酸化処理工程５６としては、たとえば、以下のものが考えられる。すなわち、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ/Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）やオゾン水等の他の酸化性薬液によるウエット処理、希釈雰囲気（たとえば大量の窒素で希釈した酸素雰囲気）での熱酸化、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等のＣＶＤ、スパッタリング成膜、プラズマ酸化処理、自然酸化処理（放置することで自然酸化膜を生成させること）等である。なお、自然酸化膜３４（図２４）をそのまま薄膜酸化シリコン系膜３５として利用するのであれば、ＤＨＦ洗浄工程５３および第２ＡＰＭウエット処理工程５４をスキップすることができる（迂回プロセス２（ｂ）および迂回プロセス３（ｃ））。
【００９２】
なお、ＳＰＭ等によるケミカル酸化処理と第２ＡＰＭウエット処理工程５４を比較すると、第２ＡＰＭウエット処理工程５４の方が比較的低温の薬液を用いてプロセスを実行できるメリットがある。
【００９３】
また、第１ＡＰＭ洗浄工程５２は、ウエハ１の表面の汚染を除去する点で有効であるが、必須ではない（迂回プロセス１（ａ））。
【００９４】
５．本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセス内のポリシリコン部材埋め込み処理工程の詳細ステップ等の説明（主に図２８から図３１、および図５を参照）
このセクションでは、主にセクション４のサブセクション（１）の洗浄処理を経た被処理ウエハを対象として説明するが、その他の洗浄処理を経た被処理ウエハでも、そのまま当てはまるので、それらに対する説明は、原則として繰り返さない。
【００９５】
なお、先にも説明したように、製造プロセスに於いては、熱処理の段階に伴って、シリコン部材は、アモルファス状態（アモルファスシリコン）から多結晶状態（ポリシリコン）に変化するが、その変化は複雑で一義的に決定するのは困難である。また、変化の一時点を取ってみても、どちらかの状態と断定することは、一般に困難である。従って、一般的に非単結晶のシリコン部材（アモルファス状態および多結晶状態）に言及するときは、原則として、日常的に使われている「ポリシリコン」を用い、特に多結晶状態ではなく、アモルファス状態を指すときは「アモルファスシリコン」を用い、アモルファス状態ではなく、多結晶状態を指すときは「多結晶状態のシリコン」等を用いる。
【００９６】
図２８は本願の高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセス内のポリシリコン部材埋め込み処理工程に使用するアモフファスシリコン成膜装置の全体模式断面図である。図２９は図２８のアモフファスシリコン（ポリシリコン）成膜装置の炉内のガス等の流れを説明するための部分模式断面図である。図３０は図２８および図２９におけるウエハホルダ内における被処理ウエハの配置状態を示すウエハホルダおよび被処理ウエハの断面図である。図３１は図２８のアモフファスシリコン成膜装置の単位成膜サイクルのタイムチャートである。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるＬＤＭＯＳＦＥＴ部に関する製造プロセス内のポリシリコン部材埋め込み処理工程の詳細ステップ等を説明する。
【００９７】
（１）ポリシリコン成膜工程のアウトライン（主に図５を参照）：
まず、ポリシリコン成膜工程のアウトラインを説明する。図５に示すように、ＤＨＦ洗浄工程５３（図２７のプロセスでは第２ＡＰＭ洗浄工程５４）が完了した後の水洗及び乾燥が完了したウエハ１に対して、次の埋め込みポリシリコン成膜工程５５に属する処理が実行される。（なお、図２７のプロセスでは、この埋め込みポリシリコン成膜工程５５は、再び自然酸化膜が実質的に形成される前に実行することが好適であるが、通常、自然酸化膜が再形成されても、全体として薄膜酸化膜の範囲であれば、問題ないと考えられる。）
埋め込みポリシリコン成膜工程５５は、通常、以下のように行われる。すなわち、まず、ウエハ１の表面１ａ（トレンチ１０の内部および内面を含む）のほぼ全体に、たとえば、ＣＶＤ（成膜温度は、たとえば摂氏４００度程度）により、たとえば４００ｎｍ程度の厚さのボロンドープトポリシリコン膜（ドーズ量は、たとえば８．２ｘ１０２０/ｃｍ３程度）を堆積することにより、トレンチ１０の内部をほぼ充填された状態とする（図５のドープトポリシリコン成膜工程５５ａ）。このボロンドープトポリシリコン膜は、正確に言うとボロンドープされたアモルファスシリコン膜である。アモルファスシリコン膜とし、且つ、トレンチ１０の内部をボイドのないように埋め込むためには、比較的低い温度、たとえば、摂氏４００度程度の温度（範囲としては、たとえば、摂氏３５０度以上、摂氏５００度未満程度）で成膜するのが好適である。ここで、アモルファスシリコン膜とするのは、シリコン単結晶バルクのボロン固溶限界を超えて、高濃度のボロンをドープするためである。
【００９８】
続いて、ウエハ１の表面１ａのほぼ全体に、たとえば、ＣＶＤ（成膜温度は、たとえば摂氏５３０度程度）により、たとえば１００ｎｍ程度の厚さのノンドープポリシリコン膜（この層は、通常、後の平坦化により除去される）を堆積する（図５のノンドープポリシリコン成膜工程５５ｂ）。埋め込みポリシリコン成膜工程５５が完了したウエハ１は、図１２に示す状態となる。このノンドープポリシリコン膜は、たとえば、多結晶状態のシリコン膜である。
【００９９】
なお、ノンドープポリシリコン膜は、ボロンの外方拡散を防止する点等で有効であるが、そのような懸念のない場合は、スキップすることができる（迂回プロセス４（ｄ））。いずれにしても、通常、ノンドープポリシリコン膜は、エッチバック等により、除去され、ウエハ上には残らない。
【０１００】
（２）ポリシリコン成膜装置の説明（主に図２８から図３０）：
次に、ドープトポリシリコン成膜工程に使用する成膜装置を図２８、図２９および図３０を用いて説明する。図２８に示すように、アモルファスシリコン成膜装置７０（縦型ＣＶＤ装置）は、反応室が内部石英反応管７２（上方が開放された円筒状の石英製の管）と、それを覆う外部石英反応管７１（上方がドーム状に閉鎖された円筒状の石英製の管）から構成されており、内部石英反応管７２の内側に多量のウエハ１を搭載したウエハホルダ７６（ウエハ治具）を下方から挿入するようになっている。このウエハホルダ７６は、たとえば、石英製であり、ウエハホルダベース７５上に保持された状態で上下するようになっている。内部石英反応管７２と外部石英反応管７１の間は、石英管内ガス排出通路７３となっており、外部石英反応管７１の周りには、ヒータ７４（円筒状）が設置されている。
【０１０１】
外部石英反応管７１の下端部を通して、ガス導入配管８７が接続されており、モノシラン供給管７７およびモノシランバルブ７９を介してモノシランガスが、ＢＣｌ３供給管７８およびＢＣｌ３バルブ８０を介してＢＣｌ３ガスが、窒素ガス供給管８８および窒素ガスバルブ８９がそれぞれ、内部石英反応管７２内に供給されるようになっている。
【０１０２】
更に、外部石英反応管７１の下端部には、排気管８１が接続されており、排気バルブ８２および真空ポンプ８３を介して、反応室の真空度を調整するとともに、反応ガス等を排気する構造となっている。
【０１０３】
次に、図２９により、反応室内およびヒータ７４の詳細構造等を説明する。図２９に示すように、ヒータ７４は、上下方向に下から、たとえば下部ヒータブロック７４ａ、中央下部ヒータブロック７４ｂ、中央上部ヒータブロック７４ｃ、および上部ヒータブロック７４ｄに分割されている。モノシランバルブ７９および窒素ガスバルブ８９を介して供給されたモノシランガスおよび窒素ガスは、それぞれガス導入配管８７を介して、内部石英反応管７２内に移送され、そこで、モノシランノズル８６および窒素ガスノズル９０から内部石英反応管７２の内部下端部に供給される。一方、複数のＢＣｌ３バルブ８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅを介して導入されたＢＣｌ３ガスは、それぞれガス導入配管８７を介して、内部石英反応管７２内に移送され、そこで、それぞれの異なる高さに設置されたＢＣｌ３ノズル８４ａ，８４ｂ，８４ｃ，８４ｄ，８４ｅから内部石英反応管７２の内部の各部分に供給される。
【０１０４】
また、内部石英反応管７２内のウエハホルダ７６（ウエハ治具）内には、たとえば、６ロット分のウエハ１が収容されている。すなわち、上下方向に各ロット８５に属するウエハ１が、たとえばロットごとに集合的に収容されている。各ロット８５に属するウエハ１の枚数は、通常１０枚程度から３０枚程度であるが、ここでは、例えば、２５枚とする。従って、この例では、収容枚数は、１５０枚程度となる。なお、通常、各ロット８５の間には、テスト用ウエハが置かれ、端部には、ダミーウエハ等が置かれる。
【０１０５】
この各ロット８５内のウエハ１の配置状況の詳細を図３０に示す。図３０に示すように、ウエハ１は、たとえば、そのデバイス面１ａを上に向けた状態で一定の間隔（ウエハ間のピッチは、たとえば、５ミリメートル程度）を置いて、ほぼ水平にウエハホルダ７６によって保持されている。
【０１０６】
（３）ドープトポリシリコン成膜プロセスの説明（主に図３１）：
次に、ドープトポリシリコン成膜プロセスの詳細を図３１に示す。図３１に示すように、まず、時点ｔ１に於いて、ウエハホルダ７６が内部石英反応管７２および外部石英反応管７１、すなわち反応室の外にある状態で、ウエハホルダ７６への被処理ウエハ１の移送が開始され、時点ｔ２に被処理ウエハ１の移送が完了する。時点ｔ１から時点ｔ２までの期間、すなわち、ウエハ搭載ステップの時間的長さは、たとえば、６０分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。また、本ステップおよび以下の各ステップに於いて、反応室内の温度は、たとえば、摂氏４００度程度の一定の温度に設定されている。もっとも、ウエハの挿入や搬出に伴い、実際の反応室内の温度は、若干変動する。
【０１０７】
次に、時点ｔ２において、ウエハホルダ７６の上昇が開始され、時点ｔ３において、ウエハ１の反応室への導入が完了する。時点ｔ２から時点ｔ３までの期間、すなわち、治具上昇ステップ（ウエハロードステップ）の時間的長さは、たとえば、２０分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。時点ｔ１から時点ｔ３までは、反応室内の圧力は、常圧（大気圧と等しい）である。
【０１０８】
次に、時点ｔ３において、反応室内の窒素雰囲気をパージするための真空引き（通常、１０分程度で真空系の排気能力等で決まる比較的高い真空度、すなわち、いわゆるパージ圧力に収束する）が開始され、時点ｔ４に於いて、窒素パージのための真空引きステップが終了する。時点ｔ３から時点ｔ４までの期間、すなわち、窒素パージステップの時間的長さは、たとえば、６０分程度である。なお、この間、反応室内には、窒素ガスは、導入されていない。また、この窒素パージステップの間に、反応室内の温度が安定状態となる。
【０１０９】
次に、時点ｔ４において、図２９のモノシランバルブ７９およびＢＣｌ３バルブ８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅが開状態となり、ボロンがドープされたアモルファスシリコン膜の成膜が開始され、時点ｔ５に於いて、成膜が完了する。なお、成膜時の反応室内の圧力、すなわち、成膜圧力は、たとえば、６０パスカル程度である。時点ｔ３から時点ｔ４までの期間、すなわち、成膜ステップの時間的長さは、たとえば、３４０分程度である。
【０１１０】
この成膜ステップにおける各ノズルからのガスの流量の一例を示すとすれば、以下のごとくである。すなわち、たとえばモノシランノズル８６：９０ｓｃｃｍ程度（モノシランガス）、ＢＣｌ３ノズル８４ａ：１．９５ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｂ：０．１１ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｃ：０．１９ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｄ：０．２２ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｅ：０．２６ｓｃｃｍ程度（ＢＣｌ３ガス）である。
【０１１１】
なお、セクション７で説明する比較例（図３４および図３５）の場合の各ノズルからのガスの流量は、以下のごとくである。すなわち、たとえばモノシランノズル８６：９０ｓｃｃｍ程度（モノシランガス）、ＢＣｌ３ノズル８４ａ：１．７５ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｂ：０．１１ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｃ：０．１９ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｄ：０．２２ｓｃｃｍ程度（ＢＣｌ３ガス）、ＢＣｌ３ノズル８４ｅ：０．２６ｓｃｃｍ程度（ＢＣｌ３ガス）である。
【０１１２】
次に、時点ｔ５において、図２９のモノシランバルブ７９およびＢＣｌ３バルブ８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅが閉状態となり、ガス置換のための真空引き（ガス置換ステップ）が開始され、時点ｔ６において、終了する。時点ｔ５から時点ｔ６までの期間、すなわち、ガス置換ステップの時間的長さは、たとえば、４０分程度である。この間の反応室の圧力の挙動は、先の真空引きステップと基本的に同じである。
【０１１３】
次に、時点ｔ６において、図２９の窒素ガスバルブ８９が開状態となり、反応炉内の圧力が、常圧に戻り、ウエハホルダ７６（ウエハ治具）の降下が開始し、時点ｔ７に於いて、終了する。時点ｔ６から時点ｔ７までの期間、すなわち、治具降下ステップの時間的長さは、たとえば、２０分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。
【０１１４】
次に、時点ｔ７において、ウエハホルダ７６からの被処理ウエハ１の取出しが開始され、時点ｔ８に於いて、終了する。時点ｔ７から時点ｔ８までの期間、すなわち、ウエハ取り出しステップの時間的長さは、たとえば、６０分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。これで、ドープトポリシリコン成膜プロセスの単位サイクル（サイクル時間は、この例では、１０時間程度である）を一巡したことになる。
【０１１５】
６．デバイス構造の変形例の説明（主に図２３）
このセクションでは、図３におけるポリシリコンプラグ７の平面レイアウトの変形例を説明する。
【０１１６】
図２３は図３に対するデバイス構造の変形例等を説明する図２のハーフセル周辺切り出し領域Ｒ２に対応する拡大平面図である。これに基づいて、デバイス構造の変形例を説明する。
【０１１７】
図２３に示すように、図３の２本のポリシリコンプラグ７が、この例においては、平面的にジグザグの１本のポリシリコンプラグ７となっている。このように平面的にジグザグ形状とするのは、面積効率を稼ぐためである。
【０１１８】
７．考察並びに前記実施の形態等（変形例を含む）に関する補足的説明（主に図３２から図３８）
以上に説明したように、前記実施の形態の半導体集積回路装置の製造方法における要部プロセスであるボロンドープトポリシリコン成膜工程は、トレンチをボイドなく埋め込むため、および、良好なアモルファスシリコン膜（１０２０ａｔｏｍ  /ｃｍ３オーダのボロンをドープするために必要）を形成するために、非常に低い温度（摂氏５００度未満）で実行せざるを得ない。そのため、成膜速度が大変遅く、処理時間は１０時間前後となる。従って、できるだけ、大量のウエハを一括して処理するバッチ処理としたいのであるが、シリコンプラグの収縮等による歪起因欠陥の発生が懸念される場合は、不所望な歪を避けるため、大量バッチ処理が困難となり、バッチ処理の規模を小さくせざるを得なくなる。これに対して、前記一実施の形態に於いては、これまでと比較して、ポリシリコンの固溶限界に更に近いボロンをドープすることにより、固相エピタキシ化を抑制することにより、大量バッチ処理を可能としている。
【０１１９】
アモルファスシリコンは、シリコン単結晶バルクの固溶限界以上にボロンをドープするのに適している。成膜されたアモルファスシリコンは、その後の各種の熱処理（主に摂氏８００度以上の熱処理）の際に多結晶化（双晶化を含む）する際、過剰なボロンは粒界に偏析して電気抵抗を上昇させる。このため、１０２０ａｔｏｍ  /ｃｍ３オーダのボロン濃度の領域では、ボロン濃度の増加に従って、抵抗率は増加する。従って、必要以上にボロン濃度を過剰に上げることは、シリコンプラグの抵抗値を上げる結果につながるので、高周波を取り扱う観点から、技術的にあまり意味がない。
【０１２０】
すなわち、ＬＤＭＯＳＦＥＴにおいては、チップ表面のソース領域と裏面のソース電極を、エピタキシ層１ｅよりも十分に抵抗の低いシリコンプラグで連結することにより、ソース抵抗を下げることが有効である。ところが、シリコンプラグはエピタキシ層で囲まれているので、熱処理の際、固相エピタキシ化が進行しやすく、この過程が進行すると、シリコンプラグの相当部分が双晶となる堆積が収縮する。この収縮は、シリコン系エピタキシ半導体層１ｅとシリコン系単結晶基板層１ｓの界面の若干上方に発生しやすく、発生すると、ドレインリーク等のリーク不良を惹起する傾向がある。ここで、シリコンプラグのボロン濃度を上げると、粒界に偏析したボロンが固相エピタキシ過程の進行を抑制することができる。従って、ボロン濃度の最適な範囲は、固相エピタキシ過程の進行を有効に抑制することができる範囲であって、かつ、抵抗率が不所望に上昇しない範囲と見ることができる。以下、データを用いて、有効なボロン濃度の範囲等を説明する。
【０１２１】
図３２はシリコンプラグのボロン濃度とウエハ検査歩留まりの関係を示すデータプロット図である。図３３はシリコンプラグのボロン濃度と抵抗率の関係を示すデータプロット図である。図３４は比較例のシリコンプラグ周辺のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）像である。図３５は図３４の比較例のシリコンプラグのＸ線回折像である。図３６は本願の前記一実施の形態の半導体集積回路装置のシリコンプラグ周辺のＴＥＭ像である。図３７は図３６のシリコンプラグのＸ線回折像である。これらに基づいて、前記実施の形態等（変形例を含む）に関する補足的説明並びに考察を行う。
【０１２２】
図３２にウエハ検査時点におけるポリシリコンプラグ７のボロン濃度と製品歩留まり（ここで歩留まりを下げている主因は、プラグの収縮に起因するリーク不良等である）の関係を示す。図３２に示すように、ボロン濃度が８．０ｘ１０２０ａｔｏｍ/ｃｍ３程度を境に、それ以上では、歩留まりが急速に立ち上がるのがわかる。そして、８．１ｘ１０２０ａｔｏｍ/ｃｍ３程度では、量産でほぼ許容できる歩留まりである６０％程度（歩留まりの標準的な下限）に達し、８．２ｘ１０２０ａｔｏｍ/ｃｍ３程度では、ほぼ１００％に近い歩留まりとなる。ボロン濃度の上限は、理論的には、ポリシリコンにおいてのボロンの固溶限界までとなる。
【０１２３】
次に、図３３にウエハ検査時点におけるポリシリコンプラグ７のボロン濃度と、その抵抗率の関係を示す。図３３に示すように、ボロン濃度が８．７ｘ１０２０ａｔｏｍ/ｃｍ３程度以上になると、抵抗率が高めになっているのがわかる。これは、過剰なボロンが粒界に偏析して、伝導度を下げているからであると考えられる。したがって、図３２および図３３から、リーク不良（ドレインリーク不良）の観点からの適用可能なボロン濃度の範囲は、８．１ｘ１０２０ａｔｏｍ/ｃｍ３程度以上、ポリシリコンにおいてのボロンの固溶限界以下ということになる。しかし、高周波特性を維持するためには、抵抗率を２．４０ｍΩｃｍ以上、２．６５ｍΩｃｍ以下程度（抵抗率の好適な範囲）に制御するのが好適である。これから、ポリシリコンプラグ７のボロン濃度の実用的なもっとも好適な範囲は、８．２ｘ１０２０ａｔｏｍ/ｃｍ３程度以上、８．６ｘ１０２０ａｔｏｍ/ｃｍ３程度以下と考えられる。
【０１２４】
次に、図３４にシリコンプラグ７のボロン濃度が、７．５ｘ１０２０ａｔｏｍ/ｃｍ３程度のサンプル（比較例のサンプル）のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）像を示す。図３４に於いて、シリコンプラグ７の中間から上半分にかけてひげ状に黒く見えるのは、固相エピタキシ化が進行しているところである。また、半導体基板１ｓとシリコンエピタキシ半導体層１ｅの境界Ｅ/Ｓの少し上の部分が固相エピタキシ化による収縮を起こしているのがわかる。
【０１２５】
次の同じサンプルのＸ線回折像を図３５に示す。図３５から、このサンプルのシリコンプラグの部分は、主に固相エピタキシ化によって生成された双晶から構成されているのがわかる。すなわち、シリコンプラグ７の固相エピタキシ化が相当程度進行していることが確認される。
【０１２６】
一方、前記実施の形態に対応するシリコンプラグ７のボロン濃度が、８．２ｘ１０２０ａｔｏｍ/ｃｍ３程度のサンプル（本実施の形態のサンプル）のＴＥＭ像を図３６に示す。図３６に示すように、本実施の形態のサンプルに於いては、比較例のサンプルの場合と比べて、固相エピタキシ化があまり進行していないことがわかる。また、半導体基板１ｓとシリコンエピタキシ半導体層１ｅの境界Ｅ/Ｓの少し上の部分の細りもほとんど確認できない程度である。
【０１２７】
この本実施の形態のサンプルのＸ線回折像を図３７に示す。図３７から、このサンプルのシリコンプラグの部分は、主に多結晶と若干の固相エピタキシ化によって生成された双晶から構成されているのがわかる。すなわち、シリコンプラグ７の固相エピタキシ化があまり進行していないことが確認される。
【０１２８】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２９】
例えば、前記実施の形態では、ＬＤＭＯＳＦＥＴを半導体集積回路装置のＬＤＭＯＳＦＥＴ部またはＬＤＭＯＳＦＥＴ形成部としてものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ＬＤＭＯＳＦＥＴを単体デバイスとして形成しても良い。
【符号の説明】
【０１３０】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面またはデバイス面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｅ  第１導電型のシリコン系エピタキシ半導体層（Ｐ−シリコンエピタキシャル層）
１ｓ  シリコン系単結晶基板層（Ｐ＋単結晶シリコン基板部）
２  半導体チップ（シリコン系半導体基板）
３  ＬＤＭＯＳＦＥＴ
４  ボンディングパッド
５  ＣＭＯＳ回路部
６  単位セル
６ｈ  ハーフセル
６ｈｃ  共役ハーフセル
７  ポリシリコンプラグまたはシリコン系導電プラグ（埋め込み用ポリシリコン部材）
８  ゲート電極（ポリシリコン層＋シリサイド層）
９  Ｎ型ドレインエクステンション領域
１０  プラグ埋め込みようホール（プラグ埋め込み用トレンチ）
１１  Ｎ＋型ドレイン領域
１２  Ｎ型表面ソースエクステンション領域
１４  Ｎ＋型表面ソース領域（第２導電型のソース不純物ドープ領域）
１５  Ｐ＋型表面ソースコンタクト領域
１６  Ｐ型ボディ領域
１７  ＳＴＩ領域（素子分離領域）
１８  裏面メタルソース電極
１９  ゲート絶縁膜
２０  ポリシリコンゲート電極（ゲート電極用ポリシリコン膜）
２１  シリサイド膜
２２  サイドウォール（サイドウォール用絶縁膜）
２３  プリメタル絶縁膜
２４  タングステンプラグ
２５  層間絶縁膜
２６  タングステン系第１層配線
２７  アルミニウム系第２層配線
２８  アルミニウム系第３層配線
２９  酸化シリコン系ファイナルパッシベーション膜
３０  窒化シリコン系ファイナルパッシベーション膜
３１  トレンチ形成用ハードマスク膜
３２  トレンチ形成用レジスト膜
３３  コンタクトホール
３４  自然酸化膜
３５  薄膜酸化シリコン系膜（薄膜酸化シリコン膜）
５０  ポリシリコン部材埋め込み前処理工程群
５１  トレンチエッチング工程
５１ａ  トレンチエッチング処理
５１ｂ  トレンチエッチング後処理（ハードマスク除去等）
５２  第１ＡＰＭ洗浄工程
５３  ＤＨＦ洗浄工程
５４  第２ＡＰＭウエット処理工程
５５  埋め込みポリシリコン成膜工程
５５ａ  ドープトポリシリコン成膜工程
５５ｂ  ノンドープポリシリコン成膜工程
５６  他の薄膜酸化処理工程
５７  他の酸化膜除去処理工程
５８  ノンドープポリシリコン成膜工程
６０  代替処理工程群
６１  埋め込みポリシリコン成膜工程群
７０  アモルファスシリコン成膜装置
７１  外部石英反応管
７２  内部石英反応管
７３  石英管内ガス排出通路
７４  ヒータ
７４ａ  下部ヒータブロック
７４ｂ  中央下部ヒータブロック
７４ｃ  中央上部ヒータブロック
７４ｄ  上部ヒータブロック
７５  ウエハホルダベース
７６  ウエハホルダ（ウエハ治具）
７７  モノシラン供給管
７８  ＢＣｌ３供給管
７９  モノシランバルブ
８０，８０ａ，８０ｂ，８０ｃ，８０ｄ，８０ｅ  ＢＣｌ３バルブ
８１  排気管
８２  排気バルブ
８３  真空ポンプ
８４ａ，８４ｂ，８４ｃ，８４ｄ，８４ｅ  ＢＣｌ３ノズル
８５  ウエハロット
８６  モノシランノズル
８７  ガス導入配管
８８  窒素ガス供給管
８９  窒素ガスバルブ
９０  窒素ガスノズル
ａ  迂回プロセス１（第１ＡＰＭ洗浄の省略）
ｂ  迂回プロセス２（ＤＨＦ洗浄の省略）
ｃ  迂回プロセス３（第２ＡＰＭ洗浄の省略）
ｄ  迂回プロセス４（ノンドープポリシリコン成膜省略）
Ｅ/Ｓ  基板エピタキシ層境界
ＰＳ  対称面（または対称面に対応する対称軸）
Ｒ１  ＬＤＭＯＳＦＥＴ部局所切り出し領域
Ｒ２  ハーフセル周辺切り出し領域
Ｒ３  ポリシリコンプラグ周辺切り出し領域
【図１】
2013008824.tif 000003
【図２】
2013008824.tif 000004
【図３】
2013008824.tif 000005
【図４】
2013008824.tif 000006
【図５】
2013008824.tif 000007
【図６】
2013008824.tif 000008
【図７】
2013008824.tif 000009
【図８】
2013008824.tif 000010
【図９】
2013008824.tif 000011
【図１０】
2013008824.tif 000012
【図１１】
2013008824.tif 000013
【図１２】
2013008824.tif 000014
【図１３】
2013008824.tif 000015
【図１４】
2013008824.tif 000016
【図１５】
2013008824.tif 000017
【図１６】
2013008824.tif 000018
【図１７】
2013008824.tif 000019
【図１８】
2013008824.tif 000020
【図１９】
2013008824.tif 000021
【図２０】
2013008824.tif 000022
【図２１】
2013008824.tif 000023
【図２２】
2013008824.tif 000024
【図２３】
2013008824.tif 000025
【図２４】
2013008824.tif 000026
【図２５】
2013008824.tif 000027
【図２６】
2013008824.tif 000028
【図２７】
2013008824.tif 000029
【図２８】
2013008824.tif 000030
【図２９】
2013008824.tif 000031
【図３０】
2013008824.tif 000032
【図３１】
2013008824.tif 000033
【図３２】
2013008824.tif 000034
【図３３】
2013008824.tif 000035
【図３４】
2013008824.tif 000036
【図３５】
2013008824.tif 000037
【図３６】
2013008824.tif 000038
【図３７】
2013008824.tif 000039