(57)【要約】【課題】安定した特性の磁気抵抗効果素子を有する半導体記憶装置を提供する。【解決手段】本発明の実施形態にかかる半導体記憶装置は、複数の磁気抵抗効果素子を有し、この各磁気抵抗効果素子は、半導体基板上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第１の磁性層と、第１の磁性層上に形成された非磁性層と、非磁性層上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第２の磁性層と、からなる積層構造を有し、保護膜を介して各磁気抵抗効果素子の側壁を覆うように設けられ、且つ、磁気抵抗効果素子に対して、磁化容易軸に沿った方向に引張応力を与える側壁膜を備え、側壁膜のうちの第１の磁性層を覆う部分は、側壁膜のうちの第２の磁性層を覆う部分と比べて厚い。【選択図】図１
2013008868.tif 000002
【特許請求の範囲】
【請求項１】
複数の磁気抵抗効果素子を備える半導体記憶装置であって、
前記各磁気抵抗効果素子は、
半導体基板上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第１の磁性層と、
前記第１の磁性層上に形成された非磁性層と、
前記非磁性層上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第２の磁性層と、からなる積層構造を有し、
保護膜を介して前記各磁気抵抗効果素子の側壁を覆うように設けられ、且つ、前記磁気抵抗効果素子に対して前記磁化容易軸に沿った方向に引張応力を与える側壁膜を備え、前記側壁膜のうちの前記第１の磁性層を覆う部分は、前記側壁膜のうちの前記第２の磁性層を覆う部分と比べて厚い、
ことを特徴とする半導体記憶装置。
【請求項２】
隣り合う前記磁気抵抗効果素子の間には、前記磁気抵抗効果素子に対して前記磁化容易軸に垂直な方向に圧縮応力を与えるような埋込み膜を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の磁性層下に形成され、且つ、前記磁気抵抗効果素子に対して前記磁化容易軸に垂直な方向に圧縮応力を与えるような底部応力印加膜、または、
前記第２の磁性層上に形成され、且つ、前記磁気抵抗効果素子に対して前記磁化容易軸に垂直な方向に圧縮応力を与えるような上部応力印加膜、
を備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記側壁膜は、窒化シリコン膜からなることを特徴とする請求項１から３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記各磁気抵抗効果素子は、前記第１の磁性層と前記第１の非磁性層との間に形成された第１の界面磁性層と、前記第２の磁性層と前記第１の非磁性層との間に形成された第２の界面磁性層とをさらに備えることを特徴とする請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記各磁気抵抗効果素子は、前記第１の磁性層と前記第１の界面磁性層との間に形成された第１の拡散防止膜と、前記第２の界面磁性層と前記参照層との間に形成された第２の拡散防止膜とをさらに備えることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリ（半導体記憶装置）として、トンネル磁気抵抗効果（ＴＭＲ：Tunneling  Magneto  Resistive）を利用した磁気ランダムアクセスメモリ（Magnetic Random Access Memory：以下、ＭＲＡＭと略す）が開発されている。ＭＲＡＭは、高速書き込み・読み出し、低消費電力動作、大容量化が可能といった特徴を持つ不揮発性半導体メモリであり、ワーキングメモリとして応用が期待されている。ＭＲＡＭは、磁性トンネル接合（Magnetic Tunnel Junction：以下、ＭＴＪと略す）素子を有しており、このＭＴＪ素子は、大きな磁気抵抗変化率をもつ磁気抵抗効果素子である。
【０００３】
詳細には、このＭＴＪ素子の構造は、基本的には、磁化方向を変えることでデータを記憶させるための磁化膜からなる記憶層、一方向に磁化を固定して用いるための磁化膜からなる参照層、及び、これらの層の間に形成された絶縁膜からなるトンネル接合層(非磁性層)の３層からなる積層構造をもつ。記憶層／トンネル接合層／参照層からなるＭＴＪ素子に電流を流すと、参照層の磁化方向に対する記憶層の磁化方向によりＭＴＪ素子の抵抗値が変化し、具体的には、記憶層と参照層との磁化方向が平行のときには極小値を、反平行のときには極大値をとる。この現象はトンネル磁気抵抗効果（Tunneling Magneto-Resistance effect：以下ＴＭＲ効果と記す）と呼ばれ、記憶層及び参照層の磁化が平行な状態と反平行状態とをデータの“０”、“１”とし、メモリ動作に利用する。
【０００４】
従来、ＭＲＡＭを動作させるためには、ＭＴＪ素子の記憶層の近傍に配置した配線に電流を流し、そこで発生する磁界を利用して記憶層の磁化方向の反転を行なっていた（磁場書き込み方式）。しかしながら、このような磁場書き込み方式においては、電流値を増加させることで発生磁場を大きくできるものの、ＭＲＡＭの微細化が進むと配線に許容される電流値が制限されることから、ＭＲＡＭによる大容量メモリを実現することは困難であった。また、配線を記憶層にさらに近づけたり、配線を構成する材料を工夫したりする等の手段により、書き込みに必要な書き込み電流を低減することもできるが、ＭＴＪ素子の微細化により、記憶層の保磁力も原理的に大きくなるという問題がある。すなわち、磁場書き込み方式では、ＭＴＪ素子等の微細化と書き込み電流の低減とを両立するのは非常に困難である。
【０００５】
そこで、近年、スピン偏極電流による磁化反転を利用したスピン注入書き込み方式が検討されている。この方式は、スピン偏極電流をＭＴＪ素子に流して記憶層の磁化方向を反転させるものである。スピン注入方式では磁化反転する記憶層の体積が小さいと反転に必要なスピン偏極電子数が少なくて良いことから、書き込み電流を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６５７９０号公報
【特許文献２】特開２００９−１９４２１０号公報
【特許文献３】特開２００９−２６９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、安定した特性の磁気抵抗効果素子を有する半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の実施形態によれば、磁気抵抗効果素子を備える半導体記憶装置であって、前記各磁気抵抗効果素子は、半導体基板上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第１の磁性層と、前記第１の磁性層上に形成された非磁性層と、前記非磁性層上に形成され、且つ、その膜面に対して垂直な磁化容易軸を有する第２の磁性層と、からなる積層構造を有し、保護膜を介して前記各磁気抵抗効果素子の側壁を覆うように設けられ、且つ、前記磁気抵抗効果素子に対して前記磁化容易軸に沿った方向に引張応力を与える側壁膜を備え、前記側壁膜のうちの前記第１の磁性層を覆う部分は、前記側壁膜のうちの前記第２の磁性層を覆う部分と比べて厚い。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態にかかる半導体記憶装置の断面図（その１）である。
【図２】第１の実施形態にかかる半導体記憶装置の断面図（その２）である。
【図３】第１の実施形態にかかる半導体記憶装置の断面図（その３）である。
【図４】第２の実施形態にかかる半導体記憶装置の断面図である。
【図５】第３の実施形態にかかる半導体記憶装置の断面図である。
【図６】第４の実施形態にかかる半導体記憶装置の断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１１】
（第１の実施形態）
本実施形態の半導体記憶装置の断面を示す図１及び図２を用いて、本実施形態を説明する。以下、第１の実施形態から第４の実施形態においては、垂直磁化膜を用いた、スピン注入書き込み方式のＭＴＪ素子（磁気抵抗効果素子）１を有するＭＲＡＭ（半導体記憶装置）を例に説明する。この垂直磁化膜とは、磁化の方向（磁化容易軸方向）が垂直磁化膜の膜面に略垂直である磁化膜のことである。
【００１２】
図１に示されるように、本実施形態のＭＴＪ素子１は、コンタクトプラグ７０を有する半導体基板１０上に形成された下部金属層１１と、下部金属層１１上に形成され、且つ、垂直磁化膜からなる記憶層（第１の磁性層）１２と、記憶層１２上に形成されたトンネル接合層（非磁性層）１５と、トンネル接合層１５上に形成され、且つ、垂直磁化膜からなる参照層（第２の磁性層）１８と、参照層１８上に形成されたキャップ層１９とからなる積層構造を有する。また、ＭＴＪ素子１の側壁及び上面を覆うように保護膜２０が形成されている。そして、ＭＴＪ素子１の側壁は、保護膜２０を介して、応力を有する側壁膜２１により覆われている。ここでは、ＭＴＪ素子１の両側の側壁に対して、挟み込むように２つの側壁膜２１が形成されているものとして説明するが、特に限定されるものではなく、例えば、ＭＴＪ素子１を四方から取り囲むように側壁膜２１を形成しても良い。さらに、この側壁膜２１において、側壁膜２１のうちの記憶層１２を覆う部分は、側壁膜２１のうちの参照膜１８を覆う部分に比べて厚くなっている。
【００１３】
この側壁膜２１は、例えば１ＧＰａを超える圧縮応力をその内部に有するような膜であり、図１の矢印で示されるように、ＭＴＪ素子１に対して、記憶層１２及び参照層１８の磁化方向に沿って上下に引っ張るような引張応力を与える膜である。詳細には、側壁膜２１は、それ自体は膨張しようとしているが、この側壁膜２１に接する保護膜２０及びＭＴＪ素子１は膨張しないため、側壁膜２１はその内部に圧縮応力を有し、側壁膜２１に隣接する保護膜２０及びＭＴＪ素子１に対して相対的に引張応力を与えることとなる。従って、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。さらに、側壁膜２１のうちの記憶層１２を覆う部分を厚くすることにより、記憶層１２に対してより応力がかかることとなり、記憶層１２に記憶した磁化方向の熱擾乱等に対する安定性を向上し、例えば、書き込み電流や磁気反転のための活性化エネルギー、垂直磁気異方性といったＭＴＪ素子１の磁気的、電気的な特性のばらつきを抑制することができる。
【００１４】
また、本実施形態の変形例の断面図である図２に示されるように、記憶層１２とトンネル接合層１５との間と、トンネル接合層１５と参照層１８との間に、それぞれ界面磁性膜１４、１６を形成しても良い。さらに、記憶層１２と界面磁性層１４との間、界面磁性層１６と参照層１８との間に、それぞれ拡散防止膜１３、１７を形成しても良い。この界面磁性膜１４、１６は高い偏極率を持つことから、ＭＴＪ素子１は、この界面磁性膜１４、１６を有することにより、より大きなＴＭＲ効果を得ることができる。また、ＭＴＪ素子１に拡散防止膜１３、１７を設けることにより、半導体記憶装置の製造工程における、トンネル接合層１５の結晶化熱処理、絶縁膜３０の形成、ＲＩＥ（Reactive Ion Etching）、配線形成などの熱処理工程において、各層を構成する金属元素が拡散することを防止し、ひいては記憶層１２及び参照層１８の磁化特性、ＭＴＪ素子１の電気特性（ＴＭＲ効果等）を劣化させることを防止する。加えて、拡散防止膜１３、１７を設けることにより、界面磁界層１４、１６が、高いＴＭＲ効果を維持するための結晶性を保持することが可能となり、同様に、記憶層１２、参照層１８においても十分な垂直磁気異方性をもつための結晶性を保持することができる。なお、ＭＴＪ素子１の積層構造は、図１及び図２に示されるものに限定されるものではなく、様々な形態をとることができる。
【００１５】
さらに、図１及び図２に示されるように、ＭＴＪ素子１の間には絶縁膜３０が埋め込まれており、さらにＭＴＪ素子１及び絶縁膜３０の上には、層間絶縁膜（不図示）が設けられている。この層間絶縁膜内には、コンタクトプラグ（不図示）が設けられ、このコンタクトプラグは、ＭＴＪ素子１の上部電極層（不図示）と層間絶縁膜上の配線との間を電気的に接続している。さらに、隣り合うＭＴＪ素子１は、この配線により電気的に接続することができる。
【００１６】
詳細には、下部金属層１１は、Ｐｔ、Ｉｒ、Ｒｕ、Ｃｕ等から形成される。下部金属層１１は、下部金属層１１上に形成される記憶層１２を形成するための配向制御膜として働くことができる。
【００１７】
記憶層１２としては、Ｆｅ、Ｃｏ、Ｎｉ元素とＣｒ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ、Ｒｅ、Ａｕ等の元素、あるいはこれらの合金が積層された人工格子の垂直磁化膜を用いることができる。具体的には、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄ、Ｃｏ／Ｒｕといった磁性体層と非磁性体層との組み合わせで積層された膜である。磁性体層の組成、磁性層と非磁性層との比率などにより磁化特性を調整することができる。また、反強磁性体膜のＰｔＭｎ、ＩｒＭｎ等を利用してＲｕ膜と組み合わせて記憶層１２を形成することもできる。
【００１８】
トンネル接合層１５としては、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３等を用いることができるが、ＮａＣｌ構造を有する酸化物が望ましい。例えば、Ｆｅ、Ｃｏ、Ｎｉなどを主成分とする合金、例えばアモルファスＣｏＦｅＢ合金構造上で結晶成長させると、（１００）優先配向した絶縁膜からなるトンネル接合層１５を得ることができる。また、トンネル接合層１５は、例えば、膜厚を例えば１０Å程度とし、その面積抵抗値を１０Ωμｍ２とする。
【００１９】
参照層１８としては、ＦｅＰｄ、ＦｅＰｔ等のＬ１０系規則性合金層を用いる。なお、これらの規則性合金層に、Ｃｕなどの元素を加えて、規則性合金層の飽和磁化、異方性磁気エネルギー密度を調整することができる。
【００２０】
キャップ層１９としては、Ｒｕ、Ｔａ等からなる膜を用いる。
【００２１】
界面層磁性層１４、１６としては、ＮａＣｌ構造の酸化物からなるトンネル接合層１５の（１００）面と、記憶層１２及び参照層１８との界面の整合性がよくなければならず、従って、界面層磁性層１４、１６として用いる材料としては、トンネル接合層１５の（１００）面との格子不整合が小さい材料を選択することが望ましい。例えば、このような材料として、ＣｏＦｅＢを用いる。さらに、先に説明したように、この界面磁性膜１４、１６は、高い偏極率を持ち、ＭＴＪ素子１は、この界面磁性膜１４、１６を有することにより、より大きなＴＭＲ効果を得ることができる。
【００２２】
拡散防止膜１３、１７としては、Ｔｉ、Ｔａ、Ｗ，Ｍｏ、Ｎｂ、Ｚｒ、Ｈｆ等の高融点膜金属や、これらの窒化物、炭化物からなる膜を用いることができる。先に述べたように、拡散防止膜１３、１７は、半導体記憶装置の製造工程における熱処理工程において、各層の構成金属元素の拡散することを防止し、ひいては記憶層１２および参照層１８の磁化特性、ＭＴＪ素子１の電気特性（ＴＭＲ効果等）を劣化させることを防止する。また、界面磁界層１４、１６が、高いＴＭＲ効果を維持するための結晶性を保持することが可能となり、同様に、記憶層１２、参照層１８においては十分な垂直磁気異方性をもつための結晶性を保持することができる。
【００２３】
保護膜２０は、上部電極層（不図示）と下部電極層１１との絶縁を維持するために絶縁性の材料からなることが好ましい。絶縁性の材料としては、例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＴｉＯｘ、ＳｉＮが挙げられる。さらに、側壁膜２１が形成される際に、保護膜２０は、還元性のある水素が記憶層１２及び参照層１８に混入することを防止する。
【００２４】
側壁膜２１は、例えば１ＧＰａを超える圧縮応力を有するような、プラズマＣＶＤ（Chemical Vapor Deposition）で形成されたＳｉＮ（プラズマナイトライド）膜からなるものとすることができ、又、ポリシリコン膜を堆積し、このポリシリコン膜を窒化することによって形成されたＳｉＮ膜からなるものであってもよい。
【００２５】
図１及び図２に示されるＭＴＪ素子１は、以下のようにして作成される。
【００２６】
まず、公知の方法によりＭＴＪ素子１の積層構造を構成する各層を形成した後、積層構造の上に、ＳｉＯ２、ＳｉＮ等のハードマスクを形成し、フォトレジスト等を用いてハードマスクにパターンを形成し、そのパターンを用いて各層をＭＴＪ素子１の積層構造として加工する。この加工には、例えば、ＩＢＥ（Ion  Beam Etching）による物理的加工、あるいはＲＩＥを用いる。なお、ＭｇＯ等からなるトンネル接合層１５が薄く、貴金属が用いられているため、加工の際にＭＴＪ素子１の側壁にその残渣が付着し、それが原因となってＭＴＪ素子１にリークが生じることがあるため、トンネル接合層１５の部分については、テーパー角の最適化を行うことが好ましい。また、ＭＴＪ素子１の側壁に加工時の残渣が残らないように、加工条件、加工ガス種、後処理等を最適化することが好ましい。
【００２７】
次に、保護膜２０を、ＭＴＪ素子１の側壁及び上面を覆うように形成する。この際、各層に対してダメージを与えないようにするため、ＡＬＤ（Atomic  Layer Deposition）、ＣＶＤ、ＰＶＤ（Physical Vapor Deposition）等を用いて形成することが好ましい。この後に、ＳｉＮ膜等からなる側壁膜２１を形成することとなるが、この側壁膜２１を形成する際に発生する水素ラジカルにより、記憶層１２、参照層１８等の磁化膜の分極量が劣化する恐れが予想されるが、本実施形態においては、保護膜２０がＭＴＪ素子１を被覆していることから、水素ラジカルがこのような層に侵入せず、その結果、ＭＴＪ素子１の劣化を抑制することができる。なお、ＭＴＪ素子１の形成後に行う絶縁膜の形成工程、配線の成膜・加工工程のプロセス温度を、１００から３００℃の間にまで、好ましくは１００℃程度にまで下げた場合には、これらの絶縁膜、配線からのガスの発生やこれらの構成元素の拡散を抑えることができることから、保護膜２０を形成しなくても良い。
【００２８】
次いで、プラズマＣＶＤを用いて、保護膜２０を介してＭＴＪ素子１を覆うようなＳｉＮ膜を堆積した後、ＳｉＮ膜を異方的にエッチングすることによって、シャドーイング効果を利用して、記憶層１２を覆う部分が参照膜１８を覆う部分に比べて厚くなっているような側壁膜２１を形成する。ＳｉＮ膜は、プラズマＣＶＤでの成膜圧力、プラズマパワー、後処理等を変えることにより、応力状態を変化させることができる。これを利用して、ＭＴＪ素子１の側壁に引張応力を与えるようなプロセス条件で側壁膜２１を形成する。詳細には、例えば、ＳｉＨ４／ＮＨ３／Ｎ２系のガスを用いて、０．５から１．０ｋＷ以下の低ＲＦ電力、２００ｋＰａ以下の低圧力、４００ｋＨｚの低放電周波数にて行う。このような条件下ではイオン衝撃が増加し、膜中の残留水素濃度が減少し、緻密な圧縮応力を有する膜を形成することができる。
【００２９】
または、以下のような方法でも側壁膜２１を形成することができる。まず、ＭＴＪ素子１の間に露出する半導体基板１０の上に、ロングスロースパッタ等を用いてポリシリコン膜を成膜する。次に、このポリシリコン膜をＲＩＥ、スパッタ等によりエッチングし、その部分をたたくことで飛び出した粒子をＭＴＪ素子１の側壁に付着させて、記憶層１２を覆う部分が参照膜１８を覆う部分に比べて厚くなっているようなポリシリコン膜を形成する。さらに、ポリシリコン膜を窒化させてＳｉＮ膜とすることにより、所望の応力を有する側壁膜２１を形成することができる。
【００３０】
なお、側壁膜２１の形成方法は、これに限られるものではなく、ＡＬＤ、スパッタ法、蒸着法等、公知の方法を用いることができる。
【００３１】
ところで、ＭＴＪ素子の微細化等を進めると磁気異方性エネルギー（磁化方向を特定の向きにするためのエネルギー）が小さくなり、磁性体の熱擾乱（熱エネルギーによる磁性体の磁化方向のゆらぎ）により、ＭＴＪ素子の有する記憶層及び参照層の磁化方向の安定を保つことが難しくなる。この磁気異方性エネルギーは、磁気異方性エネルギー密度と磁性体体積との積で表され、熱擾乱に対してのエネルギーを増大させるためには、磁化膜の磁気異方性エネルギー密度を増加させる必要がある。
【００３２】
例えば、ＭＴＪ素子の磁化膜として、膜の面内に磁化方向をもつ面内磁化膜を用いた場合、磁気異方性エネルギー密度を増加させるために、形状磁気異方性を利用するのが一般的である。しかし、反転電流が素子形状に敏感であること、ＭＴＪ素子のアスペクト比を大きくする必要があること、微細なＭＴＪ素子においては素子の形状ばらつきがＭＴＪ素子の特性に大きく影響を及ぼすことなどの理由により、形状磁気異方性を利用して磁気異方性エネルギー密度を増加させることは難しい。また、面内磁化膜として結晶異方性の大きい材料系を用いた場合であっても、面内方向の磁化の分散が大きくなり、ＭＴＪ素子の作成が難しくなる。
【００３３】
そこで、本実施形態のように、ＭＴＪ素子の磁化膜として垂直磁化膜を用いた場合には、形状磁気異方性の代わりに結晶磁気異方性を利用するため、ＭＴＪ素子を、面内磁化膜を用いた場合と比べて小さくすることができる。しかしながら、一般に、垂直方向に結晶磁気異方性（磁化方向）を有する材料は、分極率が低く、ゆえに磁気抵抗比（ＭＲ比）が小さいという問題がある。一方、分極率が大きい材料は、面内方向に磁気異方性を有しているがゆえに垂直磁化膜として用いることが難しいという問題がある。また、磁化膜の膜厚を薄くすることにより、磁性体の性質を利用して磁化方向を垂直方向に安定化させることも考えられるが、磁化膜からなる各層が薄くなることにより、製造工程において印加される熱により各層に含まれる元素が拡散しやすくなり、ＭＴＪ素子の特性を悪化させてしまうという恐れがあるという問題がある。
【００３４】
しかし、本実施形態においては、ＭＴＪ素子１に対して、記憶層１２及び参照層１８の磁化方向に沿った引張応力を与える側壁膜２１を有することから、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。従って、本実施形態によれば、ＭＲが高い材料を用いつつ、磁化膜を薄くすることなく磁化方向を安定化することができる。すなわち、安定した特性を有するＭＴＪ素子１を得ることができる。さらに、本実施形態によれば、側壁膜２１のうちの記憶層１２を覆う部分を厚くすることにより、記憶層１２に対して、より応力がかかることとなり、記憶層１２に記憶した磁化方向の熱擾乱等に対する安定性を向上し、例えば、ＭＴＪ素子１の磁気的、電気的な特性のばらつきを抑制することができる。
【００３５】
具体的には、本実施形態のＭＴＪ素子１の電気特性評価では、素子面積抵抗値（ＲＡ値）が１０Ωμｍ２、磁気抵抗比（ＭＲ比）が１００％以上であった。
【００３６】
なお、本実施形態においては、下に記録層１２、上に参照層１８と積層したＭＴＪ素子１として説明したが、これに限るものではなく、図３に示すように、記録層１２と参照層１８との位置を入れ替えても良い。この場合、側壁膜２１のうちの参照層１２を覆う部分が厚くなることにより、参照層１２に対して、より応力がかかることとなり、参照層１２の磁化方向をより安定化し、ＭＲ比の劣化を避け、ＭＴＪ素子１の熱安定性や信頼性を向上させることができる。
【００３７】
（第２の実施形態）
本実施形態は、熱膨張する埋込み膜４０が隣り合うＭＴＪ素子１間に埋め込まれている点で第１の実施形態と異なる。本実施形態の半導体記憶装置の断面を示す図４を用いて、本実施形態を説明する。ここでは、第１の実施形態と共通する部分については、説明を省略する。
【００３８】
図４に示されるように、第１の実施形態と同様の積層構造を有するＭＴＪ素子１が並んでおり、ＭＴＪ素子１の間には埋込み膜４０が埋め込まれている。この埋込み膜４０は熱膨張するものであり、その結果、図４の矢印で示されるように、ＭＴＪ素子１に対して、記憶層１２及び参照層１８の磁化方向に対して垂直である方向に沿って圧縮応力を与える。従って、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。
【００３９】
この埋込み膜４０は、熱膨張する材料であればよく、さらに、ＭＴＪ素子１が保護膜２０及び側壁膜２１によって被覆され、下部電極層１１と上部電極層（不図示）との間のショートを防止しているため、埋込み膜４０は、絶縁性材料又は導電性材料のいずれであってもよい。例えば、このような材料として、Ｔｉ、Ｎｂ、Ｍｏ、Ｗ、Ｓｉ、Ａｌ、Ｍｇ、Ｓｉのいずれかの酸化膜、あるいは、いずれかの窒化膜が挙げられる。
【００４０】
なお、ＮＯＲ型メモリのように、埋込み膜４０をセルフアラインコンタクトとして利用する場合には、埋込み膜４０は、少なくとも部分的に導電性の材料を有することが好ましい。この場合、酸化処理又は窒化処理した後に導電性を有する材料を用いることとなるが、このような材料としては、例えば、ＴｉＮ、ＮｂＮ、ＷＮ２等がある。
【００４１】
また、ＭＴＪ素子１の間をより確実に絶縁する場合には、埋込み膜４０は、絶縁性の材料からなることが好ましく、酸化処理又は窒化処理後に絶縁性を有する材料としては、例えば、ＴｉＯｘ、ＮｂＯ、ＭｏＯｘ、ＷＯｘ、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、ＡｌＮ等がある。
【００４２】
図４に示される埋込み膜４０は、以下のようにして作成される。
【００４３】
Ｔｉ、Ｓｉ、Ｍｇ、Ａｌ等の金属膜をスパッタ法、蒸着法等により、ＭＴＪ素子１の間に成膜し、この金属膜を３００℃以下の酸素雰囲気中にて酸化膨張させることにより、埋込み膜４０を形成する。この際、プラズマで活性酸素を生成して酸化しても良い。窒化膜からなる埋込み膜４０についても、同様の方法により形成することができる。
【００４４】
また、ＭＴＪ素子１を被覆するように、ポリシラザン、ＳＯＧ（Spin On Glass）、又は、ポリシリコン、もしくはこれらの成分を含む混合物等を堆積しても良い。その後、塗布した材料を酸化処理又は窒化処理することによって膨張させて、埋込み膜４０を形成することもできる。
【００４５】
本実施形態によれば、ＭＴＪ素子１に対して、記憶層１２及び参照層１８の磁化方向に対して垂直である方向に沿って圧縮応力を与える埋込み膜４０を有することから、第１の実施形態と同様に、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。すなわち、第２の実施形態では、埋込み膜４０による応力と側壁膜２１による応力とを組み合わせることによって、より磁化方向を安定化することができる。さらに、ＭＴＪ素子１間に熱膨張する埋込み膜４０を埋め込んで作成することから、製造プロセスを大幅に変更することなく、容易にＭＲＡＭを形成することができる。
【００４６】
なお、本実施形態は、側壁膜２１を有しないものとしても良く、あるいは、応力を有しない材料からなる側壁膜２１を有するものとしても良い。また、本実施形態においても、第１の実施形態と同様に、記録層１２と参照層１８との位置を入れ替えても良い。
【００４７】
（第３の実施形態）
本実施形態は、ＭＴＪ素子１が、底部応力印加膜５０および上部応力印加膜５１を有する点で第１の実施形態と異なる。本実施形態の半導体記憶装置の断面を示す図５を用いて、本実施形態を説明する。ここでは、第１の実施形態と共通する部分については、説明を省略する。
【００４８】
図５に示されるように、第１の実施形態と同様の積層構造を有するＭＴＪ素子１が並んでおり、さらに、ＭＴＪ素子１の下には底部応力印加膜５０が形成され、ＭＴＪ素子１の上に上部応力印加膜５１が形成されている。この底部応力印加膜５０及び上部応力印加膜５１は、図５の矢印に示されるように、ＭＴＪ素子１に対して、記憶層１２及び参照層１８の磁化方向に対して垂直である方向に沿って圧縮応力を与える。従って、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。
【００４９】
底部応力印加膜５０は、第１の実施形態と同様に応力を有する膜であれば良く、例えば１ＧＰａを超える圧縮応力を有するようなＳｉＮ膜、酸化膜、誘電体膜等を用いることができる。上部応力印加膜５１も、第１の実施形態と同様に応力を有する膜であれば良く、例えば１ＧＰａを超える圧縮応力を有するようなＳｉＮ膜を用いることができ、積層膜、導電性物質、混合膜であっても良い。
【００５０】
図５に示される底部応力印加膜５０及び上部応力印加膜５１は、以下のようにして作成される。
【００５１】
底部応力印加膜５０としてＳｉＮ膜を用いる場合には、第１の実施形態と同様の条件にて形成すればよい。または、アモルファス状態の酸化物（Ａｌ２Ｏ３、ＴｉＯ、ＨｆＯ２、ＳｉＯ２等）、アモルファス高誘電体膜などを成膜し、ＲＴＡ（Rapid Thermal Annealing）、ＲＴＯ（Rapid Thermal Oxidation）などの熱処理を行い、これらの膜を緻密化して形成しても良い。あるいは、スパッタ法などのＰＶＤ法、ＣＶＤ法、塗布法などによって形成することもできる。
【００５２】
上部応力印加膜５１としてＳｉＮ膜を用いる場合には、第１の実施形態と同様に形成することができる。例えば、ＳｉＨ４／ＮＨ３／Ｎ２系のガスを用いて、０．３ｋＷ以下の低ＲＦ電力、高圧力、１３．５６ＭＨｚの高放電周波数にて行うこともできる。なお、上部応力印加膜５１を形成する際に発生する水素ラジカルにより、記憶層１２及び参照層１８等の磁化膜の分極量が劣化することを避けるため、上部応力印加膜５１は、保護膜２０上に形成することが好ましい。
【００５３】
また、上部応力印加膜５１は、ＭＴＪ素子１を形成する際に用いられるハードマスク（不図示）上に設けてもよい。あるいは、ハードマスク材料を、上部応力印加膜５１をして利用することもできる。例えば、ハードマスク上に上部応力印加膜５１を形成する場合、まず、公知の方法によりＭＴＪ素子１の積層構造を構成する各層を形成した後、積層構造の上に、保護膜２０と、ＳｉＯ２等のハードマスクと、ＳｉＮ膜とを形成し、フォトレジスト等を用いてハードマスクにパターンを形成し、そのパターンを用いてＲＩＥにより各層をＭＴＪ素子１の積層構造として加工する。この加工されたＳｉＮ膜を上部応力印加膜５１として用いることができる。
【００５４】
本実施形態においては、ＭＴＪ素子１に対して、記憶層１２及び参照層１８の磁化方向に対して垂直である方向に沿って圧縮応力を与える底部応力印加膜５０及び上部応力印加膜５１を有することから、第１の実施形態と同様に、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。すなわち、第３の実施形態では、底部応力印加膜５０及び上部応力印加膜５１による応力を組み合わせることによって、より磁化方向を安定化することができる。さらに、本実施形態にように、ＭＴＪ素子１の上と下とに応力印加膜を形成することは、ＭＴＪ素子１の側壁に応力印加膜を形成する場合と比べて、成膜速度が速く、容易に厚い応力印加膜を形成することができる。従って、本実施形態においては、応力印加膜を厚くし、それにより大きな応力をＭＴＪ素子１に印加することができる。
【００５５】
なお、本実施形態では、底部応力印加膜５０及び上部応力印加膜５１の両方を設けるものとして説明したが、これに限るものではなく、底部応力印加膜５０及び上部応力印加膜５１のいずれか一方のみを設けても良い。これにより製造工程の一部を省略することができる。また、本実施形態は、側壁膜２１を有しないものとしても良く、あるいは、応力を有する又は有しない材料からなる側壁膜２１を有するものとしても良い。さらに、第２の実施形態の埋込み膜４０を有しても良い。そして、本実施形態においても、第１の実施形態と同様に、記録層１２と参照層１８との位置を入れ替えても良い。
【００５６】
（第４の実施形態）
本実施形態は、ＭＴＪ素子１が、ＭＴＪ素子１の上面及び側壁の両方が、ＭＴＪ素子に応力を印加する応力印加膜に覆われており、さらに、ＭＴＪ素子１の上面を覆う応力印加膜が２層の積層からなる点で、第１の実施形態と異なる。本実施形態の半導体記憶装置の断面を示す図６を用いて、本実施形態を説明するが、第１の実施形態と共通する部分については、説明を省略する。
【００５７】
図６に示されるように、第１の実施形態と同様の構成を有するＭＴＪ素子１が並んでおり、ＭＴＪ素子１の上面及び側壁は、第１の応力印加膜６０に覆われている。なお、第１の実施形態と同様に、ＭＴＪ素子１の側壁における第１の応力印加膜６０のうち、記憶層１２を覆う部分は、第１の応力印加膜６０のうちの参照膜１８を覆う部分に比べて厚くなっていることが好ましい。さらに、第２の応力印加膜６１が、ＭＴＪ素子１の上面に、第１の応力印加膜６０を介して形成されている。
【００５８】
この第１の応力印加膜６０は、第１の実施形態と同様に、ＭＴＪ素子１の側壁に対して、図６の矢印Ａに示されるように、記憶層１２と参照層１８との磁化方向に沿って上下に引っ張るような引張応力を与える膜である。しかしながら、このような引張応力を与えると同時に、ＭＴＪ素子１の上面に対して、図６の矢印Ｂに示されるような、記憶層１２と参照層１８との磁化方向に対して垂直である方向に沿って引張応力をも与える。この矢印Ｂに示される引張応力は、ＭＴＪ素子１の特性を悪化させることとなり、好ましいものではない。しかし、本実施形態においては、第２の応力印加膜６１が、ＭＴＪ素子１の上面に第１の応力印加膜６０を介して形成されており、この第２の応力印加膜６１は、ＭＴＪ素子１の上面に対して、図６の矢印Ｃに示されるような、記憶層１２と参照層１８との磁化方向に対して垂直である方向に沿って圧縮応力を与え、矢印Ｂに示される引張応力を緩和あるいは相殺している。これにより、ＭＴＪ素子１の特性の悪化を避けることができる。また、第２の応力印加膜６１は、第１の応力印加膜６０による引張応力（矢印Ｂ）よりも大きな圧縮応力（矢印Ｃ）をＭＴＪ素子１の上面に与えるような膜であることが好ましい。このようにすることで、先に説明した第１から第３の実施形態のように応力を与えることができ、従って、記憶層１２と参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。
【００５９】
第１の応力印加膜６０は、第１の実施形態と同様に応力を有する膜であれば良く、例えば１ＧＰａを超える圧縮応力を有するようなプラズマＳｉＮ膜、Ａｌ２Ｏ３等を用いることができる。第２の応力印加膜６１も、第１の実施形態と同様に応力を有する膜であれば良く、例えば１ＧＰａを超える圧縮応力を有するようなＳｉＮ膜、金属酸化膜等を用いることができる。
【００６０】
図６に示される第１の応力印加膜６０及び第２の応力印加膜６１は、以下のようにして作成される。
【００６１】
第１の実施形態と同様にＭＴＪ素子１の形成後、第１の応力印加膜６０がＭＴＪ素子１の上面及び側壁を被覆するように堆積される。第１の応力印加膜６０は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)、又は、ＡＬＤによって形成することができる。
【００６２】
次に、ＭＴＪ素子１の上面に第２の応力印加膜６１を例えばスパッタリングにより形成する。第２の応力印加膜６１は、例えばプラズマＳｉＮ膜であれば第１の実施形態と同様の条件にて形成すればよい。または、アモルファス状態の酸化物（Ａｌ２Ｏ３、ＴｉＯ、ＨｆＯ２、ＳｉＯ２等）、アモルファス高誘電体膜などを成膜し、ＲＴＡ、ＲＴＯなどの熱処理を行い、これらの膜を緻密化して形成しても良い。第２の応力印加膜６１は、異方的に堆積されるため、ＭＴＪ素子１の上面の上に堆積されるが、その側壁にはほとんど堆積しない。
【００６３】
そして、本実施形態では、第１の応力印加膜６０及び第２の応力印加膜６１の形成後に、それぞれ、第１の応力印加膜６０及び第２の応力印加膜６１に上部からイオンを照射して加工することにより、フォトリソグラフィの工程を行う必要がない。従って、製造工程が短縮され、ひいてはＭＴＪ素子１へ与えるプロセスダメージが比較的小さくなるので、ＭＴＪ素子１の信頼性を高くすることができる。
【００６４】
本実施形態によれば、ＭＴＪ素子１の側壁に対して、記憶層１２及び参照層１８の磁化方向に沿って引張応力を与える第１の応力印加膜６０を有することから、第１の実施形態と同様に、記憶層１２及び参照層１８の各磁化膜の格子に対して一定方向のひずみを与え、その方向の磁化を安定化することができる。さらに、ＭＴＪ素子１の上面に対して、記憶層１２及び参照層１８の磁化方向に対して垂直である方向に沿って圧縮応力を与える第２の応力印加膜６１を有することから、ＭＴＪ素子１の上面に位置する第１の応力印加膜６０が与える引張応力を緩和あるいは相殺し、ＭＴＪ素子１の上面に位置する第１の応力印加膜６０による、ＭＴＪ素子１の特性の悪化を避けることができる。
【００６５】
なお、本実施形態は、第２の実施形態の埋込み膜４０を有しても良く、さらに、第３の実施形態における底部応力印加膜５０を有していても良い。そして、本実施形態においても、第１の実施形態と同様に、記録層１２と参照層１８との位置を入れ替えても良い。
【００６６】
なお、上記の第１から第４の実施形態においては、半導体基板１０は、必ずしもシリコン基板でなくてもよく、他の基板でも良い。また、このような種々の基板上に半導体構造等が形成されたものでも良い。
【００６７】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１          ＭＴＪ素子（磁気抵抗効果素子）
１０        半導体基板
１１        下部金属層
１２        記憶層（第１の磁性層）
１３、１７  拡散防止膜
１４、１６  界面磁性層
１５        トンネル接合層（非磁性層）
１８        参照層（第２の磁性層）
１９        キャップ層
２０        保護膜
２１        側壁膜
３０        絶縁膜
４０        埋込み膜
５０        底部応力印加膜
５１        上部応力印加膜
６０        第１の応力印加膜
６１        第２の応力印加膜
７０        コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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