(57)【要約】      （修正有）【課題】モータに流れる電流が急激に変化することを抑制しつつ静かにモータを回転させることができるＰＷＭ信号出力回路を提供する。【解決手段】第１のデューティ比のＰＷＭ信号を出力する第１出力部と、モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号の論理レベルが変化すると、速度信号の論理レベルが変化してから速度信号の論理レベルが次に変化するまでの間に、モータのモータコイルに流れる電流を増加させた後に減少させるべくデューティ比が第２のデューティ比に向かって上昇した後に第２のデューティ比から低下するＰＷＭ信号を出力する第２出力部と、速度信号の論理レベルが変化してから速度信号の論理レベルが次に変化するまでの間に、デューティ比が入力信号のデューティ比に向かって上昇した後に入力信号のデューティ比から低下するＰＷＭ信号を出力する第３出力部と、を備える。【選択図】図２
2013066266.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記ＰＷＭ信号を出力するＰＷＭ信号出力回路であって、
前記モータが回転を開始する際の第１の期間において、第１のデューティ比の前記ＰＷＭ信号を出力する第１出力部と、
前記第１の期間に続く第２の期間において、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータのモータコイルに流れる電流を増加させた後に減少させるべくデューティ比が第２のデューティ比に向かって上昇した後に前記第２のデューティ比から低下する前記ＰＷＭ信号を出力する第２出力部と、
前記第２の期間が経過した後において、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータコイルに流れる電流を増加させた後に減少させるべくデューティ比が前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記ＰＷＭ信号を出力する第３出力部と、
を備えることを特徴とするＰＷＭ信号出力回路。
【請求項２】
請求項１に記載のＰＷＭ信号出力回路であって、
前記モータが回転を開始した後に、前記速度信号に基づいてカウント値を更新するカウンタを更に備え、
前記第１出力部は、
前記カウント値が前記第１の期間が終了したことを示す第１のカウント値となるまで、前記第１のデューティ比の前記ＰＷＭ信号を出力し、
前記第２出力部は、
前記カウント値が前記第１のカウント値となってから前記第２の期間が終了したことを示す第２のカウント値となるまで、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が前記第２のデューティ比に向かって上昇した後に前記第２のデューティ比から低下する前記ＰＷＭ信号し、
前記第３出力部は、
前記カウント値が前記第２のカウント値となると、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記ＰＷＭ信号を出力すること、
を特徴とするＰＷＭ信号出力回路。
【請求項３】
請求項１または請求項２に記載のＰＷＭ信号出力回路であって、
前記第２出力部は、
前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が０％から前記第２のデューティ比に向かって上昇した後に前記第２のデューティ比から低下する前記ＰＷＭ信号を出力し、
前記第３出力部は、
前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、デューティ比が０％から前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記ＰＷＭ信号を出力すること、
を特徴とするＰＷＭ信号出力回路。
【請求項４】
請求項１〜請求項３の何れか一項に記載のＰＷＭ信号出力回路であって、
前記第１のデューティ比は１００％であること、
を特徴とすることＰＷＭ信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号出力回路に関する。
【背景技術】
【０００２】
モータ駆動回路には、ＰＷＭ（Pulse Width Modulation）信号に基づいてモータを駆動する回路がある（例えば、特許文献１）。  
特許文献１に開示されたモータ駆動回路は、モータの回転を開始させる際には、モータのモータコイルに長い時間電圧が印加されるよう、例えばデューティ比が１００％のＰＷＭ信号に基づいてモータを駆動する。そして、モータ駆動回路は、ある程度モータの回転速度が上昇すると、モータの目標回転速度に応じたデューティ比のＰＷＭ信号に基づいてモータを駆動する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００８／０２６３１９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されたモータ駆動回路は、モータを確実に回転させるために、長い時間、例えばデューティ比が１００％のＰＷＭ信号に基づいてモータを駆動する。このため、モータの起動時においては、例えば相切り替えのタイミングでモータに流れる電流が急激に変化し、モータが回転する際の騒音が大きくなる傾向がある。また、相切り替えの際の電流が急激に変化すると、結果的にトルクの効率も悪化してしまう。
【０００５】
本発明は上記課題を鑑みてなされたものであり、モータ駆動回路に対し、モータに流れる電流が急激に変化することを抑制しつつ静かにモータを回転させることができるＰＷＭ信号出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る、ＰＷＭ信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記ＰＷＭ信号を出力するＰＷＭ信号出力回路であって、前記モータが回転を開始する際の第１の期間において、第１のデューティ比の前記ＰＷＭ信号を出力する第１出力部と、前記第１の期間に続く第２の期間において、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータのモータコイルに流れる電流を増加させた後に減少させるべくデューティ比が第２のデューティ比に向かって上昇した後に前記第２のデューティ比から低下する前記ＰＷＭ信号を出力する第２出力部と、前記第２の期間が経過した後において、前記速度信号の論理レベルが変化すると、前記速度信号の論理レベルが変化してから前記速度信号の論理レベルが次に変化するまでの間に、前記モータコイルに流れる電流を増加させた後に減少させるべくデューティ比が前記入力信号のデューティ比に向かって上昇した後に前記入力信号のデューティ比から低下する前記ＰＷＭ信号を出力する第３出力部と、を備える。
【発明の効果】
【０００７】
モータ駆動回路に対し、モータに流れる電流が急激に変化することを抑制しつつ静かにモータを回転させることができるＰＷＭ信号出力回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態であるモータ駆動ＩＣ１０の構成を示す図である。
【図２】駆動信号出力回路２１の構成を示す図である。
【図３】デューティ比変化回路４６ａの構成を示す図である。
【図４】ＦＧカウンタ５１の構成を示す図である。
【図５】ＦＧカウンタ５１の動作を説明するための図である。
【図６】期間ＴＡと期間Ｔ１〜Ｔ３との関係を示す図である。
【図７】モード信号出力回路５２の構成を示す図である。
【図８】モード信号出力回路５２の動作を説明するための図である。
【図９】デューティ比変化回路４６ａの動作を説明するための図である。
【図１０】モータ駆動ＩＣ１０の起動時の動作を説明するための図である。
【図１１】期間Ｔｘにおけるモータ駆動ＩＣ１０の主要な波形を示す図である。
【図１２】期間Ｔｙにおけるモータ駆動ＩＣ１０の主要な波形を示す図である。
【図１３】期間Ｔ２の占める比率を変化させた場合の波形の一例である。
【図１４】デューティ比変化回路４６ｂの構成を示す図である。
【図１５】デューティ比変化回路４６ｂの動作を説明するための図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。  
図１は、本発明の一実施形態であるモータ駆動ＩＣ１０の構成を示す図である。モータ駆動ＩＣ１０は、モータ１１の回転速度が、マイコン（不図示）から出力されるＰＷＭ信号ＩＮのデューティ比に応じた回転速度となるよう、モータ１１を駆動する回路である。
【００１０】
モータ駆動ＩＣ１０は、コンパレータ２０、駆動信号出力回路２１、Ｈブリッジ回路２２、及び端子Ａ，Ｂ，ＰＩＮ，ＣＩＮ，ＯＵＴ１，ＯＵＴ２を含んで構成される。
【００１１】
モータ１１は、例えば、冷却用のファンを回転させるための単相のファンモータである。
【００１２】
ホール素子１２は、モータ１１におけるロータ（不図示）の回転位置に応じたホール信号ＶＨ１，ＶＨ２を端子Ａ，Ｂに出力する。
【００１３】
コンパレータ２０は、ホール信号ＶＨ１，ＶＨ２のレベルを比較し、モータ１１の回転速度に応じて周期が変化するＦＧ（Frequency Generator）信号を生成する。ＦＧ信号（速度信号）は、ホール信号ＶＨ１のレベルがホール信号ＶＨ２のレベルより高くなるとローレベル（以下、Ｌレベル）となり、ホール信号ＶＨ１のレベルがホール信号ＶＨ２のレベルより低くなるとハイレベル（以下、Ｈレベル）となる。
【００１４】
駆動信号出力回路２１（ＰＷＭ信号出力回路）は、端子ＣＩＮを介して入力される所定周期のクロック信号ＣＬＫ１、端子ＰＩＮを介して入力されるＰＷＭ信号ＩＮ、及びＦＧ信号に基づいて、Ｈブリッジ回路２５を制御するための駆動信号Ｖｄｒ１〜Ｖｄｒ４を出力する。
【００１５】
Ｈブリッジ回路２２（駆動回路）は、ＰＭＯＳトランジスタ３０，３１、ＮＭＯＳトランジスタ３２，３３を含んで構成される。ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３２の接続点は、端子ＯＵＴ１に接続され、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３３の接続点は、端子ＯＵＴ２に接続される。そして、Ｈブリッジ回路２５の各トランジスタがオン、オフされると、モータ１１のモータコイルＬに流れる駆動電流Ｉｄｒは、端子ＯＵＴ１から端子ＯＵＴ２、または端子ＯＵＴ２から端子ＯＵＴ１へと流れる。
【００１６】
＝＝駆動信号出力回路２１について＝＝
図２に示す駆動信号生成回路２１は、アップカウンタ４０、制御回路４１、ＰＷＭ信号生成回路４２，４４、デューティ比検出回路４３、セレクタ４５、デューティ比変化回路４６、及びＨブリッジ制御回路４７を含んで構成される。
【００１７】
アップカウンタ４０は、ＦＧ信号の立ち上がりエッジごとにカウント値ＣＮＴを“１”だけインクリメントする。なお、アップカウンタ４０のカウント値ＣＮＴは、例えば、モータ駆動ＩＣが起動されるとリセットされる。このため、モータ１１が停止している状態からモータ１１が回転を開始してＦＧ信号が発生すると、カウント値ＣＮＴは増加する。
【００１８】
制御回路４１は、モータ１１が回転を開始する際の期間Ｔｘ（第１の期間）に信号ｓｔｓｐ１を出力し、期間Ｔｘに続く期間Ｔｙ（第２の期間）に信号ｓｔｓｐ２を出力する。さらに、制御回路４１は、期間Ｔｙが終了すると信号ｓｔｓｐ３を出力する。
【００１９】
具体的には、制御回路４１は、モータが回転を開始してからカウント値ＣＮＴが、例えば“５”（第１のカウント値）となるまでの期間Ｔｘには、信号ｓｔｓｐ１を出力する。そして、制御回路４１は、カウント値ＣＮＴが、“５”となってから例えば“１７” （第２のカウント値）となるまでの期間Ｔｙには、信号ｓｔｓｐ２を出力し、カウント値ＣＮＴが“１７”となると、信号ｓｔｓｐ２を出力する。
【００２０】
ＰＷＭ信号生成回路４２（第１出力部）は、信号ｓｔｓｐ１が出力されている期間Ｔｘにおいて、Ｈレベルのデューティ比（以下、単にデューティ比と称する）が１００％（第１のデューティ比）であるＰＷＭ信号を生成する。
【００２１】
デューティ検出回路４３は、入力されるＰＷＭ信号ＩＮのデューティ比が１００％であるか否かを検出する。具体的には、デューティ検出回路４３は、ＰＷＭ信号ＩＮの立ち上がりエッジを所定期間検出しないと、ＰＷＭ信号ＩＮのデューティ比が１００％であることを検出する。
【００２２】
ＰＷＭ信号生成回路４４は、例えば、デューティ比が９９％である所定周期のＰＷＭ信号を生成する。
【００２３】
セレクタ４５は、信号ｓｔｓｐ２が入力されるか、ＰＷＭ信号ＩＮのデューティ比が１００％であることが検出されると、Ｂ入力に入力されるデューティ比が９９％（第２のデューティ比）のＰＷＭ信号を出力する。また、セレクタ２３は、信号ｓｔｓｐ３が入力されている間に、ＰＷＭ信号ＩＮのデューティ比が１００％でないことが検出されると、Ａ入力に入力されるＰＷＭ信号ＩＮを出力する。したがって、セレクタ４５からは、常にデューティ比が９９％以下のＰＷＭ信号Ｓ１が出力されることになる。
【００２４】
デューティ比変化回路４６は、ＰＷＭ信号Ｓ１のデューティ比を変化させて出力する。具体的には、デューティ比変化回路４６は、ＦＧ信号の論理レベルが変化すると、デューティ比が、０％からＰＷＭ信号Ｓ１のデューティ比に向かって段階的に増加し、その後段階的に低下するＰＷＭ信号Ｓ２を出力する。
【００２５】
なお、アップカウンタ４０、制御回路４１、ＰＷＭ信号生成回路４４、セレクタ４５及びデューティ比変化回路４６は、第２出力部に相当し、アップカウンタ４０、制御回路４１、セレクタ４５及びデューティ比変化回路４６は、第３出力部に相当する。また、アップカウンタ４０は、カウンタに相当する。
【００２６】
＜＜デューティ比変化回路４６の詳細＞＞
図３は、駆動信号生成回路４６の第１の実施形態の構成を示す図である。  
デューティ比変化回路４６ａは、分周回路５０、ＦＧカウンタ５１、モード信号出力回路５２、及びＰＷＭ信号生成回路５３を含んで構成される。
【００２７】
分周回路５０は、クロック信号ＣＬＫ１を例えば１２８分周したクロック信号ＣＬＫ２を生成する。
【００２８】
ＦＧカウンタ５１は、ＦＧ信号がＨレベル及びＬレベルとなる夫々の期間ＴＡ、つまり、ＦＧ信号がほぼ半周期となる期間を検出する。
【００２９】
モード信号出力回路５２は、ＦＧカウンタ５１で検出された期間ＴＡを３つの期間Ｔ１〜Ｔ３に分割し、夫々の期間を示すモード信号ＭＯＤＥ１〜ＭＯＤＥ３を出力する。なお、期間Ｔ１は、駆動電流Ｉｄｒを段階的に増加させる期間であり、期間Ｔ２は、駆動電流Ｉｄｒを一定とする期間であり、期間Ｔ３は、駆動電流Ｉｄｒを段階的に減少させる期間である。
【００３０】
ＰＷＭ信号生成回路５３は、デューティ比が、期間Ｔ１において段階的に増加し、期間Ｔ２においてＰＷＭ信号Ｓ１のデューティ比となり、期間Ｔ３において段階的に減少するようなＰＷＭ信号Ｓ２を生成する。つまり、ＰＷＭ信号生成回路５３は、期間ＴＡにおいて、駆動電流Ｉｄｒが増加した後に減少するようなＰＷＭ信号Ｓ２を出力する。なお、ＰＷＭ信号生成回路５３は、期間ＴＡが経過すると、例えばデューティ比０％のＰＷＭ信号Ｓ２を出力する。
【００３１】
＜ＦＧカウンタ５１の詳細＞
ＦＧカウンタ５１は、例えば、図４に示すように、エッジ検出回路１００、遅延回路１０１、アップカウンタ１０２、及びレジスタ１０３を含んで構成される。
【００３２】
エッジ検出回路１００は、ＦＧ信号の立ち上がりエッジ、及び立下りエッジを検出し、エッジパルスＶｅ１を出力する。
【００３３】
遅延回路１０１は、所定時間だけエッジパルスＶｅ１を遅延させ、エッジパルスＶｅ２として出力する。なお、遅延回路７１における遅延時間は、クロック信号ＣＬＫ２の周期より十分短くなるよう設計されている。
【００３４】
アップカウンタ１０２は、クロック信号ＣＬＫ２に基づいてアップカウントし、エッジパルスＶｅ１が入力されると、カウント値をレジスタ１０３に格納する。また、アップカウンタ１０２のカウント値は、エッジパルスＶｅ２が入力されるとリセットされる。
【００３５】
このため、例えば、図５に示すように、エッジパルスＶｅ１が出力される毎に、ＦＧ信号のＨレベルの期間を示すカウント値、または、ＦＧ信号のＬレベルの期間を示すカウント値がレジスタ１０３に格納される。なお、ここでは、アップカウンタ１０２のカウント値をカウント値ｆｇ＿ｃｎｔとし、レジスタ１０３に格納されるカウント値をカウント値ｆｇ＿ｒｅｇとする。また、カウント値ｆｇ＿ｒｅｇは、アップカウンタ１０２がカウント値を格納する度に更新される。
【００３６】
＜モード信号出力回路５２の詳細＞
モード信号出力回路５２は、例えば、図６に示すように、期間ＴＡを３つの期間Ｔ１〜Ｔ３に分割し、夫々の期間を示すモード信号ＭＯＤＥ１〜ＭＯＤＥ３を出力する。
【００３７】
モード信号出力回路５２は、図７に示すように、開始値算出回路１１０、レジスタ１１１、及びモード信号生成回路１１２を含んで構成される。
【００３８】
開始値算出回路１１０は、期間ＴＡを示すカウント値ｆｇ＿ｒｅｇから、期間Ｔ２、期間Ｔ３の夫々が開始される際のカウント値を算出する。具体的には、例えば、期間Ｔ１、期間Ｔ２、期間Ｔ３の比率が１：１：２となるように期間ＴＡを分割する場合、期間Ｔ２の開始を示すカウント値ＣＮＴ１は、（１／４）×ｆｇ＿ｒｅｇとなり、期間Ｔ３の開始を示すカウント値ＣＮＴ２は、（１／２）×ｆｇ＿ｒｅｇとなる。したがって、開始値算出回路１１０は、例えば、カウント値ｆｇ＿ｒｅｇを１ビット右シフトしてカウント値ＣＮＴ２を算出し、カウント値ｆｇ＿ｒｅｇを２ビット右シフトしてカウント値ＣＮＴ１を算出する。
【００３９】
また、開始値算出回路１１０は、モード信号ＭＯＤＥ１が出力されている際、つまり期間Ｔ１の間には、期間Ｔ２の開始を示すカウント値ＣＮＴ１をレジスタ１１１に格納する。さらに、開始値算出回路１１０は、モード信号ＭＯＤＥ２が出力されている際には、カウント値ＣＮＴ２をレジスタ１１１に格納し、モード信号ＭＯＤＥ３が出力されている際には、カウント値ｆｇ＿ｒｅｇをレジスタ１１１に格納する。なお、レジスタ１１１のカウント値ｍｏｄｅ＿ｒｅｇは、カウント値が格納される度に更新される。
【００４０】
モード信号生成回路１１２は、ＦＧ信号のカウント値ｆｇ＿ｃｎｔと、カウント値ｍｏｄｅ＿ｒｅｇとを比較し、比較結果に応じたモード信号を出力する。また、モード信号生成回路１１２は、エッジ信号Ｖｅ１が入力されると、つまり、カウント値ｆｇ＿ｃｎｔがゼロとなると、モード信号ＭＯＤＥ１を生成する。そして、カウント値ｆｇ＿ｃｎｔがインクリメントされて、カウント値ＣＮＴ１となると、モード信号生成回路１１２は、モード信号ＭＯＤＥ２を生成する。さらに、カウント値ｆｇ＿ｃｎｔがインクリメントされて、カウント値ＣＮＴ２となると、モード信号生成回路１１２は、モード信号ＭＯＤＥ３を生成する。
【００４１】
図８は、モード信号出力回路５２の動作を説明するための図である。なお、ここでは、カウント値ｆｇ＿ｒｅｇを例えば“１６”として説明する。このため、期間Ｔ２が開始する際のカウント値ＣＮＴ１は、“４”（（１／４）×ｆｇ＿ｒｅｇ）となり、期間Ｔ３が開始する際のカウント値ＣＮＴ２は、“８” （（１／２）×ｆｇ＿ｒｅｇ）となる。
【００４２】
まず、エッジパルスＶｅ１が出力されると、モード信号ＭＯＤＥ１が生成され、カウント値ｍｏｄｅ＿ｒｅｇとして“４”が設定される。したがって、カウント値ｆｇ＿ｃｎｔが“４”となるまでは、期間Ｔ１を示すモード信号ＭＯＤＥ１が出力される。
【００４３】
つぎに、カウント値ｆｇ＿ｃｎｔが“４”となると、モード信号はＭＯＤＥ２に変化するとともに、カウント値ｍｏｄｅ＿ｒｅｇは“８”に変更される。したがって、カウント値ｆｇ＿ｃｎｔが“８”となるまでは、期間Ｔ２を示すモード信号ＭＯＤＥ２が生成される。
【００４４】
そして、カウント値ｆｇ＿ｃｎｔが“８” となると、期間Ｔ３を示すモード信号ＭＯＤＥ３が生成される。このように、モード信号出力回路５２は、期間ＴＡを３つの期間Ｔ１〜Ｔ３に分割し、夫々の期間に応じたモード信号ＭＯＤＥ１〜ＭＯＤＥ３を出力する。
【００４５】
＜ＰＷＭ信号生成回路５３の詳細＞
ＰＷＭ信号生成回路５３は、期間検出回路６０、パルス数計算回路６１、演算回路６２、及び信号生成回路６３を含んで構成される。
【００４６】
期間検出回路６０は、入力されるＰＷＭ信号Ｓ１の周期と、ＰＷＭ信号Ｓ１の１周期におけるＨレベルの期間とを検出する。なお、期間検出回路６０は、例えば、ＦＧカウンタ５１と同様に、クロック信号ＣＬＫ１に同期してカウント値を変化させるカウンタ（不図示）を用いて、ＰＷＭ信号Ｓ１の周期等を検出する。また、期間検出回路６０は、検出したＰＷＭ信号Ｓ１の周期をカウント値ｗｃｎｔとして出力し、検出したＰＷＭ信号Ｓ１の１周期におけるＨレベルの期間をカウント値ｈｃｎｔとして出力する。
【００４７】
パルス数計算回路６１は、期間Ｔ１，Ｔ３の夫々において、ＰＷＭ信号生成回路５３が出力できるＰＷＭ信号Ｓ２のパルス数を計算する。本実施形態のＰＷＭ信号Ｓ２は、期間ＴＡをカウントする際のクロック信号ＣＬＫ２に同期して生成される。このため、パルス数計算回路６１は、期間Ｔ１に出力できるＰＷＭ信号Ｓ２のパルス数ｃｓｌｐ＿ｒｅｇ０を、期間ＴＡの全体のパルス数を示すカウント値ｆｇ＿ｒｅｇに、期間Ｔ１の比率を乗算して算出する。また、パルス数計算回路６１は、期間Ｔ３に出力できるＰＷＭ信号Ｓ２のパルス数ｃｓｌｐ＿ｒｅｇ２を、カウント値ｆｇ＿ｒｅｇに期間Ｔ３の比率を乗算して算出する。なお、このパルス数ｃｓｌｐ＿ｒｅｇ０は、ＦＧカウンタ５１における期間Ｔ１におけるカウント値ｆｇ＿ｃｎｔの変化量と等しくなり、パルス数ｃｓｌｐ＿ｒｅｇ３は、期間Ｔ３におけるカウント値ｆｇ＿ｃｎｔの変化量と等しくなる。
【００４８】
演算回路６２は、期間Ｔ１〜Ｔ３の夫々におけるＰＷＭ信号Ｓ２のデューティ比Ｄ１〜Ｄ３を、クロック信号ＣＬＫ２に同期して計算する。
【００４９】
具体的には、演算回路６２は、期間Ｔ１におけるデューティ比Ｄ１を、カウント値ｆｇ＿ｃｎｔが変化する毎に下記の式（１）に基づいて計算する。  
Ｄ１＝（ｄｕｔｙ／ｃｓｌｐ＿ｒｅｇ０）×ｆｇ＿ｃｎｔ・・・（１）
なお、ここで、ｄｕｔｙ＝ｈｃｎｔ／ｗｃｎｔである。式（１）から明らかなように、期間Ｔ１が開始し、カウント値ｆｇ＿ｃｎｔがインクリメントされるとデューティＤ１は増加する。また、式（１）において、“ｃｓｌｐ＿ｒｅｇ０”は、期間Ｔ１が終了するまでのカウント値ｆｇ＿ｃｎｔの変化量である。したがって、期間Ｔ１が終了すると、デューティ比Ｄ１は、Ｄ１＝ｄｕｔｙとなる。
【００５０】
また、演算回路６２は、期間Ｔ２におけるデューティ比Ｄ２を、式（２）に基づいて算出する。  
Ｄ２＝ｄｕｔｙ・・・（２）
さらに、演算回路６２は、期間Ｔ３におけるデューティ比Ｄ３を、カウント値ｆｇ＿ｃｎｔが変化する毎に式（３）に基づいて算出する。  
Ｄ３＝ｄｕｔｙ−（ｄｕｔｙ／ｃｓｌｐ＿ｒｅｇ２）×（ｆｇ＿ｃｎｔ−ＣＮＴ２）
・・・（３）
【００５１】
なお、カウント値ＣＮＴ２は、期間Ｔ３が開始される際のカウント値ｆｇ＿ｃｎｔの値であり、例えば（１／２）×ｆｇ＿ｒｅｇである。このため、カウント値ｆｇ＿ｃｎｔがインクリメントされると、デューティ比Ｄ３は低下する。さらに、式（３）において、“ｃｓｌｐ＿ｒｅｇ２”は、期間Ｔ３が終了するまでのカウント値ｆｇ＿ｃｎｔの変化量である。したがって、カウント値ｆｇ＿ｃｎｔがｆｇ＿ｒｅｇとなると、デューティ比Ｄ３は、Ｄ３＝０となる。
【００５２】
ところで、期間Ｔ３は、過去にＦＧカウンタ５１に入力されたＦＧ信号に基づいて算出された期間であり、カウント値ｆｇ＿ｃｎｔは、現在ＦＧカウンタ５１に入力されているＦＧ信号のカウント値である。このため、例えば、期間Ｔ３が終了しても、モード信号ＭＯＤＥ３が出力され続け、カウント値ｆｇ＿ｃｎｔはインクリメントされ続けることがある。このような場合、カウント値ｆｇ＿ｃｎｔはインクリメントされ続けるため、デューティＤ３は、負の値になってしまう。そこで、演算回路６２は、例えば、デューティＤ３の計算結果が負の値となると、デューティ比Ｄ３として“０”を出力する。  
つまり、式（３）の値が負となると、
Ｄ３＝０・・・（４）
となる。
【００５３】
なお、演算回路６２は、式（１）、（３）の計算を実行する際には、計算精度を向上させるために、デューティ比を示す値（ｈｃｎｔ／ｗｃｎｔ）と、カウント値ｆｇ＿ｃｎｔとの積を除算処理の前に行っている。
【００５４】
信号生成回路６３は、演算回路６２で得られたデューティ比Ｄ１〜Ｄ３のＰＷＭ信号Ｓ２を、クロック信号ＣＬＫ２に同期して生成する。
【００５５】
ここで、図９を参照しつつ、信号生成回路６３で生成されるＰＷＭ信号Ｓ２の波形の一例について説明する。
【００５６】
図９は、現在ＦＧカウンタ５１に入力されているＦＧ信号がＨレベルとなる期間と、過去に検出された期間ＴＡとが等しい場合の一例である。なお、ここでは、図８の場合と同様に、期間ＴＡを示すカウント値ｆｇ＿ｒｅｇを例えば“１６”とし、期間Ｔ２が開始する際のカウント値ＣＮＴ１を“４”（（１／４）×ｆｇ＿ｒｅｇ）とし、期間Ｔ３が開始する際のカウント値ＣＮＴ２を“８” （（１／２）×ｆｇ＿ｒｅｇ）とする。このため、“ｃｓｌｐ＿ｒｅｇ０”は“４”となり、“ｃｓｌｐ＿ｒｅｇ２”は“８”となる。さらに、ｄｕｔｙ＝ｈｃｎｔ／ｗｃｎｔ＝４０％であることとする。
【００５７】
期間Ｔ１におけるデューティ比Ｄ１は、前述の式（１）の各変数に値を代入することにより、式（５）に示すようになる。  
Ｄ１＝（４０／４）×ｆｇ＿ｃｎｔ・・・（５）
したがって、まず、カウント値ｆｇ＿ｃｎｔが“０”〜“４”となるまで、デューティ比Ｄ１は段階的に増加する。また、カウント値ｆｇ＿ｃｎｔがインクリメントして“４”となると、期間Ｔ２が開始される。期間Ｔ２におけるデューティ比Ｄ２は、式（２）から明らかなように一定（４０％）である。
【００５８】
そして、カウント値ｆｇ＿ｃｎｔがインクリメントして“８”となると、期間Ｔ３が開始される。期間Ｔ３におけるデューティ比Ｄ３は、式（３）の各変数に値を代入することにより、式（６）に示すようになる。  
Ｄ３＝４０−（４０／８）×（ｆｇ＿ｃｎｔ−８）・・・（６）
したがって、カウント値ｆｇ＿ｃｎｔが“９”〜“１６”となるまで、デューティ比Ｄ３は段階的に減少する。このように、ＰＷＭ信号Ｓ２のデューティ比は徐々に増加して一定となり、その後、徐々に減少する。
【００５９】
なお、図９では、現在ＦＧカウンタ５１に入力されているＦＧ信号がＨレベルとなる期間と、過去に検出された期間ＴＡとが等しい場合を説明したが、他の場合も同様である。例えば、現在のＦＧ信号がＨレベル、又はＬレベルとなる期間が、過去に検出された期間ＴＡより短い場合、ＦＧ信号の論理レベルが変化したタイミングでデューティ比はＤ１となる。一方、現在のＦＧ信号がＨレベル、又はＬレベルとなる期間が、過去に検出された期間ＴＡより長い場合、デューティ比が低下して０％となると、次にＦＧ信号の論理レベルが変化するまで０％が維持される。
【００６０】
＜Ｈブリッジ制御回路５４の詳細＞
図２に示すＨブリッジ制御回路４７は、信号ｓｔｓｐ１〜ｓｔｓｐ３、ＦＧ信号、ＰＷＭ信号Ｓ２，Ｓ３に基づいて、駆動信号Ｖｄｒ１〜Ｖｄｒ４を生成し、Ｈブリッジ回路２２を制御する。
【００６１】
Ｈブリッジ制御回路４７は、ＦＧ信号がＨレベルの場合、駆動電流Ｉｄｒが端子ＯＵＴ１から端子ＯＵＴ２へと流れるようにＨブリッジ回路２５を制御する。具体的には、Ｈブリッジ制御回路４７は、信号ｓｔｓｐ１が入力されている間は、ＮＭＯＳトランジスタ３３をオンし、ＰＭＯＳトランジスタ３１、及びＮＭＯＳトランジスタ３２をオフするとともに、ＰＭＯＳトランジスタ３０をＰＷＭ信号Ｓ３に基づいてスイッチングする。つまり、ＦＧ信号がＨレベルで信号ｓｔｓｐ１が入力されている間は、ＰＭＯＳトランジスタ３０、及びＮＭＯＳトランジスタ３３がオンし続けるフルオン状態となる。また、Ｈブリッジ制御回路４７は、信号ｓｔｓｐ２，３が入力されている間は、ＮＭＯＳトランジスタ３３をオンし、ＰＭＯＳトランジスタ３１、及びＮＭＯＳトランジスタ３２をオフするとともに、ＰＭＯＳトランジスタ３０をＰＷＭ信号Ｓ２に基づいてスイッチングする。
【００６２】
一方、Ｈブリッジ制御回路４７は、ＦＧ信号がＬレベルの場合、駆動電流Ｉｄｒが端子ＯＵＴ２から端子ＯＵＴ１へと流れるようにＨブリッジ回路２５を制御する。具体的には、Ｈブリッジ制御回路４７は、信号ｓｔｓｐ１が入力されている間は、ＮＭＯＳトランジスタ３２をオンし、ＰＭＯＳトランジスタ３０、及びＮＭＯＳトランジスタ３３をオフするとともに、ＰＭＯＳトランジスタ３１をＰＷＭ信号Ｓ３に基づいてスイッチングする。つまり、ＦＧ信号がＬレベルで信号ｓｔｓｐ１が入力されている間は、ＰＭＯＳトランジスタ３１、及びＮＭＯＳトランジスタ３２がオンし続けるフルオン状態となる。また、Ｈブリッジ制御回路４７は、信号ｓｔｓｐ２，３が入力されている間は、ＮＭＯＳトランジスタ３２をオンし、ＰＭＯＳトランジスタ３０、及びＮＭＯＳトランジスタ３３をオフするとともに、ＰＭＯＳトランジスタ３１をＰＷＭ信号Ｓ２に基づいてスイッチングする。
【００６３】
＜＜モータ駆動ＩＣ１０の動作の一例＞＞
図１０は、モータ駆動ＩＣ１０が起動する際のモータ駆動ＩＣ１０における主要な波形を示す図である。なお、ここでは、時刻ｔ０にモータ駆動ＩＣ１０が起動されると、起動回路（不図示）がモータ１１の回転を開始する。また、ＰＷＭ信号ＩＮのデューティ比は５０％であることとする。
【００６４】
時刻ｔ０にモータ駆動ＩＣ１０が起動された後にモータ１１の回転が開始されると、信号ｓｔｓｐ１が生成されるため、デューティ比が１００％のＰＷＭ信号Ｓ３が生成される。そして、モータ１１の回転が開始され、時刻ｔ１にＦＧ信号がＨレベルに変化すると、Ｈブリッジ回路２２は、デューティ比が１００％のＰＷＭ信号Ｓ３で駆動される。このため、駆動電流Ｉｄｒは、図１１に示すように急激に増加する。なお、ここでは、端子ＯＵＴ１から端子ＯＵＴ２へと流れる電流を正の電流としている。その後、時刻ｔ１０となりＦＧ信号の論理レベルがＬレベルに変化すると、駆動電流Ｉｄｒは急激に減少して負の方向に流れる。なお、時刻ｔ１１以降も、時刻ｔ１〜時刻ｔ１０までの際の動作が繰り返される。このように、信号ｓｔｓｐ１が生成されている間、つまり、モータ１１の回転が開始される際の期間Ｔｘにおいては、大きな駆動電流Ｉｄｒの向きがＦＧ信号に応じて変化することになる。
【００６５】
そして、時刻ｔ２に信号ｓｔｓｐ２が生成されると、Ｈブリッジ回路２２は、デューティ比が０％から９９％まで上昇した後に低下するＰＷＭ信号Ｓ２に基づいて駆動される。この結果、図１２の時刻ｔ２〜時刻ｔ２０に示すように、ＰＷＭ信号Ｓ２のデューティ比が段階的に高くなると、駆動電流Ｉｄｒは徐々に増加し、ＰＷＭ信号Ｓ２のデューティ比が一定となると、駆動信号Ｉｄｒの変化も抑制される。そして、ＰＷＭ信号Ｓ２のデューティ比が段階的に低くなると、駆動電流Ｉｄｒは徐々に減少する。したがって、ＰＷＭ信号Ｓ２のデューティ比に応じて緩やかに変化する駆動電流Ｉｄｒが流れることになる。
【００６６】
また、時刻ｔ２０〜時刻ｔ２１においては、ＦＧ信号がＬレベルとなるため、時刻ｔ２〜時刻ｔ２０の間に流れる電流と同様の駆動電流Ｉｄｒが負の方向に流れる。
【００６７】
このように、信号ｓｔｓｐ２が生成されている間（期間Ｔｙ）には、相切り替えのタイミングで駆動電流Ｉｄｒの値が抑制され、その後駆動電流Ｉｄｒの値が増加される。したがって、本実施形態では、モータ１１に流れる駆動電流Ｉｄｒが急激に変化することを抑制しつつ、静かにモータ１１を回転させることができる。
【００６８】
また、時刻ｔ３に信号ｓｔｓｐ３が生成されると、ＰＷＭ信号Ｓ２のデューティ比は、０％から入力されるＰＷＭ信号ＩＮのデューティ比である５０％まで上昇した後に低下する。この結果、モータ１１は、入力されるＰＷＭ信号ＩＮのデューティ比に応じた回転速度で回転することになる。なお、時刻ｔ３以降の駆動電流Ｉｄｒの波形は、図１２に示す波形と同様に変化する。ただし、時刻ｔ３以降は、ＰＷＭ信号Ｓ２のデューティ比は、０％から５０％までしか上昇しないため、駆動電流Ｉｄｒの電流値は、時刻ｔ２〜ｔ３までの電流値より小さくなる。
【００６９】
なお、ここでは、時刻ｔ２〜時刻ｔ３までの間と、時刻ｔ３以降において、期間Ｔ１〜Ｔ３の比率を一定としたが、これに限られない。例えば、図１３に示すように、期間Ｔｙにおいては、期間Ｔ１〜Ｔ３のうち、期間Ｔ２の占める割合を増加させても良い。具体的には、信号ｓｔｓｐ２が出力されている間は、モード信号生成回路５２は、期間ＴＡにおいて期間Ｔ２の占める割合が大きし、信号ｓｔｓｐ２が出力されると、モード信号生成回路５２は、期間ＴＡにおいて期間Ｔ２の占める割合を小さくしても良い。このように期間Ｔｙにおける期間Ｔ２の割合を大きくすると、より滑らかにモータ１１を回転させることができる。なお、図１３を実現させるためには、例えば、信号ｓｔｓｐ２，ｓｔｓｐ３に基づいて、モード信号出力回路５２の開始値算出回路１１０に、異なる値の開始値を算出させればよい。
【００７０】
＝＝デューティ比変化回路４６ｂ（第２の実施形態）について＝＝
図１４は、デューティ比変化回路４６の第２の実施形態の構成を示す図である。なお、図３と図１４とで同一の符号の付されたブロックは同じである。
【００７１】
図１４のデューティ比変化回路４６ｂでは、ＰＷＭ信号生成回路５３の代わりに、ＰＷＭ信号生成回路２００が用いられている。
【００７２】
ＰＷＭ信号生成回路２００は、入力されるＰＷＭ信号Ｓ１と同期したＰＷＭ信号Ｓ４を生成する回路であり、期間検出回路６０、パルス数カウンタ３００、演算回路３１０、及び信号生成回路３２０を含んで構成される。なお、期間検出回路６０は、図３に示したブロックと同様であるため説明は省略する。
【００７３】
パルス数カウンタ３００は、期間Ｔ１，Ｔ３の夫々に入力されるＰＷＭ信号Ｓ１のパルス数をカウントする。そして、パルス数カウンタ３００は、期間Ｔ１にカウントされるＰＷＭ信号Ｓ１のパルス数を、“ａｓｌｐ＿ｒｅｇ０”とし、期間Ｔ３にカウントされるＰＷＭ信号Ｓ１のパルス数を、“ａｓｌｐ＿ｒｅｇ２”として演算回路３１０に出力する。なお、“ａｓｌｐ＿ｒｅｇ０”は、期間Ｔ１におけるパルス数カウンタ３００のカウント値ｓｌｐ＿ｃｎｔの変化量であり、“ａｓｌｐ＿ｒｅｇ２” は、期間Ｔ３におけるパルス数カウンタ３００のカウント値ｓｌｐ＿ｃｎｔの変化量である。
【００７４】
また、パルス数カウンタ３００は、例えば、エッジパルスＶｅ１が入力されるとリセットされ、ＭＯＤＥ信号３が入力されるとカウント値ｓｌｐ＿ｃｎｔとして“１”が設定される。
【００７５】
演算回路３１０は、期間Ｔ１〜Ｔ３の夫々におけるＰＷＭ信号Ｓ４の１周期におけるＨレベルの期間Ｈ１〜Ｈ３を、ＰＷＭ信号Ｓ１に同期して計算する。
【００７６】
具体的には、演算回路３１０は、期間Ｔ１におけるＨレベルの期間Ｈ１を、カウント値ｓｌｐ＿ｃｎｔが変化する毎に下記の式（７）に基づいて計算する。  
Ｈ１＝（ｈｃｎｔ／ａｓｌｐ＿ｒｅｇ０）×ｓｌｐ＿ｃｎｔ・・・（７）
式（７）から明らかなように、期間Ｔ１が開始し、カウント値ｓｌｐ＿ｃｎｔがインクリメントされるとＨレベルの期間Ｈ１は増加する。また、式（７）において、“ａｓｌｐ＿ｒｅｇ０”は、期間Ｔ１が終了するまでのカウント値ｓｌｐ＿ｃｎｔの変化量である。したがって、期間Ｔ１が終了すると、Ｈレベルの期間Ｈ１は、Ｈ１＝ｈｃｎｔとなる。
【００７７】
また、演算回路３１０は、期間Ｔ２におけるＨレベルの期間Ｈ２を、式（８）に基づいて算出する。  
Ｈ２＝ｈｃｎｔ・・・（８）
さらに、演算回路３１０は、期間Ｔ３におけるＨレベルの期間Ｈ３を、カウント値ｓｌｐ＿ｃｎｔが変化する毎に式（９）に基づいて算出する。  
Ｈ３＝ｈｃｎｔ−（ｈｃｎｔ／ａｓｌｐ＿ｒｅｇ２）×（ｓｌｐ＿ｃｎｔ）
・・・（９）
このため、カウント値ｓｌｐ＿ｃｎｔがインクリメントされると、Ｈレベルの期間Ｈ３は低下する。さらに、式（９）において、“ａｓｌｐ＿ｒｅｇ２”は、期間Ｔ３が終了するまでのカウント値ｓｌｐ＿ｃｎｔの変化量である。したがって、カウント値ｓｌｐ＿ｃｎｔが、期間Ｔ３が終了する際のａｓｌｐ＿ｒｅｇ２となると、Ｈレベルの期間Ｈ３は、Ｈ３＝０となる。
【００７８】
ただし、図３の回路と同様に、モード信号ＭＯＤＥ３が出力され続け、カウント値ｓｌｐ＿ｃｎｔはインクリメントされ続けることがある。このような場合、カウント値ｓｌｐ＿ｃｎｔはインクリメントされ続けるため、Ｈレベルの期間Ｈ３は、負の値になってしまう。そこで、演算回路６２は、例えば、Ｈレベルの期間Ｈ３の計算結果が負の値となると、Ｈレベルの期間Ｈ３として“０”を出力する。  
つまり、式（９）の値が負となると、
Ｈ３＝０・・・（１０）
となる。
【００７９】
なお、演算回路３１０は、式（７）、（９）の計算を実行する際には、計算精度を向上させるために、Ｈレベルの期間を示す値ｈｃｎｔと、カウント値ｓｌｐ＿ｃｎｔとの積を除算処理の前に行っている。
【００８０】
信号生成回路３２０は、期間Ｔ１〜Ｔ３の夫々で計算されたＨレベルの期間Ｈ１〜Ｈ３のＰＷＭ信号Ｓ４を、ＰＷＭ信号Ｓ１に同期して生成する。
【００８１】
ここで、図１５を参照しつつ、信号生成回路３２０で生成されるＰＷＭ信号Ｓ４の波形の一例について説明する。なお、ここでは、期間Ｔ１におけるＰＷＭ信号Ｓ１のパルス数 “ａｓｌｐ＿ｒｅｇ０”を“４”とし、期間Ｔ３におけるＰＷＭ信号Ｓ１のパルス数“ａｓｌｐ＿ｒｅｇ２”を“８”とする。また、ＰＷＭ信号Ｓ１のＨレベルの期間を示すカウント値“ｈｃｎｔ”は、“８０”であり、１周期の期間を示すカウント値“ｗｃｎｔ”は、“１６０”であることとする。つまり、ＰＷＭ信号Ｓ１のデューティ比は５０％である。
【００８２】
さらに、ここでは、実際にＦＧ信号がＨレベルとなる期間は、期間ＴＡと同じであることとする。
【００８３】
まず、期間Ｔ１におけるＨレベルの期間Ｈ１は、前述の式（７）の各変数に値を代入することにより、式（１１）に示すようになる。  
Ｈ１＝（８０／４）×ｓｌｐ＿ｃｎｔ・・・（１１）
したがって、まず、カウント値ｓｌｐ＿ｃｎｔが“０”〜“４”となるまで、Ｈレベルの期間Ｈ１は段階的に増加する。また、期間Ｔ２におけるＨレベルの期間Ｈ２は、式（９）から明らかなように一定“８０”である。
【００８４】
そして、期間Ｔ３が開始されると、期間Ｔ３におけるＨレベルの期間Ｈ３は、式（９）の各変数に値を代入することにより、式（１２）に示すようになる。  
Ｈ３＝８０−（（８０／８）×ｓｌｐ＿ｃｎｔ）・・・（１２）
このため、カウント値ｓｌｐ＿ｃｎｔが“１”〜“８”となるまで、Ｈレベルの期間Ｈ３は段階的に減少する。また、ＰＷＭ信号Ｓ３及びＰＷＭ信号Ｓ１の周期は等しいため、Ｈレベルの期間Ｈ１〜Ｈ３が変化すると、ＰＷＭ信号Ｓ３のデューティ比も、同様に変化する。この結果、ＰＷＭ信号Ｓ３のデューティ比は徐々に増加して一定（５０％）となり、その後、徐々に減少する。
【００８５】
このように、図１４に示すデューティ比変化回路４６ｂを用いた場合も、図３に示すデューティ比変化回路４６ａを用いた場合と同様に駆動電流Ｉｄｒが変化する。このため、デューティ比変化回路４６ｂを用いた場合も、図１０と同様の波形を得ることができる。
【００８６】
以上、本実施形態のモータ駆動ＩＣ１０について説明した。例えば図１０、及び図１２に示すように、モータ１１が起動される際の期間Ｔｙにおいては、相切り替えの際に流れる駆動電流Ｉｄｒは小さい。したがって、モータ１１に流れる駆動電流Ｉｄｒが急激に変化することを抑制しつつ、静かにモータ１１を回転させることができる。さらに、本実施形態では、相切り替えの際に駆動電流Ｉｄｒが小さいため、トルクの効率を向上させることができる。
【００８７】
また、期間Ｔｘ、期間Ｔｙを、例えば所定の期間（例えば、Ｔｘ，Ｔｙ＝１０ｍｓ）としても良いが、このような場合、モータ１１の種類等によっては、十分に回転数が上昇せず、滑らかに回転を開始させることができないことがある。本実施形態では、期間Ｔｘ，ＴｙをＦＧ信号に基づいて定めている。このため、本実施形態では、モータ１１の回転速度を所望の回転速度まで滑らかに変化させることができる。
【００８８】
また、デューティ比変化回路４６ａは、ＦＧ信号の論理レベルが変化すると、デューティ比が０％となるＰＷＭ信号Ｓ２を生成する。このため、相切り替えのタイミングで、駆動電流Ｉｄｒを０とすることがでるため、モータ１１に流れる駆動電流Ｉｄｒが急激に変化することを確実に抑制できる。
【００８９】
また、期間Ｔｘにおいては、Ｈブリッジ回路２２は、デューティ比が１００％のＰＷＭ信号Ｓ３に基づいて駆動される。このため、本実施形態では、確実にモータ１１を停止している状態から、回転している状態へと変化させることができる。
【００９０】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００９１】
なお、モータ１１はファンモータであることとしたが、例えば振動モータであってもよい。仮にモータ１１が振動モータであっても、相切り替えの際の駆動電流Ｉｄｒの変化を抑制できるため、騒音を小さくすることができる。
【００９２】
例えば期間Ｔｘには、Ｈブリッジ回路２２が、デューティ比が１００％のＰＷＭ信号Ｓ３に基づいて駆動されることとしたが、これに限られるものでは無い。期間Ｔｘにおいては、モータ１１の回転が開始可能なデューティ比（例えば、５０％）でＨブリッジ回路２２が駆動されれば良い。
【００９３】
また、期間Ｔｙにおいては、ＰＷＭ信号Ｓ２のデューティ比を９９％まで上昇させたが、これに限られるものでは無い。例えば、期間Ｔｙにおいて、ＰＷＭ信号Ｓ２のデューティ比を例えば５０％まで上昇させることとしても良い。ただし、この場合には、デューティ比が５０％のＰＷＭ信号を生成する回路（不図示）を別途駆動信号出力回路２１に設ける必要がある。さらに、この場合には、セレクタ４５に、例えば信号ｓｔｓｐ２が入力された際に、デューティ比が５０％のＰＷＭ信号をＰＷＭ信号Ｓ１として出力させる必要がある。このような場合であっても、本実施形態と同様の効果を得ることができる。
【符号の説明】
【００９４】
１０  モータ駆動ＩＣ
１１  モータ
１２  ホール素子
２０  コンパレータ
２１  駆動信号出力回路
２２  Ｈブリッジ回路
３０，３１  ＰＭＯＳトランジスタ
３２，３３  ＮＭＯＳトランジスタ
４０，１０２  アップカウンタ
４１  制御回路
４２，４４，５３，２００  ＰＷＭ信号生成回路
４３  デューティ比検出回路
４５  セレクタ（ＳＥＬ）
４６  デューティ比変化回路
４７  Ｈブリッジ制御回路
５０  分周回路
５１  ＦＧカウンタ
５２  モード信号出力回路
６０  期間検出回路
６１  パルス数計算回路
６２，３１０  演算回路
６３，３２０  信号生成回路
１００  エッジ検出回路
１０１  遅延回路
１０３，１１１  レジスタ
１１０  開始値算出回路
１１２  モード信号生成回路
３００  パルス数カウンタ
【図１】
2013066266.tif 000003
【図２】
2013066266.tif 000004
【図３】
2013066266.tif 000005
【図４】
2013066266.tif 000006
【図５】
2013066266.tif 000007
【図６】
2013066266.tif 000008
【図７】
2013066266.tif 000009
【図８】
2013066266.tif 000010
【図９】
2013066266.tif 000011
【図１０】
2013066266.tif 000012
【図１１】
2013066266.tif 000013
【図１２】
2013066266.tif 000014
【図１３】
2013066266.tif 000015
【図１４】
2013066266.tif 000016
【図１５】
2013066266.tif 000017