(57)【要約】【課題】トレンチゲート型トランジスタを有する半導体装置の製造において、ゲート電極形成用の溝間の半導体基板に、充分な深さと高い不純物ドーパント濃度を有する不純物拡散領域を形成する。【解決手段】第１方向に延在するとともに、第１側面及び第２側面と底面とを有する２つの溝を、互いに前記第２側面を対向させて半導体基板に形成する工程と、前記２つの溝のうち、他方の溝の前記第２側面側の前記半導体基板に第1不純物ドーパントの斜め上方向からのイオン注入を行うことにより第1不純物拡散領域を形成する工程と、前記一方の溝の前記第２側面側の前記半導体基板に前記第1不純物ドーパントの斜め上方向からのイオン注入を行うことにより前記第１不純物拡散領域に接合する第２不純物拡散領域を形成し、前記第1不純物拡散領域と前記第２不純物拡散領域とを一体化させた第３不純物拡散領域を形成する工程と、を有する。【選択図】図５
2013172034.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数の活性領域を区画形成する工程と、
第１方向に延在するとともに、第１側面及び第２側面と底面とを有する２つの溝を、互いに前記第２側面を対向させて前記半導体基板の活性領域に形成する工程と、
前記２つの溝のうち、前記一方の溝の前記第２側面に向けて斜め上方向から第１不純物ドーパントを注入することにより、前記２つの溝に挟まれている前記半導体基板の前記一方の溝側に、前記第1不純物ドーパントを含む第１不純物拡散領域を形成する工程と、
前記他方の溝の前記第２側面に向けて斜め上方向から第１不純物ドーパントを注入して前記２つの溝に挟まれている前記半導体基板の前記他方の溝側に、前記第1不純物ドーパントを含む第２不純物拡散領域を形成することにより、前記第１不純物拡散領域と前記第２不純物拡散領域を一体化させた第３不純物拡散領域を形成する工程と、
前記２つの溝の底面下方の前記半導体基板に、前記ゲート絶縁膜に当接するとともに、前記第３不純物拡散領域に接合するように、第２不純物ドーパントを含む第４不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３不純物拡散領域の形成工程において、
前記第２不純物拡散領域を前記第１不純物拡散領域に接合させて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記２つの溝の形成工程後、かつ、前記第１不純物拡散領域の形成工程前に、
前記２つの溝のうち、一方の溝を残して他方の溝及び前記半導体基板の上面を覆う第1レジスト層を形成する工程と、
前記第１不純物拡散領域の形成工程後、かつ、前記第３不純物拡散領域の形成工程前に、
前記第１レジスト層を除去する工程と、
前記他方の溝を残して前記一方の溝及び前記半導体基板の上面を覆う第２レジスト層を形成する工程と、
前記第３不純物拡散領域の形成工程後、かつ、前記第４不純物拡散領域の形成工程前に、
前記第２レジスト層を除去する工程と、
を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１レジスト層の形成工程において、
上面が、前記溝の幅と前記第１不純物拡散領域の形成工程における前記第１不純物ドーパントの前記半導体基板への注入角度により決定される高さと同じ位置になるように前記第１レジスト層を形成し、
前記第２レジスト層の形成工程において、
上面が、前記溝の幅と前記第２不純物拡散領域の形成工程における前記第１不純物ドーパントの前記半導体基板への注入角度により決定される高さと同じ位置になるように前記第２レジスト層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記２つの溝の形成工程後、かつ、前記第１不純物拡散領域の形成工程前または前記第１レジスト層の形成工程前に、
前記２つの溝の内壁にゲート絶縁膜を形成する工程を有することを特徴とする請求項１〜請求項４のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項６】
前記第４不純物拡散領域の形成工程後に、
前記２つの溝の前記ゲート絶縁膜で囲まれた空間下部にゲート電極を形成する工程を有することを特徴とする請求項１〜請求項５のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極の形成工程後に、
前記２つの溝の前記ゲート絶縁膜で囲まれた空間の前記ゲート電極上に埋め込み絶縁膜を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極の形成工程後に、
前記２つの溝の前記第1側面側かつ前記ゲート電極より上方の前記半導体基板に、第３不純物ドーパントを含む第５不純物拡散領域を形成する工程と、
を有することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極の形成工程後、もしくは、前記第５不純物拡散領域の形成工程後に、
前記第３不純物拡散領域の上面に接続されるとともに、前記第1方向に交差する第２方向に延在するビット線を形成する工程を有することを特徴とする請求項６〜請求項８のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項１０】
前記ビット線の形成工程後に、
前記２つの溝の前記第１側面側の前記半導体基板または前記第５不純物拡散領域の上面と接触するようにコンタクトプラグを形成する工程と、
前記コンタクトプラグに接続するようにキャパシタを形成する工程と、
を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記活性領域の区画形成工程において、
前記半導体基板に素子分離領域を形成することにより、前記第１方向と、前記第１方向と前記第２方向のそれぞれに対して一定の角度をなす第３方向とにそれぞれ周期的に配置された活性領域を区画形成することを特徴とする請求項１〜請求項１０のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項１２】
前記活性領域の区画形成工程において、
前記活性領域が前記第１方向においてのみ整列せずに、ずれて配置されるように前記半導体基板に前記素子分離領域を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板としてｐ型シリコン基板を用い、
前記第１〜第３不純物ドーパントとしてヒ素またはリンのいずれかを用いることを特徴とする請求項１〜請求項１２のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜としてシリコン酸化膜を用いることを特徴とする請求項５〜請求項１３のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極として窒化チタン単層膜または、窒化チタン膜とタングステン膜とを順次積層した積層膜のいずれかを用いることを特徴とする請求項６〜請求項１４のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項１６】
前記埋め込み絶縁膜としてシリコン窒化膜を用いることを特徴とする請求項７〜請求項１５のうちのいずれかの請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置の微細化が進められている。ＤＲＡＭに用いるトランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、閾値電圧が低下するという問題が発生する。また、トランジスタの閾値電圧の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。そのため、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するための構造として、特許文献１，２には、半導体基板の表面側に形成した溝にゲート電極を埋め込んだトレンチゲート型トランジスタが開示されている。トレンチゲート型トランジスタを用いることにより、ＤＲＡＭに用いるトランジスタのゲート長を物理的かつ十分に長く確保することが可能となる。また、最小加工寸法が６０ｎｍ以下の微細なメモリセルを有したＤＲＡＭが実現可能となる。
【０００４】
ところが、ＤＲＡＭのメモリセルをさらに微細化すると、メモリセルに形成されるトレンチゲート型トランジスタのディスターブ不良が顕在化する。
以下、図２３及び図２４を用いて、ＤＲＡＭにおけるトランジスタのディスターブ不良の現象について説明する。
【０００５】
ＤＲＡＭ２００の半導体基板３０１には、規則的に配列された複数の活性領域３０２が設けられている。図２３に示すように、各活性領域３０２は素子分離領域３０３により区分されている。また、活性領域３０２には、この領域と交差するように、Ｙ方向に延在する複数のワード線ＷＬ１，ＷＬ２が配置されている。２つのワード線ＷＬ１，ＷＬ２は、各々対応する２つのトレンチゲート型トランジスタＴｒ１，Ｔｒ２（以降、単にトランジスタＴｒ１，Ｔｒ２と表記）のゲート電極を構成する。
【０００６】
図２４に示すように、ワード線ＷＬ１，ＷＬ２は、半導体基板３０１の表面側に設けられたゲート電極用溝内に、ゲート絶縁膜３０５を介して埋め込み形成されている。ワード線ＷＬ１，ＷＬ２上には、カバー絶縁膜３０６が形成されている。カバー絶縁膜３０６側方には、トランジスタＴｒ１，Ｔｒ２の共通のソース領域として機能する不純物拡散領域３０８と、各トランジスタのドレイン領域として機能する不純物拡散領域３０７，３１２が配置されている。不純物拡散領域３０８は、ビット線コンタクトプラグ３１１を介してビット線ＢＬに電気的に接続されている。また、不純物拡散領域３０７，３１２のそれぞれに接続されるようにキャパシタコンタクトプラグ３１０が形成され、キャパシタコンタクトプラグ３１０の上面に、キャパシタ３１６，３１７の下部電極３１３，３１４が形成されている。
ゲート電極用溝の底面および対向する２つの側面間の半導体基板３０１には、トランジスタＴｒ１，Ｔｒ２の動作時にチャネルが形成される。
【０００７】
このような構成を有するＤＲＡＭ２００において、下部電極３１３にデータ「０」の情報を蓄積させ（以降、この状態をＬ状態と表記する）、下部電極３１４にデータ「１」の情報を蓄積させた（以降、この状態をＨ状態と表記する）状態を形成する。この状態でＬ側の下部電極３１３に対応するワード線ＷＬ１のオン・オフを繰り返す。
その結果、図２４に示すようにトランジスタＴｒ１のチャネルに誘起された電子（図２４に示すｅ−）が、隣接する不純物拡散領域３１２に到達し、下部電極３１４に蓄積されているＨ情報を破壊してＬ状態に変化させてしまう。すなわち、データ「１」がデータ「０」に変化するモードの不良が発生する。この現象がディスターブ不良である。隣接するメモリセルは、本来個々に独立して情報を保持しなければならないため、このようなディスターブ不良が発生すると、ＤＲＡＭ２００の正常動作が阻害される。
【０００８】
前述のように、ＤＲＡＭ等の半導体装置のメモリセルが縮小され、ワード線の間隔が５０ｎｍより小さくなると、上記で説明したディスターブ不良の問題が、より顕在化する。
このディスターブ不良の発生を回避するために、最近では、２つのゲート電極用溝の底部に設けられた不純物拡散領域と接合し、かつ、２つのゲート電極用溝間で対向する側面に設けられたゲート絶縁膜の全面を覆うように不純物拡散領域を形成するトレンチゲート型トランジスタが用いられている。これらの不純物拡散領域は、トランジスタのソース領域として機能する。また、２つのゲート電極用溝間の対向しない側面の半導体基板上部には、トランジスタのドレイン領域として機能する不純物拡散領域が設けられる。
【０００９】
上記構成によれば、２つの隣接するトランジスタの一方のワード線のオン・オフ動作を繰り返した際に、一方のトランジスタのチャネルに誘起された電子が、ソース領域である不純物拡散領域にトラップされる。これにより、一方のトランジスタのチャネルに誘起された電子が、他方のトランジスタのドレイン領域である不純物拡散領域に到達することを防止できる。したがって、一方のトランジスタのチャネルに誘起された電子が、他方のトランジスタと電気的に接続された下部電極に蓄積されているＨ情報を破壊して、Ｌ状態に変化させることがなく、ディスターブ不良の発生が抑制される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記のようなトレンチゲート型トランジスタを有する半導体装置の製造においては、半導体基板に設けられたゲート電極形成用の２つの溝間の半導体基板内に、上方向から鉛直に不純物ドーパントをイオン注入し、トランジスタのソース領域の一部となる不純物拡散領域３０８をゲート電極形成用の２つの溝の深さよりも深く形成することが、上記のディスターブ不良の発生を防止する上で有効である。それは、ゲート電極形成用の溝の深さよりも深く形成した不純物拡散層３０８が迷走する電子を捕獲するための捕獲領域として機能するからである。しかし、半導体装置の微細化により隣接する二つのゲート電極の距離が近づくと、間に位置する不純物拡散層３０８の幅が狭くなり、不純物拡散層３０８を構成する半導体基板のみに正確にイオン注入することが困難となってきた。すなわち、不純物拡散層３０８を深く形成するために高エネルギーでイオン注入すると、ゲート電極溝に接する不純物拡散層３０８に対向する不純物拡散層３０７、３１２を構成する半導体基板側にも予期せぬ散乱イオンが注入されてしまい、トランジスタ特性を制御できなくなる問題が発生する。また、幅が狭くて、深さが深い領域にイオン注入するために、不純物拡散領域の注入イオン濃度が低くなるとともに、イオン注入の深さの制御が困難になる問題があった。
そのため、狭くて、深い不純物拡散層３０８を高精度に形成することができず、その結果、隣接するメモリセルにおけるディスターブ不良を抑制できず、半導体装置の動作不良を招く問題があった。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、半導体基板に複数の活性領域を区画形成する工程と、第１方向に延在するとともに、第１側面及び第２側面と底面とを有する２つの溝を、互いに第２側面を対向させて活性領域に形成する工程と、２つの溝のうち、一方の溝の第２側面に向けて斜め上方向から第１不純物ドーパントを注入することにより、２つの溝に挟まれている半導体基板の一方の溝側に、第1不純物ドーパントを含む第１不純物拡散領域を形成する工程と、他方の溝の第２側面に向けて斜め上方向から第１不純物ドーパントを注入して２つの溝に挟まれている半導体基板の他方の溝側に、第1不純物ドーパントを含む第２不純物拡散領域を形成することにより、第１不純物拡散領域と第２不純物拡散領域を一体化させた第３不純物拡散領域を形成する工程と、２つの溝の底面下方の半導体基板に、ゲート絶縁膜に当接するとともに、第３不純物拡散領域に接合するように、第２不純物ドーパントを含む第４不純物拡散領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、半導体基板に設けられた２つの溝の第２側面それぞれに斜め上方向から第1の不純物ドーパントが注入される。これにより、２つの溝間の半導体基板内に、不純物ドーパントの濃度が高く、溝の深さに対して充分な深さを有する第３不純物拡散領域を形成することができる。
結果として、隣接するメモリセルにおけるディスターブ不良を確実に抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態における半導体装置の構成を示す平面図である。
【図２】本発明の第１実施形態における半導体装置の要部の構成を示す断面図であって、図１に示すＡ−Ａ´線に沿った断面図である。
【図３】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図４】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図５】本発明の第１実施形態における半導体装置の一製造工程を示す別の図である。
【図６】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図７】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図８】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図９】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１０】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１１】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１２】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１３】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１４】本発明の第１実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１５】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１６】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１７】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１８】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図１９】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図２０】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図２１】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図２２】本発明の第２実施形態における半導体装置の一製造工程を示す図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´線に対応する断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ´線に対応する断面図である。
【図２３】従来の半導体装置の構成を示す平面図である。
【図２４】従来の半導体装置の要部の構成を示す断面図であって、図１０に示すＺ−Ｚ´線に沿った断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した半導体装置の製造方法について、図１〜図９を参照し、詳細に説明する。また、図１〜図９においては、同一の構成要素には同一の符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの比率等は実際のものと同一とは限らない。
【００１６】
（第１実施形態）
本発明を適用した、第１実施形態の半導体装置の一例として、ＤＲＡＭ（半導体装置）１０を挙げて説明する。
先ず、ＤＲＡＭ１０の構成について、図１及び図２を参照しながら説明する。ＤＲＡＭ１０は、図１および図２に示すメモリセルアレイ１１が形成されるセル領域と、セル領域の周囲に配置された図示しない周辺回路領域と、を有する。図１は平面図を、図２は図１におけるＡ−Ａ’断面図を示している。
【００１７】
図１にＤＲＡＭ１０のメモリセルアレイ１１の構成を示す。図１において、Ｙ方向（第１方向）はゲート電極２２の延在方向を示しており、Ｘ方向（第２方向）はビット線３４の延在方向を示している。また、半導体基板１３は素子分離領域１７により複数の活性領域１６に区分されている。活性領域１６はＸ方向に対して一定の角度だけ傾斜したＸ´方向（第３方向）に長幅を有して延在する平行四辺形の形状となっている。しかし、必ずしも平行四辺形である必要はなく、長楕円形状であっても良い。図１では、各々の活性領域１６が、素子分離領域１７を介して等ピッチ間隔でＹ方向及びＸ´方向に繰り返し、規則的に配置されている構成を示しているが、これに限るものではなく、活性領域１６におけるＹ方向の短幅と隣接する素子分離領域１７のＹ方向の幅とが異なっていてもよい。第１実施形態におけるＤＲＡＭ１０の平面レイアウトでは、個々の活性領域１６がＹ方向に整列する配置となっているので、ビット線３４が接続される各々の第３不純物拡散領域３０もＹ方向に延在する一直線上に配置される構成となっている。
【００１８】
また、説明の便宜上、図１ではメモリセルアレイ１１の構成要素のうち、半導体基板１３、素子分離領域１７、活性領域１６、ゲートトレンチ（溝）１８、ゲート電極２２、ビット線３４、キャパシタコンタクトプラグ４２、キャパシタコンタクトパッド４４、キャパシタコンタクトプラグ４２が接続される第５不純物拡散領域３２及びビット線３４が接続される第３不純物拡散領域３０のみを図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。不純物拡散領域３０を構成する活性領域１６は、各々素子分離領域１７に接してＹ方向に対向する第１の端辺３０ａと第２の端辺３０ｂを有すると共に、各々ゲートトレンチ１８に接してＸ方向に対向する第３の端辺３０ｃと第４の端辺３０ｄを有している。
【００１９】
図２に示すように、メモリセルアレイ１１の各活性領域１６には、埋め込みゲート型トランジスタである第１及び第２トランジスタ１９Ｃ，１９Ｄが配置されている。第１及び第２トランジスタ１９Ｃ，１９Ｄは、２つのゲートトレンチ１８Ｃ，１８Ｄと、第３不純物拡散領域３０と、第４不純物拡散領域３１と、第５不純物拡散領域３２と、ゲート絶縁膜２１と、ゲート電極２２と、埋め込み絶縁膜２４と、を有し、第３不純物拡散領域３０を共有して隣接する構成となっている。また、第３不純物拡散領域３０の上面には、ビット線コンタクトプラグ３３が接続され、さらにその上面にＸ方向に延在するビット線３４が接続されている。一方、第５不純物拡散領域３２の上面にはキャパシタコンタクトプラグ４２が接続され、その上面にキャパシタ４８が接続される構成となっている。
【００２０】
半導体基板１３には、ｐ型シリコン基板が用いられている。
２つのゲートトレンチ１８Ｃ，１８Ｄは、Ｙ方向に延在するとともに、それぞれ第１側面１８ａ及び第２側面１８ｂと底面１８ｃとを有する。また２つのゲートトレンチ１８Ｃ，１８Ｄは、互いに第２側面１８ｂが対向するように、半導体基板１３の表面１３ａ側に配置されている。
【００２１】
各々の活性領域１６において、第３不純物拡散領域３０は、２つのゲートトレンチ１８Ｃ，１８Ｄ間の半導体基板１３全体に形成されている。そのため、第３不純物拡散領域３０は、２つのゲートトレンチ１８Ｃ，１８Ｄの対向する第２側面１８ｂ上のゲート絶縁膜２１全面を覆っている。また、第３不純物拡散領域３０は、半導体基板１３に第１不純物ドーパントをイオン注入することで形成される。第１不純物ドーパントとしては、半導体基板１３と異なる導電型の不純物ドーパントを用いることができる。ＤＲＡＭ１０においては、半導体基板１３がｐ型シリコン基板であるため、第１不純物ドーパントにｎ型不純物を用いることとして、説明する。
【００２２】
さらに、第３不純物拡散領域３０は、第１不純物拡散領域２８と第２不純物拡散領域２９により構成されている。
後述のＤＲＡＭ１０の製造方法において説明するように、第１不純物拡散領域２８は、２つのゲートトレンチのうち、他方のゲートトレンチ１８Ｄの第２側面１８ｂ全面に斜め上方向から第１不純物ドーパントが注入されることにより形成される不純物拡散領域である。第２不純物拡散領域２９は、２つのゲートトレンチのうち、一方のゲートトレンチ１８Ｃの第２側面１８ｂ全面に斜め上方向から第１不純物ドーパントが注入されることにより形成される不純物拡散領域である。図１の平面図で見ると、第３不純物拡散領域３０の内、Ｘ方向に対向する一端辺３０ｄの全域に接して第１不純物拡散領域２８が設けられ、他の一端辺３０ｃの全域に接して第２不純物拡散領域２９が設けられる。第１不純物拡散領域２８と第２不純物拡散領域２９とは、Ｘ方向の中央で接合されて一体化し、第３不純物拡散領域３０が構成される。
第３不純物拡散領域３０の底部３０Ａは、２つのゲートトレンチ１８Ｃ，１８Ｄの底面１８ｃより、半導体基板１３の裏面１３ｂ側に突出している。
【００２３】
第４不純物拡散領域３１は、２つのゲートトレンチ１８Ｃ，１８Ｄの下方に、ゲート絶縁膜２１の底部に当接して形成されている。また、第４不純物拡散領域３１は、２つのゲートトレンチ１８Ｃ，１８Ｄの上方から、保護絶縁膜２１ａを介して、２つのゲートトレンチ１８Ｃ，１８Ｄの下方の半導体基板１３に、第２不純物ドーパントが半導体基板１３の表面１３ａに対して鉛直にイオン注入されることにより形成される領域である。第２不純物ドーパントとしては、ｎ型不純物を用いる。
【００２４】
第４不純物拡散領域３１は、第３不純物拡散領域３０と接合されている。また、図２においては、第４不純物拡散領域３１の底部３１Ａは、第３不純物拡散領域３０の底部３０Ａよりも半導体基板１３の裏面１３ｂ側に突出しているが、第３不純物拡散領域３０の底部３０Ａが第４不純物拡散領域３１の底部３１Ａよりも半導体基板１３の裏面１３ｂ側に突出することもある。
第３不純物拡散領域３０及び２つの第４不純物拡散領域３１は、一体化されて１つの不純物拡散領域として機能する。一体化された３つの不純物拡散領域は、第１及び第２トランジスタ１９Ｃ，１９Ｄに共有されるソース領域となる。
【００２５】
ゲート絶縁膜２１は、２つのゲートトレンチ１８Ｃ，１８Ｄの第１及び第２側面１８ａ，１８ｂと底面１８ｃを覆うように形成されている。ゲート絶縁膜２１としては、例えばシリコン酸化膜が用いられる。
【００２６】
ゲート電極２２は、ゲート絶縁膜２１で囲まれた２つのゲートトレンチ１８Ｃ，１８Ｄ内のそれぞれの空間の下部を埋め込むように形成されている。したがって、ゲート絶縁膜２１を介して、ゲート電極２２の下方に、第４不純物拡散領域３１が配置されている。ゲート電極２２としては、例えば、窒化チタン単層膜や、窒化チタン膜とタングステン膜を順次積層した積層膜が用いられる。
【００２７】
第５不純物拡散領域３２は、２つのゲートトレンチ１８Ｃ，１８Ｄの各第１側面１８ａ上に形成されたゲート絶縁膜２１の上部２１Ａを覆うように、第１側面１８ａと素子分離領域１７との間に位置する半導体基板１３の上部に、第３不純物ドーパントのイオン注入によって形成されている。第３不純物ドーパントにはｎ型不純物を用いる。
第５不純物拡散領域３２は、第１及び第２トランジスタ１９Ｃ，１９Ｄのドレイン領域として機能する。
【００２８】
ビット線コンタクトプラグ３３は、半導体基板１３上に突出して隣接する二つの埋め込み絶縁膜２４の間に設けられる開口を埋設すると共に、第３不純物拡散領域３０の上面に当接して形成されている。ビット線コンタクトプラグ３３としては、例えば不純物ドープポリシリコン膜を用いることができる。
ビット線３４は、ビット線コンタクトプラグ３３の上面に当接すると共に、埋め込み絶縁膜２４および第１層間絶縁膜１５の上面に接して、Ｘ方向に延在して形成されている。この構成により、ビット線３４は第３不純物拡散領域３０と電気的に接続されている。ビット線３４は、ビット線コンタクトプラグ３３上では、例えば、下層からチタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜とタングステン膜からなる積層膜で構成される。また、埋め込み絶縁膜２４上および第１層間絶縁膜１５上では、例えば、下層から窒化チタン膜、タングステンシリサイド膜とタングステン膜からなる積層膜で構成される。なお、半導体基板１３の上面に設けられる第１層間絶縁膜１５の上面と、半導体基板１３の上面から突出するように設けられる埋め込み絶縁膜２４の上面とは面一の構成となっている。
【００２９】
第１及び第２トランジスタ１９Ｃ，１９Ｄは、各々対応するキャパシタコンタクトプラグ４２と、キャパシタコンタクトプラグ４２の上面に接続されるキャパシタ４８を有している。キャパシタコンタクトプラグ４２は、各々対応する第５不純物拡散層３２の上面に接続されている。
なお、キャパシタ４８は、図２に示すような下部電極５７とキャパシタ絶縁膜５８と上部電極５９で構成されるクラウン型の構成に限るものではなく、一般にＤＲＡＭに適用可能な構成を適用することができる。
【００３０】
第４不純物拡散領域３１と第５不純物拡散領域３２との間には、第１側面１８ａに設けられたゲート絶縁膜２１がＺ方向に延在して位置している。第１及び第２トランジスタ１９Ｃ，１９Ｄのオン動作時には、第４不純物拡散領域３１と第５不純物拡散領域３２との間の第１側面１８ａに位置するゲート絶縁膜２１に接する半導体基板１３の表面に、チャネルが形成される。
【００３１】
本実施形態のＤＲＡＭ１０においては、前述のように第３不純物拡散領域３０が第１不純物拡散領域２８と第２不純物拡散領域２９により構成されている。第１不純物拡散領域２８及び第２不純物拡散領域２９は、それぞれが接するゲート電極形成用の２つのゲートトレンチ１８Ｃ，１８Ｄの第２側面１８ｂの全面に、第１不純物ドーパントが斜め上方向からイオン注入されることにより形成されている。これにより、第１不純物拡散領域２８及び第２不純物拡散領域２９の上部から底部に渡って均一に高濃度の第１不純物ドーパントが注入されている。
また、第１不純物ドーパントが斜め方向からイオン注入されることにより、第１不純物拡散領域２８及び第２不純物拡散領域２９の底部は、２つのゲートトレンチ１８Ｃ，１８Ｄの底面１８ｃよりも、半導体基板１３の裏面１３ｂ側に突出している。このことにより、第３不純物拡散領域３０は、２つのゲートトレンチ１８Ｃ，１８Ｄに対して充分な深さを有しており、２つのゲートトレンチ１８Ｃ，１８Ｄ下方にそれぞれ設けられた第４不純物拡散領域３１に接合している。
【００３２】
このような第１及び第２トランジスタ１９Ｃ，１９Ｄの構成により、第１トランジスタ１９Ｃのゲート電極２２のオン・オフを繰り返した際に、第１トランジスタ１９Ｃのチャネルに誘起された電子は、第３及び第４の不純物拡散領域３０，３１に確実にトラップされる。これにより、第１トランジスタ１９Ｃのチャネルに誘起された電子が、第２トランジスタ１９Ｄと電気的に接続されたキャパシタ４８の下部電極５７に蓄積されているＨ情報を破壊してＬ状態に変化させることがなく、隣接する第１及び第２トランジスタ１９Ｃ，１９Ｄにおけるディスターブ不良の発生が抑制される。また、前述のように不純物ドーパントの濃度が高く、２つのゲートトレンチ１８Ｃ，１８Ｄの深さに対して充分深い第３不純物拡散領域３０が形成されることにより、第１及び第２トランジスタ１９Ｃ，１９Ｄの特性変動が低減される。
【００３３】
次いで、ＤＲＡＭ１０のメモリセルアレイ１１の製造方法について、図３〜図９を参照しながら説明する。各々の図において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図のＡ−Ａ‘断面図、（Ｃ）図は（Ａ）図のＢ−Ｂ’断面図を示している。
【００３４】
先ず、図３（Ａ）〜（Ｃ）に示す工程では、ｐ型の単結晶シリコン基板からなる半導体基板１３の表面１３ａに、周知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、Ｘ´方向に延在する領域と、Ｙ方向に延在する領域を備えた素子分離領域１７を形成する。具体的には、図示しないマスク膜を用いて素子分離用の溝５４をドライエッチング法により形成した後、溝５４の内面を覆うライナー絶縁膜５６および溝５４を埋設する素子分離絶縁膜５５を形成して素子分離領域１７を形成する。ライナー絶縁膜および素子分離絶縁膜５５はシリコン酸化膜で形成することができる。また、溝５４の半導体基板表面１３ａからの深さは２５０ｎｍとする。これにより、半導体基板１３は素子分離領域１７により複数の活性領域１６に区分される。活性領域１６はＸ方向に対して一定の角度だけ傾斜したＸ´方向に長幅を有して延在する平行四辺形の形状となる。また、各々の活性領域１６が、素子分離領域１７を介して等ピッチ間隔でＹ方向及びＸ´方向に繰り返し、規則的に配置される。本実施形態では、リソグラフィ技術で規定される最小加工寸法をＦ値とした場合、Ｙ方向における活性領域１６の幅および素子分離領域１７の幅を各々Ｆ値とした。また、Ｘ´方向における活性領域の幅を５Ｆ値、素子分離領域１７の幅をＦ値とした。ここでは、Ｆ値を例えば４０ｎｍとする。上記のレイアウトに限らず、例えばＹ方向における、活性領域の幅をＦ値とし、素子分離領域の幅をＦ／２値とするような変更も可能である。
その後、マスク膜を除去して、素子分離領域１７の上面および半導体基板１３の上面１３ａを露出させる。
【００３５】
次に、図４を参照する。半導体基板１３上の全面に、シリコン酸化膜からなる厚さ４０ｎｍの第１層間絶縁膜１５を形成する。次に、リソグラフィと異方性ドライエッチング法により第１層間絶縁膜１５に複数の開口１５ａを有するマスクパターンを形成する。開口１５ａは、埋め込みゲート電極用の溝パターンとして形成され、活性領域１６と素子分離領域１７とに跨ってＹ方向に延在する直線で形成される。開口１５ａのＸ方向の幅はＦ値とする。
【００３６】
次に、マスクパターンを有する第１層間絶縁膜１５をマスクとする異方性ドライエッチング法により、半導体基板１３をエッチングしてＹ方向に延在するとともに、対向する第１及び第２側面１８ａ，１８ｂと底面１８ｃを有する、ゲート電極形成用の複数のゲートトレンチ１８Ｃ，１８Ｄを形成する。シリコンからなる半導体基板１３の異方性ドライエッチングには、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガスプラズマを用いる。ゲートトレンチの半導体基板上面１３ａからの深さは１５０ｎｍとする。上記混合ガスプラズマを用いることにより、ゲートトレンチの異方性エッチング中にマスクとして用いる酸化シリコン膜からなる第１層間絶縁膜１５のエッチング量は１ｎｍ程度に抑制することができ、膜厚変化は無視することができる。一つの活性領域１６には対となる二つのゲートトレンチ１８Ｃ，１８Ｄが形成される。このとき、２つのゲートトレンチ１８Ｃ，１８Ｄは、半導体基板１３を介して、第２側面１８ｂが対向するように配置される。また、２つのゲートトレンチ１８Ｃ，１８Ｄの半導体基板１３の表面１３ａからの深さは、素子分離領域１７の深さよりも浅くなるように形成する。この工程では、２つのゲートトレンチ１８Ｃ，１８Ｄと同時に、２つのゲートトレンチ１８Ｃ，１８Ｄの間に半導体基板１３からなるピラー部２０ａが設けられる。また、素子分離領域１７と、ゲートトレンチ１８Ｃもしくは１８Ｄとの間にピラー部２０ｂが設けられる。ピラー部２０ａは、Ｘ´方向に対向する二つの側面がゲートトレンチの側壁１８ｂで構成され、Ｙ方向に対向する二つの側面が素子分離領域１７の側面で構成される。また、ピラー部２０ｂは、Ｘ´方向に対向する二つの側面の内いずれか一方がゲートトレンチの側壁１８ａで構成され、他の一方が素子分離領域１７の側面で構成されると共に、Ｙ方向に対向する二つの側面が素子分離領域１７の側面で構成される。
その後、シリコン窒化膜からなる厚さ５ｎｍの保護絶縁膜２１ａをゲートトレンチの内面を覆うように、全面に形成する。
【００３７】
次に、図５（Ａ）〜（Ｃ）に示す工程では、２つのゲートトレンチ１８Ｃ，１８Ｄのうち一方のゲートトレンチ１８Ｃを埋設し、他方のゲートトレンチ１８Ｄを開口するように、半導体基板１３の表面１３ａを覆う第1レジスト層６５を形成する。このとき、図６に示すように、第１層間絶縁膜１５の上面に位置する保護絶縁膜２１ａ上の膜厚がＤ２となるように第1レジスト層６５を形成する。
【００３８】
本発明においては、後述するように、この後の工程において他方の溝１８Ｄの第２側面１８ｂの全面にｎ型不純物（第１不純物ドーパント）の斜め上方向からのイオン注入（以降は、単に斜めイオン注入と称する）を行う。図６に示すように、本工程の斜めイオン注入時における、他方の溝１８Ｄの第２側面１８ｂに対する注入角度θは、ゲートトレンチ１８Ｄの幅Ｗ１と、半導体基板１３内に形成されているゲートトレンチ１８Ｄの深さＤ１と、第１層間絶縁膜１５と保護絶縁膜２１ａと合計膜厚Ｄ３と、第１レジスト層６５の厚さＤ２と、に依存する。具体的には、θ＝ｔａｎ−１｛Ｗ１／（Ｄ１＋Ｄ２+Ｄ３｝｝により、注入角度θが決まる。
したがって、図５（Ａ）〜（Ｃ）に示す工程においては、注入角度θが半導体装置の製造プロセスにおいて設定可能な角度になるように、深さＤ１，膜厚Ｄ３，幅Ｗ１を考慮して、第1レジスト層６５の膜厚Ｄ２を設定する。本実施形態のＤＲＡＭ１０においては、前述のように、Ｄ１を１５０ｎｍ、Ｄ３を４５ｎｍ、Ｗ１を４０ｎｍとしているので、第1レジスト層６５の膜厚Ｄ２，を例えば４０ｎｍとした場合、θは１０度となる。なお、第1レジスト層６５は、図５（Ａ）に示すように、ゲートトレンチ１８Ｄの第１側面１８ａ側の第１レジスト層６５の端面６５ｐを第１側面１８ａから離れるようにオフセットさせて形成しても良い。これにより、θの設定自由度を拡大させることができる。端的に言うと、Ｄ２はゼロ（０）、すなわち、なくても良い。少なくとも、一方のゲートトレンチ１８Ｃの内部が第１レジスト層６５で埋設され、ゲートトレンチ１８Ｃの第１側面１８ａが斜めイオン注入されない構成とすればよい。この場合、θは１２度となり、最大限となる。斜めイオン注入における加速エネルギーは５〜１０ｋｅｖであるので、厚さ４０ｎｍの第１層間絶縁膜１５と厚さ５ｎｍの保護絶縁膜２１ａとが斜めイオン注入のマスクとして十分機能する。
なお、上記のように、一方のゲートトレンチ１８Ｃだけに第１レジスト層６５を埋設するには、図５（Ｂ）でゲートトレンチ１８Ｄを開口した後、酸素アッシングにより第１層間絶縁膜上に位置する保護絶縁膜２１ａ上に形成されている第１レジスト層６５を除去する方法を用いることができる。あるいは、第１レジスト層６５を全面に塗布形成した後、酸素アッシング等により第１層間絶縁膜１５の上方に形成されている第１レジスト層６５を除去し、その後、リソグラフィによってゲートトレンチ１８Ｄを開口する方法を用いることもできる。
【００３９】
続いて、図５（Ａ）〜（Ｃ）及び図６に示すように、他方のゲートトレンチ１８Ｄの第1側面１８ａ上方の第1レジスト層６５の上端６５ｐから、他方のゲートトレンチ１８Ｄの第２側面１８ｂの底端１８Ｄｐに向かう方向で、他方のゲートトレンチ１８Ｄの第２側面１８ｂに接する半導体基板１３全面に、保護絶縁膜２１ａを介して第1不純物ドーパントの斜めイオン注入を行う。第1不純物ドーパントとしてはｎ型不純物であるリンやヒ素を用いることができる。また、斜めイオン注入時の条件として、例えば注入エネルギーを１０ＫｅＶ、イオンドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２に設定することができる。斜めイオン注入の後、第１レジスト層６５を除去し、８００℃、２０分の熱処理を施して注入イオンを活性化させると共に、ピラー部２０ａのＸ方向の中心Ｃまで第1不純物ドーパントを拡散させてｎ型不純物拡散層とする。
【００４０】
この工程により、他方のゲートトレンチ１８Ｄの第２側面１８ｂの半導体基板１３に、第1不純物ドーパントを含む第１不純物拡散領域２８が形成される。また、斜めイオン注入および熱処理時の前述の条件を適宜設定することにより、第１不純物拡散領域２８の深さと深さ方向のイオン濃度を高精度に制御することができる。
また、図６に示すように、他方のゲートトレンチ１８Ｄの第２側面１８ｂの底端１８Ｄｐ付近に斜め注入された第1不純物ドーパントはピラー部２０ａの下方に注入されるため、第１不純物拡散領域２８の底部は、他方のゲートトレンチ１８Ｄの底面１８ｃよりも、半導体基板１３の裏面１３ｂ側に突出する。
【００４１】
次に、図７（Ａ）〜（Ｃ）に示す工程では、一方のゲートトレンチ１８Ｃを開口し、他方のゲートトレンチ１８Ｄを埋設すると共に半導体基板１３上を覆う第２レジスト層７０を形成する。第１層間絶縁膜１５上に位置する保護絶縁膜２１ａ上に形成される第２レジスト層７０の膜厚は、第１レジスト層６５の形成時と同様にＤ２とする。
この後の工程において、一方のゲートトレンチ１８Ｃの第２側面１８ｂの全面に、第１不純物ドーパントであるｎ型不純物の斜めイオン注入を行う。２つのゲートトレンチ１８Ｃ，１８Ｄは通常、同じ幅、深さで形成されているため、斜めイオン注入時における、一方のゲートトレンチ１８Ｃの第２側面１８ｂに対する注入角度θ´は、前述のように、θ´＝ｔａｎ−１｛Ｗ１／（Ｄ１＋Ｄ２+Ｄ３）｝により決まる。また、注入角度θ´は、第２側面１８ｂの延在方向（Ｚ方向）に対して、θとは逆方向に傾斜した角度を示している。
【００４２】
続いて、図７（Ａ）〜（Ｃ）に示すように、一方のゲートトレンチ１８Ｃの第1側面１８ａ上方の第２レジスト層７０の上端７０ｐから、一方のゲートトレンチ１８Ｃの第２側面１８ｂの底端１８Ｃｐに向かう方向で、一方のゲートトレンチ１８Ｃの第２側面１８ｂに接する半導体基板１３全面に、ヒ素等のｎ型不純物（第1不純物ドーパント）の斜めイオン注入を行う。また、斜めイオン注入時の条件として、前述のように、例えば注入エネルギーを１０ＫｅＶ、イオンドーズ量を１×１０１５／ｃｍ２に設定することができる。また、第１不純物拡散領域２８と第２不純物拡散領域２９との深さを揃えるために、第２不純物拡散領域２９形成時の斜めイオン注入条件は、第１不純物拡散領域２８形成時の斜めイオン注入条件と同じにすることが好ましい。斜めイオン注入の後、第２レジスト層７０を除去し、８００℃、２０分の熱処理を施して注入イオンを活性化させると共に、ピラー部２０ａのＸ方向の中心Ｃまで第1不純物ドーパントを拡散させてｎ型不純物拡散層とする。これにより、第１不純物拡散領域２８と第２不純物拡散領域２９とが接合される。なお、第１不純物拡散領域２８の形成に対して行う熱処理は省略して、第２不純物拡散領域２９に対して行なう熱処理で同時に不純物の活性化と拡散を行っても良い。図１に示したように、ピラー部２０ａは平面視でＹ方向に対向する二つの側面３０ａ、３０ｂは素子分離領域１７となる絶縁膜に接しているので、不純物を拡散させても予期しない領域への拡散は生じない。すなわち、斜めイオン注入された不純物はピラー部２０ａ内に閉じ込められている。
【００４３】
この工程により、一方のゲートトレンチ１８Ｃの第２側面１８ｂ側の半導体基板１３に均一かつ高濃度の第1不純物ドーパントが注入され、第1不純物ドーパントを含む第２不純物拡散領域２９が形成される。斜め注入時の条件を適宜設定することにより、第２不純物拡散領域２９の深さとイオン濃度を高精度に制御することができる。
同時に、第１不純物拡散領域２８と第２不純物拡散領域２９から構成される第３不純物拡散領域３０が、半導体基板１３のピラー部２０ａに形成される。
また、一方のゲートトレンチ１８Ｃの第２側面１８ｂの底端１８Ｃｐ付近に斜め注入された第1不純物ドーパントはピラー部２０下方に注入されるため、第２不純物拡散領域２９の底部は、一方のゲートトレンチ１８Ｄの底面１８ｃよりも、半導体基板１３の裏面１３ｂ側に突出する。
【００４４】
続いて、図８（Ａ）〜（Ｃ）に示すように、２つのゲートトレンチ１８Ｃ，１８Ｄの上方向から鉛直に、リンあるいはヒ素等のｎ型不純物をイオン注入する。その後、１０００℃、１０秒の熱処理を施して、注入された不純物を活性化する。この高温短時間の熱処理では、不純物の拡散は伴わない。これにより、２つのゲートトレンチ１８Ｃ，１８Ｄの底面１８ｃ下方の半導体基板１３に、保護絶縁膜２１ａの底面に当接する第４不純物拡散領域３１を形成する。本工程においては、図８（Ｂ）に示すように、第４不純物拡散領域３１を第３不純物拡散領域３０に接合させて形成する。
これにより、第３不純物拡散領域３０及び２つの第４不純物拡散領域３１が一体化された、第１及び第２トランジスタ１９Ｃ，１９Ｄに共有されるソース領域を形成する。
【００４５】
なお、図５（Ａ）〜（Ｃ）に示す工程を行う前に、図７（Ａ）〜（Ｃ）に示す工程を実施してもよい。即ち、第３不純物拡散領域３０の第２不純物拡散領域２９を第１不純物拡散領域２８より先に形成してもよい。また、図８（Ａ）〜（Ｃ）に示す工程を、図５（Ａ）〜（Ｃ）に示す工程もしくは図７（Ａ）〜（Ｃ）に示す工程よりも前に行っても良い。即ち、第４不純物拡散領域３１を第３不純物拡散領域３０よりも先に形成しても良い。
【００４６】
次に、図９（Ａ）〜（Ｃ）に示す工程では、２つのゲートトレンチ１８Ｃ，１８Ｄの内壁を覆うようにゲート絶縁膜２１を形成する。まず、前述の複数のイオン注入工程で生じるダメージを回避するために、ゲートトレンチ内の半導体基板表面を保護するように、全面に形成されていた保護絶縁膜２１ａを除去する。前述のように、保護絶縁膜２１ａはシリコン窒化膜で構成されているので、１６０℃程度の熱リン酸液を用いて選択的に除去することができる。これにより、ゲートトレンチ１８Ｃ，１８Ｄの内面には半導体基板１３の表面が露出する。次に、露出した半導体基板表面に厚さ４ｎｍのゲート絶縁膜２１を形成する。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化した膜、積層されたシリコン酸化膜、シリコン酸化膜上にシリコン窒化膜を積層させた積層膜等を用いることができる。ゲート絶縁膜２１として、単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１は熱酸化法により形成することができる。
【００４７】
本実施例では、ゲート絶縁膜２１を形成する段階で、ゲートトレンチ１８Ｃ，１８Ｄの各々の第２の側面１８ｂと各々の底面１８ｃには前述のイオン注入工程によって高濃度（２×１０２０ａｔｏｍｓ／ｃｍ３）のｎ型不純物拡散層からなる第３不純物拡散領域３０および第４不純物拡散領域３１が形成されている。一方、トランジスタのチャネルとなる、各々のゲートトレンチの第１の側面１８ａを構成する半導体基板１３の不純物濃度は５×１０１５ａｔｏｍｓ／ｃｍ３程度の低濃度状態となっている。この状態で熱酸化すると、形成される酸化膜の厚さに不純物濃度依存性が生じ、不純物濃度の高い部分に形成される酸化膜の厚さは、不純物濃度の低い部分に形成される酸化膜の厚さよりも厚くなる。したがって、トランジスタのチャネルとなる、各々のゲートトレンチの第１の側面１８ａに厚さ４ｎｍのシリコン酸化膜を熱酸化法で形成すると、高濃度不純物層に接している第２の側面１８ｂと底面１８ｃには６ｎｍ程度の相対的に厚いシリコン酸化膜が形成される。第２の側面１８ｂと底面１８ｃはトランジスタのチャネルとしては機能しないので、厚く形成されても問題はない。逆に、厚く形成するほどゲート絶縁膜の絶縁特性が向上するため、完成した半導体装置の信頼性が向上する。また、第３不純物拡散領域３０および第４不純物拡散領域３１は、図１および図２に示したようにビット線３４に接続されているため、ワード線となるゲート電極２２との間に厚いゲート絶縁膜を形成することによってビット線寄生容量を低減してＤＲＡＭの高速動作に寄与することができる。
上記の熱酸化膜の膜厚に対する不純物濃度依存性は、酸化雰囲気がドライ酸素（Ｏ２）の場合よりも水蒸気（Ｈ２Ｏ）を含有する雰囲気の方が顕著に発生する。また、酸化温度は７００〜８５０℃の比較的低温で実施することが好ましい。
当然のことではあるが、埋め込みゲート電極２２を形成した後に、イオン注入法を用いて第３不純物拡散領域３０を形成する方法では、第２の側面１８ｂに厚いゲート絶縁膜を形成することはできない。
【００４８】
次に、図１０（Ａ）〜（Ｃ）に示す工程では、ゲートトレンチ内において、ゲート絶縁膜２１で囲まれた空間の下部にゲート電極２２を埋め込み形成する。ゲート電極２２としては、例えば窒化チタン膜単層や窒化チタン膜とタングステン膜との積層膜を用いることができる。具体的には、ゲートトレンチ内を埋設するように、全面にゲート電極材料を形成した後、ドライエッチング法によりエッチバックしてゲートトレンチ内の下部にゲート電極材料を残存させる。
その後、２つのゲートトレンチ１８Ｃ，１８Ｄのゲート絶縁膜２１で囲まれたゲート電極２２上の空間を埋めるように、埋め込み絶縁膜２４を形成する。具体的には、ＣＶＤ法を用いてゲートトレンチ１８Ｃ、１８Ｄを埋設するように、全面にシリコン窒化膜を形成し、ＣＭＰ法により第１層間絶縁膜１５の上面が露出するまで研磨除去する。ＣＭＰ法に代えてドライエッチング法によりエッチバックしても良い。ここでは、埋め込み絶縁膜２４の上面と第１層間絶縁膜１５の上面とが面一となるように形成する。
【００４９】
次に、図１１（Ａ）〜（Ｃ）に示す工程では、２つのゲートトレンチ１８Ｃ，１８Ｄのそれぞれの第1側面１８ａ上のゲート絶縁膜２１と素子分離領域１７に挟まれている半導体基板１３の上部及び第３不純物拡散領域３０に、ｎ型不純物をイオン注入する。この工程により、第１及び第２トランジスタ１９Ｃ，１９Ｄのドレイン領域として機能し、且つｎ型不純物を含む第５不純物拡散領域３２を形成する。第５不純物拡散領域３２は、２つのゲートトレンチ１８Ｃ，１８Ｄのそれぞれの第1側面１８ａのゲート絶縁膜２１の上部２１Ａを覆っている。また、この工程により、第３不純物拡散領域３０のｎ型不純物のイオン濃度が高められる。なお、第５不純物拡散層３２の形成はこの工程で行う必要はなく、図３において、素子分離領域１７を形成する工程に続いて行っても良い。
第１及び第２トランジスタ１９Ｃ，１９Ｄの動作時には、第４不純物拡散領域３１と第５不純物拡散領域３２との間のゲート絶縁膜２１に接する半導体基板１３にチャネルが形成される、
上記の工程により、ＤＲＡＭ１０のメモリセルアレイ１１を構成する第１及び第２トランジスタ１９Ｃ，１９Ｄが形成される。
【００５０】
次に、図１２（Ａ）〜（Ｃ）に示す工程では、第３不純物拡散領域３０の上面３０ａを露出させるビット線コンタクトトレンチ３３ａを形成する。まず、リソグラフィにより、第３不純物拡散領域３０の直上に開口を有するようにマスク膜３３ｂを形成する。開口はＹ方向に延在し、複数のビット線コンタクトプラグ形成領域を同時に露出させるラインパターンとして形成する。これにより、開口内にはシリコン酸化膜からなる第１層間絶縁膜１５の上面が露出する。次に、上面が露出した第１層間絶縁膜１５をドライエッチング法により選択的に除去する。開口内に露出する埋め込み絶縁膜２４はシリコン窒化膜で構成されているので、シリコン酸化膜からなる第１層間絶縁膜１５は、フッ化水素酸を含有する溶液を用いて選択的にエッチングすることもできる。これにより開口内には、第３不純物拡散領域３０の上面３０ａが露出するビット線コンタクトトレンチ３３ａが形成される。シリコン窒化膜は上記いずれの方法を用いてもほとんどエッチングされない。したがって、シリコン酸化膜からなる第１層間絶縁膜を選択的に除去することにより、埋め込み絶縁膜２４の配置に対してビット線コンタクトトレンチ３３ａを自己整合で形成することができる。
【００５１】
次に、図１３（Ａ）〜（Ｃ）に示す工程では、ビット線コンタクトトレンチ３３ａを導体で埋設する。まず、Ｙ方向に延在するライン状のビット線コンタクトトレンチ３３ａを埋設するように、全面に導体を形成する。その後、第１層間絶縁膜１５および埋め込み絶縁膜２４の上面に形成された導体をＣＭＰ法により除去して、第１層間絶縁膜１５および埋め込み絶縁膜２４の上面を露出させると共にビット線コンタクトトレンチ３３ａ内に埋め込み導体３３ｃを形成する。埋め込み導体３３ｃの上面と、第１層間絶縁膜１５の上面と、埋め込み絶縁膜２４の上面と、は面一となるように形成される。
埋め込み導体３３ｃは、ｎ型不純物を含有するシリコン膜を用いることができる。この場合、埋め込み導体３３ｃは、単結晶シリコン膜で構成することができる。すなわち、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとし、成膜温度を５３０℃とするＣＶＤ法により非晶質状態のリン含有シリコン膜を全面に形成する。その後、ＣＭＰ法によりビット線コンタクトトレンチ３３ａ内に非晶質シリコン膜を埋設し、さらに、８００℃、１０分の熱処理を行う。これにより、リン含有非晶質シリコン膜は、底面に接する単結晶半導体基板の表面１３ａを種とする固相エピタキシャル成長によって、単結晶シリコン膜に変換される。
また、埋め込み導体３３ｃは、金属シリサイドと金属化合物を順に形成した積層膜で構成することもできる。例えば、金属シリサイドにはチタンシリサイド膜を、金属化合物には窒化チタン膜を用いることができる。チタンシリサイド膜と窒化チタン膜はＣＶＤ法を用い、同一装置内で連続的に形成することができる。
【００５２】
次に、図１４（Ａ）〜（Ｃ）に示す工程では、全面にビット線材料とカバー絶縁膜３６とを順次積層形成する。ビット線材料には窒化チタン膜上にタングステン膜を形成した金属積層膜を用いる。また、カバー絶縁膜３６にはシリコン窒化膜を用いる。次に、リソグラフィと異方性ドライエッチング法により、カバー絶縁膜３６、タングステン膜、窒化チタン膜を順次にエッチングして、第３不純物拡散領域３０の上面に接続され、Ｘ方向に延在するビット線３４を形成する。この段階では、ビット線コンタクトトレンチ３３ａ内に埋め込み導体３３ｃが残存しており、各々のビット線３４は埋め込み導体３３ｃを介してショートした状態となっている。したがって、ビット線３４を形成した後、カバー絶縁膜３６をマスクとして、ビット線３４以外のビット線コンタクトトレンチ３３ａ内に残存している埋め込み導体３３ｃをオーバーエッチして除去する。これによって、各々のビット線３４は独立した配線となる。この結果、第３不純物拡散領域３０上には、埋め込み導体３３ｃからなるビット線コンタクトプラグ３３が形成される。すなわち、ビット線３４は、第３不純物拡散領域３０上では、ビット線コンタクトプラグ３３との積層構造となるが、第１層間絶縁膜上では上記の金属積層膜のみで構成される。また、図１４（Ｃ）に示すように、ビット線３４の両側壁とビット線コンタクトプラグ３３の両側壁は面一の構成となっている。
【００５３】
続いて、従来技術と同様の方法を用いて、ビット線コンタクトプラグ３３とビット線３４とカバー絶縁膜３６との側面を覆うサイドウォール膜３７、サイドウォール膜３７の側方を埋める層間絶縁膜３８を、半導体基板１３上に形成する。サイドウォール膜３７と層間絶縁膜３８には、それぞれシリコン窒化膜とシリコン酸化膜を用いることができる。
【００５４】
その後、図２に示すように、ＣＶＤ法等により、第５不純物拡散領域３２の上面３２ａと接触するように、層間絶縁膜３８および第１層間絶縁膜１５を貫通するキャパシタコンタクトプラグ４２を形成する。また、層間絶縁膜３８上にキャパシタコンタクトプラグ４２の上面４２ａの一部に接するキャパシタコンタクトパッド４４を形成する。更に、キャパシタコンタクトパッド４４を覆うようにストッパ膜４６を形成する。
引き続き、キャパシタコンタクトパッド４４上に、下部電極５７とキャパシタ絶縁膜５８と上部電極５９から構成されるキャパシタ４８を形成する。なお、図２に示す上部電極５９の上面５９ａに、図示しない層間絶縁膜および上部配線等を形成してもよい。
【００５５】
以上の工程により、図１及び図２に示すメモリセルアレイ１１を備えたＤＲＡＭ１０が製造される。
本実施形態の半導体装置の製造方法では、ゲート電極形成用の２つのゲートトレンチ１８Ｃ，１８Ｄの対向する第２側面１８ｂに順次、第１不純物ドーパントの斜めイオン注入を行う。それにより、２つのゲートトレンチ１８Ｃ，１８Ｄ間の半導体基板１３のピラー部２０ａに第１不純物拡散領域２８と、第１不純物拡散領域２８に接合する第２不純物拡散領域２９とを順次形成し、第３不純物拡散領域３０とする。これにより、従来のようにピラー部２０ａの上面に対して上方向から鉛直に第１不純物ドーパントのイオン注入を行う方法と比べて、第１不純物ドーパント濃度の高い第３不純物拡散領域３０を深くまで形成できる。また、ピラー部２０ａの幅によらず、注入する第１不純物ドーパント濃度等を高精度に制御できる。第３不純物拡散領域３０を構成する第１不純物拡散領域２８と第２不純物拡散領域２９の深さ方向の第１不純物ドーパント濃度は、斜めイオン注入時の注入エネルギー及びイオンドーズ量を２つのゲートトレンチ１８Ｃ，１８Ｄの第２側面１８ｂの深さ方向で変化させることにより制御できる。
【００５６】
本実施形態の半導体装置の製造方法を用いて、第１及び第２トランジスタ１９Ｃ，１９Ｄが共有するソース領域を構成する第３不純物拡散領域３０及び第４不純物拡散領域を形成するとともに一体化することにより、隣接する一方のワード線のディスターブ不良による他方のワード線の電圧変動を著しく抑制することができる。即ち、第１トランジスタ１９Ｃのチャネルに誘起された電子が、隣接する第２トランジスタ１９Ｄの第５不純物拡散領域３２に到達し、第２トランジスタ１９Ｄのキャパシタ４８の下部電極５７に蓄積されているＨ情報を破壊し、第２トランジスタ１９Ｄのデータ「１」がデータ「０」に変化するディスターブ不良を確実に防止できる。
その結果、半導体装置に用いるトレンチゲート型トランジスタのワード線の間隔が狭くなった場合であっても、隣接するメモリセル間のディスターブ不良の影響を抑制することができる。
【００５７】
（第２実施形態）
第２実施形態におけるＤＲＡＭ（半導体装置）１００は、図１５（Ａ）に示すように、各々の活性領域１６の平面レイアウトが第１実施形態と異なっている。ただし、図１５（Ａ）に示した平面図のＡ−Ａ’線におけるＤＲＡＭ１００完成時の断面構造は第１実施形態の図２と同一となっている。したがって、本実施形態の断面構造に係わる説明は割愛する。
本実施形態と第１実施形態で最も異なる点は個々の活性領域の平面レイアウトにある。第１実施形態の平面レイアウトを示す図１に示した個々の活性領域１６は、Ｙ方向に整列し、規則的に繰り返し配置されている。したがって、ビット線３４が接続される各々の第３不純物拡散領域３０もＹ方向に延在する一直線上に配置される構成となっている。したがって、図５から図７で説明した斜めイオン注入をＹ方向に延在するゲートトレンチを用いて、複数の第３不純物拡散領域３０に対して一括して実施する構成としていた。
しかし、本実施形態の平面レイアウトを示す図２２（Ａ）を参照すると、個々の活性領域１６がＹ方向に整列しておらず、Ｙ方向にずれて配置されている。したがって、Ｘ方向に延在するビット線３４がビット線コンタクトプラグ３３を介して接続される第３不純物拡散領域３０もＹ方向に延在する一直線上には配置されておらず、ゲートトレンチ１８を用いて、複数の第３不純物拡散領域３０に対して斜めイオン注入を一括して実施することができない構成となっている。
【００５８】
以下、本実施形態のＤＲＡＭの製造方法について、図１５〜図２２を用いて説明する。なお、第１実施形態の製造方法と重複する工程については、第１実施形態の説明を参照することとし、説明を割愛する。なお、各図における（Ａ）図は、平面図、（Ｂ）図は（Ａ）図のＡ−Ａ’線における断面図、（Ｃ）図は（Ａ）図のＢ−Ｂ’線における断面図、を各々示している。
【００５９】
最初に図１５を参照する。素子分離領域１７に囲まれた複数の活性領域１６がＸ’方向に延在するように配置されている。Ｘ方向に繰り返し配置される個々の活性領域１６は、複数の活性領域群１６Ａ、１６Ｂ、１６Ｃ、１６Ｄを構成している。より具体的には、活性領域群１６Ａは活性領域１６ａ１、１６ａ２、１６ａ３で構成され、同様に、活性領域群１６Ｂは活性領域１６ｂ１、１６ｂ２、１６ｂ３で、活性領域群１６Ｃは活性領域１６ｃ１、１６ｃ２、１６ｃ３、１６ｃ４で、活性領域群１６Ｄは活性領域１６ｄ１、１６ｄ２、１６ｄ３で構成されている。説明の便宜上配置される数を制限しているが、さらに多くの活性領域を含んでも良い。
【００６０】
活性領域群１６Ａと１６Ｃは、構成する個々の活性領域１６がＸ方向の同じ位置に配置される。例えば、活性領域１６ａ２と１６ｃ２は、Ｘ方向の同じ位置に配置されている。また、活性領域群１６Ｂと１６Ｄも、同様にＸ方向の同じ位置に配置される。例えば、１６ｂ２と１６ｄ２はＸ方向の同じ位置に配置されている。活性領域群１６Ａ，１６Ｃと、活性領域群１６Ｂ，１６Ｄとは、Ｘ方向の位置が、活性領域１６のＸ方向の幅の約半分だけずれて配置されている。すなわち、Ｂ−Ｂ’線上にＸ方向の中心を有する活性領域１６ｂ２および１６ｄ２の中心線Ｃ２に対して、活性領域群１６Ｃを構成する活性領域１６ｃ２のＸ方向の中心線Ｃ１はＷ１だけずれている。また、活性領域１６ｃ２に隣接する１６ｃ３のＸ方向の中心線Ｃ３は中心線Ｃ２に対してＷ２だけずれている。活性領域１６ｂ２における中心線Ｃ２、活性領域１６ｃ２における中心線Ｃ１および活性領域１６ｃ３における中心線Ｃ３の各々の位置は、ビット線３４に接続される第３不純物拡散領域に相当する。本実施形態の活性領域のレイアウトは、Ｙ方向に隣接する各々の活性領域群を構成する第３不純物拡散領域の位置がＸ方向にずれた配置の構成となっている。以下、上記の配置構成を千鳥配置と記載する。
【００６１】
次に、図１６を参照する。第１実施形態と同様に、第１層間絶縁膜１５をマスクとしてゲートトレンチ１８Ｃおよび１８Ｄを形成する。図１６（Ｂ）に示すように、活性領域１６ｂ２においては、ゲートトレンチ１８Ｃと１８Ｄは各々隣接した状態で形成される。しかし、前述のように個々の活性領域１６は千鳥配置であるため、活性領域群１６Ｃを構成する活性領域１６ｃ２および１６ｃ３においては、各々一方のゲートトレンチを形成するのみとなる。したがって、全ての活性領域１６において、任意の一つの活性領域内に隣接する二つのゲートトレンチ１８を形成するためには、図１６（Ｂ）に示すように、Ｘ’方向に活性領域１６を分離する素子分離領域１７内にもゲートトレンチ１８を形成する。また、一つの活性領域１６に注目すれば、第１側面１８ａ、第２側面１８ｂおよび底面１８ｃを有するゲートトレンチ１８Ｃと、同じく第１側面１８ａ、第２側面１８ｂおよび底面１８ｃを有するゲートトレンチ１８Ｄと、が隣接して形成され、第２側面１８ｂが半導体基板１３を挟んで対向する構成となっている。
次に、第１実施形態と同様に、ゲートトレンチ内面を含む半導体基板１３の全面に保護絶縁膜２１ａを形成する。
【００６２】
次に、図１７を参照する。各々の活性領域１６において、第１実施形態の他方のゲートトレンチ１８Ｄに相当する位置に円形の開口１８Ａを有する第１レジスト膜６５をリソグラフィ法により形成する。開口１８Ａは円形以外の楕円形等であっても良い。前述のように、本実施形態の活性領域１６は千鳥配置となっているため、第１実施形態のように開口１８Ａを連続する直線で形成することができない。そのため、本実施形態では、各々の活性領域に対応する独立した開口１８Ａを形成する。これにより、図１７（Ｂ）に示すように、各々の開口１８Ａ内にはゲートトレンチ１８Ｄに対応する第２の側面１８ｂを覆う保護絶縁膜２１ａが露出する。
次に、第１実施形態と同じ方法を用いて斜めイオン注入し、第１不純物拡散領域２８を形成する。その後、第１レジスト膜６５を除去する。
【００６３】
次に、図１８を参照する。各々の活性領域１６において、第１実施形態の一方のゲートトレンチ１８Ｃに相当する位置に円形の開口１８Ｂを有する第２レジスト膜７０をリソグラフィ法により形成する。開口１８Ｂは円形以外の楕円形等であっても良い。前述のように、本実施形態の活性領域１６は千鳥配置となっているので、第１実施形態のように開口１８Ｂを連続する直線で形成することができない。そのため、本実施形態では、各々の活性領域に対応する独立した開口１８Ｂを形成する。これにより、図１８（Ｂ）に示すように、各々の開口１８Ｂ内にはゲートトレンチ１８Ｃに対応する第２の側面１８ｂを覆う保護絶縁膜２１ａが露出する。
次に、第１実施形態と同じ方法を用いて斜めイオン注入し、第２不純物拡散領域２９を形成する。その後、第２レジスト膜７０を除去する。その後、第１実施形態と同様に熱処理することにより、第１不純物拡散領域２８と第２不純物拡散領域２９とは接合されて一体化し、第３不純物拡散領域３０が形成される。
【００６４】
次に、図１９を参照する。第１実施形態と同様に、鉛直上方から全面にｎ型不純物をイオン注入し、各々の活性領域内に位置するゲートトレンチの下方に第４不純物拡散領域３１を形成する。本工程においては、図１９（Ｂ）に示すように、第４不純物拡散領域３１を第３不純物拡散領域３０に接合させて形成する。これにより、第３不純物拡散領域３０及び２つの第４不純物拡散領域３１が一体化された、第１及び第２トランジスタ１９Ｃ，１９Ｄに共有されるソース領域を形成する。
【００６５】
次に、図２０を参照する。第１実施形態と同様に、保護絶縁膜２１ａを除去した後、各々の活性領域１６内に位置するゲートトレンチの内面にゲート絶縁膜２１を形成する。さらに、Ｙ方向に直線で延在するゲートトレンチ内の下部を埋設するようにワード線となる埋め込みゲート電極２２を形成する。次に、埋め込みゲート電極２２の上面を覆うように、ゲートトレンチ内の空間を埋設する埋め込み絶縁膜２４を形成する。次に、全面にｎ型不純物をイオン注入して、第５不純物拡散領域３２を形成する。
【００６６】
次に、図２１を参照する。各々の活性領域１６内において、第３不純物拡散領域３０の上面に位置する第１層間絶縁膜１５を露出させるように、円形の開口３３ｃを有する第３レジスト膜３３ｄをリソグラフィ法により形成する。開口３３ｃは円形以外の形状でも良い。次に、第１実施形態と同様に、露出した第１層間絶縁膜１５を選択的に除去し、ビット線コンタクトホール３３ｅを形成する。第１実施形態ではＹ方向に延在する直線のビット線コンタクトトレンチ３３ａを形成したが、前述のように、本実施形態の活性領域１６は千鳥配置となっているため、直線で延在するビット線コンタクトトレンチを形成することができない。そのため、本実施形態では各々の活性領域１６に対応する独立したビット線コンタクトホール３３ｅを形成する。
【００６７】
次に、図２２を参照する。第３レジスト膜３３ｄを除去した後、第１実施形態と同様に、不純物含有シリコン膜を全面に形成し、ＣＭＰ法により平坦化してビット線コンタクトホール３３ｅ内に不純物含有シリコン膜を埋設してビット線コンタクトプラグ３３を形成する。本実施形態においては、各々のビット線コンタクトプラグ３３は、Ｘ方向を埋め込み絶縁膜２４で絶縁分離され、Ｙ方向を第１層間絶縁膜１５で絶縁分離されている。次に、第１実施形態と同様に、全面に金属膜およびカバー絶縁膜３６を順次に形成する。次に、リソグラフィと異方性ドライエッチング法により、ビット線コンタクトプラグ３３の上面に接続すると共に、Ｘ方向に延在するビット線３４を形成する。以下、第１実施形態の工程にしたがって、ＤＲＡＭ１００を形成することができる。
【００６８】
本実施形態によれば、素子分離領域１７に囲まれた島状の活性領域１６が千鳥配置にレイアウトされる場合であっても、一つの活性領域において、独立した開口パターンを有するマスクを用いることにより、２つのゲートトレンチ１８Ｃ，１８Ｄの対向する第２側面１８ｂに順次、第１不純物ドーパントの斜めイオン注入を行うことができる。それにより、２つのゲートトレンチ１８Ｃ，１８Ｄ間の半導体基板１３のピラー部２０ａに第１不純物拡散領域２８と、第１不純物拡散領域２８に接合する第２不純物拡散領域２９とを順次形成し、第３不純物拡散領域３０とすることができ、第１実施形態と同様の効果を得ることができる。
【００６９】
以上、本発明の好ましい実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００７０】
９，１５…シリコン窒化膜、１０，１００，２００…ＤＲＡＭ（半導体装置）、１１…メモリセルアレイ、１３，３０１…半導体基板、１３ａ…表面、１３ｂ…裏面、１４…シリコン膜、１５…第１層間絶縁膜、１６，１６ａ２，１６ｂ２，１６ｃ２，１６ｃ３，１６ｄ２，３０２…活性領域、１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ…活性領域群、１７，３０３…素子分離領域、１８Ｃ，１８Ｄ…ゲートトレンチ（溝）、１８ａ…第１側面、１８ｂ…第２側面、１８ｃ…底面、１８Ｃｐ，１８Ｄｐ…底端、１８Ａ，１８Ｂ，３３ｃ…開口、１９Ｃ…第１トランジスタ、１９Ｄ…第２トランジスタ、２０…ピラー部、２１，３０５…ゲート絶縁膜、２１Ａ…上部、２２…ゲート電極、２２ａ，２４ａ，２７ａ，５４ａ…上面、２４…埋め込み絶縁膜、２６，５５，５６…絶縁膜、２８…第１不純物拡散領域、２９…第２不純物拡散領域、３０…第３不純物拡散領域、３０Ａ，３１Ａ…底部、３１…第４不純物拡散領域、３２…第５不純物拡散領域、３３，３１１…ビット線コンタクトプラグ（コンタクトプラグ）、３３ａ…ビット線コンタクトトレンチ、３３ｄ…第３レジスト膜、３３ｅ…ビット線コンタクトホール、３４…ビット線、３６，３０６…カバー絶縁膜、３８…層間絶縁膜、４２，３１０…キャパシタコンタクトプラグ、４４…キャパシタコンタクトパッド、４６…ストッパ膜、４８…キャパシタ、５４…素子分離用溝、５７，３１３，３１４…下部電極、５８…キャパシタ絶縁膜、５９…上部電極、６５…第１レジスト層、６５ｐ，７０ｐ…上端、７０…第２レジスト層、３０７，３０８，３１２…不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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