(57)【要約】【課題】  小さなチップ面積で誤動作の発生を防止する半導体集積回路を提供する。【解決手段】  本発明の実施形態による半導体集積回路は、複数のロジックスイッチ部とロジックトランジスタ部を備え、前記ロジックスイッチ部はそれぞれ、第１不揮発メモリと、第２不揮発メモリとを備え、前記複数のロジックトランジスタ部はそれぞれ少なくとも一つのロジックトランジスタを備え、当該ロジックトランジスタは、少なくとも一つの第１トランジスタを含み、前記ロジックトランジスタのうち前記第１トランジスタのみが前記第１及び第２不揮発メモリそれぞれのドレインに電気的に接続されるとともに、前記第１トランジスタはいずれもゲートが前記ドレインに接続され、前記ロジックトランジスタのうち前記第１及び第２不揮発メモリを挟むトランジスタのゲートの下面は、前記第１及び第２不揮発メモリそれぞれの制御ゲートの下面よりも前記基板の上面からの高さが低い。【選択図】  図１
2013239597.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた複数の不揮発メモリ部と複数のロジックトランジスタ部とを備えた半導体集積回路であって、
前記不揮発メモリ部はそれぞれ、第１不揮発メモリと、前記第１不揮発メモリの制御ゲートと電気的に接続される制御ゲートを有する第２不揮発メモリとを備え、
前記複数のロジックトランジスタ部はそれぞれ少なくとも一つのロジックトランジスタを備え、
当該ロジックトランジスタは、少なくとも一つの第１トランジスタとそれ以外の第２トランジスタを含み、前記ロジックトランジスタのうち前記第１トランジスタのみが前記第１及び第２不揮発メモリそれぞれのドレインに電気的に接続されるとともに、前記第１トランジスタはいずれもゲートが前記ドレインに接続され、
前記ロジックトランジスタのうち前記第１及び第２不揮発メモリを挟むトランジスタのゲートの下面は、前記第１及び第２不揮発メモリそれぞれの制御ゲートの下面よりも前記基板の上面からの高さが低いことを特徴とする半導体集積回路。
【請求項２】
素子分離を更に有し、
前記第１不揮発メモリと隣接する前記第１トランジスタの間に設けられる前記素子分離は１つであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１不揮発メモリと隣接する前記第１トランジスタの最短距離は７Ｆ以下であることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記複数の不揮発メモリ部の前記第１不揮発メモリおよび前記第２不揮発メモリは、前記第１不揮発メモリと前記第２不揮発メモリのチャネル長方向に隣接して配置され、前記第１不揮発メモリおよび前記第２不揮発メモリは、前記第１不揮発メモリおよび前記第２不揮発メモリのチャネル幅方向に前記第１トランジスタに挟まれた領域に形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第１不揮発メモリのドレインと前記第２不揮発メモリのドレインの前記第１不揮発メモリのチャネルと前記第２不揮発メモリのチャネルに挟まれた位置に前記第１トランジスタと接続するコンタクトが設けられることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記コンタクトは、前記第１不揮発メモリのドレインと前記第２不揮発メモリのドレインの前記第１不揮発メモリのチャネルと前記第２不揮発メモリのチャネルに挟まれた位置であって、前記第１トランジスタに近い位置に設けられることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記コンタクトは、前記第１不揮発メモリのチャネル幅以上の幅を有することを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記第１不揮発メモリのドレインと前記第２不揮発メモリのドレインであって前記第１不揮発メモリのチャネルと前記第２不揮発メモリのチャネルに挟まれない位置に前記第１トランジスタと接続するコンタクトが設けられることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項９】
前記第１不揮発メモリのゲートの前記第１不揮発メモリのチャネル長方向の長さは、少なくとも１つの前記第１トランジスタまたは第２トランジスタのゲートの前記第１トランジスタのチャネル長方向または前記第２トランジスタのチャネル長方向の長さよりも長いことを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路。
【請求項１０】
前記第１不揮発メモリのゲートの前記第１不揮発メモリのチャネル幅方向の長さは、少なくとも１つの前記第１トランジスタまたは第２トランジスタのゲートの前記第１トランジスタのチャネル幅方向または前記第２トランジスタのチャネル幅方向の長さよりも長いことを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記第１不揮発メモリのゲートの前記第１不揮発メモリのチャネル幅方向の長さは、少なくとも１つの前記第１トランジスタまたは第２トランジスタのゲートの前記第１トランジスタのチャネル幅方向の長さまたは前記第２トランジスタのチャネル幅方向の長さよりも短いことを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路。
【請求項１２】
前記第１不揮発メモリと隣接する前記第１トランジスタとの間に設けられた素子分離をさらに有し、
前記素子分離は、前記基板となす角度が９０度以上であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体集積回路。
【請求項１３】
前記第１不揮発メモリは、ソースとドレインの間の領域の上方に第１絶縁膜が形成され、前記第１絶縁膜の上方に第１電荷蓄積膜が形成され、前記第１電荷蓄積膜の上方に第２絶縁膜が形成され、前記第２絶縁膜の上方に前記第１ゲート電極が形成された積層構造を有し、
前記第２絶縁膜上にはＳｉＯ２とは異なる材料から成る膜が形成されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体集積回路。
【請求項１４】
前記第１不揮発メモリは、ソースとドレインの間の領域の上方に第１絶縁膜が形成され、前記第１絶縁膜の上方に第１電荷蓄積膜が形成され、前記第１電荷蓄積膜の上方に第２絶縁膜が形成され、前記第２絶縁膜の上方に前記第１ゲート電極が形成された積層構造を有し、
前記第２不揮発メモリはソースとドレインの間の領域の上方に第３絶縁膜が形成され、前記第３絶縁膜の上方に第２電荷蓄積膜が形成され、前記第２電荷蓄積膜の上方に第４絶縁膜が形成され、前記第４絶縁膜の上方に前記第１ゲート電極が形成された積層構造を有し、
前記第１電荷蓄積膜と前記第２電荷蓄積膜は分離されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体集積回路に関する。
【背景技術】
【０００２】
近年、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）に代表されるようなリコンフィギャラブルな集積回路装置が注目されている。ＦＰＧＡは、論理ブロックで基本的な論理情報を実現し、論理ブロック間の接続をスイッチで切り換える。これによって、ＦＰＧＡは、利用者が任意の論理機能を実現することができる。論理ブロックの論理情報や接続を切り換えるスイッチのデータはコンフィグレーションメモリ（Configuration Memory）に格納され、このデータに基づいて任意の論理機能が実現される。
【０００３】
コンフィグレーションメモリにはＳＲＡＭ（Static Random Access Memory）型のメモリが用いられることが多い。ＳＲＡＭ型メモリは、半導体素子が微細化されるにつれてリーク電流が増加する。そのため、最先端のプロセスを用いて微細化したＦＰＧＡではリーク電流が増大する。電力を削減するためには、ＦＰＧＡが未使用状態のときに電源を遮断する方法が考えられる。しかし、ＳＲＡＭ型メモリは揮発性メモリであり、電源を切るとデータが失われてしまうため、ＳＲＡＭ型メモリを用いたＦＰＧＡへの電源を遮断することができない。
【０００４】
そこで、オンチップに不揮発メモリを搭載し、ＦＰＧＡへの電源遮断から復帰する際に、データを保持する保持回路にデータを転送する方法が検討されている。しかしながら、この方法では、不揮発メモリの領域を纏めてブロックとして備えるため、チップ面積が増加する。また、保持回路にはＳＲＡＭやフリップフロップが用いられ、更にチップ面積が増加する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許７５５８１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、小さなチップ面積で誤動作の発生を防止する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の実施形態による半導体集積回路は、基板上に設けられた複数の不揮発メモリ部と複数のロジックトランジスタ部とを備えた半導体集積回路であって、前記不揮発メモリ部はそれぞれ、第１不揮発メモリと、前記第１不揮発メモリの制御ゲートと電気的に接続される制御ゲートを有する第２不揮発メモリとを備え、前記複数のロジックトランジスタ部はそれぞれ少なくとも一つのロジックトランジスタを備え、当該ロジックトランジスタは、少なくとも一つの第１トランジスタとそれ以外の第２トランジスタを含み、前記ロジックトランジスタのうち前記第１トランジスタのみが前記第１及び第２不揮発メモリそれぞれのドレインに電気的に接続されるとともに、前記第１トランジスタはいずれもゲートが前記ドレインに接続され、前記ロジックトランジスタのうち前記第１及び第２不揮発メモリを挟むトランジスタのゲートの下面は、前記第１及び第２不揮発メモリそれぞれの制御ゲートの下面よりも前記基板の上面からの高さが低いことを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係るロジックスイッチのセルを示す図。
【図２】本発明の実施形態に係るロジックスイッチのセルの一例を示す図。
【図３】本発明の実施形態に係るロジックスイッチのセルの一例を示す図。
【図４】本発明の実施形態に係るロジックスイッチのセルのレイアウトを示す図。
【図５】本発明の実施形態に係るロジックスイッチのセルの一例を示す図。
【図６】本発明の実施形態に係るロジックスイッチのセルへの書き込み動作の説明図。
【図７】本発明の実施形態に係るロジックスイッチのセルへの書き込み動作の説明図。
【図８】本発明の実施形態に係るロジックスイッチのセルへの書き込みの実験結果。
【図９】本発明の実施形態に係るロジックスイッチのセルのノードＱの電位とビット線ＢＬ２に印加する電圧との関係を示す図。
【図１０】本発明の実施形態に係るロジックスイッチのセルアレイの一例を示す図。
【図１１】本発明の実施形態に係るロジックスイッチのセルアレイの一例を示す図。
【図１２】本発明の実施形態に係るロジックスイッチのセルの一例を示す図。
【図１３】本発明の実施形態に係るロジックスイッチのセルの消去動作を示す図。
【図１４】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図１５】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図１６】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図１７】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図１８】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図１９】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図２０】本発明の実施形態に係るロジックスイッチのセルの動作を示す図。
【図２１】本発明の実施形態に係るロジックスイッチのメモリトランジスタの構成を示す図。
【図２２】本発明の実施形態に係るロジックスイッチのメモリトランジスタの構成を示す図。
【図２３】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図２４】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図２５】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図２６】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図２７】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図２８】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図２９】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３０】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３１】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３２】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３３】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３４】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３５】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３６】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３７】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３８】本発明の実施形態に係るロジックスイッチの製造プロセスを示す図。
【図３９】本発明の実施形態に係るロジックスイッチのセルの動作を示す図。
【図４０】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【図４１】本発明の実施形態に係るロジックスイッチを備えた半導体集積回路のレイアウトを示す図。
【発明を実施するための形態】
【０００９】
［第１の実施形態］
以下、本発明の実施形態について図面を参照して説明する。図１は、本実施形態のプログラマブルロジックスイッチ（以下、ロジックスイッチと称する）の１つのセルを示す図である。本実施形態のロジックスイッチのセル１ａは、２つの不揮発メモリＭ１，Ｍ２と、１つのパストランジスタＰＴ１を有する。不揮発メモリＭ１，Ｍ２は、それぞれ信号電極と制御電極を有し、信号電極および制御電極に入力される信号によって、メモリの状態を切り換える。不揮発メモリＭ１，Ｍ２はそれぞれの一端がノードＱに接続され、制御電極がともにワード線ＷＬ１に接続される。さらに、不揮発メモリＭ１はビット線ＢＬ１に接続され、不揮発メモリＭ２はビット線ＢＬ２に接続される。パストランジスタＰＴ１のゲートはノードＱに接続される。
【００１０】
セル１ａは、ワード線ＷＬ１とビット線ＢＬ１，ＢＬ２に印加する電圧の大きさと、電圧を印加するタイミングを調整することにより、不揮発メモリＭ１，Ｍ２のいずれか一方に書込みを行うことができる。また、不揮発メモリＭ１，Ｍ２から一括してデータを消去することもできる。不揮発メモリＭ１，Ｍ２は、例えばフラッシュメモリトランジスタや、３端子の不揮発ＭＥＭＳスイッチである。以下では、不揮発メモリＭ１，Ｍ２として、電荷蓄積膜を有するフラッシュメモリトランジスタを用いた場合を例にして説明する。
【００１１】
図２は、不揮発メモリとしてフラッシュメモリトランジスタ（以下、メモリトランジスタと称する）を用いた場合のセル１ｂを示す図である。セル１ｂは、２つのメモリトランジスタＭ１１，Ｍ２１と、１つのパストランジスタＰＴ１を有する。
【００１２】
メモリトランジスタＭ１１，Ｍ２１は、電荷蓄積膜として導電性のフローティングゲート（たとえば、ｎドープされたポリシリコンやｐドープされたポリシリコン）を用いたＦＧ（Floating Gate）型トランジスタでも良いし、絶縁性のシリコン窒化物あるいはシリコン酸窒化物の膜を電荷蓄積膜として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタでも良いし、導電性のポリシリコンの上方に絶縁性のシリコン窒化物あるいはシリコン酸窒化物が積層された構造でも良い。ＭＯＮＯＳ型トランジスタを用いると、パストランジスタＰＴ１等のロジックトランジスタとプロセスの相性が良く、ＦＧ型トランジスタを用いた場合よりも、メモリトランジスタとロジックトランジスタとを近接して配置することができる。そのため、チップの面積を小さくすることが可能である。本実施形態では、メモリトランジスタＭ１１，Ｍ２１がシリコン窒化物を電荷蓄積膜として用いたＭＯＮＯＳ型トランジスタであるとして説明する。
【００１３】
図３は、セル１ｂの断面図の一例を示す図である。図３に示すように、メモリトランジスタＭ１１，Ｍ２１およびパストランジスタＰＴ１は、同一のウェル１０に作製され、このウェル１０には基板電圧を印加するための基板電極（図示せず）が設けられる。メモリトランジスタＭ１１，Ｍ２１は、シリコン基板９のチャネル形成箇所の上方に形成されるシリコン酸化膜（トンネル膜）５１と、トンネル膜の上方に配置されるシリコン窒化膜（電荷蓄積膜）５２と、電荷蓄積膜の上方に配置されるシリコン酸化膜（ブロック膜）５３と、ブロック膜の上方に配置されるゲート電極５４とが積層されたゲート構造を有するＭＯＮＯＳ型トランジスタである。
【００１４】
このように、２つのメモリトランジスタＭ１１，Ｍ２１を用いて１ビットの情報を表現する場合、たとえば、コンタクトビアやトランジスタのゲートなどを全て等間隔な長さＦでレイアウトすると、図４のように、隣のセルとのスペースも含めて、最小の面積は１０Ｆｘ７Ｆとなる。実際は全て同じサイズではなく、ゲート長はより細く、コンタクトはより太いなどの多少の増減はあるが、最小加工寸法であるゲートのチャネル方向の幅をＦとすると、おおむね実際も同様の面積となる。一方で、最小のＳＲＡＭの面積は、たとえば１２０Ｆ２となるが、メモリトランジスタのゲートのチャネル方向の隣にパストランジスタを配置する場合、メモリトランジスタとパストランジスタの間隔を１Ｆ以上７Ｆ以下の、１つの素子分離（ＳＴＩ：Shallow Trench Isolation）領域をはさんで配置することで、ＳＲＡＭの面積（１２０Ｆ２）よりも小さいチップ面積とすることができる。また、メモリトランジスタのゲートのチャネル幅方向の隣にパストランジスタを配置する場合、メモリトランジスタとパストランジスタの間隔を１Ｆ以上５Ｆ以下にして配置することで、ＳＲＡＭの面積よりも小さいチップ面積とすることができる。このように、メモリトランジスタＭ２１とパストランジスタＰＴ１が１Ｆ以上、７Ｆ以下の幅を有する１つの素子分離（ＳＴＩ）を挟んで隣接することによって、ロジックスイッチへの電源供給を遮断した後に再度電源供給を再開した場合、メモリトランジスタＭ１１，Ｍ２１に記憶されたデータに応じて、すばやくパストランジスタＰＴ１のオン／オフを制御することができる。
【００１５】
図２に示すとおり、メモリトランジスタＭ１１，Ｍ２１のゲートは、いずれもワード線ＷＬ１に接続されている。メモリトランジスタＭ１１のソースドレイン電極１５のうち、一方はビット線ＢＬ１に接続されており、他方はメモリトランジスタＭ２１のソースドレイン電極の一方に接続されている。メモリトランジスタＭ２１のソースドレイン電極１５の他方は、ビット線ＢＬ２に接続されている。また、メモリトランジスタＭ１１，Ｍ２１の接続ノードＱは、パストランジスタＰＴ１のゲートに接続されている。
【００１６】
なお、メモリトランジスタＭ１１，Ｍ２１のゲートがいずれもワード線ＷＬ１に接続されているとは、電気的に同電位であることを示しており、たとえば、図５のように、局所的には別の配線に接続されていても、ＷＬ１とＷＬ２が同電位で動作されていれば、後で示す、書き込み方法、消去方法、動作方法などは、全て同じ動作を行うことが可能である。
【００１７】
なお、ここでは、メモリトランジスタＭ１１，Ｍ２１がＰ型ウェル上に形成されたＮ型トランジスタとして説明するが、Ｎ型ウェル上に形成されたＰ型トランジスタであっても良い。また、図３において、メモリトランジスタＭ１１，Ｍ２１は、ＳＴＩ１７で囲まれた同一アクティブエリア（以下、ＡＡと略す）上に形成されているが、異なるＡＡ上に形成されていても良い。また、基板はシリコン基板として説明するが、その他の半導体であっても良い。さらに、トンネル膜，電荷蓄積膜，ブロック膜，ゲート電極は、膜種の異なる複数の膜の積層であっても良い。
【００１８】
（書き込み方法）
セル１ｂのメモリトランジスタＭ１１，Ｍ２１への書込み方法について図６〜図８を参照して説明する。なお、以降では、メモリトランジスタの電荷蓄積膜に電子が多く蓄積され、閾値電圧Ｖｔｈが高くなった状態を書き込み状態とし、電荷蓄積膜に蓄積された電子の量が少なく、閾値電圧Ｖｔｈが低くなった状態を消去状態とする。また、メモリトランジスタＭ１１，Ｍ２１の消去状態の閾値電圧は２Ｖ、書き込み状態の閾値電圧は６Ｖとして説明する。
【００１９】
本実施形態のメモリトランジスタＭ１１，Ｍ２１への書き込みは、ＣＨＥ（Channel hot electron）を利用する。ＣＨＥは、極めて高いエネルギーを有している電子で、トランジスタのドレイン電圧がある量よりも大きくなり、チャネルがドレイン端でピンチオフを起こしたときに発生する。ソースドレイン間の電位差によって発生したＣＨＥを、ゲート電圧によって電荷蓄積膜に引き込み、メモリトランジスタへの書き込みを実現する。ＣＨＥを用いた書き込み方式の場合、ＦＮ（Fowler-Nordheim）電流を用いた書き込み方式と比べて、個々の端子に印加する電圧が小さいという利点がある。
【００２０】
メモリトランジスタＭ１１，Ｍ２１がいずれも消去状態のときに、メモリトランジスタＭ２１にのみデータを書き込む場合、制御回路が、図６（ａ）に示すようにワード線ＷＬ１に第１の書き込み電圧を印加し、ビット線ＢＬ２に第２の書き込み電圧を印加する。また、ビット線ＢＬ１と基板電極には接地電圧を印加する。
【００２１】
第１の書き込み電圧は、消去状態のメモリトランジスタＭ１１，Ｍ２１の閾値電圧Ｖｔｈ以上であり、ＦＮ電流によってメモリトランジスタへの書き込みがされる電圧よりも低い電圧に設定する。具体的には、ＦＮ電流によってメモリトランジスタへの書き込みが行われるには、２０Ｖ程度の電圧が必要である。そのため、第１の書き込み電圧は、２０Ｖよりも低い電圧に設定する。
【００２２】
第２の書き込み電圧は、シリコンとトンネル膜５１との間の障壁高さを超える電圧に設定する。これは、メモリトランジスタＭ２１のドレイン端に発生したＣＨＥがシリコン酸化膜（トンネル膜）５１のエネルギー障壁を飛び越えてシリコン窒化膜（電荷蓄積膜）１２に入る必要があるためである。また、第２の書き込み電圧は、メモリトランジスタＭ２１のウェル（Ｐ型）とソースドレインの拡散層（Ｎ型）との間のｐｎ接合が破壊されない程度の電圧に設定する。
【００２３】
本実施形態では、例えば第１の書き込み電圧を１０Ｖとし、第２の書き込み電圧を４Ｖとする。ただし、第１の書き込み電圧と第２の書き込み電圧は、これに限らず、第１の書き込み電圧と第２の書き込み電圧とが同じ電圧である場合や、第２の書き込み電圧が第１の書き込み電圧よりも大きい場合も考えられる。
【００２４】
図６（ｂ）は、第１の書き込み電圧と第２の書き込み電圧の印加のタイミングを示す図である。本実施形態では、図６（ｂ）に示すように、ビット線ＢＬ２に第２の書き込み電圧を与える以前に、ワード線ＷＬ１に第１の書き込み電圧を与える。
【００２５】
このような書き込み方式により、選択的なメモリの書き込みが可能であり、書き込み電圧によるパストランジスタＰＴ１のゲート破壊を回避することが可能である。まず、選択的なメモリの書き込みが可能である原理について説明する。
【００２６】
第１の書き込み電圧（例えば１０Ｖ）をワード線ＷＬ１に印加すると、メモリトランジスタＭ１１，Ｍ２１は、ともにオン状態となる。第１の書き込み電圧は、ＦＮ電流による書き込みに必要な電圧よりも低い電圧である。そのため、第１の書き込み電圧が印加されただけでは、メモリトランジスタＭ１１，Ｍ２１のいずれにも書き込みは生じない。
【００２７】
その後、第２の書き込み電圧（例えば４Ｖ）をビット線ＢＬ２に印加する。これによって、メモリトランジスタＭ１１とメモリトランジスタＭ２１とで、ソースに対するゲートの電位差（以下ではドライブ電圧と称する）に差が生じる。メモリトランジスタＭ１１のドライブ電圧は１０Ｖであり、メモリトランジスタＭ２１のドライブ電圧は６Ｖである。一般にトランジスタのチャネル抵抗はドライブ電圧が大きいほど小さくなる。すなわち、ビット線ＢＬ２に接続されたメモリトランジスタＭ２１よりも、メモリトランジスタＭ１１の方が低抵抗となる。
【００２８】
ここで、メモリトランジスタＭ１１のチャネル抵抗をＲ１、メモリトランジスタＭ２１のチャネル抵抗をＲ２とし、ビット線ＢＬ１，ＢＬ２に印加する電圧をそれぞれＶＢＬ１，ＶＢＬ２とし、ノードＱの電位をＶＱとすると、ＶＱは以下の式で表される。  
ＶＱ＝（Ｒ１／（Ｒ１＋Ｒ２））＊（ＶＢＬ２−ＶＢＬ１）
ここで、Ｒ１＜Ｒ２であるから、ＶＱは（ＶＢＬ２−ＶＢＬ１）／２よりも小さくなる。すなわち、ＶＱはＶＢＬ２よりもＶＢＬ１に近い電位となり、メモリトランジスタＭ１１のソースドレイン電圧よりもメモリトランジスタＭ２１のソースドレイン電圧の方が大きくなる。
【００２９】
前述のように、ＣＨＥはメモリトランジスタのチャネルがドレイン端でピンチオフするときに発生する。メモリトランジスタのソースドレイン電圧を大きくしていくと、ある電圧（以下ではＶＤｓａｔと称する）に達したところでピンチオフが生じ、いったんピンチオフが生じるとメモリトランジスタのドレイン電流は飽和する。
【００３０】
図７は、メモリトランジスタに５種類のドライブ電圧（Ｖｄｒｉｖｅ）与えた場合の、ソースドレイン電圧とドレイン電流の関係を示す図である。図７において、５種類のドライブ電圧の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５である。点線はチャネルがピンチオフするソースドレイン電圧（ＶＤｓａｔ）を表したものである。一般に、ドライブ電圧が大きいほど、ＶＤｓａｔは大きくなる。前述のとおり、メモリトランジスタＭ１１のドライブ電圧はメモリトランジスタＭ２１のドライブ電圧よりも大きい。すなわち、ピンチオフに必要なソースドレイン電圧は、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりも大きい。しかしながら、メモリトランジスタＭ１１のソースドレイン電圧は、メモリトランジスタＭ２１のソースドレイン電圧よりも小さい。このため、メモリトランジスタＭ２１ではチャネルのピンチオフが生じて、ＣＨＥによるメモリの書き込みが行われる一方、メモリトランジスタＭ１１ではピンチオフに必要なソースドレイン電圧が得られず、ＣＨＥによる書き込みが生じない。
【００３１】
図８は、図２のセル１ｂを有するデバイスにおいて、本実施形態の書き込み方法によってメモリトランジスタに選択的な書き込みが行われることを実験で確かめたグラフである。図８において点線は消去状態のメモリトランジスタの特性を示す。本実験では、２つのメモリトランジスタは同じ特性を有するメモリトランジスタである。そのため、２つのメモリトランジスタがどちらも消去状態の場合、２つのメモリトランジスタの特性は同一である。図８において実線は、消去状態の２つのメモリトランジスタを含むセル１ｂに対して、図６に示した書き込み方法を実施した場合の、２つのメモリトランジスタの特性を示す。図８に示すとおり、図６に示した書き込み方法を実施した場合、メモリトランジスタＭ１１の閾値電圧Ｖｔｈは変化せず、メモリトランジスタＭ２１の閾値電圧Ｖｔｈのみが上昇する。つまり、メモリトランジスタＭ２１に対して選択的にデータを書き込むことができたことが示されている。
【００３２】
次に、書き込み電圧によるパストランジスタＰＴ１のゲート破壊を回避することができる原理について説明する。高速なロジックスイッチを実現するためには、パストランジスタＰＴ１のゲート絶縁膜の膜厚は数ｎｍであることが望ましい。この場合のゲート絶縁膜の破壊耐圧は２Ｖ程度だと考えられている。従って、ノードＱの電位が２Ｖ以上になると、パストランジスタＰＴ１のゲート破壊が生じる恐れがある。
【００３３】
本実施形態による書き込み方法によれば、書き込み中のドライブ電圧は、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりも大きい。したがって、ノードＱの電位ＶＱは、ほとんど０Ｖとなり、パストランジスタＰＴ１のゲートにほとんど電圧がかからない状態で安定となる。
【００３４】
図９は、図２に示すセル１ｂのワード線ＷＬ１に１０Ｖを印加した状態で、ビット線ＢＬ２に印加する電圧ＶＢＬ２を変化させたときのノードＱの電位ＶＱの変化を示す図である。ＶＢＬ２が１Ｖ以下ではグラフがほぼ直線であり、その傾きは０．５より小さい。これは、メモリトランジスタＭ１１のチャネル抵抗Ｒ１がメモリトランジスタＭ２１のチャネル抵抗Ｒ２よりも小さいことを意味している。ＶＢＬ２を大きくすると、あるところでＶＱはほとんど０Ｖで一定となる。これは、メモリトランジスタＭ２１でピンチオフが発生し、生じたＣＨＥによってメモリトランジスタＭ２１が書き込まれて、メモリトランジスタＭ２１のチャネル抵抗Ｒ２が著しく増加したことを示している。
【００３５】
このように、本実施形態の書き込み方法によると、ＶＱは０Ｖないしは０Ｖに近い電位に抑えることが可能で、パストランジスタＰＴ１に破壊が懸念される程度の電圧（２Ｖ程度）が印加されることはない。したがってパストランジスタＰＴ１のゲート絶縁膜の膜厚を十分薄く設計することが可能で、ロジックスイッチの高速動作が可能となる。
【００３６】
図６（ｂ）に示したように、本実施形態では、ビット線ＢＬ２に第２の書き込み電圧を与える以前に、ワード線ＷＬ１に第１の書き込み電圧を与える。ワード線ＷＬ１が０Ｖまたは浮遊状態のときにビット線ＢＬ２に第２の書き込み電圧を与えた場合、メモリトランジスタＭ１１のチャネル抵抗Ｒ１とメモリトランジスタＭ２１のチャネル抵抗Ｒ２とに差が生じず、ＶＱがパストランジスタの破壊電圧以上になってしまう可能性がある。ましてや、製造ばらつき等の影響で消去状態のメモリトランジスタＭ１１とＭ２１で、閾値電圧Ｖｔｈに差があり、メモリトランジスタＭ２１の閾値電圧Ｖｔｈの方が小さくなった場合には、メモリトランジスタＭ２１がメモリトランジスタＭ１１よりも低抵抗となる。このとき、ビット線ＢＬ２に第２の書き込み電圧を与えると、ＶＱはＶＢＬ２に近い値になり、パストランジスタＰＴ１のゲートが破壊される恐れがある。
【００３７】
それに対して、先にワード線ＷＬ１に第１の書き込み電圧を与えると、ビット線ＢＬ２に電圧を与えたときには、必ずメモリトランジスタＭ１１とＭ２１とでドライブ電圧に差が生じる。このドライブ電圧の差は、メモリトランジスタの閾値電圧のばらつき量よりも十分大きい。そのため、ビット線ＢＬ２に第２の書き込み電圧を与えたときに、ＶＱの電位が予期せずＶＢＬ２に近い値となることはなく、パストランジスタＰＴ１に想定以上の電圧が印加されることはない。
【００３８】
本実施形態のセルをアレイ状に並べた場合、図１０に示すように複数のセルが同じワード線に接続される。セルアレイにおいて、１つのセル（例えばセル１１ｂ）に書き込みを行うときに、同じワード線に接続された他のセル（例えばセル１２ｂ）への書き込みを防止するには、他のセル（セル１２ｂ）のビット線ＢＬ１とＢＬ２の電位を等しくすれば良い。これによって、他のセル（セル１２ｂ）にはＣＨＥが発生せず、書き込みが起こらない。
【００３９】
もしくは、図１１のように、隣り合うセルでビット線を共有することも可能であるが、この場合も、セル１１ｂを書き込みを行う際に、セル１２ｂのビット線ＢＬ１をＢＬ２の電位と等しくすることで、セル１２ｂは書き込みを行わず、セル１１ｂにのみ書き込みを行うことが可能である。
【００４０】
以上説明したように、本実施形態によれば、メモリトランジスタに選択的な書き込みを行う目的やパストランジスタのゲート絶縁膜の破壊防止の目的でセルに新たな素子を追加する必要が無い。また、セルに含まれる２つのメモリトランジスタは１本のワード線に接続される。このため、本実施形態によると、チップ面積は小さく、メモリトランジスタへの選択的な書き込みが可能で、メモリへの書き込みによってパストランジスタに高電圧が印加されることがないプログラマブルロジックスイッチを実現することができる。
【００４１】
本実施形態のセルは図１２のようにノードＱに複数のパストランジスタが接続されても良い。またはノードＱはインバーターの入力端子に接続されても良いし、トランスファーゲートの入力端子に接続されても良い。いずれの場合も、これらのパストランジスタ、あるいはインバーターやトランスファーゲートを構成するトランジスタは、いずれもゲート電極がノードＱに接続される。
【００４２】
なお、上述の説明では、メモリトランジスタＭ２１への書き込み方法について述べたが、メモリトランジスタＭ１１への書き込みも同様の方法で実現可能である。メモリトランジスタＭ１１に書き込む場合には、ビット線ＢＬ１に第２の書き込み電圧を印加し、ビット線ＢＬ２を接地電圧にする。
【００４３】
また、上述の説明では、ビット線ＢＬ１と基板電極には接地電圧を与えたが、負の符号を持つ第３の書き込み電圧を与えても良い。メモリトランジスタのウェルの電位を負にすることによって、電子の注入効率を上げ、第１の書き込み電圧の値を小さくできることが期待できる。ただしこの場合は、基板電極に与えた第３の書き込み電圧によって、パストランジスタのゲート絶縁膜が破壊されないよう注意する必要がある。書き込み中のノードＱの電位はほとんどＶＢＬ１と等しくなるため、ＢＬ１に与える電圧と第３の書き込み電圧の差が、パストランジスタのゲート絶縁膜の耐圧以下である必要がある。例えばＢＬ１にも第３の書き込み電圧を与えると、パストランジスタのゲート絶縁膜に与える負荷を最小化できる。なお、ビット線ＢＬ１と基板電極に与える電圧は同じでも良いし、異なっても良い。
【００４４】
（消去方法）
本実施形態のメモリトランジスタからデータを消去する方法について図１３を参照して説明する。メモリトランジスタを消去状態にするときには、制御回路は、基板電極に０Ｖの電圧を与えた状態で、ワード線ＷＬ１に負の消去電圧を印加する。本実施形態の消去方法にはＦＮ電流を用いるため、消去電圧は例えば−２０Ｖである。この消去方法によると、セルに含まれるメモリトランジスタＭ１１，Ｍ２１はいずれも消去状態になる。また、セルアレイにおいて同じワード線に接続されたメモリトランジスタは、全て消去状態になる。消去時には基板電位を０Ｖに設定するため、パストランジスタＰＴ１にはダメージが与えられない。
【００４５】
ワード線ＷＬ１に負の消去電圧を印加した場合、メモリトランジスタのゲートとドレイン間の容量結合によって、ノードＱの電位ＶＱが負の方向に持ち上がることが想定される。しかしながら、ＶＱが基板電位よりも低くなると、メモリトランジスタのウェル（ｐドープ）とドレインの拡散層（ｎドープ）のｐｎ接合を介して電流が流れるから、その電流によってＶＱは直ちに基板電位と同じ電位に落ち着く。よって、消去電圧の容量結合によってパストランジスタＰＴ１に高電圧が印加されることは無い。
【００４６】
なお、メモリトランジスタからデータを消去する方法として、基板電極に正の消去電圧（例えば２０Ｖ程度）を印加し、ワード線ＷＬ１に０Ｖの電圧を与える方法も考えられる。しかしながら、本実施形態においては、メモリトランジスタＭ１１，Ｍ２１とパストランジスタＰＴ１のウェルは共通であり、メモリトランジスタＭ１１，Ｍ２１に消去電圧を与えると、パストランジスタＰＴ１にも同時に消去電圧が印加される。すると、パストランジスタＰＴ１のソースとウェルあるいはドレインとウェルのｐｎ接合を介して、消去電圧がパストランジスタＰＴ１から出力されてしまう。パストランジスタＰＴ１のソースおよびドレインは、別のロジック回路（例えばインバーターの入出力等）に接続されていることが考えられ、これらの別のロジック回路を構成するトランジスタも高速動作のために、ゲート絶縁膜の膜厚が薄い方が望ましい。このような別のロジック回路を構成するトランジスタにパストランジスタＰＴ１から出力された高電圧な消去電圧が印加されると、ゲート絶縁膜が破壊される可能性がある。
【００４７】
それに対して、本実施形態による消去方法を用いれば、パストランジスタのソースやドレインの電位が高電圧になることがなく、パストランジスタに接続するロジック回路は、ゲート酸化膜の膜厚が十分薄くて高速なトランジスタを構成することが可能である。
【００４８】
（動作方法）
本実施形態のロジックスイッチを動作させる場合には、制御回路は、ワード線ＷＬ１に消去状態の閾値電圧と、書き込み状態の閾値電圧との間の電圧を印加し、ビット線ＢＬ１、ＢＬ２の一方に第１の動作電圧を印加し、他方に第１の動作電圧よりも小さい第２の動作電圧を印加する。これによって、消去状態のメモリトランジスタがオン状態となり、書き込み状態のメモリトランジスタがオフ状態となる。そして、パストランジスタがＮ型トランジスタの場合、消去状態のメモリトランジスタを介して、第１の動作電圧がパストランジスタのゲートにかかるとパストランジスタがオン状態となり、第２の動作電圧がパストランジスタのゲートにかかるとパストランジスタがオフ状態となる。なお、ロジックスイッチ動作時には、パストランジスタのゲートにかかる電圧がパストランジスタのソースあるいはドレインに入力される信号の電圧よりも高くなるように設定すると、パストランジスタを通過する信号がフルスイングするため、消費電力が低下し、遅延も減少する。具体的には、オン状態のパストランジスタのゲートにかかる電圧が、信号の電圧とパストランジスタの閾値を足した値よりも大きくなるようにする。
【００４９】
オン状態のパストランジスタのゲートにかかる電圧は、第一の動作電圧が消去状態のメモリトランジスタを介して与えられる。メモリトランジスタを構成するトランジスタがN型トランジスタの場合、第一の動作電圧をパストランジスタのゲート電圧に与えるためには、メモリトランジスタのゲートに与える電圧は第一の動作電圧とメモリトランジスタの閾値電圧を足した値よりも大きくなるようにする。
【００５０】
すなわち、パストランジスタを通過する信号の高いほうの電圧レベルをVdh、パストランジスタを通過する信号の低いほうの電圧レベルをVdl、パストランジスタの閾値電圧をVthpt、N型のメモリトランジスタの消去状態の閾値電圧をVthm、ワード線ＷＬ１にかける消去状態の閾値電圧と書き込み状態の閾値電圧との間の電圧をVwl、第１の動作電圧をV1、第２の動作電圧をV2とすると、第１及び第２の動作電圧がメモリトランジスタを介して与えられるため、
Vwl > Vthm + V1
Vwl > Vthm + V2
を満たす必要がある。ただし、今、第１の動作電圧が第２の動作電圧より大きいとすると、
Vwl > Vthm + V1
を満たせばよいことになる。また、パストランジスタがオン状態のときは、通過する信号がフルスイングする条件、パストランジスタがオフ状態のときは、信号を通過させないための条件から、
V1 > Vdh + Vthpt
V2 < Vdl + Vthpt
を満たすようにする。また上記式から、
Vwl > Vthm + Vdh + Vthpt
の関係も導かれる。各電圧を、上記の関係を満たすような値に設定すると、消費電力も低下させず、遅延の減少も抑えられる。なお、上記の式は、パストランジスタがP型トランジスタの場合も、Vthptを負の値として、同様の式で表すことができる。
【００５１】
（レイアウト）
図１４に本実施形態のロジックスイッチを備えた半導体集積回路のレイアウトの一例を示す。この半導体集積回路のレイアウトでは、パストランジスタＰＴ１等のロジックトランジスタを設ける領域（ロジックトランジスタエリア）Ａ２に挟まれたメモリトランジスタを設ける領域（メモリトランジスタエリア）Ａ１がチップ内に少なくとも１箇所存在する。ロジックトランジスタのゲート電極材料の下面は、メモリトランジスタのゲート電極材料の下面よりも、基板からの高さが低い。
【００５２】
このようにレイアウトを行うと、メモリトランジスタを１箇所に集めて配置するレイアウトと比較して、メモリトランジスタとロジックトランジスタの距離が近いため、チップ上に設けられる配線の数を少なくすることができる。もしくは、総配線長を短くすることができる。このため、チップ面積を削減することができる。また、ロジックスイッチへの電源供給を遮断した後に再度電源供給を再開した場合、メモリトランジスタＭ１１，Ｍ２１に記憶されたデータに応じて、すばやくパストランジスタＰＴ１のオン／オフを制御することができ、電源遮断と復帰を早くすることができる。従来の方法では、長い配線を通って電源が供給されるため、本発明に比べて電源復帰に時間がかかる。
【００５３】
本実施形態のロジックスイッチを備えた半導体集積回路は、図１５のようなレイアウトを用いても良い。図１５（ａ）や図１５（ｂ）に示すように、メモリトランジスタエリアＡ１をロジックトランジスタエリアＡ２によって挟むことにより、総配線長を短くすることができるとともに、メモリトランジスタエリアＡ１を集めることによって、高密度にメモリトランジスタを配置することができ、チップ面積を削減することができる。
【００５４】
図１５のようなレイアウトを用いる場合、図１６（ａ）に示すように、複数のメモリトランジスタはメモリトランジスタのチャネル長方向（ゲート電極の方向と垂直な方向）に並べて配置されても良いし、図１６（ｂ）に示すように、複数のメモリトランジスタはメモリトランジスタのチャネル幅方向（ゲート電極の方向と平行な方向）に並べて配置されても良い。図１６（ａ）のように配置する場合、図１６（ｂ）の場合と比較してメモリトランジスタとロジックトランジスタを接続する配線が短い。そのため、ロジックスイッチへの電源供給を遮断した後に再度電源供給を再開するときの復帰時間が短い。ただし、メモリトランジスタとロジックトランジスタの距離はＳＴＩの幅ではなくメモリトランジスタのゲート電極とロジックトランジスタのゲート電極の距離で決まる。そのため、チップ面積は、ＳＲＡＭを用いた場合（１２０Ｆ２）よりは小さいが図１６（ｂ）の場合よりも大きくなる。
【００５５】
図１６（ｂ）のように配置する場合、ゲート電極を複数のセルで共有することができる。そのため、ワード線として金属配線を配置する必要が無く、図１６（ａ）の場合よりも更に総配線長を短くすることができる。また、ロジックトランジスタの距離はロジックトランジスタとメモリトランジスタの間に設けられたＳＴＩの幅で決まる。このため、図１６（ａ）の場合よりもチップ面積を小さくすることができる。ただし、図１６（ｂ）の配置の場合、メモリトランジスタとロジックトランジスタを接続する配線がゲート電極を越える必要がある。そこで、基板表面に対して垂直方向に高い配線レベルまで配線を持ち上げてメモリトランジスタとロジックトランジスタを接続する必要がある。また、ここでは図示されないBL１とBL２の配線も、ゲート電極の方向に対して垂直方向に配置されるため、メモリトランジスタとロジックトランジスタを接続する配線と同じ方向となり、どちらかの配線を迂回させる必要がでてくる。このため、レイアウトが複雑となる。また、配線間の容量などの影響で電源復帰が図１６（ａ）の場合と比較して長くなる。
【００５６】
また、本実施形態のロジックスイッチを備えた半導体集積回路は、図１７のようなレイアウトを用いても良い。図１７に示すレイアウトでは、所定の方向（Ｘ軸方向とする）に並べられたメモリトランジスタエリアＡ１を行とすると、第１の行のメモリトランジスタエリアＡ１が、第２の行のメモリトランジスタエリアＡ１と異なるＸ座標の位置に配置される。なお、図１７では、１行おきにＸ軸方向と垂直な方向（Ｙ軸方向とする）のメモリトランジスタエリアＡ１が並ぶように配置されているが、２以上の行おきにＹ軸方向のメモリトランジスタエリアＡ１が並ぶように配置しても良い。
【００５７】
図１４、図１５、図１７のレイアウトは、いずれもメモリトランジスタエリアＡ１を周期的に配置するレイアウトである。微小な最小加工寸法のデバイスを作製するためには、このように周期的な構造にする必要がある。つまり、周期的な構造にすることによって、微小な加工寸法でメモリトランジスタを作製することができ、ロジックスイッチの動作速度の向上やチップ面積の縮小が可能となる。
【００５８】
メモリトランジスタのレイアウトの例を図１８に示す。図１６では、図１８（ａ）のメモリトランジスタのレイアウトを例にして説明したが、メモリトランジスタのレイアウトは、これに限らず図１８（ｂ）〜図１８（ｄ）のようなレイアウトでも良い。図１８（ａ）のように、メモリトランジスタとメモリトランジスタの間にコンタクトプラグを設けると、コンタクトプラグの金属が遮蔽となり、隣接するメモリトランジスタの影響を排除することができ、メモリトランジスタ間の相互作用による誤動作を避けることができる。隣接するメモリトランジスタの影響の大きさは、隣接するメモリトランジスタ同士のチャネルの距離や、テクノロジーノードや、メモリトランジスタの電荷蓄積層の材料や、メモリトランジスタのサイズなどに依存する。隣接するメモリトランジスタの影響が大きい場合には、メモリトランジスタとメモリトランジスタの間にコンタクトプラグを設けることによって、メモリトランジスタ同士を近づけて配置することが可能となる。また、図１８（ｂ）のように、メモリトランジスタのチャネル幅以上の幅を有するコンタクトプラグを設けることによって、遮蔽効果を更に高めることができる。
【００５９】
隣接するメモリトランジスタの影響が少ない場合には、図１８（ｃ）のように、セル内のメモリトランジスタ同士の距離を近づけることによって、メモリトランジスタを高密度に配置することができる。図１８（ｃ）では、メモリトランジスタのチャネル同士の距離をコンタクトプラグの大きさよりも近づけ、コンタクトプラグは、メモリトランジスタのチャネル同士の間の領域とは異なる領域に配置する例である。
【００６０】
図１８（ｄ）のようなメモリトランジスタのレイアウトでは、図１８（ａ）の場合と比較してロジックトランジスタとメモリトランジスタとを接続する配線を近づけることができ、ロジックスイッチへの電源供給を遮断した後に再度電源供給を再開するときの復帰時間が短い。また、図１８（ｄ）では、メモリトランジスタとメモリトランジスタの間にコンタクトプラグが設けられているため、隣接するメモリトランジスタの影響を排除することもできる。
【００６１】
メモリトランジスタとロジックトランジスタのチャネル長とチャネル幅について図１９を用いて説明する。図１９（ａ）に示すように、メモリトランジスタのチャネル長はロジックトランジスタのチャネル長よりも長い。通常、メモリトランジスタのゲート絶縁膜（トンネル膜と電荷蓄積膜とブロック膜を合わせた膜）のＳｉＯ２換算膜厚（ＥＯＴ）は、ロジックトランジスタのＥＯＴよりも厚いため、リーク電流が大きくなる傾向がある。そこで、メモリトランジスタのチャネル長をロジックトランジスタのチャネル長よりも長くすることで、メモリトランジスタのオフ電流を低下させることができ、低消費電力となる。なお、図１９では、メモリトランジスタと電気的に接続されるロジックトランジスタのみ記載しているが、隣接するトランジスタのポリシリコン幅を大きく変えると製造プロセスが困難になることもある。その場合には、メモリトランジスタと直接接続されるロジックトランジスタのチャネル長はメモリトランジスタのチャネル長と同程度におさえ、図示されないメモリトランジスタと直接接続されないロジックトランジスタのチャネル長をメモリトランジスタのチャネル長に比べて徐々に短くすることも可能である。
【００６２】
なお、異なるチャネル長とは、製造上のばらつきよりも大きく異なる長さを持つものであり、たとえば、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、一方に対して10%以上異なる長さのものを言う。
【００６３】
メモリトランジスタとロジックトランジスタのチャネル幅は、図１９（ｂ）に示すように、メモリトランジスタの方が大きい場合も考えられるし、図１９（ｃ）に示すようにメモリトランジスタの方が小さい場合も考えられる。ロジックトランジスタのソースドレインで信号変化が起きると、ソースドレインとゲート間の容量カップリングによりゲート電極にノイズが発生する。このとき、図１９（ｂ）のようにメモリトランジスタのチャネル幅が大きいと、メモリトランジスタで流せる電流量が大きいため、ロジックトランジスタのゲートに生じるノイズを低下させることができ、ロジックスイッチを安定に動作させることができる。一方、ロジックトランジスタのゲートに生じるノイズは、ロジックトランジスタのソースドレインとゲート間の容量に依存するため、容量が十分小さければ生じるノイズも小さくなる。このような場合には、メモリトランジスタを流れる電流量が大きい必要が無いため、メモリトランジスタのチャネル幅を小さくすることで、メモリトランジスタの面積を削減することができる。
【００６４】
このように、本実施形態では、ロジックスイッチのセルを、ゲートが１本のワード線に接続された２つの不揮発なメモリトランジスタと、この２つのメモリトランジスタのソースドレイン端の一端同士が接続されたノードに、ゲートが接続されたロジックトランジスタから構成する。そして、メモリトランジスタを設ける領域を、チップ内に分散して配置する。不揮発なメモリトランジスタを用いているため、電源遮断が可能となり、消費電力を低下することができる。さらに、メモリトランジスタへの選択的な書き込みを行うために、２つのメモリトランジスタのソースドレイン端の一端同士が接続されたノードに、ソースドレイン端が接続されたトランジスタを設ける必要も無い。また、メモリトランジスタとロジックトランジスタを近くに配置するため、総配線長を短くすることができる。これによって、チップ面積を削減することができる。
【００６５】
図４０は、図１４や図１５のレイアウトに回路図を加えた、より詳細なレイアウトを示したものである。図４０では、メモリトランジスタエリアＡ１には９個のロジックスイッチに接続される不揮発メモリを備えた例を示している。ここでは２つの不揮発メモリで構成される一組の不揮発メモリ群が、一方向に３つ、それと垂直方向に３つに周期的に配置されている。メモリトランジスタエリアＡ１はロジックトランジスタエリアＡ２に挟まれたレイアウトになっている。
【００６６】
ロジックトランジスタエリア内の、スイッチ２０１はパストランジスタを示し、トランジスタの両端に接続される配線を、不揮発メモリの値に応じて接続/非接続を切り替えることが可能である。
【００６７】
スイッチ２０２は、ＣＭＯＳインバータと、そのグラウンド側にＮ型トランジスタのスイッチが接続され、ＣＭＯＳインバータの出力にもＮ型トランジスタのパストランジスタスイッチが接続されている。ＣＭＯＳインバータを用いることで、配線出力の方向が一方向に決まってしまうが、配線のドライブ能力が高まるため、配線遅延が削減される。ＣＭＯＳインバータのグラウンドと出力に接続されたスイッチはメモリの値によってＯＮとＯＦＦが制御され、出力のパストランジスタスイッチをＯＦＦにする場合には、ＣＭＯＳインバータへの電源供給も遮断されるため、ＣＭＯＳインバータの消費電力を削減することができる。
【００６８】
スイッチ２０３は、スイッチ２０２にさらに、ＣＭＯＳインバータの入力側にＮＡＮＤゲートの構成を接続したもので、ＮＡＮＤゲートの一方の入力にメモリの出力が接続されている。図４０では、スイッチ２０３のＣＭＯＳインバータのグラウンド側にトランジスタは接続していないが、スイッチ２０２と同様に電源遮断用のトランジスタを設けても良い。スイッチ２０２では、インバータが１つであったため、信号の論理がスイッチ通過により反転してしまったが、スイッチ２０３ではスイッチ通過により論理反転は起こらないため、設計が容易になる。また、パストランジスタスイッチをＯＦＦする場合には、ＮＡＮＤゲートのグラウンド側の電源遮断を行い、かつ、電源電位側のＰ型トランジスタはＯＮするため、ＣＭＯＳインバータの入力にはＨｉｇｈの信号が入力される。ＣＭＯＳインバータの入力がＨｉｇｈでもＬｏｗでもない間の電位レベルになると、ＣＭＯＳインバータのリーク電流が増大することになるが、スイッチ２０３の構成ではそれが抑制され、低消費電力で電源遮断を行うことができる。また、ＮＡＮＤゲートのメモリに接続されるＰ型トランジスタは、ＦＰＧＡ動作におけるスイッチングでは電流が流れないため、チャネル長を太くしたり、チャネル幅を狭くしたり、もしくは複数のＰ型トランジスタを直列接続してもよく、それによって、パストランジスタＯＦＦ時にはＮＡＮＤゲート自体のリーク電流も削減することが可能になる。
【００６９】
スイッチ２０４はＣＭＯＳインバータとその出力にパストランジスタが接続されている。構成はスイッチ２０２と似ているが、メモリの出力はＣＭＯＳインバータの入力に接続され、パストランジスタのゲートには別の信号が接続される。これにより、メモリのデータと別の信号により論理演算を行うことが可能であり、典型的にはルックアップテーブル回路（ＬＵＴ回路）を構成することが可能になる。
【００７０】
上記スイッチのいずれの場合にも、メモリの出力はロジックトランジスタのゲート電極のみに接続される。また、上記では、パストランジスタにＮ型トランジスタを用いて構成した例を示しているが、パストランジスタにＰ型トランジスタを用いて構成する場合には、特にスイッチ２０２や２０３において、パストランジスタがＯＦＦ時にＣＭＯＳインバータやＮＡＮＤゲートの電源遮断が行えるように、適宜論理反転を行うなどしてメモリとの接続を行う。
【００７１】
（電荷蓄積膜の要件）
本実施形態のメモリトランジスタとして、ＭＯＮＯＳ型トランジスタを用いる場合、以下に説明するように、電荷蓄積膜の内部で注入された電荷量の偏りが少ないことが望ましい。
【００７２】
本実施形態の電荷蓄積膜５２に用いられるシリコン窒化物（ＳｉＮ）は、ＳｉとＮの含有率によって電荷のトラップ準位が異なる。ＳｉＮ中のＳｉモル比に対するＮのモル比の割合をＮ／Ｓｉ比とすると、Ｓｉ原子は不対電子を４つ持ち、Ｎ原子は不対電子を３つ持つ。そのため、ＳｉとＮの化学量論的組成比はＮ／Ｓｉ＝１．３３である（以下、Ｎ／Ｓｉ比が１．３３のＳｉＮ膜をストイキオＳｉＮ膜と称する）。それに対して、Ｎ／Ｓｉ比をストイキオＳｉＮ膜よりも小さくしたＳｉＮ膜（以下、ＳｉリッチＳｉＮ膜と称する）は、電子のトラップ準位がストイキオＳｉＮ膜よりも浅くなり、膜中の電子が比較的動きやすくなる。
【００７３】
電荷蓄積膜５２としてストイキオＳｉＮ膜を用いる場合、書き込みによって電荷蓄積膜１２に注入された電子が膜内で局在してトラップされる。書き込み時に、ＣＨＥはメモリトランジスタのドレイン端で発生する。そのため、ＣＨＥによる書き込みによって電荷蓄積膜内に捕獲された電子は、ドレイン側に集中してトラップされ、メモリトランジスタのチャネル内のポテンシャル分布に非対称性が生じうる。
【００７４】
ｎチャネルトランジスタにおいて、ソースドレイン拡散領域のうちの電位が大きい方を「ドレイン」、電位が小さい方を「ソース」と定義すると、トランジスタのチャネル抵抗はソース側のポテンシャル障壁に大きく支配される。例えば、２つのメモリトランジスタの電荷蓄積膜に同量の電子を注入し、一方のメモリトランジスタは電荷蓄積膜中のドレイン側に電子が多く蓄積され、他方のメモリトランジスタは電荷蓄積膜中のソース側に電子が多く蓄積されたとすると、電荷蓄積膜中のソース側に電子が多く蓄積されたメモリトランジスタの方がソースのポテンシャルを強く変調することができ、閾値電圧Ｖｔｈの変化が大きくなる（例えばIEEE ELECTRON DEVICE LETTERSのVol.21、pp543-545 (2000年)など）。
【００７５】
したがって、ＣＨＥによる書き込みによってドレイン付近の電荷蓄積膜中に電子が局在してトラップされると、ソースとドレインの電圧の印加方向によっては、閾値電圧Ｖｔｈが十分変化しないことが考えられる。
【００７６】
閾値電圧Ｖｔｈが十分変化しないと、ロジックスイッチを動作させるときに問題が生じる可能性がある。図２０に示すようにセル１ｂの各配線に電圧を印加して、ロジックスイッチを動作させる場合を例にして説明する。なお、メモリトランジスタＭ１１は消去状態であり、メモリトランジスタＭ２１は書き込み状態であるとする。このとき、パストランジスタのゲートにはメモリトランジスタＭ１１を通して０Ｖが印加される。この動作条件では、メモリトランジスタＭ２１のソースドレイン拡散領域のうちの、ノードＱに接続された方が「ソース」に相当し、ビット線ＢＬ２に接続された方が「ドレイン」に相当する。ＣＨＥによって注入された電子が電荷蓄積膜中のドレイン側に局在した場合、メモリトランジスタＭ２１の閾値電圧Ｖｔｈが十分に高くならない。これによって、メモリトランジスタＭ２１において大きなチャネルリーク電流が発生し、消費電力が増加してしまう可能性がある。もしくは、ビット線ＢＬ２に印加した電圧をメモリトランジスタＭ２１が遮断できずに、ロジックスイッチが誤動作してしまう可能性がある。
【００７７】
このように、メモリトランジスタの書き込みを行うときには、電子を電荷蓄積膜のソース側の膜中にも分布させることが望ましい。しかし、ストイキオＳｉＮ膜を電荷蓄積膜として用いた場合、メモリトランジスタを書き込み状態にするときに注入された電子を電荷蓄積膜のソース側にも分布させるためには、書き込み時間を長くする必要がある。
【００７８】
それに対して、電荷蓄積膜５２をＳｉリッチＳｉＮ膜にした場合、ＳｉリッチＳｉＮ膜はストイキオＳｉＮ膜と比べてトラップ準位が浅いため、電子が膜内を動きやすい。従って、書き込みによってドレイン端に注入された電子が電荷蓄積膜５２中を移動し、ソース側まで広がる。そのため、図２０に示すようにセル１ｂの各配線に電圧を印加してロジックスイッチを動作させる場合、書き込み状態であるメモリトランジスタＭ２１の閾値電圧Ｖｔｈは高く維持でき、リーク電流の低減やロジックスイッチの誤動作防止が実現できる。また、このとき、ストイキオＳｉＮ膜の電荷蓄積膜を用いる場合のように書き込み時間を長くする必要は無い。
【００７９】
Ｎ／Ｓｉ比が小さくなるほど電荷蓄積膜中の電子は移動しやすくなる。ただし、Ｎ／Ｓｉ比が０．６７に達すると、平均的にＳｉの４つの結合手の内２つが未結合手となるか、隣接するＳｉと共有結合を形成する組成に相当する。この場合、共有結合が大量に存在することになり、ＳｉＮ膜の絶縁性が劣化して、ゲートリーク電流が著しく増大する。従って、Ｎ／Ｓｉ比は、０．６７より大きく、１．３３より小さいことが望ましい。なお、電荷蓄積膜の組成は、電子エネルギー損失分光法（Electron Energy-Loss Spectroscopy：ＥＥＬＳ）で分析すれば、明らかにすることができる。
【００８０】
ＳｉリッチＳｉＮ膜は、トラップ準位が浅い分、トラップされた電子が熱等によって得たエネルギーによってトンネル膜５１を介して基板へ抜ける、またはブロック膜５３を介してゲート電極５４へ抜けることが発生しやすい。これは、メモリトランジスタのデータ保持時間が短くなることを意味している。電子がゲート電極５４側へ抜けるよりも基板側へ抜ける割合が大きいため、メモリトランジスタのデータ保持時間を改善するためには、電荷蓄積膜５２中の電子が基板側に抜けることを防ぐ必要がある。
【００８１】
そこで、電荷蓄積膜５２のＮ／Ｓｉ比を膜中で積層方向に変化させる。具体的には、トンネル膜５１との境界付近の電荷蓄積膜５２は、保持特性を劣化させないためにＮ／Ｓｉ比を大きくし、ブロック膜５３との境界付近の電荷蓄積膜５２は、膜中の電荷の移動を容易にするためにＮ／Ｓｉ比を小さくする。これによって、書き込みによる閾値電圧Ｖｔｈの変化量を大きくし、なおかつ、メモリのデータ保持時間を長くすることができる。なお、ファイルメモリに用いられるメモリトランジスタの場合には、トンネル膜５１との境界付近の電荷蓄積膜のＮ／Ｓｉ比を大きくすることは、消去時間が長くなるため許容できない。しかしながら、本実施形態のプログラマブルロジックスイッチに用いられるメモリトランジスタは、書き換え頻度がファイルメモリのメモリトランジスタと比較して圧倒的に少なく、消去時間の増大は問題とならず、トンネル膜５１の境界付近の電荷蓄積膜５２のＮ／Ｓｉ比を大きくする利点が大きい。
【００８２】
なお、電荷蓄積膜５２としてシリコン窒化膜を用いる場合について説明したが、シリコン酸窒化膜を用いる場合であっても、Ｓｉリッチなシリコン酸窒化膜を用いることによって、電荷蓄積膜内で電子が局在することを防ぐことができる。
【００８３】
（ブロック膜の要件）
本実施形態のメモリトランジスタとして、ＭＯＮＯＳ型トランジスタを用いる場合、メモリトランジスタのブロック膜５３は、電荷を通しにくい材料もしくは膜構成であることが望ましい。典型的なフラッシュメモリでの電荷蓄積膜５２は、基板と電荷のやり取りを行うので、それ以外の部分（ゲート電極５４など）との間で電荷のやり取りを行うのは望ましくない。本実施形態のように、メモリトランジスタをロジックスイッチに適用した場合、ゲート電極５４から電荷蓄積膜５２への電荷の注入あるいは放出（以下、この現象をバックトンネリングと称する）によって、問題が生じる場合がある。
【００８４】
例えば、電荷蓄積膜５２としてＳｉＮを用い、ブロック膜５３としてシリコン酸化物（ＳｉＯ２）やＳｉＮ等のＳｉ系材料のみを用いた場合、消去動作の際に、バックトンネリングによってゲート電極５４から電荷蓄積膜５２に多少の電子が移動し、閾値電圧Ｖｔｈの低下が阻害される。そのため、消去状態のメモリトランジスタの閾値電圧Ｖｔｈが０Ｖ以上となる。ロジックトランジスタを動作させる時には、メモリトランジスタのゲート電極に印加する電圧（読み出し電圧）を、消去状態の閾値電圧Ｖｔｈよりも大きく設定しなければならない。つまり、この場合には正の読み出し電圧をゲート電極に印加する必要がある。この読み出し電圧は典型的には４Ｖ程度である。
【００８５】
ロジックスイッチが動作するときには、常にメモリトランジスタに読み出し電圧を印加する必要がある。このように正の読み出し電圧がメモリトランジスタに常時印加されることによって、消去状態にあったメモリトランジスタに誤書き込みが生じ、ロジックスイッチが誤動作してしまう恐れがある。一般に不揮発メモリをファイルメモリとして用いるとき、保持状態において不揮発メモリに読み出し電圧が印加されることはない。しかしながら、本実施形態のように、不揮発メモリをロジックスイッチに適用した場合、不揮発メモリに常時読み出し電圧が印加された状態での長期信頼性を保証しなければならない。
【００８６】
そこで、メモリトランジスタに電荷を通しにくいブロック膜５３を用いることによって、バックトンネリングを抑え、ロジックスイッチの長期信頼性を保証する。
【００８７】
電荷を通しにくいブロック膜５３の第１例は、真空に対する比誘電率がＳｉＮのそれ（７．０）よりも高い絶縁性物質によって構成したブロック膜である。この絶縁性物質は、例えばアルミ酸化物やハフニウム酸化物である。ブロック膜５３の誘電率が大きいほど、ゲート電極と基板との間の静電的結合が大きくなる。したがって、ブロック膜５３の物理的膜厚を大きくてもゲート電極を基板との間にかかる電界を大きく保つことができる。ブロック膜５３の物理的膜厚を大きくすると、ゲート電極５４と電荷蓄積膜５２との間の電荷のやり取りの効率が下がるため、メモリトランジスタへの書き込みまたは消去時のバックトンネリングを防ぐことができる。
【００８８】
このようにバックトンネリングを防ぐことによって、メモリトランジスタの消去状態の閾値電圧Ｖｔｈをマイナスの値にまで小さくすることができる。これにより、ロジックスイッチの動作時にメモリトランジスタのゲート電極５４に印加する読み出し電圧を０Ｖに設定することが可能となる。すなわち、ロジックスイッチ動作中に非零の読み出し電圧が常に印加されることによるメモリトランジスタの状態変化を防ぐことができる。さらに、読み出し電圧を０Ｖにできるため、読み出し電圧専用の電源を設ける必要が無い。
【００８９】
閾値電圧は例えば以下のように求められる。トランジスタのソースドレイン間に５０ｍＶの電圧を印加し、ゲート電圧を変化させながらソースドレイン間の電流ＩＤＳを測定する。トランジスタのチャネル幅をＷ、チャネル長をＬとしたとき、ＩＤＳ＊Ｌ／Ｗが１０ｎＡとなるゲート電圧を閾値電圧と定義する。
【００９０】
なお、上述のブロック膜５３を用いるとともに、メモリトランジスタのゲート電極５４には、仕事関数が高濃度ｎドープポリシリコンのそれ（４．０５ｅＶ）よりも大きい金属材料を用いる。例えばタンタルやタングステンや窒化チタンを用いる。ゲート電極５４の仕事関数が大きくなるほど、ゲート電極５４から見たブロック膜５３の電子障壁が高くなるので、メモリトランジスタの消去動作中のバックトンネリングを防ぐことができる。
【００９１】
図２１は、電荷を通しにくいブロック膜の第２例を示す図である。図２１に示すメモリトランジスタのブロック膜５３ａは、電荷蓄積膜５２の上方に設けられた絶縁膜５３１ａと、絶縁膜５３１ａの上方に設けられた絶縁膜５３２ａとを含む。絶縁膜５３２ａの上方に形成されたゲート電極５４は、高濃度ｎドープポリシリコンまたは高濃度ｐドープポリシリコンである。ゲート電極５４にポリシリコンを用いることで、従来のトランジスタ作製プロセスとの親和性を高め、製造コストを抑えることが可能である。
【００９２】
絶縁膜５３１ａは、ＳｉＮよりも誘電率の高い絶縁性物質であり、例えばアルミ酸化物やハフニウム酸化物である。絶縁膜５３２ａは、ＳｉＮである。絶縁膜５３１ａに高誘電率材料を用いることで、ゲート電極と基板との間にかかる電界の大きさを保ちながらも絶縁膜５３１ａの物理膜厚を厚くすることができる。そこで、絶縁膜５３１ａを厚くして、バックトンネリングを防ぐ。また、絶縁膜５３１ａの上方にＳｉＮから成る絶縁膜５３２ａを設けることによって、メモリの消去中のゲート電極端の電界を弱め、さらにバックトンネリングを抑えている。
【００９３】
図２２は、電荷を通しにくいブロック膜の第３例を示す図である。図２２に示すメモリトランジスタのブロック膜５３ｂは、電荷蓄積膜５２の上方に設けられた絶縁膜５３１ｂと、絶縁膜５３１ｂの上方に設けられた絶縁膜５３２ｂと、絶縁膜５３２ｂの上方に設けられた絶縁膜５３３ｂとを含む。絶縁膜５３３ｂの上方に設けられたゲート電極５４は、高濃度ｎドープポリシリコンまたは高濃度ｐドープポリシリコンである。絶縁膜５３１ｂはＳｉＯ２である。絶縁膜５３２ｂはＳｉＮよりも誘電率の高い絶縁性物質であり、例えばアルミ酸化物やハフニウム酸化物である。絶縁膜５３３ｂはＳｉＮである。さらに絶縁膜５３２ｂの膜厚は１ｎｍ以下とする。
【００９４】
絶縁膜５３１ｂと絶縁膜５３３ｂの間に絶縁膜５３２ｂを挿入する目的は、高誘電材料による電気双極子を絶縁膜５３１ｂと絶縁膜５３３ｂの間に発生させ、絶縁膜５３１ｂと絶縁膜５３２ｂの界面において、絶縁膜５３１ｂの障壁を高くすることである。これによって消去動作中におけるゲート電極５４から電荷蓄積膜５２へのバックトンネリングが抑制される（例えば、K. Kita, “Intrinsic origin of electric dipoles formed at high-k/SiO2 interface,” IEEE International Electron Devices Meeting 2008）。また、絶縁膜５３２ｂの上方に絶縁膜５３３ｂを設けることによって、メモリトランジスタが消去動作を行うときのゲート電極端の電界を弱め、さらにバックトンネリングの効果を抑えている。
【００９５】
本実施形態のように絶縁膜５３１ｂと絶縁膜５３３ｂの間に絶縁膜５３２ｂを挿入する場合、絶縁膜５３２ｂの膜厚を薄くすることが可能である。このように、絶縁膜５３２ｂの膜厚を極めて薄くすることにより、Ｓｉ系材料のみを使用した従来のメモリトランジスタの加工プロセスからの変更をほとんど必要としない。また、電荷蓄積膜５２と高誘電材料から成る絶縁膜５３２ｂとの間にＳｉＯ２から成る絶縁膜５３１ｂを設けることにより、高誘電材料が電荷蓄積膜５２中に拡散することによるメモリ特性の劣化を防ぐことができる。
【００９６】
（製造方法）
本実施形態のプログラマブルロジックスイッチの製造方法を説明する。なお、メモリトランジスタは、シリコン窒化物を電荷蓄積膜として用いたＭＯＮＯＳ型トランジスタであるとして説明する。本実施形態のプログラマブルロジックスイッチは、ＳＴＩ（Shallow Trench Isolation）の形成とメモリトランジスタの絶縁膜の堆積を行い、その後パストランジスタの絶縁膜を形成し、メモリトランジスタとパストランジスタのゲート電極とゲート絶縁膜の加工を行い、配線を行う。
【００９７】
（１）ＳＴＩ作製とメモリトランジスタの絶縁膜堆積
ＳＴＩ作製とメモリトランジスタの絶縁膜堆積は、どちらが先でも良い。つまり、メモリトランジスタの絶縁膜を堆積した後にＳＴＩを作製しても良いし、ＳＴＩを作製した後にメモリトランジスタの絶縁膜を堆積しても良い。
【００９８】
図２３は、メモリトランジスタの絶縁膜を堆積した後にＳＴＩを作成する場合のプロセスを示す図である。図２３（ａ）に示すように、まず、基板９にアクセプターイオンを注入し、ウェル１０を形成する。そして、基板９上にメモリトランジスタのトンネル膜となる酸化膜１１を基板上全面に成膜し、その上に電荷蓄積膜となる窒化膜１２を成膜する。そして、リソグラフィ等によって素子領域（Active Area）にマスクを行い、ドライエッチングによって、窒化膜１２、酸化膜１１、基板９の一部をエッチングする（図２３（ｂ））。そして、基板９に形成された溝を埋め込むようにＳｉＯ２膜を堆積し、ＳＴＩ１７を形成する（図２３（ｃ））。これによって、素子領域１１０、１１１が形成される。
【００９９】
ＳＴＩ１７の表面は、素子領域１１０、１１１の基板９の表面よりも上にあり、窒化膜１２の表面よりも下にあることが好ましい。そこで、ＳＴＩ１７の表面が素子領域１１０、１１１の基板９の表面よりも上にあり、窒化膜１２の表面よりも下となるようにウェットエッチングを行う（図２３（ｄ））。
【０１００】
その後、ブロック膜となる酸化膜１３を成膜する（図２３（ｅ））。このように、ＳＴＩ１７の表面を窒化膜１２の表面よりも下にしてから酸化膜１３を成膜することによって、電荷蓄積膜となる窒化膜１２をブロック膜となる酸化膜１３が覆う構造となる。これによって、電荷蓄積膜とゲート電極とのカップリング比が高まり、メモリトランジスタにデータの書き込みを行う場合や、メモリトランジスタのデータを消去するときの効率が向上する。
【０１０１】
このように、メモリトランジスタの絶縁膜をＳＴＩ作製よりも先に堆積する場合には、酸化膜１１と窒化膜１２が積層された状態でＳＴＩ１７を作製する領域のエッチングを行う。そのため、メモリトランジスタのチャネルに垂直な方向のゲート断面において、トンネル膜と電荷蓄積膜のチャネル幅方向の端部（ドライエッチングによって加工された加工端）が、素子領域１１０、１１１のＳＴＩ１７との境界と連続した面を成す。これによって、電荷蓄積膜と基板の間に発生する電界が均一となり、書き込み時に基板から電荷蓄積膜へ均一な電子注入を行うことができる。
【０１０２】
図２４は、ＳＴＩを作製した後にメモリトランジスタの絶縁膜を堆積する場合のプロセスを示す図である。まず、基板９にアクセプターイオンを注入し、ウェル１０を形成する。そして、リソグラフィ等によって素子領域（Active Area）にマスクを行い、ドライエッチングによって、基板９の一部をエッチングする。そして、基板９に形成された溝を埋め込むようにＳｉＯ２膜を堆積し、ＳＴＩ１７を形成する。これによって、素子領域１１０、１１１が形成される（図２４（ａ））。
【０１０３】
ＳＴＩ１７の表面は、素子領域１１０、１１１の基板９の表面よりも上にあることが好ましい。また、素子領域１１０、１１１の基板９から見たＳＴＩ１７の表面の高さは、後のプロセスで形成されるトンネル膜、電荷蓄積膜、ブロック膜の物理膜厚の合計以下とすることが好ましい。
【０１０４】
もし、ＳＴＩ１７が素子領域１１０、１１１の基板９の表面よりも下にあると、素子領域１１０、１１１の端部で基板９の角が露出した形になる。このため、後述するパストランジスタのゲート絶縁膜を形成するプロセスで、基板を酸化するときに酸化が不十分となり、ゲートリークが増大する原因となる。
【０１０５】
また、ＳＴＩ１７の表面の高さが、トンネル膜、電荷蓄積膜、ブロック膜の物理膜厚の合計よりも高いと、後のプロセスでメモリトランジスタとパストランジスタのゲートパターンのリソグラフィを行うとき、ゲートパターンが意図した寸法どおりに成らない可能性がある。メモリトランジスタとパストランジスタのゲートパターンのリソグラフィを一括で行う場合、後述の図２５（ｂ）に示すように、メモリトランジスタが形成される素子領域１１１とパストランジスタが形成される素子領域１１０にゲート電極材料を堆積したときに、基板からゲート電極材料の上面までの高さが異なる。この高さの違いによる影響が小さくなるように、露光のフォーカスの高さを定める必要がある。
【０１０６】
メモリトランジスタが形成される素子領域１１１の最適な露光のフォーカスを基準高さとする場合、パストランジスタが形成される素子領域１１０の最適な露光のフォーカスは、基準高さよりもメモリトランジスタのトンネル膜と電荷蓄積膜とブロック膜の物理膜厚の合計分だけ低い。また、ＳＴＩ１７領域の最適な露光のフォーカスは基準高さよりもＳＴＩの高さ分だけ高い。ＳＴＩ１７の表面の高さが、トンネル膜、電荷蓄積膜、ブロック膜の物理膜厚の合計よりも高い場合には、ＳＴＩ１７領域の最適な露光のフォーカスの高さと素子領域１１０の最適な露光のフォーカスの高さの差が大きく、ＳＴＩ１７領域と素子領域１１０の両方の領域に適切な露光のフォーカスの高さが定まらない恐れがある。
【０１０７】
素子領域１１０、１１１の基板９よりも上部に位置するＳＴＩ１７の側面は、素子領域１１０、１１１の基板９と成す角度が９０度以上であることが好ましい。これによって、後のプロセスで作製するメモリトランジスタへデータの書き込みを行う場合や、メモリトランジスタからデータの消去を行う場合に、ＳＴＩ１７との境界のトンネル膜に局所的に強い電界がかかるのを防ぐことができる。
【０１０８】
図２４（ｂ）に示すように、ＳＴＩ１７を形成後に、メモリトランジスタのトンネル膜となる酸化膜１１を成膜し、その上に電荷蓄積膜となる窒化膜１２を成膜し、ブロック膜となる酸化膜１３を成膜する。これによって、酸化膜１１、窒化膜１２、酸化膜１３の基板７に垂直な方向の厚さは、素子領域１１０、１１１上のＳＴＩ１７との境界付近で、素子領域１１０、１１１の中央付近よりも厚くなる。
【０１０９】
（２）パストランジスタの絶縁膜作製
メモリトランジスタのトンネル膜、電荷蓄積膜、ブロック膜と、パストランジスタのゲート絶縁膜とを作り分ける必要がある。このために、パストランジスタを形成する素子領域１１０の酸化膜１１、窒化膜１２、酸化膜１３を全て除去してからパストランジスタの絶縁膜を作製しても良いし、パストランジスタを形成する素子領域１１０の酸化膜１３、窒化膜１２を全て除去し、酸化膜１１を一部または全て残して、パストランジスタの絶縁膜としても良い。
【０１１０】
図２５は、パストランジスタを作製する領域である素子領域１１０の酸化膜１１、窒化膜１２、酸化膜１３を全て除去する場合のプロセスを示す図である。まず、図２５（ａ）に示すように、パストランジスタを形成する素子領域１１０の酸化膜１１、窒化膜１２、酸化膜１３を全て除去する。そして、熱酸化を行って、図２５（ｂ）に示すように素子領域１１０に絶縁膜１８を作製し、ゲート電極材料１４を堆積させる。このように、素子領域１１０上の酸化膜１１、窒化膜１２、酸化膜１３を全て除去して基板９を露出させてから、パストランジスタの絶縁膜１８を作製すると、パストランジスタの絶縁膜の作製工程と、ゲート電極材料１４の堆積工程を連続して行うことができる。これによって、ゲート絶縁膜（例えばＳｉＯ２から成る）と、ゲート電極との界面準位の形成によるパストランジスタの性能劣化を抑えることができる。
【０１１１】
ゲート電極材料１４は、例えば、ポリシリコンでも良いし、金属でも良いし、金属とポリシリコンの積層でも良い。金属材料は、ＴａＣ，ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮ、Ｍｏなどのタンタル、チタン、タングステン、モリブデンなどの高融点金属、あるいはこれらの金属の炭化物、窒化物、Ａｌ化合物を使用することができる。ゲート電極材料としてポリシリコンを用いた場合には、必要に応じてイオン注入を行う。
【０１１２】
素子領域１１０と素子領域１１１には、ゲート電極材料が同時に成膜される。素子領域毎にゲート電極材料を成膜することもできるが、ゲート電極の作製工程が増えると、メモリトランジスタやパストランジスタにおいて界面準位が形成され、特性が劣化する。そこで、素子領域１１０、１１１に、ゲート電極材料を同時に成膜して、ゲート電極の作製工程を最小限にすることで、メモリトランジスタの信頼性劣化やパストランジスタの速度低下を抑える。
【０１１３】
素子領域１１０の酸化膜１１、窒化膜１２、酸化膜１３を除去する方法は、ドライエッチングだけを用いた方法でも良いし、ウェットエッチングだけを用いた方法でも良いし、ドライエッチングで酸化膜１３、窒化膜１２、および酸化膜１１の一部をエッチングし、酸化膜１１の残りをウェットエッチングでエッチングする方法でも良い。
【０１１４】
ドライエッチングは、異方性に優れている。ドライエッチングを用いることで、酸化膜１１、窒化膜１２、酸化膜１３のそれぞれの膜をレジストの形に正確に加工することが可能であり、チップの微細化に有効である。また、適切なエッチングガスを選択すると、複数の膜を同一のガスで一気に加工することができ、加工にかかる時間が短い。
【０１１５】
ウェットエッチングは、基板材料（Ｓｉ）と、酸化膜１１、窒化膜１２、酸化膜１３との選択性に優れる。そのため、ドライエッチングと比べて基板９に与えるダメージが著しく低い。また、ドライエッチングのような真空プロセスを用いないため、低コストでエッチングを行うことができる。
【０１１６】
ドライエッチングで酸化膜１３、窒化膜１２、および酸化膜１１の一部をエッチングし、酸化膜１１の残りをウェットエッチングでエッチングする場合には、ドライエッチングとウェットエッチングの両方の長所を活かすことができる。すなわち、メモリトランジスタの絶縁膜の大部分の膜厚を占める酸化膜１３、窒化膜１２をドライエッチングでエッチングするため、酸化膜１３、窒化膜１２をレジストの形に正確に加工することができる。また、ウェットエッチングを用いて酸化膜１１の残りをエッチングするため、基板に与えるダメージを防ぐことができる。
【０１１７】
なお、ドライエッチングとウェットエッチングの両方を用いるときには、酸化膜１１がＳｉＯ２であるとすると、酸化膜１３上には、ＳｉＮやアモルファスシリコン等、ＳｉＯ２とは異なる材料の膜が形成されていることが望ましい。これは、ドライエッチング後に、残りの酸化膜１１をウェットエッチングでエッチングするときに、酸化膜１３の最上面が酸化膜１１と同じＳｉＯ２であると、酸化膜１３の膜厚が減るためである。酸化膜１３の最上面がＳｉＯ２であると、ドライエッチングの後にリソグラフィを行って酸化膜１３を保護する必要があり、工程数が増える。
【０１１８】
また、ドライエッチングで用いたレジストを剥離せずに用いてウェットエッチングを行うことも考えられる。しかし、ドライエッチング後に残ったレジストはプラズマによって変質しており、アッシング処理等を行わなければ剥離できない。そのため、ドライエッチングで用いたレジストを剥離せずにウェットエッチングを行うと、ウェットエッチングの後にレジスト剥離のためにアッシングを行う必要がある。これによって、素子領域１１０の基板がアッシングによって酸化し、パストランジスタの特性が劣化する。それに対して、酸化膜１３上にＳｉＯ２とは異なる材料の膜を形成すると、ドライエッチング終了後、ウェットエッチングより前にドライエッチング後に残ったレジストをアッシングにより剥離しても、素子領域１１０の基板９は酸化膜１１の一部によって保護される。その後、ウェットエッチングを行っても、酸化膜１３上にＳｉＯ２とは異なる材料の膜が形成されているため、酸化膜１３の膜厚が減ることを防ぐことができる。
【０１１９】
なお、酸化膜１３上にＳｉＮ膜が形成されていると更に好ましい。ＳｉＮは、ＳｉＯ２よりも誘電率が高く、ブロック膜とゲート電極界面の電界を弱くすることができる。このリターディング効果により、ブロック膜を介して電荷蓄積膜とゲート電極が電荷のやり取りをすることを防ぐことができ、メモリトランジスタの特性が向上する。また、ウェットエッチングのエッチャントとしてバッファードフッ酸を用いると、ＳｉＯ２から成る酸化膜のみ選択的に除去され、ＳｉＮの膜厚はほとんど変わらない。
【０１２０】
ただし、ドライエッチング終了後のレジスト除去のためにアッシング処理を行うと、ＳｉＮ膜の表面もプラズマによって一部が酸化されることがある。この酸化部分はフッ酸の耐性が弱く、ウェットエッチング処理によって除去されてしまい、ＳｉＮの膜厚が薄くなる。そのような場合には、ＳｉＮの膜厚が薄くなることを考慮して、厚くＳｉＮを成膜しておけば、メモリ特性の劣化を防ぐことができる。例えば、アッシングによってＳｉＮの表面２ｎｍが酸化するとして、最終的に所望するＳｉＮの膜厚が３ｎｍの場合、予め５ｎｍのＳｉＮ膜を成膜しておけば良い。
【０１２１】
なお、図２６に示すように、素子領域１１０から酸化膜１１、窒化膜１２、酸化膜１３を除去した後に、素子領域１１０、１１１にｈｉｇｈ−ｋ膜２０を堆積し、その後ゲート電極材料を堆積しても良い。ｈｉｇｈ−ｋ膜２０は、比誘電率が７よりも大きな絶縁性材料であって、例えば、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、Ａｌ酸化物および、それらの混合物、ＬａＡｌＯなどである。
【０１２２】
ｈｉｇｈ−ｋ膜２０を形成することによって、パストランジスタとメモリトランジスタの両方の性能を向上させることができる。ｈｉｇｈ−ｋ膜は、酸化膜に換算した膜厚が薄い。そのため、パストランジスタのゲート絶縁膜にｈｉｇｈ−ｋ膜２０を用いることで、ゲート絶縁膜にＳｉＯ２を用いた場合に比べて同等のゲートリークで電流駆動力が大きくなる。また、メモリトランジスタのブロック膜にｈｉｇｈ−ｋ膜２０が挿入されることにより、ブロック膜とゲート電極界面の電界が弱くなる（リターディング効果）。これによりブロック膜を介して電荷蓄積膜とゲート電極が電荷のやり取りをすることを防ぐことができ、メモリ特性が向上する。なお、図２６では、素子領域１１０から酸化膜１１、窒化膜１２、酸化膜１３を除去してからｈｉｇｈ−ｋ膜２０を成膜する例を示したが、素子領域１１０から酸化膜１１、窒化膜１２、酸化膜１３を除去して、酸化によって素子領域１１０の基板表面にＳｉＯ２を作製し、その後ｈｉｇｈ−ｋ膜を成膜しても良い。
【０１２３】
図２７は、パストランジスタを形成する素子領域１１０の酸化膜１３、窒化膜１２を全て除去し、酸化膜１１を一部または全て残して、パストランジスタの絶縁膜とする場合のプロセスを示す図である。まず、図２７（ａ）に示すように、パストランジスタを形成する素子領域１１０の酸化膜１３、窒化膜１２を全て除去し、酸化膜１１を一部または全て残して、パストランジスタのゲート絶縁膜とする。そして、図２７（ｂ）に示すようにゲート電極材料１４を堆積させる。この場合、メモリトランジスタのトンネル膜とパストランジスタのゲート絶縁膜を同時に作製することができるため、工程数が少ない。この場合でも、ドライエッチングのみでエッチングを行っても良いし、ウェットエッチングのみでエッチングを行っても良いし、酸化膜１３と窒化膜１２の一部をドライエッチングでエッチングし、残りの窒化膜１２をウェットエッチングでエッチングしても良い。
【０１２４】
ドライエッチングとウェットエッチングの利点は、前述のとおりである。更に、酸化膜１１を一部または全て残す場合にウェットエッチングを用いると、酸化膜１１、窒化膜１２、酸化膜１３のエッチング選択性に優れるため、２つの異なる膜の境界で正確にエッチングを止めることができる。そのため、エッチング後の残り膜厚のばらつきが極めて小さく、ウエハ内でのパストランジスタのゲート絶縁膜の膜厚のばらつきが少ない。
【０１２５】
素子領域１１０の酸化膜１３を一部または全て残すようにエッチングした後、素子領域１１０と素子領域１１１に、ゲート電極材料１４を同時に堆積する。ゲート電極材料は、素子領域１１０の酸化膜１１、窒化膜１２、酸化膜１３を全て除去する場合と同様の材料を用いることができる。
【０１２６】
なお、図２８に示すように、酸化膜１１を一部または全て残すようにエッチングを行った後に、ゲート電極材料を堆積する前に、素子領域１１０、１１１にｈｉｇｈ−ｋ膜２０を堆積しても良い。ｈｉｇｈ−ｋ膜２０の材料は、素子領域１１０の酸化膜１１、窒化膜１２、酸化膜１３を全て除去する場合と同様の材料を用いることができる。
【０１２７】
以上で参照した図２５から図２８においては、図２４のようにＳＴＩを作製した後にメモリトラジスタの絶縁膜を堆積する場合を例にとって説明した。しかし図２３のようにメモリトランジスタの絶縁膜をＳＴＩ作製よりも先に堆積する場合においても、同様の手法によってメモリトランジスタのトンネル膜、電荷蓄積膜、ブロック膜と、パストランジスタのゲート絶縁膜とを作り分けることが可能である。
【０１２８】
（３）ゲート電極、ゲート絶縁膜の加工
酸化膜１１、窒化膜１２、酸化膜１３と、酸化膜１８とを加工し、メモリトランジスタのゲート電極、トンネル膜、電荷蓄積膜、ブロック膜と、パストランジスタのゲート電極、ゲート絶縁膜を作製する。なお、以降では、メモリトランジスタのトンネル膜、電荷蓄積膜、ブロック膜を総称してメモリ膜と呼ぶ。
【０１２９】
図２９は、ゲート電極、ゲート絶縁膜、メモリ膜を加工するプロセスの第１例である。この例では、メモリトランジスタのゲートパターンとパストランジスタのゲートパターンが独立にリソグラフィされて加工される。
【０１３０】
まず、ゲート電極材料１４の上にマスク材３１を堆積する（図２９（ａ））。マスク材３１は、ゲート電極材料のエッチングにおいてレジストのエッチング耐性が不足する場合に用いられ、レジストのエッチング耐性が優れている場合には不要なこともある。マスク材３１は、例えばゲート電極材料１４がポリシリコンの場合には、ＳｉＮを用いる。そして、マスク材３１上にレジスト３２を塗布し、素子領域１１１の上方にはメモリトランジスタのゲートパターンをリソグラフィによって形成する（図２９（ｂ））。このとき、素子領域１１０の上方は、レジスト３２によって保護する。そして、レジスト３２をマスクとして素子領域１１１のマスク材３１、ゲート電極材料１４、酸化膜１３、窒化膜１２と、酸化膜１１の一部または全部をエッチングする（図２９（ｃ））。このエッチングは、ドライエッチングでも良いし、マスク材３１、ゲート電極材料１４、酸化膜１３と、窒化膜１２をドライエッチングし、酸化膜１１の一部または全部をウェットエッチングしても良い。このエッチングによって、メモリトランジスタのトンネル膜５１、電荷蓄積膜５２、ブロック膜５３、ゲート電極５４が形成される。エッチングの程度により、電荷蓄積膜５２が各メモリトランジスタで繋がっている場合もあるし、図２９（ｃ）のように分かれる場合もある。そして、レジスト３２を塗布し、素子領域１１０の上方にパストランジスタのゲートパターンをリソグラフィによって形成する（図２９（ｄ））。このとき、素子領域１１１の上方は、レジスト３２によって保護する。そして、レジスト３２をマスクとして素子領域１１０のマスク材３１、ゲート電極材料１４、絶縁膜１８の一部または全部をエッチングする（図２９（ｅ））。このエッチングによって、パストランジスタのゲート絶縁膜７１、ゲート電極７４が形成される。なお、メモリトランジスタの加工をパストランジスタの加工よりも後で行っても良い。
【０１３１】
第１例のように、メモリトランジスタのゲートパターンとパストランジスタのゲートパターンが異なるステップでリソグラフィして加工すると、メモリトランジスタとパストランジスタのリソグラフィ時の露光の条件を独立に調整できる。前述のとおり、メモリのゲートパターンとパストランジスタのゲートパターンのリソグラフィを一括で行う場合には、素子領域１１０、１１１の高さの違いによる影響が小さくなるように、露光のフォーカスの高さを定める必要がある。微細なゲートパターンを露光する場合、わずかな基板からの高さの差で仕上がりパターンが影響を受けてしまう。メモリトランジスタとパストランジスタのリソグラフィ時の露光の条件を独立に調整することによって、それぞれの素子領域に最適な露光を行うことができ、設計どおりの寸法にデバイスを加工することができる。
【０１３２】
図３０、図３１を用いて、ゲート電極、ゲート絶縁膜、メモリ膜を加工するプロセスの第２例を説明する。この例では、メモリトランジスタのゲートパターンとパストランジスタのゲートパターンを独立にリソグラフィし、マスク材を独立に加工するが、ゲート電極材料１４からメモリトランジスタのゲート電極とパストランジスタのゲート電極への加工を同時に行う。
【０１３３】
第２例でも第１例と同様に、マスク材３１を堆積し（図３０（ａ））、マスク材３１上にレジスト３２を塗布し、素子領域１１１の上方にはメモリトランジスタのゲートパターンをリソグラフィによって形成する（図３０（ｂ））。このとき、素子領域１１０の上方は、レジスト３２によって保護する。なお、第２例では、マスク材３１を堆積させることは必須である。レジスト３２をマスクとして、マスク材３１をエッチングする（図３０（ｃ））。そして、レジスト３２を塗布し、素子領域１１０の上方にパストランジスタのゲートパターンをリソグラフィによって形成する（図３０（ｄ））。このとき、素子領域１１１の上方は、レジスト３２によって保護する。そして、レジスト３２をマスクとして素子領域１１０のマスク材３１をエッチングする（図３１（ｅ））。なお、素子領域１１１のマスク材３１の加工を、素子領域１１０のマスク材３１の加工よりも後で行っても良い。
【０１３４】
その後、マスク材３１をマスクとして、素子領域１１０、１１１のゲート電極材料１４を一括してエッチングする（図３１（ｆ））。そして、マスク材３１をマスクとして、素子領域１１０の絶縁膜１８と素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をエッチングすると、図３１（ｇ）のようにゲート電極、メモリ膜、ゲート絶縁膜を加工することができる。なお、このエッチングは、このエッチングは、ドライエッチングでも良いし、マスク材３１、ゲート電極材料１４、酸化膜１３と、窒化膜１２をドライエッチングし、酸化膜１１の一部または全部をウェットエッチングしても良い。ただし、素子領域１１０の基板がエッチングされる量を低減するために、適切なエッチングガスの選択が必要である。
【０１３５】
第２例でも、第１例と同様に、メモリトランジスタのゲートパターンとパストランジスタのゲートパターンが異なるステップでリソグラフィして加工するため、メモリトランジスタとパストランジスタのリソグラフィ時の露光の条件を独立に調整でき、設計どおりの寸法にデバイスを加工することができる。また、第１例では、図２９（ｃ）に示すステップで、素子領域１１１内にはメモリ膜とゲート電極材料１４とマスク材３１の膜厚にほぼ等しい段差が生じ、図２９（ｄ）に示すステップで素子領域１１１のマスク材３１上に十分な厚さのレジストが塗布されず、マスク材のエッチングに耐えられない恐れがある。それに対して、第２例では、図３０（ｃ）に示すステップで、素子領域１１１内に生じる段差はマスク材３１の膜厚程度である。そのため、マスク材のエッチングに耐えることの出来る十分な量のレジストを塗布することができる。
【０１３６】
図３２は、第２例の変形例のプロセスを示す図である。図３２（ｆ）までのプロセスは、第２例のプロセス（図３０（ａ）〜図３１（ｆ））と同様である。図３２（ｆ）に示す状態から、図３２（ｇ）に示すように素子領域１１０にレジストを塗布して保護し、マスク材３１をマスクとして素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をエッチングする（図３２（ｈ））方法がある。これによると、第２例と比較して、リソグラフィの回数が１回増えるものの、素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をエッチングするときに、素子領域１１０の基板がエッチングされることを防ぐことができる。素子領域１１０の基板がエッチングされると、パストランジスタのチャネルの寄生抵抗が高くなり、ロジックスイッチの速度低下につながる。
【０１３７】
図３３を用いて、ゲート電極、ゲート絶縁膜、メモリ膜を加工するプロセスの第３例を説明する。この例では、メモリトランジスタのゲートパターンとパストランジスタのゲートパターンが同一のリソグラフィによってパターニングされる。また、素子領域１１０と素子領域１１１のマスク材は同時に加工され、素子領域１１０と素子領域１１１のゲート電極材料は同時に加工される。
【０１３８】
第３例でも第２例と同様に、マスク材３１を堆積する（図３３（ａ））。そして、マスク材３１上にレジスト３２を塗布し、素子領域１１１の上方にはメモリトランジスタのゲートパターンをリソグラフィによって形成し、素子領域１１０の上方にはパストランジスタのゲートパターンをリソグラフィによって形成する（図３３（ｂ））。そして、レジスト３２をマスクとして、素子領域１１０、１１１のマスク材をエッチングする（図３３（ｃ））。その後、マスク材３１をマスクとして、素子領域１１０、１１１のゲート電極材料１４を一括してエッチングする（図３３（ｄ））。そして、マスク材３１をマスクとして、素子領域１１０の絶縁膜１８と素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をエッチングすると、図３３（ｅ）のようにゲート電極、メモリ膜、ゲート絶縁膜を加工することができる。なお、このエッチングは、このエッチングは、ドライエッチングでも良いし、マスク材３１、ゲート電極材料１４、酸化膜１３と、窒化膜１２をドライエッチングし、絶縁膜１８と、酸化膜１１の一部または全部をウェットエッチングしても良い。ただし、素子領域１１０の基板がエッチングされる量を低減するために、適切なエッチングガスの選択が必要である。
【０１３９】
第３例のプロセスは、リソグラフィの回数が１回である。第１例や第２例およびその変形例と比較して、リソグラフィの回数が少ないため、製造コストを下げることができる。なお、第３例のプロセスでは、メモリトランジスタとパストランジスタのゲートパターンが同一のリソグラフィ工程でパターニングされる。このとき、素子領域１１０と素子領域１１１のウエハの高さが異なるが、メモリトランジスタとしてＭＯＮＯＳ構造を用いる場合、高さの差は２０ｎｍ程度である。そのため、段差による影響が少なくなる露光条件を適切に選ぶことによって、設計どおりの寸法のパターンを形成することも可能である。また、レジストを塗布する前に、マスク材３１上にレジストの下膜として有機膜や塗布型シリコン絶縁膜等を塗布しておくことによって、レジストを塗布する時の段差を低減することもできる。
【０１４０】
図３４は、第３例の変形例のプロセスを示す図である。図３４（ａ）〜図３４（ｄ）までのプロセスは、第３例のプロセス（図３３（ａ）〜図３３（ｄ））と同様である。図３４（ｄ）の状態で、素子領域１１０にレジストを塗布して保護し、マスク材３１をマスクとして素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をエッチングする（図３４（ｆ））方法がある。
【０１４１】
これによると、第３例と比較して、リソグラフィの回数が１回増えるものの、素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をエッチングするときに、素子領域１１０の基板がエッチングされることを防ぐことができる。第２例の変形例と比較すると、リソグラフィの回数が１回少ない。第１例と比較すると、リソグラフィの回数は同じだが、図３４（ｅ）に示すリソグラフィの工程は、微細なパターニングが必要ない。そのため、図３４（ｅ）のリソグラフィでは液浸プロセス等の高コストなプロセスが不要である。なお、図３４（ｅ）のリソグラフィ時には、ウエハ内に、マスク材とゲート電極材料の膜厚にほぼ等しい段差が存在する。ただし、このリソグラフィでは微細なパターニングが必要ないため、レジストの膜厚を厚くしても設計どおりの寸法に露光することができる。したがって、ウエハ内に生じる段差を考慮して予め厚くレジストを塗布しておけば良い。
【０１４２】
以上の第１例から第３例およびそれらの変形例では、マスク材をマスクとしてゲート電極材料をドライエッチングによって加工する際、残留物除去のためにアッシング処理を行う。このとき、ゲート電極材料としてポリシリコンが用いられていると、ゲート電極の側面が酸化されてしまう。ゲート電極側面が酸化された状態で、素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１のエッチングをドライエッチングとウェットエッチングの２段階で行うと、ドライエッチングによって酸化膜１３、窒化膜１２、酸化膜１１は、側面の酸化膜を含むゲート電極の形状に加工される。一方、ウェットエッチングの際にゲート電極側面の酸化膜が除去される。このため、ゲート電極の基板に水平な方向の断面積が、メモリ膜の基板に水平な方向の断面積よりも一回り小さくなる。この状態では、ゲート電圧によるメモリトランジスタの制御性が悪い。
【０１４３】
なお、ゲート電極側面が酸化された状態で、素子領域１１１の酸化膜１３、窒化膜１２、酸化膜１１をドライエッチングのみでエッチングする場合でも、ゲート電極の側面の酸化膜は除去されないが、ゲート電極側面の酸化された部分は電極として機能しない。そのため、この状態でも、ゲート電圧によるメモリトランジスタの制御性が悪い。
【０１４４】
そこで、第１例から第３例およびそれらの変形例において、マスク材をマスクとしてメモリトランジスタのゲート電極材料、あるいはメモリトランジスタとパストランジスタ両方のゲート電極材料をドライエッチングによって加工した後であって、素子領域１１１の酸化膜１３をエッチングする前に、フッ酸を含む溶液を用いてウェットエッチングを行う。これによって、ゲート電極の側面に形成された酸化膜を除去してから素子領域１１１の酸化膜１３をエッチングすることができるため、メモリ膜とゲート電極との基板水平方向の断面が極めて近い形状となる。
【０１４５】
以上で参照した図２９から図３４においては、図２４のようにＳＴＩを作製した後にメモリトラジスタの絶縁膜を堆積する場合を例にとって説明した。しかし図２３のようにメモリトランジスタの絶縁膜をＳＴＩ作製よりも先に堆積する場合においても、同様の手法でゲート電極、ゲート絶縁膜の加工が可能である。
【０１４６】
ただし、ＳＴＩを作製した後にメモリトラジスタの絶縁膜を堆積する場合は、図４１（ａ）のようにメモリトランジスタＭ１１、Ｍ２１はゲート電極が分離するようにレイアウトされる必要がある。この場合メモリトランジスタＭ１１のゲート電極とメモリトランジスタＭ２１のゲート電極は、ゲート電極材料とは別の配線に電気的に接続される。もし図４１（ｂ）のようにメモリトランジスタＭ１１、Ｍ２１がゲート電極を共有していた場合、メモリトランジスタＭ１１の電荷蓄積膜５２とメモリトランジスタＭ２１の電荷蓄積膜５２が互いにつながってしまう。この場合、メモリトランジスタＭ１１において電荷蓄積膜５２に注入された電子が、メモリトランジスタＭ２１の電荷蓄積膜５２まで移動し、メモリトランジスタＭ２１の閾値電圧まで変調してしまう恐れがある。特に、電荷蓄積膜としてＳｉリッチＳｉＮ膜やドープされたポリシリコンなどの導電性材料を用いた場合、電荷蓄積膜中で電子が移動しやいため、図４１（ａ）に示したようなメモリトランジスタＭ１１、Ｍ２１のゲート電極が分離されるレイアウトが不可欠である。
【０１４７】
（４）配線
図３５は、配線プロセスを示す図である。ゲート電極５４、７４と、ゲート絶縁膜７１と、トンネル膜５１、電荷蓄積膜５２、ブロック膜５３の加工が終了した後に、ゲート電極５４、７４およびゲート側壁材料をマスクとして、メモリトランジスタＭ１１、Ｍ２１とパストランジスタＰＴ１のソースドレイン電極用のイオンを注入し（図３５（ａ））、層間絶縁膜８１を堆積する（図３５（ｂ））。層間絶縁膜８１は、ＳｉＮやＳｉＯ２等である。パストランジスタやメモリトランジスタのゲート電極の表面の基板からの高さによっては、層間絶縁膜８１の表面に段差が生じる場合がある。後続のコンタクト形成のためのリソグラフィは微細なパターニングであるため、層間絶縁膜８１の表面に段差があると、精密なパターニングができない。そこで、層間絶縁膜の表面の段差を無くすために、例えばＣＭＰ（Chemical Mechanical Polishing）による平坦化を行う。このＣＭＰ処理は、時間制御で行う。
【０１４８】
通常、ゲート絶縁膜の膜厚が等しいもしくは、膜厚の差が小さいトランジスタを混載したチップを製造する場合には、層間絶縁膜のＣＭＰをゲート電極が露出するまで行い、ゲート電極の露出を検知することによってＣＭＰ処理を止める。しかし、本実施形態では、メモリトランジスタのメモリ膜とパストランジスタのゲート絶縁膜の膜厚が異なるため、ゲート電極の表面の基板からの高さが異なる。このため、ＣＭＰ処理を進めると、メモリトランジスタのゲート電極が露出するタイミングとパストランジスタのゲート電極が露出するタイミングが異なり、ゲート電極露出の検知に誤りが生じる場合がある。そこで、ＣＭＰ処理を時間制御で行うことで、高い制御性をもって平坦化処理を行うことができる。
【０１４９】
なお、ゲート電極材料１４を堆積した後（例えば図２５（ｂ）の工程の後）に、図３６のようにＣＭＰによってゲート電極材料１４の表面を平坦化しておいても良い。ゲート電極材料の表面を平坦化しておけば、図３７（ａ）に示すように、メモリトランジスタとパストランジスタのゲート電極の表面の基板からの高さが揃う。そのため、図３７（ｃ）に示すように、ゲート電極の露出を検知することによってＣＭＰ処理を止めることができる。さらに、ゲート電極材料１４の表面を平坦化しておくことによって、ゲート電極、ゲート絶縁膜、メモリ膜を加工するプロセスの第３例で説明したようにメモリトランジスタとパストランジスタのゲートパターンを同一のリソグラフィ工程で行う場合に、素子領域１１０と素子領域１１１に段差が生じないため、メモリトランジスタとパストランジスタの両方に最適な露光条件でゲートパターンのパターニングが行うことができる。
【０１５０】
なお、図３８に示すようなパストランジスタＰＴ１ａを作成した場合にも、パストランジスタとメモリトランジスタのゲート電極の上面の基板からの高さが同じとなる。図３８に示すパストランジスタは、素子領域１１０、１１１に酸化膜１１、窒化膜１２、酸化膜１３を堆積し、素子領域１１０の酸化膜１３を貫通して、窒化膜１２の表面が露出する穴を形成し、ゲート電極材料１４を堆積して穴を埋め込むことで、ゲート電極材料１４と窒化膜１２を接触させて形成する。あるいは、素子領域１１０、１１１に酸化膜１１、窒化膜１２、酸化膜１３を堆積し、素子領域１１０の酸化膜１３および窒化膜１２を貫通して、酸化膜１１の表面が露出する穴を形成し、ゲート電極材料１４を堆積して穴を埋め込むことで、ゲート電極材料１４と酸化膜１１を接触させて形成する。
【０１５１】
［第２の実施形態］
第２の実施形態のロジックスイッチは、セルに含まれるメモリトランジスタの一方のチャネル幅Ｗ１が他方のチャネル幅Ｗ２よりも大きい。本実施形態のセルの回路図は図２と同様である。チャネル幅Ｗ１を有するメモリトランジスタに接続されたビット線は、動作時に接地電位に接続され、チャネル幅Ｗ２を有するメモリトランジスタに接続されたビット線は、動作時に電源電位に接続される。
【０１５２】
ここでは、ビット線ＢＬ１に接続されたメモリトランジスタＭ１１の方がビット線ＢＬ２に接続されたメモリトランジスタＭ２１よりもチャネル幅が大きいとして説明する。このロジックスイッチは、動作時にビット線ＢＬ１が接地電位に接続され、ビット線ＢＬ２が電源電位に接続される。
【０１５３】
ロジックスイッチ動作中のパストランジスタの誤動作を防ぐためには、ノードＱの電位が接地電位、あるいは電源電位に固定されていなければならない。例えばパストランジスタのソースあるいはドレインに入力されている信号がハイレベル（Ｈ）からローレベル（Ｌ）に、あるいはＬからＨに変化した場合、ソースドレインとゲートとの容量結合によって、ノードＱの電位に揺らぎが生じる。
【０１５４】
通常は、ノードＱの電位に揺らぎが生じても、メモリトランジスタＭ１１かメモリトランジスタＭ２１のうち消去状態にあるほうを介して電流が流れることによって、ノードＱの電位は接地電位あるいは電源電位に戻る。電位が戻るのに要する時間はメモリトランジスタを流れる電流量に依存するので、メモリトランジスタのチャネル幅は大きいほうが望ましい。しかしながら、チャネル幅を大きくすると、チップ面積が大きくなる。
【０１５５】
そこで、ノードＱの電位に揺らぎが生じるときのセル１ｂの動作状況を４つに分けて考える。なお、ここではビット線ＢＬ１に接地電圧が印加され、ビット線ＢＬ２に電源電圧が印加されているとして説明する。
【０１５６】
図３９（ａ）に第１の状況を示す。第１の状況は、メモリトランジスタＭ１１が書き込み状態でメモリトランジスタＭ２１が消去状態であり、パストランジスタＰＴ１への入力信号がＬからＨに変化する場合である。パストランジスタＰＴ１への入力信号がＬからＨに変化すると、ノードＱの電位が上昇する方向に揺らぐ。しかし、このときパストランジスタＰＴ１はオン状態であるから、ノードＱの電位が上昇する方向に揺らいでもパストランジスタのオン・オフ状態は変化しない。
【０１５７】
図３９（ｂ）に第２の状況を示す。第２の状況は、メモリトランジスタＭ１１が書き込み状態でメモリトランジスタＭ２１が消去状態であり、パストランジスタＰＴ１への入力信号がＨからＬに変化する場合である。パストランジスタＰＴ１への入力信号がＨからＬに変化すると、ノードＱの電位が低下する方向に揺らぐ。このときパストランジスタはオン状態であるが、ノードＱの電位が低下することによって、一瞬オフ状態の方向にパストランジスタＰＴ１の状態が変化する可能性がある。しかしながら、このときパストランジスタＰＴ１が通すべき信号はＬである。パストランジスタＰＴ１がＮ型のトランジスタである場合には、Ｎ型トランジスタはゲート電圧が閾値以上であればＬを通すことができるため、仮にパストランジスタＰＴ１が一瞬オフ状態の方向に変化したとしても、Ｌの信号は通ることができ、ロジックスイッチの誤動作にはつながらない。
【０１５８】
図３９（ｃ）に第３の状況を示す。第３の状況は、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態であり、パストランジスタＰＴ１への入力信号がＬからＨに変化する場合である。このとき、パストランジスタＰＴ１はオフ状態であるが、ノードＱの電位が上昇する方向に揺らいで、パストランジスタＰＴ１が一瞬オン状態になる可能性がある。そのため、パストランジスタＰＴ１が通すべきでないＨの信号が通り、ロジックスイッチが誤動作する可能性がある。
【０１５９】
図３９（ｄ）に第４の状況を示す。第４の状況は、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態であり、パストランジスタＰＴ１への入力信号がＨからＬに変化する場合である。このときパストランジスタはオフ状態であるから、ノードＱの電位が低下する方向に揺らいでもパストランジスタＰＴ１のオン・オフ状態は変化しない。
【０１６０】
上述のとおり、ロジックスイッチの誤動作が考えられるのは、第３の状況である。第３の状況では、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態である。これは、メモリトランジスタＭ１１を介してノードＱに接地電位が供給される場合に相当する。そこで、メモリトランジスタＭ１１のチャネル幅を大きくして駆動力を高くすることで、第３の状況でノードＱの電位が揺らいだときに電位が戻るのに要する時間を短くすることができる。
【０１６１】
一方、第１，２，４の状況では、ノードＱの電位が揺らいでもロジックスイッチの動作に影響しない。そのため、メモリトランジスタＭ２１の駆動力はメモリトランジスタＭ１１の駆動力よりも小さくても良い。そこで、Ｗ２をＷ１よりも小さくすることによって、チップ面積の増加を抑えながらもロジックスイッチの誤動作を防ぐことができる。
【０１６２】
なお、パストランジスタＰＴ１がＰ型トランジスタである場合にも同様の効果は存在し、メモリトランジスタＭ１１が書き込み状態で、メモリトランジスタＭ２１が消去状態である場合に、パストランジスタＰＴ１が一瞬オン状態になる可能性が生じる。そのため、パストランジスタＰＴ１がＰ型トランジスタの場合は、メモリトランジスタＭ２１のチャネル幅を大きくすることでチップ面積の増加を抑えながらもロジックスイッチの誤動作を防ぐことができる。
【０１６３】
Ｗ１とＷ２の設計値が異なることは、リソグラフィのマスクを設計するときのＣＡＤ（Computer Aided Design）図面を参照することによって明らかにすることができる。一般に、パターンのレイアウト後にはＯＰＣ（Optical Proximity Correction）等の補正を行うが、設計値の確認には補正前のＣＡＤ図面を比較する。
【０１６４】
実際のデバイス製造においては、リソグラフィ装置に起因するばらつきや、レジストに起因するばらつき、ウエハに成膜された下地に起因するばらつき等の影響によって、加工後のチャネル幅にはばらつきが存在する。例えばＩＴＲＳ（International Technology Roadmap for Semiconductors）の２００９年度版によれば、上記の全てのばらつき要因を加味した上で、パターンサイズのばらつきは、３＊σ（σ：標準偏差）がサイズ平均の１０％以内になるようにすべきだとしている。したがって、チップ内におけるＷ１の平均値、Ｗ２の平均値をそれぞれＷ１（ａｖｅ）、Ｗ２（ａｖｅ）とすると、Ｗ１（ａｖｅ）とＷ２（ａｖｅ）の差が小さいと、差がばらつきに埋もれてしまう可能性がある。しかし、Ｗ１（ａｖｅ）がＷ２（ａｖｅ）の１０％以上大きければ、ロジックスイッチの誤動作を防ぐための効果が期待できる。
【０１６５】
Ｗ１（ａｖｅ）やＷ２（ａｖｅ）の値は、製造後のチップを開封し、ゲート電極の形状を電子顕微鏡等で観察すれば明らかにすることができる。
【０１６６】
Ｗ１とＷ２を異なる値にすることで、個々のメモリトランジスタに書き込みが起こっているかを確認する作業（ベリファイ）を行うことも可能となる。本実施形態では、例えば、ワード線ＷＬ１に所定のベリファイ電圧を印加し、ビット線ＢＬ１，ＢＬ２間の抵抗値を調べることで、ベリファイを行う。
【０１６７】
メモリトランジスタＭ１１，Ｍ２１が共に消去状態のとき、ビット線ＢＬ１，ＢＬ２間の抵抗は低い。それに対して、メモリトランジスタＭ１１，Ｍ２１のいずれか一方が書き込まれてチャネル抵抗が大きく変化すると、ビット線ＢＬ１，ＢＬ２間の抵抗は、書き込まれたほうのメモリトランジスタのチャネル抵抗とほぼ等しくなる。もし、メモリトランジスタＭ１１，Ｍ２１が同一の構造であるならば、ビット線間抵抗値からどちらのメモリトランジスタに書き込まれたかを判別することはできない。本実施形態のように、Ｗ１とＷ２とが異なれば、書き込み状態のチャネル抵抗に差が生じるため、ビット線間抵抗値から、いずれのメモリトランジスタが書き込まれたかを判別することができる。
【０１６８】
ベリファイのためには、全てのロジックスイッチセルにおいてＷ１がＷ２よりも大きくなければならない。デバイス製造におけるパターンサイズのばらつきは、１０％以内と考えられるので、Ｗ１のばらつきとＷ２のばらつきの両方を考慮して、Ｗ１（ａｖｅ）とＷ２（ａｖｅ）において２０％以上の差があればベリファイは可能である。
【０１６９】
なお、ベリファイを可能とするために、Ｗ１とＷ２とを異なる長さにする方法の他に、メモリトランジスタＭ１１のゲート長とメモリトランジスタＭ２１のゲート長を異なる長さにする方法、もしくはゲート長とチャネル幅の両方を２つのメモリトランジスタで異なる長さにする方法が考えられる。しかしながら、トランジスタの閾値電圧Ｖｔｈにはゲート長依存性があるため、メモリトランジスタＭ１１とメモリトランジスタＭ２１とでゲート長が異なると、ＶｔｈやＶＤｓａｔがメモリトランジスタによって異なり、どちらのメモリトランジスタに書き込むかによって書き込み電圧を変えなければならない。これは電源電圧を多く用意しなければならないことを意味し、コスト増加につながる。それに対して、本実施形態で説明したように、チャネル幅を変えることはＶｔｈやＶＤｓａｔに影響を与えないため、どちらのメモリトランジスタに書き込む場合でも同じ書き込み電圧を用いることができる。
【０１７０】
なお、本実施形態では、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりもチャネル幅が大きいとして説明したが、ロジックスイッチの動作時にビット線ＢＬ２が接地電位に接続され、ビット線ＢＬ１が電源電位に接続されるならば、メモリトランジスタＭ２１のチャネル幅をメモリトランジスタＭ１１のチャネル幅よりも大きくする。
【０１７１】
本実施形態の書き込み方法や消去方法は、第１の実施形態で説明した方法と同じ方法を用いることができる。また、本実施形態の電荷蓄積膜やブロック膜は、第１の実施形態と同じ要件を満たす膜を用いることができる。
【０１７２】
以上のように、本発明のいずれかの実施形態によれば、メモリトランジスタの選択的な書き込みを行うことができ、書き込まれたメモリトランジスタの閾値電圧Ｖｔｈを十分高くすることや、メモリトランジスタからデータを消去するときのバックトンネリングを防ぐことができる。すなわち、本発明のいずれかの実施形態によれば、小さなチップ面積で誤動作が起きないように書き込みや消去を行うプログラマブルロジックスイッチを実現することができる。また、本発明のいずれかの実施形態によれば、チップ面積の増大を抑えながらも、パストランジスタへの入力信号が変化したときのノードＱの電位の揺らぎの影響を少なくすることができ、さらに誤動作を防止することができる。
【符号の説明】
【０１７３】
１ａ，１ｂ，１ｃ…セル、  Ｍ１，Ｍ２…不揮発メモリ、  ＰＴ１，ＰＴ２…パストランジスタ、  ＢＬ１，ＢＬ２…ビット線、  ＷＬ１…ワード線、  ９…シリコン基板、  １０…ウェル、  １１…絶縁膜、  １２…窒化膜、  １３…絶縁膜、  １５…ソースドレイン電極、  １７…ＳＴＩ、  １８…絶縁膜、  ５１…トンネル膜、  ５２…電荷蓄積膜、  ５３…ブロック膜、  ５４…ゲート電極、  ５３１ａ，５３２ａ，５３１ｂ，５３２ｂ，５３３ｂ…絶縁膜、  ７１…  ゲート絶縁膜、  ７４…ゲート電極、  Ｍ１１，Ｍ２１…メモリトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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