(57)【要約】      （修正有）【課題】１個の集積回路が、少なくとも１個の光相互接続を特徴とするマトリクスアーキテクチャに従い相互接続されている、１個のアセンブリシステムを提供する。【解決手段】少なくとも１個の集積回路2013090337.tif 000023のアセンブリが、１個の入力を含む少なくとも１個の入力集積回路および少なくとも１個の出力を含む少なくとも１個の出力集積回路を含んでいて、システムの１行の入力を前記行（ｋ）に属するアセンブリの入力集積回路の各入力に接続するか、またはシステムの列（ｌ）の出力をシステムの前記列（ｌ）に属するアセンブリの出力集積回路の各出力に接続する１個の光相互接続2013090337.tif 000024を含むことを特徴とするシステム。【選択図】図２
2013090337.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個の集積回路
【数１】
2013090337.tif 000016
の少なくとも１個のアセンブリ（Ｅａ，ｂ）のシステムであって、前記集積回路
【数２】
2013090337.tif 000017
のｎ１行ｎ２列のマトリクスアーキテクチャに従い相互接続された少なくとも２個の集積回路
【数３】
2013090337.tif 000018
を含み、行（ｋ）が信号として少なくとも１個の入力を受信し、列（ｌ）が信号として少なくとも１個の出力を与え、同一アセンブリの行（ｋ）の２個の集積回路間の相互接続および同一アセンブリ（Ｅａ，ｂ）の列（ｌ）の２個の集積回路間の相互接続は電気的であって、少なくとも１個の前記集積回路
【数４】
2013090337.tif 000019
のアセンブリが、前記アセンブリの少なくとも１個の入力を含む少なくとも１個の入力集積回路および前記アセンブリの少なくとも１個の出力を含む少なくとも１個の出力集積回路を含んでいて、入力集積回路は任意選択的に出力集積回路とすることができ、前記システムが、前記システムの１行の入力を前記行（ｋ）に属する前記アセンブリの前記入力集積回路の各入力に接続するか、または前記システムの列（ｌ）に属する前記アセンブリの前記出力集積回路の各出力を前記列（ｌ）の前記システム出力に接続する少なくとも１個の光相互接続（ＩＯ）を含むことを特徴とするシステム。
【請求項２】
少なくとも１個の集積回路
【数５】
2013090337.tif 000020
のアセンブリ（Ｅａ，ｂ）が１枚の電子カード（ＣＥａ，ｂ）に実装されている、請求項１に記載のシステム。
【請求項３】
光相互接続（ＩＯ）が、光カプラ（ＣＯ）および／または能動光電子結合手段および行（ｋ）の前記アセンブリの入力集積回路の入力毎または列（ｌ）のアセンブリの出力集積回路の出力毎の光リンク（ＬＯ）を含んでいる、請求項１または２に記載のシステム。
【請求項４】
少なくとも１行（ｋ）の光相互接続（ＩＯ）が更に、試験光リンク（ＬＯＴ）を含んでいる、請求項１〜３のいずれか１項に記載のシステム。
【請求項５】
光リンク（ＬＯ）が光ファイバーを含んでいる請求項１〜４のいずれか１項に記載のシステム。
【請求項６】
少なくとも１行（ｋ）の光相互接続（ＩＯ）が更に、光増幅器（ＡＯ）を含んでいる、請求項１〜５のいずれか１項に記載のシステム。
【請求項７】
複数行（ｋ）の光相互接続（ＩＯ）が少なくとも１個の光スイッチ（ＣＯＭ）により入力側で接続され、および／または複数列（ｌ）の光相互接続（ＩＯ）が少なくとも１個の光スイッチ（ＣＯＭ）により出力側で接続されている、請求項１〜６のいずれか１項に記載のシステム。
【請求項８】
少なくとも１個の光リンク（ＬＯ）が、波長分割多重化を実行すべく適合されている、請求項１〜７のいずれか１項に記載のシステム。
【請求項９】
冗長性として光リンク（ＬＯ）を特徴とする集積回路の少なくとも１個のアセンブリを含んでいる、請求項１〜８のいずれか１項に記載のシステム。
【請求項１０】
フェーズドアレイアンテナのデジタルビーム形成機能を実行すべく適合されている、請求項１〜９のいずれか１項に記載のシステム。
【請求項１１】
切換機能を実行すべく適合されている、請求項１〜１０のいずれか１項に記載のシステム。
【請求項１２】
請求項１〜１１のいずれか１項に記載の少なくとも１個のシステムを含むプロセッサ。
【請求項１３】
請求項１０または１１に記載の少なくとも１個のプロセッサを含む衛星。
【請求項１４】
集積回路のｎ１行ｎ２列のマトリクスアーキテクチャに従い、少なくとも２個の集積回路
【数６】
2013090337.tif 000021
を含む、少なくとも１個の集積回路
【数７】
2013090337.tif 000022
の少なくとも１個のアセンブリ（Ｅａ，ｂ）のシステムを相互接続する方法であって、行（ｋ）が信号として少なくとも１個の入力を受信し、列（ｌ）が信号として少なくとも１個の出力を与え、同一アセンブリの行（ｋ）の２個の集積回路間の相互接続および同一アセンブリ（Ｅａ，ｂ）の列（ｌ）の２個の集積回路間の相互接続は電気的に実行され、少なくとも１個の集積回路のアセンブリ（Ｅａ，ｂ）が、前記アセンブリの少なくとも１個の入力を含む少なくとも１個の入力集積回路および前記アセンブリの少なくとも１個の出力を含む少なくとも１個の出力集積回路を含んでいて、入力集積回路は任意選択的に出力集積回路とすることができ、前記システムの行（ｋ）の少なくとも１個の入力が、前記行（ｋ）に属する前記アセンブリの前記入力集積回路の各入力に光相互接続されているか、または前記システムの列（ｌ）の少なくとも１個の出力が、前記列（ｌ）に属する前記アセンブリの前記出力集積回路の各出力に光相互接続されていることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１個の集積回路を含み、前記集積回路が集積回路のＮ行Ｍ列のマトリクスアーキテクチャに従い相互接続されている少なくとも１個のアセンブリのシステムに関する。
【背景技術】
【０００２】
少なくとも１個の集積回路の少なくとも１個のアセンブリのシステムが知られており、前記集積回路は集積回路のマトリクスアーキテクチャに従い相互接続されていて、これらの集積回路は、電気的接続により互いに接続されているおり、中には１００ＭＨｚよりもかなり高い周波数の、高スループットの高速シリアルインターフェースのものもある。
【０００３】
集積回路という表現は、多少複雑な電子的機能を実行する電子素子を、また往々にして数種類の基本的な電子素子を限られた容積のパッケージに集積することを意味している。論理ゲートは最も簡単なデジタル集積回路であり、マイクロプロセッサおよびメモリは最も複雑なものの中でも際立っている。特に信号処理用の特定用途向け集積回路すなわちＡＳＩＣ等、特定の用途専用の集積回路がある。また、デジタル信号プロセッサすなわちＤＳＰに言及する場合もある。集積回路の重要な種別として、プログラム可能論理素子すなわち「Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ」を略したＦＰＧＡがある。
【０００４】
ハイブリッドモジュールという表現は、各種技術で任意選択的に実現され、且つ各種（アナログ、無線周波数、デジタル、光）の信号を処理可能な、相互接続された回路のアセンブリが同一パッケージに集積された素子を意味している。
【０００５】
処理タスクは、設備品目に含まれる電子カード上に構築された集積回路、ハイブリッドモジュールまたは回路であり得る複数の演算器に託される。以下の記述において、集積回路という用語はハイブリッドモジュールにも用いられる。
【０００６】
以下の記述において、行または列への編成は任意の選択から生じ、行および列の役割は自由に入れ替え可能である。
【０００７】
列毎に編成された回路のアセンブリに対して実行される処理タスクを考慮して、システムの行の一次ソース入力が列のアセンブリ全体、従って、同一行の集積回路のアセンブリ全体へ送信される。ポイントツーポイントの高速シリアル電気インタフェースにおいて、公知の技術は、段階的に同一行にソースデータを伝播させるものであり、集積回路が自身ソース入力で受信したデータを同一行の後続集積回路へ送信して、処理タスクを実行し、その結果が同一列の後続回路へ送信される。図１にそのような例を示しており、当該システムは少なくとも１個の集積回路ＣＩのアセンブリを含み、前記集積回路は、本例では同一集積回路ＣＩのｎ１個の行Ｌｉおよびｎ２個の列Ｃｊのマトリクスアーキテクチャに従い相互接続されている。本例では集積回路ＣＩは各々３個の入力および４個の出力または処理経路を有するため、ここに示すシステムは３ｎ１個の入力またはデータ経路および４ｎ２個の出力を含んでいる。
【０００８】
そのようなシステムの主な利点は、その機能的簡素さおよびモジュラー性にある。特に、行または列を追加することによりシステムの入力および出力の数を調整してもよい。一方、複雑な要件の場合、この種のシステムは、多数の集積回路および電子カード、および多数の相互接続およびインタフェースを必要とする。この種のシステムは、大量のエネルギーを消費し、占有面積が大きく嵩張るが、その大部分はインタフェース自体によるものである。
【０００９】
米国特許出願ＵＳ２００５／０２５６９６９Ａ１号明細書は、各回路でパケットスイッチを集積するデジタル回路と高速シリアルリンクの電気的相互接続に関するものである。従って、プログラム可能ゲートアレイすなわちＦＰＧＡに基づく再構成可能なアーキテクチャを開示している。
【００１０】
文献米国特許第４８１１２１０号明細書は、再構成可能且つ並列アーキテクチャを用いて様々な機能および各種のアルゴリズムを同一コンピュータに実装することを目的とする。提案された解決策は、グループ内で相互接続を構成および変更すべく光スイッチを、およびグループ間でのやり取りのための光スイッチを各々集積しているプロセッサのグループを含んでいる。
【００１１】
このモードのハードウェア編成は、アプリケーション固有の配線論理を有するマトリクスアーキテクチャにはあまり適しておらず、特に自身の複雑さおよびエネルギー消費を減らすことができない。
【００１２】
文献米国特許第４６９６０５９号明細書は、高速信号処理（プログラム可能フィルタ、単語生成器、プログラム可能遅延線）用の機能の実装を目的としているが、基本的な遅延機能は速度が不十分であるかまたは調節不可能である。提案された解決策は、光電子スイッチおよび電気または光学的な遅延機能のグループを含んでいる。光技術において、これらの素子は基本遅延機能の速度要件を実現可能にする。当該スイッチにより、各種の遅延値を合成してフィルタまたは単語生成器を構築すべく一次入力と遅延機能の入力／出力との間の接続性を動的に構成することが可能になる。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述のアーキテクチャでは、多数の演算器および集積回路を含む複雑なマトリクスシステムを構築して複雑な処理タスクを実行することができない。
【課題を解決するための手段】
【００１４】
本発明の目的は、上述の問題を軽減することにある。
【００１５】
本発明の一態様は、少なくとも１個の集積回路の少なくとも１個のアセンブリのシステムを提案するものであり、前記集積回路は、集積回路のＮ行Ｍ列のマトリクスアーキテクチャに従い相互接続されている。１行が信号として少なくとも１個の入力を受信し、１列が信号として少なくとも１個の出力を与える。同一アセンブリの１行の２個の集積回路間の相互接続および同一アセンブリの１列の２個の集積回路間の相互接続は電気的である。少なくとも１個の集積回路のアセンブリが、前記アセンブリの少なくとも１個の入力を含む少なくとも１個の入力集積回路および前記アセンブリの少なくとも１個の出力を含む少なくとも１個の出力集積回路を含んでいて、入力集積回路はまた、出力集積回路でもあり得る。更に、本システムは、本システムの１行の入力を前記行に属するアセンブリの入力集積回路の各入力に接続するか、または本システムの１列に属するアセンブリの出力集積回路の各出力を前記列のシステム出力に接続する少なくとも１個の光相互接続を含んでいる。
【００１６】
このようなシステムにより、集積回路内における高速シリアルインターフェースに関する要件、およびその結果、回路および電子カードの数量の観点からエネルギー消費および実装の複雑さを大幅に軽減することが可能になる。集積回路内の高速シリアルインターフェースの数に関する要件が半分まで軽減されることにより、本システムでは集積回路のリソースおよび入出力ポートの利用効率が向上して、機器の複雑さが軽減される。
【００１７】
光リンクの利用により、一般に帯域幅を広げ、リンクおよびコネクタの大きさや嵩を大幅に減らすことが可能になる。
【００１８】
一実施形態において、少なくとも１個の集積回路のアセンブリは１枚の電子カードに実装されている。
【００１９】
従って、そのようなシステムの製造は、同一カードの複数のコピーに基づいて実行され得るため、システムの製造を容易にし、且つ製造コストを下げる。
【００２０】
一実施形態によれば、光相互接続は、光カプラおよび／または能動光電子結合手段および行のアセンブリの入力集積回路の入力毎または列のアセンブリの出力集積回路の出力毎の光リンクを含んでいる。
【００２１】
従って、光リンクにより、単に１個の位置からの複数の位置へ高スループットで信号配信を実行する、および／または、スループットおよびインタフェースにおける信号の品質に顕著な影響を及ぼすことなく複数の集積回路から生じた出力のアセンブリを組み合せることが可能になる。
【００２２】
有利には、少なくとも１行の光相互接続は、更に試験光リンクを含んでいる。
【００２３】
従って、システムの動作を妨げることなく信号を観察する、またはシステムに試験信号を注入すべく、非侵入型の試験／監視手段を配置することが可能である。
【００２４】
例えば、光リンクは光ファイバーを含んでいる。
【００２５】
光ファイバーの利用により、特に、送信の帯域幅または距離を広げ、各種リンク間の良好な分離を保証するかまたはリンクの物理的実装を容易にすることが可能になる。
【００２６】
一実施形態によれば、少なくとも１行の光相互接続は更に、光増幅器を含んでいる。
【００２７】
従って、光カプラの出力により割り当てられる光信号の強度は、リンクの送信性能を保証すべく割当て要件に合致すべく適合されていてよい。
【００２８】
一実施形態において、複数行の光相互接続が少なくとも１個の光スイッチにより入力側で接続されていても、かつ／または複数列の光相互接続が少なくとも１個の光スイッチにより出力側で接続されていてもよい。
【００２９】
従って、光スイッチを設定することにより、特に、例えば衛星に埋め込まれたオンボードシステムの冗長管理を実行することが可能であり、その消散は処理スループットからは独立している。
【００３０】
一実施形態によれば、少なくとも１個の光リンクが波長分割多重化を実行すべく適合されている。
【００３１】
一実施形態において、本システムは冗長性として光リンクを特徴とする集積回路の少なくとも１個のアセンブリを含んでいる。
【００３２】
例えば、上述のシステムは、フェーズドアレイアンテナのデジタルビーム形成機能を実行すべく、および／または切換機能を実行すべく適合されていてよい。
【００３３】
本発明の別の態様によれは、上述の少なくとも１個のシステムを含むプロセッサも提案する。
【００３４】
本発明の別の態様は、例えば上述の埋め込み型の少なくとも１個のプロセッサを含む衛星も提案するものである。
【００３５】
また、本発明の別の態様は、集積回路のｎ１行ｎ２列のマトリクスアーキテクチャに従い、少なくとも１個の集積回路の少なくと１個のアセンブリを相互接続する方法を提案するものであり、１行が信号として少なくとも１個の入力を受信し、１列が信号として少なくとも１個の出力を与え、同一アセンブリの１行の２個の集積回路間の相互接続および同一アセンブリの１列の２個の集積回路間の相互接続が電気的に実行されていて、少なくとも１個の集積回路のアセンブリが、前記アセンブリの少なくとも１個の入力を含む少なくとも１個の入力集積回路および前記アセンブリの少なくとも１個の出力を含む少なくとも１個の出力集積回路を含んでいて、入力集積回路は任意選択的に出力集積回路とすることができる。更に、本システムの１行の少なくとも１個の入力が、前記行に属するアセンブリの入力集積回路の各入力に光相互接続されているか、または本システムの１列の少なくとも１個の出力が、前記列に属するアセンブリの出力集積回路の各出力に光相互接続されている。
【００３６】
本発明は、完全に非限定的な例として記述され、且つ添付の図面に示すいくつかの実施形態を調べることにより理解が深まるであろう。
【図面の簡単な説明】
【００３７】
【図１】少なくとも１個の集積回路の少なくとも１個のアセンブリのマトリクスアーキテクチャを備え、前記集積回路が、従来技術に従い、分散または直接的組換えの無いポイントツーポイントリンクにより、マトリクスアーキテクチャに従い相互接続されているシステムの実施形態を模式的に示す。
【図２】本発明の一態様による、少なくとも１個の光相互接続を含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図３】本発明の一態様による、少なくとも１個の集積回路のアセンブリが１枚の電子カードに含まれるマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図４】本発明の一態様による、試験光リンクにより、少なくとも１個の集積回路のアセンブリが１枚の電子カードに含まれるマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図５】本発明の一態様による、光相互接続が集積回路のマトリクスアーキテクチャの行のみに従うマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図６】本発明の一態様による、衛星ビーム形成プロセッサ用のマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図７】本発明の一態様による、回路の各アセンブリが単一の集積回路を含むことを考慮した、光学的な集積回路間の相互接続のアセンブリを有するマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図８】本発明の一態様による、光増幅器を含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図９】本発明の一態様による、光スイッチを含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図１０】本発明の一態様による、衛星ビーム形成プロセッサ用の光スイッチを含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図１１】本発明の一態様による、衛星ビーム形成プロセッサ用の並列な複数の光スイッチを含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図１２】本発明の一態様による、電子カードのレベルでの冗長管理用の電子カード間に光スイッチを含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図１３】本発明の一態様による、衛星ビーム形成プロセッサ用の列間に光スイッチを含むマトリクスアーキテクチャを備えたシステムを模式的に示す。
【図１４】本発明の一態様による、行（または下位機能）毎に個別に相互化された冗長性の切替えを模式的に示す。
【図１５】本発明の一態様による、行（または下位機能）毎に個別に相互化された冗長性の切替えを模式的に示す。
【図１６】本発明の一態様による、行（または下位機能）毎に個別に相互化された冗長性の切替えを模式的に示す。
【図１７】本発明の一態様による、行（または下位機能）毎に個別に相互化された冗長性の切替えを模式的に示す。
【図１８】本発明の一態様による、行（または下位機能）毎に個別に相互化された冗長性の切替えを模式的に示す。
【００３８】
全ての図面を通じて、同一要素には同一参照番号を付与している。
【発明を実施するための形態】
【００３９】
図２に、少なくとも１個の集積回路、
【数１】
2013090337.tif 000003
本例では４個の集積回路
【数２】
2013090337.tif 000004
（ａは１から
【数３】
2013090337.tif 000005
まで変化する整数、ｂは１から
【数４】
2013090337.tif 000006
まで変化する整数）の、少なくとも１個のアセンブリＥａ，ｂ、本例ではＥ１，１，．．．，Ｅ１，ｎ２／２，．．．，Ｅｎ１／２，１，．．，Ｅｎ１／２，ｎ２／２のシステムを模式的に示し、前記集積回路
【数５】
2013090337.tif 000007
（ｉは１から２まで変化する整数、ｊは１から２まで変化する整数）が、集積回路
【数６】
2013090337.tif 000008
のｎ１行ｎ２列のマトリクスアーキテクチャに従い相互接続されている。無論、アセンブリＥａ，ｂ毎の４個の集積回路の本例は完全に非限定的であり、アセンブリＥａ，ｂの添え字ａ、ｂの変化はアセンブリＥａ，ｂ毎に集積回路の数に依存する。
【００４０】
集積回路の行ｋ（ｋは１からｎ１まで変化する整数）は、信号として少なくとも１個の入力、本例では３個の入力を受信し、集積回路の列ｌ（ｌは１からｎ２まで変化する整数）は信号として少なくとも１個の出力、本例では４個の出力を与える。
【００４１】
同一アセンブリＥａ，ｂの行ｋの２個の集積回路間の相互接続は、当該アセンブリが行毎に複数の集積回路を含む場合、および列ｌの２個の集積回路間の相互接続は、当該アセンブリが列毎に複数の集積回路を含む場合、電気的である。
【００４２】
少なくとも１個の集積回路
【数７】
2013090337.tif 000009
のアセンブリＥａ，ｂは、少なくとも１個の、すなわちアセンブリの外部からの入力信号を受信する入力集積回路および、少なくとも１個の、すなわちアセンブリの外部に出力信号を配信する出力集積回路を含んでいる。入力集積回路は同時に任意選択的に出力集積回路とすることができる。本例では、アセンブリＥａ，ｂの場合、図２の例において、集積回路
【数８】
2013090337.tif 000010
は入力集積回路であって、集積回路
【数９】
2013090337.tif 000011
は出力集積回路にある。回路
【数１０】
2013090337.tif 000012
は、アセンブリＥａ，ｂにおいて同時に入力集積回路および出力集積回路である。
【００４３】
本システムは、本システムの行の入力を当該行に属するアセンブリの入力集積回路の各入力に接続すべく、または本システムの列の出力を当該列に属するアセンブリの出力集積回路の各出力に接続すべく、少なくとも１個の光相互接続ＩＯ、本例では３×ｎ１＋４×ｎ２個の光相互接続を含んでいる（光相互接続が３×ｎ１個である理由は本列で全ての集積回路が光相互接続に属する３個の入力を有するため、光相互接続が４×ｎ２個である理由は本例で全ての集積回路が光相互接続に属する４個の出力を有するためである）。
【００４４】
光相互接続ＩＯは各々、行のアセンブリの入力集積回路の入力毎（本例ではカプラ毎に
【数１１】
2013090337.tif 000013
個の光リンク）に、または列のアセンブリの出力集積回路の出力毎（本例ではカプラ毎に
【数１２】
2013090337.tif 000014
個の光リンク）に光カプラＣＯおよび光リンクＬＯを含んでいる。
【００４５】
光カプラという表現は、１個以上の光入力ポートおよび１個以上の光出力ポートを含み、各入力信号が出力ポートのアセンブリ全体に割り当てられる受動光素子を意味している。
【００４６】
変型例として、１個の電気入力ポートおよび各々が光出力ポートに接続されていて電気入力信号を光出力ポートのアセンブリ全体に割り当てる複数の光エミッタを含む能動光電子結合素子を発光時に用いることができる。
【００４７】
変型例として、受信時に、各々が光検知器および電気出力ポートに接続され、電気出力ポートへ向かう光入力信号を集める複数の光入力ポートを含む能動光電子結合素子を用いることが可能である。
【００４８】
これら全ての例において、光リンクＬＯは光ファイバーを含んでいてよい。
【００４９】
図３に、少なくとも１個の集積回路
【数１３】
2013090337.tif 000015
のアセンブリＥａ，ｂが１枚の電子カードＣＥａ，ｂに含まれている図２と同様のシステムを示す。従って、同型のカードは連続的に製造することができ、その後、例えば光相互接続ＩＯのみにより、マトリクスアーキテクチャに従い容易に接続することができる。無論、変型例として、光相互接続によりこれらの相互接続の一部のみを実行してもよい。
【００５０】
図４に、行光相互接続ＩＯが、本例ではソースデータを観察可能にすべく、更に試験光リンクＬＯＴを含んでいる図３と同様のシステムを示す。無論、変型例として、これらの行光相互接続ＩＯの一部のみが試験光リンクＬＯＴを含んでいてよい。そのような試験リンクの存在により、当該行に対して非侵入的に測定を実行することが可能になるが、これは計装により妨げられる高スループットの電気的相互接続では不可能である。変型例として、行光相互接続ＩＯは、本例では試験データを注入可能にすべく、追加的な試験光入力を含んでいてよい。そのような試験リンクの存在により、システムが既に完成しているにも拘わらず、部分的試験を実行することが可能になる。
【００５１】
図５に、光相互接続がマトリクスアーキテクチャの行のみに従い、電子カードが各々列毎に配置されたｎ１個の集積回路のアセンブリを含む図３と同様のシステムを示す。この構成により、電気的相互接続が電子カード内の相互接続のみに制限され、カード間の全ての相互接続が光学的に実行できるようになる。
【００５２】
図６に、光相互接続がマトリクスアーキテクチャの行のみに従う、衛星ビーム形成プロセッサ用の図５と同様のシステムを示す。集積回路の各列は、例えば受信時に、アレイアンテナの３×ｎ１個の入力に基づいてビーム出力のアセンブリを生成する。このモジュラーアーキテクチャにより、同一入力を処理する電子カードを追加するだけでビームの数を増やすことが可能になる。
【００５３】
図７に、集積回路の各アセンブリが単一の集積回路を含むことを考慮して、行および列における、全ての集積回路の相互接続のアセンブリが光学的である、マトリクスアーキテクチャを備えたシステムを示す。この典型的ケースは、光信号の配信および直接的組換えの容量の利点を得るべく、集積回路間での光インタフェースの利用の一般化に対応している。本システムは、例えば、１枚のカードに実装可能である。
【００５４】
図８に、光相互接続がマトリクスアーキテクチャの行のみに従い、電子カードが各々列毎に配置されたｎ１個の集積回路のアセンブリおよび光カプラの光信号の減衰を補償するための光増幅器ＡＯを含む図５と同様のマトリクスアーキテクチャを備えたシステムを示す。
【００５５】
図９に、入力側に光スイッチを含んでいて、再構成要件に対して使用するソース入力を選択可能にする図５および８と同様のマトリクスアーキテクチャを備えたシステムを示す。
【００５６】
図１０に、衛星ビーム形成プロセッサ用の入力側で、光スイッチＣＯＭを含むマトリクスアーキテクチャを備えたシステムを示す。本例では、当該スイッチにより、受信時に放射素子から、または発光時にビームから生じるソースデータのアセンブリの、ビーム形成のアセンブリとの関連付けが設定可能になる。
【００５７】
図１１に、衛星ビーム形成プロセッサ用の並列な複数の光スイッチＣＯＭを含むマトリクスアーキテクチャを備えたシステムを示す。光スイッチのアセンブリを並列に配置することにより光リンク用のスイッチング構成にある程度の制限を加えることで、各スイッチの複雑さを大幅に軽減することができる。
【００５８】
図１２に、電子カードＣＥａ，ｂのレベルで冗長管理すべく電子カード間に光スイッチＣＯＭを含んでいる図４と同様のマトリクスアーキテクチャを備えたシステムを示す。本システムにより、いずれかの電子カードが故障した場合に冗長グループＲＥＤの未使用カードで代替することが可能になる。
【００５９】
図１３に、衛星ビーム形成プロセッサ用の列の間に光スイッチＣＯＭを含むマトリクスアーキテクチャを備えたシステムを示し、電子カードＣＥａ，ｂの各々が列毎に配置されたｎ１個の集積回路のアセンブリを含んでいる。本システムは、ｒ列の演算器の冗長性および列全体毎にこれらの冗長性を切替える（機能）を含んでいる。演算器の故障は、（垂直）処理経路全体、および一般に列全体に悪影響を及ぼす。この冗長性切替えモードは、影響を受けた列全体を利用可能な冗長列で交換することからなる。ｒ個の冗長な列（本例では唯一の冗長列が列Ｃｎ２＋１であるためｒ＝１）が、光配信により処理すべきデータを受信する。これらの冗長な列の出力は、光スイッチＣＯＭ（ｍ＝４個の経路を有するｒ列からＭ個の出力経路への）を介して選択され、そのＭ個の出力が名目経路の出力側で同数の光カプラＣＯに送られる。次いで、ｒ個の演算器のいずれかの故障を補償すべくある個数の冗長演算器（演算器の行の数ｒ×ｎ１に対応）が起動される。
【００６０】
信号の光学的割当ては、光カプラＣＯの支援を受け、且つ光スイッチＣＯＭの実装を通じた配信容量を用いることにより、冗長演算器の切替えに役立つ。冗長性の切替えは各種の方式、すなわち、列全体、処理経路、電子カードまたは回路、行、またはデータ経路において実行してもよく、冗長性を様々なレベルで相互化することが可能である。
【００６１】
図１３に、列全体（または機能全体）による冗長性の切替えを示す。
【００６２】
図１４〜１８に、１行が１枚の電子カードに実装された例を示す。
【００６３】
図１４に、行（または下位機能）毎に個別に相互化された冗長性の切替えを示す。そのような実施形態は演算器の各行にｒ個の冗長演算器を有し、冗長性の切替えが各行に固有である。簡潔化のため、図１４では演算器毎にデータ配信用の単一の水平経路、並びに演算器毎に単一の垂直処理経路を示す。この模式図は、演算器の行毎に複数の垂直処理経路並びに複数の水平データ配信経路を有するものに一般化できる。
【００６４】
演算器の行内で、ｒ個の冗長演算器は、Ｙ個の名目演算器と同様に、処理すべきデータを光配信により受信する。この構成では垂直処理経路は光リンクも含んでいる。
【００６５】
２個の入力と２個の出力を備えた光カプラＣＯが、当該行に関連付けられた名目演算器および冗長なグループとして予定されている（同一列の）名目演算器または冗長演算器のいずれかの上流の行から生じた処理済みの部分項を配信すべく、名目演算器に関連付けられている。各行に対して、冗長なグループは、入力側および出力側で処理経路を切替えるべく、２個の光スイッチＣＯＭの支援を受けて切替えられる。これらの光スイッチは、名目演算器用の処理経路のアセンブリと、冗長演算器用の処理経路のアセンブリの間で切換えを実行する。
【００６６】
この構成により、いずれかの名目演算器が故障した場合に利用可能な冗長演算器で代替することを各行内で行なうことが可能になる。冗長性の利用は、列全体（または機能）毎に冗長性を切替える場合よりも効果的である。
【００６７】
同一行に少なくともｒ＋１個の故障した演算器が集中した場合、行毎の冗長性容量が枯渇する。本システムは従って、最大ｒ×ｎ１個の演算器の故障にしか対応できない。
【００６８】
図１５に、未区分の演算器の均一なアーキテクチャからなる行（または下位機能）毎に個別に相互化された冗長性を切替える、図１４の変型例を示す。
【００６９】
当該変型例は、（垂直）処理経路上に光カプラを必要とせず、図１４のシステムよりも規則的である。一方、光スイッチＣＯＭの複雑さは増しているが、入出力ポートの数（ｒはＹより小さい）がより対称である点で依然として好ましい。
【００７０】
図１６に、行（または下位機能）毎に個別に相互化された冗長性を切替える、図１４、１５の別の変型例を示す。図１５のシステムは、演算器の行毎に２個の光スイッチＣＯＭの１個を省略すべく変更することができる。当該変型例は、垂直処理連鎖の全体に沿ってＹ＋ｒ個の処理経路を辿るものであり、後続行の演算器との接続性を規定すべく各行に光スイッチＣＯＭを備えている。
【００７１】
演算器の最終行の出力側で、Ｙ個の物理出力のみが保持される。スイッチＣＯＭが半分しかないため、当該変型例は先のものよりも簡素であり、Ｙ個の（有用な）経路の代わりにＹ＋ｒ個の経路を辿ることは負担にならない（ｒ<<Ｙ）。一方、光スイッチＣＯＭの複雑さが僅かに増すものの、入出力ポートの数が対称であり、且つＹ＋ｒはＹと殆ど差がないため、実際には何ら問題が生じない。
【００７２】
図１７に、行（または下位機能）毎に個別に相互化された冗長性を切替える、図１４、１５および１６のシステムの変型例を示す。演算器の故障への耐性を向上させるべく、当該変型例は、各々が既にｒ個の冗長演算器を集積している演算器のＴ個の名目行に対する補足として、冗長行の提供を考慮するものである。
【００７３】
第３の変型例から出発して、冗長性容量は、演算器のＴ個の列にｕ個の冗長行を追加することにより向上する。これにより、冗長性容量が枯渇した（すなわち故障した演算器がｒ個より多い）最大ｕ個の行の演算器に代替することが可能になる。
【００７４】
データ入力側の光スイッチＣＯＭは、Ｔ個の入力行を演算器のＴ＋ｕ個の行のアセンブリへの切替えを実行する。無効な冗長性を扱う場合、または故障が多過ぎて当該行の冗長性容量が枯渇した場合、演算器行が使用されないことがある。この場合、上流の行から生じる部分項の（垂直な）フローは、透明性のある方法でで無効な行を通過しなければならない。解決策は、各々の上流部分項のフローを、１個の入力および各演算器に配信する２個の出力へ、並びにいわゆるバイパス経路へカプラを介して局所的に配信することにある。演算器の下流に２個の入力および１個の出力を備えたスイッチＣＯＭにより、演算器の処理出力、または出力スイッチＹ＋ｒ：Ｙ＋ｒの入力におけるバイパス経路のいずれかを選択することが可能になる。
【００７５】
この解決策は、複雑さが増す代償に、行毎の冗長性を管理する変型例よりも良好な冗長性利用効果を提供する。実際、行毎に任意の最大ｒ個の故障に対応する容量に加え、ｕ個の冗長行を追加することで更に、故障個所がｒ個より多い最大ｕ個の行まで対応可能になる。
【００７６】
図１８に、行（または下位機能）毎に個別に相互化された冗長性を切替える、図１４、１５、１６および１７のシステムの変型例を示す。当該変型例によれば、１個の入力と２個の出力を有する光カプラおよび２個の入力と１個の出力を有する小型光スイッチＣＯＭを出力スイッチの容量を拡張したもので代替することにより、追加的にＹ＋ｒ個のバイパス経路、すなわち２（Ｙ＋ｒ）：２（Ｙ＋ｒ）の容量を切替える。この解決策により、先の変型例と同等の冗長性利用効果が得られるが、より大きな容量の光通信を伴う、より簡素なアーキテクチャで実現できる。
【００７７】
図１４、１５、１６、１７および１８の光インタフェースは、トランシーバまたは高速シリアルインターフェース素子（「高速シリアルリンクトランシーバ」）に関連付けられたデータストリーム、あるいは有利には、同一演算器（集積回路／ハイブリッドモジュール／デジタルカード／機器の部品）に配置された高速シリアルトランシーバのアセンブリから生じて多重化されたデータフローを搬送することができる。
【００７８】
光経路上でデータフローを多重化する公知の変型例として、各データフローが固有の波長により搬送される波長分割多重化（ＷＤＭ）がある。
【００７９】
提案するスキームにＷＤＭ波長多重化を利用することは、光相互接続の密度および結果的に光スイッチＣＯＭの複雑さを直接減少させることが可能になるため、特に効果的である。多重化は、同一トポロジに従い割り当てられたデータフローに関係しており、これは、データ経路の配信、および処理経路（部分項）の割り当ての両方に対して定義されたようなマトリクスデジタルアーキテクチャ用に当てはまる。
【符号の説明】
【００８０】
ＣＩ  集積回路
Ｃ１〜Ｃｎ２  列
Ｌ１〜Ｌｎ１  行
ＣＯ  光カプラ
ＩＯ  光相互接続
ＬＯ  光リンク
ＣＩｉ，ｊａ，ｂ  集積回路
Ｅａ，ｂ  アセンブリ
ＣＥａ，ｂ  電子カード
ＣＯＭ  光スイッチ
ＲＥＤ  冗長グループ
Ｙ×ｒ，ｒ×Ｙ，Ｙ×（Ｙ＋ｒ），（Ｙ＋ｒ）×Ｙ，（Ｙ＋ｒ）×（Ｙ＋ｒ），２（Ｙ＋ｒ）×２（Ｙ＋ｒ）  処理経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【外国語明細書】
2013090337000001.pdf