(57)【要約】【課題】活性領域と容量コンタクトの接触面積を大きくすることでコンタクト抵抗を低減する。ビット線の形状を直線状にして、ビット線のパターニングを容易に行う。【解決手段】第１の方向に延在するワード線と、第１の方向と交差する第２の方向に延在するビット線と、第１および第２の方向と交差する第３の方向に延在する活性領域と、キャパシタと、キャパシタと活性領域を接続する容量コンタクトとを有するメモリセル領域を備え、第２の方向と第３の方向とは、第１の方向に対して互いに線対称の関係にあることを特徴とする半導体装置。【選択図】図２
2013235964.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在するワード線と、前記第１の方向と交差する第２の方向に延在するビット線と、前記第１および第２の方向と交差する第３の方向に延在する活性領域と、キャパシタと、前記キャパシタと活性領域を接続する容量コンタクトと、を有するメモリセル領域を備え、
前記第２の方向と第３の方向とは、前記第１の方向に対して互いに線対称の関係にあることを特徴とする半導体装置。
【請求項２】
前記メモリセル領域は、平面視で平行四辺形の形状を有する、請求項１に記載の半導体装置。
【請求項３】
平面視で平行四辺形の形状を有する第１のメモリセル領域と、
平面視で平行四辺形の形状を有する第２のメモリセル領域と、
を有し、
前記第１のメモリセル領域の平面視形状と前記第２のメモリセル領域の平面視形状とは、互いに線対称の関係にあることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第４の方向に配列された複数の前記第１のメモリセル領域のアレイと、
第４の方向に配列された複数の前記第２のメモリセル領域のアレイと、
を有し、
前記第１のメモリセル領域のアレイと、前記第２のメモリセル領域のアレイとは、前記第４の方向とは異なる第５の方向に交互に配置される、請求項３に記載の半導体装置。
【請求項５】
前記第１および第２のメモリセル領域のアレイの周囲に設けられた周辺回路領域を更に有する、請求項４に記載の半導体装置。
【請求項６】
前記ワード線は、埋め込みゲート電極からなる、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記ビット線は、前記活性領域に接するように設けられる、請求項１〜６の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴って、狭い領域に、装置を構成する各構成要素を配置する必要が生じてきている。例えば、半導体装置としてＤＲＡＭを製造する場合、メモリセル領域の構成要素であるワード線、ビット線、および活性領域の配置が重要になってくる。従来から、メモリセル領域の占有面積を小さくするために、ワード線、ビット線、および活性領域の様々な配置が検討されてきた。
【０００３】
特許文献１（特開２０００−１１４４９０号公報）には、ワード線の延在方向に対して、活性領域が垂直に延在し、ビット線が斜め方向に延在する半導体装置が開示されている（図６）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１１４４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１Ａは、従来のキャパシタを最密充填したＤＲＡＭを表す平面図であり、ワード線３、活性領域２（点線で明示）、ビット線４、容量コンタクト５の位置関係が明確となるように、これらの構成要素のみを示し、その他の構造は省略している。図１Ａに示すように、従来の半導体装置は、素子分離領域１と活性領域２がＹ方向に所定間隔で交互に複数、形成されている。活性領域２は、Ｘ1方向に延在している。また、ワード線となる埋め込みゲート電極３、および素子分離用の埋め込み配線３’が、Ｘ方向に所定の間隔で半導体基板内に埋め込まれることで形成されている。埋め込みゲート電極３、および埋め込み配線３’は、活性領域２を縦断するようにＹ方向に延在している。さらに、埋め込みゲート電極３および埋め込み配線３’と直交する方向（Ｘ方向）に、複数のビット線４が、所定の間隔で配置されている。そして、埋め込みゲート電極３と活性領域２とが交差する領域にそれぞれメモリセルが形成されている。
【０００６】
埋め込みゲート電極（ワード線）３及び埋め込み配線３’は、同一の構造を有しているが、機能が異なっている。埋め込みゲート電極３はメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線３’は所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。また、図１Ａの半導体装置では、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ（図示していない）が設けられている。各キャパシタに接続される容量コンタクト５は、それぞれが重ならないようにメモリセル領域内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト（図示していない）を介して、ビット線４に接続されている。
【０００７】
図１Ａの半導体装置では、容量コンタクト５と活性領域２の重なりが少ないため、コンタクト抵抗が高いものとなっていた。また、容量コンタクト５用のコンタクトホール形成時のフォトリソグラフィー工程のマージンが小さくなり、コンタクトホールの形成が困難となっていた。
【０００８】
そこで、図１Ｂに示すように、ビット線４を折れ線形状にすることで、容量コンタクト５用の領域を確保する方法が考えられる。しかしながら、図１Ｂのような折れ線形状のビット線４のパターニングは困難であった。特に、近年は半導体装置の微細化が進展しており、ビット線４のパターニングを一層、困難なものとしていた。
【課題を解決するための手段】
【０００９】
一実施形態は、
第１の方向に延在するワード線と、前記第１の方向と交差する第２の方向に延在するビット線と、前記第１および第２の方向と交差する第３の方向に延在する活性領域と、キャパシタと、前記キャパシタと活性領域を接続する容量コンタクトと、を有するメモリセル領域を備え、
前記第２の方向と第３の方向とは、前記第１の方向に対して互いに線対称の関係にあることを特徴とする半導体装置に関する。
【発明の効果】
【００１０】
活性領域と容量コンタクトの接触面積を大きくすることでコンタクト抵抗を低減することができる。ビット線の形状を直線状にすることができるため、ビット線のパターニングを容易に行うことができる。
【図面の簡単な説明】
【００１１】
【図１】従来の半導体装置を表す平面図である。
【図２】第１実施例の半導体装置を表す図である。
【図３】第１実施例の半導体装置を表す図である。
【図４】第２実施例の半導体装置を表す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１３】
なお、下記実施例において、特許請求の範囲に記載の「第１の方向」、「第２の方向」および「第３の方向」はそれぞれ、Ｙ方向、Ｘ2方向およびＸ1方向に相当する。また、特許請求の範囲に記載の「第４の方向」および「第５の方向」はそれぞれ、Ａ方向、およびＢ3方向に相当する。
【００１４】
（第１実施例）
図２および３は本実施例の半導体装置を表す図である。図３は第１実施例の半導体装置の全体を模式的に表す平面図、図２Ａは図３のメモリセル領域２８の一部を表す平面図、図２Ｂは図２ＡのＡ−Ａ’方向の断面図である。なお、図２Ａおよび３では、ワード線３、活性領域２、ビット線４、容量コンタクト５の位置関係が明確となるように、主にこれらの構成要素を示している。
【００１５】
図２Ａおよび３に示すように、本実施例の半導体装置は、素子分離領域１と活性領域２がＹ方向に所定間隔で交互に複数、形成されている。ワード線となる埋め込みゲート電極３および素子分離用の埋め込み配線３’が、Ｘ方向に所定の間隔で半導体基板９内に埋め込まれることで形成されている。活性領域２はＸ1方向に延在しており、ゲート電極３および埋め込み配線３’は、活性領域２を縦断するようにＹ方向に延在している。また、複数のビット線４はＸ2方向に延在しており、所定の間隔で配置されている。そして、埋め込みゲート電極３と活性領域２とが交差する領域にそれぞれメモリセルが形成されている。
【００１６】
活性領域の延在方向Ｘ1（第３の方向）と、ビット線の延在方向Ｘ2（第２の方向）は、ゲート電極３および埋め込み配線３’の延在方向Ｙ（第１の方向）に対して、互いに線対称の関係となっている。
【００１７】
埋め込みゲート電極（ワード線）３及び埋め込み配線３’は、同一の構造を有しているが、機能が異なっている。埋め込みゲート電極３はメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線３’は所定の電位をかけて隣接するトランジスタＴｒ間を分離するために設けられている。また、図１Ａの半導体装置では、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ（図１Ａには図示していない）が設けられている。各キャパシタに接続される容量コンタクト５は、それぞれが重ならないようにメモリセル領域２８内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト（図示していない）を介して、ビット線４に接続されている。
【００１８】
図２Ｂに示すように、本実施例の半導体装置は、埋め込みワード線３、ソースおよびドレイン６、ゲート絶縁膜８を有するトランジスタＴｒを備える。埋め込みワード線３としては例えば、窒化チタン膜とタングステン膜の積層膜を使用することができる。ゲート絶縁膜８としては例えば、半導体基板９の表面を熱酸化することで形成したシリコン酸化膜等を利用することができる。埋め込みワード線３の上にはシリコン窒化膜などからなるキャップ絶縁膜１０が設けられており、キャップ絶縁膜１０の上面は半導体基板９の主面と面一となっている。ソースおよびドレイン６は、半導体基板９の活性領域２の表面に不純物を注入することで形成されている。
【００１９】
トランジスタＴｒのソースおよびドレイン６の一方は、ビット線４に直接、接するように接続されている。ビット線４は例えば、不純物を含有するポリシリコン膜から構成されている。なお、埋め込み配線３’上にもビット線４が位置するが、埋め込み配線３’とビット線４間にはキャップ絶縁膜１０およびビットコン層間絶縁膜２１が設けられており、互いに絶縁分離されている。トランジスタＴｒのソースおよびドレイン６の他方は、容量コンタクト５に接続されている。容量コンタクト５は例えば、半導体基板１側から順に、不純物を含有するポリシリコン層５ｃ、コバルトシリサイド層５ｂ、およびタングステンプラグ５ａから構成されている。
【００２０】
容量コンタクト５とビット線４間には、サイドウォール１３、２３、および絶縁膜２２が設けられており、互いに絶縁分離されている。サイドウォール１３、２３、および絶縁膜２２には例えば、シリコン酸化膜やシリコン窒化膜を使用することができる。半導体基板９上には、ビット線４を覆うように、ＳＯＤ膜などからなる第１層間絶縁膜１２が設けられている。
【００２１】
第１層間絶縁膜１２上には、容量コンタクト５に接続されるように、容量コンタクトパッド１８が形成されている。容量コンタクトパッド１８としては例えば、窒化タングステン（ＭＮ）及びタングステン（Ｗ）の積層膜を使用することができる。第１層間絶縁膜１２上には、ストッパー膜１７および第２層間絶縁膜２５が形成されている。ストッパー膜１７および第２層間絶縁膜２５内には、容量コンタクトパッド１８に接するようにキャパシタ２０が形成されている。キャパシタ２０は下部電極２０ａ、容量絶縁膜（図示していない）、および上部電極２０ｂからなり、下部電極２０ａを介して容量コンタクトパッド１８に接続されている。第２層間絶縁膜２５上には、第３層間絶縁膜２４が設けられている。上部電極２０ｂは、第３層間絶縁膜２４を貫通する図示しないコンタクトを介して、上層配線に接続されている。
【００２２】
また、図３に示すように、メモリセル領域２８のＹ方向の両側には、周辺回路領域を構成するワードドライブ領域３１ａ、３１ｂが設けられており、ワード線３はＹ方向の端部においてワードドライブ領域３１ａ，３１ｂ、３１ａ、・・・と交互に一方のワードドライブ領域に接続されている。メモリセル領域２８のＸ2方向の両側には、周辺回路領域を構成するセンスアンプ領域３０ａ、３０ｂが設けられており、ビット線４はＸ2方向の端部においてセンスアンプ領域３０ａ、３０ｂ、３０ａ、・・・と交互に一方のセンスアンプ領域に接続されている。メモリセル領域２８はこれらのワードドライブ領域３１ａ、３１ｂおよびセンスアンプ領域３０ａ、３０ｂによって規定され、平面視で、平行四辺形の形状を有している。なお、ワードドライブ領域およびセンスアンプ領域の延在方向は、ビット線４の延在方向（第２の方向）、活性領域２の延在方向（第３の方向）、ワード線３の延在方向（第１の方向）の何れかと同じであっても、異なっていても良い。
【００２３】
図２Ａに示すように、本実施例の半導体装置では、ビット線４の延在方向（第２の方向）と活性領域２の延在方向（第３の方向）とは、ワード線３の延在方向（第１の方向）に対して、互いに線対称の関係にある。従って、平面視において、活性領域２とビット線４が重なる領域の幅（図２ＡのＸ方向の幅）を小さくして、容量コンタクト５と活性領域２が重なる領域を大きくすることができる。この結果、活性領域２と容量コンタクト５の接触面積を大きくして、コンタクト抵抗を低減することができる。また、キャパシタを最密充填で配置することができる。更に、図１Ｂのような複雑な形状のビット線を形成する必要がなく、ビット線４の形状を直線状にすることができる。このため、ビット線４のパターニングを容易に行うことができる。
【００２４】
（第２実施例）
図４は、本実施例の半導体装置を表す平面図であり、主にメモリセル領域２８ａおよび２８ｂ、ワードドライブ領域３１およびセンスアンプ領域３０ｃおよび３０ｄを示す。図４に示すように、本実施例の半導体装置は、図３の半導体装置を複数、備えたチップである半導体装置に関するものである。第１のメモリセル領域２８ａは、Ａ方向に延在するワードドライブ領域３１と、Ｂ1方向に延在するセンスアンプ領域３０ｃで規定される、平面視で平行四辺形の形状となっている。第２のメモリセル領域２８ｂは、Ａ方向に延在するワードドライブ領域３１と、Ｂ2方向に延在するセンスアンプ領域３０ｄで規定される、平面視で平行四辺形の形状となっている。各メモリセル領域２８ａ、２８ｂは、第１実施例で説明した構造を有している。そして、第１のメモリセル領域２８ａと、第２のメモリセル領域２８ｂとは、Ｂ3方向に対して、互いに線対称の関係の形状となっている。
【００２５】
Ａ方向（第４の方向）に配列された４つの第１のメモリセル領域２８ａから、第１のメモリセル領域２８ａのアレイが構成される。また、Ａ方向（第４の方向）に配列された４つの第２のメモリセル領域２８ｂから、第２のメモリセル領域２８ｂのアレイが構成される。第１のメモリセル領域２８ａのアレイと、第２のメモリセル領域２８ｂのアレイは、Ｂ3方向（第５の方向）に交互となるように配置されている。
【００２６】
本実施例の半導体装置の各メモリセル領域２８ａ、２８ｂは、第１実施例で説明した構造を有しているため、第１実施例と同様の効果を奏することができる。また、従来のチップと比べて、メモリセル領域２８ａ、２８ｂ、ワードドライブ領域３１およびセンスアンプ領域３０ｃ、３０ｄが占める領域を増加させるといったことがない。また、例えば、チップ領域３３などは、半導体素子に比べて十分に大きい。このため、チップ全体を制御する周辺回路領域用の半導体素子（例えば、補償容量など）を、チップ領域３３に設けることができる。この結果、微細化に対応した装置とすることができる。
【符号の説明】
【００２７】
１  素子分離領域
２  活性領域
３  ワード線（埋め込みゲート電極）
３’  埋め込み配線
４  ビット線
５  容量コンタクト
５ａ  タングステンプラグ
５ｂ  コバルトシリサイド層
５ｃ  ポリシリコン層
６  ソースおよびドレイン
８  ゲート絶縁膜
９  半導体基板
１０  キャップ絶縁膜
１２  第１層間絶縁膜
１３、２３  サイドウォール
１７  ストッパー膜
１８  容量コンタクトパッド
２０  キャパシタ
２０ａ  下部電極
２０ｂ  上部電極
２２  絶縁膜
２４  第３層間絶縁膜
２５  第２層間絶縁膜
２８、２８ａ、２８ｂ  メモリセル領域
３０ａ、３０ｂ、３０ｃ、３０ｄ  センスアンプ領域
３１ａ、３１ｂ  ワードドライブ領域
３３  チップ領域
Ｔｒ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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