(57)【要約】【課題】ブルーミング現象の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第１導電型のウェル層と、複数の光電変換素子と、素子分離領域と、電圧印加部とを備える。複数の光電変換素子は、ウェル層上に順次積層される第２導電型の半導体領域および第１導電型の半導体領域を含む。素子分離領域は、少なくともウェル層との連結部が絶縁体によって形成され、隣設される光電変換素子間を電気的に分離する。電圧印加部は、ウェル層のポテンシャル障壁の高さを第１導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧をウェル層へ印加する。【選択図】図３
2013239593.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のウェル層と、
前記ウェル層上に順次積層される第２導電型の半導体領域および第１導電型の半導体領域を含む複数の光電変換素子と、
少なくとも前記ウェル層との連結部が絶縁体によって形成され、隣設される前記光電変換素子間を電気的に分離する素子分離領域と、
前記ウェル層のポテンシャル障壁の高さを前記第１導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧を前記ウェル層へ印加する電圧印加部と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記連結部は、
前記ウェル層上に形成される半導体層の所定位置に対して酸素がイオン注入されて形成される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記素子分離領域における前記連結部以外の部位は、
前記連結部上における前記半導体層へ第１導電型の不純物がイオン注入されて形成される
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記素子分離領域は、
全体が絶縁体によって形成される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
第１導電型のウェル層を形成する工程と、
前記ウェル層上に順次積層される第２導電型の半導体領域および第１導電型の半導体領域を含む複数の光電変換素子を形成する工程と、
少なくとも前記ウェル層との連結部が絶縁体によって形成され、隣設される前記光電変換素子間を電気的に分離する素子分離領域を形成する工程と、
前記ウェル層のポテンシャル障壁の高さを前記第１導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧を前記ウェル層へ印加する電圧印加部を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、撮像画像の各画素に対応して設けられる複数の光電変換素子を備える。各光電変換素子は、素子分離領域によって電気的にそれぞれ分離されており、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積する。そして、固体撮像装置では、各光電変換素子の電荷蓄積領域から電荷を読み出すことによって撮像を行う。
【０００３】
かかる固体撮像装置では、例えば、赤色の入射光を選択的に受光する光電変換素子と、緑色の入射光を選択的に受光する光電変換素子と、青色の入射光を選択的に受光する光電変換素子とが隣設されて撮像画像の一画素が構成される。
【０００４】
このため、固体撮像装置では、特定色の入射光の強度が極端に強い場合、特定色の入射光を選択的に受光する光電変換素子によって光電変換される電荷量が蓄積可能な電荷量を超え、隣設される光電変換素子へ漏れ出すブルーミング現象が発生する場合がある。
【０００５】
かかる場合、固体撮像装置では、電荷が漏れ出した光電変換素子に隣設される光電変換素子へ受光強度に応じた電荷量以上の電荷が過剰に蓄積されるので、撮像画像の輝度が本来の輝度よりも高くなり、撮像画像の画質が劣化するという問題が発生することがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２６０８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、ブルーミング現象の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第１導電型のウェル層と、複数の光電変換素子と、素子分離領域と、電圧印加部とを備える。複数の光電変換素子は、前記ウェル層上に順次積層される第２導電型の半導体領域および第１導電型の半導体領域を含む。素子分離領域は、少なくとも前記ウェル層との連結部が絶縁体によって形成され、隣設される前記光電変換素子間を電気的に分離する。電圧印加部は、前記ウェル層のポテンシャル障壁の高さを前記第１導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧を前記ウェル層へ印加する。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係るＣＭＯＳセンサを示す平面視による説明図。
【図２】実施形態に係るピクセル部の一部を拡大した平面視による説明図。
【図３】実施形態に係る図２に示すＡ−Ａ線による断面模式図。
【図４】実施形態に係るピクセル部の深さ位置におけるポテンシャル障壁の高さを示す説明図。
【図５】実施形態に係るピクセル部の動作を示す説明図。
【図６】実施形態に係るＣＭＯＳセンサの製造工程を示す説明図。
【図７】実施形態の変形例１に係るピクセル部を示す平面視による説明図。
【図８】実施形態の変形例２に係るピクセル部を示す平面視による説明図。
【発明を実施するための形態】
【００１０】
以下に、添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。
【００１１】
本実施形態では、固体撮像装置の一例として、入射光を光電変換する受光部における入射光が入射される側の面に配線層が形成された所謂表面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサを例に挙げて説明する。
【００１２】
また、以下では、表面照射型ＣＭＯＳイメージセンサが入射光を負電荷へ光電変換する場合について説明するが、実施形態に係る表面照射型ＣＭＯＳイメージセンサは、入射光を正電荷へ光電変換する構成であってもよい。
【００１３】
なお、本実施形態に係る固体撮像装置は、表面照射型ＣＭＯＳイメージセンサに限定するものではなく、裏面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１４】
図１は、実施形態に係る表面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の平面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、半導体基板１００に形成されたピクセル部２と、ロジック部３とを備える。
【００１５】
ピクセル部２は、撮像する画像の各画素に対応してマトリックス状に設けられた複数の光電変換素子を備える。かかる各光電変換素子は、入射光を受光強度に応じた量の負の電荷へ光電変換して電荷蓄積領域に蓄積する。なお、ピクセル部２の構成については、図２を参照して後述する。
【００１６】
ロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、増幅回路３７等を備える。
【００１７】
タイミングジェネレータ３１は、ピクセル部２、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ変換回路３６、増幅回路３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
【００１８】
垂直選択回路３２は、マトリックス状に配置された複数の光電変換素子の中から電荷を読み出す光電変換素子を列単位で順次選択する処理部である。水平選択回路３４は、電荷を読み出す光電変換素子を行単位で順次選択する処理部である。
【００１９】
また、サンプリング回路３３は、垂直選択回路３２および水平選択回路３４によって選択された光電変換素子から、タイミングジェネレータ３１が出力するパルス信号に同期したタイミングで電荷を読み出す処理部である。かかるサンプリング回路３３は、読み出した電荷に応じた信号をゲインコントロール回路３５へ出力する。
【００２０】
ゲインコントロール回路３５は、サンプリング回路３３から入力される信号のゲインを調整してＡ／Ｄ変換回路３６へ出力する処理部である。Ａ／Ｄ変換回路３６は、ゲインコントロール回路３５から入力されるアナログの信号をデジタルの信号へ変換して増幅回路３７へ出力する処理部である。増幅回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの信号を増幅して所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００２１】
次に、ピクセル部２の構成について説明する。図２は、実施形態に係るピクセル部２の一部を拡大した平面視による説明図である。図２に示すように、ピクセル部２は、光電変換素子４、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７、フローティングディフージョン（以下、「ＦＤ８」と記載する）等を備える。なお、増幅トランジスタ７は、ピクセル部２における他の回路素子から電気的に素子分離される。
【００２２】
光電変換素子４は、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積するフォトダイオードを含む。ここでは、４個の光電変換素子４を図示しているが、かかる光電変換素子４は、撮像する画像の各画素に対応してマトリックス状に複数配置される。
【００２３】
例えば、ＣＭＯＳセンサ１では、赤色の入射光を選択的に受光する光電変換素子４と、緑色の入射光を選択的に受光する光電変換素子４と、青色の入射光を選択的に受光する光電変換素子４という隣設される３個の光電変換素子４によって一つの画素が構成される。
【００２４】
そして、ピクセル部２には、これら３個の光電変換素子４の組が、撮像する画素の各画素に対応する位置にマトリックス状に複数配置される。なお、一つの画素を構成する各光電変換素子４によって受光される入射光の色の組み合わせや、一つの画素を構成する光電変換素子４の個数は、これに限定するものではない。
【００２５】
また、隣設される各光電変換素子４の間には、各光電変換素子４を電気的に分離する素子分離領域９が設けられる。かかる素子分離領域９は、図２に示すように、平面視において各光電変換素子４の受光領域を囲むよう格子状に設けられる。
【００２６】
読出トランジスタ５は、ゲート５１へ所定の読出電圧が印加されることで、光電変換素子４からＦＤ８へ電荷を読み出すトランジスタである。また、ＦＤ８は、光電変換素子４から読み出された電荷の一時貯留部である。
【００２７】
リセットトランジスタ６は、ゲート６１へ所定のリセット電圧が印加されることでＦＤ８の内部に存在する電荷を光電変換素子４からＦＤ８へ電荷が読み出される前にＦＤ８から除去するトランジスタである。
【００２８】
増幅トランジスタ７は、ゲート７１がＦＤ８へ接続されており、ソースが所定の電源に接続され、ドレインがサンプリング回路３３へ接続されたトランジスタである。かかる増幅トランジスタ７は、ゲート７１へ印加されるゲート電圧に応じて、すなわち、ＦＤ８へ読み出された電荷の量に応じて増幅された電圧の信号をサンプリング回路３３へ出力する。
【００２９】
このように、ＣＭＯＳセンサ１では、撮像画像の各画素に対応する複数の光電変換素子４によって光電変換された電荷の量に応じた電圧の信号を、各画素の色情報として取得することにより画像の撮像を行う。
【００３０】
また、ＣＭＯＳセンサ１は、ある色（以下、「特定色」と記載する）の入射光の強度が極端に高かった場合であっても、ブルーミング現象の発生を抑制することができる構成を備える。次に、図３を参照し、ブルーミング現象の発生を抑制するピクセル部２の構成について説明する。図３は、実施形態に係る図２に示すＡ−Ａ線による断面模式図である。
【００３１】
なお、ここでは図示を省略したが、図３に示す光電変換素子４の上層側には、多層配線が設けられた層間絶縁膜を介して、カラーフィルタ、マイクロレンズが順次積層されて設けられる。
【００３２】
図３に示すように、ピクセル部２は、第１導電型（以下、「Ｐ型」と記載する）、または、第２導電型（以下、「Ｎ型」と記載する）の半導体によって形成されるＳＵＢ層１０１が形成された半導体基板１００に設けられる。
【００３３】
そして、ピクセル部２は、ＳＵＢ層１０１上に設けられるＰ型のウェル層４０と、ウェル層４０上に順次積層されるＮ型の半導体領域４１およびＰ型の半導体領域４２のＰＮ接合によって形成される光電変換素子４とを備える。
【００３４】
また、ピクセル部２は、隣設される各光電変換素子４の間に、Ｐ型の半導体領域４２の上面からウェル層４０の上面まで達する素子分離領域９を備える。この素子分離領域９は、少なくともウェル層４０との連結部９０が絶縁体によって形成される。また、素子分離領域９における連結部９０以外の部位９１は、Ｐ型の不純物がドープされた半導体によって形成される。かかる素子分離領域９は、隣設される光電変換素子４を電気的に分離する。
【００３５】
さらに、ピクセル部２は、ウェル層４０に対して電圧を印加する電圧印加部１０を備える。かかる電圧印加部１０は、ウェル層４０のポテンシャル障壁の高さをＰ型の半導体領域４２のポテンシャル障壁の高さよりも低下させる正の電圧をウェル層４０へ印加する。
【００３６】
そして、ＣＭＯＳセンサ１では、電圧印加部１０によってウェル層４０へ所定の電圧を印加することにより、ブルーミング現象の発生を抑制する。以下、図４および図５を参照し、ブルーミング現象の発生を抑制するＣＭＯＳセンサ１の動作について説明する。
【００３７】
図４は、実施形態に係るピクセル部２の深さ位置におけるポテンシャル障壁（以下、単に、「障壁」と記載する）の高さを示す説明図であり、図５は、実施形態に係る光電変換素子４の動作を示す説明図である。
【００３８】
なお、図５では、赤色の入射光を選択的に受光する光電変換素子４へ符号４Ｒ、緑色の入射光を選択的に受光する光電変換素子４へ符号４Ｇを付し、各光電変換素子４Ｒ、４Ｇにおける電荷蓄積量をハッチングによって模式的に示している。
【００３９】
図４に一点鎖線のグラフで示すように、ＣＭＯＳセンサ１では、電圧印加部１０によってウェル層４０へ電圧を印加しない場合、Ｎ型の半導体領域４１の上面およびウェル層４０の障壁がＰ型の半導体領域４２の障壁と同程度に最も高い。また、かかる場合、Ｎ型の半導体領域４１の内部およびＳＵＢ層１０１の障壁がＰ型の半導体領域４２の障壁よりも低くなっている。
【００４０】
これにより、ＣＭＯＳセンサ１では、Ｐ型の半導体領域４２とＮ型の半導体領域４１との界面、および、ウェル層４０における障壁が電荷の分水嶺となり、光電変換された電荷がＮ型の半導体領域４１の内部に蓄積される。つまり、光電変換素子４では、Ｎ型の半導体領域４１が電荷蓄積領域となる。
【００４１】
ここで、ＣＭＯＳセンサ１へ強度が極端に高い特定色の入射光が入射した場合、特定色の入射光を選択的に受光する光電変換素子４では、光電変換される電荷量が蓄積可能な電荷量の上限（飽和電荷量）に達する。
【００４２】
そして、光電変換素子４では、光電変換される電荷量がさらに増加すると、かかる電荷がＰ型の半導体領域４２とＮ型の半導体領域４１との界面の障壁を越えて、隣設される他の光電変換素子４へ漏れ出すブルーミング現象が発生する。
【００４３】
そこで、ＣＭＯＳセンサ１では、電圧印加部１０によってウェル層４０へ所定の正の電圧を印加する。これにより、ウェル層４０のポテンシャルエネルギーが上昇し、図４に実線のグラフで示すように、ウェル層４０の障壁がＮ型の半導体領域４１の上面の障壁、すなわち、Ｐ型の半導体領域４２の障壁よりも低くなる。
【００４４】
その結果、ＣＭＯＳセンサ１では、例えば、極端に強度が高い緑色の入射光が入射した場合、図５に示すように動作する。具体的には、図５の左図に示すように、光電変換素子４Ｒと光電変換素子４Ｇとが隣設される位置へ、強度が極端に高い緑色の入射光Ｌが入射した場合、図５の中図に示すように、光電変換素子４Ｇには、光電変換素子４Ｒよりも早く多くの電荷ｅが蓄積される。
【００４５】
そして、光電変換素子４Ｒおよび光電変換素子４Ｇへさらに入射光Ｌが入射すると、図５の右図に示すように、光電変換素子４Ｇでは、光電変換される電荷量が飽和電荷量に達する。
【００４６】
その後、光電変換素子４Ｇでは、入射光Ｌの入射が継続された場合、蓄積可能な電荷量を超える電荷が光電変換によって生じるが、電圧印加部１０によるウェル層４０への電圧印加によってウェル層４０の障壁が低下している。
【００４７】
このため、飽和電荷量を超えて光電変換素子４Ｇによって過剰に光電変換された電荷は、Ｎ型の半導体領域４１の上面側から隣設される光電変換素子４Ｒ側へ漏れ出すことなく、ＳＵＢ層１０１側へ排出される。
【００４８】
このとき、素子分離領域９は、前述したように、ウェル層４０との連結部９０が絶縁体によって形成されるので（図３参照）、連結部９０以外の部位９１の障壁が低下することはない。したがって、ＣＭＯＳセンサ１は、光電変換素子４Ｇによって過剰に光電変換された電荷が素子分離領域９を介して隣設される光電変換素子４Ｒ側へ漏れ出すことを防止することができる。つまり、ＣＭＯＳセンサ１によれば、極端に強度の高い特定色の入射光が入射される場合であっても、ブルーミング現象の発生を抑制することができる。
【００４９】
次に、図６を参照し、ＣＭＯＳセンサ１の製造方法について説明する。図６は、実施形態に係るＣＭＯＳセンサ１の製造工程の一例を示す断面視による説明図である。なお、以下では、ＣＭＯＳセンサ１の図３に示す部分を形成する製造工程を主に説明し、その他の製造工程については簡単な説明に留める。
【００５０】
ＣＭＯＳセンサ１を製造する場合には、図６における（ａ）に示すように、Ｐ型またはＮ型の不純物がドープされたＳＵＢ層１０１が設けられた半導体基板１００を用意する。そして、半導体基板１００におけるＳＵＢ層１０１上に、Ｐ型の不純物がドープされたウェル層４０、Ｎ型の半導体領域４１、およびＰ型の半導体領域４２を順次形成する。
【００５１】
具体的には、ＳＵＢ層１０１上に設けられたシリコン層へ、例えば、ボロンやフッ化ボロン等のＰ型の不純物をイオン注入してＰ型のウェル層４０を形成する。そして、ウェル層４０上のシリコン層へ、例えば、リンやヒ素等のＮ型の不純物をイオン注入することで、Ｎ型の半導体領域４１を形成する。
【００５２】
さらに、Ｎ型の半導体領域４１上のシリコン層へ、例えば、ボロンやフッ化ボロン等のＰ型の不純物をウェル層４０における不純物濃度よりも高濃度にイオン注入することで、Ｐ型の半導体領域４２を形成する。なお、ＳＵＢ層１０１上のシリコン層は、予め形成されていなくてもよい。かかる場合、イオン注入を行う前の段階でＳＵＢ層１０１上にエピタキシャル法を用いてシリコン層を形成する。
【００５３】
続いて、図６における（ｂ）に示すように、Ｐ型の半導体領域４２の上面から半導体基板１００における素子分離領域９（図３参照）の形成位置へ向けて酸素Ｏ２を所定のイオン注入エネルギーでイオン注入する。これにより、ウェル層４０上における素子分離領域９の形成位置に、酸素ドープ領域９２が形成される。
【００５４】
その後、図６における（ｃ）に示すように、Ｐ型の半導体領域４２の上面における酸素Ｏ２をイオン注入した位置から半導体基板１００の内部へ、例えば、ボロンやフッ化ボロン等のＰ型の不純物Ｐをイオン注入する。
【００５５】
このとき、酸素Ｏ２をイオン注入する場合よりも弱い所定のイオン注入エネルギーでＰ型の不純物Ｐをイオン注入する。これにより、酸素ドープ領域９２上にＰ型ドープ領域９３が形成される。
【００５６】
続いて、図６における（ｄ）に示すように、Ｐ型の半導体領域４２の上面におけるＰ型の不純物Ｐをイオン注入した位置から半導体基板１００の内部へＰ型の不純物Ｐのイオン注入を複数回繰り返す。
【００５７】
このとき、イオン注入エネルギーを段階的に弱めながら順次Ｐ型の不純物Ｐのイオン注入を繰り返す。これにより、酸素ドープ領域９２の上面からＰ型の半導体領域４２の上面まで延伸するＰ型ドープ領域９３が形成される。
【００５８】
その後、アニール処理を行うことにより、酸素ドープ領域９２内の酸素Ｏ２、および、Ｐ型ドープ領域９３内部のＰ型の不純物Ｐイオンが活性化される。これにより、前述した図３に示すような、少なくともウェル層４０との連結部９０が絶縁体である酸化シリコンによって形成され、連結部９０以外の部位９１にＰ型の不純物Ｐがドープされた素子分離領域９が形成される。
【００５９】
なお、ここでは図示を省略したが、図６における（ｄ）に示す工程の後、Ｐ型の半導体領域４２上に、多層配線が内部に設けられる層間絶縁膜を形成する。このとき、多層配線のうちで電圧印加部１０へ接続された配線とウェル層４０とを接続するコンタクトホールを形成し、かかるコンタクトホールの内部に例えば銅等の導電性金属を埋め込む。
【００６０】
これにより、電圧印加部１０とウェル層４０とが接続され、電圧印加部１０からウェル層４０へウェル層４０のポテンシャル障壁の高さをＰ型の半導体領域４２のポテンシャル障壁の高さよりも低下させる電圧を印加する構成が形成される。最後に、多層配線が形成された層間絶縁膜上にカラーフィルタ、マイクロレンズを順次積層してＣＭＯＳセンサ１が製造される。
【００６１】
なお、ウェル層４０と電圧印加部１０とを接続する構成は、前述した構成に限定するものではない。例えば、ウェル層４０の側面（端面）に端子を設け、かかる端子と電圧印加部１０とをパターン配線等によって接続してもよい。また、電圧印加部１０の配設位置についてもＣＭＯＳセンサ１における任意の位置であってよい。
【００６２】
上述したように、実施形態に係るＣＭＯＳセンサ１は、Ｐ型のウェル層４０と、複数の光電変換素子４と、素子分離領域９と、電圧印加部１０とを備える。また、複数の光電変換素子４は、ウェル層４０上に順次積層されるＮ型の半導体領域４１およびＰ型の半導体領域４２を含む。
【００６３】
素子分離領域９は、少なくともウェル層４０との連結部９０が絶縁体によって形成され、隣設される光電変換素子４間を電気的に分離する。さらに、電圧印加部１０は、ウェル層４０のポテンシャル障壁の高さをＰ型の半導体領域４２のポテンシャル障壁の高さよりも低下させる電圧をウェル層４０へ印加する。
【００６４】
これにより、ＣＭＯＳセンサ１は、特定色の入射光を受光した場合に、光電変換素子４によって過剰に光電変換された電荷をウェル層４０からＳＵＢ層１０１側へ排出することができる。
【００６５】
したがって、ＣＭＯＳセンサ１は、光電変換素子４によって過剰に光電変換された電荷が隣設される光電変換素子４へ漏れ出すことを防止することができる。つまり、ＣＭＯＳセンサ１によれば、ブルーミング現象の発生を抑制することができる。
【００６６】
また、素子分離領域９におけるウェル層４０との連結部９０は、ウェル層４０上に形成される半導体層の所定位置に対して酸素Ｏ２がイオン注入されて形成される。これにより、ＣＭＯＳセンサ１では、素子分離領域９とウェル層４０とを容易かつ確実に絶縁することができる。
【００６７】
このように、ＣＭＯＳセンサ１では、素子分離領域９とウェル層４０とを確実に絶縁することで、電圧印加部１０によってウェル層４０へ所定の電圧を印加した場合に、素子分離領域９のポテンシャル障壁の高さが低下することを防止することができる。これにより、ＣＭＯＳセンサ１では、ウェル層４０へ電圧が印加された場合に、光電変換された電荷が素子分離領域９を介して隣設される光電変換素子４へ漏れ出すことを防止することができる。
【００６８】
また、素子分離領域９におけるウェル層４０との連結部９０以外の部位９１は、連結部９０上における半導体層へＰ型の不純物Ｐがイオン注入されて形成される。これにより、例えば、従来のＣＭＯＳセンサを製造する製造装置が、半導体層へＰ型の不純物Ｐをイオン注入して素子分離領域を形成する構成である場合に、注入するイオンを変更するだけで実施形態に係るＣＭＯＳセンサ１を製造することができる。
【００６９】
つまり、従来の製造装置によって素子分離領域を形成する場合、初回のイオン注入工程で酸素Ｏ２をイオン注入した後、Ｐ型の不純物Ｐを順次イオン注入することで、製造装置の構成を大きく変更しなくても実施形態に係るＣＭＯＳセンサ１の製造が可能となる。
【００７０】
なお、上述した実施形態に係るＣＭＯＳセンサ１におけるピクセル部２の構成は、一例に過ぎず、電圧印加部１０によってウェル層４０のポテンシャル障壁の高さを低下させる構成であれば、その構成は任意に変更することができる。以下、図７および図８を参照し、実施形態の変形例に係るＣＭＯＳセンサのピクセル部について説明する。
【００７１】
図７は、実施形態の変形例１に係るピクセル部２ａを示す平面視による説明図であり、図８は、実施形態の変形例２に係るピクセル部２ｂを示す平面視による説明図である。なお、変形例１に係るピクセル部２ａおよび変形例２に係るピクセル部２ｂの構成要素のうち、図３に示す構成要素と同一の構成要素については、図３に示す符号と同一の符号を付することにより、その説明を省略する。
【００７２】
図７に示すように、変形例１に係るピクセル部２ａは、素子分離領域９ａの構成が図３に示すピクセル部２とは異なる。具体的には、ピクセル部２ａにおける素子分離領域９ａは、全体が絶縁体によって形成される。
【００７３】
かかる素子分離領域９ａを形成する場合、例えば、ウェル層４０上にＮ型の半導体領域４１およびＰ型の半導体領域４２が順次積層された半導体基板１００における素子分離領域９ａの形成位置へトレンチ（溝）を形成する。
【００７４】
このとき、例えば、Ｐ型の半導体領域４２の上面にレジストを形成し、レジストにおける素子分離領域９ａの形成位置にフォトリソグラフィーによって開口を形成する。続いて、かかるレジストをマスクとしてドライエッチングを行うことにより、Ｐ型の半導体領域４２の上面からウェル層４０の上面まで達するトレンチを形成する。その後、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によってトレンチの内部に酸化シリコンを埋め込むことにより素子分離領域９ａを形成する。
【００７５】
このように、全体が絶縁体によって形成される素子分離領域９ａを設け、電圧印加部１０によってウェル層４０へ所定の電圧を印加することによっても、図３に示すピクセル部２と同様にブルーミング現象の発生を抑制することができる。
【００７６】
また、ピクセル部２ａでは、トレンチを形成するドライエッチングの位置によって素子分離領域９ａの形成位置を決定することができるので、設計どおりの正確な位置に素子分離領域９ａが形成される。
【００７７】
また、図８に示すように、変形例２に係るピクセル部２ｂも素子分離領域９ｂの構成が図３に示すピクセル部２とは異なる。具体的には、ピクセル部２ｂにおける素子分離領域９ｂは、半導体基板１００における素子分離領域９ｂの形成位置に埋め込まれた絶縁体からなる連結部９０ｂとＰ型の素子分離領域９１ｂとを備える。
【００７８】
かかる素子分離領域９ｂを形成する場合、例えば、半導体基板１００の上面から半導体基板１００の深さ方向へウェル層４０上面まで延在するＮ型の半導体領域４１を形成する。続いて、素子分離領域９ｂの形成位置に、Ｎ型の半導体領域４１の上面からウェル層４０の上面まで達するトレンチをドライエッチング形成する。
【００７９】
その後、トレンチの内部に所定の膜厚の酸化シリコン膜を例えばＣＶＤによって形成することで連結部９０ｂを形成する。続いて、トレンチを含むＮ型の半導体領域４１の上面全体に例えばＣＶＤによってＰ型の半導体層を形成することで、トレンチの内部にＰ型の素子分離領域９１ｂが形成され、Ｎ型の半導体領域４１の上面にＰ型の半導体領域４２が形成される。
【００８０】
このとき、Ｐ型の不純物Ｐを含む材料ガスを用いたＣＶＤを行うことでＰ型の素子分離領域９１ｂおよびＰ型の半導体領域４２を同時に形成してもよい。また、トレンチを含むＮ型の半導体領域４１の上面全体にＣＶＤによってシリコン層を形成し、シリコン層へＰ型の不純物Ｐをイオン注入することで、Ｐ型の素子分離領域９１ｂおよびＰ型の半導体領域４２を同時に形成してもよい。
【００８１】
なお、イオン注入する場合には、Ｐ型の素子分離領域９１ｂおよびＰ型の半導体領域４２の厚さ（半導体基板１００の深さ方向の長さ）が図８に示す厚さとなるように、イオン注入エネルギーを調整する必要がある。
【００８２】
かかる素子分離領域９ｂを設け、電圧印加部１０によってウェル層４０へ所定の電圧を印加することによっても、図３に示すピクセル部２と同様にブルーミング現象の発生を抑制することができる。
【００８３】
ピクセル部２ｂにおける素子分離領域９ｂも、トレンチを形成するドライエッチングの位置によって素子分離領域９ｂの形成位置が決定されるので、設計どおりの正確な位置に素子分離領域９ｂが形成される。
【００８４】
しかも、ピクセル部２ｂでは、Ｐ型の半導体領域４２とＰ型の素子分離領域９１ｂとが一工程で同時に形成されるので、ＣＭＯＳセンサ１の生産効率に関するスループットが向上する。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１  ＣＭＯＳセンサ、  ２、２ａ、２ｂ  ピクセル部、  ３  ロジック部、４、４Ｇ、４Ｒ  光電変換素子、  ５  読出トランジスタ、  ６  リセットトランジスタ、  ７  増幅トランジスタ、  ８  ＦＤ、  ９、９ａ、９ｂ  素子分離領域、  １０  電圧印加部、  ３１  タイミングジェネレータ、  ３２  垂直選択回路、  ３３  サンプリング回路、  ３４  水平選択回路、  ３５  ゲインコントロール回路、  ３６  Ａ／Ｄ変換回路、  ３７  増幅回路、  ４０  ウェル層、  ４１  Ｎ型の半導体領域、  ４２  Ｐ型の半導体領域、  ５１、６１、７１  ゲート、  ９０、９０ｂ  連結部、  ９１  連結部以外の部位、  ９１ｂ  Ｐ型の素子分離領域、  ９２  酸素ドープ領域、  ９３  Ｐ型ドープ領域、  １００  半導体基板、  １０１  ＳＵＢ層、  Ｌ  入射光、  Ｏ２  酸素、  Ｐ  Ｐ型の不純物、  ｅ  電荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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