(57)【要約】【課題】仮想欠陥アドレス生成システムを提供する。【解決手段】仮想欠陥アドレス生成システムは、第１ウェハに含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップから算定された各欠陥レベルによる欠陥パターンの発生確率分布が保存された保存部と、第２ウェハに存在する欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第２欠陥ビットマップを提供され、保存部に保存された前記確率分布を利用して第２ウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成モジュールと、を含む。【選択図】      図８
2013239227.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップと、前記半導体装置に含まれた欠陥に対する欠陥アドレスを提供され、前記欠陥ビットマップの各ピクセルに前記欠陥アドレスをマッピングする欠陥アドレスマッピングモジュールと、
前記欠陥アドレスマッピングモジュールから前記欠陥アドレスがマッピングされた各ピクセルを提供され、これを分析して前記各ピクセルに含まれた欠陥を予め定められた欠陥パターンに分類する欠陥パターン分析モジュールと、
前記欠陥パターン分析モジュールの前記分類結果に基づき、前記各欠陥レベルによる前記欠陥パターンの発生確率分布を算定する欠陥分布算定モジュールとを含む欠陥分布生成システム。
【請求項２】
前記欠陥ビットマップの各ピクセルは、その内部に含まれた欠陥数によって第１ないし第ｉ（ここで、ｉは自然数）欠陥レベルのうち何れか一つを有する請求項１に記載の欠陥分布生成システム。
【請求項３】
前記欠陥パターンの発生確率分布は、前記欠陥パターンの発生回数に関する確率分布を含む請求項１に記載の欠陥分布生成システム。
【請求項４】
前記欠陥分布算定モジュールは、次の式を利用して前記確率分布を算定する請求項３に記載の欠陥分布生成システム。
［式］        Ｐｒ［ｉ，ｊ，ｋ］＝Ｏｃｃ［ｉ，ｊ，ｋ］／ΣＧｉ
（ここで、Ｐｒ［ｉ，ｊ，ｋ］は、第ｉ欠陥レベルを有するピクセルで第ｊ欠陥パターンがｋ回発生する確率であり、Ｏｃｃ［ｉ，ｊ，ｋ］は、第ｉ欠陥レベルを有するピクセルでｋ回の第ｊ欠陥パターンが発生した回数であり、ΣＧｉは、欠陥ビットマップ内の第ｉ欠陥レベルを有するすべてのピクセルの数である）
【請求項５】
第１ウェハに含まれた実際の欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップから算定された前記各欠陥レベルによる欠陥パターンの発生確率分布が保存された保存部と、
第２ウェハに存在する欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第２欠陥ビットマップを提供され、前記保存部に保存された前記確率分布を利用して前記第２ウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成モジュールと、を含む仮想欠陥アドレス生成システム。
【請求項６】
前記第１ウェハと前記第２ウェハは、同一の収率を有する請求項５に記載の仮想欠陥アドレス生成システム。
【請求項７】
半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップ提供され、前記各欠陥レベルによる欠陥パターンの発生確率分布を利用して前記半導体装置に含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成システムと、
前記仮想欠陥アドレス生成システムから前記仮想欠陥アドレスを提供され、前記半導体装置のリダンダンシスキームに対する分析とシミュレーションを行うリダンダンシ分析シミュレータと、を含むリダンダンシ分析シミュレーションシステム。
【請求項８】
第１ウェハに含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップを提供され、前記各欠陥レベルによる欠陥パターンの発生確率分布を利用して前記第１ウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成システムと、
前記仮想欠陥アドレス生成システムから前記仮想欠陥アドレスを提供され、前記第１ウェハのリダンダンシスキームに対する分析及びシミュレーションを行い、前記シミュレーション結果に基づき、前記第１ウェハのリダンダンシスキームをアップデートするリダンダンシ分析シミュレータと、
前記第１ウェハと同じ特性を共有する第２ウェハを提供され、前記アップデートしたリダンダンシスキームに基づき、前記第２ウェハに含まれた欠陥に対するテストとリペアを行うテスト−リペアモジュールとを含むウェハテストシステム。
【請求項９】
第１半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップと、前記第１半導体装置に含まれた欠陥に対する欠陥アドレスを提供し、
前記欠陥アドレスを利用して前記第１欠陥ビットマップの前記各ピクセルに含まれた欠陥を予め定められた欠陥パターンに分類し、
前記分類結果に基づき、前記各欠陥レベルによる前記欠陥パターンの発生確率分布を算定し、
第２半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第２欠陥ビットマップを提供し、
前記第２欠陥ビットマップと前記算定された確率分布を利用して前記第２半導体装置に含まれた欠陥に対する仮想欠陥アドレスを生成することを含む仮想欠陥アドレス生成方法。
【請求項１０】
第１半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップを提供し、
前記第１半導体装置に含まれた欠陥に対する実際の欠陥アドレスを提供し、
前記第１欠陥ビットマップの各ピクセルに前記実際の欠陥アドレスをマッピングし、
前記実際の欠陥アドレスがマッピングされた各ピクセルを分析して前記各ピクセルに含まれた欠陥をその配置形態によって第１ないし第ｊ（ここで、ｊは自然数）欠陥パターンに分類し、
前記分類結果に基づき、前記各欠陥レベルによる前記第１ないし第ｊ欠陥パターンの発生回数に関する確率分布を算定し、
前記第１半導体装置と同一の特性（Characteristic）を共有する第２半導体装置に含まれた欠陥を示す第２欠陥ビットマップを提供し、
前記算定された確率分布を利用して前記第２欠陥ビットマップから前記第２半導体装置に含まれた欠陥に対する仮想欠陥アドレスを生成し、
前記生成された仮想欠陥アドレスを利用して前記第２半導体装置のリダンダンシスキームに対する分析とシミュレーションを行うことを含むリダンダンシ分析シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仮想欠陥アドレス生成システム、リダンダンシ分析シミュレーションシステム、及びその方法に関する。
【背景技術】
【０００２】
半導体装置を製造する過程は、設計、製造、パッケージング、及びテストの過程を含む。テスト過程は一般的にはパッケージング前後を基準に相異なる方法及び装置によって行われる。しかし、半導体装置の集積度が高くなると製造過程での欠陥の発生が増加し得る。したがって、パッケージングの後にテストを行い、半導体装置内に含まれた欠陥を判断すると、不良ウェハをパッケージングすることになるため費用が増加し得る。これを解決するための一つの方法は、ウェハ状態で予めテストを行うことによって不良ウェハに対するパッケージング費用を節減することである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，５３２，１８２号公報
【特許文献２】米国特許第６，４４２，７３３号公報
【特許文献３】特開２０１１−００３２３８号公報
【０００４】
このようにウェハ状態でテストを行い、欠陥と判断したセルは、所定リダンダンシスキーム（ｒｅｄｕｎｄａｎｃｙ  ｓｃｈｅｍｅ）によってリダンダンシセルに交換してリペアする。したがって、ウェハ対するリダンダンシスキームはウェハの収率に大きく影響を与える要素となる。これに伴い、ウェハの収率を最大化できるリダンダンシスキームをデザインする方法についての研究が盛んに行われている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ウェハの収率を最大化できるリダンダンシスキームをデザインするための一つの方法としてリダンダンシ分析シミュレーションが挙げられる。一般的には、このようなリダンダンシ分析シミュレーションを行うためには、リダンダンシ分析アルゴリズムと、ウェハに対する形状（ｃｏｎｆｉｇｕｒａｉｏｎ）情報と、ウェハに含まれた欠陥に対する実際（ａｃｔｕａｌ）の欠陥アドレスとが必要である。
しかし、このうちウェハに含まれた欠陥に対する実際の欠陥アドレスはテスト装置からこれを得るのに多くの時間と費用が発生する。したがって、より少ない費用でリダンダンシ分析シミュレーションを行うことができる方法についての研究が必要である。
【０００６】
本発明が解決しようとする技術的課題は、欠陥ビットマップ（ＦＢＭ、Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）の各欠陥レベルによる欠陥パターンの発生確率分布を算定する欠陥分布生成システムを提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、前記欠陥分布生成システムが生成した確率分布を利用してウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成システムを提供することである。
【０００８】
本発明が解決しようとするまた他の技術的課題は、前記仮想欠陥アドレス生成システムが生成した仮想欠陥アドレスを利用することによって低費用でリダンダンシ分析シミュレーションを行うことができるリダンダンシ分析シミュレーションシステムを提供することである。
【０００９】
本発明が解決しようとするまた他の技術的課題は、前記リダンダンシ分析シミュレーションシステムによってアップデートしたリダンダンシスキームに基づき、ウェハに含まれた欠陥に対するテストとリペアを行うことができるウェハテストシステムを提供することである。
【００１０】
本発明が解決しようとするまた他の技術的課題は、欠陥ビットマップの各欠陥レベルによる欠陥パターンの発生確率分布を利用してウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成方法を提供することである。
【００１１】
本発明が解決しようとするまた他の技術的課題は、前記仮想欠陥アドレス生成方法を利用することによって低費用でリダンダンシ分析シミュレーションを行うことができるリダンダンシ分析シミュレーション方法を提供することである。
【００１２】
本発明の技術的課題は、上述した技術的課題に制限されず、上述していないまた他の技術的課題は以下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成するための本発明の一実施形態による欠陥分布生成システムは、半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップと、半導体装置に含まれた欠陥に対する欠陥アドレスを提供され、欠陥ビットマップの各ピクセルに欠陥アドレスをマッピングする欠陥アドレスマッピングモジュールと、欠陥アドレスマッピングモジュールから欠陥アドレスがマッピングされた各ピクセルを提供され、これを分析して各ピクセルに含まれた欠陥を予め定められた欠陥パターンに分類する欠陥パターン分析モジュールと、欠陥パターン分析モジュールの分類結果に基づき、各欠陥レベルによる欠陥パターンの発生確率分布を算定する欠陥分布算定モジュールとを含む。
【００１４】
前記他の技術的課題を達成するための本発明の一実施形態による仮想欠陥アドレス生成システムは、第１ウェハに含まれた実際の欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップから算定された各欠陥レベルによる欠陥パターンの発生確率分布が保存された保存部と、第２ウェハに存在する欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第２欠陥ビットマップを提供され、保存部に保存された確率分布を利用して第２ウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成モジュールと、を含む。
【００１５】
前記また他の技術的課題を達成するための本発明の一実施形態によるリダンダンシ分析シミュレーションシステムは、半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップを提供され、各欠陥レベルによる欠陥パターンの発生確率分布を利用して半導体装置に含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成システムと、仮想欠陥アドレス生成システムから仮想欠陥アドレスを提供され、半導体装置のリダンダンシスキームに対する分析とシミュレーションを行うリダンダンシ分析シミュレータと、を含む。
【００１６】
前記また他の技術的課題を達成するための本発明の一実施形態によるウェハテストシステムは、第１ウェハに含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップを提供され、各欠陥レベルによる欠陥パターンの発生確率分布を利用して第１ウェハに含まれた欠陥に対する仮想欠陥アドレスを生成する仮想欠陥アドレス生成システムと、仮想欠陥アドレス生成システムから仮想欠陥アドレスを提供され、第１ウェハのリダンダンシスキームに対する分析及びシミュレーションを行い、シミュレーション結果に基づき、第１ウェハのリダンダンシスキームをアップデートするリダンダンシ分析シミュレータと、第１ウェハと同じ特性を共有する第２ウェハを提供され、アップデートしたリダンダンシスキームに基づき、第２ウェハに含まれた欠陥に対するテストとリペアを行うテスト−リペアモジュールとを含む。
【００１７】
前記また他の技術的課題を達成するための本発明の一実施形態による仮想欠陥アドレス生成方法は、第１半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップと、第１半導体装置に含まれた欠陥に対する欠陥アドレスを提供し、欠陥アドレスを利用して第１欠陥ビットマップの各ピクセルに含まれた欠陥を予め定められた欠陥パターンに分類し、分類結果に基づき、各欠陥レベルによる欠陥パターンの発生確率分布を算定し、第２半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第２欠陥ビットマップを提供し、第２欠陥ビットマップと算定された確率分布を利用して第２半導体装置に含まれた欠陥に対する仮想欠陥アドレスを生成することを含む。
【００１８】
前記また他の技術的課題を達成するための本発明の一実施形態によるリダンダンシ分析シミュレーション方法は、第１半導体装置に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した第１欠陥ビットマップを提供し、第１半導体装置に含まれた欠陥に対する実際の欠陥アドレスを提供し、第１欠陥ビットマップの各ピクセルに実際の欠陥アドレスをマッピングし、実際の欠陥アドレスがマッピングされた各ピクセルを分析して各ピクセルに含まれた欠陥をその配置形態によって第１ないし第ｊ（ここで、ｊは自然数）欠陥パターンに分類し、分類結果に基づき、各欠陥レベルによる第１ないし第ｊ欠陥パターンの発生回数に関する確率分布を算定し、第１半導体装置と同一特性を共有する第２半導体装置に含まれた欠陥を示す第２欠陥ビットマップを提供し、算定された確率分布を利用して第２欠陥ビットマップから第２半導体装置に含まれた欠陥に対する仮想欠陥アドレスを生成し、生成された仮想欠陥アドレスを利用して第２半導体装置のリダンダンシスキームに対する分析とシミュレーションを行うことを含む。
【００１９】
その他実施形態の具体的な内容は詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態による欠陥分布生成システムのブロック図。
【図２】本発明の一実施形態による欠陥分布生成システムの動作を説明するための図。
【図３】本発明の一実施形態による欠陥分布生成システムの動作を説明するための図。
【図４】本発明の一実施形態による欠陥分布生成システムの動作を説明するための図。
【図５】本発明の一実施形態による欠陥分布生成システムの動作を説明するための図。
【図６】本発明の一実施形態による欠陥分布生成システムの動作を説明するための図。
【図７】本発明の一実施形態による欠陥分布生成システムの動作を説明するための図。
【図８】本発明の一実施形態による仮想欠陥アドレス生成システムのブロック図。
【図９】本発明の一実施形態によるリダンダンシ分析シミュレーションシステムのブロック図。
【図１０】本発明の一実施形態によるウェハテストシステムのブロック図。
【図１１】本発明の一実施形態による半導体装置を図示する図。
【発明を実施するための形態】
【００２１】
施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものである。本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭するため、誇張したものであり得る。明細書全体にかけて同一参照符号は同一構成要素を指称し、「及び／または」は、言及されたアイテムのそれぞれ及び一つ以上のすべての組合せを含む。
【００２２】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称される場合は、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。これに対し、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称される場合は中間に他の素子が介在しないことを示す。
【００２３】
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数型は文言で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００２４】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために用いるものである。したがって、以下で言及される第１素子または構成要素は本発明の技術的思想内で第２素子または構成要素であり得ることは勿論である。
【００２５】
本明細書で記述する実施形態は、本発明の理想的な構成図を参照して説明する。したがって、製造技術などによって構成図の形態や構造は変形し得る。したがって、本発明の実施形態は図示する特定の形態に制限されるものではなく、変形形態も含むものである。すなわち、図示する構成は本発明の特定の形態を例示するだけであり、発明の範疇を制限するものではない。
【００２６】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的にまたは過渡に解釈しない。
【００２７】
以下、図１ないし図７を参照して本発明の一実施形態による欠陥分布生成システムについて説明する。
【００２８】
図１は、本発明の一実施形態による欠陥分布生成システムのブロック図である。
図２ないし図７は、本発明の一実施形態による欠陥分布生成システムの動作を説明するための図である。
【００２９】
本実施例で「モジュール」という用語は、ソフトウェア構成要素またはＦＰＧＡまたはＡＳＩＣのようなハードウェア構成要素を意味し、モジュールはある役割をする。しかし、モジュールはソフトウェアまたはハードウェアに限定される意味ではない。モジュールはアドレシングできる保存媒体にあるように構成でき、１つまたはそれ以上のプロセッサを実行させるようにも構成できる。したがって、一例としてモジュールはソフトウェア構成要素、オブジェクト指向ソフトウェア構成要素、クラス構成要素及びタスク構成要素などのように構成要素と、プロセス、関数、属性、プロシージャ、サブルーチン、プログラムコードのセグメント、ドライバ、ファームウェア、マイクロコード、回路、データ、データベース、データ構造、テーブル、アレイ、及び変数を含む。構成要素などとモジュールの中で提供される機能はさらに小さな類似構成要素及びモジュールに接続されたり、追加的な構成要素などとモジュールにさらに分離できる。
【００３０】
また、以下では本発明の一実施形態による半導体装置の一例として複数のメモリチップが配置されたウェハを例に挙げて説明するが、本発明がこれに制限されるものではない。
【００３１】
先ず、図１を参照すると、欠陥分布生成システム１００は、欠陥アドレスマッピングモジュール１０、欠陥パターン分析モジュール２０、及び欠陥分布算定モジュール３０を含み得る。
【００３２】
欠陥アドレスマッピングモジュール１０は、ウェハに対する構造（ｓｔｒｕｃｔｕｒｅ）情報２と、ウェハに含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップ（ＦＢＭ、Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）４と、ウェハに含まれた欠陥に対する実際の欠陥アドレス（ｆａｉｌ  ａｄｄｒｅｓｓ）６を提供され、欠陥ビットマップ４の各ピクセルに欠陥アドレス６をマッピングすることができる。
【００３３】
具体的には図２を参照すると、テスト装置（図８の１３０）などにより欠陥アドレスマッピングモジュール１０に提供される欠陥ビットマップ４には、複数のピクセルＰＸを含み得る。このようなピクセルＰＸは、例えば、図示するようにａ×ｂ個が存在し得る。ここで、一定個数のピクセルはウェハ（図１１の１０００）に配置された一つのメモリチップ（図１１の１００１）に対応し得る。例えば、ウェハ上に１０×１０個のメモリチップが配置されたと仮定し、一つのチップは２×２個のピクセルＰＸで示すと仮定すると、全体ウェハに含まれた欠陥に対する欠陥ビットマップ４は２０×２０個のピクセルＰＸで示すことができる。
【００３４】
欠陥ビットマップ４の各ピクセルＰＸは、対応する領域のウェハ内に含まれた欠陥数によって互いに異なる欠陥レベル（Ｇ１〜Ｇｉ）のうち何れか一つを有することができる。例えば、一つのピクセルＰＸがウェハ（図１１の１０００）上に配置された一つのメモリチップ（図１１の１００１）に対応すると、一つのピクセルＰＸは一つのメモリチップ（図１１の１００１）に含まれた欠陥の数によって互いに異なる欠陥レベル（Ｇ１〜Ｇｉ）のうち何れか一つを有することができる。この際、対応する領域のウェハ内に含まれた欠陥数が増加するほど各ピクセルＰＸが有する欠陥レベル（Ｇ１〜Ｇｉ）は増加し得る。すなわち、図示する第２欠陥レベルＧ２を有するピクセルＰＸは、第１欠陥レベルＧ１を有するピクセルＰＸよりその内部に含まれた欠陥数が多い場合もある。
【００３５】
欠陥アドレスマッピングモジュール１０は、このような欠陥ビットマップ４の各ピクセルＰＸに、ウェハに含まれた実際の欠陥アドレス６をマッピングすることができる。その結果、欠陥ビットマップ４の各ピクセルＰＸには図３に図示するようにウェハに含まれた実際の欠陥アドレス６がマッピングされる。
【００３６】
再び図１を参照すると、欠陥パターン分析モジュール２０は、欠陥アドレスマッピングモジュール１０から欠陥アドレスがマッピングされた各ピクセルを提供され、これを分析して各ピクセルに含まれた欠陥を予め定められた欠陥パターン２２に分類する。
【００３７】
本実施形態で、このような欠陥パターン２２は、例えば、図４に図示するように、欠陥の配置形態によって互いに区分される第１ないし第１１欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）を含み得る。
【００３８】
図４を参照すると、具体的には第１欠陥パターンＦＰ［０］は、単一セルに単独で発生した欠陥を意味し、第２欠陥パターンＦＰ［１］は行（ｒｏｗ）方向に隣接する２個のセルに発生した欠陥を意味し、第７欠陥パターンＦＰ［６］は列（ｃｏｌｕｍｎ）方向に隣接する２個のセルに発生した欠陥を意味する。
【００３９】
また、第３欠陥パターンＦＰ［２］は行方向に隣接するＰ０個未満のセルに発生した欠陥を意味し、第４欠陥パターン（ＦＰ［３］）は行方向に隣接するＰ１個未満のセルに発生した欠陥を意味し、第５欠陥パターンＦＰ［４］は行方向に隣接するＰ２個未満のセルに発生した欠陥を意味し、第６欠陥パターンＦＰ［５］は行方向に隣接するＰ２個以上のセルに発生した欠陥を意味する。
【００４０】
また、第８欠陥パターンＦＰ［７］は列方向に隣接するＰ０個未満のセルに発生した欠陥を意味し、第９欠陥パターン（ＦＰ［８］）は列方向に隣接するＰ１個未満のセルに発生した欠陥を意味し、第１０欠陥パターンＦＰ［９）は列方向に隣接するＰ２個未満のセルに発生した欠陥を意味し、第１１欠陥パターンＦＰ［１０］は列方向に隣接するＰ２個以上のセルに発生した欠陥を意味する。
【００４１】
欠陥パターン分析モジュール２０は、欠陥アドレス６がマッピングされた欠陥ビットマップ４の各ピクセルＰＸを分析し、各ピクセルＰＸに含まれた欠陥を第１ないし第１１欠陥パターンＦＰ［０］〜ＦＰ［１０］に分類する。例えば、図５に図示するピクセルＰＸを参照してより詳細に説明する。この際、図４に図示するＰ０値は５，Ｐ１は１と仮定する。
【００４２】
図５を参照すると、ピクセルＰＸには単一セルに単独で発生した欠陥が２個存在するため、このピクセルＰＸは２個の第１欠陥パターンＦＰ［０］を含む。また、ピクセルＰＸには行方向に隣接する２個のセルに発生した欠陥が１個存在するため、このピクセルＰＸは１個の第２欠陥パターンＦＰ［１］を含む。最後に、このピクセルＰＸは列方向に隣接する６個のセルに発生した欠陥が１個存在するため、このピクセルＰＸは１個の第９欠陥パターンＦＰ［８］を含む。
【００４３】
このような方式で欠陥ビットマップ４の各ピクセルＰＸに含まれた欠陥を第１ないし第１１欠陥パターンＦＰ［０］〜ＦＰ［１０］に分類すると、図６に図示する結果が得られる。
【００４４】
再び図１を参照すると、欠陥分布算定モジュール３０は、欠陥パターン分析モジュール２０の分類結果（例えば、図６参照）に基づき、各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）２２の発生確率分布（ｆａｕｌｔ  ｄｉｓｔｒｉｂｕｔｉｏｎ）を算定する。具体的には、欠陥分布算定モジュール３０は欠陥パターン分析モジュール２０の分類結果（例えば、図６参照）に基づき、各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の発生回数に関する確率分布を算定することができる。
【００４５】
より具体的には、本実施形態による欠陥分布算定モジュール３０は、下の式により各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の発生回数に関する確率分布を算定することができる。
【００４６】
［式］      Ｐｒ［ｉ，ｊ，ｋ］＝Ｏｃｃ［ｉ，ｊ，ｋ］／ΣＧｉ
（ここで、Ｐｒ［ｉ，ｊ，ｋ］は第ｉ欠陥レベルＧｉを有するピクセルで第ｊ欠陥パターンＦＰ［ｊ−１］がｋ回発生する確率であり、Ｏｃｃ［ｉ，ｊ，ｋ］は第ｉ欠陥レベルＧｉを有するピクセルでｋ回の第ｊ欠陥パターンＦＰ［ｊ−１］が発生した回数であり、ΣＧｉは欠陥ビットマップ内の第ｉ欠陥レベルＧｉを有するすべてのピクセルの数である）
【００４７】
このような式により算定した確率分布の一例を図７に図示する。図７を参照すると、欠陥ビットマップ４内の第１欠陥レベルＧ１を有するピクセルの中で、第１欠陥パターンＦＰ［０］が１回発生した回数（ピクセルＰＸの数）は２０２（Ｏｃｃ［１，１，１］）であるため、欠陥ビットマップ４内の第１欠陥レベルＧ１を有するすべてのピクセル数（ΣＧ１）で割って、欠陥ビットマップ４内の第１欠陥レベルＧ１を有するピクセルＰＸで第１欠陥パターンＦＰ［０］が１回発生する確率である０．９２６を算定する。
【００４８】
また、欠陥ビットマップ４内の第１欠陥レベルＧ１を有するピクセルの中で、第１欠陥パターンＦＰ［０］が２回発生した回数（ピクセルＰＸの数）は９（Ｏｃｃ［１，１，２］）であるため、これを欠陥ビットマップ４内の第１欠陥レベルＧ１を有するすべてのピクセル数（ΣＧ１）で割って欠陥ビットマップ４内の第１欠陥レベルＧ１を有するピクセルＰＸで第１欠陥パターンＦＰ［０］が２回発生する確率である０．０４１を算定する。
【００４９】
同様に、欠陥ビットマップ４内の第１欠陥レベルＧ１を有するピクセルの中で、第２欠陥パターンＦＰ［１］が１回発生した回数（ピクセルＰＸの数）は１（Ｏｃｃ［１，２，１］）であるため、これを欠陥ビットマップ４内の第１欠陥レベルＧ１を有するすべてのピクセル数（ΣＧ１）で割って欠陥ビットマップ４内の第１欠陥レベルＧ１を有するピクセルＰＸで第２欠陥パターンＦＰ［１］が１回発生する確率である０．００５を算定する。
【００５０】
このような過程をすべての欠陥レベル（Ｇ１〜Ｇｉ）とすべての欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）に対して繰り返すと、図７に図示する各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の発生回数に関する確率分布を算定することができる。このように算定された各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の発生回数に関する確率分布は必要に応じて別途の保存部（図示せず）に保存され得る。
【００５１】
以下図８を参照して本発明の一実施形態による仮想欠陥アドレス生成システム及びその方法について説明する。
【００５２】
図８は、本発明の一実施形態による仮想欠陥アドレス生成システムのブロック図である。
【００５３】
図８を参照すると、仮想欠陥アドレス生成システム２００は、保存部１２０と仮想欠陥アドレス生成モジュール１１０とを含み得る。
【００５４】
保存部１２０には、第１ウェハに含まれた欠陥を互いに異なる欠陥レベル（Ｇ１〜Ｇｉ）を有する複数のピクセルで表示した第１欠陥ビットマップ４から算定された各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の発生確率分布（ｆａｕｌｔ  ｄｉｓｔｒｉｂｕｔｉｏｎ）（例えば、図７）が保存されている場合がある。このような確率分布を算定する過程については前述したので、重複する説明は省略する。
【００５５】
仮想欠陥アドレス生成モジュール１１０は、第２ウェハに存在する欠陥を互いに異なる欠陥レベル（Ｇ１〜Ｇｉ）を有する複数のピクセルで表示した第２欠陥ビットマップ１０４と、第２ウェハに対する構造情報１０２を提供され、保存部１２０に保存された確率分布（例えば、図７参照）を利用して第２ウェハに含まれた欠陥に対する仮想欠陥アドレス１１２を生成することができる。
【００５６】
この際、第１ウェハと第２ウェハは同一の特性を共有するウェハであり得る。具体的には、第１ウェハと第２ウェハは例えば、同一収率（例えば、８０％）を有するウェハであり得る。より詳細には、第１ウェハは８０％の収率を有し量産完了したウェハであり得、第２ウェハは８０％の収率を有し量産が進行中であるウェハであり得る。
【００５７】
ここで、仮想欠陥アドレス生成モジュール１１０がこのような仮想欠陥アドレス１１２を生成することについては前述した欠陥分布生成システム１００動作の逆順で行われ得る。
【００５８】
具体的には先ず、仮想欠陥アドレス生成モジュール１１０は、テスト装置１３０などから第２ウェハに対する第２欠陥ビットマップ１０４を提供されると、保存部１２０に保存された確率分布を利用して第２欠陥ビットマップ１０４の各ピクセルに欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）を割り当てる。この際、各ピクセルに割り当てられる欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の種類及び個数は各ピクセルが有する欠陥レベル（Ｇ１〜Ｇｉ）によって変更される。
【００５９】
例えば、保存部１２０に図７に図示する確率分布が保存されていると仮定する。図７を参照すると、第１欠陥レベルＧ１を有するピクセルには９２．６％の確率で第１欠陥パターンＦＰ［０］が１個存在し得、４．１％の確率で第１欠陥パターンＦＰ［０］が２個存在し得る。したがって、仮想欠陥アドレス生成モジュール１１０は、第２欠陥ビットマップ１０４の第１欠陥レベルＧ１を有するピクセルに対し、９２．６％の確率でランダムに第１欠陥パターンＦＰ［０］を１個割り当てて、４．１％の確率でランダムに第１欠陥パターンＦＰ［０］を２個割り当てる。また、第１欠陥レベルＧ１を有するピクセルには０．５％の確率で第２欠陥パターンＦＰ［１］が１個存在し得るため、仮想欠陥アドレス生成モジュール１１０は第２欠陥ビットマップ１０４の第１欠陥レベルＧ１を有するピクセルに対して０．５％の確率でランダムに第２欠陥パターンＦＰ［０］を１個割り当てる。このような過程を第２欠陥ビットマップ１０４のすべてのピクセルに対して行うと、第２欠陥ビットマップ１０４の各ピクセルに含まれた仮想欠陥を図３のように表示できる。
【００６０】
その後、それぞれの仮想欠陥を提供された第２ウェハに対する構造情報１０２と対応させると、第２ウェハに含まれた欠陥に対する仮想欠陥アドレス１１２を生成できるようになる。
【００６１】
図９を参照して本発明の一実施形態によるリダンダンシ分析シミュレーションシステム及びその方法について説明する。
【００６２】
図９は、本発明の一実施形態によるリダンダンシ分析シミュレーションシステムのブロック図である。
【００６３】
図９を参照すると、リダンダンシ分析シミュレーションシステム３００は仮想欠陥アドレス生成システム２００と、リダンダンシ分析シミュレータ２１０とを含み得る。
【００６４】
仮想欠陥アドレス生成システム２００は、前述した方法と同様の方法により、ウェハに含まれた欠陥に対する仮想欠陥アドレス（ｖｉｒｔｕａｌ  ｆａｉｌ  ａｄｄｒｅｓｓ）を生成することができる。
【００６５】
リダンダンシ分析シミュレータ２１０は、リダンダンシ分析アルゴリズム（ｒｅｄｕｎｄａｎｃｙ  ａｎａｌｙｓｉｓ  ａｌｇｏｒｉｔｈｍ）と、ウェハの形状（ｃｏｎｆｉｇｕｒａｔｉｏｎ）情報と、仮想欠陥アドレス生成システム２００からウェハに含まれた欠陥に対する仮想欠陥アドレス（ｖｉｒｔｕａｌ  ｆａｉｌ  ａｄｄｒｅｓｓ）を提供され、これらを利用してウェハに対するリダンダンシスキーム（ｒｅｄｕｎｄａｎｃｙ  ｓｃｈｅｍｅ）に対する分析とシミュレーションを行うことができる。また、リダンダンシ分析シミュレータ２１０はこのようなシミュレーション結果に基づき、ウェハに対するリダンダンシスキームをアップデートしてこれをテスト装置１３０などに再び提供することができる。
【００６６】
本実施形態によるリダンダンシ分析シミュレーションシステム３００がこのように仮想欠陥アドレスを生成し、これに基づいてリダンダンシ分析シミュレーションを行うことは次のような理由があるからである。
【００６７】
図８及び図９を参照すると、ウェハの収率に影響を与えるリダンダンシスキームを検証するため、リダンダンシ分析シミュレーションを行うためには、ウェハに含まれた欠陥の実際の欠陥アドレス６が必要である。しかし、このような実際の欠陥アドレス６はテスト装置１３０からそれを得るのに多くの費用が必要である。
【００６８】
これに対し、ウェハに含まれた欠陥に基づいて構成された欠陥ビットマップ（４，１０４）は実際の欠陥アドレス６に比べて相対的に少ない費用で得ることができる。したがって、本実施形態のように欠陥ビットマップ（４，１０４）に基づきウェハに含まれた欠陥の仮想欠陥アドレス１１２を生成し、これに基づいてリダンダンシ分析シミュレーションを行うと、少ない費用で効率的なリダンダンシ分析シミュレーションを行うことができる。
【００６９】
このために、本実施形態では、テスト装置１３０から得られる第１ウェハ（例えば、収率が８０％で量産完了したウェハ）に対する第１欠陥ビットマップ４と第１ウェハに対する実際の欠陥アドレス６とに基づき、欠陥ビットマップ４の各欠陥レベル（Ｇ１〜Ｇｉ）による欠陥パターン（ＦＰ［０］〜ＦＰ［１０］）の発生回数に関する確率分布を算定し、これを予め保存部１２０に保存して置く。
【００７０】
その後、第２ウェハ（例えば、第１ウェハと同一の８０％の収率を有し、量産進行中のウェハ）に対する第２欠陥ビットマップ１０４をテスト装置１３０から得ると、保存部１２０に保存された確率分布を利用して第２ウェハに含まれた欠陥に対する仮想欠陥アドレス１１２を生成する。このように生成された欠陥アドレス１１２は、第２ウェハ内に含まれた実際の欠陥に対するアドレスではない仮想の欠陥アドレスである。しかし、このような仮想欠陥アドレス１１２は収率が８０％であるウェハ内に含まれ得る欠陥パターンに対する確率分布に基づき生成されたものであるため、第２ウェハ内に含まれた実際に含まれ得る欠陥と欠陥パターンの側面から非常に類似しているといえる。したがって、このような仮想欠陥アドレスに基づいてリダンダンシ分析シミュレーションを行っても収率が８０％であるウェハに適用されるリダンダンシスキームは信頼性のある検証をすることができる。すなわち、本実施形態によるリダンダンシ分析シミュレーションシステム及びその方法に従う場合、少ない費用で信頼性のあるリダンダンシ分析シミュレーションを行うことができるという長所がある。
【００７１】
図１０は、本発明の一実施形態によるウェハテストシステムのブロック図である。
【００７２】
図１０を参照すると、ウェハテストシステム４００は仮想欠陥アドレス生成システム２００、リダンダンシ分析シミュレータ２１０、及びテスト−リペアモジュール４２０を含み得る。
【００７３】
仮想欠陥アドレス生成システム２００は、第１ウェハｗａｆｅｒ  １（例えば、収率が８０％で量産進行中のウェハ）に含まれた欠陥を互いに異なる欠陥レベルを有する複数のピクセルで表示した欠陥ビットマップ（ｆａｉｌ  ｂｉｔ  ｍａｐ）を提供され、各欠陥レベルによる欠陥パターンの発生確率分布を利用して第１ウェハｗａｆｅｒ  １に含まれた欠陥に対する仮想欠陥アドレス（ｖｉｔｕａｌ  ｆａｉｌ  ａｄｄｒｅｓｓ）を生成することができる。このような仮想欠陥アドレス生成システム２００の詳細な動作については前述したので重複する説明は省略する。
【００７４】
リダンダンシ分析シミュレータ２１０は、仮想欠陥アドレス生成システム２００から仮想欠陥アドレス（ｖｉｔｕａｌ  ｆａｉｌ  ａｄｄｒｅｓｓ）を提供され、第１ウェハｗａｆｅｒ  １のリダンダンシスキーム４１０に対する分析及びシミュレーションを行い、そのシミュレーション結果に基づいて第１ウェハｗａｆｅｒ  １のリダンダンシスキーム４１０をアップデートすることができる。このようなリダンダンシ分析シミュレーションシステム２１０の詳細な動作についても前述したので重複する説明は省略する。
【００７５】
テスト−リペアモジュール４２０は、第１ウェハｗａｆｅｒ  １と同一の特性（例えば、収率が８０％で量産が進行中のウェハ）を共有する第２ウェハ（ｗａｆｅｒ  ２）を提供され、アップデートしたリダンダンシスキーム４１０に基づいて第２ウェハ（ｗａｆｅｒ  ２）に含まれた欠陥に対するテストとリペアを行うことができる。本発明のいくつかの実施形態で、このようなテスト−リペアモジュール４２０はウェハテストの設備を含み得るが、本発明がこれに制限されるものではない。
【００７６】
図１１は、本発明の一実施形態による半導体装置を図示する図である。
【００７７】
図１１を参照すると、半導体装置は例えば、複数のメモリチップ１００１が配置されたウェハ１０００を含み得る。ここでウェハ１０００は、前述したリダンダンシ分析シミュレーションシステム及びその方法によってアップデートしたリダンダンシスキームに基づいてテストまたはリペアのうち少なくとも一つが行われたものであり得る。しかし、本発明がこのような例示に制限されるものではなく、本発明の実施形態による半導体装置の形態はこれと異なるようにいくらでも変形することができる。例えば、本発明の他のいくつかの実施形態で、半導体装置はウェハ１０００が複数個で積層された半導体パッケージ（図示せず）であり得、各ウェハ１０００は、前述したリダンダンシ分析シミュレーションシステム及びその方法によってアップデートしたリダンダンシスキームに基づいてテストまたはリペアのうち少なくとも一つが行われたものであり得る。
【００７８】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明は、前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【００７９】
１０    欠陥アドレスマッピングモジュール
２０    欠陥パターン分析モジュール
３０    欠陥分布算定モジュール
１００    欠陥分布生成システム
１１０    仮想欠陥アドレス生成モジュール
１２０    保存部
１３０    テスト装置
２００    仮想欠陥アドレス生成システム
２１０    リダンダンシ分析シミュレータ
３００    リダンダンシ分析シミュレーションシステム
【図１】
2013239227.tif 000003
【図２】
2013239227.tif 000004
【図３】
2013239227.tif 000005
【図４】
2013239227.tif 000006
【図５】
2013239227.tif 000007
【図６】
2013239227.tif 000008
【図７】
2013239227.tif 000009
【図８】
2013239227.tif 000010
【図９】
2013239227.tif 000011
【図１０】
2013239227.tif 000012
【図１１】
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