(57)【要約】【課題】複数段構成におけるソースフォロア回路において入出力レンジを確保する。【解決手段】ソースフォロア部ＳＦ１１、ＳＦ１２間に、ゲートドレイン間がダイオード接続され且つソースフォロア部ＳＦ１１およびＳＦ１２を構成するＭＯＳトランジスタＭ１１およびＭ１２と同一チャネル種類のＭＯＳトランジスタＭ１３とそのドレインに接続された電流源Ｃ１３とからなる接続部１１を設け、前段のソースフォロア部ＳＦ１１の出力端とＭＯＳトランジスタＭ１３のソースとを接続し、ＭＯＳトランジスタＭ１３のドレインと後段のソースフォロア部ＳＦ１２の入力端とを接続する。接続部１１における入出力間の電圧レベルのシフト方向は、ソースフォロア部ＳＦ１１、ＳＦ１２における入出力間の電圧レベルのシフト方向と逆となり、電圧シフトを打ち消す方向に作用するため、電圧レベルのシフトにより入出力レンジが狭くなることを抑制することが可能となる。【選択図】          図１
2013090136.tif 000002
【特許請求の範囲】
【請求項１】
複数のソースフォロア部が直列に接続されてなるソースフォロア回路において、
前記ソースフォロア部間に介挿される出力電圧調整用ＭＯＳトランジスタと当該出力電圧調整用ＭＯＳトランジスタのドレインに電流を供給する電流源とを備え、
前記出力電圧調整用ＭＯＳトランジスタのソースは前段のソースフォロア部の出力端に接続され、且つ前記ＭＯＳトランジスタのドレインは後段のソースフォロア部の入力端に接続されることを特徴とするソースフォロア回路。
【請求項２】
前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力ＭＯＳトランジスタおよび前記出力電圧調整用ＭＯＳトランジスタはチャネル種類が同一であって、
前記前段のソースフォロア部の前記入力ＭＯＳトランジスタと前記出力電圧調整用ＭＯＳトランジスタとは、（ゲート長／ゲート幅）×（ドレイン−ソース間電流）の値が同一となるように設定されることを特徴とする請求項１記載のソースフォロア回路。
【請求項３】
前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力ＭＯＳトランジスタおよび前記出力電圧調整用ＭＯＳトランジスタはチャネル種類が同一であって、
前記後段のソースフォロア部の前記入力ＭＯＳトランジスタと前記出力電圧調整用ＭＯＳトランジスタとは、（ゲート長／ゲート幅）×（ドレイン−ソース間電流）の値が同一となるように設定されることを特徴とする請求項１記載のソースフォロア回路。
【請求項４】
前記出力電圧調整用ＭＯＳトランジスタは、前記前段のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力ＭＯＳトランジスタまたは前記後段のソースフォロア部の前記入力ＭＯＳトランジスタとチャネル種類が同一であることを特徴とする請求項１記載のソースフォロア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースフォロア回路に関し、特にソースフォロア部が複数段接続されてなるソースフォロア回路に関する。
【背景技術】
【０００２】
従来、ソースフォロア回路は、構造の単純さや入力容量が小さいなどの理由から、固体撮像装置等の出力回路や、ＣＣＤインターフェースＡＦＥの入力バッファ等として、多くのアプリケーションで使用されている。
これらのソースフォロア回路では、高速化に伴うサイズ増大による入力容量の増加や、ソースフォロアの出力に接続される負荷回路からの、ソース―ゲート間寄生容量を媒介とした入力へのキックバックを抑制する目的で、直列に接続された複数段のソースフォロア部で構成されていることが多い（例えば、特許文献１参照）。
【０００３】
図３は、従来技術による複数段構成のソースフォロア回路３０の一例を示したものであり、Ｎ型ソースフォロア部を２段直列に接続した場合を示している。
図３に示す複数段構成のソースフォロア回路３０は、初段のソースフォロア部ＳＦ３１を構成するＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３１および電流源Ｃ３１と、２段目のソースフォロア部ＳＦ３２を構成するＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３２および電流源Ｃ３２と、を備える。
【０００４】
ＭＯＳトランジスタＭ３１のドレインは電源ＶＤＤに接続され、ソースには電流源Ｃ３１が接続される。同様にＭＯＳトランジスタＭ３２のドレインは電源ＶＤＤに接続され、ソースには電流源Ｃ３２が接続される。
そして、ＭＯＳトランジスタＭ３１のゲートには、ソースフォロア回路３０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ３１のソース電圧が、入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔ１として出力される。この出力信号Ｖｏｕｔ１がＭＯＳトランジスタＭ３２のゲートに入力され、ＭＯＳトランジスタＭ３２のソース電圧が、出力信号Ｖｏｕｔ１に応じた出力信号Ｖｏｕｔ２として出力される。ＭＯＳトランジスタＭ３２のソースには図示しない負荷回路が接続され、この負荷回路に出力信号Ｖｏｕｔ２が供給される。
【０００５】
ここで、２段目のソースフォロア部ＳＦ３２は、このソースフォロア部ＳＦ３２が駆動しなければいけない出力負荷によって、そのサイズや電流量が決定される。一方、初段のソースフォロア部ＳＦ３１は、２段目のソースフォロア部ＳＦ３２を駆動しさえすればよいので、少なくともソースフォロア部ＳＦ３２よりもサイズも電流量も大幅に少なくて済む。その結果、初段のソースフォロア部ＳＦ３１の入力容量を非常に小さくでき、また、入出力間の寄生容量も、２段それぞれのソースフォロア部ＳＦ３１およびＳＦ３２のソース−ゲート間の寄生容量の直列接続となるため、非常に小さくなりキックバックも大幅に抑制できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３３０９４６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、一般にソースフォロア回路では、出力レベルは入力レベルに対して、ΔＶ（≒入力ＭＯＳトランジスタのオーバードライブ電圧＋閾値電圧）だけシフトして出力される。
そのため、ソースフォロア回路の入出力可能範囲は、このΔＶのシフトが生じても、ソースフォロア回路（ソースフォロア回路の電流バイアス用のＭＯＳトランジスタも含む）を構成するＭＯＳトランジスタが飽和領域で稼働できる範囲となる。
【０００８】
ここで、図３の複数段構成のソースフォロア回路３０の場合、各ソースフォロア部ＳＦ３１、ＳＦ３２では、入出力間でそれぞれΔＶ１、ΔＶ２のシフトが生じる。この時の伝達関数は次式（１）で表される。
Ｖｏｕｔ２＝Ｖｉｎ−ΔＶ１−ΔＶ２    ……（１）
この（１）式から分かるように、入力（Ｖｉｎ）に対し、出力（Ｖｏｕｔ２）は“ΔＶ１＋ΔＶ２”だけ低電圧側にシフトしてしまうため、ソースフォロア回路３０全体の入出力可能範囲は、大幅に減少してしまう。
【０００９】
また、入出力レンジを確保するために、例えば、図４に示すように、Ｎ型ＭＯＳトランジスタＭ４１およびそのソースに接続される電流源Ｃ４１からなるＮ型ソースフォロア部ＳＦ４１と、Ｐ型ＭＯＳトランジスタＭ４２およびそのソースに接続される電流源Ｃ４２とからなるＰ型ソースフォロア部ＳＦ４２とを交互に直列に接続して複数段構成のソースフォロア回路４０を構成する方法も提案されている。
【００１０】
この場合、ソースフォロア部ＳＦ４１およびＳＦ４２の入出力間レベル差ΔＶ１およびΔＶ２が同じ値となるような構成にしておけば、原理的には互いにΔＶ１、ΔＶ２のシフトを打ち消すように動作するので、入力レンジは１段構成のソースフォロア回路と変わらない。しかし、現実にはＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとでは、ＭＯＳトランジスタの製造上のばらつきが大きいため、互いのシフトを十分に相殺することは難しく、結果的に入出力レンジをあまり大きく確保することが出来ない、という問題がある。
【００１１】
そのため、複数段で構成したとしても、十分な入出力レンジを確保することの可能なソースフォロア回路が望まれていた。
本発明は、上記した点を鑑みてなされたものであり、十分な入出力レンジを確保することの可能な複数段構成のソースフォロア回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明の請求項１にかかるソースフォロア回路は、複数のソースフォロア部が直列に接続されてなるソースフォロア回路において、前記ソースフォロア部間に介挿される出力電圧調整用ＭＯＳトランジスタと当該出力電圧調整用ＭＯＳトランジスタのドレインに電流を供給する電流源とを備え、前記出力電圧調整用ＭＯＳトランジスタのソースは前段のソースフォロア部の出力端に接続され、且つ前記ＭＯＳトランジスタのドレインは後段のソースフォロア部の入力端に接続されることを特徴としている。
【００１３】
また、請求項２にかかるソースフォロア回路は、請求項１にかかるソースフォロア回路において、前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力ＭＯＳトランジスタおよび前記出力電圧調整用ＭＯＳトランジスタはチャネル種類が同一であって、前記前段のソースフォロア部の前記入力ＭＯＳトランジスタと前記出力電圧調整用ＭＯＳトランジスタとは、（ゲート長／ゲート幅）×（ドレイン−ソース間電流）の値が同一となるように設定されることを特徴としている。
【００１４】
また、請求項３にかかるソースフォロア回路は、請求項１にかかるソースフォロア回路において、前記複数のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力ＭＯＳトランジスタおよび前記出力電圧調整用ＭＯＳトランジスタはチャネル種類が同一であって、前記後段のソースフォロア部の前記入力ＭＯＳトランジスタと前記出力電圧調整用ＭＯＳトランジスタとは、（ゲート長／ゲート幅）×（ドレイン−ソース間電流）の値が同一となるように設定されることを特徴としている。
【００１５】
さらに、請求項４にかかるソースフォロア回路は、請求項１にかかるソースフォロア回路において、前記出力電圧調整用ＭＯＳトランジスタは、前記前段のソースフォロア部の当該ソースフォロア部への入力信号がゲートに入力される入力ＭＯＳトランジスタまたは前記後段のソースフォロア部の前記入力ＭＯＳトランジスタとチャネル種類が同一であることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、ソースフォロア部間に介挿された出力電圧調整用ＭＯＳトランジスタにおける入出力間の電圧レベルのシフト方向は、ソースフォロア部のいずれかの入出力間の電圧レベルのシフト方向と逆となり、ソースフォロア部における電圧レベルのシフトを打ち消す方向に作用するため、ソースフォロア部の増加とともに、電圧レベルのシフトにより入出力レンジが狭くなることを抑制することができる。
【００１７】
特に、前段または後段のソースフォロア部を構成する入力ＭＯＳトランジスタとソースフォロア部間に介挿された出力電圧調整用ＭＯＳトランジスタとで、チャネル種類を同一とし、且つ（ゲート長／ゲート幅）×（ドレイン−ソース間電流）の値が同一となるように設定したため、前段または後段のソースフォロア部における入力ＭＯＳトランジスタの電圧シフトと出力電圧調整用ＭＯＳトランジスタにおける電圧シフトとが同等程度となり相殺されることになる。このため、ソースフォロア部１段による電圧シフトを的確に抑制することができ、２段のソースフォロア回路であっても、１段分の電圧シフトに抑制することができる。
【００１８】
また、前段または後段のソースフォロア部の入力ＭＯＳトランジスタとソースフォロア部間に介挿された出力電圧調整用ＭＯＳトランジスタとでチャネル種類が同一となるようにしたため、前段のソースフォロア部と後段のソースフォロア部とで入力ＭＯＳトランジスタのチャネル種類が異なる場合であっても、前段または後段のソースフォロア部における入力ＭＯＳトランジスタにおける電圧シフトを的確に抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図２】本発明の第２の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図３】従来の複数段構成のソースフォロア回路の一例である。
【図４】従来の複数段構成のソースフォロア回路のその他の例である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明の一実施形態を示す、ソースフォロア回路１０の構成を示したものであって、このソースフォロア回路１０は、Ｎ型ＭＯＳトランジスタからなるソースフォロア部を２段直列に接続した複数段構成のソースフォロア回路である。
【００２１】
図１に示すように、ソースフォロア回路１０は、初段のソースフォロア部ＳＦ１１と、２段目のソースフォロア部ＳＦ１２と、これら初段および２段目のソースフォロア部ＳＦ１１およびＳＦ１２を接続する接続部１１と、から構成される。
初段のソースフォロア部ＳＦ１１は、入力ＭＯＳトランジスタとしてのＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１１およびこのＭＯＳトランジスタＭ１１のソースに接続される電流源Ｃ１１とから構成され、ＭＯＳトランジスタＭ１１のドレインは電源ＶＤＤに接続される。
【００２２】
前記ＭＯＳトランジスタＭ１１のゲートに、ソースフォロア回路１０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ１１のソース電圧が、入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔ１として出力される。
２段目のソースフォロア部ＳＦ１２は、入力ＭＯＳトランジスタとしての、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１２およびこのＭＯＳトランジスタＭ１２のソースに接続される電流源Ｃ１２とから構成され、ＭＯＳトランジスタＭ１２のドレインは電源ＶＤＤに接続される。
【００２３】
前記ＭＯＳトランジスタＭ１２のゲートに、接続部１１からの入力信号Ｖｉｎ２が入力され、ＭＯＳトランジスタＭ１２のソース電圧が、入力信号Ｖｉｎ２に応じた出力信号Ｖｏｕｔ２として出力される。この出力信号Ｖｏｕｔ２が、ソースフォロア回路１０の出力信号として、図示しない負荷回路に供給される。
接続部１１は、電流源Ｃ１３と、出力電圧調整用ＭＯＳトランジスタとしての、ダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１３とから構成され、ＭＯＳトランジスタＭ１３のドレインは電流源Ｃ１３を介して電源ＶＤＤに接続されるとともに、２段目のソースフォロア部ＳＦ１２のＭＯＳトランジスタＭ１２のゲートに接続される。
【００２４】
そして、ＭＯＳトランジスタＭ１３のドレイン電圧が、初段のソースフォロア部ＳＦ１１の出力信号Ｖｏｕｔ１に応じた信号として出力され、これが入力信号Ｖｉｎ２として、２段目のソースフォロア部ＳＦ１２のＭＯＳトランジスタＭ１２のゲートに供給される。一方、ＭＯＳトランジスタＭ１３のソースは、初段のソースフォロア部ＳＦ１１の出力端、すなわち、ＭＯＳトランジスタＭ１１のソースに接続される。
【００２５】
次に、図１のソースフォロア回路１０の動作を説明する。
ソースフォロア回路１０への入力信号Ｖｉｎは、初段のソースフォロア部ＳＦ１１のＭＯＳトランジスタＭ１１のゲートに入力され、ほぼ１倍の利得で、出力信号Ｖｏｕｔ１として出力される。
ただし、出力信号Ｖｏｕｔ１の出力レベルは、入力信号Ｖｉｎの入力レベルに対して、ΔＶ１だけ低電圧側にシフトして出力される。このΔＶ１の値は、ＭＯＳトランジスタＭ１１のオーバードライブ電圧と閾値電圧との和に等しい。
【００２６】
一方、接続部１１のＭＯＳトランジスタＭ１３はダイオード接続されており、且つソースと初段のソースフォロア部ＳＦ１１の出力端とが接続されているため、ＭＯＳトランジスタＭ１３のドレイン電圧（入力信号Ｖｉｎ２）は、初段のソースフォロア部ＳＦ１１の出力信号Ｖｏｕｔ１からΔＶ３だけ高電圧側にシフトした値となる。
このΔＶ３は、ＭＯＳトランジスタＭ１３のソース−ドレイン間の電圧差であり、ΔＶ３は、ＭＯＳトランジスタＭ１３がダイオード接続されているため、初段のソースフォロア部ＳＦ１１の入出力レベル差と同じく、オーバードライブ電圧と閾値電圧との和となる。
【００２７】
さらに、ＭＯＳトランジスタＭ１３のドレイン電圧（入力信号Ｖｉｎ２）は、２段目のソースフォロア部ＳＦ１２のＭＯＳトランジスタＭ１２のゲートに入力される。２段目のソースフォロア部ＳＦ１２に入力された入力信号Ｖｉｎ２は、利得はほぼ１倍で、出力信号Ｖｏｕｔ２として出力される。ただし、出力信号Ｖｏｕｔ２の出力レベルは、入力信号Ｖｉｎ２の入力レベルに対して、ΔＶ２だけ低電圧側にシフトして出力される。この入出力間レベル差ΔＶ２は、ＭＯＳトランジスタＭ１２のオーバードライブ電圧と閾値電圧との和に等しい。
【００２８】
以上より、図１のソースフォロア回路１０の伝達関数は、次式（２）で表すことができる。
Ｖｏｕｔ２＝Ｖｉｎ−ΔＶ１+ΔＶ３−ΔＶ２    ……（２）
この（２）式から分かるように、前記（１）式で表される従来技術に比べ、各ソースフォロア部ＳＦ１１、ＳＦ１２の入出力間レベル差ΔＶ１、ΔＶ２を打ち消す方向に入出力間レベル差ΔＶ３が加わったことになる。そのため、従来技術に比べ入力レンジを広く取ることが出来る。
【００２９】
ところで、オーバードライブ電圧は、同じＮ型ＭＯＳトランジスタであれば、ＭＯＳトランジスタのゲート長（Ｌ）をゲート幅（Ｗ）で割ったものに、ドレイン−ソース間電流（Ｉ）を掛けたもの、すなわち、「（Ｌ／Ｗ）×Ｉ」が等しければ、これらＭＯＳトランジスタ間で同一値となる。また、閾値電圧は、同じ特性のＮ型ＭＯＳトランジスタであっても基板効果により変動してしまうが、本発明の回路では、「（Ｌ／Ｗ）×Ｉ」が等しければ、ソース−基板間電位も等しくなるため、基板効果を考慮したとしても閾値はおよそ等しい値となる。
そのため、ＭＯＳトランジスタＭ１３の「（Ｌ／Ｗ）×Ｉ」の値を、ＭＯＳトランジスタＭ１１およびＭ１２の少なくとも一方と同じになるように決定すれば、ソースフォロア部ＳＦ１１、もしくはＳＦ１２の一方の入出力間のレベルシフト分を完全にキャンセルすることが出来る。
【００３０】
具体的に説明すると、ＭＯＳトランジスタＭ１３とＭ１１との「（Ｌ／Ｗ）×Ｉ」の値が等しくなるようにサイズを決定すれば、伝達関数は次式（３）で表すことができる。つまり、（Ｌ３／Ｗ３）×Ｉ３＝（Ｌ１／Ｗ１）×Ｉ１となるように、ＭＯＳトランジスタＭ１３およびＭ１１のサイズを決定する。
Ｖｏｕｔ２＝Ｖｉｎ−ΔＶ２    ……（３）
一方、ＭＯＳトランジスタＭ１３とＭ１２との「（Ｌ／Ｗ）×Ｉ」の値が等しくなるようにサイズを決定すれば、伝達関数は次式（４）で表すことができる（つまり、（Ｌ３／Ｗ３）×Ｉ３＝（Ｌ２／Ｗ２）×Ｉ２）。
Ｖｏｕｔ２＝Ｖｉｎ−ΔＶ１    ……（４）
以上より、複数のソースフォロア部（図１の場合には、ＳＦ１１およびＳＦ１２）を直列に接続してソースフォロア回路１０を構成したにも関わらず、１段のソースフォロア部と全く同じ入力レンジを確保することが可能となることがわかる。
【００３１】
また、ソースフォロア回路１０の出力に接続される負荷回路から入力へのキックバックについては、図１の構成とすることにより、入出力間の寄生容量がＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３のゲート―ソース間容量の直列接続となり非常に小さくなるため、従来技術の２段の直列に接続したソースフォロア回路よりも大幅に抑制される。
また、移動度の高いＮ型ＭＯＳトランジスタだけを使用して複数段のソースフォロア回路を構成しているため、高速化にも有利となる。
【００３２】
なお、第１の実施形態では、２段のソースフォロア部ＳＦ１１およびＳＦ１２を直列に接続した場合について説明を行ったが、直列に接続するソースフォロア部ＳＦの段数は当然、２つ以上でもよい。その場合は、各ソースフォロア部ＳＦの前段と後段との間に、図１のＭＯＳトランジスタＭ１３と電流源Ｃ１３に相当する接続部１１を挿入すればよい。
【００３３】
次に、本発明の第２の実施形態を説明する。
図２は、第２の実施形態におけるソースフォロア回路２０を示す。この第２の実施形態は、上記第１の実施形態では、Ｎ型ＭＯＳトランジスタを用いたソースフォロア回路を構成した場合について説明したが、Ｐ型ＭＯＳトランジスタを用いたソースフォロア回路を構成したものである。
すなわち、第２の実施形態におけるソースフォロア回路２０は、図２に示すように、初段のソースフォロア部ＳＦ２１と、２段目のソースフォロア部ＳＦ２２と、これら初段および２段目のソースフォロア部ＳＦ２１およびＳＦ２２間に接続される接続部２１と、から構成される。
【００３４】
初段のソースフォロア部ＳＦ２１は、電流源Ｃ２１と、入力ＭＯＳトランジスタとしてのＰ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ２１とから構成され、ＭＯＳトランジスタＭ２１のソースは電流源Ｃ２１を介して電源ＶＤＤに接続される。
そして、ＭＯＳトランジスタＭ２１のゲートに、ソースフォロア回路２０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ２１のソース電圧が、入力信号Ｖｉｎに応じた出力電圧Ｖｏｕｔ１として出力される。
【００３５】
一方、２段目のソースフォロア部ＳＦ２２は、電流源Ｃ２２と、入力ＭＯＳトランジスタとしてのＰ型ＭＯＳトランジスタＭ２２とから構成され、ＭＯＳトランジスタＭ２２のソースが電流源Ｃ２２を介して電源ＶＤＤに接続される。
そして、ＭＯＳトランジスタＭ２２のゲートに、接続部２１からの入力信号Ｖｉｎ２が入力され、ＭＯＳトランジスタＭ２２のソース電圧が、入力信号Ｖｉｎ２に応じた出力信号Ｖｏｕｔ２として出力される。この出力信号Ｖｏｕｔ２が、ソースフォロア回路２０の出力信号として、図示しない負荷回路に供給される。
【００３６】
接続部２１は、出力電圧調整用ＭＯＳトランジスタとしての、ダイオード接続されたＰ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ２３と電流源Ｃ２３とから構成され、ＭＯＳトランジスタＭ２３のドレインは電流源Ｃ２３に接続されるとともに、２段目のソースフォロア部ＳＦ２２のＭＯＳトランジスタＭ２２のゲートに接続される。
【００３７】
また、ＭＯＳトランジスタＭ２２のソースは、初段のソースフォロア部ＳＦ２１の出力端、すなわちＭＯＳトランジスタＭ２１のソースに接続され、初段のソースフォロア部ＳＦ２１の出力信号Ｖｏｕｔ１に応じたＭＯＳトランジスタＭ２３のドレイン電圧が、入力信号Ｖｉｎ２として、２段目のソースフォロア部ＳＦ２２のＭＯＳトランジスタＭ２２のゲートに供給される。
【００３８】
したがって、この第２の実施形態の場合には、ソースフォロア回路２０への入力信号Ｖｉｎは、初段のソースフォロア部ＳＦ２１のＭＯＳトランジスタＭ２１のゲートに入力され、ほぼ１倍の利得で、出力信号Ｖｏｕｔ１として出力されるが、出力信号Ｖｏｕｔ１の出力レベルは、入力信号Ｖｉｎの入力レベルに対して、ΔＶ１だけ高電圧側にシフトして出力される。このΔＶ１は、ＭＯＳトランジスタＭ２１のオーバードライブ電圧と閾値電圧との和に等しい。
【００３９】
一方、接続部２１のＭＯＳトランジスタＭ２３はダイオード接続されており、且つソースと初段のソースフォロア部ＳＦ２１の出力端とが接続されているため、ＭＯＳトランジスタＭ２３のドレイン電圧（入力信号Ｖｉｎ２）は、初段のソースフォロア部ＳＦ２１の出力信号Ｖｏｕｔ１からΔＶ３だけ低電圧側にシフトした値となる。
このΔＶ３は、ＭＯＳトランジスタＭ２３のソース−ドレイン間の電圧差であり、ΔＶ３は、ＭＯＳトランジスタＭ２３がダイオード接続されているため、初段のソースフォロア部ＳＦ２１の入出力レベル差と同じく、オーバードライブ電圧と閾値電圧との和となる。
【００４０】
さらに、ＭＯＳトランジスタＭ２３のドレイン電圧Ｖｉｎ２は、２段目のソースフォロア部ＳＦ２２のＭＯＳトランジスタＭ２２のゲートに入力され、２段目のソースフォロア部ＳＦ１２から、利得はほぼ１倍で、出力信号Ｖｏｕｔ２として出力される。ただし、出力信号Ｖｏｕｔ２の出力レベルは、入力信号としてのドレイン電圧Ｖｉｎ２の入力レベルに対して、ΔＶ２だけ高電圧側にシフトして出力される。この入出力間レベル差ΔＶ２は、ＭＯＳトランジスタＭ２２のオーバードライブ電圧と閾値電圧との和に等しい。
以上より、図２のソースフォロア回路２０の伝達関数は、次式（５）で表すことができる。
Ｖｏｕｔ２＝Ｖｉｎ＋ΔＶ１−ΔＶ３＋ΔＶ２    ……（５）
この（５）式から分かるように、各ソースフォロア部ＳＦ２１、ＳＦ２２の入出力間レベル差ΔＶ１、ΔＶ２を打ち消す方向にレベル差ΔＶ３が加わったことになる。そのため、この場合も、従来技術に比べ入力レンジを広く取ることが出来る。
【００４１】
そして、この場合も、ＭＯＳトランジスタＭ２３の「（Ｌ／Ｗ）×Ｉ」の値を、ＭＯＳトランジスタＭ２１およびＭ２２の少なくとも一方と同じになるように決定すれば、ソースフォロア部ＳＦ２１、もしくはＳＦ２２の一方の入出力間のレベルシフト分を完全にキャンセルすることが出来る。
【００４２】
以上より、複数のソースフォロア部（図２の場合には、ＳＦ２１およびＳＦ２２）を直列に接続したにも関わらず、１段のソースフォロアと全く同じ入力レンジを確保することが可能となる。また、入出力間の寄生容量がＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３のゲート―ソース間容量の直列接続となり非常に小さくなるため、従来技術の２段の直列に接続したソースフォロア回路よりも大幅に抑制される。
また、この第２の実施形態においても、直列に接続するソースフォロア部の段数を２つ以上とすることが可能であり、その場合は、各ソースフォロア部の前段と後段との間に、図２のＭＯＳトランジスタＭ２３と電流源Ｃ２３に相当する接続部２１を介挿すればよい。
また、上記第１および第２の実施形態においては、各ソースフォロア部ＳＦを構成するＭＯＳトランジスタと、接続部１１を構成するＭＯＳトランジスタとを同一のチャネル種類のＭＯＳトランジスタで構成しているため、これらＭＯＳトランジスタを同一工程で作製することができる。
【００４３】
したがって、接続部１１を構成するＭＯＳトランジスタと、各ソースフォロア部ＳＦを構成するＭＯＳトランジスタとでこれらの特性をより高精度に一致させることができる。そのため、接続部１１を構成するＭＯＳトランジスタＭ１３により、ソースフォロア部ＳＦにおける電圧シフト分をより確実に相殺することができる。
なお、上記各実施の形態においては、ＮチャネルまたはＰチャネルのＭＯＳトランジスタからなるソースフォロア部を複数段接続する構成とした場合について説明したが、これに限るものではなく、例えば、ＮチャネルのＭＯＳトランジスタからなるソースフォロア部とＰチャネルのＭＯＳトランジスタからなるソースフォロア部とを接続して複数段からなるソースフォロア回路を構成することも可能である。
【００４４】
この場合には、前段のソースフォロア部を構成するＭＯＳトランジスタと、後段のソースフォロア部を構成するＭＯＳトランジスタとのうちいずれか一方のチャネル種類と同一となるようにＭＯＳトランジスタＭ１３を構成し、このＭＯＳトランジスタＭ１３と同一のチャネル種類のＭＯＳトランジスタからなる、前段または後段のソースフォロア回路における電圧シフトを、ＭＯＳトランジスタＭ１３により相殺するように構成すればよい。
【符号の説明】
【００４５】
１０、２０  ソースフォロア回路
１１、２１  接続部  
ＳＦ１１、ＳＦ１２  ソースフォロア部
ＳＦ２１、ＳＦ２２  ソースフォロア部
Ｍ１１、Ｍ１２  Ｎ型ＭＯＳトランジスタ（入力ＭＯＳトランジスタ）
Ｍ１３  Ｎ型ＭＯＳトランジスタ（出力電圧調整用ＭＯＳトランジスタ）
Ｍ２１、Ｍ２２  Ｐ型ＭＯＳトランジスタ（入力ＭＯＳトランジスタ）
Ｍ２３  Ｐ型ＭＯＳトランジスタ（出力電圧調整用ＭＯＳトランジスタ）
Ｃ１１〜Ｃ１３  電流源
Ｃ２１〜Ｃ２３  電流源
【図１】
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【図２】
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【図３】
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【図４】
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