(57)【要約】【課題】量子効率を上昇させることができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】実施形態に係る固体撮像装置は、半導体基板の上面から半導体基板の深さ方向へ延在する第１導電型の半導体領域と、第１導電型の半導体領域上に設けられる第２導電型の半導体領域とによって形成される光電変換素子を備える。第１導電型の半導体領域上に設けられる第２導電型の半導体領域は、第１導電型の半導体領域の上面に形成される半導体層へ第２導電型の不純物をドープして形成される。【選択図】図３
2013239473.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面から該半導体基板の深さ方向へ延在する第１導電型の半導体領域と、前記第１導電型の半導体領域上に設けられる第２導電型の半導体領域と
によって形成される光電変換素子
を備えることを特徴とする固体撮像装置。
【請求項２】
前記第２導電型の半導体領域は、
前記第１導電型の半導体領域の上面に形成される半導体層へ第２導電型の不純物をドープして形成される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記半導体層は、
シリコンまたはシリコンゲルマニウムを主成分とする
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記光電変換素子と協働するトランジスタのソースまたはドレインとして機能する前記半導体基板における所定位置の上面に、前記半導体層と同一の材料によって該半導体層と同時に形成される半導体領域
を備えることを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
半導体基板の上面から該半導体基板の深さ方向へ延在する第１導電型の半導体領域を形成する工程と、
前記第１導電型の半導体領域の上面に第２導電型の半導体領域を形成して光電変換素子を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、撮像画像の各画素に対応して設けられる複数の光電変換素子を備える。各光電変換素子は、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積する。そして、固体撮像装置では、各光電変換素子の電荷蓄積領域から電荷を読み出すことによって撮像を行う。
【０００３】
かかる固体撮像装置は、各光電変換素子の微細化が進むにつれて各光電変換素子の受光面積が縮小され、それに伴って各光電変換素子の電荷蓄積領域に蓄積可能な電荷量が減少する傾向にある。
【０００４】
このように、各電荷蓄積領域に蓄積可能な電荷量が減少すると、光電変換素子の量子効率が低下して高精細な画像を撮像することが困難となるという問題があった。このため、量子効率を上昇させることができる固体撮像装置が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３０５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、量子効率を上昇させることができる固体撮像装置および固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体基板の上面から該半導体基板の深さ方向へ延在する第１導電型の半導体領域と、前記第１導電型の半導体領域上に設けられる第２導電型の半導体領域とによって形成される光電変換素子を備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係るＣＭＯＳセンサの平面視による説明図。
【図２】実施形態に係るピクセル部の一部を拡大した平面視による説明図。
【図３】実施形態に係る図２に示すＡ−Ａ線による断面模式図。
【図４】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図５】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【発明を実施するための形態】
【０００９】
以下に、添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。
【００１０】
本実施形態では、固体撮像装置の一例として、入射光を光電変換する受光部における入射光が入射される側とは逆側の面に配線層が形成された所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサを例に挙げて説明する。
【００１１】
また、以下では、裏面照射型ＣＭＯＳイメージセンサが入射光を負電荷へ光電変換する場合について説明するが、実施形態に係る裏面照射型ＣＭＯＳイメージセンサは、入射光を正電荷へ光電変換する構成であってもよい。
【００１２】
なお、本実施形態に係る固体撮像装置は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１３】
図１は、実施形態に係る裏面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の平面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、半導体基板１００に形成されたピクセル部２と、ロジック部３とを備える。
【００１４】
ピクセル部２は、撮像する画像の各画素に対応してマトリックス状に設けられた複数の光電変換素子を備える。かかる各光電変換素子は、入射光を受光強度に応じた量の負の電荷へ光電変換して電荷蓄積領域に蓄積する。なお、ピクセル部２の構成については、図２を参照して後述する。
【００１５】
ロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、増幅回路３７等を備える。
【００１６】
タイミングジェネレータ３１は、ピクセル部２、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ変換回路３６、増幅回路３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直選択回路３２は、マトリックス状に配置された複数の光電変換素子の中から電荷を読み出す光電変換素子を列単位で順次選択する処理部である。水平選択回路３４は、電荷を読み出す光電変換素子を行単位で順次選択する処理部である。
【００１７】
また、サンプリング回路３３は、垂直選択回路３２および水平選択回路３４によって選択された光電変換素子から、タイミングジェネレータ３１が出力するパルス信号に同期したタイミングで電荷を読み出す処理部である。かかるサンプリング回路３３は、読み出した電荷に応じた信号をゲインコントロール回路３５へ出力する。
【００１８】
ゲインコントロール回路３５は、サンプリング回路３３から入力される信号のゲインを調整してＡ／Ｄ変換回路３６へ出力する処理部である。Ａ／Ｄ変換回路３６は、ゲインコントロール回路３５から入力されるアナログの信号をデジタルの信号へ変換して増幅回路３７へ出力する処理部である。増幅回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの信号を増幅して所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００１９】
次に、ピクセル部２の構成について説明する。図２は、実施形態に係るピクセル部２の一部を拡大した平面視による説明図である。図２に示すように、ピクセル部２は、光電変換素子４、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７、フローティングディフージョン（以下、「ＦＤ８」と記載する）等を備える。なお、増幅トランジスタ７は、ＳＴＩ（Shallow  Trench  Isolation）９３によって、ピクセル部２における他の回路素子から電気的に素子分離される。
【００２０】
光電変換素子４は、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積するフォトダイオードである。ここでは、２個の光電変換素子４を図示しているが、かかる光電変換素子４は、撮像する画像の各画素に対応してマトリックス状に複数配置される。
【００２１】
例えば、ＣＭＯＳセンサ１では、赤色の入射光を選択的に受光する光電変換素子４と、緑色の入射光を選択的に受光する光電変換素子４と、青色の入射光を選択的に受光する光電変換素子４という３個の光電変換素子４によって一つの画素が構成される。
【００２２】
そして、ピクセル部２には、これら３個の光電変換素子４の組が、撮像する画素の各画素に対応する位置にマトリックス状に複数組配置される。なお、一つの画素を構成する各光電変換素子４によって受光される入射光の色の組み合わせや、一つの画素を構成する光電変換素子４の個数は、これに限定するものではない。
【００２３】
読出トランジスタ５は、ゲート５１へ所定の読出電圧が印加されることで、光電変換素子４からＦＤ８へ電荷を読み出すトランジスタである。ＦＤ８は、光電変換素子４から読み出された電荷の一時貯留部である。
【００２４】
リセットトランジスタ６は、光電変換素子４からＦＤ８へ電荷が読み出される前に、ゲート６１へ所定のリセット電圧が印加されることでＦＤ８の内部に存在する電荷をＦＤ８から除去するトランジスタである。
【００２５】
増幅トランジスタ７は、ゲート７１がＦＤ８へ接続されており、ソースが所定の電源に接続され、ドレインがサンプリング回路３３へ接続されたトランジスタである。かかる増幅トランジスタ７は、ゲート７１へ印加されるゲート電圧に応じて、すなわち、ＦＤ８へ読み出された電荷の量に応じて増幅された電圧の信号をサンプリング回路３３へ出力する。
【００２６】
このように、ＣＭＯＳセンサ１では、撮像画像の各画素に対応する複数の光電変換素子４によって光電変換された電荷の量に応じた電圧の信号を、各画素の色情報として取得することにより画像の撮像を行う。
【００２７】
次に、図３を参照し、ＣＭＯＳセンサ１の内部構造について説明する。図３は、実施形態に係る図２に示すＡ−Ａ線による断面模式図である。ここで、図３には、ＣＭＯＳセンサ１における光電変換素子４、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７およびＦＤ８部分の模式的な断面を選択的に図示している。
【００２８】
なお、ここでは、図示を省略したが、図３に示す構造体の下層側には、多層配線層が形成された層間絶縁膜を介して支持基板が設けられる。また、図３に示す構造体の上層には、層間絶縁膜を介して所定の色の入射光を選択的に透過させるカラーフィルタが設けられ、カラーフィルタの上面には、入射光を光電変換素子４の受光部へ集光するマイクロレンズが設けられる。
【００２９】
図３に示すように、ＣＭＯＳセンサ１は、第１導電型（以下、「Ｎ型」と記載する）または第２導電型（以下、「Ｐ型」と記載する）のＳＵＢ層９１上にＰ型のウェル層９２が設けられた半導体基板１００を備える。
【００３０】
さらに、ＣＭＯＳセンサ１は、半導体基板１００の上面から半導体基板１００の深さ方向へ延在するＮ型の半導体領域４１と、Ｎ型の半導体領域４１上に設けられるＰ型の半導体領域４２とのＰＮ接合によって形成される光電変換素子４を備える。かかる光電変換素子４では、Ｎ型の半導体領域４１が光電変換された電荷を蓄積する電荷蓄積領域となる。
【００３１】
このように、ＣＭＯＳセンサ１では、半導体基板１００内に設けられるＮ型の半導体領域４１と、半導体基板１００の上に設けられるＰ型の半導体領域４２とによって各光電変換素子４が形成される。これにより、ＣＭＯＳセンサ１によれば、従来の一般的なイメージセンサに比べて、各光電変換素子４へ入射する入射光の光子数に対する各光電変換素子４によって光電変換される電荷量（以下、「量子効率」と記載する）を向上させることができる。
【００３２】
具体的には、従来の一般的なイメージセンサでは、半導体基板の上面から半導体基板の深さ方向へ延在するＰ型の半導体領域と、Ｐ型の半導体領域の下面から半導体基板の深さ方向へ延在するＮ型の半導体領域とによって各光電変換素子が形成される。つまり、従来の一般的な光電変換素子は、Ｐ型の半導体領域およびＮ型の半導体領域の両方が半導体基板の内部に形成される。
【００３３】
かかる従来の光電変換素子は、半導体基板の上面における所定位置からＮ型の不純物とＰ型の不純物とを順次イオン注入してアニール処理を行うことによって形成される。こうして形成される従来の光電変換素子の量子効率を向上させるためには、Ｎ型の不純物をイオン注入する半導体基板上の面積、若しくは、Ｎ型の不純物をイオン注入する深さを増大させて光電変換素子に蓄積可能な電荷量を増大させる必要がある。
【００３４】
しかしながら、Ｎ型の不純物をイオン注入する面積を増大させることは、光電変換素子の平面視による面積の増大に繋がるので、光電変換素子を微細化する観点から好ましくない。また、イオン注入装置の性能（能力）を鑑みると、Ｎ型の不純物をイオン注入する深さには限界がある。
【００３５】
したがって、従来の一般的な光電変換素子では、半導体基板内におけるＮ型の半導体領域の下端位置が、イオン注入装置によってＮ型の半導体領域を形成可能な最も深い位置であった場合、それ以上、量子効率を向上させることが困難である。
【００３６】
そこで、ＣＭＯＳセンサ１では、半導体基板１００の上面から半導体基板１００の深さ方向へ延在するＮ型の半導体領域４１と、Ｎ型の半導体領域４１上に設けられるＰ型の半導体領域４２とのＰＮ接合によって形成される光電変換素子４を備える構成とした。
【００３７】
これにより、光電変換素子４では、半導体基板１００の上面からイオン注入装置によってＮ型の半導体領域を形成可能な最も深い位置まで延在する領域全体が電荷を蓄積するＮ型の半導体領域４１となる。つまり、光電変換素子４では、従来の一般的な光電変換素子におけるＰ型の半導体領域およびＮ型の半導体領域が占めていた半導体基板内の領域全体をＮ型の半導体領域４１とすることができる。
【００３８】
このように、光電変換素子４では、従来の一般的な光電変換素子よりも電荷蓄積領域として機能するＮ型の半導体領域４１の体積を増大させることが可能となるので、ＣＭＯＳセンサ１の量子効率を向上させることができる。したがって、ＣＭＯＳセンサ１によれば、より高精細な画像を撮像することができる。
【００３９】
また、ＣＭＯＳセンサ１では、光電変換素子４におけるＰ型の半導体領域４２の上面からＮ型の半導体領域４１の下面までの厚さが従来の一般的な光電変換素子よりも厚い。これにより、ＣＭＯＳセンサ１の光電変換素子４は、従来の一般的な光電変換素子では半導体基板側へ漏れていた入射光までＮ型の半導体領域４１によって吸収することができるので量子効率が向上し、より高精細な画像の撮像が可能となる。
【００４０】
また、ＣＭＯＳセンサ１は、半導体基板１００上の所定位置に、ゲート酸化膜５２を介して読出トランジスタ５のゲート５１、ゲート酸化膜６２を介してリセットトランジスタ６のゲート６１、ゲート酸化膜７２を介して増幅トランジスタ７のゲート７１を備える。なお、各ゲート５１、６１、７１の側面には、サイドウォール９４が設けられる。
【００４１】
また、読出トランジスタ５のゲート５１とリセットトランジスタ６のゲート６１との間における半導体基板１００の内部にはＮ型の不純物がドープされたＦＤ８が設けられる。なお、光電変換素子４におけるＮ型の半導体領域４１は、読出トランジスタ５のソースとして機能する領域であり、ＦＤ８は、読出トランジスタ５のドレインとして機能するとともに、リセットトランジスタ６のソースとして機能する領域である。
【００４２】
さらに、半導体基板１００の内部には、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３、ドレイン７４となる各所定位置に、Ｎ型の不純物がドープされた半導体領域が設けられる。なお、光電変換素子４、読出トランジスタ５およびリセットトランジスタ６と、増幅トランジスタ７とは、ＳＴＩ９３によってそれぞれ電気的に素子分離される。
【００４３】
また、ＣＭＯＳセンサ１では、ＤＦ８、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３およびドレイン７４の各上面が半導体基板１００の上面よりも高くなるように形成される。
【００４４】
かかる半導体基板１００の上面よりも高く形成される領域は、ＤＦ８、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３およびドレイン７４が形成される前に、半導体層を積層することによって予め形成される。
【００４５】
かかる領域を予め形成しておくことにより、ＣＭＯＳセンサ１では、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７の各ゲート長を短縮しても、チャネルに短絡が発生することを抑制することができる。なお、かかる点については、後述するＣＭＯＳセンサ１の製造方法の説明を行う際に合わせて説明する。
【００４６】
次に、図４および図５を参照し、ＣＭＯＳセンサ１の製造方法について説明する。図４および図５は、実施形態に係るＣＭＯＳセンサ１の製造工程を示す断面視による説明図である。なお、以下では、ＣＭＯＳセンサ１の図３に示す部分を形成する製造工程を主に説明し、その他の製造工程については簡単な説明に留める。
【００４７】
ＣＭＯＳセンサ１を製造する場合には、図４における（ａ）に示すように、Ｎ型またはＰ型のＳＵＢ層９１とＰ型のウェル層９２が積層されたシリコンの半導体基板１００を用意する。
【００４８】
そして、ここでは、図示を省略したが、ＳＵＢ層９１の下層に多層配線層を含む層間絶縁膜を形成し、層間絶縁膜の下層に支持基板を貼り合わせる。その後、支持基板を支持した状態で半導体基板１００の支持基板が貼り合わされた側とは逆側の表面を研削することによってウェル層９２の表面を露出させる。
【００４９】
続いて、ウェル層９２における素子分離領域の形成位置に、ウェル層９２の表面から所定の深さまで達するＳＴＩ９３を形成する。具体的には、ウェル層９２におけるＳＴＩ９３の形成位置に、ウェル層９２の表面から所定の深さまで達する溝（トレンチ）を形成した後、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によってトレンチの内部へ酸化シリコン膜を成膜してＳＴＩ９３を形成する。
【００５０】
なお、ここでは、素子分離領域としてＳＴＩ９３を設けたが、素子分離領域は、ＬＯＣＯＳ（Local  Oxidation  Of  Silicon）であってもよい。また、半導体基板１００における素子分離領域の形成位置へ例えば酸素をイオン注入してアニール処理を行うことによって素子分離領域を形成してもよい。
【００５１】
続いて、図４における（ｂ）に示すように、光電変換素子４の形成位置に対応するウェル層９２の内部へ、例えば、ヒ素やリン等のＮ型の不純物をイオン注入することでＮ型ドープ領域４０を形成する。
【００５２】
その後、図４における（ｃ）に示すように、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７の各形成位置に対応するウェル層９２の上面に、それぞれ酸化シリコンを材料とするゲート酸化膜５２、６２、７２を形成する。さらに、各ゲート酸化膜５２、６２、７２上に、それぞれポリシリコンを材料とするゲート５１、６１、７１を形成する。
【００５３】
ここでは、例えば、ウェル層９２の上面全体に所定の膜厚の酸化シリコン膜とポリシリコン層とを順次形成した後、ポリシリコン層におけるゲート５１、６１、７１となる位置の上面を選択的に被覆するレジストをフォトリソグラフィによって形成する。
【００５４】
そして、レジストをマスクとしてドライエッチングを行うことにより、不要な部分のポリシリコン層および酸化シリコン膜を除去してゲート酸化膜５２、６２、７２およびゲート５１、６１、７１を同時に形成する。
【００５５】
続いて、ウェル層９２におけるＦＤ８、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３およびドレイン７４の形成位置へ、例えば、ヒ素やリン等のＮ型の不純物をイオン注入する。これにより、ＦＤ８、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３およびドレイン７４の形成位置に、比較的低濃度にＮ型の不純物がドープされたＬＤＤ（Lightly  Doped  Drain）８０が形成される。
【００５６】
その後、図４における（ｄ）に示すように、各ゲート５１、６１、７１の側面に既知のエッチバックによってサイドウォール９４を形成する。例えば、各ゲート５１、６１、７１の側面を覆うように窒化シリコン膜を形成した後、半導体基板１００の上面全体に酸化シリコン層を形成し、異方性プラズマエッチングによって酸化シリコン層をエッチバックすることによりサイドウォール９４を形成する。
【００５７】
続いて、図５における（ａ）に示すように、Ｎ型ドープ領域４０の上面にシリコンを材料とする半導体層８１をエピタキシャル法によって形成する。このとき、同時に、各ＬＤＤ８０の上面に、シリコンを材料とする半導体層８２を形成する。
【００５８】
その後、図５における（ｂ）に示すように、Ｎ型ドープ領域４０上に形成された半導体層８１上に開口が設けられたレジスト１０１を、フォトリソグラフィによって半導体基板１００上に形成する。そして、かかるレジスト１０１をマスクとして半導体層８１へ、例えば、ボロンやフッ化ボロン等のＰ型の不純物をイオン注入する。
【００５９】
続いて、レジスト１０１を除去した後、図５における（ｃ）に示すように、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７の形成位置を除く半導体基板１００の上面に、フォトリソグラフィによってレジスト１０２を形成する。
【００６０】
そして、かかるレジスト１０２をマスクとして、ＬＤＤ８０上に設けられた半導体層８２の上面から半導体基板１００の内部へ、例えば、ヒ素やリン等のＮ型の不純物をイオン注入し、その後、アニール処理を行う。このとき、ＬＤＤ８０よりも不純物濃度が高くなるようにＮ型の不純物をイオン注入する。
【００６１】
これにより、光電変換素子４の形成位置では、半導体層８１におけるＰ型の不純物およびＮ型ドープ領域４０におけるＮ型の不純物が活性化されて、Ｐ型の半導体領域４２およびＮ型の半導体領域４１が形成されて光電変換素子４が形成される。
【００６２】
また、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７の形成位置では、イオン注入されたＮ型の不純物が活性化されて、ＦＤ８、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３およびドレイン７４が形成される。
【００６３】
なお、ここでは、図示を省略したが、その後、レジスト１０２を除去した後、図５における（ｃ）に示す構造体上に、層間絶縁膜、カラーフィルタ、マイクロレンズを順次形成することでＣＭＯＳセンサ１が製造される。
【００６４】
ここで、前述したように、本実施形態に係るＣＭＯＳセンサ１の製造方法では、ＬＤＤ８０から半導体基板１００の内部へＮ型の不純物をイオン注入する前に、ＬＤＤ８０上にシリコンを材料とする半導体層８２を設けておく。
【００６５】
これにより、半導体層８２を形成せずにＮ型の不純物をイオン注入した場合に比べて、半導体基板１００の比較的浅い位置へＮ型の不純物を所望の不純物濃度となるようにイオン注入することができる。つまり、ＦＤ８、リセットトランジスタ６のドレイン６３、増幅トランジスタ７のソース７３およびドレイン７４の半導体基板１００内における深さを浅く形成することができる。
【００６６】
したがって、ＣＭＯＳセンサ１によれば、読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７の各ゲート長を短縮しても、チャネルに短絡が発生することを抑制することができる。
【００６７】
しかも、実施形態に係る製造方法では、半導体層８１および半導体層８２を同一の材料によって同時に形成する。これにより、製造工程数の増加を抑制しつつ、量子効率を向上させた光電変換素子４およびチャネルの短絡を抑制可能な読出トランジスタ５、リセットトランジスタ６、増幅トランジスタ７を形成することができる。
【００６８】
上述したように、実施形態に係るＣＭＯＳセンサ１は、半導体基板１００の上面から半導体基板１００の深さ方向へ延在するＮ型の半導体領域４１と、Ｎ型の半導体領域４１上に設けられるＰ型の半導体領域４２とによって形成される光電変換素子４を備える。
【００６９】
これにより、実施形態に係るＣＭＯＳセンサ１によれば、光電変換素子のＮ型の半導体領域およびＰ型の半導体領域が半導体基板の内部に設けられる他の固体撮像装置よりも量子効率を上昇させることができる。
【００７０】
また、実施形態に係る光電変換素子４が備えるＰ型の半導体領域４２は、Ｎ型の半導体領域４１の上面に形成される半導体層８１へＰ型の不純物をドープして形成される。このため、ＣＭＯＳセンサ１では、光電変換素子４の形成位置において、半導体基板１００内へＰ型の不純物がイオン注入されることはない。
【００７１】
これにより、実施形態に係るＣＭＯＳセンサ１では、光電変換素子４におけるＰ型の半導体領域４２が、読出トランジスタ５におけるゲート５１の下方へ不規則に延伸することを防止することができる。
【００７２】
したがって、実施形態に係るＣＭＯＳセンサ１によれば、各光電変換素子４におけるＰ型の半導体領域４２の形状に個体差が生じることを防止することで、各光電変換素子４の特性を設計どおりの均一な特性にすることができる。
【００７３】
なお、上述した実施形態では、半導体層８１および半導体層８２の材料、すなわち、主成分がシリコンである場合について説明したが、半導体層８１および半導体層８２の主成分をシリコンよりもバンドギャップが小さいシリコンゲルマニウムとしてもよい。
【００７４】
半導体層８１および半導体層８２の主成分をシリコンゲルマニウムとした場合、光電変換素子４は、シリコンによって受光可能な波長よりも短い波長の入射光を受光可能となる。これにより、ＣＭＯＳセンサ１によれば、カラーフィルタをより広い波長帯の入射光が透過するカラーフィルタへ交換するだけで、より高精細な画像を撮像することができる。
【００７５】
また、半導体層８１の主成分をシリコンゲルマニウムとすることで、材料がシリコンの場合には入射光が到達しない光電変換素子４の深い位置まで入射光を導光させて吸収させ、光電変換を行わせることができる。これにより、光電変換素子４の量子効率をさらに向上させることができる。なお、半導体層８１および半導体層８２の材料をシリコンとした場合には、材料をシリコンゲルマニウムとする場合よりも低コストでＣＭＯＳセンサ１を製造することができる。
【００７６】
また、ＣＭＯＳセンサ１は、シリコンゲルマニウムを主成分とする半導体基板を用いて製造することで、光電変換素子４におけるＮ型の半導体領域４１もシリコンゲルマニウムによって形成されるので、より一層高精細な画像の撮像が可能となる。
【００７７】
また、Ｎ型ドープ領域４０上に半導体層８１を形成する場合、必ずしもＬＬＤ８０上に半導体層８２を形成しなくてもよい。ＬＤＤ８０上に半導体層８２を形成せずに、Ｎ型ドープ領域４０上に半導体層８１を形成する場合には、Ｐ型の不純物を含む材料ガスを用いてＰ型の不純物がドープされた半導体層８１をエピタキシャル成長させる。これにより、半導体層８１へＰ型の不純物をイオン注入する必要がなくなるので、イオン注入による半導体層８１へのダメージを抑制することができる。
【００７８】
なお、図４および図５を用いた説明では、裏面照射型ＣＭＯＳセンサ１の製造工程について説明したが、表面照射型ＣＭＯＳセンサを製造する場合には、図５における（ｃ）に示す部分の構造体を半導体基板１００上に形成する。そして、図５における（ｃ）に示す部分の構造体上に、多層配線層を含む層間絶縁膜、カラーフィルタ、マイクロレンズを順次形成することで、表面照射型ＣＭＯＳセンサが製造される。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１  ＣＭＯＳセンサ、  ２  ピクセル部、  ３  ロジック部、  ４  光電変換素子、  ５  読出トランジスタ、  ６  リセットトランジスタ、  ７  増幅トランジスタ、  ８  ＦＤ、  ３１  タイミングジェネレータ、  ３２  垂直選択回路、  ３３  サンプリング回路、  ３４  水平選択回路、  ３５  ゲインコントロール回路、  ３６  Ａ／Ｄ変換回路、  ３７  増幅回路、  ４０  Ｎ型ドープ領域、  ４１  Ｎ型の半導体領域、  ４２  Ｐ型の半導体領域、  ５１、６１、７１  ゲート、  ５２、６２、７２  ゲート酸化膜、  ８０  ＬＤＤ、  ８１、８２  半導体層、  ９１  ＳＵＢ層、  ９２  ウェル層、  ９３  ＳＴＩ、  ９４  サイドウォール、  １００  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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