(57)【要約】【課題】  デイジーチェーンを構成するデータライン側駆動回路において、ＥＭＩノイズをより小さく抑えることができる駆動回路を提供する。【解決手段】  データ信号Ｄ１及びクロック信号ＣＬＫ１を受け付ける入力端子を備える入力端子部と、データ信号Ｄ１を所定の遅延時間で遅延させた遅延データ信号Ｄ２を出力し、クロック信号ＣＬＫ１を前記遅延時間で遅延させた遅延クロック信号ＣＬＫ２を出力する遅延回路ＣＤと、クロック信号ＣＬＫ１を転送信号ＣＬＫ２として出力する転送回路ＸＦと、遅延データ信号Ｄ２及び遅延クロック信号ＣＬＫ２を受け付け、遅延データ信号Ｄ２に応じた電圧をデータラインＳＬに印加するロジック回路と、を備える駆動回路Ｄｄを複数備え、駆動回路Ｄｄが複数にグループ分けされ、遅延時間が、グループ毎に異なる値が設定されている。【選択図】        図３
2013057766.tif 000002
【特許請求の範囲】
【請求項１】
データ信号及びクロック信号を受け付ける入力端子を備える入力端子部と、
前記データ信号を所定の遅延時間で遅延させた遅延データ信号を出力し、前記クロック信号を前記遅延時間で遅延させた遅延クロック信号を出力する遅延回路と、
前記クロック信号を転送信号として出力する転送回路と、
前記遅延データ信号及び前記遅延クロック信号を受け付け、前記遅延データ信号に応じた電圧をデータラインに印加するロジック回路と、を備える駆動回路を複数備え、
前記駆動回路が複数にグループ分けされ、
前記遅延時間が、前記グループ毎に異なる値に設定されていることを特徴とする表示装置。
【請求項２】
前記駆動回路が、前記クロック信号が入力される順番を認識する順番認識回路を備え、前記順番に基づいて前記遅延時間の設定に使用される遅延設定値を求めることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記順番認識回路が、２以上の所定数で前記順番を規定する順番規定値を除算した余りを前記遅延設定値として求めることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記入力端子部が、更に、第１順番認識信号を受け付ける入力端子を備え、
前記駆動回路が、第２順番認識信号を出力する出力端子を備える出力端子部を備え、
前記順番認識回路が、前記クロック信号の遷移で前記第１順番認識信号をラッチし、前記第２順番認識信号を出力するフリップフロップ回路と、前記クロック信号に同期して加算処理または減算処理を実行し、前記第２順番認識信号が遷移するタイミングで前記加算処理または前記減算処理を停止し、停止時の値を前記遅延設定値として出力するカウンタ回路を備え、
前段の前記駆動回路の前記第２順番認識信号が、後段の前記駆動回路に前記第１順番認識信号として入力されることを特徴とする請求項２に記載の表示装置。
【請求項５】
前記遅延回路が、複数の３状態バッファを備えたバッファ回路と、前記遅延設定値に基づいて、イネーブル状態にする前記３状態バッファを決定するデコーダ回路と、を備えて構成されることを特徴とする請求項３または４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＭＩノイズ対策が可能な表示装置に関する。
【背景技術】
【０００２】
従来の液晶表示装置ＤＵ１１は、例えば、図５に示すように、画素電極Ｅと、保持容量Ｃと、ドレイン端子が画素電極Ｅ及び保持容量Ｃの一端に、ソース端子がデータラインＳＬに、ゲート端子が走査ラインＧＬに夫々接続された薄膜トランジスタＴ（ＴＦＴ）とからなる画素Ｐを複数備える画素アレイＬＣ、データラインＳＬに対する表示電圧の電圧印加を制御するデータライン側駆動回路Ｄｄ１〜Ｄｄｎ、制御信号Ｇ＿ｃｏｎｔに基づいて走査ラインＧＬに対する電圧印加を制御する走査ライン側駆動回路Ｄｓ１〜Ｄｓｍ、及び、データライン側駆動回路Ｄｄ１〜Ｄｄｎに対しクロック信号ＣＬＫ及びデータ信号Ｄを出力し、走査ライン側駆動回路Ｄｓ１〜Ｄｓｍに対し制御信号Ｇ＿ｃｏｎｔを出力し制御するコントローラＣｔｒｌを備えて構成されている。尚、図５に示す表示装置ＤＵ１１では、クロック信号ＣＬＫ及びデータ信号Ｄとして差動信号が用いられている。
【０００３】
当該液晶表示装置ＤＵ１１では、データライン側駆動回路Ｄｄ１〜ＤｄｎによりデータラインＳＬに表示電圧を印加し、走査ライン側駆動回路Ｄｓ１〜Ｄｓｍにより選択された選択走査ラインＧＬに電圧を印加して当該選択走査ラインＧＬに接続された選択画素Ｐの薄膜トランジスタＴをオン状態にすることにより、データラインＳＬに印加された表示電圧に応じた電圧を選択画素Ｐの画素電極Ｅ及び保持容量Ｃに印加して画像表示を行う。
【０００４】
ここで、図６は、従来の駆動回路の概略構成例を示している。尚、図６の駆動回路は、データライン側駆動回路Ｄｄ（Ｄｄ１〜Ｄｄｎ）である。
【０００５】
データライン側駆動回路Ｄｄは、クロック信号ＣＬＫを受け付けるクロック入力端子ＩＣＫ、データ信号Ｄを受け付けるデータ入力端子ＩＤ、ホールド回路ＣＨｊ（ｊ＝１〜ｈ、データライン数ｎはｈの整数倍）においてラッチ回路ＣＲｊからの出力信号を取り込むタイミングを規定する信号Ｌｏａｄを受け付けるロード入力端子ＩＬ、参照電圧Ｖｄｄ１〜Ｖｄｄｋを受け付ける電源端子Ｖｄｄ１〜Ｖｄｄｋを備える入力端子部と、クロック信号ＣＬＫを転送信号として出力する転送回路ＸＦと、参照電圧Ｖｄｄ１〜Ｖｄｄｋに基づいて基準電圧を生成しＤＡ変換回路ＤＡＣ１〜ＤＡＣｈに出力する基準電圧発生回路ＰＳと、クロック信号ＣＬＫを受け付けてラッチ回路ＣＲ１〜ＣＲｈに順次シフトパルス信号を出力するシフトパルス発生回路ＣＳＲと、シフトパルス信号に応じたタイミングでデータ信号Ｄをラッチするラッチ回路ＣＲ１〜ＣＲｈと、信号Ｌｏａｄに応じたタイミングで、ラッチ回路ＣＲ１〜ＣＲｈがラッチしたデータ信号Ｄを取り込むホールド回路ＣＨ１〜ＣＨｈと、ホールド回路ＣＨ１〜ＣＨｈに取り込まれたデータ信号Ｄに応じて階調電圧の１つを選択して出力するＤＡ変換回路ＤＡＣ１〜ＤＡＣｈと、ＤＡ変換回路ＤＡＣ１〜ＤＡＣｈから出力される出力電圧をデータラインＳＬに印加するバッファ回路ＢＵＦ１〜ＢＵＦｈと、画素アレイＬＣのデータラインＳＬに接続する出力端子Ｏｄ１〜ＯＤｈを備える出力端子部を備えて構成されている。尚、クロック信号ＣＬＫ及びデータ信号Ｄとして差動信号が用いられていることから、図示しないが、シフトパルス発生回路やラッチ回路等で利用可能なように、コンパレータによりＣＭＯＳレベルに変換される。
【０００６】
尚、転送回路ＸＦは、ここでは、バッファ回路で構成されている。
【０００７】
図６に示すデータライン側駆動回路Ｄｄでは、上述したように、ホールド回路ＣＨ１〜ＣＨｈが、信号Ｌｏａｄに応じたタイミングで、一斉にラッチ回路ＣＲ１〜ＣＲｈから信号を取り込む構成となっている。このため、図５に示すように、複数のデータライン側駆動回路Ｄｄ１〜Ｄｄｎを備える表示装置ＤＵ１１、特に、高精細画像を表示するデータライン数が非常に多い表示装置ＤＵ１１では、複数のデータライン側駆動回路Ｄｄ１〜Ｄｄｎ内の夫々において一斉にホールド回路ＣＨｊ（ｊ＝１〜ｈ）がラッチ回路ＣＲｊからデータ信号を取り込むため、転送されるデータ量が非常に大きくなり、ＥＭＩノイズが大きくなるという問題があった。
【０００８】
これに対し、ラッチ回路ＣＲｊからホールド回路ＣＨｊへのデータ転送に伴うＥＭＩノイズを低減するための技術として、例えば、データライン側駆動回路Ｄｄに外部信号に応じた量の遅延時間でＬＯＡＤ信号を遅延させる遅延選択回路を設け、液晶表示装置ＤＵに搭載された複数のデータライン側駆動回路Ｄｄの夫々に対し異なる遅延時間を設定し、各データライン側駆動回路Ｄｄにおけるホールド回路ＣＨにデータ信号を取り込むタイミングをずらすことで、液晶表示装置ＤＵ全体では、電流のピークを低減する液晶表示装置ＤＵが開示されている（例えば、特許文献１参照）。
【０００９】
ところで、近年、表示装置の大型化且つ高精細化が進んでおり、データ転送時の高速化が必要となってきているが、データ転送速度を高速化すると、電流ピークが大きくなり、ＥＭＩノイズが増大するという問題がある。
【００１０】
このため、差動信号を利用し、小さい電圧振幅でデータ転送を行え、ＥＭＩノイズが発生し難いＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）規格やｍｉｎｉ−ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）規格が利用されている。
【００１１】
ＲＳＤＳ規格やｍｉｎｉ−ＬＶＤＳ規格には、図５に示すようなコントローラＣｔｒｌから各データライン側駆動回路Ｄｄ１〜Ｄｄｎの夫々に対しバスラインを介してデータ信号Ｄとクロック信号ＣＬＫを個別に出力するマルチドロップ方式があるが、高速化に限界があることから、図７に示すようなクロック信号ＣＬＫとデータ信号Ｄをシリアル転送するポイントツーポイント方式や、図８に示すような、クロック信号ＣＬＫを後段のデータライン側駆動回路Ｄｄに転送可能なデータライン側駆動回路Ｄｄを用い、クロック信号ＣＬＫをデイジーチェーンで転送すると共に、データ信号Ｄをポイントツーポイント方式で転送するデイジーチェーン・ポイントツーポイント併用方式も利用されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２６２１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
マルチドロップ方式やポイントツーポイント方式では、データライン側駆動回路Ｄｄの夫々において、コントローラＣｔｒｌから出力されるクロック信号ＣＬＫとデータ信号Ｄのタイミングで、ラッチ回路ＣＲにおけるデータの取り込みが行われる。これに対し、デイジーチェーン・ポイントツーポイント併用方式では、複数のデータライン側駆動回路Ｄｄが同一のクロック信号ＣＬＫに同期してラッチ回路ＣＲにおいてデータ信号の取り込みが行われることから、マルチドロップ方式やポイントツーポイント方式よりも電流ピークが大きくなる傾向にある。電流ピークが大きくなるとＥＭＩノイズが大きくなることから、デイジーチェーン・ポイントツーポイント併用方式の駆動回路において、ＥＭＩノイズを小さく抑えることができるデータライン側駆動回路が求められている。
【００１４】
本発明は上記の問題に鑑みてなされたものであり、その目的は、デイジーチェーン・ポイントツーポイント併用方式の駆動回路において、ＥＭＩノイズをより小さく抑えることができる駆動回路を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る表示装置は、データ信号及びクロック信号を受け付ける入力端子を備える入力端子部と、前記データ信号を所定の遅延時間で遅延させた遅延データ信号を出力し、前記クロック信号を前記遅延時間で遅延させた遅延クロック信号を出力する遅延回路と、前記クロック信号を転送信号として出力する転送回路と、前記遅延データ信号及び前記遅延クロック信号を受け付け、前記遅延データ信号に応じた電圧をデータラインに印加するロジック回路と、を備える駆動回路を複数備え、前記駆動回路が複数にグループ分けされ、前記遅延時間が、前記グループ毎に異なる値に設定されていることを特徴とする。
【００１６】
更に好ましくは、上記特徴の本発明に係る表示装置は、前記駆動回路が、前記クロック信号が入力される順番を認識する順番認識回路を備え、前記順番に基づいて前記遅延時間の設定に使用される遅延設定値を求める。
【００１７】
更に好ましくは、上記特徴の本発明に係る表示装置は、前記順番認識回路が、２以上の所定数で前記順番を規定する順番規定値を除算した余りを前記遅延設定値として求める。
【００１８】
更に好ましくは、上記特徴の本発明に係る表示装置は、前記入力端子部が、更に、第１順番認識信号を受け付ける入力端子を備え、前記駆動回路が、第２順番認識信号を出力する出力端子を備える出力端子部を備え、前記順番認識回路が、前記クロック信号の遷移で前記第１順番認識信号をラッチし、前記第２順番認識信号を出力するフリップフロップ回路と、前記クロック信号に同期して加算処理または減算処理を実行し、前記第２順番認識信号が遷移するタイミングで前記加算処理または前記減算処理を停止し、停止時の値を前記遅延設定値として出力するカウンタ回路を備え、前段の前記駆動回路の前記第２順番認識信号が、後段の前記駆動回路に前記第１順番認識信号として入力される。
【００１９】
更に好ましくは、上記特徴の本発明に係る表示装置は、前記遅延回路が、複数の３状態バッファを備えたバッファ回路と、前記遅延設定値に基づいて、イネーブル状態にする前記３状態バッファを決定するデコーダ回路と、を備えて構成される。
【発明の効果】
【００２０】
上記特徴の本発明に係る表示装置によれば、駆動回路のグループ別に遅延値を異ならせて、データ信号及びクロック信号を遅延させるので、データ信号をラッチ回路に取り込むタイミングをグループ別に異ならせることができ、電流ピークを抑えることが可能になる。また、特に、高速動作する駆動回路では、ラッチ回路におけるクロック信号とデータ信号のタイミング制約が非常に厳しいものとなるが、上記特徴の表示装置によれば、クロック信号とデータ信号の両方を遅延させる遅延回路を駆動回路内に形成することにより、回路特性によりクロック信号の遅延量とデータ信号の遅延量に差が生じるのを防止することができる。
【００２１】
尚、上述した特許文献１におけるホールド回路においてデータを取り込むタイミングを異ならせる構成と組み合わせれば、ラッチ回路及びホールド回路の何れについても、電流ピークを低減できるので、より効果的である。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る表示装置の概略構成例を示す概略回路図である。
【図２】本発明に係る表示装置で用いられる駆動回路の概略構成例を示す概略回路図である。
【図３】本発明に係る表示装置で用いられる駆動回路を構成する順番認識／遅延回路の概略構成例を示す概略回路図である。
【図４】本発明に係る表示装置で用いられる駆動回路の処理動作例を示す概略波形図である。
【図５】マルチドロップ方式を説明するための模式図である。
【図６】従来技術に係る表示装置の概略構成例を示す概略回路図である。
【図７】ポイントツーポイント方式を説明するための模式図である。
【図８】デイジーチェーン方式を説明するための模式図である。
【発明を実施するための形態】
【００２３】
以下、本発明に係る表示装置（以下、適宜「本発明装置」と称する）の実施形態を図面に基づいて説明する。
【００２４】
〈装置構成〉
先ず、本発明装置の構成について、図１〜図３に基づいて説明する。
【００２５】
ここで、図１は、本発明装置ＤＵ１におけるデータライン側駆動回路Ｄｄ１〜Ｄｄｎの接続構成例を示しており、図２は、本発明装置ＤＵ１のデータライン側駆動回路Ｄｄ１〜Ｄｄｎの概略構成例を示しており、図３は、データライン側駆動回路Ｄｄ１〜Ｄｄｎの一部、順番認識／遅延回路ＣＤの構成例を示している。また、本実施形態において、データライン側駆動回路Ｄｄ１〜Ｄｄｎに入力されるクロック信号ＣＬＫ１とデータ信号Ｄ１は差動信号である。
【００２６】
本発明装置ＤＵ１は、図１に示すように、画素電極Ｅと、保持容量Ｃと、ドレイン端子が画素電極Ｅ及び保持容量Ｃの一端に、ソース端子がデータラインＳＬに、ゲート端子が走査ラインＧＬに夫々接続された薄膜トランジスタＴ（ＴＦＴ）とからなる画素Ｐを複数備える画素アレイＬＣ、データラインＳＬに対する表示電圧の電圧印加を制御するデータライン側駆動回路Ｄｄ１〜Ｄｄｎ、走査ラインＧＬに対する電圧印加を制御する走査ライン側駆動回路Ｄｓ１〜Ｄｓｍ、及び、データライン側駆動回路Ｄｄ１〜Ｄｄｎと走査ライン側駆動回路Ｄｓ１〜Ｄｓｍを制御するコントローラＣｔｒｌを備えて構成されている。尚、画素アレイＬＣ、走査ライン側駆動回路Ｄｓ１〜Ｄｓｍ、及び、コントローラＣｔｒｌの構成は、図８に示す従来技術に係る表示装置と同じである。
【００２７】
データライン側駆動回路Ｄｄは、図２に示すように、各入力端子からなる入力端子部と、転送回路ＸＦと、順番認識／遅延回路ＣＤと、基準電圧発生回路ＰＳと、シフトパルス発生回路ＣＳＲと、ラッチ回路ＣＲ１〜ＣＲｈと、ホールド回路ＣＨ１〜ＣＨｈと、ＤＡ変換回路ＤＡＣ１〜ＤＡＣｈと、バッファ回路ＢＵＦ１〜ＢＵＦｈと、各出力端子からなる出力端子部から構成されている。尚、図１では、簡単のため、電源端子Ｖｄｄ１〜Ｖｄｄｋについては図示していない。
【００２８】
ここで、転送回路ＸＦ、基準電圧発生回路ＰＳ、シフトパルス発生回路ＣＳＲ、ラッチ回路ＣＲ１〜ＣＲｈ、ホールド回路ＣＨ１〜ＣＨｈ、ＤＡ変換回路ＤＡＣ１〜ＤＡＣｈ、及び、バッファ回路ＢＵＦ１〜ＢＵＦｈの構成は、図６に示す従来技術に係る表示装置のデータライン側駆動回路と同じである。また、基準電圧発生回路ＰＳ、シフトパルス発生回路ＣＳＲ、ラッチ回路ＣＲ１〜ＣＲｈ、ホールド回路ＣＨ１〜ＣＨｈ、ＤＡ変換回路ＤＡＣ１〜ＤＡＣｈ、及び、バッファ回路ＢＵＦ１〜ＢＵＦｈがロジック回路を構成している。
【００２９】
入力端子部は、クロック信号ＣＬＫ１を受け付けるクロック入力端子ＩＣＫ、データ信号Ｄ１を受け付けるデータ入力端子ＩＤ、信号Ｌｏａｄを受け付けるロード入力端子ＩＬ、参照電圧Ｖｄｄ１〜Ｖｄｄｋを受け付ける電源端子Ｖｄｄ１〜Ｖｄｄｋ、及び、第１順番認識信号ＳＨＦ１を受け付ける入力端子ＩＳＨＦで構成されている。
【００３０】
出力端子部は、画素アレイＬＣのデータラインＳＬに接続する出力端子Ｏｄ１〜ＯＤｈと、クロック信号ＣＬＫ１の転送信号ＣＬＫ２を出力する出力端子ＯＣＫと、第２順番認識信号ＳＨＦ２を出力する出力端子ＯＳＨＦを備えて構成されている。
【００３１】
順番認識／遅延回路ＣＤは、クロック信号ＣＬＫ１が入力される順番を認識する順番認識回路と、データ信号Ｄ１を所定の遅延時間で遅延させた遅延データ信号Ｄ２を出力し、クロック信号ＣＬＫ１を遅延時間で遅延させた遅延クロック信号ＣＬＫ２を出力する遅延回路で構成されている。ここで、図３は、データライン側駆動回路Ｄｄにおいて、ロジック回路を除く、順番認識／遅延回路ＣＤと転送回路ＸＦを示す部分回路図である。
【００３２】
順番認識回路は、図３に示すように、差動信号で構成されるクロック信号ＣＬＫ１（＋）及びＣＬＫ１（−）を入力信号とし、当該差動信号をＣＭＯＳレベルに変換するコンパレータＣ１と、コンパレータＣ１によりＣＭＯＳレベルに変換されたクロック信号ＣＬＫ１の立ち上がりで第１順番認識信号ＳＨＦ１をラッチし、第２順番認識信号ＳＨＦ２を出力するＤフリップフロップ回路ＤＦＦ１と、クロック信号ＣＬＫ１に同期して１ずつ加算する加算処理を実行し、第２順番認識信号ＳＨＦ２が立ち上がるタイミングで加算処理を停止し、停止時の値を遅延設定値として出力するカウンタ回路ＡＤＤを備えている。
【００３３】
カウンタ回路ＡＤＤは、本実施形態では、３ビット構成の加算器であり、クロック信号ＣＬＫ１と第２順番認識信号ＳＨＦ２の否定論理和を演算する否定論理和回路ＮＯＲと、出力端子ＱＢが入力端子Ｄに接続され、否定論理和回路ＮＯＲからの出力信号の立ち上がりで入力端子Ｄに入力される信号をラッチし信号ＣＱ１を出力するＤフリップフロップ回路ＤＦＦ２と、出力端子ＱＢが入力端子Ｄに接続され、Ｄフリップフロップ回路ＤＦＦ２から出力される信号ＣＱ１の反転信号の立ち上がりで入力端子Ｄに入力される信号をラッチし信号ＣＱ２を出力するＤフリップフロップ回路ＤＦＦ３と、出力端子ＱＢが入力端子Ｄに接続され、Ｄフリップフロップ回路ＤＦＦ３から出力される信号ＣＱ２の反転信号の立ち上がりで入力端子Ｄに入力される信号をラッチし信号ＣＱ３を出力するＤフリップフロップ回路ＤＦＦ４を備えて構成されている。このように構成されることにより、カウンタ回路ＡＤＤは、クロック信号ＣＬＫ１が入力される順番を２進数で表した場合の下位３ビットに相当する出力値（ＣＱ３，ＣＱ２，ＣＱ１）、即ち、クロック信号ＣＬＫ１が入力される順番を規定する順番規定値（０，１，・・・，ｈ−１）を８で除算した余りを遅延設定値として出力する。
【００３４】
遅延回路は、クロック信号ＣＬＫ１を遅延させた遅延クロック信号ＣＬＫ２を出力するバッファ回路ＢＧ１と、データ信号Ｄ１を遅延させた遅延データ信号Ｄ２を出力するバッファ回路ＢＧ２と、遅延設定値に基づいて、イネーブル状態にする３状態バッファＢＥを決定するデコーダ回路ＤＥＣと、を備えて構成される。
【００３５】
バッファ回路ＢＧ１及びＢＧ２（以下、適宜バッファ回路ＢＧと記載）は、図３に示すように、同じ回路構成となっており、クロック信号ＣＬＫ１に対する遅延クロック信号ＣＬＫ２の遅延時間と、データ信号Ｄ１に対する遅延データ信号Ｄ２の遅延時間は同じになっている。
【００３６】
バッファ回路ＢＧは、遅延設定値ｉ（ｉ＝０〜カウンタ回路ＡＤＤの最大値、ここでは７）別に、遅延設定値ｉに等しい数のバッファＢと、１つの３状態バッファＢＥｉを経由する遅延経路が構成されている。バッファ回路ＢＧにおいて、３状態バッファＢＥ１〜ＢＥ８の内の何れか１つのみをオン状態（活性状態）とすることにより、１つの遅延経路が選択されて、当該遅延経路に配置されたバッファＢの個数に応じた遅延量と３状態バッファの遅延量の合計に応じた遅延時間で信号が遅延される。尚、ここでは、各遅延経路が、遅延設定値ｉに等しい数のバッファＢを備えるとしているが、これに限るものではなく、遅延設定値ｉ毎に異なる数のバッファＢを備えていれば良い。
【００３７】
より具体的には、バッファ回路ＢＧは、本実施形態では、差動信号をＣＭＯＳレベルに変換するコンパレータＣ２と、３状態バッファＢＥ１〜ＢＥ８、バッファＢ１〜Ｂ７で構成されている。バッファＢ１〜Ｂ７は、この順に直列に接続され、バッファＢ１の入力端子がコンパレータＣ２の出力端子に接続されている。また、３状態バッファＢＥ１の入力端子はコンパレータＣ２の出力端子に、３状態バッファＢＥｌ（ｌ＝２〜８）の入力端子はバッファＢ（ｌ−１）の出力端子に接続されている。３状態バッファＢＥ１〜ＢＥ８の出力端子はノードＮ２に接続されている。
【００３８】
即ち、各遅延経路は、コンパレータＣ２の出力端子からバッファＢ１〜Ｂｉ、３状態バッファＢＥｉを経由するように構成されており、遅延設定値ｉが１増加する毎に、遅延時間はバッファＢの１個分増加する構成となっている。このように構成することにより、バッファ回路ＢＧでは、３状態バッファＢＥ（ｉ＋１）（ｉ＝０〜７）が選択されると、ｉ個のバッファＢと１つの３状態バッファＢＥの遅延量の合計で規定される遅延時間で遅延された信号がロジック回路に出力される。
【００３９】
デコーダ回路ＤＥＣは、カウンタ回路ＡＤＤから出力される遅延設定値（ＣＱ３，ＣＱ２，ＣＱ１）（２進数）に応じて、バッファ回路ＢＧ１の３状態バッファＢＥ１〜ＢＥ８の何れか１つとバッファ回路ＢＧ２の３状態バッファＢＥ１〜ＢＥ８の何れか１つをオン状態に（活性状態に）、他の３状態バッファＢＥをオフ状態に（非活性状態して出力状態をハイインピーダンス状態に）する。具体的には、本実施形態では、遅延設定値（ＣＱ３，ＣＱ２，ＣＱ１）（２進数）を１０進数で表したときの値ｉ（ｉ＝０〜カウンタ回路ＡＤＤの最大値＝７）を用い、バッファ回路ＢＧ１の３状態バッファＢＥｉとバッファ回路ＢＧ２の３状態バッファＢＥｉのみをオン状態にする。
【００４０】
本発明装置ＤＵ１は、図８に示す従来技術に係る表示装置と同様に、デイジーチェーン・ポイントツーポイント併用方式の表示装置である。具体的には、図１に示すように、データライン側駆動回路Ｄｄの夫々を、クロック信号ＣＬＫ１を後段のデータライン側駆動回路Ｄｄに転送可能に構成し、前段のデータライン側駆動回路ＤｄのＯＣＫ端子を後段のデータライン側駆動回路Ｄｄのクロック入力端子ＩＣＫに接続し、コントローラＣｔｒｌにより１段目のデータライン側駆動回路Ｄｄ１に入力されたクロック信号ＣＬＫ１をデータライン側駆動回路Ｄｄ２〜Ｄｄｎに順次転送するように構成されている。尚、データ信号Ｄ１とロード信号Ｌｏａｄは、コントローラＣｔｒｌからデータライン側駆動回路Ｄｄ１〜Ｄｄｎの夫々に直接転送するように構成されている。
【００４１】
また、本実施形態では、１段目のデータライン側駆動回路Ｄｄ１の端子ＩＳＨＦが、Ｈレベルに固定され、２段目以降のデータライン側駆動回路Ｄｄ２〜Ｄｄｎでは、前段のデータライン側駆動回路Ｄｄの端子ＯＳＨＦが後段のデータライン側駆動回路Ｄｄの端子ＩＳＨＦに接続されている。即ち、データライン側駆動回路Ｄｄ１〜ＤｄｎのＤフリップフロップ回路ＤＦＦ１が、全体で、シフトレジスタを構成している。
【００４２】
〈本発明装置の動作〉
本発明装置ＤＵ１の処理動作について、図３及び図４を基に説明する。
【００４３】
ここで、図４は、リセット信号ＲＳＴ、本発明装置ＤＵ１のデータライン側駆動回路Ｄｄ１〜Ｄｄ４、Ｄｄ８の夫々におけるクロック信号ＣＬＫ１（コンパレータＣ１の出力信号）、第２順番認識信号ＳＨＦ２とカウンタ回路ＡＤＤの出力値ＣＱ１、ＣＱ２、ＣＱ３を示している。図４では、リセット信号ＲＳＴの入力後、先ず、コントローラＣｔｒｌが、初期化／遅延値設定処理を実行し、全てのデータライン側駆動回路Ｄｄ１〜Ｄｄｎにおいて遅延値が設定された後、通常動作に移行する。初期化／遅延値設定処理では、少なくともデータライン側駆動回路Ｄｄ１〜Ｄｄｎの数に等しいｎ個分のクロック信号ＣＬＫ１を入力する。
【００４４】
電源ＶＤＤ投入後、時刻ｔ０において、パワーオンリセット回路（図示せず）からリセット信号ＲＳＴが入力されると、全てのデータライン側駆動回路Ｄｄ１〜Ｄｄｎにおいて、Ｄフリップフロップ回路ＤＦＦ１〜ＤＦＦ４の全てが初期化され、出力端子ＱからＬレベルの信号が出力される。これにより、全てのデータライン側駆動回路Ｄｄ１〜Ｄｄｎのカウンタ回路ＡＤＤの出力である遅延設定値（ＣＱ３，ＣＱ２，ＣＱ１）は０００（２進数）に初期化される。
【００４５】
時刻ｔ１において、クロック信号ＣＬＫ１が入力されると、データライン側駆動回路Ｄｄ１では、Ｄフリップフロップ回路ＤＦＦ１の出力信号である第２順番認識信号Ｄｄ１＿ＳＨＦ２がＨレベルとなり、カウンタ回路ＡＤＤの加算処理が停止し、出力値（ＣＱ３，ＣＱ２，ＣＱ１）は０００で確定する。これにより、データライン側駆動回路Ｄｄ１では、バッファ回路ＢＧ１及びＢＧ２夫々の３状態バッファＢＥ１のみがオン状態となり、遅延クロック信号ＣＬＫ２及び遅延データ信号Ｄ２の遅延時間が何れも３状態バッファＢＥ１の遅延量となる。他のデータライン側駆動回路Ｄｄ２〜Ｄｄｎでは、１加算され、カウンタ回路ＡＤＤの出力値は００１となる。
【００４６】
時刻ｔ２において、データライン側駆動回路Ｄｄ２では、Ｄフリップフロップ回路ＤＦＦ１の出力信号である第２順番認識信号Ｄｄ２＿ＳＨＦ２がＨレベルとなり、カウンタ回路ＡＤＤの加算処理が停止し、出力値（ＣＱ３，ＣＱ２，ＣＱ１）が００１で確定する。これにより、データライン側駆動回路Ｄｄ２では、バッファ回路ＢＧ１及びＢＧ２夫々の３状態バッファＢＥ２のみがオン状態となり、遅延クロック信号ＣＬＫ２及び遅延データ信号Ｄ２の遅延時間が何れも、バッファＢ１及び３状態バッファＢＥ２の遅延量の合計となる。他のデータライン側駆動回路Ｄｄ３〜Ｄｄｎでは、１加算され、カウンタ回路ＡＤＤの出力値は０１０となる。
【００４７】
同様にして、時刻ｔａ（ａ＝３〜ｎ−１）において、データライン側駆動回路Ｄｄａでは、Ｄフリップフロップ回路ＤＦＦ１の出力信号である第２順番認識信号Ｄｄａ＿ＳＨＦ２がＨレベルとなり、出力値（ＣＱ３，ＣＱ２，ＣＱ１）はａ（順番規定値）を８で除算した余りｂ（遅延設定値）で確定する。これにより、データライン側駆動回路Ｄｄａでは、バッファ回路ＢＧ１及びＢＧ２夫々の３状態バッファＢＥｂのみがオン状態となり、遅延クロック信号ＣＬＫ２及び遅延データ信号Ｄ２の遅延時間が何れも、バッファＢ１〜Ｂ（ｂ−１）及び３状態バッファＢＥｂの遅延量の合計となる。他のデータライン側駆動回路Ｄｄａ〜Ｄｄｎでは、１加算され、カウンタ回路ＡＤＤの出力値（ＣＱ３，ＣＱ２，ＣＱ１）は（ａ＋１）を２進数で表した場合の下３桁となる。
【００４８】
時刻ｔｎにおいて、データライン側駆動回路Ｄｄｎでは、Ｄフリップフロップ回路ＤＦＦ１の出力信号である第２順番認識信号Ｄｄｎ＿ＳＨＦ２がＨレベルとなり、出力値（ＣＱ３，ＣＱ２，ＣＱ１）はｎを８で除算した余りｃで確定する。これにより、データライン側駆動回路Ｄｄｎでは、バッファ回路ＢＧ１及びＢＧ２夫々の３状態バッファＢＥｃのみがオン状態となり、遅延クロック信号ＣＬＫ２及び遅延データ信号Ｄ２の遅延時間が何れも、バッファＢ１〜Ｂ（ｃ−１）及び３状態バッファＢＥｃの遅延量の合計となる。
【００４９】
以上より、データライン側駆動回路Ｄｄ１〜Ｄｄｎは、出力値（ＣＱ３，ＣＱ２，ＣＱ１）に応じて８種類の遅延時間の１つが設定される（遅延時間の同じデータライン側駆動回路Ｄｄが同じグループになる）。
【００５０】
〈別実施形態〉
上記実施形態では、Ｄフリップフロップ回路ＤＦＦ１〜ＤＦＦ４は、クロック信号の立ち上がりで動作する回路を用いたが、クロック信号の立ち下がりで動作するＤフリップフロップ回路を用いても良い。
【００５１】
また、上記実施形態では、カウンタ回路ＡＤＤとして、加算器を用いたが、減算器を用いても良い。更に、加算値は＋１としたが、任意の整数であっても良い。同様に、減算器の場合は、減算値を−１だけでなく、他の値に設定しても良い。また、カウンタ回路ＡＤＤは、３ビット構成ではなく、他のビット構成であっても良い。
【００５２】
更に、上記実施形態では、第２順番認識信号ＳＨＦ２の立ち上がりのタイミングでカウンタ回路ＡＤＤの処理を停止したが、出力端子ＱＢの信号を用い、立ち下がりのタイミングでカウンタ回路ＡＤＤの処理を停止するように構成しても良い。
【符号の説明】
【００５３】
ＤＵ１    本発明に係る表示装置
ＬＣ      画素アレイ
Ｐ        画素
Ｔ        薄膜トランジスタ
Ｃ        保持容量
Ｅ        画素電極
Ｄｄ      データライン側駆動回路
Ｄｓ      走査ライン側駆動回路
Ｃｔｒｌ  コントローラ
ＡＤＤ    カウンタ回路
ＢＧ      バッファ回路
ＢＧ１    バッファ回路
ＢＧ１    バッファ回路
ＢＥ      ３状態バッファ
Ｂ        バッファ
Ｃ１      コンパレータ
Ｃ２      コンパレータ
ＤＦＦ１  Ｄフリップフロップ回路
ＤＦＦ２  Ｄフリップフロップ回路
ＤＦＦ３  Ｄフリップフロップ回路
ＤＦＦ４  Ｄフリップフロップ回路
ＤＥＣ    デコーダ回路
ＮＯＲ    否定論理和回路
ＸＦ      転送回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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