(57)【要約】【課題】レジスタへのアクセスを効率的に行うことにより従来よりもレジスタの設定に要する時間を短縮することのできるレジスタ設定装置を実現する。【解決手段】レジスタ設定部に、レジスタの本来のアドレスとは異なる新規アドレスを保持するための新規アドレスレジスタＡＲＥＧ（０）〜ＡＲＥＧ（ｎ）が設けられる。アドレス更新部１５４は、新規アドレスの更新を行う。その際、アクセスの必要なレジスタに対応する新規アドレスレジスタの値の更新後に、新規アドレスとして書き込む値に「１」が加算される。アクセス部１３０は、アクセス用アドレスＡＤに一致する新規アドレスを保持している新規アドレスレジスタがある場合、それら新規アドレスレジスタに対応するレジスタのうちアクセスの必要がある旨の設定がなされているレジスタへのアクセスを行う。【選択図】図１
2013239002.tif 000002
【特許請求の範囲】
【請求項１】
複数のレジスタに対して値の設定を行うためのレジスタ設定装置であって、
前記複数のレジスタのうち所定の処理の際にアクセスされるべき一群のレジスタを指定するためのレジスタ指定部と、
前記一群のレジスタに対して、本来のアドレスとは異なる連続した新規アドレスを割り当てるアドレス割り当て部と
を備え、
前記アドレス割り当て部によって割り当てられた新規アドレスのうちの先頭アドレスのみの指定に基づいて、前記一群のレジスタに対して順次にアクセスが行われることを特徴とする、レジスタ設定装置。
【請求項２】
前記レジスタ指定部は、前記一群のレジスタを複数組指定することが可能なように構成され、
前記アドレス割り当て部は、前記レジスタ指定部によって指定された複数組の一群のレジスタに対して、前記新規アドレスとして組毎に異なる連続したアドレスを割り当てることを特徴とする、請求項１に記載のレジスタ設定装置。
【請求項３】
与えられたアドレスに基づいてレジスタへのアクセスを行うアクセス部と、
現時点におけるアクセス対象のレジスタのアドレスをアクセス用アドレスとして前記アクセス部に与えるアクセス用アドレス付与部と
を更に備え、
前記アクセス用アドレス付与部は、前記先頭アドレスに基づいて、前記アドレス割り当て部によって前記一群のレジスタに割り当てられた複数の新規アドレスを前記アクセス用アドレスとして順次に前記アクセス部に与えることを特徴とする、請求項１に記載のレジスタ設定装置。
【請求項４】
前記アドレス割り当て部は、前記新規アドレスを保持するための、前記複数のレジスタと１対１で対応する複数の新規アドレス保持部を有し、
前記アクセス部は、前記アクセス用アドレスに一致する新規アドレスを保持している新規アドレス保持部に対応するレジスタのうち、前記レジスタ指定部によって指定されているレジスタへのアクセスを行うことを特徴とする、請求項３に記載のレジスタ設定装置。
【請求項５】
前記アクセス部は、前記複数のレジスタの本来のアドレスまたは前記アドレス割り当て部によって割り当てられた新規アドレスに基づいてレジスタへのアクセスを行うための、
前記複数のレジスタの数に等しい数の回路部を有し、
前記複数のレジスタのうちの任意のレジスタを着目レジスタと定義したとき、当該着目レジスタに対応する回路部は、
前記アクセス用アドレスと前記着目レジスタの本来のアドレスとを比較し、両者が一致していればアクティブな信号を出力する第１の比較部と、
前記アクセス用アドレスと前記着目レジスタに対応する新規アドレス保持部に保持されている新規アドレスとを比較し、両者が一致していればアクティブな信号を出力する第２の比較部と、
前記第２の比較部からアクティブな信号が出力されていて、かつ、前記レジスタ指定部によって前記着目レジスタが指定されていればアクティブな信号を出力する論理積演算部と、
前記第１の比較部または前記論理積演算部からアクティブな信号が出力されていればアクティブな信号を出力する論理和演算部と
を含み、
前記アクセス部では、アクティブな信号を出力している論理和演算部を含んでいる回路部に対応するレジスタへのアクセスが行われることを特徴とする、請求項４に記載のレジスタ設定装置。
【請求項６】
前記レジスタ指定部は、前記複数のレジスタのそれぞれに対してアクセスされるべきか否かを示す値を保持するための、前記複数のレジスタの数に等しい数のアクセス要否データ保持部を含み、
前記アドレス割り当て部は、
前記レジスタ指定部に含まれている複数のアクセス要否データ保持部から順次に値を読み込み、値を１つ読み込む毎に出力値を１ずつ増加させるアドレス更新用カウンタと、
前記レジスタ指定部に含まれている複数のアクセス要否データ保持部から順次に値を読み込み、読み込んだ値がレジスタに対してアクセスされるべき旨を示していれば出力値を１ずつ増加させるアドレス生成用カウンタと、
前記アドレス生成用カウンタからの出力値と予め指定されたオフセット値との和を示すデータを出力する加算部と
を含み、
前記アドレス更新用カウンタからの出力値に対応する新規アドレス保持部に対して、前記加算部からの出力データの値が前記新規アドレスとして書き込まれることを特徴とする、請求項４に記載のレジスタ設定装置。
【請求項７】
前記アドレス割り当て部は、
前記新規アドレスを保持するための、前記複数のレジスタと１対１で対応する複数の新規アドレス保持部と、
前記複数の新規アドレス保持部に設定する値を保持するための、前記複数のレジスタと１対１で対応する設定用アドレス保持部と
を有し、
前記レジスタ指定部によって指定されているレジスタに対応する新規アドレス保持部には、当該レジスタに対応する設定用アドレス保持部に保持されている値が前記新規アドレスとして書き込まれ、
前記アクセス部は、前記アクセス用アドレスに一致する新規アドレスを保持している新規アドレス保持部があれば、当該新規アドレス保持部に対応するレジスタへのアクセスを行うことを特徴とする、請求項３に記載のレジスタ設定装置。
【請求項８】
複数のレジスタに対して値の設定を行うためのレジスタ設定方法であって、
前記複数のレジスタのうち所定の処理の際にアクセスされるべき一群のレジスタを指定するレジスタ指定ステップと、
前記一群のレジスタに対して、本来のアドレスとは異なる連続した新規アドレスを割り当てるアドレス割り当てステップと
を含み、
前記アドレス割り当てステップで割り当てられた新規アドレスのうちの先頭アドレスのみの指定に基づいて、前記一群のレジスタに対して順次にアクセスが行われることを特徴とする、レジスタ設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタ設定装置およびレジスタ設定方法に関し、詳しくは、各種機能の設定を行うために複数のレジスタを備えたシステムにおけるレジスタの設定に関する。
【背景技術】
【０００２】
従来より、液晶テレビジョン装置などの表示装置の動作を制御するためのＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などには、各種設定情報を格納するための多数のレジスタが設けられている。特に近年、テレビジョン装置の多機能化が進んでおり、設定の必要なレジスタの数が増加している。ところが、現在のところ、レジスタの設定は一般的にはＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）バス方式など比較的低速なシリアルインタフェースを介して行われているため、従来と比較してレジスタの設定に要する時間が顕著に増大している。レジスタの設定に関し、例えば、テレビジョン装置においては、状態が異常になったときに復帰処理が行われる。その復帰処理は、典型的には、ステータスフラグを常にポーリングして、異常が検出されたときにレジスタを再設定することにより行われる。このような復帰処理は、できるだけ短時間で行われることが好ましい。しかしながら、上述したように設定の必要なレジスタの数が近年増加しているので、復帰処理に要する時間が長くなっている。なお、以下の説明においては、装置内には図２９に示すようにそれぞれ「Ａ＋０」〜「Ａ＋ｎ」のアドレスを有する複数個のレジスタＲＥＧ（０）〜ＲＥＧ（ｎ）が設けられているものと仮定する。
【０００３】
ところで、Ｉ２Ｃバス方式においてシングル転送モードでレジスタへのアクセスが行われる場合、レジスタ設定用のデータは例えば図３０に示すようなものとなる。なお、図３０は、「Ａ＋１」，「Ａ＋４」，および「Ａ＋６」のアドレスを有するレジスタに対して値の再設定が行われる場合の例である。図３０から把握されるように、シングル転送モードにおいては、設定の必要な１つのレジスタ毎に、スレーブアドレス，レジスタアドレス，およびレジスタ値（レジスタに書き込む値）の３つのデータの転送が必要となる。これに対して、Ｉ２Ｃバス方式において連続転送モード（バースト転送モード）でレジスタへのアクセスが行われる場合、レジスタ設定用のデータは例えば図３１に示すようなものとなる。なお、図３１は、「Ａ＋２」〜「Ａ＋５」のアドレスを有するレジスタに対して値の再設定が行われる場合の例である。図３１から把握されるように、連続転送モードにおいては、設定の必要なレジスタが複数ある場合に、２個目以降のレジスタについては、スレーブアドレスおよびレジスタアドレスの２つのデータの転送を省略することができる。以上のように、連続転送モードによると、シングル転送モードと比較してデータ転送の高速化が可能となっている。
【０００４】
本件発明に関連して、特開平１１−３０６１３３号公報には、上述した連続転送モードによるデータ転送を行うシリアルデータ送受信装置の発明が開示されている。このシリアルデータ送受信装置には、外部装置から受信する先頭のデータを記憶するデータ格納手段（レジスタ）を指定するアドレスを設定する受信アドレス設定手段が設けられている。そして、このシリアルデータ送受信装置では、データのみが連続して受信され、先頭のデータについては受信アドレス設定手段によって設定されたアドレスの指定するデータ格納手段（レジスタ）に書き込まれ、それ以降のデータについては受信アドレス設定手段によって設定されたアドレスに自動更新が施されたアドレスの指定するデータ格納手段（レジスタ）に書き込まれる。このようにして、先頭アドレス以外のアドレスの情報の転送を不要にすることによって送信手順が簡略化され、データ転送の効率が向上している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３０６１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、連続転送モードでレジスタへのアクセスが行われる場合には、アクセスの必要なレジスタだけではなくアクセスの不要なレジスタへのアクセスも行われることがある。例えば、「Ａ＋１」，「Ａ＋４」，および「Ａ＋６」のアドレスを有するレジスタに対して値の再設定が行わなければならないと仮定する。この場合、レジスタ設定用のデータは図３２に示すようなものとなる。すなわち、「Ａ＋２」，「Ａ＋３」，および「Ａ＋５」のアドレスを有するレジスタへのアクセスは不要であるにもかかわらず、それらに対応するレジスタ値がレジスタ設定用のデータに含まれてしまう。そして、「Ａ＋１」，「Ａ＋４」，および「Ａ＋６」のアドレスを有するレジスタだけではなく「Ａ＋２」，「Ａ＋３」，および「Ａ＋５」のアドレスを有するレジスタにもアクセスが行われ、それらのレジスタに対して値の再設定が行われる。このように、従来技術においては、レジスタの設定は効率的には行われていない。
【０００７】
そこで本発明は、レジスタへのアクセスを効率的に行うことにより従来よりもレジスタの設定に要する時間を短縮することのできるレジスタ設定装置を実現することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明は、複数のレジスタに対して値の設定を行うためのレジスタ設定装置であって、
前記複数のレジスタのうち所定の処理の際にアクセスされるべき一群のレジスタを指定するためのレジスタ指定部と、
前記一群のレジスタに対して、本来のアドレスとは異なる連続した新規アドレスを割り当てるアドレス割り当て部と
を備え、
前記アドレス割り当て部によって割り当てられた新規アドレスのうちの先頭アドレスのみの指定に基づいて、前記一群のレジスタに対して順次にアクセスが行われることを特徴とする。
【０００９】
第２の発明は、第１の発明において、
前記レジスタ指定部は、前記一群のレジスタを複数組指定することが可能なように構成され、
前記アドレス割り当て部は、前記レジスタ指定部によって指定された複数組の一群のレジスタに対して、前記新規アドレスとして組毎に異なる連続したアドレスを割り当てることを特徴とする。
【００１０】
第３の発明は、第１の発明において、
与えられたアドレスに基づいてレジスタへのアクセスを行うアクセス部と、
現時点におけるアクセス対象のレジスタのアドレスをアクセス用アドレスとして前記アクセス部に与えるアクセス用アドレス付与部と
を更に備え、
前記アクセス用アドレス付与部は、前記先頭アドレスに基づいて、前記アドレス割り当て部によって前記一群のレジスタに割り当てられた複数の新規アドレスを前記アクセス用アドレスとして順次に前記アクセス部に与えることを特徴とする。
【００１１】
第４の発明は、第３の発明において、
前記アドレス割り当て部は、前記新規アドレスを保持するための、前記複数のレジスタと１対１で対応する複数の新規アドレス保持部を有し、
前記アクセス部は、前記アクセス用アドレスに一致する新規アドレスを保持している新規アドレス保持部に対応するレジスタのうち、前記レジスタ指定部によって指定されているレジスタへのアクセスを行うことを特徴とする。
【００１２】
第５の発明は、第４の発明において、
前記アクセス部は、前記複数のレジスタの本来のアドレスまたは前記アドレス割り当て部によって割り当てられた新規アドレスに基づいてレジスタへのアクセスを行うための、
前記複数のレジスタの数に等しい数の回路部を有し、
前記複数のレジスタのうちの任意のレジスタを着目レジスタと定義したとき、当該着目レジスタに対応する回路部は、
前記アクセス用アドレスと前記着目レジスタの本来のアドレスとを比較し、両者が一致していればアクティブな信号を出力する第１の比較部と、
前記アクセス用アドレスと前記着目レジスタに対応する新規アドレス保持部に保持されている新規アドレスとを比較し、両者が一致していればアクティブな信号を出力する第２の比較部と、
前記第２の比較部からアクティブな信号が出力されていて、かつ、前記レジスタ指定部によって前記着目レジスタが指定されていればアクティブな信号を出力する論理積演算部と、
前記第１の比較部または前記論理積演算部からアクティブな信号が出力されていればアクティブな信号を出力する論理和演算部と
を含み、
前記アクセス部では、アクティブな信号を出力している論理和演算部を含んでいる回路部に対応するレジスタへのアクセスが行われることを特徴とする。
【００１３】
第６の発明は、第４の発明において、
前記レジスタ指定部は、前記複数のレジスタのそれぞれに対してアクセスされるべきか否かを示す値を保持するための、前記複数のレジスタの数に等しい数のアクセス要否データ保持部を含み、
前記アドレス割り当て部は、
前記レジスタ指定部に含まれている複数のアクセス要否データ保持部から順次に値を読み込み、値を１つ読み込む毎に出力値を１ずつ増加させるアドレス更新用カウンタと、
前記レジスタ指定部に含まれている複数のアクセス要否データ保持部から順次に値を読み込み、読み込んだ値がレジスタに対してアクセスされるべき旨を示していれば出力値を１ずつ増加させるアドレス生成用カウンタと、
前記アドレス生成用カウンタからの出力値と予め指定されたオフセット値との和を示すデータを出力する加算部と
を含み、
前記アドレス更新用カウンタからの出力値に対応する新規アドレス保持部に対して、前記加算部からの出力データの値が前記新規アドレスとして書き込まれることを特徴とする。
【００１４】
第７の発明は、第３の発明において、
前記アドレス割り当て部は、
前記新規アドレスを保持するための、前記複数のレジスタと１対１で対応する複数の新規アドレス保持部と、
前記複数の新規アドレス保持部に設定する値を保持するための、前記複数のレジスタと１対１で対応する設定用アドレス保持部と
を有し、
前記レジスタ指定部によって指定されているレジスタに対応する新規アドレス保持部には、当該レジスタに対応する設定用アドレス保持部に保持されている値が前記新規アドレスとして書き込まれ、
前記アクセス部は、前記アクセス用アドレスに一致する新規アドレスを保持している新規アドレス保持部があれば、当該新規アドレス保持部に対応するレジスタへのアクセスを行うことを特徴とする。
【００１５】
第８の発明は、複数のレジスタに対して値の設定を行うためのレジスタ設定方法であって、
前記複数のレジスタのうち所定の処理の際にアクセスされるべき一群のレジスタを指定するレジスタ指定ステップと、
前記一群のレジスタに対して、本来のアドレスとは異なる連続した新規アドレスを割り当てるアドレス割り当てステップと
を含み、
前記アドレス割り当てステップで割り当てられた新規アドレスのうちの先頭アドレスのみの指定に基づいて、前記一群のレジスタに対して順次にアクセスが行われることを特徴とする。
【発明の効果】
【００１６】
上記第１の発明によれば、所定の処理の際にアクセスの必要がある一群のレジスタに対して、連続した新規アドレスが割り当てられる。そして、その新規アドレスのうちの先頭アドレスを指定するだけで、上記一群のレジスタへのアクセスが行われる。すなわち、互いに本来のアドレスが離れている複数のレジスタに対して、連続転送モードでのアクセスが可能となる。このため、従来と比較してレジスタへのアクセスが効率的に行われ、レジスタの設定に要する時間が短縮される。
【００１７】
上記第２の発明によれば、本来のアドレスが互いに離れているにもかかわらず連続転送モードでのアクセスが可能となる複数のレジスタを２通り設定することが可能となるので、レジスタへのアクセスがより効率的に行われる。
【００１８】
上記第３の発明によれば、レジスタ指定部によって指定された一群のレジスタに対して連続転送モードでのアクセスが確実に行われる。
【００１９】
上記第４の発明によれば、アドレス割り当て部が複数の新規アドレス保持部を有する構成とすることによって、上記第３の発明と同様の効果が得られる。
【００２０】
上記第５の発明によれば、アクセス用アドレスとしてレジスタの本来のアドレスまたは新規アドレスのいずれが指定されても、所望のレジスタへのアクセスが確実に行われる。
【００２１】
上記第６の発明によれば、レジスタ指定部による指定とオフセット値とに基づいて、確実に新規アドレスの設定が行われる。
【００２２】
上記第７の発明によれば、新規アドレスとして設定したい値を予め設定用アドレス保持部に保持させることができる。このため、新規アドレスの設定に関する自由度を高くすることが可能となる。
【００２３】
上記第８の発明によれば、上記第１の発明と同様の効果をレジスタ設定方法の発明において奏することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態において、レジスタ設定部の要部の詳細な構成を示す図である。
【図２】本発明の概略について説明するための図である。
【図３】本発明の概略について説明するための図である。
【図４】上記第１の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。
【図５】上記第１の実施形態におけるレジスタ設定部の概略構成を示すブロック図である。
【図６】上記第１の実施形態におけるタグの構成を示す模式図である。
【図７】上記第１の実施形態において、値が設定されたタグを示す模式図である。
【図８】上記第１の実施形態におけるアドレス生成用カウンタの構成を示すブロック図である。
【図９】上記第１の実施形態におけるアドレス更新用カウンタの構成を示すブロック図である。
【図１０】上記第１の実施形態において、レジスタ設定部の要部の構成について説明するための図である。
【図１１】上記第１の実施形態において、レジスタ設定部の要部の構成について説明するための図である。
【図１２】上記第１の実施形態において、レジスタ設定部の要部の構成について説明するための図である。
【図１３】上記第１の実施形態において、新規アドレス生成処理について説明するための図である。
【図１４】上記第１の実施形態において、新規アドレス生成処理について説明するための図である。
【図１５】上記第１の実施形態において、新規アドレス生成処理について説明するための図である。
【図１６】上記第１の実施形態において、レジスタへのアクセスについて説明するための図である。
【図１７】上記第１の実施形態において、レジスタへのアクセスについて説明するための図である。
【図１８】上記第１の実施形態において、レジスタへのアクセスについて説明するための図である。
【図１９】上記第１の実施形態において、レジスタへのアクセスについて説明するための図である。
【図２０】本発明の第２の実施形態におけるレジスタ設定部の概略構成を示すブロック図である。
【図２１】上記第２の実施形態におけるタグの構成を示す模式図である
【図２２】上記第２の実施形態において、値が設定されたタグを示す模式図である。
【図２３】上記第２の実施形態において、レジスタ設定部の要部の詳細な構成を示す図である。
【図２４】上記第２の実施形態において、レジスタ設定部の要部の構成について説明するための図である。
【図２５】上記第２の実施形態において、新規アドレス生成処理について説明するための図である。
【図２６】上記第２の実施形態において、レジスタへのアクセスについて説明するための図である。
【図２７】本発明の第３の実施形態におけるレジスタ設定部の概略構成を示すブロック図である。
【図２８】上記第３の実施形態において、アドレス割り当て部の詳細な構成を示す図である。
【図２９】レジスタについて説明するための図である。
【図３０】Ｉ２Ｃバス方式においてシングル転送モードでレジスタへのアクセスが行われる場合のレジスタ設定用のデータの一例を示す図である。
【図３１】Ｉ２Ｃバス方式において連続転送モードでレジスタへのアクセスが行われる場合のレジスタ設定用のデータの一例を示す図である。
【図３２】従来例における課題について説明するための図である。
【発明を実施するための形態】
【００２５】
＜０．はじめに＞
実施形態について説明する前に、本発明の概略について説明する。本発明においては、装置（液晶表示装置など）が保持しているレジスタのうち（復帰処理などの所定の処理で）アクセスの必要な複数のレジスタに対して連続したアドレスの割り当てが行われる。なお、以下の説明においては、レジスタに元々割り当てられているアドレス（本来のアドレス）のことを「元アドレス」といい、本発明に係る処理によって新たに割り当てられるアドレスのことを「新規アドレス」という。複数のレジスタに対して連続した新規アドレスの割り当てが可能となるよう、本発明に係るレジスタ設定装置には、各レジスタに対してアクセスの必要があるか否かを指定するためのレジスタ指定部（実施形態中の「タグ」）が設けられる。このレジスタ指定部によって、アクセスの必要なレジスタが例えば図２のＡ部に示すように予め指定される。そして、アクセスの必要がある旨の指定がなされたレジスタに対して、元アドレスの値とは異なる値である新規アドレスが割り当てられる。このようにして割り当てられた複数の新規アドレスは、図２のＢ部に示すように連続した値となっている。これにより、例えば元アドレスが「Ａ＋１」，「Ａ＋４」，および「Ａ＋６」である３つのレジスタに対して値の再設定が行わなければならないときにレジスタ設定用データを図３に示すようなものにすることが可能となる。すなわち、アクセスの不要なレジスタのデータ（レジスタ値）をレジスタ設定用データに含めないことが可能となり、従来と比較してレジスタへのアクセスが効率的に行われる。
【００２６】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
【００２７】
＜１．第１の実施形態＞
＜１．１  レジスタ設定部を備える液晶表示装置の構成＞
図４は、本発明の第１の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、レジスタ設定部１００を含む表示制御回路１０と、表示部２０と、ソースドライバ（映像信号線駆動回路）３０と、ゲートドライバ（走査信号線駆動回路）４０とによって構成されている。
【００２８】
表示部２０には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。ソースバスラインＳＬとゲートバスラインＧＬとの各交差点に対応して、画素を形成する画素形成部が設けられている。すなわち、表示部２０には、複数個の画素形成部が含まれている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）２００と、その薄膜トランジスタ２００のドレイン端子に接続された画素電極２１０と、上記複数個の画素形成部に共通的な電位を与えるための対向電極である共通電極２２０と、上記複数個の画素形成部に共通的に設けられ画素電極２１０と共通電極２２０との間に挟持された液晶層とからなる。そして、画素電極２１０と共通電極２２０とにより形成される液晶容量により、画素容量Ｃｐが構成される。一般的には、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、図４の表示部２０内には、１つの画素形成部に対応する構成要素のみを示している。
【００２９】
次に、図４に示す構成要素の動作について説明する。表示制御回路１０内のレジスタ設定部１００は液晶表示装置の各種機能の設定を行うための複数のレジスタを有しており、各種設定情報がそれらレジスタに格納される。なお、以下においては、設定情報を格納するこのようなレジスタのことを、他のレジスタと区別するために「設定用レジスタ」という。表示制御回路１０は、画像信号ＤＡＴと水平同期信号や垂直同期信号などのタイミング信号ＴＳとを外部から受け取り、設定用レジスタに保持された各種設定情報を参照しつつ、デジタル映像信号ＤＶと、ソースドライバ３０の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳと、ゲートドライバ４０の動作を制御するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとを出力する。
【００３０】
ソースドライバ３０は、表示制御回路１０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３０では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。ゲートドライバ４０は、表示制御回路１０から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。
【００３１】
以上のようにして、設定用レジスタに保持された各種設定情報に応じて、各ソースバスラインＳＬに駆動用映像信号が印加され、各ゲートバスラインＧＬに走査信号が印加される。これにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２０に表示される。
【００３２】
＜１．２  レジスタ設定部の構成＞
図５は、本実施形態におけるレジスタ設定部１００の概略構成を示すブロック図である。このレジスタ設定部１００は、レジスタ群１１０とＩＦコントローラ１２０とアクセス部１３０とタグ１４０とアドレス割り当て部１５０とオフセット値格納部１６０とによって構成されている。
【００３３】
レジスタ群１１０は、回路機能を設定するための複数個の設定用レジスタＲＥＧ（０）〜ＲＥＧ（ｎ）によって構成されている。これら複数個の設定用レジスタＲＥＧ（０）〜ＲＥＧ（ｎ）に書き込まれている内容に基づいて、回路動作の制御が行われる。
【００３４】
ＩＦコントローラ１２０は、外部ＩＦ（インタフェース）部１９０との間のデータ入出力の制御を行う。また、ＩＦコントローラ１２０は、アクセス先のレジスタを特定するためのアクセス用アドレスＡＤを出力して、当該アクセス用アドレスＡＤに対応付けられているレジスタに対するデータの書き込みやデータの読み出しを行う。連続転送モードでレジスタへのアクセスが行われる場合、ＩＦコントローラ１２０は、アクセスすべき複数個の設定用レジスタのうちの最初にアクセスすべきレジスタのアドレス（先頭アドレス）に基づいて、アクセスの必要な設定用レジスタに対応する複数のアドレスをアクセス用アドレスＡＤとして順次に出力する。なお、以下においては、設定用レジスタに対するデータの書き込みを例に挙げて説明する。
【００３５】
アクセス部１３０は、ＩＦコントローラ１２０から与えられるアクセス用アドレスＡＤに基づいて、設定用レジスタＲＥＧ（０）〜ＲＥＧ（ｎ）に対するアクセスを行う。
【００３６】
タグ１４０は、レジスタ群１１０に含まれる複数の設定用レジスタＲＥＧ（０）〜ＲＥＧ（ｎ）のそれぞれに対してアクセスの必要があるか否か（ここでは、値の再設定が行われるべきであるか否か）を指定するための構成要素である。図６は、本実施形態におけるタグ１４０の構成を示す模式図である。図６に示すように、タグ１４０は、レジスタ群１１０に含まれる設定用レジスタの数に等しい数の１ビットのデータを格納することができるように構成されている。なお、以下においては、タグ１４０に含まれている１ビットのデータ格納領域のそれぞれのことを「個別タグ」という。設定用レジスタと個別タグとは１対１で対応している。本実施形態においては、アクセスの必要のあるレジスタに対応する個別タグの値は「１」に設定され、アクセスの必要のないレジスタに対応する個別タグの値は「０」に設定される。例えば、設定用レジスタＲＥＧ（１），ＲＥＧ（４），およびＲＥＧ（６）に対してアクセスが必要なときには、図７に示すように個別タグの値が設定される。なお、以下においては、個別タグの値を符号ＴＡＧ（ｋ）で示す（ｋは０からｎまでの整数）。この個別タグの値ＴＡＧ（ｋ）は、後述する新規アドレス生成処理の際に、クロックＣＬＫに応じて１つずつ読み込まれる。
【００３７】
アドレス割り当て部１５０には、新規アドレスレジスタ群１５１とアドレス生成用カウンタ１５２とアドレス更新用カウンタ１５３とアドレス更新部１５４とが含まれている。なお、新規アドレスレジスタ群１５１は、新規アドレスの値を保持するレジスタ（以下、「新規アドレスレジスタ」という。）の集合である。
【００３８】
アドレス生成用カウンタ１５２は、新規アドレスを生成するためのカウンタである。図８は、アドレス生成用カウンタ１５２の構成を示すブロック図である。このアドレス生成用カウンタ１５２は、カウント値出力部５１とセレクタ５２と加算回路５３とによって構成されている。カウント値出力部５１は、セレクタ５２から与えられる値をクロックＣＬＫの立ち上がりのタイミングでカウント値ＣＮＴ１として出力する。加算回路５３は、カウント値ＣＮＴ１に「１」を加算する。セレクタ５２には、クロックＣＬＫに応じて、タグ１４０から個別タグの値ＴＡＧ（ｋ）が１つずつ与えられる。セレクタ５２は、個別タグの値ＴＡＧ（ｋ）に応じて、カウント値ＣＮＴ１または加算回路５３から与えられる値のいずれかを出力する。具体的には、個別タグの値ＴＡＧ（ｋ）が「０」の時には、セレクタ５２はカウント値ＣＮＴ１を出力し、個別タグの値ＴＡＧ（ｋ）が「１」の時には、セレクタ５２は加算回路５３から与えられる値を出力する。このような構成により、個別タグの値ＴＡＧ（ｋ）が１つずつ読み込まれた際に、個別タグの値ＴＡＧ（ｋ）が「１」である時にのみカウント値ＣＮＴ１が「１」ずつ増加する。
【００３９】
アドレス更新用カウンタ１５３は、新規アドレスレジスタの値を更新するために用いられるカウンタである。図９は、アドレス更新用カウンタ１５３の構成を示すブロック図である。このアドレス更新用カウンタ１５３は、カウント値出力部５６と加算回路５７とによって構成されている。カウント値出力部５６は、加算回路５７から与えられる値をクロックＣＬＫの立ち上がりのタイミングでカウント値ＣＮＴ２として出力する。加算回路５７は、カウント値ＣＮＴ２に「１」を加算する。このような構成により、個別タグの値ＴＡＧ（ｋ）が読み込まれる毎にカウント値ＣＮＴ２が「１」ずつ増加する。
【００４０】
アドレス更新部１５４は、アドレス生成用カウンタ１５２から出力されるカウント値ＣＮＴ１，アドレス更新用カウンタ１５３から出力されるカウント値ＣＮＴ２，およびオフセット値格納部１６０に保持されている後述のオフセット値Ｖｏｆに基づいて、新規アドレスレジスタの値の設定・更新を行う。新規アドレスレジスタの値の設定が行われることによって、新規アドレスによる設定用レジスタへのアクセスが可能となる。
【００４１】
オフセット値格納部１６０は、後述する新規アドレス生成処理で生成する新規アドレスのうちの先頭のアドレスの値をオフセット値Ｖｏｆとして保持するための記憶領域である。
【００４２】
図１は、本実施形態におけるレジスタ設定部１００の要部の詳細な構成を示す図である。図１から把握されるように、レジスタ設定部１００には、設定用レジスタの数に等しい数の図１０に示す構成の回路部が設けられている。また、レジスタ設定部１００には、上記回路部の他、カウント値ＣＮＴ１とオフセット値Ｖｏｆとを加算する加算回路１５４１が設けられている。設定用レジスタＲＥＧ（ｋ）に対応する上記回路部（図１０参照）には、ＡＮＤ回路１５４２とＥＸ−ＮＯＲ回路１３１とＥＸ−ＮＯＲ回路１３２とＡＮＤ回路１３３とＯＲ回路１３４とＡＮＤ回路１３５と新規アドレスレジスタＡＲＥＧ（ｋ）とが設けられている。なお、以下においては、設定用レジスタＲＥＧ（ｋ）のことを単に「ＲＥＧ（ｋ）」ともいい、新規アドレスレジスタＡＲＥＧ（ｋ）のことを単に「ＡＲＥＧ（ｋ）」ともいう。また、個別タグの値ＴＡＧ（ｋ）のことを単に「ＴＡＧ（ｋ）」ともいう。
【００４３】
図１０に示す回路部の各構成要素について説明する。ＡＮＤ回路１５４２は、カウント値ＣＮＴ２が「ｋ」の時にクロックＣＬＫをＡＲＥＧ（ｋ）に与える。ＡＲＥＧ（ｋ）は、クロックＣＬＫの立ち上がりのタイミングで、加算回路１５４１からの出力データの値を取り込む。ＥＸ−ＮＯＲ回路１３１は、ＲＥＧ（ｋ）の元アドレスＡＤＲ（ｋ）とアクセス用アドレスＡＤとを比較し、両者が一致しれば「１」を出力し、両者が一致していなければ「０」を出力する。ＥＸ−ＮＯＲ回路１３２は、ＡＲＥＧ（ｋ）の値とアクセス用アドレスＡＤとを比較し、両者が一致しれば「１」を出力し、両者が一致していなければ「０」を出力する。
【００４４】
ＡＮＤ回路１３３は、ＥＸ−ＮＯＲ回路１３２からの出力データの値およびＲＥＧ（ｋ）に対応する個別タグの値ＴＡＧ（ｋ）の双方が「１」であれば「１」を出力し、それ以外の場合には「０」を出力する。ＯＲ回路１３４は、ＥＸ−ＮＯＲ回路１３１からの出力データの値もしくはＡＮＤ回路１３３からの出力データの値の少なくとも一方が「１」であれば「１」を出力し、それ以外の場合には「０」を出力する。ＡＮＤ回路１３５は、ＯＲ回路１３４からの出力データの値が「１」の時にクロックＣＬＫをＲＥＧ（ｋ）に与える。ＲＥＧ（ｋ）にクロックＣＬＫが与えられることによって、ＲＥＧ（ｋ）へのアクセスが行われる。これにより、ＲＥＧ（ｋ）に対するデータの書き込みやデータの読み出しが行われる。
【００４５】
ところで、ＥＸ−ＮＯＲ回路１３１およびＥＸ−ＮＯＲ回路１３２はともに、図１１に示すように、２つのアドレス（ここでは、第１アドレスａｄ１および第２アドレスａｄ２とする）を受け取りそれらの比較結果に応じて出力データＯＵＴを出力するように構成されている。通常、レジスタのアドレスは複数ビットで構成されている。仮に設定用レジスタのアドレスが３ビット（実際には３ビットよりも大きい）であれば、ＥＸ−ＮＯＲ回路１３１，１３２に与えられる２つのアドレスも３ビットとなる。この場合、ＥＸ−ＮＯＲ回路１３１，１３２の詳細な論理回路構成は、図１２に示すようなものとなる。図１２に示す構成において、ＥＸ−ＯＲ回路６１は、第１アドレスａｄ１の１ビット目ｄ１（１）と第２アドレスａｄ２の１ビット目ｄ２（１）とを比較し、両者が一致していれば「０」を出力し、両者が一致していなければ「１」を出力する。ＥＸ−ＯＲ回路６２およびＥＸ−ＯＲ回路６３でも同様の動作が行われる。ＮＯＲ回路６４は、入力データのうち１つでも値が「１」のデータがあれば「０」を出力し、入力データの全てが「０」であれば「１」を出力する。以上のような構成により、第１アドレスａｄ１と第２アドレスａｄ２とが一致している時にのみ、ＥＸ−ＮＯＲ回路から「１」が出力される。
【００４６】
なお、本実施形態においては、タグ１４０によってレジスタ指定部が実現され、個別タグによってアクセス要否データ保持部が実現され、ＩＦコントローラ１２０によってアクセス用アドレス付与部が実現され、新規アドレスレジスタによって新規アドレス保持部が実現されている。また、ＥＸ−ＮＯＲ回路１３１によって第１の比較部が実現され、ＥＸ−ＮＯＲ回路１３２によって第２の比較部が実現され、ＡＮＤ回路１３３によって論理積演算部が実現され、ＯＲ回路１３４によって論理和演算部が実現されている。
【００４７】
＜１．３  新規アドレス生成処理＞
次に、（復帰処理などの所定の処理で）アクセスの必要な複数のレジスタに対して連続したアドレス（新規アドレス）を割り当てる処理である新規アドレス生成処理について、図１，図１０，図１３，図１４，および図１５を参照しつつ説明する。なお、ここでは、３つの設定用レジスタＲＥＧ（１），ＲＥＧ（４），およびＲＥＧ（６）に対して値の再設定が行われるべきであるものと仮定する。
【００４８】
新規アドレス生成処理が行われるためには、タグ１４０の設定が行われていなければならない。従って、まず、ユーザ（例えばテレビメーカー）によって、アクセスの必要な設定用レジスタに対応する個別タグの値が「１」に設定される。すなわち、図１３に示すように、ＴＡＧ（１），ＴＡＧ（４），およびＴＡＧ（６）が「１」に設定される。次に、新規アドレス生成処理開始フラグＦ−ｓｔａｒｔがオンになると、新規アドレス生成処理が開始する。
【００４９】
アドレス生成用カウンタ１５２では、クロックＣＬＫに応じて個別タグの値ＴＡＧ（ｋ）が１つずつ読み込まれる。なお、上述したように、ｋは０からｎまでの整数である。ＴＡＧ（ｋ）が「１」であれば、カウント値ＣＮＴ１に「１」が加算される。ここでは、ＴＡＧ（１），ＴＡＧ（４），およびＴＡＧ（６）が「１」になっているので、ＴＡＧ（１），ＴＡＧ（４），およびＴＡＧ（６）の読み込みが行われた後に、図１３に示すように、カウント値ＣＮＴ１が「１」ずつ増加している。アドレス更新用カウンタ１５３では、クロックＣＬＫに応じて、カウント値ＣＮＴ２に「１」が加算される。従って、個別タグの値が読み込まれる毎に、図１３に示すように、カウント値ＣＮＴ２が「１」ずつ増加している。
【００５０】
カウント値ＣＮＴ１およびカウント値ＣＮＴ２が上述のように増加することに従って、ＡＲＥＧ（０）からＡＥＲＧ（ｎ）までの新規アドレスレジスタの値が次のように更新（設定）される。まず、「ＣＮＴ２＝０」のタイミングでは、ＲＥＧ（０）に対応するＡＮＤ回路１５４２（図１および図１０を参照）から有効なクロックＣＬＫが出力される。これにより、カウント値ＣＮＴ１とオフセット値Ｖｏｆとを加算することによって得られる値がＡＲＥＧ（０）に書き込まれる。このタイミングではカウント値ＣＮＴ１は「０」であるので、仮にオフセット値Ｖｏｆが「２００」であれば、ＡＲＥＧ（０）には「２００」が書き込まれる。
【００５１】
次に、「ＣＮＴ２＝１」のタイミングでは、ＲＥＧ（１）に対応するＡＮＤ回路１５４２から有効なクロックＣＬＫが出力される。これにより、ＡＲＥＧ（１）への書き込みが行われる。ところで、カウント値ＣＮＴ１は、「ＣＮＴ２＝０」のタイミングから増加していない。このため、ＡＲＥＧ（１）にはＡＲＥＧ（０）と同じ値が書き込まれる。従って、仮にオフセット値Ｖｏｆが「２００」であれば、ＡＲＥＧ（１）には「２００」が書き込まれる。
【００５２】
次に、「ＣＮＴ２＝２」のタイミングでは、ＲＥＧ（２）に対応するＡＮＤ回路１５４２から有効なクロックＣＬＫが出力される。これにより、ＡＲＥＧ（２）への書き込みが行われる。このタイミングでは、図１３に示すようにカウント値ＣＮＴ１が「１」になっているので、ＡＲＥＧ（１）の値に「１」を加算することによって得られる値がＡＲＥＧ（２）に書き込まれる。従って、仮にオフセット値Ｖｏｆが「２００」であれば、ＡＲＥＧ（２）には「２０１」が書き込まれる。
【００５３】
「ＣＮＴ２＝３」および「ＣＮＴ２＝４」のタイミングでは、「ＣＮＴ２＝２」のタイミングからカウント値ＣＮＴ１が増加していないので、ＡＲＥＧ（３）およびＡＲＥＧ（４）（図１４参照）には、ＡＲＥＧ（２）と同じ値が書き込まれる。従って、仮にオフセット値が「２００」であれば、ＡＲＥＧ（３）およびＡＲＥＧ（４）には「２０１」が書き込まれる。
【００５４】
「ＣＮＴ２＝５」のタイミングでは、「ＣＮＴ２＝４」のタイミングからカウント値ＣＮＴ１が増加しているので、ＡＲＥＧ（４）の値に「１」を加算することによって得られる値がＡＲＥＧ（５）（図１４参照）に書き込まれる。従って、仮にオフセット値Ｖｏｆが「２００」であれば、ＡＲＥＧ（５）には「２０２」が書き込まれる。
【００５５】
以上のような動作が「ＣＮＴ２＝６」〜「ＣＮＴ２＝ｎ」のそれぞれのタイミングでも行われる。このようにして全ての新規アドレスレジスタの値が更新されると、更新完了フラグＦ−ｄｏｎｅがオンとなる。これにより、新規アドレスレジスタに格納されているアドレス値をアクセス用アドレスＡＤとして指定することによるアクセス（設定用レジスタへのアクセス）が可能となる。なお、図２の元アドレスにおける「Ａ」の値が「１００」であって、オフセット値Ｖｏｆ（図２の新規アドレスにおける「Ｂ」の値）が「２００」であれば、元アドレスおよび新規アドレスは図１５に示すようなものとなる（３桁の数値を参照）。
【００５６】
＜１．４  レジスタへのアクセス＞
設定用レジスタへのアクセスに関しては、新規アドレスを指定することによるアクセスが可能であるだけではなく、元アドレスを指定することによるアクセスも可能でなければならない。また、図１５に示す例の場合、新規アドレスレジスタに着目すると、ＡＲＥＧ（０）およびＡＲＥＧ（１）の値はいずれも「２００」になっており、ＡＲＥＧ（２）〜ＡＲＥＧ（４）の値はいずれも「２０１」になっている。そこで、新規アドレスや元アドレスを用いてどのようにして設定用レジスタへのアクセスが行われるのかを以下に説明する。
【００５７】
図１６は、ＲＥＧ（ｋ）の元アドレスがアクセス用アドレスＡＤとして指定されているときのＲＥＧ（ｋ）に対応する回路部の動作を説明するための図である。ＲＥＧ（ｋ）の元アドレスがアクセス用アドレスＡＤとして指定されていると、ＥＸ−ＮＯＲ回路１３１に入力される２つのアドレスは一致し、ＥＸ−ＮＯＲ回路１３１からの出力データの値は「１」となる。このとき、ＥＸ−ＮＯＲ回路１３２からの出力データの値は「０」となるので、ＴＡＧ（ｋ）が「１」であるか「０」であるかに関わらずＡＮＤ回路１３３からの出力データの値は「０」となる。以上のように、ＥＸ−ＮＯＲ回路１３１からの出力データの値は「１」、かつ、ＡＮＤ回路１３３からの出力データの値は「０」となるので、ＯＲ回路１３４からの出力データの値は「１」となる。これにより、ＲＥＧ（ｋ）へのアクセスが可能となる。
【００５８】
図１７は、ＡＲＥＧ（ｋ）に書き込まれている新規アドレスがアクセス用アドレスＡＤとして指定されていて、かつ、ＴＡＧ（ｋ）が「０」に設定されているときのＲＥＧ（ｋ）に対応する回路部の動作を説明するための図である。ＡＲＥＧ（ｋ）に書き込まれている新規アドレスがアクセス用アドレスＡＤとして指定されていると、ＥＸ−ＮＯＲ回路１３２に入力される２つのアドレスは一致し、ＥＸ−ＮＯＲ回路１３２からの出力データの値は「１」となる。このとき、ＥＸ−ＮＯＲ回路１３１からの出力データの値は「０」となる。上述のようにＥＸ−ＮＯＲ回路１３２からの出力データの値は「１」になっているが、ここではＴＡＧ（ｋ）が「０」に設定されているので、ＡＮＤ回路１３３からの出力データの値は「０」となる。以上のように、ＥＸ−ＮＯＲ回路１３１からの出力データの値は「０」、かつ、ＡＮＤ回路１３３からの出力データの値は「０」となるので、ＯＲ回路１３４からの出力データの値は「０」となる。従って、値が「０」に設定された個別タグに対応する設定用レジスタには、新規アドレスを指定することによるアクセスを行うことができない。
【００５９】
図１８は、ＡＲＥＧ（ｋ）に書き込まれている新規アドレスがアクセス用アドレスＡＤとして指定されていて、かつ、ＴＡＧ（ｋ）が「１」に設定されているときのＲＥＧ（ｋ）に対応する回路部の動作を説明するための図である。ＡＲＥＧ（ｋ）に書き込まれている新規アドレスがアクセス用アドレスＡＤとして指定されていると、ＥＸ−ＮＯＲ回路１３２に入力される２つのアドレスは一致し、ＥＸ−ＮＯＲ回路１３２からの出力データの値は「１」となる。このとき、ＥＸ−ＮＯＲ回路１３１からの出力データの値は「０」となる。上述のようにＥＸ−ＮＯＲ回路１３２からの出力データの値は「１」になっており、かつ、ここではＴＡＧ（ｋ）が「１」に設定されているので、ＡＮＤ回路１３３からの出力データの値は「１」となる。以上のように、ＥＸ−ＮＯＲ回路１３１からの出力データの値は「０」、かつ、ＡＮＤ回路１３３からの出力データの値は「１」となるので、ＯＲ回路１３４からの出力データの値は「１」となる。これにより、ＲＥＧ（ｋ）へのアクセスが可能となる。すなわち、値が「１」に設定された個別タグに対応する設定用レジスタには、新規アドレスを指定することによるアクセスが可能となる。
【００６０】
以上のことを踏まえ、図１５に示す例においてＲＥＧ（０）およびＲＥＧ（１）に対応する回路部に着目する。アクセス用アドレスＡＤとして値「２００」が指定されると、ＲＥＧ（０）およびＲＥＧ（１）に対応する回路部内の各構成要素から出力されるデータの値は図１９に示すようなものとなる。ＲＥＧ（０）に対応する個別タグの値ＴＡＧ（０）は「０」であるので、ＲＥＧ（０）に対応するＡＮＤ回路１３３からの出力データの値は「０」になっている。これに対して、ＲＥＧ（１）に対応する個別タグの値ＴＡＧ（１）は「１」であるので、ＲＥＧ（１）に対応するＡＮＤ回路１３３からの出力データの値は「１」になっている。従って、ＲＥＧ（０）に対応するＯＲ回路１３４からの出力データの値は「０」となり、ＲＥＧ（１）に対応するＯＲ回路１３４からの出力データの値は「１」となる。その結果、ＲＥＧ（０）へのアクセスは行われず、ＲＥＧ（１）へのアクセスが行われる。同様にして、アクセス用アドレスＡＤとして値「２０１」が指定されると、ＲＥＧ（４）へのアクセスが行われ、アクセス用アドレスＡＤとして値「２０２」が指定されると、ＲＥＧ（６）へのアクセスが行われる。
【００６１】
以上のことから把握されるように、値が「１」に設定された個別タグに対応する設定用レジスタに対しては、元アドレスを指定することによるアクセスおよび新規アドレスを指定することによるアクセスの双方が可能となる。これに対して、値が「０」に設定された個別タグに対応する設定用レジスタに対しては、元アドレスを指定することによるアクセスのみが可能となる。
【００６２】
＜１．５  効果＞
本実施形態によれば、設定用レジスタＲＥＧ（０）〜ＲＥＧ（ｎ）に対して元アドレスとは異なる値の新規アドレスを割り当てるための新規アドレスレジスタＡＲＥＧ（０）〜ＡＲＥＧ（ｎ）がレジスタ設定部１００に設けられる。そして、各設定用レジスタに対してアクセスの必要があるか否かを示すタグ１４０のデータを参照して新規アドレス生成処理が行われる。これにより、アクセスの必要がある複数の設定用レジスタに対して、連続した新規アドレスが割り当てられる。その結果、アクセスの不要な設定用レジスタへのアクセスが行われることのないよう、アクセスの必要な設定用レジスタに対する連続転送モードでのアクセスが可能となる。例えば元アドレスが「Ａ＋１」，「Ａ＋４」，および「Ａ＋６」であるレジスタ（図２参照）に対して値の再設定が行わなければならない場合、従来例によればレジスタ設定用データは図３０に示すようなものになっていたが、本実施形態によればレジスタ設定用データは図３に示すようなものとなる。このように、値の設定が必要な設定用レジスタが複数ある場合に、それら複数の設定用レジスタのアドレスが互いに離れていても、２個目以降の設定用レジスタについて、スレーブアドレスおよびレジスタアドレスの２つのデータの転送を省略することが可能となる。その結果、それら複数の設定用レジスタへのアクセスが比較的短時間で行われる。以上のように、本実施形態によれば、設定用レジスタへのアクセスが効率的に行われ、従来よりも設定用レジスタの設定に要する時間が短縮される。
【００６３】
例えば、テレビジョン装置においては、テレビメーカーが予めタグの設定を行っておくことにより、復帰処理の際にアクセスの必要がある複数のレジスタに対して連続したアドレスを割り当てることが可能となり、復帰処理に要する時間が従来よりも短くなる。なお、上述の新規アドレス生成処理については、テレビジョン装置の電源オン毎に自動的に行われるようにすることが好ましい。
【００６４】
＜２．第２の実施形態＞
＜２．１  全体構成＞
次に、本発明の第２の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する（図４参照）。
【００６５】
＜２．２  レジスタ設定部の構成＞
図２０は、本実施形態におけるレジスタ設定部１００の概略構成を示すブロック図である。本実施形態においては、上記第１の実施形態とは異なり、２つのタグ（第１タグ１４０ａおよび第２タグ１４０ｂ）がレジスタ設定部１００に設けられている。また、本実施形態においては、上記第１の実施形態とは異なり、２つのアドレス生成用カウンタ（第１のアドレス生成用カウンタ１５２ａおよび第２のアドレス生成用カウンタ１５２ｂ）がレジスタ設定部１００内のアドレス割り当て部１５０に設けられている。第１のアドレス生成用カウンタ１５２ａでは、第１タグ１４０ａに含まれる個別タグの値ＴＡＧ（ｋ）−ａに基づいて、カウント値ＣＮＴ１−ａが「１」ずつ増加する。第２のアドレス生成用カウンタ１５２ｂでは、第２タグ１４０ｂに含まれる個別タグの値ＴＡＧ（ｋ）−ｂに基づいて、カウント値ＣＮＴ１−ｂが「１」ずつ増加する。また、上記第１の実施形態とは異なり、オフセット値格納部１６０には２つのオフセット値（Ｖｏｆ−ａおよびＶｏｆ−ｂ）が保持される。
【００６６】
本実施形態においては、１つの設定用レジスタにつき２つの新規アドレス（第１の新規アドレスおよび第２の新規アドレス）の割り当てが可能となるよう、１つの設定用レジスタにつき２つの新規アドレスレジスタ（第１の新規アドレスレジスタＡＲＥＧ（０）〜ＡＲＥＧ（ｎ）および第２の新規アドレスレジスタＢＲＥＧ（０）〜ＢＲＥＧ（ｎ））がアドレス割り当て部１５０に設けられている。すなわち、第１の新規アドレスレジスタＡＲＥＧ（０）〜ＡＲＥＧ（ｎ）および第２の新規アドレスレジスタＢＲＥＧ（０）〜ＢＲＥＧ（ｎ）によって新規アドレスレジスタ群１５１が構成されている。第１の新規アドレスレジスタＡＲＥＧ（ｋ）の値の設定（更新）は、個別タグの値ＴＡＧ（ｋ）−ａ，カウント値ＣＮＴ１−ａ，カウント値ＣＮＴ２，およびオフセット値Ｖｏｆ−ａに基づいて行われる。第２の新規アドレスレジスタＢＲＥＧ（ｋ）の値の設定（更新）は、個別タグの値ＴＡＧ（ｋ）−ｂ，カウント値ＣＮＴ１−ｂ，カウント値ＣＮＴ２，およびオフセット値Ｖｏｆ−ｂに基づいて行われる。
【００６７】
図２１は、本実施形態におけるタグの構成を示す模式図である。図２１に示すように、第１タグ１４０ａおよび第２タグ１４０ｂはいずれも設定用レジスタの数に等しい数の個別タグを有している。例えば、ＲＥＧ（１），ＲＥＧ（４），およびＲＥＧ（６）に対するアクセスが必要な処理やＲＥＧ（１）およびＲＥＧ（３）に対するアクセスが必要な処理について速やかに行われることが要求されている場合、図２２に示すように個別タグの値が設定されていれば良い。
【００６８】
以上のように、本実施形態においては、互いに元アドレスが離れているにもかかわらず連続転送モードでのアクセスが可能となる複数の設定用レジスタを２通り設定することが可能となっている。
【００６９】
図２３は、本実施形態におけるレジスタ設定部１００の要部の詳細な構成を示す図である。図２３から把握されるように、レジスタ設定部１００には、設定用レジスタの数に等しい数の図２４に示す構成の回路部が設けられている。また、レジスタ設定部１００には、上記回路部の他、カウント値ＣＮＴ１−ａとオフセット値Ｖｏｆ−ａとを加算する加算回路１５４１ａとカウント値ＣＮＴ１−ｂとオフセット値Ｖｏｆ−ｂとを加算する加算回路１５４１ｂとが設けられている。設定用レジスタＲＥＧ（ｋ）に対応する上記回路部（図２４参照）には、ＡＮＤ回路１５４２ａとＡＮＤ回路１５４２ｂとＥＸ−ＮＯＲ回路１３１とＥＸ−ＮＯＲ回路１３２ａとＥＸ−ＮＯＲ回路１３２ｂとＡＮＤ回路１３３ａとＡＮＤ回路１３３ｂとＯＲ回路１３４とＡＮＤ回路１３５と第１の新規アドレスレジスタＡＲＥＧ（ｋ）と第２の新規アドレスレジスタＢＲＥＧ（ｋ）とが設けられている。
【００７０】
以上のような構成において、ＡＲＥＧ（ｋ）にはカウント値ＣＮＴ２が「ｋ」の時の加算回路１５４１ａからの出力データの値が書き込まれ、ＢＲＥＧ（ｋ）にはカウント値ＣＮＴ２が「ｋ」の時の加算回路１５４１ｂからの出力データの値が書き込まれる。ＥＸ−ＮＯＲ回路１３２ａおよびＥＸ−ＮＯＲ回路１３２ｂは、上記第１の実施形態におけるＥＸ−ＮＯＲ回路１３２と同様の動作を行う。ＡＮＤ回路１３３ａおよびＡＮＤ回路１３３ｂは、上記第１の実施形態におけるＡＮＤ回路１３３と同様の動作を行う。ＯＲ回路１３４は、ＥＸ−ＮＯＲ回路１３１からの出力データの値，ＡＮＤ回路１３３ａからの出力データの値，およびＡＮＤ回路１３３ｂからの出力データの値のうち少なくとも１つが「１」であれば「１」を出力し、それ以外の場合には「０」を出力する。
【００７１】
＜２．３  新規アドレス生成処理およびレジスタへのアクセス＞
次に、本実施形態における新規アドレス生成処理について、図２３〜図２６を参照しつつ説明する。なお、ここでは、ＲＥＧ（１），ＲＥＧ（４），およびＲＥＧ（６）に対する連続した新規アドレスの割り当てとＲＥＧ（１）およびＲＥＧ（３）に対する連続した新規アドレスの割り当てとが行われるべきものと仮定する。
【００７２】
第１の新規アドレスレジスタについては、個別タグの値ＴＡＧ（ｋ）−ａ，カウント値ＣＮＴ１−ａ，カウント値ＣＮＴ２，およびオフセット値Ｖｏｆ−ａに基づいて、上記第１の実施形態と同様にして値の更新（設定）が行われる。図２５から把握されるように、カウント値ＣＮＴ２が「２」，「５」，および「７」の時にカウント値ＣＮＴ１−ａが増加しているので、ＡＲＥＧ（２），ＡＲＥＧ（５），およびＡＲＥＧ（７）への書き込みが行われる際にアドレスの値が加算される。
【００７３】
また、第２の新規アドレスレジスタについては、個別タグの値ＴＡＧ（ｋ）−ｂ，カウント値ＣＮＴ１−ｂ，カウント値ＣＮＴ２，およびオフセット値Ｖｏｆ−ｂに基づいて、上記第１の実施形態と同様にして値の更新（設定）が行われる。図２５から把握されるように、カウント値ＣＮＴ２が「２」および「４」の時にカウント値ＣＮＴ１−ｂが増加しているので、ＡＲＥＧ（２）およびＡＲＥＧ（４）への書き込みが行われる際にアドレスの値が加算される。
【００７４】
以上のようにして新規アドレス生成処理が行われることにより、例えば、図２の元アドレスにおける「Ａ」の値が「１００」で、オフセット値Ｖｏｆ−ａが「２００」で、オフセット値Ｖｏｆ−ｂが「３００」であれば、各設定用レジスタと第１および第２の新規アドレスとの対応関係は図２６に示すようなものとなる。なお、図２６には、各設定用レジスタについての第１および第２の新規アドレスによるアクセスの可否を示している。例えば、ＲＥＧ（０）については、元アドレスを指定することによるアクセスのみが可能となっている。また、例えば、ＲＥＧ（１）については、元アドレスを指定することによるアクセス，第１の新規アドレスを指定することによるアクセス，および第２の新規アドレスを指定することによるアクセスの全てが可能となっている。また、例えば、ＲＥＧ（３）については、元アドレスを指定することによるアクセスおよび第２の新規アドレスを指定することによるアクセスが可能となっている。また、例えば、ＲＥＧ（４）については、元アドレスを指定することによるアクセスおよび第１の新規アドレスを指定することによるアクセスが可能となっている。
【００７５】
＜２．４  効果＞
本実施形態によれば、上記第１の実施形態と同様、設定用レジスタへのアクセスが効率的に行われ、従来よりも設定用レジスタの設定に要する時間が短縮される。また、互いに元アドレスが離れているにもかかわらず連続転送モードでのアクセスが可能となる複数の設定用レジスタを２通り設定することが可能であるので、設定用レジスタへのアクセスをより効率的に行うことが可能となる。例えば、ステータスフラグを格納している複数の設定用レジスタおよび復帰処理の際にアクセスの必要な複数の設定用レジスタに対してそれぞれ連続したアドレスを割り当てることが可能となり、装置の異常状態の検出から復帰処理終了までに要する時間が大幅に短縮される。
【００７６】
＜３．第３の実施形態＞
＜３．１  構成など＞
次に、本発明の第３の実施形態に係るレジスタ設定装置として機能するレジスタ設定部を備える液晶表示装置について説明する。なお、この液晶表示装置の全体構成については、上記第１の実施形態と同様であるので説明を省略する（図４参照）。
【００７７】
図２７は、本実施形態におけるレジスタ設定部１００の概略構成を示すブロック図である。本実施形態においては、上記第１の実施形態とは異なり、レジスタ設定部１００にはオフセット値格納部１６０が設けられていない。また、本実施形態においては、上記第１の実施形態とは異なり、アドレス割り当て部１５０は、新規アドレスレジスタ群１５１，アドレス更新部１５４，およびアドレステーブル１５５によって構成されている。アドレステーブル１５５は、新規アドレスレジスタに設定する値を予め保持しておくためのテーブルである。また、アドレステーブル１５５は、設定用レジスタの数に等しい数のアドレス格納領域Ａ−ＴＢＬ（０）〜Ａ−ＴＢＬ（ｎ）によって構成されている。なお、本実施形態においては、アドレステーブル１５５によって設定用アドレス保持部が実現されている。
【００７８】
図２８は、本実施形態におけるアドレス割り当て部１５０の詳細な構成を示す図である。本実施形態においては、予めユーザによって、タグ１４０の設定が行われるとともにアドレステーブル１５５内の各アドレス格納領域に所望の値が書き込まれる。例えば、ＴＡＧ（１），ＴＡＧ（４），およびＴＡＧ（６）を「１」に設定しておき、かつ、Ａ−ＴＢＬ（１），Ａ−ＴＢＬ（４），およびＡ−ＴＢＬ（６）にそれぞれ「２００」，「２０１」，および「２０２」を格納しておくと、例えば装置の電源オン後に、設定用レジスタＲＥＧ（１），ＲＥＧ（４），およびＲＥＧ（６）に対して連続したアドレス（「２００」〜「２０２」）が割り当てられる。なお、値が「０」に設定されている個別タグに対応する新規アドレスレジスタには、元アドレスが書き込まれる。
【００７９】
＜３．２  効果＞
本実施形態によれば、上記第１の実施形態と同様、設定用レジスタへのアクセスが効率的に行われ、従来よりも設定用レジスタの設定に要する時間が短縮される。また、ユーザはアドレステーブル１５５に任意のアドレスを書き込むことができるので、設定の自由度が高くなる。
【００８０】
＜４．その他＞
上記各実施形態においては、液晶表示装置の表示制御回路１０に設けられているレジスタ設定部（レジスタ設定装置）１００を例に挙げて説明したが、本発明はこれに限定されない。それぞれアドレスが割り当てられた複数の設定用レジスタを備えた装置であれば、液晶表示装置以外の装置にも本発明を適用することができる。
【符号の説明】
【００８１】
１０…表示制御回路
２０…表示部
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
１００…レジスタ設定部
１１０…レジスタ群
１２０…ＩＦコントローラ
１３０…アクセス部
１４０…タグ
１５０…アドレス割り当て部
１５１…新規アドレスレジスタ群
１５２…アドレス生成用カウンタ
１５３…アドレス更新用カウンタ
１５４…アドレス更新部
１６０…オフセット値格納部
ＡＤ…アクセス用アドレス
ＲＥＧ（０）〜ＲＥＧ（ｎ）…設定用レジスタ
ＡＲＥＧ（０）〜ＡＲＥＧ（ｎ）…新規アドレスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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