(57)【要約】【課題】応答速度が速く、出力電圧誤差の小さい差動アンプ回路を提供する。【解決手段】差動形式に接続されたトランジスタＭ４，Ｍ５と、トランジスタＭ５に流れる電流を入力電流とし、第１及び第２の出力電流を生成するカレントミラー回路ＣＭ１１と、トランジスタＭ４に流れる電流の一部を入力電流とし、第３の出力電流を生成するカレントミラー回路ＣＭ１２と、第３の出力電流を入力電流とするカレントミラー回路ＣＭ１３を備え、第１の出力電流とカレントミラー回路ＣＭ１３の出力電流の差電流によってドライバ回路１２０を制御する。トランジスタＭ４には、カレントミラー回路ＣＭ１２の入力電流と第２の出力電流の合成電流が流れる。これにより、応答速度が速く、出力電圧誤差の小さい差動アンプ回路を提供することが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と、
第１及び第２の電源端子と、
前記第１及び第２の電源端子間に設けられる第１のノード、前記第１の電源端子及び前記第１のノードの間に設けられて制御電極に前記第１のノードが接続される第１のトランジスタ、前記第２の電源端子及び前記第１のノードの間に設けられて制御電極に前記第１の入力端子が接続される第２のトランジスタ、を含む第１の電流パスと、
前記第１及び第２の電源端子間に設けられる第２のノード、前記第１の電源端子及び前記第２のノードの間に設けられて制御電極に前記第２のノードが接続される第３のトランジスタ、前記第２の電源端子及び前記第２のノードの間に設けられて制御電極に前記第２の入力端子が接続される第４のトランジスタ、前記第１の電源端子及び前記第２のノードの間に設けられて制御電極に前記第１のノードが接続される第５のトランジスタ、を含む第２の電流パスと、を有し、
前記第２の電流パスにおいて前記第４のトランジスタが流す電流は、前記第３及び第５のトランジスタが流す電流に基づくことを特徴とする差動アンプ回路。
【請求項２】
前記第１のトランジスタに流れる電流を入力電流とする第１のカレントミラー回路と、
前記第３のトランジスタに流れる電流を入力電流とする第２のカレントミラー回路と、
前記第１及び第２のカレントミラー回路の一方から出力される出力電流を入力電流とする第３のカレントミラー回路と、
前記第１及び第２のカレントミラー回路の他方から出力される出力電流と、前記第３のカレントミラー回路から出力される出力電流との差電流が流れる出力ノードと、
前記第１及び第２の電源端子間に接続され、制御電極が前記出力ノードに接続されたドライバトランジスタと、をさらに備えることを特徴とする請求項１に記載の差動アンプ回路。
【請求項３】
前記第１のカレントミラー回路は入力電流と出力電流との電流比が１：１であり、前記第２のカレントミラー回路は入力電流と出力電流との電流比がｋ：１（ｋ＜１）であることを特徴とする請求項２に記載の差動アンプ回路。
【請求項４】
前記第３のカレントミラー回路は、カスコード接続された第４及び第５のカレントミラー回路を含むことを特徴とする請求項２又は３に記載の差動アンプ回路。
【請求項５】
前記ドライバトランジスタの一端は前記第１の電源端子に接続され、他端は前記第１及び第２の入力端子の一方に接続されることを特徴とする請求項２乃至４のいずれか一項に記載の差動アンプ回路。
【請求項６】
前記第１及び第２の入力端子の他方に参照電位が供給されることを特徴とする請求項５に記載の差動アンプ回路。
【請求項７】
前記ドライバトランジスタの前記他端と前記第２の電源端子との間に接続された第１の定電流源をさらに備えることを特徴とする請求項５又は６に記載の差動アンプ回路。
【請求項８】
前記第１及び第２の電流パスに対して共通に設けられ、前記第２及び第４のトランジスタと前記第２の電源端子との間に接続された第２の定電流源をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の差動アンプ回路。
【請求項９】
前記第１のトランジスタのサイズは、前記第３のトランジスタのサイズと前記第５のトランジスタのサイズの和に等しいことを特徴とする請求項１乃至８のいずれか一項に記載の差動アンプ回路。
【請求項１０】
前記第１、第３及び第５のトランジスタは第１導電型のＭＯＳトランジスタであり、前記第２及び第４のトランジスタは第２導電型のＭＯＳトランジスタであることを特徴とする請求項１乃至９のいずれか一項に記載の差動アンプ回路。
【請求項１１】
差動形式に接続された第１及び第２のトランジスタと、
前記第１のトランジスタに流れる電流を入力電流とし、第１及び第２の出力電流を生成する第１のカレントミラー回路と、
前記第２のトランジスタに流れる電流の一部を入力電流とし、第３の出力電流を生成する第２のカレントミラー回路と、を備え、
前記第２のカレントミラー回路の入力電流と前記第２の出力電流の合成電流が前記第２のトランジスタに流れることを特徴とする差動アンプ回路。
【請求項１２】
前記第１及び第３の出力電流の一方を入力電流とする第３のカレントミラー回路と、
前記第１及び第３の出力電流の他方と、前記第３のカレントミラー回路から出力される第４の出力電流との差電流が流れる出力ノードと、
制御電極が前記出力ノードに接続されるドライバトランジスタと、をさらに備えることを特徴とする請求項１１に記載の差動アンプ回路。
【請求項１３】
前記第１のカレントミラー回路は、前記入力電流と第１の出力電流との電流比が１：１であり、前記入力電流と第２の出力電流との電流比が１：１−ｋ（ｋ＜１）であり、
前記第２のカレントミラー回路は、前記入力電流と第２の出力電流との電流比がｋ：１であることを特徴とする請求項１２に記載の差動アンプ回路。
【請求項１４】
前記第３のカレントミラー回路は、前記入力電流と第４の出力電流との電流比が１：１であることを特徴とする請求項１３に記載の差動アンプ回路。
【請求項１５】
請求項２乃至７及び１２乃至１４のいずれか一項に記載の差動アンプ回路と、
前記ドライバトランジスタによって駆動される電源配線と、
前記電源配線を介して供給される内部電圧によって動作する機能ブロックと、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動アンプ回路及びこれを備える半導体装置に関し、特に、内部電圧発生回路への適用が好適な差動アンプ回路及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
多くの半導体装置においては、外部電圧に基づいて内部電圧を生成する内部電圧発生回路が備えられている。内部電圧発生回路としては、特許文献１及び非特許文献１に記載されているように、差動アンプ回路を用いたタイプが知られている。
【０００３】
図１２は、非特許文献１に記載された従来の差動アンプ回路の回路図である。
【０００４】
図１２に示す差動アンプ回路は、差動形式に接続されたトランジスタＭ４，Ｍ５と、これらトランジスタＭ４，Ｍ５に共通接続されたトランジスタＭ６を備える。トランジスタＭ４のゲート電極には参照電圧ＶＲＥＦが供給され、トランジスタＭ５のゲート電極には出力電圧Ｖｏｕｔがフィードバックされる。トランジスタＭ６のゲートにはバイアス電圧ＶＢ１が供給される。
【０００５】
トランジスタＭ４に流れる電流は、トランジスタＭ１，Ｍ７からなるカレントミラー回路ＣＭ２に入力され、その出力電流は、トランジスタＭ９，Ｍ１０からなるカレントミラー回路ＣＭ３に入力される。一方、トランジスタＭ５に流れる電流は、トランジスタＭ３，Ｍ８からなるカレントミラー回路ＣＭ１に入力される。図１２に示すように、カレントミラー回路ＣＭ１，ＣＭ３の出力側トランジスタを構成するトランジスタＭ８，Ｍ１０は直列接続されている。このため、トランジスタＭ８に流れる出力電流とトランジスタＭ１０に流れる出力電流との差電流が、出力ノードＮ１に流れることになる。出力ノードＮ１はドライバトランジスタＭ１１のゲート電極に接続されており、これにより出力電圧Ｖｏｕｔのレベルが参照電圧ＶＲＥＦと一致するよう、ドライバトランジスタＭ１１の導通状態が制御される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２０８６９２号公報
【非特許文献】
【０００７】
【非特許文献１】K. Itoh, M. Horiguchi, H. Tanaka, Ultra-Low Voltage Nano-Scale memories, New York: Springer, 2008, (pp amp:pp.238-239, p-z comp.:pp.253-261)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本発明者の検討によれば、図１２に示した差動アンプ回路は応答速度が十分ではなく、また、電圧利得が低いために出力電圧誤差が大きいという問題があることが明らかとなった。応答速度を高めるためには、カレントミラー回路ＣＭ１，ＣＭ２の電流比を１：ｋ（ｋ＜１）に設計すればよいが、この場合、カレントミラー回路ＣＭ１，ＣＭ２の出力電流が１／ｋ倍となり、消費電流が増大してしまう。また、カレントミラー回路ＣＭ１，ＣＭ２の電流比を１：ｋとしても電圧利得は変化しないため、出力電圧誤差が低減されることもない。このため、応答速度が速く、且つ、出力電圧誤差の小さい差動アンプ回路が望まれている。
【課題を解決するための手段】
【０００９】
本発明の一側面による差動アンプ回路は、第１及び第２の入力端子と、第１及び第２の電源端子と、前記第１及び第２の電源端子間に設けられる第１のノード、前記第１の電源端子及び前記第１のノードの間に設けられて制御電極に前記第１のノードが接続される第１のトランジスタ、前記第２の電源端子及び前記第１のノードの間に設けられて制御電極に前記第１の入力端子が接続される第２のトランジスタ、を含む第１の電流パスと、前記第１及び第２の電源端子間に設けられる第２のノード、前記第１の電源端子及び前記第２のノードの間に設けられて制御電極に前記第２のノードが接続される第３のトランジスタ、前記第２の電源端子及び前記第２のノードの間に設けられて制御電極に前記第２の入力端子が接続される第４のトランジスタ、前記第１の電源端子及び前記第２のノードの間に設けられて制御電極に前記第１のノードが接続される第５のトランジスタ、を含む第２の電流パスと、を有し、前記第２の電流パスにおいて前記第４のトランジスタが流す電流は、前記第３及び第５のトランジスタが流す電流に基づくことを特徴とする。
【００１０】
本発明の他の側面による差動アンプ回路は、差動形式に接続された第１及び第２のトランジスタと、前記第１のトランジスタに流れる電流を入力電流とし、第１及び第２の出力電流を生成する第１のカレントミラー回路と、前記第２のトランジスタに流れる電流の一部を入力電流とし、第３の出力電流を生成する第２のカレントミラー回路と、を備え、前記第２のカレントミラー回路の入力電流と前記第２の出力電流の合成電流が前記第２のトランジスタに流れることを特徴とする。
【００１１】
本発明の一側面による半導体装置は、上記の差動アンプ回路と、差動アンプ回路に含まれるドライバトランジスタによって駆動される電源配線と、前記電源配線を介して供給される内部電圧によって動作する機能ブロックと、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、応答速度が速く、且つ、出力電圧誤差の小さい差動アンプ回路及びこれを備えた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】内部電圧発生回路５０の構成を示すブロック図である。
【図３】差動アンプ回路７１の回路図である。
【図４】本発明の第１の実施形態による差動アンプ回路７０の回路図である。
【図５】本発明の第２の実施形態による差動アンプ回路７０の回路図である。
【図６】本発明の第３の実施形態による差動アンプ回路７０の回路図である。
【図７】第３の実施形態による差動アンプ回路７０のゲイン線図である。
【図８】図７の計算式に用いたパラメータを示す表である。
【図９】３０ｎｍプロセスの素子パラメータを用いた計算機シミュレーションによる負荷電流−出力電圧特性を示すグラフである。
【図１０】３０ｎｍプロセスの素子パラメータを用いた計算機シミュレーションによる負荷電流変動時の出力電圧の過渡応答特性を示すグラフである。
【図１１】第４の実施形態による差動アンプ回路７０のゲイン線図である。
【図１２】従来の差動アンプ回路の回路図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１６】
本実施形態による半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）であり、単一の半導体チップに集積されている。但し、本発明による半導体装置がＤＲＡＭに限定されるものではなく、ＳＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の種類の半導体メモリデバイスであっても構わないし、ロジック系の半導体デバイスであっても構わない。
【００１７】
図１に示すように、本実施形態による半導体装置１０は、メモリセルアレイ１１を有している。メモリセルアレイ１１には、複数のワード線ＷＬ、複数のビット線ＢＬ及びこれらの交点に配置された複数のメモリセルＭＣが含まれている。各ビット線ＢＬは、センス回路１２に含まれるいずれかのセンスアンプＳＡに接続されている。ワード線ＷＬの選択は行デコーダ１３によって行われ、ビット線ＢＬの選択は列デコーダ１４によって行われる。行デコーダ１３は、ロウアドレスバッファ２１を介して供給されるロウアドレスＸＡＤＤに基づいて、いずれかのワード線ＷＬを選択する回路である。また、列デコーダ１４は、カラムアドレスバッファ２２を介して供給されるカラムアドレスＹＡＤＤに基づいて、いずれかのビット線ＢＬを選択する回路である。ロウアドレスバッファ２１及びカラムアドレスバッファ２２には、アドレス端子２０を介して外部からアドレス信号ＡＤＤが供給される。
【００１８】
さらに、半導体装置１０はコマンド端子３０を備えている。コマンド端子３０は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥからなるコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤはコマンドデコーダ３１によってデコードされた後、コントロールロジック３２に供給される。コントロールロジック３２は、コマンドデコーダ３１によるデコード結果に基づいて各種内部コマンドを生成する回路であり、半導体装置１０に含まれる各機能ブロックの動作はこれら内部コマンドによって制御される。
【００１９】
具体的に説明すると、コマンド信号ＣＭＤがロウアクセスを示している場合、アドレス信号ＡＤＤは、ロウアドレスバッファ２１に供給される。これに応答して、ロウアドレスバッファ２１はアドレス信号ＡＤＤをロウアドレスＸＡＤＤとして行デコーダ１３に出力する。これにより、メモリセルアレイ１１の内部においてはいずれかのワード線ＷＬが選択される。また、コマンド信号ＣＭＤがカラムアクセスを示している場合、アドレス信号ＡＤＤは、カラムアドレスバッファ２２に供給される。これに応答して、カラムアドレスバッファ２２はアドレス信号ＡＤＤをカラムアドレスＹＡＤＤとして列デコーダ１４に出力する。これにより、リード動作時においてはメモリセルＭＣから読み出されたリードデータＤＱが読み出しアンプ４１及び入出力バッファ４３を介して、データ端子４０から出力され、ライト動作時においてはデータ端子４０に入力されるライトデータＤＱが入出力バッファ４３、書き込みドライバ４２を介してメモリセルＭＣに書き込まれる。
【００２０】
さらに、半導体装置１０は、内部電圧発生回路５０を備える。内部電圧発生回路５０は、それぞれ電源端子５１，５２を介して外部から供給される電源電位ＶＤＤ、接地電位ＶＳＳに基づき、各種の内部電圧を生成する回路である。本実施形態では、内部電圧発生回路５０によって少なくとも内部電圧ＶＡＲＹ，ＶＰＥＲＩが生成される。内部電圧ＶＡＲＹは主にセンス回路１２において使用される電圧であり、センスアンプＳＡに接続された一対のビット線ＢＬの一方が内部電圧ＶＡＲＹに駆動される。また、内部電圧ＶＰＥＲＩは他の多くの機能ブロック、例えば、行デコーダ１３、列デコーダ１４、ロウアドレスバッファ２１、カラムアドレスバッファ２２、コマンドデコーダ３１、コントロールロジック３２、読み出しアンプ４１及び書き込みドライバ４２などの動作電圧として使用される電圧である。
【００２１】
特に限定されるものではないが、本実施形態では
ＶＤＤ＞ＶＰＥＲＩ＞ＶＡＲＹ＞ＶＳＳ
であり、一例としてＶＤＤ＝１．１Ｖ、ＶＰＥＲＩ＝１．０Ｖ、ＶＡＲＹ＝０．８Ｖ、ＶＳＳ＝０Ｖである。
【００２２】
図２は、内部電圧発生回路５０の構成を示すブロック図である。
【００２３】
図２に示すように、内部電圧発生回路５０は、参照電圧発生回路６０と差動アンプ回路７０，７１を備えている。参照電圧発生回路６０は、参照電圧ＶＲＥＦ０，ＶＲＥＦ１を生成する回路であり、これらの参照電圧ＶＲＥＦ０，ＶＲＥＦ１は、それぞれ内部電圧ＶＰＥＲＩ，ＶＡＲＹの目標値と一致している。差動アンプ回路７０はコンパレータ１１０及びドライバ回路１２０を備えており、差動アンプ回路７１はコンパレータ１３０及びドライバ回路１４０を備えている。
【００２４】
コンパレータ１１０は、参照電圧ＶＲＥＦ０と内部電圧ＶＰＥＲＩとを比較する回路であり、その出力信号はドライバ回路１２０に供給される。ドライバ回路１２０は、コンパレータ１１０からの出力信号に基づいて電源配線Ｌ０を駆動し、電源配線Ｌ０上の内部電圧ＶＰＥＲＩを参照電圧ＶＲＥＦ０のレベルと一致させる。同様に、コンパレータ１３０は、参照電圧ＶＲＥＦ１と内部電圧ＶＡＲＹとを比較する回路であり、その出力信号はドライバ回路１４０に供給される。ドライバ回路１４０は、コンパレータ１３０からの出力信号に基づいて電源配線Ｌ１を駆動し、電源配線Ｌ１上の内部電圧ＶＡＲＹを参照電圧ＶＲＥＦ１のレベルと一致させる。
【００２５】
上述の通り、本実施形態では内部電圧ＶＰＥＲＩ，ＶＡＲＹのレベルがＶＤＤ未満であり、内部電圧ＶＡＲＹよりも内部電圧ＶＰＥＲＩの方がＶＤＤレベルに近い値を有している。このため、コンパレータ１１０とコンパレータ１３０の回路構成が同じであると、内部電圧ＶＰＥＲＩの駆動能力が不十分となるおそれがある。さらに、内部電圧ＶＡＲＹは主にセンス回路１２において使用されるのに対し、内部電圧ＶＰＥＲＩが多くの機能ブロックにて使用されるため、内部電圧ＶＡＲＹに比べて内部電圧ＶＰＥＲＩは負荷が大きい。このため、内部電圧ＶＰＥＲＩに対しては、電圧変動に対するより高い応答性が要求される。これらの点を考慮して、本実施形態では差動アンプ回路７０と差動アンプ回路７１の回路構成をそれぞれ最適化している。以下、差動アンプ回路７０，７１の具体的な回路構成について説明する。
【００２６】
図３は、差動アンプ回路７１の回路図である。
【００２７】
図３に示すように、差動アンプ回路７１に含まれるコンパレータ１３０は、カレントミラー接続されたＰチャンネル型ＭＯＳトランジスタＭ１，Ｍ３と、ゲート電極にそれぞれ参照電圧ＶＲＥＦ１及び内部電圧ＶＡＲＹが供給されるＮチャンネル型ＭＯＳトランジスタＭ４，Ｍ５と、定電流源として機能するＮチャンネル型ＭＯＳトランジスタＭ６によって構成されている。トランジスタＭ１，Ｍ３のソースは電源電位ＶＤＤが供給される電源端子５１に接続されており、ドレインはそれぞれトランジスタＭ４，Ｍ５のドレインに接続されている。トランジスタＭ１，Ｍ３のゲート電極は、トランジスタＭ３のドレインに共通接続されている。また、トランジスタＭ４，Ｍ５のソースは、トランジスタＭ６のドレインに共通接続されている。トランジスタＭ６のソースは電源電位ＶＳＳが供給される電源端子５２に接続されており、そのゲート電極にはバイアス電位ＶＢ１が供給される。
【００２８】
かかる構成により、コンパレータ１３０は参照電圧ＶＲＥＦ１と内部電圧ＶＡＲＹのレベルを比較し、その電位差によって生じるトランジスタＭ１，Ｍ４の差電流が出力ノードＮ１に流れる。
【００２９】
出力ノードＮ１は、ドライバ回路１４０を構成するＰチャンネル型ＭＯＳトランジスタＭ１１のゲート電極に接続されている。トランジスタＭ１１は、電源配線Ｌ１を駆動するドライバトランジスタであり、そのソースは電源電位ＶＤＤが供給される電源端子５１に接続され、ドレインは電源配線Ｌ１に接続されている。ドライバ回路１４０は、電源配線Ｌ１と電源端子５２との間に接続されたＮチャンネル型ＭＯＳトランジスタＭ１２をさらに備えており、そのゲート電極にはバイアス電位ＶＢ２が供給される。これにより、トランジスタＭ１２は定電流源として機能する。
【００３０】
以上の構成により、内部電圧ＶＡＲＹのレベルが参照電圧ＶＲＥＦ１よりも低下すると、出力ノードＮ１にはドライバ回路１４０からコンパレータ１３０に向けて電流が流れるため、ドライバトランジスタＭ１１のゲートソース間電圧が増大し、その結果、内部電圧ＶＡＲＹのレベルが上昇する。逆に、内部電圧ＶＡＲＹのレベルが参照電圧ＶＲＥＦ１よりも上昇すると、出力ノードＮ１にはコンパレータ１３０からドライバ回路１４０に向けて電流が流れるため、ドライバトランジスタＭ１１のゲート−ソース間電圧が低下し、その結果、内部電圧ＶＡＲＹのレベルが低下する。このような制御により、内部電圧ＶＡＲＹのレベルは、参照電圧ＶＲＥＦ１と等しいレベルに安定化される。
【００３１】
ここで、図３に示す容量ＣＬは電源配線Ｌ１の負荷容量であり、抵抗ＲＣ及び容量ＣＣはポール・ゼロ方式の位相補償回路である。ポール・ゼロ方式の位相補償回路は、トランジスタＭ１，Ｍ４のドレイン抵抗とドライバトランジスタＭ１１のゲート−ソース間容量によって生じるポールを、抵抗ＲＣ及び容量ＣＣによるゼロ点でキャンセルするものである。
【００３２】
上述の通り、本実施形態ではＶＤＤ＝１．１Ｖ、ＶＡＲＹ＝０．８Ｖであることから、内部電圧ＶＡＲＹの電圧降下量は０．３Ｖである。一方、本実施形態ではＶＰＥＲＩ＝１．０Ｖであることから、内部電圧ＰＥＲＩの電圧降下量は０．１Ｖしかない。このため、差動アンプ回路７０の回路構成を図３に示した差動アンプ回路７１と同じ回路構成とすると、ドライバ回路１２０の電流供給能力が不十分となるおそれがある。なぜならば、図３に示した差動アンプ回路７１では、トランジスタＭ４，Ｍ５のソース電位がＶＲＥＦ１−Ｖｔ（ＶｔはトランジスタＭ４，Ｍ５のしきい値電圧）に固定されるため、出力ノードＮ１の電位もＶＲＥＦ１−Ｖｔ未満にはならず、その結果、ドライバトランジスタＭ１１のゲート−ソース間電圧もＶＤＤ−ＶＲＥＦ１＋Ｖｔを超えることができないからである。
【００３３】
上記の問題は、図１２に示した従来の差動アンプ回路を用いることにより解消される。これは、図１２に示した差動アンプ回路では出力ノードＮ１がプッシュプル方式で駆動されるため、出力ノードＮ１の電位をＶＤＤからＶＳＳまで振幅させることができるからである。しかしながら、図１２に示した差動アンプ回路は、トランジスタＭ１，Ｍ３〜Ｍ６からなる差動回路部に、トランジスタＭ７〜Ｍ１０からなる差動−シングルエンド変換回路が付加される構成となるため、その分応答速度が遅くなる。また、トランジスタＭ７，Ｍ８，Ｍ１０ドレイン−ソース間に比較的大きな電圧が掛かるためドレイン抵抗が低下し、これによる利得の低下によって出力電圧誤差が大きくなるという問題も生じる。
【００３４】
既に説明したとおり、図１２に示した差動アンプ回路において応答速度を高めるためには、カレントミラー回路ＣＭ１，ＣＭ２の電流比を１：ｋ（ｋ＜１）とすればよい。しかしながら、この場合にはカレントミラー回路ＣＭ１，ＣＭ２の出力電流が１／ｋ倍となり、消費電流が増大してしまう。また、カレントミラー回路ＣＭ１，ＣＭ２の電流比を１：ｋとしても電圧利得は変化しないため、出力電圧誤差が低減されることもない。以下説明する本発明の好ましい実施形態による差動アンプ回路は、このような問題が解決され、応答速度が速く、且つ、出力電圧誤差が小さいという特徴を有している。
【００３５】
図４は、本発明の第１の実施形態による差動アンプ回路７０の回路図である。
【００３６】
図４に示すように、差動アンプ回路７０に含まれるコンパレータ１１０は、差動形式に接続されたＮチャンネル型ＭＯＳトランジスタＭ４，Ｍ５と、定電流源として機能するＮチャンネル型ＭＯＳトランジスタＭ６と、カレントミラー回路ＣＭ１１〜ＣＭ１３とを備える。尚、図４において、図３及び図１２に示した要素と対応する要素には同じ符号が付されている。トランジスタＭ４，Ｍ５のゲート電極は一対の入力端子を構成し、トランジスタＭ４，Ｍ５のドレインは一対のノードを構成する。
【００３７】
カレントミラー回路ＣＭ１１は、Ｐチャンネル型ＭＯＳトランジスタＭ３を入力側、Ｐチャンネル型ＭＯＳトランジスタＭ２，Ｍ８を出力側とする回路であり、これらトランジスタＭ３，Ｍ２，Ｍ８のゲート電極はトランジスタＭ３のドレインに共通接続されている。トランジスタＭ３，Ｍ２，Ｍ８のソースは、電源電位ＶＤＤが供給される電源端子５１に接続されている。かかる構成により、トランジスタＭ２，Ｍ８にはトランジスタＭ３に流れる入力電流に比例した出力電流が流れることになる。トランジスタＭ３に流れる入力電流は、トランジスタＭ５に流れる電流に等しい。本実施形態では、トランジスタＭ３，Ｍ８，Ｍ２のサイズ比は１：１：１−ｋ（ｋ＜１）である。
【００３８】
カレントミラー回路ＣＭ１２は、Ｐチャンネル型ＭＯＳトランジスタＭ１を入力側、Ｐチャンネル型ＭＯＳトランジスタＭ７を出力側とする回路であり、これらトランジスタＭ１，Ｍ７のゲート電極はトランジスタＭ１のドレインに共通接続されている。トランジスタＭ１，Ｍ７のソースは、電源電位ＶＤＤが供給される電源端子５１に接続されている。かかる構成により、トランジスタＭ７にはトランジスタＭ１に流れる入力電流に比例した出力電流が流れることになる。また、トランジスタＭ１のドレインには、カレントミラー回路ＣＭ１１を構成するトランジスタＭ２のドレインが接続されている。このため、トランジスタＭ１に流れる入力電流と、トランジスタＭ２に流れる出力電流の和が、トランジスタＭ４に流れることになる。本実施形態では、トランジスタＭ１，Ｍ７のサイズ比はｋ：１である。
【００３９】
カレントミラー回路ＣＭ１３は、Ｎチャンネル型ＭＯＳトランジスタＭ９を入力側、Ｎチャンネル型ＭＯＳトランジスタＭ１０を出力側とする回路であり、これらトランジスタＭ９，Ｍ１０のゲート電極はトランジスタＭ９のドレインに共通接続されている。トランジスタＭ９，Ｍ１０のソースは、接地電位ＶＳＳが供給される電源端子５２に接続されている。かかる構成により、トランジスタＭ１０にはトランジスタＭ９に流れる入力電流に比例した出力電流が流れることになる。トランジスタＭ９に流れる入力電流は、カレントミラー回路ＣＭ１２を構成するトランジスタＭ７によって与えられる。本実施形態では、トランジスタＭ９，Ｍ１０のサイズ比は１：１である。
【００４０】
図４に示すように、カレントミラー回路ＣＭ１１，ＣＭ１３を構成するトランジスタＭ８，Ｍ１０は、電源端子５１，５２間に直列接続されている。このため、トランジスタＭ８に流れる出力電流とトランジスタＭ１０に流れる出力電流に差が生じている場合、かかる差電流Ｉｏが出力ノードＮ１に流れることになる。ドライバ回路１２０の構成は図３に示したドライバ回路１４０と同じであり、ドライバトランジスタＭ１１のゲート電極に出力ノードＮ１が接続されている。
【００４１】
次に、図４に示す差動アンプ回路７０の動作について説明する。
【００４２】
まず、内部電圧ＶＰＥＲＩのレベルが参照電圧ＶＲＥＦ０に対してｖｉだけ変化すると、トランジスタＭ５に流れる電流はｉだけ変化する。ここで、トランジスタＭ５の相互コンダクタンスをｇｍｎ１とすると、
ｉ＝ｇｍｎ１ｖｉ
である。かかる電流変化ｉはカレントミラー回路ＣＭ１１に入力され、出力電流の変化となって現れる。ここで、カレントミラー回路ＣＭ１１を構成するトランジスタＭ３，Ｍ８のサイズ比は１：１であり、トランジスタＭ３，Ｍ２のサイズ比は１：１−ｋであることから、トランジスタＭ８に流れる出力電流の電流変化はｉ、トランジスタＭ２に流れる出力電流の電流変化はｉ（１−ｋ）となる。
【００４３】
一方、トランジスタＭ５に流れる電流がｉだけ変化すると、トランジスタＭ４に流れる電流は−ｉだけ変化する。これは、トランジスタＭ６が定電流源であり、これに流れる電流がＩｓで一定だからである。したがって、定常状態においてはトランジスタＭ５，Ｍ４にそれぞれＩｓ／２の電流が流れている。
【００４４】
ここで、トランジスタＭ２，Ｍ４は直列接続されていることから、これらのトランジスタに流れる電流に差が生じると、かかる差電流がトランジスタＭ１に流れることになる。本例では、トランジスタＭ２の電流変化はｉ（１−ｋ）であり、トランジスタＭ４の電流変化は−ｉであることから、その差電流である−ｉ（２−ｋ）がトランジスタＭ１に入力電流として流れることになる。かかる電流変化−ｉ（２−ｋ）はカレントミラー回路ＣＭ１２に入力され、出力電流の変化となって現れる。ここで、カレントミラー回路ＣＭ１２を構成するトランジスタＭ１，Ｍ７のサイズ比はｋ：１であることから、トランジスタＭ７に流れる出力電流の電流変化は−ｉ（２−ｋ）／ｋとなる。
【００４５】
トランジスタＭ７に流れる出力電流の電流変化は、カレントミラー回路ＣＭ１３に入力され、出力電流の変化となって現れる。ここで、カレントミラー回路ＣＭ１３を構成するトランジスタＭ９，Ｍ１０のサイズ比は１：１であることから、トランジスタＭ１０に流れる出力電流の電流変化も−ｉ（２−ｋ）／ｋとなる。
【００４６】
そして、トランジスタＭ８，Ｍ１０は直列接続されていることから、これらのトランジスタに流れる電流に差が生じると、かかる差電流Ｉｏが出力ノードＮ１に流れることになる。本例では、トランジスタＭ８の電流変化はｉであり、トランジスタＭ１０の電流変化は−ｉ（２−ｋ）／ｋであることから、その差電流Ｉｏである−２ｉ／ｋが出力ノードＮ１に流れることになる。
【００４７】
ここで、図１２に示した従来の差動アンプ回路においてカレントミラー回路ＣＭ１，ＣＭ２の電流比をいずれも１：１とした場合、内部電圧ＶＰＥＲＩの電圧変化ｖｉに対して出力ノードＮ１に流れる差電流Ｉｏは−２ｉとなることから、本実施形態では従来に比べて差電流が１／ｋ倍に増大されていることが分かる。これにより、内部電圧ＶＰＥＲＩの電圧変化に対してより高速な応答が可能となる。尚、図１２に示した差動アンプ回路においても、カレントミラー回路ＣＭ１，ＣＭ２の電流比をいずれも１：ｋに設計すれば、出力ノードＮ１に流れる差電流Ｉｏは本実施形態と同様、−２ｉ／ｋとなる。しかしながら、この場合、カレントミラー回路ＣＭ１，ＣＭ２の出力電流が１／ｋ倍となり、消費電流が増大してしまうのに対し、本実施形態では、トランジスタＭ１，Ｍ２の合計サイズと、トランジスタＭ７のサイズの比が１：１であることから、図１２に示した差動アンプ回路においてカレントミラー回路ＣＭ１，ＣＭ２の電流比を１：１とした場合と同じ消費電力に抑えることが可能となる。しかも、合計したトランジスタサイズも変わらないことから、チップ上における占有面積が増大することもない。
【００４８】
さらに、図１２に示した差動アンプ回路においてカレントミラー回路ＣＭ１，ＣＭ２の電流比を１：ｋに設計しても、トランジスタＭ８，Ｍ１０のドレイン抵抗がｋ倍となるため、電流変化量×ドレイン抵抗で定義される電圧利得は、カレントミラー回路ＣＭ１，ＣＭ２の電流比が１：１である場合と変わらない。これに対し、本実施形態では、トランジスタＭ８，Ｍ１０のドレイン抵抗がｋ倍にならないため、電圧利得を１／ｋ倍とすることが可能となる。これにより、出力電圧誤差についても低減することが可能となる。
【００４９】
図５は、本発明の第２の実施形態による差動アンプ回路７０の回路図である。
【００５０】
図５に示す差動アンプ回路７０は、トランジスタＭ２のドレインがトランジスタＭ５のドレインに接続され、トランジスタＭ２のゲート電極がトランジスタＭ４のドレインに接続されている。本実施形態では、カレントミラー回路ＣＭ１１を構成するトランジスタＭ３，Ｍ８のサイズ比はｋ：１であり、カレントミラー回路ＣＭ１２を構成するトランジスタＭ１，Ｍ２，Ｍ７のサイズ比は１：１−ｋ：１である。その他の点は、図４に示した差動アンプ回路と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図４に示した差動アンプ回路と同じ効果を得ることが可能である。
【００５１】
図６は、本発明の第３の実施形態による差動アンプ回路７０の回路図である。
【００５２】
図６に示すように、本実施形態による差動アンプ回路７０においては、カレントミラー回路ＣＭ１３がカスコード接続された２つのカレントミラー回路ＣＭ１３ａ，ＣＭ１３ｂによって構成されている。カレントミラー回路ＣＭ１３ａはＮチャンネル型ＭＯＳトランジスタＭ９，Ｍ１０からなり、カレントミラー回路ＣＭ１３ｂはＮチャンネル型ＭＯＳトランジスタＭ９'，Ｍ１０'からなる。かかる構成により、トランジスタＭ１０，Ｍ１０'のドレイン抵抗が高くなることから電圧利得が高くなり、その結果出力電圧誤差をより低減することが可能となる。
【００５３】
具体的には、トランジスタＭ１０，Ｍ１０'の相互コンダクタンスをｇｍｎ２とし、ドレイン抵抗をｒｄｎ２とした場合、トランジスタＭ１０，Ｍ１０'のドレイン抵抗の合計値ｒｄは、
ｒｄ＝ｇｍｎ２ｒｄｎ２２
で与えられ、トランジスタＭ８のドレイン抵抗ｒｄｐ１よりも十分に大きくなる。すなわち従来はｒｄｐ１とｒｄｎ２の並列接続値で決まっていた差動アンプの出力抵抗は、ほぼｒｄｐ１だけで決まるようになる。ここで、もし、この対策だけで利得が不十分な場合は、Ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ８もカスコード接続すればよい。
【００５４】
但し、本実施形態では、出力ノードＮ１の等価出力抵抗が大きくなることから、出力ノードＮ１の等価出力抵抗とドライバトランジスタＭ１１のゲート容量とで生ずる極が低周波側にシフトする。これにより帰還ループが不安定化するが、本実施形態ではトランジスタＭ１０，Ｍ１０'の接続点と電源配線Ｌ０との間に位相補償容量ＣＭＣを挿入することにより帰還ループの安定化を図っている。その他の点は、図４に示した差動アンプ回路と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５５】
図７は、第３の実施形態による差動アンプ回路７０のゲイン線図である。図７において実線で示す特性は、位相補償容量ＣＭＣが存在しない場合の差動段利得、出力段利得及び総合利得を示し、破線で示す特性は、位相補償容量ＣＭＣを挿入した場合の差動段利得、出力段利得及び総合利得を示す。また、黒丸は極、白丸はゼロ点である。
【００５６】
図７に示す符号ωｚは、ポール・ゼロ方式の位相補償回路を構成する抵抗ＲＣ及び容量ＣＣによって生じるゼロ点周波数である。符号ωｐ１は、トランジスタＭ８の等価出力抵抗ｒｄｐ１とドライバトランジスタＭ１１のゲート容量によって生じる極周波数である。符号ωｐ２は、負荷容量ＣＬ、容量ＣＣ及びトランジスタＭ１１の等価出力抵抗ｒｄｐ２によって生じる極周波数である。符号ωｐ３は、負荷容量ＣＬ、容量ＣＣ及び抵抗ＲＣによって生じる極周波数である。図７には、これらゼロ点周波数ωｚ、極周波数ωｐ１、ωｐ２、ωｐ３の計算式も併記している。尚、図７の計算式に用いたパラメータの意味は、図８に示すとおりである。
【００５７】
差動アンプ回路の位相は、極周波数を通過する度に９０°遅れ、ゼロ点周波数を通過する度に９０°進む。帰還ループの安定性は、総合利得が０ｄＢとなる周波数での位相回転角の１８０°遅れに対する余裕、すなわち位相余裕で決まる。必要な位相余裕は用途により異なるが、一般にオンチップ・レギュレータでは３０°以上必要と言われている。
【００５８】
図７において実線で示すように、位相補償容量ＣＭＣが存在しない場合、周波数を低周波数側から高周波数側に移動させると、総合利得が０ｄＢになる前に２つの極周波数ωｐ２、ωｐ１を通過することになる。これは、位相が１８０°遅れることを意味する。ここで、ゼロ点周波数ωｚは極周波数ωｐ１より少し高い周波数にあり、総合利得が０ｄＢとなる周波数においては位相が１８０°より少し戻され、安定状態にあるとする。この状態で差動アンプの利得が上がれば、総合利得が０ｄＢとなる周波数がさらに高周波側へずれて位相シフト量が増え、不安定度が増大する可能性がある。また、差動アンプの極が低周波側へずれると、総合利得が０ｄＢとなる周波数が低周波側へシフトし、ゼロ点周波数ωｚによる位相進み効果が小さくなって不安定度が増加する。
【００５９】
尚、上記の現象は、利得や極周波数のずれが数倍以上になると顕著になり、位相シフトに大きな影響を与える。図４〜図６に示すトランジスタＭ２の追加や、図６に示すカレントミラー回路ＣＭ１３ａ，ＣＭ１３ｂのカスコード接続は、利得や極周波数に２倍から１０倍程度の大きな変化を与えるため、１／ｋの値は２〜４程度と小さめに設計することが好ましい。
【００６０】
図７に示すように、位相補償容量ＣＭＣを接続すると破線で示す特性に変化する。すなわち、位相補償容量ＣＭＣは、極周波数ωｐ１を低周波側の極周波数ωｐ１'と高周波側の極周波数ωｐ１"に分裂させ、差動段（コンパレータ）の低域から中域にかけての利得を低下させる。ここで、出力ノードＮ１からは、位相補償容量ＣＭＣの容量値が出力段の利得と同じｇｍｎ２ｒｄｎ２２倍されたように見えるので、位相補償容量ＣＭＣの容量値と差動段の出力抵抗ｒｄｐ１により極周波数ωｐ１は、より低い極周波数ωｐ１'へシフトする。これにより差動段の低周波域の利得が低下する。一方、極周波数ωｐ１"は、出力段の相互コンダクタンスｇｍｐ２と負荷容量ＣＬでできる極周波数ｇｍｐ２／ＣＬが、トランジスタＭ１０'によってｒｄｐ１ｇｍｎ２倍に増幅されたのと等価になり、極周波数ωｐ１より高周波側へシフトする。
【００６１】
このとき、他の極周波数やゼロ点周波数は位相補償容量ＣＭＣが存在しない場合と同じである。このため、総合利得が０ｄＢとなる周波数が極周波数ωｐ１より低くなり、安定性が増すことになる。ただし、位相補償容量ＣＭＣが存在すると、総合利得が０ｄＢとなる周波数がゼロ点周波数ωｚから遠ざかることにもなるため、極周波数ωｐ１における利得を充分に下げないと（例えば−１０ｄＢ以下）効果がないか、逆に不安定性が増す可能性がある。位相補償容量ＣＭＣの好ましい値は負荷容量ＣＬによって異なるが、ＤＲＡＭの周辺回路に用いる内部電圧ＶＰＥＲＩの負荷容量ＣＬを想定した場合、１〜５ｐＦが適当である。この値は、容量ＣＣが１０００ｐＦ程度であるのに較べて非常に小さいと言える。
【００６２】
尚、位相補償容量ＣＭＣをドライバトランジスタＭ１１のゲート−ドレイン間に接続する方法も考えられるが、この方法では、高周波になると位相補償容量ＣＭＣのインピーダンスが低下し、ドライバトランジスタＭ１１がダイオード接続に近い状態となる。この状態でドライバトランジスタＭ１１のソース電位、すなわち電源電圧ＶＤＤが変動すると、その変動がそのまま内部電圧ＶＰＥＲＩに反映されてしまう。これに対し、図６に示す差動アンプ回路７０では、トランジスタＭ１０'のドレイン抵抗が非常に高い（数１００ｋΩ程度）ため、ＶＤＤ変動に伴い出力ノードＮ１の電位が変動してもトランジスタＭ１０'のソースにその変動がほとんど伝わらない。このため、出力ノードＮ１の電位変動が電源配線Ｌ０にほとんど伝わらず、電源電圧変動除去比（ＰＳＲＲ）の劣化が少なくなる。
【００６３】
尚、位相補償容量ＣＭＣとしては、通常のミラー補償容量のように無極性の容量素子を用いることは必須でなく、ＭＯＳゲート容量を用いることも可能である。これは、トランジスタＭ１０'のソース電位がＶｔ＋α≒０．７Ｖであり、出力される内部電圧ＶＰＥＲＩのレベル（１．０Ｖ）よりも低いためである。但し、両者の差は０．３Ｖ程度であるので、しきい値電圧の低いＭＯＳトランジスタ又はデプレッション型のＭＯＳトランジスタのゲート容量を用いることが好ましい。ＭＯＳゲート容量の使用は、無極性容量を形成するプロセスが用いられない論理ＬＳＩなどにおいて有利である。
【００６４】
図９は、３０ｎｍプロセスの素子パラメータを用いた計算機シミュレーションによる負荷電流−出力電圧特性を示すグラフであり、実線は図６に示した第３の実施形態による差動アンプ回路７０の特性、破線は図１２に示した従来の差動アンプ回路の特性、一点鎖線は図１２に示した従来の差動アンプ回路においてカレントミラー回路ＣＭ３をカスコード接続した場合の特性をそれぞれ示している。
【００６５】
図９に示すように、第３の実施形態による差動アンプ回路７０の方が、他の差動アンプ回路に比べて電圧誤差が小さく、且つ、負荷電流ＩＬに対する出力電圧変動も小さいことがわかる。これは、第３の実施形態による差動アンプ回路７０が他の差動アンプ回路よりも高利得であることを示している。
【００６６】
図１０は、３０ｎｍプロセスの素子パラメータを用いた計算機シミュレーションによる負荷電流変動時の出力電圧の過渡応答特性を示すグラフであり、実線は図６に示した第３の実施形態による差動アンプ回路７０の特性、破線は図１２に示した従来の差動アンプ回路の特性、一点鎖線は図１２に示した従来の差動アンプ回路においてカレントミラー回路ＣＭ３をカスコード接続し、且つ、位相補償容量ＣＭＣを接続した場合の特性をそれぞれ示している。
【００６７】
図１０に示すように、第３の実施形態による差動アンプ回路７０の方が、他の差動アンプ回路に比べて高速な応答速度を有していることがわかる。これは、第３の実施形態による差動アンプ回路７０の方が、電圧変動に応じて生成される差電流が大きいためである。また、第３の実施形態による差動アンプ回路７０の方が、図１２に示した従来の差動アンプ回路よりもリンギング量が小さい。これは、位相補償容量ＣＭＣを接続したことによる効果と考えられる。一点鎖線で示す特性は、実線で示す差動アンプ回路７０の特性よりもやや安定であるが、これは、利得が低い分、位相補償容量ＣＭＣの効果が強く表れたためであると考えられる。
【００６８】
以上説明した第１〜第３の実施形態による差動アンプ回路７０においては、差動形式に接続された一対のＭＯＳトランジスタをＮチャンネル型としているが、図１１に示す第４の実施形態による差動アンプ回路７０のように、これらをＰチャンネル型としても構わない。図１１に示す差動アンプ回路７０は、図６に示すコンパレータ１１０に含まれる各トランジスタの導電型が全て逆になっている他は、接続関係に違いはない。図１１に示す差動アンプ回路７０は、差動形式に接続された一対のＭＯＳトランジスタがＰチャンネル型であるため、生成すべき内部電圧ＶＰＥＲＩのレベルが低い場合（特にＶＤＤ／２以下である場合）に有利である。
【００６９】
以上説明したように、本発明の各実施形態によれば、応答速度が速く、且つ、出力電圧誤差の小さい差動アンプ回路及びこれを備えた半導体装置を提供することが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７１】
例えば、上記各実施形態においては、ＭＯＳトランジスタを用いて差動アンプ回路を構成しているが、使用するトランジスタの種類がＭＯＳトランジスタに限定されるものではなく、他の種類のトランジスタ、例えばバイポーラ型トランジスタを用いても構わない。
【符号の説明】
【００７２】
１０      半導体装置
１１      メモリセルアレイ
１２      センス回路
１３      行デコーダ
１４      列デコーダ
２０      アドレス端子
２１      ロウアドレスバッファ
２２      カラムアドレスバッファ
３０      コマンド端子
３１      コマンドデコーダ
３２      コントロールロジック
４０      データ端子
４１      読み出しアンプ
４２      書き込みドライバ
４３      入出力バッファ
５０      内部電圧発生回路
５１，５２    電源端子
６０      参照電圧発生回路
７０，７１    差動アンプ回路
１１０，１３０    コンパレータ
１２０，１４０    ドライバ回路
ＣＣ，ＣＬ，ＣＭＣ    容量
ＣＭ１１〜ＣＭ１３，ＣＭ１３ａ，ＣＭ１３ｂ    カレントミラー回路
Ｌ０，Ｌ１    電源配線
Ｍ１１〜Ｍ１２    トランジスタ
Ｎ１      出力ノード
ＲＣ      抵抗
ＶＡＲＹ，ＶＰＥＲＩ    内部電圧
ＶＢ１，ＶＢ１    バイアス電位
ＶＲＥＦ０，ＶＲＥＦ１    参照電圧
【図１】
2013239898.tif 000003
【図２】
2013239898.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013239898.tif 000011
【図１０】
2013239898.tif 000012
【図１１】
2013239898.tif 000013
【図１２】
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