(57)【要約】      （修正有）【課題】電源電圧近傍の電圧範囲における振幅差偏差の低減と、低消費電力との両方を実現する。【解決手段】演算増幅器回路が、入力端子１１、１２と、出力端子１３、１４と、第１入力及び第２入力を有する差動段１、２と、差動段１、２の第１入力及び第２入力との間の接続関係を切り換えるクロススイッチ７と、正、負両電源電圧の中間である中間電源電圧と正電源電圧との供給を受けて動作する正専用出力段３と、前記中間電源電圧と負電源電圧との供給を受けて動作する負専用出力段４と、正専用出力段３及び負専用出力段４の出力と出力端子１３、１４の間の接続関係を切り換えるクロススイッチ８、６とを具備する。差動段１、２の各出力は、正専用出力段３と負専用出力段４の各入力に選択的に接続される。クロススイッチ６は、正専用出力段３及び負専用出力段４の出力と差動段１、２の第１入力及び第２入力との間の接続関係を切り換える。【選択図】図７
2013172398.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２入力端子と、
正電源電圧と負電源電圧との供給を受けて動作し、第１入力及び第２入力を有する第１差動段と、
前記正電源電圧と前記負電源電圧との供給を受けて動作し、第１入力及び第２入力を有する第２差動段と、
前記第１及び前記第２入力端子と、前記第１及び前記第２差動段の第１入力及び第２入力との間の接続関係を切り換える第１クロススイッチと、
前記負電源電圧より高く前記正電源電圧より低い第１中間電源電圧と前記正電源電圧との供給を受けて動作する正専用出力段と、
前記正電源電圧より低く前記負電源電圧より高い第２中間電源電圧と前記負電源電圧との供給を受けて動作する負専用出力段と、
第１及び第２出力端子と、
前記正専用出力段及び前記負専用出力段の出力と前記第１及び第２出力端子の間の接続関係を切り換える第２クロススイッチと、
第３クロススイッチ
とを具備し、
前記第１差動段の出力が前記正専用出力段と前記負専用出力段の一方の入力に選択的に接続され、
前記第２差動段の出力が前記正専用出力段と前記負専用出力段の他方の入力に選択的に接続され、
前記第３クロススイッチは、前記正専用出力段及び前記負専用出力段の出力と前記第１及び前記第２差動段の第１入力及び第２入力との間の接続関係を切り換える
演算増幅器回路。
【請求項２】
請求項１に記載の演算増幅器回路であって、
前記第１クロススイッチは、
前記第１入力端子と前記第１差動段の前記第１入力の間に接続された第１スイッチと、
前記第２入力端子と前記第２差動段の前記第１入力の間に接続された第２スイッチと、
前記第１入力端子と前記第２差動段の前記第１入力の間に接続された第３スイッチと、
前記第２入力端子と前記第１差動段の前記第１入力の間に接続された第４スイッチと、
前記第１入力端子と前記第１差動段の前記第２入力の間に接続された第５スイッチと、
前記第２入力端子と前記第２差動段の前記第２入力の間に接続された第６スイッチと、
前記第１入力端子と前記第２差動段の前記第２入力の間に接続された第７スイッチと、
前記第２入力端子と前記第１差動段の前記第２入力の間に接続された第８スイッチ
とを備える
演算増幅器回路。
【請求項３】
請求項１又は２に記載の演算増幅器回路であって、
前記第１差動段及び前記第２差動段のそれぞれは、
前記第１入力及び第２入力に接続されたＮチャンネル差動トランジスタ対を構成する第１及び第２ＮＭＯＳトランジスタと、
前記第１入力及び第２入力に接続されたＰチャンネル差動トランジスタ対を構成する第１及び第２ＰＭＯＳトランジスタと、
第３ＰＭＯＳトランジスタと、
第３ＮＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインと前記第３ＮＭＯＳトランジスタのドレインの間に接続された第１浮遊電流源と、
それぞれ、前記第１及び第２ＮＭＯＳトランジスタのドレインに接続されたドレインと、前記正電源電圧が共通に供給されるソースと、前記第３ＰＭＯＳトランジスタのドレインに共通に接続されたゲートとを有する第５及び第６ＰＭＯＳトランジスタと、
それぞれ、前記第１及び第２ＰＭＯＳトランジスタのドレインに接続されたドレインと、前記負電源電圧が共通に供給されるソースと、前記第３ＮＭＯＳトランジスタのドレインに共通に接続されたゲートとを有する第５及び第６ＮＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのソースを前記第５ＰＭＯＳトランジスタのドレインと前記第６ＰＭＯＳトランジスタのドレインの一方に選択的に接続する第１スイッチ群と、
前記第３ＮＭＯＳトランジスタのソースを前記第５ＮＭＯＳトランジスタのドレインと前記第６ＮＭＯＳトランジスタのドレインの一方に選択的に接続する第２スイッチ群
とを備え、
前記正専用出力段及び前記負専用出力段のそれぞれは、
第１出力ＰＭＯＳトランジスタと、
第１出力ＮＭＯＳトランジスタと、
一端が前記第１出力ＰＭＯＳトランジスタのゲートに他端が前記第１出力ＮＭＯＳトランジスタのゲートの間に接続された第２浮遊電流源と、
前記第２浮遊電流源の一端にドレインが接続され、ゲートにバイアス電圧が供給される第４ＰＭＯＳトランジスタと、
前記第２浮遊電流源の一端にドレインが接続され、ゲートにバイアス電圧が供給される第４ＰＭＯＳトランジスタ
とを備え、
前記正専用出力段の第１出力ＰＭＯＳトランジスタのソースには前記正電源電圧が供給され、
前記正専用出力段の第１出力ＮＭＯＳトランジスタのソースには前記第１中間電源電圧が供給され、
前記負専用出力段の第１出力ＰＭＯＳトランジスタのソースには前記第２中間電源電圧が供給され、
前記正専用出力段の第１出力ＮＭＯＳトランジスタのソースには前記負電源電圧が供給され、
前記第１差動段及び第２差動段のそれぞれは、更に、
前記第５ＰＭＯＳトランジスタのドレインと第６ＰＭＯＳトランジスタのドレインとを、選択的に、前記正専用出力段又は前記負専用出力段の前記第４ＰＭＯＳトランジスタのソースに接続する第３スイッチ群と、
前記第５ＮＭＯＳトランジスタのドレインと第６ＮＭＯＳトランジスタのドレインとを、選択的に、前記正専用出力段又は前記負専用出力段の前記第４ＮＭＯＳトランジスタのソースに接続する第４スイッチ群と、
とを備える
演算増幅器回路。
【請求項４】
請求項１乃至３のいずれかに記載の演算増幅器回路であって、
当該演算増幅器回路が、周期的に、前記第１乃至第４状態に順次に設定され、
当該演算増幅器回路が第１状態に設定されると、前記第１入力端子が前記第１差動段の第１入力に接続され、前記第２入力端子が前記第２差動段の第１入力に接続され、前記第１差動段の出力が前記正専用出力段の入力に接続され、前記第２差動段の出力が前記負専用出力段の入力に接続され、前記正専用出力段の出力が前記第１出力端子と前記第１差動段の第２入力とに接続され、前記負専用出力段の出力が前記第２出力端子と前記第２差動段の第２入力とに接続され、
当該演算増幅器回路が第２状態に設定されると、前記第１入力端子が前記第２差動段の第１入力に接続され、前記第２入力端子が前記第１差動段の第１入力に接続され、前記第１差動段の出力が前記負専用出力段の入力に接続され、前記第２差動段の出力が前記正専用出力段の入力に接続され、前記正専用出力段の出力が前記第２出力端子と前記第２差動段の第２入力とに接続され、前記負専用出力段の出力が前記第１出力端子と前記第１差動段の第２入力とに接続され、
当該演算増幅器回路が第３状態に設定されると、前記第１入力端子が前記第１差動段の第２入力に接続され、前記第２入力端子が前記第２差動段の第２入力に接続され、前記第１差動段の出力が前記正専用出力段の入力に接続され、前記第２差動段の出力が前記負専用出力段の入力に接続され、前記正専用出力段の出力が前記第１出力端子と前記第１差動段の第１入力とに接続され、前記負専用出力段の出力が前記第２出力端子と前記第２差動段の第１入力とに接続され、
当該演算増幅器回路が第４状態に設定されると、前記第１入力端子が前記第２差動段の第２入力に接続され、前記第２入力端子が前記第１差動段の第２入力に接続され、前記第１差動段の出力が前記負専用出力段の入力に接続され、前記第２差動段の出力が前記正専用出力段の入力に接続され、前記正専用出力段の出力が前記第２出力端子と前記第２差動段の第１入力とに接続され、前記負専用出力段の出力が前記第１出力端子と前記第１差動段の第１入力とに接続される
演算増幅器回路。
【請求項５】
請求項１乃至４のいずれかに記載の演算増幅器回路を具備し、
前記演算増幅器回路は、表示パネルの配線を駆動する
表示パネルドライバ。
【請求項６】
表示パネルと、
請求項１乃至４のいずれかに記載の演算増幅器回路を備える表示パネルドライバ
とを具備し、
前記演算増幅器回路は、前記表示パネルの配線を駆動する
パネル表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器回路、表示パネルドライバ、及び、表示装置に関し、特に、表示パネルのデータ線（信号線、ソース線、ドレイン線などとも呼ばれる）を駆動する出力アンプに好適な演算増幅器回路、及び、その応用に関する。
【背景技術】
【０００２】
ＬＣＤ（Liquid Crystal Display）パネルその他の表示パネルを用いた表示装置の性能を決めるキーデバイスの一つが、表示パネルのデータ線を駆動する出力アンプである。出力アンプとしては、一般的に、電圧フォロアとして構成された演算増幅器回路が使用される。
【０００３】
表示パネルドライバの出力アンプに求められる性能の一つは、低消費電力である。これは、一つには、近年の表示パネルの大型化に起因するものである。特にテレビの分野では液晶パネルでさえも１００インチを越えるものまで出てきている状況であり、今後、益々この傾向は変わることはないと思われる。ここで、表示パネルが大型化すると、表示パネルのデータ線負荷が益々重くなることから、これを駆動する出力アンプで消費する電力が大きくなる傾向にある。更には、表示パネルドライバの使用個数を減らすため、１つの表示パネルドライバの出力数が益々増大する方向にあるため、個々の表示パネルドライバの消費電力が益々増加、各表示パネルドライバのチップの温度が異常に高くなるという問題が発生するようになってきた。このチップの温度上昇対策として、例えばチップを搭載するテープに工夫を加えて熱抵抗を低く抑えるとか、チップに放熱テープを貼る等の対策が考えられるが、いずれもコストアップに繋がるものであった。このような観点から、出力アンプの消費電力の低減は重要な技術課題の一つである。
【０００４】
出力アンプに求められる性能の他の一つは、出力アンプの出力電圧の振幅差(swinging voltage)のバラツキの低減である。表示パネルドライバには、多くの出力アンプが設けられるが、この出力アンプの振幅差のバラツキ、即ち、振幅差偏差が大きいと画質が劣化する。振幅差偏差は画質に直接影響を与えるので、振幅差偏差の低減は重要な課題の一つである。
【０００５】
低消費電力化と振幅差偏差の問題に対処するための演算増幅器回路の構成は、例えば、特開２００９−２４４８３０号公報に開示されている。図１は、この公開特許公報に開示された演算増幅器回路の構成を示す図である。図１の演算増幅器回路は、表示パネルの２つのデータ線を駆動する駆動電圧を生成する構成を有している。実際の表示パネルドライバには、表示パネルのデータ線の数に応じた数の演算増幅器回路が設けられることになる。以下、図１に基づき説明する。
【０００６】
図１の演算増幅器回路は、概略的には、差動段１０１、１０２と、その差動段１０１、１０２からの出力を受けて増幅する出力段３、４とを備えている。ここで、各差動段１０１、１０２は相補の関係にある２つの出力を持ち、各出力段３、４は相補の関係にある２つの入力をもつ。ここで、差動段１０１、１０２は、負電源電圧ＶＳＳ（ＧＮＤ）と正電源電圧ＶＤＤとで動作させる。一方、出力段３は、負電源電圧ＶＳＳよりも高い中間電源電圧ＶＭＬと正電源電圧ＶＤＤとで動作させ、中間電源電圧ＶＭＬから正電源電圧ＶＤＤまでの駆動電圧（以下では、「正極性」の駆動電圧と呼ぶ）を出力するように構成されている。以下では、この出力段３を正専用出力段３と呼ぶことがある。一方、出力段４は、負電源電圧ＶＳＳと正電源電圧ＶＤＤよりも低い中間電源電圧ＶＭＨとで動作させ、負電源電圧ＶＳＳから中間電源電圧ＶＭＨまでの駆動電圧（以下では、「負極性」の駆動電圧と呼ぶ）を出力するように構成されている。以下では、この出力段４を負専用出力段４と呼ぶことがある。ここで、中間電源電圧ＶＭＨ及びＶＭＬは、ＶＤＤ／２に近い電圧である。中間電源電圧ＶＭＬ及びＶＭＨを同一にすれば（例えば、中間電源電圧ＶＭＬ及びＶＭＨを、いずれも約ＶＤＤ／２に設定すれば）、１つの電源で中間電源電圧ＶＭＬ及びＶＭＨを供給できる。
【０００７】
図１の演算増幅器回路では、正専用出力段３を（負電源電圧ＶＳＳより高い）中間電源電圧ＶＭＬと正電源電圧ＶＤＤとで動作させることで、正専用出力段３の消費電力を低減している。同様に、負専用出力段４を負電源電圧ＶＳＳと（正電源電圧ＶＤＤよりも低い）中間電源電圧ＶＭＨとで動作させることで、負専用出力段４の消費電力を低減している。
【０００８】
差動段１０１、１０２の出力と出力段３、４の入力の間にクロススイッチ１０５が設けられ、クロススイッチ１０５によって差動段１０１、１０２と出力段３、４との間の接続関係が切り替えられる。詳細には、クロススイッチ１０５は、差動段１０１の２つの相補出力と正専用出力段３の２つの相補入力とを接続するスイッチと、差動段１０１の２つの相補出力と負専用出力段４の２つの相補入力とを接続するスイッチと、差動段１０２の２つの相補出力と負専用出力段４の２つの相補入力とを接続するスイッチと、差動段１０２の２つの相補出力と正専用出力段３の２つの相補入力とを接続するスイッチとを備えている。
【０００９】
更に、差動段１０１、１０２の反転入力と、正専用出力段３、負専用出力段４の出力との間にクロススイッチ１０６が挿入される。このクロススイッチ１０６は、正専用出力段３及び負専用出力段４から差動段１０１及び１０２へのフィードバックの経路を切り換えるためのものである。クロススイッチ１０６は、スイッチＳ６１〜Ｓ６４で構成されている。
【００１０】
加えて、当該演算増幅器回路は、正ＤＡＣ（Digital Analog Converter）及び負ＤＡＣにそれぞれに接続される入力端子１１、１２と、入力端子１１、１２と差動段１０１、１０２の間に挿入されたクロススイッチ１０７を備えている。ここで、正ＤＡＣとは、（電圧ＶＭＬから正電源電圧ＶＤＤまでの範囲にある電圧である）正極性の階調電圧を当該演算増幅器に供給するＤＡＣであり、負ＤＡＣは、（負電源電圧ＶＳＳから中間電源電圧ＶＭＨまでの範囲にある）負極性の階調電圧を当該演算増幅器に供給するＤＡＣである。クロススイッチ１０７は、スイッチＳ７１〜Ｓ７４で構成されている。
【００１１】
また、当該演算増幅器回路は、それぞれ、奇数番目及び偶数番目のデータ線に接続される出力端子１３、１４と、正専用出力段３及び負専用出力段４と出力端子１３、１４との間に設けられたクロススイッチ８とを備えている。例えば、当該演算増幅器回路がＬＣＤパネルを駆動するＬＣＤドライバにおいて使用される場合、ＬＣＤパネルの焼付け防止の目的で各画素に正極性の駆動電圧と負極性の駆動電圧を交互に供給する必要がある。そのため、正専用出力段３と負専用出力段４とを備える図１の構成の場合は出力端子１３、１４と正専用出力段３及び負専用出力段４との間にクロススイッチ８を設ける必要性が生じる。クロススイッチ８は、スイッチＳ８１〜Ｓ８４で構成されている。
【００１２】
図２Ａ、図２Ｂは、図１の演算増幅器回路をトランジスタレベルで具体化した回路の構成を示す図であり、差動段１０１、１０２及び出力段３、４の実際の回路構成の例を示している。図２Ａを参照すると、図１の差動段１０１、１０２は、同一の回路構成であり、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＭＮ５、ＭＮ６と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３、ＭＰ５、ＭＰ６と、定電流源Ｉ１、Ｉ２、Ｉ３と、スイッチＳ１〜Ｓ６とを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、Ｎチャンネル差動トランジスタ対を構成しており、定電流源Ｉ１は、この差動トランジスタ対をバイアスしている。ＰＭＯＳトランジスタＭＰ５、ＭＰ６は、Ｎチャンネル差動トランジスタ対に接続された能動負荷として機能する。ＰＭＯＳトランジスタＭＰ３は、フォールデッド（folded）接続の一部を担っている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、Ｐチャンネル差動トランジスタ対を構成しており、定電流源Ｉ２は、この差動トランジスタ対をバイアスしている。ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、Ｐチャンネル差動トランジスタ対に接続された能動負荷として機能する。ＮＭＯＳトランジスタＭＮ３は、フォールデッド接続の一部を担っている。定電流源Ｉ３は、フォールデッド接続をバイアスする浮遊定電流源である。
【００１３】
詳細には、Ｎチャンネル差動トランジスタ対のＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは定電流源Ｉ１の一端に共通接続され、定電流源Ｉ１の他端は負電源電圧ＶＳＳの端子に接続される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２の各々のドレインはＰＭＯＳトランジスタＭＰ５、ＭＰ６の各々のドレインに接続される。そしてＰＭＯＳトランジスタＭＰ５、ＭＰ６の各々のソースは正電源電圧ＶＤＤの端子に共通接続され、各々のゲートはＰＭＯＳトランジスタＭＰ３のドレインと浮遊定電流源Ｉ３の一端とに共通接続される。ＰＭＯＳトランジスタＭＰ３のドレインとＰＭＯＳトランジスタＭＰ５のドレインとの間にはスイッチＳ１が接続される。そしてＰＭＯＳトランジスタＭＰ３のゲートは、それに接続される定電圧源ＢＰ２でバイアスされる。
【００１４】
同様に、そして、Ｐチャンネル差動トランジスタ対のＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、定電流源Ｉ２の一端に共通接続され、定電流源Ｉ２の他端は正電源電圧ＶＤＤの端子に接続される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２の各々のドレインはＮＭＯＳトランジスタＭＮ５、ＭＮ６の各々のドレインに接続される。そしてＮＭＯＳトランジスタＭＮ５、ＭＮ６の各々のソースは負電源電圧ＶＳＳの端子に共通接続され、各々のゲートはＮＭＯＳトランジスタＭＮ３のドレインと浮遊定電流源Ｉ３の他端とに共通接続される。ＮＭＯＳトランジスタＭＮ３のドレインとＮＭＯＳトランジスタＭＮ５のドレインとの間にはスイッチＳ４が接続される。そしてＮＭＯＳトランジスタＭＮ３のゲートは、それに接続される定電圧源ＢＮ２でバイアスされる。ここで、スイッチＳ１、Ｓ４は、差動段１０１、１０２の能動負荷のバランスをとるために挿入されているスイッチ素子で、常時オン状態にされる。スイッチＳ１、Ｓ４は、省略が可能である。
【００１５】
図２Ａ、図２Ｂの回路構成では、クロススイッチ１０５が差動段１０１、１０２に組み込まれており、スイッチＳ２、Ｓ３、Ｓ５、Ｓ６が図１のクロススイッチ１０５の機能を果たしている。具体的には、差動段１０１、１０２のスイッチＳ２は、それぞれ、正専用出力段３、負専用出力段４の第１入力とＰＭＯＳトランジスタＭＰ６のドレインとの間に接続されており、差動段１０１、１０２のスイッチＳ３は、それぞれ、負専用出力段４、正専用出力段３の第１入力とＰＭＯＳトランジスタＭＰ６のドレインとの間に接続されている。また、差動段１０１、１０２のスイッチＳ５は、それぞれ、正専用出力段３、負専用出力段４の第２入力とＮＭＯＳトランジスタＭＮ６のドレインとの間に接続されており、差動段１０１、１０２のスイッチＳ６は、それぞれ、負専用出力段４、正専用出力段３の第２入力とＮＭＯＳトランジスタＭＮ６のドレインとの間に接続されている。
【００１６】
図２Ｂを参照して、正専用出力段３は、ＮＭＯＳトランジスタＭＮ４、ＭＮ７、ＭＮ８と、ＰＭＯＳトランジスタのＭＰ４、ＭＰ７、ＭＰ８と、位相補償容量Ｃ１、Ｃ２とを備えている。ＰＭＯＳトランジスタＭＰ４のソースは正専用出力段３の第１入力に接続され、ゲートはバイアス定電圧源ＢＰ２に接続される。ＮＭＯＳトランジスタＭＮ４のソースは正専用出力段３の第２入力に接続され、ゲートはバイアス定電圧源ＢＮ２に接続される。ＰＭＯＳトランジスタＭＰ７とＮＭＯＳトランジスタＭＮ７とは、浮遊定電流源を構成している。ＰＭＯＳトランジスタＭＰ７のソースとＮＭＯＳトランジスタＭＮ７のドレインとが共通接続され、浮遊定電流源の一端を構成している。またＰＭＯＳトランジスタＭＰ７のドレインとＮＭＯＳトランジスタＭＮ７のソースとが共通接続され、該浮遊定電流源の他端を構成している。ＰＭＯＳトランジスタＭＰ７のゲートはバイアス定電圧源ＢＰ１に接続され、ＮＭＯＳトランジスタＭＮ７のゲートはバイアス定電圧源ＢＮ１に接続される。このバイアス定電圧源ＢＰ１、ＢＮ１が供給するバイアス電圧で、ＮＭＯＳトランジスタＭＮ８、ＰＭＯＳトランジスタＭＰ８のアイドリング電流が決まる。
【００１７】
ＮＭＯＳトランジスタＭＮ８、ＰＭＯＳトランジスタＭＰ８は、いずれも出力トランジスタとして使用される。ＰＭＯＳトランジスタＭＰ８のソースは正電源電圧ＶＤＤの端子に接続され、ドレインは正専用出力段３の出力端子に接続され、ゲートは前述した浮遊定電流源の一端とＰＭＯＳトランジスタＭＰ４のドレインに接続される。出力トランジスタを構成するＮＭＯＳトランジスタＭＮ８のソースは中間電源電圧ＶＭＬの端子に接続され、ドレインは正専用出力段３の出力端子に接続され、ゲートは前述の浮遊定電流源の他端に接続される。位相補償容量Ｃ１の一端はＰＭＯＳトランジスタＭＰ４のソースに接続され、他端は正専用出力段３の出力端子に接続される。同様に、位相補償容量Ｃ２の一端はＮＭＯＳトランジスタＭＮ４のソースに接続され、他端は正専用出力段３の出力端子に接続される。
【００１８】
負専用出力段４は、出力トランジスタを構成するＰＭＯＳトランジスタＭＰ８のドレインが（ＶＤＤ／２に近い電圧である）中間電源電圧ＶＭＨの端子に接続され、同じく出力トランジスタを構成するＮＭＯＳトランジスタＭＮ８のドレインが負電源電圧ＶＳＳの端子に接続されている以外は、上述した正専用出力段３と同じ構成であり、その説明を省略する。
【００１９】
続いて、図１の演算増幅器回路の動作を説明する。以下においては、中間電源電圧ＶＭＬ、ＶＭＨが、いずれもＶＤＤ／２に等しいとして説明を行う。図１の演算増幅器回路は電圧フォロワ接続（反転入力端子と出力端子を共通に接続して、正転入力端子を電圧入力とする）がなされているので、出力電圧Ｖｏｕｔは、実質的に、入力電圧Ｖｉｎと同一の電圧になる。すなわち
Ｖｏｕｔ＝Ｖｉｎ
となる。図１において、差動段１０１、１０２は負電源電圧ＶＳＳと正電源電圧ＶＤＤで動作している。このため、正ＤＡＣから供給される中間電源電圧ＶＤＤ／２からＶＤＤまでの階調電圧、及び、負ＤＡＣから供給されるＶＳＳから中間電源電圧ＶＤＤ／２までの階調電圧は、差動段１０１、１０２にとっては十分に入力可能である。ここで、差動段１０１、１０２は、一般的には消費電流が小さく設計可能であり、これらの差動段１０１、１０２にかかる正電源電圧ＶＤＤが高くても、出力段３、４で消費する電力に比べれば無視できるレベルのもので全体としての消費電力への影響度は低い。
【００２０】
その一方で、出力段３、４は、それに供給されている電源電圧の制限により、その出力電圧範囲は制限される。即ち、正専用出力段３は、正電源電圧ＶＤＤと中間電源電圧ＶＤＤ／２とが供給され、負専用出力段４は、中間電源電圧ＶＤＤ／２と負電源電圧ＶＳＳとが供給される。しかし、それでも、正極性の駆動電圧の電圧範囲（ＶＤＤ／２＋０．２（Ｖ）〜ＶＤＤ−０．２（Ｖ））は正専用出力段３で十分にカバー可能であり、負極性の駆動電圧の電圧範囲（ＶＳＳ＋０．２（Ｖ）〜ＶＤＤ／２−０．２（Ｖ））は負専用出力段４で十分にカバーできる。ここで、出力段３、４に流れる電流は差動段１０１、１０２で流れる電流の数倍もあるアイドリング電流と出力負荷に流れる電流の合計であり、一般的には全体の消費電流の約８０％以上を占める。従って、出力段３、４のみ電源電圧を制限して消費電流を低減することの効果は大きい。
【００２１】
図１におけるスイッチの状態は、２つある状態の内の１つの状態を示したものであり、もう一つの状態は、図１におけるオンしているスイッチはオフし、オフしているスイッチはオフさせて回路構成を変えたものである。また上述したこれらのスイッチは極性反転の信号（一般的には、極性信号ＰＯＬ）と連動して切り替わる。
【００２２】
図３Ａ、図３Ｂは、それぞれ、図１の演算増幅器回路の２つの状態を示すと共に、信号パスを分かり易く表現したものである。図３Ａの状態では、正ＤＡＣに接続された入力端子１１から始まる信号パスは、まず差動段１０１を通った後、正専用出力段３を通り、そして、そのまま奇数番目の出力端子１３に到達する。同様に、負ＤＡＣに接続された入力端子１２から始まる信号パスは、まず差動段１０２を通った後、負専用出力段４を通り、そして、そのまま偶数番目の出力端子１４に到達する。
【００２３】
一方、図３Ｂの状態では、正ＤＡＣに接続された入力端子１１から始まる信号パスは、まず差動段１０２を通った後で正専用出力段３を通り、更に、偶数番目の出力端子１４に到達する。同様に、負ＤＡＣに接続された入力端子１２から始まる信号パスは、まず差動段１０１を通った後で負専用出力段４を通り、更に、奇数番目の出力端子１３に到達する。
【００２４】
留意すべきことは、奇数番目の出力端子１３に注目すると、出力端子１３に到達する信号パスは、正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同じ差動段１０１を通っていることである。同様に、偶数番目の出力端子１４に注目すると、出力端子１４に到達する信号パスは、正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同じ差動段１０２を通っている。同じ差動段を通るということは同一のオフセット電圧が発生することを意味している。このような動作の技術的意義は、振幅差偏差の概念を図面化した図４Ａから理解されるように、振幅差偏差を低減できることにある。
【００２５】
図４Ａにおいて、“Swinging Voltage”として示された電圧は、ある特定の階調に対応する、（共通電位ＶＣＯＭを基準として）正極性の駆動電圧と負極性の出力電圧の絶対値を足した値である。液晶表示装置においては、複数個ある各出力における、Swinging Voltageの偏差が表示品質に関係し、Swinging
Voltageの偏差（振幅差偏差）が小さいことが要求される。図１の演算増幅器回路の構成を採用すると、振幅差偏差は、図４Ａの左図のようになる。これは、オフセット電圧を決定するのは差動段であるので、同じ差動段を通る場合には正極性の駆動電圧の出力時と負極性の駆動電圧の出力時でオフセット電圧が同一であるからである。従って、それぞれの出力端子のSwinging Voltageの偏差を見るとオフセット電圧の影響がキャンセルされる。結果として振幅差偏差が良好となり、ひいては良好な画質を得ることが可能となる。
【００２６】
しかしながら、このような構成においても、入力端子１１、１２に正電源電圧ＶＤＤ又は負電源電圧ＶＳＳの近傍の電圧が入力される場合には、差動段１０１、１０２のオフセット電圧の影響がキャンセルされず、振幅差偏差が増大する。これは、図４Ｂに図示されているように、入力端子１１、１２に正電源電圧ＶＤＤ又は負電源電圧ＶＳＳの近傍の電圧が入力される場合には、正極性の駆動電圧を出力している時と負極性の駆動電圧の値を出力している時の各差動段の状態が異なるからである。例えば、負電源電圧ＶＳＳの近辺の電圧を出力する場合には、差動段においてＰチャンネル差動トランジスタ対のみが動作するのに対し、正電源電圧ＶＤＤの近辺の電圧を出力する場合には差動段においてＮチャンネル差動トランジスタ対のみが動作する。従って、各々の状態で各差動段の状態が異なり、ひいてはオフセット電圧が異なる。従って、図４Ｂに図示されるように、振幅差偏差が劣化してしまう。
【００２７】
以上に説明されているように、図１の演算増幅器回路では、出力段３、４に供給される電源電圧を制限することで、消費電力が低減されている。加えて、図１の演算増幅器回路では、特定の出力端子（１３又は１４）に到達する信号パスが正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同一の差動段（１０１又は１０２）を通るように動作することで振幅差偏差が向上されている。その一方で、入力及び出力電圧が負電源電圧ＶＳＳ又は正電源電圧ＶＤＤの近傍である場合においては振幅差偏差が劣化してしまう。
【００２８】
ここで、入力及び出力電圧が負電源電圧ＶＳＳ又は正電源電圧ＶＤＤの近傍である場合における振幅差偏差の劣化を抑制するための構成は、例えば、特開２００９−３０３１２１号公報に開示されている。図５は、この公開特許公報に開示された差動増幅器回路の構成を示す回路図である。
【００２９】
図５の演算増幅器回路は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ６と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ６と、定電流源Ｉ１、Ｉ２、Ｉ３と、スイッチ群ＳＷ１、ＳＷ２、ＳＷ３と、定電圧源Ｖ１、Ｖ２と、出力バッファアンプＡＭＰとを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、それらのソースが共通接続され、Ｎチャンネル差動トランジスタ対を構成している。定電流源Ｉ１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続されたソースと負電源電圧ＶＳＳの端子の間に接続されている。同様に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、それらのソースが共通接続され、Ｐチャンネル差動トランジスタ対を構成している。定電流源Ｉ２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通接続されたソースと正電源電圧ＶＤＤの端子の間に接続されている。ＮＭＯＳトランジスタＭＮ１のゲートとＰＭＯＳトランジスタＭＰ１のゲートは共通接続されており、ＮＭＯＳトランジスタＭＮ２のゲートとＰＭＯＳトランジスタＭＰ２のゲートは共通接続されている。
【００３０】
ＰＭＯＳトランジスタＭＰ３〜ＭＰ６は、フォールデッドカスコード接続のカレントミラーを構成しており、能動負荷として用いられる。ＰＭＯＳトランジスタＭＰ５、ＭＰ６は、それらのソースが正電源電圧ＶＤＤの端子に共通接続され、ゲートがＰＭＯＳトランジスタＭＰ３のドレインに共通接続され、且つ、ドレインがＮＭＯＳトランジスタＭＮ１、ＭＮ２の各々のドレインに接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、それらのゲートが共通接続されている。
【００３１】
同様に、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６は、フォールデッドカスコード接続のカレントミラーを構成しており、能動負荷として用いられる。ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、それらのソースが負電源電圧ＶＳＳの端子に共通接続され、ゲートがＮＭＯＳトランジスタＭＮ３のドレインに共通接続され、且つ、ドレインがＰＭＯＳトランジスタＭＰ１、ＭＰ２の各々のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、それらのゲートが共通接続されている。
【００３２】
定電流源Ｉ３は、ＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ３のドレインの間に接続された浮遊定電流源である。定電圧源Ｖ１は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続されたゲートと正電源電圧ＶＤＤの端子の間に接続され、定電圧源Ｖ２は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４の共通接続されたゲートと負電源電圧ＶＳＳの間に接続されている。
【００３３】
スイッチ群ＳＷ１は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６のドレインと、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のソースとの間の接続関係を切り換える。同様に、スイッチ群ＳＷ２は、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のドレインと、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソースとの間の接続関係を切り換える。更に、スイッチ群ＳＷ３は、入力端子Ｉｎ＋及び出力端子Ｖｏｕｔと、Ｎチャンネル差動トランジスタ対及びＰチャンネル差動トランジスタ対のゲートの間の接続関係を切り換える。
【００３４】
出力バッファアンプＡＭＰは、第１入力がＰＭＯＳトランジスタＭＰ４のドレインに、第２入力がＮＭＯＳトランジスタＭＮ４のドレインに接続されており、出力が出力端子Ｖｏｕｔに接続されている。
【００３５】
図５の演算増幅器回路では、入力端子Ｉｎ＋、出力端子Ｖｏｕｔと、ＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＰＭＯＳトランジスタの接続関係を切り換えることにより、オフセット電圧の方向を切り換える。このような動作を以下では、「オフセットキャンセル動作」と呼ぶ。図５の演算増幅器回路は、オフセットキャンセル動作を行うことにより、振幅差偏差を低減する。以下、図５の演算増幅器回路の動作を説明する。
【００３６】
図５の演算増幅器回路において、スイッチ群ＳＷ１〜ＳＷ３は、全て連動で動作され、当該演算増幅器回路の状態の数は２つのみである。スイッチ群ＳＷ１は、能動負荷を構成するＰＭＯＳトランジスタＭＰ５、ＭＰ６の閾値電圧（ＶＴ）のバラツキで生じるオフセット電圧の方向を切り替えることが可能である。同様に、スイッチ群ＳＷ２は、能動負荷を構成するＮＭＯＳトランジスタＭＮ５、ＭＮ６の閾値電圧のバラツキで生じるオフセット電圧の方向を切り替えることが可能である。また、スイッチ群ＳＷ３は、Ｎチャンネル差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧のバラツキと、Ｐチャンネル差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２の閾値電圧のバラツキで生じるオフセット電圧の方向を切り替えることが可能である。
【００３７】
図５の演算増幅器回路においては、出力電圧のオフセット電圧のほとんどは、（１）能動負荷を構成するＰＭＯＳトランジスタＭＰ５、ＭＰ６の閾値電圧のバラツキ、（２）ＮＭＯＳトランジスタＭＮ５、ＭＮ６の閾値電圧のバラツキと、（３）ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧のバラツキと、（４）ＰＭＯＳトランジスタＭＰ１、ＭＰ２の閾値電圧のバラツキの４つのばらつき要因で決まる。これら４つの要因から発生するオフセット電圧の方向は、上述のスイッチ群ＳＷ１〜ＳＷ３を切り替えることにより反転できる。すなわちこれら４つの要因で発生するオフセット電圧をＶｏｓとし、入力電圧をＶＩＮとすると、出力電圧はスイッチを切り替える毎に出力電圧ＶＯは、
ＶＯ＝ＶＩＮ±Ｖｏｓ  
となる。ここで複号「±」は、スイッチの２つの状態により、一方のスイッチ状態の時に「＋」、他方のスイッチ状態の時に「−」になる。この極性は、元々、演算増幅器回路がもつオフセット電圧により異なる。
【００３８】
図６はオフセットキャンセル動作の有無による、振幅差偏差の比較を示すグラフである。図６の上図は、図２Ａ、図２Ｂの演算増幅器回路の振幅差偏差を示しており、図６の下図は、図５の演算増幅器回路の振幅差偏差を示している。図６において横軸は入力電圧に相当し、左端が電源電圧（正電源電圧ＶＤＤ及び負電源電圧ＶＳＳ）寄りで右端が共通電圧ＶＣＯＭ寄りである。この図６の上図から理解されるように、電源電圧の近傍の領域では振幅差偏差は悪化する。これは電源電圧から離れた入力電圧範囲では差動段においてＰチャンネル差動トランジスタ対とＮチャンネル差動トランジスタ対の両方が動作するのに対し、電源電圧近傍の電圧範囲では差動段においてＰチャンネル差動トランジスタ対とＮチャンネル差動トランジスタ対の一方しか動作せず、オフセット電圧が悪化するからである。このため、オフセットキャンセル動作を行わない一般的な演算増幅器回路においては電源電圧近傍の電圧範囲における振幅差偏差が悪くなる。一方、図６の下図に図示されているように、図５の演算増幅器回路の振幅差偏差の特性は大きく改善される。これは、オフセットキャンセル動作の効果である。
【００３９】
しかしながら、図５の演算増幅器回路では、回路全体が負電源電圧ＶＳＳと正電源電圧ＶＤＤで動作しているため、図２の演算増幅器回路と比較して消費電力が大きいという問題点がある。このように、図２と図５の演算増幅器回路は、一長一短であり、低消費電力と低振幅差偏差の両方の要求を満たすことはできない。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特開２００９−２４４８３０号公報
【特許文献２】特開２００９−３０３１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００４１】
したがって、本発明の課題は、電源電圧近傍の電圧範囲における振幅差偏差の低減と、低消費電力との両方を実現する演算増幅器回路を提供することにある。
【課題を解決するための手段】
【００４２】
本発明の一の観点では、演算増幅器回路が、第１及び第２入力端子と、正電源電圧と負電源電圧との供給を受けて動作し、第１入力及び第２入力を有する第１差動段と、正電源電圧と負電源電圧との供給を受けて動作し、第１入力及び第２入力を有する第２差動段と、第１及び第２入力端子と、第１及び第２差動段の第１入力及び第２入力との間の接続関係を切り換える第１クロススイッチと、負電源電圧より高く正電源電圧よりも低い第１中間電源電圧と正電源電圧との供給を受けて動作する正専用出力段と、正電源電圧より低く負電源電圧よりも高い第２中間電源電圧と負電源電圧との供給を受けて動作する負専用出力段と、第１及び第２出力端子と、正専用出力段及び負専用出力段の出力と第１及び第２出力端子の間の接続関係を切り換える第２クロススイッチと、第３クロススイッチとを具備する。第１差動段の出力は、正専用出力段と負専用出力段の一方の入力に選択的に接続され、第２差動段の出力が正専用出力段と負専用出力段の他方の入力に選択的に接続される。第３クロススイッチは、正専用出力段及び負専用出力段の出力と第１及び第２差動段の第１入力及び第２入力との間の接続関係を切り換える。
【００４３】
このような構成の演算増幅器回路は、好適には、パネル表示装置の表示パネルドライバに使用することができる。
【発明の効果】
【００４４】
本発明によれば、電源電圧近傍の電圧範囲における振幅差偏差の低減と、低消費電力との両方を実現する演算増幅器回路を提供することができる。
【図面の簡単な説明】
【００４５】
【図１】公知の演算増幅器回路の構成を示すブロック図である。
【図２Ａ】図１の演算増幅器回路のトランジスタレベルでの構成の例を示す回路図である。
【図２Ｂ】図１の演算増幅器回路のトランジスタレベルでの構成の例を示す回路図である。
【図３Ａ】図１の演算増幅器回路の動作を示すブロック図である。
【図３Ｂ】図１の演算増幅器回路の動作を示すブロック図である。
【図４Ａ】正電源電圧、負電源電圧から離れた電圧範囲における振幅差偏差を示す図である。
【図４Ｂ】正電源電圧、負電源電圧の近傍の電圧範囲における振幅差偏差を示す図である。
【図５】公知の演算増幅器回路の構成を示す回路図である。
【図６】オフセットキャンセル動作による振幅差偏差の低減を示すグラフである。
【図７】本発明の第１の実施形態の演算増幅器回路の構成を示すブロック図である。
【図８Ａ】図７の演算増幅器回路のトランジスタレベルでの構成の例を示す回路図である。
【図８Ｂ】図７の演算増幅器回路のトランジスタレベルでの構成の例を示す回路図である。
【図９Ａ】図８Ａ、図８Ｂの演算増幅器回路の動作を示すタイミングチャートである。
【図９Ｂ】図８Ａ、図８Ｂの演算増幅器回路の動作を示すタイミングチャートである。
【図１０Ａ−１】図８Ａ、図８Ｂの演算増幅器回路が状態「Ａ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ａ−２】図８Ａ、図８Ｂの演算増幅器回路が状態「Ａ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ｂ−１】図８Ａ、図８Ｂの演算増幅器回路が状態「Ｂ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ｂ−２】図８Ａ、図８Ｂの演算増幅器回路が状態「Ｂ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ｃ−１】図８Ａ、図８Ｂの演算増幅器回路が状態「Ｃ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ｃ−２】図８Ａ、図８Ｂの演算増幅器回路が状態「Ｃ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ｄ−１】図８Ａ、図８Ｂの演算増幅器回路が状態「Ｄ」に設定されたときの回路素子の接続を示す回路図である。
【図１０Ｄ−２】図８Ａ、図８Ｂの演算増幅器回路が状態「Ｄ」に設定されたときの回路素子の接続を示す回路図である。
【図１１】本発明の第１の実施形態の演算増幅器回路の構成を示すブロック図である。
【図１２Ａ】図１１の演算増幅器回路のトランジスタレベルでの構成の例を示す回路図である。
【図１２Ｂ】図１１の演算増幅器回路のトランジスタレベルでの構成の例を示す回路図である。
【図１３Ａ】図１２Ａ、図１２Ｂの演算増幅器回路の動作を示すタイミングチャートである。
【図１３Ｂ】図１２Ａ、図１２Ｂの演算増幅器回路の動作を示すタイミングチャートである。
【図１４Ａ−１】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ａ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ａ−２】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ａ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ｂ−１】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ｂ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ｂ−２】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ｂ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ｃ−１】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ｃ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ｃ−２】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ｃ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ｄ−１】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ｄ」に設定されたときの回路素子の接続を示す回路図である。
【図１４Ｄ−２】図１２Ａ、図１２Ｂの演算増幅器回路が状態「Ｄ」に設定されたときの回路素子の接続を示す回路図である。
【図１５】本発明の演算増幅器回路が適用された液晶表示装置の構成を示すブロック図である。
【発明を実施するための形態】
【００４６】
（第１の実施形態）
図７は、本発明の第１の実施形態の演算増幅器回路の構成を示すブロック図である。本実施形態の演算増幅器回路は、差動段１、２と、正専用出力段３と、負専用出力段４と、クロススイッチ５〜８を備えている。本実施形態の演算増幅器回路は、図１の演算増幅器回路と類似した構成を有しているが、下記の点において異なる。
【００４７】
まず、正専用出力段３、負専用出力段４の出力から差動段１、２の入力へのフィードバック経路を提供するクロススイッチ６の構成が、図１のクロススイッチ１０６と異なっている。本実施形態のクロススイッチ６は、正専用出力段３及び負専用出力段４の出力と、差動段１、２それぞれに設けられた２つの入力との間の接続を切り換える機能を有している。図１のクロススイッチ１０６は、正専用出力段３及び負専用出力段４の出力と差動段１、２それぞれの１つの入力の間の接続を切り換える機能しか有していないことに留意されたい。本実施形態のクロススイッチ６は、正専用出力段３の出力を下記の４つの入力：差動段１の第１入力、第２入力及び差動段２の第１入力、第２入力のいずれかに選択的に接続する。加えて、負専用出力段４の出力を下記の４つの入力：差動段１の第１入力、第２入力及び差動段２の第１入力、第２入力のいずれかに選択的に接続する。
【００４８】
詳細には、クロススイッチ６は、（図１のクロススイッチ１０６にも含まれている）スイッチＳ６１〜Ｓ６４に加えて、スイッチＳ６５〜Ｓ６８を備えている。ここで、スイッチＳ６１は、正専用出力段３の出力と差動段１の第１入力（記号“−［＋］”が付されている）との間に接続され、スイッチＳ６２は、負専用出力段４の出力と差動段１の第１入力との間に接続され、スイッチＳ６３は、負専用出力段４の出力と差動段２の第１入力との間に接続され、スイッチＳ６４は、正専用出力段３の出力と差動段２の第１入力との間に接続されている。一方、スイッチＳ６５は、正専用出力段３の出力と差動段１の第２入力（記号“＋［−］”が付されている）との間に接続され、スイッチＳ６６は、負専用出力段４の出力と差動段１の第２入力との間に接続され、スイッチＳ６７は、負専用出力段４の出力と差動段１の第２入力との間に接続され、スイッチＳ６８は、正専用出力段３の出力と差動段２の第２入力との間に接続されている。
【００４９】
加えて、入力端子１１、１２と差動段１、２の入力の間に設けられたクロススイッチ７の構成が、図１のクロススイッチ１０７と異なっている。本実施形態のクロススイッチ７は、正専用出力段３及び負専用出力段４の出力と、差動段１、２それぞれに設けられた２つの入力との間の接続を切り換える機能を有している。詳細には、本実施形態のクロススイッチ７は、正ＤＡＣに接続される入力端子１１を差動段１の第１入力、第２入力及び差動段２の第１入力、第２入力のいずれかに選択的に接続すると共に、負ＤＡＣに接続される入力端子１２を差動段１の第１入力、第２入力及び差動段２の第１入力、第２入力のいずれかに選択的に接続するように構成されている。
【００５０】
詳細には、クロススイッチ７は、（図１のクロススイッチ１０７にも含まれている）スイッチＳ７１〜Ｓ７４に加えて、スイッチＳ１７Ａ、Ｓ１７Ｂを備えている。ここで、スイッチＳ７１は、入力端子１１と中間ノード１５の間に接続され、スイッチＳ７２は、入力端子１２と中間ノード１６との間に接続され、スイッチＳ７３は、入力端子１１と中間ノード１６との間に接続され、スイッチＳ７４は、入力端子１２と中間ノード１５との間に接続されている。一方、スイッチＳ１７Ａは、中間ノード１５を差動段１の第１入力と第２入力のいずれかに選択的に接続し、スイッチＳ１７Ｂは、中間ノード１６を差動段２の第１入力と第２入力のいずれかに選択的に接続する。このように構成されたクロススイッチ７は、正ＤＡＣ、負ＤＡＣと差動段１、２の間の接続を切り換える機能だけでなく、オフセットキャンセル動作を行う際に差動段１、２の入力端子を入れ替える機能も有している。
【００５１】
このような構成は、図１の演算増幅器回路と同様の信号パスの切り替えを行うと共に、図５の演算増幅器回路と同様のオフセットキャンセル動作を実現することを目的としている。差動段１、２をオフセットキャンセル動作に対応するように構成する場合、差動段１、２それぞれにおいて２つの入力が入れ替えられるから、正専用出力段３、負専用出力段４から差動段１、２の入力へのフィードバック経路を２つの入力の両方に設けることが必要になる。スイッチＳ６５〜Ｓ６８は、そのために追加的に設けられるスイッチ群である。更に、正ＤＡＣ、負ＤＡＣからの階調電圧のそれぞれを、差動対１、２それぞれの第１及び第２入力に供給可能にするために、スイッチＳ１７Ａ、Ｓ１７Ｂが追加的に設けられる。
【００５２】
加えて、図７には具体的に示されていないが差動段１、２の内部においては、オフセットキャンセルのために、能動負荷と差動段１、２の出力の間の接続が切り替えられる必要がある。この切り替えは、「オフセットキャンセル信号」に応答して行われる。
【００５３】
図８Ａ、図８Ｂは、図７の演算増幅器回路をトランジスタレベルで具体化した構成を示す回路図である。図８Ａ、図８Ｂに図示されている演算増幅器回路は、概ね、図２の演算増幅器回路と類似した構成を有しているが、上述のようにクロススイッチ６、７の構成が異なることに加え、差動段１、２がスイッチＳ１１〜Ｓ１６を追加的に備えている点で相違している。スイッチＳ１〜Ｓ６及びスイッチＳ１１〜Ｓ１６は、オフセットキャンセル信号に応答して動作する。
【００５４】
図８Ａを参照して、スイッチＳ１、Ｓ１１は、ＰＭＯＳトランジスタＭＰ３と共にフォールデッド接続を形成するトランジスタを選択するスイッチであり、スイッチＳ１、Ｓ１１が排他的にオンになることで、ＰＭＯＳトランジスタＭＰ５、ＭＰ６のドレインの一方がＰＭＯＳトランジスタＭＰ３のソースに接続される。スイッチＳ１がオンになると、ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ５とでフォールデッド接続が形成され、スイッチＳ１１がオンになると、ＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ６とでフォールデッド接続が形成される。同様に、スイッチＳ４、Ｓ１４は、ＮＭＯＳトランジスタＭＮ３と共にフォールデッド接続を形成するトランジスタを選択するスイッチであり、スイッチＳ４、Ｓ１４が排他的にオンになることで、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のドレインの一方がＮＭＯＳトランジスタＭＮ３のソースに接続される。ここで差動段１と差動段２は構成が全く同じため、同じスイッチ番号を付与して、その説明を省略する。
【００５５】
図８Ａ、図８Ｂに図示されている回路構成ではクロススイッチ５が差動段１、２に組み込まれており、スイッチＳ２、Ｓ３、Ｓ５、Ｓ６、Ｓ１２、Ｓ１３、Ｓ１５、Ｓ１６は図７のクロススイッチ５の機能を果たしている。詳細には、差動段１のスイッチＳ２、Ｓ１２は、正専用出力段３のＰＭＯＳトランジスタＭＰ４と共にフォールデッド接続を形成するトランジスタを選択するスイッチであり、差動段１のＰＭＯＳトランジスタＭＰ６、ＭＰ５のドレインと、ノード１７Ｐの間に接続されている。ここで、ノード１７Ｐは、正専用出力段３のＰＭＯＳトランジスタＭＰ４のソースに接続されたノードである。スイッチＳ２、Ｓ１２が排他的にオンになることで、ＰＭＯＳトランジスタＭＰ６、ＭＰ５のドレインの一方が正専用出力段３のＰＭＯＳトランジスタＭＰ４のソースに接続される。
【００５６】
また、差動段１のスイッチＳ３、Ｓ１３は、負専用出力段４のＰＭＯＳトランジスタＭＰ４と共にフォールデッド接続を形成するトランジスタを選択するスイッチであり、差動段１のＰＭＯＳトランジスタＭＰ６、ＭＰ５のドレインと、ノード１７Ｎの間に接続されている。ここで、ノード１７Ｎは、負専用出力段４のＰＭＯＳトランジスタＭＰ４のソースに接続されたノードである。スイッチＳ３、Ｓ１３が排他的にオンになることで、ＰＭＯＳトランジスタＭＰ６、ＭＰ５のドレインの一方が負専用出力段４のＰＭＯＳトランジスタＭＰ４のソースに接続される。
【００５７】
更に、差動段１のスイッチＳ５、Ｓ１５は、正専用出力段３のＮＭＯＳトランジスタＭＮ４と共にフォールデッド接続を形成するトランジスタを選択するスイッチであり、差動段１のＮＭＯＳトランジスタＭＮ６、ＭＮ５のドレインと、ノード１８Ｐの間に接続されている。ここで、ノード１８Ｐは、正専用出力段３のＮＭＯＳトランジスタＭＮ４のソースに接続されたノードである。スイッチＳ５、Ｓ１５が排他的にオンになることで、ＮＭＯＳトランジスタＭＮ６、ＭＮ５のドレインの一方が正専用出力段３のＮＭＯＳトランジスタＭＮ４のソースに接続される。
【００５８】
また、差動段１のスイッチＳ６、Ｓ１６は、負専用出力段４のＮＭＯＳトランジスタＭＮ４と共にフォールデッド接続を形成するトランジスタを選択するスイッチであり、差動段１のＮＭＯＳトランジスタＭＮ６、ＭＮ５のドレインと、ノード１８Ｎの間に接続されている。ここで、ノード１８Ｎは、負専用出力段４のＮＭＯＳトランジスタＭＮ４のソースに接続されたノードである。スイッチＳ６、Ｓ１６が排他的にオンになることで、ＮＭＯＳトランジスタＭＮ６、ＭＮ５のドレインの一方が負専用出力段４のＮＭＯＳトランジスタＭＮ４のソースに接続される。
【００５９】
差動段２のスイッチＳ２、Ｓ３、Ｓ５、Ｓ６、Ｓ１２、Ｓ１３、Ｓ１５、Ｓ１６も、同様の機能を有している。差動段２のスイッチＳ２、Ｓ１２は、それぞれ、差動段２のＰＭＯＳトランジスタＭＰ６、ＭＰ５と、負専用出力段４のＰＭＯＳトランジスタＭＰ４のソースに接続されたノード１９Ｎの間に接続されている。また、差動段２のスイッチＳ３、Ｓ１３は、それぞれ、差動段２のＰＭＯＳトランジスタＭＰ６、ＭＰ５と、正専用出力段３のＰＭＯＳトランジスタＭＰ４のソースに接続されたノード１９Ｐの間に接続されている。更に、差動段２のスイッチＳ５、Ｓ１５は、それぞれ、差動段２のＮＭＯＳトランジスタＭＮ６、ＭＮ５と、負専用出力段４のＮＭＯＳトランジスタＭＮ４のソースに接続されたノード２０Ｎの間に接続されている。また、差動段２のスイッチＳ６、Ｓ１６は、それぞれ、差動段２のＮＭＯＳトランジスタＭＮ６、ＭＮ５と、正専用出力段３のＮＭＯＳトランジスタＭＮ４のソースに接続されたノード２０Ｐの間に接続されている。
【００６０】
図８Ａ、図８Ｂの回路構成において、スイッチＳ１〜Ｓ６、Ｓ１１〜Ｓ１６の挿入位置は、これらのスイッチの切り替え時の動作の安定性を重視して、インピーダンスが比較的低い位置に挿入されていることに留意されたい。これらのスイッチで接続先が切り替えられるＰＭＯＳトランジスタＭＰ３、ＭＰ４のソース、及びＮＭＯＳトランジスタＭＮ３、ＭＮ４のソースは、いずれも比較的インピーダンスが低い。これは、これらのトランジスタがゲート接地で動作していることに起因する。更に好都合な点は、スイッチで切り替えた前後の電圧変動がほとんどないということである。これは、切り替えた瞬間に異常電流が流れる等々の副作用を防止する効果もある。
【００６１】
続いて、図８Ａ、図８Ｂに図示された本実施形態の演算増幅器回路の動作について説明する。以下では、本実施形態の演算増幅器回路が表示パネル（例えば、液晶表示パネル）を駆動する表示パネルドライバの出力アンプとして使用される場合の動作について、説明する。
【００６２】
本実施形態の演算増幅器回路は、以下に述べられるように、低消費電力と振幅差偏差の低減とを同時に実現する動作を行う。まず、本実施形態の演算増幅器回路は、正専用出力段３が正電源電圧ＶＤＤと中間電源電圧ＶＭＬとで動作する一方で負専用出力段４が中間電源電圧ＶＭＨと負電源電圧ＶＳＳとで動作し、このような動作によって消費電力を有効に低減している。ここで、中間電源電圧ＶＭＬは負電源電圧ＶＳＳよりも高い電源電圧であり、中間電源電圧ＶＭＨは正電源電圧ＶＤＤよりも低い電源電圧である。
【００６３】
加えて、振幅差偏差を低減するために、特定の出力端子（１３又は１４）に到達する信号パスが正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同一の差動段（１又は２）を通るように動作することで振幅差偏差が向上されている。例えば、出力端子１３に到達する信号パスは、正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同じ差動段１を通っていることである。同様に、出力端子１４に到達する信号パスは、正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同じ差動段２を通っている。同じ差動段を通るということは同一のオフセット電圧が発生することを意味しており、振幅差偏差を低減できる。
【００６４】
更に、図８Ａ、図８Ｂに図示された演算増幅器回路では、オフセット電圧の方向をスイッチによって切り換えることで、時間平均でのオフセット電圧をゼロに近づける動作を行う。このような動作は、入力及び出力電圧が負電源電圧ＶＳＳ又は正電源電圧ＶＤＤの近傍である場合における振幅差偏差の劣化の抑制に貢献する。
【００６５】
詳細には、図８Ａ、図８Ｂに図示された演算増幅器回路では、オフセット電圧のほとんどは、下記の４つの要因：（１）能動負荷を構成するＰＭＯＳトランジスタＭＰ５、ＭＰ６の閾値電圧のバラツキ、（２）能動負荷を構成するＮＭＯＳトランジスタＭＮ５、ＭＮ６の閾値電圧のバラツキ、（３）Ｎチャンネル差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧のバラツキ、及び、（４）Ｐチャンネル差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２の閾値電圧のバラツキで決まる。
【００６６】
図８Ａ、図８Ｂの演算増幅器回路では、これらの４つの要因から発生するオフセット電圧を、スイッチＳ１〜Ｓ６、Ｓ１１〜Ｓ１６、Ｓ１７Ａ及びＳ１７Ｂの切り替え動作によって解消する。まず、能動負荷を構成するＰＭＯＳトランジスタＭＰ５、ＭＰ６の閾値電圧のバラツキに起因するオフセット電圧は、スイッチＳ１〜Ｓ３、Ｓ１１〜Ｓ１３の切り替え動作によって解消し、ＮＭＯＳトランジスタＭＮ５、ＭＮ６の閾値電圧のバラツキに起因するオフセット電圧は、スイッチＳ４〜Ｓ６、Ｓ１４〜Ｓ１６の切り替え動作によって解消する。また、Ｎチャンネル差動トランジスタ対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧のバラツキ、及び、Ｐチャンネル差動トランジスタ対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２の閾値電圧のバラツキに起因するオフセット電圧は、スイッチＳ１７Ａ、Ｓ１７Ｂの切り替え動作によって解消する。
【００６７】
図９Ａ、図９Ｂは、図８Ａ、図８Ｂに図示された演算増幅器回路の具体的な動作を示すタイミングチャートである。図８Ａ、図８Ｂに図示された演算増幅器回路の状態の数は４つであり、図９Ａ、図９Ｂでは、４つの状態が「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」と記載されている。
【００６８】
状態「Ａ」では、スイッチＳ２、Ｓ５、Ｓ１、Ｓ４、Ｓ６１、Ｓ６２、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２がオンにされ、スイッチＳ１７Ａ、Ｓ１７Ｂは、中間ノード１５、１６を差動段１、２のＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートに接続する。スイッチＳ３、Ｓ６、Ｓ１１〜Ｓ１６、Ｓ６３〜Ｓ６８、Ｓ７３、Ｓ７４、Ｓ８３、Ｓ８４はオフされる。図１０Ａ−１、図１０Ａ−２は、状態「Ａ」における各回路素子の接続関係を図示している。状態「Ａ」では、正ＤＡＣから入力端子１１に入力された正極性の階調電圧の信号が差動段１、正専用出力段３を介して出力端子１３に出力されると共に、負ＤＡＣから入力端子１２に入力された負極性の階調電圧の信号が差動段２、負専用出力段４を介して出力端子１４に出力される。このとき、正極性の階調電圧が正専用出力段３の出力から差動段１にフィードバックされ、負極性の階調電圧が負専用出力段４の出力から差動段２にフィードバックされる。
【００６９】
状態「Ｂ」では、スイッチＳ３、Ｓ６、Ｓ１、Ｓ４、Ｓ６３、Ｓ６４、Ｓ７３、Ｓ７４、Ｓ８３、Ｓ８４がオンにされ、スイッチＳ１７Ａ、Ｓ１７Ｂは、中間ノード１５、１６を差動段１、２のＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートに接続する。Ｓ２、Ｓ５、Ｓ１１〜Ｓ１６、Ｓ６１、Ｓ６２、Ｓ６５〜Ｓ６８、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２はオフされる。図１０Ｂ−１、図１０Ｂ−２は、状態「Ｂ」における各回路素子の接続関係を図示している。状態「Ｂ」では、正ＤＡＣから入力端子１１に入力された正極性の階調電圧が差動段２、正専用出力段３を介して出力端子１４に出力されると共に、負ＤＡＣから入力端子１２に入力された負極性の階調電圧が差動段１、負専用出力段４を介して出力端子１３に出力される。このとき、正極性の階調電圧が正専用出力段３の出力から差動段２にフィードバックされ、負極性の階調電圧が負専用出力段４の出力から差動段１にフィードバックされる。
【００７０】
状態「Ａ」「Ｂ」のいずれにおいても、出力端子１３に出力される階調電圧の信号は、差動段１を経由して出力端子１３に到達し、出力端子１４に出力される階調電圧の信号は、差動段２を経由して出力端子１４に到達していることに留意されたい。
【００７１】
また、状態「Ｃ」では、スイッチＳ１１、Ｓ１４、Ｓ１２、Ｓ１５、Ｓ６５、Ｓ６６、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２がオンにされ、スイッチＳ１７Ａ、Ｓ１７Ｂは、中間ノード１５、１６を差動段１、２のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートに接続する。スイッチＳ１〜Ｓ６、Ｓ１３、Ｓ１６、Ｓ６１〜Ｓ６４、Ｓ６７、Ｓ６８、Ｓ７３、Ｓ７４、Ｓ８３、Ｓ８４はオフされる。図１０Ｃ−１、図１０Ｃ−２は、状態「Ｃ」における各回路素子の接続関係を図示している。状態「Ｃ」では、正ＤＡＣから入力端子１１に入力された正極性の階調電圧の信号が差動段１、正専用出力段３を介して出力端子１３に出力されると共に、負ＤＡＣから入力端子１２に入力された負極性の階調電圧の信号が差動段２、負専用出力段４を介して出力端子１４に出力される。このとき、正極性の階調電圧が正専用出力段３の出力から差動段１にフィードバックされ、負極性の階調電圧が負専用出力段４の出力から差動段２にフィードバックされる。
【００７２】
ここで、状態「Ａ」と状態「Ｃ」では、下記の点が異なっている：
（１）状態「Ａ」では、入力端子１１、１２が、それぞれ差動段１、２のＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２に接続されているのに対し、状態「Ｃ」では、入力端子１１、１２が、それぞれ差動段１、２のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１に接続されている。
（２）状態「Ａ」では、差動段１、２において能動負荷を構成するＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６のドレインが、出力段３、４のＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ４のソースに接続され、ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ５のドレインが、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３のソースに接続されるのに対し、状態「Ｃ」では、ＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６のドレインが、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３のソースに接続されＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ５のドレインが、出力段３、４のＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ４のソースに接続される。
これは、状態「Ａ」と状態「Ｃ」では、当該演算増幅器回路のオフセット電圧が逆方向に現れることを意味している。
【００７３】
状態「Ｄ」では、スイッチＳ１３、Ｓ１６、Ｓ１１、Ｓ１４、Ｓ６７、Ｓ６８、Ｓ７３、Ｓ７４、Ｓ８３、Ｓ８４がオンにされ、スイッチＳ１７Ａ、Ｓ１７Ｂは、中間ノード１５、１６を差動段１、２のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートに接続する。Ｓ１〜Ｓ６、Ｓ１２、Ｓ１５、Ｓ６１〜Ｓ６６、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２はオフされる。図１０Ｄ−１、図１０Ｄ−２は、状態「Ｄ」における各回路素子の接続関係を図示している。状態「Ｄ」では、正ＤＡＣから入力端子１１に入力された正極性の階調電圧が差動段２、正専用出力段３を介して出力端子１４に出力されると共に、負ＤＡＣから入力端子１２に入力された負極性の階調電圧が差動段１、負専用出力段４を介して出力端子１３に出力される。このとき、正極性の階調電圧が正専用出力段３の出力から差動段２にフィードバックされ、負極性の階調電圧が負専用出力段４の出力から差動段１にフィードバックされる。
【００７４】
ここで、上述の状態「Ａ」、「Ｃ」の場合と同様に、状態「Ｂ」と状態「Ｄ」では当該演算増幅器回路のオフセット電圧が逆方向に現れることに留意されたい。
【００７５】
図９Ａ、図９Ｂに図示された動作では、第１乃至第４フレーム期間のそれぞれにおいて、下記のように演算増幅器回路が設定される。第１フレーム期間では、奇数番目の水平同期期間において当該演算増幅器回路が状態「Ａ」に設定され、偶数番目の水平同期期間において当該演算増幅器回路が状態「Ｂ」に設定される。第２フレーム期間では、奇数番目の水平同期期間において当該演算増幅器回路が状態「Ｂ」に設定され、偶数番目の水平同期期間において当該演算増幅器回路が状態「Ａ」に設定される。第３フレーム期間では、奇数番目の水平同期期間において当該演算増幅器回路が状態「Ｃ」に設定され、偶数番目の水平同期期間において当該演算増幅器回路が状態「Ｄ」に設定される。第４フレーム期間では、奇数番目の水平同期期間において当該演算増幅器回路が状態「Ｄ」に設定され、偶数番目の水平同期期間において当該演算増幅器回路が状態「Ｃ」に設定される。以後、第１乃至第４フレーム期間の動作が繰り返して行われる。
【００７６】
このような動作によれば、出力端子１３、１４のそれぞれから出力される階調電圧の極性が、１水平同期期間毎に切り替えられる。このとき、当該演算増幅器回路は、特定の出力端子（１３又は１４）に到達する信号パスが正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同一の差動段（１又は２）を通るように動作し、これにより、振幅差偏差の劣化が抑制される。加えて、また、スイッチＳ１〜Ｓ６、Ｓ１１〜Ｓ１６、Ｓ１７Ａ及びＳ１７Ｂの切り替えによるオフセットキャンセル動作が４フレームを周期として行われ、これにより、時間平均でのオフセット電圧が低減される。このような動作は、入力及び出力電圧が負電源電圧ＶＳＳ又は正電源電圧ＶＤＤの近傍である場合における振幅差偏差の劣化の抑制に貢献する。
【００７７】
図９Ａ、図９Ｂには、４フレームを１周期とするオフセットキャンセル動作が行われている動作が図示されているが、オフセットキャンセル動作の周期は、様々に変更可能である。例えば、当該演算増幅器回路を、第１水平同期期間で状態「Ａ」、第２水平同期期間で状態「Ｄ」、第３水平同期期間で状態「Ｃ」、第４水平同期期間で状態「Ｂ」に設定することで、４水平同期期間を１周期とするオフセットキャンセル動作を行うことができる。この場合は時間平均でオフセット電圧をキャンセルするオフセットキャンセル動作のみならず、隣接した素子、すなわちオフセット電圧を空間的にキャンセルするオフセットキャンセル動作を行うことができる。
【００７８】
（第２の実施形態）
図１１は、本発明の第２の実施形態の演算増幅器回路の構成を示す図である。第２の実施形態の演算増幅器回路の構成は、図７に図示された第１の実施形態の演算増幅器回路と類似しているが、差動段１、２と入力端子１１、１２の間に接続されているクロススイッチ７の構成が異なっている。第１の実施形態では、中間ノード１５、１６と差動段１、２の間にスイッチＳ１７Ａ、Ｓ１７Ｂが設けられているが、本実施形態では、スイッチＳ７１〜７４の加えてスイッチＳ７５〜Ｓ７８が設けられる。詳細には、スイッチＳ７５は、入力端子１１と差動段１の第１入力（記号“−［＋］”が付されている）との間に接続され、スイッチＳ７６は、入力端子１２と差動段２の第１入力との間に接続されている。スイッチＳ７７は、入力端子１１と差動段２の第１入力との間に接続され、スイッチＳ７８は、入力端子１２と差動段１の第１入力との間に接続されている。なお、スイッチＳ７１は、入力端子１１と差動段１の第２入力（記号“＋［−］”が付されている）との間に接続され、スイッチＳ７２は、入力端子１２と差動段２の第２入力との間に接続されている。スイッチＳ７３は、入力端子１１と差動段２の第２入力との間に接続され、スイッチＳ７４は、入力端子１２と差動段１の第２入力との間に接続されている。
【００７９】
スイッチＳ１７Ａ、Ｓ１７Ｂの代わりにスイッチＳ７５〜Ｓ７８を用いる構成は、スイッチのオン抵抗による入力端子１１、１２と差動段１、２の間の電圧降下を低減する効果がある。図７に図示された第１の実施形態の演算増幅器回路では、入力端子１１、１２と差動段１、２の間の信号経路のそれぞれに２つのスイッチが直列に挿入されている。一方、本実施形態では、入力端子１１、１２と差動段１、２の間の信号経路のそれぞれに挿入されたスイッチの数が一つであるため、スイッチのオン抵抗による電圧降下を低減することができる。
【００８０】
図１２Ａ、図１２Ｂは、図１１の演算増幅器回路をトランジスタレベルで具体化した構成を示す回路図である。図１２Ａ、図１２Ｂに図示されている演算増幅器回路は、概ね、図８Ａ、図８Ｂの演算増幅器回路と類似した構成を有しているが、上述のように、クロススイッチ７の構成が相違している。図１２Ａ、図１２Ｂの構成でも、クロススイッチ５が差動段１、２に組み込まれており、スイッチＳ２、Ｓ３、Ｓ５、Ｓ６、Ｓ１２、Ｓ１３、Ｓ１５、Ｓ１６が図１１のクロススイッチ５の機能を果たしている。
【００８１】
図１３Ａ、図１３Ｂは、図１２Ａ、図１２Ｂの演算増幅器回路の動作を示すタイミングチャートである。図８Ａ、図８Ｂの演算増幅器回路と同様に、図１２Ａ、図１２Ｂに図示された演算増幅器回路の状態の数は４つであり、図１３Ａ、図１３Ｂでは、４つの状態が「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」と記載されている。図１２Ａ、図１２Ｂの演算増幅器回路に設定される状態「Ａ」〜「Ｄ」は、スイッチＳ７１〜Ｓ７８の状態以外は、図８Ａ、図８Ｂの演算増幅器回路に設定される状態「Ａ」〜「Ｄ」と同じである。
【００８２】
詳細には、状態「Ａ」では、スイッチＳ２、Ｓ５、Ｓ１、Ｓ４、Ｓ６１、Ｓ６２、Ｓ７１、Ｓ７２、Ｓ８１、Ｓ８２がオンにされる。スイッチＳ３、Ｓ６、Ｓ１１〜Ｓ１６、Ｓ６３〜Ｓ６８、Ｓ７３〜Ｓ７８、Ｓ８３、Ｓ８４はオフされる。図１４Ａ−１、図１４Ａ−２は、状態「Ａ」における各回路素子の接続関係を図示している。
【００８３】
状態「Ｂ」では、スイッチＳ３、Ｓ６、Ｓ１、Ｓ４、Ｓ６３、Ｓ６４、Ｓ７３、Ｓ７４、Ｓ８３、Ｓ８４がオンにされる。Ｓ２、Ｓ５、Ｓ１１〜Ｓ１６、Ｓ６１、Ｓ６２、Ｓ６５〜Ｓ６８、Ｓ７１、Ｓ７２、Ｓ７５〜Ｓ７８、Ｓ８１、Ｓ８２はオフされる。図１４Ｂ−１、図１４Ｂ−２は、状態「Ｂ」における各回路素子の接続関係を図示している。
【００８４】
また、状態「Ｃ」では、スイッチＳ１１、Ｓ１４、Ｓ１２、Ｓ１５、Ｓ６５、Ｓ６６、Ｓ７５、Ｓ７６、Ｓ８１、Ｓ８２がオンにされる。スイッチＳ１〜Ｓ６、Ｓ１３、Ｓ１６、Ｓ６１〜Ｓ６４、Ｓ６７、Ｓ６８、Ｓ７１〜Ｓ７４、Ｓ７７、Ｓ７８、Ｓ８３、Ｓ８４はオフされる。図１４Ｃ−１、図１４Ｃ−２は、状態「Ｃ」における各回路素子の接続関係を図示している。
【００８５】
状態「Ｄ」では、スイッチＳ１３、Ｓ１６、Ｓ１１、Ｓ１４、Ｓ６７、Ｓ６８、Ｓ７７、Ｓ７８、Ｓ８３、Ｓ８４がオンにされる。Ｓ１〜Ｓ６、Ｓ１２、Ｓ１５、Ｓ６１〜Ｓ６６、Ｓ７１〜Ｓ７６、Ｓ８１、Ｓ８２はオフされる。図１４Ｄ−１、図１４Ｄ−２は、状態「Ｄ」における各回路素子の接続関係を図示している。
【００８６】
図１３Ａ、図１３Ｂに図示されている動作によれば、出力端子１３、１４のそれぞれから出力される駆動電圧の極性が、１水平同期期間毎に切り替えられる。このとき、当該演算増幅器回路は、特定の出力端子（１３又は１４）に到達する信号パスが正極性の駆動電圧の出力時と負極性の駆動電圧の出力時とで同一の差動段（１又は２）を通るように動作し、これにより、振幅差偏差の劣化が抑制される。加えて、また、スイッチＳ１〜Ｓ６、Ｓ１１〜Ｓ１６、Ｓ７１〜Ｓ７８の切り替えによるオフセットキャンセル動作が４フレームを周期として行われ、これにより、時間平均でのオフセット電圧が低減される。このような動作は、入力及び出力電圧が負電源電圧ＶＳＳ又は正電源電圧ＶＤＤの近傍である場合における振幅差偏差の劣化の抑制に貢献する。
【００８７】
上述の演算増幅器回路の応用例の一つは、表示パネルを駆動する表示パネルドライバの出力アンプである。図１５は、一例として、上述の演算増幅器回路が適用された液晶表示装置３０の概略的な構成を示す図である。液晶表示装置３０は、液晶表示パネル３１と、制御回路３２と、階調電源回路３３と、データドライバ３４と、ゲートドライバ３５とを備えている。液晶表示パネル３１は、データ線４１と、ゲート線４２と、それらが交差する位置に設けられた画素４３とを備えている。制御回路３２は、データドライバ３４と、ゲートドライバ３５とのタイミング制御を行う。階調電源回路３３は、データドライバ３４において階調電圧を発生するために使用される基準電圧をデータドライバ３４に供給する。データドライバ３４は、表示データＤＩＮに応答して液晶表示パネル３１のデータ線４１を駆動する表示パネルドライバであり、ゲートドライバ３５は、液晶表示パネル３１のゲート線４２を駆動する。データ線４１とゲート線４２が駆動されることで各画素４３に所望の駆動電圧が書き込まれ、これにより、表示データＤＩＮに対応する画像が液晶表示パネル３１に表示される。
【００８８】
データドライバ３４は、映像データ処理回路３６と、Ｄ／Ａ変換回路３７と、上述の構成の演算増幅器回路１０とを備えている。映像データ処理回路３６は、外部から供給された表示データＤＩＮをＤ／Ａ変換回路３７に転送する。Ｄ／Ａ変換回路３７は、階調電源回路３３から供給された基準電圧を用いて表示データＤＩＮに対してＤ／Ａ変換を行って階調電圧を生成し、演算増幅器回路１０の入力端子１１、１２に供給する。演算増幅器回路１０は、入力端子１１、１２に供給された階調電圧に対応する駆動電圧をデータ線４１に出力してデータ線４１を駆動する。
【００８９】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定して解釈してはならない。本発明は、様々な変更をした上で実施可能であることは、当業者には自明的であろう。
【符号の説明】
【００９０】
１０：演算増幅器回路
１、２：差動段
３：正専用出力段
４：負専用出力段
５、６、７、８：クロススイッチ
１１、１２：入力端子
１３、１４：出力端子
１５、１６：中間ノード
１７Ｐ、１７Ｎ、１８Ｐ、１８Ｎ、１９Ｐ、１９Ｎ、２０Ｐ、２０Ｎ：ノード
３０：液晶表示装置
３１：液晶表示パネル
３２：制御回路
３３：階調電源回路
３４：データドライバ
３５：ゲートドライバ
３６：映像データ処理回路
３７：Ｄ／Ａ変換回路
４１：データ線
４２：ゲート線
４３：画素
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７Ａ、Ｓ１７Ｂ、Ｓ６１、Ｓ６２、Ｓ６３、Ｓ６４、Ｓ６５、Ｓ６６、Ｓ６７、Ｓ６８、Ｓ７１、Ｓ７２、Ｓ７３、Ｓ７４、Ｓ７５、Ｓ７６、Ｓ７７、Ｓ７８、Ｓ８１、Ｓ８２、Ｓ８３、Ｓ８４：スイッチ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８：ＰＭＯＳトランジスタ
１０１、１０２：差動段
１０５、１０６、１０７：クロススイッチ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ−１】
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【図１０Ａ−２】
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【図１０Ｂ−１】
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【図１０Ｂ−２】
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【図１０Ｃ−１】
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【図１０Ｃ−２】
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【図１０Ｄ−１】
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【図１０Ｄ−２】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ−１】
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【図１４Ａ−２】
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【図１４Ｂ−１】
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【図１４Ｂ−２】
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【図１４Ｃ−１】
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【図１４Ｃ−２】
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【図１４Ｄ−１】
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【図１４Ｄ−２】
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【図１５】
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