(57)【要約】【課題】毎秒６０フレームのフレームレートで動作するカメラを用いつつ、毎秒２４フレームの映像信号を得ることが可能なカメラシステムを、簡易な構成により実現する。【解決手段】２４Ｐコンバータ１３が、バッファメモリ１２から読み出した１０８０／６０ｐの映像信号を、その１画素分のタイミングに相当する１４８．３５ＭＨｚクロックでフレームメモリ１４に書き込み、１０８０／２４ｐの１画素分のタイミングに相当する７４．１７５ＭＨｚクロックでフレームメモリ１４から間欠的に映像信号を読み出すことにより、１０８０／２４ｐの映像信号を得て出力する。このとき、１０８０／６０ｐの映像信号と１０８０／２４ｐの映像信号の位相を合わせるために、１０８０／６０ｐの１０フレーム分及び１０８０／２４ｐの４フレーム分に相当する周期の２４Ｐトリガパルスをトリガにして、映像信号の読み出しを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
１４８．３５ＭＨｚクロックにより５９．９４Ｈｚの総走査線１１２５本のプログレッシブ映像信号をパラレル転送し、７４．１７５ＭＨｚクロックにより２３．９８Ｈｚの総走査線１１２５本のプログレッシブ映像信号をパラレル転送するカメラ制御装置において、
２３．９８Ｈｚの同期信号から、当該同期信号と同期した、１４８．３５ＭＨｚクロックと、７４．１７５ＭＨｚクロックと、５．９９５Ｈｚのトリガパルスと、を生成し、
カメラから入力された５９．９４Ｈｚの総走査線１１２５本のプログレッシブ映像信号を、１４８．３５ＭＨｚクロックに従ってフレームメモリに書き込み、
フレームメモリから、５．９９５Ｈｚのトリガパルスをトリガとして、７４．１７５ＭＨｚクロックに従って間欠的に映像信号を読み出すことにより、２３．９８Ｈｚの総走査線１１２５本のプログレッシブ映像信号を生成して出力する、
ことを特徴とするカメラ制御装置。
【請求項２】
請求項１に記載のカメラ制御装置において、
２３．９８Ｈｚの同期信号から、当該同期信号と同期した、２９．９７Ｈｚのフレームパルスを生成し、
カメラから入力された５９．９４Ｈｚの総走査線１１２５本のプログレッシブ映像信号を、１４８．３５ＭＨｚクロックに従って第１のラインメモリに書き込み、
第１のラインメモリから、２９．９７Ｈｚのフレームパルスをトリガとして、７４．１７５ＭＨｚクロックに従って間欠的に映像信号を読み出すことにより、５９．９４Ｈｚの総走査線１１２５本のインタレース映像信号を生成して出力する、
ことを特徴とするカメラ制御装置。
【請求項３】
請求項２に記載のカメラ制御装置において、
生成した５９．９４Ｈｚの総走査線１１２５本のインタレース映像信号を、７４．１７５ＭＨｚクロックに従って第２のラインメモリに書き込み、
第２のラインメモリから、２７ＭＨｚクロックに従って間欠的に映像信号を読み出すことにより、５９．９４Ｈｚの総走査線５２５本のインタレース映像信号を出力する、
ことを特徴とするカメラ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カメラからの映像信号をフォーマット変換して出力する機能を有するカメラ制御装置に関する。
【背景技術】
【０００２】
近年、テレビジョンカメラシステムのデジタル技術の進歩により、映画撮影においても、従来のフィルム撮影からテレビジョンカメラ撮影に置き換わってきている。ここで、映画撮影はフィルム撮影時代の名残で毎秒２４フレームのプログレッシブ走査で行うため、テレビジョンカメラにおいても毎秒２４フレームのフレームレートで動作させる必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−０３８７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来は、テレビジョンカメラの撮像素子から毎秒２４フレームの映像を取り込むために、テレビジョンカメラ及びカメラ制御装置からなるカメラシステム全体を毎秒２４フレームで動作させる必要があった。すなわち、テレビジョンカメラ及びカメラ制御装置の各々に、毎秒６０フレームの回路だけでなく、毎秒２４フレームの回路も持たせる必要があった。また、通常の放送用の毎秒６０フレームのインタレース走査とその上位規格である毎秒６０フレームのプログレッシブ走査とを同じシステムで切り替えて運用する場合には、それらの走査モードに対応する回路を更に持たせる必要があった。
しかしながら、これらの回路をテレビジョンカメラ及びカメラ制御装置に持たせると、回路規模が膨大になってしまい、コストアップや消費電力の増加につながる。
【０００５】
本発明は、上記のような従来の事情に鑑みて為されたものであり、毎秒６０フレームのフレームレートで動作するカメラを用いつつ、毎秒２４フレームの映像信号を得ることが可能なカメラシステムを、簡易な構成により実現することが可能な技術を提案することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、１４８．３５ＭＨｚクロックにより５９．９４Ｈｚの総走査線１１２５本のプログレッシブ映像信号をパラレル転送し、７４．１７５ＭＨｚクロックにより２３．９８Ｈｚの総走査線１１２５本のプログレッシブ映像信号をパラレル転送するカメラ制御装置において、２３．９８Ｈｚの同期信号から、当該同期信号と同期した、１４８．３５ＭＨｚクロックと、７４．１７５ＭＨｚクロックと、５．９９５Ｈｚのトリガパルスと、を生成し、カメラから入力された５９．９４Ｈｚの総走査線１１２５本のプログレッシブ映像信号を、１４８．３５ＭＨｚクロックに従ってフレームメモリに書き込み、フレームメモリから、５．９９５Ｈｚのトリガパルスをトリガとして、７４．１７５ＭＨｚクロックに従って間欠的に映像信号を読み出すことにより、２３．９８Ｈｚの総走査線１１２５本のプログレッシブ映像信号を生成して出力する構成とした。
【０００７】
ここで、５９．９４Ｈｚ（約６０Ｈｚ）の総走査線１１２５本のプログレッシブ映像信号とは、一般的に１０８０／６０ｐ（或いは６０Ｐ）と表記されるフォーマット形式の映像信号を指す。すなわち、有効走査線１０８０本（総走査線１１２５本）、毎秒（約）６０フレーム、プログレッシブ方式の映像信号である。
また、２３．９８Ｈｚ（約２４Ｈｚ）の総走査線１１２５本のプログレッシブ映像信号とは、一般的に１０８０／２４ｐ（或いは２４Ｐ）と表記されるフォーマット形式の映像信号を指す。すなわち、有効走査線１０８０本（総走査線１１２５本）、毎秒２４（約）フレーム、プログレッシブ方式の映像信号である。
【０００８】
また、１４８．３５ＭＨｚクロックは、１０８０／６０ｐの映像信号における１画素分のタイミングに相当する。
また、７４．１７５ＭＨｚクロックは、１０８０／２４ｐの映像信号における１画素分のタイミングに相当する。
また、５．９９５Ｈｚのトリガパルスは、１０８０／６０ｐの映像信号における１０フレーム分、及び、１０８０／２４ｐの映像信号における４フレーム分のタイミングに相当する。つまり、５．９９５Ｈｚのトリガパルスによって、１０８０／６０ｐと１０８０／２４ｐのフレームの開始タイミングを同期させることができる。
【０００９】
すなわち、本発明に係るカメラ制御装置では、１０８０／６０ｐの映像信号をその１画素分のタイミングに相当する１４８．３５ＭＨｚクロックでフレームメモリに書き込み、５．９９５Ｈｚのトリガパルスを用いて読み出しタイミングを調整しつつ、１０８０／２４ｐの１画素分のタイミングに相当する７４．１７５ＭＨｚクロックでフレームメモリから映像信号を読み出すことで、１０８０／２４ｐの映像信号を得て出力する。
【００１０】
このような構成によれば、毎秒２４フレームのゲンロック信号を用いてカメラシステム全体をロック（水平同期、垂直同期、画素クロック同期）し、カメラ側は毎秒６０フレームのプログレッシブ走査で常に動作させつつ、カメラ制御装置側で毎秒６０フレームから毎秒２４フレームにフレームレート変換を行なって１０８０／２４ｐの映像信号を得ることができる。また、毎秒２４フレームで動作させる回路をカメラ制御装置側の映像出力部に限定できるので、回路規模の増加を抑えることができる。
【００１１】
更に、本発明に係るカメラ制御装置では、２３．９８Ｈｚの同期信号から、当該同期信号と同期した、２９．９７Ｈｚのフレームパルスを生成し、カメラから入力された５９．９４Ｈｚの総走査線１１２５本のプログレッシブ映像信号を、１４８．３５ＭＨｚクロックに従って第１のラインメモリに書き込み、第１のラインメモリから、２９．９７Ｈｚのフレームパルスをトリガとして、７４．１７５ＭＨｚクロックに従って間欠的に映像信号を読み出すことにより、５９．９４Ｈｚの総走査線１１２５本のインタレース映像信号を生成して出力する構成とした。
【００１２】
ここで、５９．９４Ｈｚ（約６０Ｈｚ）の総走査線１１２５本のインタレース映像信号とは、一般的に１０８０／６０ｉ（或いは６０Ｉ）と表記されるフォーマット形式の映像信号を指す。すなわち、有効走査線１０８０本（総走査線１１２５本）、毎秒６０（約）フレーム、インタレース方式の映像信号である。
また、７４．１７５ＭＨｚクロックは、１０８０／６０ｉの映像信号における１画素分のタイミングに相当する。
また、２９．９７ＭＨｚのフレームパルスは、１０８０／６０ｐの映像信号における２フレーム分、及び、１０８０／６０ｉの映像信号における１フレーム分のタイミングに相当する。つまり、２９．９７ＭＨｚのフレームパルスによって、１０８０／６０ｐと１０８０／６０ｉのフレームの開始タイミングを同期させることができる。
【００１３】
すなわち、本発明に係るカメラ制御装置では、１０８０／６０ｐの映像信号をその１画素分のタイミングに相当する１４８．３５ＭＨｚクロックでラインメモリに書き込み、２９．９７ＭＨｚのフレームパルスを用いて読み出しの基準タイミングを調整しつつ、１０８０／６０ｉの１画素分のタイミングに相当する７４．１７５ＭＨｚクロックでラインメモリから映像信号を読み出すことで、１０８０／６０ｉの映像信号を得て出力する。
このような構成によれば、１０８０／６０ｉの映像信号を更に得ることができ、異なるフォーマットの映像信号を同時出力することが可能となる。
【００１４】
更に、本発明に係るカメラ制御装置では、生成した５９．９４Ｈｚの総走査線１１２５本のインタレース映像信号を、７４．１７５ＭＨｚクロックに従って第２のラインメモリに書き込み、第２のラインメモリから、２７ＭＨｚクロックに従って間欠的に映像信号を読み出すことにより、５９．９４Ｈｚの総走査線５２５本のインタレース映像信号を出力する構成とした。
【００１５】
ここで、５９．９４Ｈｚ（約６０Ｈｚ）の総走査線５２５本のインタレース映像信号とは、一般的に４８０／６０ｉ（或いは６０Ｉ）と表記されるフォーマット形式の映像信号を指す。すなわち、有効走査線４８０本（総走査線５２５本）、毎秒６０（約）フレーム、インタレース方式の映像信号である。
また、２７ＭＨｚクロックは、４８０／６０ｉの映像信号における１画素分のタイミングに相当する。
【００１６】
すなわち、本発明に係るカメラ制御装置では、１０８０／６０ｉの映像信号をその１画素分のタイミングに相当する７４．１７５ＭＨｚクロックでラインメモリに書き込み、４８０／６０ｉの１画素分のタイミングに相当する２７ＭＨｚクロックでラインメモリから映像信号を読み出すことで、４８０／６０ｉの映像信号を得て出力する。
このような構成によれば、４８０／６０ｉの映像信号を更に得ることができ、異なるフォーマットの映像信号を同時出力することが可能となる。
【発明の効果】
【００１７】
本発明によれば、毎秒２４フレームのゲンロック信号を用いてカメラシステム全体をロックし、カメラ側は毎秒６０フレームのプログレッシブ走査で常に動作させつつ、カメラ制御装置側で毎秒６０フレームから毎秒２４フレームにフレームレート変換を行なうことで、毎秒２４フレームのプログレッシブ映像信号を得ることができる。また、毎秒２４フレームで動作させる回路をカメラ制御装置側の映像出力部に限定できるので、回路規模の増加を抑えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例に係るカメラシステムの機能ブロックの例を示す図である。
【図２】同期信号発生器の機能ブロックの例を示す図である。
【図３】２７ＭＨｚクロックをゲンロック信号に同期させる回路のタイミングチャートの例を示す図である。
【図４】６０ｐ・２４ｐ・６０ｉの映像の位相関係の例を示す図である。
【発明を実施するための形態】
【００１９】
本発明の一実施例に係るカメラシステムについて図面を参照して説明する。
なお、以下の説明において、クロックやパルスの周波数等を表す各数値は小数以下を所定桁で丸めて表現したものであり、これらの数値に厳密に一致することを求めるものではない。
【００２０】
図１には、本発明の一実施例に係るカメラシステムの機能ブロックの例を示してある。
本例のカメラシステムでは、カメラ１とカメラ制御装置（ＣＣＵ；Ｃａｍｅｒａ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）３とを光ファイバーケーブル２で接続してある。
カメラ１は、毎秒６０フレームのプログレッシブ走査で有効画素数１９２０×１０８０の撮像素子を動作させて得られる１０８０／６０ｐの映像信号をＣＣＵ３へ伝送する。なお、本例では、カメラ１側でパラレル映像信号からシリアル映像信号に変換され、光ファイバーケーブル２を通じてＣＣＵ３へ伝送される。
ＣＣＵ３は、カメラ１から伝送された１０８０／６０ｐの映像信号に基づき、１０８０／２４ｐ、１０８０／６０ｐ、１０８０／６０ｉ、４８０／６０ｉの各映像信号を出力する。
【００２１】
ＣＣＵ３の動作について説明する。
ＣＣＵ３では、カメラ１から伝送されたシリアル映像信号を、シリアル−パラレル変換器１１で２０ビットのパラレル映像信号に変換し、バッファメモリ１２に書き込む。
また、ＣＣＵ３には、外部機器からゲンロック（ＧＥＮｅｒａｔｏｒ  ＬＯＣＫ）信号と呼ばれる同期信号が入力され、同期信号発生器１９にて、毎秒２４フレーム（２３．９８Ｈｚ）のゲンロック信号に同期したクロック（１４８．３５ＭＨｚ、７４．１７５ＭＨｚ、２７ＭＨｚ）、フレームパルス（２９．９７Ｈｚ）、２４Ｐトリガパルス（５．９９５Ｈｚ）が生成される。これらのクロックやパルスは、ＣＣＵ３内部及びＣＣＵ３からカメラ１へ送られる同期信号の基準信号となる。
【００２２】
図２には、同期信号発生器１９の機能ブロックの例を示してある。
同期信号発生器１９には、水平同期信号と垂直同期信号を含むアナログ３値のゲンロック信号が入力される。
同期信号発生器１９に入力されたゲンロック信号は、まず、同期信号分離回路３１にて水平同期信号と垂直同期信号に分離される。水平同期信号は、位相比較器３４−２へ送られ、分周器３３−３で２７ＭＨｚクロックを１７１６分周して生成される水平基準パルスとの位相比較が行なわれる。
【００２３】
ここで、２７ＭＨｚクロックを１７１６分周して生成される水平基準パルスの周期が約６３．６ｕｓであるのに対し、ゲンロック信号が毎秒２４フレームの場合の水平同期信号の周期は約３７．１ｕｓである。このため、そのままでは位相比較を行うことができないので、位相比較器３４−２では、各々の信号周期の倍数で且つ共通する最小の倍数の周期のタイミングで位相比較を行うようにする。なお、本明細書では、上記の条件を満たす倍数を、本来の定義とは異なるが便宜的に「最小公倍数」と表記する。
【００２４】
位相比較のタイミングを示すゲートパルスを生成する仕組みについて説明する。
まず、フォーマット判定部３２が、同期信号分離回路３１にてゲンロック信号から分離された水平同期信号と垂直同期信号の関係から、ゲンロック信号のフレーム周期や水平ライン数などを検出し、その結果をゲートパルス発生器３５へ送る。
ゲートパルス発生器３５では、位相比較のタイミングを示す最小公倍数の周期のゲートパルスを発生させる。毎秒２４フレームのゲンロック信号の場合は、ゲンロック信号の水平同期信号の１２Ｈ（Ｈ：水平周期）が２７ＭＨｚの水平基準パルスの７Ｈと等しく、すなわち、３７．１ｕｓ×１２＝４４５．２ｕｓ（＝６３．６ｕｓ×７）が最小公倍数の周期になるので、分周器３３−４にて水平同期信号を１２分周したパルス（４４５．２ｕｓのパルス）を位相比較用のゲートパルスとする。
【００２５】
ここで、水平同期信号を１２分周するカウンタのリセット位置については、垂直同期信号をもとに決める必要がある。なお、図４に６０ｐ・２４ｐ・６０ｉの映像の位相関係の例を示すように、２４ｐ（毎秒２４フレーム）の４周期と６０ｉ（毎秒３０フレーム）の５周期（及び６０ｐ（毎秒６０フレーム）の１０周期）が最小公倍数となる。そこで、分周器３３−５にて、毎秒２４フレームのゲンロック信号から得られた垂直同期信号を４分周したパルスを作り、１２分周カウンタのリセットタイミングとする。
【００２６】
なお、垂直同期信号を４分周したパルスは、毎秒６０フレームから毎秒２４フレームの信号を作るときの基準パルス（２４Ｐトリガパルス）としても使用される。また、垂直同期信号を４分周したパルスで毎秒３０フレームのフレームカウンタ３８をリセットし、システムで使用する毎秒３０フレームのフレームパルスを垂直同期信号に同期させる。
すなわち、毎秒２４フレームのゲンロック信号から抽出された垂直同期信号に同期した２４Ｐトリガパルス（５．９９５Ｈｚ）及びフレームパルス（２９．９７Ｈｚ）を得て出力する。
【００２７】
以上で説明した、２７ＭＨｚクロックをゲンロック信号に同期させる回路のタイミングチャートの例を図３に示す。位相比較器３４−２は、ゲートパルスがロー期間のときに、毎秒２４フレームのゲンロック信号から抽出した水平同期信号と、２７ＭＨｚクロックを分周した水平基準パルスとの間で位相比較を行い、位相差分のパルスを出力する。すなわち、各々の信号の同期が得られる４４５．２ｕｓ（＝３７．１ｕｓ×１２＝６３．６ｕｓ×７）毎のタイミングで位相比較を行う。なお、ゲートパルスがハイ期間のときは、位相比較を行なわず、位相比較器３４−２の出力はハイ・インピーダンスとなる。
【００２８】
図２に戻って説明する。位相比較器３４−２からは位相差分のパルスが出力され、ＬＰＦ（ローパスフィルタ）３６−２によって直流信号に変換され、２７ＭＨｚＶＣＸＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｘｔａｌ  Ｏｓｃｉｌｌａｔｏｒ；電圧制御型水晶発振器）３７−２の周波数が制御される。このように、水平同期の最小公倍数でＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）位相比較を行って２７ＭＨｚクロックの発生回路のループを制御することで、毎秒２４フレームのゲンロック信号に同期した２７ＭＨｚクロックが得られることになる。
【００２９】
次に、２７ＭＨｚＶＣＸＯ３７−２から出力される２７ＭＨｚクロックを分周期３３−２で５００分周した信号と、１４８．３５ＭＨｚクロックを分周器３３−１で９１分周した信号とを、位相比較期１５−１に入力して位相比較する。位相比較期１５−１からは位相差分のパルスが出力され、ＬＰＦ（ローパスフィルタ）３６−１によって直流信号に変換され、１４８．３５ＭＨｚＶＣＸＯ（電圧制御型水晶発振器）３７−１の周波数が制御される。これにより、毎秒２４フレームのゲンロック信号に同期した１４８．３５ＭＨｚクロックが得られることになる。
更に、１４８．３５ＭＨｚＶＣＸＯ３７−１から出力される１４８．３５ＭＨｚクロックを分周期３３−６で２分周して、毎秒２４フレームのゲンロック信号に同期した７４．１７５ＭＨｚクロックを得る。
【００３０】
以上のようにして、毎秒２４フレームのゲンロック信号に同期したクロック（１４８．３５ＭＨｚ、７４．１７５ＭＨｚ、２７ＭＨｚ）、フレームパルス（２９．９７Ｈｚ）、２４Ｐトリガパルス（５．９９５Ｈｚ）が得られ、同期信号発生器１９から出力される。
なお、これらのクロックやパルスを得る仕組みは一例に過ぎず、他の仕組みによって得るようにしてもよい。
【００３１】
再び図１に戻って説明する。バッファメモリ１２からは、１４８．３５ＭＨｚクロック及びフレームパルスに従って、１０８０／６０ｐの映像信号が読み出される。
２４Ｐコンバータ１３では、外付けのフレームメモリ１４に映像信号をバッファリングしつつ、毎秒６０フレームから毎秒２４フレームに映像信号を変換して出力する。
【００３２】
２４Ｐコンバータ１３の動作を具体的に説明する。
２４Ｐコンバータ１３は、バッファメモリ１２から読み出した１０８０／６０ｐの映像信号を、その１画素分のタイミングに相当する１４８．３５ＭＨｚクロックに従ってフレームメモリ１４に書き込み、１０８０／２４ｐの１画素分のタイミングに相当する７４．１７５ＭＨｚクロックに従ってフレームメモリ１４から間欠的に映像信号を読み出すことにより、１０８０／２４ｐの映像信号を得て出力する。このとき、１０８０／６０ｐの映像信号と１０８０／２４ｐの映像信号の位相を合わせるために、１０８０／６０ｐの１０フレーム分及び１０８０／２４ｐの４フレーム分に相当する周期の２４Ｐトリガパルス（５．９９５Ｈｚ）をトリガにして、映像信号の読み出しを行うようにする。
以上の処理により、図４に示すように、１０８０／６０ｐの１０フレーム分の映像信号が、１０８０／２４ｐの４フレーム分の映像信号に変換される。ここで、図４中の２４ＰｓＦとは、１０８０／２４ｐから更にインタレース変換した信号であり、プログレッシブ・セグメント・フレームと呼ばれる。
【００３３】
また、バッファメモリ１２から読み出された１０８０／６０ｐの映像信号は、ＰＩコンバータ１５により、毎秒６０フレームのプログレッシブ信号である１０８０／６０ｐの映像信号から、毎秒６０フレームのインタレース信号である１０８０／６０ｉの映像信号へ変換される。
【００３４】
ＰＩコンバータ１５の動作を具体的に説明する。
ＰＩコンバータ１５は、バッファメモリ１２から読み出した１０８０／６０ｐの映像信号を、その１画素分のタイミングに相当する１４８．３５ＭＨｚクロックに従ってラインメモリ１６に書き込み、１０８０／６０ｉの１画素分のタイミングに相当する７４．１７５ＭＨｚクロックに従ってラインメモリ１６から間欠的に映像信号を読み出すことにより、１０８０／６０ｉの映像信号を得て出力する。このとき、１０８０／６０ｐの映像信号と１０８０／６０ｉの映像信号の位相を合わせるために、１０８０／６０ｐの２フレーム分及び１０８０／６０ｉの１フレーム分に相当する周期のフレームパルス（２９．９７Ｈｚ）をトリガにして、映像信号の読み出しを行うようにする。なお、フレームパルスは、１０８０／６０ｉの映像信号における第１フィールドと第２フィールドの順序を決めるためにも使用される。
以上の処理により、図４に示すように、１０８０／６０ｐの２フレーム分の映像信号が、１０８０／６０ｉの１フレーム分の映像信号に変換される。
【００３５】
また、ＰＩコンバータ１５から出力される１０８０／６０ｉの映像信号は、ダウンコンバータ１７により、総走査線５２５本（有効走査線４８０本）のＳＤＴＶ（Ｓｔａｎｄａｒｄ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）信号である４８０／６０ｉの映像信号へ変換される。
【００３６】
ダウンコンバータ１７の動作を具体的に説明する。
ダウンコンバータ１７は、ＰＩコンバータ１５から出力される１０８０／６０ｉの映像信号を、その１画素分のタイミングに相当する７４．１７５ＭＨｚクロックに従ってラインメモリ１８に書き込み、４８０／６０ｉの１画素分のタイミングに相当する２７ＭＨｚクロックに従ってラインメモリ１８から間欠的に映像信号を読み出すことにより、４８０／６０ｉの映像信号を得て出力する。
【００３７】
以上のプロセスで生成された、毎秒６０フレームのプログレッシブ映像信号（１０８０／６０ｐ）、毎秒２４フレームのプログレッシブ映像信号（１０８０／２４ｐ）、毎秒６０フレームのインタレース映像信号（１０８０／６０ｉ）、及びＳＴＤＶ信号（４８０／６０ｉ）は、それぞれ、パラレル−シリアル変換器２０−１〜４により、シリアルのデジタル映像信号に変換されてＣＣＵ３から出力される。
【００３８】
以上のような構成によれば、本来は毎秒６０フレームのフレームレートで動作するカメラシステム全体を、毎秒２４フレームのゲンロック信号を用いて、垂直同期及び水平同期及び画素クロック同期させる所謂ゲンロックを行うことができる。更に、ＣＣＵ３内で、毎秒６０フレームのプログレッシブ映像信号（１０８０／６０ｐ）から変換した毎秒２４フレームのプログレッシブ映像信号（１０８０／２４ｐ）を、毎秒２４フレームのゲンロック信号の位相に同期させて出力させることができる。また、毎秒６０フレームのプログレッシブ映像信号（１０８０／６０ｐ）から変換した毎秒６０フレームのインタレース映像信号（１０８０／６０ｉ）や、毎秒６０フレームのインタレース映像信号（１０８０／６０ｉ）から変換したＳＴＤＶ信号（４８０／６０ｉ）についても、毎秒２４フレームのゲンロック信号の位相に同期させて出力させることができる。
【符号の説明】
【００３９】
１：カメラ、  ２：光ファイバーケーブル、  ３：カメラ制御装置（ＣＣＵ）、
１１：シリアル−パラレル変換器、  １２：バッファメモリ、  １３：２４Ｐコンバータ、  １４：フレームメモリ、  １５：ＰＩコンバータ、  １６：ラインメモリ、  １７：ダウンコンバータ、  １８：ラインメモリ、  １９：同期信号発生器、  ２０−１〜４：パラレル−シリアル変換器、
３１：同期信号分離回路、  ３２：フォーマット判定部、  ３３−１〜６：分周器、  ３４−１〜２：位相比較器、  ３５：ゲートパルス発生器、  ３６−１〜２：ローパスフィルタ、  ３７−１〜２：電圧制御型水晶発振器（ＶＣＸＯ）、  ３８：フレームカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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