(57)【要約】【課題】    新規な応力印加機構を有する、フィン形構造を持つ半導体装置を提供する。【解決手段】    フィン形構造を持つ半導体装置は、支持基板上に配置された第１フィン形半導体領域と、第１フィン形半導体領域と交差し、交差部にｐチャネル領域を画定する第１ゲート電極構造と、第１フィン形半導体領域の、第１ゲート電極構造両側領域に形成された、ｐ型の第１対ソース／ドレイン領域と、第１フィン形半導体領域の、ｐ型の第１対ソース／ドレイン領域外側の領域を酸化して形成された第１及び第２の圧縮応力発生領域と、を有する。【選択図】  図１
2013235880.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置された第１フィン形半導体領域と、
前記第１フィン形半導体領域と交差し、交差部に第１ｐチャネル領域を画定する第１ゲート電極と、
前記第１フィン形半導体領域の、前記第１ゲート電極両側領域に形成された、ｐ型の第１ソース／ドレイン領域と、
前記第１フィン形半導体領域の、前記ｐ型の第１ソース／ドレイン領域外側の領域を酸化して形成された第１及び第２の圧縮応力発生領域と、
を含む第１ｐチャネルＦＥＴを有する半導体装置。
【請求項２】
前記第１フィン形半導体領域が、前記第２の圧縮応力発生領域の外側に延在する延在部と、
前記延在部と交差し、交差部に第２ｐチャネル領域を画定する第２ゲート電極と、
前記延在部の、前記第２ゲート電極両側領域に形成された、ｐ型の第２ソース／ドレイン領域と、
前記第２ゲート電極に対して前記第２の圧縮応力発生領域と逆側の前記延在部を酸化して形成された第３の圧縮応力発生領域と、
を含む第２ｐチャネルＦＥＴを更に有する、請求項１に記載の半導体装置。
【請求項３】
さらに、
前記基板上に配置された第２フィン形半導体領域と、
前記第２フィン形半導体領域と交差し、交差部にｎチャネル領域を画定する第３ゲート電極と、
前記第２フィン形半導体領域の、前記第３ゲート電極両側領域に形成された、ｎ型の第３ソース／ドレイン領域とを含むｎチャネルＦＥＴを有する、請求項１または２に記載の半導体装置。
【請求項４】
前記第２フィン形半導体領域が、前記第１フィン形半導体領域の前記第３の圧縮応力発生領域側の仮想延長線上に存在し、前記第３の応力発生領域と前記第２フィン形半導体領域との間に切欠き部が形成されている、請求項３に記載の半導体装置。
【請求項５】
第１フィン形半導体領域を基板上に形成し、
前記第１フィン形半導体領域のうち、第１領域および前記第１領域とは離間した第２領域を酸化し、第１及び第２の圧縮応力発生領域を形成し、
前記第１および第２の圧縮応力発生領域の間において前記第１フィン形半導体領域と交差し、交差部にｐチャネル領域を画定する第１ゲート電極を形成し、
前記第１フィン形半導体領域の、前記ｐチャネル領域と前記第１応力発生領域との間、および前記ｐチャネル領域と前記第２応力発生領域との間に、ｐ型の第１ソース／ドレイン領域を形成して第１ｐチャネルＦＥＴを形成する、半導体装置の製造方法。
【請求項６】
前記第１フィン形半導体領域が、フィン形シリコン領域であり、前記酸化がドライ酸化である、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１フィン形半導体領域を形成する工程が、
シリコン層を有する前記基板上に、マスク層を形成し、
前記マスク層をマスクとして前記シリコン層をエッチングして前記フィン形シリコン領域を形成し、
前記フィン形シリコン領域を覆う絶縁膜を堆積し、
前記絶縁膜を研磨して、前記フィン形シリコン領域の頂面を露出させ、
更に前記絶縁膜をエッチングして、前記絶縁膜の上面が前記フィン形シリコン領域の前記頂面よりも低くする、
ことを含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記基板が、絶縁層と、前記絶縁層上のＳｉ層とを有するＳＯＩ基板であり、
前記第１フィン形半導体領域を形成する工程が、
前記Ｓｉ層上にマスク層を形成し、
前記マスク層をマスクとして前記Ｓｉ層をエッチングして、前記絶縁層を露出させることを含む、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の圧縮応力発生領域を形成する工程が、
前記フィン形シリコン領域の表面にライナ酸化膜を形成し、
前記ライナ酸化膜上に酸化種遮蔽機能を有する酸化防止絶縁膜を堆積し、
前記酸化防止絶縁膜のうち、第１領域と、前記第１領域とは離間した第２領域とをエッチして除去して酸化用開口を形成し、
前記酸化用開口に露出した前記第１フィン形半導体領域をドライ酸化し、
前記酸化防止絶縁膜を除去する、
請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
フィン形構造を持つＦＥＴ（電界効果トランジスタ）の開発が行なわれている。フィン形構造を持つＦＥＴとは、一般的にＦｉｎ−ＦＥＴまたはダブルゲートＦｉｎ−ＦＥＴと呼ばれ、基板の表面に対してチャネルの面が垂直になっている３次元型の電界効果トランジスタであって、基板の面に対して垂直な薄い壁（フィン）状の突起があり、フィンの両側面上にゲート絶縁膜、ゲート電極が形成され、ゲート両側のフィンにソース／ドレイン領域が形成されている構造を有する。
【０００３】
フィン形構造を持つ電界効果トランジスタは、チャネル面を基板表面に垂直に配置するため、基板上の占有面積を低減でき、チャネルの両側にゲート電極を配置するので短チャネル効果の抑制が容易となり、微細化、高速動作化に対する適応性が高い。
【０００４】
一般に、ＦＥＴにおいて、応力を利用することによりキャリアの移動度を向上させる構造が知られている。ｎチャネルＦＥＴにおいてはチャネル長方向、すなわちチャネルと平行な方向に引張応力を印加すると電子の移動度が向上する。またｐチャネルＦＥＴにおいてはチャネル長方向、すなわちチャネルと平行な方向に圧縮応力を印加すると正孔の移動度が向上する。
【０００５】
チャネルに応力を印加する手段として、ＦＥＴを覆うように応力を有する窒化膜等のライナ層を形成する方法と、シリコン基板にリセスを形成し、格子定数の異なるＳｉＧｅ、ＳｉＣ等の混晶半導体を埋め込む方法が知られている。フィン形ＦＥＴにおいても、応力を印加するライナ膜を形成する構成や、リセスを形成し、格子定数の異なる混晶半導体を埋め込む構成が提案されている(例えば、特許文献１，２等)。
【０００６】
また、フィンの上下の少なくとも一方に、ＳｉＧｅやオゾンＴＥＯＳ膜等の膨張又は収縮が可能な応力膜を形成し、フィンと同時にパターニングし、ゲート絶縁膜を介してフィンの両側面及び上面上にゲート電極を形成した後、応力膜に酸化処理等を施すことにより、応力膜を膨張又は収縮させて、フィンに高さ方向、即ちチャネルと垂直な方向の応力を印加する構造も提案されている(例えば特許文献３)。
【特許文献１】米国特許７，３８８，２５９号公報、
【特許文献２】米国特許７，７０９，３１２号公報、
【特許文献３】特開２００９−２５９８６５号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
新規な応力印加機構を有する、フィン形構造を持つ半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の実施例によるフィン形構造を持つ半導体装置は、
支持基板上に配置された第１フィン形半導体領域と、
前記第１フィン形半導体領域と交差し、交差部にｐチャネル領域を画定する第１ゲート電極構造と、
前記第１フィン形半導体領域の、前記第１ゲート電極構造両側領域に形成された、ｐ型の第１対ソース／ドレイン領域と、
前記第１フィン形半導体領域の、前記ｐ型の第１対ソース／ドレイン領域外側の領域を酸化して形成された第１及び第２の圧縮応力発生領域と、
を有し、第１ｐチャネルＦＥＴを構成する。
【０００９】
また、本発明の実施例によるフィン形構造を持つ半導体装置の製造方法は、
第１ｐチャネルＦＥＴ形成領域とその両側に配置された第１及び第２の圧縮応力発生領域の予定領域を有する第１フィン形半導体領域が支持基板上に配置された構造を準備し、
前記第１フィン形半導体領域の、前記第１及び第２の圧縮応力発生領域の予定領域を酸化し、第１及び第２の圧縮応力発生領域を形成し、
前記第１フィン形半導体領域の前記第１ｐチャネルＦＥＴ形成領域と交差し、交差部にｐチャネル領域を画定する第１ゲート電極構造を形成し、
前記第１フィン形半導体領域の、前記第１ゲート電極構造両側の前記第１ｐチャネルＦＥＴ形成領域に、ｐ型の第１対ソース／ドレイン領域を形成し、
第１ｐチャネルＦＥＴを構成する。
【発明の効果】
【００１０】
開示の半導体装置の製造方法によれば、ｐチャネルＦｉｎ−ＦＥＴにおいて、圧縮応力をチャネルと平行な方向に印加することができ、キャリア移動度を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】図１Ａ，１Ｂは、実施例による、ｐチャネルＦＥＴとｎチャネルＦＥＴとを有するフィン形半導体装置の構成を概略的に示す平面図である。
【図２−１】と、
【図２−２】と、
【図２−３】と、
【図２−４】図２Ａ〜２Ｉは、ｐチャネルフィン形ＦＥＴの製造プロセスを説明するための斜視図及び断面図である。
【図３−１】と、
【図３−２】と、
【図３−３】図３Ａ〜３Ｆは、ＳＯＩ基板を用いてｐチャネルＦＥＴを形成する製造プロセスを示す斜視図である。
【図４】図４Ａ，４Ｂは、複数のフィン形ＦＥＴを形成する場合の配置例を示す平面図である。
【発明を実施するための形態】
【００１２】
フィン形構造を持つ半導体装置においては、例えばフィン幅２０ｎｍ〜３０ｎｍ、フィン長さ数百ｎｍのフィン（薄板）状シリコン領域が支持基板上に垂直に配置される。
【００１３】
本発明者は、フィン状シリコン領域を選択酸化することにより隣接領域に圧縮応力を印加する構成を検討した。厚さ３０ｎｍ程度のフィン状シリコン領域は、両側面からの酸化により、全厚さを酸化できる。シリコンが酸化して酸化シリコンになると体積は膨張する。フィン状シリコン領域を長さ方向の２箇所で、高さ方向に沿うストライプ状に酸化すると、酸化による体積膨張により、２つのストライプ状酸化領域に挟まれたシリコン領域はフィンの長さ方向に沿う圧縮応力を受けることになる。
【００１４】
フィン状シリコン領域に交差するゲート電極構造を形成し、フィンの長さ方向に電流を流すＦＥＴが形成される。このとき、チャネル長（ゲート長）方向はフィンの長さ方向である。フィンの長さ方向に沿う圧縮応力は、チャネル長方向すなわちチャネルと平行な方向の圧縮応力となり、ｐチャネルＦＥＴの特性（正孔の移動度）を向上させる機能を有する。
【００１５】
図１は、実施例１による基本構成を示す平面図である。下地基板上にｎ型シリコンフィン領域Ｆ１とｐ型シリコンフィン領域Ｆ２が配置されている。ｐ型ゲート構造ｐＧ１，ｐＧ２がｎ型シリコンフィン領域Ｆ１と交差するように形成される。ｐ型ゲート構造ｐＧ１の両側のフィン領域にｐ型不純物が添加され、第１対のｐ型ソース／ドレイン領域ｐＳ／Ｄ１が形成される。同様、ｐ型ゲート構造ｐＧ２の両側のフィン領域にｐ型不純物が添加され、第２対のｐ型ソース／ドレイン領域ｐＳ／Ｄ２が形成される。このようにして、ｐチャネルＦＥＴｐＦＥＴ１，ｐＦＥＴ２の基本構成が形成される。
【００１６】
ｐチャネルＦＥＴを挟む両側の位置（図中３箇所）で、ｎ型シリコンフィン領域Ｆ１は酸化され、膨張領域ＥＸＰ１，ＥＸＰ２，ＥＸＰ３が形成されている。膨張領域ＥＸＰ１，ＥＸＰ２に挟まれた活性フィン領域ＡＦ１，膨張領域ＥＸＰ２，ＥＸＰ３に挟まれた活性フィン領域ＡＦ２はフィンの長さ方向に沿った圧縮応力を受ける。ｐ型ゲートｐＧ１，ｐＧ２は、活性フィン形領域ＡＦ１，ＡＦ２と交差して形成されている。ゲート電極下の活性フィン領域ＡＦ１，ＡＦ２においてはゲート長（チャネル長）方向の圧縮応力により、正孔の移動度が向上し、ｐチャネルＦＥＴの特性が改善される。
【００１７】
図中、下方に示すｐ型シリコンフィン領域Ｆ２に対して、ｎ型ゲート構造ｎＧ１，ｎＧ２がフィン領域Ｆ２と交差するように形成され、ｎチャネルＦＥＴｎＦＥＴ１，ｎＦＥＴ２のチャネル領域を画定する。ｎ型ゲート構造ｎＧ１の両側のフィン領域にｎ型不純物が添加され、第１対のｎ型ソース／ドレイン領域ｎＳ／Ｄ１が形成される。同様、ｎ型ゲート構造ｎＧ２の両側のフィン領域にｎ型不純物が添加され、第２対のｎ型ソース／ドレイン領域ｎＳ／Ｄ２が形成される。
【００１８】
ｎチャネルＦＥＴにおいて、ゲート長（チャネル長）方向の圧縮応力は、電子の移動度を劣化させるので、ｎチャネルＦＥＴｎＦＥＴ両側には酸化領域は形成しない。ｐチャネルＦＥＴとｎチャネルＦＥＴとは、非対称な構成となる。
【００１９】
以下、図２Ａ〜２Ｉを参照して、実施例１によるｐチャネルフィン形ＦＥＴの製造プロセスを説明する。
【００２０】
図２Ａに示すように、ｎ型Ｓｉ基板１１の表面上にハードマスク用の酸化シリコン膜１２を厚さ１０ｎｍ〜５０ｎｍ程度化学気相堆積（ＣＶＤ）で堆積する。酸化シリコン膜１２上に、レジスト層を塗布し、露光・現像して、フィン構造をパターニングする為のレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をエッチングマスクとして、ハードマスク層１２をＣＦ系ガス（例えばＣＦ４、ＣＨＦ３、Ｃ４Ｆ８等）を用いた反応性イオンエッチング（ＲＩＥ）でエッチして、ハードマスク１２ｍを形成する。ハードマスク１２ｍ外側のシリコン基板１１を、ＣＦ系ガス、ＨＢｒ、酸素を含む混合ガスを用いたＲＩＥによりエッチする。形成するシリコンフィンは、例えば幅２０ｎｍとし、深さは２００ｎｍ〜３００ｎｍとする。
【００２１】
図２Ｂは、エッチングによって形成したフィン構造を概略的に示す。支持基板１１ｂの上にシリコンフィン構造１１ｆが形成されている。支持基板１１ｂ表面に沿うフィン構造１１ｆの長さは、特に制限を受けない。例えば複数のｐチャネルＦＥＴを形成する長さに設定する。
【００２２】
図２Ｃに示すように、シリコンフィン構造１１ｆを埋め込むように、絶縁膜１４をプラズマＣＶＤにより堆積する。例えば、シラン又はジシランをＳｉソースとし、酸素をＯソースとし、ホスフィンをＰソースとした混合ガスを用いて、燐ドープ酸化シリコン（ＰＳＧ）膜を堆積する。例えば厚さ４００ｎｍ以上のＰＳＧ膜を堆積してシリコンフィン１１ｆを埋め込む。
【００２３】
絶縁膜１４上面から化学機械研磨（ＣＭＰ）を行い、絶縁膜１４表面を平坦化すると共に、シリコンのフィン構造１１ｆの頂面を露出させる（１４ａの状態）。次に、希フッ酸溶液によるウェットエッチング、またはＣ４Ｆ８−Ａｒ混合ガスを用いたドライエッチングにより、酸化シリコン膜１４をエッチングし、シリコンフィン構造１１ｆを露出し、支持基板１１ｂ表面は絶縁膜１４ｂで覆った状態にする。エッチング量（露出するシリコンフィン構造１１ｆの高さ）は、例えば１００ｎｍ〜１５０ｎｍとする。シリコンフィン構造１１ｆ下部を埋め込み、支持基板１１ｂ上に延在する酸化シリコン膜１４ｂは素子分離領域として機能する。
【００２４】
図２Ｄに示すように、熱酸化を行い、酸化シリコン膜１４ｂから上方に露出するシリコンフィン構造１１ｆの露出表面に厚さ５ｎｍ〜１０ｎｍ程度の酸化膜ライナ１６を形成する。酸化膜ライナ１６を形成したシリコンフィン構造を覆って、厚さ１０ｎｍ〜５０ｎｍの窒化シリコン膜１８を、ジシランとアンモニアの混合ガスを用いたＣＶＤで成膜する。この窒化シリコン膜１８は、酸素、オゾン等の酸化種を遮蔽する機能を有する酸化防止膜として機能する絶縁膜である。
【００２５】
窒化シリコン膜１８の上に、ＦＥＴ形成領域を覆う形状のレジストパターンＲＰ２を形成し、例えば、ＣＨＦ３／Ａｒ／Ｏ２混合ガスを用いたＲＩＥで窒化シリコン膜１８をエッチングし、酸化防止マスク１８ｍをパターニングする。窒化膜１８が除去された領域が酸化プロセスの開口を画定する。酸化種が酸化マスク端部下に入り込んで、所謂バーズビークを形成することを考慮して、酸化防止マスク１８ｍは、ＦＥＴを形成する領域より若干大きめのマスクとする。その後レジストパターンＲＰ２は除去する。
【００２６】
図２Ｅに示すように、酸化防止マスク１８ｍから露出したシリコンフィン構造１１ｆに対して、熱酸化を行い、シリコン領域を酸化シリコン領域に変換する。熱酸化は、ドライ酸素雰囲気で、９００℃〜１０００℃で行う。ここの熱酸化でウェット酸化を行うと、窒化シリコン膜と反応してアンモニアが生じ、シリコンのフィンまでアンモニアが拡散して欠陥が形成されることがあるため、ドライ酸化をすることが望ましい。酸化防止マスク１８ｍから露出したシリコンフィン１１ｆが酸化され、酸化（酸化シリコン）領域２０が形成される。
【００２７】
図２Ｆに示すように、酸化防止マスク１８ｍを除去する。熱燐酸によるウェットエッチング、またはＣＨＦ３／Ａｒ／Ｏ２混合ガスによる反応性イオンエッチング（ＲＩＥ）により、窒化シリコン膜をエッチング、除去する。露出した酸化膜ライナ１６を希弗酸などによるウェットエッチング、またはドライエッチングで除去する。酸化領域２０は体積が膨張している。フィンの長さ方向において、体積の膨張した酸化領域２０に挟まれたシリコンフィン領域１１ｆは両側から押され、圧縮応力を受ける。
【００２８】
図２Ｇに示すように、例えば、シリコンフィン領域１１ｆ表面を熱酸化して、ゲート酸化膜２１を形成する。必要に応じて、Ｈｉｇｈ−ｋ絶縁膜等の他の絶縁膜を堆積し、合わせてゲート絶縁膜とすることもできる。ゲート絶縁膜を介してシリコンフィン領域を取り囲むように多結晶シリコン等のゲート電極層２５を堆積し、レジストマストマスクなどを用いてパターニングし、ゲート電極構造Ｇを形成する。ポリサイドゲート、メタルゲートなどを採用することも可能である。
【００２９】
図２Ｈは、Ｈｉｇｈ−ｋ膜、メタルゲートを採用したゲート電極構造の概略断面図である。シリコンフィン領域１１ｆの表面に、例えば厚さ１ｎｍ以下の酸化シリコン膜２１を形成し、その上に厚さ１ｎｍの酸化ハフニウム膜等のＨｉｇｈ−ｋ膜２２を堆積し、その上に厚さ１ｎｍのアルミナ膜等のキャップ層２３を形成する。キャップ層２３の上に、厚さ３ｎｍ〜１０ｎｍのＴｉＮ層等のメタルゲート層２４を形成し、その上に厚さ５０ｎｍのポリシリコン層２５を積層する。ゲート幅のマスクを形成し、エッチングによってゲート電極Ｇをパターニングする。ゲート電極パターニング後、ゲート電極Ｇ両側のシリコンフィン領域１１ｆにボロン等のｐ型不純物のイオン注入を行ないｐ型エクステンション領域を形成する。
【００３０】
図２Ｉに示すようにゲート電極を覆って酸化シリコン膜等の絶縁膜を堆積し、異方性イオンエッチング（ＲＩＥ）によって平坦部上の絶縁膜を除去し、サイドウォールスペーサＳＷを残す。その後、サイドウォールスペーサＳＷ両側のシリコンフィン領域にボロン等のｐ型不純物の高濃度イオン注入を行ない高濃度ｐ型ソース／ドレイン領域ｐＳ／Ｄを形成する。各イオン注入後、又は複数のイオン注入後、ラピッドサーマルアニール（ＲＴＡ），スパイクアニール、ミリ秒アニール等を行って、イオン注入した不純物の活性化を行う。必要に応じてシリサイド工程を行って接触抵抗を低減し、コンタクト電極を形成する。ソース／ドレイン領域上に引き出し電極２８を形成し、ゲート電極上に引き出し電極２９を形成する。
【００３１】
すなわち、ｐチャネルＦＥＴにおいては、ＦＥＴ領域（ソース／ドレイン領域）外側のシリコンフィン領域を酸化して酸化領域とする。体積膨張が生じ、チャネルのゲート長方向に圧縮応力が印加され、正孔の移動度を向上することができる。
【００３２】
なお、上述の構成は限定的なものではない。例えば、酸化シリコン層を介して、シリコン層を貼り合わせたＳＯＩ基板を用いることもできる。
【００３３】
図３Ａ〜図３Ｆは、実施例２による、ＳＯＩ基板を用いてｐチャネルＦＥＴを形成する製造プロセスを示す斜視図である。
【００３４】
図３Ａに示すように、支持Ｓｉ基板５１上に貼り合わせ酸化シリコン（ＢＯＸ）層５２を介して、活性Ｓｉ層５３を結合したＳＯＩ基板５０を準備する。実施例1同様、ＳＯＩ基板５０の上に酸化シリコン等のハードマスク層５４を堆積し、その上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をエッチングマスクとして、ハードマスク層５４をエッチングし、ハードマスク層をマスクとして、活性Ｓｉ層５３をエッチングしてシリコンフィン領域５３ｆを形成する。その後レジストパターンＲＰ１は除去する。
【００３５】
なお、ハードマスク層は必須要件ではない。ハードマスク層を省略できる場合は省略し、レジストパターンをエッチングマスクとしてシリコン層をエッチングして、シリコンフィン領域のパターニングを行ってもよい。シリコンフィン領域５３ｆは底面が酸化シリコン層５２に接している。
【００３６】
図３Ｂに示すように、シリコンフィン領域５３ｆ表面に熱酸化による酸化膜ライナ１６を形成し、酸化膜ライナ１６を覆って、シリコンフィン領域５３ｆを覆う窒化シリコン膜１８を堆積する。実施例１同様、フォトレジストパターンを用いて窒化シリコン膜１８をパターニングし、酸化防止マスク１８ｍをパターニングする。
【００３７】
図３Ｃに示すように、酸化防止マスク１８ｍから突出したシリコンフィン領域に対し、実施例１同様のドライ酸化を行い、ＦＥＴ領域を挟む酸化領域２０の対を形成する。
【００３８】
図３Ｄに示すように、実施例１同様の工程で、窒化シリコンの酸化防止マスク１８ｍは除去する。酸化領域２０に挟まれたシリコンフィン領域５３ｆは、両側から押し付ける、圧縮応力を受ける。
【００３９】
図３Ｅに示すように、実施例１同様、シリコンフィン領域５３ｆ表面を酸化してゲート酸化膜２１を形成し、必要に応じて他の絶縁膜を形成し、シリコンフィン領域５３ｆと交差するポリシリコン等の導電性ゲート電極Ｇを形成する。必要に応じて、ｐ型不純物のイオン注入を行ない、ｐ型エクステンション領域を形成する。
【００４０】
図３Ｆに示すように、実施例１同様、酸化シリコン等の絶縁膜を堆積し、異方性エッチングを行ない、サイドウォールスペーサＳＷを形成する。ｐ型不純物を高濃度にイオン注入し、高濃度ｐ型ソース／ドレイン領域ｐＳ／Ｄを形成する。必要に応じて、シリサイド工程を行い、電極を形成し、引き出し電極２８、２９を形成する。
【００４１】
ＳＯＩ基板の活性Ｓｉ層を用いて作成したフィン形ＦＥＴは、完全に誘電体分離された構造であり、高速動作に好適である。
【００４２】
ＣＭＯＳ回路を形成するにはｐＦＥＴと共にｎＦＥＴが必要である。同一のフィン形半導体領域にｐＦＥＴとｎＦＥＴを作成すると、ｎＦＥＴにも圧縮応力が印加される可能性が高い。ｎチャネルＦＥＴには圧縮応力を生じさせず、ｐチャネルＦＥＴには圧縮応力を生じさせることが好ましい。そこで、同一フィン構造には、ｐチャネルＦＥＴのみをまとめて形成することが望ましい。必要なｎチャネルＦＥＴは、別のフィン構造に形成する。
【００４３】
図４Ａは、１つのフィン形シリコン領域に複数のｐチャネルＦＥＴを形成し、隣接するｐチャネルＦＥＴ間、及び両端のｐチャネルＦＥＴの外側に酸化領域２０を形成し、圧縮応力を生じさせる構成を示す。この場合、ｎチャネルＦＥＴは、図１下方の図に示したように、別のフィン形シリコン領域にｎチャネルＦＥＴのみをまとめて作成する。
【００４４】
同一のフィン形シリコン領域にｐチャネルＦＥＴとｎチャネルＦＥＴを作成することも可能である。
【００４５】
図４Ｂに示すように、例えば、１本のフィン形シリコン領域を３つの部分に分割する。各部分間はフィン形シリコン領域に切欠き部を形成し、物理的に分離して応力を解放する。図において、両端のフィン形シリコン領域には両端に酸化領域２０を備えたｐチャネルＦＥＴを形成し、中央のフィン形シリコン領域にはｎチャネルＦＥＴを形成し、酸化領域は形成しない。ｐチャネルＦＥＴはチャネル長方向の圧縮応力を受け、ｎチャネルＦＥＴはチャネル長方向の圧縮応力を受けない。
【００４６】
以上、実施例に沿って本発明を説明したが、これらは限定的なものではない。例示した数値、材料は例示であり限定的なものではない。その他、種々の変更、改良、置換、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００４７】
ｐＦＥＴ    ｐチャネルＦＥＴ、
ｎＦＥＴ    ｎチャネルＦＥＴ，
Ｇ    ゲート、
Ｓ／Ｄ    ソース／ドレイン領域、
Ｆ    フィン領域、
１１    ｎ型シリコン基板、
１１ｆ  シリコンフィン構造、
１２    ハードマスク層、
ＲＰ    レジストパターン、
１４    絶縁膜、
１６    酸化膜ライナ、
１８    窒化シリコン膜、
１８ｍ  酸化防止マスク、
２０    酸化領域、
２１    ゲート酸化膜、
２２    ハイｋ膜、
２３    キャップ層、
２４    メタルゲート層、
２５    ポリシリコン層、
ＳＷ    サイドウォールスペーサ、
２８，２９    引き出し電極、
５０    ＳＯＩ基板、
５１    支持Ｓｉ基板、
５２    酸化シリコン（ＢＯＸ）層、
５３    活性Ｓｉ層。
【図１】
2013235880.tif 000003
【図２−１】
2013235880.tif 000004
【図２−２】
2013235880.tif 000005
【図２−３】
2013235880.tif 000006
【図２−４】
2013235880.tif 000007
【図３−１】
2013235880.tif 000008
【図３−２】
2013235880.tif 000009
【図３−３】
2013235880.tif 000010
【図４】
2013235880.tif 000011