(57)【要約】【課題】半導体技術の微細化により、プラグ間の接続を確保するために、パッドを設けたり、プラグの上面を大きくするという手法を採用することが困難になっている。【解決手段】  第１下穴を有する第１絶縁膜と、前記第１下穴の上部にリセスが生じるように前記第１下穴内に形成された第１コンタクトプラグと、前記リセスに通ずる第２下穴を有する第２絶縁膜と、前記リセス乃至前記第２下穴内に形成されるとともに前記第１コンタクトプラグと接続される第２コンタクトプラグと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１下穴を有する第１絶縁膜と、
前記第１下穴の上部にリセスが生じるように前記第１下穴内に形成された第１コンタクトプラグと、
前記リセスに通ずる第２下穴を有する第２絶縁膜と、
前記リセス乃至前記第２下穴内に形成されるとともに前記第１コンタクトプラグと接続される第２コンタクトプラグと、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１コンタクトプラグは、メモリセルにおけるトランジスタのソース・ドレイン電極に電気的に接続されるセルコンタクトプラグであり、
前記第２コンタクトプラグは、キャパシタの下部電極に電気的に接続される容量コンタクトプラグであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、ポリシリコンよりなることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１コンタクトプラグは、メタルよりなるとともに、前記第１下穴内にて第１バリア膜を介して形成され、
前記第２コンタクトプラグは、メタルよりなるとともに、前記第２下穴内にて第２バリア膜を介して形成されることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記第１コンタクトプラグは、メタルよりなるとともに、前記第１下穴内にて第１バリア膜を介して形成され、
前記第２コンタクトプラグは、ポリシリコンよりなることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記第１コンタクトプラグは、ポリシリコンよりなり、
前記第２コンタクトプラグは、メタルよりなるとともに、前記第２下穴内にて第２バリア膜を介して形成されることを特徴とする請求項１又は２記載の半導体装置。
【請求項７】
第２下穴を有する第２絶縁膜と、
前記第２下穴の上部にリセスが生じるように前記第２下穴内に形成された第２コンタクトプラグと、
前記リセスに通ずる開口部を有する第３絶縁膜と、
前記リセス乃至前記開口部内に形成されるとともに前記第２コンタクトプラグと接続される電極と、
を備え、
前記電極は、キャパシタの構成部であることを特徴とする半導体装置。
【請求項８】
第１絶縁膜に第１下穴を形成する工程と、
前記第１下穴の上部にリセスが生じるように前記第１下穴内に第１コンタクトプラグを形成する工程と、
前記リセス内に表面が前記第１絶縁膜の上面と略一致するように犠牲膜を形成する工程と、
前記犠牲膜を含む前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜に前記犠牲膜に通ずる第２下穴を形成する工程と、
前記第２下穴から露出する前記犠牲膜を選択的に除去する工程と、
前記リセス乃至前記第２下穴内に第２コンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
第２絶縁膜に第２下穴を形成する工程と、
前記第２下穴の上部にリセスが生じるように前記第２下穴内に第２コンタクトプラグを形成する工程と、
前記リセス内に表面が前記第２絶縁膜の上面と略一致するように犠牲膜を形成する工程と、
前記犠牲膜を含む前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜に前記犠牲膜に通ずる開口部を形成する工程と、
前記開口部から露出する前記犠牲膜を選択的に除去する工程と、
前記リセス乃至前記開口部内に電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記犠牲膜は、前記第１絶縁膜及び前記第２絶縁膜に用いられる材料よりもウェットエッチングレートが高い材料よりなることを特徴とする請求項８又は９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルコンタクトプラグの上に容量コンタクトプラグが配置されている半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体技術の微細化に伴い、メモリセル（例えば、ＤＲＡＭ（Dynamic Random Access Memory）セル）に接続されたセルコンタクトプラグと、容量と接続された容量コンタクトプラグとの重ねマージンが少なくなっており、セルコンタクトプラグと容量コンタクトプラグの重ねズレによる高抵抗不良により、歩留まりの低下が問題になっている。このようなコンタクトプラグ間の重ねズレによる高抵抗不良を回避するために、特許文献１では、セルコンタクトプラグ（９）と容量コンタクトプラグ（１６）との間にパッド（２３）を設ける構成が開示されている。また、特許文献２では、セルコンタクトプラグ（１２）と容量コンタクトプラグ（１９）とが接続される構成において、セルコンタクトプラグ（１２）の上面が大きく（広く）なっている構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５０８２９号公報
【特許文献２】特開２００８−１３０９８１号公報
【特許文献３】特開２００６−３３９４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
しかしながら、半導体技術の微細化により、プラグ間の接続を確保するために、特許文献１のようにパッド（２３）を設けたり、特許文献２のようにセルコンタクトプラグ（１２）の上面を大きくするという手法を採用することが困難になっている。
【課題を解決するための手段】
【０００６】
本発明の第１の視点においては、半導体装置において、第１下穴を有する第１絶縁膜と、前記第１下穴の上部にリセスが生じるように前記第１下穴内に形成された第１コンタクトプラグと、前記リセスに通ずる第２下穴を有する第２絶縁膜と、前記リセス乃至前記第２下穴内に形成されるとともに前記第１コンタクトプラグと接続される第２コンタクトプラグと、を備えることを特徴とする。
【０００７】
本発明の第２の視点においては、半導体装置において、第２下穴を有する第２絶縁膜と、前記第２下穴の上部にリセスが生じるように前記第２下穴内に形成された第２コンタクトプラグと、前記リセスに通ずる開口部を有する第３絶縁膜と、前記リセス乃至前記開口部内に形成されるとともに前記第２コンタクトプラグと接続される電極と、を備え、前記電極は、キャパシタの構成部であることを特徴とする。
【０００８】
本発明の第３の視点においては、半導体装置の製造方法において、第１絶縁膜に第１下穴を形成する工程と、前記第１下穴の上部にリセスが生じるように前記第１下穴内に第１コンタクトプラグを形成する工程と、前記リセス内に表面が前記第１絶縁膜の上面と略一致するように犠牲膜を形成する工程と、前記犠牲膜を含む前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に前記犠牲膜に通ずる第２下穴を形成する工程と、前記第２下穴から露出する前記犠牲膜を選択的に除去する工程と、前記リセス乃至前記第２下穴内に第２コンタクトプラグを形成する工程と、を含むことを特徴とする。
【０００９】
本発明の第４の視点においては、半導体装置の製造方法において、第２絶縁膜に第２下穴を形成する工程と、前記第２下穴の上部にリセスが生じるように前記第２下穴内に第２コンタクトプラグを形成する工程と、前記リセス内に表面が前記第２絶縁膜の上面と略一致するように犠牲膜を形成する工程と、前記犠牲膜を含む前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜に前記犠牲膜に通ずる開口部を形成する工程と、前記開口部から露出する前記犠牲膜を選択的に除去する工程と、前記リセス乃至前記開口部内に電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、コンタクトプラグ間（又は、コンタクトプラグと電極との間）の重ねズレが生じた場合でも、従来よりもコンタクトプラグ間（又は、コンタクトプラグと電極との間）の接続面積を確保することができるため、従来よりもより重ねズレに対してマージンがあるプロセスとすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２に続く工程断面図である。
【図４】本発明の実施形態２に係る半導体装置の構成を模式的に示した断面図である。
【図５】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図６】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した図５に続く工程断面図である。
【図７】本発明の実施形態３に係る半導体装置の構成を模式的に示した断面図である。
【図８】本発明の実施形態４に係る半導体装置の構成を模式的に示した断面図である。
【図９】本発明の実施形態５に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１０】本発明の実施形態５に係る半導体装置の製造方法を模式的に示した図９に続く工程断面図である。
【図１１】本発明の実施形態６に係る半導体装置の構成を模式的に示した断面図である。
【図１２】本発明の実施形態６に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１３】本発明の実施形態６に係る半導体装置の製造方法を模式的に示した図１２に続く工程断面図である。
【発明を実施するための形態】
【００１２】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した断面図である。
【００１３】
図１の半導体装置において、半導体基板１（例えば、Ｐ型シリコン基板）上に素子（ＭＯＳトランジスタ）間を電気的に分離する素子分離領域２（例えば、シリコン酸化膜）が形成されている。素子分離領域２で囲まれた半導体基板１上の一部に複数（図１では２個）の溝（凹部、リセス）が形成されており、当該溝に、トランジスタの構成要素としてゲート絶縁膜３（例えば、シリコン酸化膜）を介してゲート電極４（例えば、ドープドポリシリコン）が埋め込まれている。溝の底面乃至側壁面に配されたゲート絶縁膜３の近傍にある半導体基板１の部分がチャネルとなる。ゲート電極４は、半導体基板１の上面よりも高い位置まで形成されている。ゲート電極４上には、導体膜５（例えば、タングステン）を介してキャップ絶縁膜６（例えば、シリコン窒化膜）が形成されている。導体膜５は、図示されていないワード線と電気的に接続されることになる。半導体基板１の上面よりも高い位置にあるゲート電極４、導体膜５、及びキャップ絶縁膜６の側壁面にサイドウォール７（例えば、シリコン窒化膜）が形成されている。素子分離領域２上には、ダミーとなるゲート電極４、導体膜５、キャップ絶縁膜６、及びサイドウォール７が形成されている。サイドウォール７間の領域の半導体基板１上には、トランジスタのソース・ドレイン電極となる拡散領域８ａ、８ｂ（例えば、シリコンにリンイオンが拡散したＮ型の領域）が形成されている。拡散領域８ａは、隣り合うトランジスタの共通の拡散領域であり、ビット線１４に電気的に接続される。拡散領域８ｂは、トランジスタと素子分離領域２との間に配された拡散領域であり、キャパシタ２２の下部電極２３に電気的に接続されることになる。
【００１４】
サイドウォール７間の下穴内の拡散領域８ａ、８ｂ上には、それぞれ選択エピタキシャル膜９ａ、９ｂ（例えば、シリコン）が形成されている。選択エピタキシャル膜９ａ、９ｂは、サイドウォール７間の下穴内には完全に埋め込まれていない。サイドウォール７間の下穴内のエピタキシャル膜９ａ、９ｂ上には、それぞれセルコンタクトプラグとなるポリシリコンプラグ１０ａ、１０ｂが形成されている。ポリシリコンプラグ１０ａ、１０ｂは、サイドウォール７間の下穴内には完全に埋め込まれておらず、サイドウォール７間の下穴内にリセス（凹部）が生ずるように形成されている。サイドウォール７間のポリシリコンプラグ１０ａ上のリセスには、高エッチレート膜２７が形成されている。なお、高エッチレート膜２７は、ポリシリコンプラグ１０ｂ上には形成されていないが、製造工程において、ポリシリコンプラグ１０ｂ上にも形成され、その後、除去されることになる。
【００１５】
高エッチレート膜２７は、層間絶縁膜１１、１７、キャップ絶縁膜６、サイドウォール７、及び、ゲート層間膜（絶縁膜２６）に用いられる材料よりもウェットエッチングレートが高い材料よりなる犠牲膜である。高エッチレート膜２７には、絶縁材料を用いることができ、例えば、スピンオン層間絶縁膜（ＳＯＤ）のようなウェットエッチングレートの高いシリコン酸化膜ベースの絶縁膜を用いることができ、その他にもＢＰＳＧ（Boron Phosphorus Silicon Glass）、ＰＳＧ（Phosphorus Silicon Glass）、プラズマ酸化膜を用いることができる。
【００１６】
高エッチレート膜２７を含むキャップ絶縁膜６上には、層間絶縁膜１１（例えば、シリコン酸化膜）が形成されている。なお、層間絶縁膜１１は、サイドウォール７間のポリシリコンプラグ１０ｂ上のリセス（高エッチレート膜２７が除去された部分）には埋め込まれていない。層間絶縁膜１１及び高エッチレート膜２７には、ポリシリコンプラグ１０ａに通ずる下穴１２が形成されている。下穴１２には、ビット線コンタクトプラグ１３（例えば、Ｗ／ＴｉＮ／Ｔｉ）が埋め込まれている。ビット線コンタクトプラグ１３は、ポリシリコンプラグ１０ａとビット線１４とを電気的に接続する。ビット線コンタクトプラグ１３を含む層間絶縁膜１１上の所定の位置にビット線１４（例えば、Ｗ／ＷＮ、Ｐ−ＳｉＮ）が形成されている。ビット線１４上には、キャップ絶縁膜１５（例えば、シリコン窒化膜）が形成されている。ビット線１４及びキャップ絶縁膜１５の側壁面には、サイドウォール１６（例えば、シリコン窒化膜）が形成されている。サイドウォール１６（キャップ絶縁膜１５を含めても可）を含む層間絶縁膜１１上には、層間絶縁膜１７（例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）、ＳＯＤ（Spin on Dielectrics））が形成されている。
【００１７】
層間絶縁膜１７、１１には、サイドウォール７間のポリシリコンプラグ１０ｂ上のリセスに通ずる下穴１８が形成されている。下穴１８は、サイドウォール７間のポリシリコンプラグ１０ｂ上のリセスと完全に一致していなくともよい（繋がった部分があればよい）。下穴１８、及びサイドウォール７間のポリシリコンプラグ１０ｂ上のリセスには、容量コンタクトプラグとなるポリシリコンプラグ１９が形成されている。ポリシリコンプラグ１９は、キャパシタ２２の下部電極２３とポリシリコンプラグ１０ｂとを電気的に接続する。
【００１８】
層間絶縁膜１７上には、層間絶縁膜２０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２０上には、ハード絶縁膜２１（例えば、シリコン窒化膜）が形成されている。ハード絶縁膜２１及び層間絶縁膜２０には、ポリシリコンプラグ１９に通ずるシリンダ開口部２９が形成されている。シリンダ開口部２９の底面乃至側壁面上には、キャパシタ２２の下部電極２３（例えば、ポリシリコン）が形成されている。下部電極２３の底面乃至側壁面を含むハード絶縁膜２１上には、キャパシタ２２の容量絶縁膜２４（例えば、シリコン酸化膜）が形成されている。容量絶縁膜２４上には、キャパシタ２２の上部電極２５（例えば、ポリシリコン）が形成されている。上部電極２５は、グランドに電気的に接続されることになる。
【００１９】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２、図３は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００２０】
まず、半導体基板１に素子分離領域２を形成し、その後、素子分離領域２で囲まれた領域の半導体基板１上の一部にリセス（溝）を形成し、その後、半導体基板１（リセスを含む）上にゲート絶縁膜３を形成し、その後、ゲート絶縁膜３を含む基板全面上にゲート電極４及び導体膜５を成膜し、その後、ゲート電極４として残す領域の導体膜５上にキャップ絶縁膜６を形成し、その後、キャップ絶縁膜６をマスクとしてゲート電極４及び導体膜５をエッチング除去し、その後、ゲート電極４の両側の半導体基板１上に拡散領域８ａ、８ｂを形成し、その後、ゲート電極４、導体膜５、及びキャップ絶縁膜６の側壁面にサイドウォール７を形成し、その後、拡散領域８ａ、８ｂ上に選択エピタキシャル膜９ａ、９ｂを形成し、その後、キャップ絶縁膜６上にゲート層間膜となる絶縁膜２６（例えば、ＢＰＳＧ、ＳＯＧ等の酸化膜）を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により絶縁膜２６の表面を平坦化し、その後、絶縁膜２６上にセルコンタクトプラグ（図２（Ｂ）のポリシリコンプラグ１０ａ、１０ｂ）用の下穴を形成するためのレジスト（図示せず）をパターニングし、その後、レジスト（図示せず）をマスクとして選択エピタキシャル膜９ａ、９ｂが表れるまで絶縁膜２６をドライエッチングすることによりセルコンタクトプラグ用の下穴を形成する（ステップＡ１；図２（Ａ）参照）。なお、ステップＡ１では、公知の製造方法（例えば、特許文献３参照）を用いることができる。
【００２１】
次に、基板全面にポリシリコンプラグ１０ａ、１０ｂ用のポリシリコン膜を成膜し、その後、当該ポリシリコン膜をエッチバック（例えば、ドライエッチング）することでセルコンタクトプラグとなるポリシリコンプラグ１０ａ、１０ｂを形成する（ステップＡ２；図２（Ｂ）参照）。この時、ポリシリコンプラグ１０ａ、１０ｂ用のポリシリコンをオーバーエッチングすることで、ポリシリコンプラグ１０ａ、１０ｂがキャップ絶縁膜６の上面よりも低くなった状態にする。
【００２２】
次に、基板全面に高エッチレート膜２７を成膜する（ステップＡ３；図２（Ｃ）参照）。ここで、高エッチレート膜２７とは、層間絶縁膜（図３（Ｂ）の１１、１７）に対してウェットエッチレートの高い絶縁膜をいい、例えば、スピンオン層間絶縁膜（ＳＯＤ）を用いることができる。
【００２３】
次に、ＣＭＰによりキャップ絶縁膜６が表れるまで高エッチレート膜２７を研磨することで、サイドウォール７間のポリシリコンプラグ１０ａ、１０ｂ上のリセスに高エッチレート膜２７を形成する（ステップＡ４；図３（Ａ））。
【００２４】
次に、基板全面に層間絶縁膜１１を成膜し、その後、層間絶縁膜１１及び高エッチレート膜２７にポリシリコンプラグ１０ａに通ずる下穴１２を形成し、その後、下穴１２を含む基板全面にビット線コンタクトプラグ１３用の導体膜を成膜し、その後、ＣＭＰにより層間絶縁膜１１が表れるまで当該導体膜を研磨することでビット線コンタクトプラグ１３を形成し、その後、ビット線コンタクトプラグ１３を含む基板全面にビット線１４となる導体膜を成膜し、その後、ビット線１４として残す領域の導体膜上にキャップ絶縁膜１５を形成し、その後、キャップ絶縁膜１５をマスクとして導体膜をエッチング除去することでビット線１４を形成し、その後、ビット線１４及びキャップ絶縁膜１５の側壁面にサイドウォール１６を形成し、その後、ビット線１４及びキャップ絶縁膜１５を含む基板全面に層間絶縁膜１７を成膜し、その後、ＣＭＰにより層間絶縁膜１７の表面を平坦化し、その後、層間絶縁膜１７上に下穴１８形成用のレジスト（図示せず）を形成し、その後、当該レジスト（図示せず）をマスクとしてドライエッチングにより層間絶縁膜１７、１１に下穴１８を形成し、その後、当該レジスト（図示せず）を除去し、その後、下穴１８の底に表れた高エッチレート膜２７をウェットエッチングにより除去してポリシリコンプラグ１０ｂを露出させる（ステップＡ５；図３（Ｂ）参照）。ここで、高エッチレート膜２７は、ウェットエッチングにより、層間絶縁膜１１、１７、キャップ絶縁膜６、サイドウォール７、及び、ゲート層間膜（図３（Ｂ）に表れていない部分の絶縁膜２６に相当）よりも多くエッチングされるため、下穴１８とポリシリコンプラグ１０ｂとの合わせズレが生じた場合でも、接触面積を確保することができる。
【００２５】
次に、下穴１８及びポリシリコンプラグ１０ｂを含む基板全面にポリシリコンプラグ１９用のポリシリコン膜を成膜し、その後、当該ポリシリコン膜をエッチバック（例えば、ドライエッチング、ＣＭＰ）することで容量コンタクトプラグとなるポリシリコンプラグ１９を形成する（ステップＡ６；図３（Ｃ）参照）。
【００２６】
次に、ポリシリコンプラグ１９を含む基板全面に層間絶縁膜２０を成膜し、その後、層間絶縁膜２０上にハード絶縁膜２１を成膜し、その後、シリンダ開口部２９を形成するためにハード絶縁膜２１をパターニングし、その後、ハード絶縁膜２１をマスクとして層間絶縁膜２０をドライエッチングすることにより、層間絶縁膜２０にポリシリコンプラグ１８に通ずるシリンダ開口部２９を形成し、その後、シリンダ開口部２９を含む基板全面にキャパシタ２２の下部電極２３となるポリシリコン膜を、シリンダ開口部２９にて凹部を有するように成膜し、その後、ＣＭＰによりハード絶縁膜２１が表れるまでポリシリコン膜を平坦化することにより上面に凹部を有する下部電極２３を形成し、その後、下部電極２３を含む基板全面にキャパシタ２２の容量絶縁膜２４を成膜し、その後、容量絶縁膜２４上にキャパシタ２２の上部電極２５となるポリシリコン膜を成膜し、その後、ＣＭＰによりポリシリコン膜を平坦化することで上部電極２５を形成する（ステップＡ７；図１参照）。
【００２７】
実施形態１によれば、セルコンタクトプラグとなるポリシリコンプラグ１０ｂ上のサイドウォール７間のリセスに容量コンタクトプラグとなるポリシリコンプラグ１９が埋め込まれるため、セルコンタクトプラグと容量コンタクトプラグに重ねズレが生じた場合でもセルコンタクトプラグと容量コンタクトプラグの接触面積を確保することができる。つまり、セルコンタクトプラグとなるポリシリコンプラグ１０ｂ上のサイドウォール７間の凹部に、層間絶縁膜１１、１７よりもウェットエッチングレートが高い高エッチレート膜２７を残し、この高エッチレート膜２７を容量コンタクトプラグ用の下穴１８のエッチング後のウェットエッチングで除去することで、セルコンタクトプラグと容量コンタクトプラグに重ねズレが生じた場合でも、セルコンタクトプラグと容量コンタクトプラグの接触面積を確保することができる。そのため、従来よりもより重ねズレに対してマージンがあるプロセスとすることができる。
【００２８】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体装置の構成を模式的に示した断面図である。
【００２９】
実施形態２は、実施形態１の変形例であり、セルコンタクトプラグ（メタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂ）及び容量コンタクトプラグ（メタルプラグ３４、バリア膜３３）の材料にメタル（金属）を用いたものである。
【００３０】
サイドウォール７間のエピタキシャル膜９ａ、９ｂ上には、それぞれ、バリア膜３１ａ、３１ｂ（例えば、ＴｉＮ／Ｔｉ又はＴｉＮ）を介してセルコンタクトプラグとなるメタルプラグ３２ａ、３２ｂ（例えば、Ｗ）が形成されている。メタルプラグ３２ａ、３２ｂ（バリア膜３１ａ、３１ｂ）は、サイドウォール７間には完全に埋め込まれていない。バリア膜３１ａ、３１ｂは、メタルプラグ３２ａ、３２ｂのメタル材料が周囲のサイドウォール７やエピタキシャル膜９ａ、９ｂ等への拡散を防止するためのものである。下穴１８、及びサイドウォール７間のメタルプラグ３２ｂ上の部分には、バリア膜３３（例えば、ＴｉＮ）を介して容量コンタクトプラグとなるメタルプラグ３４（例えば、Ｗ）が形成されている。バリア膜３３は、メタルプラグ３４のメタル材料が周囲のサイドウォール７や層間絶縁膜１１、１７等への拡散を防止するためのものである。実施形態２のその他の構成は、実施形態１と同様である。
【００３１】
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図５、図６は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００３２】
まず、半導体基板１に素子分離領域２を形成し、その後、素子分離領域２で囲まれた領域の半導体基板１上の一部にリセス（溝）を形成し、その後、半導体基板１（リセスを含む）上にゲート絶縁膜３を形成し、その後、ゲート絶縁膜３を含む基板全面上にゲート電極４及び導体膜５を成膜し、その後、ゲート電極４として残す領域の導体膜５上にキャップ絶縁膜６を形成し、その後、キャップ絶縁膜６をマスクとしてゲート電極４及び導体膜５をエッチング除去し、その後、ゲート電極４の両側の半導体基板１上に拡散領域８ａ、８ｂを形成し、その後、ゲート電極４、導体膜５、及びキャップ絶縁膜６の側壁面にサイドウォール７を形成し、その後、拡散領域８ａ、８ｂ上に選択エピタキシャル膜９ａ、９ｂを形成し、その後、キャップ絶縁膜６上にゲート層間膜となる絶縁膜（図示せず；例えば、ＢＰＳＧ、ＳＯＧ等の酸化膜）を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により当該絶縁膜（図示せず）の表面をキャップ絶縁膜６が表れるまで平坦化し、その後、当該絶縁膜（図示せず）上にセルコンタクトプラグ（図５（Ｂ）のメタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂ）用の下穴を形成するためのレジスト（図示せず）をパターニングし、その後、レジスト（図示せず）をマスクとして選択エピタキシャル膜９ａ、９ｂが表れるまで当該絶縁膜（図示せず）をドライエッチングすることによりセルコンタクトプラグ用の下穴を形成する（ステップＢ１；図５（Ａ）参照）。
【００３３】
次に、基板全面にＣＶＤ（Chemical Vapor Deposition；化学気相成長）法によりバリア膜３１ａ、３１ｂ用のバリア膜を成膜し、その後、当該バリア膜上にＣＶＤ法によりメタルプラグ３２ａ、３２ｂ用のメタル膜を成膜し、その後、キャップ絶縁膜６が表れるまで当該バリア膜をＣＭＰにより平坦化することでセルコンタクトプラグとなるメタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂを形成する（ステップＢ２；図５（Ｂ）参照）。
【００３４】
次に、メタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂをドライエッチバックすることで、メタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂがキャップ絶縁膜６の上面よりも低くなった状態にする（ステップＢ３；図５（Ｃ）参照）。
【００３５】
次に、基板全面に高エッチレート膜２７を成膜し、その後、ＣＭＰによりキャップ絶縁膜６が表れるまで高エッチレート膜２７を研磨することで、サイドウォール７間のメタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂ上に高エッチレート膜２７を形成する（ステップＢ４；図６（Ａ）参照）。
【００３６】
次に、基板全面に層間絶縁膜１１を成膜し、その後、層間絶縁膜１１及び高エッチレート膜２７にメタルプラグ３２ａ、バリア膜３１ａに通ずる下穴１２を形成し、その後、下穴１２を含む基板全面にビット線コンタクトプラグ１３用の導体膜を成膜し、その後、ＣＭＰにより層間絶縁膜１１が表れるまで当該導体膜を研磨することでビット線コンタクトプラグ１３を形成し、その後、ビット線コンタクトプラグ１３を含む基板全面にビット線１４となる導体膜を成膜し、その後、ビット線１４として残す領域の導体膜上にキャップ絶縁膜１５を形成し、その後、キャップ絶縁膜１５をマスクとして導体膜をエッチング除去することでビット線１４を形成し、その後、ビット線１４及びキャップ絶縁膜１５の側壁面にサイドウォール１６を形成し、その後、ビット線１４及びキャップ絶縁膜１５を含む基板全面に層間絶縁膜１７を成膜し、その後、ＣＭＰにより層間絶縁膜１７の表面を平坦化し、その後、層間絶縁膜１７上に下穴１８形成用のレジスト（図示せず）を形成し、その後、当該レジスト（図示せず）をマスクとしてドライエッチングにより層間絶縁膜１７、１１に下穴１８を形成し、その後、下穴１８の底に表れた高エッチレート膜２７をウェットエッチングによりを除去してメタルプラグ３２ｂ、バリア膜３１ｂを露出させ、その後、当該レジスト（図示せず）を除去する（ステップＢ５；図６（Ｂ）参照）。ここで、高エッチレート膜２７は、ウェットエッチングにより、層間絶縁膜１１、１７、キャップ絶縁膜６、サイドウォール７、及び、ゲート層間膜（絶縁膜２６）よりも多くエッチングされるため、下穴１８とメタルプラグ３２ｂ、バリア膜３１ｂとの合わせズレが生じた場合でも、接触面積を確保することができる。
【００３７】
次に、下穴１８及びエッチレート絶縁膜２７を含む基板全面にＣＶＤ法によりバリア膜３３用のバリア膜を成膜し、その後、当該バリア膜上にＣＶＤ法によりメタルプラグ３４用のメタル膜を成膜し、その後、キャップ絶縁膜１５が表れるまで当該バリア膜をＣＭＰにより平坦化することで容量コンタクトプラグとなるメタルプラグ３４、バリア膜３３を形成する（ステップＢ６；図６（Ｃ）参照）。
【００３８】
次に、メタルプラグ３４、バリア膜３３を含む基板全面に層間絶縁膜２０を成膜し、その後、層間絶縁膜２０上にハード絶縁膜２１を成膜し、その後、シリンダ開口部２９を形成するためにハード絶縁膜２１をパターニングし、その後、ハード絶縁膜２１をマスクとして層間絶縁膜２０をドライエッチングすることにより、層間絶縁膜２０にメタルプラグ３４、バリア膜３３に通ずるシリンダ開口部２９を形成し、その後、シリンダ開口部２９を含む基板全面にキャパシタ２２の下部電極２３となるポリシリコン膜を、シリンダ開口部２９にて凹部を有するように成膜し、その後、ＣＭＰによりハード絶縁膜２１が表れるまでポリシリコン膜を平坦化することにより上面に凹部を有する下部電極２３を形成し、その後、下部電極２３を含む基板全面にキャパシタ２２の容量絶縁膜２４を成膜し、その後、容量絶縁膜２４上にキャパシタ２２の上部電極２５となるポリシリコン膜を成膜し、その後、ＣＭＰによりポリシリコン膜を平坦化することで上部電極２５を形成する（図４参照）。
【００３９】
実施形態２によれば、実施形態１の効果と同様に、セルコンタクトプラグとなるメタルプラグ３２ｂ、バリア膜３１ｂ上のサイドウォール７間の空洞に容量コンタクトプラグとなるメタルプラグ３４、バリア膜３３が埋め込まれるため、セルコンタクトプラグと容量コンタクトプラグに重ねズレが生じた場合でもセルコンタクトプラグと容量コンタクトプラグの接触面積を確保することができる。
【００４０】
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図７は、本発明の実施形態３に係る半導体装置の構成を模式的に示した断面図である。
【００４１】
実施形態３は、実施形態１、２の変形例であり、セルコンタクトプラグにポリシリコンプラグ１０ａ、１０ｂを用い、容量コンタクトプラグにメタルプラグ３４、バリア膜３３を用いたものである。その他の構成は、実施形態１と同様である。製造方法は、容量コンタクトプラグを形成する工程で実施形態２の製造工程を用い、その他の工程で実施形態１の製造工程を用いる。実施形態３によれば、実施形態１、２と同様の効果が得られる。
【００４２】
（実施形態４）
本発明の実施形態４に係る半導体装置について説明する。図８は、本発明の実施形態４に係る半導体装置の構成を模式的に示した断面図である。
【００４３】
実施形態４は、実施形態１、２の変形例であり、セルコンタクトプラグにメタルプラグ３２ａ、３２ｂ、バリア膜３１ａ、３１ｂを用い、容量コンタクトプラグにポリシリコンプラグ１９を用いたものである。その他の構成は、実施形態１と同様である。製造方法は、セルコンタクトプラグを形成する工程で実施形態２の製造工程を用い、その他の工程で実施形態１の製造工程を用いる。実施形態４によれば、実施形態１、２と同様の効果が得られる。
【００４４】
（実施形態５）
本発明の実施形態５に係る半導体装置について図面を用いて説明する。図９、図１０は、本発明の実施形態５に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００４５】
実施形態５は、実施形態１の変形例であり、セルコンタクトプラグ上にリセスを形成してセルコンタクトプラグと容量コンタクトプラグとの間で接続する構成とするだけではなく、その他のコンタクトプラグ（図１０（Ｃ）の４２、４６）間で接続した構成としたものである。
【００４６】
まず、層間絶縁膜４０（例えば、シリコン酸化膜）に、第１コンタクトプラグ４２用の下穴４１を形成する（ステップＣ１；図９（Ａ）参照）。
【００４７】
次に、下穴４１を含む層間絶縁膜４０上に第１コンタクトプラグ４２となる導体膜（例えば、ＣＶＤ−Ｔｉ／ＴｉＮ／Ｗ）を成膜し、その後、ＣＭＰによって層間絶縁膜４０が表れるまで導体膜を平坦化することにより第１コンタクトプラグ４２を形成し、その後、エッチバックにより下穴４１内の第１コンタクトプラグ４２の上面を層間絶縁膜４０の上面よりも低くなるように形成する（ステップＣ２；図９（Ｂ）参照）。
【００４８】
次に、第１コンタクトプラグ４２を含む層間絶縁膜４０上に高エッチレート膜４３（例えば、ＳＯＤ）を成膜し、その後、ＣＭＰによって層間絶縁膜４０が表れるまで高エッチレート膜４３を研磨する（ステップＣ３；図９（Ｃ）参照）。これにより、第１コンタクトプラグ４２上の下穴４１内に高エッチレート膜４３が残る。なお、高エッチレート膜４３は、層間絶縁膜４０、４４に用いられる絶縁材料よりもウェットエッチングレートが高い絶縁材料よりなる膜である。
【００４９】
次に、高エッチレート膜４３を含む層間絶縁膜４０上に層間絶縁膜４４を成膜し、その後、高エッチレート膜４３に通ずる第２コンタクトプラグ４６用の下穴４５を形成する（ステップＣ４；図１０（Ａ）参照）。
【００５０】
次に、ウェットエッチングにより高エッチレート膜４３を全て除去する（ステップＣ５；図１０（Ｂ）参照）。
【００５１】
次に、下穴４５及び第１コンタクトプラグ４２を含む層間絶縁膜４４上に第２コンタクトプラグ４６用の導体膜（例えば、ＣＶＤ−Ｔｉ／ＴｉＮ／Ｗ）を成膜し、その後、当該導体膜をエッチバック（例えば、ドライエッチング、ＣＭＰ）することで第２コンタクトプラグ４６を形成する（ステップＣ６；図１０（Ｃ）参照）。
【００５２】
実施形態５によれば、メモリセル内のコンタクトプラグ間以外にも、周辺回路で使用しているコンタクトプラグ間の接続の場合にも実施形態１と同様な効果を奏する。
【００５３】
（実施形態６）
本発明の実施形態６に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施形態６に係る半導体装置の構成を模式的に示した断面図である。
【００５４】
実施形態６は、実施形態１の変形例であり、セルコンタクトプラグ（ポリシリコンプラグ１０ｂ）上にリセスを形成してセルコンタクトプラグ（ポリシリコンプラグ１０ｂ）と容量コンタクトプラグ（ポリシリコンプラグ１９）との間で接続する構成とするだけではなく、容量コンタクトプラグ（ポリシリコンプラグ１９）上にリセスを形成して容量コンタクトプラグ（ポリシリコンプラグ１９）と下部電極２３との間で接続する構成としたものである。下部電極２３は、シリンダ開口部２９の底面乃至側壁面、及び、下穴１８内のポリシリコンプラグ１９上のリセスに形成されている。シリンダ開口部２９は、下穴１８の領域の全てをカバーしている必要はなく、繋がった部分があればよい。下穴１８内のポリシリコンプラグ１９上の部分は、製造工程において、高エッチレート膜（図１２の２８）が埋め込まれ、その後、除去されることになる。その他の構成は、実施形態１と同様である。
【００５５】
次に、本発明の実施形態６に係る半導体装置の製造方法について図面を用いて説明する。図１２、図１３は、本発明の実施形態６に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００５６】
まず、実施形態１のステップＡ１〜Ａ６により、下穴１８（図１１のサイドウォール７間のポリシリコンプラグ１０ｂ上の部分を含む）に容量コンタクトプラグとなるポリシリコンプラグ１９を埋め込む（ステップＤ１；図１２（Ａ）参照）。
【００５７】
次に、エッチバックにより下穴１８内のポリシリコンプラグ１９の上面を層間絶縁膜１７の上面よりも低くなるように形成する（ステップＤ２；図１２（Ｂ）参照）。
【００５８】
次に、基板全面に高エッチレート膜２８を成膜し、その後、ＣＭＰによりキャップ絶縁膜１５が表れるまで高エッチレート膜２８を研磨することで、下穴１８内のポリシリコンプラグ１９上に高エッチレート膜２８を形成する（ステップＤ３；図１２（Ｃ）参照）。
【００５９】
次に、高エッチレート膜２８を含む基板全面に層間絶縁膜２０を成膜し、その後、層間絶縁膜２０上にハード絶縁膜２１を成膜し、その後、シリンダ開口部２９を形成するためにハード絶縁膜２１をパターニングし、その後、ハード絶縁膜２１をマスクとして層間絶縁膜２０をドライエッチングすることにより、層間絶縁膜２０にポリシリコンプラグ１９に通ずるシリンダ開口部２９を形成する（ステップＤ４；図１３（Ａ）参照）。
【００６０】
次に、シリンダ開口部２９の底に表れた高エッチレート膜２８をウェットエッチングによりを除去してポリシリコンプラグ１９を露出させる（ステップＤ５；図１３（Ｂ）参照）。
【００６１】
次に、シリンダ開口部２９及びポリシリコンプラグ１９を含む基板全面にキャパシタ２２の下部電極２３となるポリシリコン膜を、シリンダ開口部２９にて凹部を有するように成膜し、その後、ＣＭＰによりハード絶縁膜２１が表れるまでポリシリコン膜を平坦化することにより上面に凹部を有する下部電極２３を形成する（ステップＤ６；図１３（Ｃ）参照）
【００６２】
次に、下部電極２３を含む基板全面にキャパシタ２２の容量絶縁膜２４を成膜し、その後、容量絶縁膜２４上にキャパシタ２２の上部電極２５となるポリシリコン膜を成膜し、その後、ＣＭＰによりポリシリコン膜を平坦化することで上部電極２５を形成する（ステップＤ７；図１１参照）
【００６３】
実施形態６によれば、キャパシタ２２の下部電極２３と容量コンタクトプラグとなるポリシリコンプラグ１９と間の接続の場合にも実施形態１と同様な効果を奏する。
【００６４】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００６５】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  導体膜
６  キャップ絶縁膜（第１絶縁膜）
７  サイドウォール（第１絶縁膜）
８ａ、８ｂ  拡散領域
９ａ、９ｂ  選択エピタキシャル膜
１０ａ  ポリシリコンプラグ
１０ｂ  ポリシリコンプラグ（第１コンタクトプラグ、セルコンタクトプラグ）
１１  層間絶縁膜（第２絶縁膜）
１２  下穴
１３  ビット線コンタクトプラグ
１４  ビット線
１５  キャップ絶縁膜
１６  サイドウォール
１７  層間絶縁膜（第１絶縁膜）
１８  下穴
１９  ポリシリコンプラグ（第２コンタクトプラグ、容量コンタクトプラグ）
２０  層間絶縁膜（第３絶縁膜）
２１  ハード絶縁膜
２２  キャパシタ
２３  下部電極
２４  容量絶縁膜
２５  上部電極
２６  絶縁膜
２７、２８  高エッチレート膜（犠牲膜）
２９  シリンダ開口部
３１ａ  バリア膜
３１ｂ  バリア膜（第１バリア膜）
３２ａ  メタルプラグ
３２ｂ  メタルプラグ（第１コンタクトプラグ、セルコンタクトプラグ）
３３  バリア膜（第２バリア膜）
３４  メタルプラグ（第２コンタクトプラグ、容量コンタクトプラグ）
４０  第１層間絶縁膜
４１  下穴
４２  第１コンタクトプラグ
４３  高エッチレート膜
４４  第２層間絶縁膜
４５  下穴
４６  第２コンタクトプラグ
【図１】
2013239566.tif 000003
【図２】
2013239566.tif 000004
【図３】
2013239566.tif 000005
【図４】
2013239566.tif 000006
【図５】
2013239566.tif 000007
【図６】
2013239566.tif 000008
【図７】
2013239566.tif 000009
【図８】
2013239566.tif 000010
【図９】
2013239566.tif 000011
【図１０】
2013239566.tif 000012
【図１１】
2013239566.tif 000013
【図１２】
2013239566.tif 000014
【図１３】
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