(57)【要約】【課題】チャネル領域からソース電極までの電圧降下を大きくして短絡耐量の向上を図ることができ、且つ、ソース電極とソース領域とのコンタクト抵抗を低く維持できる半導体装置を提供する。【解決手段】ＭＯＳＦＥＴのソース領域１２は、ソースパッド４１に接続するソースコンタクト領域１２ａと、ウェル領域２０のチャネル領域に隣接するソースエクステンション領域１２ｂと、ソースエクステンション領域１２ｂとソースコンタクト領域１２ａとの間に接続し、イオン注入が施されていないソース抵抗制御領域１５ａとを含む。これら３つの領域は、ソースパッド４１とウェル領域２０のチャネル領域との間に直列接続している。【選択図】図３
2013239554.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、
前記ウェル領域内の表層部に少なくとも一部が形成された第１導電型のソース領域と、
前記ウェル領域に隣接する前記ドリフト層の部分であるＪＦＥＴ領域と、
前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、
前記ソース領域に接続するソース電極と、
前記半導体基板の裏面に形成されたドレイン電極とを備え、
前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に接続し、イオン注入が施されていないソース抵抗制御領域とを含む
ことを特徴とする半導体装置。
【請求項２】
前記ソース抵抗制御領域は、前記ウェル領域内の表層部における前記ソースエクステンション領域と前記ソースコンタクト領域との間の領域に形成されている
請求項１記載の半導体装置。
【請求項３】
前記ソース抵抗制御領域の第１導電型の不純物濃度は、前記ドリフト層の表層部の第１導電型の不純物濃度と同等である
請求項２記載の半導体装置。
【請求項４】
前記ソース抵抗制御領域は、前記ドリフト層上に、前記ソースエクステンション領域と前記ソースコンタクト領域との間を跨ぐように形成されている
請求項１記載の半導体装置。
【請求項５】
前記ソース抵抗制御領域は、前記チャネル領域および前記ＪＦＥＴ領域上にまで延在し、
前記ゲート絶縁膜及び前記ゲート電極は、前記ソース抵抗制御領域上に形成されている
請求項４記載の半導体装置。
【請求項６】
前記ソース抵抗制御領域は、前記第１ウェル領域とのｐｎ接合による空乏層で当該ソース抵抗制御領域が分断されない程度の第１導電型の不純物濃度を有する
請求項４または請求項５記載の半導体装置。
【請求項７】
前記ドリフト層の表層部の第１導電型の不純物濃度は、当該ドリフト層の他の部分の第１導電型の不純物濃度よりも低い
請求項１から請求項６のいずれか一項記載の半導体装置。
【請求項８】
前記ＪＦＥＴ領域に形成され、前記ドリフト層よりも第１導電型の不純物濃度が高い電流制御領域をさらに備える
請求項１から請求項７のいずれか一項記載の半導体装置。
【請求項９】
前記ソース抵抗制御領域における前記ソースエクステンション領域から前記ソースコンタクト領域までの長さは均一である
請求項１から請求項８のいずれか一項記載の半導体装置。
【請求項１０】
前記ソース抵抗制御領域の第１導電型の不純物濃度は、前記ソースエクステンション領域またはソースコンタクト領域の第１導電型の最大不純物濃度の１／１０００以下であることを特徴とする
請求項１から請求項９のいずれか一項記載の半導体装置。
【請求項１１】
前記ソース抵抗制御領域における第１導電型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３の範囲内である
請求項１から請求項１０のいずれか一項記載の半導体装置。
【請求項１２】
前記ソース抵抗制御領域における前記ソースエクステンション領域から前記ソースコンタクト領域までの長さは、０．１〜０．５μｍの範囲である
請求項２または請求項３記載の半導体装置。
【請求項１３】
前記ソース抵抗制御領域における前記ソースエクステンション領域から前記ソースコンタクト領域までの長さは、０．１〜１．０μｍの範囲である
請求項４から請求項６のいずれか一項記載の半導体装置。
【請求項１４】
（ａ）第１導電型の半導体層の表層部に、第２導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
（ｂ）前記ウェル領域内の表層部に第１導電型の不純物をイオン注入することよりソース領域を形成する工程と、
（ｃ）前記ウェル領域に隣接する前記半導体層の部分であるＪＦＥＴ領域、前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域および前記ソース領域に跨がるように、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｄ）前記ソース領域に接続するソース電極を形成する工程とを備え、
前記工程（ｂ）で形成される前記ソース領域は、
前記ソース電極に接続するソースコンタクト領域と、
前記チャネル領域に隣接するソースエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成され、イオン注入が施されていないソース抵抗制御領域とを含み、
前記工程（ａ）及び（ｂ）は、前記ソース抵抗制御領域の形成領域を覆う要素マスクを含むマスクを用いて行われ、
前記工程（ａ）では、イオン注入した不純物の横方向の散乱により、前記要素マスクの下方の深い位置で接続した形状のウェル領域が形成され、
前記工程（ｂ）では、前記要素マスクの下で分離した前記ソースコンタクト領域及びソースエクステンション領域が形成されると共に、前記要素マスクの下にソース抵抗制御領域が形成される
ことを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ａ）は、
前記工程（ｂ）と同じマスクを用いる第１のイオン注入工程と、
前記チャネル領域となる部分を形成する第２のイオン注入工程とを含む
請求項１４記載の半導体装置の製造方法。
【請求項１６】
（ａ）第１導電型の半導体層の表層部に、第２導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
（ｂ）前記ウェル領域内の表層部及び表面上に第１導電型のソース領域を形成する工程と、
（ｃ）前記ウェル領域に隣接する前記半導体層の部分であるＪＦＥＴ領域、前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域および前記ソース領域に跨がるように、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｄ）前記ソース領域に接続するソース電極を形成する工程とを備え、
前記工程（ｂ）で形成される前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、
前記ドリフト層の表面上に前記ソースエクステンション領域と前記ソースコンタクト領域との間を跨ぐように形成されたソース抵抗制御領域とを含み、
前記工程（ｂ）は、
前記ウェル領域の表層部への選択的なイオン注入により、前記ソースコンタクト領域及び前記ソースエクステンション領域を形成する工程と、
前記ウェル領域の表面上にエピタキシャル成長層を形成してパターニングすることにより、前記ソース抵抗制御領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体を母材とした半導体素子は、高耐圧・低損失を実現できるデバイスとして注目されている。特に、金属／絶縁体／半導体接合の電界効果型トランジスタ（Metal-Oxide Semiconductor Field Effect Transistor；ＭＯＳＦＥＴ）は、パワーエレクトロニクスへの応用の観点から高信頼性化が求められている。
【０００３】
例えば、そのような半導体素子を、インバータ回路などに適用し、誘導性負荷や抵抗性負荷を動作させているときに、アーム短絡などの負荷短絡が生じて、オン状態の素子のドレインに電源電圧である高電圧が印加されると、当該素子に大電流が流れる状態になる。この状態では、素子には定格電流の数倍から数十倍のドレイン電流が誘起され、適切な保護機能を有していなければ素子破壊に至る。
【０００４】
これを未然に防ぐためには、素子破壊が発生する前に、過剰なドレイン電流（過電流）を検知し、それに応じてゲート電極へのオフ信号を入力してドレイン電流を遮断する必要がある。そのため、素子には、負荷短絡等の発生から過電流を検知してゲート電極へのオフ信号入力までの時間以上に渡って、素子破壊が発生しないロバスト性が求められる。すなわち、短絡耐量が高いことが強く望まれる。なお、短絡耐量は、負荷短絡等が生じてから素子破壊に至るまでに要する時間として定義される。
【０００５】
特許文献１には、典型的なパワーデバイスであるＩＧＢＴ（Insulated Gate Bipolar Transistor）の短絡耐量の向上させる技術が開示されている。特許文献１のＩＧＢＴでは、オン電流の経路となるエミッタ層が、高抵抗なエミッタ層（高抵抗領域）と低抵抗なエミッタ層（低抵抗領域）とがエミッタ電極とチャネル領域との間に互いに並列接続するように交互に配設された構造となっている。この構成によれば、負荷短絡が生じたときにエミッタ層を流れる電子電流による電圧降下が大きくなり、飽和電流値が下がるため、短絡耐量を向上する。さらに、低抵抗領域が、エミッタ電極とのエミッタ層との間のコンタクト抵抗を低くするため、低いオン電圧も実現される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３３２５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のようにエミッタ層を並列接続した高抵抗領域及び低抵抗領域で構成すると、エミッタ層全体の抵抗値はおよそ低抵抗領域の抵抗値によって支配される。そのため、チャネル領域からエミッタ電極までの電圧降下があまり大きくならず、飽和電流を下げる効果が充分に得られない場合も考えられる。さらに、エミッタ電極は低抵抗領域だけでなく高抵抗領域にも接続されるため、実効的なコンタクト抵抗は、低抵抗領域だけの場合に比べると高くなる。
【０００８】
本発明は以上のような問題を解決するためになされたものであり、チャネル領域からソース電極までの電圧降下を大きくして短絡耐量の向上を図ることができ、且つ、ソース電極とソース領域とのコンタクト抵抗を低く維持できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、前記ウェル領域内の表層部に少なくとも一部が形成された第１導電型のソース領域と、前記ウェル領域に隣接する前記ドリフト層の部分であるＪＦＥＴ領域と、前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備え、前記ソース領域は、前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、前記ソースエクステンション領域と前記ソースコンタクト領域との間に接続し、イオン注入が施されていないソース抵抗制御領域とを含むものである。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、チャネル領域とソース電極との間に、ソース抵抗制御領域が直列に挿入された構造を有するため、半導体装置の負荷短絡時にソース領域の電圧降下を調整できる。その電圧降下を大きくすると、半導体装置の飽和電流値が下がり、短絡耐量が向上する。ソース抵抗制御領域は、イオン注入がなされておらず第１導電型の不純物濃度が低いので、その抵抗値の温度依存性が大きい。そのため、負荷短絡時には、発熱によってソース抵抗制御領域における電圧降下が特に増加して、高い短絡耐量が得られる。また、ソース領域におけるソース電極との接続部分には、低抵抗なソースコンタクト層が形成されているので、ソース電極とソース領域とのコンタクト抵抗を低く維持できる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１及び２に係る半導体装置の上面図である。
【図２】実施の形態１及び２に係る半導体装置のドリフト層の表面構造を示す上面図である。
【図３】実施の形態１に係る半導体装置の周辺部における縦断面図である。
【図４】実施の形態１に係る半導体装置のユニットセルのドリフト層の表面構造を示す上面図である。
【図５】実施の形態１に係る半導体装置のユニットセルのドリフト層の表層部におけるソース領域よりも若干深い位置の構造を示す横断面図である。
【図６】実施の形態１に係る半導体装置のユニットセルの変形例を示す上面図である。
【図７】実施の形態１に係る半導体装置のユニットセルのレイアウトを示す上面図である。
【図８】実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。
【図９】実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１６】実施の形態１に係る半導体装置のウェル領域における第２導電型の不純物濃度分布の数値計算結果を示す図である。
【図１７】実施の形態１に係る半導体装置のソース領域における第１導電型の不純物濃度分布の数値計算結果を示す図である。
【図１８】実施の形態１に係る半導体装置のソース領域における第１導電型の不純物濃度分布の数値計算結果を示す図である。
【図１９】実施の形態２に係る半導体装置の周辺部における縦断面図である。
【図２０】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２１】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２２】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２３】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２５】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態では、不純物の導電型の定義として、「第１導電型」をｎ型、「第２導電型」をｐ型とするが、この定義は逆でもよい。つまり「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。
【００１３】
また、本明細書では、個々の半導体素子を狭義の意味で「半導体装置」と称しているが、例えば、リードフレーム上に、半導体素子のチップ、当該半導体素子に逆並列に接続するフリーホイールダイオード及び当該半導体素子のゲート電極に電圧を印加する制御回路と搭載して、一体的に封止して成る半導体モジュール（例えば、インバータモジュールなどのパワーモジュール）も、広義の意味で「半導体装置」に含まれる。
【００１４】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置である炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す図である。また図２は、当該半導体装置の半導体層の最表面の構成を示す図である。つまり、当該半導体装置は、図２に示す半導体層の上に、図１に示す各要素が形成されて構成されている。
【００１５】
図１のように、半導体装置のチップ５の上面には、ソースパッド（ソース電極）４１、ゲート配線４４及びゲートパッド４５が形成されている。ゲートパッド４５は、チップ５の１辺の中央近傍に配設される。ゲート配線４４はゲートパッド４５に接続しており、ソースパッド４１の周囲を囲むように形成される。
【００１６】
図２の点線で囲まれた領域７は、ＭＯＳＦＥＴの複数のユニットセル１０が並列配置される能動領域７であり、ソースパッド４１は、その能動領域７の上方を覆うように形成されている。
【００１７】
ゲートパッド４５には、ゲート配線４４を介してユニットセル１０のゲート電極が接続しており、外部の制御回路（不図示）からゲートパッド４５に印加されたゲート電圧は、各ユニットセル１０のゲート電極に伝達される。同様に、ソースパッド４１には、各ユニットセル１０のソース領域が接続している。
【００１８】
図２に示すように、能動領域７の外側の領域（終端領域）には、後述する終端ウェル領域２１、終端低抵抗領域２８、ＦＬＲ（Field Limiting Ring）領域５０が、能動領域７を取り囲むように形成されている。終端低抵抗領域２８は終端ウェル領域２１の内部に形成されており、ＦＬＲ領域５０は終端ウェル領域２１の外端に形成されている。さらに、ＦＬＲ領域５０から離間して、ＦＬＲ領域５０の外側を囲むように、フィールドストップ領域１３が形成されている。フィールドストップ領域１３の外周は、チップ５の端部にまで及んでいる。
【００１９】
なお、半導体装置の実際の製品では、チップ５に、外部の保護回路を動作させるための温度センサや電流センサ用の各電極が配設されることが多いが、それらの電極は本発明との関連が薄いため、本実施の形態では省略している。また、ゲートパッド４５、ゲート配線４４及びソースパッド４１のレイアウトは図１に示したものに限られない。それらの形状、個数等は、製品によって多種多様である。温度センサ及び電流センサ用の電極の有無や、各電極のレイアウトは本発明の効果にあまり影響しないため任意でよい。
【００２０】
図３は、実施の形態１に係る半導体装置（炭化珪素ＭＯＳＦＥＴ）の周辺部の構成を模式的に示す縦断面図であり、図１に示すＡ１−Ａ２断面に対応している。同図には、最外周のユニットセル１０と、その外側の終端領域が示されている。
【００２１】
図３に示すように、当該ＭＯＳＦＥＴは、第１導電型（ｎ型）の炭化珪素で形成された半導体基板１ａと、その表面上にエピタキシャル成長させた第１導電型のドリフト層２（炭化珪素半導体層）とから成るエピタキシャル基板を用いて形成されている。半導体基板１ａの裏面側には、半導体基板１ａとオーミック接続するオーミック電極４２を介して、ドレイン電極４３が形成されている。
【００２２】
ドリフト層２において、能動領域７の表層部には、第２導電型（ｐ型）の複数のウェル領域２０が選択的に形成されている。図３に示すように、本実施の形態では、ウェル領域２０は、部分的に重複して形成された第１ウェル領域２０ａと第２ウェル領域２０ｂとから構成されている。ドリフト層２の表層部におけるウェル領域２０に隣接する部分１１は「ＪＦＥＴ領域」と呼ばれる。
【００２３】
ウェル領域２０の表層部には、第１導電型のソース領域１２が選択的に形成されている。ウェル領域２０におけるソース領域１２とＪＦＥＴ領域１１との間の部分はＭＯＳＦＥＴがオンするときにチャネルが形成される領域であり、「チャネル領域」と呼ばれる。
【００２４】
本実施の形態において、ウェル領域２０を構成する第１ウェル領域２０ａは、ソース領域１２の下方全体に形成されている。第２ウェル領域２０ｂは、少なくとも、ソース領域１２とＪＦＥＴ領域１１との間の領域（チャネル領域）を含むように形成されている。
【００２５】
図３に示すように、ソース領域１２は、いずれも第１導電型のソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びソース抵抗制御領域１５ａから成っている。ソースコンタクト領域１２ａは、それとオーミック接続するオーミック電極４０を介してソースパッド４１に接続される。ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａの外側を囲むように形成される。ソースエクステンション領域１２ｂは、ソース抵抗制御領域１５ａの外側を囲むように形成される。ソースエクステンション領域１２ｂはソース領域１２の再外周部であり、チャネル領域に隣接する。
【００２６】
ソース抵抗制御領域１５ａは、上記の第１ウェル領域２０ａ及び第２ウェル領域２０ｂを形成する第２導電型の不純物が直接的にイオン注入されていない領域である。つまりソース抵抗制御領域１５ａは、ドリフト層２と同じ第１導電型の不純物濃度を有する。よって、ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも不純物濃度が低い。ソースコンタクト領域１２ａの不純物濃度とソースエクステンション領域１２ｂの不純物濃度は同程度でよい。後述するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂは、同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。
【００２７】
ソースコンタクト領域１２ａの内側には、オーミック電極４０を介してソースパッド４１に接続する第２導電型のウェルコンタクト領域２５が形成されている。ウェルコンタクト領域２５は、ソースコンタクト領域１２ａを貫通して、ウェル領域２０に達しており、ソースパッド４１とウェル領域２０とを電気的に接続している。
【００２８】
ゲート電極３５は、ドリフト層２上にゲート絶縁膜３０を介して形成され、ソースエクステンション領域１２ｂ、ウェル領域２０（チャネル領域）及びＪＦＥＴ領域１１に跨って延在する。ソース領域１２を構成する３つの領域のうち、ソースエクステンション領域１２ｂが、ゲート絶縁膜３０及びゲート電極３５と共にＭＯＳ構造を形成する。
【００２９】
一方、能動領域７の外側の領域（終端領域）には、ドリフト層２の表層部に、第２導電型の終端ウェル領域２１が形成されている。本実施の形態では、終端ウェル領域２１も、ウェル領域２０と同様に、部分的に重複して形成された第１ウェル領域２０ａと第２ウェル領域２０ｂとからなっている。
【００３０】
終端ウェル領域２１の表層部には、オーミック電極４０を介してソースパッド４１に接続する、第２導電型の終端低抵抗領域２８が形成される。よって、ソースパッド４１は、ソースコンタクト領域１２ａと接続されると共に、ウェルコンタクト領域２５及び終端低抵抗領域２８を介してウェル領域２０及び終端ウェル領域２１にも電気的に接続される。なお、終端ウェル領域２１とウェル領域２０とは同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。
【００３１】
終端ウェル領域２１の外周部には、第２導電型のＦＬＲ領域５０が、ドリフト層２の表層部に形成される。さらに、ＦＬＲ領域５０の外側を囲むように、第１導電型のフィールドストップ領域１３が、終端ウェル領域２１から離間した位置に形成される。
【００３２】
ドリフト層２における終端領域の表面には、ゲート絶縁膜３０が形成されない部分にフィールド酸化膜３１が形成されている。ゲート電極３５の一部は、フィールド酸化膜３１上にまで延在しており、その部分でゲート電極３５とゲート配線４４との接続がなされる。
【００３３】
ゲート電極３５上は層間絶縁膜３２で覆われており、ソースパッド４１、ゲート配線４４及びゲートパッド４５はその上に形成される。そのため、層間絶縁膜３２には、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるコンタクトホール（ソースコンタクトホール）、並びに、ゲート配線４４をゲート電極３５に接続させるコンタクトホール（ゲートコンタクトホール）が形成される。
【００３４】
図４は、ユニットセル１０の最表面部の平面構造を模式的に示す図である。先に述べたように、ユニットセル１０は、ソース領域１２が、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びその間のソース抵抗制御領域１５ａという３つの領域から構成されている。
【００３５】
また、図５は、ユニットセル１０の表層部におけるソース領域１２よりも若干深い位置の構造を模式的に示す横断面図である。先に述べたように、ソース抵抗制御領域１５ａは、第１ウェル領域２０ａ及び第２ウェル領域２０ｂを形成するためのイオン注入が行われていない領域であるが、それが存在するのはウェル領域２０の表層部のみである。すなわち、ソース抵抗制御領域１５ａの下方には第１ウェル領域２０ａが形成されており、ソース領域１２の下方全体が第２導電型の領域となっている。
【００３６】
図４のソースコンタクト領域１２ａ内に示されている点線は、ソースパッド４１をユニットセル１０に接続させるオーミック電極４０の形成領域（コンタクトホール）を示している。オーミック電極４０は、上記３つの領域のうち、ソースコンタクト領域１２ａのみに接触している。よって、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ及びソースエクステンション領域１２ｂは、オーミック電極４０とウェル領域２０のチャネル領域（第２ウェル領域２０ｂ）との間に直列接続されることになる。なお、ソースコンタクト領域１２ａは、不純物濃度が高いため、オーミック電極４０との間でコンタクト抵抗の低いオーミック接触を実現している。
【００３７】
ＭＯＳＦＥＴのオン動作時もしくは負荷短絡時において、ドレイン電極４３からドリフト層２に流れ込むドレイン電流（オン電流）は、ＪＦＥＴ領域１１及び第２ウェル領域２０ｂの表面部（チャネル領域）に形成されたチャネル領域を通り、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５ａ及びソースコンタクト領域１２ａを通ってオーミック電極４０からソース電極４１へと抜けるという経路を流れる。
【００３８】
各ユニットセル１０において、ソース抵抗制御領域１５ａは、オン電流が流れる方向、すなわちソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の長さ（電流の経路長）が均一になるように形成される。特に、ソースコンタクト領域１２ａの外周（ソース抵抗制御領域１５ａの内周）及びソースエクステンション領域１２ｂの内周（ソース抵抗制御領域１５ａの外周）の各コーナー部がラウンド形状になっており、ソースコンタクト領域１２ａの外周曲率半径中心と、ソースエクステンション領域１２ｂの内周曲率半径中心とが同じになっている。このようにユニットセル１０内でソース抵抗制御領域１５ａの長さを均一にすると、ソース抵抗のバラツキが抑えられる。それにより、短絡電流などの過剰の電流が瞬時に印加されたときに特定の部分に電流が集中することが防止でき、半導体装置の信頼性を高めることができる。
【００３９】
また、ソースエクステンション領域１２ｂの外周コーナー部もラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにしてもよい。この場合は、ソースエクステンション領域１２ｂの寄生抵抗がユニットセル１０内で均一化される。
【００４０】
さらに、第２ウェル領域２０ｂの外周コーナー部もラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにして、チャネル長を均一化してもよい。この場合、チャネル抵抗が均一化され、素子特性及び電流分布のバラツキが抑制され、一層信頼性の高いユニットセル１０構造となる。
【００４１】
なお、図４では、四角形の平面構造を有するユニットセル１０を示したが、ユニットセル１０の形状は任意でよく、例えば六角形や八角形、円形などでもよい。またＭＯＳＦＥＴは複数のユニットセル１０から成るセル構造でなくてもよく、例えば図６に示すような櫛形の構造であってもよい。一般的に、櫛形構造は形成が容易であるが、セル構造に比べてチャネル幅密度が低いため、素子のオン抵抗が比較的高くなる。
【００４２】
また、本実施の形態では、複数のユニットセル１０が、図７のようにマトリクス状に配置されるものと仮定するが、例えば、図８のようにユニットセル１０を互い違いに（千鳥状に）配置してもよい。
【００４３】
また図７の配置では、ＭＯＳＦＥＴのドレイン電極に逆バイアスが印加されたとき、各ウェル領域２０（第２ウェル領域２０ｂ）のコーナー部上のゲート絶縁膜に高電界が発生しやすく、半導体装置の信頼性に影響を与える場合がある。そこで、図９のように、ウェル領域２０のコーナー部同士間を橋渡しするように、第２導電型のウェルブリッジ領域２３を形成してもよい。ウェルブリッジ領域２３はウェル領域２０とは個別の工程で形成してもよいが、ウェル領域２０を形成するイオン注入で同時に形成すればマスクパターン形成工程及びイオン注入工程の増加が抑えられる。
【００４４】
次に、実施の形態１に係る半導体装置（炭化珪素ＭＯＳＦＥＴ）の製造方法を説明する。図１０〜図１５は当該製造方法を説明するための工程図である。図１０〜図１５は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図１０〜図１５は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面（図１のＢ１−Ｂ２線に沿った断面）を示している。
【００４５】
まず、第１導電型の炭化珪素からなる半導体基板１ａを用意する。半導体基板１ａには炭化珪素の他、珪素に比べてバンドギャップの大きい他のワイドバンドギャップ半導体を用いても良い。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。半導体基板１ａの面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、或いは傾斜していなくてもよい。半導体基板１ａの厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。
【００４６】
続いて、半導体基板１ａ上に、エピタキシャル結晶成長により、第１導電型のドリフト層２を形成する。ドリフト層２の第１導電型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３程度とし、その厚みは３μｍ〜２００μｍとした。
【００４７】
ドリフト層２の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、例えば表面近傍で不純物濃度を意図的に低くしてもよい。その場合、素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減され、素子の信頼性が向上する他、素子のしきい値電圧を高く設定することができる。また、ドリフト層２の表層部の不純物濃度は、ソース抵抗制御領域１５ａの不純物濃度を規定するため、それを低くすると、特に高温下でソース抵抗制御領域１５ａの抵抗増加が期待され、短絡耐量の向上に寄与できる。
【００４８】
その後、図１０のように、写真製版処理により、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの形成領域が開口された注入マスク１００ａ，１００ａＮ（例えばレジストやシリコン酸化膜）を形成する。注入マスク１００ａＮ（要素マスク）は、ソース抵抗制御領域１５ａとなる領域上に形成されている。注入マスク１００ａ，１００ａＮを用いた選択的なイオン注入により、第２導電型の第１ウェル領域２０ａを形成する。またこれと同時に、終端領域（不図示）に終端ウェル領域２１の第１ウェル領域２１ａも形成する。
【００４９】
ここで、注入マスク１００ａＮの幅（ＬＮ０）は、第１ウェル領域２０ａ形成のためにイオン注入する注入種の横方向散乱長の２倍よりも短くする。また、注入マスク１００ａ及び１００ａＮは、その側面がドリフト層２の表面に対して垂直に近い形状であることが望ましい。そうすることにより、注入マスク１００ａＮの直下のドリフト層２最表面には不純物が注入されないが、ドリフト層２の深い位置では不純物の横方向散乱によって注入マスク１００ａＮの下方にも不純物が導入される。その結果、第１ウェル領域２０ａの上層部に、第１導電型の領域が局所的に残存することになり、それがソース抵抗制御領域１５ａとなる。
【００５０】
例えば、注入マスク１００ａＮの幅（ＬＮ０）を注入種の横方向散乱長の２倍以上に設定すると、図１１のように、第１ウェル領域２０ａが注入マスク１００ａＮの下で分離されるため好ましくない。
【００５１】
本実施の形態では、このような第１ウェル領域２０ａの分離が生じないように、注入マスク１００ａＮの幅ＬＮ０及び、注入種の加速エネルギーを設定する。例えば、注入マスク１００ａＮの幅ＬＮ０を０．１μｍ〜０．５μｍ程度とし、注入種をＡｌとしてその注入種の加速エネルギーを３５０ｋｅＶ〜２ＭｅＶ程度とした。
【００５２】
図１６は、注入種Ａｌ、加速エネルギー７００ｋｅＶ、注入量３×１０１４ｃｍ−２の条件のイオン注入で形成した第１ウェル領域２０ａにおけるＡｌ濃度分布の数値計算結果である。ドリフト層２に相当する基板の第１導電型の不純物濃度は５×１０１５ｃｍ−３であり、注入マスク１００ａＮの幅ＬＮ０は０．４μｍとした。注入マスク１００ａＮは、図１６における基板水平方向の２．８〜３．２μｍの部分に形成されている。
【００５３】
図１６のように、注入されたＡｌは、基板のやや深い位置で横方向に広がり、注入マスク１００ａＮの下方にも導入されることが分かる。具体的には、注入マスク１００ａＮの下方の深さ０．５〜０．８μｍの領域に、１０１７ｃｍ−３以上の不純物濃度を有する第２導電型の第１ウェル領域２０ａが形成されている。
【００５４】
このように、注入時の横方向散乱を利用してソース抵抗制御領域１５ａ直下にも第１ウェル領域２０ａを形成した場合、その部分の第２導電型の不純物濃度は他の部分よりも低くなる（例えば図１６においても、ソース抵抗制御領域１５ａ直下に相当する部分には、１０１８ｃｍ−３以上の領域は形成されていない）。そのため、ＭＯＳＦＥＴに逆バイアスが印加されたとき、その低不純物濃度な部分を起点にパンチスルーを起こしやすくなり、耐圧劣化に繋がる懸念がある。そのため、ソース抵抗制御領域１５ａの直下の第１ウェル領域２０ａでも、素子の仕様以上の耐圧を持つように第２導電型の不純物濃度を定める必要がある。イオン注入時には、半導体基板１ａは１００℃〜８００℃で加熱されることが好ましいが、過熱されていなくてもよい。また、イオン注入する不純物（ドーパント）は、ｎ型の不純物としては窒素やリンが好適であり、ｐ型の不純物としてはアルミニュームや硼素が好適である。
【００５５】
第１ウェル領域２０ａの底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。また、第１ウェル領域２０ａの最大不純物濃度はドリフト層２の不純物濃度を超えるものとし、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。
【００５６】
続いて、上記の注入マスク１００ａ，１００ａＮを用いた選択的なイオン注入により、第１導電型のソースコンタクト領域１２ａと、第１導電型のソースエクステンション領域１２ｂを形成する。
【００５７】
ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの底の深さは、第１ウェル領域２０ａの底を超えないように設定される。またそれらの不純物濃度は、各領域内で第１ウェル領域２０ａの不純物濃度を超えており、例えばその最大不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
【００５８】
ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂは、第１ウェル領域２０ａとほぼ同じ位置に形成されるが、不純物の注入深さが浅く、横方向散乱による広がりは小さいので、注入マスク１００ａＮの下で互いに分離される。
【００５９】
ここで、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂは、共にソース抵抗制御領域１５ａと接続するように形成されるが、注入条件によってはそれらの界面に第２導電型の領域（第１ウェル領域２０ａの一部）が残る可能性がある。これを防ぐために、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成するイオン注入の直前に、酸素プラズマ処理などによるエッチングにより、注入マスク１００ａ及び１００ａＮを若干トリミングして細らせてもよい。あるいは、トリミング加工をせずに、斜め方向からのイオン注入によりソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成してもよい。これにより、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂをソース抵抗制御領域１５ａに確実に接続させることができる。
【００６０】
図１７は、窒素を注入エネルギー１１０ｋｅＶ、注入量３×１０１４ｃｍ−２の条件でイオン注入して形成したソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂにおける窒素濃度分布の数値計算結果である。また、図１８は、そのときのドリフト層２表面からの深さ０．０２μｍにおける窒素濃度分布を示している。１０１７ｃｍ−３台の不純物濃度を有するソースコンタクト領域１２ａとソースエクステンション領域１２ｂの間に、ドリフト層２の不純物濃度に相当する５×１０１５ｃｍ−３台の不純物濃度を有するソース抵抗制御領域１５ａが形成されていることが分かる。
【００６１】
特に、炭化珪素における不純物の熱拡散係数はパワーデバイス用として従来より用いられている珪素における不純物の熱拡散係数に比べて非常に小さく、活性化アニールなどの高温熱処理によっても熱拡散による注入不純物の再分布はほとんど発生せず、注入時の分布をほとんど維持する。従って、図１６〜図１８に示すような急峻な不純物分布を素子の最終形状として容易に得ることができる。
【００６２】
次に、写真製版処理により加工された注入マスク１００ｂ（レジストまたはシリコン酸化膜）を用いて不純物のイオン注入を行い、第２導電型の第２ウェル領域２０ｂを形成する。第２ウェル領域２０ｂは、第１ウェル領域２０ａよりも横方向に広い範囲に、ソース抵抗制御領域１５ａの部分を避けて形成される。第２ウェル領域２０ｂにおいて、第１ウェル領域２０ａの端部からＪＦＥＴ領域１１側に拡張した部分、すなわちソースエクステンション領域１２ｂとＪＦＥＴ領域１１との間の部分がチャネル領域となる。
【００６３】
第２ウェル領域２０ｂの最大不純物濃度はドリフト層２の表面近傍の不純物濃度を超え、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。但し、ドリフト層２の最表面近傍に限っては、チャネル領域の導電性を高めるために、第２ウェル領域２０ｂの第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回るようにしてもよい。
【００６４】
第２ウェル領域２０ｂの底の深さは、ドリフト層２の底面を超えない様に設定する必要があり、例えば０．２μｍ〜２．０μｍとする。また、第２ウェル領域２０ｂの底の深さは、第１ウェル領域２０ａの底面に対しては浅くても、同じ深さでも、深くてもよいが、図１２のように第１ウェル領域２０ａより浅い方が好ましい。その場合、ＭＯＳＦＥＴのオン動作時にＪＦＥＴ領域１１端でのドレイン電流広がりの効果を得やすく、オン抵抗の低減に繋がる。また、第２ウェル領域２０ｂは、ソースコンタクト領域１２ａの下方にも形成しておくことが望ましい。
【００６５】
このようにウェル領域２０における第２導電型の不純物濃度を高めることで、そのシート抵抗を低減し、炭化珪素ＭＯＳＦＥＴにおけるスイッチング動作時での電荷輸送の遅延によるスイッチング損失の増大、信頼性劣化などを抑制することが出来る。
【００６６】
続いて、終端領域（不図示）に第２導電型のＦＬＲ領域５０と、第１導電型のフィールドストップ領域１３をそれぞれ形成する。これらも、写真製版処理により加工したマスク（レジストまたはシリコン酸化膜など）用いた選択的なイオン注入によって形成される。
【００６７】
次に、ウェル領域２０とソースパッド４１との間の良好な接続を得るために、第１ウェル領域２０ａ及び第２ウェル領域２０ｂよりも第２導電型の不純物濃度が高いウェルコンタクト領域２５を選択的なイオン注入により形成する。このイオン注入は、１５０℃以上の基板温度で実行されることが望ましい。そうすることで、シート抵抗の低いウェルコンタクト領域２５を形成できる。ウェルコンタクト領域２５は、その底が第２導電型の第１ウェル領域２０ａ又は第２ウェル領域２０ｂに達するように形成する。
【００６８】
また、ウェルコンタクト領域２５の形成と同時に、終端領域（不図示）のウェルコンタクト領域２５に第２導電型の終端低抵抗領域２８を形成する。終端低抵抗領域２８は、ウェルコンタクト領域２５の寄生抵抗を減少させることができ、例えばｄＶ／ｄｔ耐量の優れた終端領域の構造とすることができる。もちろん、終端低抵抗領域２８は、ウェルコンタクト領域２５とは別の工程で形成してもよい。
【００６９】
ここで、ドリフト層２を形成した際にその表面近傍の不純物濃度を意図的に低くした場合には、ＪＦＥＴ領域１１における抵抗が増加することが考えられる。そこで、その場合には、ＪＦＥＴ領域１１に第１導電型の不純物をイオン注入することにより、図１３のように、第１導電型の電流制御領域１４を形成することが望ましい。ＪＦＥＴ領域１１に電流制御領域１４を設けることにより、ＪＦＥＴ領域１１の抵抗の増加が抑えられ、ひいてはさらに減少させることができる。
【００７０】
電流制御領域１４は、少なくともＪＦＥＴ領域１１内に形成されていればよいが、図１３のように、第１ウェル領域２０ａよりも深く、さらに第１ウェル領域２０ａの下面の一部を包含するように形成されているとより好ましい。この場合、ＪＦＥＴ領域１１からドリフト層２に広がる、広がり抵抗を低減できる。但し、電流制御領域１４がソース抵抗制御領域１５ａの下方まで伸びないようにしておくことが、耐圧劣化を抑える上で好ましい。なお、ドリフト層２の表面近傍の不純物濃度を低くしていない場合にも、電流制御領域１４を設けてもよい。
【００７１】
その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。この熱処理時では、ドリフト層２の表面を炭素からなる膜で覆った状態、若しくは、ドリフト層２の表面、半導体基板１の裏面、並びに半導体基板１ａ及びドリフト層２の各端面を炭素からなる膜で覆った状態で行っても良い。それにより、熱処理時における装置内の残留水分や残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。
【００７２】
続いて、熱酸化によりドリフト層２の表面にシリコン酸化膜（犠牲酸化膜）を形成し、フッ酸により当該酸化膜の除去することにより、表面の変質層を除去して清浄な面を得る。そして、ＣＶＤ（Chemical Vapor Deposition）法などによりドリフト層２上にシリコン酸化膜を形成し、当該シリコン酸化膜に対して能動領域７上を開口するパターニングを行うことにより、能動領域７の外側の領域にフィールド酸化膜３１を形成する。フィールド酸化膜３１の厚さは、０．５μｍ〜２μｍあればよい。
【００７３】
次に、ドリフト層２の表面上にシリコン酸化膜のゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法や堆積法が挙げられる。また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯやＮ２Ｏなど）雰囲気やアンモニア雰囲気での熱処理や、不活性ガス（アルゴンなど）雰囲気での熱処理を行ってもよい。
【００７４】
そして、ゲート絶縁膜３０上に多結晶シリコンや多結晶炭化珪素をＣＶＤ法により堆積し、写真製版処理及びエッチングによるパターニングを行うことにより、ゲート電極３５を形成する。その結果、図１４に示す構造が得られる。
【００７５】
ゲート電極３５に用いる多結晶シリコンや多結晶炭化珪素は、リンや硼素やアルミニュームなどを含み、ｎ形もしくはｐ形の低シート抵抗を有するものであることが望ましい。多結晶シリコンや多結晶炭化珪素に含ませるリンや硼素やアルミニュームは、その成膜中に取り込ませてもよいし、成膜後にイオン注入して活性化熱処理を行ってもよい。さらに、ゲート電極３５の材料は、金属や金属間化合物またはそれらの多層膜であってもよい。
【００７６】
次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２を形成する。そして、例えばドライエッチング法により、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるためのコンタクトホール（ソースコンタクトホール）を、層間絶縁膜３２に形成する。また、ゲート配線４４をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）をこれと同時に形成してもよい。それにより、プロセス工程が簡略化され、製造コストを削減できる。
【００７７】
続いて、ソースコンタクトホールの底に露出したドリフト層２の表面にオーミック電極４０を形成する。オーミック電極４０は、ソースコンタクト領域１２ａ、ウェルコンタクト領域２５および終端低抵抗領域２８とのオーミック接触を実現する。オーミック電極４０の形成方法としては、ソースコンタクト内を含むドリフト層２の全面にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により炭化珪素と反応させてオーミック電極４０となるシリサイド膜を形成し、その後、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する、という方法が挙げられる。層間絶縁膜３２上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。
【００７８】
なお、先の工程でゲートコンタクトホールが形成されていれば、ゲートコンタクトホール底にもシリサイドからなるオーミック電極が形成される。先の工程でゲートコンタクトホールが形成されていなければ、引き続いて写真製版処理とエッチングによって、ゲート配線４４によりその後に充填されるべきゲートコンタクトホールを形成する。
【００７９】
オーミック電極４０は、その全体が同一の金属間化合物からなっていてもよいし、ｐ型領域に接続する部分とｎ型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。オーミック電極４０が第１導電型のソースコンタクト領域１２ａに対して十分低いオーミックコンタクト抵抗を有することがＭＯＳＦＥＴのオン抵抗低減に重要である。一方、オーミック電極４０が第２導電型のウェルコンタクト領域２５に対して充分低いオーミックコンタクト抵抗を有することは、ウェル領域２０のアース電位への固定や、ＭＯＳＦＥＴに内蔵されるボディーダイオードの順方向特性改善の観点から好ましい。オーミック電極４０においてｐ型領域に接続する部分とｎ型領域に接続する部分を作り分けることにより、この両方を実現できる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。
【００８０】
また、ドリフト層２上にオーミック電極４０を形成する過程で、半導体基板１の裏面にも同様の手法で、オーミック電極４２となるシリサイド膜を形成する。オーミック電極４２は半導体基板１ａにオーミック接触し、この後形成するドレイン電極４３と半導体基板１ａとの間で良好な接続を実現する。
【００８１】
続いて、スパッタ法や蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソースパッド４１、ゲート配線４４およびゲートパッド４５を形成する。上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金膜などが考えられる。さらに、半導体基板１ａの裏面のオーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜を形成してドレイン電極４３を形成することにより、図１５に示される構成のＭＯＳＦＥＴが完成する。
【００８２】
図示は省略するが、形成されたＭＯＳＦＥＴ上は、シリコン窒化膜やポリイミドなどの保護膜で覆っていてもよい。この保護膜には、ゲートパッド４５及びソースパッド４１上に開口が設けられ、ゲートパッド４５及びソースパッド４１と外部の制御回路とが接続可能なようにされる。
【００８３】
さらに、保護膜を形成した後に、半導体基板１ａを裏面側から研削して１００μｍ程度の厚みまで薄板化してもよい。この場合は、薄板化後に研削面の清浄化を行い、裏面全面にＮｉを主とした金属膜を成膜した後に、レーザーアニールなどの局所加熱法によって半導体基板１ａの裏面にシリサイド膜を形成することで、オーミック電極４２を形成する。そして上記の工程と同様に、オーミック電極４２上に、ＴｉやＮｉやＡｇやＡｕなどの金属膜から成るドレイン電極４３を形成する。
【００８４】
本実施の形態では、本発明が適用される半導体装置の例として、ＭＯＳＦＥＴを示したが、半導体基板１ａの導電型を第２導電型に変更した構造を持つＩＧＢＴに対しても適用可能である。ＩＧＢＴにおいては、ソース領域１２は「エミッタ領域」、ウェル領域２０は「ベース領域」、半導体基板１ａは「コレクタ領域」となる。エミッタ領域（ソース領域１２）内に、高抵抗な抵抗制御領域（ソース抵抗制御領域１５ａ）を設けることにより、エミッタ抵抗を高くすることができるため、エミッタ領域（ソース領域１２）、ベース領域（ウェル領域２０）およびドリフト層２からなる寄生トランジスタにおける電流利得を小さくすることができ、その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果が得られる。
【００８５】
実施の形態１によれば、ウェル領域２０のチャネル領域から、オーミック電極４０及びソース電極４１に至る経路に、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂよりも低い不純物濃度（ドリフト層２と同程度の不純物濃度）のソース抵抗制御領域１５ａが直列に挿入されるので、素子のオン抵抗に影響を及ぼすほどの実効的なソース抵抗にすることができ、特に高温での抵抗増加率が大きいという効果が得られる。
【００８６】
短絡耐量の大きさに影響を及ぼすドレイン飽和電流は、チャネルに印加されるゲート／ソース間電圧の２乗に比例するが、本発明のように有意なソース抵抗が存在する場合、実効的なゲート／ソース間電圧は、ソース抵抗とドレイン電流の積の分だけ減じたものとなる。そのため、ソース抵抗を大きくすれば、飽和電流は小さくなり、短絡耐量を高くできる。
【００８７】
しかし、ソース抵抗を過大に大きくすると、定格のオン動作時における導通損失を増大させることになり好ましくない。さらに、従来のＭＯＳＦＥＴのように、ソース領域における第１導電型の不純物濃度が横方向に略一様である場合、ソース抵抗を高くすると、ソース領域とソースパッド（オーミック電極）とのコンタクト抵抗が増大することになり、素子の損失がさらに増大する。本発明では、ソースパッド４１に接続するオーミック電極４０は、低抵抗なソースコンタクト領域１２ａにのみ接触し、高抵抗なソース抵抗制御領域１５とは接触しない。よって、オーミック電極４０とソース領域１２とのコンタクト抵抗を低く維持される。従って、オン抵抗の過大な増大を抑えつつ、飽和電流が小さくなるようにソース抵抗を設計することができる。
【００８８】
また、ソース抵抗制御領域１５ａにおける伝導キャリア（電子または正孔）の移動度は、格子散乱の影響を強く受けて高温ほど低くなることが知られている。すなわち、高温ほど電気抵抗は大きくなる。ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも第１導電型の不純物濃度が低いので、高温での電気抵抗の増加率はそれらよりも大きい。
【００８９】
発明者らの実験によれば、１×１０１９ｃｍ−３程度のｎ型の不純物濃度を有する炭化珪素層の抵抗は、温度の約０．６乗に比例して増加する一方、５×１０１５ｃｍ−３程度のｎ型の不純物濃度を有する炭化珪素層の抵抗は、温度の約２．７乗に比例して増加する結果を得た。すなわち、前者はソースエクステンション領域１２ｂやソースコンタクト領域１２ａを想定した不純物濃度、後者はソース抵抗制御領域１５ａやドリフト層２を想定した不純物濃度である。炭化珪素半導体では、ドナーやアクセプタの活性化エネルギーが大きいために、電子（正孔）濃度は温度と共に増加するため、抵抗の温度依存性は高ドナー（アクセプタ）濃度ほど小さくなると考えられる。
【００９０】
一方、素子短絡時には、高ドレイン電流による発熱（ジュール熱）によって破壊直前には１０００Ｋにも及ぶことを本発明者らは確認している。
【００９１】
本発明では、ソース抵抗制御領域１５ａがドリフト層２と同じ（ドリフト層２の表面近傍で不純物濃度を意図的に低くした場合はドリフト層２よりも低い）第１導電型の不純物濃度を有するため、ソース抵抗制御領域１５ａの抵抗の温度依存性が大きい。そのため、高温になるにつれてソース抵抗制御領域１５ａの抵抗が大きくなり（例えば温度の２．７乗に比例する場合、１０００Ｋでの抵抗は室温時の２８倍の抵抗になる）、チャネル領域に印加される実効的なゲート電圧が徐々に減少してドレイン電流を低減させる、いわば負帰還の機能が働く。従って、１０００Ｋ程度まで温度上昇するまでの時間を伸ばすことができ、短絡耐量を大幅に向上できる。
【００９２】
また、実施の形態１におけるソース抵抗制御領域１５ａには不純物、特に第２導電型の不純物が直接的に注入されておらず、横方向散乱によって非常に少ない量が浸入している程度である。
【００９３】
実効的な第１導電型の不純物濃度を下げるには、第２導電型の不純物を注入して補償する手法が考えられる。しかし、例えばドリフト層２として想定する１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３程度の第１導電型の不純物濃度に対して、第２導電型の不純物を注入して第１導電型の実効不純物濃度を大きく減ずることは、注入種の活性化率や深さ方向分布、極めて低いドーズ量の注入制御などの課題があり極めて困難である。
【００９４】
それに対し、実施の形態１では、ソース抵抗制御領域１５ａをエピタキシャル成長時の層（領域）をそのまま用いることにより、ソースエクステンション領域１２ｂやソースコンタクト領域１２ａにおける第１導電型の不純物濃度よりも、十分小さく設定することができる。
【００９５】
さらに、ソース抵抗制御領域１５ａには直接的な注入による結晶へのダメージや注入欠陥が存在せず（または非常に少なく）、せいぜい非常に少ない量が横方向散乱によって若干浸入しているのみであるため、ドリフト層２と同様な温度感度を持つ層が得られる一方、短絡などの過電流が印加されたときの高電流ストレスや熱ストレスなどに対する結晶としてのロバスト性が維持され、信頼性の高い素子を実現することが可能となる。
【００９６】
以上のように、実施の形態１に係る半導体装置によれば、ソース領域１２が、ソースパッド４１に接続するオーミック電極４０に接触するソースコンタクト領域１２ａと、チャネル領域に隣接するソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５ａとが直列に接続した構造を有するため、ソース抵抗制御領域１５ａのシート抵抗に応じたソース抵抗によって、飽和電流を制御することができる。ソース抵抗制御領域１５ａは、不純物のイオン注入が直接的になされていないドリフト層表面の一部からなっているため、負荷短絡時などの高温環境下における抵抗増加が大きくなり、実効的なゲート電圧が減少して飽和電流が減少することで、短絡耐量が増加する。
【００９７】
また、ドリフト層２の表層部において、第１導電型の不純物濃度を低くすると、ソース抵抗制御領域１５ａにおける第１導電型の不純物濃度がさらに減少するために、上記の効果が大きくなる。
【００９８】
さらに、図１３に示したように、ＪＦＥＴ領域１１にドリフト層２よりも第１導電型の不純物濃度が高い電流制御領域１４を形成すれば、上記の効果を得ながら、ＪＦＥＴ領域１１の抵抗を減少させることができる。
【００９９】
また、ソース抵抗制御領域１５ａは、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の距離がユニットセル１０で均一であるので、ユニットセル１０内における電流分布及び負荷短絡時における発熱分布が一様となり、負荷短絡時などの発熱を伴う素子破壊に対する信頼性が向上する。
【０１００】
また、本実施の形態では、ソース抵抗制御領域１５ａの長さ、すなわち、ソースコンタクト領域１２ａからソースエクステンション領域１２ｂまでの長さ（図１０の注入マスク１００ａＮの幅ＬＮ０）を０．１〜０．５μｍに設定し、第１ウェル領域２０ａを形成する第２導電型のイオン注入を、ソース抵抗制御領域１５ａの形成領域上に形成した注入マスク１００ａＮを用いて行った。このイオン注入時の注入種の横方向散乱によって、第１ウェル領域２０ａを、上層部にソース抵抗制御領域１５ａを残存させつつ、一体的に形成することができる。
【０１０１】
さらに、本実施の形態では、ソース抵抗制御領域１５ａ内の第１導電型の不純物濃度を、ソースエクステンション領域１２ｂまたはソースコンタクト領域１２ａ内の第１導電型の最大不純物濃度よりも３桁以上小さく（１／１０００以下に）している。より具体的には、ソース抵抗制御領域１５ａにおける第１導電型の不純物濃度を１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３とした。これにより、負荷短絡時などの高温環境下におけるソース抵抗制御領域１５ａの抵抗増加が大きくなることで実効的なゲート電圧が減少して飽和電流が減少することで、短絡耐量が増加する。
【０１０２】
＜実施の形態２＞
図１９は、実施の形態２に係る半導体装置である炭化珪素ＭＯＳＦＥＴの構成を示す縦断面図である。なお、当該半導体装置のチップ５の全体構造は、図１及び図２に示したものと同様であり、図１９は図１のＡ１−Ａ２線に沿った断面に対応している。ここで、図１９において、図３に示したものと同様の機能を有する要素には同一符号を付してあるので、ここではそれらの説明は省略する。
【０１０３】
実施の形態２に係るＭＯＳＦＥＴにおいても、ソース領域１２は、ソースコンタクト領域１２ａと、ソースエクステンション領域１２ｂと、その間に接続し、イオン注入がなされていないソース抵抗制御領域１５ｂとの３つの領域から構成される。但し、図１９に示すように、ソース抵抗制御領域１５ｂは、ドリフト層２の内部ではなく、ドリフト層２の表面上に形成されている。
【０１０４】
また、実施の形態２では、ウェル領域２０は単一の領域（１回の写真製版およびイオン注入で形成される領域）で構成されている。
【０１０５】
ソース抵抗制御領域１５ｂは、ドリフト層２の表面上に、炭化珪素半導体をエピタキシャル成長させ、それをパターニングして形成したものである。ソース抵抗制御領域１５ｂをドリフト層２上に配設することで、ソース抵抗制御領域１５ｂの長さ（ＬＮ０）及び第１導電型の不純物濃度を他の領域（例えば第１ウェル領域２０ａ）とは独立して設定することができる。
【０１０６】
実施の形態２に係る半導体装置（炭化珪素ＭＯＳＦＥＴ）の製造方法を説明する。図２０〜図２３は当該製造方法を説明するための工程図である。図２０〜図２３は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図２０〜図２３は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面（図１のＢ１−Ｂ２線に沿った断面）を示している。
【０１０７】
まず、実施の形態１と同様に、半導体基板１ａを用意してその上にドリフト層２を形成する。そしてドリフト層２に対して、写真製版処理により加工された注入マスク（レジストまたはシリコン酸化膜）を用いて、不純物を選択的にイオン注入し、第２導電型のウェル領域２０を形成する。このとき終端領域の終端ウェル領域２１も同時に形成する。
【０１０８】
続いて、図２０に示すように、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの形成領域を開口した注入マスク１００ａ及び１００ａＮを用いて、不純物を選択的にイオン注入し、第１導電型のソースコンタクト領域１２ａ及び第１導電型のソースエクステンション領域１２ｂを形成する。このとき終端領域のフィールドストップ領域１３も同時に形成する。
【０１０９】
ソースコンタクト領域１２ａの形成領域とソースエクステンション領域１２ｂの形成領域との間に形成された注入マスク１００ａＮの幅が、その後に形成されるソース抵抗制御領域１５ｂの実質的な長さ（ＬＮ０）となる。
【０１１０】
続いて、写真製版処理により加工されたレジストマスクまたはシリコン酸化膜マスクなどを用いて、不純物の選択的なイオン注入を行い、終端領域に第２導電型のＦＬＲ領域５０を形成する。
【０１１１】
同様に、注入マスクを用いた選択的なイオン注入により、第２導電型の不純物濃度を有するウェルコンタクト領域２５を、ソースコンタクト領域１２ａを貫通するように形成する。またそれと同時に終端低抵抗領域２８を形成する。
【０１１２】
その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。
【０１１３】
次に、ドリフト層２表面を清浄化させたのちに、ドリフト層２上に第１導電型の炭化珪素をエピタキシャル成長させる。形成する炭化珪素層（以下「エピタキシャル成長層」と称す）の膜厚は０．０５μｍから１μｍあればよく、第１導電型の不純物濃度は例えば１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３程度とする。但し、エピタキシャル成長層がウェル領域２０との間で形成するｐｎ接合により、当該エピタキシャル成長層の厚さ全体が空乏化しないように、その膜厚と第１導電型の不純物濃度を設定する必要がある。
【０１１４】
そして、写真製版処理により加工されたレジストマスクを用いたエッチングにより、ドリフト層２上のエピタキシャル成長層をパターニングして、ソース抵抗制御領域１５ｂを形成する。図２１に示すように、ソース抵抗制御領域１５ｂは、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間に直列に接続するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとを跨ぐように配設される。つまり、ソース抵抗制御領域１５ｂは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂとそれぞれオーバーラップして接しており、ソース領域１２の一部として電流経路を形成する。
【０１１５】
またソース抵抗制御領域１５ｂ（エピタキシャル成長層）は、ウェル領域２０との間で形成するｐｎ接合によりその厚さ全体が空乏化されない程度の第１導電型の不純物濃度に設定される。ソース抵抗制御領域１５ｂの厚さ全体に空乏層が形成されて、空乏層によってソース抵抗制御領域１５ｂがソースコンタクト領域１２ａ側とソースエクステンション領域１２ｂ側とに分断されると、オン抵抗が過度に増加するため好ましくない。
【０１１６】
その後は、実施の形態１と同様の手法で、ゲート絶縁膜３０及びゲート電極３５を形成し（図２２）、さらに層間絶縁膜３２、オーミック電極４０，４２、ソースパッド４１およびドレイン電極４３を形成することにより、図２３に示されるＭＯＳＦＥＴの構成が完成する。
【０１１７】
なお、ソース抵抗制御領域１５ｂのパターニング工程において、図２４に示すように、ソース抵抗制御領域１５ｂをチャネル領域およびＪＦＥＴ領域にまで延在させてもよい。図２５はその場合のＭＯＳＦＥＴの構造を示している。
【０１１８】
第１導電型のソース抵抗制御領域１５ｂが、チャネル領域及びＪＦＥＴ領域１１上に形成された場合、チャネルが形成される場所はウェル領域２０内ではなく、その上のソース抵抗制御領域１５ｂ（エピタキシャル成長層）になる。ソース抵抗制御領域１５ｂは、エッチングやイオン注入によるダメージが無いため、良質なチャネルが形成され、ＭＯＳＦＥＴの信頼性を向上させることができる。
【０１１９】
実施の形態２においては、ソース抵抗制御領域１５ｂをドリフト層２上に形成するため、ソース抵抗制御領域１５ｂの実質的な長さ（ＬＮ０）及び第１導電型の不純物濃度を他の領域形成とは独立に設定することができる。ソース抵抗制御領域１５ｂをドリフト層２よりも低い不純物濃度にすれば、抵抗値の温度依存性がさらに大きくなり、短絡耐量をより高めることができる。
【０１２０】
また、ウェル領域２０は、１回の写真製版と注入処理で形成することができ、また、実施の形態１とは異なりイオン注入時の横方向散乱を考慮する必要がない。よって、横方向散乱長が短くなるような低加速エネルギーでのイオン注入によってウェル領域２０を形成可能となる。これは、主接合の浅接合化によるＪＦＥＴ抵抗の低減効果を奏する。
【０１２１】
また実施の形態２においても、ウェル領域２０のチャネル領域から、オーミック電極４０及びソース電極４１に至る経路に、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂよりも低い不純物濃度のソース抵抗制御領域１５ｂが直列に挿入されるので、素子のオン抵抗に影響を及ぼすほどの実効的なソース抵抗にすることができ、特に高温での抵抗増加率が大きいという効果が得られる。
【０１２２】
また、上記したように、ソース抵抗制御領域１５ｂは、エッチングやイオン注入によるダメージを受けていないので、良質なチャネルを形成することができ、半導体装置の信頼性を向上させることができる。
【０１２３】
さらに、ソース抵抗制御領域１５ｂは、ウェル領域２０とのｐｎ接合による空乏層で領域が分断されない程度の第１導電型の不純物濃度を有するので、オン抵抗の過度の増加を招かない。
【０１２４】
また本実施の形態では、ソース抵抗制御領域１５ｂ内の第１導電型の不純物濃度を、１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３とし、ソース抵抗制御領域１５ｂの長さは、０．１〜１．０μｍの範囲とした。これにより、負荷短絡時などの高温環境下におけるソース抵抗制御領域１５ａの抵抗増加が大きくなることで実効的なゲート電圧が減少して飽和電流が減少することで、短絡耐量が増加する。
【０１２５】
なお、上記の実施の形態１，２に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２６】
１ａ  半導体基板、２  ドリフト層、５  チップ、７  能動領域、１０  ユニットセル、１１  ＪＦＥＴ領域、１２  ソース領域、１２ａ  ソースコンタクト領域、１２ｂ  ソースエクステンション領域、１３  フィールドストップ領域、１４  電流制御領域、１５ａ，１５ｂ  ソース抵抗制御領域、２０  ウェル領域、２０ａ  第１ウェル領域、２０ｂ  第２ウェル領域、２１  終端ウェル領域、２１ａ  第１ウェル領域、２２ｂ  第２ウェル領域、２３  ウェルブリッジ領域、２５  ウェルコンタクト領域、２８  終端低抵抗領域、３０  ゲート絶縁膜、３１  フィールド酸化膜、３２  層間絶縁膜、３５  ゲート電極、４０  オーミック電極、４２  オーミック電極、４１  ソースパッド、４３  ドレイン電極、４４  ゲート配線、４５  ゲートパッド、５０  ＦＬＲ領域、１００ａ，１００ａＮ，１００ｂ  注入マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図１６】
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【図１７】
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