(57)【要約】【課題】不揮発性半導体記憶装置に設けられたセルの微細化による利点を損なうことなく、低電圧化を実現する。【解決手段】半導体基板（３）の上に設けられたゲート絶縁膜（１４）と、一部（１２ａ）がゲート絶縁膜（１４）の上に設けられたフローティングゲート（１２）と、ＦＧ−ＣＧ間絶縁膜（１３）を介してフローティングゲート（１２）に対向するコントロールゲート（１１）とを具備する不揮発性半導体メモリ素子（２）を構成する。ここで、そのフローティングゲート（１２）は、ゲート絶縁膜（１４）の上に設けられた第１部分（１２ａ）と、第１部分（１２ａ）の側端部に設けられた第２部分（１２ｂ）とを備えるものとする。第２部分（１２ｂ）の一部（１５）は、第１部分（１２ａ）よりも上に突出し、別の一部（１６）は、第１部分（１２ａ）よりも下に突出する。【選択図】図２
2013172058.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたフローティングゲートと、
ＦＧ−ＣＧ間絶縁膜を介して前記フローティングゲートに対向するコントロールゲートと
を具備し、
前記フローティングゲートは、
前記ゲート絶縁膜の上に設けられた第１部分と、
前記第１部分の側端部に設けられた第２部分と
を備え、
前記第２部分は、
前記第１部分の上側の表面を含む面を第１基準面としたとき、前記第１基準面よりも上に設けられた上端面と、
前記第１部分と前記ゲート絶縁膜との界面を含む面を第２基準面としたとき、前記第２基準面よりも下に設けられた下端面と、
前記上端面から前記下端面まで続く第１側面と
前記上端面から前記第１部分の上側の表面まで続く第２側面と
を備える、
不揮発性半導体メモリ素子。
【請求項２】
請求項１に記載の不揮発性半導体メモリ素子において、
前記コントロールゲートは、
前記ＦＧ−ＣＧ間絶縁膜を介して前記第１側面に対向する第１コントロールゲート側面と、
前記ＦＧ−ＣＧ間絶縁膜を介して前記第２側面に対向する第２コントロールゲート側面と、
前記第１コントロールゲート側面と前記第２コントロールゲート側面との間に位置し、前記第２部分の前記上端面に対向する第１底面と、
前記第１部分の上側の表面に対向する第２底面と、
前記第２部分の前記下端面を含む面を第３基準面としたとき、前記第３基準面よりも下に位置する第３底面と
を含む、
不揮発性半導体メモリ素子。
【請求項３】
請求項２に記載の不揮発性半導体メモリ素子において、
前記第２部分の前記上端面を含む面を基準としたとき、前記コントロールゲートの前記第２底面は、前記基準よりも低い位置に設けられる
不揮発性半導体メモリ素子。
【請求項４】
請求項３に記載の不揮発性半導体メモリ素子において、
前記第２部分は、
前記ゲート絶縁膜の側面に接する面を有し、前記第１基準面の方線方向に平行に平行投影した投影図が、前記ゲート絶縁膜に積層されることなく前記第１部分の側端部に設けられる
不揮発性半導体メモリ素子。
【請求項５】
半導体基板と、
前記半導体基板に設けられ、第１方向に延伸する素子分離領域と、
前記素子分離領域によって分離される素子領域に設けられた複数の不揮発性半導体メモリ素子と
を具備し、
前記複数の不揮発性半導体メモリ素子の各々は、
半導体基板の上に形成されたゲート絶縁膜と、
一部が前記ゲート絶縁膜の上に設けられたフローティングゲートと、
コントロールゲートと、
前記コントロールゲートと前記フローティングゲートとの間に設けられたＦＧ−ＣＧ間絶縁膜と
を備え、
前記素子分離領域は、
前記第１方向に延伸するトレンチを含み、
前記フローティングゲートは、
前記ゲート絶縁膜の上に設けられた第１部分と、
前記第１部分の側端部に設けられた第２部分と
を備え、
前記第２部分は、
前記第１部分の上側の表面を含む面を第１基準面としたとき、前記第１基準面よりも上に位置する上端面と、
前記第１部分と前記ゲート絶縁膜との界面を含む面を第２基準面としたとき、前記第２基準面よりも下に位置する下端面と、
前記上端面から前記下端面まで続く第１側面と
前記上端面から前記第１部分の上側の表面まで続く第２側面と
前記下端面から前記界面まで続き、前記トレンチの内側の側面に接する第３側面と
を備える
不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、
前記コントロールゲートは、
前記ＦＧ−ＣＧ間絶縁膜を介して前記第１側面に対向する第１コントロールゲート側面と、
前記ＦＧ−ＣＧ間絶縁膜を介して前記第２側面に対向する第２コントロールゲート側面と
を備える
不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置において、
前記コントロールゲートは、
前記第１コントロールゲート側面と前記第２コントロールゲート側面との間に位置し、前記第２部分の前記上端面に対向する第１底面と、
前記第１部分の上側の表面に対向する第２底面と、
前記ＦＧ−ＣＧ間絶縁膜を介して前記トレンチの底面に対向し、前記第２部分の前記下端面を含む面を第３基準面としたとき、前記第３基準面よりも下に位置する第３底面と
を含む、
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置において、
前記第２部分の前記上端面を含む面を基準としたとき、前記コントロールゲートの前記第２底面は、前記基準よりも低い位置に設けられる
不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置において、
前記第２部分は、
前記ゲート絶縁膜の側面に接する面を有し、前記第１基準面の方線方向に平行に平行投影した投影図が、前記ゲート絶縁膜に積層されることなく前記第１部分の側端部に設けられる
不揮発性半導体記憶装置。
【請求項１０】
（ａ）半導体基板に素子分離領域を形成する工程と、
（ｂ）前記半導体基板と前記素子分離領域とを覆う第１絶縁膜を形成した後、前記第１絶縁膜の上にポリシリコン膜と第２絶縁膜とを順に形成する工程と、
（ｃ）前記素子分離領域の上に開口部を有するレジストを形成する工程と、
前記開口部によって露出している前記第２絶縁膜を選択的に除去して前記ポリシリコン膜を部分的に露出する工程と、
（ｄ）前記開口部によって露出している前記ポリシリコン膜を選択的に除去して前記第１絶縁膜を部分的に露出する工程と、
（ｅ）前記開口部によって露出している前記素子分離領域を選択的に除去して、前記素子分離領域の中間までの深さのトレンチを形成する工程と、
（ｆ）前記レジストを除去した後、前記トレンチの底面から前記前第２絶縁膜の側面まで続くポリシリコンサイドウォールを前記トレンチの内側の側面に形成する工程と、
（ｇ）前記第２絶縁膜を除去して前記ポリシリコン膜の表面を露出するとともに、前記トレンチの底面の深さを深くして前記ポリシリコンサイドウォールの底面を露出する工程と、
（ｈ）前記ポリシリコン膜の表面と前記ポリシリコンサイドウォールの表面とを覆うように、ＦＧ−ＣＧ間絶縁膜を形成する工程と、
（ｉ）前記ＦＧ−ＣＧ間絶縁膜の上にコントロールゲートを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項１０に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｂ）ステップは、
前記素子分離領域のエッチングレートと同じ材料で、前記第２絶縁膜を形成するステップを含む、
不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１１に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｂ）ステップは、
前記第１絶縁膜の膜厚よりも厚くなるように、前記第２絶縁膜を形成する工程を含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲートを含む記憶素子を有する不揮発性半導体記憶装置、およびその製造方法に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴って、フローティングゲートを含む記憶素子を有する不揮発性半導体記憶装置が広く普及してきている。不揮発性半導体記憶装置に対する単位面積当たりの記憶容量の増加の要求が高まってきている。そのような要求に対応するために、記憶素子の微細化が進んできている。また、不揮発性半導体記憶装置に対する消費電力の低減の要求が高まってきている。
【０００３】
ＦＬＡＳＨメモリに代表される不揮発性半導体記憶装置に設けられた記憶素子（不揮発性メモリセル）には、フローティングゲートとコントロールゲートとが設けられている。一般的な不揮発性メモリセルでは、そのフローティングゲートとコントロールゲートとの間には、容量が形成されている。そのフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）の間の容量（ＦＧ−ＣＧ間容量）を大きくすることで、プログラム時のフローティングゲート電位をより高い電圧とすることができる。ＦＧ−ＣＧ間容量を大きくすることで、セルの低電圧化、および、縮小化を実現する技術が知られている（例えば、特許文献１〜３参照）。
【０００４】
特許文献１には、ウイングポリ構造により、ＦＧ−ＣＧ間容量を上げる構造に関する技術が記載されている。その特許文献１には、ＳＴＩ中に形成した溝の内側にフローティングゲートを引き延ばすことで、コントロールゲートとの対向面積を増やしている。
【０００５】
特許文献２には、フローティングゲートをＵ字型に形成することで、コントロールゲートとの対向面積を増やす技術が記載されている。
【０００６】
特許文献３には、素子の微細化が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルに関する技術が記載されている。特許文献３に記載の半導体メモリセルは、拡散層を基板表面より上まで突き出すように形成し、その突出した部分の側面にフローティングゲートを形成している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１２７０９号公報
【特許文献２】特開２００６−３１０８４５号公報
【特許文献３】特開２００５−２４３７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般的に、ＦＧ−ＣＧ間容量をＣ１とし、フローティングゲートと半導体基板との間の容量をＣ２としたとき、それらに基づいた比（容量比）
Ｃ１／（Ｃ１＋Ｃ２）
を上げることで、メモリセルでの消費電力を低減させることが可能になる。このＦＧ−ＣＧ間容量を大きくし、高い容量比を得ることができる不揮発性半導体記憶装置が求められている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、半導体基板の上に設けられたゲート絶縁膜と、一部がゲート絶縁膜の上に設けられたフローティングゲートと、ＦＧ−ＣＧ間絶縁膜を介してフローティングゲートに対向するコントロールゲートとを有する不揮発性半導体メモリ素子を備えた不揮発性半導体記憶装置を構成する。ここで、そのフローティングゲートは、ゲート絶縁膜の上に設けられた第１部分と、第１部分の側端部に設けられた第２部分とを備えるものとする。第２部分の一部は、第１部分よりも上に突出し、別の一部は、第１部分よりも下に突出する。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、不揮発性半導体記憶装置に設けられたセルの微細化による利点を損なうことなく、低電圧化を実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態の不揮発性半導体記憶装置の平面の構成を例示する平面図である。
【図２】図２は、本実施形態の不揮発性半導体記憶装置の断面の構成を例示する断面図である。
【図３】図３は、本実施形態の不揮発性半導体記憶装置の断面の構成を例示する断面図である。
【図４】図４は、本実施形態の不揮発性半導体記憶装置の断面の構成を例示する断面図である。
【図５Ａ】図５Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第１段階を例示する図である。
【図５Ｂ】図５Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第１段階を例示する図である。
【図６Ａ】図６Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第２段階を例示する図である。
【図６Ｂ】図６Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第２段階を例示する図である。
【図７Ａ】図７Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第３段階を例示する図である。
【図７Ｂ】図７Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第３段階を例示する図である。
【図８Ａ】図８Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第４段階を例示する図である。
【図８Ｂ】図８Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第４段階を例示する図である。
【図９Ａ】図９Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第５段階を例示する図である。
【図９Ｂ】図９Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第５段階を例示する図である。
【図１０Ａ】図１０Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第６段階を例示する図である。
【図１０Ｂ】図１０Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第６段階を例示する図である。
【図１１Ａ】図１１Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第７段階を例示する図である。
【図１１Ｂ】図１１Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第７段階を例示する図である。
【図１２Ａ】図１２Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第８段階を例示する図である。
【図１２Ｂ】図１２Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第８段階を例示する図である。
【図１３Ａ】図１３Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第９段階を例示する図である。
【図１３Ｂ】図１３Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第９段階を例示する図である。
【図１３Ｃ】図１３Ｃは、本実施形態の不揮発性半導体記憶装置の製造工程の第９段階を例示する図である。
【図１３Ｄ】図１３Ｄは、本実施形態の不揮発性半導体記憶装置の製造工程の第９段階を例示する図である。
【図１４Ａ】図１４Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第１０段階を例示する図である。
【図１４Ｂ】図１４Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第１０段階を例示する図である。
【図１４Ｃ】図１４Ｃは、本実施形態の不揮発性半導体記憶装置の製造工程の第１０段階を例示する図である。
【図１４Ｄ】図１４Ｄは、本実施形態の不揮発性半導体記憶装置の製造工程の第１０段階を例示する図である。
【図１４Ｅ】図１４Ｅは、本実施形態の不揮発性半導体記憶装置の製造工程の第１０段階を例示する図である。
【図１５Ａ】図１５Ａは、本実施形態の不揮発性半導体記憶装置の製造工程の第１１段階を例示する図である。
【図１５Ｂ】図１５Ｂは、本実施形態の不揮発性半導体記憶装置の製造工程の第１１段階を例示する図である。
【図１５Ｃ】図１５Ｃは、本実施形態の不揮発性半導体記憶装置の製造工程の第１１段階を例示する図である。
【図１５Ｄ】図１５Ｄは、本実施形態の不揮発性半導体記憶装置の製造工程の第１１段階を例示する図である。
【図１５Ｅ】図１５Ｅは、本実施形態の不揮発性半導体記憶装置の製造工程の第１１段階を例示する図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本実施形態の不揮発性半導体記憶装置１の平面の構成を例示する平面図である。本実施形態の不揮発性半導体記憶装置１は、半導体基板３に設けられた複数の不揮発性メモリセル２を備えている。その複数の不揮発性メモリセル２は、層間絶縁膜７で覆われている。なお、図１は、本実施形態の不揮発性半導体記憶装置１の理解を容易にするために、層間絶縁膜７の下方の構造を例示している。
【００１３】
図１に示されているように、不揮発性半導体記憶装置１は、素子分離領域４と素子領域５とを含んでいる。素子分離領域４は、図１に示す座標軸に対応する座標系において、ｙ軸方向（不揮発性メモリセル２のゲート長方向）に延伸するように形成されている。その素子分離領域４には、トレンチ６が設けられている。また、複数の不揮発性メモリセル２の各々は、コントロールゲート１１を備えている。そのコントロールゲート１１は、一部分がトレンチ６の内部に含まれている。
【００１４】
図２は、本実施形態の不揮発性半導体記憶装置１の断面の構成を例示する断面図である。図２に例示されている断面は、上述の平面におけるＡ−Ａ断面の構成を例示している。図２に示されているように、不揮発性半導体記憶装置１は、素子領域５に設けられた不揮発性メモリセル２を備えている。その不揮発性メモリセル２は、コントロールゲート１１とフローティングゲート１２とを含んでいる。また、コントロールゲート１１は、一部がトレンチ６の内部に設けられている。同様に、フローティングゲート１２の一部も、トレンチ６の内部に設けられている。
【００１５】
コントロールゲート１１とフローティングゲート１２の間には、ＦＧ−ＣＧ間絶縁膜１３が設けられている。コントロールゲート１１は、ＦＧ−ＣＧ間絶縁膜１３を介してフローティングゲート１２に対向し、そのため、コントロールゲート１１、フローティングゲート１２、およびＦＧ−ＣＧ間絶縁膜１３とでキャパシタとしての機能が提供される。
【００１６】
フローティングゲート１２は、フローティングゲート第１部分１２ａとフローティングゲート第２部分１２ｂとを含んでいる。フローティングゲート第１部分１２ａは、ゲート絶縁膜１４を介して半導体基板３の上方に設けられている。フローティングゲート第２部分１２ｂは、フローティングゲート第１部分１２ａの端部に接するように設けられている。また、フローティングゲート第２部分１２ｂの一部は、トレンチ６の内部に設けられている。フローティングゲート第２部分１２ｂは、上方部分１５と下方部分１６とを含んでいる。上方部分１５は、フローティングゲート第１部分１２ａよりも高くなるように形成されている。下方部分１６は、フローティングゲート第１部分１２ａよりも低くなるように形成されている。
【００１７】
図２に示されているように、フローティングゲート第１部分１２ａは、第１部分上面（第１基準面）２１と、第１部分下面（第２基準面）２２とを含んでいる。また、フローティングゲート第２部分１２ｂは、第２部分上面３１と、第２部分下面３２と、第１側面３３と、第２側面３４と、第３側面３５とを含んでいる。フローティングゲート第１部分１２ａの第１部分上面（第１基準面）２１と第１部分下面（第２基準面）２２は、図２に示す座標軸に対応する座標系において、ｘ−ｙ平面に平行に形成されている。フローティングゲート第２部分１２ｂの第２部分上面３１と第２部分下面３２は、その座標系において、ｘ−ｙ平面に平行に形成されている。また、フローティングゲート第２部分１２ｂの第１側面３３と、第２側面３４と、第３側面３５は、その座標系において、ｙ−ｚ平面に平行に形成されている。
【００１８】
第２部分上面３１は、第１部分上面（第１基準面）２１を基準にしたときに、高さが高さＨ３になるように形成されている。第２部分下面３２は、半導体基板３の基板表面２３までの高さが、高さＨ１になるように形成されている。換言すると、第２部分下面３２は、半導体基板３の基板表面２３からの距離（深さ）が、高さＨ１と同じになっている。また、第２部分下面３２は、トレンチ６の底面からの高さが、高さＨ２になるように形成されている。
【００１９】
不揮発性メモリセル２のコントロールゲート１１は、コントロールゲート第１側面４１と、コントロールゲート第２側面４２と、コントロールゲート第１底面４３と、コントロールゲート第２底面４４と、コントロールゲート第３底面４５とを含んでいる。コントロールゲート第１側面４１は、第１側面３３に平行に形成されている。コントロールゲート第２側面４２は、第２側面３４に平行に形成されている。コントロールゲート第１底面４３は、第２部分上面３１に平行に形成されえている。コントロールゲート第２底面４４は、フローティングゲート第１部分１２ａの第１部分上面（第１基準面）２１に平行に形成されている。コントロールゲート第３底面４５は、トレンチ６の底面に平行に形成されている。コントロールゲート１１は、そのコントロールゲート第３底面４５が、第２部分下面３２よりも低い位置になるように形成されている。
【００２０】
図３は、本実施形態の不揮発性半導体記憶装置１の断面の構成を例示する断面図である。図３に例示されている断面は、図１の平面におけるＢ−Ｂ断面の構成を例示している。図３に示されているように、不揮発性メモリセル２は、ソース／ドレイン拡散層１７とソース／ドレイン拡散層１８とを含んでいる。
【００２１】
図４は、本実施形態の不揮発性半導体記憶装置１の断面の構成を例示する断面図である。図４に例示されている断面は、図１の平面におけるＣ−Ｃ断面の構成を例示している。図４に示されているように、トレンチ６の内部において、コントロールゲート１１は、ＦＧ−ＣＧ間絶縁膜１３を介してトレンチ６の底面の上に形成されている。
【００２２】
以下に、本実施形態の不揮発性半導体記憶装置１の製造方法について説明を行なう。図５Ａおよび図５Ｂは、不揮発性半導体記憶装置１を製造する工程の第１段階での各部品の状態を例示する図である。図５Ａは、その第１段階における各部品を上から見たときの状態を例示する平面図である。図５Ｂは、その第１段階における各部品を、図５Ａの平面図に示される線分Ａ−Ａで切断した場合の断面の状態を例示する断面図である。
【００２３】
図５Ａを参照すると、その第１段階において、半導体基板３には、上述の座標系におけるｙ軸方向に延伸する素子分離領域４が形成される。また、図５Ｂを参照すると、素子分離領域４は、半導体基板３に設けられた溝を埋めるように形成されている。
【００２４】
図６Ａおよび図６Ｂは、不揮発性半導体記憶装置１の製造工程の第２段階の各部品の状態を例示する図である。図６Ａは、その第２段階での平面の状態を例示し、図６Ｂは、その第２段階における断面の状態を例示している。図６Ａ、図６Ｂを参照すると、その第２段階において、半導体基板３と素子分離領域４との表面を覆うゲート絶縁膜１４が形成された後、そのゲート絶縁膜１４の上に、第１ポリシリコン膜５２が積層される。ここにおいて、その第１ポリシリコン膜５２は、後の工程を実行することで、フローティングゲート１２の部分（フローティングゲート第１部分１２ａ）となる。さらに、その第１ポリシリコン膜５２の上に、膜厚が高さＨ３となるように第１絶縁膜（酸化膜）５３が形成される。
【００２５】
この高さＨ３の値は、第１絶縁膜５３が、上述のフローティングゲート１２の膜厚よりも厚くなるように形成される高さであることが好ましい。また、この高さＨ３の値は、上述のフローティングゲート１２のコントロールゲート１１が形成されたときに、ロジック領域とメモリ領域とを覆う層間絶縁膜７が上層の配線層に不具合を生じさせない厚さであることが好ましい。換言すれば、ここにおいて、その第１絶縁膜５３は、素子分離領域４と同等のエッチングレートであることが好ましい。
【００２６】
図７Ａおよび図７Ｂは、不揮発性半導体記憶装置１の製造工程の第３段階の各部品の状態を例示する図である。図７Ａは、その第３段階での平面の状態を例示し、図７Ｂは、その第３段階における断面の状態を例示している。図７Ａに示されているように、その第３段階において、第１絶縁膜５３の上に、幅が幅Ｗ１の開口部５１を有するレジスト５４を形成する。開口部５１は、幅Ｗ１は、下層に形成されている素子分離領域４の幅を超えない値である。図７Ｂに示されているように、レジスト５４は、フローティングゲート第１部分１２ａに対応する領域の第１ポリシリコン膜５２を保護するように形成されている。また、開口部５１によって、第１絶縁膜５３の表面の一部が露出している。
【００２７】
図８Ａおよび図８Ｂは、不揮発性半導体記憶装置１の製造工程の第４段階の各部品の状態を例示する図である。図８Ａは、その第４段階での平面の状態を例示し、図８Ｂは、その第４段階における断面の状態を例示している。図８Ａに示されているように、その第４段階において、素子分離領域４にトレンチ６を形成する。図８Ｂに示されているように、その第４段階では、レジスト５４をマスクに、第１絶縁膜５３、第１ポリシリコン膜５２、ゲート絶縁膜１４、および素子分離領域４を選択的に異方性エッチングによって除去する。それによって、素子分離領域４に深さが高さＨ１となるようなトレンチ６が形成される。ここにおいて、高さＨ１と高さＨ３とを合わせた深さが、素子分離領域４の深さを超えないように、トレンチ６が形成される。
【００２８】
図９Ａおよび図９Ｂは、不揮発性半導体記憶装置１の製造工程の第５段階の各部品の状態を例示する図である。図９Ａは、その第５段階での平面の状態を例示し、図９Ｂは、その第５段階における断面の状態を例示している。図９Ａに示されているように、第５段階では、トレンチ６の側面を含む全面に、第２ポリシリコン膜５６を形成する。その第２ポリシリコン膜５６は、後の工程での処理によって、最終的にはフローティングゲート１２の部分（フローティングゲート第２部分１２ｂ）となる。図９Ｂに示されているように、第２ポリシリコン膜５６は、第１絶縁膜５３の表面と側面、第１ポリシリコン膜５２の側面、ゲート絶縁膜１４の側面、およびトレンチ６の内面を覆うように形成される。
【００２９】
図１０Ａおよび図１０Ｂは、不揮発性半導体記憶装置１の製造工程の第６段階の各部品の状態を例示する図である。図１０Ａは、その第６段階での平面の状態を例示し、図１０Ｂは、その第６段階における断面の状態を例示している。図１０Ａに示されているように、第６段階では、第２ポリシリコン膜５６をエッチバックして、第１絶縁膜５３の表面とトレンチ６の底面とを露出する。図１０Ｂに示されているように、第６段階のエッチング工程を行なうことで、第１絶縁膜５３の側面、第１ポリシリコン膜５２の側面、ゲート絶縁膜１４の側面、およびトレンチ６の側面にサイドウォール状の第２ポリシリコン膜５６が形成される。
【００３０】
図１１Ａおよび図１１Ｂは、不揮発性半導体記憶装置１の製造工程の第７段階の各部品の状態を例示する図である。図１１Ａは、その第７段階での平面の状態を例示し、図１１Ｂは、その第７段階における断面の状態を例示している。図１１Ａに示されているように、第７段階では、第１絶縁膜５３を除去して、第１ポリシリコン膜５２の表面を露出する。
【００３１】
また、このとき、トレンチ６の底部の素子分離領域４の材料を除去する。図１１Ｂに示されているように、第１絶縁膜５３を除去することで、第２ポリシリコン膜５６の第１ポリシリコン膜５２側の側面が、高さＨ３と同じ分だけ露出する。また、トレンチ６の底部が、高さＨ１から、さらに高さＨ２（≒高さＨ３）程度深くなる。換言すると、高さＨ３で形成された第１絶縁膜５３と同じ程度の素子分離領域４の材料が除去されることによって、トレンチ６の深さが変化する。それによって、後の工程で形成されるコントロールゲート１１の側面の面積を確保することが可能となる。
【００３２】
図１２Ａおよび図１２Ｂは、不揮発性半導体記憶装置１の製造工程の第８段階の各部品の状態を例示する図である。図１２Ａは、その第８段階での平面の状態を例示し、図１２Ｂは、その第８段階における断面の状態を例示している。図１２Ａに示されているように、第８段階では、第１ポリシリコン膜５２の表面、第２ポリシリコン膜５６の表面、およびトレンチ６の内側の素子分離領域４の表面を覆うように、全面的に第２絶縁膜５７を形成する。この第２絶縁膜５７は、後の工程の処理を行なうことで、ＦＧ−ＣＧ間絶縁膜１３となる。図１２Ｂに示されているように、第８段階において、第２絶縁膜５７は、第１ポリシリコン膜５２と第２ポリシリコン膜５６の表面を覆う。また、トレンチ６の内部の第２絶縁膜５７の表面は、第２ポリシリコン膜５６の底面（上述の第２部分下面３２）よりも低い位置になることが好ましい。
【００３３】
図１３Ａから図１３Ｄは、不揮発性半導体記憶装置１の製造工程の第９段階の各部品の状態を例示する図である。図１３Ａは、その第９段階での平面の状態を例示している。図１３Ｂは、その第９段階におけるＡ−Ａ断面の状態を例示している。図１３Ｃは、その第９段階におけるＢ−Ｂ断面の状態を例示している。図１３Ｄは、その第９段階におけるＣ−Ｃ断面の状態を例示している。
【００３４】
その第９段階では、コントロールゲート１１が設けられる領域にコントロールゲート用ポリシリコン膜５８を形成する。そのコントロールゲート用ポリシリコン膜５８は、後の工程の処理を実行することでコントロールゲート１１となる。図１３Ａに示されているように、コントロールゲート用ポリシリコン膜５８は、素子分離領域４が延伸する方向に直角な方向に形成される。図１３Ｂに示されているように、コントロールゲート用ポリシリコン膜５８は、素子分離領域４のトレンチ６の内部を埋めるように形成される。また、図１３Ｃ、図１３Ｄに示されているように、第９段階でのコントロールゲート用ポリシリコン膜５８の側方の領域は、開口部となっている。
【００３５】
図１４Ａから図１４Ｅは、不揮発性半導体記憶装置１の製造工程の第１０段階の各部品の状態を例示する図である。図１４Ａは、その第１０段階での平面の状態を例示している。図１４Ｂは、その第１０段階におけるＡ−Ａ断面の状態を例示している。図１４Ｃは、その第１０段階におけるＢ−Ｂ断面の状態を例示している。図１４Ｄは、その第１０段階におけるＣ−Ｃ断面の状態を例示している。図１４Ｅは、その第１０段階におけるＤ−Ｄ断面の状態を例示している。
【００３６】
その第１０段階では、コントロールゲート用ポリシリコン膜５８をマスクとして作用させて、露出している第２絶縁膜５７を選択的に除去する。図１４Ａに示されているように、第２絶縁膜５７を除去することで、第１ポリシリコン膜５２の表面と、第２ポリシリコン膜５６の表面と、トレンチ６の内側の表面（素子分離領域４の表面）とを露出する。図１４Ｂに示されているように、露出していた第２絶縁膜５７を選択的に除去することで、コントロールゲート用ポリシリコン膜５８の下にＦＧ−ＣＧ間絶縁膜１３が形成される。
【００３７】
図１４Ｃ示されているように開口部分の第２絶縁膜５７が除去されることで、第１ポリシリコン膜５２の表面が露出する。また、図１４Ｄに示されているように、トレンチ６の内部では、コントロールゲート用ポリシリコン膜５８に覆われていない素子分離領域４の表面が露出する。さらに、図１４Ｅに示されているように、第１０段階の処理を実行することにより、コントロールゲート用ポリシリコン膜５８の側方の開口部分では、第１ポリシリコン膜５２と第２ポリシリコン膜５６とが露出した状態になっている。
【００３８】
図１５Ａから図１５Ｅは、不揮発性半導体記憶装置１の製造工程の第１１段階の各部品の状態を例示する図である。図１５Ａは、その第１１段階での平面の状態を例示している。図１５Ｂは、その第１１段階におけるＡ−Ａ断面の状態を例示している。図１５Ｃは、その第１１段階におけるＢ−Ｂ断面の状態を例示している。図１５Ｄは、その第１１段階におけるＣ−Ｃ断面の状態を例示している。図１５Ｅは、その第１１段階におけるＤ−Ｄ断面の状態を例示している。
【００３９】
その第１１段階では、露出している第１ポリシリコン膜５２と第２ポリシリコン膜５６を選択的に除去する。また、このときコントロールゲート用ポリシリコン膜５８の表面が、部分的に除去される。図１５Ａに示されているように、露出している第１ポリシリコン膜５２と第２ポリシリコン膜５６とを除去することで、ゲート絶縁膜１４の表面と、第２ポリシリコン膜５６に覆われていたトレンチ６の内側の素子分離領域４の表面が露出する。図１５Ｂに示されているように、その第１１段階の工程によって、コントロールゲート１１が形成される。また、露出している第１ポリシリコン膜５２と第２ポリシリコン膜５６を選択的に除去することで、フローティングゲート１２が形成される。
【００４０】
図１５Ｃ、図１５Ｄに示されているように、第１１段階の工程を実行することで、コントロールゲート１１の側方の開口部分の第１ポリシリコン膜５２が除去され、ゲート絶縁膜１４の表面および素子分離領域４の表面が露出する。さらに、図１５Ｅに示されているように、素子領域５に対応する部分の第１ポリシリコン膜５２が除去される。その素子領域５に対応する部分の半導体基板３に、不純物を注入することで、上述のソース／ドレイン拡散層１７（またはソース／ドレイン拡散層１８）が形成される。
【００４１】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００４２】
１…不揮発性半導体記憶装置
２…不揮発性メモリセル
３…半導体基板
４…素子分離領域
５…素子領域
６…トレンチ
７…層間絶縁膜
１１…コントロールゲート
１２…フローティングゲート
１２ａ…フローティングゲート第１部分
１２ｂ…フローティングゲート第２部分
１３…ＦＧ−ＣＧ間絶縁膜
１４…ゲート絶縁膜
１５…上方部分
１６…下方部分
１７…ソース／ドレイン拡散層
１８…ソース／ドレイン拡散層
２１…第１部分上面（第１基準面）
２２…第１部分下面（第２基準面）
２３…基板表面
３１…第２部分上面
３２…第２部分下面
３３…第１側面
３４…第２側面
３５…第３側面
４１…コントロールゲート第１側面
４２…コントロールゲート第２側面
４３…コントロールゲート第１底面
４４…コントロールゲート第２底面
４５…コントロールゲート第３底面
５１…開口部
５２…第１ポリシリコン膜
５３…第１絶縁膜（酸化膜）
５４…レジスト
５６…第２ポリシリコン膜
５７…第２絶縁膜
５８…コントロールゲート用ポリシリコン膜
Ｗ１…幅
Ｈ１…高さ
Ｈ２…高さ
Ｈ３…高さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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