(57)【要約】【課題】分割溝の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーの製造方法を提供する。【解決手段】半導体ウェハーＷの製造方法は、基板１上に基板側から順に第１導電体であるＮ型クラッド層２を含む半導体層、発光部となる活性層３及び第２導電体であるＰ型クラッド層４を含む半導体層を形成する工程と、Ｎ型クラッド層２の一部が露出する露出面２ａをエッチングにより形成する工程と、予め定められた分割予定線Ｌ上に露出面２ａより深く掘られた分割溝５をエッチングにより形成する工程と、を含み、Ｎ型クラッド層２の露出面２ａを形成する工程のエッチングと、分割溝５を形成する工程のエッチングとを、一体のマスクを使用して実行する。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板上に基板側から順に少なくとも第１導電体を含む半導体層、発光部となる活性層及び第２導電体を含む半導体層を形成する工程と、
前記第１導電体の一部が露出する露出面をエッチングにより形成する工程と、
予め定められた分割予定線上に前記露出面より深く掘られた分割溝をエッチングにより形成する工程と、を含み、
前記第１導電体の前記露出面を形成する工程の前記エッチングと、前記分割溝を形成する工程の前記エッチングとを、一体のマスクを使用して実行することを特徴とする半導体ウェハーの製造方法。
【請求項２】
前記第１導電体の前記露出面と、前記分割溝とを一度のドライエッチングにより形成することを特徴とする請求項１に記載の半導体ウェハーの製造方法。
【請求項３】
前記第１導電体の前記露出面は電極を形成する面であることを特徴とする請求項１に記載の半導体ウェハーの製造方法。
【請求項４】
前記第１導電体の前記露出面を形成する工程の前記エッチングで使用するマスクと、前記分割溝を形成する工程の前記エッチングで使用するマスクとが２種類のマスクからなることを特徴とする請求項１に記載の半導体ウェハーの製造方法。
【請求項５】
２種類の前記マスクはレジストマスクであるとともに、各々硬化させる温度が異なることを特徴とする請求項４に記載の半導体ウェハーの製造方法。
【請求項６】
２種類の前記レジストマスクのうち最初に形成する前記レジストマスクのほうが後に形成する前記レジストマスクより硬化温度が高いことを特徴とする請求項５に記載の半導体ウェハーの製造方法。
【請求項７】
２種類の前記レジストマスクのうち最初に形成する前記レジストマスクのレジスト硬化温度が１４０℃以上であることを特徴とする請求項５に記載の半導体ウェハーの製造方法。
【請求項８】
２種類の前記マスクのうち一方はレジストマスクであり、他方は誘電体膜であることを特徴とする請求項４に記載の半導体ウェハーの製造方法。
【請求項９】
２種類の前記マスクのうち一方はレジストマスクであり、他方は金属膜であることを特徴とする請求項４に記載の半導体ウェハーの製造方法。
【請求項１０】
前記２種類のマスクのうち一方は誘電体膜であり、他方は金属膜であることを特徴とする請求項４に記載の半導体ウェハーの製造方法。
【請求項１１】
前記誘電体膜はＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮのうち少なくとも１つを用いていることを特徴とする請求項８または請求項１０に記載の半導体ウェハーの製造方法。
【請求項１２】
前記誘電体膜はＡｌ、Ａｕ、Ｎｉ、Ａｇ、Ｐｔ、Ｔｉ、Ｍｏのうち少なくとも１つを用いていることを特徴とする請求項８または請求項１０に記載の半導体ウェハーの製造方法。
【請求項１３】
前記分割溝をドライエッチングにより形成した後、２種類の前記マスクのうち一方の前記マスクを選択エッチングにより除去し、その後、前記第１導電体層を露出させるドライエッチングを行うことを特徴とする請求項８〜請求項１０のいずれか１項に記載の半導体ウェハーの製造方法。
【請求項１４】
前記選択エッチングでドライエッチングを用いることを特徴とする請求項１３に記載の半導体ウェハーの製造方法。
【請求項１５】
前記選択エッチングでウェットエッチングを用いることを特徴とする請求項１３に記載の半導体ウェハーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハーの製造方法に関する。
【背景技術】
【０００２】
従来、複数の半導体素子が分離帯域を介して配列された半導体ウェハーのチップ分割においては、窒化物半導体や基板として用いるサファイアの硬度が高いことにより、スクラバーやダイサーで分割することが困難であるという問題があった。この問題を解決するための従来技術が特許文献１〜３に記載されている。
【０００３】
特許文献１及び２に記載された従来の半導体ウェハーの製造方法はスクラバーやダイサーによる分割溝の形成にレーザ照射を組み合わせた方法で歩留りや量産性を向上させている。そして、特許文献３に記載された従来の半導体ウェハーの製造方法は、特許文献１及び２に記載された半導体ウェハーの製造方法の生産性を改善させた方法であって、レーザ加工によって分割溝を形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３４４９２０１号公報
【特許文献２】特開２００４−３１５２６号公報
【特許文献３】特開２００６−２４９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、レーザ加工により分割溝を形成するという従来の半導体ウェハーの製造方法は分割溝の周囲がレーザによる溶融物で汚れる可能性があるという懸念が払拭しきれないという課題があった。さらに、レーザ加工を行うための工程が増加するので、できる限り工数を少なくして製造効率の向上を図ることが望ましい。
【０００６】
本発明は、上記の点に鑑みなされたものであり、分割溝の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の半導体ウェハーの製造方法は、基板上に基板側から順に少なくとも第１導電体を含む半導体層、発光部となる活性層及び第２導電体を含む半導体層を形成する工程と、前記第１導電体の一部が露出する露出面をエッチングにより形成する工程と、予め定められた分割予定線上に前記露出面より深く掘られた分割溝をエッチングにより形成する工程と、を含み、前記第１導電体の前記露出面を形成する工程の前記エッチングと、前記分割溝を形成する工程の前記エッチングとを、一体のマスクを使用して実行することを特徴としている。
【０００８】
この方法によれば、半導体ウェハーの分割溝と、例えば電極を形成するために半導体素子内部の層を露出させて設ける露出面とが一体のマスクを使用して形成される。したがって、半導体ウェハーの製造に際し、分割溝の形成工程における半導体素子の汚れの発生が抑制され、製造効率が高められる。
【０００９】
また、上記構成の半導体ウェハーの製造方法において、前記第１導電体の前記露出面と、前記分割溝とを一度のドライエッチングにより形成することを特徴としている。
【００１０】
また、上記構成の半導体ウェハーの製造方法において、前記第１導電体の前記露出面は電極を形成する面であることを特徴としている。
【００１１】
また、上記構成の半導体ウェハーの製造方法において、前記第１導電体の前記露出面を形成する工程の前記エッチングで使用するマスクと、前記分割溝を形成する工程の前記エッチングで使用するマスクとが２種類のマスクからなることを特徴としている。
【００１２】
また、上記構成の半導体ウェハーの製造方法において、２種類の前記マスクはレジストマスクであるとともに、各々硬化させる温度が異なることを特徴としている。
【００１３】
また、上記構成の半導体ウェハーの製造方法において、２種類の前記レジストマスクのうち最初に形成する前記レジストマスクのほうが後に形成する前記レジストマスクより硬化温度が高いことを特徴としている。
【００１４】
また、上記構成の半導体ウェハーの製造方法において、２種類の前記レジストマスクのうち最初に形成する前記レジストマスクのレジスト硬化温度が１４０℃以上であることを特徴としている。
【００１５】
また、上記構成の半導体ウェハーの製造方法において、２種類の前記マスクのうち一方はレジストマスクであり、他方は誘電体膜であることを特徴としている。
【００１６】
また、上記構成の半導体ウェハーの製造方法において、２種類の前記マスクのうち一方はレジストマスクであり、他方は金属膜であることを特徴としている。
【００１７】
また、上記構成の半導体ウェハーの製造方法において、２種類の前記マスクのうち一方は誘電体膜であり、他方は金属膜であることを特徴としている。
【００１８】
また、上記構成の半導体ウェハーの製造方法において、前記誘電体膜はＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮのうち少なくとも１つを用いていることを特徴としている。
【００１９】
また、上記構成の半導体ウェハーの製造方法において、前記誘電体膜はＡｌ、Ａｕ、Ｎｉ、Ａｇ、Ｐｔ、Ｔｉ、Ｍｏのうち少なくとも１つを用いていることを特徴としている。
【００２０】
また、上記構成の半導体ウェハーの製造方法において、前記分割溝をドライエッチングにより形成した後、２種類の前記マスクのうち一方の前記マスクを選択エッチングにより除去し、その後、前記第１導電体層を露出させるドライエッチングを行うことを特徴としている。
【００２１】
また、上記構成の半導体ウェハーの製造方法において、前記選択エッチングでドライエッチングを用いることを特徴としている。
【００２２】
また、上記構成の半導体ウェハーの製造方法において、前記選択エッチングでウェットエッチングを用いることを特徴としている。
【発明の効果】
【００２３】
本発明の構成によれば、半導体ウェハーの分割溝を形成する工程と半導体素子内部の層を露出させる工程とを一体のマスクを使用するエッチングによって実行する。したがって、分割溝の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーの製造方法を提供することが可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係る半導体ウェハーの部分断面図である。
【図２】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図３】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図４】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図５】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図６】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図７】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図８】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図９】本発明の実施例１の半導体ウェハーの製造方法を説明するための断面図である。
【図１０】本発明の実施例２の半導体ウェハーの製造方法を説明するための断面図である。
【図１１】本発明の実施例２の半導体ウェハーの製造方法を説明するための断面図である。
【図１２】本発明の実施例２の半導体ウェハーの製造方法を説明するための断面図である。
【図１３】本発明の実施例２の半導体ウェハーの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態を図１〜図１３に基づき説明する。
【００２６】
最初に、本発明の実施形態に係る半導体ウェハーについて、図１を用いてその構造を説明する。図１は半導体ウェハーの部分断面図である。
【００２７】
半導体素子は、複数が図１に示す平板状の半導体ウェハーＷに配列されている。半導体素子各々は半導体ウェハーＷを劈開して分割することで形成される。
【００２８】
半導体ウェハーＷは基板１の成長主面上に窒化物半導体層が形成されている。窒化物半導体層としては基板１側から順に第１導電体であるＮ型クラッド層２を含むＮ型半導体層、活性層３及び第２導電体であるＰ型クラッド層４を含むＰ型半導体層を結晶成長させている。
【００２９】
基板１としては、例えばサファイア単結晶、ＧａＮ単結晶、Ｓｉ単結晶、スピネル単結晶（ＭｇＡｌ2Ｏ4）、ＺｎＯ単結晶、ＬｉＡｌＯ2単結晶、ＬｉＧａＯ2単結晶、ＭｇＯ単結晶、ＳｉＣ単結晶、ＧａＡｓ単結晶、ＡｌＮ単結晶またはＺｒＢ2など公知の基板材料を何ら制限なく用いることができる。なかでもサファイア単結晶、ＳｉＣ単結晶または窒化物半導体単結晶が基板１の材料として好ましい。なお、基板１の面方位は特に限定されない。また、ジャスト基板、オフ角の有無についても特に限定されない。
【００３０】
半導体素子を構成する化合物半導体としては、例えばサファイア基板、ＳｉＣ基板またはＳｉ基板などの上に設けたＡｌXＧａYＩｎZＮ1-aＭa（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１であり且つＸ＋Ｙ＋Ｚ＝１なる関係をなす。記号Ｍ は窒素とは別の第Ｖ族元素で０≦ａ＜１である）のＩＩＩ族窒化物半導体層がある。また、ＧａＡｓ単結晶基板上に設けたＡｌXＧａYＡｓ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ＋Ｙ＝１）層やＡｌXＧａYＩｎZＰ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）層がある。また、ＧａＰ基板上に設けたＧａＰ層がある。基板１上の窒化物半導体層はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などのエピタキシャル成長法を用いて成長させる。
【００３１】
また、半導体ウェハーＷには劈開して半導体素子各々を分割するための分割溝５が形成されている。分割溝５は隣り合う半導体素子どうしの分離帯域に予め定められた分割予定線Ｌ上に形成されている。分割溝５は図１における半導体ウェハーＷの上面側からＮ型クラッド層２の一部が露出する露出面２ａより深く（図１において露出面２ａより下側に）掘られて形成されている。この分割溝５は以下のようにして形成される。
【００３２】
窒化物半導体層を積層した半導体ウェハーＷに第１マスクとなるＳｉＯ2膜を積層する。このときのＳｉＯ2膜の厚さはＮ型クラッド層２を露出するためにエッチングする深さとＳｉＯ2のエッチング選択比の積から算出された厚さに設定しておく。
【００３３】
次に、フォトリソグラフィ技術を用いて、分割溝５を形成するための形状にパターンニングされたレジスト層をＳｉＯ2膜の上に形成する。そして、そのレジスト層を利用してＳｉＯ2膜に対してエッチングを実行し、ＳｉＯ2膜の所定領域を選択的に除去する。ＳｉＯ2膜のエッチングにはＲＩＥ（Reactive Ion Etching）法等のドライエッチングでも良いし、薬液を用いたウェットエッチングでも良い。その後、レジスト層を除去する。
【００３４】
次に、Ｎ型クラッド層２を露出するための形状に第２マスクであるフォトレジストパターンを形成する。ここまでの工程により、第１マスクであるパターンニングされたＳｉＯ2膜と、第２マスクであるパターンニングされたフォトレジストマスクとが一体のマスクとなって半導体ウェハーＷ表面に形成された状態になっている。
【００３５】
この状態の半導体ウェハーＷに対して、Ｎ側電極を形成するためのＮ型クラッド層２の露出面２ａを形成する工程のエッチングと、分割溝５を形成する工程のエッチングとを、第１マスク及び第２マスクからなる一体のマスクを使用して実行する。このエッチングにはドライエッチングが利用され、例えばＲＩＥ法、イオンミリング法、集束イオンビームを用いたエッチングまたはＥＣＲエッチングなどの手法を用いることができる。なお、電極形成面である露出面２ａを露出させるＮ型クラッド層２のエッチングの最終段階ではプラズマダメージのより少ない手法を用いるほうが好ましい。このドライエッチングプロセスの後、第２マスクであるフォトレジストマスクを除去する。
【００３６】
ＬＥＤ発光素子の場合はＰ側電極、Ｎ側電極以外にウェハーと電極の間に透明電極膜を設けている構造があるが、透明電極の成膜及びパターンニングは上記ドライエッチングプロセスの前後どちらでも構わない。また、Ｐ側電極の形成もドライエッチングプロセスの前後どちらでも構わない。Ｎ側電極の形成はドライエッチングプロセスの後の工程となる。電極の成膜手法としては真空蒸着法やスパッタリングによる成膜法など公知の手法を使用することができる。
【００３７】
また、第１マスクとして用いたＳｉＯ2膜はチップを保護するための保護膜を兼ねても構わないし、電流を流す領域を制限するための絶縁膜を持つ構造である場合は本絶縁膜を兼ねていても構わない。
【００３８】
上記のように、半導体ウェハーＷの製造方法において、Ｎ型クラッド層２の露出面２ａを形成する工程のエッチングと、分割溝５を形成する工程のエッチングとを、第１マスク及び第２マスクからなる一体のマスクを使用して実行する。これにより、半導体ウェハーＷの分割溝５を、電極を形成するために半導体素子内部の層を露出させて露出面２ａを形成する工程と同時に一度のエッチングによって形成することができる。したがって、分割溝５の形成工程における半導体素子の汚れの発生を抑制し、製造効率を高めることが可能である。
【００３９】
なお上記のように、分割溝５を形成する工程とＮ型クラッド層２の露出面２ａを露出させる工程とを一度のエッチングによって実行すれば、半導体ウェハーＷの製造が一層効率的である。また上記のように、露出面２ａが電極を形成するための面であれば、半導体ウェハーＷの製造がさらに効率的になる。
【００４０】
このようにして、本発明の上記実施形態の方法によれば、半導体ウェハーの分割溝５を形成する工程と半導体素子内部の層を露出させる工程とを一体のマスクを使用するエッチングによって実行する。したがって、分割溝５の形成工程における半導体素子の汚れの発生を抑制することができ、製造効率の向上が図られた半導体ウェハーＷの製造方法を提供することが可能である。
【００４１】
なお、露出面２ａを形成する工程のエッチングで使用する第２マスクと、分割溝５を形成する工程のエッチングで使用する第１マスクとが２種類のマスクからなるものであれば、エッチングの深さ及び形状の制御を精度良く行うことが可能になる。
【００４２】
また、それら２種類のマスクをレジストマスクとすることにより、マスク形成の簡素化を図ることができる。しかしながら、単に連続してレジストマスクを形成しようとすると、最初に形成したレジストマスクが後に形成するレジストマスク用のレジストを塗布する際にそのレジストに含まれる溶剤により溶解してしまうという問題がある。そこで、この問題を解決するために、双方のレジスト硬化温度に差異を設けておく。このとき、最初に形成するレジストマスクの硬化温度のほうを高くすることが望ましく、その温度は１４０℃以上であることが望ましい。
【００４３】
また、２種類のマスクのうち一方は誘電体マスクを使用することで、第１マスクと第２マスクとの選択比を変えることができる。さらに、エッチング条件の調整によっても各々のマスクの選択比調整が可能となるので、エッチングの深さ及び形状の制御を精度良く行うことが可能になる。なお、２種類のマスクのうち一方を金属膜とすることでも同様の効果が得られる。また、２種類のマスクの一方を誘電体膜とし、他方を金属膜とすることでも同様の効果が得られる。
【００４４】
誘電体膜としてはＳｉＯ2、Ａｌ2Ｏ3、ＳｉＮが使用でき、金属膜としてはＡｌ、Ａｕ、Ｎｉ、Ａｇ、Ｐｔ、Ｔｉ、Ｍｏが使用できる。
【００４５】
また、分割溝５の形成のためのエッチング終了後に分割溝５用の第１マスクが残るように第１マスクの膜厚を設定しておき、分割溝５の形成のためのエッチング終了後、一旦基板エッチングを止め、残りの第１マスクを選択エッチングにより除去し、その後、電極形成用の露出面２ａを形成するためのエッチングを実行する方法を用いても良い。これにより、分割溝５の深さ及び露出面２ａのエッチング深さを精度良く行うことができる。
【００４６】
このとき、第１マスクの残膜のエッチングはドライエッチングでも、ウェットエッチングでも構わない。ドライエッチングを用いた場合は基板エッチングに続けて処理が実行できるという利点がある。ウェットエッチングを用いた場合は適切なマスクを選択することにより、残したいマスクに対してダメージを与えることなく除去したいマスクのみを除去することが容易になる。
【実施例１】
【００４７】
続いて、半導体ウェハーＷの製造方法の実施例１について、図２〜図９を用いて説明する。図２〜図９は半導体ウェハーＷの製造方法を説明するための断面図である。
【００４８】
実施例１の半導体ウェハーＷの製造方法では、図２に示すようにサファイアからなる基板１上にチッ化ガリウム系からなる窒化物半導体層を結晶成長させる。窒化物半導体層としては基板１側から順にＮ型クラッド層２、活性層３、Ｐ型クラッド層４を積層させる。
【００４９】
次に、図３に示すように、窒化物半導体層を積層した基板１上に電流の流れる領域を制限する第１マスク１１としてのＳｉＯ2膜を積層して成膜する。次に、図４に示すように、電流注入領域及び分割溝５を形成するための形状にレジスト層１２を第１マスク１１の上に形成する。
【００５０】
そして、図５に示すように、レジスト層１２を用いて第１マスク１１（ＳｉＯ2膜）を選択的に除去するエッチングを実行する。さらに、図６に示すようにレジスト層１２を除去すると、第１マスク１１のパターンニングが完了する。
【００５１】
その後、透明電極膜の成膜及びパターンニングを行うことにより、図７に示すようにＮ側電極形成用にＮ型クラッド層２の一部（露出面２ａ）を露出させるための第２マスク１３としてパターンニングされたフォトレジストマスクを形成する。
【００５２】
その後、図８に示すようにドライエッチングプロセスを実行する。分割溝５の部分は第１マスク１１が無いのでエッチングにより優先的に半導体層が除去されて形成される。一方、Ｎ側電極形成部分である露出面２ａの部分はエッチングにより第１マスク１１が除去された後にさらに半導体層が除去されて形成される。すなわち、分割溝５が露出面２ａより深く掘られた形となり、一度のドライエッチングプロセスにより同時に分割溝５の部分と露出面２ａの部分とが略階段状に形成される。
【００５３】
その後、第２マスク１３及び第１マスク１１を除去する。このとき、図９に示すように、第１マスク１１を半導体層の保護膜または電流阻止膜として利用する場合、第１マスク１１を除去しなくても良い。
【００５４】
なおこのあと、Ｐ側電極及びＮ側電極を形成する（図示せず）。
【実施例２】
【００５５】
続いて、半導体ウェハーＷの製造方法の実施例２について、図１０〜図１３を用いて説明する。図１０〜図１３は半導体ウェハーＷの製造方法を説明するための断面図である。なお、第１マスクの形成までの工程は図２〜図５を用いて説明した前記実施例１と同じであるので、それらの図面の記載及び説明を省略する。
【００５６】
実施例２の半導体ウェハーＷの製造方法では、実施例１と同様に、図１０に示すように分割溝５を形成するための形状にパターンニングを行った第１マスク１４をレジスト層として形成する。そして、この第１マスク１４に対して１５０℃でベーキング処理を実行する。
【００５７】
その後、図１１に示すようにＮ側電極形成用にＮ型クラッド層２の一部（露出面２ａ）を露出させるための第２マスク１５としてパターンニングされたフォトレジストマスクを形成する。
【００５８】
その後、図１２に示すようにドライエッチングプロセスを実行する。これにより、分割溝５が露出面２ａより深く掘られた形となり、一度のドライエッチングプロセスにより同時に分割溝５の部分と露出面２ａの部分とが略階段状に形成される。
【００５９】
なお、第２マスク１５には１１０℃で硬化するレジストを使用した。第１マスク１４と第２マスク１５は同じものを使用しても良いが、第２マスク１５の方が低い硬化温度のものを使用するとなお良い。これにより、第２マスク１５を塗布、硬化させる際に第１マスク１４が融けることを抑制することができる。
【００６０】
その後、図１３に示すように第２マスク１５及び第１マスク１４を除去する。このとき、第１マスク１４を半導体層の保護膜または電流阻止膜として利用する場合、第１マスク１４を除去しなくても良い。
【００６１】
なおこのあと、Ｐ側電極及びＮ側電極を形成する（図示せず）。
【００６２】
以上、本発明の実施形態及び実施例につき説明したが、本発明の範囲はこれらに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。
【産業上の利用可能性】
【００６３】
本発明は、半導体ウェハーＷを劈開して分割するための分割溝を有する半導体ウェハーの製造方法において利用可能である。
【符号の説明】
【００６４】
１    基板
２    Ｎ型クラッド層（第１導電体）
２ａ    露出面
３    活性層
４    Ｐ型クラッド層（第２導電体）
５    分割溝
１１、１４    第１マスク
１２    レジスト層
１３、１５    第２マスク
Ｗ    半導体ウェハー
【図１】
2013239580.tif 000003
【図２】
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【図３】
2013239580.tif 000005
【図４】
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【図５】
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【図６】
2013239580.tif 000008
【図７】
2013239580.tif 000009
【図８】
2013239580.tif 000010
【図９】
2013239580.tif 000011
【図１０】
2013239580.tif 000012
【図１１】
2013239580.tif 000013
【図１２】
2013239580.tif 000014
【図１３】
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