(57)【要約】      （修正有）【課題】基板温度に応じて抵抗値が変動する抵抗の抵抗値を抑制する抵抗値補償回路を提供する。【解決手段】抵抗値補償回路１は、基板温度の変動に応じて抵抗値が変動する抵抗Ｒと、抵抗Ｒと直列に接続され、基板温度の変動に応じた抵抗Ｒの抵抗値の変動を抑制するように、予め設定された抵抗ステップ幅で抵抗値が切り換えられる抵抗補正部１６と、基板温度に応じて変動する第１の電圧Ｖｆを生成する第１の電圧生成部１１と、抵抗補正部１６の抵抗値の切り替え動作を行う時点の第１の電圧Ｖｆを指定する第２の電圧Ｖｆ１〜Ｖｆｎ−１を生成する第２の電圧生成部１３と、第１の電圧Ｖｆと、第２の電圧Ｖｆ１〜Ｖｆｎ−１を比較して抵抗補正部１６の抵抗値を切り換える抵抗切替部１４と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板温度の変動に応じて抵抗値が変動する抵抗と、
前記抵抗と直列に接続され、前記基板温度の変動に応じた前記抵抗の抵抗値の変動を抑制するように、予め設定された抵抗ステップ幅で抵抗値が切り換えられる抵抗補正部と、
前記基板温度に応じて変動する第１の電圧を生成する第１の電圧生成部と、
前記抵抗補正部の抵抗値の切り替え動作を行う時点の前記第１の電圧を指定する第２の電圧を生成する第２の電圧生成部と、
前記第１の電圧と、前記第２の電圧を比較して前記抵抗補正部の前記抵抗値を切り換える抵抗切替部と、
を有する抵抗値補償回路。
【請求項２】
前記抵抗補正部は、一定の大きさの前記抵抗ステップ幅で前記抵抗値を切り替え、
前記第２の電圧生成部は、二次係数で示される変化幅で電圧値が変化する複数の前記第２の電圧を生成する請求項１に記載の抵抗値補償回路。
【請求項３】
前記第２の電圧生成部は、
一方の入力端子に基準電圧が入力され、他方の入力端子と出力端子とが帰還接続され、直列に接続される第１の抵抗と第２の抵抗との抵抗比により増幅率が決定される負帰還増幅器を有し、
複数の前記第２の電圧は、前記第１の抵抗及び前記第２の抵抗を構成する複数の温度ステップ設定抵抗のそれぞれを接続する複数のノードに生成される電圧である請求項１又は２に記載の抵抗値補償回路。
【請求項４】
前記第１の電圧生成部は、ダイオードの両端に生成される順方向電圧を前記第１の電圧として出力する請求項１乃至３のいずれか１項に記載の抵抗値補償回路。
【請求項５】
前記抵抗補正部は、前記抵抗ステップ幅の抵抗値を有する複数の変化ステップ設定抵抗を有し、
前記抵抗切替部は、前記第１の電圧と、複数の前記第２の電圧とを比較する複数のコンパレータと、
前記コンパレータの出力に基づき前記複数の変化ステップ設定抵抗のいずれを有効とするかを切り替えるスイッチ回路と、
を有する請求項１乃至４のいずれか１項に記載の抵抗値補償回路。
【請求項６】
請求項１乃至５のいずれか１項に記載の前記抵抗値補償回路と、
プログラム及び設定値が格納されるメモリと、
前記メモリに格納された前記プログラムに基づき演算処理を行う演算コアと、
前記抵抗の抵抗値により大きさが決まる出力電流を出力する電流生成回路と、を有するマイクロプロセッサ。
【請求項７】
前記電流生成回路は、
入力ノードに入力される基準電圧と同じ電圧を出力ノードに出力するバッファ回路と、
前記バッファ回路の出力トランジスタとカレントミラー接続され、第１の端子から前記出力電流を出力する電流源トランジスタと、を有し、
前記抵抗は、
前記バッファ回路の前記出力ノードと第２の電源端子との間に接続される請求項６に記載のマイクロプロセッサ。
【請求項８】
前記電流生成回路は、
制御端子と第１の端子とが接続される第１のトランジスタと、
制御端子が前記第１のトランジスタの制御端子と共通接続され、第１の端子から前記出力電流を出力する第２のトランジスタと、を有し、
前記抵抗は、
前記第１のトランジスタの第１の端子と第１の電源端子との間に接続される請求項６に記載のマイクロプロセッサ。
【請求項９】
前記出力電流に基づき出力信号の発振周波数が決定される発振回路を有する請求項６に記載のマイクロプロセッサ。
【請求項１０】
前記出力電流に基づき遅延時間が設定される遅延回路を有する請求項６に記載のマイクロプロセッサ。
【請求項１１】
前記出力電流に基づき負荷駆動電流の電流値が決定される出力回路を有する請求項６に記載のマイクロプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板温度に応じて抵抗値が変動する抵抗の抵抗値を抑制する抵抗値補償回路に関する。
【背景技術】
【０００２】
半導体装置では、半導体基板上にトランジスタ、抵抗、コンデンサ等の素子を形成する。そして、各素子は、基板温度に依存して特性が変化する温度特性を有する。そして、各素子の温度特性に応じて回路の特性が変化することがある。例えば、抵抗の抵抗値とコンデンサの容量値とにより決まる時定数を利用して出力信号の発振周波数を決定する発振回路では、抵抗の温度特性に応じて発振周波数が変動する。このような発振回路において、発振周波数の変動を抑制するためには、温度特性による抵抗値の変動を抑制する等の対策を行う必要がある。
【０００３】
そこで、抵抗の温度特性による発振周波数を抑制する技術が特許文献１に開示されている。そこで、特許文献１で示されている発振器２００のブロック図を図２１に示す。発振器２００は、発振周波数を制御するために使用される２つの電圧レベルを変化させるように構成され、温度による発振周波数の変動が最小にされる。第１の抵抗器Ｒ１は、電圧レベルの１つを制御するために使用される。第２の抵抗器Ｒ２は、他の電圧レベルを制御するために使用される。そして、第１の抵抗器Ｒ１の温度係数と第２の抵抗器Ｒ２の温度係数は、異なる温度係数を有する。また、第１の抵抗器Ｒ１は、更に、振動を発生させるキャパシタＣを充電および放電するために使用される電流を制御する。発振器２００では、抵抗値の適切な選択によって、制御電圧の間にキャパシタＣを充電および放電する時間が温度に対してほぼ一定に維持されるように、制御電圧および電流が変動する。
【０００４】
より具体的には、発振器２００では、発振周波数が、第１の抵抗器Ｒ１の第１の抵抗値と第２の抵抗器Ｒ２の第２の抵抗値との間の差分に依存する。そして、第１の抵抗値が第２の抵抗値よりも大きく、第１の抵抗器Ｒ１が温度に対して第１の変化率を示し、第２の抵抗器Ｒ２が温度に対して第２の変化率を示す。さらに、第２の変化率は、第１の変化率よりも大きくなるように設定される。これによって、発振器２００は、第１の抵抗値の温度変動が第２の抵抗値の温度変動によって相殺され、温度による発振周波数変動が減少される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１０３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、温度に対して異なる変化率の２つの抵抗により互いの抵抗値の温度変動を相殺するが、異なる温度変化率を示す抵抗は異なる部材から形成されるため、異なる製造ばらつきを示す。そのため、このように異なる製造ばらつきが発生した場合、抵抗値の誤差、あるいは電圧値の誤差がいずれの抵抗の製造ばらつきに起因して生じているかを検査することが難しく、トリミング等の補正手段により抵抗値を補正することができない。つまり、特許文献１に記載の技術では、抵抗値の温度変動を十分に抑制できない問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる抵抗値補償回路の一態様は、基板温度の変動に応じて抵抗値が変動する抵抗と、前記抵抗と直列に接続され、前記基板温度の変動に応じた前記抵抗の抵抗値の変動を抑制するように、予め設定された抵抗ステップ幅で抵抗値が切り換えられる抵抗補正部と、前記基板温度に応じて変動する第１の電圧を生成する第１の電圧生成部と、前記抵抗変補正部の抵抗値の切り替え動作を行う時点の前記第１の電圧を指定する第２の電圧を生成する第２の電圧生成部と、前記第１の電圧と、前記第２の電圧を比較して前記抵抗補正部の前記抵抗値を切り換える抵抗切替部と、を有する。
【０００８】
本発明にかかる抵抗値補償回路では、第１の電圧生成部で生成された第１の電圧により基板温度を検知し、第１の電圧と第２の電圧とを比較することで、抵抗補正部が抵抗値を切り替える基板温度を制御する。また、抵抗補正部は、基板温度の変動に応じた抵抗の抵抗値の変動を抑制するように、予め設定された抵抗ステップ幅で抵抗値が切り換える。これにより、本発明にかかる抵抗値補償回路では、抵抗の抵抗値の温度変動を抑制することができる。
【発明の効果】
【０００９】
本発明にかかる抵抗値補償回路によれば、抵抗の抵抗値の温度変動を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる抵抗値補償回路のブロック図である。
【図２】抵抗の抵抗値の温度変動を説明するための図である。
【図３】実施の形態１にかかる抵抗値補償回路の抵抗補正部の抵抗値の設定を説明するためのグラフである。
【図４】実施の形態１にかかる抵抗値補償回路の第２の電圧生成部で生成される第２の電圧の設定を説明するためのグラフである。
【図５】実施の形態１にかかる抵抗値補償回路のコンパレータの動作を説明するためのグラフである。
【図６】実施の形態１にかかる抵抗値補償回路における抵抗値の温度変動を説明するためのグラフである。
【図７】実施の形態２にかかる設定を説明するためのグラフである。
【図８】実施の形態２にかかる抵抗値補償回路の第２の電圧生成部で生成される第２の電圧の設定を説明するためのグラフである。
【図９】実施の形態２にかかる抵抗値補償回路のコンパレータの動作を説明するためのグラフである。
【図１０】実施の形態２にかかる抵抗値補償回路における抵抗値の温度変動を説明するためのグラフである。
【図１１】実施の形態１にかかる抵抗値補償回路を利用した定電流源回路のブロック図である。
【図１２】図７に示した定電流減回路の出力電流の温度変動を説明するためのグラフである。
【図１３】図７に示した定電流源回路を利用した発振回路のブロック図である。
【図１４】図９に示した発振器の一例を示すブロック図である。
【図１５】図１０に示した発振器の動作を示すタイミングチャートである。
【図１６】図１０に示した発振器の発振周波数の温度変動を説明するためのグラフである。
【図１７】図９に示した発振器を含むマイクロプロセッサの一例を示すブロック図である。
【図１８】図９に示した発振器の一例を示すブロック図である。
【図１９】図１３に示した発振器の制御回路の動作を示すタイミングチャートである。
【図２０】図１３に示した発振器の動作を示すタイミングチャートである。
【図２１】実施の形態１にかかる抵抗値補償回路を含む定電流源回路を利用した発振回路の別の例を示すブロック図である。
【図２２】図７に示した定電流源回路から動作電流の供給を受ける遅延回路のブロック図である。
【図２３】図１８に示した遅延回路の動作を示すタイミングチャートである。
【図２４】図７に示した定電流源回路から動作電流の供給を受ける出力段回路のブロック図である。
【図２５】特許文献１に記載の発振回路のブロック図である。
【発明を実施するための形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる抵抗値補償回路１のブロック図を示す。図１に示すように、抵抗値補償回路１は、抵抗値制御回路１０、温度補償抵抗１５を有する。抵抗値補償回路１は、抵抗値制御回路１０が温度に応じて温度補償抵抗１５の抵抗値を制御することで、温度変動に対する温度補償抵抗１５の抵抗値の変動を抑制する。
【００１２】
温度補償抵抗１５は、抵抗Ｒと、抵抗補正部１６とを有する。抵抗Ｒは、温度補償抵抗１５の抵抗値の大きさを決定する抵抗である。抵抗Ｒは、基板温度変動に応じて抵抗値が変動する。抵抗補正部１６は、抵抗Ｒの抵抗値の温度変動を抑制するための抵抗群である。より具体的には、抵抗補正部１６は、抵抗Ｒと直列に接続され、基板温度の変動に応じた抵抗Ｒの抵抗値の変動を抑制するように、予め設定された抵抗ステップ幅で抵抗値が切り換えられる。図１に示す例では、抵抗補正部１６は、抵抗Ｒ２１〜Ｒ２ｎ−１を有する。抵抗補正部１６は、抵抗Ｒ２１〜Ｒ２ｎ−１のうち有効になる抵抗の個数により抵抗値が切り替えられる。なお、図中のｎ及びｍは、当該構成要素の番号を示す整数である。
【００１３】
また、温度補償抵抗１５の一端には端子ＴＲ１が設けられ、他端には端子ＴＲ２が設けられる。端子ＴＲ１、ＴＲ２は、図示しない他の回路と接続するための端子である。
【００１４】
抵抗値制御回路１０は、第１の電圧生成部（例えば、温度変動電圧生成部１１）、定電圧生成部１２、第２の電圧生成部（例えば、切替電圧生成回路１３）、抵抗切替部１４を有する。
【００１５】
温度変動電圧生成回路１１は、基板温度に応じて変動する第１の電圧を生成する。温度変動電圧生成回路１１は、ダイオードＤｉ、ＰＭＯＳトランジスタＰ２を有する。ＰＭＯＳトランジスタＰ２は、電流源として機能する素子である。ＰＭＯＳトランジスタＰ２は、ソースが第１の電源端子（例えば、電源端子ＶＤＤ）に接続され、ゲートが後述する切替電圧生成回路１３のＰＭＯＳトランジスタＰ１と共通に接続される。また、ＰＭＯＳトランジスタＰ２のドレインは、ダイオードＤｉのアノードに接続される。ダイオードＤｉのカソードは、第２の電源端子（例えば、接地端子ＧＮＤ）に接続される。ダイオードは、ＰＭＯＳトランジスタＰ２から供給される電流を動作電流として順方向電圧Ｖｆを生成する。この順方向電圧Ｖｆは、半導体基板の温度変動に応じて負の傾きをもって線形に変化する。順方向電圧Ｖｆは、第１の電圧に相当するものであり、以下では温度変動電圧Ｖｆと称す。
【００１６】
定電圧生成部１２は、定電圧Ｖｃｏｎｓｔを生成する。この定電圧生成部１２は、例えば、バンドギャップ電圧源回路等により構成される。つまり、定電圧生成部１２が生成する定電圧Ｖｃｏｎｓｔは、基板温度に対してほぼ一定の電圧値を有する。
【００１７】
切替電圧生成回路１３は、抵抗補正部の抵抗値の切り替え動作を行う時点の第１の電圧（例えば、温度変動電圧Ｖｆ）を指定する第２の電圧（例えば、切替電圧）を生成する。実施の形態１にかかる抵抗値補償回路１では、切替電圧生成回路１３は、複数の切替電圧Ｖｆ１〜Ｖｆｎ−１を生成する。
【００１８】
切替電圧生成回路１３は、差動増幅器ＯＰ１、ＰＭＯＳトランジスタＰ１、抵抗Ｒ１１〜Ｒ１ｎを有する。ＰＭＯＳトランジスタＰ１は、ソースが電源端子ＶＤＤに接続され、ゲートが差動増幅器ＯＰ１の出力端子に接続される。抵抗Ｒ１１〜Ｒ１ｎは、ＰＭＯＳトランジスタＰ１のドレインと接地端子ＧＮＤとの間に直列に接続される。そして、抵抗Ｒ１１〜Ｒ１ｎは、抵抗Ｒ１ｍと抵抗Ｒ１ｍ＋１との接続点に帰還信号を生成する。ここで、実施の形態１にかかる抵抗値補償回路１では、抵抗Ｒ１１〜Ｒ１ｍにより第１の抵抗を構成し、抵抗Ｒ１ｍ＋１〜Ｒ１ｎにより第２の抵抗を構成する。差動増幅器ＯＰ１は、反転入力端子に定電圧Ｖｃｏｎｓｔが入力され、非反転入力端子に帰還信号が入力される。つまり、切替電圧生成回路１３は、差動増幅器ＯＰ１、ＰＭＯＳトランジスタＰ１、抵抗Ｒ１〜Ｒ１ｎにより負帰還増幅器を構成し、ＰＭＯＳトランジスタＰ１のドレインに定電圧Ｖｃｏｎｓｔを第１の抵抗と第２の抵抗との抵抗値の比率に応じて増幅した電圧が生成される。また、切替電圧生成回路１３は、抵抗Ｒ１１〜Ｒ１ｎのそれぞれを接続する複数のノードに生成される電圧Ｖｆ１〜Ｖｆ１ｎ−１を複数の第２の電圧（例えば、温度ステップ設定抵抗）として出力する。
【００１９】
抵抗切替部１４は、温度変動電圧と切替電圧とを比較して抵抗補正部１６の抵抗値を切り換える。より具体的には、抵抗切替部１４は、コンパレータＣＭＰ１〜ＣＭＰｎ−１、スイッチトランジスタＴＳ１〜ＴＳｎ−１を有する。コンパレータＣＭＰ１〜ＣＭＰｎ−１は、複数の切替電圧がある場合、切替電圧対応して設けられる。コンパレータＣＭＰ１〜ＣＭＰｎ−１は、非反転入力端子に温度変動電圧Ｖｆが入力され、反転入力端子には切替電圧Ｖｆ１〜Ｖｆｎ−１のうち対応する電圧が入力される。
【００２０】
実施の形態１にかかる抵抗値補償回路１では、スイッチトランジスタＴＳ１〜ＴＳｎ−１は、ＰＭＯＳトランジスタにより構成される。スイッチトランジスタＴＳ１〜ＴＳｎ−１は、コンパレータＣＭＰ１〜ＣＭＰｎ−１のうち対応するコンパレータの出力がゲートに入力される。つまり、スイッチトランジスタＴＳ１〜ＴＳｎ−１は、コンパレータＣＭＰ１〜ＣＭＰｎ−１により導通した状態と遮断状態とが切り替えられる。また、スイッチトランジスタＴＳ１〜ＴＳｎ−１は、抵抗補正部１６の抵抗Ｒ２１〜Ｒ２ｎ−１のうち対応する１つの抵抗の一端にソースが接続され、ドレインが対応する抵抗の多端に接続される。
【００２１】
続いて、抵抗Ｒの温度特性について説明する。抵抗Ｒの抵抗値の温度特性を示すグラフを図２に示す。図２に示すように、抵抗Ｒの抵抗値は、基板温度が高くなるに従って高くなる。また、図２に示す例では、抵抗Ｒの温度変動成分は、一次係数をもって抵抗値が変動する一次係数変動成分と、二次係数を持って抵抗値が変動する二次係数変動成分とを有する。実施の形態１にかかる抵抗値補償回路１は、抵抗Ｒが異なる次数の係数の変動成分を含む温度特性を有する場合であってもこの抵抗値の温度変動を抑制する。実施の形態１にかかる抵抗値補償回路１では、変化ステップ設定抵抗Ｒ２１〜Ｒ２ｎの設定値と、切替電圧Ｖｆ１〜Ｖｆ１ｎ−１の設定値を抵抗Ｒの温度変動の傾きに応じて設定することで抵抗Ｒの抵抗値の温度変動を抑制する。そこで、以下で、変化ステップ設定抵抗Ｒ２１〜Ｒ２ｎの抵抗値の設定方法、及び、切替電圧Ｖｆ１〜Ｖｆ１ｎ−１の電圧値の設定方法を説明する。なお、以下では、抵抗Ｒ２１〜Ｒ２ｎ−１の個数を７個（つまり、ｎ＝８）とした例について説明する。
【００２２】
図３に抵抗補正部１６を構成する変化ステップ設定抵抗Ｒ２１〜Ｒ２７の抵抗補正部の抵抗値の設定を説明するためのグラフを示す。図３に示す抵抗Ｒの抵抗値の温度変動のグラフは、一次係数変動成分と二次係数変動成分とを含む。また、図３に示す例では、半導体基板に許容される温度変動範囲の下限値を温度Ｔ１で示し、温度変動範囲の上限値を温度Ｔ８で示した。そして、図３に示す例では、温度Ｔ１に対応する抵抗Ｒの抵抗値をＲ１で示し、温度Ｔ８に対応する抵抗Ｒの抵抗値をＲ８で示した。実施の形態１にかかる抵抗値補償回路１では、抵抗値Ｒ１から抵抗値Ｒ８で示される抵抗変化範囲を均等に７分割する。図３では、均等に分割した抵抗値のそれぞれに対してＲ２〜Ｒ７の符号を伏した。そして、実施の形態１にかかる抵抗値補償回路１では均等に分割した抵抗値Ｒ１〜Ｒ８の抵抗値の差に相当する抵抗値を変化ステップ設定抵抗Ｒ２１〜Ｒ２７の抵抗値とする。また、図３に示すグラフを用いて、抵抗値Ｒ１〜Ｒ８のそれぞれに対応する温度Ｔ１〜Ｔ８が算出される。
【００２３】
続いて、抵抗値補償回路１の切替電圧生成回路１３で生成される切替電圧Ｖｆ１〜Ｖｆ７の設定を説明するためのグラフを図４に示す。図４に示すグラフは、ダイオードＤｉが生成する温度対応電圧Ｖｆの温度特性を示すものである。図４に示すように、温度対応電圧Ｖｆは、温度に対して負の傾きを持って線形に変化する。そして、実施の形態１にかかる抵抗値補償回路１では、図３で示したグラフで算出した温度Ｔ１〜Ｔ８に対応する温度対応電圧Ｖｆをそれぞれ切替電圧Ｖｆ１〜Ｖｆ８として設定する。図４に示すように、温度Ｔ１〜Ｔ８のそれぞれの温度差が二次係数を持って変化するため、切替電圧Ｖｆ１〜Ｖｆ８も二次係数で示される変化幅で電圧値が変化する。
【００２４】
この切替電圧Ｖｆ１〜Ｖｆ８は、温度ステップ設定抵抗Ｒ１１〜Ｒ１８のそれぞれを接続する接続ノードに生成される。つまり、接地端子ＧＮＤに近い側に設けられる温度ステップ設定抵抗ほど抵抗値が大きく設定され、抵抗値の差は二次係数で示される変化幅となるように設定される。
【００２５】
続いて、図３、図４において設定した設定値を有する変化ステップ設定抵抗Ｒ２１〜Ｒ２７及び温度ステップ設定電圧Ｖｆ１〜Ｖｆ７に基づく実施の形態１にかかる抵抗値補償回路１の動作について説明する。図５に、これらの設定値に基づく抵抗値補償回路１のコンパレータの動作を示すグラフを示す。
【００２６】
図５に示すように、実施の形態１にかかる抵抗値補償回路１では、基板温度が高くなるに従って、高い電圧値を有する温度ステップ設定電圧に対応するコンパレータの出力電圧がハイレベル（例えば、電源電圧ＶＤＤ）からロウレベル（例えば、接地電圧ＧＮＤ）に切り替わる。より具体的には、基板温度が温度Ｔ１に達すると、温度対応電圧Ｖｆが温度ステップ設定電圧Ｖｆ１よりも小さくなるため、コンパレータＣＭＰ１の出力電圧がハイレベルからロウレベルに切り替わる。また、基板温度が温度Ｔ２に達すると、温度対応電圧Ｖｆが温度ステップ設定電圧Ｖｆ２よりも小さくなるため、コンパレータＣＭＰ２の出力電圧がハイレベルからロウレベルに切り替わる。
【００２７】
そして、出力電圧のレベルがハイレベルであるコンパレータＣＭＰ１〜ＣＭＰｎ−１の個数に応じて、遮断状態となるスイッチトランジスタＴＳ１〜ＴＳｎ−１の個数が制御される。より具体的には、遮断状態のスイッチトランジスタが接続される変化ステップ設定抵抗は有効になり、導通状態のスイッチトランジスタが接続される変化ステップ設定抵抗は無効（つまり、ショートされた状態）となる。図５に示すように、実施の形態１にかかる抵抗値補償回路１は、基板温度が高くなるほど出力電圧がロウレベルとなるコンパレータＣＭＰ１〜ＣＭＰｎ−１の個数が増加する。つまり、実施の形態１にかかる抵抗値補償回路１は、基板温度が高くなるほど無効になる変化ステップ設定抵抗が多くなる。
【００２８】
そこで、図６に、基板温度に対する温度補償抵抗１５の抵抗値の変化を示すグラフを示す。図６に示すように、抵抗値補償回路１では、基板温度が図３で求めた温度Ｔ１〜Ｔ８のいずれかに達する毎に抵抗値が減少するように抵抗値が切り替えられる。これにより、抵抗値補償回路１では、基板温度が上昇しても、温度補償抵抗１５の抵抗値が上限抵抗値Ｒｍａｘと加減抵抗値Ｒｍｉｎとの間の範囲内に収まるように制御される。ここで、図６に示す温度補償抵抗１５の抵抗値の切替に伴う変化幅は、変化ステップ設定抵抗の抵抗値に大きさに相当する大きさである。図６で示す例では、抵抗値制御回路１０による温度補償抵抗１５の抵抗値の制御を行わない場合に比べて、温度補償抵抗１５の抵抗値の変動幅は、７分の１に抑制される。
【００２９】
上記説明より、実施の形態１にかかる抵抗値補償回路１は、基板温度に応じて変動する温度対応電圧Ｖｆを生成する温度変動電圧生成回路１１と、抵抗補正部１６の抵抗値の切り替え動作を行う時点の温度対応電圧Ｖｆを指定する温度ステップ設定電圧Ｖｆ１〜Ｖｆｎ−１を生成する切替電圧生成回路１３と、温度対応電圧Ｖｆと、温度ステップ設定電圧Ｖｆ１〜Ｖｆｎ−１とを比較して抵抗補正部１６の抵抗値を切り換える抵抗切替部１４と、を有する。また、抵抗補正部１６は、基板温度の変動に応じた抵抗Ｒの抵抗値の変動を抑制するように、予め設定された抵抗ステップ幅で抵抗値が切り換えられる。これにより、実施の形態１にかかる抵抗値補償回路１は、抵抗Ｒの抵抗値の温度変動量を抵抗補正部１６の抵抗値を切り替えることで抑制し、温度補償抵抗１５の抵抗値の変動量を一定の範囲内に抑制することができる。このように抵抗値の温度変動を抑制することで、例えば、温度補償抵抗１５の抵抗値の変動幅を±１％程度に抑制することも可能である。
【００３０】
また、実施の形態１にかかる抵抗値補償回路１では、温度ステップ設定電圧間の電圧差を不均等に設定する。これにより、実施の形態１にかかる抵抗値補償回路１では、温度補償抵抗１５の抵抗値が切り替わる基板温度を抵抗値の変動方向きに応じて不均等に設定することができる。そして、実施の形態１にかかる抵抗値補償回路１は、抵抗Ｒの抵抗値の温度変動が二次係数の変動成分が含む場合であっても、抵抗Ｒの抵抗値の温度変動幅を所定の範囲内に抑制することができる。
【００３１】
実施の形態２
実施の形態２では、抵抗Ｒが一次係数の変動成分のみを有している場合の変化ステップ設定抵抗Ｒ２１〜Ｒ２ｎ−１の設定方法及び温度ステップ設定電圧Ｖｆ１〜Ｖｆｎ−１の設定方法について説明する。なお、以下では、抵抗Ｒ２１〜Ｒ２ｎ−１の個数を７個（つまり、ｎ＝８）とした例について説明する。
【００３２】
図７に抵抗補正部１６を構成する変化ステップ設定抵抗Ｒ２１〜Ｒ２７の抵抗補正部の抵抗値の設定を説明するためのグラフを示す。図７に示す抵抗Ｒの抵抗値の温度変動のグラフは、一次係数変動成分のみを含む。また、図７に示す例では、半導体基板に許容される温度変動範囲の下限値を温度Ｔ１で示し、温度変動範囲の上限値を温度Ｔ８で示した。そして、図７に示す例では、温度Ｔ１に対応する抵抗Ｒの抵抗値をＲ１で示し、温度Ｔ８に対応する抵抗Ｒの抵抗値をＲ８で示した。実施の形態２にかかる抵抗値補償回路１では、抵抗値Ｒ１から抵抗値Ｒ８で示される抵抗変化範囲を均等に７分割する。図７では、均等に分割した抵抗値のそれぞれに対してＲ２〜Ｒ７の符号を伏した。そして、実施の形態２にかかる抵抗値補償回路１では均等に分割した抵抗値Ｒ１〜Ｒ８の抵抗値の差に相当する抵抗値を変化ステップ設定抵抗Ｒ２１〜Ｒ２７の抵抗値とする。また、図７に示すグラフを用いて、抵抗値Ｒ１〜Ｒ８のそれぞれに対応する温度Ｔ１〜Ｔ８が算出される。
【００３３】
続いて、抵抗値補償回路１の切替電圧生成回路１３で生成される切替電圧Ｖｆ１〜Ｖｆ７の設定を説明するためのグラフを図８に示す。図８に示すグラフは、ダイオードＤｉが生成する温度対応電圧Ｖｆの温度特性を示すものである。図８に示すように、温度対応電圧Ｖｆは、温度に対して負の傾きを持って線形に変化する。そして、実施の形態２にかかる抵抗値補償回路１では、図８で示したグラフで算出した温度Ｔ１〜Ｔ８に対応する温度対応電圧Ｖｆをそれぞれ切替電圧Ｖｆ１〜Ｖｆ８として設定する。図８に示すように、温度Ｔ１〜Ｔ８のそれぞれの温度差が一次係数を持って変化するため、切替電圧Ｖｆ１〜Ｖｆ８も一次係数で示される変化幅で電圧値が変化する。
【００３４】
この切替電圧Ｖｆ１〜Ｖｆ８は、温度ステップ設定抵抗Ｒ１１〜Ｒ１８のそれぞれを接続する接続ノードに生成される。つまり、実施の形態２では、温度ステップ設定抵抗Ｒ１１〜Ｒ１７は、同一の抵抗値に設定される。
【００３５】
続いて、図７、図８において設定した設定値を有する変化ステップ設定抵抗Ｒ２１〜Ｒ２７及び温度ステップ設定電圧Ｖｆ１〜Ｖｆ７に基づく実施の形態２にかかる抵抗値補償回路１の動作について説明する。図９に、これらの設定値に基づく抵抗値補償回路１のコンパレータの動作を示すグラフを示す。
【００３６】
図９に示すように、実施の形態２にかかる抵抗値補償回路１では、基板温度が高くなるに従って、高い電圧値を有する温度ステップ設定電圧に対応するコンパレータの出力電圧がハイレベル（例えば、電源電圧ＶＤＤ）からロウレベル（例えば、接地電圧ＧＮＤ）に切り替わる。より具体的には、基板温度が温度Ｔ１に達すると、温度対応電圧Ｖｆが温度ステップ設定電圧Ｖｆ１よりも小さくなるため、コンパレータＣＭＰ１の出力電圧がハイレベルからロウレベルに切り替わる。また、基板温度が温度Ｔ２に達すると、温度対応電圧Ｖｆが温度ステップ設定電圧Ｖｆ２よりも小さくなるため、コンパレータＣＭＰ２の出力電圧がハイレベルからロウレベルに切り替わる。
【００３７】
そして、出力電圧のレベルがハイレベルであるコンパレータＣＭＰ１〜ＣＭＰｎ−１の個数に応じて、遮断状態となるスイッチトランジスタＴＳ１〜ＴＳｎ−１の個数が制御される。より具体的には、遮断状態のスイッチトランジスタが接続される変化ステップ設定抵抗は有効になり、導通状態のスイッチトランジスタが接続される変化ステップ設定抵抗は無効となる。図９に示すように、実施の形態１にかかる抵抗値補償回路１は、基板温度が高くなるほど出力電圧がロウレベルとなるコンパレータＣＭＰ１〜ＣＭＰｎ−１の個数が増加する。つまり、実施の形態１にかかる抵抗値補償回路１は、基板温度が高くなるほど無効になる変化ステップ設定抵抗が多くなる。
【００３８】
そこで、図１０に、基板温度に対する温度補償抵抗１５の抵抗値の変化を示すグラフを示す。図１０に示すように、抵抗値補償回路１では、基板温度が図７で求めた温度Ｔ１〜Ｔ８のいずれかに達する毎に抵抗値が減少するように抵抗値が切り替えられる。これにより、抵抗値補償回路１では、基板温度が上昇しても、温度補償抵抗１５の抵抗値が上限抵抗値Ｒｍａｘと加減抵抗値Ｒｍｉｎとの間の範囲内に収まるように制御される。図１０で示す例では、抵抗値制御回路１０による温度補償抵抗１５の抵抗値の制御を行わない場合に比べて、温度補償抵抗１５の抵抗値の変動幅は、７分の１に抑制される。
【００３９】
上記説明より、実施の形態２では、抵抗値補償回路１における温度ステップ設定電圧の電圧差を均等に設定する。これにより、実施の形態２にかかる抵抗値補償回路１では、一次係数変動成分のみを有する抵抗Ｒの抵抗値の温度変動を抑制することができる。このように、本発明にかかる抵抗値補償回路１では、抵抗Ｒの抵抗値の温度変動の傾きに応じて温度ステップ設定電圧の設定値を適切に設定することで、様々な抵抗Ｒの抵抗値の温度変動に対応することができる。なお、温度ステップ設定電圧だけでなく、温度補償抵抗１５の変化ステップ設定抵抗の抵抗値を不均等な値に設定することでも抵抗Ｒの抵抗値の温度変動に対してどのように補正を行うかを設定することも可能である。
【００４０】
実施の形態３
実施の形態３では、実施の形態１にかかる抵抗値補償回路１を利用した定電流源回路２について説明する。図１１に、実施の形態３にかかる定電流源回路２のブロック図を示す。図１１に示すように、定電流源回路２は、実施の形態１にかかる抵抗値補償回路１（図１１では、抵抗値制御回路１０及び温度補償抵抗１５に分けて示した）と、低電流生成回路２０と、を有する。なお、図１１では、抵抗値制御回路１０については、温度変動電圧生成回路１１以外の記載は省略した。また、図１１では、抵抗補正部１６は、可変抵抗のシンボルとして示した。
【００４１】
電流生成回路２０は、誤差増幅器ＯＰ２、ＰＭＯＳトランジスタＰ２１、Ｐ２２を有する。そして、低電流生成回路２０は、定電圧Ｖｃｏｎｓｔと温度補償抵抗１５の艇庫値とに基づき出力電流Ｉｏｕｔを生成する。
【００４２】
ＰＭＯＳトランジスタＰ２１は、電源電圧ＶＤＤが供給される電源端子にソースが接続され、ドレインが温度補償抵抗１５を介して接地端子に接続される。誤差増幅器ＯＰ２は、ＰＭＯＳトランジスタＰ２１と温度補償抵抗１５との間のノードに生成される電流設定電圧と定電圧Ｖｃｏｎｓｔとの電圧差に基づき誤差電圧をＰＭＯＳトランジスタＰ２１のゲートに与える。そして、ＰＭＯＳトランジスタＰ２１は、誤差電圧に基づき温度補償抵抗１５の両端に生成される電圧が定電圧Ｖｃｏｎｓｔとなるように温度補償抵抗１５に電流を出力する。ここで、電流生成回路２０においては、ＰＭＯＳトランジスタＰ２１のドレインと温度補償抵抗１５との間のノードに生成される電流設定電圧は、誤差増幅器ＯＰ２の仮想短絡により定電圧Ｖｃｏｎｓｔと同じ電圧値となるものである。
【００４３】
ＰＭＯＳトランジスタＰ２２は、ＰＭＯＳトランジスタＰ２１とカレントミラー接続される。また、ＰＭＯＳトランジスタＰ２２は、ＰＭＯＳトランジスタＰ２１が温度補償抵抗１５に流す電流に比例した電流を出力電流Ｉｏｕｔとして出力する。ＰＭＯＳトランジスタＰ２１に流れる電流と、ＰＭＯＳトランジスタＰ２２に流れる電流と、の比は、２つのトランジスタのトランジスタサイズ比によって決まる。例えば、トランジスタサイズ比が１：１である場合、ＰＭＯＳトランジスタＰ２１に流れる電流とＰＭＯＳトランジスタＰ２２に流れる電流とは同じになり、トランジスタサイズ比が１：２である場合、ＰＭＯＳトランジスタＰ２２に流れる電流とＰＭＯＳトランジスタＰ２１に流れる電流の２倍になる。なお、トランジスタサイズ比は、ＰＭＯＳトランジスタＰ２１、Ｐ２２のゲート長が同じであれば、ゲート幅の比で決まる。また、ＰＭＯＳトランジスタＰ２１、Ｐ２２に代えて、ＰＮＰトランジスタを用いた場合、ＰＮＰトランジスタのエミッタの面積比によりトランジスタサイズが決まる。
【００４４】
ここで、温度補償抵抗１５は、実施の形態１、２において説明したように、抵抗値の変動幅が温度変動に対して一定の範囲内となるように制御される。このようなことから、実施の形態３にかかる定電流源回路２の出力電流Ｉｏｕｔの基板温度の変動に伴う変動幅は、温度補償抵抗１５の抵抗値の変動幅に抑制される。そこで、実施の形態３にかかる定電流源回路２の出力電流の温度特性を示すグラフを図１２に示す。
【００４５】
定電流源回路２では、基板温度が温度Ｔ１〜Ｔ８に達する毎に温度補償抵抗１５の抵抗値が小さくなるように切り替えられる。そのため、図１２に示すように、定電流源回路２の出力電流は、基板温度の上昇に伴って減少するが、基板温度が温度Ｔ１〜Ｔ８に達する毎に増加するように補正される。このように温度補償抵抗１５の抵抗値を切り替えることで定電流源回路２の出力電流Ｉｏｕｔは、一定の範囲内の変動量に抑制される。
【００４６】
実施の形態３にかかる定電流源回路２では、出力電流Ｉｏｕｔの大きさを決定する抵抗として抵抗値補償回路１において抵抗値が制御される温度補償抵抗１５を用いる。これにより、実施の形態３にかかる定電流源回路２では、出力電流Ｉｏｕｔの大きさを温度変動に対して一定の範囲内の変動量に抑制することができる。
【００４７】
実施の形態４
実施の形態４では、実施の形態３にかかる定電流源回路２により生成される出力電流Ｉｏｕｔにより発振周波数が制御される発振器３について説明する。実施の形態４にかかる発振器３のブロック図を図１３に示す。図１３に示すように、発振器３は、実施の形態３にかかる定電流源回路２と、発振回路３０とを有する。
【００４８】
発振回路３０は、定電流源回路２が出力する出力電流Ｉｏｕｔにより発振周波数が変動する。より具体的には、発振回路３０は、内部のコンデンサＣ１、Ｃ２の容量値と温度補償抵抗１５の抵抗値とにより決まる時定数に基づき発振周波数を制御する。ここで、発振回路３０についてより具体的に説明するために、発振回路３０の一態様である発振回路３０ａのブロック図を図１４に示す。
【００４９】
図１４に示すように、発振回路３０ａは、インバータ３１、容量駆動回路３２、３４、コンパレータ３３、３５、ＳＲラッチ回路３６、コンデンサＣ１、Ｃ２を有する。
【００５０】
容量駆動回路３２は、ＮＭＯＳトランジスタＮ３１、ＰＭＯＳトランジスタＰ３１を有する。ＮＭＯＳトランジスタＮ３１のソースは接地端子に接続され、ドレインはＰＭＯＳトランジスタＰ３１のドレインと接続される。ＰＭＯＳトランジスタＰ３１のドレインとＮＭＯＳトランジスタＮ３１のドレインとの接続点は容量駆動回路３２の出力ノードである。ＰＭＯＳトランジスタＰ３１のソースには、定電流源回路２が出力する出力電流Ｉｏｕｔが入力される。ＰＭＯＳトランジスタＰ３１のゲートとＮＭＯＳトランジスタＮ３のゲートは共通接続され、発振回路３０ａが出力するクロック信号ＣＬＫがインバータ３１を介して入力される。インバータ３１は、クロック信号ＣＬＫを反転した信号を容量駆動回路３２に出力する。
【００５１】
コンデンサＣ１は、容量駆動回路３２の出力ノードと接地端子との間に接続される。また、出力ノードには、コンデンサＣ１に蓄積された電荷量に応じて電圧Ｖｃｐ１が生成される。
【００５２】
コンパレータ３３は、非反転入力端子に電圧Ｖｃｐ１が入力され、反転入力端子に発振基準電圧ＶＲＥＦが入力される。そして、コンパレータ３３は、電圧Ｖｃｐ１と発振基準電圧ＶＲＥＦとの大小関係に応じてリセット信号Ｒの論理レベルを切り換える。より具体的には、コンパレータ３３は、電圧Ｖｃｐ１が電圧ＶＲＥＦよりも大きな場合、リセット信号Ｒをロウレベルとする。一方、コンパレータ３３は、電圧Ｖｃｐ１が発振基準電圧ＶＲＥＦよりも小さな場合、リセット信号Ｒをハイレベルとする。なお、コンパレータ３３は、出力するリセット信号Ｒの論理レベルを安定的に切り換えるためにヒステリシスコンパレータであることが好ましい。ヒステリシスコンパレータは、ヒステリシス幅をｄｈとすると、電圧Ｖｃｐ１＞発振基準電圧ＶＲＥＦとなる場合にリセット信号Ｒをロウレベルからハイレベルに切り換え、電圧Ｖｃｐ１＋ｄｈ＜発振基準電圧ＶＲＥＦとなった場合にリセット信号Ｒをハイレベルからロウレベルに切り換える。
【００５３】
容量駆動回路３４は、ＮＭＯＳトランジスタＮ３２、ＰＭＯＳトランジスタＰ３２を有する。ＮＭＯＳトランジスタＮ３２のソースは接地端子に接続され、ドレインはＰＭＯＳトランジスタＰ３２のドレインと接続される。ＰＭＯＳトランジスタＰ３２のドレインとＮＭＯＳトランジスタＮ３２のドレインとの接続点は容量駆動回路３４の出力ノードである。ＰＭＯＳトランジスタＰ３２のソースには、定電流源回路２が出力する出力電流Ｉｏｕｔが入力される。ＰＭＯＳトランジスタＰ３２のゲートとＮＭＯＳトランジスタＮ３２のゲートは共通接続され、発振回路３０ａが出力するクロック信号ＣＬＫが入力される。
【００５４】
コンデンサＣ２は、容量駆動回路３４の出力ノードと接地端子との間に接続される。また、出力ノードには、コンデンサＣ２に蓄積された電荷量に応じて電圧Ｖｃｐ２が生成される。
【００５５】
コンパレータ３５は、非反転入力端子に電圧Ｖｃｐ２が入力され、反転入力端子に発振基準電圧ＶＲＥＦが入力される。そして、コンパレータ３５は、電圧Ｖｃｐ２と発振基準電圧ＶＲＥＦとの大小関係に応じてセット信号Ｓの論理レベルを切り換える。より具体的には、コンパレータ３５は、電圧Ｖｃｐ２が発振基準電圧ＶＲＥＦよりも大きな場合、セット信号Ｓをロウレベルとする。一方、コンパレータ３５は、電圧Ｖｃｐ２が発振基準電圧ＶＲＥＦよりも小さな場合、セット信号Ｓをハイレベルとする。なお、コンパレータ３５は、出力するセット信号Ｓの論理レベルを安定的に切り換えるためにヒステリシスコンパレータであることが好ましい。ヒステリシスコンパレータは、ヒステリシス幅をｄｈとすると、電圧Ｖｃｐ２＞発振基準電圧ＶＲＥＦとなる場合にセット信号Ｓをロウレベルからハイレベルに切り換え、電圧Ｖｃｐ１＋ｄｈ＜発振基準電圧ＶＲＥＦとなった場合にセット信号Ｓをハイレベルからロウレベルに切り換える。
【００５６】
ＳＲラッチ回路３６は、セット信号Ｓとリセット信号Ｒとが入力され、出力信号Ｑを出力する。この出力信号Ｑは、クロック信号ＣＬＫとなる。ＳＲラッチ回路３６は、セット信号Ｓの立ち上がりエッジに応じてクロック信号ＣＬＫを立ち上げ、リセット信号Ｒの立ち上がりエッジに応じてクロック信号ＣＬＫを立ち下げる。
【００５７】
発振回路３０ａに入力される発振基準電圧ＶＲＥＦは、定電圧Ｖｃｏｎｓｔを利用することもできるが、誤差増幅器ＯＰ２に入力される電圧を利用することが好ましい。誤差増幅器ＯＰ２は入力オフセットを有している場合、定電圧Ｖｃｏｎｓｔと誤差増幅器ＯＰ２の非反転入力端子の電圧との間に電圧差が生じる。また、誤差増幅器ＯＰ２の非反転入力端子の電圧は、出力電流Ｉｏｕｔの基準となる電圧である。つまり、誤差増幅器ＯＰ２の非反転入力端子の電圧は、定電圧Ｖｃｏｎｓｔよりも、定電流源回路２の出力電流Ｉｏｕｔと高い相関関係を有する。また、発振回路３０ａは、定電流源回路２の出力電流Ｉｏｕｔの電流量に応じて発振周波数が決まる。このようなことから、発振基準電圧ＶＲＥＦに基づき発振回路３０ａを動作させることで、発振回路３０ａは、発振周波数の期待値からの誤差を低減させることができる。
【００５８】
ここで、発振回路３０ａの動作を示すタイミングチャートを図１５に示す。まず、クロック信号ＣＬＫがロウレベルである期間の発振回路３０ａの動作について説明する。クロック信号ＣＬＫがロウレベルである期間において、容量駆動回路３２では、ＰＭＯＳトランジスタＰ３１がオフし、ＮＭＯＳトランジスタＮ３１がオンした状態になる。そして、容量駆動回路３２は、ＮＭＯＳトランジスタＮ３１によりコンデンサＣ１から電荷の引き抜きを行い電圧Ｖｃｐ１の電圧レベルを低下させる。その後、電圧Ｖｃｐ１の電圧レベルが発振基準電圧ＶＲＥＦから降下して所定の電圧（例えば、ＶＲＥＦ−ヒステリシス幅）を下回るとコンパレータ３３がリセット信号Ｒをハイレベルからロウレベルに切り換える。
【００５９】
また、クロック信号ＣＬＫがロウレベルである期間において、容量駆動回路３４では、ＰＭＯＳトランジスタＰ３２がオンし、ＮＭＯＳトランジスタＮ３２がオフした状態になる。そして、容量駆動回路３４は、ＰＭＯＳトランジスタＰ３２を介して出力電流ＩｏｕｔをコンデンサＣ２に与えて、コンデンサＣ２に蓄積された電荷量を増加させることで電圧Ｖｃｐ２の電圧レベルを上昇させる。その後、電圧Ｖｃｐ２の電圧レベルが発振基準電圧ＶＲＥＦに達するとコンパレータ３５がセット信号Ｓをロウレベルからハイレベルに切り換える（タイミングＴｍ１、Ｔｍ３）。
【００６０】
続いて、クロック信号ＣＬＫがハイレベルである期間の発振回路３０ａの動作について説明する。クロック信号ＣＬＫがハイレベルである期間において、容量駆動回路３２では、ＰＭＯＳトランジスタＰ３１がオンし、ＮＭＯＳトランジスタＮ３１がオフした状態になる。そして、容量駆動回路３２は、ＰＭＯＳトランジスタＰ３２を介して出力電流ＩｏｕｔをコンデンサＣ１に与えて、コンデンサＣ１に蓄積された電荷量を増加させることで電圧Ｖｃｐ１の電圧レベルを上昇させる。その後、電圧Ｖｃｐ１の電圧レベルが発振基準電圧ＶＲＥＦに達するとコンパレータ３３がリセット信号Ｒをロウレベルからハイレベルに切り換える（タイミングＴｍ２）。
【００６１】
また、クロック信号ＣＬＫがハイレベルである期間において、容量駆動回路３４では、ＰＭＯＳトランジスタＰ３２がオフし、ＮＭＯＳトランジスタＮ３２がオンした状態になる。そして、容量駆動回路３４は、ＮＭＯＳトランジスタＮ３２によりコンデンサＣ２から電荷の引き抜きを行い電圧Ｖｃｐ２の電圧レベルを低下させる。その後、電圧Ｖｃｐ２の電圧レベルが発振基準電圧ＶＲＥＦから降下して所定の電圧（例えば、ＶＲＥＦ−ヒステリシス幅）を下回るとコンパレータ３５がセット信号Ｓをハイレベルからロウレベルに切り換える。
【００６２】
ＳＲラッチ回路３６は、上記のセット信号Ｓの立ち上がりエッジとリセット信号Ｒの立ち上がりエッジとに応じてクロック信号のハイレベルとロウレベルとを切り換える。
【００６３】
ここで、発振回路３０ａでは、電圧Ｖｃｐ１、Ｖｃｐ２の電圧上昇の速度（ｄＶ／ｄｔ）を出力電流Ｉｏｕｔの関数で示すことができる。この関数を（３）式に示す。なお、（３）式において、Ｃは、コンデンサＣ１、Ｃ２の容量値である。
ｄＶ／ｄｔ＝Ｉｏｕｔ／Ｃ・・・（３）
発振回路３０ａでは、電圧Ｖｃｐ１、Ｖｃｐ２が接地電圧レベルから、発振基準電圧ＶＲＥＦに達するまでの時間により発振周波数が決定される。（３）式より、コンデンサＣ１、Ｃ２の容量値が一定であれば、電圧Ｖｃｐ１、Ｖｃｐ２の立ち上がり速度は、出力電流Ｉｏｕｔの大きさにより決定される。つまり、発振回路３０ａが出力するクロック信号の周波数は、出力電流Ｉｏｕｔの電流値により決定される。
【００６４】
ここで、発振回路３０ａの出力信号の発振周波数の温度特性について説明する。図１６に発振回路３０ａの出力信号の発振周波数の温度特性を示す。図１６に示すように、発振回路３０ａの出力信号の発振周波数は、図１２に示した定電流源回路２の出力電流Ｉｏｕｔの変動に応じて変動する。しかし、出力電流Ｉｏｕｔの変動が一定の範囲内に抑制されていることから、発振回路３０ａの発振周波数も一定の範囲内に抑制される。
【００６５】
実施の形態４にかかる発振器３では、実施の形態３にかかる定電流源回路２により生成される出力電流Ｉｏｕｔに基づき動作することで、高い周波数精度（例えば、１％未満のばらつき幅）を実現することができる。
ここで、実施の形態４にかかる発振器３を含む半導体装置の例について説明する。発振器３を含む半導体装置の一例は、マイクロプロセッサである。そこで、マイクロプロセッサ４のブロック図を図１７に示す。図１７に示すように、マイクロプロセッサ４は、演算コアＰＥ、メモリ（例えば、フラッシュメモリＭＥＭ）、クロック生成回路ＣＧを有する。そして、クロック生成回路ＣＧに実施の形態４にかかる発振器３が含まれる。クロック生成回路ＣＧは、定電流源回路２で生成された精度の高い出力電流Ｉｏｕｔを利用して温度に対するばらつきが少ないクロック信号ＣＬＫを生成する。図１７に示す例では、クロック生成回路ＣＧが出力するクロック信号ＣＬＫは、演算コアＰＥとフラッシュメモリＭＥＭに供給される。しかし、このクロック信号ＣＬＫは、外部に出力されるものであっても良い。
【００６６】
フラッシュメモリＭＥＭには、プログラム及び設定値が格納される。演算コアＰＥは、フラッシュメモリに格納されたプログラムに基づき演算処理を行う。クロック生成回路ＣＧは、定電流源回路２により生成された出力電流Ｉｏｕｔに基づき発振周波数が決定される出力信号（クロック信号ＣＬＫ）を生成する。フラッシュメモリＭＥＭ、演算コアＰＥ、クロック生成回路ＣＧは、内部バスによって相互に接続されている。
【００６７】
このとき、実施の形態１にかかる抵抗値補償回路１は、特に設定値を要することなく温度変動に対して変動幅の少ない温度補償抵抗１５の抵抗値を実現することができる。そのため、このようなマイクロプロセッサ４において実施の形態４にかかる発振器３を利用した場合、発振器３は、起動直後から高精度なクロック信号ＣＬＫを出力することができる。一方、高精度な発振周波数のクロック信号ＣＬＫを生成するために、起動シーケンスにおいて設定値の入力が必要な場合、暫定的な周波数により設定値の入力をしなければならず、起動に時間がかかるというデメリットが生じる。
【００６８】
実施の形態５
実施の形態５では、発振回路３０の別の形態である発振回路３０ｂについて説明する。発振回路３０の別の形態である発振回路３０ｂを示すブロック図を図１８に示す。図１８に示すように発振回路３０ｂは、周波数検出回路４０、差動増幅器４２、電圧制御発振器４４、制御回路４５、フィルタコンデンサＣｐｕｍｐを有する。
【００６９】
周波数検出回路４０は、制御回路４５が出力するタイミング制御信号に基づきクロック信号ＣＬＫの周期の長さに応じて電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する。なお、タイミング制御信号には、電荷リセット信号ＩＮＩＴ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤを含み、周波数検出回路４０は、これらの信号に応じて周波数検出電圧Ｖｃａｐを生成する。
【００７０】
図１８に示すように、周波数検出回路４０は、ランプアンドホールド回路４１、周波数設定コンデンサＣを有する。ランプアンドホールド回路４１には、定電流源回路２から出力電流Ｉｏｕｔが入力される。つまり、ランプアンドホールド回路４１では、出力電流Ｉｏｕｔにより充放電電流の電流値が設定される。
【００７１】
ランプアンドホールド回路４１は、タイミング制御信号に基づき周波数設定コンデンサＣへの充放電電流の供給と周波数設定コンデンサＣに蓄積される電荷のリセットとを行う。ランプアンドホールド回路４１は、ＮＭＯＳトランジスタＮ４１、ＰＭＯトランジスタＰ４１、Ｐ４２を有する。ＰＭＯＳトランジスタＰ４１、Ｐ４２は、差動対を構成する。つまり、ＰＭＯＳトランジスタＰ４１、Ｐ４２は、ソースが共通接続される。そして、ＰＭＯＳトランジスタＰ４１、Ｐ４２のソース（共通接続点）には、出力電流Ｉｏｕｔが供給される。ＰＭＯＳトランジスタＰ４１のゲートには、ランプ制御信号ＲＡＭＰが入力され、ＰＭＯＳトランジスタＰ４２のゲートにはホールド制御信号ＨＯＬＤが入力される。ＰＭＯＳトランジスタＰ４１のドレインは、ＮＭＯＳトランジスタＮ４１のドレインと接続され、ランプアンドホールド回路４１の出力端子となる。ＰＭＯＳトランジスタＰ４２のドレインは、接地端子に接続される。ＮＭＯＳトランジスタＮ４１のゲートには、電荷リセット信号ＩＮＩＴが入力される。ＮＭＯＳトランジスタＮ４１のソースは、接地端子に接続される。
【００７２】
周波数設定コンデンサＣは、ランプアンドホールド回路４１の出力端子と接地端子との間に接続される。そして、周波数設定コンデンサＣは、蓄積される電荷量に応じて周波数検出電圧Ｖｃａｐを生成する。なお、周波数検出電圧Ｖｃａｐは、ランプアンドホールド回路４１の出力端子となるノードに生成されるものである。
【００７３】
ランプアンドホールド回路４１は、電荷リセット信号ＩＮＩＴがイネーブル状態（例えば、ハイレベル）となると、ＮＭＯＳトランジスタＮ４１をオンする。そして、ランプアンドホールド回路４１は、周波数設定コンデンサＣに蓄積された電荷を放電することで、周波数設定コンデンサに蓄積される電荷のリセットを行う。また、ランプアンドホールド回路４１は、電荷リセット信号ＩＮＩＴがディスイネーブル状態（例えば、ロウレベル）かつランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ロウレベル）となると、ＮＭＯＳトランジスタＮ４１をオフし、かつ、ＰＭＯＳトランジスタＰ４１をオンする。これにより、ランプアンドホールド回路４１は、充放電電流によって周波数設定コンデンサＣへの電荷の蓄積を行う。また、ランプアンドホールド回路４１は、ランプ制御信号ＲＡＭＰがディスイネーブル状態（例えば、ハイレベル）、かつ、ホールド制御信号ＨＯＬＤがイネーブル状態（例えば、ロウレベル）となると、ＰＭＯＳトランジスタＰ４１をオフし、かつ、ＰＭＯＳトランジスタＰ４２をオンする。これにより、ランプアンドホールド回路４１は、周波数設定コンデンサＣへの充電を停止し、周波数設定コンデンサＣに蓄積された電荷により生じた周波数検出電圧Ｖｃａｐを維持する。
【００７４】
差動増幅器４２は、周波数検出電圧Ｖｃａｐと発振基準電圧ＶＲＥＦの電圧差に応じて発振周波数設定電流Ｉｃｐを連続的に可変してフィルタコンデンサＣｐｕｍｐに出力する。より具体的には、差動増幅器４２は、増幅部４３とスイッチ回路ＳＷを有する。そして、増幅部４３の反転入力端子には周波数検出電圧Ｖｃａｐが入力され、非反転入力端子に発振基準電圧ＶＲＥＦが入力される。増幅部４３は、例えば、トランスコンダクタンス増幅器であって、周波数検出電圧Ｖｃａｐと発振基準電圧ＶＲＥＦとの電圧差に応じた電流値を有する発振周波数設定電流Ｉｃｐを出力する。
【００７５】
なお、本実施の形態では、発振基準電圧ＶＲＥＦとして、この発振基準電圧ＶＲＥＦは、定電流源回路２の誤差増幅器ＯＰ２の非反転入力端子の電圧が用いられる。誤差増幅器ＯＰ２の非反転入力端子の電圧は、定電圧Ｖｃｏｎｓｔと実質的に同じものである。しかし、誤差増幅器ＯＰ２は入力オフセットを有している場合、定電圧Ｖｃｏｎｓｔと誤差増幅器ＯＰ２の非反転入力端子の電圧との間に電圧差が生じる。また、誤差増幅器ＯＰ２の非反転入力端子の電圧は、出力電流Ｉｏｕｔの基準となる電圧である。つまり、誤差増幅器ＯＰ２の非反転入力端子の電圧は、定電圧Ｖｃｏｎｓｔよりも、定電流源回路２の出力電流Ｉｏｕｔと高い相関関係を有する。また、発振回路３０ｂは、定電流源回路２の出力電流Ｉｏｕｔの電流量に応じて発振周波数が決まる。このようなことから、発振基準電圧ＶＲＥＦに基づき発振回路３０ｂを動作させることで、発振回路３０ｂは、発振周波数の期待値からの誤差を低減させることができる。
【００７６】
スイッチ回路ＳＷは、増幅部４３の出力端子とフィルタコンデンサＣｐｕｍｐとの間に設けられ、タイミング制御信号に含まれるポンプ制御信号ＰＵＬＳＥに応じて導通状態が切り換えられる。より具体的には、スイッチ回路ＳＷは、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）のときに導通状態となり、ディスイネーブル状態（例えば、ロウレベル）のときに遮断状態となる。
【００７７】
発振器４４は、発振周波数制御電圧Ｖｃｐの電圧レベルに応じてクロック信号ＣＬＫの発振周波数を制御する。
【００７８】
制御回路４５は、クロック信号ＣＬＫの周期に基づき論理レベルが切り換えられるタイミング制御信号を生成する。このタイミング制御信号には、電荷リセット信号ＩＮＩＴ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤ、ポンプ制御信号ＰＵＬＳＥが含まれる。制御回路４５は、クロック信号ＣＬＫを分周した分周信号を生成し、当該分周信号のクロック数をカウントしたカウント値に基づき上記制御信号の論理レベルを切り換える。タイミング制御信号の論理レベルの切り換えタイミングの詳細は、後述する。
【００７９】
続いて、図１９に周波数検出回路４０と制御回路４５の動作を示すタイミングチャートを示す。そして、図１９を参照して制御回路４５がタイミング制御信号の論理レベルの切り換えタイミング及び周波数検出回路４０の動作について説明する。
【００８０】
図１９に示すように、制御回路４５は、クロック信号ＣＬＫを分周して分周信号ＦＤを生成する。図１９に示す例では、分周信号ＦＤは、クロック信号ＣＬＫを２分周して生成する。また、制御回路４５は、分周信号ＦＤのクロック数をカウントしてカウント値ＣＯＵＮＴを生成する。図１９に示す例では、カウント値ＣＯＵＮＴは２ビットの値であって０から３の値となる。そして、制御回路４５は、カウント値ＣＯＵＮＴの値に応じてタイミング制御信号の論理レベルを切り換える。
【００８１】
具体的には、カウント値が０であった場合、制御回路４５は、電荷リセット信号ＩＮＩＴをハイレベル（イネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が０である期間を以下では電荷リセット期間Ｔｉｎｉｔと称す。
【００８２】
カウント値が１であった場合、制御回路４５は、電荷リセット信号ＩＮＩＴをロウレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（イネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（ディスイネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が１である期間を以下ではランプ期間Ｔｒａｍｐと称す。
【００８３】
カウント値が２であった場合、制御回路４５は、電荷リセット信号ＩＮＩＴをロウレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が２である期間を以下ではホールド期間Ｔｈｏｌｄと称す。
【００８４】
カウント値が３であった場合、制御回路４５は、電荷リセット信号ＩＮＩＴをロウレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをハイレベル（イネーブル状態）とする。カウント値が３である期間を以下ではポンプ期間Ｔｐｕｍｐと称す。
【００８５】
続いて、周波数検出回路４０の動作について説明する。周波数検出回路４０は、電荷リセット期間Ｔｉｎｉｔにおいて、電荷リセット信号ＩＮＩＴに基づきＮＭＯＳトランジスタＮ３を導通させることで周波数設定コンデンサＣに蓄積されている電荷を接地電圧に応じた電荷量にリセットする。これにより、周波数検出電圧Ｖｃａｐは接地電圧とほぼ等しい電圧となる。このとき、ＰＭＯＳトランジスタＰ４１はランプ制御信号ＲＡＭＰに応じてオフし、ＰＭＯＳトランジスタＰ４２はホールド制御信号ＨＯＬＤに応じてオンする。
【００８６】
そして、ランプ期間Ｔｒａｍｐにおいて、周波数検出回路４０は、電荷リセット信号ＩＮＩＴに応じてＮＭＯＳトランジスタＮ４１をオフし、ランプ制御信号ＲＡＭＰに応じてＰＭＯＳトランジスタＰ４１をオンし、ホールド制御信号ＨＯＬＤに応じてＰＭＯＳトランジスタＰ４２をオフする。つまり、周波数検出回路４０は、ランプ期間Ｔｒａｍｐにおいて、充放電電流に基づき周波数設定コンデンサＣへの電荷の充電を行う。これにより、周波数検出電圧Ｖｃａｐの電圧レベルは徐々に上昇する。周波数検出電圧Ｖｃａｐが上昇する傾きは充放電電流の大きさ及び周波数設定コンデンサＣの容量値により決定される。例えば、周波数検出電圧Ｖｃａｐの傾き（ｄＶｃａｐ／ｄｔ）は、ｄＶｃａｐ／ｄｔ＝Ｉｏｕｔ／Ｃで表される。また、ランプ期間Ｔｒａｍｐでは、周波数検出電圧Ｖｃａｐの電圧レベルが上昇するが、電圧低下速度は一定である。そのため、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの電圧低下量ｄＶｃａｐは、ランプ期間Ｔｒａｍｐの長さ（クロック信号ＣＬＫの発振周波数）によって決まる。
【００８７】
そして、ホールド期間Ｔｈｏｌｄにおいて、周波数検出回路４０は、電荷リセット信号ＩＮＩＴに応じてＮＭＯＳトランジスタＮ４１をオフし、ランプ制御信号ＲＡＭＰに応じてＰＭＯＳトランジスタＰ４１をオフし、ホールド制御信号ＨＯＬＤに応じてＰＭＯＳトランジスタＰ４２をオンする。つまり、周波数検出回路４０は、ホールド期間Ｔｈｏｌｄにおいて、周波数設定コンデンサＣが接続されるノードをハイインピーダンス状態とし、周波数設定コンデンサＣにより生成される周波数検出電圧Ｖｃａｐの電圧レベルを維持する。
【００８８】
そして、ポンプ期間Ｔｐｕｍｐにおいては、差動増幅器４２によるフィルタコンデンサＣｐｕｍｐへの発振周波数設定電流Ｉｃｐの供給が行われる。このとき、周波数検出回路４０に与えられる電荷リセット信号ＩＮＩＴ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤはホールド期間Ｔｈｏｌｄとポンプ期間Ｔｐｕｍｐとで同じである。そのため、ポンプ期間Ｔｐｕｍｐにおいて周波数検出回路４０により周波数検出電圧Ｖｃａｐの電圧レベルが変動することはない。
【００８９】
続いて、図１８に示す発振回路３０ｂの全体の動作について説明する。図１８に示す発振回路３０ｂの動作を示すタイミングチャートを図２０に示す。図２０に示すタイミングチャートでは、周波数検出電圧Ｖｃａｐ、発振周波数制御電圧Ｖｃｐ及びクロック信号ＣＬＫの変動のみを示した。また、図２０では、時間軸（横軸）の原点において発振回路３０ｂの動作が開始されるものとする。
【００９０】
図２０に示すように、発振回路３０ｂは、期間ＴＭ１からＴＭ７の期間毎に発振周波数制御電圧Ｖｃｐを上昇させる。期間ＴＭ１からＴＭ７の各期間には、図１９に示す電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐが一組含まれる。また、クロック信号ＣＬＫの周波数が期間毎に上昇するため、期間ＴＭ１から期間ＴＭ７は、徐々に短くなる。これはタイミング制御信号がクロック信号ＣＬＫの周期に基づき生成されるためである。なお、図２０に示す期間ＴＭ１１からＴＭ１７がポンプ期間Ｔｐｕｍｐに対応する期間となる。
【００９１】
そして、期間ＴＭ７が経過した後は、周波数検出電圧Ｖｃａｐの高レベル側電圧が発振基準電圧ＶＲＥＦとほぼ同じになる。これにより、発振回路３０ｂでは、差動増幅器４２が出力する発振周波数設定電流Ｉｃｐがほぼ０となる。そのため、周波数検出電圧Ｖｃａｐの高レベル側電圧が発振基準電圧ＶＲＥＦとほぼ同じになった後はその状態が維持される。また、周波数検出電圧Ｖｃａｐが一定の電圧に保たれるため、クロック信号ＣＬＫの発振周波数も一定に保たれる。つまり、発振回路３０ｂでは、クロック信号ＣＬＫの発振周波数が目標値に達した後はクロック信号ＣＬＫにジッタは生じない。
【００９２】
上記説明より、発振回路３０ｂでは、フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成する。このとき、発振回路３０ｂでは、差動増幅器４２が周波数検出電圧Ｖｃａｐと発振基準電圧ＶＲＥＦとの電圧差に応じて連続的に値が変化する発振周波数設定電流Ｉｃｐを出力する。つまり、周波数検出電圧Ｖｃａｐと発振基準電圧ＶＲＥＦとの電圧差があれば発振周波数設定電流Ｉｃｐは、当該電圧差に応じた大きさを有し、周波数検出電圧Ｖｃａｐと発振基準電圧ＶＲＥＦとの電圧差がなければ発振周波数設定電流Ｉｃｐは、実質的に０となる。これにより、発振回路３０ｂでは、クロック信号ＣＬＫの周波数が目標値と一致する状態（例えば、周波数検出電圧Ｖｃａｐが発振基準電圧ＶＲＥＦと一致した状態）では、ポンプ制御信号ＰＵＬＳＥがイネーブル状態となっても発振周波数制御電圧Ｖｃｐに変動が生じない。これにより、発振回路３０ｂでは、クロック信号ＣＬＫの発振周波数が目標値と一致した後に、発振周波数制御電圧Ｖｃｐの電圧値が変動することがなく、発振周波数制御電圧Ｖｃｐの電圧値に応じて発振器４４が決定するクロック信号ＣＬＫの発振周波数もずれることがない。つまり、発振回路３０ｂでは、クロック信号ＣＬＫのジッタを低減することができる。
【００９３】
また、発振回路３０ｂでは、差動増幅器４３がスイッチ回路ＳＷを有する。このスイッチ回路ＳＷは、差動増幅器４２の入力信号の差電圧増幅結果を反映する期間（例えば、ポンプ期間Ｔｐｕｍｐ）以外は遮断状態に制御される。発振回路３０ｂでは、電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐにおいて周波数検出電圧Ｖｃａｐがクロック信号ＣＬＫを反映した電圧とずれた電圧値となる。しかし、スイッチ回路ＳＷがポンプ期間以外は遮断状態に制御されるため、電荷リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐのずれが発振周波数に反映されることを防ぐことができる。これにより、発振回路３０ｂでは、いずれの期間においても発振周波数を安定化させることができる。
【００９４】
また、発振回路３０ｂには、定電流源回路２が出力する出力電流Ｉｏｕｔに基づき発振周波数を設定する。ここで、定電流源回路２が出力する出力電流Ｉｏｕｔの温度変化に対する変動率は、温度補償抵抗１５の抵抗値の温度変動範囲に伴い非常に小さい。そのため発振回路３０ｂの発振周波数の温度変動に対する変動率も非常に小さく（例えば、１％未満のばらつき幅）することができる。
【００９５】
実施の形態６
実施の形態６では、発振回路３０ｃについて説明する。発振回路３０ｃは、回路構成が発振回路３０ｂと同じものであるが、動作電流を供給する電流生成回路５が出力する出力電流Ｉｏｕｔに基づき出力信号の発振周波数が変動する。実施の形態６にかかる電流生成回路５は、実施の形態１にかかる抵抗値補償回路１により出力電流Ｉｏｕｔの値を決定する。なお、実施の形態６の説明では、電流生成回路５を除く発振回路３０ｃの説明は省略するものとする。
【００９６】
なお、発振回路３０ｃでは、周波数検出回路４０に対応する周波数検出回路５０、ランプアンドホールド回路４１に対応するランプアンドホールド回路５１、差動増幅器４２に対応する差動増幅器５２、増幅部４３に対応する増幅部５３、電圧制御発振器４４に対応する電圧制御発振器５４、制御回路４５に対応する制御回路５５を有する。また、ＮＭＯＳトランジスタＮ５１はＰＭＯＳトランジスタＰ４１に対応し、ＮＭＯＳトランジスタＮ５２はＰＭＯＳトランジスタＰ４２、ＰＭＯＳトランジスタＰ５１はＮＭＯＳトランジスタＮ４１に対応する機能を有する。
【００９７】
図２１に実施の形態６にかかる発振回路３０ｃのブロック図を示す。図２１に示すように、発振回路３０ｃは、電流生成回路５を有する。電流生成回路５は、抵抗値補償回路１の抵抗値制御回路１０及び温度補償抵抗１５を有する。また、電流生成回路５は、カレントミラー回路１７を有する。
【００９８】
カレントミラー回路１７は、ＮＭＯＳトランジスタＮ３、Ｎ４を有する。ＮＭＯＳトランジスタＮ３、Ｎ４のソースは、接地端子に接続される。ＮＭＯＳトランジスタＮ３、Ｎ４のゲートは共通接続される。また、ＮＭＯＳトランジスタＮ３は、ゲートとドレインが互いに接続される。ＮＭＯＳトランジスタＮ４のドレインは、カレントミラー回路１７の出力端子となっており、出力電流Ｉｏｕｔを出力する。
【００９９】
そして、電流生成回路５では、温度補償抵抗１５を電源端子とＮＭＯＳトランジスタＮ３のドレインとの間に接続する。これにより、電流生成回路５の出力電流Ｉｏｕｔの大きさは、電源電圧ＶＤＤとＮＭＯＳトランジスタＮ３の閾値電圧との電圧差を温度補償抵抗１５の抵抗値で除した値となる。このとき、抵抗値補償回路１は、温度補償抵抗１５の抵抗値の温度変動を抑制することができる。そのため、電流生成回路５の出力電流Ｉｏｕｔは、温度補償抵抗１５の抵抗値の温度変動の影響を小さくすることができる。
【０１００】
一方、電流生成回路５の出力電流Ｉｏｕｔは、ＮＭＯＳトランジスタＮ３の閾値電圧の温度変動の影響を受ける。一般的に、トランジスタの閾値電圧は、ダイオードの順方向電圧と同様に基板温度の変動に対して変動するためである。
【０１０１】
ここで、図２１に示すように、実施の形態６にかかる発振回路３０ｃでは、カレントミラー回路１７のＮＭＯＳトランジスタＮ３のゲート電圧を増幅部４３に入力する発振基準電圧ＶＲＥＦとする。出力電流Ｉｏｕｔの大きさは、ＮＭＯＳトランジスタＮ３の閾値電圧の変動に従って変動する。しかし、発振基準電圧ＶＲＥＦとしてＮＭＯＳトランジスタＮ３の閾値電圧を利用することで、出力電流Ｉｏｕｔの変動に起因する周波数設定コンデンサの充放電時間のずれを相殺することができる。これにより、実施の形態６にかかる発振回路３０ｃは、ＮＭＯＳトランジスタＮ３の閾値電圧の変動の影響を受けることなく出力信号の発振周波数を安定させることができる。
【０１０２】
上記説明より、実施の形態６にかかる電流生成回路５では、実施の形態１にかかる抵抗値補償回路１により抵抗値が制御される温度補償抵抗１５により出力電流Ｉｏｕｔの大きさを設定することで、出力電流Ｉｏｕｔに対する抵抗値の温度変動の影響を抑制することができる。また、実施の形態６にかかる発振回路３０ｃでは、電流生成回路５のＮＭＯＳトランジスタＮ３の閾値電圧を発振基準電圧ＶＲＥＦとすることで、出力信号の発振周波数に対するＮＭＯＳトランジスタＮ３の閾値電圧の温度変動の影響を抑制することができる。
【０１０３】
実施の形態７
実施の形態７では、定電流源回路２により生成された出力電流Ｉｏｕｔの電流量によって決まる遅延量で信号を遅延させる遅延回路６０について説明する。遅延回路６０の回路図を図２２に示す。図２２に示すように、遅延回路６０は、ＮＭＯＳトランジスタＮ６０〜Ｎ６４、ＰＭＯＳトランジスタＰ６０〜Ｐ６３、コンデンサＣｄを有する。
【０１０４】
ＮＭＯＳトランジスタＮ６０は、ソースが接地端子に接続され、ドレインとゲートが接続される。ＮＭＯＳトランジスタＮ６０のドレインには定電流源回路２の出力電流Ｉｏｕｔが入力される。この出力電流Ｉｏｕｔを以下では電流Ｉ１と称す。ＮＭＯＳトランジスタＮ６１、Ｎ６２は、ＮＭＯＳトランジスタＮ６０と共にカレントミラー回路を構成する。
【０１０５】
ＰＭＯＳトランジスタＰ６０は、ソースが接地端子に接続され、ドレインとゲートが接続される。ＰＭＯＳトランジスタＰ６０のドレインは、ＮＭＯＳトランジスタＮ６１のドレインと接続される。そして、ＰＭＯＳトランジスタＰ６０のドレインには、ＮＭＯＳトランジスタＮ６１に流れる電流Ｉ２が入力される。この電流Ｉ２は、ＮＭＯＳトランジスタＮ６０、Ｎ６１により構成されるカレントミラーが電流Ｉ１に基づき生成するものである。ＰＭＯＳトランジスタＰ６１は、ＰＭＯＳトランジスタＰ６０と共にカレントミラー回路を構成する。
【０１０６】
ＮＭＯＳトランジスタＮ６３のソースは、ＮＭＯＳトランジスタＮ６２のドレインに接続される。ＮＭＯＳトランジスタＮ６３のドレインは、ＰＭＯＳトランジスタＰ６２のドレインに接続される。ＰＭＯＳトランジスタＰ６２のソースは、ＰＭＯＳトランジスタＰ６１のドレインに接続される。ＮＭＯＳトランジスタＮ６２のゲートとＰＭＯＳトランジスタＰ６２のゲートとは互いに接続され、これらゲートには入力信号Ｖｉｎが与えられる。ＰＭＯＳトランジスタＰ６２のドレインとＮＭＯＳトランジスタＮ６３のドレインとの接続点は、中間出力ノード（中間電圧Ｖｃが生成されるノード）となる。また、ＮＭＯＳトランジスタＮ６３には、ＮＭＯＳトランジスタＮ６０、Ｎ６２により構成されるカレントミラー回路が電流Ｉ１に基づき生成した電流Ｉ４が流れる。ＰＭＯＳトランジスタＮ６２には、ＰＭＯＳトランジスタＮ６０、Ｎ６１により構成されるカレントミラー回路が電流Ｉ２に基づき生成した電流Ｉ３が流れる。
【０１０７】
コンデンサＣｄは、中間出力ノードと接地端子との間に接続される。ＮＭＯＳトランジスタＮ６４のソースは、接地端子に接続される。ＮＭＯＳトランジスタＮ６４のドレインは、ＰＭＯＳトランジスタＰ６３のドレインに接続される。ＰＭＯＳトランジスタＰ６３のソースは、電源端子に接続される。ＮＭＯＳトランジスタＮ６４のゲートとＰＭＯＳトランジスタＰ６３のゲートとは互いに接続され、これらゲートには中間出力ノードが
【０１０８】
が接続される。ＰＭＯＳトランジスタＰ６２のドレインとＮＭＯＳトランジスタＮ６３のドレインとの接続点は、遅延回路６０の出力端子であり、出力信号Ｖｏｕｔが出力される。つまり、ＮＭＯＳトランジスタＮ６４とＰＭＯＳトランジスタＰ６３は、遅延回路６０の出力インバータを構成する。
【０１０９】
続いて、遅延回路６０の動作について説明する。遅延回路６０の動作を示すタイミングチャートを図２３に示す。図２３に示すように、遅延回路６０は、入力信号Ｖｉｎがロウレベルである期間は、ＮＭＯＳトランジスタＮ６３がオフし、ＰＭＯＳトランジスタＰ６２がオンする。そして、ＰＭＯＳトランジスタＰ６２を介して流れる電流Ｉ３によりコンデンサＣｄに電荷が蓄積される。これにより、中間電圧Ｖｃは徐々に上昇する。その後、中間電圧Ｖｃが、出力インバータの閾値電圧Ｖｔｈを上回ると、出力信号Ｖｏｕｔが立ち下がる。
【０１１０】
また、遅延回路６０は、入力信号Ｖｉｎがハイレベルである期間は、ＮＭＯＳトランジスタＮ６３がオンし、ＰＭＯＳトランジスタＰ６２がオフする。そして、ＮＭＯＳトランジスタＮ６３を介して流れる電流Ｉ４によりコンデンサＣｄに蓄積された電荷が放電される。これにより、中間電圧Ｖｃは徐々に低下する。その後、中間電圧Ｖｃが、出力インバータの閾値電圧Ｖｔｈを下回ると、出力信号Ｖｏｕｔが立ち上がる。
【０１１１】
ここで、遅延回路６０では、コンデンサＣｄへの充電を電流Ｉ３により行い、コンデンサＣｄからの放電を電流Ｉ４により行う。この電流Ｉ３、Ｉ４は、いずれもカレントミラー回路が電流Ｉ１に基づき生成するものである。カレントミラー比がいずれのカレントミラー回路でも１：１である場合、電流Ｉ３、Ｉ４は電流Ｉ１と同じ電流値を有する。そのため、中間電圧Ｖｃの立ち上がりの傾き及び立ち下がりの傾きは、ｄＶｃ／ｄｔ＝Ｉｏｕｔ／Ｃで表すことができる。
【０１１２】
上記説明より、遅延回路６０では、遅延時間Ｔｄは、入力信号Ｖｉｎの立ち上がりエッジ又は立ち下がりエッジから中間電圧Ｖｃが出力インバータの閾値電圧Ｖｔｈを超えるまでの時間である。つまり、遅延回路６０は、出力電流Ｉｏｕｔ（電流Ｉ１）が温度変動に対する変動率が実施的にゼロであれば、温度によらず遅延時間Ｔｄを一定に保つことができる。また、遅延回路６０は、出力電流Ｉｏｕｔの電流値が精度良く設定されていれば、精度の高い遅延時間Ｔｄを設定することができる。このような遅延回路６０を、実施の形態２にかかるマイクロプロセッサ４に内蔵することもできる。
【０１１３】
実施の形態８
実施の形態８では、定電流源回路２により生成された出力電流Ｉｏｕｔの電流量によって負荷素子に与える駆動電流が決まる出力回路７０について説明する。出力回路７０の回路図を図２４に示す。図２４に示すように、出力回路７０は、インバータ７１、ＮＭＯＳトランジスタＮ７０〜Ｎ７３を有する。そして、出力回路７０は、出力端子Ｔｏｕｔと電源端子との間に接続された負荷素子７２を駆動電流で駆動する。
【０１１４】
ＮＭＯＳトランジスタＮ７０は、ドレインに定電流源回路２が出力する出力電流Ｉｏｕｔが入力される。ＮＭＯＳトランジスタＮ７０のソースは、ＮＭＯＳトランジスタＮ７１のドレインに接続される。ＮＭＯＳトランジスタＮ７０のゲートには、イネーブル信号ＥＮが入力される。
【０１１５】
ＮＭＯＳトランジスタＮ７１のドレインは、ＮＭＯＳトランジスタＮ７１のゲートと接続される。ＮＭＯＳトランジスタＮ７１のソースは、接地端子に接続される。ＮＭＯＳトランジスタＮ７２は、ＮＭＯＳトランジスタＮ７１と共にカレントミラー回路を構成する。ＮＭＯＳトランジスタＮ７２のドレインは、出力端子Ｔｏｕｔに接続される。
【０１１６】
ＮＭＯＳトランジスタＮ７３のゲートは、インバータ７１を介してイネーブル信号ＥＮの反転信号が入力される。ＮＭＯＳトランジスタＮ７３のソースは、接地端子に接続される。ＮＭＯＳトランジスタＮ７３のドレインは、ＮＭＯＳトランジスタＮ７１のゲートに接続される。
【０１１７】
続いて、出力回路７０の動作について説明する。出力回路７０は、イネーブル信号ＥＮがイネーブル状態（例えば、ハイレベル）である場合、ＮＭＯＳトランジスタＮ７０がオンし、ＮＭＯＳトランジスタＮ７３がオフする。これにより、出力電流Ｉｏｕｔは、電流Ｉ１０としてＮＭＯＳトランジスタＮ７１に流れる。そして、ＮＭＯＳトランジスタＮ７１、Ｎ７２により構成されるカレントミラー回路により電流Ｉ１１を電流Ｉ１０に基づき生成する。この電流Ｉ１１は、負荷素子７２に与えられる駆動電流となる。
【０１１８】
一方、出力回路７０は、イネーブル信号ＥＮがディスイネーブル状態（例えば、ロウレベル）である場合、ＮＭＯＳトランジスタＮ７０がオフし、ＮＭＯＳトランジスタＮ７３がオンする。これにより、出力電流Ｉｏｕｔは、ＮＭＯＳトランジスタＮ７０で遮断される。また、ＮＭＯＳトランジスタＮ７３がオンしているため、ＮＭＯＳトランジスタＮ７１、Ｎ７２のゲートが接地電圧となり、ＮＭＯＳトランジスタＮ７１、Ｎ７２により構成されるカレントミラー回路は停止状態となる。即ち、電流Ｉ１１は流れない。
【０１１９】
上記説明より、出力回路７０では、負荷素子７２を駆動する駆動電流を定電流源回路２が出力する出力電流Ｉｏｕｔにより決定する。そのため、出力電流Ｉｏｕｔの温度変動に対する変動率が小さければ、出力回路７０は、温度変動によらず駆動電流の変動を小さくすることができる。また、出力回路７０は、負荷素子７２の両端に生じる電圧の振幅を温度変動によらず一定に保つことができる。さらに、定電流源回路２が出力電流Ｉｏｕｔの電流値を高い精度で設定して出力することで、負荷素子７２の両端に生じる電圧の振幅を高精度に設定できる。
【０１２０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１２１】
１  抵抗値補償回路
２  定電流源回路
３  発振器
４  マイクロプロセッサ
５、２０  電流生成回路
１０  抵抗値制御回路
１１  温度変動電圧生成回路
１２  定電圧生成部
１３  切替電圧生成回路
１４  抵抗切替部
１５  温度補償抵抗
１６  抵抗補正部
１７  カレントミラー回路
３０、３０ａ、３０ｂ  発振回路
３１、７１  インバータ
３２、３４  要領駆動回路
３３、３５  コンパレータ
３６  ＳＲラッチ回路
４０、５０  周波数検出回路
４１、５１  ランプアンドホールド回路
４２、５２  差動増幅器
４３、５３  増幅部
４４、５４  電圧制御発振器
４５、５５  制御回路
６０  遅延回路
７０  出力回路
７２  負荷素子
Ｃｐｕｍｐ  フィルタコンデンサ
Ｃ１、Ｃ２  コンデンサ
Ｃ  周波数設定コンデンサ
ＯＰ１  差動増幅器
ＯＰ２  誤差増幅器
ＳＷ  スイッチ回路
Ｒ  抵抗
Ｒ１１〜Ｒ１ｎ  温度ステップ設定抵抗
Ｒ２１〜Ｒ２ｎ−１  変化ステップ設定抵抗
ＣＭＰ１〜ＣＭＰｎ−１  コンパレータ
Ｐ１、Ｐ２  ＰＭＯＳトランジスタ
Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２  ＰＭＯＳトランジスタ
Ｐ４１、Ｐ４２、Ｐ５１  ＰＭＯＳトランジスタ
Ｐ６０〜Ｐ６４  ＰＭＯＳトランジスタ
Ｎ３１、Ｎ３２  ＮＭＯＳトランジスタ
Ｎ４１、Ｎ５１、Ｎ５２  ＮＭＯＳトランジスタ
Ｎ６０〜Ｎ６４  ＮＭＯＳトランジスタ
Ｎ７１〜Ｎ７３  ＮＭＯＳトランジスタ
ＴＳ１〜ＴＳｎ−１  スイッチトランジスタ
ＴＲ１、ＴＲ２ 端子
【図１】
2013172397.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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