(57)【要約】【課題】微細化が可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。【選択図】図１
2013080861.tif 000002
【特許請求の範囲】
【請求項１】
上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、
シリコン酸化物からなり、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、
シリコン窒化物からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、
シリコン酸化物からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、
前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、
前記アクティブエリアにおける前記コンタクトが接続された部分を挟む部分上にそれぞれ設けられ、前記一方向に対して交差する他方向に延びる選択ゲート電極と、
前記アクティブエリアにおける前記選択ゲート電極から見て前記コンタクトの反対側に位置する部分上に設けられたトンネル膜と、
導電性材料からなり、前記トンネル膜上に設けられ、その上面が前記素子分離絶縁体の上面よりも上方に位置し、前記一方向に沿って配列された複数個の浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられ、前記浮遊ゲート電極の上面及び側面の上部、並びに前記素子分離絶縁体の上面に沿って湾曲した電極間絶縁膜と、
前記電極間絶縁膜上における前記浮遊ゲート電極の直上域を含む領域に設けられ、前記他方向に延びる制御ゲート電極と、
を備え、
前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置し、
前記コンタクトの下端の幅は、前記アクティブエリアの上端の幅よりも大きく、
前記アクティブエリアの上面を基準とした前記絶縁ブロックの上端の高さは、前記アクティブエリアの配列周期の半分よりも大きい半導体装置。
【請求項２】
上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、
前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、
第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、
前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、
前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、
を備え、
前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置した半導体装置。
【請求項３】
前記第１の絶縁材料はシリコン窒化物であり、前記第２の絶縁材料はシリコン酸化物である請求項２記載の半導体装置。
【請求項４】
前記コンタクトの下端の幅は、前記アクティブエリアの上端の幅よりも大きい請求項２または３に記載の半導体装置。
【請求項５】
前記アクティブエリアの上面を基準とした前記絶縁ブロックの上端の高さは、前記アクティブエリアの配列周期の半分よりも大きい請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子分離絶縁体中には、前記一方向に延びるエアギャップが形成されている請求項２〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、大容量且つ低価格な不揮発性半導体記憶装置であるフラッシュメモリは、メモリカードや半導体ディスク（ＳＳＤ：Solid State Disk）等のストレージメモリとして用途と市場を拡大している。ＮＡＮＤ型のフラッシュメモリにおいては、シリコン基板の上層部分を複数本のライン状の部分に区画し、このライン状の部分をアクティブエリアとして使用する。そして、各アクティブエリアに複数のメモリセルを形成し、複数のメモリセルの両側に一対の選択ゲート電極を設けている。また、シリコン基板の上方にビット線及びソース線を設け、アクティブエリアに接続する。このとき、少なくともビット線は、コンタクトを介してアクティブエリアに接続される。
【０００３】
ストレージメモリには、更なる大容量化と低コスト化が求められており、その実現の為に加工寸法の微細化が進められてきた。しかしながら、メモリの微細化が進み、アクティブエリアの配列周期が短くなると、あるアクティブエリアに接続されたコンタクト（ＣＢ）と、このアクティブエリアの隣に配置されたアクティブエリア（ＡＡ）との間の距離が短くなり、これらの間の耐圧が低下してしまう。このため、アクティブエリアの配列周期をあまり短くすることができず、これが微細化の限界となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５４９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、微細化が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。
【図面の簡単な説明】
【０００７】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置を例示する断面図である。
【図２】比較例に係る半導体装置を例示する断面図である。
【図３】第２の実施形態に係る半導体記憶装置を例示する平面図である。
【図４】（ａ）は図３に示すＡ−Ａ’線による断面図であり、（ｂ）は図３に示すＢ−Ｂ’線による断面図である。
【図５】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図１４】第４の実施形態に係る半導体記憶装置を例示する断面図である。
【図１５】（ａ）及び（ｂ）は、第５の実施形態に係る半導体記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
図１（ａ）に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０の上面１０ａには、上方に突出し、一方向に延びるアクティブエリアＡＡが複数本形成されている。形態的に見れば、アクティブエリアＡＡはシリコン基板１０の上面１０ａに形成された凸条部である。シリコン基板１０の上面１０ａにおけるアクティブエリアＡＡ間の領域は、トレンチ１１となっている。
【００１０】
トレンチ１１の下部には、例えばシリコン酸化物等の絶縁性材料からなる素子分離絶縁体（ＳＴＩ：Shallow Trench Isolation）１２が埋め込まれている。また、ＳＴＩ１２の直上域には、例えばシリコン窒化物等の絶縁性材料からなる絶縁ブロック１３が設けられている。絶縁ブロック１３の下部はトレンチ１１の上部に埋め込まれ、絶縁ブロック１３の上部はアクティブエリアＡＡの上端よりも上方に突出している。シリコン基板１０、ＳＴＩ１２及び絶縁ブロック１３の上方には、層間絶縁膜１４が設けられている。層間絶縁膜１４は、絶縁ブロック１３の材料とは異なる絶縁性材料によって形成されており、例えば、シリコン酸化物によって形成されている。
【００１１】
層間絶縁膜１４内には、コンタクトＣＢが設けられている。コンタクトＣＢは金属等の導電性材料からなり、上下方向に延びている。コンタクトＣＢの一部分は、アクティブエリアＡＡの直上域に配置されており、層間絶縁膜１４を貫通し、下端が層間絶縁膜１４の下面に到達することにより、アクティブエリアＡＡの上面に接触し、アクティブエリアＡＡに接続されている。一方、コンタクトＣＢの残りの部分は、絶縁ブロック１３の直上域に配置されており、絶縁ブロック１３を貫通しておらず、絶縁ブロック１３の下面には到達していない。これにより、コンタクトＣＢにおける絶縁ブロック１３の直上域に位置する部分の下面は、コンタクトＣＢにおけるアクティブエリアＡＡの直上域に位置する部分の下面よりも上方に位置しており、コンタクトＣＢは、絶縁ブロック１３を迂回する形状となっている。なお、コンタクトＣＢは、チタン、チタンナイトライド等からなるバリアメタル薄層と、このバリアメタル薄層上に形成されたタングステン等からなる金属層の積層から形成されていてもよい。
【００１２】
なお、図１（ａ）は、コンタクトＣＢが片側の絶縁ブロック１３のみに接している場合を示しているが、図１（ｂ）に示すように、コンタクトＣＢの下端の幅がアクティブエリアＡＡの上端の幅よりも大きく、コンタクトＣＢが両側の絶縁ブロック１３に接していてもよい。この場合は、コンタクトＣＢはアクティブエリアＡＡの幅方向全体に接するため、接触面積が大きくなり、コンタクトＣＢとアクティブエリアＡＡとの間の接触抵抗が低くなる。図１（ｂ）に示す状態になるように、すなわち、コンタクトＣＢの中心軸の延長線がアクティブエリアＡＡの幅方向中央を通過するように、コンタクトＣＢを形成しようとしても、実際にはコンタクトＣＢの形成位置がずれてしまい、図１（ａ）のようになる場合もある。また、図１（ａ）及び（ｂ）は、コンタクトＣＢがシリコン基板１０を掘り込んでいない例を示しているが、図１（ｃ）に示すように、コンタクトＣＢがシリコン基板１０を掘り込んでおり、コンタクトＣＢの下端がシリコン基板１０の上面１０ａよりも低い位置にあってもよい。
【００１３】
また、絶縁ブロック１３を形成する材料は、層間絶縁膜１４を形成する材料とは異なる絶縁性材料であればよい。これにより、コンタクトＣＢのコンタクトホールを形成する際に、絶縁ブロック１３をほとんどエッチングせずに、層間絶縁膜１４のみをエッチングすることができる。この結果、図１（ａ）〜（ｃ）に示すように、コンタクトＣＢを、絶縁ブロック１３を迂回した形状とすることができる。
【００１４】
次に、本実施形態の効果について説明する。
本実施形態においては、ＳＴＩ１２の直上域に絶縁ブロック１３が設けられ、絶縁ブロック１３の上部がアクティブエリアＡＡの上端よりも上方に突出しており、コンタクトＣＢは層間絶縁膜１４を貫通してアクティブエリアＡＡに到達しているが、絶縁ブロック１３内には実質的に進入していない。これにより、コンタクトＣＢにおける絶縁ブロック１３の直上域に位置する部分の下面は、コンタクトＣＢにおけるアクティブエリアＡＡの直上域に位置する部分の下面よりも上方に位置している。この結果、あるアクティブエリアＡＡと、このアクティブエリアＡＡの隣のアクティブエリアＡＡに接続されたコンタクトＣＢと距離Ｄ（以下、「ＡＡ−ＣＢ間距離」という）を長くすることができる。このため、各部の寸法のばらつき及びコンタクトＣＢとアクティブエリアＡＡとの間の位置ずれを考慮しても、アクティブエリアＡＡとコンタクトＣＢとの間で十分な耐圧を実現できるようなＡＡ−ＣＢ間距離を確保しつつ、アクティブエリアＡＡの配列周期を短くすることができる。この結果、半導体装置１の微細化を図ることができる。
【００１５】
次に、本実施形態の比較例について説明する。
図２は、本比較例に係る半導体装置を例示する断面図である。
図２に示すように、本比較例に係る半導体装置１０１においては、絶縁ブロック１３（図１（ａ）参照））が設けられておらず、アクティブエリアＡＡの上面とＳＴＩ１２の上面とが同一平面を構成している。この場合、前述の第１の実施形態と比較して、ＡＡ−ＣＢ間距離Ｄが短くなってしまう。このため、耐圧の確保に必要なＡＡ−ＣＢ間距離を実現しつつ、アクティブエリアＡＡの配列周期を短くすることが困難であり、従って、半導体装置の微細化が困難である。
【００１６】
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態をより具体的に示す実施形態である。
図３は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図４（ａ）は図３に示すＡ−Ａ’線による断面図であり、（ｂ）は図３に示すＢ−Ｂ’線による断面図である。
本実施形態に係る半導体装置も、ＮＡＮＤ型フラッシュメモリである。
【００１７】
図３並びに図４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２においては、シリコン基板１０が設けられている。上方から見て、シリコン基板１０には、メモリ領域及び周辺回路領域が設定されている。メモリ領域においては、複数のセルアレイ領域Ｒｃａが一方向に沿って相互に離隔して設定されており、セルアレイ領域Ｒｃａ間の領域は、１つおきに、ビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域（図示せず）となっている。以下、セルアレイ領域Ｒｃａの配列方向を「ビット線方向」という。また、シリコン基板１０の上面１０ａに対して平行な方向のうち、ビット線方向に対して直交する方向を「ワード線方向」という。
【００１８】
シリコン基板１０の上面１０ａには、複数のセルアレイ領域Ｒｃａを繋ぐように、上方に突出し、ビット線方向に延びる複数本のアクティブエリアＡＡが形成されている。ワード線方向において、アクティブエリアＡＡは周期的に配列されている。アクティブエリアＡＡ間のトレンチ１１の下部には、シリコン酸化物からなるＳＴＩ１２が埋め込まれており、アクティブエリアＡＡ同士を電気的に分離している。
【００１９】
図４（ａ）に示すように、ビット線コンタクト領域Ｒｂｃにおいては、アクティブエリアＡＡの最上層部分にコンタクト層（図示せず）が形成されており、アクティブエリアＡＡの直上域には、シリコン酸化膜１９が設けられている。
【００２０】
また、ＳＴＩ１２の直上域に、例えばシリコン窒化物からなる絶縁ブロック１３が設けられている。絶縁ブロック１３の上部はアクティブエリアＡＡの上端よりも上方に突出している。アクティブエリアＡＡの上面を基準とした絶縁ブロック１３の上端の高さｈ、すなわち、上下方向におけるアクティブエリアＡＡの上面と絶縁ブロック１３の上端との間の距離は、アクティブエリアＡＡの上端の幅ＬとＳＴＩ１２の上端の幅Ｗとの和の半分より大きい。すなわち、下記数式に示すように、高さｈは、ワード線方向におけるアクティブエリアＡＡの配列周期の半分より大きい。
ｈ＞（Ｌ＋Ｗ）／２
【００２１】
半導体装置２においては、絶縁ブロック１３及びシリコン酸化膜１９を覆うように、例えばシリコン窒化物からなるストッパ膜１６が設けられている。ストッパ膜１６は、隣り合う絶縁ブロック１３間に完全に埋め込まれない程度に薄く、絶縁ブロック１３がアクティブエリアＡＡ間から上方に突出している形状を反映して湾曲している。ストッパ膜１６は、シリコン酸化膜１９によって、シリコン基板１０に接触することを阻止されている。ストッパ膜１６上には、層間絶縁膜１４が設けられている。層間絶縁膜１４は、例えばシリコン酸化物からなり、絶縁ブロック１３間を埋め込み、絶縁ブロック１３の上方にも配置される程度に厚い。層間絶縁膜１４上には、例えばシリコン窒化物からなるストッパ膜１７が設けられており、その上には層間絶縁膜１８が設けられている。なお、図示の便宜上、図３においては、シリコン酸化膜１９、ストッパ膜１６、層間絶縁膜１４、ストッパ膜１７及び層間絶縁膜１８は、図示が省略されている。
【００２２】
そして、シリコン酸化膜１９、ストッパ膜１６、層間絶縁膜１４、ストッパ膜１７及び層間絶縁膜１８を貫通するように、上下方向に延びるコンタクトＣＢが設けられている。コンタクトＣＢはアクティブエリアＡＡ毎に設けられており、各アクティブエリアＡＡに接続されている。各コンタクトＣＢの形状は、下方にいくほど細くなる略柱形であり、例えば、略円柱形である。ワード線方向におけるコンタクトＣＢの下端の幅は、ワード線方向におけるアクティブエリアＡＡの上端の幅よりも大きい。
【００２３】
各コンタクトＣＢの一部分は、絶縁ブロック１３の直上域に設けられており、絶縁ブロック１３の上面に接している。各コンタクトＣＢの残りの部分は、アクティブエリアＡＡの直上域に設けられており、アクティブエリアＡＡの上面に接している。コンタクトＣＢは絶縁ブロック１３の側面に接しているが、絶縁ブロック１３の内部には進入していない。また、図３に示すように、上方から見て、コンタクトＣＢは千鳥状に配列されている。すなわち、隣り合うアクティブエリアＡＡに接続された２本のコンタクトＣＢのビット線方向における位置は、相互に異なっている。このため、コンタクトＣＢ間の距離は、アクティブエリアＡＡ間の距離よりも長く、ＡＡ−ＣＢ間距離よりも長い。
【００２４】
また、層間絶縁膜１８上であって、アクティブエリアＡＡの直上域を含む領域には、ビット線方向に延びるビット線（図示せず）が設けられている。各ビット線は各コンタクトＣＢの上端に接続されている。
【００２５】
一方、図３及び図４（ｂ）に示すように、セルアレイ領域Ｒｃａにおいては、ＳＴＩ１２の上部は、アクティブエリアＡＡ間のトレンチ１１から上方に突出している。また、アクティブエリアＡＡの直上域には、トンネル膜１５が設けられている。トンネル膜１５は、絶縁膜であり、半導体装置２の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。トンネル膜１５上には、ワード線方向に延びる複数本の積層体２１が形成されている。また、この複数本の積層体２１からなる組の両側には、ワード線方向に延びる積層体２２がそれぞれ１本ずつ形成されている。積層体２１及び２２は、複数本のアクティブエリアＡＡを跨ぐように配置されている。更に、アクティブエリアＡＡの最上層部分における積層体２１及び２２の直下域を除く領域には、ソース・ドレイン領域（図示せず）が形成されている。
【００２６】
各積層体２１においては、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極ＦＧが設けられている。浮遊ゲート電極ＦＧは、積層体２１毎に、且つ、アクティブエリアＡＡ毎に設けられている。すなわち、上方から見て、浮遊ゲート電極ＦＧは、ワード線方向及びビット線方向の双方に沿ってマトリクス状に配列されている。また、浮遊ゲート電極ＦＧの下部は、ＳＴＩ１２間に配置されており、浮遊ゲート電極ＦＧの上部は、ＳＴＩ１２の上面よりも上方に突出している。なお、浮遊ゲート電極ＦＧは、タングステン等の金属又はニッケルシリサイド等の金属シリサイドによって形成されていてもよい。
【００２７】
また、積層体２１においては、ＳＴＩ１２の上面並びに浮遊ゲート電極ＦＧにおけるＳＴＩ１２間から突出した部分の上面及び側面を覆うように、電極間絶縁膜２３が設けられている。電極間絶縁膜２３は、半導体装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、例えばシリコン酸化物によって形成されている。電極間絶縁膜２３上には、導電性材料、例えば、不純物が導入されたポリシリコンからなる制御ゲート電極ＣＧが設けられ、ワード線を構成している。なお、制御ゲート電極ＣＧは、タングステン等の金属又はニッケルシリサイド等の金属シリサイドによって形成されていてもよい。
【００２８】
一方、各積層体２２においては、Ｘ方向に延びる選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧは、例えば、アクティブエリアＡＡの直上域において、浮遊ゲート電極ＦＧを形成する導電性材料と制御ゲート電極ＣＧを形成する導電性材料とが電極間絶縁膜２３の開口部（図示せず）を介して接続されて形成されている。
そして、積層体２１及び２２を覆うように、ストッパ膜１６、層間絶縁膜１４、ストッパ膜１７及び層間絶縁膜１８（いずれも図４（ａ）参照）が設けられている。層間絶縁膜１８上には、上述のビット線が通過している。
【００２９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図５〜図１２は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）は図４（ａ）に相当する断面を示し、各図の（ｂ）は図４（ｂ）に相当する断面を示す。
【００３０】
先ず、図５（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。次に、シリコン基板１０上の全面に、トンネル膜１５（図４（ｂ）参照）となるシリコン酸化膜５１を成膜し、その後、浮遊ゲート電極ＦＧ（図４（ｂ）参照）となるポリシリコン膜５２を成膜する。次に、ポリシリコン膜５２上にマスク材５３を形成する。マスク材５３は、全面にマスク材料膜を堆積させ、その上にレジスト膜（図示せず）を成膜し、このレジスト膜をリソグラフィ法によってパターニングし、パターニングされたレジスト膜をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等のエッチングを施すことにより、形成する。マスク材５３は、アクティブエリアＡＡが形成される予定の領域を覆うように、ビット線方向に延びるストライプ状に形成する。
【００３１】
次に、マスク材５３をマスクとして、ＲＩＥ等のエッチングを施す。これにより、ポリシリコン膜５２、シリコン酸化膜５１及びシリコン基板１０の上部が選択的に除去される。この結果、ポリシリコン膜５２及びシリコン酸化膜５１がワード線方向に沿って分断されると共に、シリコン基板１０の上部にトレンチ１１が形成される。次に、全面にシリコン酸化物を堆積させて、トレンチ１１内及びその直上域に、ＳＴＩ１２を形成する。次に、マスク材５３をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施す。
【００３２】
次に、図６（ａ）及び（ｂ）に示すように、セルアレイ領域Ｒｃａを覆い、ビット線コンタクト領域Ｒｂｃを露出させるように、レジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとして、ＲＩＥ等のエッチングを施す。これにより、ビット線コンタクト領域Ｒｂｃにおいて、ＳＴＩ１２の上面を後退させて、アクティブエリアＡＡの上面よりも下方に位置させる。この結果、ＳＴＩ１２はトレンチ１１の下部のみに残留する。
【００３３】
次に、図７（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させることにより、絶縁ブロック１３を形成する。ビット線コンタクト領域Ｒｂｃにおいては、絶縁ブロック１３はトレンチ１１の上部を埋め込むと共に、シリコン酸化膜５１、ポリシリコン膜５２及びマスク５３を覆う。一方、セルアレイ領域Ｒｃａにおいては、絶縁ブロック１３はマスク材５３の上方のみに配置される。
【００３４】
次に、図８（ａ）及び（ｂ）に示すように、ポリシリコン膜５２をストッパとしてＣＭＰ等の平坦化処理を施す。これにより、マスク材５３（図７（ａ）及び（ｂ）参照）及び絶縁ブロック１３におけるポリシリコン膜５２よりも上方に位置していた部分が除去される。
【００３５】
次に、図９（ａ）及び（ｂ）に示すように、シリコン窒化物のエッチング速度に対してシリコン酸化物のエッチング速度が高くなるような条件で、全面にエッチングを施す。これにより、セルアレイ領域Ｒｃａにおいて、ＳＴＩ１２の上面を後退させて、ポリシリコン膜５２の上面と下面の間の位置とする。この結果、セルアレイ領域Ｒｃａにおいては、絶縁性部分（ＳＴＩ１２）が導電性部分（ポリシリコン膜５２）に対して落ち込んだ形状となる一方、ビット線コンタクト領域Ｒｂｃにおいては、絶縁性部分（絶縁ブロック１３）の上面が導電性部分（ポリシリコン膜５２）の上面とほぼ同じ高さに維持される。
【００３６】
次に、図１０（ａ）及び（ｂ）に示すように、全面にシリコン酸化物を堆積させて、電極間絶縁膜２３を形成する。次に、選択ゲート電極ＳＧ（図４（ｂ）参照）が形成される予定の領域の一部において、電極間絶縁膜２３に開口部（図示せず）を形成する。次に、全面に、不純物が導入されたポリシリコン等の導電性材料を堆積させて、導電膜５４を形成する。選択ゲート電極ＳＧが形成される予定の領域の一部において、導電膜５４は、電極間絶縁膜２３の開口部を介してポリシリコン膜５２に接触する。
【００３７】
次に、図１１（ａ）及び（ｂ）に示すように、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧを形成する予定の領域を覆い、それ以外の領域を露出させたマスク（図示せず）を形成し、このマスクを用いてＲＩＥ等のエッチングを施す。これにより、導電膜５４、電極間絶縁膜２３、ポリシリコン膜５２及びシリコン酸化膜５１を選択的に除去する。この結果、図１１（ａ）に示すように、ビット線コンタクト領域Ｒｂｃにおいては、導電膜５４、電極間絶縁膜２３、ポリシリコン膜５２及びシリコン酸化膜５１が除去される。
【００３８】
また、図１１（ｂ）に示すように、セルアレイ領域Ｒｃａにおいては、導電膜５４、電極間絶縁膜２３、ポリシリコン膜５２及びシリコン酸化膜５１がビット線方向に沿って分断され、ワード線方向に延びる積層体２１及び２２（図３参照）が形成される。このとき、導電膜５４における積層体２１内に位置する部分は、ワード線方向に延びる制御ゲート電極ＣＧとなる。また、導電膜５４及びポリシリコン膜５２における積層体２２内に位置する部分は、ワード線方向に延びる選択ゲート電極ＳＧとなる。なお、選択ゲート電極ＳＧを構成する導電膜５４及びポリシリコン膜５２は、電極間絶縁膜２３の開口部（図示せず）を介して相互に接続されている。
【００３９】
次に、積層体２１及び２２をマスクとして、不純物をイオン注入する。これにより、ビット線コンタクト領域Ｒｂｃにおいては、アクティブエリアＡＡの最上層部分にコンタクト層（図示せず）が形成され、セルアレイ領域Ｒｃａにおいては、アクティブエリアＡＡの最上層部分における積層体２１及び２２の直下域を除く領域に、ソース・ドレイン領域（図示せず）が形成される。
【００４０】
次に、図１２（ａ）及び（ｂ）に示すように、例えば堆積法により、シリコン基板１０の露出面上に、シリコン酸化膜１９を形成する。次に、全面にシリコン窒化物を堆積させてストッパ膜１６を形成し、シリコン酸化物を堆積させて層間絶縁膜１４を形成し、シリコン窒化物を堆積させてストッパ膜１７を形成し、シリコン酸化物を堆積させて層間絶縁膜１８を形成する。なお、セルアレイ領域Ｒｃａにおいては、ストッパ膜１６、層間絶縁膜１４、ストッパ膜１７及び層間絶縁膜１８は、積層体２１及び２２を覆うように形成されるが、図１２（ｂ）においては、図示が省略されている。
【００４１】
次に、図３及び図４（ａ）に示すように、層間絶縁膜１８上にマスク（図示せず）を形成する。このマスクには、コンタクトＣＢを形成するための開口部を形成する。この開口部の形状は、例えば、円形、長円形又は矩形とし、その位置は、開口部の中心がアクティブエリアＡＡの中心線の直上域に位置し、開口部の両端部が絶縁ブロック１３の直上域にはみ出すような位置を目標とする。なお、このマスクには、周辺回路領域にコンタクトを形成するための開口部を併せて形成してもよい。
【００４２】
次に、このマスクをマスクとして、ＲＩＥ等のエッチングを施す。このエッチングの条件は、シリコン酸化物をエッチングしシリコン窒化物をほとんどエッチングしないような条件とする。これにより、ストッパ膜１７をストッパとして層間絶縁膜１８がエッチングされて、層間絶縁膜１８内にコンタクトホール５５が形成される。次に、条件をシリコン窒化物をエッチングするような条件に変え、同じマスクを用いて、エッチングを行う。これにより、層間絶縁膜１４をストッパとしてストッパ膜１７がエッチングされて、コンタクトホール５５がストッパ膜１７内を下方に向けて延伸する。
【００４３】
次に、再び条件をシリコン酸化物をエッチングしシリコン窒化物をほとんどエッチングしないような条件とし、同じマスクを用いて、エッチングを行う。これにより、層間絶縁膜１４がエッチングされて、コンタクトホール５５が層間絶縁膜１４内を下方に向けて延伸する。このとき、コンタクトホール５５の一部分は、ストッパ膜１６における絶縁ブロック１３を覆う部分に到達するが、ストッパ膜１６はシリコン窒化物により形成されているため、ストッパ膜１６のエッチング速度は、層間絶縁膜１４のエッチング速度と比較して、著しく小さい。このため、層間絶縁膜１４をエッチングしている間に、ストッパ膜１６がエッチングされることはほとんどなく、コンタクトホール５５はストッパ膜１６を貫通しないか、仮にストッパ膜１６を貫通したとしても、絶縁ブロック１３もシリコン窒化物により形成されているため、絶縁ブロック１３内にはほとんど進入せず、絶縁ブロック１３を貫通することはない。この結果、コンタクトホール５５は、絶縁ブロック１３を迂回するような形状となり、ストッパ膜１６におけるアクティブエリアＡＡの直上域に配置された部分に到達する。
【００４４】
次に、シリコン窒化物をエッチングする条件でエッチングを行い、コンタクトホール５５にストッパ膜１６を貫通させる。次に、シリコン酸化物をエッチングする条件でエッチングを行い、コンタクトホール５５にシリコン酸化膜１９を貫通させる。これにより、コンタクトホール５５がアクティブエリアＡＡに到達する。なお、このとき、コンタクトホール５５は、アクティブエリアＡＡを掘り込んでも構わない。次に、コンタクトホール５５内に金属等の導電性材料を埋め込む。これにより、コンタクトＣＢが形成される。その後、層間絶縁膜１８上にビット線方向に延びるビット線（図示せず）を形成し、コンタクトＣＢに接続させる。このようにして、本実施形態に係る半導体装置２が製造される。
【００４５】
次に、本実施形態の効果について説明する。
本実施形態においては、メモリ領域及び周辺回路領域が設定され、メモリ領域においてセルアレイ領域Ｒｃａ及びビット線コンタクト領域Ｒｂｃが設定された半導体装置２において、前述の第１の実施形態と同様な効果を得ることができる。すなわち、十分なＡＡ−ＣＢ間距離を確保しつつ、アクティブエリアＡＡの配列周期を短くして、半導体装置２の微細化を図ることができる。
【００４６】
また、本実施形態においては、アクティブエリアＡＡの上面を基準とした絶縁ブロック１３の上端の高さｈが、ワード線方向におけるアクティブエリアＡＡの配列周期の半分よりも大きい。これにより、ＡＡ−ＣＢ間距離がより確実に確保される。
【００４７】
更に、本実施形態においては、コンタクトＣＢの下端の幅（ワード線方向における長さ）を、アクティブエリアＡＡの上端の幅（ワード線方向における長さ）よりも太くしている。これにより、アクティブエリアＡＡに対するコンタクトＣＢの位置がずれた場合でも、アクティブエリアＡＡの全幅にわたって、コンタクトＣＢを接触させることができ、コンタクトＣＢとアクティブエリアＡＡとの接触抵抗を低く抑えることができる。そして、この場合においても、コンタクトＣＢと隣のアクティブエリアＡＡとの間には絶縁ブロック１３が介在しているため、必要なＡＡ−ＣＢ間距離を確保し、耐圧を確保することができる。
【００４８】
更に、本実施形態によれば、上述の半導体装置２を、通常の半導体プロセスを用いて製造することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４９】
次に、第３の実施形態について説明する。
図１３は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１３は、図４（ａ）に相当する断面を示す。すなわち、ビット線コンタクト領域Ｒｂｃにおけるビット線方向に対して垂直な断面を示している。
【００５０】
図１３に示すように、本実施形態に係る半導体装置３は、前述の第２の実施形態に係る半導体装置２（図４（ａ）参照）と比較して、絶縁ブロック１３の位置が低い点が異なっている。但し、この場合においても、アクティブエリアＡＡの上面を基準とした絶縁ブロック１３の上端の高さは、ワード線方向におけるアクティブエリアＡＡの配列周期の半分より大きいことが好ましい。このような半導体装置３は、図６（ａ）及び（ｂ）に示す工程において、ＳＴＩ１２の上面をより下方まで後退させ、図１１（ａ）及び（ｂ）に示す工程において、積層体２１及び２２を加工する際に、絶縁ブロック１３も途中までエッチングすることによって、製造される。本実施形態における上記以外の構成、製造方法及び効果は、前述の第２の実施形態と同様である。
【００５１】
次に、第４の実施形態について説明する。
図１４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１４は、図４（ｂ）に相当する断面を示す。すなわち、セルアレイ領域Ｒｃａにおけるビット線方向に対して垂直な断面を示している。
【００５２】
図１４に示すように、本実施形態に係る半導体装置４は、前述の第２の実施形態に係る半導体装置２（図４（ｂ）参照）と比較して、導電性材料からなる浮遊ゲート電極ＦＧ（図４（ｂ）参照）の替わりに、絶縁性材料、例えば、シリコン窒化物からなる電荷蓄積部材３１が設けられている点が異なっている。電荷蓄積部材３１は、電荷を蓄積する能力がある絶縁性材料からなる部材であり、例えば、電子のトラップサイトを含んでいる。また、電荷蓄積部材３１の上面はＳＴＩ１２の上面と同一平面を構成し、電極間絶縁膜２３は平坦である。
【００５３】
本実施形態によれば、制御ゲート電極ＣＧ、電極間絶縁膜２３、電荷蓄積部材３１、トンネル膜１５及びアクティブエリアＡＡにより、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造が実現される。本実施形態における上記以外の構成、製造方法及び効果は、前述の第２の実施形態と同様である。
【００５４】
次に、第５の実施形態について説明する。
図１５（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１５（ａ）は図４（ａ）に相当する断面を示し、図１５（ｂ）は図４（ｂ）に相当する断面を示す。
【００５５】
図１５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置５は、前述の第２の実施形態に係る半導体装置２（図４（ａ）及び（ｂ）参照）と比較して、ＳＴＩ（素子分離絶縁体）１２内に、ビット線方向に延びるエアギャップ３６が形成されている点が異なっている。エアギャップ３６は、それぞれ複数のセルアレイ領域Ｒｃａ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域（図示せず）にわたって形成されている。
【００５６】
本実施形態においては、ＳＴＩ１２内にエアギャップ３６を形成することにより、アクティブエリアＡＡ間の部分の誘電率を低減し、アクティブエリアＡＡ間の干渉を抑制することができる。また、ビット線コンタクト領域Ｒｂｃにおいて、層間絶縁膜１４とＳＴＩ１２との間に絶縁ブロック１３が設けられているため、コンタクトホール５５がエアギャップ３６に連通してしまうことがなく、従って、コンタクトＣＢを形成する金属材料がエアギャップ３６内に侵入することがない。このため、金属材料がコンタクトホール５５を介してエアギャップ３６内に侵入し、浮遊ゲート電極ＦＧの近傍に到達して、浮遊ゲート電極ＦＧ同士を短絡させてしまう等の不具合が発生することがない。このように、本実施形態によれば、アクティブエリアＡＡ間の干渉を抑制するためにエアギャップ３６を形成しても、絶縁ブロック１３が設けられているため、エアギャップ３６内にコンタクトＣＢを形成する金属材料が侵入することを防止できる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第２の実施形態と同様である。
【００５７】
なお、前述の各実施形態においては、絶縁ブロック１３がシリコン窒化物（ＳｉＮ）によって形成されている例を示したが、これには限定されない。絶縁性ブロック１３の材料は、層間絶縁膜１４との間でエッチング選択比をとれる絶縁性材料であればよく、上述のシリコン窒化物（ＳｉＮ）の他に、例えば、カーボンドープドシリコン（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸窒化物（ＳｉＯＮ）及びアルミナ（Ａｌ２Ｏ３）から選択することもできる。また、層間絶縁膜１４の材料も、シリコン酸化物（ＳｉＯ２）には限定されず、絶縁ブロック１３との間でエッチング選択比がとれる絶縁性材料であればよい。但し、絶縁ブロック１３及び層間絶縁膜１４の材料をシリコンを含む材料とすると、シリコン基板との整合性が良好で、シリコンプロセスにおける取り扱いも容易である。
【００５８】
以上説明した実施形態によれば、微細化が可能な半導体装置を実現することができる。
【００５９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６０】
１、２、３、４、５：半導体装置、１０：シリコン基板、１０ａ：上面、１１：トレンチ、１２：ＳＴＩ、１３：絶縁ブロック、１４：層間絶縁膜、１５：トンネル膜、１６、１７：ストッパ膜、１８：層間絶縁膜、１９：シリコン酸化膜、２１、２２：積層体、２３：電極間絶縁膜、３１：電荷蓄積部材、３６：エアギャップ、５１：シリコン酸化膜、５２：ポリシリコン膜、５３：マスク材、５４：導電膜、５５：コンタクトホール、１０１：半導体装置、ＡＡ：アクティブエリア、ＣＢ：コンタクト、ＣＧ：制御ゲート電極、Ｄ：ＡＡ−ＣＢ間距離、ＦＧ：浮遊ゲート電極、Ｒｂｃ：ビット線コンタクト領域、Ｒｃａ：セルアレイ領域、ＳＧ：選択ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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