(57)【要約】【課題】半導体モジュールを製造する際に構成部材のハンドリングを容易にし、半導体モジュールの製造プロセスを簡略化する。【解決手段】銅板を接着層３１０により基材３００に保持した状態で、銅板を選択的に除去して突起電極３２および配線層３０を形成する。続いて、配線層３０、突起電極３２および接着層３１０の上にＡｕ／Ｎｉ層３４が露出するように絶縁樹脂層２０を積層して素子搭載用基板を形成する。基材３００に保持された素子搭載用基板と半導体素子とを仮圧着した後、基材３００および接着層３１０を除去し、素子搭載用基板と半導体素子とを本圧着する。【選択図】図４
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【特許請求の範囲】
【請求項１】
基材に保持された金属板を選択的に除去して、基板電極が設けられた配線層を形成する工程と、
前記基板電極の頂部面自体または前記基板電極の頂部面に設けられた金属層が露出するように、前記基材の上に絶縁樹脂層を形成して、前記配線層、前記基板電極および前記絶縁樹脂層を含む素子搭載用基板を形成する工程と、
前記基板電極の頂部面と半導体素子に設けられた素子電極とが電気的に接続するように、前記基材に保持された状態の前記素子搭載用基板と前記半導体素子とを圧着する工程と、
前記基材を除去する工程と、
を備えることを特徴とする半導体モジュールの製造方法。
【請求項２】
前記基板電極が前記金属板を選択的に除去することによって前記配線層と一体的に形成された突起電極である請求項１に記載の半導体モジュールの製造方法。
【請求項３】
前記基材が透明であり、
前記素子搭載用基板を前記半導体素子に圧着する際に、前記基材を通して前記半導体素子の位置を確認して、前記素子搭載用基板と前記半導体素子とを位置合わせする請求項１または２に記載の半導体モジュールの製造方法。
【請求項４】
前記半導体素子に前記素子搭載用基板を圧着し、前記基材を除去した後、前記絶縁樹脂層を除去し、前記絶縁樹脂層に代えて前記絶縁樹脂層と機能が異なる別の絶縁樹脂層を形成する工程を備える請求項１乃至３のいずれか１項に記載の半導体モジュールの製造方法。
【請求項５】
絶縁樹脂層と、
前記絶縁樹脂層の一方の主表面に設けられた配線層と、
前記配線層から前記絶縁樹脂層側に突出している突起電極と、
前記突起電極に対向する素子電極が設けられた半導体素子と、
を備え、
前記配線層の端面が、半導体素子に近づくにつれて配線層の形成領域の内側に入り込むようなテーパー状であり、
前記突起電極が前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続されていることを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子搭載用基板に半導体素子が搭載された半導体モジュールおよび半導体モジュールの製造方法に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使いやすく便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数（入出力部の数）が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体モジュールの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２２３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体モジュールが小型化するにつれて、半導体モジュールを構成する配線基板、すなわち、素子搭載用基板中の配線層の高密度化、薄膜化が進んでいる。このため、製造プロセスの過程で配線層を形成するための金属板にしわが生じることで製造歩留まりの低下を招きやすくなり、加工中の配線層の取り扱いや、素子搭載用基板を半導体素子に圧着する際のハンドリングが難しくなっていた。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体モジュールを製造する際に構成部材のハンドリングを容易にし、半導体モジュールの製造プロセスを簡略化することができる技術の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、基材に保持された金属板を選択的に除去して、基板電極が設けられた配線層を形成する工程と、基板電極の頂部面自体または前記基板電極の頂部面に設けられた金属層が露出するように、基材の上に絶縁樹脂層を形成して、配線層、基板電極および絶縁樹脂層を含む素子搭載用基板を形成する工程と、基板電極の頂部面と半導体素子に設けられた素子電極とが電気的に接続するように、基材に保持された状態の素子搭載用基板と半導体素子とを仮圧着する工程と、基材を除去する工程と、を備えることを特徴とする。
【０００７】
この態様の半導体モジュールの製造方法によれば、金属板が基材に支持された状態で、基板電極や配線層の形成工程が実施されるため、金属板のハンドリングが容易であり、配線層や基板電極を破損する可能性を低減することができる。この結果、半導体モジュールの製造歩留まりを向上させることができる。
【０００８】
上記態様の半導体モジュールの製造方法において、基板電極が金属板を選択的に除去することによって配線層と一体的に形成された突起電極であってもよい。また、基材が透明であり、素子搭載用基板を半導体素子に圧着する際に、基材を通して半導体素子の位置を確認して、素子搭載用基板と半導体素子とを位置合わせしてもよい。また、半導体素子に素子搭載用基板を圧着し、前記基材を除去した後、絶縁樹脂層を除去し、絶縁樹脂層に代えて絶縁樹脂層と機能が異なる別の絶縁樹脂層を形成する工程を備えてもよい。
【０００９】
本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層から絶縁樹脂層側に突出している突起電極と、突起電極に対向する素子電極が設けられた半導体素子と、を備え、配線層の端面が、半導体素子に近づくにつれて配線層の形成領域の内側に入り込むようなテーパー状であり、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されていることを特徴とする。
【００１０】
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
【発明の効果】
【００１１】
本発明によれば、配線層を形成するための金属板のハンドリングを容易にし、半導体モジュールの製造プロセスを簡略化することができる
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体モジュールの構成を示す概略断面図である。
【図２】半導体モジュールの第１の製造方法を示す工程断面図である。
【図３】半導体モジュールの第１の製造方法を示す工程断面図である。
【図４】半導体モジュールの第１の製造方法を示す工程断面図である。
【図５】半導体モジュールの第１の製造方法を示す工程断面図である。
【図６】半導体モジュールの第１の製造方法を示す工程断面図である。
【図７】半導体モジュールの第１の製造方法を示す工程断面図である。
【図８】半導体モジュールの第２の製造方法を示す工程断面図である。
【図９】半導体モジュールの第３の製造方法を示す工程断面図である。
【図１０】図１０（Ａ）は、半導体モジュールの第３の製造方法を示す工程断面図である。図１０（Ｂ）は、実施の形態２に係る半導体モジュールの構成を示す概略断面図である。
【図１１】図１１（Ａ）は、半導体モジュールの第４の製造方法を示す工程断面図である。図１１（Ｂ）は、実施の形態３に係る半導体モジュールの構成を示す概略断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、実施の形態１に係る半導体モジュール１０の構成を示す概略断面図である。半導体モジュール１０は、素子搭載用基板１２および素子搭載用基板１２と貼り合わされた半導体素子１００とを備える。
【００１５】
素子搭載用基板１２は、絶縁性の樹脂で形成された絶縁樹脂層２０と、絶縁樹脂層２０の一方の主表面に設けられた配線層３０と、配線層３０と電気的に接続され、配線層３０から絶縁樹脂層２０の側に突出している複数の突起電極３２とを主な構成として備える。
【００１６】
絶縁樹脂層２０を構成する材料としては、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂が例示される。半導体モジュール１０の放熱性向上の観点から、絶縁樹脂層２０は高熱伝導性を有することが望ましい。このため、絶縁樹脂層２０は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金やアルミナなどを高熱伝導性フィラーとして含有することが好ましい。
【００１７】
配線層３０は、絶縁樹脂層２０の一方の主表面に設けられており、導電材料、好ましくは圧延金属や電解箔、さらには圧延銅や電解銅箔により形成される。配線層３０には、絶縁樹脂層２０の側に複数の突起電極３２が突設されている。本実施の形態においては、配線層３０と突起電極３２とは一体的に形成されているが、特にこれに限定されない。
【００１８】
配線層３０の端面Ｅは、絶縁樹脂層２０と接している。この配線層３０の端面Ｅは、半導体素子１００に近づくにつれて配線層３０の形成領域の内側に入り込むようなテーパー状となっている。
【００１９】
突起電極３２は、たとえば平面視で丸型であり、頂部に近づくにつれて径が細くなるように形成された側面を備えている。なお、突起電極３２の形状は特に限定されず、たとえば、所定の径を有する円柱状であってもよい。また、平面視で四角形などの多角形であってもよい。
【００２０】
突起電極３２の頂部面および側面には、Ａｕ／Ｎｉ層３４が設けられている。Ａｕ／Ｎｉ層３４は、露出面となるＡｕ層と、Ａｕ層と突起電極３２の頂部面との間に介在するＮｉ層からなる。
【００２１】
配線層３０の絶縁樹脂層２０と反対側の主表面には、配線層３０の酸化などを防ぐための保護層７０が設けられている。保護層７０としては、ソルダーレジスト層などが挙げられる。保護層７０の所定の領域には開口部７２が形成されており、開口部７２によって配線層３０の一部が露出している。開口部７２内には外部接続電極としてのはんだボール８０が形成され、はんだボール８０と配線層３０とが電気的に接続されている。はんだボール８０を形成する位置、すなわち開口部７２の形成領域は、たとえば再配線（配線層３０）で引き回した先の端部である。
【００２２】
半導体素子１００は、半導体基板５０、素子電極５２、Ａｕ／Ｎｉ層５４および保護層５６を有する。半導体基板５０の一方の主表面に素子電極５２、Ａｕ／Ｎｉ層５４および保護層５６が形成されている。具体的には、半導体基板５０は、Ｐ型シリコン基板などのシリコン基板である。半導体基板５０の一方の主表面には、所定の集積回路（図示せず）およびその外周縁部に位置する素子電極５２とが形成されている。素子電極５２の材料にはアルミニウムや銅などの金属が採用される。素子電極５２を除いた半導体基板５０の主表面上に、半導体基板５０を保護するための絶縁性の保護層５６が形成されている。保護層５６としてはシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）やポリイミド（ＰＩ）などが採用される。また、素子電極５２の上にＡｕ層が露出面となるようなＡｕ／Ｎｉ層５４が形成されている。
【００２３】
突起電極３２の頂部面に設けられたＡｕ／Ｎｉ層３４の金と、素子電極５２の表面に設けられたＡｕ／Ｎｉ層５４の金とが金−金接合することにより、突起電極３２と、これに対応する素子電極５２とが電気的に接続されている。なお、Ａｕ／Ｎｉ層３４とＡｕ／Ｎｉ層５４とが金−金接合することは、突起電極３２と、これに対応する素子電極５２との電気的な接続の信頼性の向上に寄与している。
【００２４】
本実施の形態の半導体モジュール１０によれば、素子搭載用基板１２と半導体素子１００とを圧着する際に、配線層３０と半導体素子１００との間の絶縁樹脂層２０が配線層３０の端面Ｅに沿って流動しやすくなるため、隅々にまで絶縁樹脂層２０が充填されることから、絶縁樹脂層２０と配線層３０との密着性を高めることができる。
【００２５】
また、配線層３０間が短絡していないことを顕微鏡を用いて検査する場合に、端面Ｅにおいて、半導体素子１００から遠い方の端部に焦点を合わせて観察を行えば済むため、検査に要する手間を低減することができる。
【００２６】
（半導体モジュールの第１の製造方法）
実施の形態に係る半導体モジュール１０の製造方法について図２乃至７を参照して説明する。
【００２７】
まず、図２（Ａ）に示すように、図１に示したような突起電極３２の高さと配線層３０の厚さとの和と同等な厚さを有する金属板としての銅板２００を用意する。銅板２００の厚さは、たとえば４０μｍである。銅板２００としては圧延された銅からなる圧延銅や、電解銅箔が採用される。この銅板２００を支持部材としての基材３００に接着層３１０を用いて貼り付ける。基材３００は透明であることが好ましく、ガラス基板やＰＥＴフィルムが好適である。
【００２８】
次に、図２（Ｂ）に示すように、スクライブラインＬによって囲まれた各区画において、図１に示した突起電極３２の形成予定領域に対応したパターンに合わせてレジスト２０２をリソグラフィ法により選択的に形成する。具体的には、ラミネーター装置を用いて銅板２００に所定膜厚のレジスト膜を貼り付け、突起電極３２のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板２００の上にレジスト２０２が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板２００の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
【００２９】
次に、図２（Ｃ）に示すように、レジスト２０２をマスクとして塩化第二鉄溶液などの薬液を用いたウェットエッチング処理を行うことにより、銅板２００の表面Ｓから突出する所定パターンの突起電極３２を形成する。この際、突起電極３２はその先端部に近づくにつれて径（寸法）が細くなるテーパー状の側面部を有するように形成される。なお、突起電極３２の高さは、たとえば、２０μｍである。続いて、レジスト２０２およびレジスト保護膜を剥離剤を用いて剥離する。以上説明した工程により、銅板２００に突起電極３２が一体的に形成される。なお、突起電極３２は、素子搭載用基板側の電極である「基板電極」の一例である。
【００３０】
次に、図３（Ａ）に示すように、突起電極３２が露出するような開口部を有するレジスト２０４をリソグラフィ法により選択的に形成する。具体的には、ラミネーター装置を用いて銅板２００に所定膜厚のレジスト膜を貼り付け、突起電極３２に対応する開口部をマスクするようなパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板２００の上にレジスト２０４が選択的に形成される。
【００３１】
次に、図３（Ｂ）に示すように、レジスト２０４に設けられた開口部内に露出した突起電極３２の頂部面および側面に電解めっき法または無電解めっき法によりＡｕ／Ｎｉ層３４を形成する。Ａｕ／Ｎｉ層３４では、Ａｕ層が露出面となり、Ａｕ層と突起電極３２の頂部面との間にＮｉ層が介在する。Ａｕ／Ｎｉ層３４のうち、たとえば、Ａｕ層の厚さは０．２５μｍ、Ｎｉ層の厚さは１〜３μｍである。なお、Ａｕ／Ｎｉ層３４に代えて、たとえば金ペーストなどの導電性ペーストを用いて突起電極３２の頂部面および側面に金属層を形成してもよい。
【００３２】
次に、図３（Ｃ）に示すように、配線層形成領域に対応するレジスト２０６をリソグラフィ法により選択的に形成する。具体的には、ラミネーター装置を用いて銅板２００に所定膜厚のレジスト膜を貼り付け、配線層形成領域に対応するパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板２００の上にレジスト２０６が選択的に形成される。
【００３３】
次に、図４（Ａ）に示すように、レジスト２０６をマスクとして塩化第二鉄溶液などの薬液を用いたウェットエッチング処理を行うことにより、銅板２００を所定の配線パターンに加工して配線層（再配線）３０を形成する。これにより、所定の突起電極３２が一体的に設けられた配線層３０が形成される。言い換えると、突起電極３２と配線層３０とが同一材料にて連続的に形成されている。上述したように、加工前の銅板２００の厚さが４０μで、突起電極３２の高さが２０μｍの場合には、配線層３０の厚さは２０μｍとなる。
【００３４】
次に、図４（Ｂ）に示すように、ロールラミネータやホットプレス機を用いて、配線層３０、突起電極３２および接着層３１０の上に絶縁樹脂層２０を積層する。絶縁樹脂層２０としては、たとえば、熱硬化性のエポキシ系接着樹脂フィルムが用いられる。積層される絶縁樹脂層２０の厚さは、突起電極３２の頂部面に形成されたＡｕ／Ｎｉ層３４を被覆するのに十分な厚みであればよい。後述する工程において、半導体基板５０に貼り合わせるため、エポキシ系接着樹脂フィルムの積層時の温度は、エポキシ系接着樹脂フィルムが完全硬化しない温度（１００℃以下）が好ましい。
【００３５】
次に、図４（Ｃ）に示すように、Ｏ２プラズマエッチングや研磨処理を用いて、突起電極３２の頂部面に設けられたＡｕ／Ｎｉ層３４が露出し、かつ突起電極３２の頂部面と絶縁樹脂層２０の露出面が面一になるように絶縁樹脂層２０を薄膜化する。これにより、配線層３０、突起電極３２および絶縁樹脂層２０からなる素子搭載用基板１２が形成される。
【００３６】
次に、図５（Ａ）に示すように、半導体素子１００として、一方の主表面に素子電極５２、Ａｕ／Ｎｉ層５４および保護層５６が形成された半導体基板５０を用意する。具体的には、Ｐ型シリコン基板などの半導体基板５０に対して、周知のリソグラフィ技術、エッチング技術、イオン注入技術、成膜技術、及び熱処理技術などを組み合わせた半導体製造プロセスを用いて一方の主表面に所定の集積回路とその外周縁部に素子電極５２を形成する。素子電極５２の材料にはアルミニウムや銅などの金属が採用される。これらの素子電極５２を除いた半導体基板５０の主表面上に、半導体基板５０を保護するための絶縁性の保護層５６が形成されている。保護層５６としてはシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）やポリイミド（ＰＩ）などが採用される。また、素子電極５２の上にＡｕ層が露出面となるようなＡｕ／Ｎｉ層５４を形成する。Ａｕ／Ｎｉ層５４の層構成および形成方法は、Ａｕ／Ｎｉ層３４と同様であり、素子電極５２の表面が露出するような開口部を有するマスクを形成した状態で、当該開口部内に電解めっき、または無電解めっきを行うことにより形成することができる。
【００３７】
次に、図５（Ｂ）に示すように、素子電極５２に設けられたＡｕ／Ｎｉ層５４と、Ａｕ／Ｎｉ層５４に対応して突起電極３２の頂部面に設けられたＡｕ／Ｎｉ層３４とを位置合わせした後、素子搭載用基板１２と半導体素子１００とをプレス機を用いて貼り合わせて仮圧着する。本工程で素子搭載用基板１２と半導体素子１００とを貼り合わせる際の貼り合わせ時間、圧力は、たとえば、それぞれ３分間、１ＭＰａである。
【００３８】
この段階では、配線層３０が既にパターニングされており、配線層３０が存在しない領域では、基材３００、接着層３１０および絶縁樹脂層２０を通して、半導体基板５０を視認可能である。このため、半導体基板５０にアライメントマーク（図示せず）を設けておくことにより、半導体基板５０側のアライメントマークを直接観察しながら素子搭載用基板１２と半導体基板５０とを位置あわせすることができる。
【００３９】
次に、図６（Ａ）に示すように、基材３００および接着層３１０を除去した後、プレス機を用いて、素子搭載用基板１２と半導体素子１００とを本圧着する。この際に、絶縁樹脂層２０は熱硬化する。素子搭載用基板１２と半導体素子１００とを本圧着する際の時間、圧力は、それぞれ、たとえば１０分間、１０ＭＰａである。なお、この本圧着は、上述の仮圧着と同時に行ってもよい。
【００４０】
突起電極３２の頂部面に設けられたＡｕ／Ｎｉ層３４が露出した状態で、本圧着することにより、Ａｕ／Ｎｉ層３４とＡｕ／Ｎｉ層５４との間に残渣が生じることが抑制されるため、突起電極３２と素子電極５２との電気的な接続の信頼性を向上させることができる。
【００４１】
次に、図６（Ｂ）に示すように、配線層３０および露出した絶縁樹脂層２０の上面に保護層（フォトソルダーレジスト層）７０を積層した後、フォトリソグラフィ法により保護層７０の所定領域（はんだボール搭載領域）に開口部７２を設ける。保護層７０は配線層３０の保護膜として機能する。保護層７０にはエポキシ樹脂などが採用され、その膜厚は、たとえば、約３０μｍである。
【００４２】
次に、図７（Ａ）に示すように、保護層７０の開口部７２にスクリーン印刷法によりはんだボール８０を搭載する。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷し、はんだ溶融温度に加熱することではんだボール８０を形成する。
【００４３】
次に、図７（Ｂ）に示すように、スクライブラインＬに沿ってダイシング加工を行うことにより、半導体モジュール１０を個片化する。
【００４４】
以上の工程によれば、実施の形態１に係る半導体モジュール１０を製造することができる。上述した半導体モジュール１０の製造方法では、銅板２００が基材３００に支持された状態で、突起電極３２、Ａｕ／Ｎｉ層３４および配線層３０の形成工程が実施されるため、これらの工程における銅板２００のハンドリングが容易であり、配線層３０や突起電極３２を破損する可能性を低減することができる。この結果、半導体モジュール１０の製造歩留まりを向上させることができる。
【００４５】
また、素子搭載用基板１２を半導体素子１００に本圧着する際に、素子搭載用基板１２において配線層３０が既に形成されており、配線層３０を形成するための余分な金属部分がない。このため、素子搭載用基板１２を半導体素子１００に本圧着した場合に生じる反りを低減することができる。
【００４６】
また、銅板２００から配線層３０を形成する前に、銅板２００の厚みを配線層３０の厚みにエッチダウンして調整する必要がないため、製造時間の短縮を図ることができるとともに、配線層３０の厚みにばらつきが生じることを抑制することができる。
【００４７】
なお、本製造方法では、突起電極３２の頂部面に形成されたＡｕ／Ｎｉ層３４を絶縁樹脂層２０で被覆した後に、絶縁樹脂層２０を薄膜化して突起電極３２の頂部面に形成されたＡｕ／Ｎｉ層３４を露出させているが（図４（Ａ）、図４（Ｂ）参照）、絶縁樹脂層２０の形成方法はこれに限られない。たとえば、絶縁樹脂層２０の粘度や塗布量を調節することにより、突起電極３２の頂部面に形成されたＡｕ／Ｎｉ層３４が露出するように絶縁樹脂層２０を積層することもできる。また、絶縁樹脂層２０を感光性樹脂とし、絶縁樹脂層２０を積層した後に、突起電極３２の頂部面に形成されたＡｕ／Ｎｉ層３４部分をマスクして露光、現像することにより、突起電極３２の頂部面に形成されたＡｕ／Ｎｉ層３４が露出するように絶縁樹脂層２０を形成してもよい。
【００４８】
（半導体モジュールの第２の製造方法）
半導体モジュールの第２の製造方法は、図６（Ａ）に示す工程までは、半導体モジュールの第１の製造方法と同様である。半導体モジュールの第２の製造方法では、図６（Ａ）に示す工程の後に、図８（Ａ）に示すように、ＮａＯＨ、アセトンなどの溶剤や、Ｏ２プラズマなどを用いて絶縁樹脂層２０を除去する。
【００４９】
次に、図８（Ｂ）に示すように、配線層３０と半導体素子１００との間に絶縁樹脂層２０’を注入する。このときに用いる絶縁樹脂層２０’は、熱伝導性が高いフィラーの含有率が絶縁樹脂層２０に比べて高い絶縁樹脂層や、絶縁樹脂層２０よりも接着強度が高い絶縁樹脂層などであり、絶縁樹脂層２０に比べて高機能である。なお、図８（Ｂ）に示す矢印は、注入された絶縁樹脂層２０’の流れを模式的に示す。
【００５０】
このように、絶縁樹脂層２０を高機能型の絶縁樹脂層２０’に入れ替えた後、半導体モジュールの第１の製造方法と同様に、図６（Ｂ）〜図７（Ｂ）に示す工程を実施することにより、図１に示す構成において、絶縁樹脂層２０が高機能型の絶縁樹脂層２０’に入れ替えられた半導体モジュール１０が製造される。
【００５１】
半導体モジュールの第２の製造方法を採用する場合の効果について以下に述べる。配線層３０の端面Ｅは、半導体素子１００に近づくにつれて配線層３０の形成領域の内側に入り込むようなテーパー状となっている。また、突起電極３２は、頂部に近づくにつれて径が細くなるような形状になっている。言い換えると、配線層３０および突起電極３２と半導体素子１００との間の開口部が半導体素子１００に近づくにつれて広がるように、配線層３０の端面および突起電極３２の側面がテーパー状となっている。このため、絶縁樹脂層２０’を注入する際に、絶縁樹脂層２０’が開口部内にスムースに流れ込むため、配線層３０、突起電極３２および半導体モジュール１０と絶縁樹脂層２０’との間にボイドが発生することが抑制される。この結果、半導体モジュール１０の製造歩留まりや、動作信頼性を向上させることができる。
【００５２】
また、本圧着に用いる絶縁樹脂層２０のフィラーの含有率を相対的に低くすることにより、突起電極３２と素子電極５２とをＡｕ−Ａｕ接合を介して接合する際に、絶縁樹脂層２０中のフィラーが接合界面に残渣として介在する可能性を低減することができる。このため、突起電極３２と素子電極５２との接続信頼性を十分に確保した上で、絶縁樹脂層２０をより高機能な絶縁樹脂層２０’に入れ替えることで、接続信頼性の向上と絶縁樹脂層２０’の高機能化の両立を図ることができる。
【００５３】
（半導体モジュールの第３の製造方法）
図９（Ａ）に示すように、素子電極に対応するＡｕ／Ｎｉ層の形成領域が露出するような開口部を有するレジスト２０８を形成する。
【００５４】
次に、図９（Ｂ）に示すように、電解めっき法または無電解めっき法により開口部内にＡｕ／Ｎｉ層３４を形成する。
【００５５】
次に、図９（Ｃ）に示すように、レジスト２０８を除去した後、Ａｕ／Ｎｉ層３４をマスクとして銅板２００をエッチングすることにより、突起電極３２を形成する。
【００５６】
次に、図１０（Ａ）に示すように、リソグラフィ法およびエッチング法を用いて銅板２００を所定の配線パターンに加工して配線層３０を形成する。
【００５７】
続いて、図４（Ｂ）〜図７（Ｂ）と同様な工程を実施することにより、図１０（Ｂ）に示す実施の形態２に係る半導体モジュール１０を製造することができる。実施の形態２に係る半導体モジュール１０は、Ａｕ／Ｎｉ層３４が突起電極３２の頂部面にのみ設けられていることを除き、実施の形態１の半導体モジュール１０と同様な構成を有する。
【００５８】
半導体モジュールの第３の製造方法では、Ａｕ／Ｎｉ層３４が銅板２００から突起電極３２を形成するためのマスクを兼ねているため、マスクの形成や除去に要する工程を省略することができる。このため、半導体モジュールの製造プロセスをより簡略化し、製造時間や製造コストの低減を図ることがきる。
【００５９】
（半導体モジュールの第４の製造方法）
図９（Ｂ）に示す工程の後、銅板２００をパターニングすることにより、配線層３０を形成してもよい（図１１（Ａ）参照）。すなわち、半導体モジュールの第４の製造方法では、銅板２００から突起電極が形成されず、銅板２００の加工により、銅板２００と同等な厚さの配線層３０が形成される。続いて、図４（Ｂ）〜図７（Ｂ）と同様な工程を実施することにより、図１１（Ｂ）に示す実施の形態３に係る半導体モジュール１０を製造することができる。図１１（Ｂ）に示すように、実施の形態３に係る半導体モジュール１０では、配線層３０の一方の主表面に設けられたＡｕ／Ｎｉ層３４が半導体素子１００のＡｕ／Ｎｉ層５４と接続されている。
【００６０】
半導体モジュールの第４の製造方法では、素子搭載用基板１２において突起電極が形成されていない。このため、配線層３０の厚さを銅板２００の厚さと同等とすることができるので、半導体モジュール１０に反りが発生することを抑制しつつ、配線層３０の厚膜化を図ることができる。
【００６１】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００６２】
たとえば、上述の実施の形態１および実施の形態２の半導体モジュールでは、突起電極３２と素子電極５２とがＡｕ−Ａｕ接続により電気的に接続されているが、突起電極３２の頂部面にＳｎめっき層を施し、突起電極３２と素子電極５２とをＳｎ−Ａｕ接続により電気的に接続してもよい。この他、素子電極５２の上にＡｕ／Ｎｉ層５４に代えてＣｕ層を形成し、このＣｕ層と突起電極３２とをＣｕ−Ｃｕ接続により直に接合してもよい。これらの接合方法によれば、Ａｕの使用量を減らすことができ、半導体モジュールの製造コストを低減することができる。Ｓｎは容易に変形する材料であるため、Ａｕ／Ｎｉ層に代えてＳｎめっき層を用いる場合には、突起電極３２の高さのばらつきがＳｎ層が変形することにより吸収される。このため、突起電極３２の高さのばらつきに起因する半導体モジュールの製造歩留まりの低下を抑制することができる。
【符号の説明】
【００６３】
１０  半導体モジュール、１２  素子搭載用基板、２０  絶縁樹脂層、３０  配線層、３２  突起電極、５０  半導体基板、５２  素子電極、５６、保護層、７０  保護層、１００  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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