(57)【要約】【課題】複数のセクタのアドレスに対して同時に試験を実施することができる半導体装置を提供する。【解決手段】本発明の一形態に係る半導体装置１は、第１のセクタ２１と、第２のセクタ２２と、を有するメモリ領域２と、アドレス選択信号に基づいて第１のセクタ２１の所定のアドレスを選択する第１のアドレス選択部３と、アドレス選択信号に基づいて第２のセクタ２２の所定のアドレスを選択する第２のアドレス選択部４と、セクタ選択信号に基づいて、第１のアドレス選択部３及び第２のアドレス選択部４にアドレスの選択を実行させるセクタ選択部５と、テスト信号を第１のセクタ２１の所定のアドレス及び第２のセクタ２２の所定のアドレスに出力するデータ書き込み部６と、を備える。【選択図】図１
2013239224.tif 000002
【特許請求の範囲】
【請求項１】
第１のセクタと、第２のセクタと、を有するメモリ領域と、
アドレス選択信号に基づいて前記第１のセクタの所定のアドレスを選択する第１のアドレス選択部と、
前記アドレス選択信号に基づいて前記第２のセクタの所定のアドレスを選択する第２のアドレス選択部と、
セクタ選択信号に基づいて、前記第１のアドレス選択部及び前記第２のアドレス選択部にアドレスの選択を実行させるセクタ選択部と、
テスト信号を前記第１のセクタの所定のアドレス及び前記第２のセクタの所定のアドレスに出力するデータ書き込み部と、
を備える半導体装置。
【請求項２】
前記第１のアドレス選択部は、ＸデコーダとＹセレクタとを備え、
前記第２のアドレス選択部は、ＸデコーダとＹセレクタとを備え、
前記第１のアドレス選択部のＸデコーダ及び前記第２のアドレス選択部のＸデコーダは、共通の前記アドレス選択信号に基づいて動作し、
前記第１のアドレス選択部のＹセレクタ及び前記第２のアドレス選択部のＹセレクタは、共通の前記アドレス選択信号に基づいて動作する請求項１に記載の半導体装置。
【請求項３】
前記第１のアドレス選択部のＹセレクタは、前記第２のアドレス選択部のＹセレクタを兼ねている請求項２に記載の半導体装置。
【請求項４】
前記第１のアドレス選択部のＹセレクタは、前記第１のセクタの所定のアドレスと前記第２のセクタの所定のアドレスとを異なるタイミングで選択する請求項３に記載の半導体装置。
【請求項５】
メモリ領域を、少なくとも第１のセクタと、第２のセクタと、に区切り、
アドレス選択信号に基づいて前記第１のセクタのアドレスを選択すると共に、前記アドレス選択信号に基づいて前記第２のセクタのアドレスを選択し、
テスト信号を前記第１のセクタの所定のアドレス及び前記第２のセクタの所定のアドレスに出力する半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の試験方法に関する。
【背景技術】
【０００２】
一般的に半導体装置は、所定のアドレスにテスト信号を入力し、当該アドレスに書き込まれた信号を読み出すことで、各アドレスの試験を実施している。
このとき、各アドレスに対して個別に試験を実施すると、膨大な時間を費やす。そこで、特許文献１や２の技術は、複数のアドレスに対して同時に試験を実行している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−６０６９９号公報
【特許文献２】特開平８−３０６１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、メモリ領域を複数のセクタに区画し、当該セクタの各アドレスに対して効率的に試験を実施することができる半導体装置を見聞することはできない。
【課題を解決するための手段】
【０００５】
本発明の一形態に係る半導体装置は、第１のセクタと、第２のセクタと、を有するメモリ領域と、アドレス選択信号に基づいて前記第１のセクタの所定のアドレスを選択する第１のアドレス選択部と、前記アドレス選択信号に基づいて前記第２のセクタの所定のアドレスを選択する第２のアドレス選択部と、セクタ選択信号に基づいて、前記第１のアドレス選択部及び前記第２のアドレス選択部にアドレスの選択を実行させるセクタ選択部と、テスト信号を前記第１のセクタの所定のアドレス及び前記第２のセクタの所定のアドレスに出力するデータ書き込み部と、を備える。これにより、複数のセクタのアドレスに対して同時に試験を実施することができる。
【０００６】
本発明の一形態に係る半導体装置の試験方法は、メモリ領域を、少なくとも第１のセクタと、第２のセクタと、に区切り、アドレス選択信号に基づいて前記第１のセクタのアドレスを選択すると共に、前記アドレス選択信号に基づいて前記第２のセクタのアドレスを選択し、テスト信号を前記第１のセクタの所定のアドレス及び前記第２のセクタの所定のアドレスに出力する。これにより、複数のセクタのアドレスに対して同時に試験を実施することができる。
【発明の効果】
【０００７】
本発明によれば、複数のセクタのアドレスに対して同時に試験を実施することができる半導体装置及び試験方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態の半導体装置を概略的に示すブロック図である。
【図２】本発明の実施の形態の半導体装置の試験方法のフローチャート図である。
【発明を実施するための形態】
【０００９】
本発明に係る半導体装置及び試験方法の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１０】
図１に示すように、本実施の形態の半導体装置１は、メモリ領域２、第１のアドレス選択部３、第２のアドレス選択部４、セクタ選択部５、信号書き込み部６及び信号読み出し部７を備えている。
【００１１】
メモリ領域２は、複数のセクタに区画されている。つまり、メモリ領域２は、所定のサイズ（例えば所定のキロバイト）毎に区画されている。本実施の形態のメモリ領域２は、第１のセクタ２１と第２のセクタ２２とに区画されている。但し、セクタの数は特に限定されない。
【００１２】
第１のアドレス選択部３は、第１のセクタ２１の所定のアドレスを試験する際に、セクタ選択部５からのセクタ選択信号や外部の試験装置（図示を省略）からのアドレス選択信号等に基づいて動作する。第１のアドレス選択部３は、Ｘデコーダ３１とＹセレクタ３２とを備えている。
【００１３】
Ｘデコーダ３１は、例えば試験装置から入力されるアドレス選択信号に基づいて、第１のセクタ２１の所定のワード線を選択する。Ｙセレクタ３２は、例えば試験装置から入力されるアドレス選択信号に基づいて、第１のセクタ２１の所定のビット線を選択する。そして、Ｙセレクタ３２は、選択したビット線から第１のセクタ２１の所定のアドレスに書き込まれた信号を読み出し、信号読み出し部７に出力する。
【００１４】
第２のアドレス選択部４は、第２のセクタ２２の所定のアドレスを試験する際に、セクタ選択部５からのセクタ選択信号や外部の試験装置（図示を省略）からのアドレス選択信号等に基づいて動作する。第２のアドレス選択部４は、Ｘデコーダ４１とＹセレクタ４２とを備えている。
【００１５】
Ｘデコーダ４１は、例えば試験装置から入力されるアドレス選択信号に基づいて、第２のセクタ２２の所定のワード線を選択する。このとき、アドレス選択信号は、第１のアドレス選択部３のＸデコーダ３１に入力されるアドレス選択信号と等しい。つまり、第１のアドレス選択部３のＸデコーダ３１と第２のアドレス選択部４のＸデコーダ４１とには、共通のアドレス選択信号が入力される。
【００１６】
Ｙセレクタ４２は、例えば試験装置から入力されるアドレス選択信号に基づいて、第２のセクタ２２の所定のビット線を選択する。そして、Ｙセレクタ４２は、選択したビット線から第２のセクタ２２の所定のアドレスに書き込まれた信号を読み出し、信号読み出し部７に出力する。
【００１７】
ここで、本実施の形態のＹセレクタ４２は、第１のアドレス選択部３のＹセレクタ３２と共通である。つまり、第１のアドレス選択部３のＹセレクタ３２は、第２のアドレス選択部４のＹセレクタ４２を兼ねている。
【００１８】
そのため、Ｙセレクタ３２（４２）は、第１のセクタ２１と第２のセクタ２２とで共通のビット線を選択するので、何ら手当をしないと、第１のセクタ２１の所定のアドレスに書き込まれた信号と、第２のセクタ２２の所定のアドレスに書き込まれた信号と、を同時に読み出してしまい、いずれか一方のアドレスに不具合が生じていても判別できない。
【００１９】
そこで、本実施の形態のＹセレクタ３２（４２）は、第１のセクタ２１の所定のアドレスに書き込まれた信号と、第２のセクタ２２の所定のアドレスに書き込まれた信号と、を別々に読み出す。つまり、Ｙセレクタ３２（４２）は、セクタ毎に異なるタイミングで所定のアドレスに書き込まれた信号を読み出す。これにより、いずれかのアドレスに不具合が生じても確実に認識することができる。
【００２０】
セクタ選択部５は、試験を実施するセクタを複数選択する。つまり、本実施の形態のセクタ選択部５は、第１のセクタ２１及び第２のセクタ２２で試験が実行されるように、例えば試験装置の制御信号に基づいて第１のセクタ２１及び第２のセクタ２２を選択するセクタ選択信号を生成し、当該セクタ選択信号を第１のアドレス選択部３及び第２のアドレス選択部４にそれぞれ出力する。但し、セクタ選択部５は、セクタの数に応じて複数のセクタを組み合わせて選択すれば良い。
【００２１】
信号書き込み部６は、例えば試験装置から入力されるテスト信号を所定のビット線に出力する。これにより、Ｘデコーダ３１で選択されたワード線と信号書き込み部６で選択されたビット線とが交わる第１のセクタ２１のアドレスにテスト信号が書き込まれる。また、Ｘデコーダ４１で選択されたワード線と信号書き込み部６で選択されたビット線とが交わる第２のセクタ２２のアドレスにテスト信号が書き込まれる。
【００２２】
信号読み出し部７は、Ｙセレクタ３２（４２）が読み出した信号が当該Ｙセレクタ３２（４２）から入力される。信号読み出し部７は、入力された信号を外部の試験装置等に出力する。
【００２３】
このような半導体装置１を用いて、図２に示す流れで試験方法が実行される。先ず、全てのアドレス選択部のＸデコーダに、例えば試験装置からテスト開始の信号が入力される（Ｓ１）。これにより、半導体装置１はテストモードに設定される。
【００２４】
本実施の形態では、例えば試験装置から第１のアドレス選択部３のＸデコーダ３１及び第２のアドレス選択部４のＸデコーダ４１にテスト開始の信号が入力される。
【００２５】
次に、例えば試験装置からの制御信号に基づいて、試験を実行する複数のセクタを選択するセクタ選択信号をセクタ選択部５が生成し、当該複数のセクタのＸデコーダにセクタ選択信号を出力する（Ｓ２）。これにより、複数のセクタのアドレスを選択可能な状態となる。
【００２６】
本実施の形態では、セクタ選択部５はセクタ選択信号を第１のアドレス選択部３のＸデコーダ３１及び第２のアドレス選択部４のＸデコーダ４１に出力する。
【００２７】
次に、当該複数のセクタのＸデコーダに、例えば試験装置からアドレス選択信号が入力され、当該複数のセクタのＸデコーダは所定のワード線を選択する（Ｓ３）。
【００２８】
本実施の形態では、例えば試験装置から第１のアドレス選択部３のＸデコーダ３１及び第２のアドレス選択部４のＸデコーダ４１にアドレス選択信号が入力され、第１のアドレス選択部３のＸデコーダ３１は第１のセクタ２１の所定のワード線を選択し、第２のアドレス選択部４のＸデコーダ４１は第２のセクタ２２の所定のワード線を選択する。
【００２９】
次に、例えば試験装置から信号書き込み部６にテスト信号が入力され、信号書き込み部６は所定のビット線にテスト信号を出力する（Ｓ４）。これにより、当該複数のセクタのＸデコーダが選択したワード線と信号書き込み部６が選択したビット線とが交差するアドレスにテスト信号が書き込まれる。
【００３０】
本実施の形態では、第１のアドレス選択部３のＸデコーダ３１が選択したワード線と信号書き込み部６が選択したビット線とが交差するアドレスにテスト信号を書き込み、また、第２のアドレス選択部４のＸデコーダ４１が選択したワード線と信号書き込み部６が選択したビット線とが交差するアドレスにテスト信号を書き込む。
【００３１】
次に、例えば試験装置から当該複数のセクタのＹセレクタにアドレス選択信号が入力され、当該Ｙセレクタは、選択したビット線から所定のアドレスに書き込まれた信号を読み出し、信号読み出し部７に出力する（Ｓ５）。
【００３２】
本実施の形態では、例えば試験装置から第１のアドレス選択部３のＹセレクタ３２にアドレス選択信号が入力され、Ｙセレクタ３２は、選択したビット線から第１のセクタ２１の所定のアドレスに書き込まれた信号を読み出し、信号読み出し部７に出力する。信号読み出し部７は、入力された信号を例えば試験装置に出力する。さらに、Ｙセレクタ３２は、選択したビット線から第２のセクタ２２の所定のアドレスに書き込まれた信号を読み出し、信号読み出し部７に出力する。信号読み出し部７は、入力された信号を例えば試験装置に出力する。
【００３３】
上述のＳ２〜Ｓ５の工程を繰り返して、メモリ領域の全てのセクタの全てのアドレスに書き込まれた信号を読み出し、その後、試験装置は読み出した信号を解析して、各アドレスに不具合がないか否かを判定する（Ｓ６）。
【００３４】
本実施の形態では、第１のセクタ２１及び第２のセクタ２２の全てのアドレスに書き込まれた信号を読み出す。
【００３５】
このような半導体装置１及び試験方法は、複数のセクタのアドレスに対して同時に試験を実施することができ、試験時間の短縮を図ることができる。しかも、共通のアドレス選択信号に基づいて、複数のセクタのアドレスに対して試験を実施することができ、複雑な回路を必要としない。
【００３６】
本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００３７】
例えば、上記実施の形態では、全てのアドレスに書き込まれた信号を読み出してから、試験装置が各アドレスの不具合を判定しているが、所定のアドレスに書き込まれた信号を読み出す度に、試験装置が所定のアドレスの不具合を判定しても良い。
【００３８】
例えば、上記実施の形態では、第１のアドレス選択部３のＹセレクタ３２が第２のアドレス選択部４のＹセレクタ４２を兼ねているが、個別にＹセレクタを備えていても良い。
【符号の説明】
【００３９】
１  半導体装置
２  メモリ領域
３  第１のアドレス選択部、３１  Ｘデコーダ、３２  Ｙセレクタ
４  第２のアドレス選択部、４１  Ｘデコーダ、４２  Ｙセレクタ
５  セクタ選択部
６  信号書き込み部
７  信号読み出し部
２１  第１のセクタ
２２  第２のセクタ
【図１】
2013239224.tif 000003
【図２】
2013239224.tif 000004