(57)【要約】【課題】半導体受光素子をより高耐入力化できるようにする。【解決手段】第２電極１０９は、ｐ型電極接続層１０７に接して形成されたチタンからなる第１金属層１２１と、第１金属層の上に接して形成されて白金より高い融点の高融点金属であるモリブデンからなる第２金属層１２２とを少なくとも備えて構成されている。本実施の形態では、第２電極１０９は、第１金属層１２１、第２金属層１２２に加え、第２金属層１２２の上に接して形成されたチタンからなる第３金属層１２３と、第３金属層１２３の上に接して形成された白金からなる第４金属層１２４と、第４金属層１２４の上に接して形成された金からなる第５金属層１２５とを備える。【選択図】  図１Ａ
2013008719.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成されたｎ型の半導体からなるｎ型電極接続層と、
前記ｎ型電極接続層の上に形成された半導体からなる電子走行層と、
前記電子走行層の上に形成されたｎ型の半導体からなる電界制御層と、
前記電界制御層の上に形成された半導体からなる光吸収層と、
前記光吸収層の上に形成されたｐ型の半導体からなるｐ型電極接続層と、
前記ｎ型電極接続層に形成された第１電極および前記ｐ型電極接続層に形成された第２電極と
を少なくとも備え、
前記光吸収層は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、
前記ｎ型電極接続層，前記電子走行層、前記電界制御層、および前記ｐ型電極接続層は、前記光吸収層を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、
前記ｎ型電極接続層，前記電界制御層、および前記ｐ型電極接続層は、不純物を導入することで各々の導電型とされ、
前記電子走行層および前記光吸収層は、前記ｎ型電極接続層，前記電界制御層、および前記ｐ型電極接続層よりも不純物濃度が低い状態とされ、
前記第２電極は、前記ｐ型電極接続層に接して形成されたチタンからなる第１金属層と、前記第１金属層の上に接して形成されてチタンより高い融点の高融点金属からなる第２金属層とを少なくとも備えて構成されている
ことを特徴とする半導体受光素子。
【請求項２】
請求項１記載の半導体受光素子において、
前記光吸収層と前記ｐ型電極接続層との間に配置され、前記光吸収層を構成する半導体をｐ型とした半導体からなるｐ型光吸収層を備える
ことを特徴とする半導体受光素子。
【請求項３】
請求項１または２記載の半導体受光素子において、
前記第２金属層は、モリブデン，タングステンより選択された金属から構成されていることを特徴とする半導体受光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信用などに用いることができる半導体受光素子に関するものである。
【背景技術】
【０００２】
フォトダイオード（半導体受光素子）は、長波長帯（１．３μｍ帯〜１．５μｍ帯）の光通信システムに、レシーバ装置の受光デバイスとして広く使用されている。主要な性能指標は、動作周波数帯域（ｆ３ｄＢ）と受光感度である。ただし、ｆ３ｄＢと受光感度はトレードオフの関係にあるため、この制約の中で両パラメータを最適化すべくフォトダイオードの素子構造を設計することが、これまでの高性能化の手順であった。
【０００３】
例えば、高速通信用フォトダイオードとして一般的であるｐｉｎ形フォトダイオードの改良構造として、空乏化光吸収層とｐ形光吸収層を接続し、感度を保ちつつ帯域を改善する構造（二重吸収層形）が報告されている（特許文献１参照）。これは、ｆ３ｄＢの低下を起こさない範囲で、ｐｉｎ形フォトダイオードにｐ形光吸収層を付加することが可能であることも意味するものであり、付加した層の厚さの分だけ感度は改善できる。
【０００４】
また、次世代の光通信システムの開発が進む中で、従来の性能指標に加えて新たな指標が要求されてきている。例えば、新たに求められている指標としてフォトダイオードの動作電圧の低減があるが、これは光レシーバに用いられるトランスインピーダンスアンプ（ＴＩＡ）や、他のクロック・データリカバリ（ＣＤＲ）回路などの集積回路素子の電源電圧が、これまでの５Ｖから＋３．３Ｖに低下していることが背景にある。ｐｉｎ型フォトダイオードでこの目標を達成するためには、空乏層である光吸収層を薄層化する方法が考えられるが、単純な薄層化は、受光感度の低下と接合容量の増大による帯域低下を招くことになる。
【０００５】
このため、空乏化光吸収層にワイドギャップな空乏層を加えることで、単位面積当たりの接合容量を低減し、さらに、この２種類の空乏層の間に電界制御層を加えることで低電圧動作まで可能にする構造も提案されている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４０６１０５７号公報
【非特許文献】
【０００７】
【非特許文献１】T. Yoshimatsu et al. , "Suppression of space charge effect in MIC-PD using composite field structure", ELECTRONICS LETTERS,vol.46, no.13, 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、次世代の光通信システムとして近年開発が進んでいるデジタルコヒーレント受信方式では、定常的に高強度の光がフォトダイオードに入力され、高強度の光に対して電流密度が増大するため、素子動作が不安定になり高い信頼性が得られないという問題がある。
【０００９】
また、今後のシステム改良においては、動作速度は高速化していく方向にあり、単位面積当たりの接合容量を低減させる一方で、素子面積も小さくせざるを得なくなり、高耐入力化が益々問題になってくる。
【００１０】
本発明は、以上のような問題点を解消するためになされたものであり、半導体受光素子をより高耐入力化できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体受光素子は、基板の上に形成されたｎ型の半導体からなるｎ型電極接続層と、ｎ型電極接続層の上に形成された半導体からなる電子走行層と、電子走行層の上に形成されたｎ型の半導体からなる電界制御層と、電界制御層の上に形成された半導体からなる光吸収層と、光吸収層の上に形成されたｐ型の半導体からなるｐ型電極接続層と、ｎ型電極接続層に形成された第１電極およびｐ型電極接続層に形成された第２電極とを少なくとも備え、光吸収層は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、ｎ型電極接続層，電子走行層、電界制御層、およびｐ型電極接続層は、光吸収層を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、ｎ型電極接続層，電界制御層、およびｐ型電極接続層は、不純物を導入することで各々の導電型とされ、電子走行層および光吸収層は、ｎ型電極接続層，電界制御層、およびｐ型電極接続層よりも不純物濃度が低い状態とされ、第２電極は、ｐ型電極接続層に接して形成されたチタンからなる第１金属層と、第１金属層の上に接して形成されてチタンより高い融点の高融点金属からなる第２金属層とを少なくとも備えて構成されている。
【００１２】
上記半導体受光素子において、光吸収層とｐ型電極接続層との間に配置され、光吸収層を構成する半導体をｐ型とした半導体からなるｐ型光吸収層を備えるようにしてもよい。なお、第２金属層は、モリブデン，タングステンより選択された金属から構成されているものであればよい。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、第２電極は、ｐ型電極接続層に接して形成されたチタンからなる第１金属層と、第１金属層の上に接して形成されてチタンより高い融点の高融点金属からなる第２金属層とを備えるようにしたので、半導体受光素子がより高耐入力化できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、本発明の実施の形態１における半導体受光素子の構成を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態１における半導体受光素子の電界強度分布を示す説明図である。
【図２Ａ】図２Ａは、本発明の実施の形態２における半導体受光素子の構成を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態２における半導体受光素子の応答特性を説明するための説明図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図を参照して説明する。
【００１６】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１Ａは、本発明の実施の形態１における半導体受光素子（フォトダイオード）の構成を模式的に示す断面図である。この半導体受光素子は、まず、基板１０１の上に形成されたｎ型の半導体からなるｎ型電極接続層１０２と、ｎ型電極接続層１０２の上に形成された半導体からなる電子走行層１０３と、電子走行層１０３の上に形成されたｎ型の半導体からなる電界制御層１０４とを備える。
【００１７】
また、この半導体受光素子は、電界制御層１０４の上に形成された半導体からなる光吸収層１０５と、光吸収層１０５の上に形成されたｐ型の半導体からなるｐ型電極接続層１０７とを備える。また、ｎ型電極接続層１０２に形成された第１電極１０８およびｐ型電極接続層１０７に形成された第２電極１０９を備える。
【００１８】
加えて、第２電極１０９は、ｐ型電極接続層１０７に接して形成されたチタンからなる第１金属層１２１と、第１金属層１２１の上に接して形成されてチタンより高い融点の高融点金属である、例えばモリブデンからなる第２金属層１２２とを少なくとも備えて構成されている。本実施の形態では、第２電極１０９は、第１金属層１２１、第２金属層１２２に加え、第２金属層１２２の上に接して形成されたチタンからなる第３金属層１２３と、第３金属層１２３の上に接して形成された白金からなる第４金属層１２４と、第４金属層１２４の上に接して形成された金からなる第５金属層１２５とを備える。実施の形態１では、上述したように第２電極１０９を、５層構造としている。
【００１９】
なお、光吸収層１０５は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、ｎ型電極接続層１０２，電子走行層１０３、電界制御層１０４、およびｐ型電極接続層１０７は、光吸収層１０５を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、ｎ型電極接続層１０２，電界制御層１０４、およびｐ型電極接続層１０７は、不純物を導入することで各々の導電型とされ、電子走行層１０３および光吸収層１０５は、ｎ型電極接続層１０２，電界制御層１０４、およびｐ型電極接続層１０７よりも不純物濃度が低い状態とされていればよい。
【００２０】
例えば、基板１０１は、半絶縁性のＩｎＰからなる半導体基板であればよい。また、ｎ型電極接続層１０２は、ｎ型のＩｎＰから構成されていればよい。また、電子走行層１０３は、ノンドープのＩｎＧａＡｓＰから構成されていればよい。また、電界制御層１０４は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。
【００２１】
また、光吸収層１０５は、ＩｎＧａＡｓより構成されていればよい。また、ｐ型電極接続層１０７は、光吸収層１０５の上に形成されたＩｎＧａＡｓＰ層１０６に対するｐ型を呈する不純物導入により形成されていればよい。例えば、ＩｎＧａＡｓＰ層１０６にＺｎを不純物として導入することで、ｐ型とされたｐ型電極接続層１０７を形成することができる。
【００２２】
なお、電子走行層１０３，電界制御層１０４，光吸収層１０５，およびＩｎＧａＡｓＰ層１０６は、所望とする形状にパターニングされ、一部のｎ型電極接続層１０２は露出し、この露出領域に、第１電極１０８が形成されている。また、本実施の形態では、ｐ型電極接続層１０７が受光領域となるので、ｐ型電極接続層１０７の中央部が開放されるように、第２電極１０９が形成されている。例えば、リング状の第２電極１０９が、ｐ型電極接続層１０７の周縁部近傍に形成されている。加えて、第２電極１０９以外の領域のＩｎＧａＡｓＰ層１０６の上には、反射防止膜１１０が形成されている。
【００２３】
以下、本実施の形態における半導体受光素子の製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板１０１上に、ｎ型のＩｎＰ（ｎ型電極接続層１０２）、ノンドープのＩｎＧａＡｓＰ（電子走行層１０３）、ｎ型のＩｎＧａＡｓＰ（電界制御層１０４）、ノンドープのＩｎＧａＡｓ（光吸収層１０５）、およびＩｎＧａＡｓＰ（ＩｎＧａＡｓＰ層１０６）をエピタキシャル成長により順次堆積する。これらは、よく知られたＭＯＶＰＥ法により形成すればよい。また、ｎ型の層は、例えば、シリコンを不純物として用いればよい。
【００２４】
この後、Ｚｎ拡散により、ｐ型電極接続層１０７を形成する。さらに、反射防止膜１１０を形成する。次に、公知のリソグラフィー技術およびエッチング技術により、電子走行層１０３，電界制御層１０４，光吸収層１０５，およびＩｎＧａＡｓＰ層１０６を、所望とする形状（メサ構造）にパターニングし、一部のｎ型電極接続層１０２を露出させる。次に、上記パターニングにより形成したｎ型電極接続層１０２の露出領域に、第１電極１０８を形成する。第１電極１０８は、チタン層／白金層／金層の３層構造とし、ｎ型電極接続層１０２にオーミック接続していればよい。
【００２５】
次に、反射防止膜１１０をパターニングした後、第２電極１０９を形成する。例えば、真空蒸着法によるチタン層／モリブデン層／チタン層／白金層／金層の金属積層膜の形成、および、公知のリフトオフ法によるパターニングにより、第２電極１０９を形成すればよい。これにより、チタンからなる第１金属層１２１，モリブデンからなる第２金属層１２２，チタンからなる第３金属層１２３，白金からなる第４金属層１２４，金からなる第５金属層１２５が積層した第２電極１０９が形成できる。
【００２６】
このように、チタンより高い融点の高融点金属であるモリブデンの層（第２金属層１２２）を用いることで、第２電極１０９の耐熱性をより向上させることができる。上述したように、第２電極１０９は、素子のメサ構造の上の受光領域に形成されるため、小さい面積となる。このため、高強度の光が入力される際に電流密度の増大の影響（発熱）をより大きく受けることになる。これは、微細化を進めればより顕著となる。
【００２７】
一般的なチタン／白金／金の積層としたｐ電極では、上述した電流密度増大に伴う発熱によって、溶融により電極形状が変形するなど破損を招く場合が発生する。これに対し、本実施の形態によれば、第２金属層１２２を用いているので、より高い熱耐性が得られるようになり、溶融を抑制できるようになる。例えば、第２金属層１２２をモリブデンから構成する場合、一般的なチタン／白金／金の積層の場合に比較して、高強度光の入力に伴う発熱による限界点を、１．５倍にすることが可能となる。
【００２８】
ここで、本実施の形態における半導体受光素子の動作について説明する。第１電極１０８および第２電極１０９の間に逆方向のバイアス電圧を印加すると、ノンドープとされて不純物濃度が低い光吸収層１０５および電子走行層１０３が空乏化し、動作可能状態となる。この動作状態で、ｐ型電極接続層１０７より光が入射すると、光吸収層１０５において、電子・ホール対が発生し、第１電極１０８および第２電極１０９に接続されている外部回路に電流が出力される。このような光電変換動作の中で、光吸収が起こらないバンドギャップエネルギーに設定されている電子走行層１０３では、電子のみが走行する。このように動作する中で、本実施の形態では、電界制御層１０４を備えているので、バイアス電圧が印加されている動作時において、電子走行層１０３の電界強度を低くすることができ、動作に必要なバイアス電圧を低くすることができる。
【００２９】
以下、電界制御層１０４について、より詳細に説明する。図１Ｂは、バイアス電圧を印加した状態における、ｐ型電極接続層１０７，光吸収層１０５，電界制御層１０４，電子走行層１０３，ｎ型電極接続層１０２における電界強度分布を示す説明図である。前述したように、光吸収層１０５および電子走行層１０３が空乏化しているので、バイアス電圧を印加した状態を示す図１Ｂは、半導体受光素子の空乏層内の電界強度分布を示していることになる。
【００３０】
電界制御層１０４を持たない一般的なｐｉｎ型半導体受光素子では、光吸収層１０５から電子走行層１０３にかけて変化のない一定な（箱型の）電界強度分布を持つ。これに対し、電界制御層１０４を備える本実施の形態によれば、光吸収層１０５の電界強度に対して電子走行層１０３の電界強度を低くすることができる。本実施の形態では、電界制御層１０４のドナー電荷により、電子走行層１０３の電界強度が低くなる。
【００３１】
ここで、バイアス電圧が印加されている状態における光吸収層１０５の電界強度は、おおむね５０ｋＶ／ｃｍ程度に設定されていればよい。また、電子走行層１０３の電界強度は、５０ｋＶ／ｃｍよりも十分に低く、例えば、１０ｋＶ／ｃｍ程度に設定されていればよい。
【００３２】
光吸収層１０５内は、光吸収により発生した電子とホールの両者が走行するのに対し、電子走行層１０３内では、電子のみが走行するので、電界強度を高くする必要ない。これは、ノンドープのＩｎＧａＡｓＰより構成されている電子走行層１０３では、電子移動度が高く、約５ｋＶ／ｃｍ以上あれば、電子は飽和速度域に達するからである。従って、電子走行層１０３の電界強度が５ｋＶ／ｃｍ以上あれば、この値に関わらず、半導体受光素子の動作帯域は一定に保たれる。
【００３３】
また、電子走行層１０３の電界強度は低いので、光吸収層１０５の厚さを多少薄くし、この分の電圧降下を電子走行層１０３に振り分けることにより、広い空乏層厚を確保することができる。
【００３４】
図１Ｂから明らかなように、本実施の形態によれば、電子走行層１０３の電界強度が低い分だけ、従来のｐｉｎ型半導体受光素子に比較して必要なバイアス電圧は下がる。言い換えると、一定のバイアス電圧に対して空乏層を広く保つことができるので、接合容量を低減することが可能となる。例えば、光吸収層１０５の厚さＷＡｄｅｐを０．４５μｍとし、電子走行層１０３の厚さＷＴｄｅｐを０．２５μｍとする。この場合、ＷＡｄｅｐ中の電界を５０ｋＶ／ｃｍとして電位降下は１．７５Ｖ、ＷＴｄｅｐ中の電界を１０ｋＶ／ｃｍとして電位降下は０．３５Ｖである。従って、動作時の最低必要バイアス電圧は約１．７５Ｖとなる。このバイアス電圧はマージンを持って２Ｖよりも小さく、接合容量は８０％に低下する。このように、本実施の形態によれば、半導体受光素子をより低いバイアス電圧で動作させても、より高い感度が得られるようになる。
【００３５】
受光感度は、Ｌ帯の長波長端、光の結合効率９０％、光を素子表面で反射させる光結合形態（光リタン配置）を想定した場合、従来の構造（例えば、ＷＡｄｅｐ＝０．５５μｍ、ＷＴｄｅｐ＝０μｍ）では０．５５Ａ／Ｗであるが、本実施の形態では０．４８Ａ／Ｗとなり、１３％低下する。これはさほど大きな値ではなく、後述する実施の形態２の構造を採用すれば受光感度の低下を改善することができる。
【００３６】
なお、電子走行層１０３および電界制御層１０４の存在による３ｄＢ帯域（ｆ３ｄＢ）の低下は、これらの層厚が一定値以下の条件では起こらない。これは、空乏層内のホールの飽和時の走行速度が約５×１０6ｃｍ／ｓであるのに対して、電子の走行速度が約４×１０7ｃｍ／ｓと格段に大きいことによる。従って、上述した層が存在することによる電子の全遅延時間が、ホール走行の遅延時間よりも小さい範囲では、全体の遅延時間の増大は起こらない。なお、各層の厚さは、各キャリアの走行速度と所望とするｆ３ｄＢとを考慮して、適宜に設定することよい。
【００３７】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図２Ａは、本発明の実施の形態２における半導体受光素子の構成を模式的に示す断面図である。この半導体受光素子は、まず、基板２０１の上に形成されたｎ型の半導体からなるｎ型電極接続層２０２と、ｎ型電極接続層２０２の上に形成された半導体からなる電子走行層２０３と、電子走行層２０３の上に形成されたｎ型の半導体からなる電界制御層２０４とを備える。
【００３８】
また、この半導体受光素子は、電界制御層２０４の上に形成された半導体からなる光吸収層２０５と、光吸収層２０５の上に形成されたｐ型の半導体からなるｐ型光吸収層２０６と、ｐ型光吸収層２０６の上に形成されたｐ型の半導体からなるｐ型電極接続層２０７とを備える。また、ｎ型電極接続層２０２に形成された第１電極２０８およびｐ型電極接続層２０７に形成された第２電極２０９を備える。
【００３９】
ここで、光吸収層２０５およびｐ型光吸収層２０６は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、ｎ型電極接続層２０２，電子走行層２０３、電界制御層２０４、およびｐ型電極接続層２０７は、光吸収層２０５およびｐ型光吸収層２０６を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、ｎ型電極接続層２０２，電界制御層２０４、およびｐ型電極接続層２０７は、不純物を導入することで各々の導電型とされ、電子走行層２０３および光吸収層２０５は、ｎ型電極接続層２０２，電界制御層２０４、およびｐ型電極接続層２０７よりも不純物濃度が低い状態とされていればよい。
【００４０】
例えば、基板２０１は、半絶縁性のＩｎＰからなる半導体基板であればよい。また、ｎ型電極接続層２０２は、ｎ型のＩｎＰから構成されていればよい。また、電子走行層２０３は、ノンドープのＩｎＧａＡｓＰから構成されていればよい。また、電界制御層２０４は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。
【００４１】
また、光吸収層２０５は、ＩｎＧａＡｓ層より構成され、ｐ型光吸収層２０６は、ｐ型のＩｎＧａＡｓ層より構成されていればよい。また、ｐ型電極接続層２０７は、ｐ型光吸収層２０６の上に形成されたｐ型のＩｎＧａＡｓＰから構成されていればよい。ここで、ｐ型の層は、Ｚｎが不純物として導入されている。
【００４２】
なお、電子走行層２０３，電界制御層２０４，光吸収層２０５，ｐ型光吸収層２０６，およびｐ型電極接続層２０７は、所望とする形状にパターニングされ、一部のｎ型電極接続層２０２は露出し、この露出領域に、第１電極２０８が形成されている。電子走行層２０３，電界制御層２０４，光吸収層２０５，ｐ型光吸収層２０６，およびｐ型電極接続層２０７は、例えば、電子走行層２０３の途中までの深さまでのメサ構造とされている。
【００４３】
また、実施の形態２では、受光領域となるｐ型電極接続層２０７の中央部が開放されるように、第２電極２０９が形成されている。例えば、リング状の第２電極２０９が、ｐ型電極接続層２０７の周縁部に形成されている。また、第２電極２０９以外の領域のｐ型光吸収層２０６の上には、反射防止膜２１０が形成されている。
【００４４】
また、実施の形態２においても、第２電極２０９は、ｐ型電極接続層２０７に接して形成されたチタンからなる第１金属層２２１と、第１金属層２２１の上に接して形成されてチタンより高い融点の高融点金属であるモリブデンからなる第２金属層２２２とを少なくとも備えて構成されている。第２電極２０９は、第１金属層２２１、第２金属層２２２に加え、第２金属層２２２の上に接して形成されたチタンからなる第３金属層２２３と、第３金属層２２３の上に接して形成された白金からなる第４金属層２２４と、第４金属層２２４の上に接して形成された金からなる第５金属層２２５とを備える。実施の形態２においても、上述したように第２電極２０９を、５層構造としている。
【００４５】
以下、実施の形態２における半導体受光素子の製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板２０１上に、ｎ型のＩｎＰ（ｎ型電極接続層２０２）、ノンドープのＩｎＧａＡｓＰ（電子走行層２０３）、ｎ型のＩｎＧａＡｓＰ（電界制御層２０４）、ノンドープのＩｎＧａＡｓ（光吸収層２０５）、ｐ型のＩｎＧａＡｓ（ｐ型光吸収層２０６）およびｐ型のＩｎＧａＡｓＰ（ｐ型電極接続層２０７）をエピタキシャル成長により順次堆積する。これらは、よく知られたＭＯＶＰＥ法により形成すればよい。また、ｎ型の層は、例えば、シリコンを不純物として用い、ｐ型の層は、例えば、Ｚｎを不純物として用いればよい。
【００４６】
さらに、反射防止膜２１０を形成した後、公知のリソグラフィー技術およびエッチング技術により前述したメサ構造にパターニングする。この後、第１電極２０８を形成する。第１電極２０８は、チタン層／白金層／金層の３層構造とし、ｎ型電極接続層２０２にオーミック接続していればよい。
【００４７】
次に、反射防止膜２１０をパターニングした後、第２電極２０９を形成する。例えば、真空蒸着法によるチタン層／モリブデン層／チタン層／白金層／金層の金属積層膜の形成、および、公知のリフトオフ法によるパターニングにより、第２電極２０９を形成すればよい。これにより、チタンからなる第１金属層２２１，モリブデンからなる第２金属層２２２，チタンからなる第３金属層，白金からなる第４金属層２２４，金からなる第５金属層２２５が積層した第２電極２０９が形成できる。
【００４８】
このように、チタンより高い融点の高融点金属であるモリブデンの層を用いることで、第２電極２０９の耐熱性をより向上させることができる。上述したように、第２電極２０９は、素子のメサ構造の上の受光領域に形成されるため、小さい面積となる。このため、高強度の光が入力される際に電流密度の増大の影響（発熱）をより大きく受けることになる。これは、微細化を進めればより顕著となる。
【００４９】
一般的なチタン／白金／金の積層としたｐ電極では、上述した電流密度増大に伴う発熱によって、溶融により電極形状が変形するなど破損を招く場合が発生する。これに対し、実施の形態２によれば、第２金属層２２２を用いているので、より高い熱耐性が得られるようになり、溶融を抑制できるようになる。例えば、第２金属層２２２をモリブデンから構成する場合、一般的なチタン／白金／金の積層の場合に比較して、高強度光の入力に伴う発熱による限界点を、１．５倍にすることが可能となる。
【００５０】
ここで、実施の形態２における半導体受光素子の動作について説明する。実施の形態２における半導体受光素子に逆方向のバイアス電圧を印加すると、ノンドープとすることで不純物濃度が低くされている電子走行層２０３および光吸収層２０５が空乏化し、動作可能状態となる。このダイオードに光信号を入力すると、光吸収層２０５およびｐ型光吸収層２０６で電子・ホール対が発生し、外部回路に電流が出力される。ここで、電子走行層２０３は、光吸収が起こらないバンドギャップエネルギーに設定されており、電子のみが走行する。
【００５１】
また、ｐ型光吸収層２０６で発生したキャリアの内、ホールは、中性の半導体の中を走行するため、実質的な遅延時間は発生しない。遅延時間の増加に寄与する可能性があるのは、電子が拡散／ドリフトして光吸収層２０５との境の空乏層に達し、さらに電子走行層２０３をよぎるまでの時間である。
【００５２】
実施の形態２において、空乏層の電界分布は、図１Ｂを用いて説明した実施の形態１の場合と基本的に変わらない。実施の形態２においても、電子走行層２０３が挿入される分、前述した実施の形態１と同様に、半導体受光素子の接合容量を下げる効果がある。
【００５３】
加えて、実施の形態２においては、ｐ型光吸収層２０６が追加されるので、受光感度は増大する。ノンドープとするなど低不純物濃度としている光吸収層２０５の厚さＷＡｄｅｐを実施の形態１の場合と同様に０．４５μｍ、ｐ型光吸収層２０６の厚さＷＡｎを０．４５μｍとすると、前述の様にＬ帯の長波長端、光の結合効率９０％、光を素子表面で反射させる光結合形態を想定した場合、従来の構造（例えば、ＷＡｄｅｐ＝０．５５μｍ、ＷＴｄｅｐ＝０μｍ）では０．５５Ａ／Ｗ、実施の形態２の場合は０．７６Ａ／Ｗと、３８％増大する。
【００５４】
ところで、実施の形態２では、前述した実施の形態に比較して、ｐ型光吸収層２０６が追加されているため、層厚が増大している状態となる。このため、キャリア走行による遅延時間の増大が起こり、ｆ３ｄＢ帯域の低下が懸念されるものとなる。しかしながら、以下に説明するように、ｐ型光吸収層２０６が存在しても、必ずしもｆ３ｄＢ帯域を低下させることがないことがわかる。
【００５５】
以下では、前述した実施の形態１における半導体受光素子に、ｐ型光吸収層を追加（挿入）した状態における出力応答特性の変化について検討する。まず、ノンドープとされている光吸収層２０５の厚さをＷＡｄｅｐとし、このＷＡｄｅｐ部分のみに光信号が入力された際の周波数応答をＲ１（ｆ）とする。周波数応答Ｒ１（ｆ）は規格化した値とする。また、追加するｐ型光吸収層の厚さをＷＡｎとし、ＷＡｎ部分のみに光信号が入力された際の周波数応答をＲ２（ｆ）とする。周波数応答Ｒ２（ｆ）も規格化した値とする。
【００５６】
ここで、Ｒ１（ｆ）は、ｐ型光吸収層がない場合（実施の形態１）も、ｐ型光吸収層が追加されている場合（実施の形態２）も、同じ応答特性を持つ。この理由は、両者は同じ空乏層構造を持ち、この空乏層構造による誘導電流に基づく出力特性は不変であることにある。
【００５７】
一般に、半導体受光素子（フォトダイオード）の光入力に対する応答は、重ね合わせの原理が成立する。従って、ＷＡｄｅｐとＷＡｎ部分に同時に光信号入力がある場合、全体の（規格化された）応答Ｒ１２（ｆ）は、以下の式（１）で示すように、各光吸収層の厚さで重量配分された応答の和となる。
【００５８】
Ｒ１２（ｆ）＝Ｒ１（ｆ）×ＷＡｄｅｐ／（ＷＡｄｅｐ＋ＷＡｎ）＋Ｒ２（ｆ）×ＷＡｎ／（ＷＡｄｅｐ＋Ｗａ２）・・・（１）
【００５９】
この式（１）を以下の式（１’）に書き換える。
【００６０】
（ＷＡｄｅｐ＋ＷＡｎ）×Ｒ１２（ｆ）＝ＷＡｄｅｐ×Ｒ１（ｆ）＋ＷＡｎ×Ｒ２（ｆ）・・・（１’）
【００６１】
このように書き換えると、図２Ｂに示すように、「（ＷＡｄｅｐ＋ＷＡｎ）×Ｒ１２（ｆ）」は、複素平面上で、「ＷＡｄｅｐ×Ｒ１（ｆ）」と「ＷＡｎ×Ｒ２（ｆ）」との足し合わせである。従って、扱う周波数範囲で、Ｒ２（ｆ）の位相がＲ１（ｆ）の位相回転よりも小さいかぎり、「（ＷＡｄｅｐ＋ＷＡｎ）×Ｒ１２（ｆ）」の位相回転は、「Ｒ１（ｆ）」の位相回転よりも小さく、Ｒ１２（ｆ）の応答特性はＲ１（ｆ）の応答特性よりも優れることになる。
【００６２】
Ｒ２（ｆ）の応答速度がＲ１（ｆ）の応答速度よりも早い状態は、ＷＡｎがある値よりも小さい範囲内で成立する。これは、空乏層内のホールの飽和時の走行速度が、約５×１０6ｃｍ／ｓであるのに対し、電子の走行速度が約４×１０7ｃｍ／ｓと格段に大きく、遅延時間の増大は起こりにくいことによる。
【００６３】
従って、Ｒ１（ｆ）を与える応答速度は、ほとんどホールの走行速度で決定されるのに対し、Ｒ２（ｆ）を決める応答速度は電子の速度で決まり、ＷＡｄｅｐ、ＷＡｎ、電子走行層２０３の厚さＷＴｄｅｐ、および各層の厚さを調整することにより、Ｒ２（ｆ）の応答速度がＲ１（ｆ）の応答速度よりも早くなる状態を実現することが可能となる。なお、全体の光吸収層の層厚を変えずに、応答速度を上げる設計指針についての詳細は、特許文献１にも記載されている。
【００６４】
以上に説明したように、本発明によれば、光入射側のｐ型電極接続層に接続する第２電極の一部を、例えばモリブデンなどチタンより高い融点の高融点金属で構成するようにしたので、半導体受光素子をより高耐入力化できるようになる。従来型の半導体受光素子では、次世代光通信システムであるデジタルコヒーレント方式における高強度な光に対する耐性が弱く、さらなる高速化のために微細化をすると耐入力特性を満たさなくなるという問題があった。これに対し、本発明によれば、上述したことにより、より微細化をしても、高強度の光入力に対応可能となる高耐入力特性を向上させることが可能となる。
【００６５】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、高融点金属としてモリブデンを用いるようにしたが、これに限るものではない。チタンより高い融点の高融点金属としては、モリブデンの他に、タングステンなどがあり、これらを用いるようにしてもよいことは、いうまでもない。
【００６６】
また、上述した各実施の形態では、ＩｎＧａＡｓを光吸収層、ＩｎＧａＡｓＰを電子走行層、ＩｎＧａＡｓＰを電界制御層とする場合を例に説明したが、これに限るものではなく、他の半導体材料を組み合わせるようにしてもよい。
【符号の説明】
【００６７】
１０１…基板、１０２…ｎ型電極接続層、１０３…電子走行層、１０４…電界制御層、１０５…光吸収層、１０６…ＩｎＧａＡｓＰ層、１０７…ｐ型電極接続層、１０８…第１電極、１０９…第２電極、１１０…反射防止膜、１２１…第１金属層、１２２…第２金属層、１２３…第３金属層、１２４…第４金属層、１２５…第５金属層。
【図１Ｂ】
2013008719.tif 000003
【図２Ａ】
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【図２Ｂ】
2013008719.tif 000005
【図１Ａ】
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