(57)【要約】【課題】従来技術を用いたインバータ回路を備える電源装置では、インバータ回路を構成するスイッチ素子の異常を事前に検出できない為、スイッチ素子の故障により動作中の電源装置が突然停止してしまう課題がある。【解決手段】直列接続された２つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記２つのスイッチ素子同士の接続点の接続点電圧が第１の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第２の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える。【選択図】図１
2013243871.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された２つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記２つのスイッチ素子同士の接続点の接続点電圧が第１の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第２の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える事を特徴とするスイッチング電源装置。
【請求項２】
請求項１の電源装置を備えた事を特徴とする電源システム。
【請求項３】
請求項１の電源装置を備えた事を特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、電源装置を使用した電源システム、電源装置を使用した電子装置に関する。
【背景技術】
【０００２】
一般的な電子装置には電源装置が内蔵されている。電源装置には小型化、高効率化を比較的に実現しやすいスイッチング電源がある。スイッチング電源には２つのスイッチ素子を直列接続し、前記スイッチ素子を交互にオン、オフし直流電圧から交流電圧を生成するインバータ回路が内蔵される場合がある。前記インバータ回路を内蔵する電源装置の一例として、特開２００３−１８９６２２号公報（特許文献１）に記載されているような、インバータ回路を構成する直列接続された２つのスイッチ素子を交互にオン、オフし、電源装置に入力される電圧を任意の設定電圧に変換し出力する電源装置が知られている。
【０００３】
図７に従来技術を用いた電源装置の例を示す。図７の電源装置４０１は、直流電源４０３の＋側に電源入力４０２ａを接続し、直流電源４０３の−側に電源入力４０２ｂを接続し、電源入力４０２ａと４０２ｂの間に、コンデンサ４０４ａとコンデンサ４０４ｂを直列接続し、電源入力４０２ａと４０２ｂの間に、ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂを直列接続し、電源入力４０２ａと４０２ｂの間に、補助電源回路４２３を接続し、コンデンサ４０４ａとコンデンサ４０４ｂの接続点およびＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂの接続点にトランス４１５の１次側巻線Ｎ４１を接続し、トランス４１５の２次側巻線Ｎ４２に整流回路４１６の入力を接続し、整流回路４１６の出力に平滑回路４１７の入力を接続し、平滑回路４１７の＋側の出力に電源出力４１８ａおよび電圧センス線４２４を接続し、電圧センス線４２４と制御回路４０６を接続し、平滑回路４１７の−側の出力に電源出力４１８ｂを接続し、電源出力４１８ａ、４１８ｂに負荷４１９を接続し、制御回路４０６とオン信号入力４２０を接続し、制御回路４０６とＭＯＳ−ＦＥＴ４０５ａおよびＭＯＳ−ＦＥＴ４０５ｂを接続し、制御回路４０６と補助電源回路４２３を接続した構成である。
【０００４】
図7の電源装置４０１の回路動作について説明する。
【０００５】
電源装置４０１のインバータ回路４３０は、コンデンサ４０４ａ、コンデンサ４０４ｂ、ＭＯＳ−ＦＥＴ４０５ａ、ＭＯＳ−ＦＥＴ４０５ｂより構成される。コンデンサ４０４ａ、コンデンサ４０４ｂは、同一の静電容量のコンデンサであり、直流電源４０３の出力電圧ＶＤＣを１／２倍に容量分圧した電圧ＶＤＣ／２をトランス４１５の１次巻線Ｎ４１の片端に出力する。ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂは、インバータ回路４３０のスイッチ素子であり、ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂが交互にオンする事により、トランス４１５の１次巻線Ｎ４１の他方の片端に電圧値ＶＤＣおよび０Ｖを交互に出力する。
【０００６】
以上説明したインバータ回路４３０の動作の結果、トランス４１５の１次巻線Ｎ４１の両端へは振幅ＶＤＣの交流電圧が入力される。トランス４１５の１次巻線Ｎ４１へ入力された交流電圧は、トランス４１５により降圧された後、整流回路４１６により整流され、平滑回路４１７により平滑され、出力電圧Ｖｏに変換される。出力電圧Ｖｏは電源出力４１８ａ、４１８ｂより出力され、負荷４１９へ給電される。制御回路４０６は、ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂのオン、オフ制御を行う。具体的には、オン信号入力４２０がＬレベルの場合は、ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂをオフ状態に維持する。この状態おいては、インバータ回路４３０が停止しており、出力電圧Ｖｏは０Ｖに維持されるため、電源装置４０１の出力はオフ状態である。オン信号入力４２０がＨレベルの場合は、制御回路４０６は、出力電圧Ｖｏを電圧センス線４２４を通してモニタし、あらかじめ決められた設定電圧を維持するようにＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂのオン、オフ制御を行う。具体的には、出力電圧Ｖｏが設定電圧より低い場合は、ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂのオンデューティーを大きくし、出力電圧Ｖｏが設定電圧より高い場合は、ＭＯＳ−ＦＥＴ４０５ａとＭＯＳ−ＦＥＴ４０５ｂのオンデューティーを小さくする制御を行う。この状態おいては、インバータ回路４３０は動作しており、出力電圧Ｖｏは設定電圧に維持されるため、電源装置４０１の出力はオン状態である。補助電源回路４２３は、直流電源４０３の出力電圧ＶＤＣを制御回路４０６の動作に必要な電源電圧に変換する回路である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１８９６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
インバータ回路に使用されるＭＯＳ−ＦＥＴなどの半導体のスイッチ素子は、スイッチ素子をオフ状態に制御した際、完全な開放状態とならず、スイッチ素子の両端間の抵抗値は数ＭΩ〜数１０ＭΩ程度の高抵抗状態である。スイッチ素子の故障モードの１つとして、スイッチ素子へのサージ電圧などの電気的ストレスやスイッチ素子の経年劣化などにより、スイッチ素子をオフ状態に制御した際のスイッチ素子の両端間の抵抗値が徐々に低下する故障モードが知られている。
【０００９】
図７に示した従来技術を用いた電源装置４０１に内蔵するスイッチ素子であるＭＯＳ−ＦＥＴ４０５ａ、４０５ｂがオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値が徐々に減少した場合の動作について以下に説明する。
【００１０】
一例として、直流電源４０３の出力電圧ＶＤＣが４００Ｖ、ＭＯＳ−ＦＥＴ４０５ａ、４０５ｂのパッケージサイズがＴＯ３Ｐ（寸法１５．６ｍｍ  ｘ  ２０．０ｍｍ  ｘ  ４．８ｍｍ）、最大温度定格が１５０℃、正常動作時の発熱量が５Ｗ、正常動作時の温度上昇が６０℃、オフ時のＭＯＳ−ＦＥＴ４０５ａ、４０５ｂの両端間の抵抗値がそれぞれ２５ＭΩ、周囲温度が２０℃とする。上記の例は出力電力が１０００Ｗ程度の電源装置として、一般的な設計例である。
【００１１】
始めに、ＭＯＳ−ＦＥＴ４０５ａ、４０５ｂが正常な場合、すなわちＭＯＳ−ＦＥＴ４０５ａ、４０５ｂがオフ時のＭＯＳ−ＦＥＴ４０５ａ、４０５ｂの両端間の抵抗値が２５ＭΩの場合の電源装置４０１がオン状態における動作について説明する。
【００１２】
電源装置４０１がオン状態においては、オン信号入力２０にＨレベルが入力され、制御回路４０６がＭＯＳ−ＦＥＴ４０５ａと４０５ｂを交互にオン、オフさせる制御を行う。この状態には、ＭＯＳ−ＦＥＴ４０５ａがオンの状態とＭＯＳ−ＦＥＴ４０５ｂがオフの状態の２つがある。ＭＯＳ−ＦＥＴ４０５ａがオンの場合は、ＭＯＳ−ＦＥＴ４０５ｂがオフしているため、直流電源４０３の出力電圧ＶＤＣは全て、ＭＯＳ−ＦＥＴ４０５ｂへ印加され、ＭＯＳ−ＦＥＴ４０５ｂ両端の電圧は４００Ｖである。同様に、ＭＯＳ−ＦＥＴ４０５ｂがオンの場合は、ＭＯＳ−ＦＥＴ４０５ａがオフしているため、直流電源４０３の出力電圧ＶＤＣは全て、ＭＯＳ−ＦＥＴ４０５ａへ印加され、ＭＯＳ−ＦＥＴ４０５ａ両端の電圧は４００Ｖである。このように、オフ制御された、ＭＯＳ−ＦＥＴ４０５ａ、ＭＯＳ−ＦＥＴ４０５ｂには、４００Ｖが印加されている。オフ制御されたＭＯＳ−ＦＥＴ４０５ａ、ＭＯＳ−ＦＥＴ４０５ｂには４００Ｖが印加され、またオフ時のＭＯＳ−ＦＥＴ４０５ａ、４０５ｂの両端間の抵抗値が２５ＭΩである事より、ＭＯＳ−ＦＥＴ４０５ａ、４０５ｂのオフ時の発熱量は、それぞれ、
４００Ｖ  ｘ  ４００Ｖ  ／  ２５ＭΩ  ＝  ６．４ｍＷ
である。この値は、ＭＯＳ−ＦＥＴ４０５ａ、４０５ｂの正常動作時の発熱量５Ｗの１／７８１のため、ＭＯＳ−ＦＥＴ４０５ａ、４０５ｂの温度上昇６０℃に与える影響は無視できる程度に小さな値である。
【００１３】
次にＭＯＳ−ＦＥＴ４０５ａが軽度に劣化し、ＭＯＳ−ＦＥＴ４０５ａオフ時のＭＯＳ−ＦＥＴ４０５ａの両端間の抵抗値が８００ｋΩに減少した場合の電源装置４０１がオン状態における動作について説明する。
【００１４】
オフ制御されたＭＯＳ−ＦＥＴ４０５ａには４００Ｖが印加され、またオフ時のＭＯＳ−ＦＥＴ４０５ａの両端間の抵抗値が８００ｋΩである事より、ＭＯＳ−ＦＥＴ４０５ａのオフ時の発熱量は、
４００Ｖ  ｘ  ４００Ｖ  ／  ８００ｋΩ  ＝  ０．２Ｗ
である。この結果、ＭＯＳ−ＦＥＴ４０５ａの発熱量は、
５Ｗ  ＋  ０．２Ｗ  ＝  ５．２Ｗ
に増加し、ＭＯＳ−ＦＥＴ４０５ａの温度上昇は、
６０℃  ｘ  （５．２Ｗ  ／  ５Ｗ）  ＝  ６２．４℃
に増加するため、ＭＯＳ−ＦＥＴ４０５ａの温度も、
２０℃  ＋  ６２．４℃  ＝  ８２．４℃
に増加するが、ＭＯＳ−ＦＥＴ４０５ａの最大温度定格１５０℃以下であるため、電源装置４０１は動作を継続する。
【００１５】
次にＭＯＳ−ＦＥＴ４０５ａが更に劣化し、ＭＯＳ−ＦＥＴ４０５ａオフ時のＭＯＳ−ＦＥＴ４０５ａの両端間の抵抗値が８ｋΩに減少した場合の電源装置４０１がオン状態における動作について説明する。
【００１６】
オフ制御されたＭＯＳ−ＦＥＴ４０５ａには４００Ｖが印加され、またオフ時のＭＯＳ−ＦＥＴ４０５ａの両端間の抵抗値が８ｋΩである事より、ＭＯＳ−ＦＥＴ４０５ａのオフ時の発熱量は、
４００Ｖ  ｘ  ４００Ｖ  ／  ８ｋΩ  ＝  ２０Ｗ
である。この結果、ＭＯＳ−ＦＥＴ４０５ａの発熱量は、
５Ｗ  ＋  ２０Ｗ  ＝  ２５Ｗ
に増加し、ＭＯＳ−ＦＥＴ４０５ａの温度上昇は、
６０℃  ｘ  （２５Ｗ  ／  ５Ｗ）  ＝  ３００℃
に増加するため、ＭＯＳ−ＦＥＴ４０５ａの温度も、
２０℃  ＋  ３００℃  ＝  ３２０℃
に増加する。ＭＯＳ−ＦＥＴ４０５ａの温度が最大温度定格１５０℃に対して１７０℃超過するため、温度過大によりＭＯＳ−ＦＥＴ４０５ａが破損に至り、電源装置４０１が突然停止する。
【００１７】
以上、説明したとおり従来の技術では、ＭＯＳ−ＦＥＴなどの半導体のスイッチ素子をオフした際のスイッチ素子の両端間の抵抗値が徐々に減少した場合、これに伴いスイッチ素子の温度も徐々に上昇するが、スイッチ素子の温度定格を超過して破損するまで、異常を検出できないため、電源装置の動作中に突然スイッチ素子が破損して、電源装置が突然停止するという課題がある。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の電源装置では、直列接続された２つのスイッチ素子により構成されるインバータ回路を備えるスイッチング電源装置において、前記インバータ回路が動作停止時に前記２つのスイッチ素子同士の接続点の接続点電圧が第１の基準電圧を超過した場合、もしくは前記インバータ回路が動作停止時に前記接続点電圧が第２の基準電圧を下回った場合に異常信号を送出する異常検出回路を備える事を特徴とする。
【発明の効果】
【００１９】
本発明の電源装置を使用することにより、電源装置に内蔵されるインバータ回路を構成するスイッチ素子の両端間の抵抗値が低下した場合の異常検出が可能となるため、信頼性の高い電源装置、電源システム、電子装置を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例である。
【図２】本発明の第１の異常検出回路動作開始時のタイムチャートである。
【図３】本発明の第２の実施例である。
【図４】本発明の第２の異常検出回路動作開始時のタイムチャートである。
【図５】本発明の第３の実施例である。
【図６】本発明の第４の実施例である。
【図７】従来技術の例である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態になる電源装置、電源システム、電子装置の実施例を、図面を用いて詳細に説明する。
【実施例１】
【００２２】
図１は本発明の第１の実施例である電源装置の回路構成を示す図である。
【００２３】
図１の電源装置１は、直流電源３の＋側に電源入力２ａを接続し、直流電源３の−側に電源入力２ｂを接続し、電源入力２ａと２ｂの間に、コンデンサ４ａとコンデンサ４ｂを直列接続し、電源入力２ａと２ｂの間に、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂを直列接続し、電源入力２ａと２ｂの間に、補助電源回路２３を接続し、コンデンサ４ａとコンデンサ４ｂの接続点およびＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点にトランス１５の１次側巻線Ｎ１を接続し、トランス１５の２次側巻線Ｎ２に整流回路１６の入力を接続し、整流回路１６の出力に平滑回路１７の入力を接続し、平滑回路１７の＋側の出力に電源出力１８ａおよび電圧センス線２４を接続し、電圧センス線２４と制御回路６を接続し、平滑回路１７の−側の出力に電源出力１８ｂを接続し、電源出力１８ａ、１８ｂに負荷１９を接続し、オン信号入力２０に制御回路６および異常検出回路入力２７を接続し、制御回路６の出力にＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂを接続し、制御回路６に補助電源回路２３を接続し、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点に異常検出回路２２の異常検出回路入力２５を接続し、異常検出回路入力２５に分圧用抵抗７ａと分圧用抵抗７ｂを直列に接続し、分圧用抵抗７ａと分圧用抵抗７ｂの接続点にオペアンプ８の正側入力に接続し、オペアンプ８の出力にオペアンプ８の負側入力、第１のコンパレータ１０の正側入力および第２のコンパレータ１１の負側入力を接続し、コンパレータ１０の負側入力に第１の基準電圧９を接続し、コンパレータ１１の正側入力に第２の基準電圧１２を接続し、第１のコンパレータ１０の出力および第２のコンパレータ１１の出力に第１の論理回路１３の入力を接続し、第１の論理回路１３の出力と異常検出回路入力２７に第２の論理回路１４の入力を接続し、第２の論理回路１４の出力に異常検出回路出力２８を接続し、異常検出回路出力２８に異常信号出力２１を接続し、異常検出回路２２の異常検出回路電源入力２６に補助電源回路２３を接続した構成である。
【００２４】
図１の電源装置１の回路動作について図１および図２を用いて説明する。
【００２５】
電源装置１のインバータ回路３０は、コンデンサ４ａ、コンデンサ４ｂ、ＭＯＳ−ＦＥＴ５ａ、ＭＯＳ−ＦＥＴ５ｂより構成される。コンデンサ４ａ、コンデンサ４ｂは、同一の静電容量のコンデンサであり、直流電源３の出力電圧ＶＤＣを１／２倍に容量分圧した電圧ＶＤＣ／２をトランス１５の１次巻線Ｎ１の片端に出力する。ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂは、インバータ回路３０のスイッチ素子であり、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂが交互にオンする事により、トランス１５の１次巻線Ｎ１の他方の片端に電圧値ＶＤＣおよび０Ｖを交互に出力する。以上説明したインバータ回路３０の動作の結果、トランス１５の１次巻線Ｎ１の両端へは振幅ＶＤＣの交流電圧が入力される。トランス１５の１次巻線Ｎ１へ入力された交流電圧は、トランス１５により降圧された後、整流回路１６により整流され、平滑回路１７により平滑され、出力電圧Ｖｏに変換される。出力電圧Ｖｏは電源出力１８ａ、１８ｂより出力され、負荷１９へ給電される。制御回路６は、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂのオン、オフ制御を行う。具体的には、オン信号入力２０がＬレベルの場合は、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂをオフ状態に維持する。この状態おいては、インバータ回路３０が停止しており、出力電圧Ｖｏは０Ｖに維持されるため、電源装置１の出力はオフ状態である。オン信号入力２０がＨレベルの場合は、制御回路６は、出力電圧Ｖｏを電圧センス線２４を通してモニタし、あらかじめ決められた設定電圧を維持するようにＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂのオン、オフ制御を行う。具体的には、出力電圧Ｖｏが設定電圧より低い場合は、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂのオンデューティーを大きくし、出力電圧Ｖｏが設定電圧より高い場合は、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂのオンデューティーを小さくする制御を行う。この状態おいては、インバータ回路３０は動作しており、出力電圧Ｖｏは設定電圧に維持されるため、電源装置１の出力はオン状態である。
【００２６】
ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの異常有無の検出は、オン信号入力２０がＬレベルの場合に行われ、図２に示すタイムチャートの例の通りＴＭ１のタイミングで、オン信号入力２０がＨレベルからＬレベルへ遷移すると、制御回路６はＭＯＳ−ＦＥＴ５ａ、５ｂをオフ状態に制御する。この結果、ＭＯＳ−ＦＥＴ５ａ、５ｂが共にオフになり、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点には、直流電源３の出力電圧ＶＤＣをＭＯＳ−ＦＥＴ５ａの抵抗値とＭＯＳ−ＦＥＴ５ｂの抵抗値で分圧した電圧が発生する。ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点に発生した電圧は異常検出回路入力２５に入力され、異常検出回路入力２５とＧＮＤ間に直列に接続された分圧用抵抗７ａと分圧用抵抗７ｂは、異常検出回路入力２５の入力電圧をオペアンプ８の入力電圧仕様内の電圧に分圧する。オペアンプ８は、バッファ回路であり、入力された電圧と同一電圧を出力するゲイン１倍のアンプである。第１のコンパレータ１０は、オペアンプ８の出力電圧と第１の基準電圧９のＶｒｅｆ１を比較し、オペアンプ８の出力電圧が第１の基準電圧９のＶｒｅｆ１より高い場合はＨレベルを出力し、オペアンプ８の出力電圧が第１の基準電圧９のＶｒｅｆ１より低い場合はＬレベルを出力する。第２のコンパレータ１１は、オペアンプ８の出力電圧と第２の基準電圧１２のＶｒｅｆ２を比較し、オペアンプ８の出力電圧が第２の基準電圧１２のＶｒｅｆ２より低い場合はＨレベルを出力し、オペアンプ８の出力電圧が第２の基準電圧１２のＶｒｅｆ２より高い場合はＬレベルを出力する。第１の論理回路１３は論理和回路であり、第１のコンパレータ１０の出力と第２のコンパレータ１１の出力の何れか片方の出力がＨレベルの場合、もしくは両方の出力ともＨレベルの場合にＨレベルを出力する。両方の出力がＬレベル場合はＬレベルを出力する。第２の論理回路１４は、オン信号入力２０がＬレベル、かつ第１の論理回路１３の出力がＨレベルの条件においてＨレベルを出力し、それ以外の条件ではＬレベルを出力する。第２の論理回路１４の出力は異常検出回路出力２８を通して異常信号出力２１に出力される。なお、異常信号出力２１のＬレベルが電源装置１に異常なし、Ｈレベルが電源装置１に異常ありを示すものである。補助電源回路２３は、直流電源３の出力電圧ＶＤＣを制御回路６、および異常検出回路２２の動作に必要な電源電圧に変換する回路である。
【００２７】
次に、ＭＯＳ−ＦＥＴのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値が正常な場合と軽度に劣化して低下した場合の異常検出回路の動作について説明する。
【００２８】
一例として、直流電源３の出力電圧ＶＤＣが４００Ｖ、分圧用抵抗７ａがＲ１＝３８５０ＭΩ、分圧用抵抗７ｂがＲ２＝１５０ＭΩ、第１の基準電圧９のＶｒｅｆ１が１４Ｖ、第２の基準電圧１２のＶｒｅｆ２が１Ｖ、ＭＯＳ−ＦＥＴ５ａのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＡが２５ＭΩ、ＭＯＳ−ＦＥＴ５ｂのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＢが２５ＭΩ、オン信号入力２０がＬレベルの場合を想定する。なお、ＭＯＳ−ＦＥＴの故障はＭＯＳ−ＦＥＴ５ａのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＡが４００ｋΩに低下した場合とＭＯＳ−ＦＥＴ５ｂのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＢが４００ｋΩに低下した場合の２通りを想定する。
【００２９】
最初に、電源装置１のＭＯＳ−ＦＥＴ５ａ、５ｂオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値が共に正常の場合の動作について説明する。
【００３０】
電源装置１は、オン信号入力２０がＬレベルのため、制御回路６は先に説明したとおりＭＯＳ−ＦＥＴ５ａ、５ｂを共にオフ状態に制御にする。
【００３１】
この状態において、直流電源３の出力電圧ＶＤＣが４００Ｖ、ＭＯＳ−ＦＥＴ５ａ、５ｂオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値がそれぞれ２５ＭΩより、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点に発生する電圧ＶＡＢは、
ＶＡＢ＝（ＲＢ／／（Ｒ１＋Ｒ２））／（ＲＡ＋ＲＢ／／（Ｒ１＋Ｒ２））・ＶＤＣ
＝（２５ＭΩ／／（３８５０ＭΩ＋１５０ＭΩ））
／（２５ＭΩ＋２５ＭΩ／／（３８５０ＭΩ＋１５０ＭΩ））・４００Ｖ
＝１９９．４Ｖ
であり、これに接続された異常検出回路入力２５の電圧も１９９．４Ｖである。
【００３２】
オペアンプ８の入力電圧Ｖ８は、異常検出回路入力２５の電圧を抵抗７ａおよび抵抗７ｂにより分圧したものであり、
Ｖ８＝Ｒ２／（Ｒ１＋Ｒ２）・ＶＡＢ
＝１５０ＭΩ／（３８５０ＭΩ＋１５０ＭΩ）・１９９．４Ｖ
＝７．４７８Ｖ
である。なお、オペアンプ８の入力電流は通常１ｐＡ程度であり、分圧用抵抗７ａと分圧用抵抗７ｂを通してＧＮＤに流れる電流の０．０５ｕＡ（＝１９９．４Ｖ／（３８５０ＭΩ＋１５０ＭΩ））に対して５万分の１と小さいため、オペアンプ８の入力電圧Ｖ８に与える影響は無視して良い。オペアンプ８の出力電圧は、オペアンプのゲインが１倍であることより、７．４７８Ｖである。第１のコンパレータ１０は、オペアンプ８の出力電圧が、第１の基準電圧９のＶｒｅｆ１＝１４Ｖより低いため、Ｌレベルを出力する。第２のコンパレータ１１は、オペアンプ８の出力電圧が、第２の基準電圧１２のＶｒｅｆ２＝１Ｖより高いため、Ｌレベルを出力する。第１の論理回路１３は第１のコンパレータの出力がＬレベル、第２のコンパレータの出力がＬレベルより、Ｌレベルを出力する。第２の論理回路１４は、第１の論理回路１３の出力がＬレベル、オン信号入力２０、異常検出回路入力２７がＬレベルのため、Ｌレベルを出力する。この結果、異常検出回路出力２８、異常信号出力２１がＬレベルとなり、電源装置１に異常なしが電源装置１の外部へ報告される。
【００３３】
次に、ＭＯＳ−ＦＥＴ５ａのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＡが４００ｋΩに低下した場合の動作を説明する。
【００３４】
電源装置１は、オン信号入力２０がＬレベルのため、制御回路６は先に説明したとおりＭＯＳ−ＦＥＴ５ａ、５ｂを共にオフ状態に制御にする。
【００３５】
この状態において、直流電源３の出力電圧ＶＤＣが４００Ｖ、ＭＯＳ−ＦＥＴ５ａオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＡが４００ｋΩ、ＭＯＳ−ＦＥＴ５ｂオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＢが２５ＭΩより、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点に発生する電圧ＶＡＢは、
ＶＡＢ＝（ＲＢ／／（Ｒ１＋Ｒ２））／（ＲＡ＋ＲＢ／／（Ｒ１＋Ｒ２））・ＶＤＣ
＝（２５ＭΩ／／（３８５０ＭΩ＋１５０ＭΩ））
／（４００ｋΩ＋２５ＭΩ／／（３８５０ＭΩ＋１５０ＭΩ））・４００Ｖ
＝３９３．７Ｖ
であり、これに接続された異常検出回路入力２５の電圧も３９３．７Ｖである。
【００３６】
オペアンプ８の入力電圧Ｖ８は、異常検出回路入力２５の電圧を抵抗７ａおよび抵抗７ｂにより分圧したものであり、
Ｖ８＝Ｒ２／（Ｒ１＋Ｒ２）・ＶＡＢ
＝１５０ＭΩ／（３８５０ＭΩ＋１５０ＭΩ）・３９３．７Ｖ
＝１４．７６４Ｖ
である。オペアンプ８の出力電圧は、オペアンプのゲインが１倍であることより、１４．７６４である。第１のコンパレータ１０は、オペアンプ８の出力電圧が、第１の基準電圧９のＶｒｅｆ１＝１４Ｖより高いため、Ｈレベルを出力する。第２のコンパレータ１１は、オペアンプ８の出力電圧が、第２の基準電圧１２のＶｒｅｆ２＝１Ｖより高いため、Ｌレベルを出力する。第１の論理回路１３は第１のコンパレータ１０の出力がＨレベル、第２のコンパレータ１１の出力がＬレベルより、Ｈレベルを出力する。第２の論理回路１４は、第１の論理回路１３の出力がＨレベル、オン信号入力２０、異常検出回路入力２７がＬレベルのため、Ｈレベルを出力する。この結果、異常検出回路出力２８、異常信号出力２１がＨレベルとなり、電源装置１に異常ありが電源装置１の外部へ報告される。
【００３７】
次に、ＭＯＳ−ＦＥＴ５ｂのオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＢが４００ｋΩに低下した場合の動作を説明する。
【００３８】
電源装置１は、オン信号入力２０がＬレベルのため、制御回路６は先に説明したとおりＭＯＳ−ＦＥＴ５ａ、５ｂを共にオフ状態に制御にする。この状態において、直流電源３の出力電圧ＶＤＣが４００Ｖ、ＭＯＳ−ＦＥＴ５ａオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＡが２５ＭΩ、ＭＯＳ−ＦＥＴ５ｂオフ時のＭＯＳ−ＦＥＴの両端間の抵抗値ＲＢが４００ｋΩより、ＭＯＳ−ＦＥＴ５ａとＭＯＳ−ＦＥＴ５ｂの接続点に発生する電圧ＶＡＢは、
ＶＡＢ＝（ＲＢ／／（Ｒ１＋Ｒ２））／（ＲＡ＋ＲＢ／／（Ｒ１＋Ｒ２））・ＶＤＣ
＝（４００ｋΩ／／（３８５０ＭΩ＋１５０ＭΩ））
／（２５ＭΩ＋４００ｋΩ／／（３８５０ＭΩ＋１５０ＭΩ））・４００Ｖ
＝６．３Ｖ
であり、これに接続された異常検出回路入力２５の電圧も６．３Ｖである。オペアンプ８の入力電圧Ｖ８は、異常検出回路入力２５の電圧を抵抗７ａおよび抵抗７ｂにより分圧したものであり、
Ｖ８＝Ｒ２／（Ｒ１＋Ｒ２）・ＶＡＢ
＝１５０ＭΩ／（３８５０ＭΩ＋１５０ＭΩ）・６．３Ｖ
＝０．２３６Ｖ
である。オペアンプ８の出力電圧は、オペアンプのゲインが１倍であることより、０．２３６Ｖである。第１のコンパレータ１０は、オペアンプ８の出力電圧が、第１の基準電圧９のＶｒｅｆ１＝１４Ｖより低いため、Ｌレベルを出力する。第２のコンパレータ１１は、オペアンプ８の出力電圧が、第２の基準電圧１２のＶｒｅｆ２＝１Ｖより低いため、Ｈレベルを出力する。第１の論理回路１３は第１のコンパレータ１０の出力がＬレベル、第２のコンパレータ１１の出力がＨレベルより、Ｈレベルを出力する。第２の論理回路１４は、第１の論理回路１３の出力がＨレベル、オン信号入力２０、異常検出回路入力２７がＬレベルのため、Ｈレベルを出力する。この結果、異常検出回路出力２８、異常信号出力２１がＨレベルとなり、電源装置１に異常ありが電源装置１の外部へ報告され修理、交換、保守などの適切な処置を迅速に行う事ができる。なお、オン信号入力２０がＨレベルの場合、すなわち電源装置１がオン状態でありインバータ回路３０が動作している場合は、ＭＯＳ−ＦＥＴ５ａ、５ｂがオン、オフ動作しているため、オフ時のＭＯＳ−ＦＥＴの両端間の抵抗値異常を正しく検出する事ができない状態である。この状態においては、異常検出回路入力２７がＨレベルであるため、第１の論理回路１３の出力によらず、第２の論理回路１４の出力がＬレベルとなる。この結果、異常検出回路出力２８、異常信号出力２１がＬレベルとなり、電源装置１に異常なしが電源装置１の外部へ報告されるため誤検出を防ぐ事ができる。
【００３９】
以上説明した通り、本発明の電源装置を使用すれば、電源装置に内蔵したＭＯＳ−ＦＥＴなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置を提供できる。なお、スイッチ素子は、ＭＯＳ−ＦＥＴの他に、バイポーラトランジスタ、サイリスタ、ＩＧＢＴなどのスイッチ機能を持つ半導体を用いる事ができる。
【実施例２】
【００４０】
図３は本発明の第２の実施例である電源装置の回路構成を示す図である。
【００４１】
図３の電源装置１０１は、直流電源１０３の＋側に電源入力１０２ａを接続し、直流電源１０３の−側に電源入力１０２ｂを接続し、電源入力１０２ａと１０２ｂの間に、ＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ１０５ｂを直列接続し、電源入力１０２ａと１０２ｂの間に、ＭＯＳ−ＦＥＴ１０５ｃとＭＯＳ−ＦＥＴ１０５ｄを直列接続し、電源入力１０２ａと１０２ｂの間に、補助電源回路１２３を接続し、ＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ１０５ｂの接続点およびＭＯＳ−ＦＥＴ１０５ｃとＭＯＳ−ＦＥＴ１０５ｄの接続点に、コンデンサ１０４とトランス１１５の１次側巻線Ｎ１１を直列接続し、トランス１１５の２次側巻線Ｎ１２に整流回路１１６の入力を接続し、整流回路１１６の出力に平滑回路１１７の入力を接続し、平滑回路１１７の＋側の出力に電源出力１１８ａおよび電圧センス線１２４を接続し、電圧センス線１２４と制御回路１０６を接続し、平滑回路１１７の−側の出力に電源出力１１８ｂを接続し、電源出力１１８ａ、１１８ｂに負荷１１９を接続し、オン信号入力１２０に制御回路１０６、異常検出回路入力１２７ａおよび異常検出回路入力１２７ｂを接続し、制御回路１０６の出力にＭＯＳ−ＦＥＴ１０５ａ、ＭＯＳ−ＦＥＴ１０５ｂ、ＭＯＳ−ＦＥＴ１０５ｃおよびＭＯＳ−ＦＥＴ１０５ｄを接続し、制御回路１０６に補助電源回路１２３を接続し、ＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ１０５ｂの接続点に異常検出回路１２２ｂの異常検出回路入力１２５ｂを接続し、ＭＯＳ−ＦＥＴ１０５ｃとＭＯＳ−ＦＥＴ１０５ｄの接続点に異常検出回路１２２ａの異常検出回路入力１２５ａを接続し、異常検出回路１２２ａの異常検出回路電源入力１２６ａおよび異常検出回路１２２ｂの異常検出回路電源入力１２６ｂに補助電源回路１２３を接続し、異常検出回路１２２ａの異常検出回路出力１２８ａおよび異常検出回路１２２ｂの異常検出回路出力１２８ｂに第３の論理回路１１４の入力を接続し、第３の論理回路１１４の出力に異常信号出力１２１を接続した構成で、異常検出回路１２２a、１２２ｂは、実施例１の異常検出回路２２である。
【００４２】
図３の電源装置１０１の回路動作について図３および図４を用いて説明する。
【００４３】
電源装置１０１のインバータ回路１３０は、ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ１０５ｄのスイッチ素子で構成され、制御回路１０６は、ＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ１０５ｄのオン、オフを同一のタイミングで制御し、またＭＯＳ−ＦＥＴ１０５ｂ、ＭＯＳ−ＦＥＴ１０５ｃのオン、オフを同一のタイミングで制御する。ＭＯＳ−ＦＥＴ１０５ａおよびＭＯＳ−ＦＥＴ１０５ｄとＭＯＳ−ＦＥＴ１０５ｂおよびＭＯＳ−ＦＥＴ１０５ｃが交互にオン、オフする事により、トランス１１５の１次巻線Ｎ１１の両端に、電圧値＋ＶＤＣおよび−ＶＤＣを交互に出力する。コンデンサ１０４は偏磁防止コンデンサであり、トランス１１５の1次巻線Ｎ１１の入力電圧の直流分を遮断して、トランス１１５のコアの磁気飽和を防止する。以上説明したインバータ回路１３０の動作の結果、トランス１１５の１次巻線Ｎ１１の両端へは振幅ＶＤＣの２倍の交流電圧が入力される。トランス１１５の１次巻線Ｎ１１へ入力された交流電圧は、トランス１１５により降圧された後、整流回路１１６により整流され、平滑回路１１７により平滑され、出力電圧Ｖｏに変換される。出力電圧Ｖｏは電源出力１１８ａ、１１８ｂより出力され、負荷１１９へ給電される。制御回路１０６は、ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄのオン、オフ制御を行う。具体的には、オン信号入力１２０がＬレベルの場合は、ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄをオフ状態に維持する。この状態おいては、インバータ回路１３０が停止しており、出力電圧Ｖｏは０Ｖに維持されるため、電源装置１０１の出力はオフ状態である。オン信号入力１２０がＨレベルの場合は、制御回路１０６は、出力電圧Ｖｏを電圧センス線１２４を通してモニタし、あらかじめ決められた設定電圧を維持するようにＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ１０５ｄおよびＭＯＳ−ＦＥＴ１０５ｂとＭＯＳ−ＦＥＴ１０５ｃのオン、オフ制御を行う。具体的には、出力電圧Ｖｏが設定電圧より低い場合は、ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄのオンデューティーを大きくし、出力電圧Ｖｏが設定電圧より高い場合は、ＭＯＳ−ＦＥＴ１０５ａ、ＭＯＳ−ＦＥＴ１０５ｂ、ＭＯＳ−ＦＥＴ１０５ｃおよびＭＯＳ−ＦＥＴ１０５ｄのオンデューティーを小さくする制御を行う。この状態おいては、インバータ回路１３０は動作しており、出力電圧Ｖｏは設定電圧に維持されるため、電源装置１０１の出力はオン状態である。補助電源回路１２３は、直流電源１０３の出力電圧を制御回路１０６、異常検出回路１２２ａおよび異常検出回路１２２ｂの動作に必要な電源電圧に変換する回路である。
【００４４】
ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄの異常有無の検出は、オン信号入力１２０がＬレベルの場合に行われ、図４に示すタイムチャートの例の通りＴＭ２のタイミングで、オン信号１２０がＨレベルからＬレベルへ遷移すると、制御回路１０６はＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄをオフ状態に制御する。この結果、ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄが共にオフになり、ＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ５ｂの接続点には、直流電源１０３の出力電圧ＶＤＣをＭＯＳ−ＦＥＴ１０５ａの抵抗値とＭＯＳ−ＦＥＴ１０５ｂの抵抗値で分圧した電圧が発生する。また、ＭＯＳ−ＦＥＴ１０５ｃとＭＯＳ−ＦＥＴ５ｄの接続点には、直流電源１０３の出力電圧ＶＤＣをＭＯＳ−ＦＥＴ１０５ｃの抵抗値とＭＯＳ−ＦＥＴ１０５ｄの抵抗値で分圧した電圧が発生する。ＭＯＳ−ＦＥＴ１０５ａとＭＯＳ−ＦＥＴ１０５ｂの接続点に発生した電圧は異常検出回路入力１２５ｂに入力され、ＭＯＳ−ＦＥＴ１０５ｃとＭＯＳ−ＦＥＴ１０５ｄの接続点に発生した電圧は異常検出回路入力１２５ａに入力される。異常検出回路１２２ａは、異常検出回路入力１２５ａに入力された電圧を検出し、実施例１の異常検出回路２２と同様に動作し、ＭＯＳ−ＦＥＴ１０５ｃおよびＭＯＳ−ＦＥＴ１０５ｄの異常有無を異常検出回路出力１２８ａから出力する。異常検出回路１２２ｂは、異常検出回路入力１２５ｂに入力された電圧を検出し、実施例１の異常検出回路２２と同様に動作し、ＭＯＳ−ＦＥＴ１０５ａおよびＭＯＳ−ＦＥＴ１０５ｂの異常有無を異常検出回路出力１２８ｂから出力する。第３の論理回路１１４は論理和回路であり、異常検出回路１２２ａの異常検出回路出力１２８ａと異常検出回路１２２ｂの異常検出回路出力１２８ｂの出力の何れか片方の出力がＨレベルの場合、もしくは両方の出力ともＨレベルの場合にＨレベルを出力する。両方の出力がＬレベルの場合はＬレベルを出力する。第３の論理回路１１４の動作の結果、ＭＯＳ−ＦＥＴ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄの何れかのオフ時の抵抗値が低下して、異常検出回路１２２ａの出力と異常検出回路１２２ｂの出力の何れか片方の出力がＨレベルの場合、もしくは両方の出力ともＨレベルになった場合、第３の論理回路１１４の出力がＨレベルになる。この結果、異常信号出力１２１がＨレベルとなり、電源装置１０１より異常信号が電源装置１０１の外部へ報告される。
【００４５】
以上説明した通り、本発明の電源装置を使用すれば、電源装置に内蔵したＭＯＳ−ＦＥＴなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置を提供できる。
【００４６】
なお、スイッチ素子は、ＭＯＳ−ＦＥＴの他に、バイポーラトランジスタ、サイリスタ、ＩＧＢＴなどのスイッチ機能を持つ半導体を用いる事ができる。
【実施例３】
【００４７】
図５は本発明の第３の実施例で電源システムである。図５において、２００は直流電源であり、２０１は電源システムであり、２０２a、２０２ｂは電源システム電源入力であり、２０３ａ、２０３ｂ、２０３ｃ、２０４ａ、２０４ｂ、２０４ｃは電源入力であり、２１２ａ、２１２ｂ、２１２ｃは図１の電源装置１または図３の電源装置１０１であり、２０５ａ、２０５ｂ、２０５ｃ、２０６ａ、２０６ｂ、２０６ｃは電源出力であり、２０７ａ、２０７ｂ、２０７ｃはオン信号入力であり、２０８ａ、２０８ｂ、２０８ｃは異常信号出力であり、２１３は、電源装置異常検出部であり、２０９ａ、２０９ｂは電源システム電源出力であり、２１９は負荷であり、２１０は電源システムオン信号入力であり、２１１は電源システム異常信号出力である。
【００４８】
図５に示すように本実施例の電源システム２０１は、直流電源２００の＋側に電源システム電源入力２０２ａを接続し、直流電源２００の−側に電源システム電源入力２０２ｂを接続し、電源システム電源入力２０２ａに電源装置２１２ａ、２１２ｂ、２１２ｃの電源入力２０３ａ、２０３ｂ、２０３ｃを並列接続し、電源システム電源入力２０２ｂに電源装置２１２ａ、２１２ｂ、２１２ｃの電源入力２０４ａ、２０４ｂ、２０４ｃを並列接続し、電源装置２１２ａ、２１２ｂ、２１２ｃの電源出力２０５ａ、２０５ｂ、２０５ｃを並列接続したものを電源システム電源出力２０９ａに接続し、電源装置２１２ａ、２１２ｂ、２１２ｃの電源出力２０６ａ、２０６ｂ、２０６ｃを並列接続したものを電源システム電源出力２０９ｂに接続し、電源システム電源出力２０９ａ、２０９ｂを負荷２１９に接続し、電源装置２１２ａ、２１２ｂ、２１２ｃのオン信号入力２０７ａ、２０７ｂ、２０７ｃを並列接続したものを電源システムオン信号入力２１０に接続し、電源装置２１２ａ、２１２ｂ、２１２ｃの異常信号出力２０８ａ、２０８ｂ、２０８ｃを電源装置異常検出部２１３にそれぞれ接続し、電源装置異常検出部２１３の出力を電源システム異常信号出力２１１に接続した構成である。
【００４９】
電源システム２０１に搭載した電源装置２１２ａ、２１２ｂ、２１２ｃに内蔵するスイッチ素子の異常有無の検出は、電源システムオン信号入力２１０にＬレベルを入力し、電源装置２１２ａ、２１２ｂ、２１２ｃのオン信号入力２０７ａ、２０７ｂ、２０７ｃにＬレベルが入力されることで、電源装置２１２ａ、２１２ｂ、２１２ｃは、電源装置２１２ａ、２１２ｂ、２１２ｃに内蔵するスイッチ素子の異常有無を検出し、異常信号出力２０８ａ、２０８ｂ、２０８ｃからＨレベルまたはＬレベルの異常有無の結果を出力する。電源装置異常検出部２１３は、電源装置２１２ａ、２１２ｂ、２１２ｃの異常信号出力２０８ａ、２０８ｂ、２０８ｃから出力されたＨレベルまたはＬレベルを受け取り、異常信号出力２０８ａ、２０８ｂ、２０８ｃが全てＬレベルの場合は、電源装置に異常なしの情報を電源システム異常信号出力２１１に出力する。異常信号出力２０８ａ、２０８ｂ、２０８ｃの何れかがＨレベルの場合、Ｈレベルを出力した電源装置に異常ありの情報を電源システム異常信号出力２１１から外部へ報告され修理、交換、保守などの適切な処置を迅速に行う事ができる。
【００５０】
以上説明した通り、本電源システムは、実施例１の電源装置１または実施例２の電源装置１０１を使用していることから、電源装置に内蔵したＭＯＳ−ＦＥＴなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置、電源システムを提供できる。
【実施例４】
【００５１】
図６は本発明の第４の実施例で電子装置である。図６において、３０１は電子装置であり、３０２ａ、３０２ｂは電子装置電源入力であり、３０３は交流電源であり、３０４はＡＣ／ＤＣコンバータであり、３０５ａ、３０５ｂは電源入力であり、３０６は図１の電源装置１または図３の電源装置１０１であり、３０７ａ、３０７ｂは電源出力であり、３０８はオン信号入力であり、３１０は異常信号出力であり、３０９は電子回路であり、３１１は電源装置オンオフ制御部であり、３１２は電源装置異常通知部であり、３１３は電子装置異常信号出力であり、３１４は電源スイッチある。
【００５２】
図６に示すように本実施例の電子装置３０１は、電子装置電源入力３０２ａ、３０２ｂに交流電源３０３を接続し、電子装置電源入力３０２ａ、３０２ｂにＡＣ／ＤＣコンバータ３０４の入力を接続し、ＡＣ／ＤＣコンバータ３０４の出力に電源装置３０６の電源入力３０５ａ、３０５ｂを接続し、電源装置３０６の電源出力３０７ａ、３０７ｂに電子回路３０９を接続し、電源装置３０６のオン信号入力３０８に電源装置オンオフ制御部３１１を接続し、電源装置オンオフ制御部３１１に電源スイッチ３１４を接続し、電源装置３０６の異常信号出力３１０に電源装置異常通知部３１２を接続し、電源装置異常通知部３１２に電子装置異常信号出力３１３を接続したものである。ここで、電子回路３０９は、例えば電子演算回路、メモリ回路、増幅回路、発振回路、Ｄ／Ａコンバータ、Ａ／Ｄコンバータなどのデジタル回路、アナログ回路を問わない全ての電子回路である。
【００５３】
電源装置オンオフ制御部３１１は、電源スイッチ３１４がオンの場合は、電源装置３０６のオン信号入力３０８にＨレベルを出力し、電源スイッチ３１４がオフの場合はオン信号入力３０８にＬレベルを出力する。オン信号入力３０８がＨレベルの場合は、電源装置３０６の出力がオン状態となり、電源装置３０６の電源出力３０７ａ、３０７ｂから電子回路３０９に給電する。オン信号入力３０８がＬレベルの場合は、電源装置３０６の出力がオフ状態となり、電源装置３０６の電源出力３０７ａ、３０７ｂから電子回路３０９への給電が停止すると同時に、電源装置３０６に内蔵するスイッチ素子のオフ時の抵抗値の異常有無の検出が行われ、結果が異常信号出力３１０から出力される。電源装置異常通知部３１２は、異常信号出力３１０がＬレベルの場合は、電源装置３０６に異常なしの信号を電子装置異常信号出力３１３を通して外部に出力する。異常信号出力３１０がＨレベルの場合は、電源装置３０６に異常ありの信号を電子装置異常信号出力３１３を通して外部に出力する。この電子装置異常信号出力３１３の信号を用いてオペレータや保守員が修理、交換、保守などの適切な処置を迅速に行う事ができる。
【００５４】
以上説明した通り、本電子装置は、実施例１の電源装置１または実施例２の電源装置１０１を使用していることから、電源装置に内蔵したＭＯＳ−ＦＥＴなどの半導体スイッチ素子のオフ時の抵抗値が軽度に劣化して低下した場合の検出が可能となり、スイッチ素子の劣化による発熱過大による破損が発生して電源装置が停止する前に異常を事前に検出できるため、信頼性の高い電源装置、電子装置を提供できる。
【符号の説明】
【００５５】
１…電源装置、２ａ、２ｂ…電源入力、３…直流電源、４ａ、４ｂ…コンデンサ、５ａ、５ｂ…ＭＯＳ−ＦＥＴ、６…制御回路、７ａ、７ｂ…分圧用抵抗、８…オペアンプ、９…第１の基準電圧、１０…第１のコンパレータ、１３…第１の論理回路、１４…第２の論理回路、１５…トランス、１６…整流回路、１７…平滑回路、１８ａ、１８ｂ…電源出力、１９…負荷、２０…オン信号入力、２１…常信号出力、２２…異常検出回路、２３…補助電源回路、２４…電圧センス線、２５…異常検出回路入力、２６…異常検出回路電源入力、２７…異常検出回路入力、２８…異常検出回路出力、３０…インバータ回路、Ｎ１…トランス１５の１次側巻線、Ｎ２…トランス１５の２次側巻線、１０１…電源装置、１０２ａ、１０２ｂ…電源入力、１０３…直流電源、１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ…ＭＯＳ−ＦＥＴ、１０４…コンデンサ、１０６…制御回路、１１４…第３の論理回路、１１５…トランス、１１６…整流回路、１１７…平滑回路、１１８ａ、１１８ｂ…電源出力、１１９…負荷、１２０…オン信号入力、１２１…異常信号出力、１２２ａ、１２２ｂ…異常検出回路、１２３…補助電源回路、１２４…電圧センス線、１２５ａ、１２５ｂ…異常検出回路入力、１２６ａ、１２６ｂ…異常検出回路電源入力、１２７ａ、１２７ｂ…異常検出回路入力、１２８ａ、１２８ｂ…異常検出回路出力、１３０…インバータ回路、Ｎ１１…トランス１１５の１次側巻線、Ｎ１２…トランス１１５の２次側巻線、２００…直流電源、２０１…電源システム、２０２ａ、２０２ｂ…電源システム電源入力、２０３ａ、２０３ｂ、２０３ｃ、２０４ａ、２０４ｂ、２０４ｃ…電源入力、２０５ａ、２０５ｂ、２０５ｃ、２０６ａ、２０６ｂ、２０６ｃ…電源出力、２０７ａ、２０７ｂ、２０７ｃ…オン信号入力、２０８ａ、２０８ｂ、２０８ｃ…異常信号出力、２０９ａ、２０９b…電源システム電源出力、２１０…電源システムオン信号入力、２１１…電源システム異常信号出力、２１２ａ、２１２ｂ、２１２ｃ…電源装置、２１３…電源装置異常検出部、２１９…負荷、３０１…電子装置、３０２ａ、３０２ｂ…電子装置電源入力、３０３…交流電源、３０４ＡＣ／ＤＣ…コンバータ、３０５ａ、３０５ｂ…電源入力、３０６…電源装置、３０７ａ、３０７ｂ…電源出力、３０８…オン信号入力、３０９…電子回路、３１０…異常信号出力、３１１…電源装置オンオフ制御部、３１２…電源装置異常通知部、３１３…電子装置異常信号出力、３１４…電源スイッチ、４０１…電源装置、４０２ａ、４０２ｂ…電源入力、４０３…直流電源、４０４ａ、４０４ｂ…コンデンサ、４０５ａ、４０５ｂ…ＭＯＳ−ＦＥＴ、４０６…制御回路、４１５…トランス、４１６…整流回路、４１７…平滑回路、４１８ａ、４１８ｂ…電源出力、４１９…負荷、４２０…オン信号入力、４２３…補助電源回路、４２４…電圧センス線、４３０…インバータ回路、Ｎ４１…トランス４１５の１次側巻線、Ｎ４２…トランス４１５の２次側巻線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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