(57)【要約】【課題】基準信号の精度を維持しつつスタンバイ時の電流低減を図ることが可能なパワーオンリセット回路、固体撮像素子、およびカメラシステムを提供する。【解決手段】基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、第１の生成部は、電源起動時に外部電源電圧検出器用基準信号を生成可能となり、第２の生成部は、制御部からの起動信号を受けて内部電源電圧検出器用基準信号を生成可能となり、制御部は、スタンバイ期間が経過すると、起動信号を基準信号生成部の第２の生成部および内部電源電圧の生成系に出力する。【選択図】図４
2013090098.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、
起動信号に応答して生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、
上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、
電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、
上記基準信号生成部は、
少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、
上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、
上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、
上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、
上記制御部は、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧の生成系に出力する
パワーオンリセット回路。
【請求項２】
上記外部電源電圧検出器は、
アナログ電源電圧を供給される基準信号と比較することにより検出し、第１の検出信号を出力するアナログ電源電圧用の第１の電源電圧検出器と、
ロジック電源電圧を供給される基準信号と比較することにより検出し、第２の検出信号を検出するロジック電源電圧用の第２の電源電圧検出器と、のうち少なくとも一方を含み、
上記内部電源電圧検出器は、
上記内部電源電圧を、供給される基準信号と比較することにより検出し、第３の検出信号を出力する内部電源電圧用の第３の電源電圧検出器と、
上記基準信号生成部は、
上記第１の生成部が、上記第１の電源電圧検出器に供給する上記基準信号および上記第２の電源電圧検出器のうちの少なくとも一方に供給する上記基準信号を生成し、
上記第２の生成部が、上記第３の電源電圧検出器に供給する基準信号を生成し、
上記制御部は、
電源起動時に、第１のリセット信号によりアナログ電源電圧が供給される第１の制御対象をリセット状態に保持する処理および第２のリセット信号によりロジック電源電圧が供給される第２の制御対象をリセット状態に保持する処理の少なくとも一方を行い、
かつ第３のリセット信号により内部電源電圧が供給される第３の制御対象をリセット状態に保持し、
上記第１の検出信号および上記第２の検出信号の少なくとも一方をアクティブで受けるとスタンバイ状態であると認識し、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧の生成系に出力する
請求項１記載のパワーオンリセット回路。
【請求項３】
上記制御部は、
上記第３の電源電圧検出器で内部電源電圧が検出され、上記第３の検出信号を受けると、上記第１のリセット信号および上記第２のリセット信号のうちの少なくとも一方、並びに上記第３のリセット信号を非アクティブとして制御対象のリセット状態を解除する
請求項２記載のパワーオンリセット回路。
【請求項４】
実動作を開始する際に供給されるクロックを基準信号との比較により検出し、第４の検出信号を出力するクロック検出器を有し、
上記基準信号生成部の上記第１の生成部が、上記クロック検出器に供給する基準信号を生成し、
上記制御部は、
上記クロック検出器でクロックが検出され、上記第４の検出信号を受けるとアクティブの上記起動信号を出力する
請求項２記載のパワーオンリセット回路。
【請求項５】
上記クロック検出器は、
クロックが非検出になった時点から遅延させて上記第４の検出信号を非アクティブとし、
上記制御部は、
非アクティブの上記第４の検出信号を受けて上記起動信号を非アクティブとし、上記第３の電源電圧検出器で内部電源電圧が非検出になって上記第３の検出信号が非アクティブになると、上記第１のリセット信号および上記第２のリセット信号のうちの少なくとも一方、並びに上記第３のリセット信号をアクティブとして制御対象をリセット状態とする
請求項４記載のパワーオンリセット回路。
【請求項６】
上記制御部による上記起動信号を遅延させて上記内部電源電圧の生成系に出力する遅延回路を有し、
上記遅延回路の遅延時間は、
上記第２の生成部における上記基準信号の生成時間に応じて設定される
請求項２記載のパワーオンリセット回路。
【請求項７】
上記第１の電源電圧検出器、上記第２の電源電圧検出器、および上記第３の電源電圧検出器の少なくともいずれかは、電源電圧検出機能をイネーブル信号によりオン、オフ可能である
請求項２記載のパワーオンリセット回路。
【請求項８】
上記第１の電源電圧検出器および上記第２の電源電圧検出器の少なくともいずれかが、電源電圧検出機能を上記イネーブル信号によりオン、オフ可能である場合、
上記基準信号生成部の上記第１の生成部は、基準信号生成機能をイネーブル信号によりオン、オフ可能である
請求項７記載のパワーオンリセット回路。
【請求項９】
上記基準信号生成部の上記第１の生成部は、
生成する基準信号圧レベルを調整信号により調整可能である
請求項２記載のパワーオンリセット回路。
【請求項１０】
複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、
起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、
内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、
上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を有し、
上記パワーオンリセット回路は、
外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、
起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、
上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、
電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、
上記基準信号生成部は、
少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、
上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、
上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、
上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、
上記制御部は、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧生成回路に出力する
固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、
起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、
内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、
上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を含み、
上記パワーオンリセット回路は、
外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、
起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、
上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、
電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、
上記基準信号生成部は、
少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、
上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、
上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、
上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、
上記制御部は、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧生成回路に出力する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、電子機器に搭載されるパワーオンリセット回路、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
様々な電子機器において、電源電圧の供給後の安定動作を確保するために、近年ではパワーオンリセット回路(以降、ＰＯＲ回路)が搭載されるケースが増えている。
【０００３】
図１は、電源電圧とリセット信号の関係図を示す図である。
電源電圧ＰＳＶは、図１に示すように次第に上昇していくが、電源が完全に立ち上がっていない状態で回路が起動してしまうと、電子機器は正常動作し得ない場合がある。
そこで、ＰＯＲ回路を搭載することで、電源電圧の上昇過程において、「電源電圧値が閾値未満である時にはリセット信号ＲＳＴを入力」、「電源電圧値が閾値以上になればリセットを解除」するという機能を各回路に与えることにより、安定動作を確保する。
【０００４】
特許文献１には、電源電圧の立ち上がり時間が大きい場合でも確実にリセット信号Ｗを出力することができて、そのリセット信号を受ける回路を確実に初期化するＰＯＲ回路が記載されている。
【０００５】
図２は、ＰＯＲ回路の構成例を示す図である。
図２のＰＯＲ回路１０は、アナログ電源用電源電圧検出器１１、ロジック電源用電源電圧検出器１２、基準信号（基準電圧/電流）生成回路１３、および制御ロジック１４により構成されている。
【０００６】
本ＰＯＲ回路１０はアナログ電源電圧、ロジック電源電圧の２電源電圧を用いたシステムで使用される。各電源電圧が閾値を超えているかを判定する電源電圧検出器１１，１２はコンパレータなどで実現され、閾値を超えたタイミングで検出信号ＤＴ１１，ＤＴ１２が変化する。
この電源電圧検出器１１，１２で使用する閾値電圧や基準電流は、基準信号生成回路１３から供給される。また、リセット信号ＲＳＴ１，ＲＳＴ２の解除はアナログ電源電圧、ロジック電源電圧の両電源電圧が閾値を超えたタイミングとなるが、そのタイミングを制御ロジック１４で生成する。
本ＰＯＲ回路１０では、外部から任意にリセット信号ＲＳＴ１，ＲＳＴ２を生成できるように、外部制御信号ＥＣＴＬを制御ロジック１４に入力する構成となっている。
この制御ロジック１４の構成次第で、リセット信号ＲＳＴ１，ＲＳＴ２のタイミングを自在に変更することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１３８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したＰＯＲ回路１０において、電源電圧検出器で使用される閾値電圧や基準電流の精度は基準信号（基準電圧/電流）生成回路１３の回路構成で決まる。
温度変化や電圧変化に対して変動が少ない電圧/電流を生成するためには、高性能ＢＧＲ（Band Gap Reference）回路等を搭載する必要があるが、電流量が増加してしまうという不利益がある。
【０００９】
図３は、ＢＧＲの回路構成を示す図である。
図３のＢＧＲ２０は集積回路において広く用いられている基準電圧回路の一種である。
このＢＧＲ２０は、演算増幅器（オペアンプ）ＡＭＰ２１、電流源Ｉ２１，Ｉ２２，Ｉ２３、抵抗値Ｒ１の抵抗素子Ｒ２１、Ｒ２２、抵抗値Ｒ２の抵抗素子Ｒ２３、抵抗値Ｒ３の抵抗素子Ｒ２４を有する。ＢＧＲ２０は、さらにダイオード接続されたｐｎｐ型バイポーラトランジスタＱ２１，Ｑ２２，Ｑ２３を有する。
ＣＭＯＳプロセスではバイポーラは用意されていないので、基板とウェル（Ｗｅｌｌ）を用いて、寄生のｐｎｐ素子を使うことも可能である。
【００１０】
図３のＢＧＲ２０は、オペアンプＡＭＰ２１でフィードバックをかけており、電源電圧依存を小さくしている。ただし、オペアンプＡＭＰ２１を使用しているため、消費電流は大きくなる。
【００１１】
現在のＰＯＲ回路では電源起動とともに全回路が立ち上がるため、この電流増加はそのままスタンバイ時の電流増となってしまう。
昨今、モバイル系の電子機器ではスタンバイ電流を抑制する必要性が高まっており、この電流増が無視できないケースが増えている。
そのため、閾値電圧や基準電流を低電力ＢＧＲや抵抗アレイ等で生成することで電流量を抑えているが、今度は生成する基準電圧/電流の精度が出せないという問題が残ってしまう。つまり、スタンバイ時の電流と基準信号（基準電圧/電流）の精度はトレードオフの関係になっており、両者を満たすことが難しい状況となっている。
【００１２】
本技術は、基準信号の精度を維持しつつスタンバイ時の電流低減を図ることが可能なパワーオンリセット回路、固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１３】
本技術の第１の観点のＰＯＲ回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧の生成系に出力する。
【００１４】
本技術の第２の観点の固体撮像素子は、複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を有し、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧生成回路に出力する。
【００１５】
本技術の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を含み、上記パワーオンリセット回路は、外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、上記基準信号生成部は、少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、上記制御部は、スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧生成回路に出力する。
【発明の効果】
【００１６】
本技術によれば、基準信号の精度を維持しつつスタンバイ時の電流低減を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】電源電圧とリセット信号の関係図を示す図である。
【図２】ＰＯＲ回路の構成例を示す図である。
【図３】ＢＧＲの回路構成を示す図である。
【図４】本第１の実施形態に係るＰＯＲ回路の構成例を示す図である。
【図５】本第１の実施形態に係るＰＯＲ回路の各電圧、各信号のシーケンスを示すタイミングチャートである。
【図６】本実施形態の制御ロジックにおける起動信号の生成回路の一例を示す図である。
【図７】本実施形態の制御ロジックにおけるリセット信号の生成回路の一例を示す図である。
【図８】本第２の実施形態に係るＰＯＲ回路の構成例を示す図である。
【図９】図８のＰＯＲ回路において、スタンバイ時に起動するブロックを示す図である。
【図１０】図８のＰＯＲ回路において、クロック信号が入力された際に起動するブロックを示す図である。
【図１１】本第３の実施形態に係るＰＯＲ回路の構成例を示す図である。
【図１２】図６の起動信号を生成する制御ロジックにロジック回路を追加した例を示す図である。
【図１３】本第４の実施形態に係るＰＯＲ回路の構成例を示す図である。
【図１４】本第５の実施形態に係るＰＯＲ回路の構成例を示す図である。
【図１５】本第５の実施形態に係る第１の生成部のレベル調整信号によるレベル切替部分の構成例を示す図である。
【図１６】図１５の回路で動作させた時のロジック電圧の変化と検出信号の関係を示す図である。
【図１７】本技術の実施形態に係るＰＯＲ回路が適用される固体撮像素子の構成の一例を示す図である。
【図１８】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＰＯＲ回路の第１の構成例）
２．第２の実施形態（ＰＯＲ回路の第２の構成例）
３．第３の実施形態（ＰＯＲ回路の第３の構成例）
４．第４の実施形態（ＰＯＲ回路の第４の構成例）
５．第５の実施形態（ＰＯＲ回路の第５の構成例）
６．第６の実施形態（固体撮像素子の構成例）
７．第７の実施形態（カメラシステムの構成例）
【００１９】
＜１．第１の実施形態＞
図４は、本第１の実施形態に係るＰＯＲ回路の構成例を示す図である。
【００２０】
図４のＰＯＲ回路１００は、アナログ電源電圧用の第１の電源電圧検出器１１０、ロジック電源電圧用の第２の電源電圧検出器１２０、内部電源電圧用の第３の電源電圧検出器１３０、およびクロック検出器１４０を有する。
ＰＯＲ回路１００は、基準信号（基準電圧/電流）生成回路１５０、および制御部としての制御ロジック１６０を有する。
【００２１】
アナログ電源電圧ＶＡＮＡおよびロジック電源電圧ＶＤＩＧが外部電源電圧に相当する。
本実施形態においては、外部電源電圧として、アナログ電源電圧ＶＡＮＡおよびロジック電源電圧ＶＤＩＧの両電圧が供給される場合を例としている。ただし、ＰＯＲ回路としては、アナログ電源電圧ＶＡＮＡおよびロジック電源電圧ＶＤＩＧのうちの一方の電圧が供給される構成も採用することが可能である。
【００２２】
なお、本実施形態において、あくまでも一例であるが、アナログ電源電圧ＶＡＮＡは２．７Ｖ、ロジック電源電圧ＶＤＩＧは１．８Ｖ、内部電源電圧ＶＤＤＬは１．２Ｖである。
【００２３】
そして、図４のＰＯＲ回路１００には、ＰＯＲ回路１００の制御対象の一つである、ＰＯＲ回路１００が搭載されるシステム内の内部電源電圧を生成する内部電源電圧生成回路（レギュレータ）２００が接続されている。
【００２４】
内部電源電圧生成回路２００は、ＰＯＲ回路１００が搭載されるチップ内またはチップ外に配置され、制御ロジック１６０からの起動信号ＡＣＴに応答して（起動信号ＡＣＴを受けて）内部電源電圧ＶＤＤＬを生成可能となる。
内部電源電圧生成回路２００が生成した内部電源電圧ＶＤＤＬは第３の電源電圧検出器１３０に供給される。
【００２５】
ＰＯＲ回路１００は、基準信号生成回路１５０で生成する基準信号（基準電圧/電流）の精度とスタンバイ電流の低減の両者を満たすためのシステムとして構成されている。
スタンバイ時の電流が増加する原因として、電源起動とともにＰＯＲ回路内の全回路と制御対象の外部回路が一斉に立ち上がることが挙げられる。
そこで、本実施形態のＰＯＲ回路１００は、スタンバイ時には必要な回路のみを立ち上げる構成とし、電源シーケンスに沿って各回路を順次立ち上げていくことで、スタンバイ時の電流を抑制する。
【００２６】
アナログ電源用の第１の電源電圧検出器１１０は、アナログ電源電圧ＶＡＮＡを、基準信号生成回路１５０から供給される基準信号ＲＥＦ１１−１と比較することにより検出する。第１の電源電圧検出器１１０は、アナログ電源電圧ＶＡＮＡを検出すると第１の検出信号ＤＴ１１０を制御ロジック１６０に出力する。
第１の電源電圧検出器１１０は、コンパレータを有する。
第１の電源電圧検出器１１０は、アナログ電源電圧ＶＡＮＡのレベルが基準信号ＲＥＦ１１−１のレベルを超えたタイミングでアナログ電源電圧ＶＡＮＡを検出したものとして、第１の検出信号ＤＴ１１０を、アクティブのたとえばハイレベルに設定する。
【００２７】
ロジック電源用の第２の電源電圧検出器１２０は、ロジック電源電圧ＶＤＩＧを、基準信号生成回路１５０から供給される基準信号ＲＥＦ１１−２と比較することにより検出する。第２の電源電圧検出器１２０は、ロジック電源電圧ＶＤＩＧを検出すると第２の検出信号ＤＴ１２０を制御ロジック１６０に出力する。
第２の電源電圧検出器１２０は、コンパレータを有する。
第２の電源電圧検出器１２０は、ロジック電源電圧ＶＤＩＧのレベルが基準信号ＲＥＦ１１−２のレベルを超えたタイミングでロジック電源電圧ＶＤＩＧを検出したものとして、第２の検出信号ＤＴ１２０を、アクティブのたとえばハイレベルに設定する。
【００２８】
内部電源用の第３の電源電圧検出器１３０は、ＰＯＲ回路１００が搭載されるシステム内部の内部電源電圧生成回路２００で生成される内部電源電圧ＶＤＤＬを検出する。
第３の電源電圧検出器１３０は、内部電源電圧ＶＤＤＬを、基準信号生成回路１５０から供給される基準信号ＲＥＦ１２と比較することにより検出する。第３の電源電圧検出器１３０は、内部電源電圧ＶＤＤＬを検出すると第３の検出信号ＤＴ１３０を制御ロジック１６０に出力する。
第３の電源電圧検出器３０は、コンパレータを有する。
第３の電源電圧検出器１３０は、内部電源電圧ＶＤＤＬのレベルが基準信号ＲＥＦ１２のレベルを超えたタイミングで内部電源電圧ＶＤＤＬを検出したものとして、第３の検出信号ＤＴ１３０を、アクティブのたとえばハイレベルに設定する。
【００２９】
クロック検出器１４０は、実動作を開始する際に供給されるクロック信号ＣＬＫを、基準信号生成回路１５０から供給される基準信号ＲＥＦ１１−３と比較することにより検出する。クロック検出器１４０は、クロック信号ＣＬＫを検出すると第４の検出信号ＤＴ１４０を制御ロジック１６０に出力する。
クロック検出器１４０は、コンパレータを有する。
クロック検出器１４０は、クロック信号ＣＬＫのレベルが基準信号ＲＥＦ１１−３のレベルを超えたタイミングでクロックＣＬＫを検出したものとして、第４の検出信号ＤＴ１４０を、アクティブのたとえばハイレベルに設定する。
クロック検出器１４０は、クロック信号ＣＬＫが非検出になった時点から所定時間遅延させて第４の検出信号ＤＴ１４０を非アクティブのローレベルに設定する。
【００３０】
基準信号生成回路１５０は、第１の電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給する基準信号ＲＥＦ１１−１，ＲＥＦ１１−２，ＲＥＦ１１−３を生成する。
基準信号生成回路１５０は、第３の電源電圧検出器１３０に供給する基準信号ＲＥＦ１２を生成する。
基準信号生成回路１５０が生成する基準信号ＲＥＦ１１−１，ＲＥＦ１１−２，ＲＥＦ１１−３，ＲＥＦ１２は、基準電圧または基準電流として生成され供給される。
【００３１】
基準信号生成回路１５０は、第１の生成部１５１および第２の生成部１５２を含んで構成されている。
【００３２】
第１の生成部１５１は、第１の電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給する基準信号ＲＥＦ１１−１，ＲＥＦ１１−２，ＲＥＦ１１−３を生成する。
第１の生成部１５１は、電源起動時に第１の電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給する基準信号ＲＥＦ１１−１，ＲＥＦ１１−２，ＲＥＦ１１−３を生成可能となる。
【００３３】
なお、この例では、図面の簡単化のため、基準信号ＲＥＦ１１−１〜１１−３が一本の信号線により電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給されるように図示されている。
実際には、基準信号ＲＥＦ１１−１〜１１−３は、それぞれ異なる信号線により異なるレベルの信号（電圧または電流）として、電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給される。
また、この例では、第１の生成部１５１が１の電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給する一つの基準信号ＲＥＦ１１−１〜１１−３を生成するように構成されている。
ただし、たとえばそれぞれ別の第１の生成部１５１で１の電源電圧検出器１１０、第２の電源電圧検出器１２０、およびクロック検出器１４０に供給する基準信号を別々に生成するように構成することも可能である。
【００３４】
第２の生成部１５２は、第３の電源電圧検出器１３０に供給する基準信号ＲＥＦ１２を生成する。
第２の生成部１５２は、制御ロジック１６０からのアクティブの起動信号ＡＣＴを受けて第３の電源電圧検出器１３０用の基準信号ＲＥＦ１２を生成可能となる。
【００３５】
制御ロジック１６０は、電源起動時に、アクティブ（たとえばローレベル）の第１のリセット信号ＲＳＴ１１によりアナログ電源用の第１の制御対象２１０をリセット状態に保持する。
同様に、制御ロジック１６０は、電源起動時に、アクティブ（たとえばローレベル）の第２のリセット信号ＲＳＴ１２によりロジック電源用の第２の制御対象２２０をリセット状態に保持する。
制御ロジック１６０は、電源起動時に、アクティブ（たとえばローレベル）の第３のリセット信号ＲＳＴ１３により内部電源用の第３の制御対象２３０をリセット状態に保持する。
【００３６】
制御ロジック１６０は、第１の電源電圧検出器１１０による第１の検出信号ＤＴ１１０および第２の電源電圧検出器１２０による第２の検出信号ＤＴ１２０をアクティブ（たとえばハイレベルで受けるとスタンバイ状態であると認識する。
制御ロジック１６０は、スタンバイ期間ＴＳＴＢが経過すると、アクティブ（たとえばハイレベル）の起動信号ＡＣＴを、基準信号生成回路１５０の第２の生成部１５２および内部電源電圧生成回路２００に出力する。
制御ロジック１６０は、クロック検出器１４０でクロック信号ＣＬＫが検出され、アクティブ（たとえばハイレベル）の第４の検出信号ＤＴ１４０を受けるとアクティブ（たとえばハイレベル）起動信号ＡＣＴで出力する。
すなわち、制御ロジック１６０は、クロッＣＬＫが供給されたことによりスタンバイ期間ＴＳＴＢが終了したものとして認識する。
【００３７】
制御ロジック１６０は、第３の電源電圧検出器１３０で内部電源電圧ＶＤＤＬが検出され、アクティブ（たとえばハイレベル）の第３の検出信号ＤＴ１３０を受けると、リセット状態の解除を行う。
制御ロジック１６０は、第３の検出信号ＤＴ１３０を受けると、第１のリセット信号ＲＳＴ１１、第２のリセット信号ＲＳＴ１２、および第３のリセット信号ＲＳＴ１３を非アクティブ（ハイレベル）として制御対象２１０〜２３０のリセット状態を解除する。
【００３８】
制御ロジック１６０は、クロック検出器１４０でクロック信号ＣＬＫが非検出となり、非アクティブ（ローレベル）の第４の検出信号ＤＴ１４０を受けると次の制御処理を行う。
制御ロジック１６０は、非アクティブの第４の検出信号ＤＴ１４０を受けると、起動信号ＡＣＴを非アクティブする。
そして、制御ロジック１６０は、クロックＣＬＫの供給が停止し、第４の検出信号ＤＴ１４０が非アクティブになるとリセット制御を行う。
すなわち、制御ロジック１６０は、第１のリセット信号ＲＳＴ１１、第２のリセット信号ＲＳＴ１２、および第３のリセット信号ＲＳＴ１３をアクティブ（たとえばローレベル）として第１〜第３の制御対象２１０〜２３０をリセット状態とする。
【００３９】
次に、上記構成を有するＰＯＲ回路１００の特徴的な構成や動作を、図４および図５に関連付けて説明する。
図５は、本第１の実施形態に係るＰＯＲ回路の各電圧、各信号のシーケンスを示すタイミングチャートである。
【００４０】
図４のＰＯＲ回路１００は、システム内部で任意の電源電圧ＶＤＤＬを生成する場合に使用される。電源自体はレギュレータ回路で生成される。
図４のＰＯＲ回路１００における基準信号生成回路１５０は以下の特徴をもって構成されている。
基準信号生成回路１５０を以下の２つに分けられている。
電源起動時に立ち上がり基準信号ＲＥＦ１１−１〜１１−３を生成する第１の生成部１５１と、制御ロジック１６０で生成される起動信号ＡＣＴに応答して基準信号ＲＥＦ１２を生成する第２の生成部１５２とに分けられている。
第２の生成部１５２は、スタンバイ期間ＴＳＴＢには起動させず、起動信号ＡＣＴを受け取ったタイミングで立ち上がり基準信号ＲＥＦ１２を生成する。
【００４１】
図５に示すように、電源の立ち上がりはアナログ電源、ロジック電源の順となっているが、逆の順で立ち上がる場合も採用可能である。
本実施形態では、アナログ電源電圧ＶＡＮＡおよびロジック電源電圧ＶＤＩＧの両電源電圧が立ち上がった状態をスタンバイ状態と定義している。
【００４２】
本システムでは、両電源電圧が立ち上がり、実際に動作を開始する際に外部からクロック信号ＣＬＫが供給される。
これまでのＰＯＲ回路の場合、両電源電圧が立ち上がったタイミングでレギュレータにより内部電源電圧を生成し、基準信号（基準電圧/電流）生成回路のすべてを起動させていたため、スタンバイ電流が大きくなっていた。
【００４３】
図４のＰＯＲ回路１００では、スタンバイ時に必要最低限の回路のみを起動させることで、スタンバイ電流を抑えることが可能となっている。
基準信号生成回路１５０では、電源起動時に立ち上げておく必要のある回路と実際のクロックが入力された段階で起動すればよい回路に分けることで電力削減を実現している。
ここで、電源起動時に立ち上げておく必要のある回路とは、アナログ電源電圧検出器用、ロジック電源電圧検出器用、クロック検出器用の基準信号ＲＥＦ１１−１〜１１−３を生成する第１の生成部１５１である。
実際のクロックが入力された段階で起動すればよい回路とは内部電源電圧検出器用の第２の生成部１５２である。
また、内部電源電圧生成回路（レギュレータ）２００もスタンバイ時に起動しないように制御ロジック１６０から出力する起動信号ＡＣＴで制御されている。
仮に内部電源電圧ＶＤＤＬで動作させる回路のリーク電流が高い場合でも、本ＰＯＲ回路１００ではスタンバイ時は内部電源電圧自体を供給していないため、リーク電流自体が発生しない。この点においても、大きなスタンバイ電流の削減となる。
【００４４】
制御ロジック１６０から出力される起動信号ＡＣＴ、つまりスタンバイ解除信号が入力されたタイミングで内部電源電圧生成回路（レギュレータ）２００は内部電源電圧ＶＤＤＬの生成を開始するが、これと並行してその第３の電源電圧検出器１３０も立ち上がる。
第３の電源電圧検出器１３０の立ち上がりの方が内部電源電圧の起動よりも早いため、タイミング的には問題ない。
内部電源電圧生成回路２００の起動を内部電源電圧用の第３の電源電圧検出器１３０で確認したタイミング（出力が変化したタイミング）で、システムへ出力されるリセット信号ＲＳＴ１１、ＲＳＴ１２、ＲＳＴ１３が解除される。
【００４５】
ここでは、電源シーケンスの説明を分かりやすくするため、外部制御信号について触れていないが、クロック投入後の任意のタイミングでリセットを解除したい場合はこの外部制御信号を使用することとなる。
【００４６】
次に、本実施形態の制御ロジック１６０における起動信号ＡＣＴの生成回路例およびリセット信号の生成回路例について説明する。
【００４７】
図６は、本実施形態の制御ロジックにおける起動信号の生成回路の一例を示す図である。
図６の起動信号生成回路１６１は、４入力のＡＮＤ回路１６１１により構成されている。
起動信号生成回路１６１が、第１の電源電圧検出器１１０の第１の検出信号ＤＴ１１０、第２の電源電圧検出器１２の第２の検出信号ＤＴ１２０、クロック検出器１４０の第４の検出信号出力ＤＴ１４０および外部制御信号ＥＸＣＴＬのすべてのＡＮＤを取っている。この回路は、一番簡素な回路例と言える。
この回路が基本構成となるが、テスト回路などのロジックを組み合わせたものが一般的に搭載される。
【００４８】
図７は、本実施形態の制御ロジックにおけるリセット信号の生成回路の一例を示す図である。
図７のリセット信号生成回路１６２は、５入力のＡＮＤ回路１６２１およびバッファ１６２２により構成されている。
図７のリセット信号生成回路１６２は図６の回路１６１と同じように、第１の検出信号ＤＴ１１０、第２の検出信号ＤＴ１２０、の第４の検出信号出力ＤＴ１４０および外部制御信号ＥＸＣＴＬのＡＮＤをとる構成であるが、さらに１つの信号が追加されている。
リセット信号生成回路１６２は、さらにＡＮＤをとる信号として内部電源電圧用第３の電源電圧検出器１３０の出力である第３の検出信号ＤＴ１３０が含まれている。
また、リセット信号ＲＳＴはシステム内の各ブロックに出力する必要があるので、ＡＮＤ回路１６２１の後段にバッファ（Ｂｕｆｆｅｒ）１６２２が配置されている。
ＰＯＲ回路１００と内部電源電圧生成回路（レギュレータ）２００の距離が大きく離れる場合は、図６のＡＮＤ回路１６１１の後段にもバッファを配置する必要がある。
【００４９】
電源の立ち下がりシーケンスは一般的に立ち上がりとは逆のシーケンスとなる。
図５のクロック検出器１４０の出力結果に遅延（Ｄｅｌａｙ）が発生しているが、これはクロック信号ＣＬＫが停止するのと同時に内部電源が落ちるとシステム的に問題があるため、意図的にクロック検出器１４０に遅延回路を搭載している。
この遅延回路は電源電圧検出器にも搭載は可能なため、必要に応じて搭載する。
【００５０】
ところで、前述したような内部電源電圧生成回路（レギュレータ）を搭載するシステムにおいて、レギュレータで使用する基準信号（基準電圧/電流）をシステム内で供給するケースが存在する。
レギュレータが立ち上がる前に起動しているのはＰＯＲ回路のみなので、ＰＯＲ回路から供給するのが一般的である。レギュレータで使用される基準電圧/電流には精度が必要とされる。
この基準信号（基準電圧/電流）が変動すると、レギュレータで生成する内部電源電圧が変動してしまうからである。
そのため、電源変動、温度変動に強い高性能のバンドギャプリファレンス(以降、ＢＧＲ)で生成する必要があるが、高性能のＢＧＲは消費電流が高いため、電源の起動と同時に立ち上げるとスタンバイ電流の増加につながってしまう。
これに対応する構成を第２の実施形態として説明する。
【００５１】
＜２．第２の実施形態＞
図８は、本第２の実施形態に係るＰＯＲ回路の構成例を示す図である。
【００５２】
基本的に、図８のＰＯＲ回路１００Ａが図４のＰＯＲ回路１００と異なる点は、基準信号生成回路１５０Ａから内部電源電圧生成回路（レギュレータ）２００に基準信号（基準電圧/電流）ＲＥＦ１３を供給する構成を採用したことにある。
また、図８のＰＯＲ回路１００Ａは、起動信号ＡＣＴの内部電源電圧生成回路（レギュレータ）２００の供給ラインに遅延回路１７０が配置されている。
【００５３】
内部電源電圧生成回路（レギュレータ）２００に基準電圧を供給する基準信号生成回路１５０Ａはスタンバイ時には停止しておく必要があるため、内部電源電圧検出器用の第２の生成部１５２Ａと統合させている。
つまり、ＰＯＲ回路１００Ａは、スタンバイ時は起動させず、起動信号ＡＣＴを受け取ったタイミングで立ち上がる基準信号（基準電圧/電流）生成回路の第２の生成部１５２Ａを高性能ＢＧＲで実現している。
逆に、電源起動時に立ち上げる必要がある基準信号（基準電圧/電流）生成回路１５０Ａの第１の生成部１５１Ａは消費電流を抑える必要があるので、低電力のＢＧＲなどで構成される。
前述の構成にすることでスタンバイ時の電流増加が発生しないため、機能追加を行うとともにスタンバイ時の電流制約も守ることが可能となる。
【００５４】
制御ロジック１６０から出力される起動信号ＡＣＴは高性能ＢＧＲ１５２Ａと内部電源電圧生成回路（レギュレータ）２００に供給されている。
しかし、起動信号ＡＣＴが同時に高性能ＢＧＲ１５２Ａとレギュレータ２００の両ブロックに入力されると、レギュレータ２００への基準信号ＲＥＦ１３が生成されていない状態でレギュレータ２００が起動を開始する可能性がある。
そのため、図８のＰＯＲ回路１００Ａでは、制御ロジック１６０とレギュレータ２００をつなぐ起動信号ＡＣＴのラインに遅延回路１７０が挿入されている。
遅延回路１７０の遅延量はレギュレータ２００に供給される基準信号（基準電圧/電流）の生成時間によって決まる。
【００５５】
図８のＰＯＲ回路１００の起動順を、図８、図９および図１０に関連付けて説明する。
図９は、図８のＰＯＲ回路において、スタンバイ時に起動するブロックを示す図である。
図１０は、図８のＰＯＲ回路において、クロック信号が入力された際に起動するブロックを示す図である。
【００５６】
既存のＰＯＲ回路は電源起動と同時にすべての回路ブロックが立ち上がる仕様となっており、特に立ち上げのシーケンスは組まれていない。
そのため、ＰＯＲ回路全体の動作電流がそのままスタンバイ電流となる。
また、内部にレギュレータを搭載している場合はそのレギュレータも起動するため、レギュレータの待機電流もスタンバイ電流としてみなされてしまう(レギュレータから電圧を供給されるブロックのリーク電流もスタンバイ電流にみなされてしまう)。
これに対して、図８のＰＯＲ回路１００Ａにおいて、スタンバイ時に起動するブロックは、図９に示すようになっている。
すなわち、ＰＯＲ回路１００Ａでスタンバイ時に起動するのは、第１の電源電圧検出器１１０、第２の電源電圧検出器１２０、クロック検出器１４０、基準信号生成回路１５０Ａの第１の生成部１５１Ａ、および制御ロジック１６０である。
逆に、ＰＯＲ回路１００Ａでスタンバイ状態にあるのは、第３の電源電圧検出器１３０、基準信号生成回路１５０Ａの第２の生成部１５２Ａ、遅延回路１７０である。
ＰＯＲ１００Ａは、図９に示すように、必要最低限のブロックのみを起動することでスタンバイ電流を抑えている。スタンバイ状態はクロック信号の入力を待っている状態のため、クロック検出器１４０は動作させておく必要がある。
【００５７】
クロック信号ＣＬＫが入力されるとクロック検出器１３０が検知し、制御ロジック１６０で起動信号ＡＣＴが生成される。
その起動信号ＡＣＴを受けて基準信号生成回路１５０Ａ内の高性能ＢＧＲである第２の生成部１５２Ａが起動し、必要な基準電圧・電流を内部生成電源用第３の電源電圧検出器１３０および内部電源電圧生成回路（レギュレータ）２００に供給することとなる。
基準信号（基準電圧/電流）ＲＥＦ１２を受け取った内部生成電源用第３の電源電圧検出器１３０は動作を開始する。ただし、内部電源電圧生成回路（レギュレータ）２００は遅延回路１７０により起動信号ＡＣＴを受信していない状態なので、スタンバイ状態のままとなる。
最終的に起動信号ＡＣＴは内部電源電圧生成回路（レギュレータ）２００に入力され、第３の電源電圧検出器１３０の第３の検出信号ＤＴ１３０が有効になることで、リセット状態が解除される流れとなる。
【００５８】
なお、図８のＰＯＲ回路１００Ａにはアナログ電源、ロジック電源、内部電源用の３つの電源電圧検出器とクロック検出器を搭載しているが、システムによってどの検出器を必要とするかは異なってくる。
そのため、システムに変更が入るたびに、回路修正が必要となる。
そこで、ＰＯＲ回路の外部より使用する電源電圧検出器、クロック検出器を選択できる構成を第３の実施形態として示す。
【００５９】
＜３．第３の実施形態＞
図１１は、本第３の実施形態に係るＰＯＲ回路の構成例を示す図である。
【００６０】
図１１のＰＯＲ回路１００Ｂが図８のＰＯＲ回路１００Ａと異なる点は、アナログ電源用の第１の電源電圧検出器１１０を外部から有効/無効を切り替える機構が追加されている点にある。
外部より入力しているアナログ電源電圧検出器イネーブル信号(以下、イネーブル信号)ＥＮＢＡが有効/無効を切り替える制御信号となる。
【００６１】
イネーブル信号ＥＮＢＡは、アナログ電源用第１の電源電圧検出器１１０、制御ロジック１６０、および基準信号生成回路１５０の第１の生成部１５１Ａに入力される。
たとえば、イネーブル信号ＥＮＢＡがローレベルの場合、アナログ電源の検出機能をオフにすることを意味する。すなわち、この場合、動作の必要のないアナログ電源用の第１の電源電圧検出器１１０および本検出器で使用される基準信号ＲＥＦ１１−１〜１１−３を生成する第１の生成部１５１Ａを休止状態とする。
このように使用しない機能を休止状態にすることで、スタンバイ時の電流増加を抑制する。しかし、電源電圧検出器を休止状態とすると、検出信号ＤＴ１１０が出力されない(立ち上がらない)問題が発生する。
そこで、イネーブル信号ＥＮＢＡを制御ロジック１６０にも入力し、必要なロジック回路を追加することで、起動信号やリセット信号の生成で問題にならないように対応する。
【００６２】
図１２は、図６の起動信号を生成する制御ロジックにロジック回路を追加した例を示す図である。
この起動信号生成回路１６１Ｂは、ＡＮＤ回路１６１１の第１の検出信号ＤＴ１１０の入力ライン（ＡＮＤ回路の一端子）、２入力ＯＲ回路１６１２およびインバータ１６１３が配置されている。
第１の電源電圧検出器１１０はＯＲ回路１６１２の一方の入力端子に供給され、イネーブル信号ＥＮＢＡがインバータ１６１３を介してＯＲ回路１６１２の他方の入力端子に供給され、ＯＲ回路１６１２の出力端子がＡＮＤ回路１６１１の一端子に接続されている。
【００６３】
イネーブル信号ＥＮＢＡがハイレベル(電源電圧検出器を有効)の時は、アナログ電源電圧の第１の検出信号ＤＴ１１０をそのまま後段に伝える。イネーブル信号ＥＮＢＡがローレベル(電源電圧検出器が無効)の時は電源電圧の検出自体が行われないため、後段にハイレベルの信号を渡すことになる。
【００６４】
＜４．第４の実施形態＞
図１３は、本第４の実施形態に係るＰＯＲ回路の構成例を示す図である。
【００６５】
図１３のＰＯＲ回路１００Ｃは、図１１のＰＯＲ回路を具体的な回路図にした一例を示している。
制御ロジック１６０Ｃには、図７、図１２の回路を取り入れている。ここではその説明は省略する。
前述しているが、制御ロジック１６０Ｃとしては一番簡素な回路例といえる。必要であれば、テスト回路などのロジックと組み合わせて制御を行う。
また、図１３のＰＯＲ回路１００Ｃにおいては、クロック検出器１４０の前段にエッジ（Ｅｄｇｅ）１８０検出器が追加して配置されている。クロック検出器は様々な実現方法があるため、ここでは詳細は割愛する。エッジ検出が必要ないクロック検出器も存在するため、図１３はあくまで一例となる。
【００６６】
また、図１３のシステムでは、内部電源電圧生成回路２００Ｃが、ＬＤＯ（Low Drop Out ：低ドロップアウト)により構成されている。
なお、ＬＤＯとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。 
【００６７】
ところで、図８のＰＯＲ回路１００Ａは外部から印加される電源電圧としてアナログ電源電圧ＶＡＮＡ、ロジック電源電圧ＶＤＩＧの２つを想定しているが、仮にロジック電源電圧であっても複数の電圧仕様が考えられる。これは顧客のシステムに依存するが、この場合、各電圧仕様に対応した閾値を生成する必要がある。そのため、電圧仕様に変更が入るたびに、回路修正が必要となる。
そこで、ＰＯＲ回路の外部より閾値レベルを調整するができる構成を第５の実施形態として説明する。
【００６８】
＜５．第５の実施形態＞
図１４は、本第５の実施形態に係るＰＯＲ回路の構成例を示す図である。
【００６９】
図１４のＰＯＲ回路１００Ｄは、図８のＰＯＲ回路１００Ａにおいて、基準信号生成回路１５０Ｄの第１の生成部１５１Ｄが生成する基準信号レベルを調整可能にするために、レベル調整信号ＡＤＪを供給するように構成が追加されている。
このレベル調整信号ＡＤＪを用いて生成する基準信号ＲＥＦ１１−１（１１−２，１１−３）のレベルの切り替えが行われる。
【００７０】
図１５は、本第５の実施形態に係る第１の生成部のレベル調整信号によるレベル切替部分の構成例を示す図である。
図１６は、図１５の回路で動作させた時のロジック電圧の変化と検出信号の関係を示す図である。
【００７１】
図１５の回路は、ロジック電源電圧の電圧レベルが２通り存在する場合を想定し、２つの信号レベル（閾値）を切り替えることを目的としている。
また、立ち上がり時(V_rise)と立ち下がり(V_fall)時の基準信号レベル（閾値）にヒステリシスを持たせている。
立ち上がり時と立ち下がり時の基準信号レベル（閾値）が同じ場合、電源がゆっくり揺れながら起動すると、電源電圧の検出の結果がハイレベル（Ｈ）/ローレベル（Ｌ）を繰り返し安定しないからである。その場合、起動信号ＡＣＴやリセット信号ＲＳＴの誤動作につながるおそれがある。
図１５は２通りの切り替えの例であるが、基準信号レベル（閾値）の電圧レベルを複数生成し、レベル調整信号ＡＤＪを複数ビットとして切り替えを行えば、基準信号レベル（閾値）の微調整等も行うことも可能である。
【００７２】
図１６は、ロジック電圧ＶＤＩＧの変化と検出信号の関係図を示している。
この図１６は、図１５の回路で動作させたときを想定している。ロジック電圧ＶＤＩＧが立ち上がり、設定した閾値レベルに到達したタイミングで検出信号がローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
このとき、若干であるが回路遅延が発生する。また、検出信号がハイレベル（Ｈ）になったタイミングで基準信号レベル（閾値）は立ち下がり用の基準信号レベル（閾値）に切り替えられる。
この検出信号の変化タイミングに遅延（Ｄｅｌａｙ）を持たせたい場合は電源電圧検出器のコンパレータＣＭＰ１１の後段に遅延回路を配置する。
また、電源の立ち下がりは立ち上がりとは逆の動作になる。ロジック電圧ＶＤＩＧが基準信号レベル（閾値）に到達したタイミングで検出信号はハイレベル（Ｈ）からローレベル（Ｌ）に変化し、基準信号は立ち上がり用のレベル（閾値）に切り替えられる。
【００７３】
＜６．第６の実施形態＞
図１７は、本技術の実施形態に係るＰＯＲ回路が適用される固体撮像素子の構成の一例を示す図である。
【００７４】
固体撮像素子３００は、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成されている。
【００７５】
この固体撮像素子３００は、図１７に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行走査回路３２０、列走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、水平転送線３８０、およびＩ／Ｏ部３９０を有する。
そして、固体撮像素子３００は、ＰＯＲ回路４００および内部電源電圧生成回路４１０を有する。
ＰＯＲ回路４００としては、上述したＰＯＲ回路１００，１００Ａ〜１００Ｄが適用可能であり、内部電源電圧生成回路４１０はＰＯＲ回路１００，１００Ａ〜１００Ｄに接続された内部電源電圧生成回路２００が適用可能である。
【００７６】
図１７において、画素アレイ部３１０がアナログ電源電圧の供給を受けて動作する。
また、行走査回路３２０、列走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０、ＤＡＣ３６０、アンプ回路（Ｓ／Ａ）３７０により読み出し部が形成される
この読み出し部の各ロジック回路は、内部電源電圧ＶＤＤＬの供給を受けて動作する。
Ｉ／Ｏ部３９０は、ロジック電源電圧ＶＤＩＧの供給を受けて動作する。
【００７７】
固体撮像素子３００は、アナログ回路とロジック回路の両者が混載されており、そのため複数の電源を供給する必要がある。このように複数の電源が必要となるシステムでは、電源起動のタイミングによってリークパスが発生するなどの問題が懸念される。
仮に検証を行うにしても様々なパターンを考慮する必要があり、すべてのパターンを検証するのは大変困難である。そこでＰＯＲ回路４００を搭載することで安定した電源電圧供給が可能となる。
図１７のＰＯＲ回路４００からはリセット信号が３系統出力されている（ＲＳＴ１１、ＲＳＴ１２，ＲＳＴ１３）。リセット信号Ｒ１１、ＲＳＴ１３の２系統はアナログ回路用とロジック回路用のリセット信号線を意味しており、各ブロックには該当するリセット信号線が入力されることとなる。
仮に電源が２系統のシステムであれば各電源レベルにあったリセット信号を２系統出力する。
【００７８】
画素アレイ部３１０は、フォトダイオードと画素内アンプとを含む画素ＰＸＬがマトリクス状（行列状）に配置されて構成される。
【００７９】
ＡＤＣ群３５０は、コンパレータ３５１、カウンタ部３５２、およびラッチ回路３５３を有するＡＤＣが複数列配列されている。
コンパレータ３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ部３５２は、コンパレータ３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ回路３５３の出力は、たとえばｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、ＬＴＲＦに対応したｎ個のアンプ回路３７０が配置される。
【００８０】
ＡＤＣ群３５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置されたコンパレータ３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、コンパレータ３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、コンパレータ３５１の出力が反転し、カウンタ部３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、列走査回路３３０により、ラッチ回路３５３に保持されたデータが、ＬＴＲＦ、アンプ回路３７０を経て図示しない信号処理回路に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００８１】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
基準信号の精度を維持しつつスタンバイ時の電流低減を図ることができる。
ＰＯＲ回路の電源電圧検出器で使用される基準信号（閾値電圧や基準電流）を生成する基準信号生成回路を中心に各構成ブロックを最適なタイミングで起動することによって、スタンバイ時に定められた電流制約を回避することが容易になる。
これまで電源起動時の電流制約により、搭載が難しかった基準信号（基準電圧/電流）生成回路を追加するだけ搭載することができるため、システムとしての自由度を持たせることが可能となる。
これまで電源起動時の電流制約により、低電力を第一に設計されていた基準信号生成回路の特性を改善することが可能となり、その結果、温度や電圧変動などに対して、動作バラツキの少ないシステムを構築することができる。
ＰＯＲ回路に搭載されている電源電圧検出器やクロック検出器および基準信号生成回路において、使用しないブロックの機能を外部から停止しスタンバイに入れる構成にすることで、消費電流を抑えることができるとともに汎用性を持ったＰＯＲ回路となる。
ＰＯＲ回路の電源電圧検出器の基準信号レベル（閾値）を外部から調整することができる構成にすることで、複数の電源仕様に対応する必要がある場合でも閾値の変更を行うことにより、複数の電源電圧検出器を搭載せずに対応することができる。
【００８２】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８３】
＜７．第７の実施形態＞
図１８は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８４】
本カメラシステム５００は、図１８に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）３００が適用可能な撮像デバイス５１０を有する。
さらに、カメラシステム５００は、この撮像デバイス５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ５２０を有する。
カメラシステム５００は、撮像デバイス５１０を駆動する駆動回路(ＤＲＶ)５３０と、撮像デバイス５１０の出力信号を処理する信号処理回路(ＰＲＣ)５４０と、を有する。
【００８５】
駆動回路５３０は、撮像デバイス５１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス５１０を駆動する。
【００８６】
また、信号処理回路５４０は、撮像デバイス５１０の出力信号に対して所定の信号処理を施す。
信号処理回路５４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス５１０として、先述した固体撮像素子３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【００８８】
なお、本技術は以下のような構成をとることができる。
（１）外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、
起動信号に応答して生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、
上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、
電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を有し、
上記基準信号生成部は、
少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、
上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、
上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、
上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、
上記制御部は、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧の生成系に出力する
パワーオンリセット回路。
（２）上記外部電源電圧検出器は、
アナログ電源電圧を供給される基準信号と比較することにより検出し、第１の検出信号を出力するアナログ電源電圧用の第１の電源電圧検出器と、
ロジック電源電圧を供給される基準信号と比較することにより検出し、第２の検出信号を検出するロジック電源電圧用の第２の電源電圧検出器と、のうち少なくとも一方を含み、
上記内部電源電圧検出器は、
上記内部電源電圧を、供給される基準信号と比較することにより検出し、第３の検出信号を出力する内部電源電圧用の第３の電源電圧検出器と、
上記基準信号生成部は、
上記第１の生成部が、上記第１の電源電圧検出器に供給する上記基準信号および上記第２の電源電圧検出器のうちの少なくとも一方に供給する上記基準信号を生成し、
上記第２の生成部が、上記第３の電源電圧検出器に供給する基準信号を生成し、
上記制御部は、
電源起動時に、第１のリセット信号によりアナログ電源電圧が供給される第１の制御対象をリセット状態に保持する処理および第２のリセット信号によりロジック電源電圧が供給される第２の制御対象をリセット状態に保持する処理の少なくとも一方を行い、
かつ第３のリセット信号により内部電源電圧が供給される第３の制御対象をリセット状態に保持し、
上記第１の検出信号および上記第２の検出信号の少なくとも一方をアクティブで受けるとスタンバイ状態であると認識し、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧の生成系に出力する
上記（１）記載のパワーオンリセット回路。
（３）上記制御部は、
上記第３の電源電圧検出器で内部電源電圧が検出され、上記第３の検出信号を受けると、上記第１のリセット信号および上記第２のリセット信号のうちの少なくとも一方、並びに上記第３のリセット信号を非アクティブとして制御対象のリセット状態を解除する
上記（２）記載のパワーオンリセット回路。
（４）実動作を開始する際に供給されるクロックを基準信号との比較により検出し、第４の検出信号を出力するクロック検出器を有し、
上記基準信号生成部の上記第１の生成部が、上記クロック検出器に供給する基準信号を生成し、
上記制御部は、
上記クロック検出器でクロックが検出され、上記第４の検出信号を受けるとアクティブの上記起動信号を出力する
上記（２）または（３）記載のパワーオンリセット回路。
（５）上記クロック検出器は、
クロックが非検出になった時点から遅延させて上記第４の検出信号を非アクティブとし、
上記制御部は、
非アクティブの上記第４の検出信号を受けて上記起動信号を非アクティブとし、上記第３の電源電圧検出器で内部電源電圧が非検出になって上記第３の検出信号が非アクティブになると、上記第１のリセット信号および上記第２のリセット信号のうちの少なくとも一方、並びに上記第３のリセット信号をアクティブとして制御対象をリセット状態とする
上記（４）記載のパワーオンリセット回路。
（６）上記制御部による上記起動信号を遅延させて上記内部電源電圧の生成系に出力する遅延回路を有し、
上記遅延回路の遅延時間は、
上記第２の生成部における上記基準信号の生成時間に応じて設定される
上記（２）から（５）のいずれか一に記載のパワーオンリセット回路。
（７）上記第１の電源電圧検出器、上記第２の電源電圧検出器、および上記第３の電源電圧検出器の少なくともいずれかは、電源電圧検出機能をイネーブル信号によりオン、オフ可能である
上記（２）から（６）のいずれか一に記載のパワーオンリセット回路。
（８）上記第１の電源電圧検出器および上記第２の電源電圧検出器の少なくともいずれかが、電源電圧検出機能を上記イネーブル信号によりオン、オフ可能である場合、
上記基準信号生成部の上記第１の生成部は、基準信号生成機能をイネーブル信号によりオン、オフ可能である
上記（７）記載のパワーオンリセット回路。
（９）上記基準信号生成部の上記第１の生成部は、
生成する基準信号圧レベルを調整信号により調整可能である
上記（２）から（８）のいずれか一に記載のパワーオンリセット回路。
（１０）複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、
起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、
内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、
上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を有し、
上記パワーオンリセット回路は、
外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、
起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、
上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、
電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、
上記基準信号生成部は、
少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、
上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、
上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、
上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、
上記制御部は、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧生成回路に出力する
固体撮像素子。
（１１）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素がアレイ状に配列され、外部電源電圧により動作する画素部と、
起動信号に応答して内部電源電圧を生成する内部電源電圧生成回路と、
内部電源電圧で動作するロジック回路を含み、上記画素を駆動して上記画素から画素信号を読み出す読み出し部と、
上記画素部および上記読み出し部の電源電圧による動作状態を制御するパワーオンリセット回路と、を含み、
上記パワーオンリセット回路は、
外部電源電圧を供給される基準信号と比較することにより検出し、外部電源電圧検出信号を出力する外部電源電圧検出器と、
起動信号に応答して上記内部電源電圧生成回路で生成される内部電源電圧を、供給される基準信号と比較することにより検出し、内部電源電圧検出信号を出力する内部電源電圧検出器と、
上記外部電源電圧検出器に供給する上記基準信号、および上記内部電源電圧検出器に供給する上記基準信号を生成する基準信号生成部と、
電源起動時に、外部電源電圧用リセット信号により外部電源電圧で動作する外部電源用制御対象である上記画素部をリセット状態に保持し、内部電源電圧用リセット信号により内部電源電圧で動作する内部電源用制御対象である上記読み出し部をリセット状態に保持し、上記外部電源電圧検出信号を受けるとスタンバイ状態であると認識する制御部と、を含み、
上記基準信号生成部は、
少なくとも外部電源電圧検出器用基準信号を生成する第１の生成部と、
上記内部電源電圧検出器用基準信号を生成する第２の生成部と、を含み、
上記第１の生成部は、電源起動時に上記外部電源電圧検出器用基準信号を生成可能となり、
上記第２の生成部は、上記制御部からの起動信号を受けて上記内部電源電圧検出器用基準信号を生成可能となり、
上記制御部は、
スタンバイ期間が経過すると、上記起動信号を上記基準信号生成部の上記第２の生成部および上記内部電源電圧生成回路に出力する
カメラシステム。
【符号の説明】
【００８９】
１００，１００Ａ〜１００Ｄ・・・ＰＯＲ回路、１１０・・・アナログ電源電圧用第１の電源電圧検出器、１２０・・・ロジック電源電圧用第２の電源電圧検出器、１３０・・・内部生成電源電圧用第３の電源電圧検出器、１４０・・・クロック検出器、１５０・・・基準電圧/電流生成回路、１５１・・・第１の生成部、１５２・・・第２の生成部、１６０・・・制御ロジック、１７０・・・遅延回路、２００・・・内部電源電圧生成回路（レギュレータ）、２１０・・・第１の制御対象、２２０・・・第２の制御対象、２３０・・・第３の制御対象、３００・・・固体撮像素子、３１０・・・画素アレイ部、３２０・・・行走査回路、３３０・・・列走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ、３７０・・・アンプ回路（Ｓ／Ａ）、５００・・・カメラシステム、５１０・・・撮像デバイス、５２０・・・駆動回路、５３０・・・レンズ、５４０・・・信号処理回路。
【図１】
2013090098.tif 000003
【図２】
2013090098.tif 000004
【図３】
2013090098.tif 000005
【図４】
2013090098.tif 000006
【図５】
2013090098.tif 000007
【図６】
2013090098.tif 000008
【図７】
2013090098.tif 000009
【図８】
2013090098.tif 000010
【図９】
2013090098.tif 000011
【図１０】
2013090098.tif 000012
【図１１】
2013090098.tif 000013
【図１２】
2013090098.tif 000014
【図１３】
2013090098.tif 000015
【図１４】
2013090098.tif 000016
【図１５】
2013090098.tif 000017
【図１６】
2013090098.tif 000018
【図１７】
2013090098.tif 000019
【図１８】
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