(57)【要約】【課題】低コストで製品の歩留まりや品質を向上させることが可能にする。【解決手段】  メモリマット（１０１）は、第１のキャパシタ（２０３Ａ）を有する本体部（２００）と、本体部（２００）と周辺回路（１０４）との間に形成された直線状の導電膜（２０４）と、導電膜（２０４）と底部が接して形成された第２のキャパシタ（２０３Ｂ）と、を有し、第１のキャパシタ（２０３Ａ）がコンタクト層（２０２）と底部が接して形成されて構成されている。【選択図】図４
2013243342.tif 000002
【特許請求の範囲】
【請求項１】
メモリマットと、前記メモリマットの周囲に形成された周辺回路とを有する半導体装置であって、
前記メモリマットは、
第１のキャパシタを有する本体部と、
前記本体部と前記周辺回路との間に形成された直線状の導電膜と、
前記導電膜と底部が接して形成された第２のキャパシタと、を有し、
前記第１のキャパシタは、コンタクト層と底部が接して形成されている、半導体装置。
【請求項２】
前記本体部は、前記メモリマットの面内の第１方向に延在するビット線を有し、
前記導電膜は、前記本体部と前記周辺回路との前記第１方向の間に、前記第１方向とは直交する第２方向に沿って形成される、請求項１に記載の半導体装置。
【請求項３】
前記本体部と前記周辺回路との前記第２方向の間に、前記第１方向に延在するダミービット線を有する、請求項２に記載の半導体装置。
【請求項４】
前記導電膜の少なくとも一端は、前記第１方向に前記周辺回路に向かう側とは逆側に曲がっている、請求項２または３に記載の半導体装置。
【請求項５】
前記導電膜は、前記本体部を囲繞するように形成される、請求項１に記載の半導体装置。
【請求項６】
前記導電膜は、
前記本体部と前記周辺回路との第１方向の間に、前記第１方向とは直交する第２方向に沿って形成された第１の導電膜と、
前記本体部と前記周辺回路との前記第２方向の間に、前記第１方向に沿って形成された第２の導電膜と、を有し、
前記第１の導電膜と前記第２の導電膜とは分離されている、請求項１に記載の半導体装置。
【請求項７】
前記第２のキャパシタは、前記周辺回路から前記本体部に向かう方向に複数並んで形成される、請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
請求項１ないし７のいずれか１項に記載の半導体装置の製造方法であって、
前記導電膜と、前記周辺回路内の所定の配線とを単一のマスクを用いてパターニングする工程を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルのようなメモリセルでは、データを記憶する回路であるメモリマットの周囲に、サブワードドライバおよびセンスアンプのような周辺回路が形成されている。
【０００３】
メモリマットには、容コンと呼ばれるコンタクト層の上に形成されキャパシタがマトリックス状に形成されているが、このキャパシタの形成には、通常、ウェットエッチングを用いてキャパシタの層間絶縁膜を除去する外抜き工程が必要となる。しかしながら、外抜き工程時において、ウェットエッチングで使用される溶液が周辺回路に染み出し、製品の歩留まりが低下したり、製品の品質が低下したりするなどの問題があった。
【０００４】
これに対して特許文献１に記載の半導体装置は、メモリマットを囲むように、窒化シリコンなどからなる支持膜を容コンの層間酸化膜の上に形成することで、ウェットエッチングで使用される溶液がメモリマットの横方向や上面側から周辺回路に染み出すことを防止している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６５７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特許文献１に記載の半導体装置では、ウェットエッチングで使用される溶液が周辺回路に染み出すことを防止できないことがあるという問題がある。
【０００７】
以下、この問題点を図８および９を用いて説明する。なお、図８は、メモリマットの上面図、図９は、メモリマットの外周部（図８のＢ−Ｂ’ライン）における断面図であり、問題点が発生する現象等が書き込まれている。
【０００８】
図８および図９に示すように、メモリマット１０の各キャパシタ１は容コン２の上に形成されている。しかしながら、メモリセルのレイアウト上の制約や、フォトリソグラフィによるパターンの位置ずれなどの影響で、キャパシタ１の位置と容コン２の位置とが完全には一致せず、図９に示したように、キャパシタ１が容コン２を踏み外してしまうことがある。
【０００９】
従来、キャパシタ１と容コン２との間にパッドを差し込むことで、キャパシタの踏み外しを防止していたが、近年では、半導体装置の微細化の影響により、パッドを形成するためにもダブルパターニングを行うことが多くなり、パッドの形成にかかるコストが高くなっている。このため、パッドを使用しないパッドレス化が進み、その結果、キャパシタ１の踏み外しが増えている。
【００１０】
また、キャパシタの微細化に伴い、キャパシタ１の下部電極１Ａの薄膜化が進んでおり、その結果、ウェットエッチで使用される溶液が下部電極１Ａから下に染み出すことがある。このとき、キャパシタ１が容コン２を踏み外していると、溶液が、キャパシタ１の下にある容コンの層間酸化膜３に大量に染み出してしまう。
【００１１】
特にメモリマット１０の最外周部にあるキャパシタ１が容コン２を踏み外していると、溶液が容コン２の層間酸化膜３を介して周辺回路にまで染み出してしまい、周辺回路において層間酸化膜３の大規模な溶出が発生してしまう。
【００１２】
メモリマット１０内であれば、溶液が層間酸化膜３に染み出しても救済することは可能であるが、溶液が周辺回路にまで染み出してしまうと救済は非常に困難となるため、周辺回路への溶液の染み出しを防止することは重要である。
【００１３】
これに対して特許文献１に記載の半導体装置では、キャパシタと容コンとの間にパッドを差し込むことを前提としているため、キャパシタの踏み外しは考慮されておらず、容コンの層間酸化膜の上に支持膜を形成しているだけなので、溶液が容コンの層間酸化膜を介して周辺回路に染み出すことを防止することができない。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、メモリマットと、前記メモリマットの周囲に形成された周辺回路とを有する半導体装置であって、前記メモリマットは、第１のキャパシタを有する本体部と、前記本体部と前記周辺回路との間に形成された直線状の導電膜と、前記導電膜と底部が接して形成された第２のキャパシタと、を有し、前記第１のキャパシタは、コンタクト層と底部が接して形成されている。
【００１５】
本発明による半導体装置の製造方法は、上記の半導体装置の製造方法であって、前記導電膜と、前記周辺回路内の所定の配線とを単一のマスクを用いてパターニングする工程を有する。
【発明の効果】
【００１６】
本発明によれば、本体部と周辺回路との間にある第２のキャパシタは導電膜と底部が接しているので、ウェットエッチングで使用される溶液が第２のキャパシタの下部電極から容コンの層間酸化膜に溶液が染み出すことを防止することが可能になり、周辺回路への溶液の染み出しを防止することが可能になる。さらに、導電膜が直線状であるので、導電膜を周辺回路の所定の配線と単一のマスクを用いてパターニングすることが可能になるため、マスク枚数の増加にかかるコストの増加を抑制することが可能になる。したがって、低コストで製品の歩留まりや品質を向上させることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の半導体装置に備わったメモリセルを模式的に示した上面図である。
【図２】メモリマットとその周囲に形成された周辺回路の一例を示す図である。
【図３】メモリマットの構成の一例を模式的に示す上面図である。
【図４】メモリマットの構成の一例を模式的に示す縦断面図である。
【図５】メモリマットの構成の他の例を模式的に示す上面図である。
【図６】メモリマットの構成の他の例を模式的に示す上面図である。
【図７】メモリマットの構成の他の例を模式的に示す上面図である。
【図８】従来技術の問題点を説明するための図である。
【図９】従来技術の半導体装置の問題点を説明するための図である。
【図１０Ａ】メモリマットとその周囲に形成された周辺回路の他の例を示す図である。
【図１０Ｂ】図１０Ａの領域Ｒを拡大した図である。
【図１１】メモリマットを形成する形成方法の第１の工程を説明するための図である。
【図１２】メモリマットを形成する形成方法の第２の工程を説明するための図である。
【図１３】メモリマットを形成する形成方法の第３の工程を説明するための図である。
【図１４】メモリマットを形成する形成方法の第４の工程を説明するための図である。
【図１５】メモリマットを形成する形成方法の第５の工程を説明するための図である。
【図１６】メモリマットを形成する形成方法の第６の工程を説明するための図である。
【図１７】メモリマットを形成する形成方法の第７の工程を説明するための図である。
【図１８】メモリマットを形成する形成方法の第８の工程を説明するための図である。
【図１９】メモリマットを形成する形成方法の第９の工程を説明するための図である。
【図２０】メモリマットを形成する形成方法の第１０の工程を説明するための図である。
【図２１】メモリマットを形成する形成方法の第１１の工程を説明するための図である。
【図２２】メモリマットを形成する形成方法の第１２の工程を説明するための図である。
【図２３】メモリマットを形成する形成方法の第１３の工程を説明するための図である。
【図２４】メモリマットの構成の他の例を模式的に示す縦断面図である。
【図２５】メモリマットの構成の他の例を模式的に示す縦断面図である。
【図２６】メモリマットの構成の他の例を模式的に示す上面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。
【００１９】
図１は、本発明の第１の実施形態の半導体装置に備わったメモリセルを模式的に示した上面図である。
【００２０】
図１に示すメモリセル１００は、マトリックス状に形成された複数のメモリマット１０１と、各メモリマット１０１の周囲に形成された周辺回路１０２とを有する。なお、本実施形態では、各メモリマット１０１は、矩形状に形成されており、メモリマット１０１の面方向のうち、メモリマット１０１の一辺に沿った方向をＸ方向、Ｘ方向に直交する方向をＹ方向とする。
【００２１】
図２は、メモリマット１０１とその周囲に形成された周辺回路１０２の一例を示す図である。図２に示すように、メモリマット１０１の周囲には、周辺回路１０２であるサブワードドライバ（ＳＷＤ）１０３およびセンスアンプ（ＳＡＭＰ）１０４が形成されている。具体的には、メモリマット１０１のＸ方向の両隣には、サブワードドライバ１０３が形成され、メモリマット１０１のＹ方向の両隣には、センスアンプ１０４が形成されている。
【００２２】
図３は、メモリマット１０１の構成の一例を模式的に示す上面図である。
【００２３】
図３に示すように、メモリマット１０１は、その面内の第１方向であるＹ方向に延在する複数のビット線２０１と、各ビット線２０１に沿って並んで形成される複数の容コン２０２と、各容コン２０２の上に形成された複数のキャパシタ２０３とを有する。
【００２４】
各ビット線２０１は、第２方向であるＸ方向に所定の間隔で配置される。また、各ビット線２０１のうちの最外周にあるビット線２０１Ａは、ダミービット線である。
【００２５】
各容コン２０２は、メモリマット１０１のスイッチ素子であるＭＯＳＦＥＴを構成する拡散層とキャパシタ２０３とを電気的に接続するコンタクト層である。また、各容コン２０２のうち、Ｙ方向の最外周にある容コン２０２Ａは、ダミー容コンである。以下、ビット線２０１Ａをダミービット線２０１Ａと称し、容コン２０２Ａをダミー容コン２０２Ａと称することもある。
【００２６】
ダミービット線２０１Ａおよびダミー容コン２０２Ａに囲まれた部分が、実際にデータを記憶する本体部２００となる。したがって、本体部２００と周辺回路１０２とのＸ方向の間に、Ｙ方向に延在するダミービット線２０１Ａが形成されていることになり、本体部２００と周辺回路１０２とのＹ方向の間に、Ｘ方向に１列に並んだダミー容コン２０２Ａが形成されることになる。
【００２７】
また、本体部２００と周辺回路１０２との間には、直線状の導電膜である最外周容コンパッド２０４がダミー容コン２０２Ａを覆うように形成される。
【００２８】
最外周容コンパッド２０４は、具体的には、本体部２００のＹ方向の両辺のそれぞれ設けられ、Ｘ方向に延在している。なお、本体部２００のキャパシタ２０３である第１のキャパシタは、容コン２０２に底部が接して形成され、ダミー容コン２０２Ａの上のキャパシタ２０３である第２のキャパシタは、最外周容コンパッド２０４に底部が接して形成される。
【００２９】
図４は、メモリマット１０１の外周部（図２のＡ−Ａ’ライン）における縦断面図である。
【００３０】
図４に示すように、各容コン２０２は、層間酸化膜２１１に埋設されている。なお、層間酸化膜２１１の材料は、例えば、ＳｉＯ2（二酸化ケイ素）などである。
【００３１】
容コン２０２のうちのダミー容コン２０２Ａの上には、底部がダミー容コン２０２Ａと接するように最外周容コンパッド２０４が形成されている。
【００３２】
また、容コン２０２、層間酸化膜２１１および最外周容コンパッド２０４を覆うように層間絶縁膜２１２が形成されており、層間絶縁膜２１２を貫通して、容コン２０２に直接または最外周容コンパッド２０４を介して接触したキャパシタ２０３が形成されている。
【００３３】
具体的には、ダミー容コン２０２Ａを除く各容コン２０２の上には、底部が容コン２０２と直接接するように第１のキャパシタ２０３Ａが形成され、ダミー容コン２０２Ａの上には、底部が最外周容コンパッド２０４と接するように第２のキャパシタ２０３Ｂが形成されている。なお、層間絶縁膜２１２の材料は、例えば、ＳｉＮ（窒化シリコン）などである。
【００３４】
なお、最外周容コンパッド２０４は、周辺回路１０２内の所定の配線（例えば、センスアンプ１０４内のＭ０配線２２１）を、単一のマスクを用いて同時露光することによりパターニングすることで形成される。
【００３５】
以上説明したように本実施形態によれば、本体部２００と周辺回路１０２との間にある第２のキャパシタ２０３Ｂは最外周容コンパッド２０４と底部が接しているので、ウェットエッチングで使用される溶液が第２のキャパシタ２０３Ｂの下部電極から容コンの層間酸化膜２１１に溶液が染み出すことを防止することが可能になり、周辺回路１０２への溶液の染み出しを防止することが可能になる。また、最外周容コンパッド２０４が直線状であるので、最外周容コンパッド２０４を周辺回路１０２の所定の配線と単一のマスクを用いてパターニングすることが可能になるため、マスク枚数の増加にかかるコストの増加を抑制することが可能になる。したがって、低コストで製品の歩留まりや品質を向上させることが可能になる。
【００３６】
また、本実施形態では、本体部２００と周辺回路１０２のＹ方向の間には、ダミービット線２０１が形成されている。したがって、ダミービット線２０１によりＸ方向に対する溶液の染み出しを防止することが可能になるため、溶液がＸ方向、すなわちサブワードドライバ１０３に染み出すことを防止することが可能になる。
【００３７】
このように本実施形態による半導体装置は、メモリマット（１０１）と、メモリマット（１０１）の周囲に形成された周辺回路（１０４）とを有し、メモリマット（１０１）は、第１のキャパシタ（２０３Ａ）を有する本体部（２００）と、本体部（２００）と周辺回路（１０４）との間に形成された直線状の導電膜（２０４）と、導電膜（２０４）と底部が接して形成された第２のキャパシタ（２０３Ｂ）と、を有し、第１のキャパシタ（２０３Ａ）がコンタクト層（２０２）と底部が接して形成されて構成されている。
【００３８】
また、本実施形態による半導体装置は、メモリマット（１０１）の面内の第１方向に延在するビット線（２０１）を有し、導電膜（２０４）は、本体部（２００）と周辺回路（１０４）との第１方向の間に、第１方向とは直交する第２方向に沿って形成されている。
【００３９】
また、本実施形態による半導体装置は、本体部（２００）と周辺回路（１０４）との第２方向の間に、第１方向に延在するダミービット線（２０１Ａ）を有して構成されている。
【００４０】
また、本実施形態による半導体装置の製造方法は、導電膜（２０４）と、周辺回路（１０４）内の所定の配線（２２１）とを単一のマスクを用いてパターニングする工程を有して行われる。
【００４１】
次に本発明の他の実施形態を説明する。
【００４２】
図５は、本発明の第２の実施形態の半導体装置に備わったメモリマットの構成を模式的に示す上面図である。
【００４３】
図５に示すメモリマット１０１Ａは、図２で示したメモリマット１０１と比べて、図２で示したメモリマット１０１と比べて、最外周容コンパッド２０４の代わりに、最外周容コンパッド２０４Ａを有する点で異なる。
【００４４】
最外周容コンパッド２０４Ａは、最外周容コンパッド２０４と比べて横幅が広く、容コン２０２のうちＹ方向の最外周部の１列分の容コン２０２だけでなく、最外周部の複数列分（図４では、２列分）の容コン２０２を覆うように形成される。この場合、最外周容コンパッド２０４に覆われた全て容コン２０２がダミー容コン２０２Ａとなり、第２のキャパシタ２０３Ｂの全てが最外周容コンパッドと底部が接して形成される。
【００４５】
したがって、第２のキャパシタ２０３Ｂは、周辺回路１０２（具体的には、センスアンプ１０４）から本体部２００に向かうＹ方向に複数並んで形成されることとなる。このため、溶液が層間酸化膜２１１を介して周辺回路に染み出すことをより確実に防止することが可能になる。
【００４６】
このように本実施形態による半導体装置は、第２のキャパシタ（２０２Ｂ）が、周辺回路（１０２）から本体部（２００）に向かう方向に複数並んで設けられて構成される。
【００４７】
図６は、本発明の第３の実施形態の半導体装置に備わったメモリマットの構成を模式的に示す上面図である。
【００４８】
図６に示すメモリマット１０１Ｂは、図２で示したメモリマット１０１と比べて、最外周容コンパッド２０４の代わりに、最外周容コンパッド２０４Ｂを有する点で異なる。
【００４９】
最外周容コンパッド２０４Ｂは、最外周容コンパッド２０４の両端がＹ方向に、周辺回路１０２（具体的には、センスアンプ１０４）に向かう側とは逆側に向かって曲がっている形状を有する。なお、最外周容コンパッド２０４Ｂは、最外周容コンパッド２０４の少なくとも一端がＹ方向に曲がった形状でもよい。
【００５０】
ウェットエッチングに使用する溶液の層間酸化膜２１１への染み出しが多い場合に、メモリマット１０１Ｂのコーナーからサブワードドライバ１０３に溶液が染み出す可能性があるが、本実施形態では、最外周容コンパッド２０４Ｂの端がＹ方向にセンスアンプ１０４とは逆側に向かって曲がっているので、溶液の層間酸化膜２１１への染み出しが多い場合でも、サブワードドライバ１０３に溶液が染み出すことを防止することが可能になる。
【００５１】
このように本実施形態による半導体装置は、導電膜（２０４）の少なくとも一端が第１方向に周辺回路（１０２）とは逆側に曲がって形成されて構成される。
【００５２】
図７は、本発明の第４の実施形態の半導体装置に備わったメモリマットの構成を模式的に示す上面図である。
【００５３】
図７に示すメモリマット１０１Ｃは、図２で示したメモリマット１０１と比べて、最外周容コンパッド２０４の代わりに、最外周容コンパッド２０４Ｃを有する点で異なる。
【００５４】
最外周容コンパッド２０４Ｃは、Ｙ方向だけでなく、本体部２００を囲繞するようにＸ方向にも形成される。このため、溶液がＸ方向、すなわちサブワードドライバ１０３に染み出すことをより確実に防止することが可能になる。
【００５５】
このように本実施形態の半導体装置は、導電膜（２０４Ｃ）が本体部（２００）を囲繞するように形成されて構成される。
【００５６】
図１０Ａおよび図１０Ｂは、本発明の第５の実施形態の半導体装置に備わったメモリセルの構成を示す図である。具体的には、図１０Ａは、本実施形態のメモリマット１０１および周辺回路１０２の一例を示す図であり、図１０Ｂは、図１０Ａに示した領域Ｒを拡大した図である。ただし、図１０Ｂでは、図１０Ａに示した領域Ｒを右回りに９０°回転させている。なお、図１０Ａに示した構成は、図２に示した構成と同じ構成を有する。
【００５７】
図１０Ｂの左側に示されたように、メモリマット１０１において、メモリ素子が形成されるアクティブ領域１１はＸおよびＹ方向に対して斜めに形成され、ワード線１２はＸ方向に形成され、ビット線１３はＹ方向に形成されている。アクティブ領域１１のそれぞれには、容コン１４が形成され、その容コン１４の上には、キャパシタが形成されている。なお、領域Ｒには、メモリマット１０１の最外周部（すなわち、メモリマット１０１と周辺回路１０２との境界）にある容コンであるダミー容コンも含まれている。また、ビット線１３の下には、ビットコンタクト層（Ｐｏｌｙ−Ｓｉ）であるビットコン１３Ａが形成されている。
【００５８】
また、図１０Ｂの右側には、周辺回路１０２(具体的には、センスアンプ回路１０４)が形成される領域である周辺回路領域の一部が示されており、その周辺回路領域には、ゲート（以下、周辺ゲート１５と呼ぶ）およびコンタクト層（以下、周辺コン１６と呼ぶ）とが形成されている。
【００５９】
以下、図１０Ｂで示したメモリマット１０１および周辺回路１０２を有するメモリセルを形成する形成方法を図１１〜図２３を参照して説明する。なお、以下の図１１〜図２３において、（ａ）は、図１０ＢのＡ−Ａ’線に沿った断面を示す図であり、（ｂ）は、図１０ＢのＢ−Ｂ’線に沿った断面を示す図であり、（ｃ）は、図１０ＢのＣ−Ｃ’線に沿った断面を示す図である。
【００６０】
先ず、図１１に示すように、メモリマット１０１が形成されるセル領域上に容コン１４が形成され、周辺回路領域上に周辺コン１６が形成される。
【００６１】
図１１に示した構成までの形成方法を簡単に説明すると、先ず、シリコン基板（Ｓｉ−ｓｕｂ）２１にアクティブ領域が周期的に形成され、ＳＴＩ（Shallow Trench Isolation）法によって、それらのアクティブ領域の間にシリコン酸化膜（ＳｉＯ２）２２が埋設される。さらに、シリコン基板にイオンが注入される。
【００６２】
続いて、アクティブ領域に埋め込みワード線用の溝が形成され、その溝が、ゲート絶縁膜（Ｇａｔｅ−Ｏｘ）２３、拡散バリア材料（ＴｉＮ）２４およびゲート電極材料（Ｗ）２５で埋められることで、埋め込みワード線が形成される。そして、シリコン基板２１に再度イオンが注入され、その後、溝が窒化シリコン膜（ＳｉＮ）２６で完全に覆われ、さらに、シリコン酸化膜（ＳｉＯ２）２７でシリコン基板２１が完全に覆われる。
【００６３】
そして、アクティブ領域内の、２本のワード線で挟まれた箇所にビットコン１３Ａが形成され、その後、セル領域では、ビット線１３が形成され、周辺回路領域では、周辺ゲート１５が形成される。周辺回路のゲートにイオンが注入された後、セル領域には、ビットコン上のビット線１３間に、窒化シリコン膜２８を介して、ポリシリコン層（Ｐｏｌｙ−Ｓｉ）２９、拡散バリア層（ＴｉＮ）３０およびタングステン層（Ｗ）３１で構成される容コン１４が形成され、周辺回路領域には、周辺コン１６が形成される。なお、容コン１４の間は、窒化シリコン膜３２で埋められる。周辺コン１６は、周辺ゲート１５にサイドウォール絶縁膜を介して隣接して形成され、拡散層（具体的には、ソース拡散層またはドレイン拡散層）３３に接続する。
【００６４】
なお、周辺回路領域の各部の詳細な構成については、発明と直接関係しないため、省略するが、図１１では、周辺回路領域の各部の材料等を示している。
【００６５】
以上のように図１１に示したメモリセルが形成されると、次に、図１２に示すように、スパッタ法によって、そのメモリセルの上に、１０ｎｍの窒化タングステン膜（ＷＮ）５１および４０ｎｍのタングステン膜（Ｗ）５２が形成される。
【００６６】
その後、図１３に示すように、タングステン膜５２上にフォトレジスト（ＰＲ）５３が塗布され、そのフォトレジスト５３に対して、セル領域の最外周部の容コン１４の上部と周辺回路領域の周辺コン１６の上部とにフォトレジスト５３が残るように、露光を用いたパターニングが行われる。さらに、プラズマドライエッチング法によって、フォトレジスト５３をマスクとして用いて、タングステン膜５２および窒化タングステン膜５１に対するエッチングが行われる。これにより、最外周の容コンであるダミー容コンを覆う最外周容コンパッドがタングステン膜５２および窒化タングステン膜（ＷＮ）５１で形成される。また、周辺回路領域には、周辺コン１６に接続される配線が形成される。なお、ここでは、最外周容コンパッドは、第１の実施形態に対応するように、最外周部の容コンの１列分を覆う幅で形成されている。
【００６７】
続いて、図１４に示すように、フォトレジスト５３が除去され、その後、アトミックレイヤーデポジション（ＡＬＤ：Atomic Layer Deposition）法によって、５００℃〜６００℃の温度にて、メモリセル上に３０ｎｍの窒化シリコン膜（ＳｉＮ）５４が成膜される。これにより、最外周容コンパッドの表面が完全に窒化シリコン膜５４によって覆われる。
【００６８】
さらに、図１５に示すように、プラズマＣＶＤ（ＰＥＣＶＤ：Plasma-Enhanced Chemical Vapor Deposition）法によって、窒化シリコン膜５４上に、酸化シリコン膜（ＳｉＯ２）５５が１６００ｎｍ堆積される。そして、アトミックレイヤーデポジション法によって、５００℃〜６００℃の温度にて、酸化シリコン膜５５上に窒化シリコン膜（ＳｉＮ）５６が８０ｎｍ堆積される。なお、酸化シリコン膜５５の代わりに、ＢＰＳＧ（Boron Phosphorus Silicon Glass)のような他の酸化膜が使用されてもよい。また、用途に応じて複数の種類の酸化膜が積層されてもよい。
【００６９】
その後、図１６に示すように、プラズマドライエッチング法によって、窒化シリコン膜５４、酸化シリコン膜５５および窒化シリコン膜５６に対して、リソグラフィーを用いてパターニングされたアモルファスカーボン（図示せず）をマスクとして用いたエッチングが施される。なお、マスクとしては、アモルファスカーボンの代わりに、アモルファスシリコンのような酸化膜と窒化膜の選択比が確保できる材料を使用することができる。なお、マスクに対するパターニングには、リソグラフィーを２回以上行って一つのパターンを形成するマルチパターニング法が使用されてもよい。
【００７０】
続けて、図１７に示すように、アトミックレイヤーデポジション法によって、４００℃の温度にて、キャパシタ下部電極用の窒化チタン膜（ＴｉＮ）５７が８ｎｍ形成される。
【００７１】
さらに、図１８に示すように、減圧ＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法によって、窒化チタン膜５７の上に８０ｎｍの酸化シリコン膜（ＳｉＯ２）５８が形成される。これにより、図１６の説明において、エッチングにより開口した孔が完全に埋められる。
【００７２】
その後、図１９に示すように、酸化シリコン膜５８の上のフォトレジスト５９が塗布され、そのフォトレジスト５９に対して、セル領域にフォトレジスト５９が残るように、露光によるパターニングが行われる。
【００７３】
続いて、図２０に示すように、フォトレジスト５９をマスクとして用いて、酸化シリコン膜５８、窒化チタン膜５７の順にエッチングが行われる。そして、フォトレジスト５９が除去され、さらに、酸化シリコン膜５８、窒化シリコン膜５６、窒化チタン膜５７の順にエッチングが行われる。さらに、酸化シリコン膜５５を、ウェットエッチング法を用いて除去するための孔（図示せず）が窒化シリコン膜５６に開口される。
【００７４】
さらに、図２１に示すように、ウェットエッチング法、具体的には、バッファードフッ酸を含むエッチング液を用いたウェットエッチング法によって、酸化シリコン膜５５および５８が除去される。なお、これにより、周辺回路領域の酸化膜は全て除去される。
【００７５】
続いて、図２２に示すように、アトミックレイヤーデポジション法によって、ジルコニア（ＺｒＯ２）を含む容量膜６１が５ｎｍ堆積され、さらに、同じくアトミックレイヤーデポジション法によって、上部電極用の窒化チタン膜（ＴｉＮ）６２が８ｎｍ堆積される。さらに、その上に、減圧ＣＶＤ法によって、シリコンゲルマニウム（ＳｉＧｅ）膜６３が形成され、そして、スパッタ法によって、タングステン（Ｗ）で形成されたプレート６４が１００ｎｍ堆積される。
【００７６】
そして、図２３に示すように、フォトレジスト（図示せず）を塗布して露光を行い、不要な箇所にある容量膜６１、窒化チタン膜６２、シリコンゲルマニウム膜６３およびタングステン膜６４がエッチング法によって除去される。
【００７７】
その後、ＤＲＡＭが形成されるためには、配線がセル領域のプレート６４に接続するためのコンタクトと、周辺回路領域のタングステン配線に接続するコンタクトが形成される。そして、その上に第１ないし第３の配線層が形成され、それらの配線層が上記のコンタクトと接続される。そして、それら配線層が、酸化膜等の絶縁膜やポリイミド膜でカバーされることで、ＤＲＡＭを形成する前の前工程が完了する。なお、セル領域のプレート６４と接続される配線層としては、アルミニウム、窒化チタンおよびチタンの積層配線が主流であるが、それより抵抗の低い銅（Ｃｕ）を用いた配線でも良い。
【００７８】
図２４は、図４に示した外周部をより詳細に示した図であり、具体的には、上記のように形成したメモリセルのセル領域における周辺回路領域（具体的には、センスアンプ１０４が形成される領域）に最も近い１列分の容コン２０２がダミー容コン２０２Ａとして形成されている箇所の縦断面図である。ただし、図２４で示した縦断面図と、図４で示した縦断面図とは同じ工程における断面図ではない。
【００７９】
図２５は、図５に示した外周部をより詳細に示した図であり、具体的には、上記のように形成したメモリセルのセル領域における周辺回路領域（具体的には、センスアンプ１０４が形成される領域）に最も近い２列分の容コン２０２がダミー容コン２０２Ａとして形成されている箇所の縦断面図である。ただし、図２５で示した縦断面図と、図５で示した縦断面図とは同じ工程における断面図ではない。
【００８０】
このように本実施形態による半導体装置の製造方法は、導電膜（２０４）と、周辺回路（１０４）内の所定の配線（２２１）とを単一のマスクを用いてパターニングする工程を有する。
【００８１】
図２６は、本発明の第６の実施形態の半導体装置に備わったメモリマットの構成を模式的に示す上面図である。
【００８２】
図２６に示すメモリマット１０１Ｄは、図３で示したメモリマット１０１と比べて、最外周容コンパッド２０４Ｄをさらに有する点で異なる。最外周容コンパッド２０４Ｄは、メモリマット１０１Ｄと周辺回路１０２（具体的には、サブワードドライバ１０３）との間に、Ｙ方向に沿って形成されている。また、最外周容コンパッド２０４と最外周容コンパッド２０４Ｄとは分離されている。
【００８３】
本実施形態によれば、第４の実施形態（図７）で説明したメモリマット１０１Ｃと同様に、溶液がサブワードドライバ１０３側に染み出すことより確実に防止することを可能にしつつ、さらに、最外周容コンパッド２０４および２０４Ｄの一部が仮に酸性溶液に曝されても、最外周容コンパッド２０４および２０４Ｄとの分離部があることにより、最外周容コンパッド全体の消失を防止することが可能になる。
【００８４】
このように本実施形態の半導体装置は、本体部（２００）と周辺回路（１０２）との第１方向の間に、第１方向とは直交する第２方向に沿って形成された第１の導電膜（２０４）と、本体部（２００）と周辺回路（１０２）との第２方向の間に、第１方向に沿って形成された第２の導電膜（２０４Ｄ）とを有して構成され、第１の導電膜（２０４）と第２の導電膜（２０４Ｄ）とは分離されている。
【００８５】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００８６】
１００    メモリセル
１０１、１０１Ａ〜１０１Ｄ    メモリマット
１０２    周辺回路
１０３    サブワードドライバ
１０４    センスアンプ
２００    本体部
２０１    ビット線
２０１    ダミービット線
２０２    容コン
２０２Ａ  ダミー容コン
２０３    キャパシタ
２０３Ａ  第１のキャパシタ
２０３Ｂ  第２のキャパシタ
２０４、２０４Ａ〜２０４Ｄ    最外周容コンパッド
２２１    Ｍ０配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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