(57)【要約】【課題】  隣接セル間の寄生容量を低減するとともに、選択ゲートの下方のトレンチにおいては電荷蓄積層間に絶縁膜を埋め込んで空隙を形成しないことによって、セル部に形成した空隙の埋戻しを防止する半導体記憶装置及びその製造方法を提供する。【解決手段】  セル部のトレンチ上の埋め込み材をエッチングする際に選択ゲート部の埋め込み材が同時に除去されないようにマスクをすることによって、セル部のトレンチの埋め込み材を一部除去する一方、選択ゲート電極の下方のトレンチは埋め込み絶縁膜で埋め込まれた状態にする。さらに、ＣＶＤ等のカバレッジの悪い成膜法を用いて電極間絶縁膜又は制御ゲート電極材を形成することによって、ワード線方向に隣接するメモリセルの電荷蓄積層間に空隙を設ける一方、選択ゲート電極の下方のトレンチには空隙を形成しないため、選択ゲート電極の下方のトレンチからセル部の空隙が埋戻されることを防止する。【選択図】          図２
2013243177.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面において、第一の方向に延伸するように形成された第一と第二のアクティブエリアと、
前記第一の方向と交わる第二の方向に、前記第一と第二のアクティブエリアに挟まれて第一の方向に延伸するように形成されたトレンチと、
前記第一のアクティブエリア上に設けられ、前記第一のアクティブエリア、前記第一のアクティブエリア上に設けられた電荷蓄積層及びトンネル絶縁膜を含む第一の積層体を有するとともに、相互に直列接続されて形成された第一の複数のメモリセルと、
前記第二のアクティブエリア上に設けられ、前記第二のアクティブエリア、前記第二のアクティブエリア上に設けられた電荷蓄積層及びトンネル絶縁膜を含む第二の積層体を有するとともに、相互に直列接続されて形成された第二の複数のメモリセルと、
前記第一のアクティブエリア上に、前記第一の複数のメモリセルを第一の方向にそれぞれ挟むように設けられ、前記第一のアクティブエリア、前記第一のアクティブエリア上に設けられた電荷蓄積層及びトンネル絶縁膜を含む第三の積層体を有する第一の選択ゲートトランジスタと、
前記第二のアクティブエリア上に、前記第二の複数のメモリセルを第一の方向にそれぞれ挟むように設けられ、前記第二のアクティブエリア、前記第二のアクティブエリア上に設けられた電荷蓄積層及びトンネル絶縁膜を含む第四の積層体を有する第二の選択ゲートトランジスタと、
前記第三と第四との積層体の間のトレンチに埋め込まれた埋め込み絶縁膜と、
前記第一と第二の積層体の上面および側面に沿うように形成されるとともに、前記第三と第四の積層体の上面ならびに前記埋め込み絶縁膜の上面に沿うように形成された電極間絶縁膜と、
前記電極間絶縁膜上に設けられた制御ゲート電極とを有し、
前記第一と第二の積層体の間では、前記制御ゲート電極の下方に空隙が形成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記空隙の下端が前記第一と第二の積層体の間においては前記トンネル絶縁膜よりも下方に設けられることを特徴とする、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電極間絶縁膜が複数の層からなる積層構造であり、前記第一と第二の積層体の間において、前記電極間絶縁膜のうち少なくとも1つの層を前記トンネル絶縁膜よりも下方に設け、前記電極間絶縁膜のうちその他の層は前記トンネル絶縁膜よりも上方に設けることによって、前記電極間絶縁膜で挟まれた前記空隙を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、トンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板表面をエッチングすることにより、第一の方向に延伸するトレンチと前記第一の方向と交わる第二の方向にトレンチと交互に並ぶアクティブエリアとを形成する工程と、
前記トレンチに、埋め込み絶縁膜を形成する工程と、
前記半導体基板上に、第一の領域と、前記第一の領域を前記第一の方向に挟む前記第二の領域を有し、前記第一の領域における前記トレンチにおいてのみ、選択的に前記埋め込み絶縁膜を前記トンネル膜の下方まで除去するエッチング工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を成膜する工程と、
前記第一の領域においては前記電極間絶縁膜上に空隙を形成するように、制御ゲート電極材を成膜するとともに、前記第二の領域においては、電極間絶縁膜直上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、前記第一の領域には分離された浮遊ゲート電極および制御ゲート電極を有するメモリセルを形成するとともに、前記第二の領域においては、選択ゲートトランジスタを形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、高集積化・メモリセルの微細化により、ワード線方向に隣接する電荷蓄積層間の寄生容量の増大が問題となっていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２７９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、メモリセルにおいては、ワード線方向に隣接する電荷蓄積層間に空隙を形成して隣接セルとの寄生容量を低減するとともに、選択ゲートトランジスタにおいてはワード線方向に隣接する電荷蓄積層間に絶縁膜を埋め込んで空隙を形成しないことによって、メモリセルに形成した空隙の埋戻しを防止する半導体記憶装置を、製造工程を増加させることなく提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、アクティブエリアと、トレンチと、メモリセルと、選択ゲートトランジスタと、選択ゲートトランジスタの下方のトレンチに埋め込まれた埋め込み絶縁膜と、電極間絶縁膜と、制御ゲート電極とが設けられている。メモリセルを形成する領域のトレンチには、制御ゲート電極の下面と前記電極間絶縁膜によって形成された空隙を有するとともに、前記第一と第二の選択ゲートトランジスタ間のトレンチは、埋め込み絶縁膜で埋め込まれている。
【０００６】
実施形態の不揮発性半導体記憶装置の製造方法によれば、半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、トレンチとアクティブエリアとを形成する工程と、埋め込み絶縁膜を形成する工程と、選択ゲートトランジスタを形成する領域のトレンチにおいてのみ選択的に前記埋め込み絶縁膜を前記トンネル膜の下方まで除去するエッチング工程と、埋め込み絶縁膜および浮遊ゲート電極材上に電極間絶縁膜を成膜する工程と、制御ゲート電極材を成膜する工程と、浮遊ゲート電極および制御ゲート電極を有するメモリセルを形成するとともに、選択ゲートトランジスタを形成する工程とが設けられている。制御ゲート電極材又は電極間絶縁膜を、カバレッジの悪い成膜法を用いて形成することによって、ワード線方向に隣接する電荷蓄積層間に空隙を設ける。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイの概略構成を示す平面図
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセル及び選択ゲートトランジスタの概略構成を示す斜視図
【図３】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図４】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図５】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図６】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図７】同第２の実施形態に係る不揮発性半導体装置のメモリアレイの概略構成を示す平面図
【図８】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図９】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１０】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１１】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１２】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１３】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１４】同第３および４の実施形態に係る不揮発性半導体装置およびその製造方法を示す断面図
【図１５】同第４の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１６】同第４の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【図１７】同第２の実施形態に係る不揮発性半導体装置の製造方法を示す断面図
【発明を実施するための形態】
【０００８】
（第１の実施形態）
図１は、第１の実施形態にかかる不揮発性半導体記憶装置のメモリアレイの概略構成を示す平面図である。
【０００９】
図１に示すように、不揮発性半導体記憶装置において、ビット線方向ＤＢに延伸する複数のトレンチＴＣがワード線方向ＤＷに周期的に配列され、アクティブエリアＡＡはトレンチＴＣによって分離されている。また、ワード線方向ＤＷに延伸する複数のワード線ＷＬ０、ＷＬ１、・・・は、ビット線方向ＤＢに周期的に配列されている。２つの選択ゲート線ＳＧ０、ＳＧ１は、これらの複数のワード線ＷＬ０、ＷＬ１、・・・（以下、複数のワード線を「ＷＬ」と称する。）をビット線方向ＤＢに挟むように設けられている。選択ゲート線ＳＧ１、ＳＧ２の間には、ビットコンタクトＣＢが形成されている。複数のアクティブエリアＡＡと複数のワード線ＷＬとが互いに交差する位置には、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣは、ワード線方向ＤＷ及びビット線方向ＤＢに、所定の間隔をあけてマトリクス上に配置されている。複数のアクティブエリアＡＡと選択ゲート線ＳＧ０，ＳＧ１、ＳＧ２とが互いに交差する位置には、複数の選択ゲートトランジスタが設けられている。なお、複数のビット線ＢＬは、アクティブエリアＡＡの上方に形成されている（図示せず）。
【００１０】
ワード線方向ＤＷに隣接するメモリセルＭＣの間のトレンチＴＣには、空隙ＡＧ１が形成されている。図１では、便宜上、２つのトレンチＴＣにおいてのみ空隙ＡＧ１の位置を図示したが、メモリセルが形成された領域内の他のトレンチにおいても同様に空隙ＡＧ１が形成されている。一方、選択ゲート線ＳＧの下方（基板方向）のトレンチＴＣには空隙が形成されず、埋め込み絶縁膜３が埋め込まれている。
【００１１】
図２は、本発明の第一の実施形態にかかる半導体記憶装置のメモリセル及び選択ゲートトランジスタの概略構成を示す斜視図である。なお、図２は、図１のＸ−Ｙ−Ｚ線方向の切断面に対応する図である。図２において、半導体基板１には、ビット線方向ＤＢに伸びるトレンチ２がワード線方向ＤＷに複数本配列されている。このトレンチ２により、半導体基板１表面に形成されるアクティブエリア４が分離されている。アクティブエリア４上にはメモリセルＭＣと選択ゲートトランジスタが形成される。
【００１２】
なお、メモリセルＭＣにおけるアクティブエリア４は、メモリセルＭＣに設けられたメモリトランジスタのチャネル領域および直列に接続されたメモリセル間の領域（例えばソース領域及びドレイン領域）を言う。選択ゲートトランジスタＳＧにおけるアクティブエリア４は、選択ゲートのチャネル領域およびソース領域およびドレイン領域を言う。なお、選択ゲートのソース領域は、選択ゲートの隣接するメモリセルＭＣのドレイン領域と共有することができる。半導体基板１の材質としては、Ｓｉが好適であるが、例えばＧｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、Ｐｂｓ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰ又はＺｎＳｅ等から選択してもよい。
【００１３】
トレンチ２には、埋め込み絶縁膜３が埋め込まれている。メモリセルＭＣの間のトレンチ２においては、ワード線方向ＤＷに隣接して、制御ゲート電極８の下面と、電極間絶縁膜７に囲まれた空隙ＡＧ１が形成されている。一方、選択ゲート下のトレンチ２は、埋め込み絶縁膜３で埋め込まれている。ここで、空隙ＡＧ１は、トレンチに入り込むように形成されており、トンネル膜の下面よりも深い位置に至るようにしてもよい。
【００１４】
このとき、メモリセルＭＣの間のトレンチ２に埋め込まれた埋め込み絶縁膜３の上面高さは、選択ゲート線ＳＧ下のトレンチ２に埋め込まれた埋め込み絶縁膜３の上面高さよりも低くなっている。例えば、メモリセルＭＣの間のトレンチ２内の埋め込み絶縁膜３の上面高さは、メモリセルＭＣ内のトンネル膜より低いことが好ましい。また、選択トランジスタの間のトレンチ２内、換言すると選択ゲート線ＳＧ下のトレンチ２内の埋め込み絶縁膜３の上面高さは電荷蓄積層６の上面と同等もしくはそれ以上であることが好ましい。
【００１５】
なお、埋め込み絶縁膜３は、例えばシリコン酸化膜並びに有機溶剤に可溶な無機ポリマーを用いることができる。また、トレンチ２に埋め込まれる埋め込み絶縁膜の構成は必ずしも１層構造でなくともよく、複数の層による積層構造でもよい。例えば本実施例において、埋め込み絶縁膜３は高温焼成されていることが望ましい。
【００１６】
半導体基板１のアクティブエリア４の上面には、トンネル膜５が形成され、その上に電荷蓄積層６が形成されている。メモリセルＭＣが形成された領域における電荷蓄積層６の上方には、電極間絶縁膜７を介して制御ゲート電極８およびその上方にシリサイド層９が形成されている。なお、制御ゲート電極８およびシリサイド層９は、ワード線ＷＬを構成している。同領域において、電極間絶縁膜７は、アクティブエリア４、トンネル絶縁膜５及び電荷蓄積層６で構成された積層体の側面および上面、並びに埋め込み絶縁膜３の上面に沿って、ワード線方向ＤＷに、上下に蛇行するように形成されている。このとき電極間絶縁膜７は、トレンチ２においては、トンネル絶縁膜５よりも深い位置に入り込むように形成することが望ましい。
【００１７】
また、選択ゲートトランジスタを形成する領域において、電荷蓄積層６上には、電極間絶縁膜７を介してワード線方向ＤＷに延伸する選択ゲート電極１２およびその上方にシリサイド層９が形成されている。選択ゲート電極１２およびシリサイド層９は選択ゲート線ＳＧを構成している。電極間絶縁膜７は、埋め込み絶縁膜３及び電荷蓄積層６の上面に沿うように形成されており、ワード線方向ＤＷに延伸する開口部Ｋ３を有する。選択ゲートトランジスタの電極間絶縁膜７は、メモリセルＭＣの電極間絶縁膜７に比べて、凹凸がなく平らに形成される。これは、選択ゲートを形成する領域において電極間絶縁膜７が接する埋め込み絶縁膜３の上面高さの方が、メモリセルＭＣを形成する領域よりも高いためである。電荷蓄積層６は、電極間絶縁膜７の開口部Ｋ３を介して選択ゲート電極１２に接している。
【００１８】
電荷蓄積層６は、浮遊ゲート電極、又は電荷トラップ膜を用いて形成してもよく、それらを組合せて積層等にしてもよい。電荷蓄積層６に浮遊ゲート電極を用いる場合、Ｎ型不純物又はＰ型不純物不純物がドーピングされた多結晶シリコンを用いてもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いた金属膜、もしくはこれら金属のシリサイド膜、窒化膜等を用いてもよい。また、多結晶シリコンと金属シリサイド層との積層を用いてもよい。電荷蓄積層６に電荷トラップ膜を用いる場合、シリコン窒化膜や、ハフニウム酸化膜、アルミニウム酸化膜等の金属酸化膜やハフニウムシリケート、アルミニウムシリケート等の金属シリケートを用いてもよい。
【００１９】
トンネル絶縁膜５は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等を用いる。電極間絶縁膜７は、例えば、シリコン酸化膜、シリコン酸窒化膜、またはシリコン窒化膜を用いることができる。あるいは、シリコン酸化膜およびシリコン窒化膜を交互に積層したＯＮＯ膜（ＳｉＯ、ＳｉＮ、ＳｉＯの積層膜）、ＮＯＮＯＮ膜（ＳｉＮ、ＳｉＯ、ＳｉＮ、ＳｉＯ、ＳｉＮの積層膜）などの積層構造であってもよい。あるいは、酸化アルミニウム又は酸化ハフニウム、酸化ランタン等の金属酸化膜やこれらの化合物、またはこれらのシリケート等で形成された高誘電率膜であってもよい。あるいは、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。
【００２０】
また、制御ゲート電極８及び選択ゲート電極１２は、Ｎ型不純物又はＰ型不純物不純物がドーピングされた多結晶シリコンを用いてもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いた金属膜、もしくはこれら金属のシリサイド膜、窒化膜等を用いてもよい。また、多結晶シリコンと金属シリサイド層との積層を用いてもよい。電荷蓄積層６に電荷トラップ膜を用いる場合、シリコン窒化膜や、ハフニウム酸化膜、アルミニウム酸化膜等の金属酸化膜やハフニウムシリケート、アルミニウムシリケート等の金属シリケートを用いてもよい。制御ゲート電極８及び選択ゲート電極１２として金属膜等を用いる場合、シリサイド層９は形成しなくともよい。シリサイド層９としては、例えばＣｏＳｉ、ＮｉＳｉ、ＰｔＳｉ、ＷＳｉまたはＭｏＳｉ等を用いることができる。
【００２１】
この不揮発性半導体記憶装置は、高温焼成により埋め込み絶縁膜３を形成しうるので、固定電荷が少なく安定している。また、例えば空気の比誘電率は１であって、例えばシリコン酸化膜の非誘電率は３．９であるとしたとき、ワード線方向ＷＧに隣接する電荷蓄積層６間にシリコン酸化膜が絶縁体として埋め込まれた場合よりも、空隙ＡＧ１を設けることによって、電荷蓄積層６間の寄生容量に起因した隣接セル間の電界の干渉を低減することができる。さらに、空隙ＡＧ１を、制御ゲート電極８下にもぐるようにしてトレンチ２内に沿って連続して形成することにより、電荷蓄積層６と半導体基板１との間のフリンジ容量を低減することができる。
【００２２】
（第２実施形態）
次に、図３〜図１１に示す工程断面図を用いて、第１の実施形態に示す不揮発性半導体記憶装置の製造方法を説明する。図３（ａ）〜図６（ａ）及び図８（ａ）〜図１１（ａ）は半導体基板１上でメモリセルＭＣとなる領域における断面図であり、図１におけるＡ−Ａ線に沿った切断面に対応する。また、図３（ｂ）〜図６（ｂ）及び図８（ａ）〜図１１（ａ）は選択ゲートとなる領域における断面図であり、図１におけるＢ−Ｂ線に沿った切断面に対応する。
【００２３】
まず、図３（ａ）および（ｂ）に示すように、半導体基板１上に熱酸化などの方法を用いることにより、例えばシリコン酸化膜からなるトンネル絶縁膜５を形成し、その上方には、電荷蓄積層６を構成する浮遊ゲート電極材６´を形成する。本実施例においては、電荷蓄積層６は浮遊ゲート電極を例に挙げ説明するが、無論、浮遊ゲート電極に代えて、シリコン窒化膜などの電荷トラップ膜を用いて形成してもかまわない。
【００２４】
図４（ａ）および（ｂ）に示すように、シリコン酸化膜またはシリコン窒化膜などのマスクを用いて、浮遊ゲート電極材６´及びトンネル絶縁膜５および半導体基板１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングを行い、ビット線方向ＤＢに延伸するトレンチ２を形成する。この工程により、トレンチ２によって半導体基板１が分離され、ビット線方向ＤＢに延伸するアクティブエリア４と、アクティブエリア４及びトンネル絶縁膜５及び浮遊ゲート電極６からなる積層体Ａ、積層体Ｂおよび積層体Ｃが形成される。
【００２５】
次に、図５（ａ）および（ｂ）に示されるように、浮遊ゲート電極材６´上に、ライナー絶縁膜１０を形成したのち、トレンチ２に例えばＰＳＺ（ポリシラザン）などからなる埋め込み絶縁膜３を埋め込み、高温で焼成する。
【００２６】
さらに、図６（ａ）および（ｂ）に示すように、選択ゲートとなる領域においてのみ、シリコン酸化膜またはシリコン窒化膜などを用いてマスク１１する。半導体基板１を上面から見た場合、例えば図７に示す位置Ｍ０およびＭ１・・・にマスク１１を行う。
【００２７】
続いて、ＲＩＥなどにより、図８（ａ）に示すように、メモリセルＭＣとなる領域においては、トレンチ２の上方において、例えばトンネル絶縁膜５よりも下方まで埋め込み絶縁膜３およびライナー絶縁膜１０をエッチバックする。一方、選択ゲートとなる領域は図６（ｂ）および図７に示すようにマスク１１で覆われていたため、図８（ｂ）に示すように、ライナー絶縁膜１０および埋め込み絶縁膜３の上面位置は変化しない。
【００２８】
図９（ａ）および（ｂ）に示すように、メモリセルＭＣとなる領域においては積層体Ａ、積層体Ｂ、及び積層体Ｃの側面及び上面、さらにはトレンチ２に埋め込まれた埋め込み絶縁膜３に沿うように電極間絶縁膜７を形成するとともに、選択ゲートとなる領域においては、平坦化なライナー絶縁膜１０および埋め込み絶縁膜３の上面に沿うように、電極間絶縁膜７を形成する。
【００２９】
さらに、図１０（ａ）および（ｂ）に示すように、制御ゲート電極材８´をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などのカバレッジの悪い成膜法を用いて成膜する。この工程によって、メモリセルＭＣとなる領域においては、電極間絶縁膜７の上面と制御ゲート電極材８´の下面の間に、空隙ＡＧ１を形成する。一方、選択ゲートとなる領域においては、電極間絶縁膜７は埋め込み絶縁膜３及びライナー絶縁膜１０の上面に平坦に沿って形成されており、その上面に沿って制御ゲート電極材８´が形成されるため、空隙は形成されない。このように、本実施形態にかかる製造方法によれば、メモリセルＭＣとなる領域にはワード線方向ＤＷに隣接する電荷蓄積層６間に空隙ＡＧ１を形成するとともに、選択ゲートとなる領域の下方のトレンチ２においては埋め込み絶縁膜３で埋め込まれた不揮発性半導体記憶装置を製造することができる。
【００３０】
続いて、図１７に示すように、制御ゲート電極材８´上にシリサイド層９を形成する。なお、図１７に示す選択ゲート内の開口部Ｋ３は、電極間絶縁膜７を形成した後にＲＩＥ法などを用いてエッチングすることにより形成する。開口部Ｋ３を形成するタイミングはシリサイド層９を形成する前が好ましい。また、制御ゲート電極材８´、電極間絶縁膜７及び浮遊ゲート電極６をＲＩＥ法などを用いてエッチングすることにより、ワード線方向ＤＷに延伸する制御ゲート電極８および選択ゲート電極１２を形成する。この工程により、制御ゲート電極８、メモリセルＭＣおよび選択ゲート電極１２を形成する。なお、制御ゲート電極８は、ワード線ＷＬの一部を形成し、選択ゲート電極１２は選択ゲート線ＳＧの一部を形成する。
【００３１】
シリサイド層９は、制御ゲート電極材８´に金属膜又はポリＳｉと金属膜の積層を用いる場合、形成しなくてもよい。シリサイド層９としては、例えばＣｏＳｉ、ＮｉＳｉ、ＰｔＳｉ、ＷＳｉまたはＭｏＳｉ等を用いることができる。
【００３２】
さらに、図１７に示すように、メモリセルＭＣを形成する領域の上面と、選択ゲート電極１２の上面及び側面とを覆うように、ＣＶＤ法などを用いて側壁ＳＷを形成する。その後、図７に示すように、選択ゲート線ＳＧ０およびＳＧ１の間にはビットコンタクトＣＢを形成する。側壁ＳＷとしては、例えば窒化シリコン膜を用いる。
【００３３】
従来、メモリセルＭＣの浮遊ゲート電極６間に空隙を設けるために、トレンチ２に埋め込むポリシラザン等の埋め込み絶縁膜３の焼成は低温で行われていた。これは、主に以下の２つの理由による。まず、制御ゲート電極材の形成後に、埋め込み絶縁膜をウェット処理によって除去して、空隙を形成していた。次に、このウェット処理を容易にするために、あらかじめ埋め込み絶縁膜を低温焼成して疎な膜にしておく必要があった。ただし、埋め込み絶縁膜の除去を行うウェット処理において、トンネル絶縁膜を傷つけることを防ぐため、埋め込み絶縁膜が除去しきれず残る場合があり、結局除去しきれずに残った埋め込み絶縁膜は固定電荷を増加させる要因となり、問題となっていた。
【００３４】
本実施例においてはこのように、制御ゲート電極材８´をＣＶＤ法などの方法により成膜することによって空隙ＡＧ１を形成する。従来のような、埋め込み絶縁膜３を低温焼成した後ウェット処理によって除去して電極間絶縁膜７の下方に空隙を形成する工程を行わないため、除去しきれなかった埋め込み絶縁膜による固定電荷の増加は起こらない。
【００３５】
また、埋め込み絶縁膜３を高温焼成することができるとともに、除去するウェット処理を必要としないため、埋め込み絶縁膜３は低温焼成の場合よりも安定しており、工程数を減少させることも可能にするとともに、固定電荷の低減を図ることができる。
【００３６】
なお、従来のように、メモリセルを形成する領域のトレンチにも、選択ゲートを形成する領域のトレンチにも、同様に空隙が形成される製造方法を用いた場合、選択ゲート電極の側壁の成膜の際などに、選択ゲートの下方に形成された空隙を通ってメモリセルとなる領域の下方の空隙にガスが入り込み、メモリセルとなる領域の空隙が埋め戻されるという問題が生じやすくなっていた。本実施形態に係る製造方法においては、埋め込み絶縁膜３の成膜後、制御ゲートを形成する領域の上面において、例えば図７における位置Ｍ０およびＭ１にマスク１１をしてエッチバックを行うため、選択ゲートとなる領域の下のトレンチ２は、埋め込み絶縁膜３であらかじめ埋め込まれている構造になっている。このため、メモリセルＭＣを形成する領域において、ワード線方向ＤＷに隣接する電荷蓄積層６間に形成した空隙ＡＧ１が製造工程において埋め戻されることを防ぐことができる。
【００３７】
（第２の実施形態の変形例１）
次に、空隙ＡＧ１を電極間絶縁膜７の下面と埋め込み絶縁膜３に挟まれた位置に設ける、第２の実施形態の変形例１について説明する。この変形例１では、図１１に示すように、電極間絶縁膜７を形成する工程において、電極間絶縁膜７を、ＣＶＤ法などのカバレッジの悪い成膜方法を用いて成膜する。このようにして、メモリセルＭＣを形成する領域において、電極間絶縁膜７の下面と、トレンチ２に埋め込まれた埋め込み絶縁膜３の上面と、積層体Ａ乃至Ｃに囲まれた空隙ＡＧ１を形成してもよい。
【００３８】
（第２の実施形態の変形例２）
また、電極間絶縁膜を積層構造とし、空隙ＡＧ１を電極間絶縁膜の層に挟まれた位置に設ける、第２の実施形態の変形例２について説明する。この変形例２では、電極間絶縁膜７を形成する工程において、電極間絶縁膜７には、シリコン酸化膜およびシリコン窒化膜を交互に積層したＯＮＯ膜、ＮＯＮＯＮ膜などの積層構造をなすものを用いる。この積層構造からなる電極間絶縁膜７のうち少なくとも１つの層を、積層体Ａ乃至Ｃおよびトレンチ２に埋め込まれた埋め込み絶縁膜３になるべく沿うようにＣｏｎｆｏｒｍａｌに成膜するとともに、残りの層をＣＶＤ法等のカバレッジの悪い成膜法を用いて成膜する。このように、積層構造からなる電極間絶縁膜７の層の間に、空隙ＡＧ１を形成してもよい。
【００３９】
例えば、図１２および図１３において示すように、電極間絶縁膜７にＯＮＯ膜を用いて説明すると、図１２（ａ）においては、最下層の酸化膜のみが積層体Ａ乃至Ｃおよびトレンチ２上の埋め込み絶縁膜３になるべく沿うようにＣｏｎｆｏｒｍａｌに形成され、残りの上方の層はＣＶＤ法等のカバレッジの悪い成膜法を用いることによって形成されることによって、空隙ＡＧ１を形成している。一方、図１２（ｂ）に示す通り、選択ゲートとなる領域においては、電荷蓄積層６の上面とほぼ同じ高さまで、トレンチ２に埋め込み絶縁膜３が埋め込まれているため、電極間絶縁膜７の各層の成膜の際に、ＣＶＤ法等のカバレッジの悪い成膜法を用いたとしても、ライナー絶縁膜１０および埋め込み絶縁膜３の上面に沿うようにして電極間絶縁膜７が形成される。そのため、選択ゲートとなる領域においては、空隙は形成されない。
【００４０】
（第２の実施形態の変形例３）
また、第２の実施形態の変形例２と同様に、電極間絶縁膜を積層構造とし、空隙ＡＧ１を電極間絶縁膜の層に挟まれた位置に設ける変形例を図１３（ａ）において説明する。この変形例では、下方の酸化膜および中央の窒化膜を、積層体Ａ乃至Ｃおよびトレンチ２上の埋め込み絶縁膜３になるべく沿うようにＣｏｎｆｏｒｍａｌに形成し、残りの最上層の酸化膜は、ＣＶＤ法等のカバレッジの悪い成膜法を用いることによって、最上層の酸化膜と、それ以下の膜の間に空隙ＡＧ１を形成する。一方、図１２（ｂ）と同様に、この変形例においても、図１３（ｂ）において示す通り、選択ゲートとなる領域においては、空隙は形成されない。
【００４１】
（第３の実施形態）
図１４に示すとおり、フラットセルの構造を用いた場合の、本発明に係る不揮発性半導体記憶装置について説明する。図１４（ａ）は、半導体基板１上でメモリセルＭＣとなる領域における断面図であり、図１におけるＡ−Ａ線に沿った切断面に対応する。また、図１４（ｂ）は選択ゲートとなる領域における断面図であり、図１におけるＢ−Ｂ線に沿った切断面に対応する。
【００４２】
第１の実施形態は、図１４に示すようなフラットセル構造の不揮発性半導体記憶装置においても適用可能である。フラットセル構造は例えば、電荷蓄積層６の高さを低くし、電極間絶縁膜７が比較的平坦に形成された構造をいう。本発明において、メモリセルＭＣとなる領域において形成される空隙ＡＧ１は、下端がトンネル絶縁膜よりも下方になっているため、電荷蓄積層６の高さが低いフラットセル構造においても、電荷蓄積層６間の寄生容量に起因した隣接セル間の電界の干渉を低減する効果を十分に発揮することが可能である。
【００４３】
（第４の実施形態）
また、図１４、図１５および図１６に示す通り、フラットセル構造を用いた場合の、本発明に係る不揮発性半導体記憶装置の製造方法について説明する。図１４（ａ）〜図１５（ａ）は、半導体基板１上でメモリセルＭＣとなる領域における断面図であり、図１におけるＡ−Ａ線に沿った切断面に対応する。また、図１４（ｂ）〜図１５（ｂ）は選択ゲートとなる領域における断面図であり、図１におけるＢ−Ｂ線に沿った切断面に対応する。
【００４４】
第２の実施形態における不揮発性半導体記憶装置の製造方法は、図１４〜１６に示すようなフラットセルの構造においても適用可能である。図１５は、第２の実施形態における図５の工程に対応するとともに、図１６は、第２の実施形態における図８の工程に対応する。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１  半導体基板、２、ＴＣ  トレンチ、３  埋め込み絶縁膜、４、ＡＡ  アクティブエリア、５  トンネル絶縁膜、６  電荷蓄積層、６´  浮遊ゲート電極材、７  電極間絶縁膜、８  制御ゲート電極、８´  制御ゲート電極材、９  シリサイド層、１０  カバー絶縁膜、１１  マスク、１２  選択ゲート電極、ＡＧ１  空隙、ＣＢ  ビットコンタクト、ＤＢ  ビット線方向、ＤＷ  ワード線方向、Ｋ３  開口部、ＭＣ  メモリセル、ＳＧ、ＳＧ０、ＳＧ１、ＳＧ２  選択ゲート線、ＳＷ  側壁、ＷＬ、ＷＬ０、ＷＬ１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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