(57)【要約】【課題】プロセスバラツキにより容量値が変動しても安定した出力が得られる電荷増幅回路を提供する。【解決手段】電荷増幅回路は半導体基板１に形成され、演算増幅器２と、演算増幅器２に並列接続された容量素子３と、演算増幅器２及び容量素子３に並列接続されたリセットスイッチ４と、リセットスイッチ４を制御するクロック信号を生成するＣＲ発振回路５とを有している。蓄積容量と同一プロセス、同一半導体基板に形成した容量を用いた発振回路をその蓄積容量の充放電を制御する信号を生成するクロック源として、蓄積容量の変化による出力変動を充電時間変化で打ち消して、プロセスバラツキによる出力変動を抑える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力及び出力端子を備えた演算増幅器と、前記演算増幅器に並列接続された容量素子と、前記演算増幅器及び前記容量素子に並列接続されたリセットスイッチと、前記リセットスイッチを制御するクロック信号を生成するＣＲ発振回路とを具備し、前記演算増幅器、前記容量素子、前記リセットスイッチ及び前記ＣＲ発振回路は、同一の半導体基板に形成され、前記容量素子及び前記ＣＲ発振回路を構成する容量は、同一プロセスにより形成されたことを特徴とする電荷増幅回路。
【請求項２】
前記半導体基板には、前記ＣＲ発振回路の出力信号を入力して前記クロック信号を生成する制御回路が設けられていることを特徴とする請求項１に記載の電荷増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小な入力電流を電圧に変換して出力する電荷増幅器に関するものである。
【背景技術】
【０００２】
電荷増幅回路においては、一定の周期で蓄積容量の電荷を充放電する必要がある。通常は蓄積容量と並列に接続されたスイッチを制御することにより電荷を充放電する動作を行っている。このスイッチの制御信号は、外部の安定したクロックを基にして所定の利得となるように充電時間と容量値を設定している。
【０００３】
図７には電荷増幅回路の従来例が記載されている。図に示すように、従来の電荷増幅回路は、入力及び出力端子を備えた演算増幅器、前記演算増幅器に並列接続された容量素子、前記演算増幅器及び前記容量素子に並列接続されたリセットスイッチが形成された第１の半導体基板１０１と、前記リセットスイッチを制御するクロック信号を生成する発振回路およびこの発振回路を制御する制御回が形成された第２の半導体基板１０２の２つの半導体チップから構成されている。第１の半導体基板１０１には入力端子１０３、出力端子１０４および制御端子１０５が設けられている。入出力端子１０３、１０４には電荷増幅回路の入出力信号が入力又は出力し、制御端子１０５にはスイッチを制御する制御信号が外部から入力する。
【０００４】
従来技術の特許文献１には電荷増幅回路を用いた、第１の積分回路の積分容量を低減せずに感度を高めた光電変換回路が開示されている。光電変換素子と第１の積分回路と第２の積分回路とを具備し、光電変換素子と第１の積分回路とが接続され、第１の積分回路と、第２の積分回路とが接続容量成分を介して接続され、第１の積分回路及び第２の積分回路は、演算増幅器の一方の入力側と出力側とに積分容量とスイッチとが並列に接続されてなるものである。
【０００５】
光電変換素子によって光量に応じた光電流が生成され、第１の積分回路によって光電流が電圧に変換され、接続容量成分を介して該電圧が第２の積分回路によって増幅されて外部に出力される。このため、第１の積分回路から出力される電圧は第２の積分回路によって増幅され、その増幅率は第１の積分回路と第２の積分回路との間に設けられた接続容量成分と第２の積分回路の積分容量との容量比に依存するので、従来のように積分回路の容量成分を低減させることなく当該回路の出力電圧を上げることができる。これにより、積分容量を低減することによって生じるスイッチングノイズが生じず、また、当該回路を複数用いた場合の各回路の感度のバラツキを抑止しつつ、当該回路の感度を向上させることが可能になる
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−２３５６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電荷増幅回路の出力電圧は、（入力電流×充電時間）／蓄積容量で決まる。しかし、従来、充電時間を決めるクロック信号は、外部の安定した信号を用いなければならない（図７の電荷増幅回路では制御端子１０５から第２の半導体基板１０２で生成されたクロック信号を入力している。）ので、容量値のバラツキがそのまま出力電圧のバラツキとなり、半導体チップで電荷増幅回路を構成した場合、プロセスバラツキによる容量値のバラツキで出力が変動してしまう。一般には最大で２０％程度のバラツキが生じる。
本発明は、このような事情によりなされたもので、プロセスバラツキにより容量値が変動しても安定した出力が得られる電荷増幅回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の電荷増幅回路は、入力及び出力端子を備えた演算増幅器と、前記演算増幅器に並列接続された容量素子と、前記演算増幅器及び前記容量素子に並列接続されたリセットスイッチと、前記リセットスイッチを制御するクロック信号を生成するＣＲ発振回路とを具備し、前記演算増幅器、前記容量素子、前記リセットスイッチ及び前記ＣＲ発振回路は、同一の半導体基板に形成され、前記容量素子及び前記ＣＲ発振回路を構成する容量は、同一プロセスにより形成されたことを特徴としている。前記半導体基板には、前記ＣＲ発振回路の出力信号を入力して前記クロック信号を生成する制御回路が設けられていても良い。
【発明の効果】
【０００９】
本発明の電荷増幅回路は、電荷増幅回路の蓄積容量を形成する容量と同一プロセス、同一半導体チップに形成した容量を用いた発振回路をその蓄積容量の充放電を制御する信号を生成するクロック源とすることにより、蓄積容量の変化による出力変動を充電時間変化で打ち消して、プロセスバラツキによる出力変動を抑えて  安定した出力を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係る電荷増幅回路の回路ブロック図。
【図２】図１の電荷増幅回路の製造方法を説明する半導体基板の断面図。
【図３】実施例２に係る光センサアンプの回路図。
【図４】図３の光センサアンプを流れる信号の波形図。
【図５】実施例３に係る光センサアンプの回路ブロック図。
【図６】図５の光センサアンプを流れる信号の波形図。
【図７】従来例の電荷増幅回路の回路ブロック図。
【発明を実施するための形態】
【００１１】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１２】
図１および図２を参照して実施例１を説明する。
この実施例の電荷増幅回路は、シリコンなどの半導体基板１に形成され、信号を入力する入力端子９及び信号を出力する出力端子１０を備えた演算増幅器２と、演算増幅器２に並列接続された容量素子３と、演算増幅器２及び容量素子３に並列接続されたリセットスイッチ４と、リセットスイッチ４を制御するクロック信号を生成するＣＲ発振回路５と、ＣＲ発振回路５の出力を入力して前記クロック信号を出力する制御回路８を有している。ＣＲ発振回路５は、容量素子６および抵抗素子７を備えている。制御回路８は、制御端子１１から入力される外部の制御信号によって制御される。
【００１３】
次に、図２を参照して、電荷増幅回路の製造方法を説明する。この実施例では、電荷増幅回路は、１半導体基板（１チップ)で形成されていることに特徴がある。図は、半導体基板１に形成された電荷増幅回路の容量素子が形成された一部を示す断面図である。半導体基板１には、電荷増幅回路を構成するＭＯＳトランジスタ１３と、演算増幅器２に並列接続された容量素子３と、ＣＲ発振回路５を構成する容量素子６とが示されている。
【００１４】
電荷増幅回路は、半導体基板１に従来の半導体技術を用いて形成される。まず、半導体基板１表面フィールド部分の酸化膜（ＳｉＯ2）を形成する。次に、後工程で形成されるソース、ドレイン、ゲート領域となる部分の酸化膜を除去し、再び酸化を行う。ゲート領域となる部分に形成された酸化膜は、ゲート酸化膜１７となり、それ以外の部分の酸化膜は、フィールド酸化膜（ＬＯＣＯＳ）１２となる。次に、多結晶シリコン膜１４をＣＶＤ法により形成する。そして、エッチングにより、多結晶シリコン膜１４をパターニングして、ゲート電極１４ｂ、容量素子３の下部電極１４ａ、容量素子５の下部電極１４ｃ、さらに、アルミニウム等の配線層（図示しない）等をフィールド酸化膜１２およびゲート酸化膜１７上に形成する。
【００１５】
次に、ＣＶＤ酸化膜（ＳｉＯ2 ）１５を、ゲート電極１４ｂ、下部電極１４ａ、１４ｃを被覆するように、フィールド酸化膜１２およびゲート酸化膜１７上に形成する。そして、エッチングにより、ＣＶＤ酸化膜１５をパターニングして、容量素子３の誘電体膜１５ａおよび容量素子５の誘電体膜１５ｂを形成する。
次に、多結晶シリコン膜１６を半導体基板１上にＣＶＤ法により形成する。そして、これをパターニングして誘電体膜１５ａ上に上部電極１６ａ、誘電体膜１５ｂ上に上部電極１６ｂを設けて容量素子３，５をそれぞれ形成する。ゲート電極１４ｂは、ＭＯＳトランジスタ１３を構成する。
【００１６】
次に、層間絶縁膜１９を容量素子３、５およびトランジスタ１３を被覆するように、ＣＶＤ法により形成する。その後、層間絶縁膜１９をエッチングして下部電極１４ａ、１４ｃを露出させ、これら下部電極にコンタクト２０ａ、２０ｂを設けて、電荷増幅回路を基板１に形成する。
以上、実施例における電荷増幅回路は、電荷増幅回路の蓄積容量を形成する容量と同一プロセス、同一半導体基板に形成した容量を用いた発振回路をその蓄積容量の充放電を制御する信号を生成するクロック源とすることにより、蓄積容量の変化による出力変動を充電時間変化で打ち消して、プロセスバラツキによる出力変動を抑えて、安定した出力を得ることができる。
【実施例２】
【００１７】
次に、図３および図４を参照して実施例２を説明する。
この実施例は、電荷増幅回路にフォトダイオードを接続した光センサアンプを説明する。この実施例の光センサアンプは、シリコンなどの半導体基板１に形成される。外部からの光を検知して光電流を生成する光電変換素子（以下、フォトダイオードという）２０は、その出力側（アノード）が電荷増幅回路を構成する演算増幅器２の第１の入力端（−）に接続されている。実施例では、フォトダイオード２０は、電荷増幅回路が形成された半導体基板１に作りこまれているが、このような光電変換素子は別体で作成して外付けしても良い。
【００１８】
半導体基板１には、フォトダイオードと共に、第１の入力端（−）、第２の入力端（＋）および出力端を有する演算増幅器２と、演算増幅器２に並列接続された容量素子３と、演算増幅器２及び容量素子３に並列接続されたリセットスイッチ４と、リセットスイッチ４を制御するクロック信号を生成するＣＲ発振回路５とが形成されている。
演算増幅器２は、出力端が半導体基板１の信号出力端子１０に接続され、第２の入力端が基準電圧に接続されている。ＣＲ発振回路５は、出力信号がリセットスイッチ４の両端に分岐して入力され、分岐後の一方にはインバータ２６が挿入されているので、一方側の出力信号は反転してリセットスイッチ４に入力する。
【００１９】
、ＣＲ発振回路５は、容量素子６および抵抗７の並列回路を有している。また、容量素子６の一端および抵抗７の一端の間にはインバータ２４が接続されている。容量素子６の他端には一端が接地された容量素子２１が接続されている。容量素子６の他端と容量素子２１との中間点と容量素子６の一端の間にはインバータ２２，２３が接続されている。前記分岐点とＣＲ発振回路５の出力端との間にはインバータ２５が接続されている。
次に、図４を参照して光センサアンプの動作について説明する。  まず、リセットスイッチ４をオン（導通状態）にする。これにより、演算増幅器２の入出力の電位は全て基準電圧に初期設定されて、容量素子３の電荷が全てリセットされる。この導通状態はリセット（Ｒｅｓｅｔ）期間という。
【００２０】
次に、一定時間後に、リセットスイッチ４をオフ（非道通状態（ｔｏｆｆ））にする。このとき、フォトダイオード２０は、外部から受光してこれを電流に変換し、演算増幅器２の第1の入力端（−）に入力する。リセットスイッチ４がオフ状態にあるとき、フォトダイオード２０が生成した電流（光電流）は、蓄積容量Ｃである容量素子３に蓄積され始め、演算増幅器２の出力電位は時間と共に低下する。このようなオンオフ制御は、ＣＲ発振回路５で生成された制御信号によって行われる。この制御信号によって、演算増幅器２の出力信号が出力する。図４（Ａ）は、制御信号の波形であり、図４（Ｂ）は、図４（Ａ）の波形を有する制御信号によって制御された演算増幅器２の出力波形である。
【００２１】
前述のように、電荷増幅回路の出力電圧は、（入力電流×充電時間）／蓄積容量で決まる。しかし、実際は、蓄積容量にプロセスなどが原因となるバラツキがあり、制御信号に従った所期の出力電圧が得られないことがある。一般には最大で２０％程度のバラツキが生じることがある。従来技術では、充電時間を決めるクロック信号は、外部の安定した信号を用いるので、容量値のバラツキがそのまま出力電圧のバラツキとなり、半導体チップで電荷増幅回路を構成した場合、プロセスバラツキによる容量値のバラツキで出力が変動してしまう。
【００２２】
しかしながら、この実施例では、電荷増幅回路の蓄積容量を形成する容量と同一プロセス、同一半導体基板に形成した容量を用いた発振回路をその蓄積容量の充放電を制御する信号を生成するクロック源とすることにより、蓄積容量の変化による出力変動を充電時間変化で打ち消して、プロセスバラツキによる出力変動を抑えている。即ち、電荷増幅回路の出力電圧をＶout、リセットスイッチ４のオフ時間をｔｏｆｆ、容量素子３の容量をＣamp、発振回路５の容量をＣosc、フォトダイオード２０の出力電流（光電流）をＩとする。ここで、オフ時間は、発振回路５の容量に比例するので、オフ時間ｔｏｆｆは、ｋＣosc(ｋは比例定数)で表され、出力電圧Ｖoutは、（ｔｏｆｆ／Ｃamp）×Ｉで表される。この実施例では容量に２０％のバラツキがあるものとする。
【００２３】
同じ半導体基板１に形成された容量であるので、容量素子３の容量が１．２Ｃamp、発振回路５の容量が１．２Ｃoscと表される。そして、オフ時間は、発振回路５の容量に比例するので、出力電圧Ｖoutは、（ｋＣose×１．２／Ｃamp×１．２）×Ｉで表される。この式に示すとおり、バラツキを表す１．２は、分数の上下にあるので、これらは相殺されて、出力電圧Ｖoutのばらつきの影響は無くなる。したがって、この実施例は、プロセスバラツキによる出力変動を抑えて、安定した出力を得ることができる。
【実施例３】
【００２４】
次に、図５および図６を参照して実施例３を説明する。
この実施例では、ＣＲ発振回路５の出力を入力してクロック信号を出力する制御回路３０と制御回路３０を外部から制御する信号を入力する制御信号入力端子１１とを有することに特徴がある。制御回路３０は、図３において、インバータ２５と置き換えた状態に配置されている。
リセットスイッチ４をオン（導通状態）にする。これにより、演算増幅器２の入出力の電位は全て基準電圧に初期設定されて、容量素子３の電荷が全てリセットされる（リセット（Ｒｅｓｅｔ）期間）。次に、一定時間後に、リセットスイッチ４をオフ（非道通状態（ｔｏｆｆ））にする（オフ期間）。このとき、フォトダイオード２０は、外部光を電流に変換し、演算増幅器２の第1の入力端（−）に入力する。リセットスイッチ４がオフ状態にあるとき、フォトダイオード２０が生成した電流は、容量素子３に蓄積され始め、演算増幅器２の出力電位は時間と共に低下する。
【００２５】
このようなオンオフ制御は、ＣＲ発振回路回路５で生成された出力信号によって制御された制御回路３０の出力信号によって行われる。図６（Ａ）は、出力信号の波形であり、図６（Ｂ）は、図６（Ａ）の波形を有する出力信号によって制御された演算増幅器２の出力波形である。
電荷増幅回路は、一定の周期で蓄積容量の電荷を充放電するものであるが、リセット（Ｒｅｓｅｔ）期間は短くしても良い。つまり、リセットスイッチ４のオンの時間を短くする。この実施例では、リセット期間をオフ期間の半分の長さにしている。
以上、実施例における電荷増幅回路は、電荷増幅回路の蓄積容量を形成する容量と同一プロセス、同一半導体基板に形成した容量を用いた発振回路をその蓄積容量の充放電を制御する信号を生成するクロック源とすることにより、蓄積容量の変化による出力変動を充電時間変化で打ち消して、プロセスバラツキによる出力変動を抑えて、安定した出力を得ることができる。
【符号の説明】
【００２６】
１・・・半導体基板
２・・・演算増幅器
３・・・容量素子（蓄積容量Ｃ）
４・・・リセットスイッチ
５・・・ＣＲ発振回路
６、２１・・・容量素子
７・・・抵抗
８，３０・・・制御回路
９・・・入力端子
１０・・・出力端子
１１、３１・・・制御端子
１２・・・フィールド酸化膜（ＬＯＣＯＳ）
１３・・・ＭＯＳトランジスタ
１４、１６・・・多結晶シリコン膜                  
１４ａ、１４ｃ・・・下部電極
１４ｂ・・・ゲート電極
１５・・・ＣＶＤ酸化膜
１５ａ、１５ｂ・・・誘電体膜
１６ａ、１６ｂ・・・上部電極
１７・・・ゲート酸化膜
１９・・・層間絶縁膜
２０・・・フォトダイオード
２０ａ、２０ｂ・・・コンタクト
２２、２３、２４、２５、２６・・・インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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