(57)【要約】【課題】酸化物半導体をチャネル形成領域に用いたトランジスタを複数の層に形成して積層する半導体装置において、それぞれの層に形成されたトランジスタの閾値電圧を選択的に制御して形成する半導体装置の作製方法を提供する。また、加酸素化処理を効率良く行う半導体装置の作製方法を提供する。【解決手段】下層のトランジスタの第１のチャネル形成領域を含む第１の酸化物半導体膜に第１の加酸素化処理を行い、第１の酸化物半導体膜上に第１のチャネル形成領域が露出するように開口を有する層間絶縁膜を設け、層間絶縁膜上の第２のチャネル形成領域を含む第２の酸化物半導体膜と露出した第１のチャネル形成領域に対して、第２の加酸素化処理を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のゲート電極層を形成し、
前記第１のゲート電極層上に、第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に、第１のチャネル形成領域を含む第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜に第１の加酸素化処理を行い、
前記第１の酸化物半導体膜上に、前記第１の酸化物半導体膜と電気的に接続する第１のソース電極層及び第１のドレイン電極層を形成し、
前記第１のソース電極層及び前記第１のドレイン電極層上に層間絶縁膜を形成し、
前記層間絶縁膜上に、第２のチャネル形成領域を含む第２の酸化物半導体膜を形成し、
前記第１のチャネル形成領域が露出するように、前記層間絶縁膜の一部に開口を形成し、
前記第２の酸化物半導体膜と、前記開口内に露出した前記第１の酸化物半導体膜の前記第１のチャネル形成領域とに、第２の加酸素化処理を行い、
前記第２の酸化物半導体膜上に、前記第２の酸化物半導体膜と電気的に接続する第２のソース電極層及び第２のドレイン電極層を形成し、
前記第２のソース電極層、前記第２のドレイン電極層、及び前記第２の酸化物半導体膜上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２のゲート電極層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
第１のゲート電極層を形成し、
前記第１のゲート電極層上に、第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に、第１のチャネル形成領域を含む第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜に第１の加酸素化処理を行い、
前記第１の酸化物半導体膜上に、前記第１の酸化物半導体膜と電気的に接続する第１のソース電極層及び第１のドレイン電極層を形成し、
前記第１のソース電極層及び前記第１のドレイン電極層上に層間絶縁膜を形成し、
前記層間絶縁膜上に、第２のゲート電極層を形成し、
前記第２のゲート電極層上に、第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に、第２のチャネル形成領域を含む第２の酸化物半導体膜を形成し、
前記第１のチャネル形成領域が露出するように、前記層間絶縁膜及び前記第２のゲート絶縁膜の一部に開口を形成し、
前記第２の酸化物半導体膜と、前記開口内に露出した前記第１の酸化物半導体膜の前記第１のチャネル形成領域とに、第２の加酸素化処理を行い、
前記第２の酸化物半導体膜上に、前記第２の酸化物半導体膜と電気的に接続する第２のソース電極層及び第２のドレイン電極層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は２において、
前記第２のチャネル形成領域は、前記第１のチャネル形成領域と重ならないように形成することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１の加酸素化処理は、酸素ドープ処理、または酸素ドープ処理及び酸素アニール処理であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第２の加酸素化処理は、酸素ドープ処理、または酸素ドープ処理及び酸素アニール処理であることを特徴とする半導体装置の作製方法。
【請求項６】
請求項４又は５において、
前記酸素ドープ処理としてイオン注入法を用いることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一項において、
前記層間絶縁膜の形成後、前記層間絶縁膜の表面に平坦化処理を行うことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
基板上に形成された半導体膜をチャネル形成領域に用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含むアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物）からなる半導体膜を用いたトランジスタが開示されている（特許文献１参照）。
【０００５】
このような酸化物半導体を用いたトランジスタを三次元的に階層化して積層することで、複雑な回路構成を小面積内に形成することができる。さらに、このような酸化物半導体を用いたトランジスタの積層によりなる集積回路と、電界効果移動度が高い単結晶シリコン基板に作製したトランジスタとを複合化することで、より高度な機能回路を実現することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１８１８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、酸化物半導体において酸素欠損はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタの閾値電圧をマイナス方向に変動させる要因となる。
【０００８】
これに対し、酸化物半導体に酸素アニール処理や酸素ドープ処理等の加酸素化処理を行うことで、酸素欠損を低減し、酸化物半導体をチャネル形成領域に用いたトランジスタの閾値電圧をプラス方向にシフトさせることができる。
【０００９】
しかし、酸素アニール処理や酸素ドープ処理等の加酸素化処理は、その酸化物半導体膜ごとに最適な条件で行う必要がある。特に、酸化物半導体をチャネル形成領域に用いたトランジスタを異なる階層に形成して積層構造とする場合、階層ごとに形成された酸化物半導体膜によって、酸化物半導体膜を用いたトランジスタの閾値電圧が異なってしまう。
【００１０】
また、上記の酸素アニール処理や酸素ドープ処理等の加酸素化処理はその処理に時間がかかるため、酸化物半導体をチャネル形成領域に用いたトランジスタを異なる層に形成して積層構造とする場合、さらに長期の時間が必要となりスループットの点で好ましくない。
【００１１】
そこで、酸化物半導体をチャネル形成領域に用いたトランジスタを複数の階層に形成して積層する半導体装置において、それぞれの階層に形成されたトランジスタの閾値電圧を選択的に制御して形成する半導体装置の作製方法を提供することを課題の一つとする。
【００１２】
また、酸化物半導体をチャネル形成領域に用いたトランジスタを複数の階層に形成して積層する半導体装置において、加酸素化処理を効率良く行う半導体装置の作製方法を提供することを課題の一つとする。
【課題を解決するための手段】
【００１３】
本明細書で開示する発明の構成の一形態は、酸化物半導体膜を用いたトランジスタを異なる階層に形成することで、多階層の積層構造を作製するものである。多階層の積層構造の作製において、少なくとも上下隣り合う２つの階層におけるトランジスタが有する酸化物半導体膜には、同時に加酸素化処理を行う半導体装置の作製方法である。
【００１４】
該加酸素化処理は、少なくともトランジスタのチャネル形成領域となる領域に対して行う。
異なる層に形成された酸化物半導体膜に同時に加酸素化処理を行うために、下階層に設けられた酸化物半導体膜のチャネル形成領域となる領域の上方の絶縁膜をあらかじめ除去して、開口を形成しておく。この開口は、酸化物半導体膜の表面に達する開口でもよいし、酸化物半導体膜の表面上に加酸素化処理が可能な程度の厚さを残した開口であってもよい。
【００１５】
本明細書で開示する発明の構成の一形態は、第１のゲート電極層を形成し、第１のゲート電極層上に、第１のゲート絶縁膜を形成し、第１のゲート絶縁膜上に、第１のチャネル形成領域を含む第１の酸化物半導体膜を形成し、第１の酸化物半導体膜に第１の加酸素化処理を行い、第１の酸化物半導体膜上に、第１の酸化物半導体膜と電気的に接続する第１のソース電極層及び第１のドレイン電極層を形成し、第１のソース電極層及び第１のドレイン電極層上に層間絶縁膜を形成し、層間絶縁膜上に、第２のチャネル形成領域を含む第２の酸化物半導体膜を形成し、第１のチャネル形成領域が露出するように、層間絶縁膜の一部に開口を形成し、第２の酸化物半導体膜と、開口内に露出した第１の酸化物半導体膜の第１のチャネル形成領域とに、第２の加酸素化処理を行い、第２の酸化物半導体膜上に、第２の酸化物半導体膜と電気的に接続する第２のソース電極層及び第２のドレイン電極層を形成し、第２のソース電極層、第２のドレイン電極層、及び第２の酸化物半導体膜上に第２のゲート絶縁膜を形成し、第２のゲート絶縁膜上に第２のゲート電極層を形成する半導体装置の作製方法である。
【００１６】
本発明の他の一形態は、上記加酸素化処理として、酸素ドープ処理、または酸素ドープ処理及び酸素アニール処理を行う半導体装置の作製方法である。
【００１７】
本発明の他の一形態は、上記構成において、酸素ドープ処理としてイオン注入法を用いる半導体装置の作製方法である。イオン注入法としては、酸素のドーズ量を０．５×１０１５ｃｍ−２以上５×１０１６ｃｍ−２以下、加速電圧を５ｋＶ以上２０ｋＶ以下で行うことができる。
【００１８】
なお、「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
【００１９】
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、酸素を含むガスに希ガスを含ませてもよい。
【００２０】
酸素ドープ処理は処理条件により、直接酸素ドープ処理に曝される膜だけでなく、その膜の下に設けられた膜にも酸素をドープすることができる。
【００２１】
第１の加酸素化処理は、第１のトランジスタが有する酸化物半導体膜に対して行う処理であるが、後に、さらに第１のトランジスタが有する酸化物半導体膜と第２のトランジスタが有する酸化物半導体膜とをあわせて第２の加酸素化処理を行う。このため、第１の加酸素化処理は、いわば第１のトランジスタが有する酸化物半導体膜に対する予備的な処理でもあり、最終的には第２の加酸素化処理を経て、第１のトランジスタが有する酸化物半導体膜の加酸素化処理が完了する（ただし、第２の加酸素化処理にさらに加酸素化処理を行ってもよい）。
【００２２】
後に行う第２の加酸素化処理は、第２のトランジスタが有する酸化物半導体膜中の酸素欠損を十分低減することで、第２のトランジスタの閾値電圧をプラス方向にシフトさせ、第２のトランジスタをノーマリオフ化させることにある。このため、第１の加酸素化処理では、第２の加酸素化処理により酸化物半導体膜が酸素欠損を低減するのに不足する分の酸素を、あらかじめ調整して導入するものである。
【００２３】
従って、第１のトランジスタ及び第２のトランジスタの構造、形状、材料等や、作製工程によって放出される酸素の量から、導入に必要な酸素の量をあらかじめ算出しておくことで、第１の加酸素化処理時に導入する酸素の量を調整し、最適な条件で第１の加酸素化処理を行うことができる。
【００２４】
これにより、それぞれの階層に形成された第１のトランジスタ及び第２のトランジスタの閾値電圧を、選択的に制御して形成することができる。
【００２５】
本発明の他の一形態は、上記構成において、層間絶縁膜の表面の平坦化は、化学的機械研磨法を用いる半導体装置の作製方法である。
【００２６】
また、酸化物半導体膜を用いたトランジスタの電気的特性を制御するバックゲート電極層を別途形成することができる。例えばバックゲート電極層の電位をＧＮＤとすることでトランジスタの閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。また、該バックゲート電極層は外部の電場を遮蔽する、すなわち外部の電場がトランジスタに作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。バックゲート電極層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
【００２７】
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体膜にチャネル形成領域が形成されるトランジスタ、またはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【発明の効果】
【００２８】
酸化物半導体をチャネル形成領域に用いたトランジスタを複数の階層に形成して積層する半導体装置において、それぞれの階層に形成されたトランジスタの閾値電圧を選択的に制御して形成する半導体装置の作製方法を提供することができる。
【００２９】
酸化物半導体をチャネル形成領域に用いたトランジスタを複数の階層に形成して積層する半導体装置において、加酸素化処理を効率良く行う半導体装置の作製方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】半導体装置の一形態を説明する断面図。
【図２】半導体装置の一形態を説明する断面図。
【図３】半導体装置の作製方法の一形態を説明する断面図。
【図４】半導体装置の作製方法の一形態を説明する断面図。
【図５】半導体装置の作製方法の一形態を説明する断面図。
【図６】半導体装置の一形態を説明する断面図。
【図７】半導体装置の一形態を説明する断面図。
【図８】開口する領域を説明する平面図。
【図９】半導体装置の一形態を示す回路図。
【図１０】半導体装置の一形態を示す断面図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】電子機器を説明する図。
【図１３】電子機器を説明する図。
【図１４】電子機器を説明する図。
【図１５】従来のＰＬＤを説明する図。
【発明を実施するための形態】
【００３１】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３３】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３４】
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１乃至図２を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜をチャネル形成領域に有するトランジスタを用いた場合について示す。
【００３５】
図１は、第１のトランジスタと第２のトランジスタとが異なる階層に設けられた半導体装置１００を示す図である。すなわち、第１のトランジスタと第２のトランジスタとは高さ方向において積層され、三次元的な積層構造を形成する。これにより、複数のトランジスタの集積化、高密度化が可能となる。なお、図では模式的に第１のトランジスタと第２のトランジスタを一つずつ示しているが、第１のトランジスタが設けられた階層（以下、下階層という。）には、複数の第１のトランジスタが設けられ、第２のトランジスタが設けられた階層（以下、上階層という。）には複数の第２のトランジスタが設けられる。下階層では複数の第１のトランジスタによって電気回路が形成され、また上階層では複数の第２のトランジスタによって電気回路が形成される。さらに下階層に形成された電気回路と上階層に形成された電気回路は、適宜電気的に接続されることで各階層の電気回路が機能的に結合され、三次元に集積化された電気回路が構築される。
【００３６】
なお、本実施の形態においては、階層構造が下階層と上階層とでなる２階層の構造を説明するが、製造工程の許容される範囲において、階層数が３階層以上であってもよい。
【００３７】
また、本実施の形態に用いるトランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造若しくは３つ形成されるトリプルゲート構造であってもよい。
【００３８】
図１（Ａ）に、トランジスタの積層の一例として、下層に位置する第１のトランジスタ１０１をボトムゲート構造のトランジスタとし、第１のトランジスタの上層に位置する第２のトランジスタ１０２をトップゲート構造のトランジスタとする例を示す。
【００３９】
図１（Ａ）に示すように、ボトムゲート構造の第１のトランジスタ１０１は、基板１０３及び下地絶縁膜１０４上に設けられている。下地絶縁膜１０４上にゲート電極層１０５、ゲート電極層１０５上にゲート絶縁膜１０６、ゲート絶縁膜１０６上に酸化物半導体膜１０７が積層されている。
【００４０】
また、ソース電極層１０８ａ及びドレイン電極層１０８ｂが、酸化物半導体膜１０７と電気的に接続する。ソース電極層１０８ａ及びドレイン電極層１０８ｂが、酸化物半導体膜１０７の側面の一部、及び上面の一部に直接接触することで、電気的な接続が行われている。なお、ソース電極層１０８ａ及びドレイン電極層１０８ｂは、配置される回路構成によってソース又はドレインのいずれか一方として機能する一組の電極層であって、時間変化に伴いソース又はドレインが入れ替わる場合もある。
【００４１】
第１のトランジスタ１０１の上部には、第１のトランジスタ１０１を覆う層間絶縁膜１０９が設けられている。また、層間絶縁膜１０９上には、第２のトランジスタ１０２の下地として機能する下地絶縁膜１１９が設けられている。図１（Ａ）に示すように、下地絶縁膜１１９の上面は平坦であることが好ましい。下地絶縁膜１１９の上面が平坦性を有することで、下地絶縁膜１１９よりも上に形成する素子や配線を高精度、高密度に作製することができる。
【００４２】
下地絶縁膜１１９の上方には、第２のトランジスタ１０２が設けられている。トップゲート構造の第２のトランジスタ１０２は、下地絶縁膜１１９上に、酸化物半導体膜１１０、酸化物半導体膜１１０上にゲート絶縁膜１１２、ゲート絶縁膜１１２上にゲート電極層１１３が積層されることにより構成される。また、ソース電極層１１１ａ及びドレイン電極層１１１ｂが、酸化物半導体膜１１０の側面の一部及び上面の一部と直接接することで、電気的な接続が行われている。
【００４３】
また、第２のトランジスタ１０２を覆うように保護絶縁膜１１４が設けられている。
【００４４】
以上のように、本実施の形態に係る半導体装置は、複数のトランジスタを異なる階層に配置する。ここで、第１のトランジスタ１０１が有する酸化物半導体膜１０７はチャネル形成領域１０７ａを有し、第２のトランジスタ１０２が有する酸化物半導体膜１１０はチャネル形成領域１１０ａを有する。図１（Ａ）に示すように、本実施の形態に係る半導体装置１００において、第１のトランジスタ１０１のチャネル形成領域１０７ａと、第２のトランジスタ１０２のチャネル形成領域１１０ａとは重ならないように形成される。このように、チャネル形成領域となる部分が重ならないように上層及び下層の酸化物半導体膜を配置することで、それぞれが異なる層に位置するチャネル形成領域１０７ａとチャネル形成領域１１０ａとを同時に最表面に露出することが可能となる。このような配置とすることで、後述するような加酸素化処理を、異なる層に形成された酸化物半導体膜に対して同時に行うことができる。
【００４５】
また、同一の加酸素化処理を異なる層に形成された酸化物半導体膜に行うために、下層に位置する酸化物半導体膜１０７におけるチャネル形成領域１０７ａの上方には、層間絶縁膜１０９及び下地絶縁膜１１９の開口１１６が設けられている。この開口１１６の形成によって、上層に位置する酸化物半導体膜１１０が最表面に露出した段階で、同時に下層に位置する酸化物半導体膜１０７におけるチャネル形成領域１０７ａも露出しているため、同一の加酸素化処理を行うことができる。
【００４６】
なお、本実施の形態において、第１のトランジスタ１０１と第２のトランジスタ１０２とは、それぞれが有するチャネル形成領域どうしが重なっていなければよく、トランジスタどうしが部分的に重なってもよい。また、それぞれのチャネル形成領域どうしが重なっていなければよく、酸化物半導体膜の一部が重なってもよい。逆に、チャネル形成領域どうしを重ねることなく、トランジスタの一部を重ねて配置することで、上下階層間のレイアウト設計の制約が低減し、より高密度な回路配置とすることができる。
【００４７】
図１（Ａ）では下地絶縁膜１０４を記載しているが、必要に応じて形成すれば良く、省略することもできる。下地絶縁膜１０４として例えば酸化物絶縁膜を形成することができる。酸化物絶縁膜の化学量論的組成を超える酸素を含ませておくことで、酸化物半導体膜１０７からの酸素の脱離を防止し、酸化物半導体膜１０７へ酸素を供給する有効な酸素供給層として機能する。
【００４８】
また、図示しないが下地絶縁膜１０４と基板１０３との間に、酸素の放出を防止するバリア膜（保護膜）を設ける構成としてもよい。バリア膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化ガリウム亜鉛膜、酸化亜鉛膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。バリア膜として機能する絶縁膜は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いることができる。バリア膜として機能する絶縁膜として、酸化アルミニウム膜を含む膜を好適に用いることができる。また、バリア膜として酸化アルミニウム膜の下、又は上に、酸化チタン膜、酸化ニッケル膜、酸化モリブデン膜、又は酸化タングステン膜を積層した積層膜を設けてもよい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。よって、酸化アルミニウム膜をバリア膜として設けると、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の下地絶縁膜１０４、ゲート絶縁膜１０６、酸化物半導体膜１０７への混入、及び下地絶縁膜１０４、ゲート絶縁膜１０６、酸化物半導体膜１０７からの酸素の放出を防止するバリア膜として好適に機能させることができる。
【００４９】
酸化物半導体膜１０７、及び酸化物半導体膜１１０に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含むことが好ましい。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００５０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００５４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５５】
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする電気的特性（移動度、閾値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００５６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００５７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００５８】
以下では、酸化物半導体膜の構造について説明する。
【００５９】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【００６０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【００６１】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【００６２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【００６３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００６４】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００６５】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００６６】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００６７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００６８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００６９】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００７０】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００７１】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【００７２】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【００７３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００７４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００７５】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【００７６】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００７７】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７８】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００７９】
【数１】
2013243349.tif 000003
【００８０】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００８１】
酸化物半導体膜１０７、及び酸化物半導体膜１１０の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜１０７、及び酸化物半導体膜１１０は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００８２】
酸化物半導体膜１０７、及び酸化物半導体膜１１０は、それぞれが複数の酸化物半導体膜の積層された構造でもよい。例えば、酸化物半導体膜１０７、及び酸化物半導体膜１１０を、それぞれ異なる組成の金属酸化物の積層としてもよい。例えば、三元系金属の酸化物と二元系金属の酸化物との積層を用いてもよい。また、どちらも三元系金属の酸化物としてもよい。
【００８３】
また、酸化物半導体膜１０７、及び酸化物半導体膜１１０のそれぞれにおいて、積層された酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とする酸化物半導体膜と、原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とする酸化物半導体膜との積層であってもよい。また、原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とする酸化物半導体膜と、原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３とする酸化物半導体膜との積層であってもよい。
【００８４】
また、酸化物半導体膜１０７、及び酸化物半導体膜１１０のそれぞれにおいて、積層された酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、積層された酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１０７、及び酸化物半導体膜１１０の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【００８５】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
【００８６】
また、酸化物半導体膜１０７、及び酸化物半導体膜１１０をそれぞれ３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
【００８７】
また酸化物半導体膜１０７、及び酸化物半導体膜１１０をそれぞれ複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【００８８】
以上のように、第１のトランジスタ１０１が有する酸化物半導体膜１０７、及び第２のトランジスタ１０２が有する酸化物半導体膜１１０は、材料、結晶性、積層構造等の組み合わせにより、種々の構成を採用することが可能である。このため、酸化物半導体膜１０７と酸化物半導体膜１１０とで、トランジスタを積層構造として多階層に回路形成を行う目的に合わせて適宜異なった構成とすることができる。一方、第１のトランジスタ１０１と第２のトランジスタ１０２とで、閾値電圧を選択的に制御するため、同一の構成の酸化物半導体膜を用いることも有益である。
【００８９】
図１（Ｂ）は、第１のトランジスタ１５１と第２のトランジスタ１５２との双方をともにボトムゲート構造のトランジスタとした、半導体装置１５０の例を示す模式図である。
【００９０】
第１のトランジスタ１５１は、基板１５３及び下地絶縁膜１５４上に形成され、ゲート電極層１５５、ゲート絶縁膜１５６、酸化物半導体膜１５７の順に積層された構造を有する。また、ソース電極層１５８ａ及びドレイン電極層１５８ｂが、酸化物半導体膜１５７の側面の一部及び上面の一部と接触して設けられ、電気的に接続されている。
【００９１】
第２のトランジスタ１５２は、第１のトランジスタ１５１を覆う層間絶縁膜１５９及び下地絶縁膜１６５上に形成されている。下地絶縁膜１６５は、下地絶縁膜１１９と同様に表面に平坦性を有する膜である。第２のトランジスタ１５２は、第１のトランジスタ１５１と同様に、ゲート電極層１６０、ゲート絶縁膜１６１、酸化物半導体膜１６２の順に積層された構造を有する。また、ソース電極層１６３ａ及びドレイン電極層１６３ｂが、酸化物半導体膜１６２の側面の一部及び上面の一部と接触して設けられ、電気的に接続され、その上部には保護絶縁膜１６４が設けられている。
【００９２】
図１（Ｂ）に示す階層構造を有する半導体装置は、第２のトランジスタ１５２がボトムゲート構造であることを除いて、図１（Ａ）に示した半導体装置と同様である。
【００９３】
特に、双方がボトムゲート構造である第１のトランジスタ１５１と第２のトランジスタ１５２とを略同一の構造、形状とすることで、閾値電圧を制御することが容易となる。第１のトランジスタ１５１と第２のトランジスタ１５２との閾値電圧を略同一とする場合には、複数の階層を有する半導体装置の設計を容易にすることができる。このように、閾値電圧を制御するためには、トランジスタを構成する材料、膜厚、チャネル形成領域のチャネル長やチャネル幅を揃えることが重要である。
【００９４】
次に、図２を用いて、各階層のトランジスタの電気的特性を制御するバックゲート電極層を有する半導体装置２００の一例を説明する。
【００９５】
半導体装置２００は、図１（Ａ）で示した半導体装置１００と同様に、下層にボトムゲート構造の第１のトランジスタ２０１を有し、上層にトップゲート構造の第２のトランジスタ２０２を配置した階層構造を有する半導体装置である。第１のトランジスタ２０１は基板２０３上の下地絶縁膜２０４上に設けられ、第２のトランジスタ２０２は、層間絶縁膜２０９上の下地絶縁膜２１１上に設けられている。第１のトランジスタ２０１は、ゲート電極層２０５上にゲート絶縁膜２０６を介して酸化物半導体膜２０７が設けられ、酸化物半導体膜２０７の上面の一部及び側面の一部にそれぞれ接してソース電極層２０８ａ及びドレイン電極層２０８ｂが設けられている。第２のトランジスタ２０２は、酸化物半導体膜２１２の上面の一部及び側面の一部にそれぞれ接してソース電極層２１３ａ及びドレイン電極層２１３ｂが設けられ、この上のゲート絶縁膜２１４上にゲート電極層２１５が設けられている。さらに、これらを覆うように保護絶縁膜２１７が設けられている。ここで、それぞれのトランジスタにはバックゲート電極層が設けられている。すなわち、第１のトランジスタ２０１には、酸化物半導体膜２０７に対してゲート電極層２０５と対向する側に、バックゲート電極層２１６が設けられている。また、第２のトランジスタ２０２には酸化物半導体膜２１２に対してゲート電極層２１５と対向する側に、バックゲート電極層２１０が設けられている。
【００９６】
例えば、バックゲート電極層２１６の電位をＧＮＤやより低レベルの固定電位とすることで第１のトランジスタ２０１の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。同様に、バックゲート電極層２１０の電位をＧＮＤやより低レベルの固定電位とすることで第２のトランジスタ２０２の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
【００９７】
また、バックゲート電極層は外部の電場を遮蔽する機能を有する。これにより、第１のトランジスタ２０１又は第２のトランジスタ２０２への、外部電場による作用（特に、静電気による作用）を遮断することができる。このように、バックゲート電極層の遮蔽機能により、静電気などの外部の電場の影響により、第１のトランジスタ２０１又は第２のトランジスタ２０２の電気的な特性が変動することを防止することができる。
【００９８】
バックゲート電極層の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、バックゲート電極層としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。バックゲート電極層は、単層構造としてもよいし、積層構造としてもよい。
【００９９】
また、バックゲート電極層の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１００】
図２に示す半導体装置２００では、第１のトランジスタ２０１が有するバックゲート電極層２１６と、第２のトランジスタ２０２のゲート電極層２１５とは同一の配線材料層により形成している。このように、バックゲート電極層を形成する場合は、他の導電性材料層と同時に形成することで、作製工程数の削減や短縮化を行うことができる。
【０１０１】
なお、バックゲート電極層は、階層ごとに電気的に接続された共通の電極層として、電位を階層ごとに異なる固定電位として階層ごとのトランジスタの閾値電圧を制御することができる。あるいは、各階層のトランジスタのバックゲート電極層を全て電気的に接続して共通化することで、全階層においてバックゲート電極の電位を同一の電位に制御することができる。
【０１０２】
以上のように、異なる階層にトランジスタを有する階層構造の半導体装置を、後述する作製方法により形成することができる。
【０１０３】
なお、図１（Ａ）、図１（Ｂ）及び図２を用いて示した階層構造を有する半導体装置において、下階層に配置される第１のトランジスタと上階層に配置される第２のトランジスタとの接続構造については省略した。第１のトランジスタと第２のトランジスタとの電気的接続は、所望の機能を実現するための回路構成によって任意に採りうる。
【０１０４】
すなわち、三端子素子である第１のトランジスタのゲート電極層、ソース電極層及びドレイン電極層は、同じく三端子素子である第２のトランジスタの、ゲート電極層、ソース電極層及びドレイン電極層の少なくとも一つと電気的に接続しうる。この場合、第１のトランジスタと第２のトランジスタとの間の層間絶縁膜１０９、下地絶縁膜１１９等に開口を形成し、第２のトランジスタの電極層を直接第１のトランジスタの電極層と接続させてもよいし（図６（Ａ）参照）、コンタクトプラグ１１８等の導電体を開口に充填して電気的接続を図ってもよい（図６（Ｂ）参照）。
【０１０５】
図６（Ｂ）は、第１のトランジスタ１０１のドレイン電極層１０８ｂと第２のトランジスタ１０２のソース電極層１１１ａとを電気的に接続する例として、層間絶縁膜１０９及び下地絶縁膜１１９中にコンタクトプラグ１１８を設けている。コンタクトプラグ１１８は、タングステン等の導電性材料からなる配線として主体的に機能する部分１１８ａと、それを覆うチタンや窒化チタン等の導電性材料からなるバリア層１１８ｂとからなる。
【０１０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０７】
（実施の形態２）
本実施の形態では、半導体装置の作製方法の一形態を、図３乃至図５を用いて説明する。本実施の形態では、図１（Ａ）を用いて説明した半導体装置１００の作製方法を一例として説明する。
【０１０８】
まず、基板１０３上に、下地絶縁膜１０４を形成する。
【０１０９】
基板１０３に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることが出来る。なお、基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
【０１１０】
第５世代（１０００ｍｍ×１２００ｍｍ又は１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
【０１１１】
または、基板１０３として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板に半導体素子が設けられたものを、基板１０３として用いてもよい。
【０１１２】
また、基板１０３として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜１０７を含む第１のトランジスタ１０１を直接作製してもよいし、他の作製基板に酸化物半導体膜１０７を含む第１のトランジスタ１０１及びその上層の酸化物半導体膜１１０を含む第２のトランジスタ１０２を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含む第１のトランジスタ１０１との間に剥離層を設けるとよい。
【０１１３】
基板１０３上に、下地絶縁膜１０４を形成してもよい（図３（Ａ）参照）。下地絶縁膜１０４としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。下地絶縁膜１０４は、単層でも積層でもよい。
【０１１４】
本実施の形態では下地絶縁膜１０４として、スパッタリング法を用いて形成する酸化シリコン膜を用いる。例えば、アルゴン／酸素流量比０／５０ｓｃｃｍ、圧力０．４Ｐａ、ＲＦパワー１．５ｋＷ、ＴＳ間距離６０ｎｍ、基板温度１００℃の条件下で酸化シリコン膜をスパッタリングにより形成することができる。また、プラズマＣＶＤ法を用いて形成する酸化シリコン膜等を用いてもよい。
【０１１５】
また、図示しないが、基板１０３と下地絶縁膜１０４との間に上述したバリア膜（保護膜）として機能する絶縁膜を設けてもよい。
【０１１６】
バリア膜として機能する絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、酸化亜鉛膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。バリア膜として機能する絶縁膜は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いることができる。
【０１１７】
次に下地絶縁膜１０４上に、スパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、ゲート電極層１０５を形成する。導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【０１１８】
ゲート電極層１０５の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層１０５としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層１０５は、単層構造としてもよいし、積層構造としてもよい。
【０１１９】
また、ゲート電極層１０５の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１２０】
本実施の形態では、スパッタリング法により、窒化タンタルとタンタルとの積層構造をそれぞれ３０ｎｍと１３５ｎｍの膜厚でこの順に積層してゲート電極層とする。
【０１２１】
また、ゲート電極層１０５形成後に、ゲート電極層１０５に熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、熱処理を行えばよい。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
【０１２２】
次いで、ゲート電極層１０５を覆うゲート絶縁膜１０６を形成する。
【０１２３】
ゲート絶縁膜１０６の膜厚は、例えば１ｎｍ以上３００ｎｍ以下とし、スパッタリング法、ＣＶＤ法、ＭＢＥ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができる。また、ゲート絶縁膜１０６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。また他の方法としては、塗布法なども用いることができる。
【０１２４】
ゲート絶縁膜１０６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜１０６は、この後に形成する酸化物半導体膜１０７と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜１０６は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、本実施の形態では、ゲート絶縁膜１０６としてマイクロ波を用いたＣＶＤ法で形成する酸化窒化シリコン膜を用いる。酸素を多く含む酸化窒化シリコン膜をゲート絶縁膜１０６として用いると、酸化物半導体膜１０７に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜１０６は、作製するトランジスタのサイズやゲート絶縁膜１０６の段差被覆性を考慮して形成することが好ましい。
【０１２５】
また、ゲート絶縁膜１０６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜１０６は、単層構造としてもよいし、積層構造としてもよい。
【０１２６】
本実施の形態においては、プラズマＣＶＤにより膜厚２０ｎｍの酸化窒化シリコン膜を形成する。
【０１２７】
次に、ゲート絶縁膜１０６上に酸化物半導体膜１０７を形成する。
【０１２８】
酸化物半導体膜１０７は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜１０７を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
【０１２９】
なお、本実施の形態において、酸化物半導体膜１０７を、スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。成膜条件としては、例えばＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用いて、基板温度２００℃、アルゴン／酸素流量比３０／１５ｓｃｃｍにより酸化物半導体膜１０７を成膜する。
【０１３０】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
【０１３１】
酸化物半導体膜１０７を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１３２】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いてゲート絶縁膜１０６上に酸化物半導体膜１０７を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１０７に含まれる不純物の濃度を低減できる。
【０１３３】
酸化物半導体膜１０７は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
【０１３４】
また、島状の酸化物半導体膜１０７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１３５】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工することができる。
【０１３６】
酸化物半導体膜１０７において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。半導体装置１００の製造工程において、これらの不純物が混入または酸化物半導体膜１０７の表面に付着するおそれのない工程を適宜選択することが好ましく、酸化物半導体膜１０７の表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜１０７の表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜１０７の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０７のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０７の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１３７】
また、酸化物半導体膜１０７へ下地絶縁膜１０４からの酸素の供給を促進するために、熱処理を行ってもよい。
【０１３８】
次に、島状に加工した酸化物半導体膜１０７に最初の加酸素化処理（以下、第１の加酸素化処理という。）を行う。加酸素化処理は、酸素ドープ処理、または酸素ドープ処理及び酸素アニール処理により構成される。
【０１３９】
第１の加酸素化処理は、第１のトランジスタが有する酸化物半導体膜１０７に対して行う処理であるが、後に、さらに第１のトランジスタが有する酸化物半導体膜と第２のトランジスタが有する酸化物半導体膜１１０とをあわせて第２の加酸素化処理を行う。このため、第１の加酸素化処理は、いわば酸化物半導体膜１０７に対する予備的な処理でもあり、最終的には第２の加酸素化処理を経て、酸化物半導体膜１０７の加酸素化処理が完了する（ただし、第２の加酸素化処理にさらに加酸素化処理を行ってもよい）。
【０１４０】
後に行う第２の加酸素化処理は、第２のトランジスタが有する酸化物半導体膜１１０中の酸素欠損を十分低減することで、第２のトランジスタの閾値電圧をプラス方向にシフトさせ、第２のトランジスタをノーマリオフ化させることにある。このため、第１の加酸素化処理では、第２の加酸素化処理により酸化物半導体膜１０７が酸素欠損を低減するのに不足する分の酸素を、あらかじめ調整して導入するものである。
【０１４１】
従って、第１のトランジスタ及び第２のトランジスタの構造、形状、材料等や、作製工程によって放出される酸素の量から、導入に必要な酸素の量をあらかじめ算出しておくことで、第１の加酸素化処理時に導入する酸素の量を調整し、最適な条件で第１の加酸素化処理を行うことができる。
【０１４２】
これにより、それぞれの階層に形成された第１のトランジスタ及び第２のトランジスタの閾値電圧を、選択的に制御して形成することができる。
【０１４３】
なお、上記の加酸素化処理の前に、脱水素化処理を別途行ってもよい。この脱水素化処理により、ゲート絶縁膜１０６及び酸化物半導体膜１０７の脱水素化を行うことができる。酸化物半導体膜１０７を島状に加工した後に脱水素化処理を行うため、ゲート絶縁膜１０６は上面の露出した部分から効率良く脱水素化される。
【０１４４】
脱水素化処理は、例えば窒素雰囲気において、６５０℃で６分間、ＧＲＴＡによる加熱により行うことができる。熱処理の温度は、酸化物半導体膜１０７から水素又は水素化合物が離脱する温度、又はそれ以上の温度で行う。例えば、１００℃以上の温度であれば、酸化物半導体膜１０７に含まれる水素量を低減させることができる。もちろん、高温で加熱処理しても酸化物半導体膜１０７の水素含有量を低減させることができ、熱処理温度の上限は基板の歪み点以下の温度であればよい。
【０１４５】
該熱処理により、酸化物半導体膜１０７から離脱する水素の一部は、酸素と反応し水素化合物（例えばＨ２Ｏ、ＯＨ）となって、酸化物半導体膜１０７から放出される。よって、加酸素化処理による酸素の供給がないと、離脱する水素は酸化物半導体膜１０７中において金属元素と結合している酸素（例えばＩｎ−Ｏ結合の酸素）を奪取して反応し、水素化合物となって離脱するため、酸化物半導体膜１０７中に酸素欠損が形成されてしまう。
【０１４６】
第１の加酸素化処理として、酸素アニール処理を行うことができる。酸素アニール処理は、例えば酸素雰囲気中で、４５０℃で１時間加熱する。この酸素アニール処理においても、加熱により酸化物半導体膜１０７から水素又は水素化合物が離脱する。従って、上述した脱水素化処理は、本酸素アニール処理と兼ねることもできる。
【０１４７】
また、第１の加酸素化処理として、酸化物半導体膜１０７に対して酸素１１５を導入する、酸素ドープ処理を行う（図３（Ｂ）参照）。
【０１４８】
なお、「酸素ドープ」とは、酸素１１５（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
【０１４９】
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、酸素を含むガスに希ガスを含ませてもよい。
【０１５０】
酸素ドープ処理としては、例えばイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。イオン注入法で酸素ドープ処理を行う場合には、酸素のドーズ量を０．５×１０１５ｃｍ−２以上５×１０１６ｃｍ−２以下、加速電圧を５ｋＶ以上２０ｋＶ以下で行うことができる。
【０１５１】
酸素１１５の導入は、基板全面を一度に処理してもよいし、例えば線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（走査）させることで、島状に加工した酸化物半導体膜１０７の全面に酸素１１５を導入することができる。
【０１５２】
本実施の形態においては、例えば酸素イオン（１６Ｏ＋）を加速電圧５ｋＶ、ドーズ量５．０×１０１５ｃｍ−２の条件で酸素ドープ処理を行う。
【０１５３】
以上の加酸素化処理によって、過剰酸素（化学量論的組成を越えて存在している酸素原子）を有する酸化物半導体膜１０７が形成される。なお、該加酸素化処理において酸素ドープ処理と酸素アニール処理との双方を行う場合、いずれの処理を先に行ってもよい。
【０１５４】
次に、酸化物半導体膜１０７と電気的に接続するソース電極層１０８ａ、ドレイン電極層１０８ｂを形成する（図３（Ｃ）参照）。ソース電極層１０８ａ、ドレイン電極層１０８ｂを用いて同一階層の、又は異なる階層の他のトランジスタや素子と接続させ、様々な回路を構成することができる。
【０１５５】
ソース電極層１０８ａ、ドレイン電極層１０８ｂは、例えば、スパッタリング法、蒸着法などを用いて導電膜を成膜し、エッチング法により加工して形成することができる。
【０１５６】
ソース電極層１０８ａ、ドレイン電極層１０８ｂに用いる導電膜としては、後に行われる第２の加酸素化処理に耐え得る、耐酸化性の良好な材料を適宜用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１５７】
次いで、酸化物半導体膜１０７、ソース電極層１０８ａ、及びドレイン電極層１０８ｂを覆う層間絶縁膜１０９を形成する。層間絶縁膜１０９を形成することで、構造物の上面を被覆性良く被覆することができる。
【０１５８】
例えば、膜厚７０ｎｍの酸化アルミニウム膜上に膜厚４６０ｎｍのＣＶＤ法により酸化窒化シリコン膜を積層して層間絶縁膜１０９を形成する。この酸化窒化シリコン膜に酸素ドープを行ってもよい。
【０１５９】
層間絶縁膜１０９の形成後に、加熱処理を行ってもよい。例えば、酸素雰囲気中で４００℃１時間の加熱処理を行う。
【０１６０】
次に、層間絶縁膜１０９上に下地絶縁膜１１９を形成する。下地絶縁膜１１９は、先述した下地絶縁膜１０４と同様の材料・方法を用いて形成することができる。下地絶縁膜１１９として、例えば膜厚３３０ｎｍの酸化シリコン膜を形成することができる。
【０１６１】
酸化シリコン膜は、アルゴン／酸素の流量比を０／５０ｓｃｃｍ、圧力０．４Ｐａ、ＲＦパワー１．５ｋＷ、ＴＳ間距離６０ｎｍ、基板温度１００℃の条件下でスパッタリング法により形成することができる。
【０１６２】
その後、下地絶縁膜１１９の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）処理して平坦化する（図３（Ｃ）参照）。好ましくはＲａが０．２ｎｍ以下となるようにする。
【０１６３】
次に、下地絶縁膜１１９上に上階層の第２のトランジスタを形成する。ここでは、第２のトランジスタは、トップゲート構造のトランジスタを示す。まず、下地絶縁膜１１９上に酸化物半導体膜１１０を形成する。
【０１６４】
酸化物半導体膜１１０の形成は、第１のトランジスタ１０１に用いる酸化物半導体膜１０７と同様の材料、構造、方法により行えばよい。形成した酸化物半導体膜１１０を島状に加工する（図４（Ａ）参照）。
【０１６５】
ここで、島状の酸化物半導体膜１１０において第２のトランジスタのチャネル形成領域となる部分は、島状の酸化物半導体膜１０７の第１のトランジスタ１０１のチャネル形成領域１０７ａとなる部分とは重ならないように形成する。一方、島状の酸化物半導体膜１１０において第２のトランジスタのチャネル形成領域とならない部分であれば、島状の酸化物半導体膜１０７の第１のトランジスタ１０１のチャネル形成領域とならない部分と重ねて配置してもよい。
【０１６６】
次に、第１のトランジスタ１０１のチャネル形成領域１０７ａの直上に位置する層間絶縁膜１０９及び下地絶縁膜１１９をエッチングし、これらの膜に開口１１６を形成する（図４（Ｂ）参照）。
【０１６７】
開口１１６は、フォトリソグラフィ工程により下地絶縁膜１１９上にフォトレジストマスクを形成し、選択的にエッチングを行うことで形成する。層間絶縁膜１０９及び下地絶縁膜１１９のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方用いてもよい。
【０１６８】
ドライエッチング法としては、例えば平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１６９】
ＩＣＰエッチング法を行う場合、例えば、ＩＣＰパワー４７５Ｗ、バイアスパワー３００Ｗ、圧力５．５Ｐａ、ＣＨＦ３／Ｈｅの流量比を７．５／１４２．５ｓｃｃｍとして１２０秒行うことができる。
【０１７０】
図８（Ａ）及び図８（Ｂ）に開口１１６を形成する領域の例を示す。図８（Ａ）及び図８（Ｂ）は、図４（Ｂ）に示した断面構造をＡ−Ａ’として含む平面を示した模式図である。理解のため、図８（Ａ）では絶縁膜の記載を省略した平面図を示し、図８（Ｂ）では絶縁膜の記載を加えた平面図を示すが、本質的には同じ形状を示す図である。
【０１７１】
図８（Ａ）に示すように、島状の酸化物半導体膜１０７と島状の酸化物半導体膜１１０とは重ならないように配置されている。ただし、上述したように、チャネル形成領域となる領域を除いては部分的に重なり合ってもよい。図８（Ｂ）に示すように、島状の酸化物半導体膜１１０は下地絶縁膜１１９上に位置し、島状の酸化物半導体膜１０７は下地絶縁膜１１９の下に位置する。開口１１６は、島状の酸化物半導体膜１０７のチャネル形成領域となる領域の直上の絶縁膜を除去して形成される。図８（Ａ）及び図８（Ｂ）においては、Ｉ字型のように層間絶縁膜と下地絶縁膜１１９をエッチング除去し開口１１６を形成している。層間絶縁膜と下地絶縁膜１１９のエッチングにより、島状の酸化物半導体膜１０７のソース電極層１０８ａ及びドレイン電極層１０８ｂに覆われていない端部分（輪郭部分）まで露出する。また、該エッチングにより、ソース電極層１０８ａ及びドレイン電極層１０８ｂの一部も露出する。
【０１７２】
ここで開口１１６は、酸化物半導体膜１０７の表面に達し酸化物半導体膜１０７の表面を完全に露出させる開口でもよいし、酸化物半導体膜１０７の表面上に加酸素化処理が可能な程度の厚さを残した開口であってもよい（図７（Ａ）参照）。また、酸化物半導体膜１０７と層間絶縁膜１０９との間にエッチングストッパ１２０を設け、エッチングストッパ１２０の表面が露出するように開口１１６を形成してもよい。この場合、エッチングストッパ１２０は、層間絶縁膜１０９や下地絶縁膜１１９とエッチングの選択比がとれる材料を選ぶ。エッチングストッパ１２０によって、酸化物半導体膜１０７の表面やソース電極層１０８ａ、ドレイン電極層１０８ｂの表面及び側面をエッチングダメージ等から保護することができる。
【０１７３】
次に、部分的に露出した酸化物半導体膜１０７と、酸化物半導体膜１１０に対して、加酸素化処理を行う。この第２の加酸素化処理は、第２のトランジスタが有する酸化物半導体膜１１０の加酸素化処理であるとともに、第１のトランジスタが有する酸化物半導体膜１０７の酸素ドープ処理を含んだ第２の加酸素化処理である。
【０１７４】
この第２の加酸素化処理によって、第２のトランジスタが有する酸化物半導体膜１１０中の酸素欠損を十分低減することができる。また、これとあわせて第１の加酸素化処理によって不十分であった、またはその後の工程によって増加した第１のトランジスタが有する酸化物半導体膜１０７中の酸素欠損をさらに低減することができる。
【０１７５】
従って、第２の加酸素化処理は、第２のトランジスタが有する酸化物半導体膜１１０中の酸素欠損を十分低減する条件とし、また第１のトランジスタが有する酸化物半導体膜１０７中の酸素欠損をも十分低減するように、第１の加酸素化処理の条件を最適化しておく。
【０１７６】
第２の加酸素化処理は、第１の加酸素化処理と同様に、酸素ドープ処理、または酸素ドープ処理及び酸素アニール処理により構成される。
【０１７７】
また、第２の加酸素化処理の前に、脱水素化処理を別途行ってもよい。この脱水素化処理により、酸化物半導体膜１１０及び絶縁膜の開口１１６から露出した酸化物半導体膜１０７の脱水素化を行うことができる。該脱水素化処理の条件は、第１の加酸素化処理の前に行う場合の脱水素化処理の条件に準ずる。
【０１７８】
第２の加酸素化処理として、酸素アニール処理を行うことができる。酸素アニール処理は、上記の理由により、第１の加酸素化処理の条件とあわせて適切な条件を設定して行う。例えば酸素雰囲気中で、１５０℃以上４５０℃以下の温度で加熱する。１５０℃未満の低温では酸素が拡散しない一方で、高温の場合、電極材料等の半導体装置の構成部材に影響を与え、またその使用を制限する必要があるためである。また、酸化物半導体膜への水素の拡散を防ぐため、露点が低いガス雰囲気（例えば−６０℃）を用いて酸素アニール処理を行うことが好ましい。この酸素アニール処理においても、加熱により酸化物半導体膜１０７及び酸化物半導体膜１１０から水素又は水素化合物が離脱させることができる。従って、上述した脱水素化処理は、本酸素アニール処理と兼ねることもできる。
【０１７９】
また、第２の加酸素化処理として、酸化物半導体膜１１０及び絶縁膜の開口１１６から露出した酸化物半導体膜１０７に対して酸素１１７を導入する、酸素ドープ処理を行う（図４（Ｃ）参照）。
【０１８０】
本実施の形態においては、例えば酸素イオン（３２Ｏ＋）を加速電圧５ｋＶ、ドーズ量２．５×１０１５ｃｍ−２の条件で酸素ドープ処理を行う。イオン注入法としては、酸素のドーズ量を０．５×１０１５ｃｍ−２以上５×１０１６ｃｍ−２以下、加速電圧を５ｋＶ以上２０ｋＶ以下で行うことができる。
【０１８１】
以上の第１及び第２の加酸素化処理の組み合わせによって、効率的に酸化物半導体膜１０７と酸化物半導体膜１１０の酸素欠損の低減を行うことができる。
【０１８２】
本実施の形態においては、以上の作製工程により酸素欠損が十分低減された酸化物半導体膜１１０を用いて、上階層にトップゲート構造の第２のトランジスタ１０２を形成する。以下に開示する第２のトランジスタ１０２の構造は一例であり、詳細には種々の構造を採りうる。
【０１８３】
図５（Ａ）に示すように、酸化物半導体膜１１０上にソース電極層１１１ａ及びドレイン電極層１１１ｂを形成する。ソース電極層１１１ａ及びドレイン電極層１１１ｂはそれぞれ酸化物半導体膜１１０の側面の一部及び上面の一部に接して設けられ、酸化物半導体膜１１０と電気的に接続する。ソース電極層１１１ａ及びドレイン電極層１１１ｂの形成方法は第１のトランジスタのソース電極層１０８ａ及びドレイン電極層１０８ｂの形成方法に準じ、例えばスパッタリング法によりタングステンからなる電極層を形成することができる。
【０１８４】
次に、下地絶縁膜１１９、酸化物半導体膜１１０、ソース電極層１１１ａ及びドレイン電極層１１１ｂを覆ってゲート絶縁膜１１２を設ける。ゲート絶縁膜１１２の形成方法は、第１のトランジスタのゲート絶縁膜１０６の形成方法に準ずる。例えば、ゲート絶縁膜１１２として酸化窒化シリコン膜をプラズマＣＶＤ法により形成することができる。
【０１８５】
このとき、ゲート絶縁膜１１２は、第１のトランジスタ１０１が有する酸化物半導体膜１０７に第２の加酸素化処理を行うための開口１１６内も被覆する。このため、ゲート絶縁膜１１２は、露出した酸化物半導体膜１０７の上面、層間絶縁膜１０９及び下地絶縁膜１１９に設けられた開口１１６の側面を被覆するように形成される。
【０１８６】
次に、第２のトランジスタ１０２のゲート電極層１１３を形成する。ゲート電極層１１３は、ゲート絶縁膜１１２を介して酸化物半導体膜１１０と対向する位置に設けられる。ゲート電極層１１３は、第１のトランジスタ１０１のゲート電極層１０５と同様の形成方法により形成することができる。例えば、スパッタリング法により窒化タンタル膜とタングステン膜との積層構造をゲート電極層１１３として用いることができる。
【０１８７】
次に、図５（Ｂ）に示すように、第２のトランジスタ１０２を覆って保護絶縁膜１１４を形成する。保護絶縁膜１１４は、外部から水分や汚染物の侵入を防止する機能を有する。このため、該機能を実現する膜が形成されれば材料、作製方法は限定されない。
【０１８８】
保護絶縁膜１１４として、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化ガリウム亜鉛膜、酸化亜鉛膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。保護絶縁膜１１４は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いることができる。
【０１８９】
保護絶縁膜１１４を形成した後、大気雰囲気等でアニール処理を行う。例えば大気雰囲気中で３００℃１時間のアニール処理を行う。
【０１９０】
以上の工程によって、第１のトランジスタ１０１が配置される下階層と、第２のトランジスタ１０２が配置される上階層とを有する階層構造の半導体装置が作製される。
【０１９１】
なお、本実施の形態においては、下階層の第１のトランジスタ１０１と、上階層の第２のトランジスタ１０２との電気的接続については記載を省略したが、図６（Ａ）及び図６（Ｂ）を用いて既述したように、層間絶縁膜１０９や下地絶縁膜１１９等に開口を形成して、導電性材料を用いて適宜電極層どうしを接続すればよい。
【０１９２】
さらに階層化を進め３階層以上の階層構造を形成する場合には、保護絶縁膜１１４のかわりに層間絶縁膜や下地絶縁膜を形成し、同様の手順で階層構造を形成していけば良い。
【０１９３】
３層以上の階層構造を形成する場合には、加酸素化処理のための開口形成が多階層になる程製造工程上困難となる。そこで、例えば２階層ごとに開口工程を分けて加酸素化処理を行うことができる。
【０１９４】
以上のように、開口を用いて２回の加酸素化処理を行うことで、異なる階層に設けられた酸化物半導体膜の酸素欠損を十分低減することができる。このため、異なる階層に設けられた酸化物半導体膜を有するトランジスタのそれぞれの閾値電圧をプラス側にシフトさせ、ノーマリオフとすることができる。
【０１９５】
（実施の形態３）
本実施の形態では、本明細書に示す階層構造を有するトランジスタを使用した半導体装置に含まれる論理回路の一形態について、図９を用いて説明する。ここでは、論理回路の一形態として、ＮＯＲ型回路及びＮＡＮＤ型回路を用いて説明する。
【０１９６】
図９（Ａ）はＮＯＲ型回路の回路図であり、図９（Ｂ）はＮＡＮＤ型回路の回路図である。
【０１９７】
図９（Ａ）に示すＮＯＲ型回路において、トランジスタ５０１及びトランジスタ５０２は、ｐチャネル型トランジスタである。第１のトランジスタ５０３及び第２のトランジスタ５０４はｎチャネル型トランジスタであり、先の実施の形態で説明した酸化物半導体膜をチャネル形成領域に用いたトランジスタを適用することができる。
【０１９８】
図９（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ５１１及びトランジスタ５１４はｐチャネル型トランジスタである。トランジスタ５１２及びトランジスタ５１３はｎチャネル型トランジスタであり、先の実施の形態で説明したトランジスタを適用できる。なお、図９（Ａ）及び図９（Ｂ）に記載したＯＳとは、第１のトランジスタ５０３、第２のトランジスタ５０４、トランジスタ５１２、及びトランジスタ５１３に、先の実施の形態のいずれかで説明したトランジスタを適用できることを示す。
【０１９９】
なお、図９（Ａ）及び図９（Ｂ）に示すＮＯＲ型回路及びＮＡＮＤ型回路において、第１のトランジスタ５０３、第２のトランジスタ５０４、トランジスタ５１２、及びトランジスタ５１３には、バックゲート電極を有するトランジスタを適用することもできる。このような構造とすることで、複数のゲート電極に異なる電位を印加することで、トランジスタの閾値電圧を制御し、閾値電圧をさらにプラス側にシフトさせることができる。または、複数のゲート電極に同電位を印加することで、トランジスタのオン電流を増加させることができる。
【０２００】
ここで、図９（Ａ）に示すＮＯＲ型回路の断面構造の一例を、図１０を用いて説明する。
【０２０１】
図９（Ａ）において示したトランジスタ５０１及びトランジスタ５０２は、最下層のトランジスタとしてシリコン等の半導体材料を含む基板６０１に設けられる。また、図９（Ａ）において示した第１のトランジスタ５０３は、トランジスタ５０１及びトランジスタ５０２の上方の階層に設けられる。さらに、第２のトランジスタ５０４は、第１のトランジスタ５０３の上方の階層に設けられる。従って、図１０に示すＮＯＲ型回路は、複数のトランジスタが異なる階層に設けられる構造によって形成される。ここで、第１のトランジスタ５０３及び第２のトランジスタ５０４は、酸化物半導体膜をチャネル形成領域に用いて形成することができる。従って、異なる階層に設けられた第１のトランジスタ５０３及び第２のトランジスタ５０４を、実施の形態２で示した方法により作製することができる。
【０２０２】
半導体材料を含む基板６０１中に設けられたトランジスタ５０１、トランジスタ５０２は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。このＮＯＲ型回路の例においては、トランジスタ５０１、トランジスタ５０２にｐチャネル型のトランジスタを用いる。図１０に示す例においては、トランジスタ５０１、トランジスタ５０２は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）６０３によって他の素子と絶縁分離されている。ＳＴＩ６０３を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ６０３の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ５０１、トランジスタ５０２が形成される基板６０１には、導電性を付与する不純物が添加されたウェル６０２が形成されている。
【０２０３】
図１０におけるトランジスタ５０１、トランジスタ５０２は、それぞれ基板６０１中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域６０４（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜６０５と、ゲート絶縁膜６０５上にチャネル形成領域と重畳するように設けられたゲート電極層６０６、６０７とを有する。ゲート電極層は、加工精度を高めるための第１の材料からなるゲート電極層６０６と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層６０７を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
【０２０４】
また、基板６０１中に設けられた不純物領域６０４には、コンタクトプラグ６１２、６１５が接続されている。ここでコンタクトプラグ６１２、６１５は、接続するトランジスタのソース電極やドレイン電極としても機能する。また、不純物領域６０４とチャネル形成領域の間には、不純物領域６０４と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層６０６、６０７の側壁には絶縁膜６０８を介してサイドウォール絶縁膜６０９を有する。絶縁膜６０８やサイドウォール絶縁膜６０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
【０２０５】
また、トランジスタ５０１、トランジスタ５０２は、絶縁膜６１０により被覆されている。絶縁膜６１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜６１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜６１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。
【０２０６】
さらに、絶縁膜６１０上に絶縁膜６１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、トランジスタ５０１、トランジスタ５０２を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。
【０２０７】
トランジスタ５０１、トランジスタ５０２を含む階層よりも上層に、酸化物半導体膜をチャネル形成領域に用いた第１のトランジスタ５０３を含む階層を形成し、さらにその上に、酸化物半導体膜をチャネル形成領域に用いた第２のトランジスタ５０４を含む階層を形成する。これら第１のトランジスタ５０３及び第２のトランジスタ５０４を有する階層構造の形成は、実施の形態２で説明した方法により形成することができる。従って、第１のトランジスタ５０３が有するチャネル形成領域と、第２のトランジスタ５０４が有するチャネル形成領域とは重ならないように配置されている。第１のトランジスタ５０３、第２のトランジスタ５０４は先の実施の形態で示したように、下地絶縁膜６２９、６３３、６３６や層間絶縁膜６３１、６３５等の絶縁膜に囲まれている。また最上層には保護絶縁膜６５２が設けられ、外部から水分や汚染物が半導体装置へ侵入するのを防止する。
【０２０８】
実施の形態２で説明した方法で第１のトランジスタ５０３及び第２のトランジスタ５０４を含む階層構造を形成することで、加酸素化処理を効率的に行うことができ、それぞれの酸化物半導体膜中の酸素欠損を十分低減することができる。これにより、それぞれのトランジスタをノーマリオフとすることができる。
【０２０９】
なお、本実施の形態においては、第１のトランジスタ５０３はボトムゲート構造とし、第２のトランジスタ５０４はトップゲート構造とした。また、第１のトランジスタ５０３にはバックゲート電極層６３４を設け、第２のトランジスタ５０４にはバックゲート電極層６３２を設けた。バックゲート電極層を設けた場合、さらにトランジスタのノーマリオフ化を実現することができる。
【０２１０】
このようなトランジスタ５０１、トランジスタ５０２を含む階層のトランジスタと、第１のトランジスタ５０３を含む階層のトランジスタ、また第２のトランジスタ５０４を含む階層のトランジスタとをそれぞれ電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
【０２１１】
図１０においては、図９（Ａ）のＮＯＲ型回路を実現するために、トランジスタ５０２のゲート電極層は、コンタクトプラグ６１３、配線層６１８、コンタクトプラグ６２３、配線層６２７、コンタクトプラグ６３０を介して第１のトランジスタ５０３のゲート電極層と電気的に接続している。また、トランジスタ５０２のソース電極層又はドレイン電極層の一方はトランジスタ５０１のソース電極層又はドレイン電極層の一方と接続している。トランジスタ５０２のソース電極層又はドレイン電極層の他方は、コンタクトプラグ６１２、配線層６１７、コンタクトプラグ６２２、配線層６２６、コンタクトプラグ６３７、配線層６４４、コンタクトプラグ６３８を介して第１のトランジスタ５０３のソース電極層又はドレイン電極層の一方と電気的に接続している。配線層６４４は、Ｌｏｗの電位を供給する電源と電気的に接続する配線である。トランジスタ５０１のゲート電極層は、コンタクトプラグ６１４、配線層６１９、コンタクトプラグ６２４、配線層６２８、コンタクトプラグ６４２、配線層６４８、配線層６５０、配線層６４６、コンタクトプラグ６４０を介して第２のトランジスタ５０４のゲート電極層と電気的に接続している。また、トランジスタ５０１のソース電極層又はドレイン電極層の他方は、コンタクトプラグ６１５を介して、Ｈｉｇｈの電位を供給する電源と電気的に接続する配線層６２０と電気的に接続している。第１のトランジスタ５０３のソース電極層又はドレイン電極層の他方は、コンタクトプラグ６３９を介して第２のトランジスタ５０４のソース電極層又はドレイン電極層の一方と電気的に接続している。ここで、コンタクトプラグ６３９は、第２のトランジスタ５０４が有する酸化物半導体膜を貫通して第１のトランジスタ５０３と電気的に接続している。このように酸化物半導体膜を貫通して電気的接続を行うことで、酸化物半導体膜とコンタクトプラグとの接触抵抗を低減して接続することができる。また、第２のトランジスタ５０４のソース電極層又はドレイン電極層の他方は、コンタクトプラグ６４１を介して配線層６４７と電気的に接続する。配線層６４７は、配線層６４４と同じく、Ｌｏｗの電位を供給する電源と電気的に接続する配線である。
【０２１２】
配線層６１７、６１８、６１９、６２０、６２６、６２７、６２８、６４４、６４５、６４６、６４７、６４８、６５０は、絶縁膜中に埋め込まれている。これらの配線層は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
【０２１３】
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。
【０２１４】
絶縁膜６１１、６１６、６２１、６２５、６４３、６４９には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
【０２１５】
絶縁膜６１１、６２１、６２５、６４３、６４９には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
【０２１６】
配線層６１７、６１８、６１９、６２０、６２６、６２７、６２８、６４４、６４５、６４６、６４７、６４８、６５０上には、バリア膜が設けられており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。
【０２１７】
コンタクトプラグ６１２、６１３、６１４、６１５、６２２、６２３、６２４、６３０、６３７、６３８、６３９、６４０，６４１、６４２は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、バリア膜の内部にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。
【０２１８】
図１０に示すように、配線層６５０は、上部の配線部分と、下部のビアホール部分から構成される。下部のビアホール部分は下層の配線層６４６、６４８と接続する。該構造の配線層はいわゆるデュアルダマシン法等により形成することができる。
【０２１９】
半導体装置を以上のような構成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有する半導体装置、一例としては記憶装置、中央演算処理装置（ＣＰＵ）等を作製することができる。
【０２２０】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
【０２２１】
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限の無い半導体装置（記憶装置）の一例を、図９（Ｃ）を用いて説明する。
【０２２２】
図９（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ５２１のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ５２１のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ５２２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ５２２のゲート電極層とは、電気的に接続されている。そして、トランジスタ５２１のゲート電極層と、トランジスタ５２２のソース電極層又はドレイン電極層の他方は、容量素子５２３の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子５２３の電極の他方は電気的に接続されている。
【０２２３】
ここで、トランジスタ５２１は、チャネル形成領域に第１の半導体材料を用いたトランジスタであり、トランジスタ５２２は、チャネル形成領域に第２の半導体材料を用いたトランジスタである。
【０２２４】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。先の実施の形態で説明したように、第２の半導体材料として酸化物半導体を用いる場合、酸化物半導体膜の酸素欠損は十分低いことが好ましい。
【０２２５】
図９（Ｃ）に示す半導体装置では、トランジスタ５２１のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２２６】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ５２２がオン状態となる電位にして、トランジスタ５２２をオン状態とする。これにより、第３の配線の電位が、トランジスタ５２１のゲート電極層、および容量素子５２３に与えられる。すなわち、トランジスタ５２１のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ５２２がオフ状態となる電位にして、トランジスタ５２２をオフ状態とすることにより、トランジスタ５２１のゲート電極層に与えられた電荷が保持される（保持）。
【０２２７】
トランジスタ５２２のオフ電流は極めて小さいため、トランジスタ５２１のゲート電極層の電荷は長時間にわたって保持される。
【０２２８】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ５２１のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ５２１をｎチャネル型とすると、トランジスタ５２１のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけの閾値Ｖｔｈ＿Ｈは、トランジスタ５２１のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけの閾値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけの閾値電圧とは、トランジスタ５２１を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ５２１のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５２１は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５２１は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２２９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ５２１が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ５２１が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２３０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３１】
（実施の形態５）
本実施の形態では、半導体装置の一例として、上記の実施の形態で説明したトランジスタの階層構造を用いたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）について説明する。
【０２３２】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２３３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２３４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２３５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２３６】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、実施の形態４で説明したメモリセルを用いることができる。
【０２３７】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、信号の論理レベルを反転させる回路素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。信号の論理レベルを反転させる回路素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２３８】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明を行う。
【０２３９】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２４０】
図１１（Ｂ）において、スイッチング素子１１４１は、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２４１】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２４２】
また、図１１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２４３】
また、図１１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２４４】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２４５】
また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。
【０２４６】
【表１】
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【０２４７】
酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原理、材料などが大きく異なっている。
【０２４８】
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、いわゆるオーバーヘッドに消費される電力のことである。
【０２４９】
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
【０２５０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５１】
（実施の形態６）
実施の形態５ではＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。本実施の形態においては、トランジスタの階層構造を用いたＦＰＧＡに代表されるプログラマブル論理デバイス（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ：ＰＬＤ）について説明する。
【０２５２】
ＰＬＤは、製造後に購入者や設計者が構成を設定（コンフィギュレーション）することができる集積回路であり、出荷後に部分的に設計を再構築することができる。プログラム可能な論理コンポーネントである論理ブロックを複数有し、これらを相互接続する再構築が可能な配線層を有する。これにより複数の論理ブロックを組み合わせて複雑な論理回路を構成することができ、また再構成することができる。
【０２５３】
論理ブロックは、例えば、ルックアップテーブル（ＬＵＴ）などを用いて構成されている。ルックアップテーブルは、入力信号に対して、設定データに応じた演算処理を行い出力信号とする。ここで、設定データは、各論理ブロックに対応して設けられた記憶回路に記憶される。つまり、当該記憶回路に記憶されたデータに応じて、ルックアップテーブルは異なる演算処理を行うことができる。そのため、論理ブロックの機能は、当該記憶回路に特定の設定データを記憶させることで特定することができる。
【０２５４】
上記の当該ルックアップテーブルの設定データなどをコンフィギュレーションデータと呼ぶ。また、各論理ブロックに対応して設けられ、コンフィギュレーションデータを記憶する記憶回路をコンフィギュレーションメモリと呼ぶ。更に、コンフィギュレーションデータをコンフィギュレーションメモリに記憶させることをコンフィギュレーションと呼ぶ。特に、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを書き換える（更新）することをリコンフィギュレーションとよぶ。ＰＬＤをユーザの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム）し、コンフィギュレーションを行うことで実現できる。
【０２５５】
ＰＬＤは、一般には、ＰＬＤを有する半導体装置の動作を停止した状態でコンフィギュレーションを行う（静的コンフィギュレーション）。一方、ＰＬＤの特徴をより活かすため、半導体装置の動作中にコンフィギュレーションを行う（動的コンフィギュレーション）こともできる。
【０２５６】
ＰＬＤは、バグの修正や設計仕様の変更を現場で行うことが可能であり、開発期間や製造期間を短縮することができ、低コストで製造することができる。
【０２５７】
従来のＰＬＤ９８００は、図１５（Ａ）に示すように、格子状に配置された複数の論理ブロック９８０１、複数の論理ブロック９８０１間に設けられた縦横に延びる複数の配線９８０４、及び配線９８０４の交点に設けられた複数のスイッチ９８０５とを有する。
【０２５８】
論理ブロック９８０１は、基本回路として、例えば図１５（Ｂ）のような構成を有する。ＰＬＤの論理を構成するルックアップテーブル（ＬＵＴ）はＳＲＡＭ９８０２を有する。図１５（Ｂ）に示すルックアップテーブルは４入力１出力の例であり、４ビットの入力から１ビットの出力を得る任意の論理回路を構成することができる。フリップフロップ９８０７は、順序回路を構成し、セレクタ９８０８は、順序回路動作と組み合わせ回路動作を切り換える。
【０２５９】
スイッチ９８０５はトランスファゲート（アナログスイッチ）等により形成され、論理ブロック９８０１における基本回路のルックアップテーブルによってオンオフが決定され、論理ブロック９８０１の任意の接続を実現する。
【０２６０】
ここで、ルックアップテーブルに用いるＳＲＡＭ９８０２は、ＰＬＤの電源がオフになるとデータが消えてしまう揮発性メモリであるため、従来のＰＬＤは電源をオンにするたびに外部からコンフィギュレーションデータを得る必要がある。
【０２６１】
そこで、本実施の形態においては、ルックアップテーブルに用いるＳＲＡＭ９８０２の代わりに、実施の形態４で説明した、酸化物半導体膜を用いたトランジスタによる記憶装置を構成する。
【０２６２】
酸素欠損を十分低減した酸化物半導体膜を用いることで、ノーマリオフのトランジスタを形成することができることは先の実施の形態において説明した。従って、このノーマリオフのトランジスタをＰＬＤのＳＲＡＭの代わりに用いることで、電源電圧の供給を停止した後も、コンフィギュレーションメモリはコンフィギュレーションデータを長期間にわたって保持し続けることができる。よって、電源電圧供給停止後、再び電源電圧が供給された際に、コンフィギュレーションメモリへのコンフィギュレーションデータの書き込みが不要となり、ＰＬＤの起動時間を短くすることができる。そのため、ＰＬＤにおいて、電源電圧供給を頻繁に停止することが可能となり、ノーマリオフの駆動方法を適用して消費電力を大幅に低減することができる。
【０２６３】
また、本実施の形態においては、実施の形態２で説明した作製方法により作製したトランジスタの階層構造をＰＬＤに用いることで、３次元的に積層されたＰＬＤを実現する。
【０２６４】
従来構造においては、図１５（Ａ）に示すように論理ブロックは２次元的に配列していた。このため、論理回路や配線を形成する領域が限られ、論理ブロックに形成することができる機能が制限されていた。このため、より高度な論理回路を論理ブロック内に構成するためには、素子や配線などのさらなる微細化が求められ、コスト増につながっていた。
【０２６５】
しかし、上述したように、例えばルックアップテーブルに用いるＳＲＡＭを酸化物半導体膜を用いたトランジスタに代え、該トランジスタを上階層に形成すると、その分下階層の領域に付加的な回路構成を配置することが可能になる。
【０２６６】
また、平面的に配置が困難な電気回路を上階層と合わせて作り込むことで、より各階層の回路配置が簡素化され、高密度な集積化を図ることができる。
【０２６７】
特に、本願発明に係るトランジスタの階層構造をＰＬＤに用いる場合、実施の形態３において説明したような、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせることが好ましい。オフ電流が極めて小さい第２の半導体材料として、例えば酸化物半導体膜を用いたトランジスタを使用する。酸化物半導体膜を用いたトランジスタを２階層以上の高階層構造とすることで、高密度に集積化した論理ブロックを形成することができる。
【０２６８】
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１２に示す。
【０２６９】
図１２（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
【０２７０】
実施の形態１に示すトランジスタの階層構造は、表示部９００３を駆動するための周辺駆動回路等に用いることが可能である。
【０２７１】
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
【０２７２】
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
【０２７３】
図１２（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。先の実施の形態に示した集積回路を本体３０２１に内蔵されているメモリやＣＰＵなどに適用するができる。
【０２７４】
さらに、図１２（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
【０２７５】
図１２（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をＣＰＵ等に用いることにより作製される。
【０２７６】
図１３（Ａ）及び図１３（Ｂ）は２つ折り可能なタブレット型端末である。図１３（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
【０２７７】
図１３（Ａ）及び図１３（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、先の実施の形態で説明したトランジスタの階層構造を用いてメモリを作製することができる。
【０２７８】
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としてもよい。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０２７９】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０２８０】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０２８１】
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０２８２】
また、図１３（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０２８３】
図１３（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１３（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２８４】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２８５】
また、この他にも図１３（Ａ）及び図１３（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０２８６】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウム二次電池を用いると、小型化を図れる等の利点がある。
【０２８７】
また、図１３（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１３（Ｃ）にブロック図を示し説明する。図１３（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１３（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０２８８】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０２８９】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
【０２９０】
図１４（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。実施の形態１に示すトランジスタの階層構造を有する集積回路を、情報通信を行うためのＣＰＵやメモリに適用することが可能である。
【０２９１】
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
【０２９２】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２９３】
図１４（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態４のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１４（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。あるいは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディショナーを実現できる。
【０２９４】
図１４（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１４（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。
【０２９５】
図１４（Ｂ）及び図１４（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したＣＰＵを電気自動車９７００のＣＰＵに用いることができる。
【０２９６】
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０２９７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２９８】
１００    半導体装置
１０１    第１のトランジスタ
１０２    第２のトランジスタ
１０３    基板
１０４    下地絶縁膜
１０５    ゲート電極層
１０６    ゲート絶縁膜
１０７    酸化物半導体膜
１０７ａ    チャネル形成領域
１０８ａ    ソース電極層
１０８ｂ    ドレイン電極層
１０９    層間絶縁膜
１１０    酸化物半導体膜
１１０ａ    チャネル形成領域
１１１ａ    ソース電極層
１１１ｂ    ドレイン電極層
１１２    ゲート絶縁膜
１１３    ゲート電極層
１１４    保護絶縁膜
１１５    酸素
１１６    開口
１１７    酸素
１１８    コンタクトプラグ
１１９    下地絶縁膜
１２０    エッチングストッパ
１５０    半導体装置
１５１    第１のトランジスタ
１５２    第２のトランジスタ
１５３    基板
１５４    下地絶縁膜
１５５    ゲート電極層
１５６    ゲート絶縁膜
１５７    酸化物半導体膜
１５８ａ    ソース電極層
１５８ｂ    ドレイン電極層
１５９    層間絶縁膜
１６０    ゲート電極層
１６１    ゲート絶縁膜
１６２    酸化物半導体膜
１６３ａ    ソース電極層
１６３ｂ    ドレイン電極層
１６４    保護絶縁膜
１６５    下地絶縁膜
２００    半導体装置
２０１    第１のトランジスタ
２０２    第２のトランジスタ
２０３    基板
２０４    下地絶縁膜
２０５    ゲート電極層
２０６    ゲート絶縁膜
２０７    酸化物半導体膜
２０８ａ    ソース電極層
２０８ｂ    ドレイン電極層
２０９    層間絶縁膜
２１０    バックゲート電極層
２１１    下地絶縁膜
２１２    酸化物半導体膜
２１３ａ    ソース電極層
２１３ｂ    ドレイン電極層
２１４    ゲート絶縁膜
２１５    ゲート電極層
２１６    バックゲート電極層
２１７    保護絶縁膜
５０１    トランジスタ
５０２    トランジスタ
５０３    第１のトランジスタ
５０４    第２のトランジスタ
５１１    トランジスタ
５１２    トランジスタ
５１３    トランジスタ
５１４    トランジスタ
５２１    トランジスタ
５２２    トランジスタ
５２３    容量素子
６０１    基板
６０２    ウェル
６０３    ＳＴＩ
６０４    不純物領域
６０５    ゲート絶縁膜
６０６    ゲート電極層
６０７    ゲート電極層
６０８    絶縁膜
６０９    サイドウォール絶縁膜
６１０    絶縁膜
６１１    絶縁膜
６１２    コンタクトプラグ
６１３    コンタクトプラグ
６１４    コンタクトプラグ
６１５    コンタクトプラグ
６１６    絶縁膜
６１７    配線層
６１８    配線層
６１９    配線層
６２０    配線層
６２１    絶縁膜
６２２    コンタクトプラグ
６２３    コンタクトプラグ
６２４    コンタクトプラグ
６２５    絶縁膜
６２６    配線層
６２７    配線層
６２８    配線層
６２９    下地絶縁膜
６３０    コンタクトプラグ
６３１    層間絶縁膜
６３２    バックゲート電極層
６３３    下地絶縁膜
６３４    バックゲート電極層
６３５    層間絶縁膜
６３６    下地絶縁膜
６３７    コンタクトプラグ
６３８    コンタクトプラグ
６３９    コンタクトプラグ
６４０    コンタクトプラグ
６４１    コンタクトプラグ
６４２    コンタクトプラグ
６４３    絶縁膜
６４４    配線層
６４５    配線層
６４６    配線層
６４７    配線層
６４８    配線層
６４９    絶縁膜
６５０    配線層
６５２    保護絶縁膜
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３０２１    本体
３０２２    固定部
３０２３    表示部
３０２４    操作ボタン
３０２５    外部メモリスロット
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９０００    テーブル
９００１    筐体
９００２    脚部
９００３    表示部
９００４    表示ボタン
９００５    電源コード
９０３３    具
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    スイッチ
９０３８    操作スイッチ
９２０１    本体
９２０２    筐体
９２０３    表示部
９２０４    キーボード
９２０５    外部接続ポート
９２０６    ポインティングデバイス
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９６３８    操作キー
９６３９    ボタン
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
９８００    ＰＬＤ
９８０１    論理ブロック
９８０２    ＳＲＡＭ
９８０４    配線
９８０５    スイッチ
９８０７    フリップフロップ
９８０８    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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