(57)【要約】【課題】半導体装置の微細化を図ることで、半導体装置の性能を向上させる。また、半導体装置の製造工程を簡略化する。【解決手段】上面にＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを有する半導体基板Ｓｂ上において、ＳＯＩ領域１Ａの半導体基板Ｓｂとシリコン層Ｓ１との間に形成する絶縁膜であるＯＮＯ膜Ｃ２と、バルクシリコン領域１Ｂに形成するＭＯＮＯＳメモリＱｂの電荷保持膜を含むＯＮＯ膜Ｃ３とを、同一のＯＮＯ膜により形成する。これにより、一つの半導体基板Ｓｂ上において、ＳＯＩ領域１Ａに形成されたトランジスタと、バルクシリコン領域１Ｂに形成された不揮発性メモリとを混載する。【選択図】図２
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【特許請求の範囲】
【請求項１】
主面に第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された半導体層と、
前記半導体層上に形成された電界効果トランジスタと、
前記第２領域の前記半導体基板上に形成された不揮発性メモリと、
を有し、
前記不揮発性メモリは、
前記第２領域の前記半導体基板上に形成された、前記第１絶縁膜と同層の膜である第３絶縁膜と、
前記第３絶縁膜上に形成された、前記第２絶縁膜と同層の膜である電荷保持膜と、
を含むゲート絶縁膜を有する、半導体装置。
【請求項２】
前記第２絶縁膜と前記半導体層の間には、第４絶縁膜が形成されており、
前記電荷保持膜上には、前記第４絶縁膜と同層の膜である第５絶縁膜が形成されている、請求項１記載の半導体装置。
【請求項３】
前記第１絶縁膜と前記第３絶縁膜とは同一の膜厚を有し、
前記第２絶縁膜と前記電荷保持膜とは同一の膜厚を有する、請求項１記載の半導体装置。
【請求項４】
前記電界効果トランジスタは、前記半導体層上に形成された第１ゲート絶縁膜と、
前記半導体層の上部に形成された第１ソース・ドレイン領域を含み、
前記不揮発性メモリは、前記電荷保持膜上に形成された第２ゲート電極と、
前記半導体基板の上部に形成された第２ソース・ドレイン領域を含む、請求項１記載の半導体装置。
【請求項５】
前記第１絶縁膜、前記第４絶縁膜、前記第３絶縁膜および前記第５絶縁膜は酸化シリコン膜であり、
前記第２絶縁膜および前記電荷保持膜は窒化シリコン膜である、請求項２記載の半導体装置。
【請求項６】
主面に第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１半導体層と、
前記第１半導体層上に形成された電界効果トランジスタと、
前記第２領域の前記半導体基板上に形成された不揮発性メモリと、
を有し、
前記不揮発性メモリは、
前記第２領域の前記半導体基板上に形成された、前記第１絶縁膜と同層の膜である第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された、前記半導体層と同層の膜であり、電気的に浮遊状態にある第２半導体層と、
前記第２半導体層上に第２絶縁膜を介して形成された第１ゲート電極と、
を有する、半導体装置。
【請求項７】
前記第１絶縁膜および前記第１ゲート絶縁膜は同一の膜厚を有し、
前記第１半導体層および前記第２半導体層は同一の膜厚を有する、請求項６記載の半導体装置。
【請求項８】
前記第２絶縁膜は、前記半導体基板側から順に第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を形成した積層構造を有している、請求項６記載の半導体装置。
【請求項９】
前記電界効果トランジスタは、前記半導体層上に形成された第２ゲート電極と、
前記第１半導体層の上部に形成された第１ソース・ドレイン領域を含み、
前記不揮発性メモリは、前記半導体基板の上部に形成された第２ソース・ドレイン領域を含む、請求項６記載の半導体装置。
【請求項１０】
（ａ）主面に第１領域および第２領域を有する半導体基板上に、第１絶縁膜、第２絶縁膜、第３絶縁膜および半導体層を順に形成する工程と、
（ｂ）前記第２領域の前記半導体層を除去する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体層上に第４絶縁膜を形成する工程と、
（ｄ）前記第１領域の前記第４絶縁膜上および前記第２領域の前記第３絶縁膜上に導体膜を形成する工程と、
（ｅ）前記導体膜、前記第４絶縁膜を加工して、前記導体膜からなる第１ゲート電極と、前記第４絶縁膜からなるゲート絶縁膜とを前記第１領域に形成し、
前記導体膜、前記第３絶縁膜、前記第２絶縁膜および前記第１絶縁膜を加工して、前記導体膜からなる第２ゲート電極と、前記第２絶縁膜からなる電荷保持膜とを前記第２領域に形成する工程と、
（ｆ）前記第１領域に、前記第１ゲート電極を含む電界効果トランジスタを形成し、
前記第２領域に、前記電荷保持膜および前記第２ゲート電極を含む不揮発性メモリを形成する工程と、
を有する、半導体装置の製造方法。
【請求項１１】
前記第１絶縁膜、前記第３絶縁膜は酸化シリコン膜であり、
前記第２絶縁膜および前記電荷保持膜は窒化シリコン膜である、請求項１０記載の半導体装置の製造方法。
【請求項１２】
（ａ）主面に第１領域および第２領域を有する半導体基板上に、第１絶縁膜、第１半導体層および第２絶縁膜を順に形成する工程と、
（ｂ）前記第１領域の前記第２絶縁膜を除去した後、前記第１領域の前記第１半導体層の上面に第３絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１領域の前記第１半導体層上に第１ゲート絶縁膜を形成し、
前記第２領域の前記第２絶縁膜上に第２ゲート電極を形成する工程と、
（ｄ）前記第２ゲート電極から露出する前記第２絶縁膜、前記第１半導体層および前記第１絶縁膜を除去することで、
前記半導体基板の上面を露出し、前記第１半導体層からなる第２半導体層を形成し、前記第１絶縁膜からなる第４絶縁膜を形成する工程と、
（ｅ）前記第１領域の前記半導体層上に、第１ゲート電極を含む電界効果トランジスタを形成し、
前記第２領域の前記半導体基板上に、前記第２半導体層および前記第２ゲート電極を含む不揮発性メモリを形成する工程と、
を有する、半導体装置の製造方法。
【請求項１３】
前記第２絶縁膜は、前記半導体基板側から順に第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を形成した積層構造を有している、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第２半導体層は電気的に浮遊状態にある、請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板である。ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
また、マイコンなどにおいて、マイコンの制御に必要なプログラムを格納したり、マイコンを含む装置の動作に必要なデータを格納するために、フラッシュメモリなどの不揮発性メモリを当該装置に搭載する技術が用いられている。これらの不揮発性メモリは、上記したＳＯＩ基板上ではなく半導体基板表面上、例えばバルクシリコン上に形成されることが知られている。
【０００４】
特許文献１（特開２０１１−０４９５８０号公報）および特許文献２（特開２００７−２４３０９５号公報）には、スプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリにおいて、メモリゲートの側壁に接して形成されたサイドウォール状の酸化シリコン膜中に、低破壊耐圧領域が生じるのを防ぐことが記載されている。
【０００５】
特許文献３（特開２００７−１０３６２９号公報）には、ＦＤ−ＳＯＩ（Fully Doped SOI：完全空乏型ＳＯＩ）トランジスタなどを用いて構成されたＳＲＡＭ（Static Random Access Memory）メモリセルにおいて、駆動トランジスタのＢＯＸ層下のウエル電位を制御することで、メモリセルを安定して動作させることが記載されている。
【０００６】
特許文献４（米国特許出願公開２００８／０２３９７８９号公報）には、バックゲート上にチャージトラップ膜（ＯＮＯ膜）を介して半導体層を形成し、半導体層上内のドレインとソースとの間の上にゲート絶縁膜を介してゲート電極を形成することで、不揮発性メモリを形成することが記載されている。この不揮発性メモリは、前述のゲート電極、ドレインおよびソースを含むものである。ここでは、不揮発性メモリのしきい値電圧およびドレイン電流を、ドレインとソースとの間のボディ領域内の多数キャリア数およびチャージトラップ膜内の電荷量により変更することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−０４９５８０号公報
【特許文献２】特開２００７−２４３０９５号公報
【特許文献３】特開２００７−１０３６２９号公報
【特許文献４】米国特許出願公開２００８／０２３９７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、装置の微細化が進むにつれて、マイコンを構成するトランジスタの特性のばらつきが顕著になる問題が発生している。特性ばらつきを低減することができるトランジスタ構造としては、ＦＤ−ＳＯＩまたはＦｉｎ−ＦＥＴなどのように、チャネル不純物を減らした、またはチャネル不純物を用いないトランジスタがある。
【０００９】
ＳＯＩ基板上に形成したＦＤ−ＳＯＩと、バルクシリコン上に形成した不揮発性メモリとを装置に用いる場合、ＳＯＩ基板とバルクシリコン基板とをそれぞれ用意すると、装置内に設ける半導体チップの数が増えるため、半導体装置の微細化が困難となる問題がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置は、半導体基板上に絶縁膜を介して形成されたシリコン層と、シリコン層上に形成された電界効果トランジスタとを形成し、当該半導体基板の他の領域に、前記絶縁膜と同層の膜を電荷保持膜とする不揮発性メモリを形成するものである。
【００１３】
また、他の実施の形態である半導体装置の製造方法は、電界効果トランジスタを形成するＳＯＩ領域の、半導体基板とシリコン層との間に形成する絶縁膜を、半導体基板の他の領域に形成する不揮発性メモリのトンネル酸化膜を構成する膜として用いるものである。
【発明の効果】
【００１４】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１である半導体装置を示す平面レイアウトである。
【図２】本発明の実施の形態１である半導体装置を示す断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に示す断面図に直交する方向における断面図である。
【図６】図４に続く半導体装置の製造方法を示す断面図である。
【図７】図６に示す断面図に直交する方向における断面図である。
【図８】図６に続く半導体装置の製造方法を示す断面図である。
【図９】図８に示す断面図に直交する方向における断面図である。
【図１０】図８に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態２である半導体装置を示す平面レイアウトである。
【図１５】本発明の実施の形態２である半導体装置を示す断面図である。
【図１６】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に示す断面図に直交する方向における断面図である。
【図２０】図１８に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に示す断面図に直交する方向における断面図である。
【図２２】図２０に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に示す断面図に直交する方向における断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
（実施の形態１）
本実施の形態によるＭＯＳＦＥＴおよび不揮発性メモリを含む構造を、図面を参照して説明する。図１には、本実施の形態である半導体装置の一部である不揮発性メモリセルの平面レイアウトを示している。図２は、図１のＡ−Ａ線における断面図を含む、本実施の形態である半導体装置の断面図である。図２では、本実施の形態である半導体装置であって、例えばＳＯＩ基板上にｎチャネル型ＭＯＳＦＥＴを有し、バルクシリコンの半導体基板上に不揮発性メモリの素子を有する構造を示している。
【００１８】
図２の断面図の左側にはＳＯＩ領域（第１領域）１Ａを示し、図２の断面図の右側にはバルクシリコン領域（第２領域）１Ｂを示している。つまり、図１に示す平面レイアウトは、バルクシリコン領域１Ｂ（図２参照）の平面視における構造を示すものであり、図１には図２のＳＯＩ領域１Ａは示していない。
【００１９】
図１に示すように、半導体基板Ｓｂ（図２参照）の主面上には、半導体基板Ｓｂの主面に沿う第１方向に延在し、第１方向に直交する第２方向に複数並んで配置された活性領域ＡＲが形成されている。活性領域ＡＲは、その周囲を素子分離領域ＩＲにより囲まれており、各活性領域ＡＲは素子分離領域ＩＲにより分離されている。活性領域ＡＲ上には、第２方向に延在し、第１方向に複数並んで配置されたゲート電極ＣＧ１が形成されている。図１は、活性領域ＡＲとゲート電極ＣＧ１との交点に形成され、平面視においてマトリクス状に配置された複数のＭＯＮＯＳメモリを示すものである。複数の活性領域ＡＲはビット線として機能し、複数のゲート電極ＣＧ１はワード線として機能する。
【００２０】
平面視においてゲート電極ＣＧ１および活性領域ＡＲは互いに交差しているため、複数の活性領域ＡＲと複数のゲート電極ＣＧ１とは格子状に配置されている。なお、活性領域ＡＲは半導体領域であり、素子分離領域ＩＲは例えば酸化シリコン膜などを含む絶縁膜であり、ゲート電極ＣＧ１は例えばポリシリコンを含む半導体膜である。活性領域ＡＲの延在方向（第１方向）の両端には、活性領域ＡＲの上面に接続されたコンタクトプラグＣｐが形成されている。
【００２１】
図２では、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとを左右に分けて示しているが、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂは同一の半導体基板Ｓｂ上に形成されており、それぞれの下部の半導体基板Ｓｂは同一の基板である。図２に示すように、ＳＯＩ領域１Ａの半導体基板Ｓｂ上には、絶縁膜であるＯＮＯ膜Ｃ２を介して形成されたシリコン層（ＳＯＩ層、半導体層）Ｓ１上に、例えばマイコンのロジック回路を構成するｎチャネル型のＭＯＳＦＥＴＱａが複数形成されている。ＭＯＳＦＥＴＱａはＩ／Ｏ回路などに用いられる高耐圧ＭＯＳＦＥＴよりも相対的に低耐圧の電界効果トランジスタである。
【００２２】
バルクシリコン領域１Ｂの半導体基板Ｓｂ上には、ＭＯＮＯＳ型不揮発性メモリであるＭＯＮＯＳメモリＱｂが形成されている。図１では素子分離領域ＩＲに囲まれた活性領域ＡＲ上において、第１方向にゲート電極ＣＧ１が５本並んでいる図を示しているが、図２の右側の断面図（図１のＡ−Ａ線における断面図）では、図を分かりやすくするため、第１方向に並ぶゲート電極ＣＧ１の数、すなわちＭＯＮＯＳメモリＱｂの数は３個としている。
【００２３】
なお、ここでいうＳＯＩ領域とは、半導体基板Ｓｂ上にＢＯＸ膜などの絶縁膜を介してシリコン層が形成され、シリコン層上にＭＯＳＦＥＴなどの半導体素子が形成された領域である。バルクシリコン領域とは、ＳＯＩ領域とは異なり、半導体基板の上面上に、ＢＯＸ膜およびシリコン層を介さずに不揮発性メモリなどの半導体素子が形成されている領域である。
【００２４】
また、ここでいうＭＯＮＯＳメモリとは、半導体基板上に酸化膜、窒化膜、および酸化膜の順に形成された積層膜であるＯＮＯ（Oxide Nitride Oxide）膜を介してゲート電極を有し、ＯＮＯ膜内の窒化膜に電荷捕獲して蓄積する不揮発性メモリの素子である。電荷の出し入れの方法には２通りの方法があり、一つはゲート電極の下の窒化膜の全面にトンネル電流で電子を出し入れすることにより書込み、消去を行なう方法である。もう一つの方法は、ホットキャリア（ホットホールまたはホットエレクトロン）を用いて書込み・消去を行う方法である。トンネル電流を用いる方法は、書換え回数を多くすることができ、高い信頼性が確保できる。一方で、ホットキャリアを用いる方法は、書込み・消去の動作の電圧を低減し、かつ高速にすることができる。
【００２５】
ＳＯＩ領域１Ａでは、半導体基板Ｓｂの上面に埋め込まれた複数の素子分離領域ＩＲ間において、半導体基板Ｓｂの上面は、ＢＯＸ膜の代わりに形成されたＯＮＯ膜Ｃ２およびＯＮＯ膜Ｃ２上のシリコン層Ｓ１により全て覆われている。ここで、ＳＯＩ領域１Ａでは、ＭＯＳＦＥＴＱａを構成するエクステンション領域５が、半導体基板Ｓｂの上面ではなく、シリコン層Ｓ１内に形成されている。これに対し、バルクシリコン領域１Ｂでは、半導体基板Ｓｂの上面の複数の素子分離領域ＩＲ間において、半導体基板Ｓｂの上面はＯＮＯ膜Ｃ３により覆われているのはゲート電極ＣＧ１の直下の領域のみであり、半導体基板Ｓｂの上面にはＭＯＮＯＳメモリＱｂを構成するエクステンション領域４が形成されている。
【００２６】
半導体基板Ｓｂは例えばＳｉ（シリコン）からなる支持基板であり、素子分離領域ＩＲは酸化シリコン膜などからなる絶縁膜である。ＳＯＩ領域１Ａの半導体基板Ｓｂの主面上にはＯＮＯ膜Ｃ２が形成されている。ＯＮＯ膜Ｃ２は、半導体基板Ｓｂ側から順に酸化シリコン膜（ボトム酸化膜）Ｏｘ１、窒化シリコン膜ＳＮおよび酸化シリコン膜（トップ酸化膜）Ｏｘ２が順に積層された積層膜である。図２の、ＳＯＩ領域１Ａを示す断面図の左側には、ＯＮＯ膜Ｃ２の積層構造の断面図を拡大して示している。ＯＮＯ膜Ｃ２の上には、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる半導体層であるシリコン層Ｓ１が形成されている。
【００２７】
シリコン層Ｓ１内には、ｎ型の不純物（例えばＡｓ（ヒ素））が比較的低い濃度で導入された半導体領域であるエクステンション領域５が形成されている。つまり、シリコン層Ｓ１は、エクステンション領域５を含んでいる。
【００２８】
ＳＯＩ領域１Ａのシリコン層Ｓ１上にはゲート絶縁膜（絶縁膜）２を介して、例えばポリシリコンからなるゲート電極（導体層）Ｇ１が形成されており、ゲート電極Ｇ１の側壁には、例えば酸化シリコン膜などからなるサイドウォールＳＷが自己整合的に形成されている。平面視においてエクステンション領域５は、第１方向においてゲート電極Ｇ１を挟むように形成されている。つまり、ゲート電極Ｇ１の両側のシリコン層Ｓ１内には、一対のエクステンション領域５が形成されている。ゲート電極Ｇ１の直下のシリコン層Ｓ１には、エクステンション領域５が形成されていない領域があり、この領域はＭＯＳＦＥＴＱａのチャネル領域となる。
【００２９】
ＳＯＩ領域１Ａにおいて、ゲート電極Ｇ１、ゲート絶縁膜２およびサイドウォールＳＷから露出するシリコン層Ｓ１上には、ゲート電極Ｇ１を挟むようにエピタキシャル層（半導体層）Ｅｐ１が形成されている。ゲート電極Ｇ１の両側に形成された一対のエピタキシャル層Ｅｐ１のそれぞれにはｎ型の不純物（例えばＡｓ（ヒ素））が導入されることで、ｎ型の半導体層である拡散層１０が形成されている。拡散層１０には、ｎ型の不純物（例えばＡｓ（ヒ素））がエクステンション領域５よりも高い濃度で導入されている。エピタキシャル層Ｅｐ１は、シリコン層Ｓ１に不純物を打ち込んだ場合に、シリコン層Ｓ１が受けたダメージを回復することが困難となることを防ぐことを目的として形成された半導体層である。
【００３０】
ゲート電極Ｇ１の両側の半導体層のうち、一方の拡散層１０およびエクステンション領域５はＭＯＳＦＥＴＱａのソース領域を構成し、もう一方の拡散層１０およびエクステンション領域５はＭＯＳＦＥＴＱａのドレイン領域を構成している。なお、ここでは、エピタキシャル層Ｅｐ１の全領域にｎ型の不純物（例えばＡｓ（ヒ素））が導入され、その領域に拡散層１０が形成されている場合について説明しているが、拡散層１０を形成する不純物は、エピタキシャル層Ｅｐ１の下部のシリコン層Ｓ１の一部に導入されていてもよい。
【００３１】
エピタキシャル層Ｅｐ１はシリコン層Ｓ１上にエピタキシャル成長法により形成されているため、エピタキシャル層Ｅｐ１の上面の高さは、シリコン層Ｓ１の上面よりも高く、ゲート絶縁膜２の上面よりも高い。ＭＯＳＦＥＴＱａは、シリコン層Ｓ１をチャネル領域とし、ゲート電極Ｇ１と、ソース・ドレイン領域とを有する電界効果トランジスタである。
【００３２】
上記したように、ソース・ドレイン領域はエクステンション領域５および拡散層１０を含んでおり、半導体層の上部に形成されている。言い換えれば、ＭＯＳＦＥＴＱａのソース・ドレイン領域は半導体基板Ｓｂの上面ではなく、シリコン層Ｓ１の上面に接して形成されている。したがって、ＭＯＳＦＥＴＱａのチャネル領域は半導体基板Ｓｂの上面ではなく、シリコン層Ｓ１中に形成される。ＭＯＳＦＥＴＱａは、例えば完全空乏型のトランジスタ（ＦＤ−ＳＯＩトランジスタ）である。
【００３３】
また、バルクシリコン領域１Ｂでは、上部にＳＯＩ構造を有していない半導体基板Ｓｂ上に、エピタキシャル層Ｅｐ２を含むＭＯＮＯＳメモリＱｂが形成されている。すなわち、バルクシリコン領域１ＢのＭＯＮＯＳメモリＱｂは半導体基板Ｓｂの上面の一部をチャネル領域とし、半導体基板Ｓｂの上面およびエピタキシャル層Ｅｐ２に不純物を打ち込むことで形成されたソース・ドレイン領域を有している。つまり、ＭＯＮＯＳメモリＱｂのソース・ドレイン領域は半導体基板Ｓｂの上部に形成されている。言い換えれば、ＭＯＮＯＳメモリＱｂのソース・ドレイン領域は半導体基板Ｓｂの上面に接して形成されている。したがって、ＭＯＮＯＳメモリＱｂのチャネル領域は半導体基板Ｓｂの上面に形成される。
【００３４】
半導体基板Ｓｂの上面には、ＭＯＮＯＳメモリＱｂのゲート絶縁膜であるＯＮＯ膜Ｃ３が接して形成され、半導体基板Ｓｂ上にＯＮＯ膜Ｃ３を介して、例えばポリシリコンからなるゲート電極（導体層）ＣＧ１が形成されており、ゲート電極ＣＧ１の側壁には、例えば酸化シリコン膜からなるサイドウォールＳＷが自己整合的に形成されている。このように、ＭＯＮＯＳメモリＱｂはｎチャネル型の電界効果トランジスタを構成している。
【００３５】
ＯＮＯ膜Ｃ３は、ＯＮＯ膜Ｃ２と同層の膜であり、ＯＮＯ膜Ｃ２と同様に、半導体基板Ｓｂ上に酸化シリコン膜Ｏｘ１、窒化シリコン膜ＳＮおよび酸化シリコン膜Ｏｘ２を順に積層した構造を有している。ＯＮＯ膜Ｃ２およびＣ３は、後述するように、半導体装置の製造工程において、半導体基板Ｓｂの主面上の全面に形成したＯＮＯ膜を加工し、分離することで形成した膜であるため、同様の積層構造を有している。
【００３６】
なお、ここでいう同層の膜とは、加工によって分離される前に一体となっていた膜を指す。つまり、元々一枚の膜であったものを、エッチング法などにより加工して複数の膜に分離した場合、分離された複数の膜のそれぞれは同層の関係にある。したがって、同層の膜同士は、膜厚、膜質、組成または内部の積層構造などが同一であることが考えられる。ここでは、ＯＮＯ膜Ｃ２およびＯＮＯ膜Ｃ３は互いに同層の膜であるので、いずれの膜も、２層の酸化シリコン膜Ｏｘ１、Ｏｘ２間に窒化シリコン膜（電荷保持膜）ＳＮが挟まれている積層構造を有している。また、ＯＮＯ膜Ｃ２、Ｃ３を構成する酸化シリコン膜Ｏｘ１同士、窒化シリコン膜ＳＮ同士、または酸化シリコン膜Ｏｘ２同士は、いずれも同じ膜厚、同じ組成を有している。
【００３７】
半導体基板Ｓｂの上面には、ｎ型の不純物（例えばＡｓ（ヒ素））が比較的低い濃度で導入された半導体領域であるエクステンション領域４が、平面視においてゲート電極ＣＧ１を挟むように形成されている。つまり、ゲート電極ＣＧ１のゲート長方向（第１方向）における両側の半導体基板Ｓｂの上面には一対のエクステンション領域４が形成されている。ゲート電極ＣＧ１の直下の半導体基板Ｓｂの上面には、エクステンション領域４が形成されていない領域があり、この領域はＭＯＮＯＳメモリＱｂのチャネル領域となる。
【００３８】
バルクシリコン領域１Ｂにおいて、ゲート電極ＣＧ１、ＯＮＯ膜Ｃ２およびサイドウォールＳＷから露出する半導体基板Ｓｂ上には、ゲート電極ＣＧ１を挟むようにエピタキシャル層（半導体層）Ｅｐ２が形成されている。ゲート電極ＣＧ１の両側に形成された一対のエピタキシャル層Ｅｐ２のそれぞれにはｎ型の不純物（例えばＡｓ（ヒ素））が導入されることで、ｎ型の半導体層である拡散層９が形成されている。拡散層９には、ｎ型の不純物（例えばＡｓ（ヒ素））がエクステンション領域４よりも高い濃度で導入されている。
【００３９】
ゲート電極ＣＧ１の両側の半導体層のうち、一方の拡散層９およびエクステンション領域４はＭＯＮＯＳメモリＱｂのソース領域を構成し、もう一方の拡散層９およびエクステンション領域４はＭＯＮＯＳメモリＱｂのドレイン領域を構成している。なお、ここでは、エピタキシャル層Ｅｐ２の全領域にｎ型の不純物（例えばＡｓ（ヒ素））が導入され、その領域に拡散層９が形成されている場合について説明しているが、拡散層９を形成する不純物は、エピタキシャル層Ｅｐ２の下部の半導体基板Ｓｂの一部に導入されていてもよい。
【００４０】
エピタキシャル層Ｅｐ２は半導体基板Ｓｂ上にエピタキシャル成長法により形成されているため、エピタキシャル層Ｅｐ２の上面の高さは、半導体基板Ｓｂの上面よりも高く、ＯＮＯ膜Ｃ３の上面よりも高い。ＭＯＮＯＳメモリＱｂは、半導体基板Ｓｂの上面をチャネル領域とし、ゲート電極ＣＧ１と、ソース・ドレイン領域とを有し、ＯＮＯ膜Ｃ３を構成する窒化シリコン膜ＳＮを電荷保持膜とする不揮発性メモリ素子である。上記したように、ソース・ドレイン領域はエクステンション領域４および拡散層９を含んでいる。
【００４１】
このように、本実施の形態の半導体装置は、一つの半導体基板Ｓｂ上にＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを有し、ＳＯＩ領域１ＡにはＭＯＳＦＥＴＱａを有し、バルクシリコン領域１ＢにはＭＯＮＯＳメモリＱｂを有しているものである。ＳＯＩ基板を半導体装置に用いる場合、半導体基板と、その上面上のシリコン層との間に酸化シリコン膜からなるＢＯＸ膜を形成することが考えられるが、ここでは、ＳＯＩ領域１Ａの半導体基板Ｓｂ上には、ＢＯＸ膜に代えて、ＯＮＯ膜Ｃ２を形成している。ＯＮＯ膜Ｃ２は酸化シリコン膜および窒化シリコン膜を含む絶縁膜であるため、ＢＯＸ膜と同様に、ＳＯＩ領域１Ａにおいて、半導体基板Ｓｂとシリコン層Ｓ１とを絶縁し、半導体基板Ｓｂと分離された薄いシリコン層Ｓ１を形成するために用いることができる。
【００４２】
なお、図２に示すように、ＳＯＩ領域１Ａにおいて隣り合うＭＯＳＦＥＴＱａ同士は素子分離領域ＩＲにより区切られており、ソース領域またはドレイン領域を共有してはいないが、バルクシリコン領域１Ｂにおいて隣り合うＭＯＮＯＳメモリＱｂ同士の間に素子分離領域ＩＲは形成されておらず、第１方向において隣り合うＭＯＮＯＳメモリＱｂ同士は、互いのソース領域またはドレイン領域を共有している。なお、ＳＯＩ領域１Ａにおいて、第１方向に隣り合うＭＯＳＦＥＴＱａ同士は、ソース・ドレイン領域を互いに共有していてもよい。
【００４３】
また、隣り合うゲート電極ＣＧ１間の拡散層９上にはコンタクトプラグＣｐが接続されておらず、第１方向に並ぶ複数のＭＯＮＯＳメモリＱｂの両端の拡散層９にのみコンタクトプラグＣｐが接続されている。このことは、図１のレイアウトにも示されている。図１に示す活性領域ＡＲは、図２において素子分離領域ＩＲから露出する半導体基板の上面、第１方向に並ぶ拡散層９およびエクステンション領域４を含む領域である。
【００４４】
本実施の形態では、バルクシリコン領域１ＢのＭＯＮＯＳメモリＱｂの電荷保持膜を含むＯＮＯ膜Ｃ３を、ＳＯＩ領域１ＡのＯＮＯ膜Ｃ２と同層の膜としている。したがって、ＯＮＯ膜Ｃ２上のシリコン層Ｓ１上に形成されたＭＯＳＦＥＴＱａに比べ、ＭＯＮＯＳメモリＱｂは全体的に低い位置、すなわち半導体基板Ｓｂに近い位置に形成されている。つまり、例えばエピタキシャル層Ｅｐ１の下面の高さは、エピタキシャル層Ｅｐ２の下面の高さよりも高い位置にある。また、エクステンション領域５の上面はエクステンション領域４の上面よりも高い位置にある。また、ゲート絶縁膜２の下面は、ＯＮＯ膜Ｃ３の下面よりも高い位置にある。
【００４５】
上記のように、一つの半導体基板Ｓｂ上にＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを設け、ＳＯＩ領域１Ａに、ロジック回路などを構成する、比較的低耐圧のＭＯＳＦＥＴＱａを形成し、バルクシリコン領域１Ｂに、不揮発性メモリであるＭＯＮＯＳメモリＱｂを形成することで、ＳＯＩ基板上に形成するトランジスタと、不揮発性メモリ素子とを混載することができる。
【００４６】
したがって、例えばマイコンを動作させるプログラムを記憶する不揮発性メモリと、当該プログラムを実行するロジック回路を構成するトランジスタとを一つの基板（チップ）上に配置することができる。これにより、前記トランジスタを有するＳＯＩ基板と、前記不揮発性メモリを有するバルクシリコン基板とを、別々の半導体チップに形成することにより、半導体装置が大きくなることを防ぐことが可能となる。つまり、半導体装置の微細化が可能となるため、半導体装置の性能を向上させることができる。
【００４７】
図２に示すように、拡散層９、１０、ゲート電極Ｇ１およびＣＧ１のそれぞれの上面にはシリサイド層１５が形成されている。シリサイド層１５は、例えば、主にＮｉＳｉ２（ニッケルシリサイド）からなる。また、ニッケルシリサイドに限らず、チタンシリサイド、コバルトシリサイドまたはプラチナシリサイドを用いても良い。シリサイド層１５は、ゲート電極Ｇ１、ＣＧ１、拡散層９および１０のシート抵抗を低減し、それらの上部のコンタクトプラグＣｐとの接触抵抗を低減している。
【００４８】
シリサイド層１５、サイドウォールＳＷ、および素子分離領域ＩＲのそれぞれの表面を覆うように、絶縁膜（エッチングストッパ膜）１６が形成されており、絶縁膜１６上には絶縁膜１６よりも膜厚が厚い層間絶縁膜１７が形成されている。絶縁膜１６および層間絶縁膜１７からなる積層膜には、シリサイド層１５の上面を露出するコンタクトホール（接続孔）が前記積層膜の上面から下面に貫通して複数形成されている。前記複数のコンタクトホールのそれぞれの内側には、例えば主にＷ（タングステン）からなるコンタクトプラグＣｐが形成されている。コンタクトプラグＣｐは柱状の形状を有する接続部材である。
【００４９】
層間絶縁膜１７上およびコンタクトプラグＣｐ上には、コンタクトプラグＣｐと電気的に接続された金属膜のパターンである配線２１が形成されている。配線２１は、ＭＯＳＦＥＴＱａ、ＭＯＮＯＳメモリＱｂのそれぞれのソース領域、ドレイン領域、ゲート電極Ｇ１およびＣＧ１に所定の電位を供給するための金属配線であり、例えば主にＣｕ（銅）を含んでいる。なお、図２ではゲート電極Ｇ１およびＣＧ１に接続されたコンタクトプラグＣｐおよび配線２１を図示していない。配線２１は、層間絶縁膜１７上に順に積層された絶縁膜（エッチングストッパ膜）１９および層間絶縁膜２０からなる積層膜を貫通する配線溝内に形成されているダマシン配線である。例えば、絶縁膜１６、１９は窒化シリコン膜からなり、層間絶縁膜１７は酸化シリコン膜からなり、層間絶縁膜２０はＳｉＯＣからなる。
【００５０】
上述したように、本実施の形態の半導体装置を構成する半導体基板Ｓｂ上にはＳＯＩ領域１Ａとバルクシリコン領域１Ｂとがあり、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂには、それぞれの領域に適した半導体素子が形成されている。すなわち、ＳＯＩ領域１Ａには、特に速い速度での信号処理機能が求められる低耐圧のＭＯＳＦＥＴＱａを形成することで、ＳＯＩ領域１Ａの素子の集積密度の向上、消費電力の低減、または動作速度の向上などの効果を得ることができる。このような利点は、ＭＯＳＦＥＴＱａに流れる電流値が小さいために得ることができるものである。
【００５１】
また、ＳＯＩ領域１Ａに、ＢＯＸ膜の代わりにＯＮＯ膜Ｃ２を形成し、ＯＮＯ膜Ｃ２と同層の膜であるＯＮＯ膜Ｃ３をＭＯＮＯＳメモリＱｂの電荷保持膜とすることで、バルクシリコン領域１ＢにＭＯＮＯＳメモリＱｂを形成することができ、ＳＯＩ基板上のＭＯＳＦＥＴＱａと不揮発性メモリであるＭＯＮＯＳメモリＱｂとを同一基板上に混載することができる。
【００５２】
次に、本実施の形態によるＭＯＳＦＥＴおよびＭＯＮＯＳメモリの製造工程を、図３〜図１３を参照して説明する。図３、図４、図６、図８、図１０〜図１３は、本実施の形態である半導体装置であって、ＳＯＩ領域上およびバルクシリコン領域にｎチャネル型ＭＯＳＦＥＴおよびＭＯＮＯＳメモリをそれぞれ有する半導体装置の製造工程中の断面図である。図５、図７、図９は、それぞれ図４、図６、図８に示す断面と直交する方向における断面図である。
【００５３】
まず、図３に示すように、上方にＯＮＯ膜Ｃ１およびシリコン層（ＳＯＩ層）Ｓ１が積層された半導体基板Ｓｂを用意する。半導体基板ＳｂはＳｉ（シリコン）からなる支持基板であり、半導体基板Ｓｂ上のＯＮＯ膜Ｃ１は例えば膜厚１０〜２０ｎｍの積層体からなる絶縁膜である。ＯＮＯ膜Ｃ１上のシリコン層Ｓ１は１〜１０Ωｃｍ程度の抵抗を有し、例えば膜厚１０〜２０ｎｍの単結晶シリコンからなる。
【００５４】
半導体基板Ｓｂ上にＯＮＯ膜Ｃ１およびシリコン層Ｓ１を形成する際は、まず２枚のシリコンウエハ（半導体基板）を用意し、一方のシリコンウエハ（半導体基板Ｓｂ）の上面に第１酸化シリコン膜を形成した後、第１酸化シリコン膜上に窒化シリコン膜を形成し、続いて前記窒化シリコン膜上に第２酸化シリコン膜を形成する。当該シリコンウエハ（半導体基板Ｓｂ）の上面に形成した第１酸化シリコン膜は、例えば熱酸化法を用いて形成し、窒化シリコン膜は例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。窒化シリコン膜上の第２酸化シリコン膜は、ＳｉＮを酸化させることで形成するか、またはＣＶＤ法などを用いて形成（堆積）する。また、もう一方のシリコンウエハの上面にも、例えば熱酸化法を用いて第３酸化シリコン膜を形成する。
【００５５】
次に、２枚のシリコンウエハのそれぞれの上面同士を貼り合わせることで、１枚の基板を形成する。ここでは、一方のシリコンウエハの上面であって、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜が順に積層された面と、もう一方のシリコンウエハの上面であって、第３酸化シリコン膜が形成されている面とを、高熱および圧力を加えることで接着して貼り合わせる。これにより、半導体基板Ｓｂ上に、第１酸化シリコン膜、窒化シリコン膜、第２酸化シリコン膜、第３酸化シリコン膜、およびシリコンウエハが積層された構造を形成することができる。
【００５６】
ここでいう第１酸化シリコン膜は図２に示す酸化シリコン膜Ｏｘ１であり、その膜厚は例えば５ｎｍである。窒化シリコン膜は、図２に示す窒化シリコン膜ＳＮであり、その膜厚は例えば５ｎｍである。第２酸化シリコン膜および第３酸化シリコン膜は、図２に示す酸化シリコン膜Ｏｘ２であり、その２層の合計の膜厚は例えば１０ｎｍである。以下では、第２酸化シリコン膜および第３酸化シリコン膜は、１枚の酸化シリコン膜Ｏｘ２であるものとして説明する。図３に示すように、酸化シリコン膜Ｏｘ１、窒化シリコン膜ＳＮおよび酸化シリコン膜Ｏｘ２は、ＯＮＯ膜Ｃ１を構成している。
【００５７】
次に、酸化シリコン膜Ｏｘ２に接するシリコンウエハの裏面、つまり半導体基板Ｓｂの上方において露出する前記シリコンウエハの表面であって、酸化シリコン膜Ｏｘ２と接している面の反対側の面を、例えばＳｍａｒｔ  Ｃｕｔ法を用いて剥離することで、前記シリコンウエハからなるシリコン層Ｓ１を形成する。シリコン層Ｓ１の膜厚は１０〜２０ｎｍ程度であり、ここでは例えば１０〜１５ｎｍとする。以上の工程により、図３に示す構造を得る。図３では、一枚の基板の別々の領域を左右に分けて示している。また、ＯＮＯ膜Ｃ１を構成する酸化シリコン膜Ｏｘ１、窒化シリコン膜ＳＮおよび酸化シリコン膜Ｏｘ２の積層構造を拡大して示している。
【００５８】
次に、図４に示すように、周知のＳＴＩ（Shallow Trench Isolation）法を用いて、シリコン層Ｓ１およびＯＮＯ膜Ｃ１を貫通し、半導体基板Ｓｂの途中深さまで達する絶縁膜からなる素子分離領域ＩＲを形成する。
【００５９】
つまり、フォトレジスト膜（図示しない）をエッチングマスクとしてシリコン層Ｓ１、ＯＮＯ膜Ｃ１（図３参照）および半導体基板Ｓｂを順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板Ｓｂに溝（素子分離用の溝）を形成した後、アッシング（灰化）を行うことで前記フォトレジスト膜を除去する。続いて、前記溝の内部（側壁および底部）を含む半導体基板Ｓｂの主面上に、例えば２層の絶縁膜を積層することで、前記溝内を埋め込む。これらの積層絶縁膜の部材は例えば酸化シリコン膜であり、ＣＶＤ法などにより形成（堆積）する。
【００６０】
その後、前記積層絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨してシリコン層Ｓ１の上面を露出させることにより、前記積層絶縁膜からなる素子分離領域（素子分離）ＩＲを形成する。これにより、ＯＮＯ膜Ｃ１を、ＯＮＯ膜Ｃ２およびＯＮＯ膜Ｃ３に分離する。
【００６１】
なお、ここでは図４に示すように、前記積層絶縁膜からなる素子分離領域ＩＲを一層の膜として示す。また、本実施の形態では、素子分離領域ＩＲは、ＳＴＩ法により形成されるものとして説明したが、ＬＯＣＯＳ（Local Oxidization of Silicon）法により形成しても構わない。
【００６２】
なお、図示はしていないが、素子分離領域ＩＲを形成した後、半導体基板Ｓｂにｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により打ち込む。この不純物注入は、半導体基板Ｓｂにｐ型ウェルを形成し、さらにシリコン層Ｓ１上に形成するＭＯＳＦＥＴＱａのしきい値、または半導体基板Ｓｂ上に形成するＭＯＮＯＳメモリＱｂのしきい値を調整することなどを目的とするものである。
【００６３】
ここで、素子分離領域ＩＲを形成した時点であって、図４に示す断面図と直交する方向である第２方向の半導体基板Ｓｂの断面を図５に示す。図５は、図１のＢ−Ｂ線における断面と同位置における断面図である。図５では、図を分かりやすくするため、素子分離領域ＩＲなどの、第２方向に並んで形成されている数を、一部省略して示している。図５に示すように、半導体基板Ｓｂの上面には複数の素子分離領域ＩＲが並んで形成されており、隣り合う素子分離領域ＩＲ同士の間の半導体基板Ｓｂ上には、ＯＮＯ膜Ｃ３を介してシリコン層Ｓ１が形成されている。
【００６４】
次に、図６に示すように、素子分離領域ＩＲにより規定された一部のシリコン層Ｓ１の上面を覆うフォトレジスト膜（図示しない）を形成する。ここでは、ＯＮＯ膜Ｃ２上のシリコン層Ｓ１を覆い、ＯＮＯ膜Ｃ３上のシリコン層Ｓ１は前記フォトレジスト膜から露出させる。続いて、前記フォトレジスト膜をマスクとして、例えばウェットエッチング法を用い、前記フォトレジスト膜から露出しているシリコン層Ｓ１を除去し、ＯＮＯ膜Ｃ３の上面を露出させる。その後、前記フォトレジスト膜を除去する。これにより、前記フォトレジスト膜に覆われていた領域の半導体基板Ｓｂ上には、ＯＮＯ膜Ｃ２およびシリコン層Ｓ１からなる積層膜が残る。
【００６５】
このとき、図７に示すように、第２方向に沿う断面においても、ＯＮＯ膜Ｃ３上のシリコン層Ｓ１が除去されることで、ＯＮＯ膜Ｃ３の上面が露出する。
【００６６】
次に、図８に示すように、半導体基板上にゲート電極Ｇ１、ＣＧ１およびゲート絶縁膜２を形成し、ＯＮＯ膜を加工することで半導体基板Ｓｂの上面を一部露出させる。ここでは、ＯＮＯ膜Ｃ２およびシリコン層Ｓ１が形成されているＳＯＩ構造を有する領域をＳＯＩ領域１Ａと呼ぶ。図８では、ＳＯＩ領域１Ａを図の左側に示している。また、素子分離領域ＩＲに挟まれた活性領域において、半導体基板Ｓｂの上面、すなわちバルクシリコンがＯＮＯ膜Ｃ３から露出し、シリコン層Ｓ１が形成されていない領域を、バルクシリコン領域１Ｂと呼ぶ。図８では、バルクシリコン領域１Ｂを図の右側に示している。
【００６７】
半導体基板上にゲート電極Ｇ１、ＣＧ１およびゲート絶縁膜２を形成し、ＯＮＯ膜を加工する際は、まず、ＳＯＩ領域１Ａのシリコン層Ｓ１上に、熱酸化法などを用いて、酸化シリコン膜からなる絶縁膜を形成する。その後、ＳＯＩ領域１Ａの前記絶縁膜上およびバルクシリコン領域１ＢのＯＮＯ膜Ｃ３上に、ＣＶＤ法などを用いてポリシリコン膜を形成（堆積）する。
【００６８】
続いて、前記ポリシリコン膜、前記絶縁膜、およびＯＮＯ膜Ｃ３をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングした後、エッチング残渣などを除去するための洗浄を行う。これにより、ＳＯＩ領域１Ａのシリコン層Ｓ１上に、前記絶縁膜からなるゲート絶縁膜２を介して、前記ポリシリコン膜からなるゲート電極Ｇ１を形成する。また、上記のように前記ポリシリコン膜およびＯＮＯ膜Ｃ３をパターニングすることで半導体基板Ｓｂの上面が露出し、バルクシリコン領域１Ｂの半導体基板Ｓｂ上には、ＯＮＯ膜Ｃ３を介して、前記ポリシリコン膜からなるゲート電極ＣＧ１が形成される。
【００６９】
例えば、ゲート絶縁膜２の膜厚は２〜３ｎｍ程度であり、ＯＮＯ膜Ｃ３の膜厚は１０〜２０ｎｍ程度である。ゲート電極Ｇ１、ＣＧ１の膜厚は、それぞれ例えば１００〜１４０ｎｍ程度である。
【００７０】
なお、ゲート電極Ｇ１、ＣＧ１を構成するポリシリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記ポリシリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００７１】
また、図８に示す構造の、バルクシリコン領域１Ｂの第２方向における断面図である図９に示すように、ＯＮＯ膜Ｃ３上および素子分離領域ＩＲ上には、第２方向（図９の横方向）に延在するパターンであるゲート電極ＣＧ１が形成されている。このように第２方向に延在するゲート電極ＣＧ１のパターンは、図１に示すゲート電極ＣＧ１のパターンに対応するものである。
【００７２】
次に、図１０に示すように、ＳＯＩ領域１Ａのシリコン層Ｓ１の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極Ｇ１の直下の一部を除くシリコン層Ｓ１に、ｎ−型の半導体領域である一対のエクステンション領域５を形成する。すなわち、ＳＯＩ領域１Ａでは、ゲート電極Ｇ１の両側の領域のシリコン層Ｓ１に、一対のエクステンション領域５を形成する。
【００７３】
同様に、バルクシリコン領域１Ｂの半導体基板Ｓｂの上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極ＣＧ１のゲート長方向（第１方向）における横の半導体基板Ｓｂの上面に、ｎ−型の半導体領域である一対のエクステンション領域４を形成する。すなわち、バルクシリコン領域１Ｂでは、ゲート電極ＣＧ１の両側の領域の半導体基板Ｓｂの上面に、一対のエクステンション領域４を形成する。
【００７４】
なお、上述したエクステンション領域４、５の製造工程のそれぞれは、どちらを先に行ってもよい。また、エクステンション領域４、５のそれぞれは同一のイオン注入工程により形成してもよく、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで別々の工程により形成しても構わない。エクステンション領域４、５のそれぞれを別工程で形成する場合は、一方のエクステンション領域を形成する際に、例えばフォトレジスト膜をマスクとして用い、他方のエクステンション領域を形成する領域に不純物イオンが導入されないようにする。
【００７５】
その後、ゲート電極Ｇ１およびゲート絶縁膜２からなる積層体の側壁にサイドウォールＳＷを形成し、ゲート電極ＣＧ１およびＯＮＯ膜Ｃ３からなる積層体の側壁にサイドウォールＳＷを形成する。サイドウォールＳＷは、例えばＣＶＤ法を用いて、半導体基板Ｓｂ上の全面に窒化シリコン膜および酸化シリコン膜を順に積層した後、ドライエッチング法などを用いて前記窒化シリコン膜および前記酸化シリコン膜を一部除去して、シリコン層Ｓ１および半導体基板Ｓｂのそれぞれの上面を露出することで形成することができる。つまり、サイドウォールＳＷは例えば前記酸化シリコン膜と前記窒化シリコン膜との積層膜により構成される。
【００７６】
次に、図１１に示すように、エピタキシャル成長法を用いて、露出しているシリコン層Ｓ１の上面上、および露出している半導体基板Ｓｂの上面上にエピタキシャル層Ｅｐ１、Ｅｐ２をそれぞれ形成する。このとき、ゲート電極Ｇ１およびＣＧ１の上面上にエピタキシャル層を形成させない方法としては、ゲート電極Ｇ１、ＣＧ１のそれぞれの上面を、窒化シリコン膜などにより覆うことが考えられる。
【００７７】
前記窒化シリコン膜を用いる場合は、例えば図８を用いて説明した工程において、ポリシリコン膜上に窒化シリコン膜を形成した後、フォトレジスト膜を用いて前記窒化シリコン膜をパターニングし、続いて前記窒化シリコン膜をマスクとしてゲート電極Ｇ１、ＣＧ１、ゲート絶縁膜２およびＯＮＯ膜Ｃ３を加工することが考えられる。この場合、エピタキシャル層Ｅｐ１、Ｅｐ２を形成した後に前記窒化シリコン膜を除去する。
【００７８】
続いて、ＳＯＩ領域１Ａにおいて、ゲート電極Ｇ１およびサイドウォールＳＷをマスクとして、シリコン層Ｓ１の上方からｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入する。ＳＯＩ領域１Ａでは、ゲート電極Ｇ１、サイドウォールＳＷから露出しているエピタキシャル層Ｅｐ１内にｎ型の不純物（例えばＡｓ（ヒ素））が打ち込まれることで、拡散層１０が形成される。これにより、ＳＯＩ領域１Ａには、シリコン層Ｓ１をチャネル領域とし、ゲート電極Ｇ１、エクステンション領域５および拡散層１０を含むｎチャネル型のＭＯＳＦＥＴＱａが形成される。拡散層１０およびエクステンション領域５は、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａのソース・ドレイン領域を構成する半導体領域である。
【００７９】
また、バルクシリコン領域１Ｂにおいて、ゲート電極ＣＧ１およびサイドウォールＳＷをマスクとして、半導体基板Ｓｂの上方からｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入する。バルクシリコン領域１Ｂでは、ゲート電極ＣＧ１およびサイドウォールＳＷから露出しているエピタキシャル層Ｅｐ２にｎ型の不純物（例えばＡｓ（ヒ素））が打ち込まれることで、拡散層９が形成される。これにより、バルクシリコン領域１Ｂには、半導体基板Ｓｂの主面をチャネル領域とし、ゲート電極ＣＧ１、ＯＮＯ膜Ｃ３、エクステンション領域４および拡散層９を含むｎチャネル型のＭＯＮＯＳメモリＱｂが形成される。拡散層９およびエクステンション領域４は、バルクシリコン領域１ＢのＭＯＮＯＳメモリＱｂのソース・ドレイン領域を構成する半導体領域である。
【００８０】
なお、拡散層９、１０を形成するためのイオン注入では、不純物イオンが打ち込まれた領域の半導体層がダメージを受けてアモルファス化するため、これを再結晶化する目的で、前記イオン注入の後に１０００℃程度のアニール（熱処理）を行う。
【００８１】
ＭＯＳＦＥＴＱａおよびＭＯＮＯＳメモリＱｂのそれぞれのソース・ドレイン領域は、不純物が高濃度で導入された拡散層と、低濃度の不純物を含むエクステンション領域とを有するＬＤＤ（Lightly Doped Drain）構造を有している。つまり、拡散層９、１０の不純物濃度は、エクステンション領域４、５の不純物濃度よりも高い。
【００８２】
次に、図１２に示すように、周知のサリサイド技術を用いて、ゲート電極Ｇ１、ＣＧ１、拡散層９および１０のそれぞれの上面に、シリサイド層１５を形成した後、ＭＯＳＦＥＴＱａおよびＭＯＮＯＳメモリＱｂを、絶縁膜（エッチングストッパ膜）１６により覆う。絶縁膜１６は例えば窒化シリコン膜からなり、ＣＶＤ法などを用いて、半導体基板Ｓｂ上の全面に形成する。
【００８３】
次に、図１３に示すように、絶縁膜１６上に、層間絶縁膜１７を形成する。層間絶縁膜１７は例えば酸化シリコン膜からなり、ＣＶＤ法などを用いて、半導体基板Ｓｂ上の全面に形成する。その後、層間絶縁膜１７および絶縁膜１６を貫通し、シリサイド層１５に接続された複数のコンタクトプラグＣｐを形成する。コンタクトプラグＣｐは、フォトリソグラフィ技術およびドライエッチング法を用いて形成したコンタクトホールを、例えばタングステン（Ｗ）膜により埋め込んだ後、ＣＭＰ法を用いて層間絶縁膜１７上の前記タングステン膜を除去することで、コンタクトホール内にタングステン膜を埋め込んで形成する。
【００８４】
続いて、層間絶縁膜１７上に順に絶縁膜（エッチングストッパ膜）１９および層間絶縁膜２０を順次形成し、絶縁膜１９および層間絶縁膜２０を貫通する配線溝内に、コンタクトプラグＣｐの上面に接続された配線２１を形成することで、図１３に示す本実施の形態の半導体装置が完成する。絶縁膜１９は例えば窒化シリコン膜からなり、層間絶縁膜２０は例えばＳｉＯＣからなる。絶縁膜１９および層間絶縁膜２０は例えばＣＶＤ法により形成することができる。なお、この時点で、ゲート電極ＣＧ１は図９に示す構造と同様に、複数の素子分離領域ＩＲ上および複数のＯＮＯ膜Ｃ３上を覆うように、第２方向に延在する形状を有している。
【００８５】
配線２１は、例えば銅（Ｃｕ）を主に含む金属配線であり、コンタクトプラグＣｐを介してＭＯＳＦＥＴＱａのソース・ドレイン領域およびゲート電極Ｇ１、ならびにＭＯＮＯＳメモリＱｂのソース・ドレイン領域およびゲート電極ＣＧ１に特定の電位を供給するために設けられている。なお、図１３ではゲート電極Ｇ１、ＣＧ１に接続されているコンタクトプラグＣｐおよび配線２１は図示していない。また、ＭＯＮＯＳメモリＱｂの一部のソース・ドレイン領域にはコンタクトプラグＣｐは接続されておらず、第１方向に複数並ぶソース・ドレイン領域のうち、両端のソース・ドレイン領域にのみコンタクトプラグＣｐを接続している。
【００８６】
以下では、本実施の形態の半導体装置の製造方法の効果について説明する。
【００８７】
ＳＯＩ領域およびバルクシリコン領域を有する半導体基板において、ＳＯＩ領域にＭＯＳＦＥＴを形成し、バルクシリコン領域にＭＯＮＯＳメモリを形成する場合、ＳＯＩ領域では半導体基板上にＢＯＸ酸化膜を介して形成したシリコン層上に素子を形成し、バルクシリコン領域では、前記ＢＯＸ膜に覆われていない半導体基板上に、ＯＮＯ膜を含むメモリ素子を形成することが考えられる。この場合、半導体基板上にＢＯＸ膜およびシリコン層を有するＳＯＩ基板を形成した後、バルクシリコン領域のＢＯＸ膜およびシリコン層を除去し、続いて半導体基板上にＯＮＯ膜を形成してから、ＳＯＩ領域のＯＮＯ膜を除去する工程を行うことが考えられる。
【００８８】
上記のような工程を用いると、ＯＮＯ膜およびＢＯＸ膜の両方を成膜する工程が必要になり、ゲート電極を形成する前にＯＮＯ膜をＳＯＩ領域から除去する工程が必要となるため、半導体装置の製造工程が煩雑になり、製造コストが増大する問題がある。このように、成膜工程および加工工程が増える問題は、仮に、バルクシリコン領域を形成せず、半導体基板の上面が全てＢＯＸ膜およびシリコン層に覆われたＳＯＩ基板上に、ＭＯＳＦＥＴとＭＯＮＯＳメモリを形成した場合にも生じる。
【００８９】
そこで、本実施の形態では、図３〜図１３を用いて説明したように、ＳＯＩ領域１Ａのシリコン層Ｓ１と半導体基板Ｓｂとの間に、ＢＯＸ膜を形成する代わりにＯＮＯ膜Ｃ２を形成し、ＯＮＯ膜Ｃ２と同層の膜であるＢＯＸ膜Ｃ３を、バルクシリコン領域１ＢのＭＯＮＯＳメモリＱｂの電荷保持膜として利用している。したがって、ＢＯＸ膜を形成する工程、バルクシリコン領域１ＢのＢＯＸ膜を除去する工程、およびＳＯＩ領域１ＡのＯＮＯ膜を除去する工程を省略することができる。このため、半導体装置の製造工程を簡略化し、半導体装置の製造コストを低減することができる。
【００９０】
また、不揮発性メモリと、ＳＯＩ領域に設けるトランジスタとを一つの基板（チップ）上に配置することができるため、半導体装置の微細化が可能となり、半導体装置の性能を向上させることができる。
【００９１】
（実施の形態２）
本実施の形態では、前記実施の形態１と異なり、バルクシリコン領域の不揮発性メモリとして、ＭＯＮＯＳメモリではなくフローティングゲートメモリを有する半導体装置について説明する。
【００９２】
まず、本実施の形態による半導体装置を図１４および図１５に示す。図１４には、図１と同様に、本実施の形態の半導体装置の平面レイアウトを示しており、図１５には、図１４のＣ−Ｃ線における断面図を含む、本実施の形態の半導体装置の断面図を示している。
【００９３】
図１４に示すように、本実施の形態の半導体装置の平面レイアウトは、図１と同様の構造を有している。ここでは、第１方向に延在する複数の活性領域ＡＲと、第２方向に延在する複数のコントロールゲート電極ＣＧ２とが交差し、各交点にフローティングゲートメモリが形成されている。つまり、本実施の形態の半導体装置は、平面視においてマトリクス状に配置された複数のフローティングゲートメモリを有しており、ここでは、複数の活性領域ＡＲはビット線として機能し、複数のコントロールゲート電極ＣＧ２はワード線として機能する。
【００９４】
図１５は、図２と同様に、図の左側にＳＯＩ領域１Ａを示し、図の右側にバルクシリコン領域１Ｂを示している。図１５のバルクシリコン領域１Ｂは、図１４のＣ−Ｃ線における断面図である。ＳＯＩ領域１Ａにおいて、シリコン層Ｓ１上に形成されたＭＯＳＦＥＴＱａの構造は前記実施の形態１と同様だが、シリコン層Ｓ１の下部にはＯＮＯ膜Ｃ２は形成されておらず、一層の酸化シリコン膜であるＢＯＸ膜（絶縁膜）Ｏｘ３が形成されている。なお、ＢＯＸ膜Ｏｘ３は複数の酸化シリコン膜が積層された構造を有していてもよいが、ここでは一層の膜であるものとして説明する。
【００９５】
また、図１５に示すように、バルクシリコン領域１Ｂには、フローティングゲートメモリＱｃが第１方向に並んで複数形成さている。本実施の形態の半導体装置のバルクシリコン領域１Ｂの半導体基板Ｓｂ上には、ＭＯＮＯＳメモリではなく、フローティングゲートメモリＱｃが形成されている。
【００９６】
バルクシリコン領域１Ｂにおいて、図２では、半導体基板Ｓｂ上にＯＮＯ膜Ｃ３を介してゲート電極ＣＧ１が形成されていたのに対し、図１５では、半導体基板Ｓｂ上に絶縁膜（ゲート絶縁膜）Ｏｘ４、フローティングゲート電極ＦＧ、ＯＮＯ膜Ｃ４およびコントロールゲート電極ＣＧ２が順に形成されている。つまり、図１５に示すフローティングゲートメモリＱｃは、半導体基板Ｓｂ上に順に形成された絶縁膜Ｏｘ４、フローティングゲート電極ＦＧ、ＯＮＯ膜Ｃ４およびコントロールゲート電極ＣＧ２を有し、半導体基板Ｓｂの上面に形成されたエクステンション領域４と、半導体基板Ｓｂ上のエピタキシャル層Ｅｐ２内に形成された拡散層９とからなるソース・ドレイン領域を有している。このように、フローティングゲートメモリＱｃはｎチャネル型の電界効果トランジスタを構成している。
【００９７】
絶縁膜Ｏｘ４は、ＢＯＸ膜Ｏｘ３と同層の酸化シリコン膜であり、フローティングゲート電極ＦＧは、シリコン層Ｓ１と同層の半導体層である。絶縁膜Ｏｘ４は、フローティングゲート電極ＦＧ内へ電荷を透過させるためのトンネル酸化膜である。ＯＮＯ膜Ｃ４は、図２に示すＯＮＯ膜Ｃ２と同様に、半導体基板Ｓｂの上面側から順に酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜を積層して形成した膜であり、図１５では一層の膜として示している。コントロールゲート電極ＣＧ２は、ゲート電極Ｇ１と同層のポリシリコン膜である。このように、半導体基板Ｓｂ上に、図２に示すＯＮＯ膜Ｃ３およびゲート電極ＣＧ１に代えて、図１５に示す絶縁膜Ｏｘ４、フローティングゲート電極ＦＧ、ＯＮＯ膜Ｃ４およびコントロールゲート電極ＣＧ２が形成されている点で、本実施の形態のフローティングゲートメモリＱｃの構造は、図２に示すＭＯＮＯＳメモリＱｂと異なる。
【００９８】
絶縁膜Ｏｘ４はＢＯＸ膜Ｏｘ３と同層の酸化シリコン膜であるため、それぞれの膜はいずれも酸化シリコン膜からなり、同一の膜厚を有している。フローティングゲート電極ＦＧはシリコン層Ｓ１と同層の半導体層であるため、それぞれの層はいずれも、例えば単結晶シリコンにより形成されており、同一の膜厚を有している。ただし、フローティングゲート電極ＦＧおよびシリコン層Ｓ１の上面には異なる酸化シリコン膜を、例えば熱酸化法などを用いて別工程で成膜しているため、フローティングゲート電極ＦＧおよびシリコン層Ｓ１のそれぞれの膜厚は異なっている場合もある。
【００９９】
フローティングゲートメモリＱｃは、コントロールゲート電極ＣＧ２の下部のフローティングゲート電極ＦＧに電子を出し入れすることで情報の書込み・消去を行い、これにより、トランジスタのソース・ドレイン領域間に電流を流すことができるしきい値電圧を変化させる不揮発性記憶素子である。
【０１００】
フローティングゲート電極ＦＧの下面および上面は絶縁膜Ｏｘ４およびＯＮＯ膜Ｃ４によりそれぞれ覆われており、第１方向における両側の側面はサイドウォールＳＷにより覆われており、第２方向における両側の側面は素子分離領域（図示しない）により覆われている。つまり、フローティングゲート電極ＦＧは他のコンタクトプラグ、配線または半導体領域などには接続されておらず、電気的に独立した浮遊状態となっている。このため、フローティングゲート電極ＦＧは、その中に電荷を保持することができる。
【０１０１】
つまり、絶縁膜Ｏｘ４およびＯＮＯ膜Ｃ４は、半導体基板Ｓｂおよびコントロールゲート電極ＣＧ２からフローティングゲート電極ＦＧを絶縁する役割を有している。なお、ＯＮＯ膜Ｃ４は、コントロールゲート電極ＣＧ２の耐圧を向上させる役割を有している。
【０１０２】
本実施の形態の半導体装置は、前記実施の形態１と同様に、一つの半導体基板Ｓｂ上にＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを設け、ロジック回路などを構成するＳＯＩ基板上のトランジスタと、不揮発性メモリとを同一基板上に混載することを可能としている。上記のように、異なる種類の素子を混載するために、ＳＯＩ領域１ＡのＢＯＸ膜Ｏｘ３と、バルクシリコン領域１Ｂの絶縁膜Ｏｘ４とを同層の膜により形成し、また、ＳＯＩ領域１Ａのシリコン層Ｓ１と、バルクシリコン領域１Ｂのフローティングゲート電極ＦＧとを同層の膜により形成している点が、本実施の形態の半導体装置の大きな特徴である。
【０１０３】
次に、本実施の形態によるＭＯＳＦＥＴおよびフローティングゲートメモリの製造工程を、図１６〜図２５を参照して説明する。図１６〜図１８、図２０、図２２〜図２４は、本実施の形態である半導体装置であって、ＳＯＩ領域上およびバルクシリコンの半導体基板上にｎチャネル型ＭＯＳＦＥＴおよびフローティングゲートメモリをそれぞれ有する半導体装置の製造工程中の断面図である。図１９、図２１、図２５は、それぞれ図１８、図２０、図２４の断面と直交する方向における断面図である。
【０１０４】
まず、図１６に示すように、半導体基板Ｓｂ上にＢＯＸ膜Ｏｘ３およびシリコン層Ｓ１が順に積層されたＳＯＩ基板を形成する。この場合、まず２枚のシリコンウエハ（半導体基板）を用意し、両方のシリコンウエハのそれぞれの上面に酸化シリコン膜を形成した後、２枚のシリコンウエハのそれぞれの上面同士、すなわち前記酸化シリコン膜が形成された面同士を貼り合わせることで、１枚の基板を形成する。各シリコンウエハの上面に形成した酸化シリコン膜は、例えば熱酸化法を用いて形成する。なお、貼り合わせたシリコンウエハ同士の間には２層の酸化シリコン膜が違いに接して形成されるが、以下ではこの２層の酸化シリコン膜は１層のＢＯＸ膜Ｏｘ３であるものとして説明する。
【０１０５】
なお、図１６では一枚の基板の別々の領域を左右の図に分けて示している。ここで、図１６の右側の断面図は、図１４のＣ−Ｃ線における断面に対応する位置の断面図である。
【０１０６】
ここでは、一方のシリコンウエハを、支持基板である半導体基板Ｓｂとし、半導体基板Ｓｂ上にＢＯＸ膜Ｏｘ３を介して形成されたもう一方のシリコンウエハをＳｍａｒｔ  Ｃｕｔ法を用いて剥離することで、シリコン層Ｓ１を形成する。シリコン層Ｓ１の膜厚は例えば１０〜１５ｎｍであり、ＢＯＸ膜Ｏｘ３の膜厚は例えば１０〜２０ｎｍである。
【０１０７】
次に、図１７に示すように、図６および図７を用いて説明した工程と同様にして、半導体基板Ｓｂの上面に素子分離領域ＩＲを複数形成する。これにより、シリコン層Ｓ１は複数の層に分断される。ここでは、素子分離領域ＩＲの上面高さは、シリコン層Ｓ１の上面よりも高い領域に形成される。
【０１０８】
続いて、シリコン層Ｓ１上に、ＯＮＯ膜Ｃ４を形成する。ＯＮＯ膜Ｃ４は、シリコン層Ｓ１上に順に形成された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる。ＯＮＯ膜Ｃ４を構成する各絶縁膜は、例えばＣＶＤ法などにより形成することができる。なお、ＯＮＯ膜Ｃ４は素子分離領域ＩＲ上にも形成されることが考えられるが、ここでは図を分かりやすくするため、その図示を省略し、シリコン層Ｓ１の上面を覆うＯＮＯ膜Ｃ４のみを示している。
【０１０９】
次に、図１８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、一部のＯＮＯ膜Ｃ４を除去してシリコン層Ｓ１の上面を露出した後、熱酸化法などを用いて、露出したシリコン層Ｓ１の上面上に、酸化シリコン膜Ｏｘ５を形成する。
【０１１０】
この時の断面図であって、図１８の断面に沿う方向に直交する方向における断面図を図１９に示す。図１９は、図１４のＤ−Ｄ線における断面に対応する位置の断面図である。図１９に示すように、上面に素子分離領域ＩＲが複数形成された半導体基板Ｓｂ上には、ＢＯＸ膜Ｏｘ３およびシリコン層Ｓ１が、各素子分離領域ＩＲに挟まれるように形成されている。つまり、複数のシリコン層Ｓ１は素子分離領域ＩＲにより区切られており、互いに絶縁されている。また、シリコン層Ｓ１の上面はＯＮＯ膜Ｃ４により覆われている。
【０１１１】
次に、図２０に示すように、図８および図９を用いて説明した工程と同様にして、シリコン層Ｓ１上にゲート絶縁膜２を介してゲート電極Ｇ１を形成する。ゲート絶縁膜２は、酸化シリコン膜Ｏｘ５を加工することにより形成した膜であり、その膜厚は例えば２、３ｎｍである。また、この工程により、ＯＮＯ膜Ｃ４上に、ゲート電極Ｇ１と同層の導体膜からなるコントロールゲート電極ＣＧ２を形成する。なお、この時点ではコントロールゲート電極ＣＧ２の横のＯＮＯ膜Ｃ４は、上面が一部除去されることは考えられるが、完全には除去されていない。
【０１１２】
また、このときの図２０の断面に直交する方向における断面図を図２１に示す。図２１は図１４のＤ−Ｄ線における断面に対応する位置の断面図である。図２１に示すように、半導体基板Ｓｂ上にコントロールゲート電極ＣＧ２が形成され、各ＯＮＯ膜Ｃ４の上面および各素子分離領域ＩＲの上面は、第２方向に延在するコントロールゲート電極ＣＧ２により覆われる。
【０１１３】
次に、図２２に示すように、シリコン層Ｓ１上にゲート絶縁膜２を介して形成されたゲート電極Ｇ１を含む領域をフォトレジスト膜Ｐ１により覆う。フォトレジスト膜Ｐ１は、ＯＮＯ膜Ｃ４およびコントロールゲート電極ＣＧ２を露出している。その後、例えばドライエッチング法を用いて、フォトレジスト膜Ｐ１およびコントロールゲート電極ＣＧ２から露出しているＯＮＯ膜Ｃ４、シリコン層Ｓ１およびＢＯＸ膜Ｏｘ３を除去し、半導体基板Ｓｂの上面を露出させる。これにより、バルクシリコン領域１Ｂにおいて、コントロールゲート電極ＣＧ２の直下にのみ、ＯＮＯ膜Ｃ４と、シリコン層Ｓ１からなるフローティングゲート電極ＦＧと、ＢＯＸ膜Ｏｘ３からなる絶縁膜Ｏｘ４とを残す。
【０１１４】
以下では、半導体基板Ｓｂの上面がＢＯＸ膜Ｏｘ３およびシリコン層Ｓ１から露出された領域をバルクシリコン領域１Ｂと呼び、半導体基板Ｓｂ上がＢＯＸ膜Ｏｘ３およびシリコン層Ｓ１により覆われ、その上にゲート絶縁膜２を介してゲート電極Ｇ１が形成された領域をＳＯＩ領域１Ａと呼ぶ。
【０１１５】
このようにして、バルクシリコン領域１Ｂでは、半導体基板Ｓｂ上に順に形成された絶縁膜Ｏｘ４、フローティングゲート電極ＦＧ、ＯＮＯ膜Ｃ４およびコントロールゲート電極ＣＧ２からなる積層膜のパターンが複数形成される。上記工程に示したとおり、ＳＯＩ領域１ＡのＢＯＸ膜Ｏｘ３およびバルクシリコン領域１Ｂの絶縁膜Ｏｘ４は、元々同一の膜からなる同層の絶縁膜である。また、ＳＯＩ領域１Ａのシリコン層Ｓ１およびバルクシリコン領域１Ｂのフローティングゲート電極ＦＧは、元々同一の膜からなる同層の半導体層である。
【０１１６】
次に、図２３に示すように、フォトレジスト膜Ｐ１を除去した後、図１０および図１１を用いて説明した工程と同様の工程を行う。すなわち、ＳＯＩ領域１Ａのシリコン層Ｓ１内にエクステンション領域５を形成し、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、サイドウォールＳＷから露出するシリコン層Ｓ１上にエピタキシャル層Ｅｐ１からなる拡散層１０を形成する。これにより、ゲート電極Ｇ１、エクステンション領域５および拡散層１０を有するＭＯＳＦＥＴＱａを形成する。
【０１１７】
また、バルクシリコン領域１Ｂの半導体基板Ｓｂの上面にエクステンション領域４を形成し、コントロールゲート電極ＣＧ２およびフローティングゲート電極ＦＧの側壁にサイドウォールＳＷを形成し、サイドウォールＳＷから露出する半導体基板Ｓｂ上にエピタキシャル層Ｅｐ２からなる拡散層９を形成する。これにより、コントロールゲート電極ＣＧ２、フローティングゲート電極ＦＧ、エクステンション領域４および拡散層９を有するフローティングゲートメモリＱｃを形成する。
【０１１８】
この後の工程は、図１２および図１３を用いて説明した工程と同様の工程を行うことで、図２４に示す半導体装置が完成する。つまり、サイドウォールＳＷなどから露出している半導体層である拡散層９、１０、ゲート電極Ｇ１およびコントロールゲート電極ＣＧ２の上面にシリサイド層１５を形成した後、半導体基板Ｓｂ上の全面を絶縁膜１６および層間絶縁膜１７で覆い、続いてコンタクトプラグＣｐを形成する。その後、層間絶縁膜１７上に絶縁膜１９および層間絶縁膜２０を形成し、絶縁膜１９および層間絶縁膜２０を貫通してコンタクトプラグＣｐの上面を露出する溝内に配線２１を形成する。
【０１１９】
完成後の半導体装置において、図１４のＤ−Ｄ線における断面図は、図２５に示すような構造となる。図２５に示す構造は、図２１に示す構造と同様に、断面方向において断続的に複数並んで形成されたフローティングゲート電極ＦＧと、その上にＯＮＯ膜Ｃ４を介して形成された、第２方向に連続的に延在するコントロールゲート電極ＣＧ２とを有している。
【０１２０】
上述したように、コントロールゲート電極ＣＧ２はフローティングゲートメモリＱｃのワード線として機能し、フローティングゲートメモリＱｃに情報として保持される電荷は、表面を絶縁膜により囲まれたフローティングゲート電極ＦＧ内に溜まる。
【０１２１】
以下に、本実施の形態の半導体装置の製造方法における効果を説明する。
【０１２２】
ＳＯＩ領域およびバルクシリコン領域を有する半導体基板において、ＳＯＩ領域にＭＯＳＦＥＴを形成し、バルクシリコン領域にフローティングゲートメモリを形成する場合、ＳＯＩ領域では半導体基板上にＢＯＸ酸化膜を介して形成したシリコン層上に素子を形成し、バルクシリコン領域では、前記ＢＯＸ膜に覆われていない半導体基板上にメモリ素子を形成することが考えられる。この場合、半導体基板上にＢＯＸ膜およびシリコン層を有するＳＯＩ基板を形成した後、バルクシリコン領域のＢＯＸ膜およびシリコン層を除去し、続いて、バルクシリコン領域の半導体基板上に絶縁膜（ゲート絶縁膜、トンネル酸化膜）およびフローティングゲート電極を順に形成することが考えられる。
【０１２３】
上記のような工程を用いると、バルクシリコン領域の半導体基板上に絶縁膜（ゲート絶縁膜、トンネル酸化膜）およびフローティングゲート電極を構成する膜を基板上に形成する工程が必要になる。つまり、ＳＯＩ基板を構成するＢＯＸ膜およびその上のシリコン層を形成する工程の他に、さらに、フローティングゲート電極およびその下のゲート絶縁膜を形成するための成膜工程が必要となる。
【０１２４】
また、バルクシリコン領域に形成したＢＯＸ膜およびシリコン層を除去し、半導体基板の上面を露出させる工程の他にも、ゲート絶縁膜およびフローティングゲート電極を形成するためのパターニングを行う必要があり、製造工程が増加する。このため、ＢＯＸ膜およびシリコン層とは別の膜を用いてゲート絶縁膜およびフローティングゲート電極を形成すると、成膜工程および加工工程が増えるため、半導体装置の製造工程が煩雑になり、製造コストが増大する問題がある。このように、成膜工程および加工工程が増える問題は、仮に、バルクシリコン領域を形成せず、半導体基板の上面が全てＢＯＸ膜およびシリコン層に覆われたＳＯＩ基板上に、ＭＯＳＦＥＴとフローティングゲートメモリを形成した場合にも生じる。
【０１２５】
そこで、本実施の形態では、図１６〜図２５を用いて説明したように、バルクシリコン領域１Ｂに形成するフローティングゲートメモリＱｃの絶縁膜（ゲート絶縁膜）Ｏｘ４を、ＳＯＩ領域１Ａに形成するＢＯＸ膜Ｏｘ３と同層の膜により形成している。また、バルクシリコン領域１Ｂに形成するフローティングゲートメモリＱｃのフローティングゲート電極ＦＧを、ＳＯＩ領域１Ａに形成するシリコン層Ｓ１と同層の膜により形成している。つまり、シリコン層Ｓ１とフローティングゲート電極ＦＧとを同一の膜により形成し、ＢＯＸ膜Ｏｘ３と絶縁膜Ｏｘ４とを同一の膜から形成している。
【０１２６】
これにより、絶縁膜Ｏｘ４およびフローティングゲート電極ＦＧを形成するための成膜工程を省略することが可能となる。また、図２２を用いて説明した、バルクシリコン領域１Ｂを覆うＢＯＸ膜Ｏｘ３およびシリコン層Ｓ１（図２０参照）を除去する工程を行うことで、同時に絶縁膜Ｏｘ４およびフローティングゲート電極ＦＧのパターンを形成することが可能となる。つまり、バルクシリコン領域１Ｂの半導体基板Ｓｂの上面を露出させる工程の他に、絶縁膜Ｏｘ４およびフローティングゲート電極ＦＧを加工する工程をさらに設ける必要がなくなる。このため、半導体装置の製造工程を簡略化し、半導体装置の製造コストを低減することができる。
【０１２７】
また、不揮発性メモリと、ＳＯＩ領域に設けるトランジスタとを一つの基板（チップ）上に配置することができるため、半導体装置の微細化が可能となり、半導体装置の性能を向上させることができる。
【０１２８】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２９】
例えば、前記実施の形態１および２では、半導体基板上にｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はｐチャネル型のＭＯＳＦＥＴでもよく、また、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。同様に、ＭＯＮＯＳメモリおよびフローティングゲートメモリは、ｐチャネル型の電界効果トランジスタを構成していてもよい。
【符号の説明】
【０１３０】
１Ａ      ＳＯＩ領域
１Ｂ      バルクシリコン領域
２        ゲート絶縁膜
４        エクステンション領域
５        エクステンション領域
９        拡散層
１０      拡散層
１５      シリサイド層
１６      絶縁膜
１７      層間絶縁膜
１９      絶縁膜
２０      層間絶縁膜
２１      配線
ＡＲ      活性領域
Ｃ１〜Ｃ４    ＯＮＯ膜
ＣＧ１    ゲート電極
ＣＧ２    コントロールゲート電極
Ｃｐ      コンタクトプラグ
Ｅｐ１    エピタキシャル層
Ｅｐ２    エピタキシャル層
ＦＧ      フローティングゲート電極
Ｇ１      ゲート電極
ＩＲ      素子分離領域
Ｏｘ１    酸化シリコン膜
Ｏｘ２    酸化シリコン膜
Ｏｘ３    ＢＯＸ膜
Ｏｘ４    絶縁膜（ゲート絶縁膜、トンネル酸化膜）
Ｏｘ５    酸化シリコン膜
Ｐ１      フォトレジスト膜
Ｑａ      ＭＯＳＦＥＴ
Ｑｂ      ＭＯＮＯＳメモリ
Ｑｃ      フローティングゲートメモリ
Ｓ１      シリコン層
ＳＮ      窒化シリコン膜
ＳＷ      サイドウォール
Ｓｂ      半導体基板
【図１】
2013239516.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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