(57)【要約】【課題】  短チャンネル効果が抑制され、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかり得る化合物半導体装置を製造する。【解決手段】  ＩｎＧａＡｓをチャネルに用いた化合物半導体装置の製造方法であって、基板上のＩｎＧａＡｓ層１０上に、ゲート絶縁膜１１を介してゲート電極１２を形成した後、ゲート電極１２の両側に露出するＩｎＧａＡｓ層１０上に、厚さ５．５ｎｍ以下のＮｉ膜１４を形成する。次いで、２５０℃以下の温度で熱処理を施すことにより、Ｎｉ膜１４とＩｎＧａＡｓ層１０とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層１５を形成する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上のＩｎＧａＡｓ層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側に露出する前記ＩｎＧａＡｓ層上に、厚さ５．５ｎｍ以下のＮｉ膜を形成する工程と、
２５０℃以下の温度で熱処理を施すことにより、前記Ｎｉ膜と前記ＩｎＧａＡｓ層とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層を形成する工程と、
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成した後で前記Ｎｉ膜を形成する前に、前記ゲート電極の側壁面にゲート側壁絶縁膜を形成することを特徴とする請求項１記載の化合物半導体装置の製造方法。
【請求項３】
前記Ｎｉ膜を形成する工程において、スパッタ法又は蒸着法により、前記ＩｎＧａＡｓ層上と共に、前記ゲート電極上及び前記ゲート側壁絶縁膜上にＮｉ膜を堆積し、
前記Ｎｉ−ＩｎＧａＡｓ合金層を形成する工程において、前記ＩｎＧａＡｓ層に接するＮｉ膜をＮｉ−ＩｎＧａＡｓ合金層にし、前記ゲート電極上及び前記ゲート側壁絶縁膜上にＮｉのまま残った部分をウェットエッチングにより除去することを特徴とする請求項２記載の化合物半導体装置の製造方法。
【請求項４】
前記Ｎｉ−ＩｎＧａＡｓ合金層を形成する工程により、Ｎｉ−ＩｎＧａＡｓ合金層の膜厚を１０ｎｍ以下にすることを特徴とする請求項１〜３の何れかに記載の化合物半導体装置の製造方法。
【請求項５】
前記基板として、Ｓｉ基板、Ｓｉ基板上に絶縁膜を形成したもの、又はＳｉ基板上にバッファ層を形成したものを用いることを特徴とする請求項１〜４の何れかに記載の化合物半導体装置の製造方法。
【請求項６】
基板上の異なる領域に、ＩｎＧａＡｓ層とＧｅ層を形成する工程と、
前記ＩｎＧａＡｓ層及び前記Ｇｅ層上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側に露出する前記ＩｎＧａＡｓ層及び前記Ｇｅ層上に、厚さ５．５ｎｍ以下のＮｉ膜を形成する工程と、
２５０℃以下の温度で熱処理を施すことにより、前記ＩｎＧａＡｓ層の表面部にショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層を形成すると共に、前記Ｇｅ層の表面部にショットキー・ソース／ドレインとなるＮｉ−Ｇｅ層を形成する工程と、
を含むことを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＩｎＧａＡｓをチャネルに用いた化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高性能化・低消費電力化はＭＯＳＦＥＴの微細化により達成されてきたが、ゲート長が３０ｎｍ以下にまで微細化された現在、微細化による様々な弊害が顕在化し、従来のＳｉをチャネル材料に用いるＭＯＳＦＥＴでは、更なる高性能化・低消費電力が困難となっている。そこで、チャネルにＳｉよりも移動度の高い材料を用いる試みが精力的になされており、その中に、III−Ｖ族半導体であるＩｎＧａＡｓがある。ＩｎＧａＡｓは、Ｓｉと比べて５〜１０倍程度の電子移動度を有するため、ＣＭＯＳのｎ型ＭＯＳＦＥＴとして有望視されている。
【０００３】
例えば、S.H.Kim らによる（非特許文献１）では、ＮｉとＩｎＧａＡｓの合金であるＮｉ−ＩｎＧａＡｓをソース・ドレイン（Ｓ／Ｄ）電極に自己整合的に形成するプロセスを開発し、それを利用したＩｎＧａＡｓのＭＯＳＦＥＴの試作に成功している。ソース・ドレイン電極を自己整合的に形成する技術は、寄生抵抗の低減、ＬＳＩの高集積化という観点で必須である。また、Ｎｉ−ＩｎＧａＡｓ合金とＩｎＧａＡｓ層の間のショットキーバリアは０．１ｅＶ以下という小さい値になり、金属Ｓ／Ｄ電極がチャネルに隣接するいわゆるメタルＳ／Ｄ構造へＮｉ−ＩｎＧａＡｓ電極は有望である。
【０００４】
しかし、この技術では、ＮｉとＩｎＧａＡｓの高い反応性のために、２５０℃以下という低い熱処理条件でＮｉ−ＩｎＧａＡｓ層を形成しても、〜５０ｎｍ程度の合金層が形成されている。このような膜厚の合金層をゲート長５０ｎｍ程度以下のメタルＳ／Ｄを有するＭＯＳＦＥＴに適用した場合、短チャネル効果が顕著となり、オフリーク電流が増大する。その結果、ＬＳＩの消費電力が著しく増大してしまう問題があった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Technical Digest of International Electron Device Meeting 2010 pp.596
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、短チャンネル効果が抑制され、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかり得る化合物半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の化合物半導体装置の製造方法は、基板上のＩｎＧａＡｓ層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に露出する前記ＩｎＧａＡｓ層上に、厚さ５．５ｎｍ以下のＮｉ膜を形成する工程と、２５０℃以下の温度で熱処理を施すことにより、前記Ｎｉ膜と前記ＩｎＧａＡｓ層とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＩｎＧａＡｓ層上に形成するＮｉ膜を厚さ５．５ｎｍ以下にし、熱処理温度を２５０℃以下に設定することにより、ショットキー・ソース／ドレインとなる膜厚１０ｎｍ以下のＮｉ−ＩｎＧａＡｓ合金層を形成することができ、これにより短チャンネル効果を抑制し、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係わるメタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの素子構造を示す断面図。
【図２】第１の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図３】Ｎｉ−ＩｎＧａＡｓ合金膜厚のＮｉ蒸着量と熱処理温度依存性を示す特性図。
【図４】Ｎｉ−ＩｎＧａＡｓ合金のシート抵抗のＮｉ堆積量と熱処理温度依存性を示す特性図。
【図５】第２の実施形態に係わるメタルＳ／Ｄを有するＩｎＧａＡｓ／Ｇｅ−ＣＭＯＳＦＥＴの素子構造を示す断面図。
【図６】第２の実施形態に係わるＩｎＧａＡｓ／Ｇｅ−ＣＭＯＳＦＥＴの製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下、実施形態の詳細を、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係わる化合物半導体装置の素子構造を示す断面図である。この実施形態は、チャネルがＩｎＧａＡｓであるｎ型のＭＯＳＦＥＴである。
【００１２】
図中の１０はＩｎＧａＡｓ層であり、このＩｎＧａＡｓ層１０は図示しない支持基板上に形成されている。支持基板は、単結晶Ｓｉ、単結晶Ｓｉ上にＳｉＯ2 等の絶縁膜を形成したもの、更には単結晶Ｓｉ層上にバッファ層を形成したものであっても良い。ＩｎＧａＡｓ層１０のＩｎ組成は、金属とのショットキーバリアが０．１ｅＶ以下となる５０％以上が望ましい。
【００１３】
ＩｎＧａＡｓ層１０上に、Ａｌ2Ｏ3 のゲート絶縁膜１１を介して、ＴａＮのゲート電極１２がストライプ状に形成されている。ゲート絶縁膜１１、ゲート電極１２の材料に制限は無く、ゲート絶縁膜１１とＩｎＧａＡｓチャネルの間にＩｎＰ，Ｓｉ，Ｇｅといったパッシベーション層が挿入されていても構わない。
【００１４】
ゲート構造部の側壁にはＳｉＯ2 やＳｉＮ等のゲート側壁絶縁膜１３が形成されている。なお、このゲート側壁絶縁膜１３は省略することも可能である。ゲート構造部の両側でＩｎＧａＡｓ層１０の表面部に、厚さ９ｎｍのＮｉ−ＩｎＧａＡｓ合金１５が形成されている。即ち、Ｎｉ−ＩｎＧａＡｓ合金１５がチャネルに隣接するいわゆるメタルＳ／Ｄ構造となり、合金層の膜厚は１０ｎｍ以下に制限されている。
【００１５】
次に、本実施形態の製造方法について、図２（ａ）〜（ｅ）を参照して説明する。なお、図２（ｂ）〜（ｅ）では、ＩｎＧａＡｓ層の下地となる基板及びバッファ層を省略して示している。
【００１６】
現時点のＳｉ−ＬＳＩ先端プロセスで作製されているゲート長５０ｎｍのトランジスタと同等かそれ以上に微細化されたメタルＳ／Ｄトランジスタの短チャネル効果を抑制するためには、合金層の膜厚を１０ｎｍ以下に抑える必要がある（半導体ロードマップ：International Technology Roadmap for Semiconductors, 2009 edition）。しかし、１０ｎｍ以下の合金層を形成する技術は未だ確立されていない。そこで、以下では、膜厚１０ｎｍ以下のＮｉ−ＩｎＧａＡｓ合金層を形成する工程を含む化合物半導体装置の製造工程を説明する。
【００１７】
まず、図２（ａ）に示すように、単結晶のＳｉ基板２０上に、バッファ層３０を介して厚さ０．１μｍのＩｎＧａＡｓ層１０を成長形成する。ここで、ＩｎＧａＡｓ層１０のＩｎ組成は、例えば５０％（Ｉｎ0.5Ｇａ0.5Ａｓ）とした。バッファ層３０は、Ｇｅ層３１，ＧａＡｓ層３２，及びＩｎＧａＡｓ層３３を順に形成したものである。バッファ層３０はＳｉ基板２０上にＩｎＧａＡｓ層１０を結晶性良く形成するためのものであり、バッファ層３０のＩｎＧａＡｓ層３３は、ＧａＡｓ層３２と反対側に向かうに伴いＩｎ組成が０から５０％に徐々に大きくなっている。
【００１８】
次いで、ＩｎＧａＡｓ層１０上に high-k 絶縁膜として厚さ２ｎｍのＡｌ2Ｏ3 等をＡＬＤ法で形成した後、この絶縁膜上にＴａＮ等からなる厚さ３０ｎｍの導電膜をスパッタ法で堆積する。続いて、これらをゲートパターンに加工することにより、図２（ｂ）に示すように、ゲート絶縁膜１１及びゲート電極１２を形成する。なお、厚さ１０ｎｍの金属上に、厚さ２０ｎｍのポリＳｉを堆積する、いわゆるＭＩＰＳ（Metal-Inserted-Poly-Si）ゲート電極を採用することも無論可能である。
【００１９】
次いで、全面にＳｉＯ2 やＳｉＮ等の絶縁膜を堆積した後にエッチバックすることにより、図２（ｃ）に示すように、ゲート側壁絶縁膜１３を形成する。
【００２０】
次いで、図２（ｄ）に示すように、全面にスパッタ法で厚さ５ｎｍのＮｉ膜１４を形成する。
【００２１】
次いで、窒素等の不活性雰囲気で２５０℃の温度でアニール処理することにより、図２（ｅ）に示すように、ゲート電極１２の両側でＩｎＧａＡｓ層１０に接する部分にＮｉ−ＩｎＧａＡｓ合金１５（ショットキー・ソース／ドレイン）を形成する。このとき、Ｎｉ膜１４の厚みを５ｎｍ、アニールの温度条件を２５０℃に設定することにより、厚さ９ｎｍのＮｉ−ＩｎＧａＡｓ合金１５が得られた
これ以降は、反応しなかったＮｉ膜１４を塩酸等のウェットエッチングで除去することにより、前記図１に示す構造が完成する。
【００２２】
このように本実施形態によれば、ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金１５を９ｎｍと極めて薄く形成しているので、短チャネル効果を抑制することができ、ＩｎＧａＡｓ−ＭＯＳＦＥＴの高性能化・低消費電力をはかることができる。
【００２３】
先にも説明したように、（非特許文献１）の方法では、ＮｉとＩｎＧａＡｓの高い反応性のために、２５０℃以下という低い熱処理条件でＮｉ−ＩｎＧａＡｓ層を形成しても、〜５０ｎｍ程度の合金層が形成されてしまう。このような膜厚の合金層をゲート長５０ｎｍ程度以下のメタルＳ／Ｄを有するＭＯＳＦＥＴに適用した場合、短チャネル効果が顕著となりオフリーク電流が増大する。現時点のＳｉ−ＬＳＩ先端プロセスで作製されているゲート長５０ｎｍのトランジスタと同等かそれ以上に微細化されたメタルＳ／Ｄトランジスタの短チャネル効果を抑制するためには、合金層の膜厚を１０ｎｍ以下に抑える必要がある。
【００２４】
合金層の膜厚を１０ｎｍ以下に抑えるために、本発明者らは種々の実験を行った。前記図２（ｄ）（ｅ）に示す工程において、アニールの温度条件を変え、Ｎｉ膜の膜厚に対するＮｉ−ＩｎＧａＡｓ合金の膜厚を測定した結果を、図３に示す。さらに、アニール温度に対するシート抵抗の変化を測定した結果を、図４に示す。このとき、ＩｎＧａＡｓ層のＩｎ組成は５３％（Ｉｎ0.53Ｇａ0.47Ａｓ）とした。なお、Ｉｎ組成が５０±２０％においても同様の結果が得られた。
【００２５】
図３から分かるように、膜厚１０ｎｍ以下のＮｉ−ＩｎＧａＡｓ合金を形成するには、Ｎｉ堆積量とアニール温度を制御する必要がある。具体的には、Ｎｉ堆積量を５．５ｎｍ以下、アニール温度を２５０℃以下とする必要がある。なお、アニール温度は低くても良いが、あまりに低過ぎるとＮｉとＩｎＧａＡｓとが反応しなくなる。従って、アニール温度は、ＮｉとＩｎＧａＡｓとが反応する温度以上で２５０℃以下であればよい。
【００２６】
また、Ｎｉ堆積量を４ｎｍ、熱処理温度を２００℃とした場合、形成されたＮｉ−ＩｎＧａＡｓ合金は６ｎｍと非常に薄いが、図４に示すように、そのシート抵抗は〜２５Ω／□と微細メタルＳ／ＤのＭＯＳＦＥＴにおいても寄生抵抗が問題にならない十分低い値であった。一方、アニール処理を施さないものは、Ｎｉ膜厚が７ｎｍであってもシート抵抗は７５Ω／□と極めて大きかった。
【００２７】
上記の研究結果から、Ｎｉ膜１４の膜厚を５．５ｎｍ以下の例えば５ｎｍ、アニール温度を２５０℃以下の例えば２５０℃に設定することにより、Ｎｉ−ＩｎＧａＡｓ合金１５の膜厚を１０ｎｍ以下と薄くすることができる。これにより、短チャンネル効果が抑制され、メタルＳ／Ｄ−ＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかることができる。
【００２８】
また、メタルＳ／ＤのＭＯＳＦＥＴは、不純物拡散層がチャネルと隣接する通常のＭＯＳＦＥＴへ比べて、ショットキー障壁が十分小さい場合（＜０．１ｅＶ）には寄生抵抗が低減されると期待されている。従って、本実施形態のように、メタル層を薄く形成できれば、短チャネル効果耐性の観点でも利点が期待できる。
【００２９】
（第２の実施形態）
図５は、第２の実施形態に係わる化合物半導体装置の素子構造を示す断面図である。この実施形態は、ｐチャネルとｎチャネルで材料を変えたＣＭＯＳＦＥＴである。
【００３０】
ｎＭＯＳＦＥＴにＩｎＧａＡｓを用いることは有効であるが、ｐＭＯＳＦＥＴではＩｎＧａＡｓよりもＧｅを用いる方が更に有効である。そこで、高性能・低消費電力ＣＭＯＳを実現するために、ｎＭＯＳＦＥＴには第１の実施形態と同様にチャネル材料にＩｎＧａＡｓを用い、ｐＭＯＳＦＥＴにはチャネル材料にＧｅを用いる。
【００３１】
図示しない支持基板上に、ｎＭＯＳＦＥＴ形成のためのＩｎＧａＡｓ層１０とｐＭＯＳＦＥＴ形成のためのＧｅ層４０とが素子分離絶縁膜５０を挟んで配置されている。
【００３２】
ＩｎＧａＡｓ層１０上には、第１の実施形態と同様に、ゲート絶縁膜１１を介してゲート電極１２が形成され、更にゲート側壁絶縁膜１３が形成されている。そして、ソース／ドレイン領域はＮｉ−ＩｎＧａＡｓ合金１５となっている。
【００３３】
一方、Ｇｅ層４０上には、第１の実施形態と同様に、ゲート絶縁膜４１を介してゲート電極４２が形成され、更にゲート側壁絶縁膜４３が形成されている。そして、ソース／ドレイン領域はＮｉ−Ｇｅ合金４５となっている。
【００３４】
次に、本実施形態の化合物半導体装置の製造方法を、図６を参照して説明する。
【００３５】
まず、図６（ａ）に示すように、支持基板（図示せず）上に、ＩｎＧａＡｓ層１０とＧｅ層４０を隣接する位置に形成する。ここで、ＩｎＧａＡｓ層１０とＧｅ層４０との間には素子分離用の絶縁膜５０を埋め込み形成する。
【００３６】
次いで、第１の実施形態と同様に、全面にゲート絶縁膜となる high-k 膜を形成し、更にその上にゲート電極となるＴａＮ膜を形成した後に、ゲートパターンに加工する。これにより、図６（ｂ）に示すように、ｎＭＯＳ領域にゲート絶縁膜１１を介してゲート電極１２を形成し、ｐＭＯＳ領域にゲート絶縁膜４１を介してゲート電極４２を形成する。
【００３７】
次いで、第１の実施形態と同様に、全面にＳｉＯ2 等の絶縁膜を堆積した後にエッチバックすることにより、図６（ｃ）に示すように、ｎＭＯＳ領域にゲート側壁絶縁膜１３を形成すると共に、ｐＭＯＳ領域にゲート側壁絶縁膜４３を形成する。
【００３８】
次いで、第１の実施形態と同様に、図６（ｄ）に示すように、全面にＮｉ膜１４を蒸着法により形成する。このときのＮｉ膜１４の厚みは５．５ｎｍ以下で、例えば５ｎｍとする。
【００３９】
続いて、２５０℃の温度でアニール処理することにより、Ｎｉを合金化する。具体的には、ゲート電極１２の両側でＩｎＧａＡｓ層１０に接する部分にＮｉ−ＩｎＧａＡｓ合金１５（ショットキー・ソース／ドレイン）を形成し、ゲート電極４２の両側でＧｅ層４０に接する部分にＮｉ−Ｇｅ合金４５（ショットキー・ソース／ドレイン）を形成する。即ち、ｎＭＯＳ領域では厚さ９ｎｍのＮｉ−ＩｎＧａＡｓ合金１５が形成され、ｐＭＯＳ領域では厚さ１０ｎｍのＮｉ−Ｇｅ合金４５が形成される。
【００４０】
これ以降は、合金化されなかったＮｉ膜１４を塩酸等でエッチングすることにより、前記図５に示す構造が得られる。
【００４１】
このように本実施形態によれば、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ共にＮｉ合金をメタルＳ／Ｄ電極に持つＩｎＧａＡｓ／ＧｅのＣＭＯＳＦＥＴを構成することができ、高性能・低消費電力ＣＭＯＳを実現することができる。このＣＭＯＳ構造では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのチャネル材料が異なるが、Ｓ／Ｄ電極形成は同一プロセスで形成できるという利点がある。
【００４２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、Ｎｉ膜の膜厚を５ｎｍ、アニール温度を２５０℃にしたが、必ずしもこれに限らず、Ｎｉ膜の厚さは５．５ｎｍ以下であればよく、アニール温度は２５０℃以下であればよい。さらに、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜の材料や厚さ等は、仕様に応じて適宜変更可能である。
【００４３】
また、実施形態では、Ｓｉ基板上にバッファ層を介してＩｎＧａＡｓ層を形成したが、Ｓｉ基板上に直接ＩｎＧａＡｓ層を形成しても良い。さらに、Ｓｉ基板上にＳｉＯ2 等の絶縁膜を介してＩｎＧａＡｓ層を形成しても良い。また、基板上にＩｎＧａＡｓ層を成長形成するのではなく、貼り合わせ技術を用いてＩｎＧａＡｓ層を形成することも可能である。
【００４４】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１０…ＩｎＧａＡｓ層
１１，４１…ゲート絶縁膜
１２，４２…ゲート電極
１３，４３…ゲート側壁絶縁膜
１４…Ｎｉ膜
１５…Ｎｉ−ＩｎＧａＡｓ合金
２０…支持基板
３０…バッファ層
４０…Ｇｅ層
４５…Ｎｉ−Ｇｅ合金
５０…素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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