(57)【要約】      （修正有）【課題】可変抵抗素子に流れるセル電流を適切に制御し、消費電力を削減する。【解決手段】メモリセルアレイは、第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなる。制御部は、メモリセルアレイに印加される電圧を制御する。第１電極は可変抵抗素子の第１の面に接続される一方、第２電極は可変抵抗素子の第２の面に接続される。第１電極は金属により構成され、第２電極はＮ型ポリシリコンにより構成される。制御部は、メモリセルのセット動作を行う場合に、第２電極から第１電極に向かう方向に電流が流れるように電圧を印加し、Ｎ型ポリシリコンは、第２電極から第１電極に向かう方向に電流が流れるように電圧を印加された場合に第２電極と可変抵抗素子との間に空乏層が形成されるように構成される。【選択図】図６
2013235956.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第１の面に接続される第１電極と、
前記可変抵抗素子の第２の面に接続される第２電極と
を備え、
前記第１電極は金属により構成され、
前記第２電極はＮ型ポリシリコンにより構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第２電極から前記第１電極に向かう方向に電流が流れるように電圧を印加し、
前記Ｎ型ポリシリコンは、前記第２電極から前記第１電極に向かう方向に電流が流れるように電圧を印加された場合に前記第２電極と前記可変抵抗素子との間に空乏層が形成されるように構成された
ことを特徴とする半導体記憶装置。
【請求項２】
第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第１の面に接続される第１電極と、
前記可変抵抗素子の第２の面に接続される第２電極と
を備え、
前記第１電極は金属により構成され、
前記第２電極はＮ型半導体により構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第２電極から前記第１電極に向かう方向に電流が流れるように電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記Ｎ型半導体は、Ｎ型ポリシリコンである請求項２記載の半導体記憶装置。
【請求項４】
前記Ｎ型半導体は、前記第２電極から前記第１電極に向かう方向に電流が流れるように電圧を印加された場合に前記第２電極と前記可変抵抗素子との間に空乏層が形成されるように構成された請求項２記載の半導体記憶装置。
【請求項５】
第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と、
前記可変抵抗素子の第１の面に接続される第１電極と、
前記可変抵抗素子の第２の面に接続される第２電極と
を備え、
前記第１電極は金属により構成され、
前記第２電極はＰ型半導体により構成され、
前記制御部は、前記メモリセルのセット動作を行う場合に、前記第１電極から前記第２電極に向かう方向に電流が流れるように電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項６】
前記Ｐ型半導体は、Ｐ型ポリシリコンである請求項５記載の半導体記憶装置。
【請求項７】
前記第２電極と前記可変抵抗素子との間に形成され、Ｓｉ−Ｎの結合を含有する絶縁膜を更に備えた請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
【０００５】
いわゆるバイポーラ型の抵抗変化メモリに対するデータの書き込み動作（セット動作）は、可変抵抗素子に第１の極性のセット電圧を印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。一方、データの消去動作（リセット動作）は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時の第１の極性とは逆の第２の極性のリセット電圧を印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。また、ユニポーラ型の抵抗変化メモリでは、セット電圧とリセット電圧の極性が同じで、その印加時間又は電圧値が異なる値に設定される。
【０００６】
このようなセット動作やフォーミング動作（メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態とする動作）を行う場合に、可変抵抗素子に流れるセル電流を適切に制御することは、消費電圧の削減の観点のみならず、安定的な動作を確保する観点からも重要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−７１１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下に記載する実施の形態は、消費電力の削減を可能とする。
【課題を解決するための手段】
【０００９】
以下に説明する実施の形態の半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイを備える。制御部は、メモリセルアレイに印加される電圧を制御する。第１電極は可変抵抗素子の第１の面に接続される一方、第２電極は可変抵抗素子の第２の面に接続される。第１電極は金属により構成され、第２電極はＰ型半導体により構成される。制御部は、メモリセルのセット動作を行う場合に、第１電極から第２電極に向かう方向に電流が流れるように電圧を印加する。第１電極を金属により構成し、  第２電極はＮ型半導体により構成することもできる。この場合、制御部は、メモリセルのセット動作を行う場合に、第２電極から第１電極に向かう方向に電流が流れるように電圧を印加する。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１の別の構成例を示す。
【図５】メモリセルアレイ１の別の構成例を示す。
【図６】第１の実施の形態のメモリセルＭＣの構造を示す断面図である。
【図７】本実施の形態の効果を説明するグラフである。
【図８】電極ＥＬ１のＮ型ポリシリコンの不純物濃度と空乏層膜厚との関係を説明するグラフである。
【図９】本実施の形態の効果を説明するグラフである。
【図１０】本実施の形態の効果を説明するグラフである。
【図１１】本実施の形態の効果を説明するグラフである。
【図１２】第２の実施の形態のメモリセルＭＣの構造を示す断面図である。
【図１３】第３の実施の形態のメモリセルＭＣの構造を示す断面図である。
【図１４】第４の実施の形態のメモリセルＭＣの構造を示す断面図である。
【図１５】第５の実施の形態のメモリセルＭＣの構造を示す断面図である。
【図１６Ａ】電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮ膜を挟まない場合のセット電流を示すグラフである。
【図１６Ｂ】電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮ膜を挟んだ場合のセット電流を示すグラフである。
【図１７】第６の実施の形態のメモリセルＭＣの構造を示す断面図である。
【発明を実施するための形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１２】
[第１の実施の形態] 
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
【００１３】
この不揮発性メモリは、後述する可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１４】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するカラム制御回路２が設けられている。
【００１５】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１６】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。
【００１７】
データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１８】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１９】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００２０】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２１】
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２２】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩ（双方向ダイオード）の直列接続回路からなる。ダイオードＤＩは一例として、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。可変抵抗素子ＶＲは、例えば遷移金属の酸化物（例えば酸化ハフニウム（ＨｆＯｘ））の薄膜から構成される。
ハフニウム以外の他の遷移金属（クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ））の酸化物を用いることも可能である。またランタン（Ｌａ）からルテチウム（Ｌｕ）までの希土類元素の酸化物を用いることも可能である。ただし、酸化ハフニウムを可変抵抗素子ＶＲの材料とした場合、例えば酸化チタン（ＴｉＯｘ）や酸化アルミニウム（Ａｌ２Ｏ３）を可変抵抗素子ＶＲの材料とした場合と比べ、フォーミング電圧Ｖｆｏｒｍやセット電圧Ｖｓｅｔの値を小さくすることができる。また、酸化ハフニウムの中に窒素（Ｎ）が含有されていると、更にフォーミング電圧Ｖｆｏｒｍやセット電圧Ｖｓｅｔの値を小さくすることができる。
【００２３】
この可変抵抗素子ＶＲの上下の面には、第１電極ＥＬ１，第２電極ＥＬ２が配置される。第１電極ＥＬ１、第２電極ＥＬ２は、可変抵抗素子への接着層及びバリアメタルとして機能する。
また、ダイオードＤＩとビット線ＢＬとの間には、バリアメタル及び接着層として機能する電極ＥＬ３が形成されている。メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。
【００２４】
電極ＥＬ２及びＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、電極ＥＬ１は、電極ＥＬ２及びＥＬ３とは異なり、Ｎ型のポリシリコンが用いられる。
【００２５】
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２６】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２７】
図６は、第１の実施の形態のメモリセルの断面形状を示す概略図である。前述のように、本実施の形態では、電極ＥＬ１及びＥＬ３については窒化チタン（ＴｉＮ）等の金属電極が用いられる一方、電極ＥＬ２についてはＮ型ポリシリコンが用いられる。電極ＥＬ２の材料としてＮ型ポリシリコンを用いる場合、電極ＥＬ１及びＥＬ２をいずれも金属電極とする場合に比べ、セット動作完了後にメモリセルＭＣを流れる電流Ｉｓｅｔａｆ（以下、「セット後電流Ｉｓｅｔａｆ」という）を低下させることができ、その後のリセット動作において必要な電流及び電圧も減少させることができ、結果としてメモリ装置の消費電力を低減することができる。
【００２８】
更に、本実施の形態では、セット後電流Ｉｓｅｔａｆの更なる低減を図るため、セット電圧Ｖｓｅｔの電圧極性を以下のように設定している。すなわち、第１の実施の形態のステートマシン７は、メモリセルＭＣのセット動作時において、電極ＥＬ２から電極ＥＬ１へ向かう方向にセット電流Ｉｓｅｔを流すようなセット電圧Ｖｓｅｔ（電極ＥＬ２の電位が、電極ＥＬ１の電位よりも大きくなるようなセット電圧Ｖｓｅｔ）をパルスジェネレータ９を介してメモリセルＭＣに印加させる。この場合、電極ＥＬ１及びＥＬ２がいずれも金属電極の場合よりもセット電圧Ｖｓｅｔの電圧値を高い値に設定する必要があるが、電極ＥＬ１から電極ＥＬ２へ向かう方向にセット電流Ｉｓｅｔを流すようなセット電圧Ｖｓｅｔ（電極ＥＬ１の電位が、電極ＥＬ２の電位よりも大きくなるようなセット電圧Ｖｓｅｔ）を印加する場合に比べセット後電流Ｉｓｅｔａｆを更に低下させることができる。結果としてメモリ装置の消費電力を低減することができる。
【００２９】
図７は、電極ＥＬ１及びＥＬ２をいずれも金属である窒化チタンＴｉＮで形成した場合におけるセット電圧Ｖｓｅｔとセット後電流Ｉｓｅｔａｆとの関係を示している（丸印と三角印）。また図７は、本実施の形態の如く電極ＥＬ１を窒化チタンＴｉＮで形成する一方電極ＥＬ２はＮ型ポリシリコンで形成した場合におけるセット電圧Ｖｓｅｔとセット後電流Ｉｓｅｔａｆとの関係も示している（四角形と星形）。なお、図７はダイオードＤＩを除いた構造での検討結果である。
【００３０】
図７に示すように、電極ＥＬ１及びＥＬ２をいずれも窒化チタンＴｉＮで形成した場合には、セット電圧Ｖｓｅｔの電圧値はその極性に拘わらず略一定である。セット後電流Ｉｓｅｔａｆは、セット電圧Ｖｓｅｔの極性に拘わらず大きく、消費電力の増大の原因となる。
【００３１】
一方、電極ＥＬ１をＴｉＮで形成する一方で電極ＥＬ２の材料をＮ型ポリシリコンとした場合には、電極ＥＬ１及びＥＬ２の材料をいずれもＴｉＮとした場合に比べ、セット電圧Ｖｓｅｔの極性に拘わらず、セット後電流Ｉｓｅｔａｆの値を小さい値に抑えることができる。そして、セット電圧Ｖｓｅｔの極性を、上述のように電極ＥＬ２側の電位が大で、電極ＥＬ１側が小となるようにした場合には、逆の場合に比べ、更にセット後電流Ｉｓｅｔａｆを低減させることができる（図７の星印のドット）。図７では、セット動作時のセット電圧Ｖｓｅｔを電極ＥＬ１から電極ＥＬ２へ向かう方向にセット電流Ｉｓｅｔが流れるような極性とした場合、セット後電流Ｉｓｅｔａｆは、電極ＥＬ１及びＥＬ２をいずれも窒化チタンＴｉＮで形成した場合よりも若干小さい程度の値になる（図７の四角形のドット）。一方、セット電圧Ｖｓｅｔを第１の実施の形態（図６）のように電極ＥＬ２からＥＬ１に向かう方向に電流が流れるような極性とした場合、セット後電流Ｉｓｅｔａｆは極めて小さい値に抑制することができる（図７の星印）。
【００３２】
このように、電極ＥＬ２をＮ型ポリシリコンで形成した場合に、セット電圧Ｖｓｅｔの極性によってセット後電流Ｉｓｅｔａｆの電流値が大幅に異なるのは、空乏層の影響によるものである。すなわち、電極ＥＬ２をＮ型ポリシリコンにより形成し、電極ＥＬ２の電位が電極ＥＬ１よりも大となるようセット電圧Ｖｓｅｔを印加した場合、可変抵抗素子ＶＲと電極ＥＬ２との界面（ＨｆＯｘ／Ｎ型ポリシリコン界面）に空乏層が発生する。このような空乏層は、電極ＥＬ２を金属により形成した場合には形成されない。
【００３３】
図６のメモリセル構造において、セット電圧Ｖｓｅｔを電極ＥＬ２から電極ＥＬ１へ向かって電流が流れるような極性とした場合、電極ＥＬ２を構成するＮ型ポリシリコンの多数キャリアである電子はビット線ＢＬ側に引き寄せられ、このため、電極ＥＬ２と可変抵抗素子ＶＲとの界面には空乏層が形成される。
【００３４】
また、電極ＥＬ２がＮ型ポリシリコンにより形成されると、電極ＥＬ２とビット線ＢＬとの間にショットキ障壁が形成される。このショットキ障壁も、セット後電流Ｉｓｅｔａｆの低減に貢献する。
【００３５】
空乏層が形成され、更にショットキ障壁が形成されると、可変抵抗素子ＶＲに印加される電圧は小さくなり、その結果、セット電圧Ｖｓｅｔそれ自体は、電極ＥＬ１及びＥＬ２がいずれも金属電極の場合よりも高い値に設定する必要がある。しかし、このような空乏層やショットキ障壁の存在により、セット動作時の過渡電流の流れ込みが抑制され、その結果としてセット後電流Ｉｓｅｔａｆを低下させることができる。これにより、消費電力はセット電圧Ｖｓｅｔの上昇にも拘わらず、全体として小さくなる。
【００３６】
図６のメモリセル構造において、セット電圧Ｖｓｅｔを電極ＥＬ１から電極ＥＬ２へ向かう方向に電流が流れるような極性とした場合、電極ＥＬ２を構成するＮ型ポリシリコンの多数キャリアである電子は、可変抵抗素子ＶＲを構成する酸化ハフニウム（ＨｆＯｘ）の側に引き寄せられる。このため、電極ＥＬ２と可変抵抗素子ＶＲとの界面に空乏層は形成されない。また、電極ＥＬ２とビット線ＢＬとの間のショットキ障壁も小さくなる。このように、セット電圧Ｖｓｅｔの極性によって、空乏層が形成されたり、形成されなかったりする。セット後電流Ｉｓｅｔａｆが、セット電圧Ｖｓｅｔの極性によって大きく異なるのはこのためである。
【００３７】
なお、図８に示すように、電極ＥＬ２中のＮ型ポリシリコン中の不純物濃度（例えばリン（Ｐ））が小さくなるほど、空乏層の厚さは大きくなる。空乏層の厚さが増加すると、その分だけ過渡電流抑制効果は大きくなる。Ｎ型ポリシリコンの不純物濃度は、必要とされるセット後電流Ｉｓｅｔａｆの値に応じて設定することができる。
【００３８】
なお、過渡電流の抑制効果は、例えば電極ＥＬ１及びＥＬ３の電極材料を、より抵抗率の高い金属に変更することによっても得られる（例えば、ＴｉＮをＷＳｉに変更する）。しかし、この場合には、セット動作時の過渡電流を低減することができても、メモリセルの直列抵抗成分が増加するため、セット動作時のセット電圧とリセット動作時のリセット電圧の両方が増加し、却って全体として消費電力を増大させる結果となってしまう。一方、本実施の形態によれば、空乏層が形成されるのは、電圧が電極ＥＬ２からＥＬ１に向かう方向に電流が流れるような極性とされる場合だけであり、逆の場合には空乏層は形成されない。したがって、大きな電圧印加が必要となるのは、セット動作、リセット動作のいずれか一方のみである。この点、電極ＥＬ１及びＥＬ３の材料を高抵抗とする場合には、電圧印加方向に拘わらず抵抗値が上昇するため、セット動作、リセット動作のいずれの場合にも高い電圧の印加が必要となる。したがって、本実施の形態によれば、セット電圧又はリセット電圧のいずれかをを低い値に抑えつつ、セット後電流Ｉｓｅｔａｆを抑制することができるので、メモリ装置全体としても消費電力の低減を図ることができる。
なお、セット動作時のセット電圧Ｖｓｅｔ、リセット動作時のリセット電圧Ｖｒｅｓｅｔは互いに逆特性であれば良く、どちらの電圧の極性をダイオードＤＩの順方向と合わせてもよい。ただし、リセット動作時の方がより大きな電流を必要とするため、リセット電圧Ｖｒｅｓｅｔの極性をダイオードＤＩの順方向と合わせるのが好ましい。
【００３９】
また、本実施の形態のように電極ＥＬ１を金属により形成する一方、電極ＥＬ２をＮ型ポリシリコンにより形成すると、両者を金属にする場合に比べ、メモリセルＭＣのデータ保持特性を向上させることができる。
図９は、電極ＥＬ１及びＥＬ２の両者を金属例えば窒化チタン（ＴｉＮ）で形成した場合のデータ保持特性の測定結果である。図９において（１）セット動作直後、（２）５時間経過後、（３）周辺温度８５℃で１２時間経過後、（４）周辺温度１２５度で１２時間経過後のそれぞれにおいて読出し動作を実行した場合における読み出し電流Ｉｒｅａｄの値をプロットした。読出し電流Ｉｒｅａｄが６μＡ程度の値となるよう、各種電圧の値を設定した。電極ＥＬ１、ＥＬ２の両者を窒化チタン（ＴｉＮ）で形成した場合には、時間の経過により読出し電流Ｉｒｅａｄの値が大きく変化（低下）しているのが判る。
【００４０】
図１０は、電極ＥＬ２をＮ型ポリシリコンで形成し、電極ＥＬ１を金属例えばＴｉＮで形成した場合のデータ保持特性の測定結果である。図９の場合と同様に、（１）セット動作直後、（２）５時間経過後、（３）周辺温度８５℃で１２時間経過後、及び（４）周辺温度１２５度で１２時間経過後のそれぞれにおいて読出し動作を実行した場合における読み出し電流Ｉｒｅａｄの値をプロットした。読出し電流Ｉｒｅａｄが１．５μＡ程度の値となるよう、各種電圧の値を設定した。電極ＥＬ２をＮ型ポリシリコンで形成した場合には、時間の経過による読出し電流Ｉｒｅａｄの変動が、図９の場合に比べて小さくなっているのが判る。すなわち、データ保持特性が向上している。
【００４１】
このように、電極ＥＬ２の材料にＮ型ポリシリコンを用いることにより、電極ＥＬ２に金属を用いる場合に比べ、データ保持特性を向上させることができる。
【００４２】
また、電極ＥＬ１は金属例えばＴｉＮにより形成する。ＴｉＮ以外にも、例えばクロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）銅（Ｃｕ）など様々な金属を用いることができる。この際、ギブス自由エネルギーが小さい金属を用いるのが、メモリセルＭＣの抵抗率を低減し、消費電力を低減する観点からは好ましい。ギブス自由エネルギーが大きい金属を電極ＥＬ１の材料として用いると、電極ＥＬ１と可変抵抗素子を形成する酸化ハフニウムとの間に酸化膜が形成されやすくなり、これが抵抗率の上昇に原因になるからである。
図１１は、各種金属原子のギブスの自由エネルギーを原子１個当たりに換算したグラフである。図１１に示すように、チタン（Ｔｉ）は比較的酸化しやすく、グラフ中で右側にある物質ほど酸化し難い。
【００４３】
［第１の実施の形態の効果］
以上説明したように、第１の実施の形態の構成によれば、セット動作完了後のセット後電流を低減させることができるとともに、リセット動作時の電圧、電流も低減させることができ、これにより消費電力を低減させることができる。
【００４４】
［第２の実施の形態］
図１２は、第２の実施の形態に係る不揮発性メモリのメモリセルＭＣの断面構造を示す概略図である。この実施の形態の全体構造は、第１の実施の形態（図１〜図５）と同一であり、メモリセルＭＣの構造、及びステートマシン７における制御が異なる。
【００４５】
この第２の実施の形態では、電極ＥＬ２及びＥＬ３については窒化チタン（ＴｉＮ）等の金属電極が用いられる一方、電極ＥＬ１についてはＮ型ポリシリコンが用いられる。そして、ステートマシン７は、メモリセルＭＣのセット動作時において、電極ＥＬ１から電極ＥＬ２へ向かう方向にセット電流Ｉｓｅｔが流れるようなセット電圧Ｖｓｅｔをパルスジェネレータ９を介してメモリセルＭＣに印加する。Ｎ型ポリシリコンにより形成される電極（ＥＬ１）の方が、金属で形成される電極（ＥＬ２）よりも大きい電位を与えられるという点で、第１の実施の形態と共通している。このようにすることにより、セット動作完了後にメモリセルＭＣを流れるセット後電流Ｉｓｅｔａｆの電流値を低下させるるとともに、リセット動作完了後のリセット後電流を低減させることができ、結果としてメモリ装置の消費電力を低減することができる。
【００４６】
［第３の実施の形態］
図１３は、第３の実施の形態に係る不揮発性メモリのメモリセルＭＣの断面構造を示す概略図である。この実施の形態の全体構造は、第１の実施の形態（図１〜図５）と同一であり、メモリセルＭＣの構造、及びステートマシン７における制御が異なる。
図１３は、第３の実施の形態のメモリセルの断面形状を示す概略図である。前述のように、本実施の形態では、電極ＥＬ１及びＥＬ３については窒化チタン（ＴｉＮ）等の金属電極が用いられる一方、電極ＥＬ２についてはＰ型ポリシリコンが用いられる。この点、第１及び第２の実施の形態では、Ｎ型ポリシリコンが電極ＥＬ１又はＥＬ２に用いられていたのと異なっている。
【００４７】
そして、ステートマシン７は、メモリセルＭＣのセット動作時において、電極ＥＬ１から電極ＥＬ２へ向かう方向にセット電流Ｉｓｅｔが流れるようにセット電圧Ｖｓｅｔをパルスジェネレータ９を介してメモリセルＭＣに印加する。このようにすることにより、セット動作完了後にメモリセルＭＣを流れるセット後電流Ｉｓｅｔａｆを低下させることができ、結果としてメモリ装置の消費電力を低減することができる。
【００４８】
［第４の実施の形態］
図１４は、第４の実施の形態に係る不揮発性メモリのメモリセルＭＣの断面構造を示す概略図である。この実施の形態の全体構造は、第１の実施の形態（図１〜図５）と同一であり、メモリセルＭＣの構造、及びステートマシン７における制御が異なる。
【００４９】
この第４の実施の形態では、電極ＥＬ２及びＥＬ３については窒化チタン（ＴｉＮ）等の金属電極が用いられる一方、電極ＥＬ１についてはＰ型ポリシリコンが用いられる。そして、ステートマシン７は、メモリセルＭＣのセット動作時において、電極ＥＬ２から電極ＥＬ１へ向かう方向にセット電流Ｉｓｅｔが流れるようにセット電圧Ｖｓｅｔをパルスジェネレータ９を介してメモリセルＭＣに印加する。Ｐ型ポリシリコンにより形成される電極（ＥＬ１）の方が、金属で形成される電極（ＥＬ２）よりも小さい電位を与えられるという点で、第３の実施の形態と共通している。このようにすることにより、セット動作完了後にメモリセルＭＣを流れるセット後電流Ｉｓｅｔａｆの電流値を低下させることができ、結果としてメモリ装置の消費電力を低減することができる。
【００５０】
［第５の実施の形態］
図１５は、第５の実施の形態に係る不揮発性メモリのメモリセルＭＣの断面構造を示す概略図である。この実施の形態の全体構造は、第１の実施の形態（図１〜図５）と同一であり、メモリセルＭＣの構造、及びステートマシン７における制御が異なる。
【００５１】
この第５の実施の形態では、Ｐ型ポリシリコンからなる電極ＥＬ２と可変抵抗素子ＶＲとの間に、ＳｉＯＮからなる絶縁層Ｎ１が挿入されている点において、第３の実施の形態（図１３）とは異なる。なお、絶縁層Ｎ１の材料として、ＳｉＯＮの代りにＳｉＮを用いても良い。すなわち、絶縁層Ｎ１の材料は、Ｓｉ−Ｎの結合を含有する材料とすることができる。この構成によれば、第３の実施の形態と同様の効果を得ることが出来るとともに、下記のようにフォーミング電圧Ｖｆｏｒｍを低下させることもできる。なお、図１５の構成の場合、フォーミング電圧Ｖｆｏｒｍは、セット電圧Ｖｓｅｔとは逆極性の、電極ＥＬ２から電極ＥＬ１へ向かう方向にフォーミング電流Ｉｆｏｒｍを流すような極性（電極ＥＬ２の電位が、電極ＥＬ１の電位よりも高い）とされる。
【００５２】
図１６Ａ及び図１６Ｂは、Ｐ型ポリシリコンからなる電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮからなる絶縁層Ｎ１を挿入すると、フォーミング電圧Ｖｆｏｒｍを大幅に低下させることができることを示す実験結果の一例である。
【００５３】
図１６Ａでは、電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮの膜が挿入されていない場合のグラフであり、図１６Ｂは、電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮの膜が挿入されている場合のグラフである。図１６Ａ、図１６Ｂとも、横軸のスケールは合せてある。
【００５４】
図１６Ａに示すように、電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮの膜が挿入されていない場合には、電極ＥＬ２がＰ型ポリシリコンの場合とＮ型ポリシリコンの場合とでフォーミング電圧Ｖｆｏｒｍに大きな違いは無い。
【００５５】
一方、図１６Ｂに示すように、電極ＥＬ２と可変抵抗素子ＶＲとの間にＳｉＯＮの膜が挿入されている場合には、電極ＥＬ２がＮ型ポリシリコンの場合よりも、電極ＥＬ２がＰ型ポリシリコンの場合の方が、フォーミング電圧Ｖｆｏｒｍの大きさを小さくすることができる。
【００５６】
電極ＥＬ２と可変抵抗素子ＶＲとの間に挿入するＳｉＯＮの絶縁層Ｎ１を形成する方法としては、例えば次の方法が挙げられる。
（ｉ）ＡＬＤやＣＶＤにより成膜する方法
（ｉｉ）Ｓｉの熱酸化
（ｉｉｉ）ＡＬＤやＣＶＤで形成したＳｉＯ２をプラズマ窒化する方法
これら成膜方法は、電極ＥＬ２と可変抵抗素子ＶＲとの成膜順序に合わせて変更することも可能である。
【００５７】
［第６の実施の形態］
図１７は、第６の実施の形態に係る不揮発性メモリのメモリセルＭＣの断面構造を示す概略図である。この実施の形態の全体構造は、第１の実施の形態（図１〜図５）と同一であり、メモリセルＭＣの構造、及びステートマシン７における制御が異なる。
【００５８】
この第６の実施の形態では、Ｐ型ポリシリコンからなる電極ＥＬ１と可変抵抗素子ＶＲとの間に、ＳｉＯＮからなる絶縁層Ｎ１が挿入されている点において、第４の実施の形態（図１４）とは異なる。Ｐ型ポリシリコンからなる電極と可変抵抗素子ＶＲとの間にＳｉＯＮの膜が形成されているという点では第５の実施の形態と共通している。したがって、第５の実施の形態と同様の効果を奏することができる。なお、図１７の構成の場合、フォーミング電圧Ｖｆｏｒｍは、セット電圧Ｖｓｅｔとは逆極性の、電極ＥＬ１から電極ＥＬ２へ向かう方向にフォーミング電流Ｉｆｏｒｍを流すような極性（電極ＥＬ１の１電位が、電極ＥＬ２の電位よりも高い）とされる。
【００５９】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、セット動作時とリセット動作時で電圧の極性が逆であるバイポーラ動作を行うメモリ装置を例に挙げて説明したが、本発明はユニポーラ動作を行うメモリ装置にも適用可能である。すなわち、ユニポーラ動作のメモリ装置において、メモリセルの構成を上記の実施の形態と同様にし、セット動作時のセット電圧を上記実施の形態と同様とすることにより、上記の効果を実現できる。
【符号の説明】
【００６０】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェイス、  ７・・・ステートマシン、  ９・・・パルスジェネレータ、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ１〜３・・・電極、  Ｎ１・・・絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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