(57)【要約】【課題】入力信号に対する出力バッファ回路の出力信号のパルス幅の変化を調整する。【解決手段】ディレイ補正回路１００は、出力バッファ回路１０２の第２立ち上がり遅延時間Ｔｕ２に応じた電圧を保持する第１のコンデンサＣａと、出力バッファ回路１０２の第２立ち下がり遅延時間Ｔｄ２に応じた電圧を保持する第２のコンデンサＣｂと、パルス幅変調信号ＰＷＭinの立ち上がりエッジが発生してから第１のコンデンサＣａを放電させる第１充放電制御部１０Ａと、パルス幅変調信号ＰＷＭinの立ち下がりエッジが発生してから第２のコンデンサＣｂを放電させる第２充放電制御部１０Ｂとを備え、第１のコンデンサＣａの電圧と第２のコンデンサＣｂの電圧に基づいて補正後入力信号１００ａを生成する。【選択図】図１
2013243436.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の波形を補正して補正後入力信号を生成して後段に設けられる出力バッファ回路に供給するディレイ補正回路であって、
前記出力バッファ回路の立ち上がり遅延時間を記憶する第１記憶部と、
前記出力バッファ回路の立ち下がり遅延時間を記憶する第２記憶部と、
前記入力信号の立ち上がりエッジが発生し続いて立ち下がりエッジが発生してから前記第１記憶部に記憶した立ち上がり遅延時間が経過すると、前記補正後入力信号の立ち下がりエッジを発生させ、前記入力信号の立ち下がりエッジが発生し続いて立ち上がりエッジが発生してから前記第２記憶部に記憶した立ち下がり遅延時間が経過すると、前記補正後入力信号の立ち上がりエッジを発生させる波形補正部と、
を備えることを特徴とするディレイ補正回路。
【請求項２】
前記第１記憶部は、第１のコンデンサを含み、
前記第２記憶部は、第２のコンデンサを含み、
前記波形補正部は、
前記出力バッファ回路の立ち上がり遅延時間において前記第１のコンデンサを定電流で充電し、前記入力信号の立ち下がりエッジが発生すると充電時と同じ大きさの定電流で放電する第１充放電制御部と、
前記出力バッファ回路の立ち下がり遅延時間において前記第２のコンデンサを定電流で充電し、前記入力信号の立ち上がりエッジが発生すると充電時と同じ大きさの定電流で放電する第２充放電制御部と、
前記第１のコンデンサの電圧を基準電圧と比較する第１比較部と、
前記第２のコンデンサの電圧を基準電圧と比較する第２比較部と、
前記第１比較部の出力信号と前記第２比較部の出力信号に基づいて、前記補正後入力信号を生成する信号生成部とを備える、
ことを特徴とする請求項１に記載のディレイ補正回路。
【請求項３】
入力信号の波形を補正して補正後入力信号を生成して後段に設けられる出力バッファ回路に供給するディレイ補正回路であって、
当該ディレイ補正回路の立ち上がり遅延時間と前記出力バッファ回路の立ち上がり遅延時間とを合計した合計時間を記憶する記憶部と、
前記入力信号の立ち下がりエッジが発生してから前記記憶部に記憶した合計時間が経過すると、前記出力バッファ回路の出力信号の立ち下がりエッジが発生するように前記補正後入力信号の立ち下がりエッジを発生させる信号生成部と、
を備えることを特徴とするディレイ補正回路。
【請求項４】
前記記憶部は、コンデンサを含み、
前記信号生成部は、
当該ディレイ補正回路の立ち上がり遅延時間及び前記出力バッファ回路の立ち上がり遅延時間において前記コンデンサを定電流で充電し、前記入力信号の立ち下がりエッジが発生すると充電時と同じ大きさの定電流で放電を開始し前記出力バッファ回路の出力信号の立ち下がりが発生すると放電を停止する充放電制御部と、
前記コンデンサの電圧を基準電圧と比較する比較部と、
前記比較部の出力信号に基づいて、前記補正後入力信号を生成する信号生成部とを備える、
ことを特徴とする請求項３に記載のディレイ補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディレイ補正回路の技術に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
この種のＤ級増幅回路は、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス増幅器とを備えている。さらに、パルス幅変調信号は、図５に示すようにレベルシフト回路２００によって信号レベルがシフトされ、レベルシフト回路２００の出力信号を出力バッファ回路２０１を介してスピーカに供給している。出力バッファ回路は、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に接続した出力段、並びにＰＭＯＳトランジスタのゲートに信号を供給する第１ドライバ及びＮＭＯＳトランジスタのゲートに信号を供給する第２ドライバを備える。
【０００３】
このような出力バッファ回路においては、第１ドライバと第２ドライバとを完全に同じ回路にすることができない。このため、図６に示すように、パルス幅変調信号がＬからＨに立上る時の出力信号の遅延時間と、パルス幅変調信号がＨレベルからＬレベルに立ち下る時の出力信号の遅延時間とが異なる。その結果、出力信号のパルス幅が変化し、歪が大きくなるという問題があった。
【０００４】
そこで、従来は、パルス幅変調信号の立ち上がりから立ち下がりまでのパルス幅と、出力バッファ回路の出力信号の立ち上がりから立ち下がりまでのパルス幅とを比較して、パルス幅変調信号のデューティ比を調整することが行われていた（例えば、特許文献１）。また、線形制御関数を用いたフィードバック回路により、立ち上がりエッジ補正、又は、立ち下がりエッジ補正、あるいはその両方のエッジ補正を行う方法もあった（例えば、特許文献２）。さらに、立ち上がり遅延時間と立ち下がり遅延時間との大小を比較して、比較結果に応じてパルス幅変調信号のデューティ比を調整することが行われていた（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１５２２６９号公報
【特許文献２】特表２００１−５１７３９３号公報
【特許文献３】特開２００４−２６６６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の方法では、立ち下がり遅延時間のみを計測する構成であり、立ち上がり遅延時間が考慮されていないという問題がある。また、特許文献２の方法では、線形制御関数を用いたフィードバック回路が必要なので、回路が非常に複雑になるという問題がある。さらに、特許文献３の方法では、立ち上がり遅延時間よりも立ち下がり遅延時間が大きい場合と、立ち下がり遅延時間よりも立ち上がり遅延時間が大きい場合とで用いる回路が異なるため、回路が複雑になるという問題がある。
本発明は、以上の事情に鑑みてなされたものであり、簡単な構成で、入力信号に対する出力バッファ回路の出力信号のパルス幅の変化を少なくし、歪の発生を抑制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、本発明に係るディレイ補正回路は、入力信号の波形を補正して補正後入力信号を生成して後段に設けられる出力バッファ回路に供給するものであって、前記出力バッファ回路の立ち上がり遅延時間を記憶する第１記憶部と、前記出力バッファ回路の立ち下がり遅延時間を記憶する第２記憶部と、前記入力信号の立ち上がりエッジが発生し続いて立ち下がりエッジが発生してから前記第１記憶部に記憶した立ち上がり遅延時間が経過すると、前記補正後入力信号の立ち下がりエッジを発生させ、前記入力信号の立ち下がりエッジが発生し続いて立ち上がりエッジが発生してから前記第２記憶部に記憶した立ち下がり遅延時間が経過すると、前記補正後入力信号の立ち上がりエッジを発生させる波形補正部と、を備える。
【０００８】
この発明によれば、出力バッファ回路の立ち上がり遅延時間とディレイ補正回路の立ち下がり遅延時間が等しく、出力バッファ回路の立ち下がり遅延時間とディレイ補正回路の立ち上がり遅延時間が等しくなるように補正後入力信号が生成される。このため、入力信号のパルス幅と出力バッファ回路の出力信号のパルス幅を等しくすることができ、出力信号の歪みを低減することができる。
【０００９】
より具体的には、前記第１記憶部は、第１のコンデンサを含み、前記第２記憶部は、第２のコンデンサを含み、前記波形補正部は、前記出力バッファ回路の立ち上がり遅延時間において前記第１のコンデンサを定電流で充電し、前記入力信号の立ち下がりエッジが発生すると充電時と同じ大きさの定電流で放電する第１充放電制御部と、前記出力バッファ回路の立ち下がり遅延時間において前記第２のコンデンサを定電流で充電し、前記入力信号の立ち上がりエッジが発生すると充電時と同じ大きさの定電流で放電する第２充放電制御部と、前記第１のコンデンサの電圧を基準電圧と比較する第１比較部と、前記第２のコンデンサの電圧を基準電圧と比較する第２比較部と、前記第１比較部の出力信号と前記第２比較部の出力信号に基づいて、前記補正後入力信号を生成する信号生成部とを備えることが好ましい。
【００１０】
この場合には、出力バッファ回路の立ち上がり遅延時間に応じた大きさの電圧を第１のコンデンサに保持し、出力バッファ回路の立ち下がり遅延時間に応じた大きさの電圧を第２のコンデンサに保持する。そして、第１のコンデンサに保持された電圧及び第２のコンデンサに保持された電圧を放電することによって、出力バッファ回路の立ち上がり遅延時間とディレイ補正回路の立ち下がり遅延時間が等しく、出力バッファ回路の立ち下がり遅延時間とディレイ補正回路の立ち上がり遅延時間が等しくなるように補正後入力信号を生成している。なお、第１及び第２のコンデンサへの充電開始に先立ち、第１及び第２のコンデンサへ基準電圧を充電するようにしてもよい。
【００１１】
本発明に係るディレイ補正回路は、入力信号の波形を補正して補正後入力信号を生成して後段に設けられる出力バッファ回路に供給するものであって、当該ディレイ補正回路の立ち上がり遅延時間と前記出力バッファ回路の立ち上がり遅延時間とを合計した合計時間を記憶する記憶部と、前記入力信号の立ち下がりエッジが発生してから前記記憶部に記憶した前記時間が経過すると、前記出力バッファ回路の出力信号の立ち下がりエッジが発生するように前記補正後入力信号の立ち下がりエッジを発生させる信号生成部と、を備えることを特徴とする。
【００１２】
この発明によれば、ディレイ補正回路の立ち下がり遅延時間と前記出力バッファ回路の立ち上がり遅延時間とを合計した第１時間を記憶し、入力信号の立ち下がりエッジが発生してから第１時間が経過すると、出力バッファ回路の出力信号の立ち下がりエッジを発生させる。この結果、入力信号の立ち上がりエッジの発生から出力バッファ回路の立ち上がりエッジが発生するまでの時間と、入力信号の立ち下がりエッジの発生から出力バッファ回路の立ち下がりエッジが発生するまでの時間とが等しくなる。よって、入力信号のパルス幅と出力バッファ回路の出力信号のパルス幅を等しくすることができ、出力信号の歪みを低減することができる。また、記憶部は一つで足りるから、構成を簡素化することができる。
【００１３】
より具体的には、前記記憶部は、コンデンサを含み、前記信号生成部は、当該ディレイ補正回路の立ち上がり遅延時間及び前記出力バッファ回路の立ち上がり遅延時間において前記コンデンサを定電流で充電し、前記入力信号の立ち下がりエッジが発生すると充電時と同じ大きさの定電流で放電を開始し前記出力バッファ回路の出力信号の立ち下がりが発生すると放電を停止する充放電制御部と、前記コンデンサの電圧を基準電圧と比較する比較部と、前記比較部の出力信号に基づいて、前記補正後入力信号を生成する信号生成部とを備えることが好ましい。この場合は、１つのコンデンサに対して充放電を制御すれば良いので、構成を簡素化することができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係るディレイ補正回路の構成を示すブロック図である。
【図２】第１実施形態に係るディレイ補正回路の動作を示すフローチャートである。
【図３】第２実施形態に係るディレイ補正回路の構成を示すブロック図である。
【図４】第２実施形態に係るディレイ補正回路の動作を示すフローチャートである。
【図５】従来の出力バッファ回路の構成を示すブロック図
【図６】従来の出力バッファ回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
＜１．第１実施形態＞
本発明の第１実施形態に係るディレイ補正回路１００の構成を説明する。図１にディレイ補正回路１００及びその周辺回路の構成を示し、図２にディレイ補正回路１００のタイミングチャートを示す。図１に示すように、ディレイ補正回路１００の後段には出力バッファ回路１０２が設けられている。ディレイ補正回路１００には２値信号であるパルス幅変調信号ＰＷＭinが供給され、ディレイ補正回路１００にて補正処理が施される。補正処理の結果得られた補正後入力信号１００ａは出力バッファ回路１０２の入力段に供給される。また、補正後入力信号１００ａはディレイ補正回路１００の入力段にフィードバックされる。また、出力バッファ回路１０２の出力信号１０２ａはディレイ補正回路１００の入力段にフィードバックされる。パルス幅変調信号ＰＷＭinのデューティ比と出力信号１０２ａのデューティ比とが等しくなるように、上述した補正処理が実行される。
【００１６】
以下の説明ではある回路に立ち上がりの入力信号が供給されてから、これに対応する出力信号が出力されるまでの時間を立ち上がり遅延時間Ｔｕと称し、ある回路に立ち下がりの入力信号が供給されてから、これに対応する出力信号が出力されるまでの時間を立ち下がり遅延時間Ｔｄと称する。
また、ディレイ補正回路１００の立ち上がり遅延時間Ｔｕを第１立ち上がり遅延時間Ｔｕ１と称し、出力バッファ回路１０２の立ち上がり遅延時間Ｔｕを第２立ち上がり遅延時間Ｔｕ２と称し、ディレイ補正回路１００の立ち下がり遅延時間Ｔｄを第１立ち下がり遅延時間Ｔｄ１と称し、出力バッファ回路１０２の立ち下がり遅延時間Ｔｄを第２立ち下がり遅延時間Ｔｄ２と称する。
【００１７】
ディレイ補正回路１００は、第１のコンデンサＣａと第２のコンデンサＣｂとを備える。第１のコンデンサＣａは、出力バッファ回路１０２の第２立ち上がり遅延時間Ｔｕ２に充電され、パルス幅変調信号ＰＷＭinの立ち下がりのタイミングで放電される。一方、第２のコンデンサＣｂは、出力バッファ回路１０２の第２立ち下がり遅延時間Ｔｄ２に充電され、パルス幅変調信号ＰＷＭinの立ち上がりのタイミングで放電される。詳しくは後述する。
【００１８】
第１充放電制御部１０Ａは第１のコンデンサＣａに対する電荷の充放電を制御し、第２充放電制御部１０Ｂは第２のコンデンサＣｂに対する電荷の充放電を制御する。
第１充放電制御部１０Ａは、スイッチ１０、スイッチ１１、第１電流源５１、第２電流源５２、及びアンド回路１２を備える。第１電流源５１は高電位電源ＡＶＤＤが供給される電源線Ｌ１とスイッチ１０との間に設けられ、第２電流源５２は低電位電源ＡＶＳＳが供給される電源線Ｌ２とスイッチ１１との間に設けられる。なお、第１電流源５１の吐き出す電流の大きさと、第２電流源５２の吸い込む電流の大きさは等しい。
【００１９】
スイッチ１０は、第１電流源５１とノードＡとの間に設けられ、アンド回路１２の出力信号ＡｘがＨレベルの時にオン状態となり、第１のコンデンサＣａへの充電を行う。アンド回路１２には、ディレイ補正回路１００から出力される補正後入力信号１００ａと、出力バッファ回路１０２の出力信号１０２ａをインバータ１８によって反転した反転信号１８outが供給される。
従って、アンド回路１２は、補正後入力信号１００ａがＨレベル、かつ、出力信号１０２ａがＬレベルの時にＨレベルの出力信号Ａｘを出力する。つまり、出力信号Ａｘは、図２に示すように補正後入力信号１００ａの立ち上がりのタイミングから、出力バッファ回路１０２の出力信号１０２ａの立ち上がりタイミングまでの第２立ち上がり遅延時間Ｔｕ２にＨレベルとなる。よって、第２立ち上がり遅延時間Ｔｕ２においてスイッチ１０がオン状態となり定電流で第１のコンデンサＣａへ充電が行われる。
【００２０】
一方、スイッチ１１の一方の端子にはノードＡが接続され、他方の端子には第２電流源５２を介して低電位電源ＡＶＳＳが供給される。また、その制御端子には、インバータ１６を介してパルス幅変調信号ＰＷＭinを反転した反転信号１６outが供給される。スイッチ１１は、パルス幅変調信号ＰＷＭinがＬレベルの時にオン状態となり、第１のコンデンサＣａの電荷を放電する。
【００２１】
次に、第２充放電制御部１０Ｂは、スイッチ１３、スイッチ１４、第３電流源５３、第４電流源５４、及びアンド回路１５を備える。第３電流源５３は高電位電源ＡＶＤＤが供給される電源線Ｌ１とスイッチ１３との間に設けられ、第４電流源５４は低電位電源ＡＶＳＳが供給される電源線Ｌ２とスイッチ１４との間に設けられる。
【００２２】
スイッチ１３は、第３電流源５３とノードＢとの間に設けられ、アンド回路１５の出力信号ＢｘがＨレベルの時にオン状態となり、第２のコンデンサＣｂへの充電を行う。アンド回路１５には、インバータ１７を用いて補正後入力信号１００ａを反転した反転信号１７outが供給されるとともに、出力バッファ回路１０２の出力信号１０２ａが供給される。従って、アンド回路１５の出力信号Ｂｘは、補正後入力信号１００ａがＬレベルで、かつ、出力信号１０２ａがＨレベルの時にＨレベルとなる。つまり、出力信号Ｂｘは、補正後入力信号１００ａの立ち下がりタイミングから、出力バッファ回路１０２の出力信号１０２ａの立ち下がりタイミングまでの第２立ち下がり遅延時間Ｔｄ２にＨレベルとなり、当該期間において第２のコンデンサＣｂへの充電が行われる。
一方、スイッチ１４は、第４電流源５４を介して低電位電源ＡＶＳＳに接続され、パルス幅変調信号ＰＷＭinがＨレベルの時にオン状態となり、第２のコンデンサＣｂの放電を行う。
【００２３】
第１のコンデンサＣａの充電時に高電位となる側のノードＡは、コンパレータＣＭＰ１のプラス端子に接続されており、コンパレータＣＭＰ１のマイナス端子には基準電圧Ｖrefが供給される。本実施形態では、ＡＶＤＤ＞Ｖref≧ＡＶＳＳとなる。また、コンパレータＣＭＰ１は、プラス端子の電位がマイナス端子の電位を上回るとＨレベルを出力し、プラス端子の電位がマイナス端子の電位以下であるとＬレベルを出力する。
【００２４】
コンパレータＣＭＰ１のプラス端子とマイナス端子の間には、スイッチ２０が接続されている。スイッチ２０は、アンド回路２１の出力信号２１outがＨレベルの時にオン状態となる。アンド回路２１には、補正後入力信号１００ａを反転した反転信号１７outとパルス幅変調信号ＰＷＭinとが供給される。出力信号２１outがＨレベルの期間は、第１のコンデンサＣａの電圧を基準電圧Ｖrefに初期化する期間として機能する。
【００２５】
第２のコンデンサＣｂの充電時に高電位となる側のノードＢは、コンパレータＣＭＰ２のプラス端子に接続されており、コンパレータＣＭＰ２のマイナス端子には基準電圧Ｖrefが供給されている。上述したように、基準電圧Ｖrefは、ＡＶＤＤ＞Ｖref≧ＡＶＳＳとなる。また、コンパレータＣＭＰ２は、プラス端子の電位がマイナス端子の電位を上回るとＨレベルを出力し、プラス端子の電位がマイナス端子の電位以下であるとＬレベルを出力する。
【００２６】
コンパレータＣＭＰ２のプラス端子とマイナス端子の間には、スイッチ２２が接続されている。スイッチ２２は、アンド回路２３の出力信号２３outがＨレベルの時にオン状態となる。アンド回路２３には、補正後入力信号１００ａとパルス幅変調信号ＰＷＭinを反転した反転信号１６outとが供給される。出力信号２３outがＨレベルの期間は、第２のコンデンサＣｂの電圧を基準電圧Ｖrefに初期化する期間として機能する。
【００２７】
オア回路２４にはコンパレータＣＭＰ１の出力信号ＣＭＰ１outとパルス幅変調信号ＰＷＭinとが供給され、それらの論理和を示す信号２４outが出力される。一方、オア回路２５にはコンパレータＣＭＰ２の出力信号ＣＭＰ２outとパルス幅変調信号ＰＷＭinを反転した反転信号１６outとが供給され、それらの論理和を示す信号２５outが出力される。
ナンド回路２６には、信号２４outと信号２５outとが供給され、それらの論理積の反転を示す出力信号２６outがＤフリップフロップ２７のクロック入力端子に供給される。Ｄフリップフロップ２７の出力端子とデータ入力端子との間にはインバータ２７が設けられている。このため、Ｄフリップフロップ２７は、クロック入力端子に供給される信号２６outの立ち上がりエッジと同期して論理レベルを反転させる補正後入力信号１００ａを生成する。
【００２８】
次に、図２に基づいて、本実施形態のディレイ補正回路１００の動作について説明する。
図２に示すように、時刻ｔ０でパルス幅変調信号ＰＷＭinがＬレベルからＨレベルに立上ると、アンド回路２１の出力信号２１outがＬレベルからＨレベルに立ち上がり、スイッチ２０がオン状態となる。このとき、第１のコンデンサＣａには基準電圧Ｖrefが供給される。出力信号２１outは時刻ｔ０から時刻ｔ１までの期間にＨレベルとなり、ノードＡの電圧が基準電圧Ｖrefに初期化される。
【００２９】
時刻ｔ１に至ると、アンド回路１２の出力信号ＡｘがＬレベルからＨレベルに遷移する。すると、スイッチ１０がオン状態になり、第１電流源５１から出力される電流が第１のコンデンサＣａに流れ込み、ノードＡの電圧が基準電圧Ｖrefから高電位電源ＡＶＤＤに向けて上昇する。そして、時刻ｔ２において出力信号ＡｘがＨレベルからＬレベルに遷移するとスイッチ１０がオフ状態になり、第１のコンデンサＣａに対する充電が停止する。
【００３０】
上述したように出力信号ＡｘがＨレベルとなる期間は、第２立ち上がり遅延時間Ｔｕ２であるから、第１のコンデンサＣａには、第２立ち上がり遅延時間Ｔｕ２を電圧に変換して保持（記憶）する機能がある。
【００３１】
この後、時刻ｔ３において、パルス幅変調信号ＰＷＭinがＨレベルからＬレベルに立ち下がると、信号１６outがＬレベルからＨレベルに立ち上がりスイッチ１１がオン状態になる。これにより、第１のコンデンサＣａに蓄積された電荷が放電される。ここで、第１電流源５１の吐き出す電流の大きさと、第２電流源５２の吸い込む電流の大きさは等しくなるように設定されているので、ノードＡの電圧が基準電圧Ｖrefから電圧Ｖaに達するまでの時間と、ノードＡの電圧が電圧Ｖaから基準電圧Ｖrefに達するまでの時間とは等しくなる。
【００３２】
そして、時刻ｔ４において、ノードＡの電圧が基準電圧Ｖrefを下回ると、コンパレータＣＭＰ１の出力信号ＣＭＰ１outがＨレベルからＬレベルに遷移し、これに同期して補正後入力信号１００ａがＨレベルからＬレベルに遷移する。図２に示す信号２６outが立ち上がるタイミングでＤフリップフロップ２７から出力される補正後入力信号１００ａが反転するからである。
ここで、時刻ｔ３から時刻ｔ４までの期間は、タイミング補正回路１００にパルス幅変調信号ＰＷＭinの立ち下がりエッジが供給されてから、補正後入力信号１００ａの立ち下がりエッジが発生するまでの第１立ち下がり遅延時間Ｔｄ１である。
即ち、タイミング補正回路１００は、第２立ち上がり遅延時間Ｔｕ２と第１立ち下がり遅延時間Ｔｄ１とが等しくなるように、補正後入力信号１００ａの立ち下がりエッジを発生させている。
【００３３】
次に、第２のコンデンサＣｂに着目すると、アンド回路２３の出力信号２３outは時刻ｔ３から時刻ｔ４の期間においてＨレベルとなる。当該期間においてスイッチ２３がオン状態となる。このとき、第２のコンデンサＣｂには基準電圧Ｖrefが供給され、ノードＢの電圧が基準電圧Ｖrefに初期化される。
【００３４】
時刻ｔ４に至ると、アンド回路１５の出力信号ＢｘがＬレベルからＨレベルに遷移する。すると、スイッチ１３がオン状態になり、第３電流源５３から出力される電流が第２のコンデンサＣｂに流れ込み、ノードＢの電圧が基準電圧Ｖrefから高電位電源ＡＶＤＤに向けて上昇する。そして、時刻ｔ５において出力信号ＢｘがＨレベルからＬレベルに遷移するとスイッチ１３がオフ状態になり、第２のコンデンサＣｂに対する充電が停止する。
上述したように出力信号ＢｘがＨレベルとなる期間は、第２立ち下がり遅延時間Ｔｄ２であるから、第２のコンデンサＣｂには、第２立ち下がり遅延時間Ｔｄ２を電圧に変換して保持（記憶）する機能がある。
【００３５】
この後、時刻ｔ６において、パルス幅変調信号ＰＷＭinがＬレベルからＨレベルに立ち上がると、スイッチ１４がオン状態になる。これにより、第２のコンデンサＣｂに蓄積された電荷が放電される。ここで、第３電流源５３の吐き出す電流の大きさと、第４電流源５４の吸い込む電流の大きさは等しくなるように設定されているので、ノードＢの電圧が基準電圧Ｖrefから電圧Ｖbに達するまでの時間と、ノードＢの電圧が電圧Ｖbから基準電圧Ｖrefに達するまでの時間とは等しくなる。
【００３６】
そして、時刻ｔ７において、ノードＢの電圧が基準電圧Ｖrefを下回ると、コンパレータＣＭＰ２の出力信号ＣＭＰ２outがＨレベルからＬレベルに遷移し、これに同期して補正後入力信号１００ａがＬレベルからＨレベルに遷移する。図２に示す信号２６outが立ち上がるタイミングでＤフリップフロップ２７から出力される補正後入力信号１００ａが反転するからである。
ここで、時刻ｔ６から時刻ｔ７までの期間は、タイミング補正回路１００にパルス幅変調信号ＰＷＭinの立ち上がりエッジが供給されてから、補正後入力信号１００ａの立ち上がりエッジが発生するまでの第１立ち上がり遅延時間Ｔｕ１である。
即ち、タイミング補正回路１００は、第２立ち下がり遅延時間Ｔｄ２と第１立ち上がり遅延時間Ｔｕ１とが等しくなるように、補正後入力信号１００ａの立ち上がりエッジを発生させている。
【００３７】
このように本実施形態では、補正後入力信号１００ａの立ち上がりエッジが出力バッファ回路１０２に入力されてから、出力信号１０２ａの立ち上がりエッジが得られるまでの第２立ち上がり遅延時間Ｔｕ２を第１のコンデンサＣａに記憶し、第２立ち上がり遅延時間Ｔｕ２と第１立ち下がり遅延時間Ｔｄ１（パルス幅変調信号ＰＷＭinの立ち下がりエッジから補正後入力信号１００ａの立ち下がりエッジまで）とが等しくなるように補正後入力信号１００ａの立ち下がりエッジを発生させた。
【００３８】
一方、補正後入力信号１００ａの立ち下がりエッジが出力バッファ回路１０２に入力されてから、出力信号１０２ａの立ち下がりエッジが得られるまでの第２立ち下がり遅延時間Ｔｄ２を第２のコンデンサＣｂに記憶し、第２立ち下がり遅延時間Ｔｄ２と第１立ち上がり遅延時間Ｔｕ１（パルス幅変調信号ＰＷＭinの立ち上がりエッジから補正後入力信号１００ａの立ち上がりエッジまで）とが等しくなるように補正後入力信号１００ａの立ち上がりエッジを発生させた。
この結果、以下に示す式（１）及び式（２）が成立する。
Ｔｕ２＝Ｔｄ１……（１）
Ｔｄ２＝Ｔｕ１……（２）
また、式（１）及び式（２）より、以下に示す式（３）が得られる。
Ｔｕ１＋Ｔｕ２＝Ｔｄ１＋Ｔｄ２……（３）
【００３９】
ここで、ディレイ補正回路１００と出力バッファ回路１０２とを一体として、これらを信号処理回路と捉えると、信号処理回路の立ち上がり遅延時間Ｔｕ１２は、第１立ち上がり遅延時間Ｔｕ１と第２立ち上がり遅延時間Ｔｕ２の合計となり、信号処理回路の立ち下がり遅延時間Ｔｄ１２は、第１立ち下がり遅延時間Ｔｄ１と第２立ち下がり遅延時間Ｔｄ２の合計となる。
よって、式（３）から式（４）が得られる。
Ｔｕ１２＝Ｔｄ１２……（４）
【００４０】
即ち、ディレイ補正回路１００は、パルス幅変調信号ＰＷＭinの立ち下がりエッジが発生してから第１のコンデンサＣａに記憶した第２立ち上がり遅延時間Ｔｕ２に相当する時間（Ｔｄ１）が経過すると、補正後入力信号１００ａの立ち下がりエッジを発生させ、パルス幅変調信号ＰＷＭinの立ち上がりエッジが発生してから第２のコンデンサＣｂに記憶した第２立ち下がり遅延時間Ｔｄ２に相当する時間（Ｔｕ１）が経過すると、補正後入力信号１００ａの立ち上がりエッジを発生させる機能がある。
出力バッファ回路１０２における、第２立ち上がり遅延時間Ｔｕ２が第２立ち下がり遅延時間Ｔｄ２よりも大きい場合を一例として図２に示した。このように第２立ち上がり遅延時間Ｔｕ２と第２立ち下がり遅延時間Ｔｄ２とが一致しなくても、全体の立ち上がり遅延時間Ｔｕ１２と立ち下がり遅延時間Ｔｄ１２とが等しくなるようにディレイ補正回路１００が動作するので、簡易な構成で出力信号１０２ａの歪みを大幅に低減することが可能となる。
【００４１】
＜２．第２実施形態＞
次に、本発明の第２実施形態に係るディレイ補正回路１０４を説明する。図３は、ディレイ補正回路１０４の構成を示す回路図であり、図４は、そのタイミングチャートである。
第１実施形態では、第２立ち上がり遅延時間Ｔｕ２を記憶する第１のコンデンサＣａと、第２立ち下がり遅延時間Ｔｄ２を記憶する第２のコンデンサＣｂとを用いたが、第２実施形態では、これらの替わりに第３のコンデンサＣｃを用いる。第３のコンデンサＣｃには、後述するように第２立ち上がり遅延時間Ｔｕ２を記憶するとともに、第２立ち下がり遅延時間Ｔｄ２を記憶する機能がある。
【００４２】
また、ディレイ補正回路１０４は、第１充放電制御部１０Ａ及び第２充放電制御部１０Ｂの替わりに、第３充放電制御部１０Ｃを備える。第３充放電制御部１０Ｃは第３のコンデンサＣｃに対する電荷の充放電を制御する。第３充放電制御部１０Ｃは、スイッチ３４、スイッチ３５、第５電流源５５、第６電流源５６、アンド回路３２及びアンド回路３３を備える。第５電流源５５は高電位電源ＡＶＤＤが供給される電源線Ｌ１とスイッチ３４との間に設けられ、第６電流源５６は低電位電源ＡＶＳＳが供給される電源線Ｌ２とスイッチ３５との間に設けられる。なお、第５電流源５５の吐き出す電流の大きさと、第６電流源５６の吸い込む電流の大きさは等しい。
【００４３】
出力バッファ回路１０２の出力信号１０２ａはディレイ補正回路１０４の入力にフィードバックされる。インバータ３０は、出力信号１０２ａを反転した反転信号３０outをアンド回路３２の一方の入力に供給する。アンド回路３２の他方の入力にはパルス幅変調信号ＰＷＭinが供給される。
一方、アンド回路３３には、インバータ３１を介してパルス幅変調信号ＰＷＭinを反転した反転信号３１out及び出力信号１０２ａが供給される。
アンド回路３２の出力信号３２outは、スイッチ３４の制御入力端子に接続されており、出力信号３２outがＨレベルの時にスイッチ３４がオン状態となる。また、アンド回路３３の出力信号３３outは、スイッチ３５の制御入力端子に接続されており、出力信号３２outがＨレベルの時にスイッチ３５がオン状態となる。
【００４４】
スイッチ３４とスイッチ３５とが接続されるノードＣには、第３のコンデンサＣｃが接続されており、スイッチ３４がオン状態の時に、第３のコンデンサＣｃは高電位電源ＡＶＤＤから充電される。また、スイッチ３５がオン状態の時に、第３のコンデンサＣｃは低電位電源ＡＶＳＳに向けて放電される。
ノードＣは、コンパレータＣＭＰ３のプラス端子に接続されており、コンパレータＣＭＰ３は、マイナス端子に接続された基準電圧Ｖrefの値よりもプラス端子の値が小さい時にＬレベルを出力し、マイナス端子に接続された基準電圧Ｖrefの値よりもプラス端子の値が大きい時にＨレベルを出力する。本実施形態においては、基準電圧Ｖrefの値は、ＡＶＤＤ＞Ｖref＞ＡＶＳＳとなるように設定されている。
また、コンパレータＣＭＰ３のプラス端子とマイナス端子との間には、スイッチ３６が接続されており、本実施形態のディレイ補正回路１０４が停止状態の時にスイッチ３６がオン状態になるように外部から制御信号ＣＴＬが供給される。
【００４５】
次に、図４に示すディレイ補正回路１０４のタイミングチャートを参照して、その動作を説明する。まず、時刻ｔ0において、パルス幅変調信号ＰＷＭinがＬレベルからＨレベルに立上ると、アンド回路３２の出力信号３２outがＬレベルからＨレベルに立ち上がり、スイッチ３４がオン状態となる。その結果、第３のコンデンサＣｃへの充電が開始される。本実施形態では、コンパレータＣＭＰ３の基準電圧Ｖrefは、高電位電源ＡＶＤＤと低電位電源ＡＶＳＳとの間の値に設定されているので、第３のコンデンサＣｃの電圧が基準電圧Ｖrefを超えるまではコンパレータＣＭＰ３の出力である補正後入力信号１００ａはＬレベルとなる。そして、時刻ｔ１において、ノードＣの電圧が基準電圧Ｖrefを越えると、補正後入力信号１００ａはＬレベルからＨレベルに遷移する。なお、時刻ｔ0から時刻ｔ１までの第３のコンデンサＣｃの充電期間は、後述するように出力バッファ回路１０２における第２立ち下がり遅延時間Ｔｄ２と等しい期間である。
【００４６】
補正後入力信号１００ａは出力バッファ回路１０２に入力される。出力バッファ回路１０２においては、時刻ｔ１から第２立ち上がり遅延時間Ｔｕ２が経過した時刻ｔ２において出力信号１０２ａの論理レベルがＬレベルからＨレベルに立ち上がる。すると、時刻ｔ２においてアンド回路３２の出力信号３２outがＨレベルからＬレベルに立ち下がる。その結果、スイッチ３４がオフ状態となり、第３のコンデンサＣｃへの充電は終了する。上述した第１実施形態と同様にディレイ補正回路１０４と出力バッファ回路１０２とを一体として捉えた信号処理回路を想定し、その信号処理回路の立ち上がり遅延時間をＴｕ１２と表し、立ち下がり遅延時間をＴｄ１２と表す。第３のコンデンサＣｃは、第１立ち上がり遅延時間Ｔｕ１と第２立ち上がり遅延時間Ｔｕ２を併せた立ち上がり遅延時間Ｔｕ１２において充電されることになる。第３のコンデンサＣｃは、立ち上がり遅延時間Ｔｕ１２に相当する電圧Ｖｘを時刻ｔ２から時刻ｔ３まで保持（記憶）する。
【００４７】
次に、時刻ｔ３において、パルス幅変調信号ＰＷＭinがＨレベルからＬレベルに遷移すると、アンド回路３３の出力信号３３outがＬレベルからＨレベルに立ち上がり、スイッチ３５がオン状態となる。その結果、第３のコンデンサＣｃの放電が開始される。本実施形態では、コンパレータＣＭＰ３の基準電圧Ｖrefは、高電位電源ＡＶＤＤと低電位電源ＡＶＳＳとの間の値に設定されているので、ノードＣの電圧が基準電圧Ｖrefよりも低くなるまではコンパレータＣＭＰ３の出力たる補正後入力信号１００ａはＨレベルとなる。
【００４８】
上述したように、第５電流源５５の吐き出す電流の大きさと、第６電流源５６の吸い込む電流の大きさは等しいから、第３のコンデンサＣｃが基準電圧Ｖrefを越えから充電される期間である第２立ち上がり遅延時間Ｔｕ２と、第１立ち下がり遅延時間Ｔｄ１とが等しくなる。換言すれば、等しくなるように補正後入力信号１００ａの立ち下がりエッジを発生させている。
【００４９】
そして、時刻ｔ４において、ノードＣの電圧が基準電圧Ｖrefよりも低くなった時に、補正後入力信号１００ａはＨレベルからＬレベルに遷移する。補正後入力信号１００ａの立ち下がりエッジが出力バッファ回路１０２に入力されると、出力バッファ回路１０２においては、時刻ｔ４から時刻ｔ５までの第２立ち下がり遅延時間Ｔｄ２が発生し、時刻ｔ５において出力バッファ回路１０２の出力信号１０２ａがＨレベルからＬレベルに立ち下がる。このタイミングで、アンド回路３３の出力信号３３outがＨレベルからＬレベルに遷移する。その結果、スイッチ３５がオフ状態となり、第３のコンデンサＣｃの放電は終了する。つまり、第３のコンデンサＣｃは、第１立ち下がり遅延時間Ｔｄ１と第２立ち下がり遅延時間Ｔｄ２と併せた立ち下がり遅延時間Ｔｄ１２において放電されることになる。
【００５０】
次に、時刻ｔ６において、パルス幅変調信号ＰＷＭinがＬレベルからＨレベルに立ち上がると、アンド回路３２の出力信号３２outがＬレベルからＨレベルに立ち上がり、スイッチ３４がオン状態となって、第３のコンデンサＣｃの充電が開始される。上述したように、第３のコンデンサＣｃが基準電圧Ｖrefよりも低くなってから放電される期間は、第２立ち下がり遅延時間Ｔｄ２と等しいから、放電が終了した状態から、第３のコンデンサＣｃの電圧が基準電圧Ｖrefを超えるまでの第１立ち上がり遅延時間Ｔｕ１は第２立ち下がり遅延時間Ｔｄ２と等しい。
【００５１】
そして、時刻ｔ７において、ノードＣの電圧が基準電圧Ｖrefを超えると、コンパレータＣＭＰ３の出力信号１００ａはＬレベルからＨレベルに立ち上がる。このように時刻ｔ７において立ち上がりエッジを有する補正後入力信号１００ａは、出力バッファ回路１０２に入力される。その結果、出力バッファ回路１０２においては、時刻ｔ７から第２立ち上がり遅延時間Ｔｕ２が経過した時刻ｔ８において、出力信号１０２ａがＬレベルからＨレベルに立ち上がる。
【００５２】
そして、この立ち上がりエッジに同期して、アンド回路３２の出力信号３２outがＨレベルからＬレベルに立ち下がる。その結果、スイッチ３４がオフ状態となり、第３のコンデンサＣｃへの充電は終了する。つまり、第３のコンデンサＣｃは、ディレイ補正回路１０４の第１立ち上がり遅延時間Ｔｕ１と出力バッファ回路１０２の第１立ち上がり遅延時間Ｔｕ２の合計である立ち上がり遅延時間Ｔｕ１２を電圧に変換して記憶し、立ち上がり遅延時間Ｔｕ１２と等しくなるように立ち下がり遅延時間Ｔｄ１２を設定する。よって、以下の式（５）が成り立つ。
Ｔｕ１２＝Ｔｄ１２…（５）
【００５３】
この結果、パルス幅変調信号ＰＷＭinの立ち上がりタイミングから出力バッファ回路１０２の出力信号１０２ａの立ち上がりタイミングまでの時間と、パルス幅変調信号ＰＷＭinの立ち下がりタイミングから出力バッファ回路１０２の出力信号１０２ａの立ち下がりタイミングまでの時間とが等しくなる。換言すれば、ディレイ補正回路１０４は、パルス幅変調信号ＰＷＭinの立ち下がりエッジが発生してから、第３のコンデンサＣｃに記憶した立ち上がり遅延時間Ｔｕ１２に相当する時間（Ｔｄ１２）が経過すると、出力バッファ回路１０２の出力信号１０２ａの立ち下がりエッジが発生するように補正後入力信号１００ａの立ち下がりエッジを発生させる機能がある。
【００５４】
よって、パルス幅変調信号ＰＷＭinのデューティ比と出力信号１０２ａのデューティ比とを一致させることができ、歪みを大幅に低減することが可能となる。さらに、  また、立ち上がり遅延時間の入力補正と、立ち下がり遅延時間の入力補正とを、一つのコンデンサの充放電によって行うようにしたので、回路規模を低減することができる。
【００５５】
なお、上述した第１実施形態及び第２実施形態において、ディレイ補正回路１００及び１０４と出力バッファ回路１０２の間にレベルシフト回路を設けてもよい。また、出力バッファ回路１０２の出力信号１０２ａをレベルシフト回路によってレベルシフトした後、ディレイ補正回路１００及び１０４の入力にフィードバックしてもよい。
【符号の説明】
【００５６】
１０Ａ〜１０Ｃ……第１〜３充放電制御部、１０,１１,１３,１４,３４，３５……スイッチ、５１〜５６……第１〜第６電流源、１００,１０４……ディレイ補正回路、１０２……出力バッファ回路、ＣＭＰ１〜ＣＭＰ３……コンパレータ、Ｔｄ１,Ｔｄ２……第１及び第２立ち下がり遅延時間、Ｔｕ１,Ｔｕ２……第１及び第２立ち上がり遅延時間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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