(57)【要約】【課題】本発明は、静電気検出回路を提供することを目的とする。【解決手段】本発明の静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。【選択図】図１
2013080914.tif 000002
【特許請求の範囲】
【請求項１】
電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、
前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存することを特徴とする静電気検出回路。
【請求項２】
前記レジスターの第一端は、前記スイッチユニットを介して前記電源線に接続され、
前記レジスターの第二端は、前記接地線に接続されることを特徴とする請求項１に記載の静電気検出回路。
【請求項３】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のＰＭＯＳトランジスターを備え、
各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
前記電源線は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
前記レジスターの第一端は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続されることを特徴とする請求項２に記載の静電気検出回路。
【請求項４】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のＮＭＯＳトランジスターを備え、
各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続され、
前記電源線は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
前記レジスターの第一端は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続されることを特徴とする請求項２に記載の静電気検出回路。
【請求項５】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のＰＭＯＳトランジスター及び少なくとも１つのＮＭＯＳトランジスターを備え、
前記電源線は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
前記ＰＭＯＳトランジスターに隣り合う前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、
前記レジスターの第一端は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続されることを特徴とする請求項２に記載の静電気検出回路。
【請求項６】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された少なくとも１つのＰＭＯＳトランジスター及び複数のＮＭＯＳトランジスターを備え、
各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
前記電源線は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
前記ＮＭＯＳトランジスターと隣り合う前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続され、
前記レジスターの第一端は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続されることを特徴とする請求項２に記載の静電気検出回路。
【請求項７】
前記スイッチユニットは、前記電源線と前記レジスターとの間に直列に接続された複数のダイオードを備え、
前記電源線は、隣り合う前記ダイオードの陰極に接続され、
各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、
各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続され、
前記レジスターの第一端は、隣り合う前記ダイオードの陽極に接続されることを特徴とする請求項２に記載の静電気検出回路。
【請求項８】
前記レジスターの第一端は、前記電源線に接続され、前記レジスターの第二端は、前記スイッチユニットを介して前記接地線に接続されることを特徴とする請求項１に記載の静電気検出回路。
【請求項９】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のＰＭＯＳトランジスターを備え、
各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
前記レジスターの第二端は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
前記接地線は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続されることを特徴とする請求項８に記載の静電気検出回路。
【請求項１０】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のＮＭＯＳトランジスターを備え、
各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続され、
前記レジスターの第二端は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
前記接地線は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続されることを特徴とする請求項８に記載の静電気検出回路。
【請求項１１】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のＰＭＯＳトランジスター及び少なくとも１つのＮＭＯＳトランジスターを備え、
前記レジスターの第二端は、隣り合うＰＭＯＳトランジスターのソース電極に接続され、
各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
前記ＰＭＯＳトランジスターに隣り合う前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、
前記接地線は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続されることを特徴とする請求項８に記載の静電気検出回路。
【請求項１２】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された少なくとも１つのＰＭＯＳトランジスター及び複数のＮＭＯＳトランジスターを備え、
各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
前記レジスターの第二端は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続され、
前記ＮＭＯＳトランジスターに隣り合う前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、
各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続され、
前記接地線は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続されることを特徴とする請求項８に記載の静電気検出回路。
【請求項１３】
前記スイッチユニットは、前記レジスターと前記接地線との間に直列に接続された複数のダイオードを備え、前記レジスターの第二端は、隣り合う前記ダイオードの陰極に接続され、各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続され、前記接地線は、隣り合う前記ダイオードの陽極に接続されることを特徴とする請求項８に記載の静電気検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気検出回路に関するものである。
【背景技術】
【０００２】
集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ，ＩＣ）を設計する際、静電気によるＩＣの損害を免れるために、静電気検出回路によって静電気の発生を検出し、且つＩＣ内部の静電気保護回路を動作させて、接地することにより静電気を除去する。
【０００３】
静電気の発生は一定時間持続するので、大部分の静電気検出回路は、充電時間定数に基づいて設計される。従来の静電気検出回路は、レジスター及びキャパシターを利用して、必要な充電時間定数（Ｔ＝ＲＣ）を実現する。しかし、静電気の発生時間は少なくとも２００ｎｓ以上であるので、静電気検出回路はサイズの大きなレジスター又はキャパシターを必要とするが、大きいレジスター又はキャパシターは、電気回路基板の大きい面積を占用する。従って、実際適応する場合のＩＣは、設計寸法の制約を受け、且つレジスター及びキャパシターを利用する静電気検出回路は充電時間定数の周期中に操作可能であり、比較的大きい局限性を有する
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、前記課題を解決し、充電時間定数に制限されない静電気検出回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。
【発明の効果】
【０００６】
従来の技術に比べて、本発明の静電気検出回路は、１つのスイッチユニットで従来の技術におけるキャパシターを取り替えるので、充電時間定数に制限されなく、電源線に静電気が存在すると、スイッチユニットはオンされて、レジスターの両端に検出電圧が生じ、従って静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存して、静電気が引き起こすＩＣに対する悪影響を免れる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第一実施形態に係る静電気検出回路のブロック図である。
【図２】図１に示す静電気検出回路の第一実施例の回路図である。
【図３】図１に示す静電気検出回路の第二実施例の回路図である。
【図４】図１に示す静電気検出回路の第三実施例の回路図である。
【図５】図１に示す静電気検出回路の第四実施例の回路図である。
【図６】本発明の第二実施形態に係る静電気検出回路のブロック図である。
【図７】図６に示す静電気検出回路の第一実施例の回路図である。
【図８】図６に示す静電気検出回路の第二実施例の回路図である。
【図９】図６に示す静電気検出回路の第三実施例の回路図である。
【図１０】図６に示す静電気検出回路の第四実施例の回路図である。
【図１１】図１又は図６に示す静電気検出回路が複数のバッファーをさらに備える場合の回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態について説明する。
【０００９】
図１は、本発明の実施形態に係る静電気検出回路１０のブロック図である。前記静電気検出回路１０は、レジスターＲ１及びスイッチユニット１２を備える。前記レジスターＲ１の第一端は、前記スイッチユニット１２を介して電源線ＶＤＤに接続され、前記レジスターＲ１の第二端は、接地線ＶＳＳに接続される。前記電源線ＶＤＤに静電気が存在する場合、前記スイッチユニット１２はオンされて、前記レジスターＲ１の両端に検出電圧が生じる。前記検出電圧は、静電気保護回路３０を動作させて静電気を除去するか、又は制御回路３０を動作させてデータを保存して、データを失わないようにする。
【００１０】
図２は、図１に示す静電気検出回路の第一実施例の回路図である。本実施例において、前記スイッチユニット１２は、前記電源線ＶＤＤと前記レジスターＲ１との間に直列に接続された複数のＰＭＯＳトランジスターＱＰ１、ＱＰ２、…ＱＰｎを備える。前記電源線ＶＤＤは、隣り合う前記ＰＭＯＳトランジスターＱＰ１のソース電極に接続される。各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続される。前記レジスターＲ１の第一端は、隣り合う前記ＰＭＯＳトランジスターＱＰｎのドレイン電極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ＰＭＯＳトランジスターＱＰ１、ＱＰ２、…ＱＰｎは全てオンされて、前記レジスターＲ１の両端に検出電圧が生じる。前記電源線ＶＤＤに静電気が存在しない場合、複数の前記ＰＭＯＳトランジスターＱＰ１、ＱＰ２、…ＱＰｎは全てカットオフされて、前記レジスターＲ１の両端に検出電圧が生じない。  
【００１１】
図３は、図１に示す静電気検出回路の第二実施例の回路図である。本実施例において、前記スイッチユニット１２は、前記電源線ＶＤＤと前記レジスターＲ１との間に直列に接続された複数のＮＭＯＳトランジスターＱＮ１、ＱＮ２、…ＱＮｎを備える。前記電源線ＶＤＤは、隣り合う前記ＮＭＯＳトランジスターＱＮ１のドレイン電極に接続される。各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続される。前記レジスターＲ１の第一端は、隣り合う前記ＮＭＯＳトランジスターＱＮｎのソース電極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ＮＭＯＳトランジスターＱＮ１、ＱＮ２、…ＱＮｎは全てオンされて、前記レジスターＲ１の両端に検出電圧が生じる。前記電源線ＶＤＤに静電気が存在しない場合、複数の前記ＮＭＯＳトランジスターＱＮ１、ＱＮ２、…ＱＮｎは全てカットオフされて、前記レジスターＲ１の両端に検出電圧が生じない。  
【００１２】
図４は、図１に示す静電気検出回路の第三実施例の回路図である。本実施例において、前記スイッチユニット１２は、前記電源線ＶＤＤと前記レジスターＲ１との間に直列に接続された複数のＰＭＯＳトランジスターＱｐ１、Ｑｐ２、…Ｑｐｎ及び複数のＮＭＯＳトランジスターＱｎ１、Ｑｎ２、…Ｑｎｎを備える。前記電源線ＶＤＤは、隣り合うＰＭＯＳトランジスターＱｐ１のソース電極に接続される。各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続される。前記ＰＭＯＳトランジスターの数は、１つであってもよい。前記ＰＭＯＳトランジスターＱｐｎのドレイン電極は、前記ＮＭＯＳトランジスターＱｎ１のドレイン電極に接続される。各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続される。前記ＮＭＯＳトランジスターの数は、１つであってもよい。前記レジスターＲ１の第一端は、隣り合う前記ＮＭＯＳトランジスターＱｎｎのソース電極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ＰＭＯＳトランジスターＱｐ１、Ｑｐ２、…Ｑｐｎ及び複数の前記ＮＭＯＳトランジスターＱｎ１、Ｑｎ２、…Ｑｎｎは全てオンされて、前記レジスターＲ１の両端に検出電圧が生じる。前記電源線ＶＤＤに静電気が存在しない場合、複数の前記ＰＭＯＳトランジスターＱｐ１、Ｑｐ２、…Ｑｐｎ及び複数の前記ＮＭＯＳトランジスターＱｎ１、Ｑｎ２、…Ｑｎｎは全てカットオフされて、前記レジスターＲ１の両端に検出電圧が生じない。  
【００１３】
図５は、図１に示す静電気検出回路の第四実施例の回路図である。本実施例において、前記スイッチユニット１２は、前記電源線ＶＤＤと前記レジスターＲ１との間に直列に接続された複数のダイオードＤ１、Ｄ２、…Ｄｎを備える。前記電源線ＶＤＤは、隣り合う前記ダイオードＤ１の陰極に接続される。各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続される。前記レジスターＲ１の第一端は、隣り合う前記ダイオードＤｎの陽極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ダイオードＤ１、Ｄ２、…Ｄｎは逆方向導通されて、前記レジスターＲ１の両端に検出電圧が生じる。
【００１４】
図６は、本発明の第二実施形態に係る静電気検出回路２０のブロック図である。前記静電気検出回路２０は、レジスターＲ２及びスイッチユニット２４を備える。前記レジスターＲ２の第一端は、前記電源線ＶＤＤに接続され、前記レジスターＲ２の第二端は、前記スイッチユニット２４を介して接地線ＶＳＳに接続される。前記電源線ＶＤＤに静電気が存在する場合、前記スイッチユニット２４はオンされて、前記レジスターＲ２の両端に検出電圧が生じる。前記検出電圧は、静電気保護回路３０を動作させて静電気を除去するか、又は制御回路３０を動作させてデータを保存して、データを失わないようにする。
【００１５】
図７は、図６に示す静電気検出回路の第一実施例の回路図である。本実施例において、前記スイッチユニット２４は、前記レジスターＲ２と前記接地線ＶＳＳとの間に直列に接続された複数のＰＭＯＳトランジスターＱＰ１、ＱＰ２、…ＱＰｎを備える。前記レジスターＲ２の第二端は、隣り合う前記ＰＭＯＳトランジスターＱＰ１のソース電極に接続される。各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続される。前記接地線ＶＳＳは、隣り合うＰＭＯＳトランジスターＱＰｎのドレイン電極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ＰＭＯＳトランジスターＱＰ１、ＱＰ２、…ＱＰｎは全てオンされて、前記レジスターＲ２の両端に検出電圧が生じる。前記電源線ＶＤＤに静電気が存在しない場合、複数の前記ＰＭＯＳトランジスターＱＰ１、ＱＰ２、…ＱＰｎは全てカットオフされて、前記レジスターＲ２の両端に検出電圧が生じない。  
【００１６】
図８は、図６に示す静電気検出回路の第二実施例の回路図である。本実施例において、前記スイッチユニット２４は、前記レジスターＲ２と前記接地線ＶＳＳとの間に直列に接続された複数のＮＭＯＳトランジスターＱＮ１、ＱＮ２、…ＱＮｎを備える。前記レジスターＲ２の第二端は、隣り合う前記ＮＭＯＳトランジスターＱＮ１のドレイン電極に接続される。各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続される。前記接地線ＶＳＳは、隣り合うＮＭＯＳトランジスターＱＮｎのソース電極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ＮＭＯＳトランジスターＱＮ１、ＱＮ２、…ＱＮｎは全てオンされて、前記レジスターＲ２の両端に検出電圧が生じる。前記電源線ＶＤＤに静電気が存在しない場合、複数の前記ＮＭＯＳトランジスターＱＮ１、ＱＮ２、…ＱＮｎは全てカットオフされて、前記レジスターＲ２の両端に検出電圧が生じない。  
【００１７】
図９は、図６に示す静電気検出回路の第三実施例の回路図である。本実施例において、前記スイッチユニット２４は、前記レジスターＲ２と前記接地線ＶＳＳとの間に直列に接続された複数のＰＭＯＳトランジスターＱｐ１、Ｑｐ２、…Ｑｐｎ及び複数のＮＭＯＳトランジスターＱｎ１、Ｑｎ２、…Ｑｎｎを備える。前記レジスターＲ２の第二端は、隣り合う前記ＰＭＯＳトランジスターＱｐ１のソース電極に接続される。各々の前記ＰＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのソース電極は、隣り合う前記ＰＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＰＭＯＳトランジスターのドレイン電極は、隣り合う前記ＰＭＯＳトランジスターのソース電極に接続される。前記ＰＭＯＳトランジスターの数は、１つであってもよい。前記ＰＭＯＳトランジスターＱｐｎのドレイン電極は、前記ＮＭＯＳトランジスターＱｎ１のドレイン電極に接続される。各々の前記ＮＭＯＳトランジスターのゲート電極は自身のドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのソース電極は、隣り合う前記ＮＭＯＳトランジスターのドレイン電極に接続され、各々の前記ＮＭＯＳトランジスターのドレイン電極は、隣り合う前記ＮＭＯＳトランジスターのソース電極に接続される。前記ＮＭＯＳトランジスターの数は、１つであってもよい。前記接地線ＶＳＳは、隣り合うＮＭＯＳトランジスターＱｎｎのソース電極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ＰＭＯＳトランジスターＱｐ１、Ｑｐ２、…Ｑｐｎ及び複数の前記ＮＭＯＳトランジスターＱｎ１、Ｑｎ２、…Ｑｎｎは全てオンされて、前記レジスターＲ２の両端に検出電圧が生じる。前記電源線ＶＤＤに静電気が存在しない場合、複数の前記ＰＭＯＳトランジスターＱｐ１、Ｑｐ２、…Ｑｐｎ及び複数の前記ＮＭＯＳトランジスターＱｎ１、Ｑｎ２、…Ｑｎｎは全てカットオフされて、前記レジスターＲ２の両端に検出電圧が生じない。
【００１８】
図１０は、図６に示す静電気検出回路の第四実施例の回路図である。本実施例において、前記スイッチユニット２４は、前記レジスターＲ２と前記接地線ＶＳＳとの間に直列に接続された複数のダイオードＤ１、Ｄ２、…Ｄｎを備える。前記レジスターＲ２の第二端は、隣り合う前記ダイオードＤ１の陰極に接続される。前記接地線ＶＤＤは、隣り合う前記ダイオードＤｎの陽極に接続される。各々の前記ダイオードの陰極は、隣り合う前記ダイオードの陽極に接続され、各々の前記ダイオードの陽極は、隣り合う前記ダイオードの陰極に接続される。前記電源線ＶＤＤに静電気が存在する場合、複数の前記ダイオードＤ１、Ｄ２、…Ｄｎは逆方向導通されて、前記レジスターＲ２の両端に検出電圧が生じる。
【００１９】
前記静電気検出回路１０又は２０は、１つのスイッチユニットで従来の技術におけるキャパシターを取り替えるので、充電時間定数に制限されない。電源線に静電気が存在すると、スイッチユニットはオンされて、レジスターの両端に検出電圧が生じ、従って静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存して、静電気がＩＣに対する悪い影響を免れる。
【００２０】
図１１を参照すると、図１に示す静電気検出回路１０又は図６に示す静電気検出回路２０と同様の静電気検出回路４０は、複数のバッファーＢ１、Ｂ２、…Ｂｎをさらに備える。前記静電気検出回路４０は、レジスターとスイッチユニットとの間に接続されて検出電圧を出力するために用いられる検出出力端４２を備え、複数の前記バッファーＢ１、Ｂ２、…Ｂｎは、前記検出出力端４２と静電気保護回路又は制御回路３０との間に直列に接続される。複数の前記バッファーＢ１、Ｂ２、…Ｂｎは、電源線ＶＤＤと接地線ＶＳＳとの間に接続されている。
【００２１】
各々の前記バッファーは、第一電源入力端、第二電源入力端、入力端及び出力端を備える。前記検出出力端４２は、隣り合う前記バッファーＢ１の入力端に接続される。各々の前記バッファーの第一電源入力端は、前記電源線ＶＤＤに接続され、各々の前記バッファーの第二電源入力端は、前記接地線ＶＳＳに接続され、各々の前記バッファーの入力端は、隣り合うバッファーの出力端に接続され、各々の前記バッファーの出力端は、隣り合う前記バッファーの入力端に接続される。前記静電気保護回路又は制御回路３０は、隣り合う前記バッファーＢｎの出力端に接続される。
【００２２】
各々の前記バッファーは、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを備え、各々の前記バッファーのＰＭＯＳトランジスターのゲート電極及びＮＭＯＳトランジスターのゲート電極は、前記バッファーの入力端に接続され、各々の前記バッファーのＰＭＯＳトランジスターのソース電極は、前記電源線ＶＤＤに接続され、各々の前記バッファーのＰＭＯＳトランジスターのドレイン電極は、各々の前記バッファーのＮＭＯＳトランジスターのドレイン電極に接続され、各々の前記バッファーのＮＭＯＳトランジスターのソース電極は、前記接地線ＶＳＳに接続される。各々の前記バッファーの出力端は、隣り合う前記バッファーの入力端に接続される。例えば、前記バッファーＢ１は、入力端Ｂ１１、出力端Ｂ１２、ＰＭＯＳトランジスターＱｐ１及びＮＭＯＳトランジスターＱｎ１を備える。前記ＰＭＯＳトランジスターＱｐ１のゲート電極及び前記ＮＭＯＳトランジスターＱｎ１のゲート電極は、前記バッファーＢ１の入力端Ｂ１１に接続され、前記ＰＭＯＳトランジスターＱｐ１のソース電極は、前記電源線ＶＤＤに接続され、前記ＰＭＯＳトランジスターＱｐ１のドレイン電極は、前記ＮＭＯＳトランジスターＱｎ１のドレイン電極に接続され、前記ＮＭＯＳトランジスターＱｎ１のソース電極は、前記接地線ＶＳＳに接続され、前記バッファーＢ１の出力端は、前記バッファーＢ２の入力端Ｂ２１に接続される。
【００２３】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、自身の要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の技術的範囲は、添付の特許請求の範囲によって決まる。
【符号の説明】
【００２４】
１０，２０，４０  静電気検出回路
１２，２４  スイッチユニット
３０  静電気保護回路/制御回路
Ｒ１，Ｒ２  レジスター
ＶＤＤ  電源線
ＶＳＳ  接地線
ＱＰ１，ＱＰ２，…，ＱＰｎ，Ｑｐ１，Ｑｐ２，…，Ｑｐｎ  ＰＭＯＳトランジスター
ＱＮ１，ＱＮ２，…，ＱＮｎ，Ｑｎ１，Ｑｎ２，…，Ｑｎｎ  ＮＭＯＳトランジスター
Ｄ１，Ｄ２，…，Ｄｎ  ダイオード
Ｂ１，Ｂ２，…，Ｂｎ  バッファー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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