(57)【要約】【課題】閾値電圧のばらつきを低減できる炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置１０は、基板１１と、基板１１上に設けられ、主表面１３Ａと、主表面１３Ａと交差する厚さ方向とを有する炭化珪素層４とを含む。炭化珪素層４は、チャネル層７と、ソース領域１５と、ドレイン領域１７と、ソース領域１５とドレイン領域１７との間において、ゲート領域１６Ｒとを含む。ゲート領域１６Ｒはチャネル層７に対して、第１の導電型と異なる第２の導電型を有するようにエピタキシャル成長されている。【選択図】図１
2013080763.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層とを備え、
前記炭化珪素層は、
第１の導電型を有するチャネル層と、
前記第１の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びているソース領域と、
前記第１の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びており、前記厚さ方向と交差する対向方向において前記ソース領域との間に前記チャネル層を挟んでいるドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記厚さ方向に沿って前記主表面から前記チャネル層中に突き出るように延びるゲート領域とを含み、
前記ゲート領域は前記チャネル層に対して、前記第１の導電型と異なる第２の導電型を有するようにエピタキシャル成長されている、炭化珪素半導体装置。
【請求項２】
前記第１の導電型はｎ型である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ゲート領域が設けられた前記チャネル層上において、前記対向方向に沿って前記ソース領域および前記ドレイン領域の間をつなぎ、かつ前記第２導電型を有するエピタキシャル層をさらに備える、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記チャネル層は、第１の不純物濃度を有する第１の層と、前記第１の層の上に設けられ、前記ゲート領域によって貫通され、第２の不純物濃度を有する第２の層とを含み、前記第２の不純物濃度は前記第１の不純物濃度に比して高い、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域の前記対向方向に沿った寸法は、前記主表面から離れるにつれて小さくなっている、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
基板上に、第１の導電型を有する第１の層をエピタキシャルに形成する工程と、
前記第１の層の上に、前記第１の導電型と異なる第２の導電型を有するゲート層をエピタキシャルに形成する工程と、
前記ゲート層をパターニングすることによって、前記第１の層の一部の上にゲート領域を形成する工程と、
前記ゲート領域が設けられた前記第１の層上に、前記第１の導電型を有する第２の層をエピタキシャルに形成する工程と、
前記第２の層のうち前記ゲート領域上に位置する部分を除去することによって前記基板上に、前記第１および第２の層を有するチャネル層と、前記第２の層を貫通する前記ゲート領域とを有し、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層を形成する工程と、
前記炭化珪素層にソース領域およびドレイン領域を設ける工程とを備え、
前記ソース領域および前記ドレイン領域を設ける工程は、前記ソース領域および前記ドレイン領域の各々が前記第１の導電型を有しかつ前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びるように行われ、かつ、前記ソース領域および前記ドレイン領域が、前記厚さ方向と交差する対向方向において前記ソース領域と前記ドレイン領域との間に、前記チャネル層中に突き出るように延びる前記ゲート領域を挟むように行われる、炭化珪素半導体装置の製造方法。
【請求項７】
前記第１の導電型はｎ型である、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記炭化珪素層上に前記第２導電型を有するエピタキシャル層を形成する工程をさらに備え、前記ソース領域および前記ドレイン領域を設ける工程は前記ソース領域および前記ドレイン領域の各々が前記エピタキシャル層を貫通するように行われる、請求項６または７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第１および第２の層のそれぞれは第１および第２の不純物濃度を有し、前記第２の不純物濃度は前記第１の不純物濃度に比して高い、請求項６〜８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ゲート領域を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域の前記対向方向に沿った寸法が、前記主表面から離れるにつれて小さくなるように行われる、請求項６〜９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置およびその製造方法に関し、より特定的には、横型接合型電界効果トランジスタである炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高速なスイッチングが期待できるＳｉＣ（炭化珪素）トランジスタとして、ＲＥＳＵＲＦ−ＪＦＥＴ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ−Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：表面電界緩和接合型電界効果トランジスタ）が知られている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】玉祖秀人、他１０名，「ＳｉＣ高速トランジスタの開発」，第１７２号，ＳＥＩテクニカルレビュー，２００８年１月，ｐ．４０−４６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記ＲＥＳＵＲＦ−ＪＦＥＴでは、ゲート領域はイオン注入により形成される。この場合、イオン注入の深さの制御が難しいため、ゲート領域直下のチャネル層の厚みのばらつきや、ゲート領域とチャネル層との境界領域での不純物濃度のばらつきが大きくなる。そのため、閾値電圧が大きくばらついてしまう。
【０００５】
この発明は、上記のような課題を解決するために成されたものであり、閾値電圧のばらつきを低減できる炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る炭化珪素半導体装置は、基板と、基板上に設けられ、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層とを含む。炭化珪素層は、第１の導電型を有するチャネル層と、第１の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びているソース領域と、第１の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びており、厚さ方向と交差する対向方向においてソース領域との間にチャネル層を挟んでいるドレイン領域と、ソース領域とドレイン領域との間において、厚さ方向に沿って主表面からチャネル層中に突き出るように延びるゲート領域とを含む。ゲート領域はチャネル層に対して、第１の導電型と異なる第２の導電型を有するようにエピタキシャル成長されている。
【０００７】
ここで「基板上に設けられ」とは、基板上に直接設けられている場合と、基板上に他の層を介して設けられている場合とのいずれであってもよい。
【０００８】
仮にイオン注入によってゲート領域を作製するとすると、イオン注入の深さの制御が難しいため、ゲート領域直下のチャネル層の厚みのばらつきや、ゲート領域とチャネル層との境界領域での不純物濃度のばらつきが大きくなる。それゆえ、半導体装置の閾値電圧がばらついてしまう。一方、本発明に係る炭化珪素半導体装置によれば、ゲート領域はイオン注入ではなくエピタキシャル膜によって形成される。それゆえ、イオン注入に起因したばらつきが発生しないため、閾値電圧のばらつきを低減することができる。
【０００９】
上記の炭化珪素半導体装置において好ましくは、第１の導電型はｎ型である。
これによりチャネル層の導電型がｎ型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、オン抵抗が低減する。
【００１０】
上記の炭化珪素半導体装置において好ましくは、ゲート領域が設けられたチャネル層上において、対向方向に沿ってソース領域およびドレイン領域の間をつなぎ、かつ第２導電型を有するエピタキシャル層をさらに含む。
【００１１】
これにより、エピタキシャル層によってチャネル層上にＲＥＳＵＲＦ構造が設けられるので、ＲＥＳＵＲＦ構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、オン抵抗をより低減することができる。
【００１２】
上記の炭化珪素半導体装置において好ましくは、チャネル層は、第１の不純物濃度を有する第１の層と、第１の層の上に設けられ、ゲート領域によって貫通され、第２の不純物濃度を有する第２の層とを含む。第２の不純物濃度は第１の不純物濃度に比して高い。
【００１３】
閾値電圧は主に第１の層の第１の不純物濃度で決定されるため、第１の不純物濃度は要求される閾値電圧により決定される。一方、第２の層の第２の不純物濃度は、第１の層の第１の不純物濃度と比較して、閾値電圧に与える影響は小さい。そのため、第２の不純物濃度を第１の不純物濃度より高くすることで、閾値電圧に大きな影響を与えることなくオン抵抗を低くすることができる。
【００１４】
上記の炭化珪素半導体装置において好ましくは、厚さ方向および対向方向を含む断面視において、ゲート領域の対向方向に沿った寸法は、主表面から離れるにつれて小さくなっている。
【００１５】
これにより、ゲート領域近傍のチャネル部分の抵抗が低減するので、オン抵抗を低くすることができる。
【００１６】
本発明に係る炭化珪素半導体装置の製造方法は次の工程を有する。基板上に、第１の導電型を有する第１の層がエピタキシャルに形成される。第１の層の上に、第１の導電型と異なる第２の導電型を有するゲート層がエピタキシャルに形成される。ゲート層をパターニングすることによって、第１の層の一部の上にゲート領域が形成される。ゲート領域が設けられた第１の層上に、第１の導電型を有する第２の層がエピタキシャルに形成される。第２の層のうちゲート領域上に位置する部分を除去することによって基板上に、第１および第２の層を有するチャネル層と、第２の層を貫通するゲート領域とを有し、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層が形成される。炭化珪素層にソース領域およびドレイン領域が設けられる。ソース領域およびドレイン領域を設ける工程は、ソース領域およびドレイン領域の各々が第１の導電型を有しかつ主表面から厚さ方向に沿ってチャネル層中へ延びるように行われ、かつ、ソース領域およびドレイン領域が、厚さ方向と交差する対向方向においてソース領域とドレイン領域との間に、チャネル層中に突き出るように延びるゲート領域を挟むように行われる。
【００１７】
ここで「基板上に」とは、基板上に直接、という場合と、基板上に他の層を介して、という場合とのいずれであってもよい。
【００１８】
仮にイオン注入によってゲート領域を作製するとすると、イオン注入の深さの制御が難しいため、ゲート領域直下のチャネル層の厚みのばらつきや、ゲート領域とチャネル層との境界領域での不純物濃度のばらつきが大きくなる。それゆえ、半導体装置の閾値電圧がばらついてしまう。一方、本発明に係る炭化珪素半導体装置によれば、ゲート領域はイオン注入ではなくエピタキシャル膜によって形成される。それゆえ、イオン注入に起因したばらつきが発生しないため、閾値電圧のばらつきを低減することができる。
【００１９】
上記の炭化珪素半導体装置の製造方法において好ましくは、第１の導電型はｎ型である。
【００２０】
これによりチャネル層の導電型がｎ型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、オン抵抗が低減する。
【００２１】
上記の炭化珪素半導体装置の製造方法において好ましくは、炭化珪素層上に第２導電型を有するエピタキシャル層が形成される。ソース領域およびドレイン領域を設ける工程はソース領域およびドレイン領域の各々がエピタキシャル層を貫通するように行われる。
【００２２】
これにより、エピタキシャル層によってチャネル層上にＲＥＳＵＲＦ構造が設けられるので、ＲＥＳＵＲＦ構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、オン抵抗をより低減することができる。
【００２３】
上記の炭化珪素半導体装置の製造方法において好ましくは、第１および第２の層のそれぞれは第１および第２の不純物濃度を有する。第２の不純物濃度は第１の不純物濃度に比して高い。
【００２４】
閾値電圧は主に第１の層の第１の不純物濃度で決定されるため、第１の不純物濃度は要求される閾値電圧により決定される。一方、第２の層の第２の不純物濃度は、第１の層の第１の不純物濃度と比較して、閾値電圧に与える影響は小さい。そのため、第２の不純物濃度を第１の不純物濃度より高くすることで、閾値電圧に大きな影響を与えることなくオン抵抗を低くすることができる。
【００２５】
上記の炭化珪素半導体装置の製造方法において好ましくは、ゲート領域を形成する工程は、厚さ方向および対向方向を含む断面視において、ゲート領域の対向方向に沿った寸法が、主表面から離れるにつれて小さくなるように行われる。
【００２６】
これにより、ゲート領域近傍のチャネル部分の抵抗が低減するので、オン抵抗を低くすることができる。
【発明の効果】
【００２７】
上記のように本発明によれば、ゲート領域をエピタキシャル膜によって形成することで、閾値電圧のばらつきを低減することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に従った炭化珪素半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した炭化珪素半導体装置の製造方法を説明するためのフローチャートである。
【図３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図５】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図６】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図７】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図８】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図９】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１１】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１２】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１５】本発明に従った炭化珪素半導体装置の実施の形態２を示す断面模式図である。
【図１６】図１５に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【発明を実施するための形態】
【００２９】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００３０】
（実施の形態１）
図１に示すように、本実施の形態における炭化珪素半導体装置はｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）１０である。ＪＦＥＴ１０は、基板１１と、ｐ型層２および１２と、炭化珪素層４とを主に有している。基板１１は、上部表面１１Ａを有し、炭化珪素からなり、ｎ型（第１の導電型）を有する。炭化珪素層４は、ｐ型層２および１２を介して基板１１の上部表面１１Ａ上に設けられ、主表面１３Ａと、主表面１３Ａと交差する厚さ方向（図中、縦方向）とを有している。ｐ型層２は、電界緩和層である。ｐ型層１２は、ｐ型層２上に形成された耐圧保持層である。ｐ型層２、１２はｐ型であるＳｉＣからなる。ｐ型層２、ｐ型層１２の厚みは、たとえば、それぞれ０．５μｍ、１０μｍである。また、ｐ型層２、ｐ型層１２の不純物濃度は、たとえば、それぞれ５×１０16、１×１０16原子／ｃｍ3である。
【００３１】
なお、図１ではｐ型層２とｐ型層１２とが形成されているが、ｎ型基板１１の上部表面１１Ａ上に直接ｐ型層１２を形成してもよい。
【００３２】
炭化珪素層４は、チャネル層７と、ゲート領域１６Ｒと、ソース領域１５と、ドレイン領域１７とを有する。
【００３３】
チャネル層７は、ｎ型層である第１の層６とｎ型層である第２の層１３とを有している。第２の層１３の不純物濃度（第２の不純物濃度）は、第１の層６の不純物濃度（第１の不純物濃度）よりも高い。たとえば、第１の層６と第２の層１３の不純物濃度は、それぞれ１×１０17原子／ｃｍ3および２×１０17原子／ｃｍ3である。また、第１の層６と第２の層１３の膜厚は、たとえば、０．１μｍおよび０．２μｍである。
【００３４】
ソース領域１５およびドレイン領域１７の各々は、主表面１３Ａから厚さ方向に沿ってチャネル層７中へ延びている。厚さ方向と交差する対向方向（図中、横方向）においてソース領域１５とドレイン領域１７との間にチャネル層７の一部が挟まれている。
【００３５】
ゲート領域１６Ｒは、ソース領域１５とドレイン領域１７との間において、厚さ方向に沿って主表面１３Ａからチャネル層７中に突き出るように延びている。本実施の形態においては、ゲート領域１６Ｒは第２の層１３を貫通して第１の層６上にまで延びている。ゲート領域１６Ｒはチャネル層７に対して、ｐ型（第２の導電型）を有するようにエピタキシャル成長されている。ゲート領域１６Ｒの厚みは、たとえば、０．４μｍである。また、ゲート領域１６Ｒの不純物濃度は、たとえば、１×１０18原子／ｃｍ3である。
【００３６】
炭化珪素層４上には、ｐ型（第２の導電型）を有するエピタキシャル層１４が形成されている。エピタキシャル層１４は、チャネル層７上において、図中、横方向に沿ってソース領域１５およびドレイン領域１７の間をつないでいる。エピタキシャル層１４の厚みは、たとえば、０．２μｍである。また、エピタキシャル層１４の不純物濃度は、たとえば、１×１０17原子／ｃｍ3である。
【００３７】
エピタキシャル層１４およびチャネル層７には、導電型がｎ型である不純物（ｎ型不純物）をチャネル層７よりも高濃度に含むソース領域１５およびドレイン領域１７が形成されるとともに、ソース領域１５およびドレイン領域１７に挟まれるように、導電型がｐ型である不純物（ｐ型不純物）をｐ型層１２およびエピタキシャル層１４よりも高濃度に含むゲート領域１６Ｒが形成されている。すなわち、ソース領域１５、ゲート領域１６Ｒおよびドレイン領域１７は、それぞれエピタキシャル層１４を貫通してチャネル層７に至るように形成されている。また、ソース領域１５、ゲート領域１６Ｒおよびドレイン領域１７の底部は、チャネル層７の内部において、ｐ型層１２の上部表面（ｐ型層１２とチャネル層７との境界部）から間隔を隔てて配置されている。
【００３８】
また、ソース領域１５から見てゲート領域１６Ｒとは反対側には、エピタキシャル層１４の上部表面（チャネル層７の側とは反対側の主面）からエピタキシャル層１４を貫通してチャネル層７に至るように、溝部３１が形成されている。つまり、溝部３１の底壁は、ｐ型層１２とチャネル層７との界面から間隔を隔て、チャネル層７の内部に位置している。さらに、溝部３１の底壁からチャネル層７を貫通し、ｐ型層１２に至るように、ｐ型層１２およびエピタキシャル層１４よりも高濃度のｐ型不純物を含む電位保持領域２３が形成されている。この電位保持領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１とｐ型層２との境界部）から間隔を隔てて（より具体的には、ｐ型層２とｐ型層１２との境界部からから間隔を隔ててｐ型層１２の内部に）配置されている。
【００３９】
さらに、ソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、コンタクト電極１９が形成されている。コンタクト電極１９は、ソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
【００４０】
そして、隣接するコンタクト電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、エピタキシャル層１４の上部表面、溝部３１の底壁および側壁において、コンタクト電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極１９同士の間が絶縁されている。
【００４１】
さらに、ソース領域１５、ゲート領域１６Ｒおよびドレイン領域１７上のコンタクト電極１９の上部表面に接触するように、ソース電極２５、ゲート電極２６およびドレイン電極２７がそれぞれ形成されている。これにより、ソース電極２５、ゲート電極２６およびドレイン電極２７は、コンタクト電極１９を介して、それぞれソース領域１５、ゲート領域１６Ｒおよびドレイン領域１７と電気的に接続されている。また、ソース電極２５は、電位保持領域２３上のコンタクト電極１９の上部表面にも接触し、コンタクト電極１９を介して電位保持領域２３とも電気的に接続されている。つまり、ソース電極２５は、ソース領域１５上のコンタクト電極１９の上部表面上から電位保持領域２３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。これにより、電位保持領域２３上のコンタクト電極１９は、ソース領域１５上のコンタクト電極１９と同電位に保持されている。ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。
【００４２】
また、図１に示したＪＦＥＴ１０では、酸化膜１８およびゲート電極２６を覆うと共に、ソース電極２５とドレイン電極２７との間の領域を充填するように、絶縁体からなる絶縁保護膜２８が形成されている。絶縁保護膜２８においては、ソース領域１５および電位保持領域２３上の領域と、ドレイン領域１７上の領域とにそれぞれ開口部３３、３４が形成されている。開口部３３、３４の内部に、上記ソース電極２５およびドレイン電極２７が配置されている。ソース電極２５およびドレイン電極２７の上部表面は絶縁保護膜２８の上部表面より上に位置している（つまり、ソース電極２５とドレイン電極２７とはそれぞれその上部が絶縁保護膜２８の上部表面より突出している）。
【００４３】
次に、ＪＦＥＴ１０が、たとえばノーマリーオン型である場合について、その動作を説明する。図１を参照して、ゲート電極２６の電位が０Ｖの状態では、チャネル層７において、ドレイン領域１７とゲート領域１６Ｒとで挟まれた領域および当該挟まれた領域とｐ型層１２とで挟まれた領域、ならびにゲート領域１６Ｒとｐ型層１２とで挟まれた領域は空乏化されておらず、ソース領域１５とドレイン領域１７とはチャネル層７を介して電気的に接続された状態となっている。そのため、ソース電極２５とドレイン電極２７との間に電界が印加されると、ソース領域１５とドレイン領域１７との間を電子が移動することにより、ソース電極２５とドレイン電極２７との間に電流が流れる（オン状態）。
【００４４】
一方、ゲート電極２６に負の電圧を印加していくと、上記電子が移動すべきドリフト領域（ゲート領域１６Ｒとドレイン領域１７との間に位置するチャネル層７）の空乏化が進行し、その結果、ソース領域１５とドレイン領域１７とは電気的に遮断された状態となる。そのため、ソース領域１５とドレイン領域１７との間を電子が移動することができず、電流は流れない（オフ状態）。ここで、本実施の形態におけるＪＦＥＴ１０は、チャネル層７上に接するようにエピタキシャル層１４（リサーフ層）が形成されたＲＥＳＵＲＦ型ＪＦＥＴとなっている。そのため、上記オフ状態においては、チャネル層７とエピタキシャル層１４との界面から上下方向（厚み方向）に空乏層が伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート領域１６Ｒ付近の電界集中が緩和され、耐圧が向上している。
【００４５】
次に、図２〜図１４を参照して、実施の形態１における炭化珪素半導体装置であるＪＦＥＴ１０の製造方法について説明する。
【００４６】
図２を参照して、実施の形態１におけるＪＦＥＴ１０の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。本実施の形態においては、ｎ型基板１１が使用される。
【００４７】
次に、図２および図３を参照して、工程（Ｓ２０）として第１の層形成工程が実施される。具体的には、ｎ型基板１１の上部表面１１Ａに、たとえば気相エピタキシャル成長によりＳｉＣからなる、ｐ型層２、ｐ型層１２が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用い、キャリアガスとして水素（Ｈ2）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を採用することができる。
【００４８】
ｐ型層１２の上に、たとえば気相エピタキシャル成長によりＳｉＣからなるｎ型（第１の導電型）の第１の層６が形成される。第１の層６を形成するためのｎ型不純物としては、たとえば窒素（Ｎ2）を採用することができる。
【００４９】
次に、図２を参照して、工程（Ｓ３０）としてゲート層形成工程が実施される。この工程では、図３を参照して、第１の層６の上に、たとえば気相エピタキシャル成長によりＳｉＣからなるゲート層１６が形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用い、キャリアガスとして水素（Ｈ2）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を採用することができる。
【００５０】
次に、図２を参照して、工程（Ｓ３５）としてゲート領域形成工程が実施される。
まず、図４を参照して、ゲート層１６の上のゲート領域１６Ｒ（図１）が形成されることになる位置にマスク５を形成する。マスク５は、たとえばレジストからなる。次に、ゲート層１６をパターニングすることによって、第１の層６の一部の上にゲート領域１６Ｒを形成する。具体的には、図５を参照して、マスク５を用いたドライエッチングにより、ゲート領域１６Ｒが形成される。ドライエッチングは、たとえばＳＦ6を用いて行うことができる。このときゲート領域１６Ｒ以外にゲート層１６が確実に残らないようにするために、図５に示す破線の様に、オーバーエッチングを行ってもよい。すなわち、第１の層６の表面の一部が除去されてもよい。
【００５１】
次に、図２を参照して、工程（Ｓ４０）として第２の層形成工程が実施される。この工程では、ゲート領域１６Ｒが設けられた第１の層６の上に、ｎ型（第１の導電型）を有する第２の層１３をエピタキシャルに形成する。具体的には、図６を参照して、ゲート領域１６Ｒを覆うように、たとえば気相エピタキシャル成長によりＳｉＣからなるｎ型層（第２の層１３）が形成される。第２の層１３は、ゲート領域１６Ｒの上面および側面を覆うように形成される。また、第２の層１３は、第１の層６の上面にも形成される。
【００５２】
次に、図２を参照して、工程（Ｓ４５）として、炭化珪素層形成工程が実施される。具体的には、図７に示すように、ゲート領域１６Ｒ上に位置する第２の層１３が除去されて、ゲート領域１６Ｒの上部が露出される。このとき、ゲート領域１６Ｒの上部以外の第２の層１３の一部も同時に除去されてもよい。第２の層１３の除去は、たとえばエッチバックにより行うことができる。上記のようにして、主表面１３Ａと第１の層６との間で第２の層１３を貫通するゲート領域１６Ｒを有する炭化珪素層４が形成される。
【００５３】
次に、図８に示すように、炭化珪素層４上にｐ型（第２の導電型）を有するエピタキシャル層１４が形成される。具体的には、ゲート領域１６Ｒおよび第２の層１３上にエピタキシャル層１４が形成される。
【００５４】
次に、図２を参照して、工程（Ｓ５０）として、溝部形成工程が実施される。具体的には、図９に示すように、エピタキシャル層１４の上部表面１４Ａからエピタキシャル層１４を貫通してチャネル層７に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層をエピタキシャル層１４の上部表面上に形成した後、たとえばＳＦ6ガスを用いたドライエッチングにより実施することができる。
【００５５】
次に、工程（Ｓ６０）として、第１イオン注入工程が実施される。この工程では、高濃度のｐ型不純物を含む領域である電位保持領域（ベースコンタクト領域）が形成される。具体的には、図９を参照して、まず、エピタキシャル層１４の上部表面上および溝部３１の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域１６Ｒおよび電位保持領域２３の平面形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物がイオン注入によりチャネル層７およびｐ型層１２に導入される。これにより、電位保持領域２３が形成される。
【００５６】
次に、工程（Ｓ７０）として、第２イオン注入工程が実施される。この工程では、高濃度のｎ型不純物を含む領域であるソース領域１５およびドレイン領域１７が形成される。具体的には、図１０を参照して、まず、工程（Ｓ６０）と同様の手順で、所望のソース領域１５およびドレイン領域１７の平面形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入によりエピタキシャル層１４およびチャネル層７に導入される。これにより、ソース領域１５およびドレイン領域１７が形成される。なお、本実施の形態において、ソース領域１５とドレイン領域１７は、エピタキシャル層１４に接するように形成される。言い換えれば、エピタキシャル層１４は、チャネル層７上において図中、横方向に沿ってソース領域１５およびドレイン領域１７の間をつなぐように形成される。
【００５７】
次に、図２を参照して、工程（Ｓ８０）として活性化アニール工程が実施される。この工程では、工程（Ｓ７０）において形成されたレジスト膜が除去された後、工程（Ｓ６０）および工程（Ｓ７０）においてイオン注入が実施されたエピタキシャル層１４、チャネル層７およびｐ型層１２が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００５８】
次に、工程（Ｓ９０）として、酸化膜形成工程が実施される。この工程（Ｓ９０）では、図１１を参照して、工程（Ｓ１０）〜工程（Ｓ８０）までが実施されて所望のイオン注入層を含むエピタキシャル層１４、チャネル層７、ｐ型層１２およびｐ型層２が形成されたｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ2）からなる酸化膜１８が、エピタキシャル層１４の上部表面１４Ａおよび溝部３１の内壁を覆うように形成される。
【００５９】
次に、図２を参照して、工程（Ｓ１００）としてコンタクト電極形成工程が実施される。この工程では、図１２を参照して、ソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極１９が形成される。具体的には、まず、工程（Ｓ６０）と同様の手順で所望のコンタクト電極１９の平面形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３上の酸化膜１８が除去される。
【００６０】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３上にニッケル層が残存する。そして、たとえば９００°以上１０００℃以下といった温度範囲の所定温度（たとえば９５０℃）に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図１２に示すように、ソース領域１５、ゲート領域１６Ｒ、ドレイン領域１７および電位保持領域２３にオーミック接触可能なＮｉＳｉからなるオーミック電極であるコンタクト電極１９が形成される。
【００６１】
次に、図２を参照して、工程（Ｓ１１０）として、電極形成工程が実施される。この工程では、まず図１３を参照して、ゲート領域１６Ｒ上のコンタクト電極１９の上部表面に接触するゲート電極２６が形成される。たとえばゲート電極２６を形成すべき所望の領域に開口を有するレジスト膜（図示せず）を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌが除去される（リフトオフ）。
【００６２】
次に、図１４を参照して、ゲート電極２６、コンタクト電極１９および酸化膜１８を覆い、たとえばＳｉＯ2などの絶縁体からなる絶縁保護膜２８が形成される。具体的には、たとえばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により、ゲート電極２６、ソース領域１５とドレイン領域１７と電位保持領域２３との上にそれぞれ配置されたコンタクト電極１９、および酸化膜１８を覆うＳｉＯ2膜からなる絶縁保護膜２８（図１４参照）が形成される。
【００６３】
次に、再び図１を参照して、ソース領域１５および電位保持領域２３上のコンタクト電極１９の上部表面に接触するソース電極２５、およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するドレイン電極２７が形成される。
【００６４】
具体的には、まず絶縁保護膜２８においてソース領域１５、ドレイン領域１７および電位保持領域２３上に位置する領域に、フォトリソグラフィ法を用いて開口部３３、３４が形成される。開口部３３、３４の形成方法としては、たとえば絶縁保護膜２８の主表面上に、開口部３３、３４の平面形状と同様の開口を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして用いて絶縁保護膜２８の一部をエッチングなどにより除去する。このようにして、図１４に示すように絶縁保護膜２８において上記開口部３３、３４が形成される。次に、上記レジスト膜（図示せず）を従来周知の任意の方法により除去する。
【００６５】
そして、ソース電極２５およびドレイン電極２７が形成される。たとえば、ソース電極２５およびドレイン電極２７を形成すべき所望の領域（上記開口部３３、３４が形成された領域）に開口を有するレジスト膜（図示せず）を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌが除去される（リフトオフ）。
【００６６】
なお、ソース電極２５およびドレイン電極２７を形成するために用いる上記レジスト膜として、上記開口部３３、３４を形成するために用いたレジスト膜を流用してもよい。すなわち、上記のように開口部３３、３４を、レジスト膜をマスクとしてエッチングにより形成した後、当該レジスト膜を除去することなく、上記のようにＡｌなどの電極を構成する導電体膜を形成してから、リフトオフにより開口部３３、３４内部にソース電極２５およびドレイン電極２７を形成してもよい。
【００６７】
以上の工程により、本実施の形態におけるＪＦＥＴ１０は完成する。
次に、本実施の形態の作用効果について説明する。
【００６８】
仮にイオン注入によってゲート領域１６Ｒを作製するとすると、イオン注入の深さの制御が難しいため、ゲート領域１６Ｒ直下のチャネル層７の厚みのばらつきや、ゲート領域１６Ｒとチャネル層７との境界領域での不純物濃度のばらつきが大きくなる。それゆえ、閾値電圧が大きくばらついてしまう。一方、本実施の形態によれば、ゲート領域１６Ｒはイオン注入ではなくエピタキシャル膜によって形成される。それゆえ、イオン注入に起因した上記ばらつきが発生しない。よって、閾値電圧のばらつきを低減することができる。これによりゲート電圧が０のときに電流が流れない、所謂ノーマリオフ動作するトランジスタを作製することも可能となる。
【００６９】
また、仮にゲート領域１６Ｒをイオン注入で作製するとすると、ゲート領域１６Ｒとチャネル層７との境界領域における不純物濃度が緩やかに変化する。一方、本実施の形態によれば、ゲート領域１６Ｒをエピタキシャル膜によって形成するため、ゲート領域１６Ｒとチャネル層７との境界領域における不純物濃度の変化を急峻にすることができる。
【００７０】
また、チャネル層７はｎ型を有している。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、オン抵抗が低減する。
【００７１】
また、ゲート領域１６Ｒが設けられたチャネル層７上において、対向方向（図中、横方向）に沿ってソース領域１５およびドレイン領域１７の間がエピタキシャル層１４によってつながれている。これにより、エピタキシャル層１４によってチャネル層７上にＲＥＳＵＲＦ構造が設けられるので、ＲＥＳＵＲＦ構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、オン抵抗をより低減することができる。
【００７２】
また、第２の層１３の不純物濃度（第２の不純物濃度）は、第１の層６の不純物濃度（第１の不純物濃度）と比して高い。閾値電圧は主に第１の層６の不純物濃度（第１の不純物濃度）で決定されるため、第１の不純物濃度は要求される閾値電圧により決定される。一方、第２の層１３の不純物濃度は、第１の不純物濃度と比較して、閾値電圧に与える影響は小さい。そのため、第２の不純物濃度を第１の不純物濃度より高くすることで、閾値電圧に大きな影響を与えることなくオン抵抗を低くすることができる。
【００７３】
（実施の形態２）
図１５を参照して、本発明の実施の形態２のＪＦＥＴ２０は、ＪＦＥＴ１０（図１）とほぼ同様の構造を有するが、長方形状のゲート領域１６Ｒ（図１）の代わりに逆台形状のゲート領域１６Ｓ（図１５）を有する。逆台形とは、チャネル層７の主表面１３Ａから基板１１へ向かってゲート領域１６Ｓの幅が小さくなっており、ゲート領域１６Ｓの最も基板１１に近い側においてゲート領域１６Ｓが有限の幅を有していることである。
【００７４】
また、ゲート領域１６Ｓの形状は、厚さ方向および対向方向を含む断面視（図１５の視野）において、ゲート領域１６Ｓの対向方向（図中、横方向）に沿った寸法が、主表面１３Ａから離れるにつれて小さくなるように形成されていればよく、逆台形に限られない。たとえば、ゲート領域１６Ｓの基板１１側の形状が丸くなっていてもよい。
【００７５】
ＪＦＥＴ２０の製造方法は、図２〜１４（実施の形態１）に示した製造方法とほぼ同様である。実施の形態１の製造方法と異なる点は、図５の工程の代わりに、図１６に示すように、逆台形状のゲート領域１６Ｓを形成することである。このような形状は、たとえばイオンミリングによって形成することができる。
【００７６】
本実施の形態によれば、ゲート領域１６Ｓの対向方向（図中、横方向）に沿った寸法は、主表面１３Ａから離れるにつれて小さくなっている。これにより、ゲート領域１６Ｓ近傍のチャネル部分の抵抗が低減するので、オン抵抗を低くすることができる。
【００７７】
なお、上記各実施の形態におけるｎ型とｐ型とが入れ替えられた形態が用いられてもよい。この場合、ｎ型ＪＦＥＴに代わってｐ型ＪＦＥＴが構成される。
【００７８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７９】
２，１２  ｐ型層、４  炭化珪素層、５  マスク、６  第１の層、７  チャネル層、１０  ＪＦＥＴ、１１  ｎ型基板（基板）、１１Ａ  上部表面、１３  第２の層、１３Ａ  主表面、１４  エピタキシャル層、１４Ａ  上部表面、１５  ソース領域、１６Ｒ，１６Ｓ  ゲート領域、１７  ドレイン領域、１８  酸化膜、１９  コンタクト電極、２３  電位保持領域、２５  ソース電極、２６  ゲート電極、２７  ドレイン電極、２８  絶縁保護膜、３１  溝部、３３，３４  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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