(57)【要約】【課題】動作速度の改善された論理装置を提供する。【解決手段】所定機能を行うために、入力信号に対する出力信号を生成する論理装置であって、入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルを備え、前記入力信号に基づいて不揮発性メモリセルのうち一つを選択し、アクセスすることで出力信号を生成することを特徴とする論理装置。【選択図】図１
2013013059.tif 000002
【特許請求の範囲】
【請求項１】
所定機能を行うために、入力信号に対する出力信号を生成する論理装置であり、
前記入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルを備え、
前記入力信号に基づいて前記不揮発性メモリセルのうち一つを選択し、アクセスすることで前記出力信号を生成することを特徴とする論理装置。
【請求項２】
前記論理装置は、前記入力信号に基づいて前記不揮発性メモリセルのうち一つを選択して、前記所定機能を行うための情報を保存することで再構成されることを特徴とする請求項１に記載の論理装置。
【請求項３】
前記入力信号に基づいてワードライン信号及びビットライン信号を生成するデコーダをさらに備え、
前記不揮発性メモリセルは、前記ワードライン信号及び前記ビットライン信号に基づいてアクセスされることを特徴とする請求項１に記載の論理装置。
【請求項４】
前記複数の不揮発性メモリセルのソース端子と連結された共通ソースラインをさらに含む請求項１に記載の論理装置。
【請求項５】
前記複数の不揮発性メモリセルそれぞれは、
抵抗性メモリ素子と、
前記ワードライン信号を受信するゲートと、前記ビットライン信号を受信するドレインと、及び前記抵抗性メモリ素子と連結されたソースを持つトランジスタと、を備えることを特徴とする請求項１に記載の論理装置。
【請求項６】
前記抵抗性メモリ素子は、前記トランジスタの前記ソースとソース端子との間に連結されることを特徴とする請求項５に記載の論理装置。
【請求項７】
前記ワードライン信号を前記トランジスタの前記ゲートに伝達し、第１方向に延びる複数のワードラインと、
前記ビットライン信号を前記トランジスタの前記ドレインに伝達し、前記第１方向と実質的に垂直の第２方向に延びる複数のビットラインと、をさらに含む請求項５に記載の論理装置。
【請求項８】
前記不揮発性メモリセルは、前記第１方向及び前記第２方向に沿ってアレイ形態に配列されることを特徴とする請求項７に記載の論理装置。
【請求項９】
前記複数の不揮発性メモリセルと前記デコーダとの間に連結された複数の分離ソースラインをさらに含み、
前記複数の分離ソースラインそれぞれは、前記複数の不揮発性メモリセルのうち、前記第２方向に沿って配列された不揮発性メモリセルのソース端子と連結されたことを特徴とする請求項７に記載の論理装置。
【請求項１０】
前記デコーダは、前記入力信号に基づいてソースライン信号をさらに生成し、
前記複数の分離ソースラインは、前記ソースライン信号を前記ソース端子に伝達することを特徴とする請求項９に記載の論理装置。
【請求項１１】
所定機能を行うために、入力信号に対する出力信号を生成する論理装置であり、
前記入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルにワードライン信号を伝達する複数のワードラインと、
前記複数の不揮発性メモリセルにビットライン信号を伝達する複数のビットラインと、を含み、
前記ワードライン信号及び前記ビットライン信号に基づいて前記不揮発性メモリセルのうち一つを選択してアクセスすることで前記出力信号を生成することを特徴とする論理装置。
【請求項１２】
前記不揮発性メモリセルはアレイ形態に配列されることを特徴とする請求項１１に記載の論理装置。
【請求項１３】
前記複数の不揮発性メモリセルのソース端子と連結された共通ソースラインをさらに含む請求項１１に記載の論理装置。
【請求項１４】
前記入力信号に基づいて、前記ワードライン信号及び前記ビットライン信号を生成するデコーダをさらに備える請求項１１に記載の論理装置。
【請求項１５】
前記複数の不揮発性メモリセルと前記デコーダとの間に連結された複数の分離ソースラインをさらに含み、
前記複数のソースラインそれぞれは、前記複数の不揮発性メモリセルのうち、前記ビットラインが延びる方向に沿って配列された不揮発性メモリセルのソース端子と連結されたことを特徴とする請求項１４に記載の論理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能な論理装置及びこれを備える半導体パッケージに係り、さらに詳細には、不揮発性メモリ素子を利用してリアルタイムで再構成可能な論理装置に関する。
【背景技術】
【０００２】
最近は、ユーザによる任意設計の容易なＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などの再構成可能な論理装置が広く利用される。ユーザは、論理装置に備えられた配線間の連結関係を制御することで論理装置を再構成して所望の機能を具現化できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７１９３９０５号明細書
【特許文献２】米国特許第７８２６２４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、複雑度が改善されて速く動作できる再構成可能な論理装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様による論理装置が提供される。前記論理装置は、所定機能を行うために、入力信号に対する出力信号を生成する論理装置であり、前記入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルを備え、前記入力信号に基づいて前記不揮発性メモリセルのうち一つを選択し、アクセスすることで前記出力信号を生成する。
【０００６】
前記論理装置の一例によれば、前記論理装置は、前記入力信号に基づいて前記不揮発性メモリセルのうち一つを選択して、前記所定機能を行うための情報を保存することで再構成される。
前記論理装置の他の例によれば、前記入力信号に基づいてワードライン信号及びビットライン信号を生成するデコーダをさらに備え、前記不揮発性メモリセルは、前記ワードライン信号及び前記ビットライン信号に基づいてアクセスされる。
【０００７】
前記論理装置の他の例によれば、前記複数の不揮発性メモリセルのソース端子と連結された共通ソースラインをさらに含む。
前記論理装置の他の例によれば、前記複数の不揮発性メモリセルそれぞれは、抵抗性メモリ素子と、前記ワードライン信号を受信するゲートと、前記ビットライン信号を受信するドレインと、及び前記抵抗性メモリ素子と連結されたソースを持つトランジスタと、を備える。
【０００８】
前記論理装置の他の例によれば、前記抵抗性メモリ素子は、前記トランジスタの前記ソースとソース端子との間に連結される。
前記論理装置の他の例によれば、前記論理装置は、前記ワードライン信号を前記トランジスタの前記ゲートに伝達し、第１方向に延びる複数のワードラインと、前記ビットライン信号を前記トランジスタの前記ドレインに伝達し、前記第１方向と実質的に垂直の第２方向に延びる複数のビットラインと、をさらに含む。
前記論理装置の他の例によれば、前記不揮発性メモリセルは、前記第１方向及び前記第２方向に沿ってアレイ形態に配列される。
【０００９】
前記論理装置の他の例によれば、前記論理装置は、前記複数の不揮発性メモリセルと前記デコーダとの間に連結された複数の分離ソースラインをさらに含み、前記複数の分離ソースラインそれぞれは、前記複数の不揮発性メモリセルのうち、前記第２方向に沿って配列された不揮発性メモリセルのソース端子と連結される。
前記論理装置の他の例によれば、前記デコーダは、前記入力信号に基づいてソースライン信号をさらに生成し、前記複数の分離ソースラインは、前記ソースライン信号を前記ソース端子に伝達する。
【００１０】
本発明の他の態様による論理装置が提供される。前記論理装置は、所定機能を行うために、入力信号に対する出力信号を生成する論理装置であり、前記入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルにワードライン信号を伝達する複数のワードラインと、前記複数の不揮発性メモリセルにビットライン信号を伝達する複数のビットラインと、を含み、前記ワードライン信号及び前記ビットライン信号に基づいて前記不揮発性メモリセルのうち一つを選択してアクセスすることで前記出力信号を生成する。
【００１１】
前記論理装置の一例によれば、前記不揮発性メモリセルはアレイ形態に配列される。
前記論理装置の他の例によれば、前記論理装置は、前記複数の不揮発性メモリセルのソース端子と連結された共通ソースラインをさらに含む。
前記論理装置の他の例によれば、前記論理装置は、前記入力信号に基づいて、前記ワードライン信号及び前記ビットライン信号を生成するデコーダをさらに備える。
【００１２】
前記論理装置の他の例によれば、前記論理装置は、前記複数の不揮発性メモリセルと前記デコーダとの間に連結された複数の分離ソースラインをさらに含み、前記複数のソースラインそれぞれは、前記複数の不揮発性メモリセルのうち、前記ビットラインが延びる方向に沿って配列された不揮発性メモリセルのソース端子と連結される。
【発明の効果】
【００１３】
本発明の技術的思想による論理装置は、短時間内にアドレスの転移による読み出し動作を行うことができて、従来の論理装置に動作速度が改善されるという効果がある。さらに、アレイ形態に配列されたメモリセルアレイを利用してチップ面積及びデコーダを最適化させることができ、アドレス信号を追加することで容量の増大を容易に図ることができて、高いビット規模の論理装置が容易に具現化できる。
【図面の簡単な説明】
【００１４】
【図１】一般的な論理装置及び外部メモリを備える電子回路モジュールを概略的に示すブロック図である。
【図２】本発明の技術的思想による実施形態による論理装置を備える電子回路モジュールを概略的に示すブロック図である。
【図３】本発明の技術的思想による実施形態による論理装置に備えられた機能ブロックを概略的に示すブロック図である。
【図４】本発明の技術的思想による他の実施形態による論理装置に備えられた機能ブロックを概略的に示すブロック図である。
【図５】図３の論理装置が読み出し動作を行う間のタイミング図である。
【図６】図５の一部区間を拡大したタイミング図である。
【図７】本発明の技術的思想による他の実施形態による論理装置に備えられた機能ブロックを概略的に示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記の実施形態は、色々な形態に変形でき、本発明の範囲が下記の実施形態に限定されるものではない。かえって、これら実施形態は本開示をさらに充実かつ完全にし、当業者に本発明の思想を完全に伝達するために提供されるものである。
【００１６】
本明細書で使われた用語は、特定の実施形態を説明するために使われ、本発明を制限するためのものではない。本明細書で使われたように、単数形態は文脈上他の場合を明確に指摘するものでなければ、複数の形態を含みうる。また、本明細書で使われる場合“含む”及び／または“備える”は、言及した形状、数、段階、動作、部材、要素及び／またはこれらグループの存在を特定するものであり、一つ以上の他の形状、数、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。本明細書で使われたように、用語“及び／または”は、挙げられた項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。
【００１７】
本明細書で第１、第２などの用語が、多様な部材、領域及び／または部位を説明するために使われるが、これら部材、部品、領域、層及び／または部位はこれら用語により限定されてはならないということは明らかである。これら用語は、特定順序や上下、または優劣を意味せず、一つの部材、領域または部位を他の部材、領域または部位と区別するためにのみ使われる。したがって、以下の第１部材、領域または部位は、本発明の思想を逸脱せずに第２部材、領域または部位を称することができる。
【００１８】
以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に示す図面を参照して説明する。図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想される。したがって、本発明の実施形態は本明細書に図示された領域の特定形状に制限されたものと解釈されてはならず、例えば、製造上招来される形状の変化を含むべきだ。
【００１９】
図１は、一般的な論理装置及び外部メモリを備える電子回路モジュールを概略的に示すブロック図である。
図１を参照すれば、電子回路モジュール１には、複数の論理ブロック１１、１２、１３、１４を備える論理装置１０及び外部メモリ１５が配される。論理装置１０は、ユーザによりプログラム可能な論理装置（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ、ＰＬＤ）であって、例えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）またはＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）などでありうる。外部メモリ１５は、論理装置１０に備えられた複数の論理ブロック１１、１２、１３、１４間の配線の連結情報を保存するが、例えば、フラッシュメモリまたはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などで具現化できる。
【００２０】
電子回路モジュール１に電源が印加されれば、外部メモリ１５に保存された配線の連結情報は論理装置１０にローディングされ、これにより、外部メモリ１５に保存された配線の連結情報によって複数の論理ブロック１１、１２、１３、１４は互いに連結され、複数の論理ブロック１１、１２、１３、１４の連結関係に基づいて論理装置１０の機能が定義される。したがって、論理装置１０に対して所定の機能を定義するためには、複数の論理ブロック１１、１２、１３、１４間の配線の連結情報をあらかじめプログラミングし、プログラミングされた連結情報を外部メモリ１５に保存し、保存された連結情報を論理装置１０にローディングせねばならないので、論理装置１０をリアルタイムで再構成し難い。また、論理装置１０の動作のためには必ず外部メモリ１５の具備が要求されるので、電子回路モジュール１のサイズが増大し、これによりコスト高になる。
【００２１】
図２は、本発明の技術的思想による実施形態による論理装置を備える電子回路モジュールを概略的に示すブロック図である。
図２を参照すれば、電子回路モジュール２には、複数の論理ブロック２１、２２、２３、２４を備える論理装置２０が配される。本実施形態によれば、論理装置２０は、複数の不揮発性メモリ素子（図示せず）を備え、複数の不揮発性メモリ素子は、複数の論理ブロック２１、２２、２３、２４間の配線が交差する領域にそれぞれ配され、また、複数の論理ブロック２１、２２、２３、２４それぞれに含まれた複数の機能ブロック（図示せず）間の配線が交差する領域にそれぞれ配される。このような複数の不揮発性メモリ素子に対するデータ（例えば、配線情報、連結情報、及びルーティング情報）の書き込み動作、すなわち、プログラミング動作を行うことで複数の論理ブロック２１、２２、２３、２４間の配線のルーティング、また、複数の論理ブロック２１、２２、２３、２４それぞれに含まれた複数の機能ブロック間の配線のルーティングを制御できる。
【００２２】
このように、論理装置２０は複数の不揮発性メモリ素子を備えるので、電子回路モジュール２は、従来とは異なって外部メモリを別途に備えなくてもよい。したがって、論理装置２０に対して所定の機能を再び定義するためには、言い換えれば、論理装置２０の機能を再構成するためには、複数の論理ブロック２１、２２、２３、２４間の配線の連結情報、及び複数の論理ブロック２１、２２、２３、２４それぞれに含まれた複数の機能ブロック間の配線の連結情報を、複数の不揮発性メモリ素子にリアルタイムでプログラミングし、プログラミングされた連結情報によって、複数の論理ブロック２１、２２、２３、２４及び複数の論理ブロック２１、２２、２３、２４それぞれに含まれた機能ブロックは互いに連結される。これにより、論理装置２０をリアルタイムで再構成することが容易であり、外部メモリを備えなくて済むので、電子回路モジュール２のサイズを低減させることができる。
【００２３】
図３は、本発明の技術的思想による実施形態による論理装置に備えられた機能ブロック３０を概略的に示すブロック図である。
論理装置は複数の論理ブロックを備え、複数の論理ブロックそれぞれは、複数の機能ブロック３０を備える。ここで機能ブロック３０とは、一つのデータ形態から他のデータ形態に変換するブロックと定義できる。
【００２４】
さらに具体的に、機能ブロック３０は、複数の不揮発性メモリセル１００を備え、入力信号に対する、可能なあらゆる出力結果をテーブル化させて不揮発性メモリセル１００に保存する。機能ブロック３０は、テーブル化された情報に基づいて所定機能を行える。例えば、機能ブロック３０は入力信号を受信し、入力信号によってテーブル化された情報をアクセスして出力できる。このような機能ブロック３０は、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）ブロックまたはＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）ブロックと具現化できる。図３では、機能ブロック３０がＬＵＴブロックと具現化されることを仮定して述べる。
【００２５】
図３を参照すれば、機能ブロック３０は、所定機能を行うために入力信号に対する出力信号を生成できる。前記出力信号は、前述したテーブル化された情報に相応し、前記テーブル化された情報は、所定機能が行われた結果で出力された結果値を予め保存したものである。
論理装置内の機能ブロック３０は、入力信号に対する、可能なあらゆる出力結果を保存できる。前記可能なあらゆる出力結果は、前述したテーブル化された情報を意味する。
【００２６】
例えば、論理装置が所定機能（例えば、２ビットＸＯＲ）を行うように設定しようとする場合、不揮発性メモリセル１００は、次の真理表などの出力結果を生成するようにプログラミングされる。前記真理表は次の表の通りであり、ここで入力信号は、２ビットの入力信号＜０：１＞であると仮定する。
【００２７】
【表１】
2013013059.tif 000003
【００２８】
すなわち、第１ないし第４不揮発性メモリセル１００は、前記表１のようにプログラミングされる。これらのプログラミングは、入力信号に基づいて不揮発性メモリセル１００のうち一つを選択して、前記所定機能を行うための情報（すなわち、出力結果）を保存することを意味する。
一方、プログラミング後には、入力信号に基づいて不揮発性メモリセル１００のうち一つが選択され、不揮発性メモリセル１００に保存されたデータがアクセスされることで出力信号が生成される。したがって、論理装置が所定機能（例えば、２ビットＸＯＲ）を行えるようになる。
【００２９】
結局、入力信号に対する可能なあらゆる出力結果を不揮発性メモリセル１００にプログラミングすることで（書き込み動作）、所定機能を行う論理装置が再構成され、再構成された論理装置内の不揮発性メモリセル１００をアクセスすることで（読み出し動作）、論理装置が所定機能を行える。
前記書き込み動作及び前記読み出し動作は、入力信号に基づいて行われる。これらの動作は、複数の不揮発性メモリセル１００のうち意図された一つの不揮発性メモリセルが選択されることで行われるので、論理装置は、入力信号に基づいて、前記複数の不揮発性メモリのうち一つを選択させる信号を生成するデコーダ２００をさらに備える。
【００３０】
例えば、前記複数の不揮発性メモリセル１００のうち一つを選択させる信号は、ワードライン信号及びビットライン信号に区分される。デコーダ２００は、入力信号に基づいてワードライン信号及びビットライン信号を生成し、不揮発性メモリセル１００は、前記ワードライン信号及び前記ビットライン信号に基づいてアクセスされる。
不揮発性メモリセル１００それぞれは、抵抗性メモリ素子１１０及びスイッチング素子１３０を備える。
【００３１】
抵抗性メモリ素子１１０は酸化物絶縁体を含むことができ、前記酸化物絶縁体の抵抗は、電気を印加することで変化される。本発明の技術的特徴のうち一つは、不揮発性メモリセル１００のうち抵抗性メモリ素子１１０を使用するということであり、このような構成は、従来の保存素子（例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュタイプ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を使用して具現化された論理装置の短所を改善させる。
【００３２】
さらに具体的に、ＳＲＡＭを使用して具現化された論理装置の場合、図１で説明したように別途のＲＯＭが必要であり、揮発性メモリであるため持続的に電力消耗が要求される。フラッシュタイプの論理装置は、たとえ不揮発性メモリ素子であるとしても、動作速度が遅いという短所がある。また、ＭＲＡＭの場合も、不揮発性メモリではあるものの、ＯＮ／ＯＦＦ比率が低くて２ステージセンシング構造を必要とし、それにより回路の具現化面積が増大するという短所を持つ。
【００３３】
しかし、本発明による論理装置は、抵抗性メモリ素子１１０を使用する。したがって、不揮発性メモリセル１００を使用することで電力消耗問題が改善され、動作速度が速く、不揮発性メモリセル１００周辺の回路が簡単に具現化できて、チップサイズ側面でも有利であるという長所を持つ。
【００３４】
スイッチング素子１３０は、例えば、トランジスタで具現化できる。この場合、トランジスタは、デコーダ２００により生成されたワードライン信号を受信するゲート、デコーダ２００により生成されたビットライン信号を受信するドレイン、及び抵抗性メモリ素子１１０と連結されたソースを備える。
抵抗性メモリ素子１１０は、ソース端子ＳＴとトランジスタのソースとの間に連結される。この場合、複数の不揮発性メモリセル１００（特に、抵抗性メモリ素子１１０）のソース端子ＳＴは互いに電気的に連結されることで、共通ソースラインを形成できる。
【００３５】
例えば、前述した書き込み動作及び読み出し動作中に、前記ソース端子ＳＴは接地電圧端子と連結される。したがって、入力信号により選択された不揮発性メモリセル１００のみに電圧がかかるようになって、データが書き込まれるか、または読み出される。
一方、消去動作（不揮発性メモリセル１００に保存されたデータを消去する動作）中に、前記ソース端子ＳＴは消去のための高電圧端子と連結され、それにより、前記高電圧端子により印加された高電圧により、複数の不揮発性メモリセル１００に保存されたデータがいずれも消去される。すなわち、複数の不揮発性メモリセル１００に保存されたデータは、ソース端子ＳＴに印加された高電圧により同時に消去される。
【００３６】
本実施形態では、論理装置がソース端子ＳＴを利用することでソースラインが共有される。したがって、ソースラインを構成するためのレイアウトが不要で、回路（例えば、デコーダ２００）構成の複雑度が改善され、チップサイズ側面で有利であるという長所を持つ。
【００３７】
一方、抵抗性メモリ素子１１０はアレイ形態に配列される。さらに具体的に、論理装置は、行デコーダ２１０と連結された複数のワードラインＷＬ及び列デコーダ２２０と連結された複数のビットラインＢＬを備え、複数の不揮発性メモリセル１００は、前記ワードラインＷＬと前記ビットラインＢＬとの交差地点に対応するように配列される。複数の不揮発性メモリセル１００それぞれのトランジスタのゲートは、ワードラインＷＬと連結されてワードライン信号を受信し、ドレインはビットラインＢＬと連結されてビットライン信号を受信する。
【００３８】
ワードラインＷＬは第１方向に延び、ビットラインＢＬは前記第１方向と実質的に垂直の第２方向に延びる。したがって、ワードラインＷＬとビットラインＢＬとの交差地点に対応するように配列された複数の不揮発性メモリセル１００は、前記第１方向及び前記第２方向に沿ってアレイ形態に配列される。
図４は、本発明の技術的思想による他の実施形態による論理装置に備えられた機能ブロック３０ａを概略的に示すブロック図である。この実施形態による論理装置は、図３の論理装置の変形例である。以下、実施形態間の重なる説明は省略する。
【００３９】
図４を参照すれば、書き込み動作中に、論理装置内の機能ブロック３０ａは、所定機能を行う真理表と対応する出力結果を不揮発性メモリセル１００にプログラミングできる。このために、書き込みドライバが書き込みイネーブル信号によって活性化される。書き込みドライバは、可能なあらゆる出力結果に基づいて列デコーダ２２０に書き込み信号を伝達できる。
【００４０】
行デコーダ２１０は、入力信号に基づいてワードライン信号を生成し、列デコーダ２２０は、入力信号及び書き込みドライバから受信された前記書き込み信号（すなわち、可能なあらゆる出力結果に基づいて生成された信号）に基づいてビットライン信号を生成する。この時、不揮発性メモリセル１００の共通ソースラインは互いに電気的に連結され、特に、接地電圧端子と電気的に連結される。前記ワードライン信号及び前記ビットライン信号により不揮発性メモリセル１００のうち一つが選択され、選択された不揮発性メモリセル１００に一つの出力結果が保存される。
【００４１】
一方、消去動作中に、不揮発性メモリセル１００の共通ソースラインは消去のための高電圧端子と連結され、前記高電圧端子により印加された高電圧により、複数の不揮発性メモリセル１００に保存されたデータがいずれも消去される。このような過程を通じて、所定機能を行うための情報（すなわち、可能なあらゆる出力結果）が不揮発性メモリセル１００に保存または消去される。
【００４２】
読み出し動作中に、論理装置は、ワードライン信号及びビットライン信号に基づいて、複数の不揮発性メモリのうち意図された一つの不揮発性メモリを選択し、選択された不揮発性メモリセル１００に保存された出力結果をアクセスすることで、所定機能を行える。このために、感知増幅器が読み出しイネーブル信号によって活性化される。感知増幅器は、アクセスされた出力結果を増幅して出力信号として生成できる。
【００４３】
さらに具体的に、行デコーダ２１０は、入力信号に基づいてワードライン信号を生成し、列デコーダ２２０は、入力信号に基づいてビットライン信号を生成する。この時、不揮発性メモリセル１００の共通ソースラインは互いに電気的に連結され、特に、接地電圧端子と電気的に連結される。前記ワードライン信号及び前記ビットライン信号により、不揮発性メモリセル１００のうち一つが選択されてアクセスされ、選択された不揮発性メモリセルに保存された出力結果が読み出される。読み出された出力結果は感知増幅器に伝達され、感知増幅器は、前記読み出された出力結果を増幅して出力信号として出力する。
【００４４】
図５は、図３の論理装置が読み出し動作を行う間のタイミング図であり、図６は、図５の区間（Ａ）を拡大したものである。
図３及び図５を参照すれば、２００ｎｓ部分で、アドレスＡＤＤがロー状態からハイ状態に転移する。アドレスＡＤＤは入力信号を意味するので、アドレスＡＤＤの転移によってワードライン信号及びビットライン信号が生成され、前記ワードライン信号及び前記ビットライン信号に基づいて、不揮発性メモリセル１００のうち一つが選択されてアクセスされる。
【００４５】
一方、アクセスされた不揮発性メモリセル１００が‘オフ’状態である場合、不揮発性メモリセル１００はオフ抵抗ＲＯＦＦを持つことができる。この場合、アクセスされた不揮発性メモリセル１００と連結されたビットラインＢＬのビットライン信号ＢＬ（ＲＯＦＦ）は、ハイレベル状態でありうる。感知増幅器は、ビットライン信号ＢＬ（ＲＯＦＦ）を増幅させて、増幅したビットライン信号ＳＢＬ（ＲＯＦＦ）を出力する。次いで、増幅したビットライン信号ＳＢＬ（ＲＯＦＦ）のレベルに基づいて、ハイレベルの出力信号ＯＵＴ（ＲＯＦＦ）が出力される。
【００４６】
一方、アクセスされた不揮発性メモリセル１００が‘オン’状態である場合、不揮発性メモリセル１００はオン抵抗ＲＯＮを持つことができる。この場合、アクセスされた不揮発性メモリセル１００と連結されたビットラインＢＬのビットライン信号ＢＬ（ＲＯＮ）は、ローレベル状態でありうる。感知増幅器は、ビットライン信号ＢＬ（ＲＯＮ）を増幅させて、増幅したビットライン信号ＳＢＬ（ＲＯＮ）を出力する。次いで、増幅したビットライン信号ＳＢＬ（ＲＯＮ）のレベルに基づいて、ローレベルの出力信号ＯＵＴ（ＲＯＮ）が出力される。
【００４７】
前述した２００ｎｓ部分における動作は、４００ｎｓ部分で再び行われる。図３及び図６を参照すれば、アドレスＡＤＤがハイ状態からロー状態に転移する。アドレスＡＤＤは入力信号を意味するので、アドレスＡＤＤの転移によってワードライン信号及びビットライン信号が生成され、前記ワードライン信号及び前記ビットライン信号に基づいて、不揮発性メモリセル１００のうち一つが選択されてアクセスされる。
【００４８】
２００ｎｓでアクセスされた不揮発性メモリセル１００が‘オン’状態であり、４００ｎｓでアクセスされた不揮発性メモリセル１００が‘オフ’状態である場合、ビットラインＢＬのビットライン信号ＢＬ（ＲＯＮ→ＲＯＦＦ）は、ローレベル状態からハイレベル状態に転移する。感知増幅器はビットライン信号ＢＬ（ＲＯＮ→ＲＯＦＦ）を再び増幅させ、増幅したビットライン信号ＳＢＬ（ＲＯＮ→ＲＯＦＦ）を出力する。次いで、増幅したビットライン信号ＳＢＬ（ＲＯＮ→ＲＯＦＦ）のレベルに基づいて、ハイレベルの出力信号ＯＵＴ（ＲＯＮ→ＲＯＦＦ）が出力される。
【００４９】
２００ｎｓでアクセスされた不揮発性メモリセル１００が‘オフ’状態であり、４００ｎｓでアクセスされた不揮発性メモリセル１００が‘オン’状態である場合、ビットラインＢＬのビットライン信号ＢＬ（ＲＯＦＦ→ＲＯＮ）は、ハイレベル状態からローレベル状態に転移する。感知増幅器はビットライン信号ＢＬ（ＲＯＦＦ→ＲＯＮ）を増幅させて、増幅したビットライン信号ＳＢＬ（ＲＯＦＦ→ＲＯＮ）を出力する。次いで、増幅したビットライン信号ＳＢＬ（ＲＯＦＦ→ＲＯＮ）のレベルに基づいて、ローレベルの出力信号ＯＵＴ（ＲＯＦＦ→ＲＯＮ）が出力される。
【００５０】
図６に示したように、本発明の技術的思想による論理装置は、６ｎｓのみでアドレスＡＤＤの転移による読み出し動作を行う。すなわち、動作速度が改善されるという効果が達成される。さらに、アレイ形態に配列されたメモリセルアレイを利用してチップ面積及びデコーダ２００を最適化させることができ、アドレスＡＤＤ信号を追加することで容量の増大を容易に図ることができて、高いビット規模の論理装置が容易に具現化される。
【００５１】
図７は、本発明の技術的思想による他の実施形態による論理装置に備えられた機能ブロック３０ｂを概略的に示すブロック図である。この実施形態による論理装置は、図３の論理装置の変形例である。以下、実施形態間の重なる説明は省略する。
図７を参照すれば、論理装置内の機能ブロック３０ｂは、複数の分離ソースライン（Ｓｅｐａｒａｔｅｄ Ｓｏｕｒｃｅ Ｌｉｎｅｓ、ＳＳＬ）をさらに備える。複数の分離ソースラインＳＳＬは，不揮発性メモリセル１００とデコーダ２００との間に連結される。さらに具体的に、複数の分離ソースラインＳＳＬそれぞれは、複数の不揮発性メモリセル１００のうちビットラインＢＬが延びる方向（すなわち、第２方向）に沿って配列された不揮発性メモリセル１００のソース端子ＳＴと連結される。
【００５２】
この場合、デコーダ２００、特に列デコーダ２２０は、入力信号に基づいてソースライン信号をさらに生成できる。複数の分離ソースラインＳＳＬは、前記ソースライン信号を不揮発性メモリセル１００のソース端子ＳＴに伝達できる。共通ソースラインを利用した図３の実施形態と対照的に、本実施形態では分離ソースラインＳＳＬを使用するので、消去動作中に不揮発性メモリセル１００の個別的な消去動作が可能である。したがって，それぞれの不揮発性メモリセル１００別に制御が可能であるという長所を持つ。
【００５３】
以上、本発明は、前述した実施形態及び添付した図面に限定されず、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形及び変更が可能であるということは、当業者に明らかである。
【産業上の利用可能性】
【００５４】
本発明は、再構成可能な論理装置関連の技術分野に好適に用いられる。
【符号の説明】
【００５５】
１  電子回路モジュール
１０  論理装置
１１、１２、１３、１４  論理ブロック
１５  外部メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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