(57)【要約】【課題】半導体集積回路の設計において、ＥＭ検証結果がＮＧとなる確率を低減する。【解決手段】半導体集積回路の設計方法は、（Ａ）設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、（Ｂ）寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、（Ｃ）寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、（Ｄ）変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。【選択図】図１
2013008125.tif 000002
【特許請求の範囲】
【請求項１】
設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、
前記寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、前記ネットにつながるそれぞれの素子端子の電流である素子端子電流及び前記仮の寄生容量の電流である寄生容量電流を算出するステップと、
前記寄生容量電流を前記それぞれの素子端子に分配することによって、前記素子端子電流の値を変更するステップと、
変更後の前記素子端子電流に基づいて、前記ネットに関する配線幅制約を算出するステップと
を含む
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法であって、
前記寄生ＲＣ付きネットリストを作成するステップは、前記設計対象回路のレイアウトから寄生パラメータを抽出するレイアウトパラメータ抽出処理よりも前に実施される
半導体集積回路の設計方法。
【請求項３】
請求項１又は２に記載の半導体集積回路の設計方法であって、
更に、前記配線幅制約を考慮しながら配線処理を行い、前記設計対象回路のレイアウトを作成するステップを含む
半導体集積回路の設計方法。
【請求項４】
請求項３に記載の半導体集積回路の設計方法であって、
前記配線幅制約を算出するステップは、前記配線処理を行うステップの最中に、各配線毎に逐次実行される
半導体集積回路の設計方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体集積回路の設計方法であって、
前記寄生容量電流を前記それぞれの素子端子に分配するステップは、
前記それぞれの素子端子の前記素子端子電流の大きさに応じて、前記寄生容量電流を比例配分するステップを含む
半導体集積回路の設計方法。
【請求項６】
請求項１乃至４のいずれか一項に記載の半導体集積回路の設計方法であって、
前記ネットにつながる素子のパラメータであって、当該素子を流れる電流の大きさに寄与するパラメータは、電流寄与パラメータであって、
前記寄生容量電流を前記それぞれの素子端子に分配するステップは、
前記それぞれの素子端子を有するそれぞれの素子の前記電流寄与パラメータに応じて、前記寄生容量電流を比例配分するステップを含む
半導体集積回路の設計方法。
【請求項７】
半導体集積回路の設計処理をコンピュータに実行させる設計プログラムであって、
前記設計処理は、
設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを、記憶装置から読み出すステップと、
前記寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、前記ネットにつながるそれぞれの素子端子の電流である素子端子電流及び前記仮の寄生容量の電流である寄生容量電流を算出するステップと、
前記寄生容量電流を前記それぞれの素子端子に分配することによって、前記素子端子電流の値を変更するステップと、
変更後の前記素子端子電流に基づいて、前記ネットに関する配線幅制約を算出するステップと
を含む
設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関する。
【背景技術】
【０００２】
半導体集積回路の設計過程において、「ＥＭ検証」が一般に行われている。ＥＭ検証とは、設計対象回路に含まれる配線においてエレクトロマイグレーション（ＥＭ：ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）が発生するか否かを検証することである。ＥＭ検証を含む典型的な設計プロセスは、次の通りである。
【０００３】
まず、設計対象回路のネットリストを用いて回路シミュレーションが行われ、配線電流値［無負荷］が算出される。算出された配線電流値［無負荷］に基づいて、エレクトロマイグレーションの発生が抑えられるような配線幅制約が算出される。そして、その配線幅制約を考慮しながら配置配線処理（ｐｌａｃｅｍｅｎｔ  ａｎｄ  ｒｏｕｔｉｎｇ）が実施され、設計対象回路のレイアウトが作成される。
【０００４】
レイアウト作成後、レイアウトパラメータ抽出（ＬＰＥ：Ｌａｙｏｕｔ  Ｐａｒａｍｅｔｅｒ  Ｅｘｔｒａｃｔｉｏｎ）が実施され、配線の寄生抵抗及び寄生容量（以下、まとめて「寄生ＲＣ」と参照される）が抽出される。ＬＰＥについては、例えば、特許文献１（特開２００１−１０１２４５号公報）や特許文献２（特開２００６−０３１５４２号公報）を参照されたい。その後、レイアウトから抽出された寄生ＲＣが付加されたネットリスト（寄生ＲＣ付きネットリスト）を用いて回路シミュレーションが行われ、配線電流値［実負荷］が算出される。そして、その配線電流値［実負荷］に基づいて、ＥＭ検証が実施される。
【０００５】
特許文献３（特開２００８−２５７３７７号公報）に記載された技術によれば、配線マクロセル群からなる配線マクロセルライブラリがあらかじめ用意される。各配線マクロセルは、複数の配線情報パラメータを保持している。回路設計工程では、対象ネットに配線マクロセル（回路シンボル）が挿入される。レイアウト設計工程では、対象ネットの回路シミュレーション結果と配線幅制約に基づいて、対象ネットの配線マクロセル（レイアウトパターン）が選択される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１０１２４５号公報
【特許文献２】特開２００６−０３１５４２号公報
【特許文献３】特開２００８−２５７３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の典型的な設計プロセスによれば、配線電流値［無負荷］に基づいて配線幅制約が算出される。従って、配線幅制約を満たすようにレイアウトが作成されたとしても、ＬＰＥ処理後の配線電流値［実負荷］に基づくＥＭ検証の結果はＮＧとなる可能性が高い。ＥＭ検証の結果がＮＧとなった場合、設計処理は、配置配線工程まで逆戻りする。このことは、設計に要する時間の増大を招く。
【課題を解決するための手段】
【０００８】
本発明の１つの観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、（Ｂ）寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、（Ｃ）寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、（Ｄ）変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。
【０００９】
本発明の他の観点において、半導体集積回路の設計処理をコンピュータに実行させる設計プログラムが提供される。その設計処理は、（Ａ）設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、（Ｂ）寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、（Ｃ）寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、（Ｄ）変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。
【発明の効果】
【００１０】
本発明によれば、寄生ＲＣが考慮された配線幅制約を簡易に求めることが可能となる。その配線幅制約を考慮して設計対象回路のレイアウトを作成することによって、ＥＭ検証の結果がＮＧとなる確率が大幅に低減される。その結果、設計に要する時間が大幅に短縮される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図２】図２は、ネットリストで示される回路の一例を示す概念図である。
【図３】図３は、図２で示される回路に寄生ＲＣが付加された場合の一例を示す概念図である。
【図４】図４は、図２で示される回路に寄生ＲＣが付加された場合の他の例を示す概念図である。
【図５】図５は、図２で示される回路に寄生ＲＣが付加された場合の更に他の例を示す概念図である。
【図６】図６は、本発明の実施の形態における素子端子電流と寄生容量電流を示す概念図である。
【図７】図７は、本発明の実施の形態におけるステップＳ３０の処理を説明するための概念図である。
【図８】図８は、本発明の実施の形態におけるステップＳ４０の一例を示すフローチャートである。
【図９】図９は、本発明の実施の形態におけるステップＳ４０の他の例を示すフローチャートである。
【図１０】図１０は、本発明の実施の形態に係る半導体集積回路の設計システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施の形態に係る半導体集積回路の設計方法を説明する。
【００１３】
図１は、本実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。以下、図１に示されるフローに沿って、本実施の形態に係る半導体集積回路の設計処理を順番に説明する。尚、本実施の形態において、設計対象回路は、例えば、アナログ／カスタムＩＣである。但し、設計対象回路は、それだけに限られない。
【００１４】
１．寄生ＲＣ付きネットリストの作成（ステップＳ１０）
ステップＳ１０において、設計対象回路のネットリストＮＥＴ中のネットに、寄生抵抗及び寄生容量（以下、まとめて「寄生ＲＣ」と参照される）が付加される。ここで付加される寄生ＲＣは、設計対象回路のレイアウトからＬＰＥ処理によって抽出されるものではなく、「仮の寄生ＲＣ」である。仮の寄生ＲＣは、レイアウト決定時に当該ネットに対応する配線に付くと予想される期待値であり、配線幅設計値や基盤の仕様に基づいて見積もられる。ネットリストＮＥＴ中のネットに仮の寄生ＲＣが付加されることにより、寄生ＲＣ付きネットリストＮＥＴ−ＲＣが作成される。
【００１５】
図２は、ネットリストＮＥＴで示される回路の一例を概念的に示している。図２において、素子（例、トランジスタ）１ａ〜１ｅが、それぞれ、素子端子２ａ〜２ｅを有している。それら素子端子２ａ〜２ｅが、同一のネット３につながっている。
【００１６】
図３は、図２で示された回路に寄生ＲＣが付加された場合の一例を概念的に示している。図３に示される例では、ネット３内で想定される分岐枝毎に寄生抵抗が付与され、また、想定される分岐点毎に寄生容量が付与されている。但し、この場合、寄生ＲＣの見積もりと寄生ＲＣ付きネットリストＮＥＴ−ＲＣの作成に要する時間が増大してしまう。また、そのような寄生ＲＣ付きネットリストＮＥＴ−ＲＣを用いて後述の回路シミュレーション（ステップＳ２０）を実施する場合、そのシミュレーションに要する時間が増大してしまう。
【００１７】
図４は、図２で示された回路に寄生ＲＣが付加された場合の他の例を概念的に示している。図４に示される例では、１個の寄生抵抗ＲＡと１個の寄生容量ＣＡだけが、ネット３内の適当な位置に付与されている。１個の寄生容量ＣＡは、ネット３に付くと予想される寄生容量の総和に相当する。このように簡略化された寄生ＲＣを用いる場合、寄生ＲＣの見積もり、寄生ＲＣ付きネットリストＮＥＴ−ＲＣの作成、及び後述の回路シミュレーション（ステップＳ２０）に要する時間が短縮され、好適である。
【００１８】
図５は、図２で示された回路に寄生ＲＣが付加された場合の更に他の例を概念的に示している。ネット３に付与される寄生容量の数は、１個でなくてもよく、数個であってもよい。図５に示される例では、グランド電位側の寄生容量ＣＡと電源電位側の寄生容量ＣＢの２個が、ネット３内の適当な位置に付与されている。
【００１９】
また、仮の寄生抵抗は必ずしも付加されなくてもよく、仮の寄生容量だけがネットに付加されてもよい。つまり、仮の寄生容量と０個以上の仮の寄生抵抗が、ネットに付加されればよい。
【００２０】
以下の説明では、図４で示された例のように、１個の寄生抵抗ＲＡと１個の寄生容量ＣＡがネット３に付加される場合を考える。但し、他の例の場合でも基本的には同様である。いずれにせよ、本ステップＳ１０は、設計対象回路のレイアウトから寄生パラメータ（寄生ＲＣ）を抽出するＬＰＥ処理よりも前に実施される。
【００２１】
２．回路シミュレーション（ステップＳ２０）
次に、ステップＳ１０で作成された寄生ＲＣ付きネットリストＮＥＴ−ＲＣを用いて回路シミュレーションが実行される。この回路シミュレーションにより、各素子端子２での電流である「素子端子電流Ｉｔ」と、ネット３内の寄生容量ＣＡの端子電流である「寄生容量電流Ｉｃ」が算出される。そして、算出された素子端子電流Ｉｔと寄生容量電流Ｉｃを示すシミュレーション結果データＳＩＭが作成される。
【００２２】
図６は、素子端子電流Ｉｔと寄生容量電流Ｉｃを示す概念図である。それぞれの素子端子２での素子端子電流は、Ｉｔ［ｉ］で表される。ｉ（＝１，２，・・・Ｎ）は、ネット３につながるＮ個の素子端子２のそれぞれの識別番号である。
【００２３】
３．素子端子電流の変更（ステップＳ３０）
次に、ステップＳ２０で算出された寄生容量電流Ｉｃの全てが、ネット３につながる素子端子２に分配される（振り分けられる）。そのために、上述のシミュレーション結果データＳＩＭとネットリストＮＥＴが参照される。寄生容量電流Ｉｃの分配によって、図７に示されるように、素子端子電流Ｉｔ［ｉ］の値が変更される。変更後の素子端子電流は、Ｉｔ’［ｉ］で表される。そして、変更後の素子端子電流Ｉｔ’［ｉ］を示す素子端子電流データＥＴＣが作成される。
【００２４】
尚、この電流分配においては、ネット３に対する電流の向きも考慮される。例えば、ネット３に流れ込む向きが正の向きとして定義され、ネット３から流れ出す向きが負の向きとして定義される。正の向きの素子端子電流はＩｔｐ［ｉ］で表され、負の向きの素子端子電流はＩｔｎ［ｉ］で表される。そして、正の向きの寄生容量電流Ｉｃは、同じ正の向きの素子端子電流Ｉｔｐ［ｉ］が流れる素子端子２に分配される。一方、負の向きの寄生容量電流Ｉｃは、同じ負の向きの素子端子電流Ｉｔｐ［ｉ］が流れる素子端子２に分配される。
【００２５】
寄生容量電流Ｉｃを素子端子２へ分配する際の方針としては、様々考えられる。例えば、それぞれの素子端子２の素子端子電流Ｉｔ［ｉ］の大きさに応じて、寄生容量電流Ｉｃを比例配分することが考えられる。この場合、変更後の素子端子電流Ｉｔ’［ｉ］は、次の数式（１）で与えられる。
【００２６】
【数１】
2013008125.tif 000003
【００２７】
他の例として、素子端子電流Ｉｔ［ｉ］の大きさの代わりに、各素子１に関する素子パラメータに着目することも考えられる。例えばトランジスタのゲート幅ＷやインダクタのインダクタンスＬといった素子パラメータは、当該素子１を流れる電流の大きさに寄与する「電流寄与パラメータ」である。従って、ネット３につながるそれぞれの素子１の電流寄与パラメータに応じて、寄生容量電流Ｉｃを比例配分してもよい。
【００２８】
尚、既出の図５で示されたように複数の寄生容量がネット３に付加されて、複数の寄生容量電流Ｉｃが算出される場合には、それぞれの寄生容量電流Ｉｃに関して分配が行われる。
【００２９】
４．配線幅制約を考慮してレイアウト作成（ステップＳ４０）
続いて、ステップＳ４０では、設計対象回路のレイアウトが作成される。より詳細には、上記の素子端子電流データＥＴＣで示される素子端子電流Ｉｔ’［ｉ］に基づいて、ネット３に関する配線幅制約が算出される。そして、その配線幅制約を考慮しながら配置配線処理（ｐｌａｃｅｍｅｎｔ  ａｎｄ  ｒｏｕｔｉｎｇ）が実施され、設計対象回路のレイアウトが作成される。作成されたレイアウトを示すデータは、レイアウトデータＬＡＹである。
【００３０】
図８は、ステップＳ４０の一例を示している。図８に示される例では、ステップＳ４０は、配線幅制約データの作成（ステップＳ４１）と配置配線処理（ステップＳ４２）とを個別に有している。つまり、配線幅制約データの作成（ステップＳ４１）と配置配線処理（ステップＳ４２）とが分離されている。
【００３１】
ステップＳ４１：
ステップＳ４１では、ネット３に対応する配線でのエレクトロマイグレーションの発生等を防止するための配線幅制約が算出される。そのために、まず、上記の素子端子電流データＥＴＣとネットリストＮＥＴが参照され、ネット３での電流値が算出される。但し、実際のレイアウトにおいてネット３に対応する配線の分岐がどうなるかは分からない。従って、最も単純には、ネット３に流れ込む素子端子電流Ｉｔ’［ｉ］の総和を、ネット３の電流値として算出することが考えられる。
【００３２】
あるいは、ネット３内の分岐に関していくつか又は全ての分岐パターンを想定し、各分岐枝での電流値を算出してもよい。各分岐枝での電流値は、その片側にある素子端子電流Ｉｔ’［ｉ］の和として算出可能である。そして、算出された全電流値のうち最大のものを、ネット３の電流値としてもよい。
【００３３】
このようにして得られたネット３の電流値から、ネット３に関する配線幅制約が算出される。電流値から配線幅制約への変換には、あらかじめ用意された対応表または計算式が用いられる。そして、算出された配線幅制約を示す配線幅制約データＣＯＮが作成される。
【００３４】
尚、上記のステップＳ３０が行われない場合、つまり、寄生容量電流Ｉｃの素子端子２への分配が行われない場合、各分岐枝での電流値を素子端子電流Ｉｔ［ｉ］（未変更）から算出するのは簡単ではない。それは、寄生容量をネット３内のどこに配置するかに依って各分岐枝の電流が変わってしまい、電流値が一意に定まらないからである。本実施の形態では、寄生容量電流Ｉｃが素子端子２に分配されるため、各分岐枝での電流を、その片側にある素子端子電流Ｉｔ’［ｉ］の和として簡単に算出することが可能となる。また、分岐枝の左右の素子端子電流Ｉｔ’［ｉ］の和が一致する。
【００３５】
ステップＳ４２：
次に、配線幅制約データＣＯＮ及びネットリストＮＥＴが読み込まれ、配線幅制約データＣＯＮで示される配線幅制約を考慮しながら配置配線処理が実行される。その結果、設計対象回路のレイアウトが作成され、レイアウトデータＬＡＹが出力される。このステップＳ４２には、市販のレイアウトツールを使用することも可能である。
【００３６】
＜変形例＞
図９は、ステップＳ４０の変形例を示している。図９に示される例では、配置配線処理の最中に、各配線毎に配線幅制約が逐次算出される（ステップＳ４５）。より詳細には、配置配線処理中に、現在引いている配線につながっている素子端子２が抽出される。続いて、素子端子電流データＥＴＣを参照することにより、抽出された素子端子２のそれぞれの素子端子電流Ｉｔ’［ｉ］の総和が算出される。続いて、算出された総電流値から、現在引いている配線に関する配線幅制約が算出される。電流値から配線幅制約への変換には、あらかじめ用意された対応表または計算式が用いられる。そして、その配線幅制約を満たすように、現在引いている配線のレイアウトが決定される。このような処理の繰り返しにより、設計対象回路のレイアウトが作成され、レイアウトデータＬＡＹが出力される。
【００３７】
本変形例によれば、分岐枝毎に異なる配線幅制約を適用することが可能である。ネット３全体に対して同じ配線幅制約が均一に適用される場合に比べて、精密な解析が可能となる。また、配線幅制約が緩和されるため、配線幅がいたずらに広くなることが抑制され、レイアウト面積が縮小される。
【００３８】
尚、配線幅制約計算において、各分岐枝の電流値を計算する際にネット内を抵抗網として解析してもよい。
【００３９】
５．検証処理（ステップＳ５０）
レイアウト作成後、ＬＰＥ処理が実施され、レイアウトデータＬＡＹから寄生ＲＣが抽出される。その後、ＬＰＥ処理によって得られた寄生ＲＣが付加されたネットリスト（寄生ＲＣ付きネットリスト）を用いて回路シミュレーションが行われ、配線電流値［実負荷］が算出される。そして、その配線電流値［実負荷］に基づいて、ＥＭ検証が実施される。ＥＭ検証の結果がＮＧとなった場合、設計処理は、配置配線工程まで逆戻りする。
【００４０】
上述の通り、本実施の形態によれば、寄生ＲＣが考慮された配線幅制約を簡易に求めることが可能である。その配線幅制約を考慮して設計対象回路のレイアウトを作成することによって、ステップＳ５０でのＥＭ検証の結果がＮＧとなる確率が大幅に低減される。その結果、設計に要する時間が大幅に短縮される。
【００４１】
尚、従来の設計フローで作成されたレイアウトデータに対して、本実施の形態で得られる配線幅制約データＣＯＮを用いてＥＭ検証（配線幅検証）を行ってもよい。この場合、ＬＰＥ処理を伴わないＥＭ検証が実現され、検証に要する時間が大幅に短縮される。
【００４２】
６．設計システム
以上に説明された本実施の形態に係る設計処理は、コンピュータシステム（設計システム）により実現され得る。図１０は、本実施の形態に係る設計処理を実行する設計システム１００の構成を示すブロック図である。設計システム１００は、処理装置２００と記憶装置３００を備えている。処理装置２００は、ＣＰＵを含む。記憶装置３００は、ＲＡＭやＨＤＤを含む。
【００４３】
記憶装置３００には、ネットリストＮＥＴ、寄生ＲＣ付きネットリストＮＥＴ−ＲＣ、シミュレーション結果データＳＩＭ、素子端子電流データＥＴＣ、配線幅制約データＣＯＮ、レイアウトデータＬＡＹ、等が格納される。
【００４４】
また、記憶装置３００には、設計プログラムＰＲＯＧが格納される。設計プログラムＰＲＯＧは、本実施の形態に係る設計処理をコンピュータ（処理装置２００）に実行させるコンピュータプログラムである。設計プログラムＰＲＯＧは、コンピュータ読み取り可能な記録媒体に記録されていてもよい。
【００４５】
処理装置２００は、寄生ＲＣ付きネットリスト作成部１０、回路シミュレーション部２０、素子端子電流変更部３０、配線幅制約データ作成部４１、レイアウト作成部４２、レイアウト作成部４５、及び検証処理部５０といった機能ブロックを備えている。これら機能ブロックは、処理装置２００が設計プログラムＰＲＯＧを実行することにより実現される。各機能ブロックは、記憶装置３００から必要なデータを読み出し、所定のデータ処理を実行し、作成したデータを記憶装置３００に格納する。具体的には、寄生ＲＣ付きネットリスト作成部１０は、上述のステップＳ１０を実行する。回路シミュレーション部２０は、上述のステップＳ２０を実行する。素子端子電流変更部３０は、上述のステップＳ３０を実行する。配線幅制約データ作成部４１は、上述のステップＳ４１を実行する。レイアウト作成部４２は、上述のステップＳ４２を実行する。レイアウト作成部４５は、上述のステップＳ４５を実行する。検証処理部５０は、上述のステップＳ５０を実行する。
【００４６】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００４７】
１    素子
２    素子端子
３    ネット
１０    寄生ＲＣ付きネットリスト作成部
２０    回路シミュレーション部
３０    素子端子電流変更部
４１    配線幅制約データ作成部
４２    レイアウト作成部
４５    レイアウト作成部
５０    検証処理部
１００    設計システム
２００    処理装置
３００    記憶装置
ＲＡ    寄生抵抗
ＣＡ    寄生容量
Ｉｔ    素子端子電流
Ｉｃ    寄生容量電流
ＮＥＴ    ネットリスト
ＮＥＴ−ＲＣ  寄生ＲＣ付きネットリスト
ＳＩＭ    シミュレーション結果データ
ＥＴＣ    素子端子電流データ
ＣＯＮ    配線幅制約データ
ＬＡＹ    レイアウトデータ
ＰＲＯＧ  設計プログラム
【図１】
2013008125.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
2013008125.tif 000008
【図６】
2013008125.tif 000009
【図７】
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【図８】
2013008125.tif 000011
【図９】
2013008125.tif 000012
【図１０】
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