(57)【要約】【課題】高精細なプラズマディスプレイパネルにおいて、書込み期間の放電を確実に起こして放電セルで誤放電が発生すること防止し、駆動コストを低減しつつ駆動性能を向上させる。【解決手段】複数の走査電極群にそれぞれ含まれる走査電極と、走査電極に略平行に配置される複数の維持電極と、走査電極および維持電極に放電空間を挟んで略直交するように配置される複数のデータ電極からなる交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間を書込み期間と維持期間を備える複数のサブフィールドに分けて駆動する駆動装置であって、走査電極群ごとに書込み期間に印加する駆動電圧が異なり、最後に書込みを行う走査電極群の走査電極の数が最も多いことを特徴とするプラズマディスプレイパネルの駆動装置である。【選択図】図４
2013080074.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１，第２および第３の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間を複数のサブフィールドに分けて駆動する駆動装置であって、
前記複数の第１の走査電極を駆動する第１の回路と、前記複数の第２の走査電極を駆動する第２の回路と、前記複数の第３の走査電極を駆動する第３の回路とを備え、
前記複数の第１、第２および第３の回路は、前記複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、パネル特性に応じて３相駆動動作を行い、前記第１の回路は、前記３相駆動動作時には、前記サブフィールドの初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、書込み期間において前記複数の第１の走査電極に順に走査パルスを印加し、
前記第２の回路は、前記３相駆動動作時には、前記初期化期間において前記第１の電位から前記第２の電位よりも高い第３の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記書込み期間において前記複数の第２の走査電極を前記第３の電位よりも高い第４の電位に保持しつつ前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加し、
前記第３の回路は、前記３相駆動動作時には、前記初期化期間において前記第２のランプ波形を前記複数の第３の走査電極に印加し、前記書込み期間において前記複数の第３の走査電極を前記第４の電位に保持しつつ前記複数の第２の走査電極への走査パルスの印加後に前記複数の第３の走査電極に順に走査パルスを印加し、
前記第３の回路が駆動する前記複数の第３の走査電極の数が最も多く、前記第２の回路が駆動する前記複数の第２の走査電極の数が次に多く、前記第１の回路が駆動する前記複数の第１の走査電極の数が最も少ないことを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項２】
第２の回路は、３相駆動動作時には、書込み期間において複数の第１の走査電極への走査パルスの印加後で、複数の第２の走査電極への走査パルスの印加前に、第４の電位以下の第５の電位へ下降する第３のランプ波形を前記複数の第２の走査電極に印加し、
第３の回路は、前記３相駆動動作時には、書込み期間において前記複数の第１の走査電極への走査パルスの印加後で、前記複数の第２の走査電極への走査パルスの印加前に、前記第４の電位以下で前記第５の電位よりも高い第６の電位へ下降する第４のランプ波形を複数の第３の走査電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動装置。
【請求項３】
第３の回路は、３相駆動動作時には、書込み期間において複数の第２の走査電極への走査パルスの印加後で複数の第３の走査電極への走査パルスの印加前に第４の電位以下の第７の電位へ下降する第５のランプ波形を前記複数の第３の走査電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動装置。
【請求項４】
複数の第１、第２および第３の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間に複数のサブフィールドを駆動する駆動方法であって、
前記複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、書込み期間において前記複数の第１の走査電極に順に走査パルスを印加する第１のステップと、前記少なくとも１つのサブフィールドの前記初期化期間において前記第１の電位から前記第２の電位よりも高い第３の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記書込み期間において前記複数の第２の走査電極を前記第３の電位よりも高い第４の電位に保持しつつ前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加する第２のステップと、前記少なくとも１つのサブフィールドの前記初期化期間において前記第２のランプ波形を前記複数の第３の走査電極に印加し、前記書込み期間において前記複数の第３の走査電極を前記第４の電位に保持しつつ前記複数の第２の走査電極への走査パルスの印加後に前記複数の第３の走査電極に順に走査パルスを印加する第３のステップとを備え、
前記走査パルスの数は、前記第３のステップが最も多く前記第１のステップが最も少ないことを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルの駆動方法ならびにそれを用いたプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルを備える。
【０００３】
前面板は、前面ガラス基板、複数の表示電極、誘電体層および保護層により構成される。各表示電極は、一対の走査電極および維持電極からなる。複数の表示電極は、前面ガラス基板上に互いに平行に形成され、それらの表示電極を覆うように誘電体層および保護層が形成されている。
【０００４】
背面板は、背面ガラス基板、複数のデータ電極、誘電体層、複数の隔壁および蛍光体層により構成される。背面ガラス基板上に複数のデータ電極が平行に形成され、それらを覆うように誘電体層が形成されている。その誘電体層上にデータ電極と平行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側面とにＲ（赤）、Ｇ（緑）およびＢ（青）の蛍光体層が形成されている。
【０００５】
そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極とデータ電極とが対向する部分に放電セルが形成される。
【０００６】
このような構成を有するパネルにおいて、各放電セル内でガス放電により紫外線が発生し、その紫外線でＲ、ＧおよびＢの蛍光体が励起されて発光する。それにより、カラー表示が行われる。
【０００７】
パネルを駆動する方法としてはサブフィールド法が用いられている（例えば、特許文献１参照）。サブフィールド法では、１フィールド期間が複数のサブフィールドに分割され、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示が行われる。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。
【０００８】
初期化期間においては、各走査電極に初期化パルスが印加され、各放電セルで初期化放電が行われる。それにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷が形成される。
【０００９】
書込み期間では、走査電極に順次走査パルスを印加するとともに、データ電極には表示すべき画像信号に対応した書込みパルスを印加する。それにより、走査電極とデータ電極との間で選択的に書込み放電が発生し、選択的な壁電荷形成が行われる。
【００１０】
続く維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査電極と維持電極との間に印加する。それにより、書込み放電による壁電荷形成が行われた放電セルで選択的に放電が起こり、その放電セルが発光する。
【００１１】
複数の走査電極は走査電極駆動回路により駆動され、複数の維持電極は維持電極駆動回路により駆動され、複数のデータ電極はデータ電極駆動回路により駆動される。
【００１２】
一方、書込み期間における走査電極への走査パルス電圧の印加は、各走査電極に対して順次に行われるため、特に高精細化されたパネルにおいては、走査電極数の増加によって書込みに費やす時間が長くなってしまう。そのため、書込み期間の最後の方に書込み動作がなされる放電セルでは、書込み期間の最初の方に書込み動作がなされる放電セルに比べて、壁電荷の消失量が多く、書込み放電が不安定になりやすい。そこで、書込み期間の最後の方に書込み動作がなされる放電セルに合わせて壁電荷の量を調整するように波形を設計すると、今度は書込み期間の最初の方で書込み動作が行われる放電セルにおいて壁電荷が過剰となるため、書込み放電が強くなり、壁電荷が隣接セルに移動してしまい、結果誤放電が発生するという問題が起こる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１８２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、上述したように、書込み期間においては、複数の走査電極に走査パルスが順次印加される。従って、複数の放電セルのうち走査パルスが印加される順番が遅い放電セルにおいては、初期化パルスが印加されてから走査パルスが印加されるまでの間の時間が長くなる。
【００１５】
ここで、初期化放電によって放電セルに形成された壁電荷は、他の放電セルに書込み放電を発生させるためにデータ電極に印加される書込みパルスの影響を受けて徐々に減少する。この放電セルに形成された壁電荷は、走査パルスが印加される走査電極の順序に対して、対数関数的に減少する。そのため、走査パルスが印加される順番が遅い放電セルにおいては、その放電セルに走査パルスおよび書込みパルスが印加されるまでに壁電荷が減少し、書込み放電の放電不良が発生する場合がある。
【００１６】
その書込み不良を防止するために、走査パルスが印加される順番が遅い放電セルで放電不良が発生しないように波形を設計すると、今度は走査パルスが印加される順番が早い放電セルに蓄積される壁電荷量が過剰となるため、書込み放電強度が強くなり、壁電荷が隣接セルに移動してしまい、誤放電が発生してしまう。
【００１７】
本発明の目的は、書込み放電の放電不良と誤放電とを防止することができるプラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置を提供することである。
【課題を解決するための手段】
【００１８】
これらの課題を解決するために本発明のプラズマディスプレイパネルの駆動装置またはその駆動方法は、複数の第１、第２および第３の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間を複数のサブフィールドに分けて駆動する駆動装置であって、複数の第１の走査電極を駆動する第１の回路と、複数の第２の走査電極を駆動する第２の回路と、複数の第３の走査電極を駆動する第３の回路とを備え、複数の第１、第２および第３の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、パネル特性に応じて３相駆動動作を行い、第１の回路は、３相駆動動作時には、サブフィールドの初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加し、第２の回路は、３相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加し、第３の回路は、３相駆動動作時には、初期化期間において第２のランプ波形を複数の第３の走査電極に印加し、書込み期間において複数の第３の走査電極を第４の電位に保持しつつ複数の第２の走査電極への走査パルスの印加後に複数の第３の走査電極に順に走査パルスを印加し、第３の回路が駆動する複数の第３の走査電極の数が最も多く、第２の回路が駆動する複数の第２の走査電極の数が次に多く、第１の回路が駆動する複数の第１の走査電極の数が最も少ないことを特徴とするものである。
【００１９】
また本発明のプラズマディスプレイパネルの駆動装置またはその駆動方法は、３相駆動動作時に第２の回路が、書込み期間において複数の第１の走査電極への走査パルスの印加後で、複数の第２の走査電極への走査パルスの印加前に、第４の電位以下の第５の電位へ下降する第３のランプ波形を複数の第２の走査電極に印加し、第３の回路は、３相駆動動作時には、書込み期間において複数の第１の走査電極への走査パルスの印加後で、複数の第２の走査電極への走査パルスの印加前に、第４の電位以下で第５の電位よりも高い第６の電位へ下降する第４のランプ波形を複数の第３の走査電極に印加するものであってもよい。
【００２０】
また本発明のプラズマディスプレイパネルの駆動装置またはその駆動方法は、３相駆動動作時に第３の駆動回路が、書込み期間において複数の第２の走査電極への走査パルスの印加後で複数の第３の走査電極への走査パルスの印加前に第４の電位以下の第７の電位へ下降する第５のランプ波形を複数の第３の走査電極に印加するものであってもよい。
【００２１】
本発明によれば、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができ、同様に第２の走査電極に走査パルスが印加されている間に第３の走査電極上の放電セルの壁電荷が減少しても、第３の走査電極への走査パルスの印加時に第３の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２、第３の走査電極上の放電セルに放電不良や誤放電が発生することを防止することができる。
【発明の効果】
【００２２】
この駆動装置においては、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、第１、第２および第３の回路により３相駆動動作が行われる。３相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が複数の第１の走査電極に印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が複数の第２の走査電極に印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。
【００２３】
ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。同様に、初期化期間において、第３の回路により第１の電位から第３の電位に下降する第２のランプ波形が複数の第３の走査電極に印加される。それにより、第３の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。そのため、初期化期間の終了時に、第３の走査電極上の放電セルには十分な量の壁電荷が残る。
【００２４】
書込み期間においては、第１の回路により複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、第２の回路により複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第２の走査電極への走査パルスの印加後に、第３の回路により複数の第３の走査電極に順に走査パルスが印加される。それにより、第３の走査電極上の選択された放電セルにおいて書込み放電が発生する。
【００２５】
上記のように、第２および第３の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。従って、第１の走査電極に走査パルスが印加されている間に第２および第３の走査電極上の放電セルの壁電荷が減少しても、第２および第３の走査電極への走査パルスの印加時に第２および第３の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２および第３の走査電極上の放電セルに放電不良が発生することを防止することができる。さらに、第２の走査電極に走査パルスが印加されている間に第３の走査電極上の壁電荷が減少しても、第３の走査電極への走査パルスの印加時に第３の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第３の走査電極上の放電セルに放電不良が発生することを防止することができる。
【００２６】
また、壁電荷が減少しても第２および第３の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２および第３の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。
【００２７】
また、初期化期間において第２および第３の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２および第３の走査電極上の放電セルで誤放電が発生することが防止される。
【００２８】
また、書込み期間においては、走査パルスが印加される期間を除いて第２および第３の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２および第３の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２および第３の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施の形態であるプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図
【図２】同プラズマディスプレイパネルの電極配列図
【図３】同プラズマディスプレイ装置の回路ブロック図
【図４】同プラズマディスプレイ装置のサブフィールド構成における一駆動例である３相駆動波形図
【図５】同プラズマディスプレイ装置のサブフィールド構成における他の駆動例である２相駆動波形図
【図６】同プラズマディスプレイ装置の３相駆動時の走査電極駆動回路の構成を示す回路図
【図７】同プラズマディスプレイ装置の制御信号の論理と走査ＩＣの状態との対応関係を示す図
【図８】同プラズマディスプレイ装置の走査電極駆動回路の３相駆動動作時にトランジスタに与えられる制御信号の第１のタイミング図
【図９】同プラズマディスプレイ装置の走査電極駆動回路の３相駆動動作時にトランジスタに与えられる制御信号の第２のタイミング図
【図１０】同プラズマディスプレイ装置の走査電極駆動回路の３相駆動動作時にトランジスタに与えられる制御信号の第３のタイミング図
【図１１】同プラズマディスプレイ装置の走査電極駆動回路の３相駆動動作時にトランジスタに与えられる制御信号の第４のタイミング図
【図１２】同プラズマディスプレイ装置の２相駆動時の走査電極駆動回路の構成を示す回路図
【図１３】同プラズマディスプレイ装置の走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の第１のタイミング図
【図１４】同プラズマディスプレイ装置の走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の第２のタイミング図
【図１５】同プラズマディスプレイ装置の比較回路およびその周辺部分の構成を示す図
【図１６】同プラズマディスプレイ装置の１相駆動動作時におけるＶｓｅｔ２電位の上下限と走査ラインの関係を示す図
【図１７】同プラズマディスプレイ装置の３相駆動動作時におけるＶｓｅｔ２電位の上下限と走査ラインの関係を示す図
【図１８】同プラズマディスプレイ装置の２相駆動動作時におけるＶｓｅｔ２電位の上下限と走査ラインの関係を示す図
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態に係るプラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置について、図面を用いて詳細に説明する。
【００３１】
（１）第１の実施の形態
（１−１）パネルの構成
図１は、本発明の第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図である。プラズマディスプレイパネル（以下、パネルと略記する）１０は、互いに対向配置されたガラス製の前面基板２１および背面基板３１を備える。前面基板２１および背面基板３１の間に放電空間が形成される。前面基板２１上には複数対の走査電極２２および維持電極２３が互いに平行に形成されている。各対の走査電極２２および維持電極２３が表示電極を構成する。走査電極２２および維持電極２３を覆うように誘電体層２４が形成され、誘電体層２４上には保護層２５が形成されている。
【００３２】
背面基板３１上には絶縁体層３３で覆われた複数のデータ電極３２が設けられ、絶縁体層３３上に井桁状の隔壁３４が設けられている。また、絶縁体層３３の表面および隔壁３４の側面に蛍光体層３５が設けられている。そして、複数対の走査電極２２および維持電極２３と複数のデータ電極３２とが垂直に交差するように前面基板２１と背面基板３１とが対向配置され、前面基板２１と背面基板３１との間に放電空間が形成されている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔壁を備えた構造を用いてもよい。
【００３３】
図２は本発明の第１の実施の形態におけるパネルの電極配列図である。行方向に沿ってｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に沿ってｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。ｎは偶数であり、ｍは２以上の自然数である。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルＤＣが形成されている。それにより、放電空間内にｍ×ｎ個の放電セルが形成されている。
【００３４】
（１−２）プラズマディスプレイ装置の構成
図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、パネル１０、画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３、維持電極駆動回路５４、タイミング発生回路５５、ＡＰＬ検出器５６および電源回路（図示せず）を備える。画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２に出力する。
【００３５】
データ電極駆動回路５２は、サブフィールド毎の画像データを各データ電極Ｄ１〜Ｄｍに対応する信号に変換し、その信号に基づいて各データ電極Ｄ１〜Ｄｍを駆動する。ＡＰＬ検出器５６は、画像信号ｓｉｇのＡＰＬ（平均画像レベル；Ａｖｅｒａｇｅ  Ｐｉｃｔｕｒｅ  Ｌｅｖｅｌ）を検出し、検出したＡＰＬを示す信号をタイミング発生回路５５へ出力する。ここで、ＡＰＬとは、１フレームにおける画像信号ｓｉｇの輝度レベルの平均をいい、１画面の画像の全体的な明るさを表している。本実施の形態では、１フレームは１フィールドに等しい。
【００３６】
タイミング発生回路５５は、水平同期信号Ｈ、垂直同期信号ＶおよびＡＰＬ検出器５６が検出した平均輝度レベルＡＰＬに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。
【００３７】
走査電極駆動回路５３は、タイミング信号に基づいて走査電極ＳＣ１〜ＳＣｎに駆動波形を供給し、維持電極駆動回路５４はタイミング信号に基づいて維持電極ＳＵ１〜ＳＵｎに駆動波形を供給する。なお、走査電極駆動回路５３は、後述するように、初期化期間において走査電極（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））、走査電極（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））と走査電極（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），ＳＣ（ｎ））と、走査電極群を２：４：６に分割し、それぞれに異なる駆動波形を印加する３相駆動動作および走査電極（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））と走査電極（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））と、走査電極群を４：８に分割し、それぞれに異なる駆動波形を印加する２相駆動動作とを選択的に行うことができる。ここで、ｎは６の倍数である。
【００３８】
また、本実施の形態においては、タイミング発生回路５５は、ＡＰＬ検出器５６により検出されるＡＰＬに基づいて、１相駆動動作のためのタイミング信号および３相駆動動作のためのタイミング信号を選択的に発生し、発生したタイミング信号を走査電極駆動回路５３へ供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または３相駆動動作により駆動される。
【００３９】
以下の説明においては、３相駆動動作時においては、走査電極（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））を第１の走査電極群と称し、走査電極（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））を第２の走査電極群と称し、走査電極（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））を第３の走査電極群と称する。また、維持電極（ＳＵ１，ＳＵ２，…，ＳＵ（ｎ／６））を第１の維持電極群と称し、維持電極（ＳＵ（ｎ／６＋１），ＳＵ（ｎ／６＋２），…，ＳＵ（ｎ／２））を第２の維持電極群と称し、維持電極（ＳＵ（ｎ／２＋１），ＳＵ（ｎ／２＋２），ＳＵ（ｎ））を第３の維持電極群と称する。さらに、第１の走査電極群および第１の維持電極群により構成される複数の放電セルを第１の放電セル群と称し、第２の走査電極群および第２の維持電極群により構成される複数の放電セルを第２の放電セル群と称し、第３の走査電極群および第３の維持電極群により構成される複数の放電セルを第３の放電セル群と称する。
【００４０】
また、２相駆動動作時においては名称を変え、走査電極（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））を第４の走査電極群と称し、走査電極（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））を第５の走査電極群と称する。また、維持電極（ＳＵ１，ＳＵ２，…ＳＵ（ｎ／３））を第４の維持電極群、維持電極（ＳＵ（ｎ／３＋１），ＳＵ（ｎ／３＋２），…ＳＵ（ｎ））を第５の維持電極群と称する。さらに、第４の走査電極群および第４の維持電極群により構成される複数の放電セルを第４の放電セル群と称し、第５の走査電極群と第５の維持電極群により構成される複数の放電セルを第５の放電セル群と称する。
【００４１】
（１−３）サブフィールド構成
次に、サブフィールド構成について説明する。サブフィールド法では、１フィールド（１／６０秒＝１６．６７ｍｓｅｃ）が時間軸上で複数のサブフィールドに分割され、複数のサブフィールドに輝度重みがそれぞれ設定されている。例えば、１フィールドが時間軸上で１０個のサブフィールド（以下、第１ＳＦ、第２ＳＦ、・・・、および第１０ＳＦと呼ぶ）に分割され、それらのサブフィールドがそれぞれ１、２、３、６、１１、１８、３０、４４、６０および８１の輝度重みを有する。
【００４２】
図４および図５は、図３のプラズマディスプレイ装置のサブフィールド構成における、走査電極駆動回路５３の駆動動作時に各電極に印加される駆動波形を示す図である。なお、図４は、走査電極駆動回路５３の３相駆動動作時に各電極に印加される駆動波形を示し、図５は走査電極駆動回路５３の２相駆動動作時に各電極に印加される駆動波形を示す。図４には、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））の１本の走査電極ＳＣ１、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））の１本の走査電極ＳＣ（ｎ／６＋１）、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））の１本の走査電極ＳＣ（ｎ／２＋１）、維持電極ＳＵ１〜ＳＵｎ、およびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。なお、図４には、１フィールドの第１ＳＦの初期化期間から第２ＳＦの維持期間までが示される。また、図５には、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））の１本の走査電極ＳＣ１、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））の１本の走査電極ＳＣ（ｎ／３＋１）、維持電極ＳＵ１〜ＳＵｎ、およびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。なお、図５には、１フィールドの第１ＳＦの初期化期間から第２ＳＦの維持期間までが示される。
【００４３】
（ａ）３相駆動動作時の駆動波形
まず、走査電極駆動回路５３の３相駆動動作時に各電極に印加される駆動波形について説明する。図４に示すように、第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍに電位０Ｖ（接地電位）からＶｄａに緩やかに上昇するランプ波形Ｌｄを印加し、維持電極ＳＵ１〜ＳＵｎを接地電位に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。このランプ波形Ｌ１は、放電開始電圧以下の正の電位Ｖｓｃｎから放電開始電圧を超える正の電位（Ｖｓｕｓ＋Ｖｓｅｔ）に向かって緩やかに上昇する。すると、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。ここで、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷により生じる電圧を電極上の壁電圧という。
【００４４】
続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅに保持し、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））にＶｓｕｓから（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、第１の放電セル群において２回目の微弱な初期化放電が起こる。これにより、第１の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
【００４５】
一方、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には、Ｖｓｕｓから（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ５を印加する。これにより、第２の放電セル群および第３の放電セル群において２回目の微弱な初期化放電が起こる。その後、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。なお、Ｖｈｉｚは、Ｖｓｅｔ２およびＶｓｅｔ４よりも大きい。
【００４６】
ここで、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））に印加されるランプ波形Ｌ２は（−Ｖａｄ＋Ｖｓｅｔ２）まで下降するのに対して、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），ＳＣ（ｎ））に印加されるランプ波形Ｌ５は（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。そのため、第２の放電セル群、第３の放電セル群においては２回目の初期化放電によって移動する電荷の量が第１の放電セル群に比べて少ない。それにより、２回目の初期化放電後、第２の放電セル群および第３の放電セル群には、第１の放電セル群より多くの壁電荷が保持される。
【００４７】
続く第１ＳＦの書込み期間の前半部では、維持電極ＳＵ１〜ＳＵｎを一旦電位Ｖｅに保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、１行目の走査電極ＳＣ１に負の走査パルスＰａ（＝−Ｖａｄ）を印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目において発光すべき放電セルのデータ電極Ｄｋ（ｋは１〜ｍのいずれか）に正の書込みパルスＰｄ（＝Ｖｄａ）を印加する。すると、データ電極Ｄｋと走査電極ＳＣ１との交差部の電圧は、外部印加電圧（Ｐｄ−Ｐａ）にデータ電極Ｄｋ上の壁電圧および走査電極ＳＣ１上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ１上に正の壁電荷が蓄積され、維持電極ＳＵ１上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。
【００４８】
このようにして、１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈ（ｈ≠ｋ）と走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。
【００４９】
以上の書込み動作を、第１の放電セル群において（３ｎ−２）行目のセルに順次行う。
【００５０】
第１の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））および第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。
【００５１】
一方、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には、Ｖｓｕｓから（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ７を印加する。ここでも、上述したランプ波形Ｌ２とランプ波形Ｌ５の関係と同様に、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ７は（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。そのため、第３の放電セル群においては、第１の放電セル群３回目の初期化放電によって移動する電荷の量が第１の放電セル群および第２の放電セル群に比べて少ない。それにより、３回目の初期化放電後、第３の放電セル群には、第２の放電セル群より多くの壁電荷が保持される。さらに、第２の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ８を印加する。
【００５２】
その後、上記同様の書込み動作を第３の放電セル群において（３ｎ）行目の放電セル群に順次行う。ここで、書込み動作として第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））に走査パルスＰａが印加される期間には、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には走査パルスＰａが印加されない。この期間において、第２の放電セル群および第３の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第２の放電セル群および第３の放電セル群には第１の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第２の放電セル群および第３の放電セル群の壁電荷が減少しても、第２の放電セル群および第３の放電セル群にはまだ十分な量の壁電荷が保持されている。
【００５３】
さらに、書込み動作として第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に走査パルスＰａが印加される期間には、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には走査パルスＰａが印加されない。この期間において、第３の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第３の放電セル群には第２の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第３の放電セル群の壁電荷が減少しても、第３の放電セル群にはまだ十分な量の壁電荷が保持されている。
【００５４】
また、本実施の形態においては、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に走査パルスＰａを印加する直前に、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。すると、第２の放電セル群において３回目の微弱な初期化放電が起こる。これにより、第２の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。但し、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に走査パルスＰａを印加する直前に第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ７は（−Ｖａｄ＋Ｖｓｅｔ２）より高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しないため、第３の放電セル群にはまだ十分な量の壁電荷が保持される。
【００５５】
さらに、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に走査パルスＰａを印加する直前に、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ８を印加する。すると、第３の放電セル群において４回目の微弱な初期化放電が起こる。これにより、第３の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路５３の３相駆動動作時には、第１ＳＦの初期化期間において第１の放電セル群に属する全ての放電セルの初期化動作（第１の放電セル群の全セル初期化動作）が行われ、第１ＳＦの初期化期間および書込み期間において第２の放電セル群に属する全ての放電セルの初期化動作（第２の放電セル群の全セル初期化動作）が行われ、その後第１ＳＦの初期化期間および書込み期間において第３の放電セル群に属する全ての放電セルの初期化動作（第３の放電セル群の全セル初期化動作）が行われる。
【００５６】
第１ＳＦの書込み期間の中間部（上記ランプ波形Ｌ６の印加後）では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、ｎ／６＋１行目の走査電極ＳＣ（ｎ／６＋１）に負の走査パルスＰａを印加するとともに、データ電極Ｄ１〜Ｄｍのうちｎ／６＋１行目において発光すべき放電セルのデータ電極Ｄｋに正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ（ｎ／６＋１）との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ（ｎ／６＋１）との間および維持電極ＳＵ（ｎ／６＋１）と走査電極ＳＣ（ｎ／６＋１）との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ（ｎ／６＋１）上に正の壁電荷が蓄積され、維持電極ＳＵ（ｎ／６＋１）上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。このようにして、ｎ／６＋１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈと走査電極ＳＣ（ｎ／６＋１）との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を、第２の放電セル群において、ｎ／６＋１行目の放電セルから、ｎ／２行目の放電セルに至るまで順次行う。
【００５７】
また、第１ＳＦの書込み期間の後半部（上記ランプ波形Ｌ８の印加後）では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、走査電極ＳＣ１〜ＳＣ（ｎ）を一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、ｎ／２＋１行目の走査電極ＳＣ（ｎ／２＋１）に負の走査パルスＰａを印加するとともに、データ電極Ｄ１〜Ｄｍのうちｎ／２＋１行目において発光すべき放電セルのデータ電極Ｄｋに正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ（ｎ／２＋１）との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ２との間および維持電極ＳＵ（ｎ／２＋１）と走査電極ＳＣ（ｎ／２＋１）との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ（ｎ／２＋１）上に正の壁電荷が蓄積され、維持電極ＳＵ（ｎ／２＋１）上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。
【００５８】
このようにして、ｎ／２＋１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈと走査電極ＳＣ（ｎ／２＋１）との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作を、第３の放電セル群において、（ｎ／２＋１）行目の放電セルから（ｎ）行目の放電セルに至るまで順次行い、書込み期間が終了する。
【００５９】
続く維持期間では、維持電極ＳＵ１〜ＳＵｎを接地電位に戻し、走査電極ＳＣ１〜ＳＣｎに維持期間の最初の維持パルスＰｓ（＝Ｖｓｕｓ）を印加する。このとき、書込み期間で書込み放電が発生した放電セルにおいては、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧は、維持パルスＰｓ（＝Ｖｓｕｓ）に走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、走査電極ＳＣｉと維持電極ＳＵｉとの間で維持放電が起こり、放電セルが発光する。その結果、走査電極ＳＣｉ上に負の壁電荷が蓄積され、維持電極ＳＵｉ上に正の壁電荷が蓄積され、データ電極Ｄｋ上に正の壁電荷が蓄積される。
【００６０】
書込み期間で書込み放電が発生しなかった放電セルでは維持放電は起こらず、初期化期間の終了時における壁電荷の状態が保持される。続いて、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持電極ＳＵ１〜ＳＵｎに維持パルスＰｓを印加する。すると、維持放電が起こった放電セルでは、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧が放電開始電圧を超えるので、再び維持電極ＳＵｉと走査電極ＳＣｉとの間で維持放電が起こり、維持電極ＳＵｉ上に負の壁電荷が蓄積され、走査電極ＳＣｉ上に正の壁電荷が蓄積される。
【００６１】
以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加することにより、書込み期間において書込み放電が発生した放電セルでは維持放電が継続して行われる。維持パルスＰｓの印加後、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍを接地電位に保持した状態で、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ３を印加する。このランプ波形Ｌ３は、接地電位から正の電位Ｖｅｒａｓｅに向かって緩やかに上昇する。これにより、維持放電が起こった放電セルにおいて、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧が放電開始電圧を超え、維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な消去放電が発生する。
【００６２】
第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））に接地電位から（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ４を印加する。すると、第１の放電セル群のうち前のサブフィールド（図４では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第１の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
【００６３】
第１の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのままの状態よりやや低い値に保たれる。一方、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には、接地電位から（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ９を印加する。その後、第２の走査電極群（ＳＣ（３ｎ−１））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、第２の放電セル群および第３の放電セル群のうち前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。
【００６４】
ここで、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））に印加されるランプ波形Ｌ４は（−Ｖａｄ＋Ｖｓｅｔ４）まで下降するのに対して、第２の走査電極群（ＳＣ（３ｎ−１））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ９は（−Ｖａｄ＋Ｖｓｅｔ４）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。それにより、第２の放電セル群および第３の放電セル群においては、第１の放電セル群に比べて移動する電荷の量が少ない。そのため、第２の放電セル群および第３の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第１の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。
【００６５】
なお、第２の放電セル群および第３の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては放電が発生しない。
【００６６】
続く第２ＳＦの書込み期間の前半部では、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の前半部と同様の駆動波形を印加する。
【００６７】
第１の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））および第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ１０を印加する。
【００６８】
一方、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には、接地電位から（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ１１を印加する。その後、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。ここで、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））および第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に印加されるランプ波形Ｌ１０は（−Ｖａｄ＋Ｖｓｅｔ４）まで下降するのに対して、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ１１は（−Ｖａｄ＋Ｖｓｅｔ４）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。それにより、第３の放電セル群においては、第１の放電セル群および第２の放電セル群に比べて移動する電荷の量が少ない。そのため、第３の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第１の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。
【００６９】
さらに、第２の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ１２を印加する。
【００７０】
ここで、第２ＳＦの書込み期間において第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））に走査パルスＰａが印加される期間には、第２の走査電極群（ＳＣ（３ｎ−１））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には走査パルスＰａが印加されない。この期間において、第２の放電セル群および第３の放電セル群の壁電荷は減少する。しかしながら、上述したように、第２の放電セル群および第３の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第２ＳＦの初期化期間終了時に多くの壁電荷が保持されている。従って、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。
【００７１】
さらに、第２ＳＦの書込み期間において第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に走査パルスＰａが印加される期間には、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））には走査パルスＰａが印加されない。この期間において、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第３の放電セル群には第２の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第３の放電セル群の壁電荷が減少しても、第３の放電セル群にはまだ十分な量の壁電荷が保持されている。
【００７２】
また、本実施の形態においては、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に走査パルスＰａを印加する直前に、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））および第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ１０を印加する。すると、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。但し、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に走査パルスＰａを印加する直前に第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ１１は（−Ｖａｄ＋Ｖｓｅｔ４）より高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しないため、第３の放電セル群にはまだ十分な量の壁電荷が保持される。
【００７３】
さらに、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に走査パルスＰａを印加する直前に、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ１２を印加する。すると、第３の放電セル群において４回目の微弱な初期化放電が起こる。これにより、第３の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路５３の３相駆動動作時には、第２ＳＦの初期化期間において第１の放電セル群に対する選択初期化動作が行われ、第２ＳＦの初期化期間および書込み期間において第２の放電セル群および第３の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作を言う。
【００７４】
第２ＳＦの書込み期間の中間部以降（上記ランプ波形Ｌ１０の印加後）では、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の中間部以降と同様の駆動波形を印加する。
【００７５】
第２ＳＦの維持期間には、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。
【００７６】
また、第３ＳＦ以降のサブフィールドでは、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。
【００７７】
（ｂ）２相駆動動作時の駆動波形
次に、走査電極駆動回路５３の２相駆動動作時に各電極に印加される駆動波形について説明する。なお、図５に示すランプ波形Ｌ１〜Ｌ４は、図４のランプ波形Ｌ１〜Ｌ４と同様である。第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍの電位をＶｄａに保持し、維持電極ＳＵ１〜ＳＵｎを接地電位に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。それにより、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。
【００７８】
続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅに保持し、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））にＶｓｕｓから（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、第１の放電セル群において２回目の微弱な初期化放電が起こる。これにより、第１の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。一方、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））には、Ｖｓｕｓから（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ５を印加する。これにより、第２の放電セル群において２回目の微弱な初期化放電が起こる。その後、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。
【００７９】
ここで、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））に印加されるランプ波形Ｌ２は（−Ｖａｄ＋Ｖｓｅｔ２）まで下降するのに対して、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ５は（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。そのため、第５の放電セル群においては２回目の初期化放電によって移動する電荷の量が第４の放電セル群に比べて少ない。それにより、２回目の初期化放電後、第５の放電セル群には、第４の放電セル群より多くの壁電荷が保持される。
【００８０】
第１ＳＦの書込み期間の前半部では、図４で説明したように、第４の放電セル群において１行目の放電セルからｎ／３行目の放電セルに至るまで書込み動作を順次行う。
【００８１】
第４の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。
【００８２】
ここで、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））に走査パルスＰａが印加される期間には、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））には走査パルスＰａが印加されない。この期間において、第５の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第５の放電セル群には第４の放電セル群より多くの壁電荷が保持されている。従って、上記の期間において第５の放電セル群の壁電荷が減少しても、第５の放電セル群にはまだ十分な量の壁電荷が保持されている。
【００８３】
また、本実施の形態においては、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。すると、第５の放電セル群において３回目の微弱な初期化放電が起こる。これにより、第５の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路５３の２相駆動動作時には、第１ＳＦの初期化期間において第１の放電セル群に属する全ての放電セルの初期化動作（第４の放電セル群の全セル初期化動作）が行われ、第１ＳＦの初期化期間および書込み期間において第５の放電セル群に属する全ての放電セルの初期化動作（第５の放電セル群の全セル初期化動作）が行われる。
【００８４】
第１ＳＦの書込み期間の後半部（上記ランプ波形Ｌ６の印加後）では、維持電極ＳＵ１〜ＳＵｎを再び電位Ｖｅに保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、ｎ／３＋１行目の走査電極ＳＣ（ｎ／３＋１）に負の走査パルスＰａを印加するとともに、データ電極Ｄ１〜Ｄｍのうちｎ／３＋１行目において発光すべき放電セルのデータ電極Ｄｋに正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ（ｎ／３＋１）との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ（ｎ／３＋１）との間および維持電極ＳＵ（ｎ／３＋１）と走査電極ＳＣ（ｎ／３＋１）との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ（ｎ／３＋１）上に正の壁電荷が蓄積され、維持電極ＳＵ（ｎ／３＋１）上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。このようにして、ｎ／３＋１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈと走査電極ＳＣ（ｎ／３＋１）との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。
【００８５】
以上の書込み動作を、第５の放電セル群において、ｎ／３＋１行目の放電セルから（ｎ）行目の放電セルに至るまで順次行い、書込み期間が終了する。
【００８６】
続く維持期間では、図４で説明したように、走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎに交互に維持パルスＰｓを印加する。それにより、書込み期間において書込み放電が発生した放電セルにおいて維持放電が発生する。維持パルスＰｓの印加後、図４で説明したように、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ３を印加する。これにより、維持放電が起こった放電セルにおいて、微弱な消去放電が発生する。その結果、走査電極ＳＣｉに負の壁電荷が蓄積され、維持電極ＳＵｉに正の壁電荷が蓄積される。このとき、データ電極Ｄｋ上には正の壁電荷が蓄積される。その後、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持期間における維持動作を終了する。
【００８７】
第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））に接地電位から（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ４を印加する。すると、第４の放電セル群のうち前のサブフィールド（図５では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第４の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。
【００８８】
第４の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。一方、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））には、接地電位から（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ９を印加する。その後、第２の走査電極群を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、第５の放電セル群のうち前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。
【００８９】
ここで、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））に印加されるランプ波形Ｌ４は（−Ｖａｄ＋Ｖｓｅｔ４）まで下降するのに対して、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））に印加されるランプ波形Ｌ９は（−Ｖａｄ＋Ｖｓｅｔ４）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。それにより、第５の放電セル群においては、第４の放電セル群に比べて移動する電荷の量が少ない。そのため、第５の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第４の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。なお、第５の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては放電が発生しない。
【００９０】
第２ＳＦの書込み期間の前半部では、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の前半部と同様の駆動波形を印加する。
【００９１】
第４の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅに保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ１０を印加する。ここで、第２ＳＦの書込み期間において第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））に走査パルスＰａが印加される期間には、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））には走査パルスＰａが印加されない。この期間において、第５の放電セル群の壁電荷は減少する。しかしながら、上述したように、第５の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第２ＳＦの初期化期間終了時に多くの壁電荷が保持されている。従って、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。
【００９２】
また、本実施の形態においては、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ１０を印加する。すると、第５の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第５の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。すなわち、走査電極駆動回路５３の２相駆動動作時には、第２ＳＦの初期化期間において第４の放電セル群に対する選択初期化動作が行われ、第２ＳＦの初期化期間および書込み期間において第５の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作をいう。
【００９３】
第２ＳＦの書込み期間の後半部では、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の後半部と同様の駆動波形を印加する。第２ＳＦの維持期間には、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。また、第３ＳＦ以降のサブフィールドでは、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。
【００９４】
（１−４）走査電極駆動回路５３の構成
図６は走査電極駆動回路５３の構成を示す回路図である。
【００９５】
走査電極駆動回路５３は、第１の駆動回路ＤＲ１、第２の駆動回路ＤＲ２、第３の駆動回路ＤＲ３、直流電源２００、回収回路３００、比較回路４００、ダイオードＤ１０，Ｄ１１およびｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ３〜Ｑ９を含む。
【００９６】
第１の駆動回路ＤＲ１は、複数の走査ＩＣ１００を含む。各走査ＩＣ１００は、ノードＮ１とノードＮ２との間に接続されるとともに、第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））に属する走査電極ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６）の各々に接続される。各走査ＩＣ１００は、対応する走査電極ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６）をノードＮ１およびノードＮ２に選択的に接続する。
【００９７】
第１の駆動回路ＤＲ１には、制御信号Ｓ５１Ａ，Ｓ５２Ａが与えられる。制御信号Ｓ５１Ａ，Ｓ５２Ａの論理に応じて走査ＩＣ１００の状態が切り替わる。走査ＩＣ１００の詳細については後述する。第２の駆動回路ＤＲ２は、複数の走査ＩＣ１１０を含む。各走査ＩＣ１１０は、ノードＮ１とノードＮ２との間に接続されるとともに、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））に属する走査電極ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２）の各々に接続される。各走査ＩＣ１１０は、対応する走査電極ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２）をノードＮ１およびノードＮ２に選択的に接続する。
【００９８】
第２の駆動回路ＤＲ２には、制御信号Ｓ５１Ｂ，Ｓ５２Ｂが与えられる。制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理に応じて走査ＩＣ１１０の状態が切り替わる。走査ＩＣ１１０の詳細については後述する。
【００９９】
第３の駆動回路ＤＲ３は、複数の走査ＩＣ１２０を含む。各走査ＩＣ１２０は、ノードＮ１とノードＮ２との間に接続されるとともに、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））に属する走査電極ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ）の各々に接続される。各走査ＩＣ１２０は、対応する走査電極（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））をノードＮ１およびノードＮ２に選択的に接続する。第３の駆動回路ＤＲ３には、制御信号Ｓ５１Ｃ，Ｓ５２Ｃが与えられる。制御信号Ｓ５１Ｃ，Ｓ５２Ｃの論理に応じて走査ＩＣ１２０の状態が切り替わる。走査ＩＣ１２０の詳細については後述する。
【０１００】
電圧Ｖｓｃｎを受ける電源端子Ｖ１０は、ダイオードＤ１０を介してノードＮ３に接続される。直流電源２００は、ノードＮ１とノードＮ３との間に接続される。この直流電源２００は、電解コンデンサからなり、電圧Ｖｓｃｎを保持するフローティング電源として働く。ノードＮ２とノードＮ３との間には、保護抵抗Ｒ１が接続される。以下、ノードＮ１の電位をＶＦＧＮＤとし、ノードＮ３の電位をＶｓｃｎＦとする。ノードＮ３の電位ＶｓｃｎＦは、ノードＮ１の電位ＶＦＧＮＤに電圧Ｖｓｃｎを加算した値を有する。すなわち、ＶｓｃｎＦ＝ＶＦＧＮＤ＋Ｖｓｃｎとなる。
【０１０１】
トランジスタＱ３は、電圧（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ））を受ける電源端子Ｖ１１とノードＮ４との間に接続され、ゲートには制御信号Ｓ３が与えられる。トランジスタＱ４は、ノードＮ１とノードＮ４との間に接続され、ゲートには制御信号Ｓ４が与えられる。トランジスタＱ５は、ノードＮ１と負の電圧（−Ｖａｄ）を受ける電源端子Ｖ１２との間に接続され、ゲートには制御信号Ｓ５が与えられる。制御信号Ｓ４は制御信号Ｓ５の反転信号である。また、トランジスタＱ３，Ｑ５にはゲート抵抗ＲＧおよびコンデンサＣＧが接続される。なお、トランジスタＱ６にもゲート抵抗およびコンデンサが接続されるが、図示は省略する。
【０１０２】
トランジスタＱ６は、電圧Ｖｓｕｓを受ける電源端子Ｖ１３とノードＮ５との間に接続される。トランジスタＱ６のベースには制御信号Ｓ６が与えられる。トランジスタＱ７は、ノードＮ４とノードＮ５との間に接続される。トランジスタＱ７のゲートには制御信号Ｓ７が与えられる。トランジスタＱ８は、ノードＮ４と接地端子との間に接続され、ベースには制御信号Ｓ８が与えられる。電圧Ｖｅｒａｓｅを受ける電源端子Ｖ１４とノードＮ４との間に、トランジスタＱ９およびダイオードＤ１１が接続される。トランジスタＱ９のベースには制御信号Ｓ９が与えられる。
【０１０３】
回収回路３００は、ノードＮ４とノードＮ５との間に接続される。回収回路３００は、上記の維持期間において、複数の放電セルから電荷を回収して蓄積するとともに、蓄積した電荷を再び複数に放電セルに与える。比較回路４００は、電源端子Ｖ１２とノードＮ１との間に接続される。比較回路４００の詳細については後述する。
【０１０４】
（１−５）走査ＩＣの詳細
次に、走査ＩＣ１００，１１０，１２０の詳細について説明する。上記のように、走査ＩＣ１００の状態は制御信号Ｓ５１Ａ，Ｓ５２Ａの論理に応じて切り替わり、走査ＩＣ１１０の状態は制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理に応じて切り替わり、走査ＩＣ１２０の状態は制御信号Ｓ５１Ｃ，Ｓ５２Ｃの論理に応じて切り替わる。
【０１０５】
図７は、制御信号Ｓ５１Ａ，Ｓ５２Ａの論理と走査ＩＣ１００の状態との対応関係を示す図である。制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理と走査ＩＣ１１０の状態との対応関係および制御信号Ｓ５１Ｃ，Ｓ５２Ｃの論理と走査ＩＣ１２０の状態との対応関係は、制御信号Ｓ５１Ａ，Ｓ５２Ａの論理と走査ＩＣ１００の状態との対応関係と同様である。図７に示すように、制御信号Ｓ５１Ａ，Ｓ５２Ａがともにハイレベル（Ｈｉ）である場合、各走査ＩＣ１００は“Ａｌｌ−Ｈｉ”（オールハイ）の状態になる。“Ａｌｌ−Ｈｉ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ２に接続する。すなわち、走査電極ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６）の電位がノードＮ２およびノードＮ３の電位と等しくなる。
【０１０６】
制御信号Ｓ５１Ａがハイレベルであり、制御信号Ｓ５２Ａがローレベル（Ｌｏ）である場合、各走査ＩＣ１００が“Ａｌｌ−Ｌｏ”（オールロー）の状態になる。“Ａｌｌ−Ｌｏ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ１に接続する。すなわち、走査電極ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６）の電位がノードＮ１の電位と等しくなる。制御信号Ｓ５１Ａがローレベルであり、制御信号Ｓ５２Ａがハイレベルである場合、各走査ＩＣ１００が“ＤＡＴＡ”（データ）の状態になる。“ＤＡＴＡ”の状態では、各走査ＩＣ１００が順に対応する走査電極をノードＮ１に接続する。この場合、書込み期間において、走査電極（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６）に順に書込みパルスが印加される。制御信号Ｓ５１Ａ，Ｓ５２Ａがともにローレベルである場合、各走査ＩＣ１００が“ＨｉＺ”（ハイインピーダンス）の状態になる。“ＨｉＺ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ１およびノードＮ２から遮断する。
【０１０７】
（１−６）走査電極駆動回路の動作
次に、走査電極駆動回路５３の動作について説明する。２相駆動動作時の走査電極駆動回路５３の動作は、３相駆動動作時の走査電極駆動回路５３の動作に基づいて容易に説明できるので、ここでは、まず３相駆動動作時の走査電極駆動回路５３の動作を説明する。
【０１０８】
（１−６−１）３相駆動動作時の走査電極駆動回路の動作
図８〜図１１は、３相駆動動作時の走査電極駆動回路５３の動作について説明するための各制御信号のタイミング図である。図８は第１ＳＦの初期化期間における各制御信号のタイミング図であり、図９は第１ＳＦの書込み期間における各制御信号のタイミング図である。また、図１０は第２ＳＦの初期化期間における各制御信号のタイミング図であり、図１１は第２ＳＦの書込み期間における各制御信号のタイミング図である。なお、図８〜図１１には、制御信号Ｓ３〜Ｓ８，Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃおよび走査ＩＣ１００，走査ＩＣ１１０，走査ＩＣ１２０（図中においてＩＣ１００，ＩＣ１１０およびＩＣ１２０と略記）の状態が示される。また、図８〜図１１の最上段には、実線で走査電極ＳＣ１の電位の変化が示され、一点鎖線で走査電極ＳＣ２の電位の変化が示され、破線で走査電極ＳＣ３の電位の変化が示される。
【０１０９】
（１−６−１−１）第１ＳＦ
図８の第１ＳＦにおける初期化期間の開始時点ｔ０では、制御信号Ｓ５１Ａ，Ｓ５１Ｂ，Ｓ５１Ｃがハイレベルにあり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルにある。それにより、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態になっている。また、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ３，Ｑ５，Ｑ６がオフし、トランジスタＱ４，Ｑ７，Ｑ８がオンしている。
【０１１０】
従って、ノードＮ１は接地電位（０Ｖ）となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位は接地電位となっている。
【０１１１】
時点ｔ１で、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。それにより、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｈｉ”の状態になる。従って、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位がＶｓｃｎに立ち上がる。
【０１１２】
時点ｔ２で、制御信号Ｓ３がハイレベルになり、制御信号Ｓ７，Ｓ８がローレベルになる。それにより、トランジスタＱ３がオンし、トランジスタＱ７，Ｑ８がオフする。それにより、トランジスタＱ３に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ）まで緩やかに上昇する。また、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。このとき、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｈｉ”の状態であるので、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。
【０１１３】
時点ｔ３で、制御信号Ｓ３がローレベルになり、制御信号Ｓ６，Ｓ７がハイレベルになる。それにより、トランジスタＱ３がオフし、トランジスタＱ６，Ｑ７がオンする。その結果、ノードＮ１の電位ＶＦＧＮＤがＶｓｕｓまで低下し、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。このとき、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｈｉ”の状態であるので、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。
【０１１４】
時点ｔ４で、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。それにより、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態になる。このとき、ノードＮ１の電位ＶＦＧＮＤの電位はＶｓｕｓとなっているので、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位がＶｓｕｓまで低下する。
【０１１５】
時点ｔ５で、制御信号Ｓ４，Ｓ６，Ｓ７がローレベルになり、制御信号Ｓ５，Ｓ８がハイレベルになる。それにより、トランジスタＱ４，Ｑ６，Ｑ７がオフし、トランジスタＱ５，Ｑ８がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態にあるので。走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ）に向かって緩やかに低下する。
【０１１６】
走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ５ａで、制御信号Ｓ５１Ｂ，Ｓ５１Ｃがローレベルになる。それにより、走査ＩＣ１１０，１２０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。なお、時点ｔ５ａにおける制御信号Ｓ５１Ｂ，Ｓ５１Ｃの切り替えは、図６の比較回路４００によって行われる。後述の時点ｔ６，ｔ１１，ｔ１２，ｔ１５，ｔ１６，ｔ２２，ｔ２３，ｔ２８，ｔ２９，ｔ３２，ｔ３３においても、比較回路４００によって制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃの切り替えが行われる。比較回路４００の詳細については後述する。
【０１１７】
走査電極ＳＣ１の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ６で、制御信号Ｓ５１Ａがローレベルになり、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃがハイレベルになり、走査ＩＣ１１０，１２０が“Ａｌｌ−Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。
【０１１８】
図９に示すように、第１ＳＦにおける書込み期間の前半部（時点ｔ７〜ｔ１０の期間）には、走査ＩＣ１００が“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２が順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ１，ＳＣ４，…，ＳＣｎ−２の電位が順に（−Ｖａｄ）まで低下する。図１０においては、時点ｔ８〜ｔ９の期間に走査電極ＳＣ１の電位が（−Ｖａｄ）に低下する。
【０１１９】
一方、走査ＩＣ１１０，１２０は“Ａｌｌ−Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ２，ＳＣ３の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。時点ｔ１０で、制御信号Ｓ５１Ａがハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。それにより、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態になる。従って、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ）に向かって緩やかに低下する。
【０１２０】
走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ１１で、制御信号Ｓ５１Ｃがローレベルになる。それにより、走査ＩＣ１２０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ１２で、制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｃ，Ｓ５２Ｃがハイレベルになり、走査ＩＣ１００，１２０が“Ａｌｌ−Ｈｉ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。従って、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。
【０１２１】
図９に示すように、第１ＳＦにおける書込み期間の中半部（時点ｔ１２〜ｔ１５の期間）には、走査ＩＣ１１０が“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１が順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ２，ＳＣ５，…，ＳＣｎ−１の電位が順に（−Ｖａｄ）まで低下する。図９においては、時点ｔ１３〜ｔ１４の期間に走査電極ＳＣ２の電位が（−Ｖａｄ）に低下する。
【０１２２】
一方、走査ＩＣ１００，１２０は“Ａｌｌ−Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ１，ＳＣ３の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。
【０１２３】
時点ｔ１５で、制御信号Ｓ５１Ｂがハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。それにより、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態になる。従って、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ）に向かって緩やかに低下する。
【０１２４】
走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ１６で、制御信号Ｓ５１Ｃがローレベルになり、制御信号Ｓ５２Ｃがハイレベルになる。それによって、走査ＩＣ１２０が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂがハイレベルになり、走査ＩＣ１００，１１０が“Ａｌｌ−Ｈｉ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。従って、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。
【０１２５】
図９に示すように、第１ＳＦにおける書込み期間の後半部（時点ｔ１６〜ｔ１９の期間）には、走査ＩＣ１２０が“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ３，ＳＣ６，…，ＳＣｎが順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ３，ＳＣ６，…，ＳＣｎの電位が順に（−Ｖａｄ）まで低下する。図９においては、時点ｔ１７〜ｔ１８の期間に走査電極ＳＣ３の電位が（−Ｖａｄ）に低下する。
【０１２６】
一方、走査ＩＣ１００，１１０は“Ａｌｌ−Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ１，ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。
【０１２７】
（１−６−１−２）第２ＳＦ以降のサブフィールド
図１０は、第２ＳＦの初期化期間における各制御信号のタイミング図である。図１０に示すように、第２ＳＦの初期化期間の開始時点ｔ２０では、制御信号Ｓ５１Ａ，Ｓ５１Ｂ，Ｓ５１Ｃがハイレベルにあり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルにある。それにより、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態になっている。また、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ３，Ｑ５，Ｑ６がオフし、トランジスタＱ４，Ｑ７，Ｑ８がオンしている。従ってノードＮ１の電位ＶＦＧＮＤは接地電位となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位は接地電位となっている。
【０１２８】
時点ｔ２１で制御信号Ｓ４，Ｓ７がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４，Ｑ７がオフになり、トランジスタＱ５がオンになる。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０，１２０がそれぞれ“Ａｌｌ−Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ）に向かって緩やかに低下する。
【０１２９】
走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ２２で、制御信号Ｓ５１Ｂ，Ｓ５１Ｃがローレベルになる。それにより、走査ＩＣ１１０，１２０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。
【０１３０】
走査電極ＳＣ１の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ４）になる時点ｔ２３で、制御信号Ｓ５１Ａがローレベルになり、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃがハイレベルになり、走査ＩＣ１１０，１２０が“Ａｌｌ−Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。
【０１３１】
次に、図１１は第２ＳＦの書込み期間における各制御信号のタイミング図である。図１１に示すように、第２ＳＦの書込み期間には、時点ｔ２４〜ｔ３７の期間において、各制御信号が図９の時点ｔ７〜ｔ１９の期間と同様に変化する。なお、図１１においては、時点ｔ２５〜ｔ２６の期間に走査電極ＳＣ１の電位が（−Ｖａｄ）に低下する。
【０１３２】
走査電極ＳＣ３の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ２８で、制御信号Ｓ５１Ｃがローレベルになる。それにより、走査ＩＣ１２０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ４）になる時点ｔ２９で、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“Ａｌｌ−Ｈｉ”の状態になる。また、制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。さらに、制御信号Ｓ５１Ｃ，Ｓ５２Ｃがハイレベルになる。それにより、走査ＩＣ１２０が“Ａｌｌ− Ｈｉ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。従って、走査電極ＳＣ１，ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。
【０１３３】
時点ｔ２９〜ｔ３６の期間には、各制御信号が図９の時点ｔ１２〜ｔ１９の期間と同様に変化する。なお、図１１においては、時点ｔ３０〜ｔ３１の期間に走査電極ＳＣ２の電位が（−Ｖａｄ）に低下し、時点ｔ３４〜ｔ３５の期間に走査電極ＳＣ３の電位が（−Ｖａｄ）に低下する。第３ＳＦ以降のサブフィールドでは、各制御信号が第２ＳＦと同様に変化する。
【０１３４】
（１−６−２）２相駆動動作時の走査電極駆動回路の動作
次に、２相駆動動作時の走査電極駆動回路５３の動作について説明する。
【０１３５】
２相駆動動作時は、（１−４）で説明した図６の走査電極駆動回路５３について、第１，第２および第３の駆動回路ＤＲ１，ＤＲ２およびＤＲ３の変わりに、図１２のように第４の駆動回路ＤＲ４および第５の駆動回路ＤＲ５を用いる。その他構成は図６の走査電極駆動回路５３と変わりはない。
【０１３６】
第４の駆動回路ＤＲ４は、複数の走査ＩＣ１３０を含む。各走査ＩＣ１３０は、ノードＮ１とノードＮ２との間に接続されるとともに、第４の走査電極群（ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３））に属する走査電極ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３）の各々に接続される。各走査ＩＣ１３０は、対応する走査電極ＳＣ１，ＳＣ２，…ＳＣ（ｎ／３）をノードＮ１およびノードＮ２に選択的に接続する。第４の駆動回路ＤＲ４には、制御信号Ｓ５１Ｄ，Ｓ５２Ｄが与えられる。制御信号Ｓ５１Ｄ，Ｓ５２Ｄの論理に応じて走査ＩＣ１３０の状態が切り替わる。走査ＩＣ１３０の詳細については、（１−５）で説明したＩＣ１００，１１０，１２０と同様である。
【０１３７】
第５の駆動回路ＤＲ５は、複数の走査ＩＣ１４０を含む。各走査ＩＣ１４０は、ノードＮ１とノードＮ２との間に接続されるとともに、第５の走査電極群（ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ））に属する走査電極ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ）の各々に接続される。各走査ＩＣ１４０は、対応する走査電極ＳＣ（ｎ／３＋１），ＳＣ（ｎ／３＋２），…ＳＣ（ｎ）をノードＮ１およびノードＮ２に選択的に接続する。第５の駆動回路ＤＲ５には、制御信号Ｓ５１Ｅ，Ｓ５２Ｅが与えられる。制御信号Ｓ５１Ｅ，Ｓ５２Ｅの論理に応じて走査ＩＣ１４０の状態が切り替わる。走査ＩＣ１４０の詳細については、（１−５）で説明したＩＣ１００，１１０，１２０と同様である。
【０１３８】
図１３、図１４は、２相駆動動作時の２相駆動動作時の走査電極駆動回路５３の動作について説明するための各制御信号のタイミング図である。図１３は、第１ＳＦの書込み期間における各制御信号のタイミング図であり、図１４は第２ＳＦの書込み期間における各制御信号のタイミング図である。図１３，１４には、制御信号Ｓ３〜Ｓ８，Ｓ５１Ｄ，Ｓ５２Ｄ，Ｓ５１Ｅ，Ｓ５２Ｅおよび走査ＩＣ１３０、走査ＩＣ１４０（図中ではＩＣ１３０およびＩＣ１４０と略記）の状態が示される。基本的には、ＩＣ１３０の動作が図８のＩＣ１００と同様の、ＩＣ１４０の動作が図８のＩＣ１１０と同様の動作を行う。図１３、図１４のタイミング図が図８〜図１１のタイミング図と異なるのは以下の点である。
【０１３９】
図１３に示すように、走査電極駆動回路５３の２相駆動動作時の動作は、Ｓ５２Ｄがｔ１２〜１６の期間でハイレベルになり、ＩＣ１３０が“Ａｌｌ−Ｈｉ”の状態になる。また、Ｓ５１Ｅがｔ１２〜ｔ１９の期間でローレベルとなり、Ｓ５２Ｅがｔ１２〜ｔ１９の間でハイレベルとなるため、ＩＣ１４０がｔ１２〜１９の期間で“ＤＡＴＡ”の状態になる。
【０１４０】
図１４に示すように、走査電極駆動回路５３の２相駆動動作時の動作は、Ｓ５２Ｄがｔ２９〜ｔ３６の期間でハイレベルになり、ＩＣ１３０が“Ａｌｌ−Ｈｉ”の状態になる。また、Ｓ５１Ｅがｔ２９〜ｔ３６の期間でローレベルとなり、Ｓ５２Ｅがｔ２９〜ｔ３６の期間でハイレベルとなるため、ＩＣ１４０がｔ２９〜ｔ３６の期間で“ＤＡＴＡ”の状態になる。
【０１４１】
（１−７）比較回路
（１−７−１）構成
次に、比較回路４００の詳細について説明する。図１５は、比較回路４００およびその周辺部分の構成を具体的に示す回路図である。図１５に示すように、比較回路４００は、コンパレータＣＮ１，ＣＮ２、ＡＮＤゲート回路ＡＧ１，ＡＧ２、電源Ｖ２１〜Ｖ２４、スイッチＳＷ１〜ＳＷ３およびセレクタ４０１を含む。
【０１４２】
コンパレータＣＮ１の負側の入力端子はノードＮ１に接続される。コンパレータＣＮ１の正側の入力端子はノードＮ１１に接続される。ノードＮ１１と電源端子Ｖ１２との間に、電源Ｖ２１，Ｖ２２，Ｖ２３がそれぞれスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３を介して並列に接続される。電源Ｖ２１は電圧Ｖｓｅｔ２を保持し、電源Ｖ２３は電圧Ｖｓｅｔ４を保持する。なお、Ｖｓｅｔ２は例えば６Ｖであり、Ｖｓｅｔ４は例えば１０Ｖである。コンパレータＣＮ１の出力端子は、ＡＮＤゲート回路ＡＧ１の一方の入力端子に接続される。ＡＮＤゲート回路ＡＧ１の他方の入力端子には、制御信号Ｓ２１が与えられる。
【０１４３】
ＡＮＤゲート回路ＡＧ１の出力端子は第１の駆動回路ＤＲ１および第２の駆動回路ＤＲ２に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ１からの出力信号が制御信号Ｓ５２Ａとして第１の駆動回路ＤＲ１に与えられ、制御信号Ｓ５２Ｂとして第２の駆動回路ＤＲ２に与えられる。
【０１４４】
コンパレータＣＮ２の正側の入力端子はノードＮ１に接続される。コンパレータＣＮ２の負側の入力端子は、電源Ｖ２４を介して電源端子Ｖ１２に接続される。電源Ｖ２４は電圧Ｖｈｉｚを保持する。それにより、コンパレータＣＮ２の負側の入力端子の電位は（−Ｖａｄ＋Ｖｈｉｚ）に保持される。なお、Ｖｈｉｚは例えば７０Ｖである。コンパレータＣＮ２の出力端子は、ＡＮＤゲート回路ＡＧ２の一方の入力端子に接続され、コンパレータＣＮ３の出力端子は、ＡＮＤゲート回路ＡＧ３の一方の入力端子に接続される。ＡＮＤゲート回路ＡＧ２の他方の入力端子には、制御信号Ｓ２２が与えられ、ＡＮＤゲート回路ＡＧ３の他方の入力端子には、制御信号Ｓ２４が与えられる。
【０１４５】
ＡＮＤゲート回路ＡＧ２の出力端子はセレクタ４０１の一方の入力端子に接続される。セレクタ４０１の他方の入力端子には制御信号Ｓ２３が与えられる。セレクタ４０１の出力端子は第２の駆動回路ＤＲ２に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ２からの出力信号および制御信号Ｓ２３の一方がセレクタ４０１によって選択的に制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与えられる。
【０１４６】
また、ＡＮＤゲート回路ＡＧ３の出力端子はセレクタ４０２の一方の入力端子に接続される。セレクタ４０２の他方の入力端子には制御信号Ｓ２５が与えられる。セレクタ４０２の出力端子は第３の駆動回路ＤＲ３に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ３からの出力信号および制御信号Ｓ２５の一方がセレクタ４０２によって選択的に制御信号Ｓ５１Ｃとして第２の駆動回路ＤＲ３に与えられる。
【０１４７】
なお、図１５の例では、ノードＮ１と電源端子Ｖ１２との間にｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ５ａが接続されている。トランジスタＱ５がオフした状態でトランジスタＱ５ａがオンすることにより、ノードＮ１の電位が瞬時に−Ｖａｄに下降する。
【０１４８】
（１−７−２）動作
次に、図１５の比較回路４００の動作について説明する。まず、図８の時点ｔ５〜ｔ６の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃとして第１、第２および第３の駆動回路ＤＲ１，ＤＲ２，ＤＲ３に与えられる。なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２，Ｓ２４がハイレベルに維持される。
【０１４９】
時点ｔ５から時点ｔ５ａに至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。従って、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルとなり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。また、コンパレータＣＮ２，ＣＮ３の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。従って、ＡＮＤゲート回路ＡＧ２，ＡＧ３の出力端子の電位はハイレベルになる。セレクタ４０１は、ＡＮＤゲート回路ＡＧ２からの出力信号を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２は、ＡＮＤゲート回路ＡＧ３からの出力信号を制御信号Ｓ５１Ｃとして第３の駆動回路ＤＲ３に与える。すなわち、制御信号Ｓ５１Ｂ，Ｓ５１Ｃがハイレベルになる。この場合、走査ＩＣ１００，１１０，１２０が“Ａｌｌ−Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ(ｎ／６＋１)，ＳＣ（ｎ／２＋１）の電位が緩やかに下降する。
【０１５０】
時点ｔ５ａでノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）になると、コンパレータＣＮ２，ＣＮ３の出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ２，ＡＧ３の出力端子の電位がローレベルになり、制御信号Ｓ５１Ｂ，Ｓ５１Ｃがローレベルになる。その結果、走査ＩＣ１１０，１２０が“Ｈｉｚ”の状態になり、走査電極ＳＣ２，ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。
【０１５１】
続いて、時点ｔ６でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。また、セレクタ４０１がハイレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え，セレクタ４０２がハイレベルの制御信号Ｓ２５をＳ５１Ｃとして第３の駆動回路ＤＲ３に与える。そのため、走査ＩＣ１００が“ＤＡＴＡ”の状態になり、走査ＩＣ１１０，１２０が“Ａｌｌ−Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。
【０１５２】
次に、図９の時点ｔ１０〜ｔ１２の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１、第２および第３の駆動回路ＤＲ１，ＤＲ２，ＤＲ３に与えられる。なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２，Ｓ２４がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２は、制御信号Ｓ２５を制御信号Ｓ５１Ｃとして第３の駆動回路ＤＲ３に与える。
【０１５３】
時点ｔ１０から時点ｔ１１に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。従って、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルとなり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。また、コンパレータＣＮ２，ＣＮ３の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。従って、ＡＮＤゲート回路ＡＧ２，ＡＧ３の出力端子の電位はハイレベルになる。
【０１５４】
時点ｔ１１で、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）になると、コンパレータＣＮ３の出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ３の出力端子の電位がローレベルになり、制御信号Ｓ５１Ｃがローレベルになる。その結果、走査ＩＣ１２０が“Ｈｉｚ”の状態になり、走査電極ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。
【０１５５】
続いて、時点ｔ１２でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。また、制御信号Ｓ２３がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。そして、セレクタ４０１がローレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２がハイレベルの制御信号Ｓ２５をＳ５１Ｃとして第３の駆動回路ＤＲ３に与える。そのため、走査ＩＣ１１０が“ＤＡＴＡ”の状態になり、走査ＩＣ１００，１２０が“Ａｌｌ−Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。
【０１５６】
次に、図９の時点ｔ１５〜ｔ１６の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃとして第１、第２および第３の駆動回路ＤＲ１，ＤＲ２，ＤＲ３に与えられる。なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２，Ｓ２４がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２は制御信号Ｓ２５を制御信号Ｓ５１Ｃとして第３の駆動回路ＤＲ３に与える。
【０１５７】
時点ｔ１５から時点ｔ１６に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。また、制御信号Ｓ２３，Ｓ２５がハイレベルに維持され、制御信号Ｓ５１Ｂ，Ｓ５１Ｃがハイレベルに維持される。この場合、走査ＩＣ１００，１１０，１２０が“Ａｌｌ−Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が緩やかに下降する。
【０１５８】
時点ｔ１６でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータＣＮ１の出力端子の電位がハイレベルになる。そのため、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。また、制御信号Ｓ２５がローレベルになり、制御信号Ｓ５１Ｃがローレベルになる。従って、走査ＩＣ１００，１１０が“Ａｌｌ−Ｈｉ”の状態になり、走査ＩＣ１２０が“ＤＡＴＡ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。
【０１５９】
次に、図１０の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃとして第１、第２および第３の駆動回路ＤＲ１，ＤＲ２，ＤＲ３に与えられる。なお、この期間においては、スイッチＳＷ３がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ４）に維持される。また、制御信号Ｓ２１，Ｓ２２，Ｓ２４がハイレベルに維持される。
【０１６０】
時点ｔ２１から時点ｔ２３に至るまでの期間には、図９の時点ｔ５から時点ｔ６に至るまでの期間と同様に走査回路４００が動作する。
【０１６１】
時点ｔ２３でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ４）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。また、セレクタ４０１がハイレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２がハイレベルの制御信号Ｓ２５を制御信号Ｓ５１Ｃとして第３の駆動回路ＤＲ３に与える。従って、走査ＩＣ１００が“ＤＡＴＡ”の状態になり、走査ＩＣ１１０，１２０が“Ａｌｌ−Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。
【０１６２】
次に、図１１の時点ｔ２７〜ｔ２９の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃとして第１、第２および第３の駆動回路ＤＲ１，ＤＲ２，ＤＲ３に与えられる。なお、この期間においては、スイッチＳＷ３がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ４）に維持される。また、制御信号Ｓ２１，Ｓ２２，Ｓ２４がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２は制御信号Ｓ２５を制御信号Ｓ５１Ｃとして第３の駆動回路ＤＲ３に与える。
【０１６３】
時点ｔ２７から時点ｔ２８に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。従って、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルとなり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。また、コンパレータＣＮ２，ＣＮ３の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。従って、ＡＮＤゲート回路ＡＧ２，ＡＧ３の出力端子の電位はハイレベルになる。
【０１６４】
時点ｔ２８で、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）になると、コンパレータＣＮ３の出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ３の出力端子の電位がローレベルになり、制御信号Ｓ５１Ｃがローレベルになる。その結果、走査ＩＣ１２０が“Ｈｉｚ”の状態になり、走査電極ＳＣ３の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。
【０１６５】
続いて、時点ｔ２９でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ４）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。また、制御信号Ｓ２３がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。そして、セレクタ４０１がローレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２がハイレベルの制御信号Ｓ２５をＳ５１Ｃとして第３の駆動回路ＤＲ３に与える。そのため、走査ＩＣ１１０が“ＤＡＴＡ”の状態になり、走査ＩＣ１００，１２０が“Ａｌｌ−Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。
【０１６６】
次に、図１１の時点ｔ３２〜ｔ３３の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂ，Ｓ５１Ｃ，Ｓ５２Ｃとして第１、第２および第３の駆動回路ＤＲ１，ＤＲ２，ＤＲ３に与えられる。なお、この期間においては、スイッチＳＷ３がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ４）に維持される。また、制御信号Ｓ２１，Ｓ２２，Ｓ２４がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与え、セレクタ４０２は制御信号Ｓ２５を制御信号Ｓ５１Ｃとして第３の駆動回路ＤＲ３に与える。
【０１６７】
時点ｔ３２から時点ｔ３３に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ４）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがローレベルになる。また、制御信号Ｓ２３，Ｓ２５がハイレベルに維持され、制御信号Ｓ５１Ｂ，Ｓ５１Ｃがハイレベルに維持される。この場合、走査ＩＣ１００，１１０，１２０が“Ａｌｌ−Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が緩やかに下降する。
【０１６８】
時点ｔ３３でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ４）になると、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータＣＮ１の出力端子の電位がハイレベルになる。そのため、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂ，Ｓ５２Ｃがハイレベルになる。また、制御信号Ｓ２５がローレベルになり、制御信号Ｓ５１Ｃがローレベルになる。
【０１６９】
従って、走査ＩＣ１００，１１０が“Ａｌｌ−Ｈｉ”の状態になり、走査ＩＣ１２０が“ＤＡＴＡ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ（ｎ／６＋１），ＳＣ（ｎ／２＋１）の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。
【０１７０】
（１−８）第１の実施の形態の効果
以上のように、本実施の形態においては、３相駆動動作および２相駆動動作が選択的に実行される。３相駆動動作においては、初期化期間における初期化放電時（第１ＳＦにおいては２回目の微弱放電時）に、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および、第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））を第１の走査電極群（ＳＣ１，ＳＣ２，…，ＳＣ（ｎ／６））よりも高い電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、初期化放電によって第２および第３の放電セル群で移動する電荷の量が、第１の放電セル群で移動する電荷の量に比べて少なくなる。それにより、書込み期間の開始時点において、第２および第３の放電セル群に十分な量の電荷を蓄積することができる。
【０１７１】
従って、第２および第３の放電セル群の各放電セルに走査パルスＰａが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第２および第３の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。
【０１７２】
また、書込み期間において第１の放電セル群に対する走査パルスＰａの印加が終了した後に、第２の放電セル群の所定の放電セルにおいて微弱放電を発生させている。それにより、第２の放電セル群の各放電セルに走査パルスＰａが印加される直前に、第２の放電セル群の各放電セルを書込み動作に適した状態にすることができる。その結果、第２の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。同様に、書込み期間において第２の放電セル群に対する走査パルスＰａの印加が終了した後に、第３の放電セル群の所定の放電セルにおいて微弱放電を発生させるため、第３の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。
【０１７３】
一方、初期化期間の終了時に第２および第３の放電セル群に過剰に電荷が蓄積されていると、第２および第３の放電セル群における壁電圧が高い状態で維持され、書込み期間において第２および第３の放電セル群で誤放電が発生しやすくなる。具体的には、書込み期間の前半部に、第１の放電セル群における書込み放電のための書込みパルスがデータ電極Ｄ１，Ｄ２，…，Ｄｍに印加されると、第２および第３の放電セル群で誤放電が発生する。
【０１７４】
そこで、本実施の形態では、初期化期間において第２および第３の放電セル群に適度に初期化放電を発生させる。それにより、第２および第３の放電セル群に過剰に電荷が残留することが防止される。従って、第１の放電セル群の書込み動作時に、第２および第３の放電セル群で誤放電が発生することが防止される。
【０１７５】
また、初期化期間終了後、書込み期間においても第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））の電位を（−Ｖａｄ＋Ｖｈｉｚ）に保持したままであると、第２および第３の放電セル群が放電開始電圧で維持された状態で第１の放電セル群の書込み動作が行われる。その場合にも、第２および第３の放電セル群での誤放電が発生しやすくなる。
【０１７６】
そこで、本実施の形態では、初期化期間の終了時に、第２の走査電極群（ＳＣ（ｎ／６＋１），ＳＣ（ｎ／６＋２），…，ＳＣ（ｎ／２））および第３の走査電極群（ＳＣ（ｎ／２＋１），ＳＣ（ｎ／２＋２），…ＳＣ（ｎ））の電位を（−Ｖａｄ＋Ｖｈｉｚ）から（−Ｖａｄ＋Ｖｓｃｎ）に上昇させている。これにより、書込み期間において第２および第３の放電セル群で誤放電が発生することをより確実に防止することができる。
【０１７７】
以上の結果から、１相駆動では図１６のように、Ｖｓｅｔ２電位を第３の放電セル群で放電不良が発生しないように設定することによって、第１の放電セル群に蓄積される電荷が過剰となり、第１の放電セル群で誤放電が発生してしまうのに対し、３相駆動を用いることによって図１７のように、第３の放電セル群における放電不良を防止しつつ、第１の放電セル群における誤放電も同時に抑制することも可能となる。
【０１７８】
また一般に、初期化動作の終了から走査パルスの印加までに、壁電荷は対数関数的に減少する。つまり、放電不良を確実に防止するために必要となるＶｓｅｔ２電圧が、書込み順に対して対数関数的に増加することとなる。それゆえ、走査ラインを１：１に分割する２相駆動では、第１の放電セル群のうち、書込み順が後半になるセルにおいて放電不良が発生するリスクを伴う。つまり、図１７のように走査ラインを２：４：６に分割する３相駆動か、あるいは図１８のように走査ラインを４：８に分割する２相駆動をパネル特性に応じて選択的に行うことによって、後半セルで書込み不良を確実に防止しつつ、前半セルでの誤放電を確実に防止し、パネルの動作性能を向上させることができる。
【産業上の利用可能性】
【０１７９】
本発明は、種々の画像を表示するプラズマディスプレイ表示装置、特に表示電極の本数が多く使用されて高解像度を表示可能にするディスプレイ装置に利用することができる。
【符号の説明】
【０１８０】
１０  プラズマディスプレイパネル
５２  データ電極駆動回路
５３  走査電極駆動回路
５４  維持電極駆動回路
５５  タイミング発生回路
５６  ＡＰＬ検出器
１００，１１０，１２０，１３０，１４０  走査ＩＣ
３００  回収回路
４００  比較回路
ＣＧ  コンデンサ
Ｄ１〜Ｄｍ，Ｄｊ  データ電極
ＤＲ１  第１の駆動回路
ＤＲ２  第２の駆動回路
ＤＲ３  第３の駆動回路
ＤＲ４  第４の駆動回路
ＤＲ５  第５の駆動回路
Ｌ１〜Ｌ１２，Ｌｄ  ランプ波形
ＲＧ  ゲート抵抗
Ｎ１〜Ｎ５，Ｎ１１  ノード
Ｐａ  走査パルス
Ｐｓ  維持パルス
Ｑ３〜Ｑ９  トランジスタ
ＳＣ１〜ＳＣｎ，ＳＣｉ  走査電極
ＳＵ１〜ＳＵｎ，ＳＵｉ  維持電極
【図１】
2013080074.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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