(57)【要約】【課題】ＭＯＳ型固体撮像素子において、チップ面積に対して画素領域の占める面積比率をより高めることができる。【解決手段】第１の基板１０から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域５０を備え、第ｍの基板以外の他の基板は、画素の駆動の用に供する回路要素を有する第一垂直走査回路１６０と第二垂直走査回路１６１とを備え、他の基板の領域のうち、画素領域と垂直方向に重なる重複領域５１内に、第一垂直走査回路１６０と第二垂直走査回路１６１との少なくとも一部分が配置されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されている
ことを特徴とする固体撮像装置。
【請求項２】
前記駆動回路は、垂直走査回路である
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記垂直走査回路は、全ての前記画素を駆動するのに必要な数だけ垂直方向に配列された単位回路を含み、
前記垂直走査回路を複数の垂直回路ブロックに分割して配置する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記分割して配置された垂直回路ブロック同士は、水平および垂直方向の少なくとも一方向にずらして配置されている
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記分割して配置された垂直回路ブロック同士は、互いに重ならないようにずらして配置されている
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項６】
前記分割して配置された垂直回路ブロック同士は、水平方向から見て一部が重なる位置関係になるように配置されている
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項７】
前記複数の垂直回路ブロックは、前記重複領域に含まれるよう配置されている
ことを特徴とする請求項４から請求項６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記重複領域のうち前記垂直回路ブロックが配置されている以外の場所に、前記基板を貫通する基板貫通電極が設けられている
ことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記第１の基板から前記第ｎの基板の少なくとも１つの基板に、当該基板を貫通する基板貫通電極が設けられている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１０】
前記第１の基板から前記第ｎの基板が順に段積みされており、前記第ｎの基板の裏面に外部と信号をやり取りする電極部が設けられている
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記基板貫通電極は、前記第ｎの基板の裏面に設けられた前記電極部と接続されている
ことを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
前記第１の基板の光が入射される側の面に、ガラス基板が貼り合わされている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１３】
前記第２の基板に前記駆動回路が設けられ
前記第３の基板から前記第ｎの基板に読み出し回路が設けられている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１４】
前記他の基板が備える前記駆動回路は、前記接続部を介して入力される、前記第ｍの基板が備える前記光電変換素子が発生した信号を蓄積する信号蓄積部を有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１５】
前記他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、
前記読出し回路は、前記信号蓄積部が蓄積した前記信号を読み出す
ことを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる前記重複領域内に、前記読出し回路の少なくとも一部分が配置されている
ことを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されている
ことを特徴とする固体撮像装置。
【請求項１８】
前記読出し回路は、水平走査回路である
ことを特徴とする請求項１７に記載の固体撮像装置。
【請求項１９】
前記水平走査回路は、全ての前記画素が出力する信号を読み出すのに必要な数だけ水平方向に配列された単位回路を含み、
前記水平走査回路を複数の水平回路ブロックに分割して配置する
ことを特徴とする請求項１８に記載の固体撮像装置。
【請求項２０】
前記分割して配置された水平垂直回路ブロック同士は、水平および垂直方向の少なくとも一方向にずらして配置されている
ことを特徴とする請求項１９に記載の固体撮像装置。
【請求項２１】
前記分割して配置された水平回路ブロック同士は、互いに重ならないようにずらして配置されている
ことを特徴とする請求項１９に記載の固体撮像装置。
【請求項２２】
前記分割して配置された水平回路ブロック同士は、垂直方向から見て一部が重なる位置関係になるように配置されている
ことを特徴とする請求項１９に記載の固体撮像装置。
【請求項２３】
前記複数の水平回路ブロックは、前記重複領域に含まれるよう配置されている
ことを特徴とする請求項２０から請求項２２のいずれか１項に記載の固体撮像装置。
【請求項２４】
前記重複領域のうち前記水平回路ブロックが配置されている以外の場所に、前記基板を貫通する基板貫通電極が設けられている
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項２５】
前記第１の基板から前記第ｎの基板の少なくとも１つの基板に、当該基板を貫通する基板貫通電極が設けられている
ことを特徴とする請求項１７に記載の固体撮像装置。
【請求項２６】
前記第１の基板から前記第ｎの基板が順に段積みされており、前記第ｎの基板の裏面に外部と信号をやり取りする電極部が設けられている
ことを特徴とする請求項２５に記載の固体撮像装置。
【請求項２７】
前記基板貫通電極は、前記第ｎの基板の裏面に設けられた前記電極部と接続されている
ことを特徴とする請求項２６に記載の固体撮像装置。
【請求項２８】
前記第１の基板の光が入射される側の面に、ガラス基板が貼り合わされている
ことを特徴とする請求項１７に記載の固体撮像装置。
【請求項２９】
前記第２の基板に前記読出し回路が設けられ
前記第３の基板から前記第ｎの基板に駆動回路が設けられている
ことを特徴とする請求項１７に記載の固体撮像装置。
【請求項３０】
前記他の基板が備える前記読出し回路は、前記第ｍの基板が備える前記光電変換素子が発生した信号を蓄積する信号蓄積部から当該信号を読み出す
ことを特徴とする請求項１７に記載の固体撮像装置。
【請求項３１】
前記他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、
前記駆動回路は、前記信号蓄積部を備える
ことを特徴とする請求項３０に記載の固体撮像装置。
【請求項３２】
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる前記重複領域内に、前記駆動回路の少なくとも一部分が配置されている
ことを特徴とする請求項３１に記載の固体撮像装置。
【請求項３３】
第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されている
ことを特徴とする撮像装置。
【請求項３４】
第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されている
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像装置に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換素子が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いたＣＭＯＳ型固体撮像装置等がある。
【０００３】
従来、一般的なＣＭＯＳ型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換素子が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換素子における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなＣＭＯＳ型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。この被写体歪みは、画素を高速駆動させることによって低減することができる。しかしながら、配線抵抗や配線間容量によって画素の高速駆動にも限界が見え始めている。
【０００４】
また、この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、通常、光電変換素子が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のＣＭＯＳ型固体撮像装置は、全画素を同時に露光した後、各光電変換素子が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、光電変換素子と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したＭＯＳイメージセンサチップと、ＭＯＳイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、信号処理チップに設けられた制御回路からＭＯＳイメージセンサチップを駆動することで、同時性を確保した高速駆動を実現し、画素ムラを低減させる固体撮像素子が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２０１０−２２５９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
内視鏡や携帯電話のように機器の小型化が求められる装置においては、固体撮像素子のチップ面積（平面積、チップサイズ）が小さい事が求められる。しかしながら、従来のＭＯＳ型固体撮像素子では、光が入射する面から垂直に見た時、画素領域の周辺に駆動回路や読み出し回路などの制御回路が設けられている。従って、ＭＯＳ型固体撮像素子において、チップ面積に対する画素領域の占める面積比率を１００％に近づけることができないという問題がある。
【０００９】
本発明は、上述した課題に鑑みてなされたものであって、ＭＯＳ型固体撮像素子において、チップ面積に対して画素領域の占める面積比率をより高めることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る固体撮像装置は、第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする。
【００１１】
本発明の他の態様に係る固体撮像装置は、第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする。
【００１２】
本発明の他の態様に係る撮像装置は、第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されていることを特徴とする。
【００１３】
本発明の他の態様に係る撮像装置は、第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されていることを特徴とする。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による撮像装置が備える固体撮像装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態による画素の回路構成を示す回路図である。
【図４】本発明の第１の実施形態による固体撮像装置の断面図である。
【図５】本発明の第１の実施形態による固体撮像装置が備える第１の基板および第２の基板の平面図である。
【図６】本発明の第２の実施形態による固体撮像装置の断面図および平面図である。
【図７】本発明の第２の実施形態による固体撮像装置の断面図および平面図である。
【図８】本発明の第３の実施形態による撮像装置が備える固体撮像装置の構成を示すブロック図である。
【図９】本発明の第３の実施形態による画素の回路構成を示す回路図である。
【図１０】本発明の第３の実施形態による画素の回路構成を示す回路図である。
【図１１】本発明の第３の実施形態による画素の動作を示すタイミングチャートである。
【図１２】本発明の第３の実施形態による画素の動作を示すタイミングチャートである。
【図１３】本発明の第３の実施形態による固体撮像装置の断面図である。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
以下、図面を参照し、本発明の第１の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００１６】
図１は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
【００１７】
図１に示す撮像装置は、レンズ１と、固体撮像装置２と、画像処理部３と、表示部４と、駆動制御部６と、レンズ制御部７と、カメラ制御部８と、カメラ操作部９とを備えている。図１にはメモリカード５も示されているが、このメモリカード５を撮像装置に対して着脱可能に構成することによって、メモリカード５は撮像装置に固有の構成でなくても構わない。
【００１８】
図１に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００１９】
レンズ１は、固体撮像装置２の撮像面に被写体の光学像を結像するための撮影レンズである。固体撮像装置２は、複数の画素セルを備え、レンズ１によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部３は、固体撮像装置２から出力される画像信号に種々のデジタル的な画像処理を施す。
【００２０】
表示部４は、画像処理部３により表示用に画像処理された画像信号に基づき画像を表示する。この表示部４は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができるようになっている。駆動制御部６は、カメラ制御部８からの指示に基づいて固体撮像装置２の動作を制御する。なお、駆動制御部６は、固体撮像装置２内に設けてもよい。レンズ制御部７は、カメラ制御部８からの指示に基づいて、レンズ１の絞りや焦点位置を制御する。
【００２１】
カメラ制御部８は、撮像装置全体を制御する。カメラ制御部８の動作は、撮像装置が内蔵するＲＯＭに格納されているプログラムに規定されている。カメラ制御部８は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部９は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部８へ出力する。カメラ操作部９の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード５は、画像処理部３により記録用に処理された画像信号を保存するための記録媒体である。
【００２２】
図２は、固体撮像装置２の構成を示したブロック図である。図示する例では、固体撮像装置２は、複数の画素２０１と、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とを有する。
【００２３】
本実施形態における固体撮像装置２は、第１の基板１０と第２の基板１１との２枚の基板により構成されている。第１の基板１０と第２の基板１１とは段積み（スタック）されており、第１の基板１０と第２の基板１１との間は接続部によって電気的に接続されている。画素２０１は第１の基板１０に配置されている。第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とは第２の基板１１に配置されている。なお、図示する各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２４】
画素２０１は、光電変換素子とメモリとを有する。また、画素２０１が出力する画素信号は、固体撮像装置２が画像を撮像する際にデジタル信号を抽出する単位区画の信号である。図示する例では、６行×８列の４８個の画素２０１が配列されているが、画素２０１の配列は一例であり、行数および列数は１以上であればよい。また、図示する例では、それぞれの画素２０１が行列状に配列されている様子を模式的に示した図であり、それぞれの画素２０１が分離して配置されているわけではない。
【００２５】
また、本実施形態では、固体撮像装置２が有する全画素２０１からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置２が有する全画素２０１からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素２０１を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２６】
第一垂直走査回路１６０は、行制御線１５０を介して、１行目から３行目の画素２０１と接続されている。第二垂直走査回路１６１は、行制御線１５０を介して、４行目から６行目の画素２０１と接続されている。第一垂直走査回路１６０と第二垂直走査回路１６１とは、例えばシフトレジスタで構成されており、画素２０１を駆動制御し、画素２０１が出力する信号である画素信号を垂直信号線１４０に出力させる。この駆動制御には、画素２０１のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、第一垂直走査回路１６０と第二垂直走査回路１６１とは、画素２０１毎に設けられている行制御線１５０を介してそれぞれの画素２０１へ制御信号（制御パルス）を出力し、画素２０１を行毎に独立して制御する。
【００２７】
なお、図示する例では、第一垂直走査回路１６０は、行制御線１５０を介して、１行目から３行目の画素２０１と接続されており、第二垂直走査回路１６１は、行制御線１５０を介して、４行目から６行目の画素２０１と接続されているが、これに限らない。例えば、第一垂直走査回路１６０は、行制御線１５０を介して、１行目からｍ行目（ｍは１から５の整数）の画素２０１と接続され、第二垂直走査回路１６１は、行制御線１５０を介して、（ｍ＋１）行目から６行目の画素２０１と接続されるようにしてもよい。
【００２８】
第一列処理回路１８０は、垂直信号線１４０を介して、１列目から４列目の画素２０１と接続されている。第二列処理回路１８１は、垂直信号線１４０を介して、５行目から８行目の画素２０１と接続されている。第一列処理回路１８０と第二列処理回路１８１とは、垂直信号線１４０を介して入力される、画素２０１から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。
【００２９】
なお、図示する例では、第一列処理回路１８０は、垂直信号線１４０を介して、１列目から４列目の画素２０１と接続されており、第二列処理回路１８１は、垂直信号線１４０を介して、５列目から８列目の画素２０１と接続されているが、これに限らない。例えば、第一列処理回路１８０は、垂直信号線１４０を介して、１列目からｎ列目（ｎは１から７の整数）の画素２０１と接続され、第二列処理回路１８１は、垂直信号線１４０を介して、（ｎ＋１）列目から８列目の画素２０１と接続されるようにしてもよい。
【００３０】
第一水平走査回路１７０は、例えばシフトレジスタで構成されており、画素信号を読み出す画素２０１の列を選択して、選択した画素２０１の列に係る第一列処理回路１８０を順次選択し、第一列処理回路１８０から画素信号を順次出力アンプ２３０に対して出力することにより画素信号を読み出す。第二水平走査回路１７１は、例えばシフトレジスタで構成されており、画素信号を読み出す画素２０１の列を選択して、選択した画素２０１の列に係る第二列処理回路１８１を順次選択し、第二列処理回路１８１から画素信号を順次出力アンプ２３１に対して出力することにより画素信号を読み出す。
【００３１】
垂直信号線電流源２１０は、垂直信号線１４０に電流を供給する。出力アンプ２３０は、第一水平走査回路１７０から入力された画素信号に対して信号処理を行い、パッド１０１を介して外部へ画素信号を出力する。出力アンプ２３１は、第二水平走査回路１７１から入力された画素信号に対して信号処理を行い、パッド１０１を介して外部へ画素信号を出力する。なお、図示する例では、第一垂直走査回路１６０と第二垂直走査回路１６１とから各画素２０１に接続されている行制御線１５０は１本で表現されているが、実際には複数本である。
【００３２】
図３は、画素２０１の回路構成を示している。画素２０１は、光電変換素子３０１と、転送トランジスタ３０２と、ＦＤ（フローティングディフュージョン）３０３と、ＦＤリセットトランジスタ３０４と、増幅トランジスタ３０５と、選択トランジスタ３０６とを有する。図３に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００３３】
光電変換素子３０１の一端は接地されている。転送トランジスタ３０２のドレイン端子は光電変換素子３０１の他端に接続されている。転送トランジスタ３０２のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、転送パルスφＴＸが供給される。ＦＤ３０３の一端は転送トランジスタ３０２のソース端子に接続されており、ＦＤ３０３の他端は接地されている。ＦＤリセットトランジスタ３０４のドレイン端子は電源電圧ＶＤＤに接続されており、ＦＤリセットトランジスタ３０４のソース端子は転送トランジスタ３０２のソース端子に接続されている。ＦＤリセットトランジスタ３０４のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、ＦＤリセットパルスφＲＳＴが供給される。
【００３４】
増幅トランジスタ３０５のドレイン端子は電源電圧ＶＤＤに接続されている。増幅トランジスタ３０５の入力部であるゲート端子は転送トランジスタ３０２のソース端子に接続されている。選択トランジスタ３０６のドレイン端子は増幅トランジスタ３０５のソース端子に接続されており、選択トランジスタ３０６のソース端子は垂直信号線１４０に接続されている。選択トランジスタ３０６のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、選択パルスφＳＥＬが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００３５】
光電変換素子３０１は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ３０２は、光電変換素子３０１に蓄積された信号電荷をＦＤ３０３に転送するトランジスタである。転送トランジスタ３０２のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からの転送パルスφＴＸによって制御される。ＦＤ５０３は、光電変換素子３０１から転送された信号電荷を一時的に保持・蓄積する容量である。
【００３６】
ＦＤリセットトランジスタ３０４は、ＦＤ３０３をリセットするトランジスタである。ＦＤリセットトランジスタ３０４のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からのＦＤリセットパルスφＲＳＴによって制御される。ＦＤリセットトランジスタ３０４と転送トランジスタ３０２を同時にオンにすることによって、光電変換素子３０１をリセットすることも可能である。ＦＤ３０３／光電変換素子３０１のリセットは、ＦＤ３０３／光電変換素子３０１に蓄積されている電荷量を制御してＦＤ３０３／光電変換素子３０１の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００３７】
増幅トランジスタ３０５は、ゲート端子に入力される、ＦＤ３０３に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。選択トランジスタ３０６は、画素２０１を選択し、増幅トランジスタ３０５の出力を垂直信号線１４０に伝えるトランジスタである。選択トランジスタ３０６のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からの選択パルスφＳＥＬによって制御される。
【００３８】
次に、固体撮像装置２の動作について説明する。光電変換素子３０１が光電変換により生成して蓄積した信号電荷は、転送トランジスタ３０２のゲート電極に転送パルスφＴＸが印加されることによって、ＦＤ３０３に読み出される。ＦＤ３０３に信号電荷が読み出されることによりＦＤ３０３の電位が変化し、その電位変化に応じた信号電圧が増幅トランジスタ３０５のゲート電極に印加される。そして、増幅トランジスタ３０５により増幅された信号電圧が、画素信号として垂直信号線１４０に出力される。
【００３９】
垂直信号線１４０に出力された画素信号は、図２に示したとおり、第一列処理回路１８０または第二列処理回路１８１と、第一水平走査回路１７０または第二水平走査回路１７１とをそれぞれ介して、出力アンプ２３０，２３１に入力される。出力アンプ２３０，２３１は、入力された画素信号を増幅して出力する。なお、第一垂直走査回路１６０と第二垂直走査回路１６１とは、図示せぬ信号線により同期されており、画素アレイ１３０に含まれる画素２０１の１行目からｎ行目内で行選択信号φＳＥＬが複数の行で同時にＨｉとならないように制御信号のタイミングを制御する。
【００４０】
図４は、固体撮像装置２の断面図である。図示する例では、固体撮像装置２は、第１の基板１０と、第２の基板１１と、接続部１２と、パッド１０１とを備えている。第１の基板１０と第２の基板１１とは段積みされている。第１の基板１０の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、第２の基板とは反対側の主面には光Ｌが照射される。また、第１の基板１０と第２の基板１１との間には接続部１２が構成されており、第１の基板１０と第２の基板１１とは接続部１２によって電気的に接続されている。接続部１２は、例えばマイクロバンプを用いた基板間の接合部や、直接接合法によって基板間を接続された接合部である。また、第１の基板１０と第２の基板１１との間、かつ第１の基板１０と第２の基板１１との周辺部にはパッド１０１が構成されている。第１の基板１０と第２の基板１１とに構成される各回路は、外部と電気的に接続して信号の入出力を行う場合には、パッド１０１を介して行う。
【００４１】
図５（Ａ）は、固体撮像装置２が備える第１の基板１０の平面構造を示した平面図である。図５（Ｂ）は固体撮像装置２が備える第２の基板１１の平面構造を示した平面図である。なお、図示する第１の基板１０と第２の基板１１との長辺方向を水平方向とし、短辺方向を垂直方向とする。また、第１の基板１０および第２の基板１１内の領域の位置を説明する際には、説明の便宜上、水平方向を右側および左側、垂直方法を上側および下側とする。
【００４２】
図示する例では、第１の基板１０の２つの主面のうち、光が照射される側の主面側に画素アレイ１３０が配置されている。画素アレイ１３０は、複数の画素２０１が２次元状に配置された画素の集団であり、垂直方向にａ個（ａは整数）の画素２０１、水平方向にｂ個（ｂは整数）の画素２０１が並んでいる。また、画素２０１（画素アレイ１３０）が配置されている領域を画素領域５０とする。なお、ここで言う画素２０１とは、画像を取得する際にデジタル信号を抽出する単位区画であり、本実施形態の場合、１つの光電変換素子を含む回路集団が画素２０１にあたる。また、画素アレイ１３０は、垂直信号線１４０と行制御線１５０とを含む。
【００４３】
垂直信号線１４０は接続部１２を介して、第２の基板１１に構成されている第一列処理回路１８０と第二列処理回路１８１とに接続されている。行制御線１５０は接続部１２を介して、第２の基板１１に構成されている第一垂直走査回路１６０と第二垂直走査回路１６１とに接続されている。
【００４４】
第２の基板１１に構成されている第一垂直走査回路１６０は、行制御線１５０と接続部１２とを介して、第１の基板１０に構成されている画素アレイ１３０の１行目からｘ行目（ｘは整数）の画素２０１に接続されている。また、第２の基板１１に構成されている第二垂直走査回路１６１は、行制御線１５０と接続部１２とを介して、第１の基板１０に構成されている画素アレイ１３０の（ｘ＋１）行目からａ行目（ａはｘよりも大きい整数）の画素２０１に接続されている。図示する例では、第一垂直走査回路１６０は、第２の基板１１内の領域の右上側の領域に構成されており、第二垂直走査回路１６１は、第２の基板１１内の領域の左下側の領域に構成されている。
【００４５】
第２の基板１１に構成されている第一列処理回路１８０は、垂直信号線１４０と接続部１２とを介して、第１の基板１０に構成されている画素アレイ１３０の１列目からｙ列目（ｙは整数）の画素に接続されている。また、第２の基板１１に構成されている第二列処理回路１８１は、垂直信号線１４０と接続部１２とを介して、第１の基板１０に構成されている画素アレイ１３０の（ｙ＋１）列目からｂ列目（ｂはｙよりも大きい整数）の画素に接続されている。図示する例では、第一列処理回路１８０は、第２の基板１１の領域のうち、第一垂直走査回路１６０の左側かつ第二垂直走査回路１６１の上側の領域に構成されており、第二列処理回路１８１は第一垂直走査回路１６０の下側かつ第二垂直走査回路１６１の右側の領域に構成されている。
【００４６】
第２の基板１１に構成されている第一水平走査回路１７０は、第一列処理回路１８０に接続されている。図示する例では、第一水平走査回路１７０は、第２の基板１１の領域のうち、第一列処理回路１８０の上側の領域に構成されている。また、第２の基板１１に構成されている第二水平走査回路１７１は、第二列処理回路１８１に接続されている。図示する例では、第二水平走査回路１７１は、第２の基板１１の領域のうち、第二列処理回路１８１の下側の領域に構成されている。
【００４７】
なお、第２の基板１１の領域のうち、第１の基板１０で画素２０１が構成されている画素領域５０と垂直方向に重なる領域である重複領域５１に、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１とが構成されている。また図示していないが、垂直信号線電流源２１０と、出力アンプ２３０，２３１とも第２の基板１１の領域のうち、第１の基板１０で画素２０１が構成されている画素領域５０と垂直方向に重なる重複領域５１に構成されている。
【００４８】
第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１とは、パッド１０１を介して外部と信号のやり取りを行う。なお、ここで言う第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１とは、外部から入力された信号に対して、画素を駆動する為の信号を生成し、適正な駆動信号を画素又は列処理回路に入力する回路全般のことを示し、特定の回路を示すものではない。また、ここで言う第一列処理回路１８０と、第二列処理回路１８１とは、画素から出力された信号を適切に処理し、ノイズ除去や信号増幅などの機能を有する回路全般のことを示し、特定の回路を示すものではない。
【００４９】
また、図示する例では、第一垂直走査回路１６０と第二水平走査回路１７１とに接続している接続部１２は、それぞれ同じ列の画素アレイ１３０に接続されているが、これに限らず、異なる列の画素アレイ１３０に接続されていてもよい。また、第一列処理回路１８０と第二列処理回路１８１とに接続している接続部１２は、それぞれ同じ行の画素アレイ１３０に接続されているが、これに限らず、異なる行の画素アレイ１３０に接続されていてもよい。
【００５０】
上述したとおり、本実施形態によれば、第１の基板１０と第２の基板１１とは段積みされている。また、第１の基板１０と第２の基板１１とは接続部１２によって電気的に接続されている。また、第１の基板１０には画素２０１が構成されている。また、第２の基板１１の領域のうち、第１の基板１０で画素２０１が構成されている画素領域５０と垂直方向に重なる重複領域５１に、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とが構成されている。
【００５１】
この構成により、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１との回路規模を削減することなく、すなわち機能を低下させることなく、固体撮像装置２のチップ面積（チップの表面積、チップサイズ）に対する画素２０１の占有面積比率を大きくすることができる。
【００５２】
また、本実施形態では、垂直走査回路を第一垂直走査回路１６０と第二垂直走査回路１６１とに分割し、列処理回路を第一列処理回路１８０と第二列処理回路１８１とに分割し、水平走査回路を第一水平走査回路１７０と第二水平走査回路１７１とに分割して構成している。この構成により、第２の基板１１の領域のうち、第１の基板１０で画素２０１が構成されている画素領域５０と垂直方向に重なる重複領域５１に、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とを全て構成することができる。また、配線の引き回しなどレイアウトの均一性が良くなり、回路特性のバラつきに起因するシェーディングの発生を抑制することができる。
【００５３】
（第２の実施形態）
次に、図面を参照し、本発明の第２の実施形態を説明する。本実施形態における固体撮像装置の構成と、第１の実施形態における固体撮像装置２とで異なる点は、本実施形態では、第２の基板１１の主面のうち表側の面（第１の基板１０側の主面）に貫通電極領域を設けた点と、第２の基板１１の主面のうち裏側の面（第１の基板１０とは反対側の主面）に裏面電極と突起電極とを設けた点と、第２の基板１１の主面のうち表側の面と裏面電極とを電気的に接続する基板貫通電極を設けた点と、第１の基板１０の２つの主面のうち、光が照射される側の主面（第２の基板とは反対側の主面）にマイクロレンズとガラス基板とを設けた点である。なお、その他の構成および動作は第１の実施形態と同様である。
【００５４】
図６（Ａ）は、固体撮像装置２２の断面図を示した断面図である。図６（Ｂ）は固体撮像装置２２が備える第２の基板１１の平面構造を示した平面図である。なお、図６（Ｂ）の左右方向を水平方向とし、上下方向を垂直方向とする。また、第２の基板１１内の領域の位置を説明する際には、説明の便宜上、水平方向を右側および左側、垂直方法を上側および下側とする。
【００５５】
図６（Ａ）は、固体撮像装置２２のａ−ａ´の断面図を示している。図示するように、第１の基板１０と第２の基板１１との間には接続部１２が設けられている。また、第１の基板１０の２つの主面のうち、光が照射される側の主面（第２の基板とは反対側の主面）にマイクロレンズ４００とガラス基板４０２とが設けられている。また、第２の基板１１の主面のうち、第１の基板１０側の主面のａ−ａ´部分には、第一列処理回路１８０と、第一垂直走査回路１６０と、貫通電極領域４０４が設けられている。また、第２の基板１１の主面のうち、第１の基板１０とは反対側の主面には、裏面電極４０１と突起電極４０３とが設けられている。また、貫通電極領域４０４と裏面電極４０１とを電気的に接続する基板貫通電極４０５が設けられている。
【００５６】
図６（Ｂ）は、固体撮像装置２２が備える第２の基板１１の平面構造を示した平面図である。図示するように、第２の基板１１の主面のうち第１の基板１０側の主面には、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、貫通電極領域４０４とが設けられている。
【００５７】
図示する例では、第一垂直走査回路１６０は、第２の基板１１の領域のうち右上側の領域に構成されている。また、第二垂直走査回路１６１は、第２の基板１１の領域のうち左下側の領域に構成されている。また、第一列処理回路１８０は、第２の基板１１の領域のうち左上側の領域に構成されている。また、第二列処理回路１８１は、第２の基板１１の領域のうち右下側の領域に構成されている。また、第一水平走査回路１７０は、第２の基板１１の領域のうち、第一列処理回路１８０の下側の領域に構成されている。また、第二水平走査回路１７１は、第２の基板１１の領域のうち、第二列処理回路１８１の上側の領域に構成されている。また、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１とは、接続部１２と接続している。
【００５８】
貫通電極領域４０４は、第２の基板１１の領域のうち、第一垂直走査回路１６０と第二水平走査回路１７１との間、第一垂直走査回路１６０と第一列処理回路１８０および第一水平走査回路１７０との間、第二垂直走査回路１６１と第一水平走査回路１７０との間、第二垂直走査回路１６１と第二列処理回路１８１および第二水平走査回路１７１との間の領域に構成されている。なお、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、貫通電極領域４０４との配置はこれに限らず、第２の基板１１の領域内に収まればどのような配置でもよい。
【００５９】
図７（Ａ）は、固体撮像装置２２の断面図を示した断面図である。図７（Ｂ）は固体撮像装置２２が備える第２の基板１１の平面構造を示した平面図である。図６（Ａ）（Ｂ）に示した例と異なる点は、第２の基板１１の領域内における第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、貫通電極領域４０４との配置である。
【００６０】
図７（Ｂ）に示す例では、図６（Ｂ）に示した例と異なり、第一水平走査回路１７０と第二水平走査回路１７１とは、水平方向から見ると重なる領域に配置されている（水平方向にオーバーラップしている）。同様に、第一列処理回路１８０と第二列処理回路１８１とは、水平方向から見ると重なる領域に配置されている。このように、第一水平走査回路１７０と第二水平走査回路１７１とを水平方向にオーバーラップさせて配置してもよく、また、第一列処理回路１８０と第二列処理回路１８１とを水平方向にオーバーラップさせて配置してもよい。また、図示する例では、第一列処理回路１８０と第二列処理回路１８１とは、垂直方向から見ると重ならない領域に配置されているが、これに限らず、第一列処理回路１８０と第二列処理回路１８１を垂直方向にオーバーラップさせて配置してもよい。
【００６１】
上述した通り、本実施形態によれば、外部と電気的に接続するために、第２の基板１１に基板貫通電極４０５と、裏面電極４０１と、突起電極４０３とを構成している。従って、第１の実施形態の固体撮像装置２に構成されているようなパッド１０１を第１の基板１０の主面に設ける必要がないため、固体撮像装置２２のチップサイズ（チップの表面積）に対する画素２０１の占有面積比率をより大きくすることができる。また、固体撮像装置２２の製造段階で、第１の基板１０の２つの主面のうち、光が照射される側の主面（第２の基板とは反対側の主面）にマイクロレンズとガラス基板とを貼り付け、その後ダイシングを行い、パッケージングを行うことで、安価かつ小型な固体撮像装置２２を提供することができる。
【００６２】
（第３の実施形態）
次に、図面を参照し、本発明の第３の実施形態を説明する。本実施形態における固体撮像装置の構成と、第１の実施形態における固体撮像装置２とで異なる点は、本実施形態では、第１の基板１０と、第２の基板１１と、第３の基板１３とを段積みした点と、各画素が第１の基板１０と第２の基板１１とに跨って配置されている点である。
【００６３】
図８は、固体撮像装置３２の構成を示したブロック図である。図示する例では、固体撮像装置３２は、複数の画素５００と、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とを有する。
【００６４】
本実施形態における固体撮像装置３２は、第１の基板１０と、第２の基板１１と、第３の基板１３との３枚の基板により構成されている。第１の基板１０と、第２の基板１１と、第３の基板１３とは段積み（スタック）されている。また、第１の基板１０と第２の基板１１との間は接続部によって電気的に接続されており、第２の基板１１と第３の基板１３との間は接続部によって電気的に接続されている。画素２０１は第１の基板１０と第２の基板１１とに跨って配置されている。第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とは第３の基板１３に配置されている。なお、図示する各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００６５】
画素５００は、光電変換素子とメモリとを有する。また、画素５００が出力する画素信号は、固体撮像装置３２が画像を撮像する際にデジタル信号を抽出する単位区画の信号である。図示する例では、６行×８列の４８個の画素５００が配列されているが、画素５００の配列は一例であり、行数および列数は１以上であればよい。また、図示する例では、それぞれの画素５００が行列状に配列されている様子を模式的に示した図であり、それぞれの画素５００が分離して配置されているわけではない。
【００６６】
また、本実施形態では、固体撮像装置３２が有する全画素５００からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置３２が有する全画素５００からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素５００を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００６７】
なお、固体撮像装置３２が有する第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とは、第１の実施形態の固体撮像装置２が有する各部と同様である。
【００６８】
図９は、画素５００の回路構成を示している。画素５００は、光電変換素子５０１と、転送トランジスタ５０２と、ＦＤ（フローティングディフュージョン）５０３と、ＦＤリセットトランジスタ５０４と、第１増幅トランジスタ５０５と、負荷トランジスタ５０６と、クランプ容量５０７と、サンプルトランジスタ５０８と、アナログメモリリセットトランジスタ５０９と、アナログメモリ５１０と、第２増幅トランジスタ５１１と、選択トランジスタ５１２とを有する。図９に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。また、図示する例では、１つの光電変換素子５０１に対して１つのアナログメモリ５１０を設けているが、これに限らず、複数の光電変換素子５０１で１つのアナログメモリ５１０を共有するようにしてもよい。
【００６９】
光電変換素子５０１の一端は接地されている。転送トランジスタ５０２のドレイン端子は光電変換素子５０１の他端に接続されている。転送トランジスタ５０２のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、転送パルスφＴＸが供給される。ＦＤ５０３の一端は転送トランジスタ５０２のソース端子に接続されており、ＦＤ５０３の他端は接地されている。ＦＤリセットトランジスタ５０４のドレイン端子は電源電圧ＶＤＤに接続されており、ＦＤリセットトランジスタ５０４のソース端子は転送トランジスタ５０２のソース端子に接続されている。ＦＤリセットトランジスタ５０４のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、ＦＤリセットパルスφＲＳＴが供給される。
【００７０】
第１増幅トランジスタ５０５のドレイン端子は電源電圧ＶＤＤに接続されている。第１増幅トランジスタ５０５の入力部であるゲート端子は転送トランジスタ５０２のソース端子に接続されている。負荷トランジスタ５０６のドレイン端子は第１増幅トランジスタ５０５のソース端子に接続されており、負荷トランジスタ５０６のソース端子は接地されている。負荷トランジスタ５０６のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、電流制御パルスφＢｉａｓが供給される。
【００７１】
クランプ容量５０７の一端は第１増幅トランジスタ５０５のソース端子および負荷トランジスタ５０６のドレイン端子に接続されている。サンプルトランジスタ５０８のドレイン端子はクランプ容量５０７の他端に接続されている。サンプルトランジスタ５０８のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、サンプルパルスφＳＨが供給される。
【００７２】
アナログメモリリセットトランジスタ５０９のドレイン端子は電源電圧ＶＤＤに接続されており、アナログメモリリセットトランジスタ５０９のソース端子はサンプルトランジスタ５０８のソース端子に接続されている。アナログメモリリセットトランジスタ５０９のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、クランプ＆メモリリセットパルスφＣＬが供給される。
【００７３】
アナログメモリ５１０の一端はサンプルトランジスタ５０８のソース端子に接続されており、アナログメモリ５１０の他端は接地されている。第２増幅トランジスタ５１１のドレイン端子は電源電圧ＶＤＤに接続されている。第２増幅トランジスタ５１１の入力部を構成するゲート端子はサンプルトランジスタ５０８のソース端子に接続されている。選択トランジスタ５１２のドレイン端子は第２増幅トランジスタ５１１のソース端子に接続されており、選択トランジスタ５１２のソース端子は垂直信号線１４０に接続されている。選択トランジスタ５１２のゲート端子は第一垂直走査回路１６０または第二垂直走査回路１６１に接続されており、選択パルスφＳＥＬが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００７４】
光電変換素子５０１は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ５０２は、光電変換素子５０１に蓄積された信号電荷をＦＤ５０３に転送するトランジスタである。転送トランジスタ５０２のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からの転送パルスφＴＸによって制御される。ＦＤ５０３は、光電変換素子５０１から転送された信号電荷を一時的に保持・蓄積する容量である。
【００７５】
ＦＤリセットトランジスタ５０４は、ＦＤ５０３をリセットするトランジスタである。ＦＤリセットトランジスタ５０４のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からのＦＤリセットパルスφＲＳＴによって制御される。ＦＤリセットトランジスタ５０４と転送トランジスタ５０２を同時にオンにすることによって、光電変換素子５０１をリセットすることも可能である。ＦＤ５０３／光電変換素子５０１のリセットは、ＦＤ５０３／光電変換素子５０１に蓄積されている電荷量を制御してＦＤ５０３／光電変換素子５０１の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００７６】
第１増幅トランジスタ５０５は、ゲート端子に入力される、ＦＤ５０３に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。負荷トランジスタ５０６は、第１増幅トランジスタ５０５の負荷として機能し、第１増幅トランジスタ５０５を駆動する電流を第１増幅トランジスタ５０５に供給するトランジスタである。負荷トランジスタ５０６のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からの電流制御パルスφＢｉａｓによって制御される。第１増幅トランジスタ５０５と負荷トランジスタ５０６はソースフォロワ回路を構成する。
【００７７】
クランプ容量５０７は、第１増幅トランジスタ５０５から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ５０８は、クランプ容量５０７の他端の電圧レベルをサンプルホールドし、アナログメモリ５１０に蓄積するトランジスタである。サンプルトランジスタ５０８のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からのサンプルパルスφＳＨによって制御される。
【００７８】
アナログメモリリセットトランジスタ５０９は、アナログメモリ５１０をリセットするトランジスタである。アナログメモリ５１０のリセットは、アナログメモリ５１０に蓄積されている電荷量を制御してアナログメモリ５１０の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ５１０は、サンプルトランジスタ５０８によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００７９】
アナログメモリ５１０の容量は、ＦＤ５０３の容量よりも大きな容量に設定される。アナログメモリ５１０には、単位面積当たりのリーク電流（暗電流）の少ない容量であるＭＩＭ（Metal Insulator Metal）容量やＭＯＳ（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００８０】
第２増幅トランジスタ５１１は、ゲート端子に入力される、アナログメモリ５１０に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ５１１と、垂直信号線１４０に接続された、負荷となる電流源（図示せず）とはソースフォロワ回路を構成する。選択トランジスタ５１２は、画素５００を選択し、第２増幅トランジスタ５１１の出力を垂直信号線１４０に伝えるトランジスタである。選択トランジスタ５１２のオン／オフは、第一垂直走査回路１６０または第二垂直走査回路１６１からの選択パルスφＳＥＬによって制御される。
【００８１】
図９に示す回路要素のうち、光電変換素子５０１は第１の基板１０に配置され、アナログメモリ５１０は第２の基板１１に配置され、他の回路要素は第１の基板１０と第２の基板１１のいずれかに配置される。図９の破線Ｄ１は第１の基板１０と第２の基板１１との境界線を示している。図示する例では、第１の基板１０には、光電変換素子５０１と、転送トランジスタ５０２と、ＦＤ５０３と、ＦＤリセットトランジスタ５０４と、第１増幅トランジスタ５０５とが配置されている。第２の基板１１には、負荷トランジスタ５０６と、クランプ容量５０７と、サンプルトランジスタ５０８と、アナログメモリリセットトランジスタ５０９と、アナログメモリ５１０と、第２増幅トランジスタ５１１と、選択トランジスタ５１２とが配置されている。
【００８２】
第１の基板１０の第１増幅トランジスタ５０５から出力された増幅信号は、接続部１２を介して第２の基板１１へ出力される。また、電源電圧ＶＤＤは、接続部１２を介して第１の基板１０と第２の基板１１の間で授受される。
【００８３】
図９では、接続部１２が第１増幅トランジスタ５０５のソース端子と、負荷トランジスタ５０６のドレイン端子およびクランプ容量５０７の一端との間の経路に配置されているが、これに限らない。接続部１２は、光電変換素子５０１からアナログメモリ５１０までの電気的に接続された経路上のどこに配置されていてもよい。
【００８４】
図１０は、第１の基板１０と第２の基板１１との境界線の例を示している。破線Ｄ１〜Ｄ５は、第１の基板１０と第２の基板１１との境界線として可能な例を示している。第１の基板１０と第２の基板１１との境界線は、破線Ｄ１〜Ｄ５のいずれであってもよく、これら以外もあり得る。破線Ｄ１については上述した通りである。破線Ｄ２が示す例では、光電変換素子５０１の他端と転送トランジスタ５０２のドレイン端子との間の経路に接続部１２が配置される。破線Ｄ３が示す例では、転送トランジスタ５０２のソース端子と、ＦＤ５０３の一端、ＦＤリセットトランジスタ５０４のソース端子、および第１増幅トランジスタ５０５のゲート端子との間の経路に接続部１２が配置される。
【００８５】
破線Ｄ４が示す例では、クランプ容量５０７の他端と、サンプルトランジスタ５０８のドレイン端子との間の経路に接続部１２が配置される。破線Ｄ５が示す例では、サンプルトランジスタ５０８のソース端子と、アナログメモリリセットトランジスタ５０９のソース端子、アナログメモリ５１０の一端、および第２増幅トランジスタ５１１のゲート端子との間の経路に接続部１２が配置される。
【００８６】
次に、図１１を参照し、画素５００の動作を説明する。図１１は、第一垂直走査回路１６０または第二垂直走査回路から行毎に画素５００に供給される制御信号を示すと共に、全行の画素５００に一括して（同時に）供給される電流制御パルスφＢｉａｓと、第一水平走査回路１７０または第二水平走査回路１７１から行制御線１５０に信号を読み出すための読み出しパルスとを示している。以下では、制御信号に対して、行番号を示す添え字を付加して説明を行う。例えば、１行目の画素５００へ出力される転送パルスφＴＸをφＴＸ−１と示す。また、任意の行の制御信号を示す場合、行番号を示す添え字としてｉを付加して説明を行う。例えば、全行の画素５００すなわち全ての画素５００（以下、全画素と記載する）へ出力される転送パルスφＴＸを代表してφＴＸ−ｉと示す。
【００８７】
時刻ｔ１において、全画素へ出力される転送パルスφＴＸ−ｉが“L”（Ｌｏｗ）レベルから“Ｈ”（Ｈｉｇｈ）レベルに変化することで、全画素の転送トランジスタ５０２がオンとなる。同時に、全画素へ出力されるＦＤリセットパルスφＲＳＴ−ｉが“L”レベルから“H”レベルに変化することで、全画素のＦＤリセットトランジスタ５０４がオンとなる。これによって、光電変換素子５０１がリセットされる。
【００８８】
続いて、時刻ｔ２において、全画素へ出力される転送パルスφＴＸ−ｉおよびＦＤリセットパルスφＲＳＴ−ｉが“H”レベルから“L”レベルに変化することで、全画素の転送トランジスタ５０２およびＦＤリセットトランジスタ５０４がオフとなる。これによって、全画素の光電変換素子５０１のリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して（同時に）開始される。
【００８９】
露光期間内の時刻ｔ３において、全画素へ出力されるＦＤリセットパルスφＲＳＴ−ｉが“L”レベルから“H”レベルに変化することで、全画素のＦＤリセットトランジスタ５０４がオンとなる。これによって、全画素のＦＤ５０３がリセットされる。同時に、全画素へ出力される電流制御パルスφＢｉａｓが“L”レベルから“H”レベルに変化することで、全画素の負荷トランジスタ５０６がオンとなる。これによって、第１増幅トランジスタ５０５に駆動電流が供給され、第１増幅トランジスタ５０５が増幅動作を開始する。
【００９０】
同時に、全画素へ出力されるクランプ＆メモリリセットパルスφＣＬ−ｉが“L”レベルから“H”レベルに変化することで、全画素のアナログメモリリセットトランジスタ５０９がオンとなる。これによって、全画素のアナログメモリ５１０がリセットされる。同時に、全画素へ出力されるサンプルパルスφＳＨ−ｉが“L”レベルから“H”レベルに変化することで、全画素のサンプルトランジスタ５０８がオンとなる。これによって、クランプ容量５０７の他端の電位が電源電圧ＶＤＤにリセットされると共に、サンプルトランジスタ５０８がクランプ容量５０７の他端の電位のサンプルホールドを開始する。
【００９１】
続いて、全画素へ出力されるＦＤリセットパルスφＲＳＴ−ｉが“H”レベルから“L”レベルに変化することで、全画素のＦＤリセットトランジスタ５０４がオフとなる。これによって、全画素のＦＤ５０３のリセットが終了する。ＦＤ５０３のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでＦＤ５０３のリセットを行うことによって、ＦＤ５０３のリーク電流によるノイズをより低減することができる。
【００９２】
続いて、露光期間内の時刻ｔ４において、全画素へ出力されるクランプ＆メモリリセットパルスφＣＬ−ｉが“H”レベルから“L”レベルに変化することで、全画素のアナログメモリリセットトランジスタ５０９がオフとなる。これによって、全画素のアナログメモリ５１０のリセットが終了する。この時点でクランプ容量５０７は、第１増幅トランジスタ５０５から出力される増幅信号（ＦＤ５０３のリセット後の増幅信号）をクランプしている。
【００９３】
続いて、時刻ｔ５において、全画素へ出力される転送パルスφＴＸ−ｉが“L”レベルから“H”レベルに変化することで、全画素の転送トランジスタ５０２がオンとなる。これによって、全画素の光電変換素子５０１に蓄積されている信号電荷が、転送トランジスタ５０２を介してＦＤ５０３に転送され、ＦＤ５０３に蓄積される。図１１に示すように、時刻ｔ２から時刻ｔ５までの期間が露光期間である。
【００９４】
続いて、時刻ｔ６において、全画素へ出力される転送パルスφＴＸ−ｉが“H”レベルから“L”レベルに変化することで、全画素の転送トランジスタ５０２がオフとなる。これによって、全画素の露光（信号電荷の蓄積）が一括して（同時に）終了する。
【００９５】
続いて、時刻ｔ７において、全画素へ出力されるサンプルパルスφＳＨ−ｉが“H”レベルから“L”レベルに変化することで、全画素のサンプルトランジスタ５０８がオフとなる。これによって、サンプルトランジスタ５０８がクランプ容量５０７の他端の電位のサンプルホールドを終了する。同時に、全画素へ出力される電流制御パルスφＢｉａｓが“H”レベルから“L”レベルに変化することで、全画素の負荷トランジスタ５０６がオフとなる。これによって、第１増幅トランジスタ５０５への駆動電流の供給が停止され、第１増幅トランジスタ５０５が増幅動作を停止する。図１１に示すように、時刻ｔ５から時刻ｔ７までの期間が信号伝送期間である。
【００９６】
図１２は、第一垂直走査回路１６０または第二垂直走査回路１６１から１行目の画素５００に供給される制御信号を示すと共に、ＦＤ５０３の一端の電位、第１増幅トランジスタ５０５のソース端子の電位、およびアナログメモリ５１０の一端の電位を示している。
【００９７】
ＦＤ５０３のリセットが終了した後に光電変換素子５０１からＦＤ５０３に信号電荷が転送されることによるＦＤ５０３の一端の電位の変化をΔＶｆｄ、第１増幅トランジスタ５０５のゲインをα１とすると、光電変換素子５０１からＦＤ５０３に信号電荷が転送されることによる第１増幅トランジスタ５０５のソース端子の電位の変化ΔＶａｍｐ１はα１×ΔＶｆｄとなる。
【００９８】
アナログメモリ５１０とサンプルトランジスタ５０８の合計のゲインをα２とすると、光電変換素子５０１からＦＤ５０３に信号電荷が転送された後のサンプルトランジスタ５０８のサンプルホールドによるアナログメモリ５１０の一端の電位の変化ΔＶｍｅｍはα２×ΔＶａｍｐ１、すなわちα１×α２×ΔＶｆｄとなる。アナログメモリ５１０のリセットが終了した時点のアナログメモリ５１０の一端の電位は電源電圧ＶＤＤであるため、光電変換素子５０１からＦＤ５０３に信号電荷が転送された後、サンプルトランジスタ５０８によってサンプルホールドされたアナログメモリ５１０の一端の電位Ｖｍｅｍは以下の（１）式となる。（１）式において、ΔＶｍｅｍ＜０、ΔＶｆｄ＜０である。
Ｖｍｅｍ＝ＶＤＤ＋ΔＶｍｅｍ＝ＶＤＤ＋α１×α２×ΔＶｆｄ  ・・・（１）
【００９９】
また、α２は以下の（２）式となる。（２）式において、ＣＬはクランプ容量５０７の容量値であり、ＣＳＨアナログメモリ５１０の容量値である。ゲインの低下をより小さくするため、クランプ容量５０７の容量ＣＬはアナログメモリ５１０のＣＳＨよりも大きいことがより望ましい。
【０１００】
【数１】
2013090127.tif 000003
【０１０１】
時刻ｔ７以降、アナログメモリ５１０に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。時刻ｔ７〜ｔ８の期間では、１行目の画素５００から信号が読み出される。まず、１行目の画素５００へ出力される選択パルスφＳＥＬ−１が“L”レベルから“H”レベルに変化することで、１行目の画素５００の選択トランジスタ１１２がオンとなる。これによって、（１）式に示した電位Ｖｍｅｍに基づく信号が選択トランジスタ１１２を介して垂直信号線１４０へ出力される。続いて、１行目の画素５００へ出力される選択パルスφＳＥＬ−１が“H”レベルから“L”レベルに変化することで、１行目の画素５００の選択トランジスタ１１２がオフとなる。
【０１０２】
続いて、１行目の画素５００へ出力されるクランプ＆メモリリセットパルスφＣＬ−１が“L”レベルから“H”レベルに変化することで、１行目の画素５００のアナログメモリリセットトランジスタ５０９がオンとなる。これによって、１行目の画素５００のアナログメモリ５１０がリセットされる。続いて、１行目の画素５００へ出力されるクランプ＆メモリリセットパルスφＣＬ−１が“H”レベルから“L”レベルに変化することで、１行目の画素５００のアナログメモリリセットトランジスタ５０９がオフとなる。
【０１０３】
続いて、１行目の画素５００へ出力される選択パルスφＳＥＬ−１が“L”レベルから“H”レベルに変化することで、１行目の画素５００の選択トランジスタ１１２がオンとなる。これによって、アナログメモリ５１０をリセットしたときのアナログメモリ５１０の一端の電位に基づく信号が選択トランジスタ１１２を介して垂直信号線１４０へ出力される。続いて、選択パルスφＳＥＬ−１が“H”レベルから“L”レベルに変化することで、選択トランジスタ５１２がオフとなる。
【０１０４】
第一列処理回路１８０または第二列処理回路１８１は、（１）式に示した電位Ｖｍｅｍに基づく信号と、アナログメモリ５１０をリセットしたときのアナログメモリ５１０の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Ｖｍｅｍと電源電圧ＶＤＤとの差分に基づく信号であり、光電変換素子５０１に蓄積された信号電荷がＦＤ５０３に転送された直後のＦＤ５０３の一端の電位と、ＦＤ５０３の一端がリセットされた直後のＦＤ５０３の電位との差分ΔＶｆｄに基づく信号である。したがって、アナログメモリ５１０をリセットすることによるノイズ成分と、ＦＤ５０３をリセットすることによるノイズ成分とを抑圧した、光電変換素子５０１に蓄積された信号電荷に基づく信号成分を得ることができる。
【０１０５】
第一列処理回路１８０または第二列処理回路１８１から出力された信号は、第一水平走査回路１７０または第二水平走査回路１７１によって行制御線１５０へ出力される。出力アンプ２３０，２３１は、行制御線１５０へ出力された信号を処理して画素信号として出力する。以上で、１行目の画素５００からの信号の読み出しが終了する。
【０１０６】
時刻ｔ８〜ｔ９の期間では、２行目の画素５００から信号が読み出される。２行目の画素５００から信号を読み出す動作は、１行目の画素５００から信号を読み出す動作と同様であるので、説明を省略する。２行目以降の画素５００についても、同様の動作が行毎に行われる。時刻ｔ１０〜ｔ１１の期間では、最終行目（ｎ行目）の画素５００から信号が読み出される。この動作も、１行目の画素５００から信号を読み出す動作と同様であるので、説明を省略する。全画素から信号を読み出す動作が終了した後、時刻ｔ１からの動作が再度行われる。図１１では、全画素から信号を読み出す動作が終了した後、時刻ｔ１からの動作が再度行われるが、全画素から信号を読み出す動作が終了した後、画素５００に係る動作を終了してもよい。
【０１０７】
図１３は、固体撮像装置３２の断面図である。図示する例では、固体撮像装置３２は、第１の基板１０と、第２の基板１１と、第３の基板１３と、接続部１２とを備えている。また、第１の基板１０と、第２の基板１１と、第３の基板１３とは順に段積みされている。第１の基板１０の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、第２の基板とは反対側の主面には光Ｌが照射される。
【０１０８】
また、第１の基板１０と第２の基板１１との間、および第２の基板１１と第３の基板１３との間には接続部１２が構成されている。また、第２の基板１１には、第２の基板１１の２つの主面に接している接続部１２を電気的に接続する基板貫通電極４０５が構成されている。また、第３の基板１３の主面のうち、第２の基板１１とは反対側には、裏面電極４０１と突起電極４０３とが設けられている。また、第３の基板１３には、第３の基板１３の主面に接している接続部１２と裏面電極４０１とを電気的に接続する基板貫通電極４０５が設けられている。この構成により、第１の基板１０と、第２の基板１１と、第３の基板１３と、裏面電極４０１および突起電極４０３とは電気的に接続されている。
【０１０９】
上述した通り、本実施形態によれば、第１の基板１０と、第２の基板１１と、第３の基板１３とは段積みされている。また、第１の基板１０と、第２の基板１１と、第３の基板１３とは接続部１２および基板貫通電極４０５によって電気的に接続されている。また、画素５００は、第１の基板１０と第２の基板１１とに跨って構成されている。また、第３の基板１３の領域のうち、第１の基板１０と第２の基板で画素５００が構成されている画素領域５０と垂直方向に重なる重複領域５１に、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１とが構成されている。
【０１１０】
この構成により、第一垂直走査回路１６０と、第二垂直走査回路１６１と、第一水平走査回路１７０と、第二水平走査回路１７１と、第一列処理回路１８０と、第二列処理回路１８１と、垂直信号線電流源２１０と、出力アンプ２３０，２３１との回路規模を削減することなく、すなわち機能を低下させることなく、固体撮像装置２のチップサイズ（チップの表面積）に対する画素５００の占有面積比率を大きくすることができる。
【０１１１】
また、本実施形態では画素５００を第１の基板１０と第２の基板１１とに跨って構成し、少なくとも第１の基板１０に画素５００が有する光電変換素子５０１を配置している。従って、固体撮像装置３２のチップサイズ（チップの表面積）に対する画素５００が有する光電変換素子５０１の占有面積比率を大きくすることができる。また、画素５００は、グローバルシャッタ機能を有しているため、固体撮像装置３２のチップサイズを小さくしつつグローバルシャッタ機能を有する固体撮像装置３２を実現することができる。
【０１１２】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【０１１３】
例えば、上述した実施形態に係る固体撮像装置は、２枚の基板または３枚の基板が段積みされた例を用いて説明したが、これに限らず、２枚以上の基板が段積みされており、固体撮像装置が備える各部を各基板に分散して配置する構成としてもよい。なお、この場合、第１の基板の２つの主面のうち、光が照射される側の主面側に、画素が有するフォトダイオードを配置する。例えば、第１の基板に画素を構成し、第２の基板に第一垂直走査回路と第二垂直走査回路とを構成し、第３の基板に第一水平走査回路と、第二水平走査回路と、第一列処理回路と第二列処理回路とを構成してもよい。また、第１の基板に画素を構成し、第２の基板に第一水平走査回路と、第二水平走査回路と、第一列処理回路と第二列処理回路とを構成し、第３の基板に第一垂直走査回路と第二垂直走査回路とを構成してもよい。
【０１１４】
また、上述した実施形態では、第１の基板以外の基板の領域のうち、第１の基板で画素が構成されている画素領域と垂直方向に重なる重複領域５１に、第一垂直走査回路と、第二垂直走査回路と、第一水平走査回路と、第二水平走査回路と、第一列処理回路と、第二列処理回路と、垂直信号線電流源と、出力アンプとを構成したが、これに限らない。例えば、第１の基板以外の基板の領域のうち、第１の基板で画素が構成されている画素領域と垂直方向に重なる重複領域５１に、第一垂直走査回路と、第二垂直走査回路と、第一水平走査回路と、第二水平走査回路と、第一列処理回路と、第二列処理回路と、垂直信号線電流源と、出力アンプとの少なくとも一部分を構成するようにしてもよい。
【０１１５】
例えば、本発明の一態様に係る固体撮像装置は、
「第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動手段を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動手段の少なくとも一部分が配置されている
ことを特徴とする固体撮像装置。」
であってもよい。
【０１１６】
例えば、本発明の一態様に係る固体撮像装置は、
「第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し手段を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し手段の少なくとも一部分が配置されている
ことを特徴とする固体撮像装置。」
であってもよい。
【０１１７】
例えば、本発明の一態様に係る撮像装置は、
「第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動手段を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動手段の少なくとも一部分が配置されている
ことを特徴とする撮像装置。」
であってもよい。
【０１１８】
例えば、本発明の一態様に係る撮像装置は、
「第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し手段を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し手段の少なくとも一部分が配置されている
ことを特徴とする撮像装置。」
であってもよい。
【０１１９】
また、上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【０１２０】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素の駆動の用に供する回路要素を有する駆動回路を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記駆動回路の少なくとも一部分が配置されている
ことを特徴とする固体撮像装置の前記駆動回路を駆動する処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１２１】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「第１の基板から第ｎ（ｎは２以上の整数）の基板が接続部を介して電気的に接続され、かつ段積みされた固体撮像装置であって、
第ｍ（ｍは１以上ｎ以下の整数)の基板は、光電変換素子を含む画素を有する画素領域を備え、
前記第ｍの基板以外の他の基板は、前記画素が出力する信号の読出しの用に供する回路要素を有する読出し回路を備え、
前記他の基板の領域のうち、前記画素領域と垂直方向に重なる重複領域内に、前記読出し回路の少なくとも一部分が配置されている
ことを特徴とする固体撮像装置の前記読出し回路を駆動する処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１２２】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１２３】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１２４】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１２５】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１２６】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１２７】
１・・・レンズ、２，２２，３２・・・固体撮像装置、３・・・画像処理部、４・・・表示部、５・・・メモリカード、６・・・駆動制御部、７・・・レンズ制御部、８・・・カメラ制御部、９・・・カメラ操作部、１０・・・第１の基板、１１・・・第２の基板、１２・・・接続部、１３・・・第３の基板、５０・・・画素領域、５１・・・重複領域、１０１・・・パッド、１１２・・・選択トランジスタ、１３０・・・画素アレイ、１４０・・・垂直信号線、１５０・・・行制御線、１６０・・・第一垂直走査回路、１６１・・・第二垂直走査回路、１７０・・・第一水平走査回路、１７１・・・第二水平走査回路、１８０・・・第一列処理回路、１８１・・・第二列処理回路、２０１，５００・・・画素、２１０・・・垂直信号線電流源、２３０，２３１・・・出力アンプ、３０１，５０１・・・光電変換素子、３０２，５０２・・・転送トランジスタ、３０３，５０３・・・ＦＤ、３０４，５０４・・・ＦＤリセットトランジスタ、３０５・・・増幅トランジスタ、３０６，５１２・・・選択トランジスタ、４００・・・マイクロレンズ、４０１・・・裏面電極、４０２・・・ガラス基板、４０３・・・突起電極、４０４・・・貫通電極領域、４０５・・・基板貫通電極、５０５・・・第１増幅トランジスタ、５０６・・・負荷トランジスタ、５０７・・・クランプ容量、５０８・・・サンプルトランジスタ、５０９・・・アナログメモリリセットトランジスタ、５１０・・・アナログメモリ、５１１・・・第２増幅トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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