(57)【要約】【課題】不揮発メモリで消去不良が生じることを抑制する。【解決手段】電荷蓄積層１３０は半導体基板１００上に位置しており、平面視でセレクトゲート電極１２０の両側それぞれに形成されている。電荷蓄積層１３０は、酸化シリコン膜１３２、窒化シリコン膜１３４、及び酸化シリコン膜１３６をこの順に積層したＯＮＯ膜である。コントロールゲート電極１５０は２つの電荷蓄積層１３０上それぞれに形成されている。また酸化シリコン膜１３６は、平面視で、コントロールゲート電極１５０のうちセレクトゲート電極１２０とは逆側の端部１５２の下に位置している。すなわちコントロールゲート電極１５０の端部１５２の下では、酸化シリコン膜１３６のみが形成されている。酸化シリコン膜１３６の厚さは、窒化シリコン膜１３４の厚さよりも薄い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたセレクトゲート絶縁膜と、
前記セレクトゲート絶縁膜上に形成されたセレクトゲート電極と、
前記半導体基板上に形成され、前記セレクトゲート電極の両隣それぞれに位置し、窒化シリコン層を含む電荷蓄積層と、
前記２つの電荷蓄積層それぞれ上に形成されたコントロールゲート電極と、
前記半導体基板に形成され、前記電荷蓄積層を介して前記セレクトゲート絶縁膜とは反対側に位置する不純物領域と、
前記コントロールゲート電極のうち前記セレクトゲート電極とは逆側の端部の下に位置し、前記電荷蓄積層より薄く、酸化シリコンからなる端部絶縁膜と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電荷蓄積層は、第１酸化シリコン膜、前記窒化シリコン層、及び第２酸化シリコン膜をこの順に積層したＯＮＯ膜である半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記不純物領域の一部は、前記コントロールゲート電極のうち前記端部絶縁膜上に位置する部分と重なっている半導体装置。
【請求項４】
半導体基板上にセレクトゲート絶縁膜を形成する工程と、
前記セレクトゲート絶縁膜上に、セレクトゲート電極を形成する工程と、
前記半導体基板のうち前記セレクトゲート電極の両隣それぞれに位置する領域に、第１酸化シリコン膜及び窒化シリコン膜の積層膜を形成する工程と、
前記半導体基板上及び前記積層膜上に、第２酸化シリコン膜を形成する工程と、
前記第２酸化シリコン膜のうち、前記積層膜と重なる領域、及び当該領域の周囲のうち前記セレクトゲート絶縁膜とは逆側の位置する領域のそれぞれ上に、コントロールゲート電極を形成する工程と、
前記セレクトゲート電極及び前記コントロールゲート電極をマスクとして前記半導体基板に不純物を注入することにより、不純物領域を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発メモリを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発メモリの一つに、スプリットゲート型の不揮発メモリがある。この不揮発メモリは、セレクトゲート電極とソース・ドレイン拡散層の間に電荷蓄積用のＯＮＯ膜を形成し、さらにこのＯＮＯ膜の上にセレクトゲート電極を設けた構成を有している。スプリットゲート型の不揮発メモリでは、チャネルホットエレクトロンを利用したＯＮＯ膜への電荷注入を行うことにより書き込みを行い、Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ（ＧＩＤＬ）を利用したＯＮＯ膜へのホットホール注入を用いることにより消去を行っている。
【０００３】
スプリットゲート型の不揮発メモリにおいて、セレクトゲートの端部は、不純物領域と重なっている。特許文献１では、この重なっている部分に、ＯＮＯ膜の代わりに、ＯＮＯ膜と同じ厚さの酸化シリコン膜を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５３６８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者が検討した結果、スプリットゲート型の不揮発メモリでは以下の課題があることが判明した。上記した書込動作により注入される電荷の分布と、消去動作により注入されるホールの分布が一致しない場合、書込及び消去を繰り返すにつれて電荷蓄積用の絶縁膜にホールが蓄積することがある。このホールの蓄積が、電荷蓄積層のうち不純物領域側の端部で生じた場合、蓄積されたホールによって、消去動作時にドレイン領域とセレクトゲート電極の間に印加される電界がシールドされ、これによってＧＩＤＬ電流の発生が妨げられてしまう。ＧＩＤＬ電流の発生が妨げられた場合、所定の消去電圧が印加されても、消去に必要な数のホールが電荷蓄積層に注入されない可能性が出てくる。すなわち、不揮発メモリで消去不良が生じる可能性がある。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板と、
前記半導体基板上に形成されたセレクトゲート絶縁膜と、
前記セレクトゲート絶縁膜上に形成されたセレクトゲート電極と、
前記半導体基板上に形成され、前記セレクトゲート電極の両隣それぞれに位置し、窒化シリコン層を含む電荷蓄積層と、
前記２つの電荷蓄積層それぞれ上に形成されたコントロールゲート電極と、
前記半導体基板に形成され、前記電荷蓄積層を介して前記セレクトゲート絶縁膜とは反対側に位置する不純物領域と、
前記コントロールゲート電極のうち前記セレクトゲート電極とは逆側の端部の下に位置し、前記電荷蓄積層より薄く、酸化シリコンからなる端部絶縁膜と、
を備える半導体装置が提供される。
【０００７】
本発明によれば、コントロールゲート電極のうちセレクトゲート電極とは逆側の端部の下には、端部絶縁膜が形成されている。端部絶縁膜は酸化シリコンから形成されており、かつ、電荷蓄積層より薄い。このように、電気的膜厚（すなわち誘電率を基準に酸化シリコン膜に換算した膜厚）で見た場合、端部絶縁膜の膜厚は、電荷蓄積層より薄くなる。このため、電荷蓄積層のうち不純物領域側の端部にホールが蓄積されても、これに起因して、不純物領域とセレクトゲート電極の間に印加される電界がシールドされることが抑制される。従って、不揮発メモリで消去不良が生じることを抑制できる。
【０００８】
本発明によれば、半導体基板上にセレクトゲート絶縁膜を形成する工程と、
前記セレクトゲート絶縁膜上に、セレクトゲート電極を形成する工程と、
前記半導体基板のうち前記セレクトゲート電極の両隣それぞれに位置する領域に、第１酸化シリコン膜及び窒化シリコン膜の積層膜を形成する工程と、
前記半導体基板上及び前記積層膜上に、第２酸化シリコン膜を形成する工程と、
前記第２酸化シリコン膜のうち、前記積層膜と重なる領域、及び当該領域の周囲のうち前記セレクトゲート絶縁膜とは逆側の位置する領域のそれぞれ上に、コントロールゲート電極を形成する工程と、
前記セレクトゲート電極及び前記コントロールゲート電極をマスクとして前記半導体基板に不純物を注入することにより、不純物領域を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、不揮発メモリで消去不良が生じることを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、スプリットゲート型のＭＯＮＯＳ構造を有する不揮発メモリを有している。詳細には、この半導体装置は、半導体基板１００、セレクトゲート絶縁膜１１０、セレクトゲート電極１２０、電荷蓄積層１３０、コントロールゲート電極１５０、及びソース・ドレイン領域１６０を有している。半導体基板１００は、例えばシリコン基板である。セレクトゲート絶縁膜１１０は、半導体基板１００上に形成されており、セレクトゲート電極１２０はセレクトゲート絶縁膜１１０上に形成されている。電荷蓄積層１３０は半導体基板１００上に位置しており、平面視でセレクトゲート電極１２０の両側それぞれに形成されている。電荷蓄積層１３０は、酸化シリコン膜１３２、窒化シリコン膜１３４、及び酸化シリコン膜１３６をこの順に積層したＯＮＯ膜である。コントロールゲート電極１５０は２つの電荷蓄積層１３０上それぞれに形成されている。ソース・ドレイン領域１６０（不純物領域）は半導体基板１００に形成されており、平面視で、電荷蓄積層１３０を介してセレクトゲート絶縁膜１１０とは反対側に位置している。セレクトゲート電極１２０及び電荷蓄積層１３０は、例えばポリシリコン膜である。
【００１３】
また酸化シリコン膜１３６（端部絶縁膜）は、平面視で、コントロールゲート電極１５０のうちセレクトゲート電極１２０とは逆側の端部１５２の下に位置している。すなわち電荷蓄積層１３０のうち酸化シリコン膜１３２及び窒化シリコン膜１３４は、平面視でコントロールゲート電極１５０の全体とは重なっていない。そしてコントロールゲート電極１５０の端部１５２の下では、酸化シリコン膜１３６のみが形成されている。酸化シリコン膜１３６の厚さは、窒化シリコン膜１３４の厚さよりも薄い。
【００１４】
またソース・ドレイン領域１６０のうちコントロールゲート電極１５０側の端部は、平面視でコントロールゲート電極１５０と重なっている。この重なっている部分の少なくとも一部（好ましくは全部）には、電荷蓄積層１３０のうち酸化シリコン膜１３６のみが位置している。
【００１５】
図２、図３、及び図４の各図は、図１に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、半導体基板１００上にセレクトゲート絶縁膜１１０を形成する。次いで、セレクトゲート絶縁膜１１０上にセレクトゲート電極１２０を形成する。次いで、半導体基板１００のうちセレクトゲート電極１２０の両隣それぞれに位置する領域に、酸化シリコン膜１３２及び窒化シリコン膜１３４の積層膜を形成する。次いで半導体基板１００上、並びに酸化シリコン膜１３２及び窒化シリコン膜１３４の積層膜上に、酸化シリコン膜１３６を形成する。次いで、酸化シリコン膜１３６のうち、酸化シリコン膜１３２及び窒化シリコン膜１３４の積層膜と重なる領域、並びにこの領域の周囲のうちセレクトゲート絶縁膜１１０とは逆側の位置する領域のそれぞれ上に、コントロールゲート電極１５０を形成する。次いで、セレクトゲート電極１２０及びコントロールゲート電極１５０をマスクとして半導体基板１００に不純物を注入することにより、ソース・ドレイン領域１６０を形成する。以下、詳細に説明する。
【００１６】
まず図２（ａ）に示すように、半導体基板１００上にセレクトゲート絶縁膜１１０を形成する。半導体基板１００がシリコン基板である場合、セレクトゲート絶縁膜１１０は、例えば熱酸化法により形成された酸化シリコン膜である。次いで、セレクトゲート絶縁膜１１０上に導電膜、例えばポリシリコン膜を形成する。次いで、この導電膜上にマスクパターン（例えばレジストパターン：図示せず）を形成し、このマスクパターンをマスクとして導電膜をエッチングする。これにより、セレクトゲート絶縁膜１１０上にセレクトゲート電極１２０が形成される。なお、このエッチング工程において、セレクトゲート絶縁膜１１０のうちセレクトゲート電極１２０に覆われていない部分の大部分は除去されることもある。
【００１７】
次いで、セレクトゲート絶縁膜１１０及びセレクトゲート電極１２０の積層構造の上面及び側面上、並びに半導体基板１００上に、酸化シリコン膜１３２及び窒化シリコン膜１３４をこの順に形成する。酸化シリコン膜１３２及び窒化シリコン膜１３４は、気相法により成膜される。窒化シリコン膜１３４の厚さは、例えば１０ｎｍ以上２０ｎｍ以下である。
【００１８】
次いで図２（ｂ）に示すように、セレクトゲート電極１２０の側面上にサイドウォール１４０を形成する。サイドウォール１４０は、例えば酸化シリコン膜をエッチバックすることにより形成される。サイドウォール１４０は、半導体基板１００の上に位置する窒化シリコン膜１３４のうち、平面視でセレクトゲート電極１２０の隣に位置する領域も覆っている。
【００１９】
次いで図３（ａ）に示すように、サイドウォール１４０をマスクとして窒化シリコン膜１３４及び酸化シリコン膜１３２をエッチングする。これにより、酸化シリコン膜１３２及び窒化シリコン膜１３４の積層膜は、サイドウォール１４０に追われている部分を除いて除去される。すなわち酸化シリコン膜１３２及び窒化シリコン膜１３４の積層膜は、セレクトゲート電極１２０の側面上に位置する部分、及び半導体基板１００のうち平面視でセレクトゲート電極１２０の隣に位置する領域上に位置する部分を除いて、除去される。
【００２０】
その後、図３（ｂ）に示すように、サイドウォール１４０を除去する。次いで半導体基板１００上、セレクトゲート電極１２０上、及び窒化シリコン膜１３４上に、酸化シリコン膜１３６を形成する。酸化シリコン膜１３６は、例えば気相法により成膜される。酸化シリコン膜１３６の厚さは、例えば３ｎｍ以上１０ｎｍ以下であり、かつ窒化シリコン膜１３４よりも薄い。
【００２１】
次いで図４に示すように、窒化シリコン膜１３４上に導電膜、例えばポリシリコン膜を形成する。次いで、この導電膜上にマスクパターン（例えばレジストパターン：図示せず）を形成し、このマスクパターンをマスクとして導電膜をエッチングする。これにより、コントロールゲート電極１５０が形成される。このとき、コントロールゲート電極１５０の端部１５２が、半導体基板１００のうち酸化シリコン膜１３６のみが形成されている領域上に位置するようにする。
【００２２】
その後、セレクトゲート電極１２０及びコントロールゲート電極１５０をマスクとして半導体基板１００に不純物を注入することにより、ソース・ドレイン領域１６０を形成する。これにより、図１に示す半導体装置が形成される。
【００２３】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、コントロールゲート電極１５０の端部１５２の下には、電荷蓄積層１３０を構成する酸化シリコン膜１３２、窒化シリコン膜１３４、及び酸化シリコン膜１３６のうち、酸化シリコン膜１３６のみが形成されている。酸化シリコン膜１３６の膜厚は、窒化シリコン膜１３４の膜厚よりも薄い。このため、電荷蓄積層１３０のうちソース・ドレイン領域１６０側の端部にホールが蓄積されても、これに起因して、ソース・ドレイン領域１６０とセレクトゲート電極１２０の間に印加される電界がシールドされることが抑制される。従って、不揮発メモリで消去不良が生じることを抑制できる。
【００２４】
また、コントロールゲート電極１５０の端部１５２の下には酸化シリコン膜１３６のみが形成されているため、端部１５２の下に電荷蓄積層１３０の全層が形成されている場合と比較して、メモリの消去時にコントロールゲート電極１５０に印加する電圧の大きさを小さくすることができる。これにより、コントロールゲート電極１５０に印加する電圧を生成するための回路を小さく、かつ簡素化することができる。また、不揮発メモリの消費電力を小さくすることができる。
【００２５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００２６】
１００ 半導体基板
１１０ セレクトゲート絶縁膜
１２０ セレクトゲート電極
１３０ 電荷蓄積層
１３２ 酸化シリコン膜
１３４ 窒化シリコン膜
１３６ 酸化シリコン膜
１４０ サイドウォール
１５０ コントロールゲート電極
１５２ 端部
１６０ ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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