(57)【要約】【課題】メモリセル構成部材を加工する際に、隣接メモリセル間のショートの発生を抑制する不揮発性記憶装置の製造方法を提供する。【解決手段】実施形態によれば、基板上に順に積層されたワード線ＷＬ１と整流層Ｄ１と抵抗変化層ＶＲ１とが第１の方向に延在するラインアンドスペース状にパターニングされた構造物、および構造物間に埋め込まれた層間絶縁膜ＩＬＤ２上に、電極層ＥＬ２と整流層Ｄ２と抵抗変化層ＶＲ２とを順に積層する。第２の方向に延在するラインアンドスペース状のパターンを有するハードマスク層ＨＭ２を用いて、抵抗変化層ＶＲ２から整流層Ｄ１の途中までエッチングしてトレンチＴＲ１を形成する。トレンチＴＲ１の側面に改質膜ＭＯ１を形成し、ハードマスク層ＨＭ２をマスクとして残りの整流層Ｄ１の異方性エッチングを行い、改質膜ＭＯ１が形成されていない整流層Ｄ１を等方性エッチングする。【選択図】図３−１１
2013149921.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する複数の第１の配線、および前記第１の方向に交差する第２の方向に延在する複数の第２の配線の交差位置に、前記第１および第２の配線の間に挟持されるように配置される不揮発性メモリセルが高さ方向に複数積層されてなる不揮発性記憶装置の製造方法において、
基板上に順に積層された前記第１の配線となる第１電極層と、不揮発性メモリセルを構成する第１整流層および第１メモリ層と、が前記第１の方向に延在するラインアンドスペース状にパターニングされた構造物、および前記構造物間に埋め込まれた層間絶縁膜上に、前記第２の配線となる第２電極層と、不揮発性メモリセルを構成する第２整流層および第２メモリ層と、を順に積層する積層工程と、
前記第２の方向に延在するラインアンドスペース状のパターンを有するマスク層をマスクとして、前記第２メモリ層から前記第１整流層内の所定の位置までエッチングし、前記第２の方向に延在するラインアンドスペース状のトレンチを形成するトレンチ形成工程と、
前記トレンチの側面に酸化または窒化によって改質膜を形成する改質膜形成工程と、
前記マスク層をマスクとして、前記改質膜が側面に形成された前記トレンチよりも下方における残りの前記第１整流層の異方性エッチングを前記第１電極層の上面が露出するまで行う異方性エッチング工程と、
前記異方性エッチングの後に前記第１整流層を等方性エッチングする等方性エッチング工程と、
を含み、
前記トレンチ形成工程では、前記第１電極層との境界から前記第１整流層の高さの１／３以上の高さ位置でエッチングを止めることを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
第１の方向に延在する複数の第１の配線、および前記第１の方向に交差する第２の方向に延在する複数の第２の配線の交差位置に、前記第１および第２の配線の間に挟持されるように配置される不揮発性メモリセルが高さ方向に複数積層されてなる不揮発性記憶装置の製造方法において、
基板上に順に積層された前記第１の配線となる第１電極層と、不揮発性メモリセルを構成する第１メモリセル層と、が前記第１の方向に延在するラインアンドスペース状にパターニングされた構造物、および前記構造物間に埋め込まれた層間絶縁膜上に、前記第２の配線となる第２電極層を積層する積層工程と、
前記第２の方向に延在するラインアンドスペース状のパターンを有するマスク層をマスクとして、前記第２電極層から前記第１メモリセル層内の所定の位置までエッチングし、前記第２の方向に延在するラインアンドスペース状のトレンチを形成するトレンチ形成工程と、
前記トレンチの側面に改質膜を形成する改質膜形成工程と、
前記マスク層をマスクとして、前記改質膜が側面に形成された前記トレンチよりも下方における残りの前記第１メモリセル層の異方性エッチングを行う異方性エッチング工程と、
前記異方性エッチングの後に前記第１メモリセル層を等方性エッチングする等方性エッチング工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項３】
前記積層工程では、前記構造物および前記層間絶縁膜上に、前記第２電極層と、不揮発性メモリセルを構成する第２メモリセル層を順に積層し、
前記トレンチ形成工程では、前記マスク層をマスクとして、前記第２メモリセル層から前記第１メモリセル層内の所定の位置までエッチングすることを特徴とする請求項２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記改質膜形成工程では、前記トレンチの側面の酸化または窒化によって前記改質膜を形成することを特徴とする請求項２または３に記載の不揮発性記憶装置の製造方法。
【請求項５】
第１の方向に延在する第１の配線と、前記第１の方向に直交する第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線の交差位置に、前記第１の配線と前記第２の配線に挟持されるように配置される不揮発性メモリセルと、を有する不揮発性記憶装置において、
前記不揮発性メモリセルは、前記第１の配線上に、整流層と抵抗変化層とが順に積層され、
前記整流層は、前記第２の方向に垂直な断面で、前記第２の配線の幅と略等しい幅の第１領域と、前記第１領域よりも細い幅を有するとともに、前記整流層の高さの１／３以上の厚さを有し、前記第１の配線上に形成される第２領域と、を有することを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭとして、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のワード線と、第１の方向に垂直な第２の方向に並行して延在する複数のビット線との交差部に、アレイ状に配列したメモリセルアレイが、複数積層されるとともに、積層方向に隣接するメモリセルアレイ間で、ワード線またはビット線を共有する構造のものが知られている。
【０００３】
このような不揮発性記憶装置は、以下のようにして製造される。層間絶縁膜上に、ワード線となる第１の配線材料層と、抵抗変化素子となる抵抗変化層および整流素子となるダイオード層を含む第１のメモリセル層と、を積層する。ついで、リソグラフィ技術および反応性イオンエッチング技術（Reactive  Ion  Etching；以下、ＲＩＥ法という）によって第１の配線材料層と第１のメモリセル層とを第１の方向に延在するラインアンドスペース状のパターンにエッチングし、パターン間に層間絶縁膜を埋め込む。これによって、第１の配線材料層はワード線となる。その後、層間絶縁膜上に、ビット線となる第２の配線材料層と、抵抗変化層およびダイオード層を含む第２のメモリセル層と、を積層し、リソグラフィ技術およびＲＩＥ法によって、第２のメモリセル層、第２の配線材料層、第１のメモリセル層および層間絶縁膜を第２の方向に延在するラインアンドスペース状のパターンにエッチングし、パターン間に層間絶縁膜を埋め込む。これによって、第２の配線材料層はビット線となり、ワード線とビット線のクロスポイントに柱状構造のメモリセルがマトリックス状に配置された１層目のメモリセルアレイが形成される。その後、同様の処理を繰り返し、複数層のメモリセルアレイが形成される。
【０００４】
従来では、上記の２層分のメモリセル構成部材を一括して加工する際に、下層側におけるメモリセル層間に埋め込まれた層間絶縁膜と接する部分では、層間絶縁膜が庇となってメモリセル構成部材の残渣が残りやすい。そして、このような残渣が除去されない場合、下層のメモリセルアレイにおいて、隣接メモリセル間の下部でのメモリセル構成部材の残渣によるショートの発生が問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２２６０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態は、メモリセル構成部材を加工する際に、隣接メモリセル間のショートの発生を抑制することができる不揮発性記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、第１の方向に延在する複数の第１の配線、および前記第１の方向に交差する第２の方向に延在する複数の第２の配線の交差位置に、前記第１および第２の配線の間に挟持されるように配置される不揮発性メモリセルが高さ方向に複数積層されてなる不揮発性記憶装置の製造方法が提供される。まず、積層工程では、基板上に順に積層された前記第１の配線となる第１電極層と、不揮発性メモリセルを構成する第１メモリセル層と、が前記第１の方向に延在するラインアンドスペース状にパターニングされた構造物、および前記構造物間に埋め込まれた層間絶縁膜上に、前記第２の配線となる第２電極層を積層する。ついで、トレンチ形成工程では、前記第２の方向に延在するラインアンドスペース状のパターンを有するマスク層をマスクとして、前記第２電極層から前記第１メモリセル層内の所定の位置までエッチングし、前記第２の方向に延在するラインアンドスペース状のトレンチを形成する。ついで、改質膜形成工程では、前記トレンチの側面に改質膜を形成し、さらに、異方性エッチング工程では、前記マスク層をマスクとして、前記改質膜が側面に形成された前記トレンチよりも下方における残りの前記第１メモリセル層の異方性エッチングを行う。そして、等方性エッチング工程では、前記異方性エッチングの後に前記第１メモリセル層を等方性エッチングする。
【図面の簡単な説明】
【０００８】
【図１】図１は、不揮発性記憶装置の構造を模式的に示す斜視図である。
【図２】図２は、不揮発性記憶装置としての抵抗変化型メモリセルの構成を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図３−１０】図３−１０は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図３−１１】図３−１１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図３−１２】図３−１２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１２）。
【図３−１３】図３−１３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１３）。
【図３−１４】図３−１４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１４）。
【図３−１５】図３−１５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１５）。
【図３−１６】図３−１６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１６）。
【図３−１７】図３−１７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１７）。
【図３−１８】図３−１８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１８）。
【図３−１９】図３−１９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１９）。
【図４】図４は、異方性エッチング時に生じ得る残渣の様子を模式的に示す図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、不揮発性記憶装置として抵抗変化型メモリを例に挙げて説明する。
【００１０】
図１は、不揮発性記憶装置の構造を模式的に示す斜視図である。また、以下の図では、ワード線ＷＬの延在方向をＸ方向とし、ビット線ＢＬの延在方向をＹ方向とし、Ｘ方向とＹ方向の両方に垂直な方向をＺ方向とする。不揮発性記憶装置は、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さでＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置に抵抗変化型メモリセルなどの不揮発性メモリセル（以下、単にメモリセルともいう）ＭＣが配置されたメモリセルアレイＭＣＡを有する。図１の場合には、このメモリセルアレイＭＣＡが、Ｚ方向（高さ方向）に２層積層された場合が示されており、Ｚ方向に隣接するメモリセルＭＣ間で、ビット線ＢＬが共有される構造となっている。なお、メモリセルアレイＭＣＡが３層以上積層される場合には、Ｚ方向に隣接するメモリセルＭＣ間でビット線ＢＬまたはワード線ＷＬが共有される構造となる。また、隣接するメモリセルＭＣの周囲と、隣接するワード線ＷＬ間およびビット線ＢＬ間には、図示しないが層間絶縁膜が形成されている。
【００１１】
図２は、不揮発性記憶装置としての抵抗変化型メモリセルの構成を模式的に示す断面図であり、（ａ）は、図１のＡ−Ａ断面図であり、（ｂ）は、図１のＢ−Ｂ断面図である。この図に示されるように、メモリセルＭＣは、下層配線（ワード線ＷＬまたはビット線ＢＬ）上に、メモリセル層として整流層Ｄと抵抗変化層ＶＲとが直列に接続された構成を有する。そして、抵抗変化層ＶＲ上にキャップ膜Ｃを介して上層配線（ビット線ＢＬまたはワード線ＷＬ）が配置される。
【００１２】
整流層Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなる。たとえば、ここでは整流層Ｄは、ビット線ＢＬからワード線ＷＬに向かう方向の電流を流すように設定されるものとする。
【００１３】
抵抗変化層ＶＲは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物やカーボン膜などからなる抵抗変化素子、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子などによって構成される。抵抗変化素子として、たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜などを例示することができる。また抵抗変化層ＶＲの上下には、ＴｉＮ，ＴａＮ，ＷＮなどのバリアメタル膜を設けてもよい。
【００１４】
キャップ膜Ｃは、メモリセルＭＣと上層のワード線ＷＬまたはビット線ＢＬとを接続するために、プロセス上導入される導電性材料からなる膜である。ここでは、キャップ膜Ｃとして、Ｗ膜を用いるものとする。
【００１５】
また、上層配線の延在方向に垂直な方向の断面において、整流層Ｄは、上層配線と実質的に同じ幅を有する領域（以下、太幅部Ｄｂという）と、太幅部Ｄｂに比して幅の細い領域（以下、細幅部Ｄａという）と、を有する。細幅部Ｄａの高さが整流層Ｄの高さｈの１／３以上の高さとなるように、細幅部Ｄａは下層配線側に設けられている。また、太幅部Ｄｂの下層配線の延在方向の両側側面には、後に説明する改質膜ＭＯが設けられている。この改質膜ＭＯは、通常は、整流層Ｄの太幅部Ｄｂから上層配線（ワード線ＷＬまたはビット線ＢＬ）の下層配線の延在方向の両側側面に設けられる。また、最下層のメモリセルＭＣ以外のメモリセルＭＣの整流層Ｄからキャップ膜Ｃまでの上層配線の延在方向の両側側面にも改質膜ＭＯが形成される。
【００１６】
このような構成の不揮発性記憶装置において、目的とするメモリセルＭＣに所定の電圧が印加されるように、ワード線ＷＬとビット線ＢＬに印加する電圧を制御して、メモリセルＭＣを構成する抵抗変化層ＶＲの抵抗状態を変化させる。具体的には、低抵抗状態の抵抗変化層ＶＲに電流を流し、ジュール加熱によって抵抗が１〜２桁増加した高抵抗状態に戻すリセット（消去）処理を行ったり、高抵抗状態の抵抗変化層ＶＲに電圧を与えて低抵抗状態に戻すセット（書き込み）処理を行ったりする。このように、リセット処理とセット処理によって高抵抗状態／低抵抗状態を作り出して抵抗値情報を記憶し、メモリセルＭＣに流れる電流差を検出することでメモリとして機能させるようにしている。なお、上層配線の延在方向から見た断面で整流層Ｄの一部に細幅部Ｄａを設けたことによって、整流層Ｄにかかる電界が低下するので、メモリセルＭＣに流れる動作電流（制御電流）を低減することができる。
【００１７】
図３−１〜図３−１９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は斜視図であり、（ｂ）は図１のＡ−Ａ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬ上の断面図であり、（ｃ）は、図１のＣ−Ｃ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図であり、（ｄ）は図１のＢ−Ｂ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬ上の断面図であり、（ｅ）は図１のＤ−Ｄ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図である。
【００１８】
まず、図示しない半導体基板上に、メモリセルＭＣのワード線ＷＬとビット線ＢＬに接続されるセル制御用トランジスタなどの素子と、素子に接続される配線層とを含む図示しない周辺回路を形成し、周辺回路上に層間絶縁膜ＩＬＤ１を形成する。ついで、図３−１に示されるように、層間絶縁膜ＩＬＤ１上の全面に１層目のメモリセルアレイを構成する電極層ＥＬ１、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１を順に積層する。なお、電極層ＥＬ１およびキャップ膜Ｃ１として、たとえばＷを用いることができ、抵抗変化層ＶＲとして、たとえばＮｉＯを用いることができ、整流層Ｄ１として、たとえばＰ型ポリシリコン、Ｉ型ポリシリコンおよびＮ型ポリシリコンが積層されたＰＩＮ構造のポリシリコン膜を用いることができる。また、以下のメモリセルアレイの形成においても同様である。この例では、ビット線ＢＬからワード線ＷＬに向けて電流を流すようにしているので、電極層ＥＬ１上に、Ｎ型ポリシリコン、Ｉ型ポリシリコンおよびＰ型ポリシリコンの順に積層される。
【００１９】
その後、Ｄ−ＴＥＯＳ（Densified  TEOS）などからなるハードマスク層ＨＭ１をキャップ膜Ｃ１上に形成する。このハードマスク層ＨＭ１は、先に形成した電極層ＥＬ１からキャップ膜Ｃ１までの層をＲＩＥ法などのドライエッチング法でエッチングすることができる厚さに設定される。さらに、ハードマスク層ＨＭ１上にレジストＲＳ１を塗布し、リソグラフィ技術によって、Ｘ方向に延在したラインアンドスペースパターン形状にパターニングする。
【００２０】
その後、図３−２に示されるように、レジストＲＳ１をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層ＨＭ１を加工する。さらに、図３−３に示されるように、レジストＲＳ１を酸素放電によって除去した後、ハードマスク層ＨＭ１をマスクとして用いて、ＲＩＥ法などの異方性エッチングによって、電極層ＥＬ１の底部が隣接する電極層ＥＬ１と切断されるまでエッチングする。これによって、電極層ＥＬ１はワード線ＷＬ１となり、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１は、ワード線ＷＬ１と同じＸ方向に延在したパターンとして形成される。
【００２１】
ついで、図３−４に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＬＤ２を埋め込み、ＣＭＰ法によってキャップ膜Ｃ１をストッパとして、キャップ膜Ｃ１よりも上に形成されている層間絶縁膜ＩＬＤ２やハードマスク層ＨＭ１を除去しつつ上面を平坦化する。
【００２２】
その後、図３−５に示されるように、２層目のメモリセルアレイを構成する電極層ＥＬ２、整流層Ｄ２、抵抗変化層ＶＲ２、およびキャップ膜Ｃ２を順に積層する。なお、ここでは、整流層Ｄ２は１層目の整流層Ｄ１とは逆になるように、Ｐ型ポリシリコン、Ｉ型ポリシリコンおよびＮ型ポリシリコンの順に積層される。これは、ビット線ＢＬからワード線ＷＬに向かって電流を流すようにするためである。
【００２３】
また、キャップ膜Ｃ２から整流層Ｄ１までをエッチングすることができる厚さのハードマスク層ＨＭ２をキャップ膜Ｃ２上に形成する。その後、ハードマスク層ＨＭ２上にレジストＲＳ２を塗布し、リソグラフィ技術によって、下層のラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＹ方向に延在するラインアンドスペースパターンを形成する。
【００２４】
ついで、図３−６に示されるように、レジストＲＳ２をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層ＨＭ２を加工する。さらに、図３−７に示されるように、レジストＲＳ２を酸素放電によって除去した後、ハードマスク層ＨＭ２をマスクとして、ＲＩＥ法などの異方性エッチングによって、キャップ膜Ｃ２から整流層Ｄ１の途中までエッチングし、トレンチＴＲ１を形成する。ここで、整流層Ｄ１をエッチングしないで残す厚さは、整流層Ｄ１と層間絶縁膜ＩＬＤ２のエッチングレートによって変化するが、一般的には整流層Ｄ１の下から、整流層Ｄ１の高さ（厚さ）の１／３以上とすればよい。整流層Ｄ１を残す厚さが１／３未満であると、ここまでの異方性エッチングの際に層間絶縁膜ＩＬＤ２と接する部分に残渣が残るおそれがあり、この段階で整流層Ｄ１の残渣が存在すると、後の表面改質処理時に整流層Ｄ１の残渣の部分までもが表面改質されてしまう。その結果、等方性エッチングによっても整流層Ｄ１の残渣を除去できなくなるので、整流層Ｄ１を残す厚さは１／３以上であることが望ましい。また、このときの層間絶縁膜ＩＬＤ２は、整流層Ｄ１よりも厚く残されている。
【００２５】
これによって、２層目の電極層ＥＬ２はビット線ＢＬ１となる。また、２層目の整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２は、ビット線ＢＬ１（２層目の電極層ＥＬ２）と同じＹ方向に延在したパターンとして形成される。
【００２６】
その後、図３−８に示されるように、トレンチＴＲ１内の整流層Ｄ１の表面改質処理を行い、露出している整流層Ｄ１の表面に改質膜ＭＯ１を形成する。表面改質処理として、たとえば酸化処理や窒化処理を行うことができる。たとえばＩＣＰ（Inductive  Coupling  Plasma）−ＲＩＥ装置で表面を酸化させる場合には、ＡｒガスやＨｅガスなどに対して所定の流量比のＯ2ガスを流した処理ガスをＲＩＥ装置のチャンバ内に導入し、ソース側にのみ高周波電圧を印加して処理ガスをプラズマ化し、トレンチＴＲ１内の整流層Ｄ１を酸化する。これによって、表面にシリコン酸化膜からなる改質膜ＭＯ１を形成することができる。また、ＩＣＰ−ＲＩＥ装置で表面を窒化させる場合には、ＡｒガスやＨｅガスなどに対して所定の流量比のＮ2ガスを流した処理ガスをＲＩＥ装置のチャンバ内に導入し、ソース側にのみ高周波電圧を印加して処理ガスをプラズマ化し、トレンチＴＲ１内の整流層Ｄ１を窒化する。これによって、表面にシリコン窒化膜からなる改質膜ＭＯ１を形成することができる。なお、これらの場合には、整流層Ｄ１のみではなく、トレンチＴＲ１の形成によって露出した領域の抵抗変化層ＶＲ１からキャップ膜Ｃ２の表面にも改質膜ＭＯ１が形成される。この改質膜ＭＯ１は、後に整流層Ｄ１の下部を等方性エッチングする際のマスクとなる。また、（ａ）では、改質膜ＭＯ１は示していない（後の図も同様である）。
【００２７】
ついで、図３−９に示されるように、トレンチＴＲ１の底面に形成された改質膜ＭＯ１をＲＩＥ法などの異方性エッチングによって除去する。たとえばＩＣＰ−ＲＩＥ装置でトレンチＴＲ１の底面の改質膜ＭＯ１を除去する場合には、ＡｒガスやＨｅガスなどに対して所定の流量比のＣＦ4ガスを含む処理ガスをＲＩＥ装置内のチャンバに導入し、ソース側に高周波電圧を印加して処理ガスをプラズマ化するとともに、処理対象を保持するホルダ側にも所定の高周波電圧を印加して、プラズマ化した処理ガスをトレンチＴＲ１の底面へと加速させる。これによって、トレンチＴＲ１の底部の改質膜ＭＯ１が除去される。なお、この改質膜ＭＯ１の除去処理は、図３−８で改質膜ＭＯ１を形成した装置と同じ装置を使用することができる。
【００２８】
その後、図３−１０に示されるように、ハードマスク層ＨＭ１をマスクとして、ＲＩＥ法などの異方性エッチングによって、トレンチＴＲ１よりも下方に残された整流層Ｄ１をエッチングする。このとき、下層のワード線ＷＬ１の上面が露出するまでエッチングを行う。
【００２９】
ところで、整流層Ｄ１を厚さ方向にエッチングする際に、整流層Ｄ１に隣接する層間絶縁膜ＩＬＤ１の下部付近に残渣が生じる可能性がある。図４は、異方性エッチング時に生じ得る残渣の様子を模式的に示す図である。層間絶縁膜ＩＬＤ２に比して整流層Ｄ１の方がエッチングレートが大きい場合には、エッチングによって、層間絶縁膜ＩＬＤ２の上面の方が整流層Ｄ１の上面よりも高くなる。また、一般的に、図３−３で形成されるパターンは断面が順テーパ形状となり、図３−４でパターン間に埋め込まれる層間絶縁膜ＩＬＤ２の断面形状は逆テーパ形状となる。そのため、整流層Ｄ１のワード線ＷＬ１との境界付近のエッチング時において、層間絶縁膜ＩＬＤ２が庇となって、整流層Ｄ１がエッチングされ難くなり、残渣ＲＤとして残ることがある。この残渣ＲＤは、隣接するメモリセルＭＣ間のショートの原因となる。
【００３０】
そこで、このような残渣ＲＤを除去する処理がつぎに行われる。つまり、図３−１１に示されるように、等方性エッチングによって、整流層Ｄ１に隣接する層間絶縁膜ＩＬＤ２の下部付近に残った残渣ＲＤを除去する。たとえばＩＣＰ−ＲＩＥ装置で整流層Ｄ１に隣接する層間絶縁膜ＩＬＤ２下部に残された残渣ＲＤを等方性エッチングで除去する場合には、ＨＢｒガスやＣｌ2ガスを含む処理ガスをＲＩＥ装置のチャンバ内に導入し、ソース側に高周波電圧を印加して処理ガスをプラズマ化する。そして、プラズマ化した処理ガスによってトレンチＴＲ１内で等方的なエッチングが行われる。このとき、整流層Ｄ１の一部からキャップ膜Ｃ２までの表面には改質膜ＭＯ１が形成されているのでエッチングされず、改質膜ＭＯ１が形成されていない整流層Ｄ１の下部と、整流層Ｄ１に隣接する層間絶縁膜ＩＬＤ２の下部に残された残渣ＲＤとがエッチングされる。このエッチング処理時間は、残渣ＲＤを除去することができる時間とされる。これによって、整流層Ｄ１の下部は、改質膜ＭＯ１が形成された領域に比して下層配線の延在方向の幅が細い細幅部Ｄ１ａとなり、整流層Ｄ１の改質膜ＭＯ１が形成された領域は、上層配線（ビット線ＢＬ１）の幅と略等しい太幅部Ｄ１ｂとなる。この残渣ＲＤを除去する際の等方性エッチング処理は、図３−８で改質膜ＭＯ１を形成した装置や図３−９でトレンチＴＲ１の底部の改質膜ＭＯ１を除去した装置と同じ装置を使用することができる。
【００３１】
また、この図３−１１に示されるように、残渣ＲＤを除去するのにトレンチＴＲ１における層間絶縁膜ＩＬＤ２を全て除去する必要がなく、層間絶縁膜ＩＬＤ２がある程度の高さを有したままで、下層のメモリセルＭＣを形成するのに必要なエッチング処理を完了することができる。その結果、層間絶縁膜ＩＬＤ２を十分に落とし込むようにエッチングを行う場合に比して、ハードマスク層ＨＭ２の厚さを抑えることができる。
【００３２】
これによって、ワード線ＷＬ１とビット線ＢＬ１の各交差位置に、ワード線ＷＬ１の幅とビット線ＢＬ１の幅とで規定されたキャップ膜Ｃ１および抵抗変化層ＶＲ１と、ビット線ＢＬ１の延在方向に垂直な方向の断面の一部がビット線ＢＬ１よりも細くなった整流層Ｄ１と、の積層膜からなるメモリセルＭＣが配置された１層目のメモリセルアレイが形成される。
【００３３】
その後、図３−１２に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＬＤ３を埋め込み、ＣＭＰ法によってキャップ膜Ｃ２をストッパとして、キャップ膜Ｃ２よりも上に形成されている層間絶縁膜ＩＬＤ３やハードマスク層ＨＭ２を除去しつつ上面を平坦化する。
【００３４】
この後、図３−５〜図３−１２に示される処理をメモリセルアレイが所望の数積層されるまで繰り返し行う。ただし、電極層に形成するラインアンドスペース状のパターンの延在方向がＸ方向、Ｙ方向、Ｘ方向、・・・、となるようにする。
【００３５】
ついで、図３−１３に示されるように、最上層の配線となる電極層ＥＬ３を形成する。ここでは、図３−１２に引き続いてキャップ膜Ｃ２とコンタクトするように電極層ＥＬ３を形成している。また、電極層ＥＬ３から２層目の整流層Ｄ２までをエッチングすることができる厚さのハードマスク層ＨＭ３を電極層ＥＬ３上に形成する。その後、ハードマスク層ＨＭ３上にレジストＲＳ３を塗布し、リソグラフィ技術によって、直下のラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＸ方向に延在するラインアンドスペースパターンを形成する。
【００３６】
その後、図３−１４に示されるように、レジストＲＳ３をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク層ＨＭ３を加工し、さらに、ハードマスク層ＨＭ３をマスクとして、ＲＩＥ法などの異方性エッチングによって、電極層ＥＬ３から整流層Ｄ２の途中までエッチングし、トレンチＴＲ２を形成する。ここでも整流層Ｄ２をエッチングしないで残す厚さは、整流層Ｄ２の高さ（厚さ）の１／３以上とすることができる。また、このときの層間絶縁膜ＩＬＤ３は、整流層Ｄ２よりも厚く残されている。これによって、３層目の電極層ＥＬ３はワード線ＷＬ２となる。
【００３７】
その後、図３−１５に示されるように、トレンチＴＲ２内の整流層Ｄ２の表面改質処理を行い、露出している整流層Ｄ２の表面に改質膜ＭＯ２を形成する。図３−８の場合と同様に、表面改質処理として、たとえば酸化処理や窒化処理を行うことができる。また、整流層Ｄ２のみではなく、トレンチＴＲ２の形成によって露出した領域の抵抗変化層ＶＲ２からワード線ＷＬ２の表面にも改質膜ＭＯ２が形成される。この改質膜ＭＯ２は、後に整流層Ｄ２の下部を等方性エッチングする際のマスクとなる。
【００３８】
ついで、図３−１６に示されるように、トレンチＴＲ２の底面に形成された改質膜ＭＯ２をＲＩＥ法などの異方性エッチングによって除去する。その後、図３−１７に示されるように、ハードマスク層ＨＭ３をマスクとして、ＲＩＥ法などの異方性エッチングによって、残された整流層Ｄ２をエッチングする。このとき、下層のビット線ＢＬ１の上面が露出するまでエッチングを行う。この場合にも、図３−１０と図４の場合のように、整流層Ｄ２を厚さ方向にエッチングする際に、整流層Ｄ２に隣接する層間絶縁膜ＩＬＤ３の下部付近に残渣ＲＤが生じる可能性があるので、このような残渣ＲＤを除去する処理がつぎに行われる。
【００３９】
ついで、図３−１８に示されるように、等方性エッチングによって、整流層Ｄ２に隣接する層間絶縁膜ＩＬＤ３の下部付近に残った残渣ＲＤを除去する。ここでも、図３−１１の場合と同様に、ＩＣＰ−ＲＩＥ装置で整流層Ｄ２に隣接する層間絶縁膜ＩＬＤ３の下部に残された残渣ＲＤを等方性エッチングで除去する場合には、ＨＢｒガスやＣｌ2ガスを含む処理ガスをＲＩＥ装置のチャンバ内に導入し、ソース側に高周波電圧を印加して処理ガスをプラズマ化して、エッチングすることによって行うことができる。これによって、整流層Ｄ２からワード線ＷＬ２までの改質膜ＭＯ２が表面に形成されている領域ではエッチングされず、改質膜ＭＯ２が形成されていない整流層Ｄ２の下部と、整流層Ｄ２に隣接する層間絶縁膜ＩＬＤ３の下部に残された残渣ＲＤとがエッチングされる。その結果、整流層Ｄ２の下部は、改質膜ＭＯ２が形成された領域に比して下層配線の延在方向（Ｙ方向）の幅が細い細幅部Ｄ２ａとなり、整流層Ｄ２の改質膜ＭＯ２が形成された領域は、太幅部Ｄ２ｂとなる。
【００４０】
これによって、ワード線ＷＬ２とビット線ＢＬ１の各交差位置に、ワード線ＷＬ２の幅とビット線ＢＬ１の幅とで規定されたキャップ膜Ｃ２および抵抗変化層ＶＲ２と、ワード線ＷＬ２の延在方向に垂直な方向の断面の一部がワード線ＷＬ２よりも細くなった整流層Ｄ２と、の積層膜からなるメモリセルＭＣが配置された２層目のメモリセルアレイが形成される。
【００４１】
また、この図３−１８に示されるように、残渣ＲＤを除去するのにトレンチＴＲ２における層間絶縁膜ＩＬＤ３を全て除去する必要がなく、層間絶縁膜ＩＬＤ３がある程度の高さを有したままで、下層のメモリセルＭＣを形成するのに必要なエッチング処理を完了することができる。その結果、層間絶縁膜ＩＬＤ３を十分に落とし込むようにエッチングを行う場合に比して、ハードマスク層ＨＭ３の厚さを抑えることができる。
【００４２】
そして、図３−１９に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＬＤ４を埋め込み、ＣＭＰ法によってワード線ＷＬ２をストッパとして、ワード線ＷＬ２よりも上に形成されている層間絶縁膜ＩＬＤ４やハードマスク層ＨＭ３を除去しつつ上面を平坦化する。以上によって、不揮発性記憶装置が製造される。
【００４３】
なお、図３−８で改質膜ＭＯ１を形成した装置、図３−９でトレンチＴＲ１の底部の改質膜ＭＯ１を除去した装置、図３−１１で残渣ＲＤを除去する際の等方性エッチングを行った装置、図３−１５で改質膜ＭＯ２を形成した装置、図３−１６でトレンチＴＲ２の底部の改質膜ＭＯ２を除去した装置、および図３−１８で残渣ＲＤを除去する際の等方性エッチングを行った装置はすべて、メモリセルアレイを構成する層やそれらの上部に配置されるハードマスクをエッチングするＲＩＥ装置と同じ装置を使用することができる。
【００４４】
以上説明したように、本実施形態では、第１の方向に延在するようにラインアンドスペース状に加工された１層目のメモリセルＭＣとなる整流層Ｄ１と抵抗変化層ＶＲ１とを有する層上に、２層目のメモリセルＭＣとなる電極層ＥＬ２と整流層Ｄ２と抵抗変化層ＶＲ２とを有する層を積層した後、整流層Ｄ１の高さの１／３以上が残るように抵抗変化層ＶＲ２から整流層Ｄ１の途中まで第１の方向に直交する第２の方向に延在するラインアンドスペース状にトレンチＴＲ１を形成した。ついで、トレンチＴＲ１の側壁に改質膜ＭＯ１を形成し、残りの整流層Ｄ１をエッチングした後、等方性エッチングを行った。これによって、整流層Ｄ１に隣接する層間絶縁膜ＩＬＤ２の下部に残される残渣ＲＤを、層間絶縁膜ＩＬＤ２をたとえば１層目のメモリセルＭＣの下層配線上面まで落とし込まずに除去することができる。その結果、加工に必要なマスク膜の膜厚を薄くすることができるという効果を有する。また、引き出し部のように下層が層間絶縁膜のみの領域でも、無駄な層間絶縁膜の落とし込みが不要となり、この領域で生じやすかったパターン倒壊を抑制することができるという効果を有する。
【００４５】
さらに、このようにして形成されるメモリセルＭＣの整流層Ｄの下部には細幅部Ｄａが形成される。ここで、下層と上層の配線間に整流層Ｄと抵抗変化層ＶＲを順に積層した構造を有するメモリセルＭＣにおいては、特に整流層Ｄにおける配線に近傍する領域で電界が集中する傾向があり、この領域における整流層Ｄの幅を局所的に細くすることで整流層Ｄにかかる電界の緩和が有効に図られ、その結果、動作電流を低減することができるという効果も有する。なお、本実施形態において、メモリセルＭＣの整流層Ｄの上部の太幅部Ｄｂからキャップ膜Ｃまでの両側側面には改質膜ＭＯが形成された構造を示したが、この改質膜ＭＯは、メモリセルＭＣを柱状にエッチングした後に通常行われる洗浄処理の際に除去されても構わない。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
ＢＬ，ＢＬ１…ビット線、Ｃ，Ｃ１，Ｃ２…キャップ膜、Ｄ，Ｄ１，Ｄ２…整流層、Ｄａ，Ｄ１ａ，Ｄ２ａ…細幅部、Ｄｂ，Ｄ１ｂ，Ｄ２ｂ…太幅部、ＥＬ１，ＥＬ２，ＥＬ３…電極層、ＨＭ１，ＨＭ２，ＨＭ３…ハードマスク層、ＩＬＤ１，ＩＬＤ２，ＩＬＤ３，ＩＬＤ４…層間絶縁膜、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＯ，ＭＯ１，ＭＯ２…改質膜、ＲＤ…残渣、ＲＳ１，ＲＳ２，ＲＳ３…レジスト、ＴＲ１，ＴＲ２…トレンチ、ＶＲ，ＶＲ１，ＶＲ２…抵抗変化層、ＷＬ，ＷＬ１，ＷＬ２…ワード線。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図３−１０】
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【図３−１１】
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【図３−１２】
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【図３−１３】
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【図３−１４】
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【図３−１５】
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【図３−１６】
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【図３−１７】
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【図３−１８】
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【図３−１９】
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【図４】
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