(57)【要約】【課題】ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を短縮する撮像装置および撮像方法を提供する。【解決手段】動画モードと静止画モードとを切り替え可能な制御部と、画素データを記憶する第１のメモリと、画素データを記憶する第２のメモリと、を備え、制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを第１のメモリに記憶し、動画出力に使用されない画素行の画素データを第２のメモリに記憶し、当該撮像装置が動画モードから静止画モードに切り替わると、第１のメモリに記憶されている画素データと第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画（合成ＣＰ）を生成する。【選択図】図４Ｂ
2013165443.tif 000002
【特許請求の範囲】
【請求項１】
動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第１のメモリと、
画素データを記憶する第２のメモリと、を備え、
前記制御部は、
当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶し、
当該撮像装置が動画モードから静止画モードに切り替わると、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成する撮像装置。
【請求項２】
垂直信号線制御回路と水平転送回路をそれぞれ２つ有し、
一方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、
他方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶する請求項１に記載の撮像装置。
【請求項３】
前記制御部は、動画出力に使用される画素行の画素データに所定の信号処理を行ったデータを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データに所定の信号処理を行わないデータを前記第２のメモリに記憶する請求項１に記載の撮像装置。
【請求項４】
前記制御部は、当該撮像装置が動画モードから静止画モードに切り替わると、当該切り替えが行われたときに動画出力中のフレームに係る画素データを、前記第１のメモリと前記第２のメモリとに分けて記憶し、その後、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成する請求項１に記載の撮像装置。
【請求項５】
前記制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを行方向に間引いて作成した間引き画像を出力する請求項１に記載の撮像装置。
【請求項６】
前記制御部は、当該撮像装置が静止画モードである場合に、一方の組の前記垂直信号線制御回路および前記水平転送回路を停止させ、他方の組の前記垂直信号線制御回路および前記水平転送回路のみを動作させることによって、１フレーム分の静止画データを出力する請求項２に記載の撮像装置。
【請求項７】
動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第１のメモリと、
画素データを記憶する第２のメモリと、を備えた撮像装置における撮像方法であって、
前記制御部が、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶する工程と、
前記制御部が、当該撮像装置が動画モードから静止画モードに切り替わると、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成する工程と、を含む撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像装置および撮像方法に関する。詳しくは、全ての画素から信号を読み出す静止画モード（全画素モード）と、行や列を飛ばしながら間欠的に読み出す動画モード（間引きモード）とを有する撮像装置および撮像方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）イメージセンサ等のセンサを備えた撮像装置において、静止画を撮像する際には静止画モードを用い、撮像対象の画像をモニターに映し出すプレビュー表示の際には動画モードを用いるものが知られている（たとえば、特許文献１〜３参照）。
【０００３】
このような撮像装置において、静止画モードでは全ての画素から信号を読み出し（全画素モード）、動画モードでは行や列を飛ばしながら間欠的に信号を読み出す（間引きモード）ことが一般的である。すなわち、基本的に動画モードで動作し、ユーザによるシャッタ操作を契機に、動画モードから静止画モードに遷移する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２７７５１３号公報
【特許文献２】特開２００５−３５４５６７号公報
【特許文献３】特開２０１０−９８５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、従来の撮像装置では、ユーザによるシャッタ操作を契機に、静止画モードから動画モードに遷移する。しかしながら、ユーザによるシャッタ操作が実行されてから静止画を出力するまでの時間に一定の時間（ラグ時間）を要するため、このラグ時間を短縮することが要求されていた。
【０００６】
ラグ時間について詳細に説明する。
【０００７】
図８および図９は、従来のイメージセンサにおける一般的なモード遷移の概要を示す図である。図８および図９を用いて、動画モードから静止画モードに遷移する動作の概要について説明する。
【０００８】
図８および図９において、ＰＶ（Preview）は動画モードにおいて読み出される所定のフレームの画素データを示している。ＰＶ１は動画モードにおける１枚目のフレームを、ＰＶ２は続く２枚目のフレームをそれぞれ示している。動画モードでは、フレームに含まれる全画素のうち、各行や列を飛ばすことによって間欠的に間引きされた画素の信号が読み出される（間引きモード）。
【０００９】
ＣＰ（Capture）は静止画モードにおいて読み出される所定のフレームの画素データを示している。ＣＰ１は静止画モードにおける１枚目のフレームを、ＣＰ２は続く２枚目のフレームをそれぞれ示している。静止画モードでは、フレームに含まれる全ての画素から信号が読み出される（全画素モード）。
【００１０】
ＳＨＲは垂直方向電子シャッタアドレスを、ＲＤは垂直方向読み出しアドレスをそれぞれ示している。たとえば、ＳＨＲ３およびＲＤ３はＣＰ１用のシャッタアドレス、読み出しアドレスを示している。
【００１１】
図８および図９に示す例では、ＰＶ２の画素の信号が読み出されている途中で、ユーザによるシャッタ操作が実行されている。ユーザによるシャッタ操作が実行されると、動画モードから静止画モードに遷移する。
【００１２】
すなわち、図８に示す例では、シャッタ操作が実行された時点におけるフレーム（ＰＶ２）の読み出しを途中で打ち切る。その後、静止画のフレーム（ＣＰ１）用のＳＨＲ３を開始させ、蓄積時間（静止画用の電荷の蓄積時間）が経過後、ＲＤ３が開始するタイミングでＣＰ１用の画像データを出力する。
【００１３】
一方、図９に示す例では、シャッタ操作が実行された時点におけるフレーム（ＰＶ２）の読み出しを、途中で打ち切ることなく最後まで行う。その後、静止画のフレーム（ＣＰ１）用のＳＨＲ３を開始させ、蓄積時間が経過後、ＲＤ３が開始するタイミングでＣＰ１用の画像データを出力する。
【００１４】
以上に示すように、図８および図９に示す従来のモード遷移では、シャッタが実行されてからＣＰ１用の画像データが出力されるまでの時間がラグ時間となる。ユーザ操作性等の観点から、このようなラグ時間を短縮することが要求されている。
【００１５】
本技術は、上述した課題を考慮したものであって、ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を短縮する撮像装置および撮像方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願において開示される技術の代表的な一例を示せば以下の通りである。すなわち、動画モードと静止画モードとを切り替え可能な制御部と、画素データを記憶する第１のメモリと、画素データを記憶する第２のメモリと、を備え、前記制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶し、当該撮像装置が動画モードから静止画モードに切り替わると、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成することを特徴とする。
【発明の効果】
【００１７】
本技術によれば、ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を短縮することができる。
【図面の簡単な説明】
【００１８】
【図１】本技術の一実施形態に係るイメージセンサにおけるモード遷移の概要を示す図である。
【図２】本技術の一実施形態に係るＣＭＯＳイメージセンサの構成例を示す図である。
【図３】本技術の一実施形態に係るＣＭＯＳイメージセンサの構成例を示す図である。
【図４Ａ】本技術の一実施形態に係るＣＭＯＳイメージセンサの動画モードにおける動作の第１の例を示す図である。
【図４Ｂ】本技術の一実施形態に係るＣＭＯＳイメージセンサのモード遷移時における動作の第１の例を示す図である。
【図４Ｃ】本技術の一実施形態に係るＣＭＯＳイメージセンサの静止画モードにおける動作の第１の例を示す図である。
【図５Ａ】本技術の一実施形態に係るＣＭＯＳイメージセンサの動画モードにおける動作の第２の例を示す図である。
【図５Ｂ】本技術の一実施形態に係るＣＭＯＳイメージセンサのモード遷移時における動作の第２の例を示す図である。
【図５Ｃ】本技術の一実施形態に係るＣＭＯＳイメージセンサの静止画モードにおける動作の第２の例を示す図である。
【図６】本技術の一実施形態に係るＣＭＯＳイメージセンサにおけるメモリアクセス制御を説明する図である。
【図７】本技術の一実施形態に係る撮像装置の構成の一例を示すブロック図である。
【図８】従来のイメージセンサにおける一般的なモード遷移の概要を示す図である。
【図９】従来のイメージセンサにおける一般的なモード遷移の概要を示す図である。
【発明を実施するための形態】
【００１９】
以下、本技術の実施の形態について図面を参照して説明する。
【００２０】
（モード遷移の概要）
図１は、本技術の一実施形態に係るイメージセンサにおけるモード遷移の概要を示す図である。図１を用いて、本技術の一実施形態に係るイメージセンサにおいて動画モードから静止画モードに遷移する動作の概要について説明する。
【００２１】
図１において、ＰＶ（Preview）は動画モードにおいて読み出される所定のフレームの画素データを示している。ＰＶ１は動画モードにおける１枚目のフレームを、ＰＶ２は続く２枚目のフレームをそれぞれ示している。
なお、本技術の一実施形態に係るイメージセンサにおいては、さらに、ＰＶ’、ＰＶ’’が加えられている。以下、ＰＶとＰＶ’とＰＶ''の違いを説明する。
【００２２】
ＰＶは、フレームに含まれる画素のうち、実際に画像として出力される画素データを示している。一方、ＰＶ’は、フレームに含まれる画素のうち、画像として出力されない（動画出力に使用されない）画素行に含まれる画素データを示している。また、ＰＶ’’は、フレームに含まれる画素のうち、画像として出力される画素行に含まれ、画像として出力されずに間引かれる画素データを示している。
【００２３】
すなわち、ＰＶおよびＰＶ’’を合わせたものが、画像として出力される（動画出力に使用される）画素行に含まれる画素データとなる。また、ＰＶ、ＰＶ’およびＰＶ’’の和がフレームに含まれる全画素データとなる。これらの画素データは、動画モードにおいて撮像装置が備えるメモリに記録（記憶）される。詳細には後述する。
【００２４】
合成ＣＰ（Capture）は動画モードから静止画モードに遷移した場合に最初に出力される１枚目のフレームの画素データである。この合成ＣＰは、ユーザによるシャッタ操作が実行されたときのフレーム（図１に示す例では、ＰＶ２、ＰＶ２’およびＰＶ２’’）を合成することによって生成される。詳細には後述する。この合成ＣＰを出力する際には、ＳＨＲやＲＤを停止させる。なお、ＣＰ１は、図８および図９に示すＣＰ１と同様のもので、合成ＣＰの後に出力される通常の静止画モードのフレームを示している。
【００２５】
図１に示す例では、ＰＶ２の画素の信号が読み出されている途中で、ユーザによるシャッタ操作が実行されている。ユーザによるシャッタ操作が実行されると、動画モードから静止画モードに遷移する。
【００２６】
本技術の一実施形態に係る撮像装置（撮像方法）では、動画モードにおいて、上記ＰＶの画素データを出力するとともに、ＰＶ、ＰＶ’およびＰＶ’’の画素データをメモリに記録する動作を並行して行う。また、ユーザによるシャッタ操作が実行されると、シャッタ操作が実行された時点におけるフレーム（図１に示す例では、ＰＶ２）の読み出しを継続した状態で、メモリに記録された画素データ（図１に示す例では、ＰＶ２、ＰＶ２’およびＰＶ２’’）を合成することによって合成ＣＰを生成する動作を並行して行う。その後、生成された合成ＣＰを次のフレームで出力する。さらに次のフレームでは、通常のＣＰ１を出力する。
【００２７】
以上に示すように、本技術に係るモード遷移では、ユーザによるシャッタ操作が実行されると、次のフレームではＰＶ２、ＰＶ２’およびＰＶ２’’で合成した合成ＣＰを出力する。これにより、図８および図９の従来技術で示したような蓄積時間の経過を待つ必要がないので、ラグ時間を短縮することができる。
【００２８】
（ＣＭＯＳイメージセンサの基本構成および静止画モードにおける動作）
図２は、本技術の一実施形態に係るＣＭＯＳイメージセンサの一実施の形態の構成例を示す図である。以下、本技術の一実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の基本構成、このＣＭＯＳイメージセンサの静止画モードにおける動作を順に説明する。
【００２９】
図２に示すＣＭＯＳイメージセンサ１１は、２つの垂直信号線制御回路１２Ａ、１２Ｂ、画素アレイ部１３、２つの水平転送回路１４Ａ、１４Ｂを有する。なお、静止画モードでは、１組の垂直信号線制御回路１２Ａ、水平転送回路１４Ａのみを動作させ、他方の組の垂直信号線制御回路１２Ｂ、水平転送回路１４Ｂを停止させるため、後者については図面上では点線で示している。
【００３０】
垂直信号線制御回路１２Ａ、１２Ｂのそれぞれは、画素アレイ部１３の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
【００３１】
画素アレイ部１３は、画素２１がｎ行×ｍ列の行列状に配置されたものである画素２１１、１乃至２１ｍ、ｎ、２ｎ本の水平信号線２２Ａ１乃至２２Ａｎ、２２Ｂ１乃至２２Ｂｎおよび２ｍ本の垂直信号線２３Ａ１乃至２３Ａｍ、２３Ｂ１乃至２３Ｂｍを有している。
【００３２】
画素２１１、１乃至２１ｍ、ｎのそれぞれは、図示を省略するが、光電変換素子（例えばフォトダイオード）、転送トランジスタ、リセットトランジスタ、および増幅トランジスタを有する。転送トランジスタは、光電変換素子で得られた電荷をＦＤ（フローティングディフュージョン）部に転送する。リセットトランジスタは、ＦＤ部の電位をリセットする。増幅トランジスタは、ＦＤ部の電位に応じた画素信号を出力する。これらの各トランジスタの動作は、水平信号線２２Ａ１乃至２２Ａｎを介して垂直信号線制御回路１２Ａから供給される信号により制御される。同様に、水平信号線２２Ｂ１乃至２２Ｂｎを介して垂直信号線制御回路１２Ｂから供給される信号により制御される。なお、画素２１は、上述の３トランジスタによる構成のほかに、画素選択を行うための選択トランジスタが設けられている４トランジスタによる構成などを採用することもできる。
【００３３】
画素２１１、１乃至２１ｍ、ｎは、水平信号線２２Ａ１乃至２２Ａｎを介して、垂直信号線制御回路１２Ａからそれぞれ供給される信号に従って、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線２３Ａ１乃至２３Ａｍにそれぞれ出力する。
【００３４】
同様に、画素２１１、１乃至２１ｍ、ｎは、水平信号線２２Ｂ１乃至２２Ｂｎを介して、垂直信号線制御回路１２Ｂからそれぞれ供給される信号に従って、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線２３Ｂ１乃至２３Ｂｍにそれぞれ出力する。ただし、静止画モードでは、垂直信号線制御回路１２Ｂは前述のように停止されるので、垂直信号線２３Ｂ１乃至２３Ｂｍに出力する動作は行われない。
【００３５】
水平信号線２２Ａ１乃至２２Ａｎは、画素２１１、１乃至２１ｍ、ｎの水平方向の画素２１と、垂直信号線制御回路１２Ａとをそれぞれ接続する。即ち、水平信号線２２Ａ１には、画素２１１、１乃至２１ｍ、１が接続され、水平信号線２２Ａ２には、画素２１１、２乃至２１ｍ、２が接続され、以下同様に、水平信号線２２Ａｎには、画素２１１、ｎ乃至２１ｍ、ｎが接続されている。
【００３６】
同様に、水平信号線２２Ｂ１乃至２２Ｂｎは、画素２１１、１乃至２１ｍ、ｎの水平方向の画素２１と、垂直信号線制御回路１２Ｂとをそれぞれ接続する。即ち、水平信号線２２Ｂ１には、画素２１１、１乃至２１ｍ、１が接続され、水平信号線２２Ｂ２には、画素２１１、２乃至２１ｍ、２が接続され、以下同様に、水平信号線２２Ｂｎには、画素２１１、ｎ乃至２１ｍ、ｎが接続されている。
【００３７】
垂直信号線２３Ａ１乃至２３Ａｍは、画素２１１、１乃至２１ｍ、ｎの垂直方向の画素２１と、水平転送回路１４Ａとをそれぞれ接続する。即ち、垂直信号線２３Ａ１には、画素２１１、１乃至２１１、ｎが接続され、垂直信号線２３Ａ２には、画素２１２、１乃至２１２、ｎが接続され、以下同様に、垂直信号線２３Ａｍには、画素２１ｍ、１乃至２１ｍ、ｎが接続されている。
【００３８】
同様に、垂直信号線２３Ｂ１乃至２３Ｂｍは、画素２１１、１乃至２１ｍ、ｎの垂直方向の画素２１と、水平転送回路１４Ｂとをそれぞれ接続する。即ち、垂直信号線２３Ｂ１には、画素２１１、１乃至２１１、ｎが接続され、垂直信号線２３Ｂ２には、画素２１２、１乃至２１２、ｎが接続され、以下同様に、垂直信号線２３Ｂｍには、画素２１ｍ、１乃至２１ｍ、ｎが接続されている。
【００３９】
従って、画素２１１、１乃至２１１、ｎは、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線２３Ａ１、２３Ｂ１に出力する。画素２１２、１乃至２１２、ｎは、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線２３Ａ２、２３Ｂ２に出力する。以下、同様に、画素２１ｍ、１乃至２１ｍ、ｎは、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線２３Ａｍ、２３Ｂｍに出力する。
【００４０】
水平転送回路１４Ａは、画素２１１、１乃至２１ｍ、ｎから垂直信号線２３Ａ１乃至２３Ａｍを介して供給される画素信号に対し、ＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理およびＡ／Ｄ変換処理を実行する。その後、Ａ／Ｄ変換後の画素データを、順次、所定のタイミングで水平出力線１５Ａに出力する。
【００４１】
同様に、水平転送回路１４Ｂは、画素２１１、１乃至２１ｍ、ｎから垂直信号線２３Ｂ１乃至２３Ｂｍを介して供給される画素信号に対し、ＣＤＳ処理およびＡ／Ｄ変換処理を実行する。その後、Ａ／Ｄ変換後の画素データを、順次、所定のタイミングで水平出力線１５Ｂに出力する。ただし、静止画モードでは、水平転送回路１４Ｂは前述のように停止されるので、水平出力線１５Ｂに出力する動作は行われない。
【００４２】
水平出力線１５Ａ、１５Ｂは、後段の画像処理を行うＤＳＰ（Digital Signal Processor）などと接続され、水平転送回路１４Ａ、１４Ｂから出力される画素データを、後段に出力する。
【００４３】
図２のＣＭＯＳイメージセンサ１１の画素２１１、１乃至２１ｍ、ｎのそれぞれには、Ｒ（赤）、Ｇ（緑）、またはＢ（青）のいずれかのカラーフィルタが配置され、各画素２１は、Ｒ、Ｇ、またはＢのいずれかの色の光を受光する。
【００４４】
以上に示すように、本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、２つの垂直信号線制御回路１２Ａ、１２Ｂ、２つの水平転送回路１４Ａ、１４Ｂが設けられている。
【００４５】
このようなＣＭＯＳイメージセンサ１１では、静止画モード（全画素モード）において、１つの垂直信号線制御回路１２Ａ、１つの水平転送回路１４Ａのみを動作させ、もう一方の垂直信号線制御回路１２Ｂ、水平転送回路１４Ｂを停止させる。すなわち、一組の垂直信号線制御回路１２Ａ、水平転送回路１４Ａを用いて、全ての画素２１１、１乃至２１ｍ、ｎの読み出しを実行する。
【００４６】
（ＣＭＯＳイメージセンサの動画モードにおける動作）
図３は、本技術の一実施形態に係るＣＭＯＳイメージセンサの一実施の形態の構成例を示す図である。以下、本技術の一実施形態に係るＣＭＯＳイメージセンサの動画モードにおける動作を説明する。
【００４７】
なお、図３に示すＣＭＯＳイメージセンサ１１の構成要素は、図２に示すＣＭＯＳイメージセンサ１１と同様であるとして、ここでは重複する説明を省略する。
【００４８】
動画モードにおいては、全ての画素を読み出す静止画モードと異なり、画素２１１、１乃至２１ｍ、ｎは行や列を飛ばしながら間欠的に読み出されて画像出力される。そのため、まず画像として出力される画素行と、画像として出力されない画素行（間引かれる画素行）とに分けることができる。
【００４９】
図３に示す例では、画素２１１、１乃至２１ｍ、1の画素行および画素２１１、ｎ乃至２１ｍ、ｎの画素行が画像として出力される画素行（画像として出力される画素である実線の画素２１を含む行）である。一方、画素２１１、２乃至２１ｍ、２の画素行および画素２１１、３乃至２１ｍ、３の画素行（実線の画素２１を含まない行）が画像として出力されない画素行である。
【００５０】
さらに、画像として出力される画素行に含まれる画素は、画像として出力される画素と、画像として出力されずに間引きかれる画素とに分けることができる。
【００５１】
たとえば、図３に示す画素２１１、１乃至２１ｍ、1の画素行では、実線で示す画素２１１、１、画素２１４、１、画素２１５、１、画素２１ｍ、１が画像として出力される画素であり、点線で示す画素２１２、１、画素２１３、1が間引かれる画素である。
【００５２】
本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、動画モードにおいて、これら画像として出力される画素と、画像として出力されない画素との両方をメモリ中に記録する。
【００５３】
具体的には、一方の垂直信号線制御回路１２Ａは、画素アレイ部１３の垂直方向に並ぶ画素のうち、画像として出力される画素行に含まれる画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに、画像として出力される画素行に含まれる画素データを出力する。
【００５４】
また、他方の垂直信号線制御回路１２Ｂは、画素アレイ部１３の垂直方向に並ぶ画素のうち、画像として出力されない画素行に含まれる画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ｂは水平出力線１５Ｂに、画像として出力されない画素行に含まれる画素データを出力する。
【００５５】
なお、水平出力線１５Ａ、水平出力線１５Ｂに出力された画素データは、メモリ中に記録される（図４Ａ〜図６を用いて後述）。
【００５６】
このように本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、動画モード（間引きモード）において、２つの垂直信号線制御回路１２Ａ、１２Ｂ、２つの水平転送回路１４Ａ、１４Ｂを動作させる。２組の垂直信号線制御回路１２Ａ、水平転送回路１４Ａおよび垂直信号線制御回路１２Ａ、水平転送回路１４Ａを用いて、全ての画素２１１、１乃至２１ｍ、ｎの読み出しを実行する。
【００５７】
（ＣＭＯＳイメージセンサの周辺構成および動画モードにおける動作の第１の例）
図４Ａは、本技術の一実施形態に係るＣＭＯＳイメージセンサの動画モードにおける動作の第１の例を示す図である。以下、本技術の一実施形態に係るＣＭＯＳイメージセンサの周辺構成、このＣＭＯＳイメージセンサの動画モードにおける動作を順に説明する。
【００５８】
図４Ａに示すＣＭＯＳイメージセンサ１１の周辺構成は、２つの垂直信号線制御回路１２Ａ、１２Ｂ、画素アレイ部１３、２つの水平転送回路１４Ａ、１４Ｂ、信号処理部（信号処理回路）３１、間引き部（間引き回路）３２、書き込み制御部(書き込み制御回路)３３Ａ、３３Ｂ、メモリ３４Ａ、３４Ｂ、読み出し制御部（読み出し制御回路）３５Ａ、３５Ｂ、メモリ選択部（メモリ選択回路）３６から構成される。なお、垂直信号線制御回路１２Ａ、１２Ｂ、水平転送回路１４Ａ、１４Ｂ、信号処理部３１、間引き部３２、書き込み制御部３３Ａ、３３Ｂ、読み出し制御部３５Ａ、３５Ｂ、メモリ選択部３６を総称した制御部３０が、特許請求の範囲における制御部に対応する。
【００５９】
なお、動画モードでは、読み出し制御部３５Ａ、３５Ｂによる読み出しは行わないため、これらについては図面上では点線で示している。
【００６０】
また、図４Ａに示す例では、説明の便宜上、画素アレイ部１３は１〜８の８行の画素行からなるものとし、各画素行には４画素が存在するものとする。また、奇数行（１、３、５、７行）は動画モード時に画像として出力されない画素行であり、偶数行（２、４、６、８行）は動画モード時に画像として出力される画素行であるものとする。
【００６１】
この場合、一方の垂直信号線制御回路１２Ａは、画素アレイ部１３の偶数行の画素行に含まれる画素（画像として出力される画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに偶数行の画素データを出力する。
【００６２】
水平出力線１５Ａに出力された偶数行の画素データは、信号処理部３１によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。信号処理が施された画素データは、書き込み制御部３３Ａによってメモリ３４Ａに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ３４Ａに記録される。
【００６３】
なお、信号処理部３１によって所定の信号処理が施された偶数行の画素データのうち、動画出力の際に間引かれるべき画素データは間引き部３２によって間引かれ、残りの画素データが出力される。
【００６４】
また、他方の垂直信号線制御回路１２Ｂは、画素アレイ部１３の奇数行の画素行に含まれる画素（画像として出力されない画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ｂは水平出力線１５Ｂに奇数行の画素データを出力する。
【００６５】
水平出力線１５Ｂに出力された奇数行の画素データは、書き込み制御部３３Ｂによってメモリ３４Ｂに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ３４Ｂに記録される。
【００６６】
以上のように、本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、動画モードにおいて、画像として出力される画素データ（図１のＰＶに対応）を出力しながら、画像として出力される画素行の画素データ（図１のＰＶとＰＶ’’に対応）をメモリ３４Ａに、画像として出力されない画素行の画素データ（図１のＰＶ’に対応）をメモリ３４Ｂにそれぞれ記録する。すなわち、メモリ３４Ａ、３４Ｂには、画像として出力される画素データと、画像として出力されない画素データの両方が記録される。
【００６７】
なお、メモリ３４Ａ、３４Ｂには１フレーム分の画素データが記録され、次のフレームでは上書きされる。
【００６８】
（ＣＭＯＳイメージセンサのモード遷移時における動作の第１の例）
図４Ｂは、本技術の一実施形態に係るＣＭＯＳイメージセンサのモード遷移時における動作の第１の例を示す図である。以下、ユーザによるシャッタ操作が実行された場合に、本技術の一実施形態に係るＣＭＯＳイメージセンサが合成ＣＰ（図１参照）を出力する動作を説明する。
【００６９】
なお、合成ＣＰを出力する際には、間引き部３２による間引きは行わないため、間引き部３２については図面では点線で示している。
【００７０】
動画モードにおいてユーザによるシャッタ操作が実行された場合、垂直信号線制御回路１２Ａは、図４Ａに示した場合と同様、画素アレイ部１３の偶数行の画素行に含まれる画素（画像として出力される画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに偶数行の画素データを出力する。
【００７１】
水平出力線１５Ａに出力された偶数行の画素データは、信号処理部３１によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。信号処理が施された画素データは、書き込み制御部３３Ａによってメモリ３４Ａに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ３４Ａに記録される。
【００７２】
また、他方の垂直信号線制御回路１２Ｂは、図４Ａに示した場合と同様、画素アレイ部１３の奇数行の画素行に含まれる画素（画像として出力されない画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ｂは水平出力線１５Ｂに奇数行の画素データを出力する。
【００７３】
水平出力線１５Ｂに出力された奇数行の画素データは、書き込み制御部３３Ｂによってメモリ３４Ｂに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ３４Ｂに記録される。
【００７４】
その後、メモリ３４Ｂに記録された奇数行の画素データは読み出し制御部３５Ｂによって読み出された後に信号処理部３１によって信号処理が施される。信号処理が施されたメモリ３４Ｂ内の奇数行の画素データと、既に信号処理が施されたメモリ３４Ａ内の偶数行の画素データとが読み出し制御部３５Ａおよびメモリ選択部３６によって行順に従って読み出され、合成して出力される（読み出し制御については図６を用いて詳述する）。
【００７５】
以上のように、本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、ユーザによるシャッタ操作が実行されると、メモリ３４Ａに記録された画素データ（画像として出力される画素行の画素データ、図１のＰＶとＰＶ’’に対応）と、メモリ３４Ｂに記録された画素データ（画像として出力されない画素行の画素データ、図１のＰＶ’に対応）とを合成して１フレーム分の静止画として出力する。
【００７６】
（ＣＭＯＳイメージセンサの静止画モードにおける動作の第１の例）
図４Ｃは、本技術の一実施形態に係るＣＭＯＳイメージセンサの静止画モードにおける動作の第１の例を示す図である。以下、図４Ｂに示した方法により合成ＣＰを出力した後の、本技術の一実施形態に係るＣＭＯＳイメージセンサの静止画モードにおける動作を説明する。
【００７７】
なお、静止画モードでは、垂直信号制御回路１２Ｂ、水平転送回路１４Ｂ、間引き部３２、書き込み制御部３３Ａ、３３Ｂ、メモリ３４Ａ、３４Ｂ、読み出し制御部３５Ａ、３５Ｂ、メモリ選択部３６を用いないため、これらについては図面上では点線で示している。
【００７８】
図４Ｂに示した方法により生成された合成ＣＰが出力されると、まず垂直信号線制御回路１２Ｂ、水平転送回路１４Ｂを停止させる。
【００７９】
次に垂直信号線制御回路１２Ａは、画素アレイ部１３の全画素に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに全画素の画素データを出力する。
【００８０】
水平出力線１５Ａに出力された全画素の画素データは、信号処理部３１によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。その後、信号処理が施された画素データが出力される。
【００８１】
以上図４Ａから図４Ｃを用いて説明してきたように、第１の例によれば、静止画モード以外では常に画素データ（画像として出力される画素行の画素データ、画像として出力されない画素行の画素データ）をメモリ３４Ａ、３４Ｂに記録している。また、動画モードから静止画モードへ切り替わるタイミング（ユーザによるシャッタ操作）をトリガとして、これらメモリ３４Ａ、３４Ｂに記録された画素データを合成した合成ＣＰ（静止画）を出力する。さらに、合成ＣＰの次フレーム以降では通常の静止画を出力する。これにより、従来のように蓄積時間が必要ないため、ユーザによるシャッタ操作が実行されてから静止画を出力までのラグ時間を、シャッタスピードに依存することなく短縮することができる。
【００８２】
なお、メモリ３４Ａ、３４Ｂは間引き率が１／２の場合にはそれぞれ同じ容量となるが、間引き率に応じてそれぞれの容量を可変させてもよい。また、別々のメモリではなく、同一のメモリ中のメモリ空間を分割することによって構成してもよい。
【００８３】
（ＣＭＯＳイメージセンサの周辺構成および動画モードにおける動作の第２の例）
図５Ａは、本技術の一実施形態に係るＣＭＯＳイメージセンサの動画モードにおける動作の第２の例を示す図である。以下、本技術の一実施形態に係るＣＭＯＳイメージセンサの周辺構成、このＣＭＯＳイメージセンサの動画モードにおける動作を順に説明する。
【００８４】
図５Ａに示すＣＭＯＳイメージセンサ１１の周辺構成は、２つの垂直信号線制御回路１２Ａ、１２Ｂ、画素アレイ部１３、２つの水平転送回路１４Ａ、１４Ｂ、信号処理部（信号処理回路）３１、間引き部（間引き回路）３２、書き込み制御部(書き込み制御回路)３３Ａ、３３Ｂ、メモリ３４Ａ、３４Ｂ、読み出し制御・メモリ選択部（読み出し制御・メモリ選択回路）３７から構成される。なお、垂直信号線制御回路１２Ａ、１２Ｂ、水平転送回路１４Ａ、１４Ｂ、信号処理部３１、間引き部３２、書き込み制御部３３Ａ、３３Ｂ、読み出し制御・メモリ選択部３７を総称した制御部３０が、特許請求の範囲における制御部に対応する。
【００８５】
前述の第１の例では、読み出し制御部３５Ａ、３５Ｂがメモリ３４Ａ、３４Ｂ毎に設けられていた。第２の例では、図５Ａに示すように、読み出し制御・メモリ選択部３７がメモリ３４Ａ、３４Ｂに共通で設けられている点が第１の例と大きく異なる。また、読み出し制御・メモリ選択部３７は、読み出し制御部３５Ａと読み出し制御部３５Ｂとメモリ選択部３６とを組み合わせたものに相当する。詳細には図６を用いて後述する。
【００８６】
また、図５Ａに示す例では、説明の便宜上、画素アレイ部１３は１〜８の８行の画素行からなるものとし、各画素行には４画素が存在するものとする。また、奇数行（１、３、５、７行）は動画モード時に画像として出力されない画素行であり、偶数行（２、４、６、８行）は動画モード時に画像として出力される画素行であるものとする。
【００８７】
この場合、一方の垂直信号線制御回路１２Ａは、画素アレイ部１３の偶数行の画素行に含まれる画素（画像として出力される画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに偶数行の画素データを出力する。
【００８８】
水平出力線１５Ａに出力された偶数行の画素データは、読み出し制御・メモリ選択部３７によって読み出されるとともに、書き込み制御部３３Ａによってメモリ３４Ａに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ３４に記録される。
【００８９】
読み出し制御・メモリ選択部３７によって読み出された画素データは、信号処理部３１によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。信号処理が施された画素データのうちの画像出力の際に間引かれるべき画素データは間引き部３２によって間引かれ、残りの画素データが出力される。
【００９０】
また、他方の垂直信号線制御回路１２Ｂは、画素アレイ部１３の奇数行の画素行に含まれる画素（画像として出力されない画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ｂは水平出力線１５Ｂに奇数行の画素データを出力する。
【００９１】
水平出力線１５Ｂに出力された奇数行の画素データは、書き込み制御部３３Ｂによってメモリ３４Ｂに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ３４Ｂに記録される。
【００９２】
以上のように、本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、動画モードにおいて、画像として出力される画素データ（図１のＰＶに対応）を出力しながら、画像として出力される画素行の画素データ（図１のＰＶとＰＶ’’に対応）をメモリ３４Ａに、画像として出力されない画素行の画素データ（図１のＰＶ’に対応）をメモリ３４Ｂにそれぞれ記録する。すなわち、メモリ３４Ａ、３４Ｂには、画像として出力される画素データと、画像として出力されない画素データの両方が記録される。
【００９３】
なお、メモリ３４Ａ、３４Ｂには１フレーム分の画素データが記録され、次のフレームでは上書きされる。
【００９４】
（ＣＭＯＳイメージセンサのモード遷移時における動作の第２の例）
図５Ｂは、本技術の一実施形態に係るＣＭＯＳイメージセンサのモード遷移時における動作の第２の例を示す図である。以下、ユーザによるシャッタ操作が実行された場合に、本技術の一実施形態に係るＣＭＯＳイメージセンサが合成ＣＰ（図１参照）を出力する動作を説明する。
【００９５】
なお、合成ＣＰを出力する際には、間引き部３２による間引きは行わないため、間引き部３２については図面では点線で示している。
【００９６】
動画モードにおいてユーザによるシャッタ操作が実行された場合、垂直信号線制御回路１２Ａは、図５Ａに示した場合と同様、画素アレイ部１３の偶数行の画素行に含まれる画素（画像として出力される画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに偶数行の画素データを出力する。
【００９７】
水平出力線１５Ａに出力された偶数行の画素データは、書き込み制御部３３Ａによってメモリ３４Ａに記録される。このようにして、画像として出力される偶数行の画素行の画素データはメモリ３４Ａに記録される。
【００９８】
また、他方の垂直信号線制御回路１２Ｂは、図５Ａに示した場合と同様、画素アレイ部１３の奇数行の画素行に含まれる画素（画像として出力されない画素行の画素）に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ｂは水平出力線１５Ｂに奇数行の画素データを出力する。
【００９９】
水平出力線１５Ｂに出力された奇数行の画素データは、書き込み制御部３３Ｂによってメモリ３４Ｂに記録される。このようにして、画像として出力されない奇数行の画素行の画素データはメモリ３４Ｂに記録される。
【０１００】
その後、メモリ３４Ａに記録された偶数行の画素データと、メモリ３４Ｂに記録された奇数行の画素データとは読み出し制御・メモリ選択部３７によって行順に従って読み出され、合成される。なお、読み出し制御・メモリ選択部３７による読み出し制御については図６を用いて詳述する。合成された画素データは、信号処理部３１によって所定の信号処理が施されて出力される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。
【０１０１】
以上のように、本技術の一実施形態に係るＣＭＯＳイメージセンサ１１では、ユーザによるシャッタ操作が実行されると、メモリ３４Ａに記録された画素データ（画像として出力される画素行の画素データ、図１のＰＶとＰＶ’’に対応）と、メモリ３４Ｂに記録された画素データ（画像として出力されない画素データ、図１のＰＶ’に対応）とを合成して１フレーム分の静止画として出力する。
【０１０２】
（ＣＭＯＳイメージセンサの静止画モードにおける動作の第２の例）
図５Ｃは、本技術の一実施形態に係るＣＭＯＳイメージセンサの静止画モードにおける動作の第２の例を示す図である。以下、図５Ｂに示した方法により合成ＣＰを出力した後の、本技術の一実施形態に係るＣＭＯＳイメージセンサの静止画モードにおける動作を説明する。
【０１０３】
なお、静止画モードでは、垂直信号線回路１２Ｂ、水平転送回路１４Ｂ、間引き部３２、書き込み制御部３３Ａ、３３Ｂ、メモリ３４Ａ、３４Ｂ、読み出し制御・メモリ選択部３７を用いないため、これらについては図面上では点線で示している。
【０１０４】
図５Ｂに示した方法により生成された合成ＣＰが出力されると、まず垂直信号線回路１２Ｂ、水平転送回路１４Ｂを停止させる。
【０１０５】
次に垂直信号線制御回路１２Ａは、画素アレイ部１３の全画素に、順次、所定のタイミングで画素信号の出力を制御する信号を供給する。これにより、水平転送回路１４Ａは水平出力線１５Ａに全画素の画素データを出力する。
【０１０６】
水平出力線１５Ａに出力された全画素の画素データは、読み出し制御・メモリ選択部３７によって読み出された後、信号処理部３１によって所定の信号処理が施される。所定の信号処理とは、欠陥補正、クランプ処理、ゲイン制御等である。その後、信号処理が施された画素データが出力される。
【０１０７】
以上図５Ａから図５Ｃを用いて説明してきたように、第２の例によれば、静止画モード以外では常に画素データ（画像として出力される画素行の画素データ、画像として出力されない画素行の画素データ）をメモリ３４Ａ、３４Ｂに記録している。また、動画モードから静止画モードへ切り替わるタイミング（ユーザによるシャッタ操作）をトリガとして、これらメモリ３４Ａ、３４Ｂに記録された画素データを合成した合成ＣＰ（静止画）を出力する。さらに、合成ＣＰの次フレーム以降では通常の静止画を出力する。これにより、従来のように蓄積時間が必要ないため、ユーザによるシャッタ操作が実行されてから静止画を出力するまでのラグ時間を、シャッタスピードに依存することなく短縮することができる。
【０１０８】
なお、メモリ３４Ａ、３４Ｂは間引き率が１／２の場合にはそれぞれ同じ容量となるが、間引き率に応じてそれぞれの容量を可変させてもよい。また、別々のメモリではなく、同一のメモリ中のメモリ空間を分割することによって構成してもよい。
【０１０９】
図６は、本技術の一実施形態に係るＣＭＯＳイメージセンサにおけるメモリアクセス制御を説明する図である。
【０１１０】
前述のように、本技術の一実施形態に係るＣＭＯＳイメージセンサでは、２つのメモリ３４Ａ、３４Ｂが設けられている。メモリ３４Ａには画像として出力される画素行の画素データ（たとえば偶数行の画素行の画素データ）が、メモリ３４Ｂには画像として出力されない画素行の画素データ（たとえば奇数行の画素行の画素データ）がそれぞれ記録される。
【０１１１】
本技術の一実施形態に係るＣＭＯＳイメージセンサでは、図６に示すようなメモリ選択部３６を用いることで、メモリ３４Ａ、３４Ｂに記録された画素データの読み出し順を制御する。これにより、メモリ３４Ａ、３４Ｂに記録された画素データに基づいて合成ＣＰを生成することができる。
【０１１２】
図７は、本技術の一実施形態に係る撮像装置の構成の一例を示すブロック図である。
【０１１３】
図７に示すように、本適用例に係る撮像装置５０は、レンズ群５１等を含む光学系、撮像デバイス５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有する。撮像装置５０は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。
【０１１４】
レンズ群５１は、被写体からの入射光（像光）を取り込んで撮像デバイス５２の撮像面上に結像する。撮像デバイス５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像デバイス５２として、先述した実施形態に係るＣＭＯＳイメージセンサ等の固体撮像デバイス、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像デバイスを用いることができる。撮像デバイス５２は、本技術の電子機器との対応では電気機器の画像入力部に設けられている。
【０１１５】
表示装置５５は、液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置等のパネル型表示装置からなり、撮像デバイス５２で撮像された動画または静止画を表示する。記録装置５６は、撮像デバイス５２で撮像された動画または静止画を、ビデオテープやＤＶＤ（Digital Versatile Disc）等の記録媒体に記録する。
【０１１６】
操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１７】
上述したように、撮像装置において、その撮像デバイス５２として先述した実施形態に係るＣＭＯＳイメージセンサを用いる。当該ＣＭＯＳイメージセンサでは、光回折によるノイズを低減し、高いＳ／Ｎを確保できるため、撮像装置において撮像画像の高画質化を図ることができる。撮像装置としては、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどを例示できる。
【０１１８】
以上、本技術の実施形態について説明したが、上記実施形態は本技術の適用例の一つを示したものであり、本技術の技術的範囲を上記実施形態の具体的構成に限定する趣旨ではない。本技術の要旨を逸脱しない範囲において種々変更可能である。
【０１１９】
なお、以上説明した本技術の態様は、以下の（Ａ）〜（Ｇ）のような構成として把握することもできる。
【０１２０】
（Ａ）動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第１のメモリと、
画素データを記憶する第２のメモリと、を備え、
前記制御部は、
当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶し、
当該撮像装置が動画モードから静止画モードに切り替わると、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成する撮像装置。
【０１２１】
（Ｂ）垂直信号線制御回路と水平転送回路をそれぞれ２つ有し、
一方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、
他方の組の前記垂直信号線制御回路および前記水平転送回路によって、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶する前記（Ａ）に記載の撮像装置。
【０１２２】
（Ｃ）前記制御部は、動画出力に使用される画素行の画素データに所定の信号処理を行ったデータを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データに所定の信号処理を行わないデータを前記第２のメモリに記憶する前記（Ａ）又は（Ｂ）に記載の撮像装置。
【０１２３】
（Ｄ）前記制御部は、当該撮像装置が動画モードから静止画モードに切り替わると、当該切り替えが行われたときに動画出力中のフレームに係る画素データを、前記第１のメモリと前記第２のメモリとに分けて記憶し、その後、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成する前記（Ａ）〜（Ｃ）の何れか１項に記載の撮像装置。
【０１２４】
（Ｅ）前記制御部は、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを行方向に間引いて作成した間引き画像を出力する前記（Ａ）〜（Ｄ）の何れか１項に記載の撮像装置。
【０１２５】
（Ｆ）前記制御部は、当該撮像装置が静止画モードである場合に、一方の組の前記垂直信号線制御回路および前記水平転送回路を停止させ、他方の組の前記垂直信号線制御回路および前記水平転送回路のみを動作させることによって、１フレーム分の静止画データを出力する前記（Ａ）〜（Ｅ）の何れか１項に記載の撮像装置。
【０１２６】
（Ｇ）動画モードと静止画モードとを切り替え可能な制御部と、
画素データを記憶する第１のメモリと、
画素データを記憶する第２のメモリと、を備えた撮像装置における撮像方法であって、
前記制御部が、当該撮像装置が動画モードである場合に、動画出力に使用される画素行の画素データを前記第１のメモリに記憶し、動画出力に使用されない画素行の画素データを前記第２のメモリに記憶する工程と、
前記制御部が、当該撮像装置が動画モードから静止画モードに切り替わると、前記第１のメモリに記憶されている画素データと前記第２のメモリに記憶されている画素データとに基づいて、１フレーム分の静止画を生成する工程と、を含む撮像方法。
【符号の説明】
【０１２７】
１１  ＣＭＯＳイメージセンサ
１２Ａ、１２Ｂ  垂直信号線制御回路
１４Ａ、１４Ｂ  水平転送回路
３０  制御部
３１  信号処理部（信号処理回路）
３４Ａ  メモリ（第１のメモリ）
３４Ｂ  メモリ（第２のメモリ）
【図１】
2013165443.tif 000003
【図３】
2013165443.tif 000004
【図６】
2013165443.tif 000005
【図７】
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【図８】
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【図９】
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【図２】
2013165443.tif 000009
【図４Ａ】
2013165443.tif 000010
【図４Ｂ】
2013165443.tif 000011
【図４Ｃ】
2013165443.tif 000012
【図５Ａ】
2013165443.tif 000013
【図５Ｂ】
2013165443.tif 000014
【図５Ｃ】
2013165443.tif 000015