(57)【要約】【目的】幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることが可能な半導体装置の製造方法を提供することを目的とする。【構成】実施形態の半導体装置の製造方法は、線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、すべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の第１の平均値を演算する工程と、すべての組における前記複数のワード線のうちの、前記第１のワード線と隣り合う第２のワード線に対応するページの書き込み電圧の第２の平均値を演算する工程と、各組の第１のワード線に対応するページに対する書き込み電圧を前記第１の平均値に設定し、各組の第２のワード線に対応するページに対する書き込み電圧を前記第２の平均値に設定する工程と、を備えた。【選択図】図１
2013008410.tif 000002
【特許請求の範囲】
【請求項１】
線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、
すべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の第１の平均値を演算する工程と、
すべての組における前記複数のワード線のうちの、前記第１のワード線と隣り合う第２のワード線に対応するページの書き込み電圧の第２の平均値を演算する工程と、
各組の第１のワード線に対応するページに対する書き込み電圧を前記第１の平均値に設定し、各組の第２のワード線に対応するページに対する書き込み電圧を前記第２の平均値に設定する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体記憶装置には、前記組が繰り返し配置された複数のブロックを有し、
ブロック毎に、前記第１と第２の平均値を演算し、
次のブロックの全ページの書き込み電圧を取得する際、前回のブロックで演算された前記第１と第２の平均値のいずれかを用いて、各書き込み電圧の探索を開始することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の平均値を演算する際、当該ブロックを含む当該ブロックより以前のブロックでのすべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の平均値を前記第１の平均値として演算し、
前記第２の平均値を演算する際、当該ブロックを含む当該ブロックより以前のブロックでのすべての組における前記複数のワード線のうちの第２のワード線に対応するページの書き込み電圧の平均値を前記第２の平均値として演算することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１のワード線に対応するページ内のメモリセルは、前記第１の平均値を用いて順に高くなる複数の電圧によってデータが書き込まれ、
前記第２のワード線に対応するページ内のメモリセルは、前記第２の平均値を用いて順に高くなる複数の電圧によってデータが書き込まれることを特徴とする請求項１〜３いずれか記載の半導体装置の製造方法。
【請求項５】
各組の第１のワード線は、偶数番目のワード線であり、各組の第２のワード線は、奇数番目のワード線であることを特徴とする請求項１〜４いずれか記載の半導体装置の製造方法。
【請求項６】
前記第１の平均値と前記第２の平均値は、前記半導体装置の書込み初期電圧に用いられる電圧値であることを特徴とする請求項１〜５いずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、ＮＡＮＤ型フラッシュメモリ装置等のフローティングゲート構造を搭載した半導体記憶装置において、ゲート部分の制御電極層となるワード線間の配線ピッチの微細化が進められている。
【０００３】
今後求められる配線ピッチは、リソグラフィ技術の解像度の限界を超えている。そこで、かかるリソグラフィ技術の解像度よりも小さい線幅を形成する側壁加工技術が検討されている。かかる技術を用いることで、例えばリソグラフィ技術を用いて形成される最小加工寸法の線幅の半分程度の線幅を得ることができる。
【０００４】
しかしながら、かかる微細な線幅を形成すると、加工上、例えば、奇数番目のワード線の線幅と偶数番目のワード線の線幅とに寸法差が生じてしまうといった現象が発生する。一方、加工されたＮＡＮＤ型フラッシュメモリ装置は、ダイ／ソート（Ｄ／Ｓ）テストの際、書き込み電圧のトリミング処理が行われ、すべてのページ内のセルに対して、ステップアップ書き込み方式で実際にデータが書き込まれる電圧を探索し、ワード線に印加するステップアップ書き込み方式の初期電圧値を書き込み電圧として設定する。その際、従来はすべてのワード線、言い換えれば、全ページに対して、一律に決定された書き込み電圧を設定していた。しかしながら、線幅が異なる偶奇のワード線の一方にとっては、必要以上に高い書き込み電圧が印加されることになるので、その分だけ余計なストレスがかかることになる。その結果、ゲート酸化膜の劣化が進んでしまうといった問題があった。また、偶奇のワード線の他方にとっては、必要な電圧にステップアップされるまでデータが書き込まれないのでステップアップ回数が増加してしまい、書き込みに時間がかかるといった問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−０９２５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法は、線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、すべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の第１の平均値を演算する工程と、すべての組における前記複数のワード線のうちの、前記第１のワード線と隣り合う第２のワード線に対応するページの書き込み電圧の第２の平均値を演算する工程と、各組の第１のワード線に対応するページに対する書き込み電圧を前記第１の平均値に設定し、各組の第２のワード線に対応するページに対する書き込み電圧を前記第２の平均値に設定する工程と、を備えた。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図２】第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置の構成の一部を示すブロック図である。
【図３】第１の実施形態におけるＮＡＮＤ型メモリセルトランジスタの断面図である。
【図４】第１の実施形態におけるＮＡＮＤ型メモリ装置の製造方法の工程の一部を示す工程断面図である。
【図５】第１の実施形態におけるＮＡＮＤ型メモリ装置の製造方法の工程の他の一部を示す工程断面図である。
【図６】第１の実施形態におけるステップアップ方式の書き込み処理を説明するための図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
第１の実施形態では、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置（ＮＡＮＤ型ＥＥＰＲＯＭ装置）について、その製造方法を説明する。特に、加工後のＤ／Ｓテストの際の書き込み電圧のトリミング処理について説明する。なお、以下に説明する半導体装置の製造方法の対象となる半導体装置については、ＮＡＮＤ型メモリ装置に限らず、その他の電荷蓄積層を有する半導体記憶装置（メモリ装置）についても有効である。第１の実施形態について、以下、図面を用いて説明する。
【００１０】
第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図が図１に示されている。図１では、半導体装置の製造方法の一部として、特に、製品加工後のＤ／Ｓテストの際の書き込み電圧のトリミング処理方法のフローチャートを示している。図１において、第１の実施形態における半導体装置の書き込み電圧のトリミング処理方法では、初期ブロック設定工程（Ｓ１０２）と、初期ページ設定工程（Ｓ１０４）と、初期書き込み電圧設定工程（Ｓ１０６）と、書き込み処理工程（Ｓ１０８）と、判定工程（Ｓ１１０）と、書き込み電圧加算工程（Ｓ１１２）と、書き込み電圧出力工程（Ｓ１１４）と、判定工程（Ｓ１１６）と、ページ変更工程（Ｓ１１８）と、偶数ワード線対応ページの書き込み電圧平均値算出工程（Ｓ１２０）と、奇数ワード線対応ページの書き込み電圧平均値算出工程（Ｓ１２２）と、判定工程（Ｓ１２４）と、ブロック変更工程（Ｓ１２６）と、パラメータ設定工程（Ｓ１２８）といった一連の工程を実施する。
【００１１】
第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置の構成の一部を示すブロック図が図２に示されている。図２において、ＮＡＮＤ型フラッシュメモリ装置１００は、メモリセルアレイ１６を備えている。メモリセルアレイ１６内には、データ保持可能な複数の不揮発性のメモリセルトランジスタ１０、および複数の選択トランジスタ１２が配置される。なお、メモリセルアレイ１６以外の構成については、図示を省略しているが、制御部、ロウデコーダ、センスアンプ、およびカラムデコータ等、ＮＡＮＤ型フラッシュメモリ装置１００にとって通常必要な構成を備えていることは言うまでもない。
【００１２】
メモリセルトランジスタ１０としては、例えば、電荷蓄積層と制御ゲート（制御電極）を含む積層ゲートを備えたｎチャネルＭＯＳトランジスタが該当する。各メモリセルトランジスタ１０の制御ゲートはワード線ＷＬとして機能する。各メモリセルトランジスタ１０のドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。
【００１３】
また、メモリセルアレイ１６内には、隣り合う一方のメモリセルトランジスタ１０のドレインと他方のメモリセルトランジスタ１０のソースとが接続、或いは共用して、直列に複数配置された複数のＮＡＮＤストリング構造が配置される。ＮＡＮＤストリング構造の各々は、例えば行番号０〜ｎまでのｎ＋１個のメモリセルトランジスタ１０ａ〜ｃと、両端に１つずつ配置された選択トランジスタ１２ａ，ｂとを有している。各ＮＡＮＤストリング構造は、例えば、６４個のメモリセルトランジスタ１０を有している。各ＮＡＮＤストリング構造は、選択トランジスタ１２ａ，１２ｂ間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタ１０の一端側のドレイン領域は選択トランジスタ１２ａのソース領域に接続され、他端側のソース領域は選択トランジスタ１２ｂのドレイン領域に接続されている。
【００１４】
かかる各ＮＡＮＤストリング構造が並列に列番号０〜ｍまでのｍ＋１個配列した複数のＮＡＮＤストリング構造によって１つのブロック１４を構成する。メモリセルアレイ１６内には、番号０〜ｓまでのｓ＋１個配列した複数のブロック１４が配置され、各ブロック１４の各列のＮＡＮＤストリング構造は、他のブロック１４の同じ列のＮＡＮＤストリング構造と直列に接続され、列毎に１つのビット線ＢＬに接続される。よって、各ブロック１４内の列番号０列のＮＡＮＤストリング構造のドレインは列番号０列目のビット線ＢＬ０に接続され、各ブロック１４内の列番号１列目のＮＡＮＤストリング構造のドレインは列番号１列目のビット線ＢＬ１に接続され、・・・各ブロック１４内の列番号ｍ列目のＮＡＮＤストリング構造のドレインは列番号ｍ列目のビット線ＢＬｍに接続される。一方、各ブロック１４の各列のＮＡＮＤストリング構造のドレインは、すべて共通するソース線ＳＬに接続される。
【００１５】
また、各ブロック１４内では、各ＮＡＮＤストリング構造の同一行にあるメモリセルトランジスタ１０の制御ゲート電極はワード線ＷＬ０〜ＷＬｎのいずれかに共通接続される。言い換えれば、各ＮＡＮＤストリング構造の行番号０のメモリセルトランジスタ１０ａ０〜１０ａｍは、ワード線ＷＬ０に接続される。・・・ＮＡＮＤストリング構造の行番号ｎ−１のメモリセルトランジスタ１０ｂ０〜１０ｂｍは、ワード線ＷＬｎ−１に接続される。ＮＡＮＤストリング構造の行番号ｎのメモリセルトランジスタ１０ｂ０〜１０ｃｍは、ワード線ＷＬｎに接続される。そして、同一行にある選択トランジスタ１２ａ，１２ｂのゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。言い換えれば、各ＮＡＮＤストリング構造の選択トランジスタ１２ａ０〜１２ａｍは、セレクトゲート線ＳＧＤに接続される。各ＮＡＮＤストリング構造の選択トランジスタ１２ｂ０〜１２ｂｍは、セレクトゲート線ＳＧＳに接続される。なお、選択トランジスタ１２ａ，１２ｂは必ずしも両方必要ではなく、ＮＡＮＤストリングを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１６】
同一のワード線ＷＬに接続された複数のメモリセルトランジスタ１０には一括してデータが書き込まれ、この単位をページ１８と呼ぶ。すなわち、図２において、各ブロックにおいて、同じワード線ＷＬに接続されるｍ＋１個のメモリセルトランジスタ１０で１つのページ１８を構成する。具体的には、例えば、ワード線ＷＬ０に接続されるメモリセルトランジスタ１０ａ０〜ａｍでページ１８（０）を構成する。・・・ワード線ＷＬｎ−１に接続されるメモリセルトランジスタ１０ｂ０〜ｂｍでページ１８（ｎ−１）を構成する。ワード線ＷＬｎに接続されるメモリセルトランジスタ１０ｃ０〜ｃｍでページ１８（ｎ）を構成する。但し、１つのワード線に対して１つのページである場合に限るものではない。例えば、１つのワード線に複数のページを定義しても構わない。
【００１７】
次に、ＮＡＮＤ型フラッシュメモリの読み出し動作について説明する。例えば、ブロック１４（ｓ）のワード線ＷＬｎ−１を選択ワード線として説明する。読み出し時は、選択ワード線ＷＬｎ−１に正の読み出し電圧Ｖｃｇｒを印加する。そして、ブロック１４（ｓ）の非選択ワード線ＷＬ０〜ｎ−２，ｎと他のブロック１４のすべてのワード線に例えば、正の電圧Ｖｒｅａｄを印加する。また、各ブロック１４のセレクトゲート線ＳＧＤ、ＳＧＳに正の電圧Ｖｓｃを印加する。なお、電圧Ｖｓｃは、例えば４．０Ｖとする。
【００１８】
電圧Ｖｒｅａｄは、データの有無に関わらずメモリセルトランジスタ１０をオン状態とする電圧で設定される。読み出し電圧Ｖｃｇｒは、読み出し対象となるメモリセルトランジスタ１０ｂに印加される電圧であり、例えば、「０」又は「１」の２値データを読み出す場合には一意に設定され、多値データを読み出す場合には読みだそうとするデータに応じて変化する。電圧Ｖｓｃは、選択トランジスタ１２ａ，ｂをオン状態とする電圧で設定される。かかる電圧の印加によって、非選択ワード線ＷＬ０〜ｎ−２，ｎに接続されたメモリセルトランジスタ１０はオン状態となり、チャネルが形成される。また選択トランジスタ１２ａ，ｂもオン状態となる。そして、選択ワード線ＷＬｎ−１に接続されたメモリセルトランジスタ１０ｂがオン状態となれば、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。つまり、ビット線ＢＬからソース線ＳＬへ電流が流れる。その際、ビット線ＢＬに流れるドレイン電流を検出することで、読み出しデータを「１」と判定する。他方、オフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は殆ど流れない。かかる場合には、読み出しデータを「０」と判定する。以上の動作により、全ビット線ＢＬにつき一括してデータが読み出される。
【００１９】
次に、ＮＡＮＤフラッシュメモリの書き込み動作について説明する。例えば、ブロック１４（ｓ）のワード線ＷＬｎ−１を選択ワード線として説明する。データの書き込み時に、書き込みたいメモリセルトランジスタ１０の列に接続された選択ビット線ＢＬには書き込みデータが転送される。すなわち、書き込み対象のメモリセルトランジスタ１０の電荷蓄積層に電子を注入するには、選択ビット線ＢＬにビット線用の書き込み電圧（０Ｖ）が印加される。他方、電子を注入しない場合には、ビット線用の正の書き込み禁止電圧Ｖｄｄが印加される。すなわち、非選択ビット線ＢＬには電圧Ｖｄｄを印加する。また、選択トランジスタ１２ａは、オン状態になるようにセレクトゲート線ＳＧＤに電圧を印加する。例えば、電圧Ｖｄｄが印加される。また、対象ブロック１４（ｓ）の選択トランジスタ１２ｂは、オフ状態とする。例えば、電圧０Ｖが印加される。その他のブロック１４の選択トランジスタ１２ａは、オン状態とする。一方、ソース線には、例えば、電圧Ｖｄｄが印加される。
【００２０】
一方、選択ワード線ＷＬｎ−１にはワード線用の正の書き込み電圧Ｖｐｇｍを印加する。対象ブロック１４（ｓ）の非選択ワード線ＷＬ０〜ｎ−２，ｎと他のブロック１４のすべてのワード線には、正の書き込み電圧Ｖｐｇｍより低い電圧Ｖｐａｓｓを印加する。
【００２１】
以上により、選択ワード線ＷＬｎ−１及び非選択ワード線ＷＬ０〜ｎ−２，ｎに接続されたメモリセルトランジスタ１０はオン状態となり、チャネルが形成される。そして、書き込みたい列のビット線ＢＬに、書き込み電圧（０Ｖ）が印加されている場合、ソース線は選択トランジスタ１２ｂによって遮断されているので、書き込み電圧（０Ｖ）がメモリセルトランジスタ１０のチャネルへ転送される。すると、選択ワード線ＷＬｎ−１に接続された書き込みたい列のメモリセルトランジスタ１０ｂでは、ゲートとチャネル間との電位差がほぼ電圧Ｖｐｇｍとなり、負の電荷（電子）が電荷蓄積層に注入される。一方、非選択ワード線ＷＬ０〜ｎ−２，ｎに接続されたメモリセルトランジスタ１０では、ゲートとチャネルとの電位差が電圧Ｖｐｇｍに比べ小さいため、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。よって、書き込まれない。そして、非選択ビット線ＢＬでは、書き込み禁止電圧Ｖｄｄが印加されているので、非選択ビット線ＢＬに接続されたいずれのメモリセルトランジスタ１０でもゲートとチャネルとの電位差が電圧Ｖｐｇｍに比べ小さいため、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。よって、書き込まれない。
【００２２】
また、データ消去を行う場合には、すべてのワード線ＷＬは０Ｖにして、基板の消去対象ブロック領域に高電圧を印加することで、ゲートに比べてチャネル側が高電位になるため、電荷蓄積層に蓄積された電荷をチャネル側に移動させる。これにより、ブロック単位でデータが消去される。
【００２３】
以上のような書き込み動作を実行するために、適正なワード線用の書き込み電圧Ｖｐｇｍの設定が必要となる。不必要に高い電圧を設定すれば、それだけゲート酸化膜の劣化が進んでしまう。また、不必要に低い電圧を設定すれば、データを書き込むまでのステップアップ回数が増加してしまう。しかしながら、以下に説明するように、パターンの微細化に伴って、ワード線の線幅は一様ではない。
【００２４】
第１の実施形態におけるＮＡＮＤ型メモリセルトランジスタの断面図が図３に示されている。図３において、例えば、上面を含む上部位置にｎ型領域とｐ型領域とが交互に形成されたｐ型半導体基板２００上にトンネル絶縁膜２１０が配置される。そして、ｐ型領域を中央部にし、両側の２つのｎ型領域の一部を跨ぐ位置において、トンネル絶縁膜２１０上にゲート部分が配置される。ゲート部分は、トンネル絶縁膜２１０上に電荷蓄積層２２０が配置され、電荷蓄積層２２０上に電極間絶縁膜２３０が配置される。そして、電極間絶縁膜２３０上に制御ゲート（制御電極）膜２４０が配置される。ワード線が、かかる制御ゲート２４０を兼ねている。そして、隣り合うゲート部分間に位置するｎ型領域が、ソース・ドレイン部分となる。ＮＡＮＤ型フラッシュメモリでは、隣り合うメモリセルトランジスタの一方のドレインと他方のソースが共用となるように構成される。
【００２５】
ここで、ＮＡＮＤストリングを構成する複数のメモリセルトランジスタは、例えば、寸法Ｗ１の線幅の制御ゲート膜２４０（ワード線）と寸法Ｗ２の線幅の制御ゲート膜２４０（ワード線）とが交互に形成される。これは、かかるメモリセルトランジスタを製造する際の加工時に発生する現象である。
【００２６】
第１の実施形態におけるＮＡＮＤ型メモリ装置の製造方法の工程の一部を示す工程断面図が図４に示されている。まず、図４（ａ）に示すように、半導体基板２００上に、トンネル絶縁膜２１０、電荷蓄積層２２０、電極間絶縁膜２３０、及び制御ゲート膜２４０を積層する。トンネル絶縁膜２１０および電極間絶縁膜２３０の材料として、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又はこれらの積層膜が挙げられる。電荷蓄積層２２０の材料として、例えば、ポリシリコンが挙げられる。制御ゲート膜２４０の材料として、例えば、ポリシリコン、或いはタングステン、又はこれらの積層膜が挙げられる。また、これらの膜は、いずれも化学気相成長（ＣＶＤ）法を用いて形成すればよい。
【００２７】
次に、制御ゲート膜２４０上に、絶縁膜２５０を形成し、絶縁膜２５０上にレジスト膜２６０を形成する。そして、リソグラフィ技術で解像可能な幅寸法であって、所望の線幅の例えば約２倍の幅で１：１のラインアンドスペースパターンをレジスト膜２６０上に露光する。露光後に現像することで、図４（ｂ）に示すように、レジスト膜２６０によるレジストパターンを形成する。
【００２８】
次に、図４（ｃ）では、レジスト膜２６０を等方エッチングにより例えば半分の幅寸法になるまで、レジストパターンをスリミング処理する。このようにして、レジスト膜２６０による１：３のラインアンドスペースパターンのレジストパターン２６２が形成できる。
【００２９】
次に、図４（ｄ）では、１：３のラインアンドスペースパターンのレジストパターン２６２をマスクとして、露出した絶縁膜２５０を制御ゲート膜２４０表面まで貫通するようにエッチングして開口部を形成する。その後、アッシング処理により、レジストパターン２６２を除去する。これにより、絶縁膜２５０による１：３のラインアンドスペースパターンが形成できる。
【００３０】
第１の実施形態におけるＮＡＮＤ型メモリ装置の製造方法の工程の他の一部を示す工程断面図が図５に示されている。図５（ａ）では、１：３のラインアンドスペースパターンとなる絶縁膜２５０を覆うように、絶縁膜２５０及び制御ゲート膜２４０上に別の絶縁膜２７０を形成する。絶縁膜２７０の材料として、例えば、酸化シリコンが好適である。絶縁膜２５０と絶縁膜２７０との間でエッチング選択比が大きくなる材料を用いると良い。
【００３１】
次に、図５（ｂ）では、絶縁膜２７０を等方エッチングによりエッチバックし、絶縁膜２５０の側壁に絶縁膜２７０によるサイドウォール膜２７２を形成する。その際、サイドウォール膜２７２の幅寸法が、絶縁膜２５０の膜パターンの幅寸法と同じになるように制御する。ここで、エッチバック後に絶縁膜２５０上に絶縁膜２７０が残るような場合には化学機械研磨（ＣＭＰ）法により絶縁膜２５０表面が露出するまで研磨すればよい。
【００３２】
次に、図５（ｃ）では、絶縁膜２５０をウェットエッチング法により除去する。これにより、図５（ｃ）に示すような、サイドウォール膜２７２による膜パターンを形成できる。サイドウォール膜２７２による膜パターンは、理想的には、１：１のラインアンドスペースパターンとなるはずである。しかも、図４（ｂ）でのレジスト膜２６０に露光されたパターンの線幅がリソグラフィの解像限界となる最小加工寸法であるとすれば、サイドウォール膜２７２による膜パターンは、リソグラフィの解像限界となる最小加工寸法の１／２の寸法にまで微細化できる。
【００３３】
そして、かかるサイドウォール膜２７２をマスクとして、エッチング法により、制御ゲート膜２４０、電極間絶縁膜２３０、及び電荷蓄積層２２０に開口部を形成する。そして、開口部にｎ型の不純物をイオン注入して、半導体基板２００の上部にソース・ドレイン領域を形成することで、図３に示す断面構造のＮＡＮＤ型メモリ装置を製造できる。
【００３４】
しかしながら、以上のように形成されたサイドウォール膜２７２による膜パターンは、例えば、奇数番目のサイドウォール膜と偶数番目のサイドウォール膜とで幅寸法に差が生じてしまう場合がある。ここでは、奇数番目のサイドウォール膜２７２の幅寸法をＬ１、偶数番目のサイドウォール膜２７２の幅寸法をＬ２で示している。また、かかるサイドウォール膜２７２をマスクとして、ゲート積層膜を形成した場合、上述したマスク寸法のばらつきやサイドウォール膜２７２の肩部の形状ばらつき等によって、エッチング後のメモリトランジスタは、上述したように、例えば、寸法Ｗ１の線幅の制御ゲート膜２４０（ワード線）と寸法Ｗ２の線幅の制御ゲート膜２４０（ワード線）とが交互に形成されてしまうことになる。
【００３５】
そこで、第１の実施形態では、以上のような偶数番目或いは奇数番目によって幅寸法の異なる複数種のワード線に対して、チップ加工後のＤ／Ｓテストの際に、それぞれの適正な書き込み電圧を探索し、設定する。以下、工程順に沿って説明する。
【００３６】
初期ブロック設定工程（Ｓ１０２）として、最初に設定を行うブロック（初期ブロック）を設定する。ここでは、例えば、最初の０番目のブロックを示すＮ＝０を設定する。
【００３７】
初期ページ設定工程（Ｓ１０４）として、設定されたブロック内で、最初に設定を行うページ（初期ページ）を設定する。ここでは、例えば、最初の０番目のページを示すＰ＝０を設定する。
【００３８】
初期書き込み電圧設定工程（Ｓ１０６）として、ステップアップ方式で印加する最初の電圧Ｖ０を書き込み電圧Ｖｐｇｍとして設定する。
【００３９】
書き込み処理工程（Ｓ１０８）として、対象のブロック内の全てのページについて、それぞれの書き込み電圧Ｖｐｇｍを取得する。言い換えれば、線幅の異なる複数のワード線の組が繰り返し配置されたＮＡＮＤ型フラッシュメモリ装置における全ページのそれぞれの書き込み電圧Ｖｐｇｍを取得する。書き込み処理は、以下のようにステップアップ方式で行なう。
【００４０】
第１の実施形態におけるステップアップ方式の書き込み処理を説明するための図が図６に示されている。第１の実施形態におけるステップアップ方式の書き込み処理では、順に高くなる複数のパルス電圧を印加していく。まず、設定された最初の電圧Ｖ０で書き込み処理を行う。続いて読み出し処理を行う。これにより、選択ワード線に対応するページの各メモリセルトランジスタ１０について、読み出しができてデータが書き込まれたセルと、読み出せなかった、すなわちデータが書き込まれなかったセルとを判別する。続いて、電圧をＶ０からΔＶだけ高くして、同様に、書き込み処理を行う。続いて読み出し処理を行う。同様に、選択ワード線に印加する電圧をΔＶずつ順に高くしながら、その都度、書き込みのチェックを行う。書き込みチェックの結果、データが書き込まれたセルはその時点で書き込み処理を中断し、データが書き込まれなかったセルは継続して電圧をΔＶずつ順に高くする。かかる動作を例えば５段階のパルス電圧で行う。このように、順に高くなる複数のパルス電圧を印加しながら、ページ内のメモリセルトランジスタ１０に書き込むことで、閾値分布が広がるのを抑制できる。言い換えれば、閾値分布の幅を狭くできる。
【００４１】
判定工程（Ｓ１１０）として、上述したステップアップ方式で書き込み処理をおこなった結果、Ｖ０を最初の電圧とするステップアップ方式で選択ワード線に対応するページ内の全てのメモリセルトランジスタ１０が書き込まれたかどうかを判定する。言い換えれば、初期値の電圧Ｖ０のパルスから最終段の電圧（Ｖ０＋４・ΔＶ）のパルスが印加されるまでに書き込みができないメモリセルトランジスタ１０が存在するかどうかを判定する。まだ書き込まれないメモリセルトランジスタ１０が存在する場合には、書き込み電圧加算工程（Ｓ１１２）に進み、ページ内すべてのメモリセルトランジスタ１０が書き込まれた場合には書き込み電圧出力工程（Ｓ１１４）に進む。
【００４２】
書き込み電圧加算工程（Ｓ１１２）として、初期値の電圧Ｖ０から始まるステップアップ方式での電圧印加では、まだページ内の全てのメモリセルトランジスタ１０が書き込まれない場合、ステップアップ方式の最初の電圧Ｖ０を変更する。具体的には、最初の電圧Ｖ０に電圧αを加算したＶ０+αを電圧Ｖｐｇｍとして設定する。そして、書き込み処理工程（Ｓ１０８）に戻る。
【００４３】
以上の書き込み処理工程（Ｓ１０８）から書き込み電圧加算工程（Ｓ１１２）を繰り返すことで、選択ワード線に対応するページ内の全てのメモリセルトランジスタ１０が書き込まれる書き込み電圧Ｖｐｇｍを探索し、取得する。
【００４４】
書き込み電圧出力工程（Ｓ１１４）として、選択ワード線に対応するページの書き込み電圧Ｖｐｇｍを出力する。或いは記録する。
【００４５】
判定工程（Ｓ１１６）として、選択ブロック内のすべてのページについて、書き込み電圧Ｖｐｇｍを取得できたかどうかを判定する。選択ブロック内のすべてのページについて、書き込み電圧Ｖｐｇｍを取得できている場合には、偶数ワード線対応ページの書き込み電圧平均値算出工程（Ｓ１２０）に進む。選択ブロック内のすべてのページについて、書き込み電圧Ｖｐｇｍを取得できていない場合には、ページ変更工程（Ｓ１１８）に進む。
【００４６】
ページ変更工程（Ｓ１１８）として、選択ブロック内のすべてのページについて、書き込み電圧Ｖｐｇｍを取得できていない場合、探索対象を次のページに変更する。具体的には、現在のページの所属番号に１を加算したＰ＋１をＰとして設定する。そして、初期書き込み電圧設定工程（Ｓ１０６）に戻る。
【００４７】
以上の初期書き込み電圧設定工程（Ｓ１０６）からページ変更工程（Ｓ１１８）を繰り返すことで、選択ブロック内のすべてのページについて、書き込み電圧Ｖｐｇｍを探索し、取得する。
【００４８】
偶数ワード線対応ページの書き込み電圧平均値算出工程（Ｓ１２０）として、選択ブロック内の偶数番目の複数のワード線に対応するページの書き込み電圧の平均値（第１の平均値）を演算する。演算された平均値は出力される。或いは記録される。
【００４９】
奇数ワード線対応ページの書き込み電圧平均値算出工程（Ｓ１２２）と、選択ブロック内の奇数番目の複数のワード線に対応するページの書き込み電圧の平均値（第２の平均値）を演算する。演算された平均値は出力される。或いは記録される。
【００５０】
上述した例では、偶数番目のワード線と奇数番目のワード線との２種類の線幅のワード線の組が繰り返し配置される例を示しているが、これに限るものではない。例えば、３種類以上の線幅が異なるワード線の組が繰り返し配置される場合もあり得る。言い換えれば、隣り合う２以上の複数のワード線で、他とは異なる幅になる可能性がある。例えば、上述したサイドウォール膜２７２を用いたパターン形成を２回繰り返すことにより、４種類の線幅が異なるワード線の組が繰り返し配置される場合である。
第１の実施形態では、すべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の平均値（第１の平均値）を演算する工程を実施する。そして、すべての組における前記複数のワード線のうちの、第１のワード線と隣り合う第２のワード線に対応するページの書き込み電圧の平均値（第２の平均値）を演算する工程を実施する。・・・そして、同様に、すべての組における前記複数のワード線のうちの、第Ｌ−１（Ｌは自然数）のワード線と隣り合う第Ｌのワード線に対応するページの書き込み電圧の平均値（第Ｌの平均値）を演算する工程を実施する。
【００５１】
なお、これらの平均値演算処理は、直列で行う場合に限るものではなく、同時期に並列的に演算しても構わない。
【００５２】
判定工程（Ｓ１２４）として、ＮＡＮＤ型フラッシュメモリ装置１００内のすべてのブロックについて、各ページの書き込み電圧Ｖｐｇｍを取得できたかどうかを判定する。すべてのブロックについて、各ページの書き込み電圧Ｖｐｇｍを取得できている場合には、パラメータ設定工程（Ｓ１２８）に進む。すべてのブロックについて、各ページの書き込み電圧Ｖｐｇｍを取得できていない場合には、ブロック変更工程（Ｓ１２６）に進む。
【００５３】
ブロック変更工程（Ｓ１２６）として、すべてのブロックについて、各ページの書き込み電圧Ｖｐｇｍを取得できていない場合、探索対象を次のブロックに変更する。具体的には、現在のブロックの所属番号に１を加算したＮ＋１をＮとして設定する。そして、初期ページ設定工程（Ｓ１０４）に戻る。
【００５４】
以上の初期ページ設定工程（Ｓ１０４）からブロック変更工程（Ｓ１２６）を繰り返すことで、すべてのブロックについて、各ページの書き込み電圧Ｖｐｇｍを探索し、取得する。そして、すべてのブロックについて、ブロック毎に、偶数番目の複数のワード線に対応するページの書き込み電圧の平均値と奇数番目の複数のワード線に対応するページの書き込み電圧の平均値とを演算し、取得する。
【００５５】
ここで、次のブロックの全ページの書き込み電圧を取得する際、前回のブロックで演算された偶数番目の複数のワード線に対応するページの書き込み電圧の平均値（第１の平均値）と奇数番目の複数のワード線に対応するページの書き込み電圧の平均値（第２の平均値）のいずれかを用いて、各書き込み電圧の探索を開始する。言い換えれば、初期書き込み電圧設定工程（Ｓ１０６）として、ステップアップ方式で印加する最初の電圧Ｖ０を書き込み電圧Ｖｐｇｍとして設定する際、前回のブロックで演算された偶数番目の複数のワード線に対応するページの書き込み電圧の平均値（第１の平均値）と奇数番目の複数のワード線に対応するページの書き込み電圧の平均値（第２の平均値）のいずれかを設定する。例えば、低い方の書き込み電圧の平均値を用いると好適である。或いは、初期書き込み電圧設定工程（Ｓ１０６）において、偶数番目の複数のワード線には、前回のブロックで演算された偶数番目の複数のワード線に対応するページの書き込み電圧の平均値を設定し、奇数番目の複数のワード線には、前回のブロックで演算された奇数番目の複数のワード線に対応するページの書き込み電圧の平均値を設定しても好適である。これにより、書き込み処理工程（Ｓ１０８）の際、偶数番目のワード線に対応するページ内のメモリセルは、偶数番目の複数のワード線に対応するページの書き込み電圧の平均値（第１の平均値）を用いて順に高くなる複数の電圧によってデータが書き込まれる。そして、奇数番目のワード線に対応するページ内のメモリセルは、奇数番目の複数のワード線に対応するページの書き込み電圧の平均値（第２の平均値）を用いて順に高くなる複数の電圧によってデータが書き込まれる。かかる操作により、書き込み電圧Ｖｐｇｍの探索を高速化できる。
【００５６】
以上のように、順に偶奇それぞれ、前回のブロックで演算された書き込み電圧の平均値を探索する際の最初の電圧Ｖ０として設定することで、偶数番目のワード線に対応するページの書き込み電圧の平均値（第１の平均値）を演算する際、当該ブロックを含む当該ブロックより以前のブロックでの偶数番目のワード線に対応するページの書き込み電圧の平均値を当該ブロックでの偶数番目のワード線に対応するページの書き込み電圧の平均値（第１の平均値）として演算すると好適である。同様に、奇数番目のワード線に対応するページの書き込み電圧の平均値（第２の平均値）を演算する際、当該ブロックを含む当該ブロックより以前のブロックでの奇数番目のワード線に対応するページの書き込み電圧の平均値を当該ブロックでの奇数番目のワード線に対応するページの書き込み電圧の平均値（第２の平均値）として演算すると好適である。
【００５７】
パラメータ設定工程（Ｓ１２８）として、ＮＡＮＤ型フラッシュメモリ装置１００に対して、偶数番目のワード線に対応するページに対する書き込み電圧Ｖｐｇｍを演算された偶数番目のワード線に対応するページの書き込み電圧の平均値（第１の平均値）に設定する。そして、奇数番目のワード線に対応するページに対する書き込み電圧Ｖｐｇｍを演算されたを奇数番目のワード線に対応するページの書き込み電圧の平均値（第２の平均値）に設定する。言い換えれば、各組の第１のワード線に対応するページに対する書き込み電圧を第１の平均値に設定し、各組の第２のワード線に対応するページに対する書き込み電圧を第２の平均値に設定する。・・・各組の第Ｌのワード線に対応するページに対する書き込み電圧を第Ｌの平均値に設定する。
【００５８】
ここで、最終的に設定される偶数番目のワード線に対応するページに対する書き込み電圧Ｖｐｇｍは、各ブロック共通で、最終段のブロックについて得られた偶数番目のワード線に対応するページの書き込み電圧の平均値（第１の平均値）に設定されると好適である。そして、同様に、最終的に設定される奇数番目のワード線に対応するページに対する書き込み電圧Ｖｐｇｍは、各ブロック共通で、最終段のブロックについて得られた奇数番目のワード線に対応するページの書き込み電圧の平均値（第２の平均値）に設定されると好適である。これにより、偶奇それぞれ全てのブロックの平均値を設定できる。
【００５９】
以上のように設定されたＮＡＮＤ型フラッシュメモリ装置１００では、実際に製品として使用される際、偶奇それぞれ設定された書き込み電圧をステップアップ方式の最初の電圧としてデータ書き込みを実施することになる。
【００６０】
以上のように、第１の実施形態によれば、幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることができる。その結果、ワード線の一方にとっては、必要以上に高い書き込み電圧が印加されることを防止できる。よって、余計なストレスがかかることを抑制できる。その結果、ゲート酸化膜の劣化を抑制できる。また、ワード線の他方にとっては、必要な電圧にステップアップされるまでの回数を低減できる。
【００６１】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６２】
また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００６３】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法、或いは、書き込み電圧のトリミング処理方法は、本発明の範囲に包含される。
【００６４】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００６５】
１０  メモリセルトランジスタ、１２  選択トランジスタ、１４  ブロック、１８  ページ、２００  半導体基板、２１０  トンネル絶縁膜、２２０  電荷蓄積層、２３０  電極間絶縁膜、２４０  制御ゲート膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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