(57)【要約】      （修正有）【課題】エミッタ・ベース間の耐圧低下および増幅率を抑えつつ、サイズ縮小を図れる半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、ベース層１３の表面側におけるエミッタ層１４とコレクタ層１５との間に設けられ、ベース層よりもＮ形不純物濃度が高いＮ形の第１のガードリング層２１と、第１のガードリング層と埋め込み層１２との間で、第１のガードリング層及び埋め込み層とつながって設けられ、ベース層よりもＮ形不純物濃度が高いＮ形の第２のガードリング層２２とを備えている。第１のガードリング層２１は第２のガードリング層２２側に向かって減少するＮ形不純物濃度プロファイルを有し、第２のガードリング層２２は第１のガードリング層２１側に向かって減少する不純物濃度プロファイルを有する。【選択図】図１
2013149925.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたＮ形の埋め込み層と、
前記埋め込み層上に設けられ、前記埋め込み層よりもＮ形不純物濃度が低いＮ形であって、厚さが５μｍ以上のベース層と、
前記ベース層の表面に設けられたＰ形のエミッタ層と、
前記ベース層の表面に、前記エミッタ層に対して離間して設けられたＰ形のコレクタ層と、
前記ベース層の表面側における前記エミッタ層と前記コレクタ層との間に、前記エミッタ層及び前記コレクタ層に対して離間して設けられ、前記ベース層よりもＮ形不純物濃度が高いＮ形の第１のガードリング層と、
前記第１のガードリング層と前記埋め込み層との間で、前記第１のガードリング層及び前記埋め込み層とつながって設けられ、前記ベース層よりもＮ形不純物濃度が高いＮ形の第２のガードリング層であって、前記埋め込み層に含まれるＮ形不純物よりも拡散速度が速いＮ形不純物を含む第２のガードリング層と、
を備え、
前記第１のガードリング層は、前記第２のガードリング層側に向かって減少するＮ形不純物濃度プロファイルを有し、前記第２のガードリング層は、前記第１のガードリング層側に向かって減少する不純物濃度プロファイルを有する半導体装置。
【請求項２】
基板と、
前記基板上に設けられたＮ形の埋め込み層と、
前記埋め込み層上に設けられ、前記埋め込み層よりもＮ形不純物濃度が低いＮ形のベース層と、
前記ベース層の表面に設けられたＰ形のエミッタ層と、
前記ベース層の表面に、前記エミッタ層に対して離間して設けられたＰ形のコレクタ層と、
前記ベース層の表面側における前記エミッタ層と前記コレクタ層との間に、前記エミッタ層及び前記コレクタ層に対して離間して設けられ、前記ベース層よりもＮ形不純物濃度が高いＮ形の第１のガードリング層と、
前記第１のガードリング層と前記埋め込み層との間で、前記第１のガードリング層及び前記埋め込み層とつながって設けられ、前記ベース層よりもＮ形不純物濃度が高いＮ形の第２のガードリング層と、
を備え、
前記第１のガードリング層は、前記第２のガードリング層側に向かって減少するＮ形不純物濃度プロファイルを有し、前記第２のガードリング層は、前記第１のガードリング層側に向かって減少する不純物濃度プロファイルを有する半導体装置。
【請求項３】
前記第１のガードリング層のＮ形不純物濃度の最大値、および前記第２のガードリング層のＮ形不純物濃度の最大値は、前記埋め込み層のＮ形不純物濃度の最大値よりも低い請求項２記載の半導体装置。
【請求項４】
前記第１のガードリング層及び前記第２のガードリング層は、前記エミッタ層の周囲を連続して囲んでいる請求項２または３に記載の半導体装置。
【請求項５】
前記第２のガードリング層に含まれるＮ形不純物と、前記埋め込み層に含まれるＮ形不純物とは異なる請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２のガードリング層は前記Ｎ形不純物としてリンを含み、前記埋め込み層は前記Ｎ形不純物としてアンチモンを含む請求項５記載の半導体装置。
【請求項７】
前記ベース層の厚さは、５μｍ以上である請求項２〜６のいずれか１つに記載の半導体装置。
【請求項８】
基板上に、Ｎ形の埋め込み層を形成する工程と、
前記埋め込み層上に、前記埋め込み層よりもＮ形不純物濃度が低いＮ形のベース層を形成する工程と、
前記ベース層の表面に、Ｐ形のエミッタ層及びＰ形のコレクタ層を互いに離間させて形成する工程と、
前記ベース層の表面側における前記エミッタ層と前記コレクタ層との間に、前記エミッタ層及び前記コレクタ層に対して離間し、前記ベース層よりもＮ形不純物濃度が高いＮ形の第１のガードリング層を形成する工程と、
前記第１のガードリング層と前記埋め込み層との間で、前記第１のガードリング層及び前記埋め込み層とつながり、前記ベース層よりもＮ形不純物濃度が高いＮ形の第２のガードリング層を形成する工程と、
を備え、
前記第１のガードリング層及び前記第２のガードリング層は、イオン注入法により、異なる深さに注入されたＮ形不純物を熱拡散させることで前記ベース層の厚み方向につながる半導体装置の製造方法。
【請求項９】
前記埋め込み層を形成する工程は、
前記基板に、第１のＮ形不純物を注入する工程と、
前記第１のＮ形不純物を熱拡散させる工程と、
を有し、
前記第１のガードリング層及び前記第２のガードリング層を形成する工程は、
前記基板に、前記第１のＮ形不純物よりも拡散速度の速い第２のＮ形不純物を注入する工程と、
前記第２のＮ形不純物が注入された領域上の前記ベース層に、第３のＮ形不純物を注入する工程と、
前記第２のＮ形不純物及び前記第３のＮ形不純物を、前記ベース層の厚み方向に熱拡散させる工程と、
を有する請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ベース層を形成する前に、前記基板に前記第１のＮ形不純物及び前記第２のＮ形不純物を注入する請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
横型ＰＮＰトランジスタにおいて、小型化を図ると増幅率（ｈＦＥ）が高くなる傾向にあるが、増幅率が必要以上に高くなると発振しやすくなるなどの問題が懸念される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２１４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、エミッタ・ベース間の耐圧低下および増幅率を抑えつつ、サイズ縮小を図れる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、基板と、前記基板上に設けられたＮ形の埋め込み層と、前記埋め込み層上に設けられ、前記埋め込み層よりもＮ形不純物濃度が低いＮ形のベース層と、前記ベース層の表面に設けられたＰ形のエミッタ層と、前記ベース層の表面に、前記エミッタ層に対して離間して設けられたＰ形のコレクタ層と、Ｎ形の第１のガードリング層と、Ｎ形の第２のガードリング層と、を備えている。前記第１のガードリング層は、前記ベース層の表面側における前記エミッタ層と前記コレクタ層との間に、前記エミッタ層及び前記コレクタ層に対して離間して設けられ、前記ベース層よりもＮ形不純物濃度が高い。前記第２のガードリング層は、前記第１のガードリング層と前記埋め込み層との間で、前記第１のガードリング層及び前記埋め込み層とつながって設けられ、前記ベース層よりもＮ形不純物濃度が高い。前記第１のガードリング層は、前記第２のガードリング層側に向かって減少するＮ形不純物濃度プロファイルを有し、前記第２のガードリング層は、前記第１のガードリング層側に向かって減少する不純物濃度プロファイルを有する。
【図面の簡単な説明】
【０００６】
【図１】（ａ）は実施形態の半導体装置の模式断面図であり、（ｂ）は実施形態の半導体装置における主要要素の模式平面図。
【図２】実施形態の半導体装置のガードリング層の深さ方向の不純物濃度プロファイル図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】他の実施形態の半導体装置の模式断面図。
【図５】比較例の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
また、以下の実施形態では半導体層や基板の材料としてシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いることもできる。
【０００９】
実施形態の半導体装置は、横型ＰＮＰバイポーラトランジスタ（以下、単にＰＮＰトランジスタとも称する）と、他のトランジスタやダイオード等の素子とが、同じ基板上に設けられ集積された集積回路（例えばアナログ集積回路）を有する。
【００１０】
図１（ａ）は、ＰＮＰトランジスタ１０が形成された部分の模式断面図であり、図１（ｂ）は、ＰＮＰトランジスタ１０における主要要素の平面レイアウトを示す模式平面図である。
【００１１】
基板１１は、例えばＰ形シリコン基板を用いることができる。その基板１１上に、Ｎ形のベース層１３が設けられている。ＰＮＰトランジスタ１０が形成された素子領域における基板１１とベース層１３との間には、それら基板１１及びベース層１３に接してＮ形の埋め込み層１２が設けられている。
【００１２】
埋め込み層１２のＮ形不純物濃度は、ベース層１３のＮ形不純物濃度よりも高い。埋め込み層１２は、ＰＮＰトランジスタ１０におけるベースの一部として機能する。また、埋め込み層１２によって、ＰＮＰトランジスタ１０は、基板１１に対して電気的に分離される。
【００１３】
ベース層１３の表面には、Ｐ形のエミッタ層１４とＰ形のコレクタ層１５とが互いに離間して設けられている。図１（ｂ）には、コレクタ層１５がエミッタ層１４の周囲を連続して囲んだ平面レイアウトを例示するが、平面レイアウトはこれに限ることはない。
【００１４】
エミッタ層１４の表面には、エミッタ層１４よりもＰ形不純物濃度が高いＰ形のエミッタコンタクト層１７が設けられている。エミッタコンタクト層１７には、エミッタ電極４１がオーミック接続される。
【００１５】
コレクタ層１５の表面には、コレクタ層１５よりもＰ形不純物濃度が高いＰ形のコレクタコンタクト層１８が設けられている。コレクタコンタクト層１８には、コレクタ電極４２がオーミック接続される。
【００１６】
コレクタ層１５がエミッタ層１４を囲む領域の外側のベース層１３の表面には、ベース層１３よりもＮ形不純物濃度が高いＮ形のベースコンタクト層１６が設けられている。さらに、ベースコンタクト層１６の表面には、ベースコンタクト層１６よりもＮ形不純物濃度が高いＮ形のベースコンタクト層１９が設けられている。ベースコンタクト層１９には、ベース電極４３がオーミック接続される。
【００１７】
エミッタコンタクト層１７とコレクタコンタクト層１８との間のベース層１３の表面、およびコレクタコンタクト層１８とベースコンタクト層１９との間のベース層１３の表面には、素子分離層２５が設けられている。素子分離層２５は、例えば、トレンチ内にシリコン酸化膜等の絶縁膜が設けられた構造を有する。
【００１８】
また、ＰＮＰトランジスタ１０が設けられた領域の外側のベース層１３の表面にも、素子分離層２５が設けられている。
【００１９】
エミッタ層１４とコレクタ層１５との間におけるベース層１３の表面側には、Ｎ形の第１のガードリング層２１が設けられている。第１のガードリング層２１は、エミッタ層１４及びコレクタ層１５に接しておらず、エミッタ層１４及びコレクタ層１５に対して離間している。第１のガードリング層２１の上部は、素子分離層２５にまで達している。
【００２０】
第１のガードリング層２１の下には、Ｎ形の第２のガードリング層２２が設けられている。第２のガードリング層２２は、ベース層１３の厚み方向に伸び、上側は第１のガードリング層２１とつながり、下側は埋め込み層１２とつながっている。
【００２１】
第１のガードリング層２１のＮ形不純物濃度および第２のガードリング層２２のＮ形不純物濃度は、ベース層１３のＮ形不純物濃度よりも高い。
【００２２】
図２に、第１のガードリング層２１及び第２のガードリング層２２の深さ方向のＮ形不純物濃度プロファイルを実線で表す。横軸は、第１のガードリング層２１及び第２のガードリング層２２の深さ方向（ベース層１３の厚み方向）を表す。縦軸は、Ｎ形不純物濃度（ｃｍ−３）を表す。
【００２３】
第１のガードリング層２１は、第２のガードリング層２２側に向かって減少するＮ形不純物濃度プロファイルを有し、第２のガードリング層２２は、第１のガードリング層２１側に向かって減少する不純物濃度プロファイルを有する。
【００２４】
第１のガードリング層２１は、後述するように、イオン注入法によるＮ形不純物の注入およびその注入されたＮ形不純物の熱拡散によって形成される。第１のガードリング層２１は、Ｎ形不純物の注入位置付近で不純物濃度のピークを有し、そのピーク位置から第２のガードリング層２２側に向かうにしたがってＮ形不純物濃度は減少している。
【００２５】
同様に、第２のガードリング層２２は、後述するように、イオン注入法によるＮ形不純物の注入およびその注入されたＮ形不純物の熱拡散によって形成される。第２のガードリング層２２は、Ｎ形不純物の注入位置付近で不純物濃度のピークを有し、そのピーク位置から第１のガードリング層２１側に向かうにしたがってＮ形不純物濃度は減少している。
【００２６】
すなわち、第１のガードリング層２１と第２のガードリング層２２とは、Ｎ形不純物の熱拡散により、ベース層１３よりも高不純物濃度のＮ形領域としてつながった領域である。そして、そのつながった部分（第１のガードリング層２１と第２のガードリング層２２との境界）付近に、Ｎ形不純物濃度は極小値を有する。
【００２７】
ベース層１３のＮ形不純物濃度は、その厚み方向でほぼ一定であり、例えば、図２において１点鎖線で表すように、１．５×１０１５（ｃｍ−３）ほどである。第１のガードリング層２１のＮ形不純物濃度の最小値および第２のガードリング層２２のＮ形不純物濃度の最小値は、ベース層１３のＮ形不純物濃度よりも高い。
【００２８】
埋め込み層１２のＮ形不純物濃度は、例えば、１０１８（ｃｍ−３）ほどであり、第１のガードリング層２１のＮ形不純物濃度の最大値、および第２のガードリング層２２のＮ形不純物濃度の最大値は、埋め込み層１２のＮ形不純物濃度の最大値よりも低い。
【００２９】
図１（ｂ）に示すように、第１のガードリング層２１は、エミッタ層１４の周囲を連続して囲んでいる。第２のガードリング層２２は、第１のガードリング層２１とほぼ同じ幅で第１のガードリング層２１の下に設けられ、ベース層１３におけるエミッタ層１４の下の領域を連続して囲んでいる。
【００３０】
すなわち、エミッタ層１４の周囲及び下側は、ベース層１３よりも、Ｎ形不純物濃度が高く、正孔と再結合する電子密度が高い第１のガードリング層２１、第２のガードリング層２２および埋め込み層１２によって囲まれている。
【００３１】
ＰＮＰトランジスタ１０が設けられた領域の外側には、素子分離層２６が設けられている。素子分離層２６は、例えば、ＤＴＩ（Deep Trench Isolation）構造を有し、表面の素子分離層２５からベース層１３及び埋め込み層１２を貫通して基板１１に達するトレンチ内に、シリコン酸化膜等の絶縁膜が埋め込まれた構造を有する。
【００３２】
素子分離層２６のさらに外側には、Ｐ形埋め込み層２３及びＰ形素子分離層２４を含む拡散型素子分離層が設けられている。
【００３３】
Ｐ形埋め込み層２３は、Ｎ形埋め込み層１２に対して離間して、Ｎ形埋め込み層１２とほぼ同じ深さに設けられている。Ｐ形素子分離層２４は、Ｐ形埋め込み層２３よりもＰ形不純物濃度が低く、Ｐ形埋め込み層２４上に設けられ、表面の素子分離層２５まで伸びている。
【００３４】
ＤＴＩ構造の素子分離層２６は、ＰＮＰトランジスタ１０が設けられた領域の周囲を連続して囲んでいる。拡散型素子分離層は、ＤＴＩ構造の素子分離層２６の外側で、ＰＮＰトランジスタ１０が設けられた領域の周囲を連続して囲んでいる。ＰＮＰトランジスタ１０は、素子分離層２６及び拡散型素子分離層によって、同じ基板１１上に形成された他の素子と分離されている。
【００３５】
以上説明したＰＮＰトランジスタ１０において、エミッタ層１４とベース層１３とのＰＮ接合には順方向電圧が加えられ、エミッタ層１４の多数キャリア（正孔）がベース層１３に注入される。コレクタ層１５とベース層１３とのＰＮ接合には逆方向電圧が加えられ、ベース層１３に注入されベース層１３で消滅しなかった正孔はコレクタ層１５に流れる。
【００３６】
横型ＰＮＰトランジスタ１０の小型化は、エミッタ層１４とコレクタ層１５との距離の縮小をまねき、増幅率（ｈＦＥ）が高くなる傾向にある。増幅率が必要以上に高くなると、発振などの問題が懸念される。
【００３７】
しかしながら、実施形態によれば、ベース層１３における、エミッタ層１４とコレクタ層１５との間の部分およびその下の部分に、ベース層１３よりもＮ形不純物濃度が高い第１のガードリング層２１及び第２のガードリング層２２が設けられている。第１のガードリング層２１は素子分離層２５にまで達しており、第２のガードリング層２２は埋め込み層１２にまで達している。
【００３８】
したがって、エミッタ層１４からベース層１３に注入された正孔のコレクタ層１５側への移動が、第１のガードリング層２１及び第２のガードリング層２２によって制限される。このため、増幅率の増大を抑えつつ、素子サイズ（エミッタ層１４とコレクタ層１５間距離）を小さくすることができる。素子サイズの縮小を図れる実施形態によるＰＮＰトランジスタ１０は、他の素子との集積化に適している。
【００３９】
また、素子サイズの縮小により、エミッタ層１４とコレクタ層１５間距離が短くなると、エミッタ層１４側から伸びた空乏層とコレクタ層１５側から伸びた空乏層とがつながるパンチスルーおよびリークの懸念がある。実施形態の第１のガードリング層２１及び第２のガードリング層２２は、上記パンチスルーを防ぐことができる。
【００４０】
ここで、例えば図５（ｂ）に示す第１の比較例として、ベース層１３よりもＮ形不純物濃度が高く、正孔電流を制限するＮ形ウェル層６１内に、Ｐ形のエミッタ層１４を設けた構造が挙げられる。
【００４１】
しかし、この第１の比較例では、比較的高不純物濃度のＰ形エミッタ層１４とＮ形ウェル層６１とが接するため、エミッタ・ベース間の降伏電圧が低くなりやすい。
【００４２】
これに対して、実施形態によれば、正孔電流を制限するＮ形の第１のガードリング層２１及びＮ形の第２のガードリング層２２は、Ｐ形のエミッタ層１４に対して離間し、接していない。このため、エミッタ・ベース間降伏電圧の低下を抑制し、エミッタ・コレクタ間降伏電圧と同等のエミッタ・ベース間降伏電圧を得ることができる。
【００４３】
図２に示すように、第１のガードリング層２１と第２のガードリング層２２とがつながった部分（第１のガードリング層２１と第２のガードリング層２２との境界）付近でＮ形不純物濃度が相対的に他の部分よりも低くなっている。
【００４４】
したがって、エミッタ層１４からベース層１３に注入された正孔は、主に第１のガードリング層２１と第２のガードリング層２２との境界付近を通って、コレクタ層１５へと流れる。したがって、第１のガードリング層２１と第２のガードリング層２２との境界付近のＮ形不純物濃度を制御することで、増幅率を制御することが可能になる。
【００４５】
実施形態のＰＮＰトランジスタ１０を含む集積回路は、例えば、電池監視用ＩＣとして用いることができ、ＰＮＰトランジスタ１０には５０Ｖ以上の耐圧が要求される。例えば、実施形態のＰＮＰトランジスタ１０の耐圧は８０〜１００Ｖほどであり、そのため、ベース層１３の厚さは５μｍ以上（例えば６μｍ）に設計される。
【００４６】
５μｍ以上の厚さを有するベース層１３では、ベース層１３の表面側にＮ形不純物を注入して熱拡散させ、ベース層１３よりもＮ形不純物濃度が高い１０１６（ｃｍ−３）程度の高濃度Ｎ形領域をベース層１３の厚み方向全体にわたって形成するのが難しい。
【００４７】
図５（ａ）に示す第２の比較例のように、ガードリング層２１が埋め込み層１２まで到達しないと、ガードリング層２１と埋め込み層１２との間のベース層１３を通じた正孔の流れを許容してしまう。
【００４８】
これに対して、実施形態によれば、以下に説明するように、第１のガードリング層２１及び第２のガードリング層２２は、イオン注入法により異なる深さに注入されたＮ形不純物を熱拡散させることで、ベース層１３の厚み方向につなげられた一体のＮ形半導体層として形成される。
【００４９】
図３（ａ）〜（ｃ）は、ＰＮＰトランジスタ１０の製造方法を説明するための模式断面図である。
【００５０】
まず、図３（ａ）に示すように、基板１１の表面側に、模式的に白丸で表す第１のＮ形不純物５１と、模式的に×印で表す第２のＮ形不純物５２とを、イオン注入法により注入する。第１のＮ形不純物５１は、前述したＮ形埋め込み層１２を形成する領域に注入される。第２のＮ形不純物５２は、第１のＮ形不純物５１の注入領域よりも狭い領域であって、前述した第２のガードリング層２２を形成する領域に注入される。
【００５１】
第１のＮ形不純物５１は、例えばアンチモンであり、第２のＮ形不純物５２は、第１のＮ形不純物５１よりも拡散速度の速い例えばリンである。
【００５２】
第１のＮ形不純物５１及び第２のＮ形不純物５２のイオン注入後、図３（ｂ）に示すように、基板１１上にＮ形ベース層１３を例えばエピタキシャル成長法で形成する。
【００５３】
そして、第２のＮ形不純物５２の注入位置の上方のベース層１３中に、模式的に黒丸で表す第３のＮ形不純物５３をイオン注入する。第３のＮ形不純物５３は、第２のＮ形不純物５２と同じ例えばリンを用いることができる。
【００５４】
そして、アニールを行い、第１のＮ形不純物５１、第２のＮ形不純物５２および第３のＮ形不純物５３を同時に熱拡散させる。
【００５５】
第１のＮ形不純物５１の熱拡散により、図３（ｃ）に示すように、基板１１とベース層１３との境界付近にＮ形埋め込み層１２が形成される。
【００５６】
第２のＮ形不純物５２及び第３のＮ形不純物５３は、それぞれ、ベース層１３の厚み方向に拡散し、第１のガードリング層２１及び第２のガードリング層２２としてベース層１３の厚み方向でつながる。
【００５７】
第２のＮ形不純物５２と第１のＮ形不純物５１は、基板１１の同じ深さに注入される。しかしながら、第２のＮ形不純物５２は第１のＮ形不純物５１よりも拡散速度が速い。そのため、第２のＮ形不純物５２は、第１のＮ形不純物５１よりもベース層１３の厚み方向（基板１１の厚み方向）に伸びて拡散し、第３のＮ形不純物５３が下方に拡散してきた領域とつながる。
【００５８】
なお、第２のＮ形不純物５２は、埋め込み層１２よりも下方に拡散し、第２のガードリング層２２の一部は、埋め込み層１２より下にも突出して形成される。あるいは、第２のＮ形不純物５２の注入深さや、埋め込み層１２の厚さによっては、第２のガードリング層２２は埋め込み層１２の下方に突出しない場合もある。
【００５９】
第２のＮ形不純物５２は、ベース層１３を形成する前に、基板１１の表面側に注入される。第２のＮ形不純物５２を厚いベース層１３の深い位置に注入する必要がなく、プロセスを容易にする。
【００６０】
なお、第２のＮ形不純物５２及び第３のＮ形不純物５３としては、リンに限らず、ヒ素を用いてもよい。
【００６１】
以上説明したように実施形態によれば、例えば、５０Ｖ以上の耐圧が要求され、ベース層１３の厚さが５μｍ以上であっても、ベース層１３の厚み方向のすべてにわたって、ベース層１３よりもＮ形不純物濃度が高いＮ形ガードリング層を容易に形成することができる。
【００６２】
図４は、他の実施形態の半導体装置の模式断面図である。
【００６３】
この実施形態では、ＤＴＩ構造の素子分離層を設けずに、拡散型素子分離層（Ｐ形素子分離層２４及びＰ形埋め込み層２３）によって、ＰＮＰトランジスタ１０を、同じ基板１１上の他の素子から分離している。あるいは、拡散型素子分離層を設けず、ＤＴＩ構造の素子分離層だけで、素子分離してもよい。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１０…ＰＮＰトランジスタ、１１…基板、１２…Ｎ形埋め込み層、１３…ベース層、１４…エミッタ層、１５…コレクタ層、１６，１９…ベースコンタクト層、１７…エミッタコンタクト層、１８…コレクタコンタクト層、２１…第１のガードリング層、２２…第２のガードリング層、２３…Ｐ形埋め込み層、２４…Ｐ形素子分離層、２５，２６…素子分離層、４１…エミッタ電極、４２…コレクタ電極、４３…ベース電極、５１…第１のＮ形不純物、５２…第２のＮ形不純物、５３…第３のＮ形不純物
【図１】
2013149925.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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