(57)【要約】【課題】ＦＥＴのゲートドライブ回路に正負の電源を必要とせず、簡単な受動素子のみの回路で、ゲート電位に正極／負極電位を印加しＦＥＴの高速スイッチングドライブを可能とする。【解決手段】電流路が導通する電位を超える電位１を、電流路の一端を基準電位として、制御端に容量素子を介して断続的に印加されるべく構成され、電位１が印加されたとき、電位１が前記定電圧素子１に対して、電流路が導通に要す定電圧素子１の有する降伏電圧１を発生すべく、かつ電位１が定電圧素子２に対して順方向に、電位１が印加された後、電位１が低下されたとき、電位１により容量素子に充電された電位２が電流路の一端を基準電位とし定電圧素子２に対して、電位１と逆極性の、定電圧素子２の有する降伏電圧２を発生すべく、かつ電位２が定電圧素子１に対して順方向に、定電圧素子１と定電圧素子２の直列接続回路を、制御端と電流路の一端との間に介在させた。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御端と電流路の一端及び他端を有する半導体素子と、
定電圧素子１、定電圧素子２、容量素子と、を備え、
前記電流路が導通する電位を超える電位１を、前記電流路の一端を基準電位として、前記制御端に前記容量素子を介して断続的に印加されるべく構成され、
前記電位１が印加されたとき、該電位１が前記定電圧素子１に対して、前記電流路が導通に要す該定電圧素子１の有する降伏電圧１を発生すべく、かつ該電位１が前記定電圧素子２に対して順方向に、該定電圧素子１と該定電圧素子２の直列接続回路を、前記制御端と前記電流路の一端との間に介在させたことを特徴とする電界効果トランジスタのゲート電位制御回路。
【請求項２】
前記電位１が印加された後、該電位１が低下されたとき、前記電位１により前記容量素子に充電された電位２が前記電流路の一端を基準電位とし前記定電圧素子２に対して、前記電位１と逆極性の、該定電圧素子２の有する降伏電圧２を発生すべく、かつ該電位２が前記定電圧素子１に対して順方向に、該定電圧素子１と該定電圧素子２の直列接続回路を前記制御端と前記電流路の一端との間に介在させたことを特徴とする請求項１に記載の電界効果トランジスタのゲート電位制御回路。
【請求項３】
前記直列接続回路に直列に又は該直列接続回路の接続部間に抵抗素子１を接続することを特徴とする請求項１又は２に記載の電界効果トランジスタのゲート電位制御回路。
【請求項４】
前記直列接続回路に並列に又は前記制御端と前記電流路の一端に抵抗素子２を接続することを特徴とする請求項１〜３のいずれかに記載の電界効果トランジスタのゲート電位制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一極性の電位（特にパルス波形）のみがゲートに印加（ソース電位を基準電位として）されるＦＥＴのゲート電位において、単一極性の電位が“０”電位となったとき、ＦＥＴのゲート電位を単一極性の電位とは逆極性電位とし、ＦＥＴのゲート容量に蓄積された電荷を急速に放電させ、ＦＥＴの導通状態から非導通への遷移（いわゆる立ち下がり）を高速とし、ＦＥＴの電流路の抵抗による発熱を抑制し、かつＦＥＴのスイッチング周波数を高くすることが可能なＦＥＴのゲート電位制御回路技術に関する。
【背景技術】
【０００２】
たとえば、Ｎチャネル・エンハンス型ＦＥＴを導通させるには、ゲートに正極電位を印加し、正極電位を印加しないとき、ＦＥＴは非導通となる。
Ｐチャネル・エンハンス型ＦＥＴを導通させるには、ゲートに負極電位を印加し、負極電位を印加しないとき、ＦＥＴは非導通となる。
【０００３】
ただし、ＦＥＴのゲートに電位を印加しない（すなわち、ゲート電位がソース電位と同一）ということは、ゲート容量に蓄積された電荷が、ゲート容量に充電された電位のみで、ゲート、ソース間に放電することとなる。
【０００４】
したがって、ゲートに単一極性の電位のみを印加することは、ゲートに印加する電位（正極又は負極）と逆極性の電位も印加するときと比較し、ゲート容量の放電が緩慢となり、ＦＥＴの電流路の切れ味が悪く、ＦＥＴ電流路の発熱、周波数特性の悪化を招来する。
【０００５】
特許文献１には、段落０００９に以下の記載がある。
「本発明は、上述した問題点を解決し、簡単な回路構成で負電圧をゲート・エミッタ間に印加することが可能となり、スイッチング損失の低減や誤点弧を防止できるゲート駆動回路を提供することを目的とする。」
段落００１０に以下の記載がある。
「上記の課題を解決するため、電力変換装置の電圧駆動型半導体素子、または、該電圧駆動型半導体素子を駆動するゲート駆動回路であって、ゲート電源と、ＮＰＮトランジスタと第１のＰＮＰトランジスタの直列回路で構成されたプッシュプル回路と、前記ゲート電源の正負極間に接続された、前記プッシュプル回路とダイオードの直列回路と、前記プッシュプル回路に並列に接続された負電圧発生回路と、該負電圧発生回路の出力端子と前記ゲート電源の負極端子間に接続された、第２のＰＮＰトランジスタと、前記負電圧発生回路のＥ端子と前記ゲート電源の負極端子間に接続された、ダイオードを備え、前記ＮＰＮトランジスタと第１のＰＮＰトランジスタの接続点からゲート抵抗を介し、前記電圧駆動型半導体素子のゲート端子に接続し、前記ゲート電源の負極端子と前記電圧駆動型半導体素子のエミッタ端子が接続されたゲート駆動回路とした。」
【０００６】
特許文献１では、図１〜図３が示すとおり、ＩＧＢＴのゲートの前段にバイポーラトランジスタ回路を備え、回路が複雑になるとともに、応答速度の遅延を招く。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１９３７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上の現状に鑑み本発明は、ツェナーダイオードとコンデンサを基本的動作に使用し、回路が簡素であるとともに応答速度の遅延が無い。
【０００９】
さらに、本発明では、各部の電位極性を反転させることで、Ｎチャネル型、Ｐチャネル型（エンハンス型）が同一回路構成で共用できる。
【課題を解決するための手段】
【００１０】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る電界効果トランジスタのゲート電位制御回路は、
制御端と電流路の一端及び他端を有する半導体素子と、
定電圧素子１、定電圧素子２、容量素子と、を備え、
前記電流路が導通する電位を超える電位１を、前記電流路の一端を基準電位として、前記制御端に前記容量素子を介して断続的に印加されるべく構成され、
前記電位１が印加されたとき、該電位１が前記定電圧素子１に対して、前記電流路が導通に要す該定電圧素子１の有する降伏電圧１を発生すべく、かつ該電位１が前記定電圧素子２に対して順方向に、該定電圧素子１と該定電圧素子２の直列接続回路を、前記制御端と前記電流路の一端との間に介在させたことを特徴とする。
（２）請求項２に係る電界効果トランジスタのゲート電位制御回路は、請求項１において、
前記電位１が印加された後、該電位１が低下されたとき、前記電位１により前記容量素子に充電された電位２が前記電流路の一端を基準電位とし前記定電圧素子２に対して、前記電位１と逆極性の、該定電圧素子２の有する降伏電圧２を発生すべく、かつ該電位２が前記定電圧素子１に対して順方向に、該定電圧素子１と該定電圧素子２の直列接続回路を前記制御端と前記電流路の一端との間に介在させたことを特徴とする。
（３）請求項３に係る電界効果トランジスタのゲート電位制御回路は、請求項１又は２において、
前記直列接続回路に直列に又は該直列接続回路の接続部間に抵抗素子１を接続することを特徴とする。
（４）請求項４に係る電界効果トランジスタのゲート電位制御回路は、請求項１〜３のいずれかにおいて、
前記直列接続回路に並列に又は前記制御端と前記電流路の一端に抵抗素子２を接続することを特徴とする。
【発明の効果】
【００１１】
本発明では、ＦＥＴのゲートドライブ回路に正負の電源を必要とせず、簡単な受動素子のみの回路で、ＦＥＴのゲート電位に正極電位、負極電位を印加しＦＥＴの高速スイッチングドライブを可能とした。
【図面の簡単な説明】
【００１２】
【図１】は、本発明による電界効果トランジスタのゲート電位制御回路の実施の形態を示す回路図である。
【発明を実施するための形態】
【００１３】
（１）電界効果トランジスタのゲート電位制御回路の実施の形態
（１−１）回路構成
図１は、本発明による実施の形態である電界効果トランジスタのゲート電位制御回路の回路構成図である。
【００１４】
以下、図１を参照して、電界効果トランジスタのゲート電位制御回路の実施の形態である回路構成を説明する。
【００１５】
本発明の回路は、以下の素子から構成される。
符号Ｑ１の半導体素子であるＮチャネル・エンハンス型ＦＥＴＱ１、半導体素子であるＦＥＴＱ１は符号Ｇの制御端であるゲートＧ、符号Ｓの電流路の一端であるソースＳ、符号Ｄの電流路の他端であるドレインＤを有する。
符号Ｚｅ１の定電圧素子１であるツェナーダイオードＺｅ１、符号Ｚｅ２の定電圧素子２であるツェナーダイオードＺｅ２、符号Ｃの容量素子であるコンデンサＣ、符号Ｒ１の抵抗素子１、符号Ｒ２の抵抗素子２から構成される。
【００１６】
符号Ｔ１〜Ｔ４、Ｔｇは、発明の要素ではないが、発明の説明に寄与する端子Ｔ１〜端子Ｔ４、端子Ｔｇである。
【００１７】
以下、電界効果トランジスタのゲート電位制御回路の接続関係を説明をする。
【００１８】
端子Ｔ１には、端子Ｔ３が接続され、端子Ｔ１には直流の一方の極性（正極）の電位が印加される。
【００１９】
端子Ｔ２には、半導体素子（ＦＥＴＱ１）のソースＳ、定電圧素子２（ツェナーダイオードＺｅ２）のカソード、抵抗素子２の一端が接続され、端子Ｔ２には直流の他方の極性（負極：これを基準電位とすると“０”電位）の電位が印加される。
【００２０】
端子Ｔ４には、半導体素子のドレインＤが接続され、端子Ｔｇには、容量素子Ｃの一端が接続され、容量素子Ｃの他端は半導体素子のゲートＧに及び抵抗素子１の一端に接続されている。
【００２１】
抵抗素子１の他端には、抵抗素子２の他端及び定電圧素子１のカソードが接続され、定電圧素子１のアノードは、定電圧素子２のアノードに接続されている。
【００２２】
抵抗素子１は、定電圧素子１と定電圧素子２の直列接続回路のどの部分に位置してもよい。すなわち、定電圧素子２のカソードと端子Ｔ２間、定電圧素子１と定電圧素子２のアノード間。
【００２３】
抵抗素子２の他端は、半導体素子（ＦＥＴＱ１）の制御端（ゲートＧ）に接続されていてもよい。
【００２４】
端子Ｔ３と端子Ｔ４は、外部の負荷が接続される端子であり、半導体素子のゲート電位を制御することにより、端子Ｔ３と端子Ｔ４間に断続した電圧を発生させ、端子Ｔ３と端子Ｔ４間に外部の負荷をドライブする断続電流が流れる。
【００２５】
（１）電界効果トランジスタのゲート電位制御回路の実施の形態
（１−２）回路動作
図１を参照し、本発明による実施の形態である電界効果トランジスタのゲート電位制御回路の動作を説明する。
【００２６】
端子Ｔ１に正極電位を印加し、端子Ｔ２に負極電位（基準電位である“０”電位）を印加する。
【００２７】
端子Ｔｇに“０”電位又は半導体素子Ｑ１が導通状態とならない正極低電位を印加しているとき、図１の回路は動作せず、端子Ｔ３、端子Ｔ４間に電位差が発生しない。
【００２８】
基準電位に対し、端子Ｔｇに正極電位（半導体素子Ｑ１が良好に導通するに必要な制御端（ゲートＧ）電位を超える電位）を印加すると、端子Ｔ３（端子Ｔ１と同電位）、端子Ｔ４との間に、端子Ｔ１と端子Ｔ２間の電位差が発生する。
【００２９】
半導体素子（ＦＥＴＱ１）が良好に導通するに必要な制御端（ゲートＧ）電位を超える電位をＶｔｇとし、以下の素子の電圧を定義する。なお、電位をＶｔｇは電位１である。
【００３０】
定電圧素子１（ツェナーダイオードＺｅ１）の降伏電圧１（ツェナー電圧１）をＶｚｅ１、定電圧素子２（ツェナーダイオードＺｅ２）の順方向電圧をＶｆ２、抵抗素子Ｒ１の電圧降下をＶｒ１、ＦＥＴＱ１が良好に導通するに必要なゲートＧ電位をＶｇとすると以下の式が成り立つ。
【００３１】
Ｖｔｇ＝Ｖｇ＋Ｖｚｅ１＋Ｖｆ２＋Ｖｒ１。電位と電圧が混在しているが、電位を電圧にして加算し、最終的に電位としている。抵抗素子Ｒ２の電圧降下は、本発明の本質ではないので無視する。端子Ｔｇに電位Ｖｔｇが印加された直後は、容量素子Ｃに電圧降下は発生しないものとする。電位Ｖｔｇは、基準電位（端子Ｔ２の電位）を基準としている。
【００３２】
端子Ｔｇに正極電位Ｖｔｇが印加されることで、図１に以下の電流路が形成される。
端子Ｔｇ→コンデンサＣ→抵抗素子Ｒ１→ツェナーダイオードＺｅ１→ツェナーダイオードＺｅ２→端子Ｔ２。
ツェナーダイオードＺｅ１とツェナーダイオードＺｅ２の直列接続回路に並列接続されている抵抗素子Ｒ２にも微少電流が流れるが発明の本質ではないので無視する。
【００３３】
ここで、さらに、抵抗素子Ｒ１とツェナーダイオードＺｅ２の順方向電圧降下を無視すると、ＦＥＴＱ１のゲートＧには、Ｖｔｇ−Ｖｚｅ１＝Ｖｇの電位が印加され、ＦＥＴＱ１は導通する。
【００３４】
ＦＥＴＱ１が導通するので、同時に、端子Ｔ１→端子Ｔ３→外部の負荷→端子Ｔ４→ＦＥＴＱ１のドレインＤ→ＦＥＴＱ１のソースＳ→端子Ｔ２電流路が形成される。
このとき、外部の負荷に電力が供給される。
【００３５】
端子Ｔｇと端子Ｔ２間に接続される外部の電源の出力インピーダンスを極めて小さいものとし、端子Ｔｇに外部の電源の電位１を印加せず端子Ｔｇに印加する電位を基準電位である“０”電位とすると、コンデンサＣの一端は基準電位となり、コンデンサＣの他端の電位（負極）がＦＥＴＱ１のゲートＧ及び抵抗素子Ｒ１に印加される。
このときのコンデンサＣの充電電位の印加経路は、コンデンサＣの一端→端子Ｔｇ→外部の電源の出力インピーダンス→端子Ｔ２→ツェナーダイオードＺｅ２→ツェナーダイオードＺｅ１→抵抗素子１→コンデンサＣの他端であり、コンデンサＣの他端の負極電位がＦＥＴＱ１のゲートＧに印加される。
コンデンサＣの充電電位は、コンデンサＣの一端の電位であり電位２である。
【００３６】
このとき、ＦＥＴＱ１のゲート容量に蓄積された正極電荷は、コンデンサＣの他端の負極電位に吸引され急速に放電し、ＦＥＴＱ１は急速に非導通となる。すなわち、ＦＥＴＱ１の電流路の電流の立ち下がりが急峻となる。
なお、上記外部の電源とは、一例として端子Ｔｇに正極パルス電位を印加するパルス電位発生器である。
上記、「端子Ｔｇに外部の電源の電位を印加せず端子Ｔｇに印加する電位を基準電位である“０”電位とすると」とあるが、外部の電源の電位は、必ずしも“０”電位とする必要もなく、ＦＥＴＱ１のゲートＧに必要十分な負極電位を印加できる電位に低下することで足りる。
【００３７】
ＦＥＴＱ１の電流路の電流の立ち下がりが急峻でない場合、ＦＥＴＱ１の電流路の緩慢に低下する導通抵抗により発熱する。かつ、端子Ｔｇに高周波パルスを印加した場合、ＦＥＴＱ１の電流のゲート電位に対する周波数応答が悪くなる。
【００３８】
すなわち、ＦＥＴＱ１の電流路の電流の立ち下がりが急峻でない場合、発熱の電力損失、発熱の冷却電力損失、高調波スイッチング不適用のため、スイッチング電源などでは、電圧変換効率の悪化を招来しトランスの磁気回路が大きくなるという損失も発生する。
【００３９】
このような、損失を回避するため、端子Ｔｇに正極、負極を有するパルス波形を印加するには、ＦＥＴＱ１のゲート電位ドライブ回路に正負の両極電源を必要とする。
【００４０】
本発明では、ＦＥＴＱ１のゲート電位ドライブ回路に正負の電源を必要とせず、ＦＥＴＱ１のゲートＧに単一極性電位を印加し、図１に示す簡単な受動素子のみの回路で、ＦＥＴＱ１のゲート電位に正極電位、負極電位を印加することができ、ＦＥＴＱ１の高速スイッチングドライブを可能とした。
【００４１】
ツェナーダイオードＺｅ２は、端子Ｔｇに印加する電位が“０”又は低下し、ＦＥＴＱ１のゲート容量の電荷が放電し切って、尚かつコンデンサＣの電荷が放電し切れず、ＦＥＴＱ１のゲートＧの電位が過度に負極電位となることを防止するため、ＦＥＴＱ１のゲートＧの電位を定電圧素子２の降伏電圧２、すなわち、ツェナーダイオードＺｅ２のツェナー電圧Ｖｚｅ２（ＦＥＴＱ１のゲートＧに対して負極）より電位が低下しないように維持する。
【００４２】
ＦＥＴＱ１のゲートＧの電位を過度に負電位にならないようにし、次の正極パルス電位が端子Ｔｇに印加されたとき、ＦＥＴＱ１のゲートＧの電位を適正なＶｇとする。
【００４３】
コンデンサＣに充電される電圧は、ほぼ、端子Ｔｇに印加される電位から、定電圧素子１の降伏電圧１（ツェナーダイオードＺｅ１のツェナー電圧１）を差し引いたものとなる。
【００４４】
ＦＥＴＱ１のゲートＧに印加される電位は、ほぼ、定電圧素子１の降伏電圧１となる。
以上の説明は、抵抗素子Ｒ１の電圧降下、定電圧素子１の順方向電圧降下、定電圧素子２の順方向電圧降下を無視したものである。
【００４５】
抵抗素子Ｒ１は、ツェナーダイオードＺｅ１、Ｚｅ２への突入電流防止、抵抗素子Ｒ２は、ＦＥＴＱ１のゲート接地抵抗であり、図１の回路に電位が印加されていないとき、ＦＥＴＱ１のゲートＧの帯電防止である。
【００４６】
ＦＥＴＱ１は、エンハンス型を使用しているが、Ｎチャネル型でもＰチャネル型のいずれでも、回路を変更せず、Ｎ型、Ｐ型に応じて各部の電位の極性を逆にすることで足りる。
なお、定電圧素子１と定電圧素子２の向きは同一で、降伏電圧を入れ替える選択も有り得る。
【００４７】
すなわち、各部の電位極性を入れ替えることで、定電圧素子１と定電圧素子２の役割が交換されるためである。これは、上記ＮチャネルＦＥＴＱ１における説明から理解可能である。
【符号の説明】
【００４８】
Ｑ１                    半導体素子
Ｚｅ１、Ｚｅ２          定電圧素子
Ｃ                      容量素子
Ｒ１、Ｒ２              抵抗素子
Ｔ１〜Ｔ４、Ｔｇ        端子
【図１】
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