(57)【要約】【課題】半導体装置の電気的特性の解析値を、実際に作製される半導体装置の電気的特性に近づけることができる、シミュレーション方法の提供。【解決手段】シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含むトランジスタを解析対象とし、上記トランジスタについて、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式を含む複数の支配方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、ゲート電圧に対するドレイン電流の値を得るシミュレーション方法。【選択図】なし【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップが広い半導体を用いた半導体素子を解析対象とし、前記半導体素子について、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式を含む複数の支配方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、電気的特性の解析値を得るシミュレーション方法。
【請求項２】
シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含むトランジスタを解析対象とし、前記トランジスタについて、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、ゲート電圧に対するドレイン電流の解析値を得るシミュレーション方法。
【請求項３】
請求項１または請求項２において、前記半導体は、酸化物半導体であるシミュレーション方法。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
εを誘電率、Ψを静電ポテンシャル、ｑを素電荷、ＮＤをドナー密度、ＮＡをアクセプタ密度、ｐを正孔密度、ｎを電子密度、Ｊｎを電子電流密度、Ｊｐを正孔電流密度、Ｇを光照射または熱励起によるキャリア生成割合、Ｒをキャリア再結合割合、μｎを電子移動度、Ｄｎを電子の拡散定数、Ｄｐを正孔の拡散定数、ｎｉを真性キャリア密度、χｃを伝導帯下端のエネルギー、χｖを価電子帯上端のエネルギー、φｎを電子の擬フェルミエネルギー、φｐを正孔の擬フェルミエネルギー、ｋＢをボルツマン定数、Ｔを温度としたとき、前記複数の支配方程式が、
【数１】
2013149954.tif 000007
であるシミュレーション方法。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載のシミュレーション方法をコンピュータに実行させるためのプログラムが記憶されており、前記コンピュータにより前記プログラムが読み取り可能な記録媒体。
【請求項６】
請求項１乃至請求項４のいずれか１項に記載のシミュレーション方法をコンピュータに実行させるためのプログラム。
【請求項７】
シリコンよりもバンドギャップが広い半導体を用いた半導体素子を解析対象とし、前記半導体素子について、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式を含む複数の支配方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、電気的特性の解析値を得るプログラムが記憶されている記憶装置と、
前記プログラムの実行の命令が入力される入力装置と、
前記プログラムに従って演算処理を行うことで前記解析値を得る機能と、前記命令に従って、前記演算装置、前記記憶装置、前記入力装置、または出力装置の動作を制御することで、前記プログラムを実行する機能とを有する中央演算処理装置と、
前記解析値を出力する前記出力装置と、
を有するシミュレーション装置。
【請求項８】
シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含むトランジスタを解析対象とし、前記トランジスタについて、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式を含む複数の支配方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、ゲート電圧に対するドレイン電流の解析値を得るプログラムが記憶されている記憶装置と、
前記プログラムの実行の命令が入力される入力装置と、
前記プログラムに従って演算処理を行うことで前記解析値を得る機能と、前記命令に従って、前記演算装置、前記記憶装置、前記入力装置、または出力装置の動作を制御することで、前記プログラムを実行する機能とを有する中央演算処理装置と、
前記解析値を出力する前記出力装置と、
を有するシミュレーション装置。
【請求項９】
請求項７または請求項８において、前記半導体は、酸化物半導体であるシミュレーション装置。
【請求項１０】
請求項７乃至請求項９のいずれか１項において、
εを誘電率、Ψを静電ポテンシャル、ｑを素電荷、ＮＤをドナー密度、ＮＡをアクセプタ密度、ｐを正孔密度、ｎを電子密度、Ｊｎを電子電流密度、Ｊｐを正孔電流密度、Ｇを光照射または熱励起によるキャリア生成割合、Ｒをキャリア再結合割合、μｎを電子移動度、Ｄｎを電子の拡散定数、Ｄｐを正孔の拡散定数、ｎｉを真性キャリア密度、χｃを伝導帯下端のエネルギー、χｖを価電子帯上端のエネルギー、φｎを電子の擬フェルミエネルギー、φｐを正孔の擬フェルミエネルギー、ｋＢをボルツマン定数、Ｔを温度としたとき、前記複数の支配方程式が、
【数２】
2013149954.tif 000008
であるシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電気的特性を評価するシミュレーション方法と、当該シミュレーション方法を用いたシミュレーション装置に関する。或いは、本発明は、半導体装置の電気的特性を評価するシミュレーション方法を用いたプログラムと、上記プログラムが記憶された記録媒体に関する。
【背景技術】
【０００２】
結晶性を有するシリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置や発光装置などで透光性を有する画素電極に用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置の開発には、計算による半導体装置の評価、すなわちシミュレーションが不可欠である。シミュレーションを用いることで、設計段階における、半導体装置の特性評価や動作の確認が可能となり、半導体装置の製造に費やされる無駄な時間やコストの削減、半導体装置の設計または開発期間の短縮、及び開発コストの低減を実現できる。
【０００５】
半導体装置のシミュレーションは、論理的な整合性をチェックするシミュレーションと、動作や特性を物理的な側面から評価するシミュレーションとに分類される。酸化物半導体は、シリコンやゲルマニウムなどの半導体に比べて、その物理的な挙動や原理に未解明な部分が多いため、酸化物半導体を用いた半導体装置の開発を進めるにあたり、物理的な側面からの評価を行うシミュレーションが、ことさら重要である。
【０００６】
半導体装置に用いられる半導体素子の電気的特性を評価するデバイスシミュレーションは、半導体装置の動作や特性を物理的な側面から評価するシミュレーションの一つである。デバイスシミュレーションを用いることで、酸化物半導体を用いた半導体素子の微細化に伴い生じる電気的特性の変化なども、半導体装置の設計段階において予測することができる。
【０００７】
しかし、酸化物半導体をチャネル形成領域に含むトランジスタについて、電圧電流特性をデバイスシミュレーションにより解析したところ、ゲート電極とソース端子間の電圧（ゲート電圧）が閾値電圧に満たないオフの状態において、ソース端子とドレイン端子間に流れるオフ電流の解析値が、実測値のデータと異なることが分かった。
【０００８】
上述したような技術的背景のもと、本発明は、半導体装置の電気的特性の解析値を、実際に作製される半導体装置の電気的特性に近づけることができる、シミュレーション方法の提供を課題の一つとする。また、本発明は、上記シミュレーション方法を用いることで、半導体装置の電気的特性の解析値を、実際に作製される半導体装置の電気的特性に近づけることができる、シミュレーション装置の提供を課題の一つとする。
【０００９】
また、本発明は、上記シミュレーション方法を用いることで、半導体装置の電気的特性の解析値を、実際に作製される半導体装置の電気的特性に近づけることができるプログラムと、上記プログラムが記憶された記録媒体の提供を課題の一つとする。
【課題を解決するための手段】
【００１０】
シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含むトランジスタでは、ゲート電圧が閾値電圧に満たないオフの状態において、チャネル形成領域のうちゲート電極に近い表面近傍の領域に正孔が生成または蓄積される時間が、シリコンをチャネル形成領域に含むトランジスタの場合よりも飛躍的に長くなることが予測される。そのため、実際に測定を行う時間スケール内では、ゲート電極からの電界を十分に遮蔽する程度には表面近傍の領域に正孔が蓄積されておらず、よって、シリコンを用いた半導体素子の電気的特性をシミュレーションにより評価する際は、定常状態を前提とするのが定石であったが、シリコンよりもバンドギャップが広い半導体を用いた半導体素子の場合は、定常状態を前提とすると、解析値が実測値からかけ離れてしまうことになる。
【００１１】
そこで、本発明の一態様に係るシミュレーション方法では、定常状態を前提とするのではなく、時間の要素を含んだ過渡状態を前提とし、ポアソン方程式、電子電流連続方程式、正孔電流連続方程式などの支配方程式の解を算出することで、シリコンよりもバンドギャップが広い半導体を用いた半導体素子について、その電気的特性を評価する。
【００１２】
具体的に、本発明の一態様に係るシミュレーション方法は、シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含むトランジスタを解析対象とし、上記トランジスタについて、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式を含む複数の支配方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、ゲート電圧に対するドレイン電流の値を算出する。シリコンよりもバンドギャップが広い半導体として、例えば、シリコンの約２倍以上の大きなバンドギャップを有する、酸化物半導体が挙げられる。
【００１３】
また、具体的に、本発明の一態様に係るシミュレーション装置は、シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含むトランジスタを解析対象とし、トランジスタについて、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式を含む複数の支配方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、ゲート電圧に対するドレイン電流の解析値を得るプログラムが記憶されている記憶装置と、プログラムの実行の命令が入力される入力装置と、プログラムに従って演算処理を行うことで解析値を得る演算装置と、解析値を出力する出力装置と、命令に従って、演算装置、記憶装置、入力装置、または出力装置の動作を制御することで、プログラムを実行する制御装置と、を有する。
【発明の効果】
【００１４】
本発明の一態様では、シリコンよりもバンドギャップが広い半導体をチャネル形成領域に含む半導体素子について、過渡状態における電気的特性をシミュレーションにより求めることで、半導体装置の電気的特性の解析値を、実際に作製される半導体装置の電気的特性に近づけることができる。また、本発明の一態様では、上記シミュレーション方法を実行するためのプログラムと、上記プログラムが記憶された記憶装置を用いることで、半導体装置の電気的特性の解析値を、実際に作製される半導体装置の電気的特性に近づけることができる、シミュレーション装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】トランジスタの断面図。
【図２】ゲート電圧に対するドレイン電流の値を示す図。
【図３】トランジスタの断面図と、伝導帯下端のエネルギーＥｃの高さを示す図。
【図４】シミュレーション装置の構成を示す図。
【図５】等電位線の分布を示すトランジスタの断面図。
【図６】電圧（Ｖｇ＿ｂｏｔｔｏｍ）に対するドレイン電流Ｉｄの値を示す図。
【図７】チャネル形成領域の深さ方向における電界強度の変化を示す図。
【図８】チャネル形成領域の深さ方向におけるホール密度の変化を示す図。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
なお、本発明の一態様において、半導体装置とは、集積回路、ＲＦタグ、半導体表示装置など、半導体素子を用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導体素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００１８】
また、本発明において記録媒体とは、コンピュータなどの駆動装置と接続可能な形態を有する記憶装置であり、例えば、磁気ディスク、光学ディスク、フラッシュメモリなどが挙げられる。
【００１９】
（実施の形態１）
本発明の一態様に係るシミュレーション方法では、シリコンよりもバンドギャップが広い半導体を用いた半導体素子を、解析対象とする。シリコンよりもバンドギャップが広い半導体として、例えば、シリコンの約２倍以上の大きなバンドギャップを有する、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体や、酸化物半導体などが挙げられる。上記半導体素子として、例えば、トランジスタ、ダイオードなどが挙げられる。
【００２０】
そして、上記半導体素子について、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式において、差分法を用いて、時間に対して準安定な状態を解として求めることで、半導体素子の電気的特性、具体的には、ゲート電圧に対するドレイン電流の値などを算出する。
【００２１】
時間に対して準安定な状態とは、実際の測定時間内において安定な状態を意味する。具体的に、電流を時間方向で見たときに、電子がほぼ定常状態となる時間をｔ１、正孔がほぼ定常状態となる時間をｔ２とすると、シリコンよりもバンドギャップが広い半導体では、ｔ１＜＜ｔ２となる。準安定な状態とは、ｔ１＜＜ｔ３＜＜ｔ２を満たす時間ｔ３における状態を意味する。そして、実際の測定時間は、時間ｔ３内に含まれる。
【００２２】
なお、シミュレーションにおいて、初期状態として平衡状態を用いても良いし、過渡的な状態を用いても良い。
【００２３】
また、本発明の一態様に係るシミュレーション方法は、過渡状態を前提として行うため、ゲート電圧が閾値電圧に満たないオフの状態において、チャネル形成領域のうちゲート電極に近い領域に正孔が生成または蓄積される時間が、シリコンをチャネル形成領域に含むトランジスタの場合よりも飛躍的に長いトランジスタにおいて有効である。よって、本発明の一態様に係るシミュレーション方法は、解析対象であるトランジスタのチャネル形成領域における多数キャリア密度が、１×１０１５／ｃｍ３以下であるときに、特に有効である。
【００２４】
以下、本発明の一態様に係る、具体的なシミュレーション方法について説明する。本発明の一態様に係るシミュレーション方法において用いられる支配方程式は、ポアソン方程式、電子電流連続方程式、及び正孔電流連続方程式などである。具体的に、本発明の一態様に係るシミュレーション方法において用いられる支配方程式を、以下に示す式１乃至式７で表現される。
【００２５】
【数１】
2013149954.tif 000002
【００２６】
ここで、各変数、定数等の定義は以下の通りである。εは誘電率、Ψは静電ポテンシャル、ｑは素電荷、ＮＤはドナー密度、ＮＡはアクセプタ密度、ｐは正孔密度、ｎは電子密度、Ｊｎは電子電流密度、Ｊｐは正孔電流密度、Ｇは光照射または熱励起によるキャリア生成割合、Ｒはキャリア再結合割合、μｎは電子移動度、Ｄｎは電子の拡散定数、Ｄｐは正孔の拡散定数、ｎｉは真性キャリア密度、χｃは伝導帯下端のエネルギー、χｖは価電子帯上端のエネルギー、φｎは電子の擬フェルミエネルギー、φｐは正孔の擬フェルミエネルギー、ｋＢはボルツマン定数、Ｔは温度を意味する。
【００２７】
ｎ、ｐ、Ｊｎ、Ｊｐは、それぞれ、上記式１乃至式７のうちの複数の式において現れている為、これらを消去することで、式１乃至式７を３つの式にまとめることができる。よって、方程式を解く上で許される変数は３つである。ただし、変数の選び方は一通りではない。例えば、３つの変数の組み合わせとして、（ψ、ｎ、ｐ）や（ψ、φｎ、φｐ）等が挙げられる。
【００２８】
計算する為に上記方程式をまずは規格化する。更に線形化と離散化を施し、行列計算を行うことで、与えられた境界条件に対し解が得られる。
【００２９】
過渡解析においては、式２や式４の時間微分の項を時間発展的に解く事になる。その手法は様々であるが、例えば式１の両辺を時間ｔで偏微分することで得られる式８を用いて計算を行う。
【００３０】
【数２】
2013149954.tif 000003
【００３１】
さらに、時間に関して離散化を行う。時間に関しては一階の微分方程式であるため、ある時刻ｔにおけるキャリアの解、ｎ、ｐ、Ｊｎ、Ｊｐ及びポテンシャルの解Ψは、その一つ前の時刻ｔ−Δｔにおける解、ｎ’、ｐ’、Ｊｎ’、Ｊｐ’及びΨ’を用いて計算することが可能である。このようにして逐次的に過渡解析計算を行なうことになる。
【００３２】
なお、上記計算において、電子や正孔の生成・消滅過程が起こらない仮定を設けるようにしても良い。具体的には、光照射または熱励起によるキャリア生成割合を意味するＧや、キャリア再結合割合を意味するＲをゼロと仮定して、計算を行う。上記構成により、正孔が定常状態になるまでの時間ｔ２を無限大として近似することになるので、電子電流連続方程式及び正孔電流連続方程式を簡略化でき、計算の高速化を実現することができる。
【００３３】
なお、本発明の一態様では、上記支配方程式に、別の支配方程式を更に加えて、シミュレーションを行うようにしても良い。
【００３４】
次いで、上述した本発明の一態様に係るシミュレーション方法を用いることで算出した、トランジスタのゲート電圧に対するドレイン電流の値について説明する。
【００３５】
まず、シミュレーションでは、図１に示す構造を有するトランジスタを、解析対象とした。
【００３６】
図１に示すトランジスタは、絶縁層１００上に、半導体膜１０１と、半導体膜１０１上のゲート絶縁膜１０２、ソース端子１０３ｓ及びドレイン端子１０３ｄと、半導体膜１０１に重なるようにゲート絶縁膜１０２上に位置するゲート電極１０４とを有する。また、半導体膜１０１は、ゲート絶縁膜１０２を間に挟んでゲート電極１０４と重なるチャネル形成領域１０１ｃと、チャネル形成領域１０１ｃを間に挟むＬＤＤ領域１０１ｓ及びＬＤＤ領域１０１ｄとを有する。なお、ＬＤＤ領域１０１ｓは、半導体膜１０１のうち、ソース端子１０３ｓと重なる領域１０５ｓと、チャネル形成領域１０１ｃとの間に位置する。また、ＬＤＤ領域１０１ｄは、半導体膜１０１のうち、ドレイン端子１０３ｄと重なる領域１０５ｄと、チャネル形成領域１０１ｃとの間に位置する。
【００３７】
そして、キャリアの移動する方向におけるチャネル形成領域１０１ｃの長さをチャネル長（Ｌ）、キャリアの移動する方向と垂直な方向におけるチャネル形成領域１０１ｃの長さをチャネル幅（Ｗ）、キャリアの移動する方向におけるＬＤＤ領域１０１ｓ及びＬＤＤ領域１０１ｄの長さをＬＤＤ長（ＬＤＤ）、ゲート絶縁膜１０２の厚さを膜厚（Ｔｏｘ）、半導体膜１０１の厚さを膜厚（Ｔｓｅｍ）、絶縁層１００の厚さを膜厚（Ｔｂｏｘ）とする。
【００３８】
以下の表１に、シミュレーションにおいて用いた、トランジスタの構造に関する具体的な数値を示す。
【００３９】
【表１】
2013149954.tif 000004
【００４０】
また、以下の表２に、シミュレーションにおいて用いた、トランジスタの具体的な物性値を示す。
【００４１】
【表２】
2013149954.tif 000005
【００４２】
図２に、シミュレーションにより得られた、ゲート電圧Ｖｇｓ（Ｖ）に対するドレイン電流Ｉｄ（Ａ）の解析値を示す。破線は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の解析値Ａを示している。また、実線は、定常状態を前提としたシミュレーションによる解析値Ｂを比較例として示している。解析値Ａと解析値Ｂの比較から、ゲート電圧Ｖｇｓが−８Ｖ以下の範囲において、過渡状態を前提とした解析値Ａの方が、定常状態を前提とした解析値Ｂよりもドレイン電流Ｉｄの値が小さいことが分かった。
【００４３】
次いで、ゲート電圧が閾値電圧に満たない場合の、半導体膜中における伝導体下端Ｅｃの振る舞いについて説明する。図３（Ａ）に、ｎチャネル型トランジスタの断面構造を模式的に示す。図３（Ａ）に示すｎチャネル型トランジスタは、ゲート電極２０１と、ソース端子２０２ｓと、チャネル形成領域２０２ｃと、ドレイン端子２０２ｄとを有する。ソース端子２０２ｓとドレイン端子２０２ｄの間にチャネル形成領域２０２ｃが設けられており、チャネル形成領域２０２ｃは、ゲート絶縁膜（図示せず）を間に挟んで、ゲート電極２０１と重なっている。
【００４４】
図３（Ａ）に示すｎチャネル型トランジスタについて、ソース端子２０２ｓの電位を０としたときの、ゲート電極２０１の電圧Ｖｇｓが０より低く（Ｖｇｓ＜０）、ドレイン端子２０２ｄの電圧Ｖｄが０より高い（Ｖｄ＞０）場合の、伝導帯下端のエネルギーＥｃの高さについて考察する。
【００４５】
図３（Ａ）の破線Ｂ１−Ｂ２に示した、ソース端子２０２ｓ、チャネル形成領域２０２ｃ、及びドレイン端子２０２ｄの、ゲート電極２０１に近い表面近傍における、伝導帯下端のエネルギーＥｃの高さを、図３（Ｂ）に示す。ｎチャネル型トランジスタの場合、ゲート電圧Ｖｇｓが負の方向に大きくなると、チャネル形成領域２０２ｃにおける伝導帯下端のエネルギーＥｃは高くなり、図３（Ｂ）に示すように拡散電位が形成される。そして、破線Ｂ１−Ｂ２に示した表面近傍では、ゲート電極２０１からの電界が及ぶために拡散電位が十分大きく、それによってソース端子２０２ｓからドレイン端子２０２ｄへの電子の経路が遮断される。
【００４６】
なお、定常状態を前提としたシミュレーションによると、伝導帯下端のエネルギーＥｃが高くなる場合、ホール密度も高くなる。よって、定常状態を前提とした上記シミュレーションによれば、破線Ｂ１−Ｂ２に示した表面近傍では、チャネル形成領域２０２ｃにおいて正孔が蓄積された状態にあると考えられる。一方、過渡状態を前提としたシミュレーションによると、破線Ｂ１−Ｂ２に示した表面近傍では、チャネル形成領域２０２ｃにおいて正孔が蓄積されにくい状態にあると考えられる。よって、過渡状態を前提とした上記シミュレーションによれば、伝導帯下端のエネルギーＥｃが高くなっても、破線Ｂ１−Ｂ２に示した表面近傍において、ホール密度が高くなるのに時間を要することがわかる。
【００４７】
チャネル形成領域２０２ｃの表面近傍において正孔が蓄積された状態にある場合について、図３（Ａ）の破線Ｃ１−Ｃ２に示した、ソース端子２０２ｓ、チャネル形成領域２０２ｃ、及びドレイン端子２０２ｄの、ゲート電極２０１から遠い深部における、伝導帯下端のエネルギーＥｃの高さを、図３（Ｃ）に示す。
【００４８】
破線Ｃ１−Ｃ２に示した深部でも、破線Ｂ１−Ｂ２に示した表面近傍と同様に、ゲート電圧Ｖｇｓが負の方向に大きくなると、チャネル形成領域２０２ｃにおける伝導帯下端のエネルギーＥｃは高くなり、図３（Ｃ）に示すように拡散電位が形成される。しかし、チャネル形成領域２０２ｃの表面近傍において正孔が蓄積された状態にあると、破線Ｃ１−Ｃ２に示した深部にまで、ゲート電極２０１からの電界が及びにくい。そのため、大きな拡散電位が得られず、ソース端子２０２ｓからドレイン端子２０２ｄへの電子の経路を十分に遮断できないと考えられる。
【００４９】
また、チャネル形成領域２０２ｃの表面近傍においてあまり正孔が蓄積されていない場合について、図３（Ａ）の破線Ｃ１−Ｃ２に示した、ソース端子２０２ｓ、チャネル形成領域２０２ｃ、及びドレイン端子２０２ｄの、ゲート電極２０１から遠い深部における、伝導帯下端のエネルギーＥｃの高さを、図３（Ｄ）に示す。
【００５０】
チャネル形成領域２０２ｃの表面近傍においてあまり正孔が蓄積されていないと、ゲート電極２０１からの電界は、破線Ｃ１−Ｃ２に示した深部にまで及びやすい。そのため、図３（Ｃ）の場合よりも大きな拡散電位が得られ、ソース端子２０２ｓからドレイン端子２０２ｄへの電子の経路が遮断されやすいと考えられる。
【００５１】
したがって、過渡状態を前提とした解析値Ａの方が、定常状態を前提とした解析値Ｂよりもドレイン電流Ｉｄの値が小さいという、図２に示したシミュレーションの結果が得られたと考えられる。
【００５２】
次いで、半導体膜を間に挟んで重なり合う二つのゲート電極を有するｎチャネル型のトランジスタを解析対象とし、本発明の一態様に係るシミュレーション方法を用いることで算出した、当該トランジスタの電気的特性について説明する。
【００５３】
図５は、解析対象のトランジスタにおいて、ソース端子（Ｓｏｕｒｃｅ）の電位を基準としたときに、上層のゲート電極（Ｔｏｐ  Ｇａｔｅ）に負の電位を与えたときの、シミュレーションにより得られた等電位線の分布を示す断面図である。
【００５４】
具体的に、図５（Ａ）及び図５（Ｂ）に示すトランジスタは同じ構造を有しており、下層のゲート電極（Ｂｏｔｔｏｍ  Ｇａｔｅ）上に下層のゲート絶縁膜（ＧＩ＿ｂｏｔｔｏｍ）が位置し、下層のゲート絶縁膜（ＧＩ＿ｂｏｔｔｏｍ）上に酸化物半導体膜（ＯＳ）が位置する。また、酸化物半導体膜（ＯＳ）上に、所定の間隔を有するソース端子（Ｓｏｕｒｃｅ）及びドレイン端子（Ｄｒａｉｎ）が位置し、酸化物半導体膜（ＯＳ）、ソース端子（Ｓｏｕｒｃｅ）及びドレイン端子（Ｄｒａｉｎ）上に上層のゲート絶縁膜（ＧＩ＿ｔｏｐ）が位置する。また、上層のゲート絶縁膜（ＧＩ＿ｔｏｐ）上に上層のゲート電極（Ｔｏｐ  Ｇａｔｅ）が位置する。
【００５５】
そして、酸化物半導体膜（ＯＳ）のうち、ソース端子（Ｓｏｕｒｃｅ）とドレイン端子（Ｄｒａｉｎ）間に位置し、なおかつ、上層のゲート電極（Ｔｏｐ  Ｇａｔｅ）及び下層のゲート電極（Ｂｏｔｔｏｍ  Ｇａｔｅ）と重なる領域が、チャネル形成領域５００に相当する。
【００５６】
図５（Ａ）は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、等電位線の分布に相当する。図５（Ａ）では、上層のゲート電極の電圧（Ｖｇ＿ｔｏｐ）を−２０Ｖ、ドレイン端子（Ｄｒａｉｎ）の電圧（Ｖｄ）を１Ｖ、下層のゲート電極（Ｂｏｔｔｏｍ  Ｇａｔｅ）の電圧（Ｖｇ＿ｂｏｔｔｏｍ）を０Ｖとして、シミュレーションを行った結果に相当する。また、酸化物半導体膜（ＯＳ）の膜厚を３００ｎｍと仮定した。
【００５７】
図５（Ｂ）は、定常状態を前提とした、シミュレーション方法を用いた場合の、等電位線の分布に相当する。図５（Ｂ）では、上層のゲート電極（Ｔｏｐ  Ｇａｔｅ）の電圧（Ｖｇ＿ｔｏｐ）を−２０Ｖ、ドレイン端子（Ｄｒａｉｎ）の電圧（Ｖｄ）を０Ｖ、下層のゲート電極（Ｂｏｔｔｏｍ  Ｇａｔｅ）の電圧（Ｖｇ＿ｂｏｔｔｏｍ）を０Ｖとして、シミュレーションを行った結果に相当する。また、酸化物半導体膜（ＯＳ）の膜厚を３００ｎｍと仮定した。
【００５８】
なお、上記電圧の設定値は、全てソース端子の電位を基準としており、ソース端子との間における電位差に相当する。
【００５９】
また、以下の表３に、シミュレーションにおいて用いた、トランジスタの具体的な物性値を示す。
【００６０】
【表３】
2013149954.tif 000006
【００６１】
そして、シミュレーションにより、図５（Ｂ）に比べて図５（Ａ）の方が、チャネル形成領域５００の深さ方向（破線の矢印Ａ−Ａ’で示す）における電位の変化が大きい、という結果が得られた。
【００６２】
また、図５に示した構造を有するトランジスタにおいて、電圧（Ｖｇ＿ｔｏｐ）と電圧（Ｖｇ＿ｂｏｔｔｏｍ）の値を変化させたときの、ドレイン電流Ｉｄの値を、シミュレーションにより求めた。図６（Ａ）は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、ドレイン電流Ｉｄの解析値に相当する。図６（Ｂ）は、定常状態を前提としたシミュレーション方法を用いた場合の、ドレイン電流Ｉｄの解析値に相当する。
【００６３】
過渡状態を前提とした図６（Ａ）の場合と、定常状態を前提とした図６（Ｂ）の場合とで、電圧（Ｖｇ＿ｔｏｐ）を０Ｖ、−５Ｖ、−１０Ｖ、−１５Ｖ、−２０Ｖと負の方向に大きくしていくと、電圧（Ｖｇ＿ｂｏｔｔｏｍ）に対するドレイン電流Ｉｄの解析値は、正の方向にシフトした。しかし、過渡状態を前提とした図６（Ａ）の場合は、上記シフトがほぼ等間隔であるのに対し、定常状態を前提とした図６（Ｂ）の場合は、電圧（Ｖｇ＿ｔｏｐ）が−１５Ｖより低くなると、上記シフトが小さくなった。
【００６４】
また、図５に示した構造を有するトランジスタにおいて、電圧（Ｖｇ＿ｔｏｐ）を変化させたときの、チャネル形成領域５００の深さ方向における電界強度の変化を、シミュレーションにより求めた。なお、電圧（Ｖｇ＿ｂｏｔｔｏｍ）は０Ｖとした。図７（Ａ）は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、電界強度の解析値に相当する。図７（Ｂ）は、定常状態を前提としたシミュレーション方法を用いた場合の、電界強度の解析値に相当する。
【００６５】
過渡状態を前提とした図７（Ａ）の場合、チャネル形成領域５００の深さ方向における電界強度の変化は小さく、なおかつ、電圧（Ｖｇ＿ｔｏｐ）を０Ｖ、−５Ｖ、−１０Ｖ、−１５Ｖ、−２０Ｖと負の方向に大きくしていくと、電界強度はほぼ等間隔で大きくなった。一方、定常状態を前提とした図７（Ｂ）の場合、電圧（Ｖｇ＿ｔｏｐ）が０Ｖ、−５Ｖの場合において、チャネル形成領域５００の深さ方向における電界強度の変化は小さくなった。しかし、電圧（Ｖｇ＿ｔｏｐ）が−１０Ｖ、−１５Ｖ、−２０Ｖと負の方向に大きくなった場合において、チャネル形成領域５００の表面近傍において電界強度が急激に小さくなり、表面近傍よりも深部においては、電圧（Ｖｇ＿ｔｏｐ）が−５Ｖの場合の電界強度とほぼ同じ値になった。
【００６６】
また、図５に示した構造を有するトランジスタにおいて、電圧（Ｖｇ＿ｔｏｐ）を変化させたときの、チャネル形成領域５００の深さ方向におけるホール密度の変化を、シミュレーションにより求めた。なお、電圧（Ｖｇ＿ｂｏｔｔｏｍ）は０Ｖとした。図８（Ａ）は、過渡状態を前提とした、本発明の一態様に係るシミュレーション方法を用いた場合の、ホール密度の解析値に相当する。図８（Ｂ）は、定常状態を前提としたシミュレーション方法を用いた場合の、ホール密度の解析値に相当する。
【００６７】
過渡状態を前提とした図８（Ａ）の場合、電圧（Ｖｇ＿ｔｏｐ）が０Ｖ、−５Ｖ、−１０Ｖ、−１５Ｖ、−２０Ｖのいずれの場合においても、チャネル形成領域５００の深さ方向におけるホール密度の変化は小さかった。一方、定常状態を前提とした図８（Ｂ）の場合、電圧（Ｖｇ＿ｔｏｐ）が−５Ｖ、−１０Ｖ、−１５Ｖ、−２０Ｖのいずれの場合においても、チャネル形成領域５００の深さ方向におけるホール密度の変化が大きく、表面近傍に近いほどホール密度は大きかった。また、電圧（Ｖｇ＿ｔｏｐ）が−１０Ｖ、−１５Ｖ、−２０Ｖと負の方向に大きくなった場合において、チャネル形成領域５００の深さ方向におけるホール密度の変化がほぼ一致した。
【００６８】
そして、過渡状態を前提とした図８（Ａ）の場合、チャネル形成領域５００のどの深さにおいても、ホール密度は１．０×１０−２５ｃｍ−３以下であり、正孔がほとんど存在しないことが分かった。また、定常状態を前提とした図８（Ｂ）の場合、電圧（Ｖｇ＿ｔｏｐ）が−５Ｖの、チャネル形成領域５００の底部において、ホール密度が１．０×１０＋５ｃｍ−３程度となり最も低かったが、それでも過渡状態を前提とした図８（Ａ）の場合よりもホール密度の値が飛躍的に大きかった。
【００６９】
上記図５乃至図８の結果は、定常状態を前提とした場合、チャネル形成領域５００の表面近傍において正孔が蓄積された状態にあり、上層のゲート電極（Ｔｏｐ  Ｇａｔｅ）からの電界がチャネル形成領域５００の深部にまで及びにくくなっていることを、裏付けるものである。また、過渡状態を前提とした場合、チャネル形成領域５００の表面近傍において正孔があまり蓄積されていない状態にあり、上層のゲート電極（Ｔｏｐ  Ｇａｔｅ）からの電界がチャネル形成領域５００の深部にまで及びやすくなっていることを、裏付けるものである。
【００７０】
なお、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体や、酸化物半導体などが挙げられる。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【００７１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【００７２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【００７３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７４】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【００７５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００７６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００７７】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【００７８】
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００７９】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【００８０】
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【００８１】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／及びｂ軸はマクロに揃っていない酸化物半導体を有している。
【００８２】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物半導体を有している。または、微結晶酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
【００８３】
酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
【００８４】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【００８５】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【００８６】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【００８７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく（非単結晶の一種）、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、例えば非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００８８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００８９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００９２】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００９３】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００９４】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００９５】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【００９６】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００９７】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【００９８】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【００９９】
（実施の形態２）
本実施の形態では、本発明の一態様に係るシミュレーション装置の具体的な一形態について説明する。図４に、シミュレーション装置の構成をブロックで一例として示す。なお、本明細書では、ブロック図において、回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０１００】
図４に示すシミュレーション装置６００は、制御装置６０１と、演算装置６０２と、記憶装置６０３と、入力装置６０４と、出力装置６０５とを有する。
【０１０１】
制御装置６０１は、シミュレーション装置６００が有する演算装置６０２、記憶装置６０３、入力装置６０４、出力装置６０５の動作を統括的に制御することで、入力された命令をデコードし、実行する機能を有する。演算装置６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０１０２】
なお、本発明の一態様に係るシミュレーション装置６００は、制御装置６０１の機能と、演算装置６０２の機能とを併せ持った中央演算処理装置６０６を、制御装置６０１及び演算装置６０２の代わりに有していても良い。
【０１０３】
記憶装置６０３には、制御装置６０１において実行される、複数の命令で構成されるプログラムと、演算装置６０２における演算処理に用いられるデータとが、記憶されている。本発明の一態様では、記憶装置６０３に記憶されているプログラムに、実施の形態１で示したシリコンよりもバンドギャップが広い半導体用いた半導体素子の、電気的特性の解析値を求めるための、複数の命令が含まれている。
【０１０４】
入力装置６０４は、支配方程式が有する各種の定数の具体的な設定値、シミュレーションの開始、停止、または結果の出力などの各種命令を、情報としてシミュレーション装置６００に入力する機能を有する。入力装置６０４として、例えば、キーボード、マウス、タッチパネルなどを用いることができる。なお、支配方程式が有する各種の定数の具体的な設定値は、記憶装置６０３に記憶されていても良く、記憶装置６０３に記憶されている設定値を入力装置６０４から入力される情報に従って選択するようにしても良い。
【０１０５】
出力装置６０５は、シミュレーション装置の動作状態、シミュレーションの結果などを、情報として出力する機能を有する。出力装置６０５として、例えば、ディスプレイ、プロジェクタ、プリンター、プロッター、音声出力装置、外部記憶装置などを用いることができる。
【０１０６】
制御装置６０１において命令の実行が繰り返されることで、プログラムが実行される。そして、プログラムの実行により、シリコンよりもバンドギャップが広い半導体を有する半導体素子の、電気的特性の解析値を得ることができる。
【０１０７】
なお、本発明の一態様に係るシミュレーション装置は、演算装置６０２の演算処理の途中で得られたデータ、或いは演算装置６０２の演算処理の結果得られたデータ、などを記憶することができる緩衝記憶装置を有していても良い。
【０１０８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１０９】
１００    絶縁層
１０１    半導体膜
１０１ｃ    チャネル形成領域
１０１ｄ    ＬＤＤ領域
１０１ｓ    ＬＤＤ領域
１０２    ゲート絶縁膜
１０３ｄ    ドレイン端子
１０３ｓ    ソース端子
１０４    ゲート電極
１０５ｄ    領域
１０５ｓ    領域
２０１    ゲート電極
２０２ｃ    チャネル形成領域
２０２ｄ    ドレイン端子
２０２ｓ    ソース端子
５００    チャネル形成領域
６００    シミュレーション装置
６０１    制御装置
６０２    演算装置
６０３    記憶装置
６０４    入力装置
６０５    出力装置
６０６    中央演算処理装置
【図１】
2013149954.tif 000009
【図２】
2013149954.tif 000010
【図３】
2013149954.tif 000011
【図４】
2013149954.tif 000012
【図５】
2013149954.tif 000013
【図６】
2013149954.tif 000014
【図７】
2013149954.tif 000015
【図８】
2013149954.tif 000016