(57)【要約】【課題】コントロールゲート電極とメモリゲート電極との短絡が阻止される半導体装置の製造方法を提供する。【解決手段】コントロールゲート電極の上面を覆うシリコン窒化膜のうち、ゲート長方向の途中の位置から一方側に延在する部分を覆い、ゲート長方向の途中の位置から一方側とは反対の他方側に延在する部分を露出するフォトレジストパターンをマスクとして、エッチング処理を施すことにより、一方側に延在する部分を残して他方側に延在する部分を除去し、コントロールゲート電極の上面を露出させる。その露出したコントロールゲート電極の上面およびメモリゲート電極の表面にコバルトシリサイド膜が形成される。【選択図】図１
2013243289.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における所定の領域の表面上に、シリサイド化を阻止する第１被覆膜が上面を覆うコントロールゲート電極を含む導電体部を形成する工程と、
前記コントロールゲート電極の両側壁のうち、前記コントロールゲート電極が延在する方向と交差するゲート長方向の一方側に位置する側壁にメモリゲート電極を形成する工程と、
前記コントロールゲート電極の前記上面を覆う前記第１被覆膜のうち、前記ゲート長方向の途中の位置から前記一方側に延在する前記第１被覆膜の第１部分を覆い、前記ゲート長方向の前記途中の位置から前記一方側とは反対の他方側に延在する前記第１被覆膜の第２部分を露出するフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして、エッチング処理を施すことにより、前記第１被覆膜の前記第１部分を残して前記第２部分を除去し、前記コントロールゲート電極の前記上面を露出する工程と、
露出した前記コントロールゲート電極の前記上面および前記メモリゲート電極の表面を含む所定の表面に金属シリサイド膜を形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記メモリゲート電極を形成する工程は、前記コントロールゲート電極の前記両側壁に、サイドウォール状の導電性膜を形成する工程を含み、
前記フォトレジストパターンを形成する工程は、前記コントロールゲート電極の前記両側壁に形成された前記サイドウォール状の導電性膜のうち、前記一方側の側壁に位置するサイドウォール状の導電性膜を覆うように形成する工程を含み、
前記メモリゲート電極を形成する工程は、前記フォトレジストパターンをマスクとしてエッチング処理を施すことにより、前記他方側の側壁に位置する前記サイドウォール状の導電性膜を除去し、前記一方側の側壁に位置する前記サイドウォール状の導電性膜を前記メモリゲート電極とする工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記フォトレジストパターンが形成された後、前記フォトレジストパターン、前記第１被覆膜の前記第２部分および前記半導体基板の所定の領域の表面を覆うように、所定の材料を塗布することによって第２被覆膜を形成する工程と、
前記第２被覆膜のうち、前記第１被覆膜の前記第２部分を覆う部分を除去する工程と
を備え、
前記コントロールゲート電極の前記上面を露出する工程は、前記半導体基板の所定の領域の表面が前記第２被覆膜によって覆われた状態で、露出した前記第１被覆膜の前記第２部分が除去される、請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２被覆膜は有機系反射防止膜を含む、請求項３記載の半導体装置の製造方法。
【請求項５】
前記導電体部を形成する工程は、
前記第１被覆膜と同じ層からなる第３被覆膜が上面を覆う、前記コントロールゲート電極と同じ層からなるキャパシタの第１電極を形成する工程と、
前記第１被覆膜と同じ層からなる第４被覆膜が上面を覆う、前記コントロールゲート電極と同じ層からなるコンタクト部を形成する工程と
を含み、
前記フォトレジストパターンを形成する工程は、前記第１電極の上面上に位置する前記第３被覆膜および前記コンタクト部の前記第４被覆膜を露出するように前記フォトレジストパターンを形成する工程を含み、
前記コントロールゲート電極の前記上面を露出する工程は、前記第３被覆膜および前記第４被覆膜を除去する工程を含み、
前記第１被覆膜の前記第２部分、前記第３被覆膜および前記第４被覆膜が除去されて露出した、前記コントロールゲート電極の前記上面、前記第１電極および前記コンタクト部を覆うように、所定の絶縁膜を介在させて導電性膜を形成する工程と、
前記導電性膜のうち、前記第１電極を覆う部分を覆い、前記コントロールゲート電極を覆う部分および前記コンタクト部を覆う部分を露出するように、他のフォトレジストパターンを形成する工程と、
前記他のフォトレジストパターンをマスクとして前記導電性膜にエッチング処理を施すことにより、前記第１電極を覆う前記導電性膜の部分をキャパシタの第２電極として形成するとともに、前記コントロールゲート電極の両側壁にサイドウォール状の導電性膜を形成する工程と
を備え、
前記メモリゲート電極を形成する工程は、前記コントロールゲート電極の両側壁に位置する前記サイドウォール状の導電性膜のうち、前記他方側の側壁に位置する前記サイドウォール状の導電性膜を除去し、前記一方側の側壁に位置する前記サイドウォール状の導電性膜を前記コントロールゲート電極とする工程を含み、
前記金属シリサイド膜を形成する工程は、前記第２電極の表面および前記コンタクト部の表面に前記金属シリサイド膜を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項６】
前記金属シリサイド膜はコバルトシリサイド膜を含む、請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、スプリットゲート型のＭＯＮＯＳ構造のフラッシュメモリを備えた半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
不揮発性の半導体メモリとしてフラッシュメモリが広く使われている。そのようなフラッシュメモリの一種に、スプリットゲート型のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を採用したフラッシュメモリがある。この種のフラッシュメモリのメモリセルトランジスタでは、メモリセルを動作させるメモリゲート電極と、メモリセルの選択を行うコントロールゲート電極とが分かれている。メモリゲート電極は、コントロールゲート電極の側壁に、電荷を保持する絶縁膜を介在させてサイドウォール状に形成されている。
【０００３】
次に、この種のフラッシュメモリの動作の一例について説明する。書き込みは、いわゆるＳＳＩ（Source Side Injection）方式によって行われる。すなわち、ドレイン領域からソース領域へ流れる電子が加速されて発生したホットレクトロンを、メモリゲート電極の直下に位置する、電荷を保持する絶縁膜中に注入することによって書き込みが行われる。ホットエレクトロンが電荷を保持する絶縁膜中に注入されることで、メモリゲート電極のしきい値電圧が上昇することになる。
【０００４】
一方、消去は、バンド間トンネル現象（ＢＴＢＴ（Band To Band Tunneling）消去）によって行われる。すなわち、メモリゲート電極の直下に位置するメモリソース領域の端部近傍において生成するホールを、電荷を保持する絶縁膜へ注入することによって消去が行われる。ホットエレクトロンの注入によって上昇したメモリゲート電極のしきい値電圧が、ホールの注入によって引き下げられることになる。
【０００５】
読み出しは、しきい値電圧として、書き込み状態のメモリゲート電極のしきい値電圧と、消去状態のメモリゲート電極のしきい値電圧との中間の電圧をメモリゲート電極に印加することによって、書き込み状態か消去状態かが判別されることになる。なお、スプリットゲート型のＭＯＮＯＳ構造のフラッシュメモリを開示した文献として、特許文献１，２，３がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２２２９３８号公報
【特許文献２】特開２０１１−１０３４０１号公報
【特許文献３】特開２０１０−６７６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したスプリットゲート型のＭＯＮＯＳ構造のフラッシュメモリでは、次のような問題点があった。
【０００８】
フラッシュメモリの書き込み動作では、通常、コントロールゲート電極には１Ｖ程度の電圧が印加され、メモリゲート電極には１１Ｖ程度の電圧が印加される。このため、コントロールゲート電極とメモリゲート電極との間は、ＯＮＯ膜等の絶縁膜を介して１０Ｖ程度の電位差が生じることになり、コントロールゲート電極とメモリゲート電極との間は、１０Ｖを超える耐圧が必要になる。この耐圧を確保するために、特許文献１に開示されたプリットゲート型のＭＯＮＯＳ構造のフラッシュメモリでは、コントロールゲート電極の上面をシリコン窒化膜によって覆う構造（ＳｉＮＣＡＰ構造）が提案されている。
【０００９】
一方、スプリットゲート型のＭＯＮＯＳ構造のフラッシュメモリの場合、そのアレイを制御するために、コントロールゲート電極とメモリゲート電極をシリサイド化することで、低抵抗にし、読み出しのアクセスタイムがＲＣ時定数の影響を受けないレベルにすることが必要とされる。コントロールゲート電極の抵抗を下げてフラッシュメモリの動作速度を上げるために、コントロールゲート電極に金属シリサイドを形成する手法がある。金属シリサイドは、金属とシリコンとを反応させることによって自己整合的に形成される。
【００１０】
この手法はサリサイド法と称されている。ところが、上述したフラッシュメモリでは、ＳｉＮＣＡＰ構造が採用されて、コントロールゲート電極の上面がシリコン窒化膜によって覆われているために、金属シリサイドを形成することができない。
【００１１】
従来では、上記配線（コントロールゲート電極を含む配線とメモリゲート電極を含む配線）のショートを回避するために、コントロールゲート電極のみにＳｉＮＣＡＰ構造を適用することで、シリサイド化しない構造が採用されていた。そして、シリサイド化させない構造に起因するＲＣ時定数の影響を、コントロールゲート電極を含む配線の長さ（アレイ横断長）を短くすることで回避していた。
【００１２】
一方、コントロールゲート電極の上面を覆うシリコン窒化膜をなくしてしまうと、金属シリサイドを形成する際に、コントロールゲート電極に形成される金属シリサイドと、メモリゲート電極に形成される金属シリサイドとが繋がってしまい、電気的に短絡することが想定される。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態に係る半導体装置の製造方法では、コントロールゲート電極の上面を覆う第１被覆膜のうち、ゲート長方向の途中の位置から一方側に延在する第１被覆膜の第１部分を覆い、ゲート長方向の途中の位置から一方側とは反対の他方側に延在する第１被覆膜の第２部分を露出するフォトレジストパターンをマスクとして、エッチング処理を施すことにより、第１被覆膜の第１部分を残して第２部分を除去し、コントロールゲート電極の上面を露出する工程と、露出したコントロールゲート電極の上面およびメモリゲート電極の表面を含む所定の表面に金属シリサイド膜を形成する工程とを備えている。
【発明の効果】
【００１５】
一実施の形態に係る半導体装置の製造方法によれば、コントロールゲート電極とメモリゲート電極とが電気的に短絡するのを防止することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る半導体装置の製造フローを示す図である。
【図２】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す平面図である。
【図１３】同実施の形態において、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、図１２に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】同実施の形態において、メモリセルトランジスタの動作を説明するための図である。
【図１６】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す平面図である。
【図２８】同実施の形態において、図２７に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。
【図２９】同実施の形態において、図２７に示す断面線ＸＸＩＸ−ＸＸＩＸにおける断面図である。
【図３０】実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１７】
実施の形態１
フラッシュメモリを備えた半導体装置の製造方法として、まず、図１に示すフローチャートにしたがって説明する。ステップＳ１では、メモリセルトランジスタのコントロールゲート電極となるポリシリコン膜が形成される。次に、ステップＳ２では、ポリシリコン膜を覆うようにシリコン窒化膜が形成される。次に、ステップＳ３では、シリコン窒化膜およびポリシリコン膜をパターニングすることによって、メモリセルトランジスタのコントロールゲート電極が形成される。
【００１８】
次に、ステップＳ４では、コントロールゲート電極の側壁にメモリゲート電極が形成される。次に、ステップＳ５では、所定のフォトレジストパターンをマスクとして所定導電型の不純物を注入することにより、メモリドレイン領域が形成される。次に、ステップＳ６では、そのフォトレジストパターンをマスクとしてエッチング処理を施すことによって、コントロールゲート電極上のシリコン窒化膜が部分的に除去される。次に、ステップＳ７では、露出したコントロールゲート電極の表面と、メモリゲート電極の表面とに金属シリサイド膜が形成される。こうして、フラッシュメモリセルを備えた半導体装置における、メモリセルトランジスタの主要部分が形成される。
【００１９】
次に、本半導体装置の製造方法の一例について、具体的に説明する。図２に示すように、半導体基板ＳＢの主表面から所定の深さにわたり、素子分離絶縁膜ＴＢを形成することによって、素子形成領域として、メモリセルトランジスタが形成されるメモリセルトランジスタ領域ＴＲＲを含むメモリセル領域ＭＣＲと、周辺回路が形成される領域（図示せず）とが規定される。図２〜図９の各工程図において、メモリセル領域ＭＣＲでは、ワード線方向ＷＬＤの断面構造と、ワード線に略直交する方向ＳＬＤの断面構造とを示す。
【００２０】
次に、熱酸化処理を施すことによって、メモリセル領域ＭＣＲの半導体基板ＳＢの表面にゲート酸化膜ＧＺが形成される。次に、たとえば、化学気相成長法によって、ゲート酸化膜ＧＺを覆うように、コントロールゲート電極等となるポリシリコン膜ＴＳが形成される。次に、たとえば、化学気相成長法によって、そのポリシリコン膜ＴＳを覆うように、ＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜ＴＥが形成される。次に、たとえば、化学気相成長法によって、ＴＥＯＳ膜ＴＥを覆うように、シリコン窒化膜ＣＰが形成される。
【００２１】
次に、所定の写真製版処理を施すことにより、コントロールゲート電極をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをマスクとして。シリコン窒化膜ＣＰおよびポリシリコン膜ＴＳ等にエッチング処理を施すことにより、コントロールゲート電極ＣＧ（図３参照）が形成される。その後、フォトレジストパターンが除去されて、図３に示すように、コントロールゲート電極ＣＧを覆うシリコン窒化膜ＣＰが露出する。
【００２２】
次に、酸化処理と窒化処理等を繰り返すことによって、図４に示すように、コントロールゲート電極ＣＧを覆うように、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるＯＮＯ膜ＴＺが形成される。次に、図５に示すように、たとえば、化学気相成長法によって、そのＯＮＯ膜ＴＺを覆うように、ドープトポリシリコン膜ＤＴＳが形成される。
【００２３】
次に、そのドープトポリシリコン膜ＤＴＳの全面に異方性エッチング処理を施すことによって、図６に示すように、コントロールゲート電極ＣＧの側壁に位置するドープトポリシリコン膜ＤＴＳの部分を残して、コントロールゲート電極ＣＧの上面上等に位置するドープトポリシリコン膜ＤＴＳの部分が除去される。こうして、コントロールゲート電極ＣＧの側壁に、サイドウォールドープトポリシリコン膜ＳＷＤが形成される。
【００２４】
次に、図７に示すように、コントロールゲート電極ＣＧの両側壁にそれぞれに形成されたサイドウォールドープトポリシリコン膜ＳＷＤのうち、ゲート長方向の一方側に位置する側壁に形成されたサイドウォールドープトポリシリコン膜ＳＷＤを覆い、一方側と反対の他方側の側壁に形成されたサイドウォールドープトポリシリコン膜ＳＷＤを露出するフォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をマスクとして、エッチング処理を施すことにより、露出したサイドウォールドープトポリシリコン膜ＳＷＤが除去され、残されたサイドウォールドープトポリシリコン膜ＳＷＤによって、メモリゲート電極ＭＧが形成される。
【００２５】
なお、このとき、周辺回路領域ＰＥＲでは、フォトレジストパターンＰＲ１は、ゲート電極となるポリシリコン膜ＴＳ上にＴＥＯＳ膜ＴＥを介在させて位置するシリコン窒化膜ＣＰを覆うように形成される。また、フォトレジストパターンＰＲ１は、キャパシタが形成される領域（図示せず）およびコンタクト部が形成される領域（図示せず）も覆うように形成される。
【００２６】
次に、フォトレジストパターンＰＲ１が除去された後、図８に示すように、メモリセル領域ＭＣＲを覆う一方、周辺回路領域ＰＥＲを露出するととともに、キャパシタが形成される領域（図示せず）およびコンタクト部が形成される領域（図示せず）を露出するように、フォトレジストパターンＰＲ２が形成される。次に、そのフォトレジストパターンＰＲ２をマスクとして所定のエッチング処理を施すことにより、シリコン窒化膜ＣＰが除去される。その後、フォトレジストパターンＰＲ２が除去される。
【００２７】
次に、図９に示すように、周辺回路領域ＰＥＲにおいて、ゲート電極をパターニングするためのフォトレジストパターンＰＲ３が形成される。このとき、フォトレジストパターンＰＲ３は、メモリセル領域ＭＣＲを覆うとともに、キャパシタが形成される領域（図示せず）等を覆うように形成される。
【００２８】
次に、そのフォトレジストパターンＰＲ３をマスクとしてポリシリコン膜ＴＳに所定のエッチング処理を施すことにより、ゲート電極となるポリシリコン膜ＴＳがパターニングされる。次に、フォトレジストパターンＰＲ３が除去された後、パターニングされたポリシリコン膜ＴＳに酸化処理を施すことにより、側壁酸化膜ＳＯＦ（図１０参照）が形成される。このとき、メモリセル領域ＭＣＲに露出している半導体基板ＳＢの表面に酸化膜ＳＯＦＭ（図１０参照）が形成される。
【００２９】
次に、図１０に示すように、メモリセル領域ＭＣＲにおいて、ドレインとなる領域を露出するフォトレジストパターンＰＲ４が形成される。このとき、周辺回路領域ＰＥＲでは、パターニングされたポリシリコン膜ＴＳを覆うとともに、キャパシタが形成される領域（図示せず）等を覆うように形成される。そのフォトレジストパターンＰＲ４をマスクとして、所定の導電型の不純物を注入することにより、メモリドレイン領域ＭＤＲが形成される。次に、そのフォトレジストパターンＰＲ４をマスクとして、エッチング処理を施すことにより、露出しているシリコン窒化膜ＣＰの部分が除去される。このとき、半導体基板ＳＢの表面に酸化膜ＳＯＦＭが形成されていることで、シリコン窒化膜ＣＰを除去する際に、半導体基板ＳＢの表面がエッチング（突き抜け）されるのを防止することができる。その後、フォトレジストパターンＰＲ４が除去される。
【００３０】
次に、メモリゲート電極ＭＧ等をマスクとして、所定の導電型の不純物を注入することによって、メモリソース領域ＭＳＲ（図１１参照）が形成される。次に、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ等を覆うように、酸化膜等の絶縁膜（図示せず）が形成され、その絶縁膜の全面に異方性エッチングを施すことによって、コントロールゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁とにサイドウォール絶縁膜ＳＷＺ（図１１参照）が形成される。
【００３１】
次に、露出している半導体基板ＳＢの部分、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧ等を覆うように、たとえば、コバルト膜（図示せず）が形成される。次に、所定の温度のもとで熱処理を施すことによって、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれのポリシリコン膜中のシリコンとコバルトとを反応させるとともに、半導体基板ＳＢのシリコンとコバルトとを反応させて、コバルトシリサイド膜ＭＳＬ（図示せず）が形成される。その後、未反応のコバルト膜を除去することにより、図１１に示すように、コバルトシリサイド膜ＭＳＬが露出する。こうして、メモリセルトランジスタＭＣＴＲが形成される。
【００３２】
このとき、メモリゲート電極ＭＧ側の、コントロールゲート電極ＣＧの上面の部分にシリコン窒化膜ＣＰが残されている。これにより、コントロールゲート電極ＣＧの表面に形成されるコバルトシリサイド膜ＭＳＬと、メモリゲート電極ＭＧに形成されるコバルトシリサイド膜ＭＳＬとが繋がってしまい、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的に短絡してしまうのを阻止することができる。
【００３３】
その後、図１２、図１３および図１４に示すように、メモリセルトランジスタＭＣＴＲ等を覆うように、層間絶縁膜ＳＺ（図１３参照）が形成される。次に、その層間絶縁膜ＳＺに、メモリドレイン領域ＭＤＲに位置するコバルトシリサイド膜ＭＳＬの表面を露出するコンタクトホールＣＨと、コンタクト領域に位置するポリシリコン膜ＴＳ１に形成されたコバルトシリサイド膜ＭＳＬの表面を露出するコンタクトホールＣＨが形成される。
【００３４】
次に、そのコンタクトホールＣＨ内に、金属プラグＰＬＡ、ＰＬＢが形成される。次に、金属プラグＰＬＡに電気的に接続される配線ＭＡと、金属プラグＰＬＢに電気的に接続される配線ＭＢが形成される。その後、必要に応じて、上層の配線を含む多層配線構造（図示せず）が形成される。こうして、フラッシュメモリを備えた半導体装置の主要部分が形成される。
【００３５】
次に、上述した半導体装置におけるメモリセルトランジスタＭＣＴＲの動作について説明する。図１５に、書き込み、消去および読み出しの各動作を行う際に、ソース領域（メモリソース領域）ＳＲ、メモリゲート電極ＭＧ、コントロールゲート電極ＣＧおよびドレイン領域（メモリドレイン領域）ＤＲにそれぞれに印加される電圧値の一例を示す。
【００３６】
まず、書き込みでは、たとえば、ソース領域ＳＲに６Ｖ、メモリゲート電極ＭＧに１１Ｖ、コントロールゲート電極ＣＧに１．０Ｖ、ドレイン領域ＤＲに０．８Ｖがそれぞれ印加される。このとき、ドレイン領域からソース領域へ流れる電子が加速されることによって発生したホットレクトロンが、メモリゲート電極の直下に位置する、電荷を保持するＯＮＯ膜中に注入される。ホットエレクトロンがＯＮＯ膜中に注入されることで、メモリゲート電極のしきい値電圧が上昇することになる。
【００３７】
一方、消去では、たとえば、ソース領域に５Ｖ、メモリゲート電極に−６Ｖ、コントロールゲート電極とドレイン領域とに０Ｖがそれぞれ印加される。このとき、メモリゲート電極の直下に位置するメモリソース領域の端部近傍において生成するホールが、電荷を保持するＯＮＯ膜へ注入される。ホットエレクトロンの注入によって上昇したメモリゲート電極のしきい値電圧は、ＯＮＯ膜へホールが注入されることによって引き下げられることになる。
【００３８】
読み出しでは、メモリゲート電極に印加される電圧は、書き込み状態のメモリゲート電極のしきい値電圧と、消去状態のメモリゲート電極のしきい値電圧との中間の電圧が印加される。たとえば、メモリゲート電極に０Ｖが印加され、ソース領域に０Ｖ、コントロールゲート電極に１．５Ｖ、ドレイン領域に１．５Ｖがそれぞれ印加される。このとき、電流が流れるか否かによって、書き込み状態か消去状態かが判別されることになる。
【００３９】
上述したメモリセルトランジスタＭＣＴＲでは、メモリゲート電極ＭＧ側の、コントロールゲート電極ＣＧの上面の部分にシリコン窒化膜ＣＰが残されていることで、コバルトシリサイド膜ＭＳＬを形成する際に、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的に短絡するのを阻止しながら、フラッシュメモリの動作速度を向上させることができる。このことについて、比較例を交えて説明する。
【００４０】
比較例に係る半導体装置では、まず、図２〜図７に示す工程と同様の工程を経て、図１６に示される状態になる。ポリシリコン膜（図示せず）等のパターニングによって、半導体基板ＳＢＣの表面上にゲート酸化膜ＧＺＣを介在させてコントロールゲート電極ＣＧＣが形成される。コントロールゲート電極ＣＧＣの上面（全面）上には、ＴＥＯＳ膜ＴＥＣを介在させてシリコン窒化膜ＣＰＣが残されている。
【００４１】
そのコントロールゲート電極ＣＧ等を覆うように、ＯＮＯ膜とドープトポリシリコン膜（いずれも図示せず）が形成される。フォトレジストパターンＰＲ１Ｃをマスクとして、コントロールゲート電極ＣＧの一方の側壁に位置するドープトポリシリコン膜の部分とＯＮＯ膜の部分とが除去される。コントロールゲート電極の他方の側壁に、ＯＮＯ膜ＴＺＣを介在させて残されたドープトポリシリコン膜の部分によってメモリゲート電極ＭＧＣが形成される。
【００４２】
次に、図１７に示すように、フォトレジストパターンＰＲ４Ｃをマスクとして、所定の導電型の不純物を注入することによって、メモリドレイン領域ＭＤＲＣが形成される。その後、フォトレジストパターンＰＲ４Ｃが除去される。次に、メモリゲート電極ＭＧＣ等をマスクとして、所定の導電型の不純物を注入することによって、メモリソース領域ＭＳＲＣ（図１８参照）が形成される。次に、コントロールゲート電極ＣＧＣおよびメモリゲート電極ＭＧＣ等を覆うように、酸化膜等の絶縁膜（図示せず）が形成され、その絶縁膜の全面に異方性エッチングを施すことによって、コントロールゲート電極ＣＧＣの側壁とメモリゲート電極ＭＧＣの側壁とにサイドウォール絶縁膜ＳＷＺＣ（図１８参照）が形成される。
【００４３】
次に、露出している半導体基板ＳＢの部分、メモリゲート電極ＭＧＣおよびコントロールゲート電極ＣＧＣ等を覆うように、コバルト膜（図示せず）が形成される。次に、所定の温度のもとで熱処理を施すことによって、コントロールゲート電極ＣＧＣのポリシリコン膜中のシリコンとコバルトとを反応させるとともに、半導体基板ＳＢＣのシリコンとコバルトとを反応させて、コバルトシリサイド膜ＭＳＬＣ（図１８参照）が形成される。その後、未反応のコバルト膜を除去することにより、図１８に示すように、コバルトシリサイド膜ＭＳＬＣが露出する。こうして、比較例に係る半導体装置のメモリセルトランジスタの主要部分が形成される。
【００４４】
比較例に係る半導体装置のメモリセルトランジスタでは、コントロールゲート電極ＣＧＣの上面の全面を覆うようにシリコン窒化膜ＣＰＣが残されていることによって、コントロールゲート電極ＣＧＣの上面にはコバルトシリサイド膜が形成されない。このため、ＳｉＮＣＡＰ構造を採用したメモリセルトランジスタでは、メモリセルトランジスタの動作速度に影響を与えることになる。
【００４５】
一方、コントロールゲート電極ＣＧＣの上面を覆うシリコン窒化膜ＣＰＣをなくしてしまうと、コバルトシリサイドを形成する際に、コントロールゲート電極ＣＰＣに形成されるコバルトシリサイドと、メモリゲート電極ＭＧＣに形成されるコバルトシリサイドとが繋がってしまい、電気的に短絡してしまうことになる。
【００４６】
これに対して、上述した半導体装置では、コントロールゲート電極ＣＧの上面の全面を覆うシリコン窒化膜ＣＰのうち、メモリゲート電極ＭＧ側に位置するシリコン窒化膜ＣＰの部分が残されて、メモリゲート電極ＭＧ側とは反対側に位置するシリコン窒化膜ＣＰの部分が除去される。
【００４７】
これにより、コバルトシリサイド膜ＭＳＬを形成する際に、コバルトシリサイド膜が繋がってしまうのを、残されたシリコン窒化膜ＣＰの部分によって阻止して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的に短絡するのを防止することができる。そして、シリコン窒化膜ＣＰが除去されたコントロールゲート電極ＣＧの上面の部分には、コバルトシリサイド膜ＭＳＬが形成されて、コントロールゲート電極ＣＧの抵抗値を下げることができる。
【００４８】
その結果、フラッシュメモリのメモリセルトランジスタとして、ＳｉＮＣＡＰ構造を採用したメモリセルトランジスタの場合においても、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的に短絡するのを阻止しながら、フラッシュメモリの動作速度を向上させることができる。また、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧も確保することができる。
【００４９】
実施の形態２
前述した半導体装置では、メモリドレイン領域等を形成する際のフォトレジストパターンを適用して、コントロールゲート電極上のシリコン窒化膜を除去する場合について説明した。ここでは、周辺回路領域に形成される素子を形成する際のフォトレジストパターンを適用して、シリコン窒化膜を除去する場合について説明する。
【００５０】
前述した図２および図３に示す工程と同様の工程を経て、図１９に示すように、メモリセル領域ＭＣＲにおけるメモリセルトランジスタが形成されるメモリセルトランジスタ領域ＴＲＲでは、コントロールゲート電極ＣＧがパターニングされる。メモリセル領域ＭＣＲにおけるコンタクト部が形成される領域ＭＣＮＲでは、コントロールゲート電極ＣＧをなすポリシリコン膜と同じ層からなり、コンタクト部となるポリシリコン膜ＴＳ１のパターンが形成される。
【００５１】
一方、周辺回路領域ＰＥＲにおけるキャパシタが形成される領域ＣＡＲでは、コントロールゲート電極ＣＧをなすポリシリコン膜と同じ層からなり、キャパシタの一方の電極ＥＲとなるポリシリコン膜ＴＳ２のパターンが形成される。周辺回路領域ＰＥＲにおけるコンタクト部が形成される領域ＰＣＮＲでは、コントロールゲート電極ＣＧをなすポリシリコン膜と同じ層からなり、コンタクト部となるポリシリコン膜ＴＳ３のパターンが形成される。コントロールゲート電極ＣＧの上面上には、ＴＥＯＳ膜ＴＥを介在させてシリコン窒化膜ＣＰが残されている。また、ポリシリコン膜ＴＳ１、ＴＳ２、ＴＳ３のパターンの上面上にも、ＴＥＯＳ膜ＴＥを介在させてシリコン窒化膜ＣＰが残されている。なお、ＴＥＯＳ膜ＴＥはいずれも同じ層からなる膜であり、シリコン窒化膜ＣＰもいずれも同じ層からなる膜である。
【００５２】
次に、図２０に示すように、ポリシリコン膜ＴＳ１、ＴＳ２、ＴＳ３のパターンの上面上に残されたシリコン窒化膜ＣＰを除去する際のレジストパターンとして、コントロールゲート電極ＣＧの上面上に残されたシリコン窒化膜ＣＰを部分的に覆うフォトレジストパターンＰＲ５が形成される。次に、フォトレジストパターンＰＲ５をマスクとしてエッチング処理を施すことによって、露出しているシリコン窒化膜ＣＰが除去される。そして、シリコン窒化膜を除去することによって露出したＴＥＯＳ膜ＴＥが除去される。その後、フォトレジストパターンＰＲ５が除去される。
【００５３】
次に、図２０に示すように、コントロールゲート電極ＣＧ、ポリシリコン膜ＴＳ１、ＴＳ２、ＴＳ３のパターンを覆うように、ＯＮＯ膜ＴＺが形成される。次に、そのＯＮＯ膜ＴＺを覆うように、ドープトポリシリコン膜ＤＴＳが形成される。次に、図２２に示すように、キャパシタの一方の電極となるポリシリコン膜ＴＳ２を覆うドープトポリシリコン膜ＤＴＳの部分を他方の電極としてパターニングするためのフォトレジストパターンＰＲ６が形成される。
【００５４】
次に、フォトレジストパターンＰＲ６をマスクとしてエッチング処理を施すことにより、図２３に示すように、ドープトポリシリコン膜ＤＴＳのうち、コントロールゲート電極ＣＧの側壁に位置する部分（サイドウォールドープトポリシリコン膜ＳＷＤ）、ポリシリコン膜ＴＳ１、ＴＳ３の側壁に位置する部分（サイドウォールドープトポリシリコン膜ＳＷＤ）およびポリシリコン膜ＴＳ２を覆う部分（ドープトポリシリコン膜ＤＴＳ１）を残して、他の部分が除去される。その後、フォトレジストパターンＰＲ６が除去される。
【００５５】
次に、図２４に示すように、コントロールゲート電極ＣＧの両側壁に残されたドープトポリシリコン膜ＤＴＳのうち、一方の側壁に残されたドープトポリシリコン膜ＤＴＳの部分をメモリゲート電極として残すとともに、ポリシリコン膜ＴＳ２を覆うドープトポリシリコン膜の部分を他方の電極として残すためのフォトレジストパターンＰＲ７が形成される。
【００５６】
次に、そのフォトレジストパターンＰＲ７をマスクとしてエッチング処理を施すことにより、露出しているドープトポリシリコン膜ＤＴＳの部分が除去される。その後、フォトレジストパターンＰＲ７が除去される。その後、前述したのと同様に、所定の導電型の不純物を注入することにより、メモリセルトランジスタ領域ＴＲＲでは、メモリドレイン領域ＭＤＲとメモリソース領域ＭＳＲが形成される（図２５参照）。
【００５７】
次に、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ等を覆うように、酸化膜等の絶縁膜（図示せず）が形成され、その絶縁膜の全面に異方性エッチングを施すことによって、図２５に示すように、コントロールゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁とにサイドウォール絶縁膜ＳＷＺ（図１８参照）が形成される。このとき、コンタクト部となるポリシリコン膜ＴＳ１のパターンの側壁にもサイドウォール絶縁膜ＳＷＺが形成される。また、周辺回路領域ＰＥＲでは、キャパシタの側壁にサイドウォール絶縁膜ＳＷＺが形成され、コンタクト部となるポリシリコン膜ＴＳ３のパターンの側壁にもサイドウォール絶縁膜ＳＷＺが形成される。
【００５８】
次に、露出している半導体基板ＳＢの部分、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧ等を覆うように、コバルト膜（図示せず）が形成される。次に、所定の温度のもとで熱処理を施すことによって、コントロールゲート電極ＣＧのポリシリコン膜中のシリコンとコバルトとを反応させるとともに、半導体基板ＳＢのシリコンとコバルトとを反応させて、コバルトシリサイド膜ＭＳＬが形成される（図２６参照）。その後、未反応のコバルト膜を除去することにより、図２６に示すように、コバルトシリサイド膜ＭＳＬが露出する。
【００５９】
このとき、コンタクト部となるポリシリコン膜ＴＳ１の上面にもコバルトシリサイド膜ＭＳＬが形成される。また、周辺回路領域ＰＥＲでは、キャパシタの他方の電極となるドープトポリシリコン膜ＤＴＳ１の上面にコバルトシリサイド膜ＭＳＬが形成され、コンタクト部となるポリシリコン膜ＴＳ３の上面にもコバルトシリサイド膜ＭＳＬが形成される。このコバルトシリサイド膜を形成する工程では、すでに説明したように、コントロールゲート電極ＣＧ上に残されたシリコン窒化膜ＣＰの部分によって、コバルトシリサイド膜が繋がってしまうのを阻止することができる。
【００６０】
その後、図１３および図１４に示す工程と同様の工程を経て、半導体装置の主要部分が形成される。メモリセル領域ＭＣＲにおけるメモリセルトランジスタおよびコンタクト部の構造は、図１２〜図１４について説明した通りである。ここでは、周辺回路領域のキャパシタとそのキャパシタのコンタクト部の構造について簡単に説明する。
【００６１】
図２７、図２８および図２９に示すように、周辺回路領域のキャパシタでは、ポリシリコン膜ＴＳ１から形成された電極、ＯＮＯ膜ＴＺおよびドープトポリシリコン膜ＤＴＳ１から形成された電極を含むキャパシタが形成されている。ポリシリコン膜ＴＳ１から形成された電極には、金属プラグＰＬＣ１を介して配線ＭＣ１に電気的に接続されている。また、ドープトポリシリコン膜ＤＴＳ１から形成された電極は、金属プラグＰＬＣ２を介して配線ＫＣ２に電気的に接続されている。なお、図１９〜図２６にそれぞれ示す領域ＰＣＮＲの断面構造は、図２７に示す断面線ＸＸＶＩ（ＰＣＮＲ）−ＸＸＶＩ（ＰＣＮＲ）に対応する。
【００６２】
上述した半導体装置では、周辺回路領域にキャパシタおよびコンタクト部を形成する際に、シリコン窒化膜ＣＰを除去するためのフォトレジストパターンとして、コントロールゲート電極ＣＧの上面上に位置するシリコン窒化膜ＣＰの一部をも露出するフォトレジストパターンＰＲ３が形成される。これにより、新たなフォトマスクを追加することなく、コントロールゲート電極ＣＧの上面の一部を露出させることができ、その露出したコントロールゲート電極ＣＧの上面にコバルトシリサイド膜ＭＳＬを形成することができる。
【００６３】
一方、コントロールゲート電極ＣＧの上面に残されたシリコン窒化膜ＣＰによって、前述したように、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的に短絡するのを防止することができる。また、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧も確保することができる。
【００６４】
実施の形態３
実施の形態１では、コントロールゲート電極の上面に位置するシリコン窒化膜の一部を除去する際に、半導体基板の表面がエッチング（突き抜け）されることがあることを述べ、周辺トランジスタを形成する際の側壁酸化によって半導体基板の表面に形成される酸化膜が、その突き抜け防止に寄与することを述べた。ここでは、その突き抜けをさらに効果的に防止する方法について説明する。
【００６５】
前述した図２〜図７に示す工程と同様の工程を経て、図３０に示すように、コントロールゲート電極ＣＧの上面上に位置するシリコン窒化膜ＣＰの一部を露出するフォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をマスクとして、所定の導電型の不純物を注入することにより、メモリドレイン領域ＭＤＲが形成される。
【００６６】
次に、図３１に示すように、フォトレジストパターンＰＲ１および半導体基板ＳＢの表面等を覆うように、有機系反射防止膜ＡＲＢが塗布形成される。このとき、有機系反射防止膜ＡＲＢは塗布形成されることで、半導体基板ＳＢ（メモリドレイン領域ＭＤＲ）の表面を覆う有機系反射防止膜ＡＲＢの部分の膜厚（膜厚Ａ）は、シリコン窒化膜ＣＰの表面を覆う有機系反射防止膜ＡＲＢの部分の膜厚（膜厚Ｂ）よりも厚くなる。
【００６７】
次に、図３２に示すように、有機系反射防止膜ＡＲＢの全面にエッチング処理を施すことによって、シリコン窒化膜ＣＰの表面を露出させる。このとき、膜厚Ａが膜厚Ｂよりも厚いことで、半導体基板ＳＢ（メモリドレイン領域ＭＤＲ）の表面は、有機系反射防止膜ＡＲＢによって覆われた状態にある。
【００６８】
次に、フォトレジストパターンＰＲ１および有機系反射防止膜ＡＲＢをマスクとしてエッチング処理を施すことにより、露出しているシリコン窒化膜ＣＰの部分が除去される。このとき、半導体基板ＳＢ（メモリドレイン領域ＭＤＲ）の表面が、有機系反射防止膜ＡＲＢによって覆われていることで、メモリドレイン領域ＭＤＲが突き抜けてしまうのを確実に阻止することができる。その後、有機系反射防止膜ＡＲＢおよびフォトレジストパターンＰＲ１が除去される。
【００６９】
次に、図１１に示す工程と同様の工程を経て、露出したコントロールゲート電極ＣＧの部分の表面およびメモリゲート電極ＭＧの表面等にコバルトシリサイド膜（図示せず）が形成される。その後、図１３に示す工程と同様の工程を経て、半導体装置の主要部分が形成される。
【００７０】
上述した半導体装置では、実施の形態１において説明した効果に加えて、次のような効果が得られる。すなわち、コントロールゲート電極ＣＧの上面上に位置するシリコン窒化膜ＣＰの一部を除去する際に、半導体基板ＳＢ（メモリドレイン領域ＭＤＲ）の表面が、有機系反射防止膜ＡＲＢによって覆われている。これにより、エッチング処理によって、メモリドレイン領域ＭＤＲが突き抜けてしまうのを確実に阻止することができる。その結果、メモリセルトランジスタの動作を安定させることができる。
【００７１】
なお、シリコン窒化膜にエッチング処理を施す際の半導体基板の表面を保護する膜として、有機系反射防止膜ＡＲＢを例に挙げて説明したが、有機系反射防止膜に限られず、他の塗布系の膜を適用してもよい。また、上述した各半導体装置の製造方法では、金属シリサイド膜として、コバルトシリサイド膜を例に挙げて説明したが、コバルトシリサイド膜に限られるものではなく、他の金属シリサイド膜でもよい。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７３】
ＳＢ  半導体基板、ＭＣＲ  メモリセル領域、ＴＲＲ  メモリセルトランジスタ領域、ＰＥＲ  周辺回路領域、ＣＡＲ  キャパシタ領域、ＰＣＮＲ  コンタクト領域、ＰＥ  キャパシタ、ＷＬＤ  ワード線方向、ＳＬＤ  ワード線と直交する方向、ＧＺ  ゲート酸化膜、ＣＧ  コントロールゲート電極、ＴＺ  ＯＮＯ膜、ＭＧ  メモリゲート電極、ＭＳＲ  メモリソース領域、ＳＲ  ソース領域、ＭＤＲ  メモリドレイン領域、ＤＲ  ドレイン領域、ＭＣＴＲ  メモリセルトランジスタ、ＴＢ  トレンチ分離絶縁膜、ＴＳ  ポリシリコン膜、ＴＳ１  ポリシリコン膜、ＴＳ２  ポリシリコン膜、ＴＳ３  ポリシリコン膜、ＴＥ  ＴＥＯＳ膜、ＣＰ  シリコン窒化膜、ＤＴＳ  ドープトポリシリコン膜、ＤＴＳ１  ドープトポリシリコン膜、ＳＷＤ  サイドウォールドープトポリシリコン膜、ＳＷＺ  サイドウォール絶縁膜、ＭＳＬ  コバルトシリサイド膜、ＳＺ１  第１層間絶縁膜、ＣＨ  コンタクトホール、ＰＬＡ、ＰＬＢ、ＰＬＣ  金属プラグ、ＺＦ  絶縁膜、ＭＡ、ＭＢ、ＭＣ  配線、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５  フォトレジストパターン、ＡＲＢ  有機系反射防止膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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