(57)【要約】【課題】ＢｉＣＤＭＯＳデバイスの内部に異物が形成され、デバイスの動作に不具合を来たす不具合の発生を抑制する。【解決手段】半導体装置の製造方法において、まず主表面を有する半導体基板ＳＵＢが準備される。半導体基板ＳＵＢ内に埋め込まれるように埋め込み不純物領域ＳＢが形成される。半導体基板ＳＵＢの主表面上に絶縁膜が形成される。埋め込み不純物領域ＳＢ上における絶縁膜の少なくとも一部に開口部が形成される。開口部内の少なくとも一部を充填するように、導電性不純物を含むＰＳＧまたはＢＳＧである不純物酸化膜ＰＧが形成される。導電性不純物が埋め込み不純物領域ＳＢに達するように熱処理することにより、主表面から埋め込み不純物領域ＳＢに達する埋め込み不純物領域ＳＢの電位引き出し領域ＤＦＰが形成される。【選択図】図２
2013239619.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板を準備する工程と、
前記半導体基板内に埋め込まれるように埋め込み不純物領域を形成する工程と、
前記半導体基板の前記主表面上に絶縁膜を形成する工程と、
前記埋め込み不純物領域上における前記絶縁膜の少なくとも一部に開口部を形成する工程と、
前記開口部内の少なくとも一部を充填するように、導電性不純物を含むＰＳＧまたはＢＳＧである不純物酸化膜を形成する工程と、
前記導電性不純物が前記埋め込み不純物領域に達するように熱処理することにより、前記主表面から前記埋め込み不純物領域に達する前記埋め込み不純物領域の電位引き出し領域を形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記開口部を形成する工程においてはドライエッチング処理がなされる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口部を形成する工程においてはウェットエッチング処理がなされる、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物酸化膜を形成する工程の後、前記電位引き出し領域を形成する工程の前に、前記不純物酸化膜を覆うように保護膜を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記不純物酸化膜を形成する工程では、気相成長法を用いて前記不純物酸化膜を形成し、
前記不純物酸化膜を形成する工程には、前記導電性不純物を含むガスを前記主表面上に供給する工程を含み、
前記ガスを前記主表面上に供給する工程においては、前記ガスに含まれる前記導電性不純物の供給量を時間変化させる、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ガスを前記主表面上に供給する工程においては、前記ガスに含まれる前記導電性不純物の供給量を変化させることにより、前記電位引き出し領域は前記主表面に近い側において前記導電性不純物の濃度が前記主表面から遠い側における前記導電性不純物の濃度よりも低くなる、請求項５に記載の半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法を用いて形成される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、埋め込み不純物領域を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのいわゆるＬＤＤ（Lightly Doped Drain）構造を有する不純物領域をより安定にかつ簡単に形成する目的で、特開平１０−２７０５６９号公報（特許文献１）および特開平９−３６２４７号公報（特許文献２）においては、絶縁膜からの固相拡散によりＬＤＤ構造の不純物領域を形成している。
【０００３】
また、たとえば上記特許文献１および特開平１０−２０９２９３号公報（特許文献３）においては、ゲート電極への導電性不純物の導入が、ゲート電極の上面に接するように形成された絶縁膜からの固相拡散がなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２７０５６９号公報
【特許文献２】特開平９−３６２４７号公報
【特許文献３】特開平１０−２０９２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の各特許文献においては、固相拡散源としてＰＳＧ（Phospho Silicate Glass）膜が用いられている。しかしながら、たとえばアンチモンのｎ型埋め込み領域を有するＢｉＣＤＭＯＳ（Bipolar Complementary Double-Diffused Metal Oxide Semiconductor）デバイスにおいては従来、リンガラスの薄膜を固相拡散させることにより、当該ｎ型埋め込み領域からの電位の引き出し領域を形成している。リンガラスの薄膜を固相拡散させる場合、リンガラスが大気中の水分と反応してリン酸となり析出すれば、ＢｉＣＤＭＯＳデバイスの内部に異物が形成され、デバイスの動作に不具合を来たすなど、その信頼性が低下する可能性がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法において、まず主表面を有する半導体基板が準備される。半導体基板内に埋め込まれるように埋め込み不純物領域が形成される。半導体基板の主表面上に絶縁膜が形成される。埋め込み不純物領域上における絶縁膜の少なくとも一部に開口部が形成される。開口部内の少なくとも一部を充填するように、導電性不純物を含むＰＳＧまたはＢＳＧである不純物酸化膜が形成される。導電性不純物が埋め込み不純物領域に達するように熱処理することにより、主表面から埋め込み不純物領域に達する埋め込み不純物領域の電位引き出し領域が形成される。
【発明の効果】
【０００８】
一実施の形態によれば、リンガラスの代わりにＰＳＧまたはＢＳＧが形成されることにより、ＢｉＣＤＭＯＳデバイスの内部に異物が形成され、デバイスの動作に不具合を来たす不具合の発生を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置のチップレイアウトを示す概略平面図である。
【図２】一実施の形態の半導体装置のＶＤＭＯＳトランジスタとＭＯＳキャパシタとの構成を示す概略断面図である。
【図３】図２の構成を有する半導体装置の製法の第１工程を示す概略断面図である。
【図４】図２の構成を有する半導体装置の製法の第２工程を示す概略断面図である。
【図５】図２の構成を有する半導体装置の製法の第３工程を示す概略断面図である。
【図６】図２の構成を有する半導体装置の製法の第４工程を示す概略断面図である。
【図７】図２の構成を有する半導体装置の製法の第５工程を示す概略断面図である。
【図８】図２の構成を有する半導体装置の製法の第６工程を示す概略断面図である。
【図９】図２の構成を有する半導体装置の製法の第７工程を示す概略断面図である。
【図１０】図２の構成を有する半導体装置の製法の第８工程を示す概略断面図である。
【図１１】図２の構成を有する半導体装置の製法の第９工程を示す概略断面図である。
【図１２】図２の構成を有する半導体装置の製法の第１０工程を示す概略断面図である。
【図１３】実施の形態２の半導体装置の製法の第１工程を示す概略断面図である。
【図１４】実施の形態２の半導体装置の製法の第２工程を示す概略断面図である。
【図１５】実施の形態２の半導体装置の製法の第３工程を示す概略断面図である。
【図１６】実施の形態２の半導体装置の製法の第４工程を示す概略断面図である。
【図１７】実施の形態３の半導体装置の製法の第１工程を示す概略断面図である。
【図１８】実施の形態３の半導体装置の製法の第２工程を示す概略断面図である。
【図１９】実施の形態４の半導体装置の製法の第１工程を示す概略断面図である。
【図２０】実施の形態４の半導体装置の製法の第２工程を示す概略断面図である。
【図２１】実施の形態５の半導体装置の製法の第１工程を示す概略断面図である。
【図２２】実施の形態５の半導体装置の製法の第２工程を示す概略断面図である。
【図２３】実施の形態５の半導体装置の製法の第３工程を示す概略断面図である。
【図２４】実施の形態６の半導体装置の製法の第１工程を示す概略断面図である。
【図２５】実施の形態６の半導体装置の製法の第２工程を示す概略断面図である。
【図２６】実施の形態６の半導体装置の製法の第３工程を示す概略断面図である。
【図２７】一実施の形態の製法の要点を示す概略断面図である。
【発明を実施するための形態】
【００１０】
（実施の形態１）
まず、一実施の形態が用いられる半導体装置について、図１を用いて説明する。
【００１１】
図１を参照して、一実施の形態の半導体装置ＤＥＶは、たとえばシリコンの単結晶からなる半導体基板ＳＵＢのチップに形成されている。半導体装置ＤＥＶの形成される半導体基板ＳＵＢには、平面視において前段回路、Ｌｏｇiｃ部、出力段ドライバ、などが図１に示すようなレイアウトで配置されている。このうち出力段ドライバとしては、高耐圧素子としてのＶＤＭＯＳ（Vertical Double Diffused Metal Oxide Semiconductor）トランジスタ１および発振回路などに用いるＭＯＳキャパシタ２が形成されている。
【００１２】
図２（Ａ）、（Ｂ）を参照して、半導体基板ＳＵＢの内部には、ｐ型不純物領域ＰＳＲと、ｎ型エピタキシャル層ＥＰＮとを有している。ＶＤＭＯＳトランジスタ１は半導体基板ＳＵＢのＶＤＭＯＳ部に、ＭＯＳキャパシタ２は半導体基板ＳＵＢのＭＯＳキャパシタ部に、それぞれ形成されている。ＶＤＭＯＳトランジスタ１はｎ型埋め込み領域ＳＢを有している。ｎ型埋め込み領域ＳＢは、たとえばアンチモンなどのｎ型の導電性不純物が拡散されることにより構成されている。ｎ型埋め込み領域ＳＢは、ｐ型不純物領域ＰＳＲとｎ型エピタキシャル層ＥＰＮとを跨ぐように、半導体基板ＳＵＢ内に埋め込まれるように形成されている。
【００１３】
ＶＤＭＯＳ部における半導体基板ＳＵＢのｎ型エピタキシャル層ＥＰＮ側の主表面から、ｎ型エピタキシャル層ＥＰＮを貫通してｎ型埋め込み領域ＳＢに達するようにｎ型拡散領域ＤＦＰが形成されている。ｎ型拡散領域ＤＦＰには、たとえばリンの不純物が拡散したものが含まれている。
【００１４】
半導体基板ＳＵＢのＶＤＭＯＳ部におけるｎ型エピタキシャル層ＥＰＮ側の主表面には、複数のｐ型拡散領域ＰＰＲが互いに間隔をあけて形成されており、ｐ型拡散領域ＰＰＲ内の半導体基板ＳＵＢの主表面には、ｎ型領域ＮＲとｐ型領域ＰＲとが図２（Ａ）のように互いに接しながら隣り合うように形成されている。そして互いに隣り合う１対のｐ型拡散領域ＰＰＲを跨ぐように、半導体基板ＳＵＢのＶＤＭＯＳ部におけるｎ型エピタキシャル層ＥＰＮ側の主表面には、たとえば多結晶シリコンからなるゲート電極ＧＥおよびたとえばシリコン酸化膜からなるゲート絶縁膜が形成されている。ゲート絶縁膜は図２（Ａ）において図示されないが、ゲート電極ＧＥの下面に接するように、ｎ型エピタキシャル層ＥＰＮの主表面に形成されている。ゲート電極ＧＥ、ゲート絶縁膜およびこれらが跨ぐ１対のｐ型拡散領域ＰＰＲ（ｎ型領域ＮＲおよびｐ型領域ＰＲを含む）によりＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されており、ｐ型拡散領域ＰＰＲ（ｎ型領域ＮＲおよびｐ型領域ＰＲを含む）はソース／ドレイン領域として配置されている。
【００１５】
半導体基板ＳＵＢのＶＤＭＯＳ部におけるｎ型エピタキシャル層ＥＰＮ側の主表面のうち、ゲート電極ＧＥまたはｐ型拡散領域ＰＰＲが形成されない領域の大部分には、たとえばシリコン酸化膜からなる分離用絶縁膜ＬＳが形成されている。分離用絶縁膜ＬＳはたとえばシリコン酸化膜からなり、後述するＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成されている。
【００１６】
図２（Ａ）には示されないが実際にはＶＤＭＯＳ部には複数のＶＤＭＯＳトランジスタ１が形成されている。そして互いに隣り合う１対のＶＤＭＯＳトランジスタ１の間には分離用拡散領域ＢＲが形成されている。この分離用拡散領域ＢＲはたとえばボロンなどのｐ型の導電性不純物が拡散されることにより構成されており、半導体基板ＳＵＢの主表面から半導体基板ＳＵＢの内部に向けて延び、ｐ型不純物領域ＰＳＲとｎ型エピタキシャル層ＥＰＮとを跨ぐように形成されている。分離用拡散領域ＢＲは、これが形成される半導体基板ＳＵＢ（ｎ型エピタキシャル層ＥＰＮ）との間でｐｎ接合を形成することにより、半導体基板ＳＵＢの主表面に沿う（図の左右）方向に関して隣り合うＶＤＭＯＳトランジスタ同士を互いに絶縁する。また分離用拡散領域ＢＲの上面に接するように、アイランドＩＤと呼ばれるｐ型の不純物領域が形成されている。
【００１７】
以上のアイランドＩＤ、分離用絶縁膜ＬＳ、ゲート電極ＧＥを覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩにはｎ型拡散領域ＤＦＰおよびｐ型拡散領域ＰＰＲ（特にｎ型領域ＮＲおよびｐ型領域ＰＲ）の上において貫通孔が形成され、その貫通孔が金属などの導電材料で充填されることによりコンタクトＣＴが形成されている。コンタクトＣＴおよび層間絶縁膜ＩＩの上面に接する金属電極ＭＴＬが、ｎ型拡散領域ＤＦＰおよびｐ型拡散領域ＰＰＲと電気的に接続するように形成される。すなわちｎ型拡散領域ＤＦＰと電気的に接続するコンタクトＣＴおよび金属電極ＭＴＬは、ｎ型埋め込み領域ＳＢの電位を金属電極ＭＴＬの方（図の上方）に引き出すための電極として機能し、ｐ型拡散領域ＰＰＲと電気的に接続するコンタクトＣＴおよび金属電極ＭＴＬは、ＭＯＳＦＥＴのソース／ドレイン領域の電位を引き出すための電極として機能する。言い換えればｎ型拡散領域ＤＦＰは、ｎ型埋め込み領域ＳＢの電位を金属電極ＭＴＬの方へ引き出すための電位引き出し領域として機能する。
【００１８】
以上のｎ型埋め込み領域ＳＢ、ｎ型拡散領域ＤＦＰ、コンタクトＣＴ、金属電極ＭＴＬおよび、ゲート電極ＧＥとｐ型拡散領域ＰＰＲとを含むＭＯＳＦＥＴにより、ＶＤＭＯＳトランジスタ１が形成されている。
【００１９】
一方、ＭＯＳキャパシタ２も、ＶＤＭＯＳトランジスタ１と同様の配置および機能のｎ型埋め込み領域ＳＢおよびｎ型拡散領域ＤＦＰを有している。ＭＯＳキャパシタ部の分離用拡散領域ＢＲ、アイランドＩＤ、分離用絶縁膜ＬＳの配置および機能も、ＶＤＭＯＳ部のそれらと同様である。そしてｎ型拡散領域ＤＦＰの上面に接するように、たとえば多結晶シリコンからなるゲート電極ＧＥおよびゲート絶縁膜が形成されている。ゲート絶縁膜は図２（Ｂ）において図示されないが、ゲート電極ＧＥの下面およびｎ型拡散領域ＤＦＰの上面に接するように（ゲート電極ＧＥとｎ型拡散領域ＤＦＰとの間に）形成されている。
【００２０】
ｎ型拡散領域ＤＦＰの上面が分離用絶縁膜ＬＳに覆われず露出した部分が、コンタクトＣＴおよび金属電極ＭＴＬに接続されることにより、当該金属電極ＭＴＬとｎ型拡散領域ＤＦＰとが電気的に接続されている。言い換えれば、金属電極ＭＴＬは、ＭＯＳキャパシタ２のｎ型埋め込み領域ＳＢの電位を引き出すための電極である。
【００２１】
次に、図３〜図１２を参照しながら、図１および図２の半導体装置ＤＥＶの製造方法について説明する。なお図３（Ａ）〜図１２（Ａ）は図２（Ａ）のＶＤＭＯＳ部における製造工程を示し、図３（Ｂ）〜図１２（Ｂ）は図２（Ｂ）のＭＯＳキャパシタ部における製造工程を示す。
【００２２】
図３（Ａ）、（Ｂ）を参照して、まず主表面を有し、たとえばｐ型の不純物が含まれるｐ型不純物領域ＰＳＲを有するシリコンの単結晶の半導体基板ＳＵＢが準備される。通常の写真製版技術（露光および現像）およびウェットエッチング技術により熱酸化膜（図示せず）のパターンが形成される。この熱酸化膜のパターンを用いて、通常のイオン注入技術により、半導体基板ＳＵＢの主表面に、アンチモンなどのｎ型不純物領域を含むｎ型領域ＳＢが形成され、その後、通常の熱拡散処理によりｎ型領域ＳＢに含まれる不純物が拡散される。
【００２３】
熱酸化膜のパターンを除去した後、通常の写真製版技術およびウェットエッチング技術により再度熱酸化膜のパターンを形成し（図示せず）、この熱酸化膜のパターンを用いて、通常のイオン注入技術により、半導体基板ＳＵＢの主表面に、ボロンなどのｐ型不純物領域を含むｐ型領域ＢＲが形成される。その後、通常の熱拡散処理によりｎ型領域ＳＢおよびｐ型領域ＢＲに含まれる不純物が拡散され、ｎ型領域ＳＢおよびｐ型領域ＢＲが拡張する。その後、図示されない熱酸化膜のパターンは除去される。
【００２４】
図４（Ａ）、（Ｂ）を参照して、図３の半導体基板ＳＵＢを覆うように、シリコンからなるｎ型のエピタキシャル層ＥＰＮが形成される。このとき熱履歴により、図３の工程において形成されたｎ型領域ＳＢおよびｐ型領域ＢＲはｎ型エピタキシャル層ＥＰＮの内部にも拡散される。このようにして、ｐ型不純物領域ＰＳＲとｎ型エピタキシャル層ＥＰＮとを跨ぐようにｎ型領域ＳＢおよびｐ型領域ＢＲが形成される。これらの領域ＳＢ，ＢＲは半導体基板ＳＵＢ内に埋め込まれるように形成され、ｎ型埋め込み領域ＳＢ（埋め込み不純物領域）および分離用拡散領域ＢＲが形成される。
【００２５】
図５（Ａ）、（Ｂ）を参照して、図４のｎ型エピタキシャル層ＥＰＮの上面を覆うように（半導体基板ＳＵＢの主表面上に）、たとえばシリコン酸化膜などの熱酸化膜ＯＸ（絶縁膜）が形成される。
【００２６】
図６（Ａ）、（Ｂ）を参照して、通常の写真製版技術およびウェットエッチング処理により、ｎ型埋め込み領域ＳＢの上における熱酸化膜ＯＸの少なくとも一部に開口部ＣＶが形成される。ここではＶＤＭＯＳ部のｎ型埋め込み領域ＳＢの両端部の上、およびＭＯＳキャパシタ部のｎ型埋め込み領域ＳＢの上のほぼ全体に開口部ＣＶが形成される。
【００２７】
図７（Ａ）、（Ｂ）を参照して、熱酸化膜ＯＸの上面および開口部ＣＶの内壁面を覆うように、たとえばＰＳＧ膜ＰＧ（不純物酸化膜）が形成される。このＰＳＧ膜ＰＧはリン（導電性不純物）を含んでおり、リンの固相拡散源として形成される。ＰＳＧ膜ＰＧは、開口部ＣＶ内の少なくとも一部（ここでは内壁面すなわち側面および底面）を充填する不純物酸化膜として、たとえば通常のＣＶＤ（Chemical Vapor Deposition）法などの気相成長法により形成される。
【００２８】
図８（Ａ）、（Ｂ）を参照して、通常の熱処理により、図７（Ａ）、（Ｂ）のＰＳＧ膜ＰＧに含まれる導電性不純物がｎ型エピタキシャル層ＥＰＮの主表面からｎ型埋め込み領域ＳＢに達するように、ｎ型エピタキシャル層ＥＰＮ内を拡散する。この処理により、半導体基板ＳＵＢの（図の上側の）主表面からｎ型埋め込み領域ＳＢに達するｎ型拡散領域ＤＦＰが形成される。このｎ型拡散領域ＤＦＰは、ｎ型埋め込み領域ＳＢの電位を（図の上側の）主表面から引き出すための電位引き出し領域である。
【００２９】
図９（Ａ）、（Ｂ）を参照して、通常のエッチング技術により、ｎ型エピタキシャル層ＥＰＮの上側の主表面が露出するように、熱酸化膜ＯＸおよびＰＳＧ膜ＰＧが除去される。
【００３０】
図１０（Ａ）、（Ｂ）を参照して、通常の写真製版技術およびイオン注入技術により、分離用拡散領域ＢＲ上に（分離用拡散領域ＢＲの上面に接するように）ｐ型不純物を含むアイランドＩＤと呼ばれる領域が形成される。アイランドＩＤを形成するために形成された図示されないパターンが除去された後、通常のＬＯＣＯＳ法により、分離用絶縁膜ＬＳが形成される。
【００３１】
ＬＯＣＯＳ法について、具体的には、たとえばｎ型エピタキシャル層ＥＰＮの主表面上に通常のＣＶＤ法によりシリコン酸化膜およびシリコン窒化膜をこの順に形成した後、通常の写真製版技術およびエッチング技術によりシリコン窒化膜がパターニングされる。次にシリコン窒化膜のパターンをマスクとして、パターニングによりシリコン窒化膜が除去された領域の真下のシリコン酸化膜が熱拡散により膨張する。この処理により、他の領域よりも厚い分離用絶縁膜ＬＳが形成される。なお分離用絶縁膜ＬＳ以外の（分離用絶縁膜ＬＳよりも薄い）シリコン酸化膜およびその真上のシリコン窒化膜は、後に除去される。
【００３２】
図１１（Ａ）、（Ｂ）を参照して、通常の熱酸化法、ＣＶＤ法、写真製版技術およびエッチング技術により、ゲート絶縁膜（図示せず）およびゲート電極ＧＥのパターンが、互いに間隔をあけて複数形成される。
【００３３】
図１２（Ａ）、（Ｂ）を参照して、通常の写真製版技術およびイオン注入技術により、選択的なイオン注入を繰り返してｐ型拡散領域ＰＰＲ、ｎ型領域ＮＲおよびｐ型領域ＰＲが形成される。
【００３４】
図２（Ａ）、（Ｂ）を参照して、通常の成膜技術により図１２（Ａ）、（Ｂ）の最上面を覆うように層間絶縁膜ＩＩが形成され、その層間絶縁膜ＩＩの所望の場所にコンタクトＣＴが形成される。コンタクトＣＴは層間絶縁膜ＩＩの内部の溝に導電層が充填されることにより形成される。その後一般公知の技術により、コンタクトＣＴの上面を覆う（上面に接する）ように金属電極ＭＴＬが形成される。以上の工程により図２に示す一実施の形態の半導体装置ＤＥＶを構成するＶＤＭＯＳトランジスタ１およびＭＯＳキャパシタ２が形成される。
【００３５】
なお、図７の工程においてはｎ型の埋め込み領域ＳＢに達するｎ型の導電性不純物領域を形成するためにリンの不純物イオンを含む不純物酸化膜が形成される。しかしたとえばｐ型の埋め込み領域に達するｐ型の導電性不純物領域を形成する場合には、たとえば導電性不純物としてボロンを含むＢＳＧ（Boron Silicate Glass）膜などの不純物酸化膜が形成されてもよい。以上のように、図７の工程においては、開口部ＣＶの少なくとも一部を充填するように、リンまたはボロン（導電性不純物）を含むＰＳＧ膜ＰＧまたはＢＳＧ膜である不純物酸化膜が形成される。
【００３６】
次に一実施の形態の作用効果について説明する。
一実施の形態においては、ｎ型埋め込み領域ＳＢからの電位の引き出し領域（ｎ型拡散領域ＤＦＰ）を形成するために、リンガラスの薄膜を固相拡散させる代わりに、ＰＳＧの薄膜を固相拡散させている。したがって、リンガラスの薄膜を固相拡散させる場合に起こりうる、リンガラスが大気中の水分と反応してリン酸となり析出することによる不具合を抑制することができる。
【００３７】
またＰＳＧ膜ＰＧ中のリン（導電性不純物）を固相拡散させる一実施の形態においては、たとえばリンガラスの薄膜を固相拡散させる場合に比べて、形成されるｎ型拡散領域ＤＦＰ中のリンの濃度の制御が容易に行なえる。
【００３８】
さらに、たとえばリンガラスの薄膜がバッチ式拡散炉により形成されると、形成される薄膜の厚みが、半導体基板ＳＵＢの主表面に関する中央部と外周部とで大きく異なるなど、膜厚の均一性が悪くなる可能性がある。しかしＰＳＧ膜ＰＧを形成することにより、リンガラスを形成する場合に比べて膜厚の均一性が改善される。
【００３９】
なお以上はＰＳＧ膜ＰＧを用いた固相拡散についての作用効果を説明しているが、ＢＳＧ膜を用いた固相拡散においても、同様の作用効果を奏することができる。
【００４０】
（実施の形態２）
図１３（Ａ）、（Ｂ）を参照して、本実施の形態においては、図６（Ａ）、（Ｂ）の熱酸化膜ＯＸに開口部ＣＶを形成する工程において、ウェットエッチング処理の代わりにドライエッチング処理がなされている点において、実施の形態１と異なっている。その結果、開口部ＣＶはｎ型エピタキシャル層ＥＰＮの一部をエッチングするように、熱酸化膜ＯＸとｎ型エピタキシャル層ＥＰＮとの境界よりも深いところにまで形成され、開口部ＣＶの底面とｎ型エピタキシャル層ＥＰＮの表面との間に段差が形成される。一方図６（Ａ）、（Ｂ）のようにウェットエッチング処理がなされた場合は上記のような段差は形成されず、開口部ＣＶの底面とｎ型エピタキシャル層ＥＰＮの表面とはほぼ同じ高さ（ツライチ）となるように開口部ＣＶが形成されている。
【００４１】
図１４〜図１６の各（Ａ）、（Ｂ）は、実施の形態１の図７〜図９の各（Ａ）、（Ｂ）と同様の処理を行なった態様に対応する。その後の各工程については省略されている。
【００４２】
本実施の形態においても、基本的に実施の形態１と同様の作用効果を得ることができる。それに加えて、本実施の形態においては開口部ＣＶがドライエッチング処理により形成される。このため、たとえば枚葉処理の際にウェットエッチング処理がなされた場合に起こりうる、当該枚葉処理を行なう装置を構成する部材の材質に起因する半導体基板ＳＵＢの汚染を抑制することができる。
【００４３】
（実施の形態３）
図１７（Ａ）、（Ｂ）を参照して、本実施の形態においては、図１４（Ａ）、（Ｂ）の不純物酸化膜としてのＰＳＧ膜ＰＧを形成する工程の後、図１５（Ａ）、（Ｂ）のｎ型拡散領域ＤＦＰを形成する工程の前に、ＰＳＧ膜ＰＧを覆うように保護膜ＩＩＣが形成される工程を有する点において、実施の形態２と異なっている。保護膜ＩＩＣは、たとえば通常のＣＶＤ法によって形成されたシリコン酸化膜であることが好ましく、保護膜ＩＩＣはバッチ式拡散炉において（複数の半導体基板ＳＵＢを同時に処理するいわゆるバッチ式により）形成される。
【００４４】
図１８（Ａ）、（Ｂ）を参照して、保護膜ＩＩＣが形成された後に、図１５（Ａ）、（Ｂ）に示す工程と同様の熱拡散処理が行なわれる。具体的には、ＰＳＧ膜ＰＧのリンが拡散することによりｎ型埋め込み領域ＳＢが形成される。
【００４５】
これ以外の工程においては実施の形態２と同様であるため、ここではその記載を省略する。
【００４６】
本実施の形態においても、基本的に実施の形態１，２と同様の作用効果を得ることができるが、本実施の形態においてはさらに以下に述べる作用効果を得ることができる。
【００４７】
たとえば図１４のようにＰＳＧ膜ＰＧが形成された直後に図１５の熱処理（熱拡散）がなされれば、ＰＳＧ膜中の導電性不純物（リン）がＰＳＧ膜の外に飛散し、処理用の装置の内壁面に付着する現象が発生する可能性がある。このように装置の内壁面に付着した導電性不純物は、後に半導体基板ＳＵＢの主表面上に落下することなどにより半導体基板ＳＵＢを汚染させる可能性がある。
【００４８】
そこで本実施の形態のようにＰＳＧ膜ＰＧの上面が保護膜ＩＩＣに覆われることが好ましい。このようにすれば、図１８（Ａ）、（Ｂ）に示す後工程としての熱処理の際に、ＰＳＧ膜ＰＧの上面を覆う保護膜ＩＩＣが、ＰＳＧ膜ＰＧ中の導電性不純物などの成分が上方へ抜け出すことを抑制する効果を発揮する。このため処理装置の内壁面および処理対象物の半導体基板ＳＵＢの、ＰＳＧ膜ＰＧ中の導電性不純物による汚染を抑制することができる。
【００４９】
したがって上記においては保護膜ＩＩＣは絶縁膜（シリコン酸化膜）としているが、保護膜ＩＩＣは上記のＰＳＧ膜ＰＧの導電性不純物がＰＳＧ膜ＰＧから上方へ逃げる不具合を抑制する役割を有する任意の材質であってもよい。すなわち保護膜ＩＩＣはたとえば導電膜であってもよい。
【００５０】
なおＰＳＧ膜ＰＧの代わりにＢＳＧ膜が形成された場合に、保護膜ＩＩＣを上記と同様に形成した場合においても、同様の作用効果を奏することができる。
【００５１】
（実施の形態４）
実施の形態３は図１７においては図１４に示す、ドライエッチング処理により開口部ＣＶが形成された場合の態様を示しているが、本実施の形態においては図７に示す、ウェットエッチング処理により開口部ＣＶが形成された場合において、実施の形態３と同様に保護膜ＩＩＣを形成している。図１９、図２０は基本的に図１７、図１８と同様の処理を示しているが、図１７、図１８においては（実施の形態２と同様に）開口部ＣＶがドライエッチング処理によって形成されているのに対し、図１９、図２０においては（実施の形態１と同様に）開口部ＣＶがウェットエッチング処理によって形成されている。以上の点において、実施の形態４は実施の形態３と異なっている。
【００５２】
当該枚葉処理を行なう装置を構成する部材の材質が、処理を行なう装置の内部を汚染させる懸念のない材質である場合においては、本実施の形態のようにウェットエッチング処理によって開口部ＣＶが形成されてもよい。
【００５３】
（実施の形態５）
図２１（Ａ）、（Ｂ）を参照して、たとえば実施の形態１の図３〜図６に示す各処理がなされた後、ＣＶＤ法などの気相成長法によりリンの固相拡散源としてＰＳＧ膜ＰＧが形成される。すなわちＰＳＧ膜ＰＧを形成する際には、半導体基板ＳＵＢの主表面上（図の熱酸化膜ＯＸの上方）に、リンの導電性不純物を含むガスが供給される。ここで、ＣＶＤ法の処理のため導電性不純物を含むガスが供給される工程においては、ガスの供給量、特にガスに含まれる導電性不純物の供給量が時間変化される。
【００５４】
その結果、形成されるＰＳＧ膜ＰＧには濃度勾配が設けられる。具体的には、たとえばＣＶＤ法の処理を行なう際のガスの供給量を漸次減少させる場合には、形成されるＰＳＧ膜ＰＧは、比較的濃度の低い低濃度ＰＳＧ領域ＰＧ１と、低濃度ＰＳＧ領域ＰＧ１に比べて濃度の高い高濃度ＰＳＧ領域ＰＧ２とを有するように形成される。
【００５５】
ここでは説明を容易にするために、あたかも濃度が異なる２種類の領域が形成されるように示されるが、実際には図２１（Ａ）、（Ｂ）のようにガス（ガスに含まれる導電性不純物）の供給量を漸次減少させた場合には、ＰＳＧ膜ＰＧはその厚み方向に関する上側（低濃度ＰＳＧ領域ＰＧ１側）から下側（高濃度ＰＳＧ領域ＰＧ２側）に向けてその濃度が漸次増加するように形成される。
【００５６】
図２２（Ａ）、（Ｂ）を参照して、図２１のような領域ＰＧ１，ＰＧ２（リンの濃度勾配）を有するＰＳＧ膜ＰＧが形成された後、図８の工程と同様の熱拡散処理が行なわれる。その結果、形成されるｎ型拡散領域ＤＦＰは、ＰＳＧ膜ＰＧと同様に濃度勾配が設けられ、比較的濃度の低い低濃度拡散領域ＤＦＰ１と、低濃度拡散領域ＤＦＰ１に比べて濃度の高い高濃度拡散領域ＤＦＰ２とを有するように形成される。ｎ型拡散領域ＤＦＰについても実際にはその厚み方向に関する上側（低濃度拡散領域ＤＦＰ１側）から下側（高濃度拡散領域ＤＦＰ２側）に向けてその濃度が漸次増加するように形成される。
【００５７】
すなわち図２１の工程においてガス（ガスに含まれる導電性不純物）の供給量を変化させることにより、形成されるｎ型拡散領域ＤＦＰは半導体基板ＳＵＢの主表面に近い図の上側（低濃度拡散領域ＤＦＰ１側）において、半導体基板ＳＵＢの主表面から遠い図の下側（高濃度拡散領域ＤＦＰ２側）よりもリンの濃度が低くなる。
【００５８】
図２３（Ａ）、（Ｂ）は、実施の形態１の図９（Ａ）、（Ｂ）と同様の処理を行なった態様に対応する。その後の各工程については省略されている。
【００５９】
以上のようにガスの供給量を変化させることによりＰＳＧ膜ＰＧの濃度に勾配を設けた場合には、特に縦型素子であるＶＤＭＯＳトランジスタの機能が向上する可能性がある。
【００６０】
なお図２１〜図２３においては、実施の形態１のようにウェットエッチング処理により形成された開口部ＣＶが示されているが、当該開口部ＣＶはドライエッチング処理により形成されたものであってもよい。またＰＳＧ膜の代わりにボロン（導電性不純物）を含むＢＳＧ膜が形成される場合においても、上記と同様の処理を行なうことができる。
【００６１】
（実施の形態６）
上記の実施の形態５におけるガスの供給量を時間的に漸次減少させ、その時間的な終盤におけるガスの供給量（特に当該ガスに含まれる前記導電性不純物の供給量）を非常に少なくする。このようにすれば、図２１〜図２３のＰＳＧ膜ＰＧの低濃度ＰＳＧ領域ＰＧ１の特に上側における導電性不純物の濃度を非常に薄く（実質的にゼロに近く）することができる。ここでは、この導電性不純物の濃度が非常に薄い領域をＰＳＧ不含領域ＰＧ０としている。図２４〜図２６は低濃度ＰＳＧ領域ＰＧ１の代わりにＰＳＧ不含領域ＰＧ０が形成されている点において、図２１〜図２３と異なっている。
【００６２】
このようにガス（に含まれる前記導電性不純物）の供給量を時間変化（特に漸次減少）させ、導電性不純物を（実質的に）含まないガスを供給する工程を有するようにする。このようにすれば、形成されるほとんど導電性不純物を含まないＰＳＧ不含領域ＰＧ０は、上記の保護膜ＩＩＣとしてのシリコン酸化膜と実質的に同様の機能を有するものとなる。すなわちＰＳＧ不含領域ＰＧ０が上記の保護膜ＩＩＣと実質的に同一となるため、後工程において改めて保護膜ＩＩＣを形成する必要がなくなる。このため本実施の形態においては、作業効率を高めコストを低減することができる。
【００６３】
最後に一実施の形態の要点について説明する。なお以下の図２７（Ａ）〜（Ｄ）においては、ＶＤＭＯＳ部とＭＯＳキャパシタ部とを総括して図示している。
【００６４】
図２７（Ａ）を参照して、まず半導体基板ＳＵＢ内に埋め込まれるようにｎ型埋め込み領域ＳＢが形成され、半導体基板ＳＵＢの主表面上には熱酸化膜ＯＸのパターンが形成される。熱酸化膜ＯＸのパターンには開口部ＣＶが形成される。
【００６５】
図２７（Ｂ）を参照して、開口部ＣＶ内の少なくとも一部を充填するように、導電性不純物を含むＰＳＧ膜ＰＧ（またはＢＳＧ膜）が形成される。図２７（Ｃ）、（Ｄ）を参照して、ＰＳＧ膜ＰＧがｎ型埋め込み領域ＳＢに達するように熱処理され、半導体基板ＳＵＢの主表面からｎ型埋め込み領域ＳＢに達するｎ型埋め込み領域ＳＢの電位引き出し領域としてのｎ型拡散領域ＤＦＰが形成される。その後、ＰＳＧ膜ＰＧおよび熱酸化膜ＯＸは除去される。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６７】
ＢＲ  分離用拡散領域、ＣＴ  コンタクト、ＤＥＶ  半導体装置、ＤＦＰ  ｎ型拡散領域、ＥＰＮ  ｎ型エピタキシャル層、ＧＥ  ゲート電極、ＩＤ  アイランド、ＩＩ  層間絶縁膜、ＩＩＣ  保護膜、ＬＳ  分離用絶縁膜、ＭＴＬ  金属電極、ＮＲ  ｎ型領域、ＯＸ  熱酸化膜、ＰＧ  ＰＳＧ膜、ＰＰＲ  ｐ型拡散領域、ＰＲ  ｐ型領域、ＰＳＲ  ｐ型不純物領域、ＳＢ  ｎ型埋め込み領域、ＳＵＢ  半導体基板、１  ＶＤＭＯＳトランジスタ、２  ＭＯＳキャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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