(57)【要約】【課題】ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する目的でＬａなどが導入された高誘電率膜を含むゲート絶縁膜と、その上部のメタルゲート電極との積層構造を有する半導体装置において、ゲート電極のゲート幅を縮小した際、基板側からメタルゲート電極の底面に酸化種が拡散してｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇することを防ぐ。【解決手段】ＨｆおよびＬｎ含有絶縁膜５ｂとその上部のメタルゲート電極である金属膜９との間に、酸化種の拡散を防ぐためにＡｌ含有膜８ｃを形成する。【選択図】図１
2013008787.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、希土類元素およびアルミニウムを含む第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された、金属を含む第１ゲート電極と、
を有するｎチャネル型ＭＩＳＦＥＴを含み、
前記第１ゲート絶縁膜内では、アルミニウムの濃度ピークが希土類元素の濃度ピークよりも前記第１ゲート絶縁膜の上面に近い領域に位置していることを特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜は、ハフニウムおよび希土類元素を含む第１絶縁膜と、前記第１絶縁膜上に形成された、アルミニウムを含む第２絶縁膜とを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜はハフニウムを含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２絶縁膜は酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記希土類元素はランタンであることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体基板上に形成されたアルミニウムを含む第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された、金属を含む第２ゲート電極と、
を有するｐチャネル型ＭＩＳＦＥＴを含み、
前記第２ゲート絶縁膜の方が前記第１ゲート絶縁膜よりもアルミニウムの濃度が高いことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２ゲート絶縁膜はハフニウムを含んでいることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１ゲート電極の直下の前記半導体基板の主面には、前記第１ゲート絶縁膜を介して酸素を含む素子分離領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
ｎチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有する半導体装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上に希土類元素を含む第１金属膜を形成する工程と、
（ｃ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第１領域に第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記（ｃ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｅ）前記（ｄ）工程後、前記第１領域の前記第２絶縁膜上にアルミニウムを含む第１アルミニウム含有膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１領域の前記第１アルミニウム含有膜上に第２金属膜を形成する工程と、
（ｇ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程と、
（ｈ）前記第１ゲート電極の両側の領域の前記半導体基板の主面に第１ソース・ドレイン領域を形成して前記第１ＭＩＳＦＥＴを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２絶縁膜および前記第１アルミニウム含有膜を含む前記第１ゲート絶縁膜内では、アルミニウムの濃度ピークが希土類元素の濃度ピークよりも前記第１ゲート絶縁膜の上面に近い領域に位置していることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１アルミニウム含有膜は酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記希土類元素はランタンであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
ｐチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
前記（ａ）工程では、前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用の前記第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成し、
（ｂ１）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上に第２アルミニウム含有膜を形成する工程と、
（ｂ２）前記第１領域および前記第２領域に形成された前記第２アルミニウム含有膜上にキャップ膜を形成する工程と、
（ｂ３）前記（ｂ）工程前に、前記第１領域の前記キャップ膜および前記第２アルミニウム含有膜を除去し、前記第２領域の前記キャップ膜および前記第２アルミニウム含有膜を残す工程と、
を有し、
前記（ｂ）工程では、前記第１領域の前記第１絶縁膜上および前記第２領域の前記キャップ膜上に前記第１金属膜を形成し、
前記（ｃ）工程では、前記熱処理により、前記第２領域の前記第１絶縁膜を前記第２アルミニウム含有膜と反応させて前記第２領域に第３絶縁膜を形成し、前記第１領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第１領域に前記第２絶縁膜を形成し、
（ｅ１）前記（ｄ）工程後であって前記（ｅ）工程前に、前記第２領域の前記キャップ膜を除去する工程を有し、
前記（ｅ）工程では、前記第１領域の前記第２絶縁膜上および前記第２領域の前記第３領域上に前記第１アルミニウム含有膜を形成し、
前記（ｆ）工程では、前記第１領域および前記第２領域の前記第１アルミニウム含有膜上に前記第２金属膜を形成し、
前記（ｇ）工程では、前記第２金属膜をパターニングして前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成し、
前記（ｈ）工程では、前記第２ゲート電極の両側の領域の前記半導体基板の主面に第２ソース・ドレイン領域を形成して前記第２ＭＩＳＦＥＴを形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記（ｅ）工程で形成する前記第１アルミニウム含有膜は、前記（ｂ１）工程で形成する前記第２アルミニウム含有膜よりも膜厚が薄いことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第２アルミニウム含有膜は酸化アルミニウムを含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）においては、ｎチャネル型ＭＩＳＦＥＴ（以下、単にｎＭＩＳともいう）とｐチャネル型ＭＩＳＦＥＴ（以下、単にｐＭＩＳともいう）の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対してｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対してｐ型不純物を導入する。これにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
特許文献１（特開２００７−２７７４７号公報）では、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）装置が形成された半導体基板の応力（歪み）を制御することが記載されている。ここではＣＭＯＳＦＥＴを構成するゲート電極の部材としてポリシリコンまたは金属化合物などを列挙し、また、ゲート電極と半導体基板との間のゲート誘電体の材料として、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはシリコン（Ｓｉ）などに酸素（Ｏ）およびアルミニウム（Ａｌ）が化合した化合物を用いることが記載されている。ただし、特許文献１ではゲート誘電体に上記の材料を用いる根拠および効果は特に記されていない。
【０００５】
特許文献２（特開２００６−８６５１１号公報）では、半導体基板上に形成された高誘電率膜と、ポリシリコンからなるゲート電極との間に、Ａｌ２Ｏ３からなる阻止酸化膜を有するＭＯＳＦＥＴが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７７４７号公報
【特許文献２】特開２００６−８６５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年では、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。ＣＭＩＳＦＥＴ（以下、単にＣＭＩＳともいう）を構成するＭＩＳＦＥＴのゲート電極に金属を用い、リーク電流の発生を防ぐ目的でゲート絶縁膜にｈｉｇｈ−ｋ（高誘電率）膜を用いた場合、ＣＭＩＳを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれに適した仕事関数を得ることが重要となる。これを実現する方法としては、ｎチャネル型ＭＩＳＦＥＴのｈｉｇｈ−ｋ膜にＬａなどを導入し、ｐチャネル型ＭＩＳＦＥＴのｈｉｇｈ−ｋ膜にＡｌなどを導入するキャッピング法が広く検討されている。
【０００８】
しかし、半導体装置の微細化に際し、メタルゲート電極およびｈｉｇｈ−ｋ膜を有するｎチャネル型ＭＩＳＦＥＴを構成するゲート電極の幅（ゲート幅）が縮小されると、ｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇し、当該ｎチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈが大きくなる問題がある。
【０００９】
本発明の目的は、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の好ましい一実施の形態である半導体装置は、半導体基板上に形成された、希土類元素およびアルミニウムを含む第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された、金属を含む第１ゲート電極と、
を有するｎチャネル型ＭＩＳＦＥＴを含み、
前記第１ゲート絶縁膜内では、アルミニウムの濃度ピークが希土類元素の濃度ピークよりも前記第１ゲート絶縁膜の上面に近い領域に位置しているものである。
【００１３】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、ｎチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有する半導体装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上に希土類元素を含む第１金属膜を形成する工程と、
（ｃ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第１領域に第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記（ｃ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｅ）前記（ｄ）工程後、前記第１領域の前記第２絶縁膜上にアルミニウムを含む第１アルミニウム含有膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１領域の前記第１アルミニウム含有膜上に第２金属膜を形成する工程と、
（ｇ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程と、
（ｈ）前記第１ゲート電極の両側の領域の前記半導体基板の主面に第１ソース・ドレイン領域を形成して前記第１ＭＩＳＦＥＴを形成する工程と、
を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
上記した本発明の好ましい一実施の形態によれば、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置を示す要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を示す要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】比較例として示す半導体装置の断面図である。
【図１９】ゲート幅としきい値電圧との関係を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
本実施の形態の半導体装置を図１を参照して説明する。図１は本実施の形態の半導体装置であって、半導体基板１上の第１領域（ｎＭＩＳ形成領域１Ｂ（図２参照））に形成されたｎチャネル型ＭＩＳＦＥＴＱｎと半導体基板１上の第２領域（ｐＭＩＳ形成領域１Ａ（図２参照））に形成されたｐチャネル型ＭＩＳＦＥＴＱｐとを有するＣＭＩＳＦＥＴの要部断面図である。図１に示すように、半導体基板１の上面には複数の素子分離領域２が形成され、隣り合う素子分離領域２同士の間に露出している半導体基板１の第１領域の表面には、ｐ型の不純物（例えばホウ素（Ｂ））が導入されたｐ型ウエル３が形成されており、隣り合う素子分離領域２同士の間に露出している半導体基板１の第２領域の表面にはｎ型の不純物（例えばリン（Ｐ））が導入されたｎ型ウエル４が形成されている。半導体基板１は例えば単結晶シリコンからなる基板であり、素子分離領域２は酸化シリコン膜（ＳｉＯ２）からなる絶縁膜である。
【００１９】
第１領域の半導体基板１の主面上には、前記主面側から順に積層された酸化シリコン膜ＯＸ、「ＨｆおよびＬｎ含有絶縁膜５ｂ」ならびにＡｌ含有膜８ｃを含む第１ゲート絶縁膜が設けられ、第１ゲート絶縁膜上には、前記主面側から順に積層された金属膜９およびシリコン膜１０を含むゲート電極ＧＥ１が形成されている。Ａｌ含有膜８ｃは、ここでは酸化アルミニウム（アルミナ：Ａｌ２Ｏ３）からなるものとするが、例えば窒化アルミニウム（ＡｌＮ）などにより形成されていてもよい。Ａｌ含有膜８ｃの膜厚は０．１ｎｍ〜０．５ｎｍであり、例えば０．３ｎｍであるものとする。金属膜９の膜厚は３ｎｍ〜２０ｎｍであるものとする。
【００２０】
同様に、第２領域の半導体基板１の主面上には、前記主面側から順に積層された酸化シリコン膜ＯＸ、「ＨｆおよびＡｌ含有絶縁膜５ａ」ならびにＡｌ含有膜８ｃを含む第２ゲート絶縁膜が設けられ、第２ゲート絶縁膜上には、前記主面側から順に積層された金属膜９およびシリコン膜１０を含むゲート電極ＧＥ２が形成されている。
【００２１】
金属膜９は例えばＴｉＮ膜からなるメタルゲート電極であり、ＨｆおよびＬｎ含有絶縁膜５ｂおよびＨｆおよびＡｌ含有絶縁膜５ａは酸化シリコン膜ＯＸよりも誘電率が高いｈｉｇｈ−ｋ（高誘電率）膜である。ＨｆおよびＬｎ含有絶縁膜５ｂは例えばハフニウム（Ｈｆ）を含む高誘電率膜にランタン（Ｌａ）を導入した膜であり、ＨｆおよびＡｌ含有絶縁膜５ａは例えばハフニウム（Ｈｆ）を含む高誘電率膜にアルミニウム（Ａｌ）を導入した膜である。なお、ＨｆおよびＬｎ含有絶縁膜５ｂに導入する元素はランタンに限らず、マグネシウム（Ｍｇ）またはランタン以外の希土類元素などであっても構わない。
【００２２】
なお、本願において希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。ただし、例えばイットリウム（Ｙ）よりはランタン（Ｌａ）の方が誘電率が高く、高誘電率膜（ｈｉｇｈ−ｋ膜）の材料として適しているため、本実施の形態においてしきいＨｆおよびＬｎ含有絶縁膜５ｂにｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の調整を目的として導入される元素は、好ましくはランタン（Ｌａ）であるものとする。本願では、ＨｆおよびＬｎ含有絶縁膜５ｂが含有する希土類元素をＬｎと表記するものとする。ただし、ＨｆおよびＬｎ含有絶縁膜５ｂと表記してはいるが、ＨｆおよびＬｎ含有絶縁膜５ｂに導入されている元素は希土類元素ではなくマグネシウム（Ｍｇ）である場合も含むものとする。また、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称するものとする。なお、ＨｆおよびＬｎ含有絶縁膜５ｂならびにＨｆおよびＡｌ含有絶縁膜５ａの膜厚は０．８ｎｍ〜１．３ｎｍの範囲内であり、例えば１ｎｍである。
【００２３】
ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁には、窒化シリコン膜１３ａ（図１４参照）、酸化シリコン膜１３ｂ（図１４参照）および窒化シリコン膜１３ｃ（図１４参照）からなる絶縁体であるサイドウォール（側壁スペーサ、側壁絶縁膜）１３が形成されている。窒化シリコン膜１３ａはオフセットスペーサであり、各ゲート電極の側壁に接し、当該側壁に沿って形成されている。酸化シリコン膜１３ｂは窒化シリコン膜１３ａを介してゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に形成されており、その一部は各ゲート電極の側壁に沿って延在し、一部は半導体基板１の主面に沿って延在している。すなわち、酸化シリコン膜１３ｂは、図１に示すゲート電極ＧＥ１、ＧＥ２のゲート長方向に沿った断面においてＬ字型の形状を有している。窒化シリコン膜１３ｃは窒化シリコン膜１３ａおよび酸化シリコン膜１３ｂを介してゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に形成されている。
【００２４】
半導体基板１の第１領域の主面であってゲート電極ＧＥ１のゲート長方向の横の領域には、ｎ−型半導体領域（エクステンション領域）１１ｂおよびｎ＋型半導体領域（拡散層）１２ｂにより構成されたソース・ドレイン領域が形成されている。ｎ＋型半導体領域１２ｂはｎ−型半導体領域１１ｂよりもｎ型の不純物（例えばリン（Ｐ））が高濃度で導入された半導体領域であり、サイドウォール１３の側壁であってゲート電極ＧＥ１に接していない方の側壁の直下の領域から素子分離領域２にかけての半導体基板１の表面に形成されている。ｎ＋型半導体領域１２ｂはｐ型ウエル３よりも浅い接合深さで形成されており、ゲート電極ＧＥ１の直下には形成されていない。ｎ−型半導体領域１１ｂはｎ＋型半導体領域１２ｂよりも接合深さが浅い半導体領域であり、主にサイドウォール１３の直下に形成されているが、ゲート電極ＧＥ１を挟んで形成されたサイドウォール１３のそれぞれの直下に形成されたｎ−型半導体領域１１ｂ同士の間にはｎ−型半導体領域１１ｂが形成されていないｐ型ウエル３からなる領域（チャネル領域）がある。つまり、ゲート電極ＧＥ１の直下の半導体基板１の主面にはｐ型ウエル３が形成され、第１領域においてゲート電極ＧＥ１の直下のｐ型ウエル３と素子分離領域２との間には当該ｐ型ウエル３側から順にｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂが形成されている。
【００２５】
同様に、半導体基板１の第２領域の主面であってゲート電極ＧＥ２のゲート長方向の横の領域には、ｐ−型半導体領域（エクステンション領域）１１ａおよびｐ＋型半導体領域（拡散層）１２ａにより形成されたソース・ドレイン領域が形成されている。ｐ＋型半導体領域１２ａはｐ−型半導体領域１１ａよりもｐ型の不純物（例えばホウ素（Ｂ））が高濃度で導入された半導体領域であり、サイドウォール１３の側壁であってゲート電極ＧＥ２に接していない方の側壁の直下の領域から素子分離領域２にかけての半導体基板１の表面に形成されている。ｐ＋型半導体領域１２ａはｐ型ウエル３よりも浅い接合深さで形成されており、ゲート電極ＧＥ２の直下には形成されていない。ｐ−型半導体領域１１ａはｐ＋型半導体領域１２ａよりも接合深さが浅い半導体領域であり、主にサイドウォール１３の直下に形成されているが、ゲート電極ＧＥ２を挟んで形成されたサイドウォール１３のそれぞれの直下に形成されたｐ−型半導体領域１１ａ同士の間にはｐ−型半導体領域１１ａが形成されていないｐ型ウエル３からなる領域（チャネル領域）がある。つまり、ゲート電極ＧＥ２の直下の半導体基板１の主面にはｐ型ウエル３が形成され、第２領域においてゲート電極ＧＥ２の直下のｐ型ウエル３と素子分離領域２との間には当該ｐ型ウエル３側から順にｐ−型半導体領域１１ａおよびｐ＋型半導体領域１２ａが形成されている。
【００２６】
第１領域に形成されたｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート電極ＧＥ１、ｎ−型半導体領域１１ｂ、ｎ＋型半導体領域１２ｂおよびソース・ドレイン領域間のチャネル領域であるｐ型ウエル３を有しており、同様に、第２領域に形成されたｐチャネル型ＭＩＳＦＥＴＱｐは、ゲート電極ＧＥ２、ｐ−型半導体領域１１ａ、ｐ＋型半導体領域１２ａおよびソース・ドレイン領域間のチャネル領域であるｎ型ウエル４を有している。ＣＭＩＳはｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐにより構成されている。また、図１に示すＣＭＩＳを構成するＭＩＳＦＥＴのソース・ドレイン領域は、不純物濃度が比較的高い拡散層と、不純物濃度が比較的低いエクステンション領域とを有するＬＤＤ（Lightly doped Drain）構造を有している。
【００２７】
ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａのそれぞれの上面には、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層１４が形成されている。シリサイド層１４は、後述するコンタクトプラグとソース・ドレイン領域間の接触抵抗を低減するための金属シリサイド層である。
【００２８】
半導体基板１の主面上には、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように絶縁膜（層間絶縁膜）３１が形成されており、絶縁膜３１には上面から下面を貫通してシリサイド層１４の上面を露出するコンタクトホール３２が複数形成されている。複数のコンタクトホール３２はゲート電極ＧＥ１、ｎ−型半導体領域１１ｂ、ｎ＋型半導体領域１２ｂ、ゲート電極ＧＥ２、ｐ−型半導体領域１１ａおよびｐ＋型半導体領域１２ａのそれぞれの上面のシリサイド層１４に達しているが、図１ではゲート電極ＧＥ１、ＧＥ２上のコンタクトホール３２は示していない。また、図示は省略しているが、半導体基板１と絶縁膜３１との間にはストッパ絶縁膜がｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように形成されており、コンタクトホール３２およびコンタクトプラグ３３は当該ストッパ絶縁膜を貫通している。
【００２９】
コンタクトホール３２の内部は、コンタクトホール３２の内壁および底部を覆うバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）と、シリサイド層１４上に前記バリア導体膜を介して形成されたタングステン膜などからなる主導体膜とを含むコンタクトプラグ３３により埋め込まれている。
【００３０】
絶縁膜３１上およびコンタクトプラグ３３上にはストッパ絶縁膜３４を介して絶縁膜３５が形成されている。絶縁膜３５およびストッパ絶縁膜３４には、絶縁膜３５の上面からストッパ絶縁膜３４の下面を貫通してコンタクトプラグ３３の上面を露出する配線溝３６が複数形成されており、配線溝３６内にはバリアメタル膜を介して主に銅（Ｃｕ）からなるめっき膜が形成されており、バリアメタル膜およびめっき膜とが配線Ｍ１を構成している。すなわち、配線溝３６内は、配線溝３６の内壁および底面を覆うバリアメタル膜と、バリアメタル膜上に形成されためっき膜とで埋め込まれている。配線Ｍ１はコンタクトプラグ３３およびシリサイド層１４を介して半導体基板１の主面のゲート電極およびソース・ドレイン領域などに電気的に接続されている。
【００３１】
本実施の形態の半導体装置は、ｈｉｇｈ−ｋ（高誘電率）膜およびメタルゲート電極を有するＭＩＳＦＥＴにおいて、ｈｉｇｈ−ｋ膜とメタルゲート電極との間に酸化アルミニウム膜または窒化アルミニウム膜を設けることを特徴とするものである。
【００３２】
以下に、本実施の形態の半導体装置の特徴および効果について、比較例を用いて説明する。
【００３３】
近年では半導体装置の微細化によりゲート電極も縮小され、ゲート電極の電気抵抗をより低減し、またゲート絶縁膜の信頼性を向上させるなどの目的から、図１を用いて説明したＣＭＩＳのように金属材料を用いたメタルゲート電極と、Ｈｆなどを含むｈｉｇｈ−ｋ膜を用いたゲート絶縁膜とを組み合わせた構造が適用されることがある。この場合に、ＣＭＩＳの性能を向上させるために重要となる要素の一つとして、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれに適した仕事関数を得ることが挙げられる。例えば、ｎチャネル型ＭＩＳＦＥＴの仕事関数は４．０ｅＶ程度が最適であり、ｐチャネル型ＭＩＳＦＥＴの仕事関数は５．０ｅＶ程度が最適であるとされている。
【００３４】
このような仕事関数を得る方法としては、ｎチャネル型ＭＩＳＦＥＴのｈｉｇｈ−ｋ膜にＬａなどを導入し、またはｐチャネル型ＭＩＳＦＥＴのｈｉｇｈ−ｋ膜にＡｌなどを導入する方法であるキャッピング法を用いること考えられる。キャッピング法を用いることにより、ｎチャネル型ＭＩＳＦＥＴでは仕事関数が上昇することを抑えることが可能になり、また、ｐチャネル型ＭＩＳＦＥＴでは仕事関数を上昇させることが可能となる。なお、ｎチャネル型ＭＩＳＦＥＴは仕事関数が上昇するとしきい値電圧が上昇するのに対し、ｐチャネル型ＭＩＳＦＥＴでは仕事関数が上昇するとしきい値電圧が低下する性質がある。すなわち、ＭＩＳＦＥＴのしきい値を低減する観点から、ｎチャネル型ＭＩＳＦＥＴは仕事関数が低いことが望ましく、ｐチャネル型ＭＩＳＦＥＴは仕事関数が高いこと望ましい。
【００３５】
一方で、キャッピング法を用いてメタルゲート電極およびｈｉｇｈ−ｋ膜を有するＣＭＩＳを微細化させるためには、ゲート電極の長手方向の長さであるゲート幅を縮小させることも必要となる。ここで、本発明者らは、ゲート電極のゲート幅を縮小させると、ｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇する問題が生じることを見出した。以下に、図１８を用いて仕事関数が上昇する原理を説明する。
【００３６】
図１８に、比較例である半導体装置の断面図を示す。図１８は比較例として示す半導体装置のｎチャネル型ＭＩＳＦＥＴＱ１を構成するゲート電極Ｇ１の延在方向であるゲート幅方向に沿う断面図である。すなわち、図１８は、図１に示す断面とは直交する方向における断面を示しており、図１８にはゲート電極Ｇ１が示されている。半導体基板１の主面には複数の素子分離領域２およびｐ型ウエル３が形成され、半導体基板１の主面上には、前記主面側から順に形成された酸化シリコン膜ＯＸと、ＨｆおよびＬｎ含有絶縁膜５ｂとからなるゲート絶縁膜が形成され、ＨｆおよびＬｎ含有絶縁膜５ｂ上には前記主面側から順に積層された金属膜９およびシリコン膜１０からなるゲート電極Ｇ１が形成されている。また、半導体基板１の主面上にはｎチャネル型ＭＩＳＦＥＴＱ１を覆うように絶縁膜３１、ストッパ絶縁膜３４および絶縁膜３５が順に形成されている。図示はしていないが、ゲート電極Ｇ１の横の領域の半導体基板１の主面にはソース・ドレイン領域が形成されており、ｎチャネル型ＭＩＳＦＥＴＱ１はゲート電極Ｇ１および前記ソース・ドレイン領域を有している。なお、ここではＨｆおよびＬｎ含有絶縁膜５ｂ内にはＡｌ（アルミニウム）は含まれていないものとする。
【００３７】
このように、図１に示す本実施の形態のｎチャネル型ＭＩＳＦＥＴＱｎと図１８に示す比較例のｎチャネル型ＭＩＳＦＥＴＱ１とは、それぞれの図に示す断面の位置が異なるが、ほぼ同様の構造を有している。ただし、図１８に示す比較例は、ｈｉｇｈ−ｋ膜であるＨｆおよびＬｎ含有絶縁膜５ｂとメタルゲート電極である金属膜９との間にＡｌ含有膜８ｃが形成されていない点で、本実施の形態のＭＩＳＦＥＴと異なる。
【００３８】
半導体装置の微細化に伴って、ｈｉｇｈ−ｋ膜およびメタルゲート電極を有するＭＩＳＦＥＴのサイズを縮小した際に、メタルゲート電極に酸素が導入されてｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇し、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなる問題がある。これは、ｎチャネル型ＭＩＳＦＥＴのゲート幅を縮小させることを目的として、図１８に示す素子分離領域２同士の間隔を狭めた装置において、メタルゲート電極（金属膜９）に酸化種（例えば酸素（Ｏ））が導入されることに起因してｎチャネル型ＭＩＳＦＥＴＱ１の仕事関数が上昇する現象であり、この現象は狭チャネル特性と呼ばれる。
【００３９】
メタルゲート電極である金属膜９に酸素が導入されてしまう原理は、以下のとおりである。すなわち、主に酸化シリコン膜からなる素子分離領域２の上面に、ｈｉｇｈ−ｋ膜を含む薄いゲート絶縁膜を介して形成されたメタルゲート電極には、半導体装置の製造工程において行われる熱処理で加わる熱により素子分離領域２内の酸素が拡散し、ゲート絶縁膜を介してメタルゲート電極内に酸素が導入される。また、Ｈｆ系ゲート絶縁膜はＬａなどの不純物が導入されると、より酸素を通しやすくなる性質を有している。つまり、ｎチャネル型ＭＩＳＦＥＴの仕事関数を制御するためにＨｆ系ゲート絶縁膜（ｈｉｇｈ−ｋ膜）にＬａを導入すると、Ｈｆ系ゲート絶縁膜内において酸素が拡散しやすくなり、その結果、Ｈｆ系ゲート絶縁膜を介して素子分離領域からメタルゲート電極に酸素が導入されやすくなる。このときメタルゲート電極が酸化する過程では、素子分離領域の直上のゲート電極端部、つまりゲートエッジの直下の領域からｈｉｇｈ−ｋ膜内を酸化種が拡散することで、ｈｉｇｈ−ｋ膜とメタルゲート電極との界面のメタルゲート電極を酸化する。この場合、たとえばｈｉｇｈ−ｋ膜はＨｆＬａＯからなり、メタルゲート電極はＴｉＮからなるものとする。
【００４０】
このようにして、メタルゲート電極内に酸素が拡散してメタルゲート電極を構成する金属膜が酸化することにより、ｎチャネル型ＭＩＳＦＥＴＱ１の仕事関数が上昇する。なお、上記の拡散現象は特に、ゲート電極を形成した後にイオン注入によりソース・ドレイン領域を形成した後にソース・ドレイン領域の活性化を目的として行う熱処理（アニール）において顕著になる。したがって、ゲート電極を形成した後にソース・ドレイン領域の活性化のための前記熱処理工程を行うゲートファーストプロセスでは、酸素が熱処理によりゲート電極に拡散しやすくなるので問題となるが、イオン注入および熱処理工程を行ってソース・ドレイン領域を形成してからゲート電極を形成するゲートラストプロセスでは殆ど問題とはならない。つまり本実施の形態は、ゲート電極がゲートファーストプロセスで形成されているＭＩＳＦＥＴを対象とするものである。
【００４１】
ここで、図１９にゲート幅Ｗ（μｍ）に対するｎチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈ（Ｖ）の関係をグラフで示す。図１９は、横軸をゲート幅Ｗ（μｍ）とし、縦軸をｎチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈ（Ｖ）としたグラフである。図１９では、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜とメタルゲート電極とを組み合わせた構造を有するｎチャネル型ＭＩＳＦＥＴの場合のグラフを実線で示し、酸窒化シリコン膜（ＳｉＯＮ）を含むゲート絶縁膜とポリシリコン膜を含むゲート電極とを組み合わせた構造を有するｎチャネル型ＭＩＳＦＥＴの場合のグラフを下線で示している。破線で示すポリシリコンゲートを用いたｎチャネル型ＭＩＳＦＥＴはゲート電極内にメタルゲート電極を含まず、ゲート絶縁膜内にｈｉｇｈ−ｋ膜のような高誘電率膜を含まないものとする。
【００４２】
図１９に示すように、メタルゲート／ｈｉｇｈ−ｋの場合（実線のグラフ）では、ゲート幅Ｗが極小さくなるにつれてしきい値電圧Ｖｔｈが上昇していることが分かる。これに対し、ポリシリコンゲート／ＳｉＯＮの場合（破線のグラフ）では、ゲート幅Ｗが小さくなってもしきい値電圧Ｖｔｈは上昇していない。これは、ポリシリコンゲート電極およびＳｉＯＮのゲート絶縁膜を用いている場合、酸素がＳｉＯＮのゲート絶縁膜を透過しにくく、酸素がポリシリコンゲート電極内に拡散しても仕事関数があまり上がらないためである。しかし、メタルゲート電極およびｈｉｇｈ−ｋ絶縁膜を用いている場合には、Ｌａなどを含むｈｉｇｈ−ｋ膜は特に酸素を透過しやすく、素子分離領域から拡散した酸素によってメタルゲート電極が酸化されると素子の仕事関数が上昇する性質がある。図１９の実線のグラフと破線のグラフとの特性の違いは、このようにゲート絶縁膜の酸素に対する透過性およびゲート電極が酸化した場合の仕事関数の変化の違いに起因して生ずるものである。つまり、酸素の拡散によるＭＩＳＦＥＴのしきい値が上昇する問題は、メタルゲート電極およびｈｉｇｈ−ｋ膜を有するｎチャネル型ＭＩＳＦＥＴにおいて特に顕著になるものである。
【００４３】
素子分離領域からメタルゲート電極に酸素が拡散する現象は以前から発生していたが、半導体装置が一定の大きさを有し、ゲート電極のゲート幅、すなわちゲート幅方向におけるゲート電極の直下の素子分離領域同士の間隔がある程度確保されている素子では、上記のようにメタルゲート電極に酸素が導入されても、ｎチャネル型ＭＩＳＦＥＴの仕事関数はあまり上昇しないため特に問題とはなっていなかった。これは、素子分離領域の直上の領域の近傍のメタルゲート電極に酸素が拡散しても、ゲート幅が長ければ前記酸素が殆ど導入されていない領域が素子分離領域間の上部の活性領域に残るからである。
【００４４】
これに対し、微細化された半導体素子では、ゲート電極の直下の素子分離領域同士の間隔が狭まってゲート幅が小さくなることで、ゲート幅を規定する素子分離領域のそれぞれからメタルゲート電極内に酸素が拡散した際に、素子分離領域間の上部の活性領域のメタルゲート電極の下面において酸素が拡散していない部分が殆ど無くなり、メタルゲート電極の下面全体に亘って酸素濃度が高まることになる。すなわち、ｎチャネル型ＭＩＳＦＥＴが微細化されてゲート幅が小さくなるにつれ、メタルゲート電極内に素子分離領域から酸素が拡散してメタルゲート電極が酸化することによるｎチャネル型ＭＩＳＦＥＴの仕事関数の上昇が顕著になってきており、これによってｎチャネル型ＭＩＳＦＥＴのしきい値が上昇することが問題となっている。
【００４５】
そこで、本発明者らは上記の課題を解決するため、ゲート絶縁膜とメタルゲート電極との間に、酸素がメタルゲート電極に拡散することを防ぐことを目的としてＡｌを含む膜を形成することを検討した。これは、ｎチャネル型ＭＩＳＦＥＴでは上記のようにメタルゲート電極が酸化する問題が起きるのに対し、キャッピング法により仕事関数を調整する目的でアルミニウム（Ａｌ）が導入されたｈｉｇｈ−ｋ膜を有するｐチャネル型ＭＩＳＦＥＴではそのような酸化現象が起きていないことに着目し、Ａｌを含む膜をｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とゲート電極との間にも設けるものである。図１を用いて説明したように、本実施の形態のｎチャネル型ＭＩＳＦＥＴＱｎのメタルゲート電極を構成する金属膜９と、その下部のＨｆおよびＬｎ含有絶縁膜５ｂとの間にはＡｌ含有膜８ｃが形成されている。
【００４６】
なお、Ａｌ含有膜８ｃをＡｌの酸化物とする場合、各ＭＩＳＦＥＴの全体の酸化膜換算膜厚を増加させないように、ｈｉｇｈ−ｋ膜であるＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂとの膜厚を、Ａｌ含有膜８ｃを形成しない場合に比べて、予め薄く形成しておくことが望ましい。酸化換算膜厚については後に詳しく説明する。
【００４７】
Ａｌ含有膜は酸素がゲート絶縁膜側からゲート電極側に拡散することを防ぐ機能を有しているため、素子分離領域からメタルゲート電極内に酸素が拡散することを防ぎ、メタルゲート電極の酸化によるｎチャネル型ＭＩＳＦＥＴの仕事関数の上昇を防ぐことができる。これにより、仕事関数の上昇に起因するｎチャネル型ＭＩＳＦＥＴのしきい値電圧Ｖｔｈの上昇を抑えることで、ｎチャネル型ＭＩＳＦＥＴを有する半導体装置の微細化を可能とし、半導体装置の性能を向上させることができる。
【００４８】
また、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜は酸化シリコン膜ＯＸと、ＨｆおよびＬｎ含有絶縁膜５ｂと、Ａｌ含有膜８ｃとを含んでいるが、製造工程においてＡｌ含有膜８ｃを形成した後に半導体基板１が加熱されることにより、Ａｌ含有膜８ｃの一部がＨｆおよびＬｎ含有絶縁膜５ｂの上面に拡散し、Ａｌ含有膜８ｃとＨｆおよびＬｎ含有絶縁膜５ｂとの境界が曖昧になる可能性がある。半導体基板１が高温になる場合としては、例えば後に図１６を用いて説明するシリサイド層１４の形成の際の熱処理工程を行う場合などが考えられる。
【００４９】
ただし、そのようにＨｆおよびＬｎ含有絶縁膜５ｂとＡｌ含有膜８ｃとが一体となった膜として設けられた場合であっても、ゲート絶縁膜全体としては、その内部においてＬａ（ランタン）などの不純物の濃度ピークよりも上方にＡｌ（アルミニウム）の濃度ピークが位置する状態となる。このように、Ｈｆを含むゲート絶縁膜内においてＡｌの濃度ピークがＬａなどの濃度ピークよりもゲート絶縁膜の上面側に近い領域に位置していれば、半導体基板１側からゲート絶縁膜内のＬａなどが含まれた領域に酸素が拡散しても、その上部のＡｌの濃度ピークがある層により金属膜９に酸素が拡散することを防ぐことができるため、上述した本発明の効果を得ることができる。
【００５０】
なお、ＨｆおよびＬｎ含有絶縁膜５ｂとＡｌ含有膜８ｃとが一体となっておらず、図１に示すように明確に別々の膜となっていても、ＨｆおよびＬｎ含有絶縁膜５ｂ上にＡｌ含有膜８ｃがあることは、言い換えれば、前述したようにゲート絶縁膜全体の内部においてＬａ（ランタン）などの希土類元素の不純物の濃度ピークよりも上方にＡｌ（アルミニウム）の濃度ピークが位置する状態であるといえる。つまり、ゲート絶縁膜全体の内部においてＬａ（ランタン）などの希土類元素の不純物の濃度ピークの位置はＡｌ（アルミニウム）の濃度ピークの位置の下部にあり、半導体基板１に近い領域に存在しているといえる。
【００５１】
次に、本実施の形態の半導体装置の製造工程を、図２〜図１７を参照して説明する。図２〜図１７は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００５２】
まず、図２に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型ＭＩＳＦＥＴが形成される領域であるｎＭＩＳ形成領域１Ｂと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ａとを有している。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００５３】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ｂ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ａ）にｎ型ウエル４を形成する。このとき、ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエル３およびｎ型ウエル４の形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００５４】
次に、図３に示すように、例えばランプ式の加熱チャンバなどを用いた熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法等により、１０００℃程度の熱処理で半導体基板１の表面に酸化シリコン膜ＯＸを形成する。図３においては、熱酸化法により半導体基板１の表面に酸化シリコン膜ＯＸを形成している場合を示している。図示はしないが、ＣＶＤ法を用いて酸化シリコン膜ＯＸを形成した場合、素子分離領域２の上にも酸化シリコン膜ＯＸが形成される。
【００５５】
次に、図４に示すように、半導体基板１の表面（すなわち酸化シリコン膜ＯＸの表面）上に、ゲート絶縁膜用のＨｆ含有絶縁膜５を形成する。Ｈｆ含有絶縁膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａの両方に形成される。
【００５６】
Ｈｆ含有絶縁膜５は、Ｈｆを含有する絶縁膜であり、Ｈｆ（ハフニウム）を含有する絶縁材料からなり、好ましくはＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）またはＨｆＯ膜（酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはＨｆＯ２膜）とすることができる。従って、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）に加えて、更に酸素（Ｏ）も含有していることが好ましい。なお、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００５７】
Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。
【００５８】
Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。
【００５９】
Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。
【００６０】
また、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に直接的にＨｆ含有絶縁膜５を形成することもできるが、ここでは、Ｈｆ含有絶縁膜５を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜ＯＸ（図３参照）を界面層として形成しておき、この酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を形成している。酸化シリコン膜ＯＸを形成する理由は、ゲート絶縁膜と半導体基板の界面をＳｉＯ２／Ｓｉ構造にすることで、これまでのＳｉＯ２ゲート絶縁膜（酸化シリコンからなるゲート絶縁膜）と同等にゲート絶縁膜内のトラップなどの欠陥数を減らして、駆動能力や信頼性を向上させるためである。
【００６１】
すなわち、Ｈｆ含有絶縁膜は膜内に空孔が形成されやすいため、半導体基板とゲート電極との間の絶縁膜としてＨｆ含有絶縁膜のみが形成されている場合、Ｈｆ含有絶縁膜内の空孔内に形成されたゲート電極の一部などを介してゲート電極と半導体基板の間にリーク電流が発生しやすい問題がある。これに対し、Ｈｆ含有絶縁膜と半導体基板との間に酸化シリコン膜を形成することで、ゲート電極と半導体基板との間でのリーク電流の発生を防ぐことができ、半導体装置の信頼性を向上することができる。なお、リーク電流の発生を防ぐ観点から、図３に示す酸化シリコン膜ＯＸは１０００℃程度の熱酸化によって密度が高い状態で形成し、空孔の発生を防ぐことが好ましい。
【００６２】
次に、図５に示すように、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ａを形成する。しきい値調整層８ａは、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５上に形成される。
【００６３】
しきい値調整層８ａは、ｐＭＩＳ形成領域１Ａに形成するｐチャネル型ＭＩＳＦＥＴ（後述のｐチャネル型ＭＩＳＦＥＴＱｐに対応）のしきい値の絶対値を低下させるために、そのｐチャネル型ＭＩＳＦＥＴ（後述のｐチャネル型ＭＩＳＦＥＴＱｐ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわちＡｌ（アルミニウム）を含有している。ここではしきい値調整層８ａの部材をＡｌ２Ｏ３（酸化アルミニウム）とするが、Ａｌの酸化物ではなくＡｌ単体の金属膜としてもよい。しきい値調整層８ａは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は０．６ｎｍ〜１ｎｍの範囲内であり、例えば１ｎｍ程度とすることができる。
【００６４】
その後、半導体基板１の主面上、すなわちしきい値調整層８ａ上に、ハードマスクとして窒化金属膜７を形成する。窒化金属膜７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａのしきい値調整層８ａ上に形成される。窒化金属膜７は、アルミニウム膜からなるしきい値調整層８ａが大気中の酸素などに触れることを防ぎ、しきい値調整層８ａが酸化することを防ぐ働きを有するキャップ膜（酸化防止膜）である。窒化金属膜７は、好ましくは窒化チタン（ＴｉＮ）膜、窒化ハフニウム（ＨｆＮ）膜または窒化ジルコニウム（ＺｒＮ）膜であり、その中でも特に好ましいのは窒化チタン（ＴｉＮ）膜である。窒化金属膜７は、スパッタリング法などを用いて形成することができる。
【００６５】
次に、図６に示すように、半導体基板１の主面上、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、レジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１を形成する。
【００６６】
フォトレジストパターンＰＲ１は、ｐＭＩＳ形成領域１Ａの窒化金属膜７上には形成されるが、ｎＭＩＳ形成領域１Ｂには形成されない。このため、ｐＭＩＳ形成領域１Ａの窒化金属膜７はフォトレジストパターンＰＲ１で覆われているが、ｎＭＩＳ形成領域１Ｂの窒化金属膜７はフォトレジストパターンＰＲ１で覆われずに露出した状態となる。
【００６７】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、窒化金属膜７およびしきい値調整層８ａをウェットエッチングする。このウェットエッチング工程によって、ｎＭＩＳ形成領域１Ｂの窒化金属膜７およびしきい値調整層８ａはエッチングされて除去されるが、ｐＭＩＳ形成領域１Ａの窒化金属膜７およびしきい値調整層８ａはフォトレジストパターンＰＲ１で覆われているので、エッチングされずに残存する。これにより、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は露出されるが、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５およびしきい値調整層８ａは、窒化金属膜７で覆われた状態（すなわち露出していない状態）が維持される。
【００６８】
次に、図７に示すように、フォトレジストパターンＰＲ１を除去した後、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ｂを形成する。図６を用いて説明したウェットエッチング工程でｎＭＩＳ形成領域１Ｂの窒化金属膜７を除去しかつｐＭＩＳ形成領域１Ａの窒化金属膜７を残していたので、ここでは、しきい値調整層８ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。このため、ｎＭＩＳ形成領域１Ｂではしきい値調整層８ｂとＨｆ含有絶縁膜５とが接触しているが、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とは、間にしきい値調整層８ａおよび窒化金属膜７が介在するため接触していない構造となる。
【００６９】
しきい値調整層８ｂは、ｎＭＩＳ形成領域１Ｂに形成するｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎに対応）のしきい値の絶対値を低下させるために、そのｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわち希土類元素（特に好ましくはＬａ）を含有している。
【００７０】
従って、しきい値調整層８ｂは、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８ｂは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は０．５ｎｍ〜１ｎｍの範囲内であり、例えば１ｎｍであるものとする。なお、しきい値調整層８ｂは希土類元素ではなくＭｇ（マグネシウム）を含有していてもよい。
【００７１】
次に、図８に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を６００〜８００℃の範囲内（例えば７００℃）とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８ｂを反応させ、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５およびしきい値調整層８ａを反応させる。すなわち、この熱処理により、しきい値調整層８ａを構成するアルミニウムおよびしきい値調整層８ｂを構成する希土類元素Ｌｎ（特に好ましくはＬａ）のそれぞれをｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【００７２】
この熱処理工程においては、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｂの希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）がＨｆ含有絶縁膜５に導入（拡散）される。一方、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ａのＡｌがＨｆ含有絶縁膜５に導入（拡散）される。
【００７３】
この熱処理により、図８に示すように、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＬｎ含有絶縁膜５ｂ」が形成される。すなわち、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂの希土類元素（特に好ましくはＬａ）がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＬｎ含有絶縁膜５ｂとなる。ここで、しきい値調整層８ｂが含有する希土類元素をＬｎと表記しており、例えば、しきい値調整層８ｂがランタン層の場合は、Ｌｎ＝Ｌａであり、しきい値調整層８ｂがイットリウム層の場合は、Ｌｎ＝Ｙである。
【００７４】
ＨｆおよびＬｎ含有絶縁膜５ｂは、Ｈｆ（ハフニウム）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とを含有する絶縁材料からなり、ＨｆおよびＬｎ含有絶縁膜５ｂが含有する希土類元素Ｌｎは、しきい値調整層８ｂが含有していた希土類元素Ｌｎと同じである。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＬｎ含有絶縁膜５ｂはＨｆＬｎＳｉＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＳｉＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＬｎ含有絶縁膜５ｂは、ＨｆＬｎＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＬｎ含有絶縁膜５ｂは、ＨｆＬｎＯ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯ膜）である。
【００７５】
なお、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００７６】
一方、ｐＭＩＳ形成領域１Ａでは、図８に示すように、しきい値調整層８ａとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＡｌ含有絶縁膜５ａ」が形成される。すなわち、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａのＡｌ元素がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＡｌ含有絶縁膜５ａとなる。
【００７７】
ＨｆおよびＡｌ含有絶縁膜５ａは、Ｈｆ（ハフニウム）とＡｌ（アルミニウム）とを含有する絶縁材料からなる。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＡｌ含有絶縁膜５ａはＨｆＡｌＳｉＯＮ膜である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＡｌ含有絶縁膜５ａは、ＨｆＡｌＯＮ膜である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＡｌ含有絶縁膜５ａは、ＨｆＡｌＯ膜である。ＨｆおよびＬｎ含有絶縁膜５ｂならびにＨｆおよびＡｌ含有絶縁膜５ａの膜厚は０．８ｎｍ〜１．３ｎｍの範囲内であり、例えば１ｎｍであるものとする。
【００７８】
このとき、ｐＭＩＳ形成領域１Ａでは、窒化金属膜７上のしきい値調整層８ｂ内から希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）が拡散することにより、窒化金属膜７の上面に希土類元素Ｌｎが導入される。同様に、ｐＭＩＳ形成領域１Ａでは、窒化金属膜７の下部のしきい値調整層８ａ内からＡｌ（アルミニウム）が拡散することにより、窒化金属膜７の下面にＡｌ（アルミニウム）が導入される。
【００７９】
なお、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＡｌＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＡｌＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００８０】
また、図３を用いて説明したように、Ｈｆ含有絶縁膜５（図４参照）を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜ＯＸを界面層として形成し、酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を形成した場合には、図８を用いて説明した熱処理時には、Ｈｆ含有絶縁膜５と下部の酸化シリコン膜ＯＸとの反応を抑制して、界面層としての酸化シリコン膜ＯＸを残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂと半導体基板１（ｐ型ウエル３）との間の界面層として酸化シリコン膜ＯＸを残存させ、またｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａと半導体基板１（ｎ型ウエル４）との間の界面層として酸化シリコン膜ＯＸを残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００８１】
次に、図９に示すように、図８を用いて説明した熱処理工程で反応しなかったしきい値調整層８ｂ（未反応のしきい値調整層８ｂ）を、ウェットエッチングによって除去する。
【００８２】
このウェットエッチング工程によって、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂが除去されて窒化金属膜７が露出し、ｎＭＩＳ形成領域１Ｂでは、図８を用いて説明した熱処理でＨｆ含有絶縁膜５と反応しきれなかったしきい値調整層８ｂが除去されてＨｆおよびＬｎ含有絶縁膜５ｂが露出される。しきい値調整層８ｂの形成時の膜厚によっては、図８を用いて説明した熱処理時に、ｎＭＩＳ形成領域１Ｂのしきい値調整層８ｂの全厚み分がＨｆ含有絶縁膜５と反応する場合もあるが、この場合も、図９を用いて説明するしきい値調整層８ｂのウェットエッチング工程後には、ｐＭＩＳ形成領域１Ａでは窒化金属膜７が露出し、ｎＭＩＳ形成領域１ＢではＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態となる。
【００８３】
次に、図１０に示すように、窒化金属膜７をウェットエッチングによって除去することにより、ｐＭＩＳ形成領域１Ａに形成されていた窒化金属膜７およびしきい値調整層８ａが除去され、ｐＭＩＳ形成領域１ＡのＨｆおよびＡｌ含有絶縁膜５ａが露出される。なお、ＨｆおよびＡｌ含有絶縁膜５ａ上にしきい値調整層８ａが除去されずに残っていてもよいが、ここではしきい値調整層８ａが除去されてＨｆおよびＡｌ含有絶縁膜５ａの上面が露出されるものとする。
【００８４】
次に、図１１に示すように、半導体基板１の主面上に、Ａｌ含有膜８ｃおよびメタルゲート電極（金属ゲート電極）用の金属膜９を順次形成する。このとき、ｎＭＩＳ形成領域１Ｂでは、ＨｆおよびＬｎ含有絶縁膜５ｂ上にＡｌ含有膜８ｃおよび金属膜９が形成され、ｐＭＩＳ形成領域１Ａでは、ＨｆおよびＡｌ含有絶縁膜５ａ上にＡｌ含有膜８ｃおよび金属膜９が形成される。
【００８５】
Ａｌ含有膜８ｃは、例えばＡｌを含む酸化膜であり、例えば酸化アルミニウム（Ａｌ２Ｏ３）からなる。また、Ａｌ含有膜８ｃは窒化アルミニウム（ＡｌＮ）を主に含む膜であってもよい。金属膜９は、好ましくは窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜であり、最も好ましくは、窒化チタン（ＴｉＮ）膜である。金属膜９は、例えばスパッタリング法などにより形成することができる。Ａｌ含有膜８ｃの膜厚は０．１ｎｍ〜０．５ｎｍの範囲内であり、例えば０．３ｎｍであるものとする。金属膜９の膜厚は３ｎｍ〜２０ｎｍであるものとする。
【００８６】
なお、Ａｌ含有膜８ｃをＡｌの酸化物とする場合、各ＭＩＳＦＥＴの全体の酸化膜換算膜厚を増加させないように、ｈｉｇｈ−ｋ膜であるＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂとの膜厚を、Ａｌ含有膜８ｃを形成しない場合に比べて、予め薄く形成しておくことが望ましい。なお、各ＭＩＳＦＥＴの全体の酸化膜換算膜厚を増加を抑えるために、Ａｌ含有膜８ｃの膜厚はある程度薄くすることが望ましい。このため、上述したようにＡｌ含有膜８ｃの膜厚は０．１ｎｍ〜０．５ｎｍの範囲内としている。この膜厚は、Ｈｆ含有絶縁膜５（図５参照）にＡｌを導入することを目的として形成されるしきい値調整層８ａ（図５参照）の膜厚である０．６〜１ｎｍよりも薄いものである。このように、しきい値調整層８ａの膜厚よりもＡｌ含有膜８ｃの膜厚を小さくすることにより、ＭＩＳＦＥＴの酸化膜換算膜厚が増加することを防ぐことができる。
【００８７】
また、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜９は、金属伝導を示す導電膜であり、好ましくは上述のように窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜である。
【００８８】
次に、半導体基板１の主面上に、すなわち金属膜９上に、シリコン膜１０を形成する。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で多結晶シリコン膜となる。
【００８９】
ここで形成する金属膜９の厚みを厚くすることでシリコン膜１０の形成工程を省略する（すなわちゲート電極をシリコン膜１０無しの金属膜９で形成する）ことも可能であるが、金属膜９上にシリコン膜１０を形成する（すなわちゲート電極を金属膜９とその上のシリコン膜１０との積層膜で形成する）方が、より好ましい。その理由は、金属膜９の厚みが厚すぎると、金属膜９が剥離しやすくなる問題、または金属膜９をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜９とシリコン膜１０との積層膜でゲート電極を形成することで、金属膜９のみでゲート電極を形成する場合に比べて金属膜９の厚みを薄くすることができ、上記問題を改善できるからである。また、金属膜９上にシリコン膜１０を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００９０】
次に、図１２に示すように、シリコン膜１０、金属膜９、Ａｌ含有膜８ｃおよびそれらの直下の絶縁膜からなる積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【００９１】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂ上にＡｌ含有膜８ｃを介して形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａ上にＡｌ含有膜８ｃを介して形成される。ＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂとは、いずれも酸化シリコン膜よりも誘電率が高い膜である。
【００９２】
なお、シリコン膜１０および金属膜９をパターニングした際に、ゲート電極ＧＥ１の下部に位置するＨｆおよびＬｎ含有絶縁膜５ｂとゲート電極ＧＥ２の下部に位置するＨｆおよびＡｌ含有絶縁膜５ａとは除去されずに残存する。一方、ゲート電極ＧＥ１で覆われない部分のＨｆおよびＬｎ含有絶縁膜５ｂとゲート電極ＧＥ２で覆われない部分のＨｆおよびＡｌ含有絶縁膜５ａとは、シリコン膜１０および金属膜９をパターニングした際のエッチングまたはその後のエッチングによって除去される。
【００９３】
このとき、ｎＭＩＳ形成領域１ＢではＨｆおよびＬｎ含有絶縁膜５ｂとＡｌ含有膜８ｃと酸化シリコン膜ＯＸとがゲート絶縁膜を構成し、ｐＭＩＳ形成領域１ＡではＨｆおよびＡｌ含有絶縁膜５ａとＡｌ含有膜８ｃと酸化シリコン膜ＯＸとがゲート絶縁膜を構成することとなる。したがって、Ａｌ含有膜８ｃはｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａのいずれのゲート電極内にも存在するが、ｐＭＩＳ形成領域１Ａのゲート絶縁膜内にはＨｆおよびＡｌ含有絶縁膜５ａが形成されているため、ゲート絶縁膜内のＡｌ濃度は、後に形成されるｐチャネル型ＭＩＳＦＥＴの方がｎチャネル型ＭＩＳＦＥＴよりも高くなる。
【００９４】
次に、図１３に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ｂを形成する。このｎ−型半導体領域１１ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ａはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ｂの半導体基板１（ｐ型ウエル３）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。このｐ−型半導体領域１１ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエル４）にゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域１１ｂを先に形成しても、あるいはｐ−型半導体領域１１ａを先に形成してもよい。
【００９５】
次に、図１４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【００９６】
次に、図１５に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成する。ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域１２ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ａはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ｂの半導体基板１（ｐ型ウエル３）に、ゲート電極ＧＥ１およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｎ−型半導体領域１１ｂは、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域１２ｂはサイドウォール１３に整合して形成される。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。ｐ＋型半導体領域１２ａは、ｐ−型半導体領域１１ａよりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域１２ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエル４）に、ゲート電極ＧＥ２およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｐ−型半導体領域１１ａは、ゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域１２ａはサイドウォール１３に整合して形成される。ｎ＋型半導体領域１２ｂを先に形成しても、あるいはｐ＋型半導体領域１２ａを先に形成してもよい。
【００９７】
ｎＭＩＳ形成領域１Ｂのゲート電極ＧＥ１を構成するシリコン膜１０は、ｎ−型半導体領域１１ｂ形成用のイオン注入工程やｎ＋型半導体領域１２ｂ形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となる。また、ｐＭＩＳ形成領域１Ａのゲート電極ＧＥ２を構成するシリコン膜１０は、ｐ−型半導体領域１１ａ形成用のイオン注入やｐ＋型半導体領域１２ａ形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となる。
【００９８】
イオン注入後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【００９９】
なお、半導体基板１の主面に酸化シリコン膜ＯＸが形成されていない場合、このソース・ドレインの活性化のためのアニール処理により、半導体基板１とＨｆおよびＡｌ含有絶縁膜５ａならびにＨｆおよびＬｎ含有絶縁膜５ｂとの間に酸化シリコン膜からなる絶縁膜が形成される。この絶縁膜は酸化シリコン膜ＯＸのように膜厚を精度良く調整して形成することができない。したがって、半導体基板１の主面に酸化シリコン膜ＯＸが形成されていない場合、この絶縁膜を含むゲート絶縁膜の酸化膜換算膜厚の増加を制御することは困難となるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じる原因となる。
【０１００】
また、この絶縁膜は酸化シリコン膜ＯＸのように密度を高く形成することが困難であり、絶縁膜内には酸化シリコン膜よりも多くの欠陥が生じる。このため、酸化シリコン膜ＯＸが形成されておらず、この絶縁膜が形成されている場合、ゲート電極と半導体基板との間でリーク電流が発生することを防ぐ効果が、酸化シリコン膜ＯＸが形成されている場合よりも小さい。
【０１０１】
また、ここで言う酸化膜換算膜厚とは、ｈｉｇｈ−ｋ膜であるＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを含むゲート絶縁膜の電気的換算膜厚であり、ある厚さのｈｉｇｈ−ｋ膜を含むゲート絶縁膜が示す容量に対して、それと同じ容量値を示す酸化シリコン膜の膜厚を指す。例えば、物理膜厚が２ｎｍのｈｉｇｈ−ｋ膜（比誘電率：２０）は、酸化シリコン膜に対する酸化膜換算膜厚は０．４ｎｍとなる。ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを含むゲート絶縁膜と半導体基板１との間に酸化シリコン膜が形成されている場合、この酸化シリコン膜もゲート絶縁膜を構成する絶縁膜であるので、酸化膜換算膜厚はこの酸化シリコン膜の誘電率も計算に入れて算出される。酸化シリコン膜はＨｆおよびＡｌ含有絶縁膜５ａおよびＨｆおよびＬｎ含有絶縁膜５ｂのようなｈｉｇｈ−ｋ膜よりも誘電率が低い膜であるので、ゲート絶縁膜の一部として酸化シリコン膜が形成されている場合は、ゲート絶縁膜がｈｉｇｈ−ｋ膜のみからなる場合に比べて酸化膜換算膜厚の値が高くなる。ゲート絶縁膜の酸化膜換算膜厚が大きくなると、そのゲート絶縁膜を有するＭＩＳＦＥＴのしきい値電圧が高くなり、半導体装置の微細化および消費電力の低減の妨げとなる。
【０１０２】
また、本実施の形態では、ＭＩＳＦＥＴのゲート電極ＧＥ１、ＧＥ２と半導体基板１との間でのリーク電流の発生を防ぐ効果が前記絶縁膜よりも高い酸化シリコン膜ＯＸを設けることにより、半導体装置の信頼性を高めることができる。
【０１０３】
このようにして、図１５に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０４】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１の下のＨｆおよびＬｎ含有絶縁膜５ｂと酸化シリコン膜ＯＸとが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１２ｂおよびｎ−型半導体領域１１ｂにより形成される。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２の下のＨｆおよびＡｌ含有絶縁膜５ａと酸化シリコン膜ＯＸとが、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１２ａおよびｐ−型半導体領域１１ａにより形成される。ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｎ＋型半導体領域１２ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１２ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【０１０５】
次に、図１６に示すように、周知のサリサイド技術により、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。ここでは、半導体基板１上に形成したＮｉ（ニッケル）などを含む金属膜を、熱処理により下部の半導体層と反応させることで金属シリサイド層を形成する。
【０１０６】
続いて、半導体基板１の主面上に、ゲート電極ＧＥ１、ＧＥ２を覆うように、絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜３１の形成後、絶縁膜３１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１０７】
次に、絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール（貫通孔、孔）３２を形成する。コンタクトホール３２は、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上部のシリサイド層１４に達する孔である。
【０１０８】
次に、コンタクトホール３２内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）３３を形成する。コンタクトプラグ３３を形成するには、例えば、コンタクトホール３２の内部（底部および側壁上）を含む絶縁膜３１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグ３３を形成することができる。なお、図面の簡略化のために、図１６では、コンタクトプラグ３３を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１０９】
次に、図１７に示すように、コンタクトプラグ３３が埋め込まれた絶縁膜３１上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）３４および配線形成用の絶縁膜（層間絶縁膜）３５を順次形成する。ストッパ絶縁膜３４は、絶縁膜３５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３５に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜３４を窒化シリコン膜とし、絶縁膜３５を酸化シリコン膜とすることができる。
【０１１０】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜３５およびストッパ絶縁膜３４の所定の領域に配線溝３６を形成した後、半導体基板１の主面上（すなわち配線溝３６の底部および側壁上を含む絶縁膜３５上）にバリアメタル膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝３６の内部を埋め込む。それから、配線溝３６以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
【０１１１】
配線Ｍ１は、コンタクトプラグ３３を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成することで、ｐチャネル型ＭＩＳＦＥＴＱｐと、ｎチャネル型ＭＩＳＦＥＴＱｎとが形成された本実施の形態の半導体装置が完成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１２】
本実施の形態の半導体装置の製造方法では、Ｌａなどの不純物を含むＨｆ系ゲート絶縁膜と、その上部のメタルゲート電極との間に、Ａｌを含む膜を設けることにより、ゲート電極の下部の素子分離領域などからＨｆ系ゲート絶縁膜を介してメタルゲート電極内に酸素（酸化種）が拡散することに起因して、メタルゲート電極の底面が酸化されることでｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇することを防ぐことを可能としている。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極のゲート幅を小さくする目的でゲート電極の下部のゲート幅方向に隣り合う素子分離領域の間隔を狭め、しきい値を調整する目的でＨｆ系ゲート絶縁膜にＬａなどを導入していても、素子分離領域同士間の上部のメタルゲート電極が酸化されることを防ぎ、狭チャネル特性の発生を抑えることができる。これにより、半導体装置の微細化の際にｎチャネル型ＭＩＳＦＥＴの仕事関数の上昇に起因してしきい値電圧が上昇することを防ぎ、低消費電力で微細な半導体装置を実現することができる。
【０１１３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１４】
本発明は、ＣＭＩＳＦＥＴのゲート絶縁膜としてｈｉｇｈ−ｋ膜を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１１５】
１  半導体基板
１Ａ  ｐＭＩＳ形成領域
１Ｂ  ｎＭＩＳ形成領域
２  素子分離領域
２ａ  溝
３  ｐ型ウエル
４  ｎ型ウエル
５  Ｈｆ含有絶縁膜
５ａ  ＨｆおよびＡｌ含有絶縁膜
５ｂ  ＨｆおよびＬｎ含有絶縁膜
７  窒化金属膜
８ａ、８ｂ  しきい値調整層
８ｃ  Ａｌ含有膜
９  金属膜
１０  シリコン膜
１１ａ  ｐ−型半導体領域
１１ｂ  ｎ−型半導体領域
１２ａ  ｐ＋型半導体領域
１２ｂ  ｎ＋型半導体領域
１３  サイドウォール
１３ａ  窒化シリコン膜
１３ｂ  酸化シリコン膜
１３ｃ  窒化シリコン膜
１３ｄ  サイドウォール
１４  シリサイド層
３１  絶縁膜
３２  コンタクトホール
３３  コンタクトプラグ
３４  ストッパ絶縁膜
３５  絶縁膜
３６  配線溝
Ｇ１、ＧＥ１、ＧＥ２  ゲート電極
Ｍ１  配線
ＯＸ  酸化シリコン膜
ＰＲ１  フォトレジストパターン
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｖｔｈ  しきい値電圧
Ｗ  ゲート幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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