(57)【要約】【課題】グローバルビット線とローカルビット線とを接続するスイッチ回路の制御不良を防止する。【解決手段】グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、これらの間に接続されたスイッチ回路ＳＷと、２つのローカルスイッチドライバＬＳＤと、一方のローカルスイッチドライバＬＳＤの出力ノードとスイッチ回路ＳＷとを接続する第１のローカル制御信号線ＬＳＬ０と、他方のローカルスイッチドライバＬＳＤの出力ノードとスイッチ回路ＳＷとを接続する第２のローカル制御信号線ＬＳＬ１とを備える。本発明によれば、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとを接続するスイッチ回路ＳＷが冗長構成を有していることから、スイッチ回路ＳＷを制御する制御信号線に不良が存在する場合であっても、当該スイッチ回路ＳＷを正しく機能させることが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の記憶素子と、
複数のセルトランジスタを介して前記複数の記憶素子と接続されるローカルビット線と、
グローバルビット線と、
前記グローバルビット線と前記ローカルビット線との間に接続された第１のスイッチ回路と、を備えた半導体装置であって、
前記第１のスイッチ回路は、第１及び第２の制御信号を受け、少なくとも一方が活性状態の時に前記グローバルビット線及び前記ローカルビット線を接続し、両方が非活性状態の時に非接続とすることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の制御信号をそれぞれ生成する第１及び第２のスイッチドライバをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のスイッチドライバは、第３の制御信号に基づいて共通に制御されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のスイッチ回路は、前記グローバルビット線と前記ローカルビット線との間に並列に接続された第１及び第２のトランジスタを含み、前記第１及び第２のトランジスタの制御電極には前記第１及び第２の制御信号がそれぞれ供給されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のスイッチ回路は、前記グローバルビット線と前記ローカルビット線との間に接続された第３のトランジスタを含み、前記第３のトランジスタの制御電極には前記第１及び第２の制御信号が共通に供給されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項６】
前記ローカルビット線は、前記第１及び第２のスイッチドライバ間に配置されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１及び第２のスイッチドライバは、前記ローカルビット線から見ていずれも一方の側に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項８】
所定の電位が供給されるプリチャージ線と、前記プリチャージ線と前記ローカルビット線との間に接続された第２のスイッチ回路とをさらに備え、
前記第２のスイッチ回路は、第４及び第５の制御信号を受け、少なくとも一方が活性状態の時に前記プリチャージ線及び前記ローカルビット線を接続し、両方が非活性状態の時に非接続とすることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のセルトランジスタをそれぞれ制御する複数のワード線と、前記第１及び第２の制御信号をそれぞれ伝送する第１及び第２の制御信号線とをさらに備え、
前記複数のワード線と前記第１及び第２の制御信号線は、互いに同じ配線層に形成されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記配線層に形成された第１及び第２のダミー配線をさらに備え、前記第１及び第２の制御信号線は前記第１及び第２のダミー配線間に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２のダミー配線はフローティング状態であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
グローバルビット線と、
複数のメモリセルに接続されたローカルビット線と、
前記グローバルビット線と前記ローカルビット線との間に接続されたスイッチ回路と、
第１及び第２の制御信号をそれぞれ出力する第１及び第２のスイッチドライバと、
前記第１のスイッチドライバの出力ノードと前記スイッチ回路とを接続する第１の制御信号線と、
前記第２のスイッチドライバの出力ノードと前記スイッチ回路とを接続する第２の制御信号線と、を備えることを特徴とする半導体装置。
【請求項１３】
前記スイッチ回路は、前記グローバルビット線と前記ローカルビット線との間に並列に接続された第１及び第２のトランジスタを含み、前記第１及び第２のトランジスタの制御電極はそれぞれ前記第１及び第２の制御信号線に接続されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記スイッチ回路は、前記グローバルビット線と前記ローカルビット線との間に接続された第３のトランジスタを含み、前記第３のトランジスタの制御電極は前記第１及び第２の制御信号線に共通に接続されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第１及び第２のスイッチドライバは、第３の制御信号に基づいて共通に制御されることを特徴とする請求項１２乃至１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、階層的に構築されたビット線を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスの多くは、行方向に延在する複数のワード線と、列方向に延在する複数のビット線を備えており、これらの交点にメモリセルが配置された構成を有している。そして、いずれかのワード線を選択すると、当該ワード線に割り当てられたメモリセルが対応するビット線に接続され、メモリセルに保持されていたデータがビット線に読み出される。読み出されたデータは、ビット線にそれぞれ接続されたセンスアンプによって増幅される。
【０００３】
しかしながら、上述した構成ではビット線又はビット線対ごとにセンスアンプを設ける必要があるため、高集積化すればするほど、必要となるセンスアンプの数が多くなるという問題がある。このような問題を解決する方法として、階層的に構築されたビット線を用いた半導体メモリデバイスが提案されている（特許文献１参照）。
【０００４】
特許文献１に記載された半導体メモリデバイスは、メモリセルに接続された下位のローカルビット線と、センスアンプに接続された上位のグローバルビット線に階層化されており、１つのグローバルビット線に複数のローカルビット線を割り当てることによって、必要となるセンスアンプの数を削減している。グローバルビット線とローカルビット線との接続は、これらの間に接続されたスイッチ回路によって行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−１９５１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、ワード線やビット線に不良が存在する場合には、不良のあるワード線やビット線が予備のワード線や予備のビット線に置換され、これによって不良が救済される。しかしながら、スイッチ回路を制御する制御信号線に不良が存在する場合、これを救済する予備の制御信号線が存在しないことから、チップ全体が不良になるという問題があった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、複数の記憶素子と、複数のセルトランジスタを介して前記複数の記憶素子と接続されるローカルビット線と、グローバルビット線と、前記グローバルビット線と前記ローカルビット線との間に接続された第１のスイッチ回路と、を備えた半導体装置であって、前記第１のスイッチ回路は、第１及び第２の制御信号を受け、少なくとも一方が活性状態の時に前記グローバルビット線及び前記ローカルビット線を接続し、両方が非活性状態の時に非接続とすることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、グローバルビット線と、複数のメモリセルに接続されたローカルビット線と、前記グローバルビット線と前記ローカルビット線との間に接続されたスイッチ回路と、第１及び第２の制御信号をそれぞれ出力する第１及び第２のスイッチドライバと、前記第１のスイッチドライバの出力ノードと前記スイッチ回路とを接続する第１の制御信号線と、前記第２のスイッチドライバの出力ノードと前記スイッチ回路とを接続する第２の制御信号線とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、グローバルビット線とローカルビット線とを接続するスイッチ回路が冗長構成を有していることから、スイッチ回路を制御する制御信号線に不良が存在する場合であっても、当該スイッチ回路を正しく機能させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【図３】ロウ系回路１１の主要部の構成を示すブロック図である。
【図４】メインスイッチドライバＭＳＤの回路図である。
【図５】ローカルスイッチドライバＬＳＤの回路図である。
【図６】制御信号生成回路２０の回路図である。
【図７】本発明の好ましい実施形態による半導体装置の動作を説明するためのタイミング図である。
【図８】ローカル制御信号線ＬＳＬ０，ＬＳＬ１及びサブワード線ＳＷＬ０〜ＳＷＬｎのレイアウトを説明するための模式図である。
【図９】本発明の第２の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【図１０】本発明の第３の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【図１１】本発明の第４の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【図１２】ローカルプリチャージドライバＬＰＤの回路図である。
【図１３】本発明の第５の実施形態によるローカルスイッチドライバＬＳＤの回路図である。
【図１４】本発明の第６の実施形態による情報処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１３】
図１に示すように、本実施形態による半導体装置はＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ領域１０を有している。詳細については後述するが、メモリセルアレイ領域１０内においては、階層化されたメインワード線及びサブワード線と、階層化されたグローバルビット線及びローカルビット線が設けられており、サブワード線とローカルビット線との交点にメモリセルが配置される。メインワード線及びサブワード線の選択はロウ系回路１１によって行われ、グローバルビット線及びローカルビット線の選択はカラム系回路１２によって行われる。また、グローバルビット線とローカルビット線との間には、後述するスイッチ回路が接続されており、その制御についてもロウ系回路１１によって行われる。
【００１４】
ロウ系回路１１には、ロウアドレスバッファ１３を介してロウアドレスＲＡが供給される。また、カラム系回路１２には、カラムアドレスバッファ１４を介してカラムアドレスＣＡが供給される。ロウアドレスＲＡ及びカラムアドレスＣＡはいずれも外部から供給される信号であり、ロウアドレスバッファ１３及びカラムアドレスバッファ１４のいずれに入力されるかは、制御回路１８によって制御される。制御回路１８は、外部コマンドＣＭＤをデコードするコマンドデコーダ１７の出力に基づいて、各種機能ブロックを制御する回路である。具体的には、外部コマンドＣＭＤがアクティブコマンドを示している場合、ロウアドレスＲＡはロウアドレスバッファ１３に供給される。また、外部コマンドＣＭＤがリードコマンド又はライトコマンドを示している場合、カラムアドレスＣＡはカラムアドレスバッファ１４に供給される。
【００１５】
したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルからデータＤＱを読み出すことができる。また、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期してロウアドレスＲＡ及びカラムアドレスＣＡを入力すれば、これらアドレスによって指定されるメモリセルにデータＤＱを書き込むことができる。データＤＱの読み出し及び書き込みは、入出力制御回路１５及びデータバッファ１６を介して行われる。
【００１６】
また、本実施形態による半導体装置にはモードレジスタ１９が設けられており、その設定値は制御回路１８に供給される。モードレジスタ１９には、本実施形態による半導体装置の動作モードを示すパラメータが設定される。
【００１７】
図２は、メモリセルアレイ領域１０の内部をより詳細に説明するための回路図であり、本発明の第１の実施形態に相当する。
【００１８】
図２に示すように、メモリセルアレイ領域１０内には、Ｘ方向に延在する複数のグローバルビット線ＧＢＬ及び複数のローカルビット線ＬＢＬが設けられている。グローバルビット線ＧＢＬは上位の階層に位置付けられるビット線であり、センスアンプＳＡに接続されている。一方、ローカルビット線ＬＢＬは下位の階層に位置付けられるビット線であり、メモリセルＭＣに接続されている。グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間にはスイッチ回路ＳＷが接続されている。
【００１９】
センスアンプＳＡは、一対のグローバルビット線ＧＢＬに現れる電位差を増幅する回路であり、その動作タイミングは図１に示した制御回路１８によって制御される。また、図２には図示していないが、センスアンプＳＡには、一対のグローバルビット線ＧＢＬの電位をイコライズするイコライズ回路が含まれている。イコライズ回路の動作は、後述するイコライズ信号（ＢＬＥＱ）によって制御される。イコライズ信号（ＢＬＥＱ）も制御回路１８によって生成される。
【００２０】
図２に示すように、１本のグローバルビット線ＧＢＬには複数のローカルビット線ＬＢＬが割り当てられる。これにより、１つのセンスアンプＳＡに多数のメモリセルＭＣを割り当てることが可能となることから、センスアンプＳＡの数を削減することができる。各ローカルビット線ＬＢＬは、それぞれ対応するスイッチ回路ＳＷを介してグローバルビット線ＧＢＬに接続されている。本実施形態ではスイッチ回路ＳＷが２つのＮチャンネル型ＭＯＳトランジスタＴＲ０，ＴＲ１からなり、これらのゲート電極は対応するローカル制御信号線ＬＳＬに接続される。
【００２１】
ローカル制御信号線ＬＳＬはＹ方向に延在する配線であり、対応するローカルスイッチドライバＬＳＤによって駆動される。本実施形態においては、１つのスイッチ回路ＳＷを構成する２つのトランジスタＴＲ０，ＴＲ１のうち、一方のトランジスタＴＲ０に接続されたローカル制御信号線ＬＳＬ０は当該ローカルビット線ＬＢＬから見て一方の側に配置されたローカルスイッチドライバＬＳＤによって駆動され、他方のトランジスタＴＲ１に接続されたローカル制御信号線ＬＳＬ１は当該ローカルビット線ＬＢＬから見て他方の側に配置されたローカルスイッチドライバＬＳＤによって駆動される。つまり、当該ローカルビット線ＬＢＬは、これら２つのローカルスイッチドライバＬＳＤに挟まれて配置されている。
【００２２】
上述の通り、本実施形態による半導体装置はＤＲＡＭであり、したがって各メモリセルＭＣは、セルトランジスタＱとセルキャパシタＣＳの直列回路からなる。セルトランジスタＱはＮチャンネル型ＭＯＳトランジスタからなり、その一端は対応するローカルビット線ＬＢＬに接続され、他端はセルキャパシタＣＳに接続されている。セルキャパシタＣＳの他端にはプレート電位ＶＰＬＴが供給される。また、セルトランジスタＱのゲート電極は対応するサブワード線ＳＷＬに接続されている。本発明においては、サブワード線ＳＷＬを単に「ワード線」と呼ぶことがある。サブワード線ＳＷＬはＹ方向に延在する配線であり、対応するサブワードドライバＳＷＤによって駆動される。
【００２３】
かかる構成により、いずれかのサブワード線ＳＷＬが活性化されると、対応するセルトランジスタＱがオンすることによってセルキャパシタＣＳがローカルビット線ＬＢＬに接続される。これにより、セルキャパシタＣＳに記憶されていたデータがローカルビット線ＬＢＬに読み出される。本発明においては、セルキャパシタＣＳを単に「記憶素子」と呼ぶことがある。尚、本発明において記憶素子をセルキャパシタによって構成することは必須でなく、他の種類の記憶素子を用いても構わない。また、本発明においてセルトランジスタＱをＮチャンネル型ＭＯＳトランジスタによって構成することは必須でなく、他の素子を用いても構わないし、複数の素子からなる回路を用いても構わない。いずれの場合であっても、セルトランジスタＱの制御端子（ＭＯＳトランジスタの場合はゲート電極）が対応するサブワード線ＳＷＬに接続される。
【００２４】
サブワードドライバＳＷＤには、Ｙ方向に延在するメインワード線ＭＷＬが接続されており、メインワード線ＭＷＬを介して供給されるメインワード信号に基づいて活性化される。メインワード信号はロウアドレスＲＡの上位ビットに基づいて生成され、活性化されたサブワードドライバＳＷＤは、ロウアドレスＲＡの下位ビットに基づいていずれかのサブワード線ＳＷＬを選択する。メインワード信号を生成するメインワードドライバＭＷＤは、図１に示したロウ系回路１１に含まれる回路ブロックである。
【００２５】
ローカルスイッチドライバＬＳＤには、Ｙ方向に延在するメイン制御信号線ＭＳＬが接続されており、メイン制御信号線ＭＳＬを介して供給されるメイン制御信号に基づいて活性化される。メイン制御信号もロウアドレスＲＡの上位ビットに基づいて生成され、活性化されたローカルスイッチドライバＬＳＤは、対応するスイッチ回路ＳＷをオンさせる。メイン制御信号を生成するメインスイッチドライバＭＳＤは、図１に示したロウ系回路１１に含まれる回路ブロックである。
【００２６】
尚、本明細書においては、各配線と当該配線によって伝送される信号に同じ符号を付すことがある。例えば、メイン制御信号線ＭＳＬを介して伝送されるメイン制御信号についても「メイン制御信号ＭＳＬ」と呼ぶことがある。同様に、ローカル制御信号線ＬＳＬを介して伝送されるローカル制御信号についても「ローカル制御信号ＬＳＬ」と呼ぶことがある。
【００２７】
図３は、ロウ系回路１１の主要部の構成を示すブロック図である。
【００２８】
図３に示すように、ロウ系回路１１には複数のメインワードドライバＭＷＤと複数のメインスイッチドライバＭＳＤが含まれる。メインワードドライバＭＷＤにはプリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ７Ｔが供給され、メインスイッチドライバＭＳＤには、プリデコード信号ＲＦ５Ｔ，ＲＦ７Ｔが供給される。プリデコード信号ＲＦ２Ｔは、ロウアドレスＲＡのビットＡ２〜Ａ４をデコードすることにより生成される８ビットの信号であり、いずれか１ビットが活性レベルとなる。また、プリデコード信号ＲＦ５Ｔは、ロウアドレスＲＡのビットＡ５，Ａ６をデコードすることにより生成される４ビットの信号であり、いずれか１ビットが活性レベルとなる。さらに、プリデコード信号ＲＦ７Ｔは、ロウアドレスＲＡのビットＡ７，Ａ８をデコードすることにより生成される４ビットの信号であり、いずれか１ビットが活性レベルとなる。
【００２９】
図３において、各メインワードドライバＭＷＤに表記された３つの数字＜０＞〜＜７＞は、各プリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ７Ｔのどのビットが活性レベルである場合に選択されるかを示している。一例として、＜０＞，＜０＞，＜０＞と表記されたメインワードドライバＭＷＤは、プリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ７Ｔのいずれもビット０が活性レベルである場合に、対応するメインワード信号ＭＷＬ０を活性化させる。これはメインスイッチドライバＭＳＤについても同様であり、一例として、＜１：０＞，＜０＞と表記されたメインスイッチドライバＭＳＤは、プリデコード信号ＲＦ５Ｔのビット０又はビット１と、プリデコード信号ＲＦ７Ｔのビット０が活性レベルである場合に、対応するメイン制御信号ＭＳＬ０を活性化させる。
【００３０】
図３に示すように、メインスイッチドライバＭＳＤには、タイミング信号ＲＡＴ，ＲＢＴ，ＲＭ１が供給される。これらタイミング信号ＲＡＴ，ＲＢＴ，ＲＭ１は、制御回路１８に含まれる制御信号生成回路２０によって生成される。制御信号生成回路２０の回路構成については後述する。
【００３１】
図４は、メインスイッチドライバＭＳＤの回路図である。図４に示すメインスイッチドライバＭＳＤは、図３において＜１：０＞，＜０＞と表記されたメインスイッチドライバＭＳＤに対応する。
【００３２】
図４に示すように、メインスイッチドライバＭＳＤは、信号ノードＮａと信号ノードＮｂとの間に接続されたＮチャンネル型ＭＯＳトランジスタＱ３１，Ｑ４０〜Ｑ４２と、電源ノードＶＰＰと信号ノードＮｂとの間に並列接続されたＰチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３２を備えている。信号ノードＮａは、タイミング信号ＲＭ１が供給される信号ノードである。
【００３３】
図４に示すように、トランジスタＱ３０のゲート電極にはタイミング信号ＲＢＴが供給されている。これにより、タイミング信号ＲＢＴがローレベルである期間においては、信号ノードＮｂがハイレベルにプリチャージされる。信号ノードＮｂの論理レベルは、トランジスタＱ３３，Ｑ３４からなるインバータと、トランジスタＱ３５，Ｑ３５からなるインバータを介し、メイン制御信号ＭＳＬとして出力される。メイン制御信号ＭＳＬはローレベルが活性レベルであり、ハイレベルが非活性レベルである。また、信号ノードＮｃがトランジスタＱ３２のゲート電極に接続されているため、メイン制御信号ＭＳＬがハイレベルに非活性化されている場合、この状態が維持される。
【００３４】
一方、トランジスタＱ３１，Ｑ４０，Ｑ４１は直列接続されており、トランジスタＱ４１，Ｑ４２は並列接続されている。トランジスタＱ３１のゲート電極にはタイミング信号ＲＡＴが供給され、トランジスタＱ４０〜Ｑ４２のゲート電極にはプリデコード信号ＲＦ７Ｔのビット０、ＲＦ５Ｔのビット０、ＲＦ５Ｔのビット１がそれぞれ供給される。かかる構成により、信号ノードＮｂがハイレベルにプリチャージされた後、タイミング信号ＲＡＴがハイレベル、タイミング信号ＲＭ１がローレベルに変化し、且つ、プリデコード信号ＲＦ５Ｔのビット０又はビット１とプリデコード信号ＲＦ７Ｔのビット０が活性レベルになると、信号ノードＮｂがローレベルに変化する。信号ノードＮｂがローレベルに変化すると、メイン制御信号ＭＳＬがローレベルに活性化する。
【００３５】
図５は、ローカルスイッチドライバＬＳＤの回路図である。
【００３６】
図５に示すように、ローカルスイッチドライバＬＳＤは、トランジスタＱ６０，Ｑ６１からなるインバータ回路である。かかる回路構成により、メイン制御信号ＭＳＬがローレベルに活性化すると、ローカル制御信号ＬＳＬがＶＰＰレベルに活性化する。一方、メイン制御信号ＭＳＬがハイレベルである場合には、ローカル制御信号ＬＳＬはＶＫＫレベルに非活性化される。
【００３７】
図２に示したように、メイン制御信号線ＭＳＬは複数のローカルスイッチドライバＬＳＤに接続されている。このため、所定のメイン制御信号ＭＳＬが活性化すると、これに接続された複数のローカルスイッチドライバＬＳＤが全て活性化し、これにより対応する全てのスイッチ回路ＳＷがオン状態となる。ここで、１つのスイッチ回路ＳＷを構成する２つのトランジスタＴＲ０，ＴＲ１は、いずれも同じメイン制御信号ＭＳＬによって活性化されるローカルスイッチドライバＬＳＤによって制御される。このことは、あるメイン制御信号ＭＳＬが活性化すると、１つのスイッチ回路ＳＷを構成する２つのトランジスタＴＲ０，ＴＲ１が両方ともオンすることを意味する。これにより、スイッチ回路ＳＷが冗長構成となることから、一方のローカル制御信号線ＬＳＬに断線が生じている場合であっても、グローバルビット線ＧＢＬとローカルビット線ＬＢＬを正しく接続することが可能となる。
【００３８】
図６は、制御回路１８に含まれる制御信号生成回路２０の回路図である。
【００３９】
制御信号生成回路２０はタイミング信号ＲＡＴ，ＲＢＴ，ＲＭ１及びイコライズ信号ＢＬＥＱを生成する回路であり、図６に示すように、ディレイ回路２１、ＮＡＮＤゲート回路２２，２３、レベルシフタ２４、ＯＲゲート回路２５及びＡＮＤゲート回路２６を備えている。ＮＡＮＤゲート回路２２には、タイミング信号Ｒ２ＡＣＢ及びディレイ回路２１によってこれを遅延させたディレイ信号ＲＳが入力され、その出力がタイミング信号ＲＡＴとして用いられる。また、ＮＡＮＤゲート回路２３には、タイミング信号Ｒ１ＡＣＢ及びディレイ信号ＲＳが入力され、その出力をレベルシフタ２４によってレベルシフトした信号がタイミング信号ＲＢＴとして用いられる。レベルシフタ２４は、ＮＡＮＤゲート回路２３の出力信号をＶＳＳレベルからＶＰＰレベルまでの振幅に拡大する役割を果たす。タイミング信号ＲＢＴ以外の信号については、ＶＳＳレベルからＶｐｅｒｉレベルまでの振幅を有している。
【００４０】
また、ＯＲゲート回路２５にはタイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢが供給され、その出力はタイミング信号ＲＭ１として用いられる。さらに、ＡＮＤゲート回路２６にもタイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢが供給され、その出力はイコライズ信号ＢＬＥＱとして用いられる。尚、タイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢは、アクティブコマンドに応答してこの順に活性化する信号である。
【００４１】
図７は、本実施形態による半導体装置の動作を説明するためのタイミング図である。
【００４２】
まず、外部からアクティブコマンドが発行される前の状態では、タイミング信号ＲＡＴ，ＲＢＴはいずれもローレベルであり、したがって図４に示したメインスイッチドライバＭＳＤ内の信号ノードＮｂはハイレベルにプリチャージされている。また、イコライズ信号ＢＬＥＱがハイレベルに維持されており、これにより一対のグローバルビット線ＧＢＬは同電位にプリチャージされている。
【００４３】
そして、外部からアクティブコマンドが発行されると、制御回路１８の内部でタイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢがこの順に活性化する。これに応答して、制御信号生成回路２０はタイミング信号ＲＢＴを活性化させ、次いでタイミング信号ＲＡＴ，ＲＭ１を活性化させる。これにより、メインスイッチドライバＭＳＤのプリチャージ状態が解除されるため、プリデコード信号ＲＦ５Ｔ，ＲＦ７Ｔに基づき選択されたメインスイッチドライバＭＳＤは、対応するメイン制御信号ＭＳＬをローレベルに活性化させる。その結果、当該メイン制御信号線ＭＳＬに接続された全てのローカルスイッチドライバＬＳＤが活性化され、対応するスイッチ回路ＳＷがオンとなる。また、タイミング信号Ｒ１ＡＣＢの活性化によりイコライズ信号ＢＬＥＱがローレベルに変化するため、一対のグローバルビット線ＧＢＬのプリチャージ状態が解除される。
【００４４】
また、タイミング信号ＲＭ１はサブワードドライバＳＷＤの活性化信号としても用いられている。このため、タイミング信号ＲＭ１が活性化すると、ロウアドレスＲＡによって選択されるサブワード線ＳＷＬが活性化される。これにより、対応するメモリセルＭＣからデータが読み出され、ローカルビット線ＬＢＬの電位が変化する。かかる変化は、スイッチ回路ＳＷを介してグローバルビット線ＧＢＬに伝達され、一対のグローバルビット線間に電位差が生じる。その後、所定のタイミングでセンスアンプＳＡが活性化され、グローバルビット線間の電位差が増幅される。
【００４５】
図示しないが、次にリードコマンドとともにカラムアドレスＣＡが入力されると、カラムアドレスＣＡに基づいてカラム系回路１２によりセンスアンプＳＡが選択される。選択されたセンスアンプＳＡから読み出されたデータＤＱは、入出力制御回路１５及びデータバッファ１６を介して外部に出力される。そして、プリチャージコマンドが発行されるとタイミング信号Ｒ１ＡＣＢ，Ｒ２ＡＣＢがこの順に非活性化し、当初のプリチャージ状態に遷移する。
【００４６】
上述した動作においては、所定のメイン制御信号ＭＳＬが活性化すると、２本のローカル制御信号線ＬＳＬ０，ＬＳＬ１を介して同じスイッチ回路ＳＷに含まれる２つのトランジスタＴＲ０，ＴＲ１が共通に制御される。このため、仮にローカル制御信号線ＬＳＬ０，ＬＳＬ１の一方に断線が生じている場合であっても、他方のローカル制御信号線を介してトランジスタＴＲ０，ＴＲ１の一方が正しく制御される。
【００４７】
これに対し、ローカル制御信号線ＬＳＬ０，ＬＳＬ１の一方又は両方にショート不良が生じている場合には、ショート先によって正常な動作が可能な場合と不可能な場合が存在する。例えば、ローカル制御信号線ＬＳＬ０，ＬＳＬ１の一方がＶＰＰ配線にショートしている場合には、当該トランジスタが常時オンとなることから、もはや正常な動作は不可能である。このような問題を防止するためには、図８に示すように、ローカル制御信号線ＬＳＬ０，ＬＳＬ１をフローティング状態のダミー配線によって挟み込むことが好ましい。
【００４８】
図８に示す例では、ローカル制御信号線ＬＳＬ０，ＬＳＬ１とサブワード線ＳＷＬ０〜ＳＷＬｎが同じ配線層に形成されており、ローカル制御信号線ＬＳＬ０，ＬＳＬ１の両側にダミー配線ＤＳＬが配置され、サブワード線ＳＷＬ０〜ＳＷＬｎの両側にダミー配線ＤＷＬが配置されている。多数の配線が規則的に繰り返されるパターンにおいては、端部の配線に不良が生じやすいことから、図８に示す例ではこの部分にダミー配線ＤＳＬ，ＤＷＬを配置している。そして、ダミー配線ＤＳＬをフローティング状態としておけば、仮にローカル制御信号線ＬＳＬ０，ＬＳＬ１の一方又は両方とダミー配線ＤＳＬとがショート不良を起こした場合であっても、スイッチ回路ＳＷを正しく動作させることが可能となる。
【００４９】
以上説明したように、本実施形態による半導体装置によれば、スイッチ回路ＳＷが冗長構成を有していることから、一方のローカル制御信号線ＬＳＬに断線やショート不良が生じている場合であっても、グローバルビット線ＧＢＬとローカルビット線ＬＢＬを正しく接続することが可能となる。換言すれば、ローカル制御信号ＬＳＬ０，ＬＳＬ１の少なくとも一方が活性状態であればグローバルビット線ＧＢＬとローカルビット線ＬＢＬを正しく接続するとことができる。しかも、本実施形態では、スイッチ回路ＳＷに２つのトランジスタＴＲ０，ＴＲ１が含まれていることから、一方のトランジスタ自体に不良が存在する場合であっても、正しく動作させることが可能となる。
【００５０】
図９は、本発明の第２の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【００５１】
図９に示すように、本実施形態は、同じスイッチ回路ＳＷに割り当てられたローカル制御信号線ＬＳＬ０，ＬＳＬ１が当該ローカルビット線ＬＢＬから見ていずれも一方の側に配置されたローカルスイッチドライバＬＳＤによって駆動される点において、図２に示した第１の実施形態と相違する。その他の点は図２に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このような構成によっても、第１の実施形態と同様の効果を得ることが可能となる。
【００５２】
図１０は、本発明の第３の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【００５３】
図１０に示すように、本実施形態においては、スイッチ回路ＳＷが１つのトランジスタＴＲによって構成されている。しかしながら、トランジスタＴＲのゲート電極に接続されたローカル制御信号線ＬＳＬは、両側に配置された２つのローカルスイッチドライバＬＳＤによって共通に駆動される。換言すれば、一方のローカルスイッチドライバＬＳＤによって駆動されるローカル制御信号線ＬＳＬの端部と、他方のローカルスイッチドライバＬＳＤによって駆動されるローカル制御信号線ＬＳＬの端部が、いずれもトランジスタＴＲのゲート電極に接続された構成を有している。その他の点は図２に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５４】
このような構成によっても、第１の実施形態と同様の効果を得ることが可能となる。しかも、本実施形態ではスイッチ回路ＳＷを１個のトランジスタＴＲによって構成することができることから、必要な素子数が削減されるとともに、第１及び第２の実施形態に比べてローカル制御信号線ＬＳＬの本数を半分とすることが可能となる。
【００５５】
図１１は、本発明の第４の実施形態によるメモリセルアレイ領域１０の内部をより詳細に説明するための回路図である。
【００５６】
図１１に示すように、本実施形態においてはローカルビット線ＬＢＬを中間電位ＶＢＬＰにプリチャージするプリチャージ線ＰＬを備えている点において第３の実施形態と相違している。プリチャージ線ＰＬはプリチャージトランジスタＰＴＲを介してローカルビット線ＬＢＬに接続されている。このため、プリチャージトランジスタＰＴＲがオンすると、ローカルビット線ＬＢＬは中間電位ＶＢＬＰにプリチャージされる。第１〜第３の実施形態では、ローカルビット線ＬＢＬを中間電位ＶＢＬＰに直接プリチャージする回路が設けられていないため、ローカルビット線ＬＢＬのプリチャージはグローバルビット線ＧＢＬを介して行う必要がある。これに対し、本実施形態では、ローカルビット線ＬＢＬを中間電位ＶＢＬＰに直接プリチャージできることから、プリチャージ速度を高速化することができる。
【００５７】
プリチャージトランジスタＰＴＲの制御は、階層化されたメインプリチャージ信号線ＭＰＬ及びローカルプリチャージ信号線ＬＰＬによって行われる。メインプリチャージ信号線ＭＰＬとローカルプリチャージ信号線ＬＰＬとの関係は、メイン制御信号線ＭＳＬとローカル制御信号線ＬＳＬとの関係と同様である。つまりメインプリチャージドライバＭＰＤによって所定のメインプリチャージ信号ＭＰＬが活性化すると、これに対応する全てのローカルプリチャージドライバＬＰＤが活性化される。
【００５８】
図１２は、ローカルプリチャージドライバＬＰＤの回路図である。図１２に示すように、ローカルプリチャージドライバＬＰＤは、トランジスタＱ７０，Ｑ７１からなるインバータ回路である。かかる回路構成により、メインプリチャージ信号ＭＰＬがローレベルに活性化すると、ローカルプリチャージ信号ＬＰＬはＶＰＰレベルに活性化する。メインプリチャージ信号ＭＰＬは、イコライズ信号ＢＬＥＱの反転信号を用いることができる。
【００５９】
そして、本実施形態では、ローカルプリチャージ信号線ＬＰＬは、両側に配置された２つのローカルプリチャージドライバＬＰＤによって共通に駆動される。換言すれば、一方のローカルプリチャージドライバＬＰＤによって駆動されるローカルプリチャージ信号線ＬＰＬの端部と、他方のローカルプリチャージドライバＬＰＤによって駆動されるローカルプリチャージ信号線ＬＰＬの端部が、いずれもプリチャージトランジスタＰＴＲのゲート電極に接続されている。その他の点は図１０に示した第３の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６０】
かかる構成により、ローカルビット線ＬＢＬを高速にプリチャージすることができるとともに、ローカルプリチャージ信号線ＬＰＬに断線が生じた場合であっても、プリチャージトランジスタＰＴＲを正しくスイッチングさせることが可能となる。
【００６１】
図１３は、本発明の第５の実施形態によるローカルスイッチドライバＬＳＤの回路図である。
【００６２】
本実施形態によるローカルスイッチドライバＬＳＤは、一つのメイン制御信号ＭＳＬに対して２つのローカル制御信号ＬＳＬ０，ＬＳＬ１を選択的に活性化させることができる。具体的に説明すると、本実施形態によるローカルスイッチドライバＬＳＤは、インバータ３１，３２、ＡＮＤゲート回路３３，３４、ヒューズ素子３５，３６及び抵抗３７を備えている。ＡＮＤゲート回路３３は、インバータ３１によって反転されたメイン制御信号ＭＳＬと、ヒューズ素子３５，３６の接続ノードＡの電位を受け、その出力ノードからローカル制御信号ＬＳＬ０が出力される。また、ＡＮＤゲート回路３４は、インバータ３１によって反転されたメイン制御信号ＭＳＬとインバータ３２の出力信号を受け、その出力ノードからローカル制御信号ＬＳＬ１が出力される。インバータ３２の入力ノードは抵抗３７を介して接地されるとともに、ヒューズ素子３６を介して接続ノードＡに接続されている。
【００６３】
図１３に示すように、ヒューズ素子３５の一端にはテスト信号ＴＥＳＴが入力される。テスト信号ＴＥＳＴは、使用するローカル制御信号線ＬＳＬ０，ＬＳＬ１を選択する信号であり、ハイレベルに設定すればローカル制御信号線ＬＳＬ０が選択され、ローレベルに設定すればローカル制御信号線ＬＳＬ１が選択される。したがって、テスト信号ＴＥＳＴをハイレベル及びローレベルに設定して動作試験を行えば、ローカル制御信号線ＬＳＬ０，ＬＳＬ１に不良が生じているか否かを判定することができる。
【００６４】
判定の結果、ローカル制御信号線ＬＳＬ０が正常であることが確認されれば、通常動作時においてテスト信号ＴＥＳＴをハイレベルに固定すればよい。これにより、ローカル制御信号線ＬＳＬ０のみが使用されることから、ローカル制御信号線ＬＳＬ１を充放電させることによる消費電流を削減することができる。また、判定の結果、ローカル制御信号線ＬＳＬ１が正常であることが確認されれば、ヒューズ素子３５を切断すればよい。これにより、ローカル制御信号線ＬＳＬ１のみが使用されることから、ローカル制御信号線ＬＳＬ０充放電させることによる消費電流を削減することができる。
【００６５】
さらに、ローカル制御信号線ＬＳＬ０，ＬＳＬ１が互いにショートしているケースにおいては、ヒューズ素子３６を切断するとともに、通常動作時においてテスト信号ＴＥＳＴをハイレベルに固定すればよい。これにより、ローカル制御信号線ＬＳＬ０，ＬＳＬ１の両方が使用されることから、正常な動作を実現することが可能となる。
【００６６】
ヒューズ素子３５，３６としては、レーザビームの照射によって切断可能な光学ヒューズ素子を用いても構わないし、高電圧の印加による絶縁破壊によって情報を記憶可能なアンチヒューズ素子を含むヒューズ回路を用いても構わない。アンチヒューズ素子を用いたヒューズ回路はチップ上の占有面積が小さいという特徴を有している。
【００６７】
図１４は、本発明の第６の実施形態による情報処理システムの構成を示すブロック図である。
【００６８】
図１４に示すように、本実施形態による情報処理システムは、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む。半導体装置１００は、メモリセルアレイ部１０１と、バックエンド・インターフェース部１０２と、フロントエンド・インターフェース部１０３とを備えている。メモリセルアレイ部１０１には、図１に示したメモリセルアレイ領域１０が含まれる。バックエンド・インターフェース部１０２には、ロウ系回路１１やカラム系回路１２など、メモリセルアレイ領域１０の周辺回路群が含まれる。フロントエンド・インターフェース部１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１４では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００をコマンドバス及びＩ／Ｏバスに接続しても構わない。
【００６９】
コントローラ２００は、コマンド発行回路２０１とデータ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されてシステム全体の動作を制御するとともに、システム外部ＥＸとのインターフェース機能をも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドＣＭＤを発行する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータＤＱを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図１４に示すコントローラ２００自体に含まれていても構わない。
【００７０】
図１４に示す情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生分野で使用される電子機器に搭載することができる。
【００７１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７２】
例えば、上記実施形態では本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。したがって、他の種類の半導体メモリデバイス、例えばＳＲＡＭ、フラッシュメモリ、ＲｅＲＡＭなどに本発明を適用することも可能であるし、メモリセルアレイを内蔵するロジック系の半導体デバイスに本発明を適用することも可能である。
【符号の説明】
【００７３】
１０      メモリセルアレイ領域
１１      ロウ系回路
１２      カラム系回路
１３      ロウアドレスバッファ
１４      カラムアドレスバッファ
１５      入出力制御回路
１６      データバッファ
１７      コマンドデコーダ
１８      制御回路
１９      モードレジスタ
２０      制御信号生成回路
２１      ディレイ回路
２２，２３，２５，２６    ゲート回路
２４      レベルシフタ
３１，３２    インバータ
３３，３４    ゲート回路
３５，３６    ヒューズ素子
３７      抵抗
１００    半導体装置
１０１    メモリセルアレイ部
１０２    バックエンド・インターフェース部
１０３    フロントエンド・インターフェース部
２００    コントローラ
２０１    コマンド発行回路
２０２    データ処理回路
ＣＳ      セルキャパシタ
ＤＳＬ，ＤＷＬ    ダミー配線
ＧＢＬ    グローバルビット線
ＬＢＬ    ローカルビット線
ＬＰＤ    ローカルプリチャージドライバ
ＬＰＬ    ローカルプリチャージ信号線
ＬＳＤ    ローカルスイッチドライバ
ＬＳＬ    ローカル制御信号線
ＭＣ      メモリセル
ＭＰＤ    メインプリチャージドライバ
ＭＰＬ    メインプリチャージ信号線
ＭＳＤ    メインスイッチドライバ
ＭＳＬ    メイン制御信号線
ＭＷＤ    メインワードドライバ
ＭＷＬ    メインワード線
ＰＬ      プリチャージ線
ＰＴＲ    プリチャージトランジスタ
Ｑ        セルトランジスタ
ＳＡ      センスアンプ
ＳＷ      スイッチ回路
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
ＴＲ０，ＴＲ１    トランジスタ
【図１】
2013235624.tif 000003
【図２】
2013235624.tif 000004
【図３】
2013235624.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2013235624.tif 000009
【図８】
2013235624.tif 000010
【図９】
2013235624.tif 000011
【図１０】
2013235624.tif 000012
【図１１】
2013235624.tif 000013
【図１２】
2013235624.tif 000014
【図１３】
2013235624.tif 000015
【図１４】
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