(57)【要約】【課題】配線の占有面積を実質的に減少させる。【解決手段】半導体装置は、第１の方向及びそれと交差する第２の方向に沿って半導体基板上に配列形成された複数の第１の接続領域と、複数の第１の接続領域を第１の方向に沿った列ごとに電気的に接続する複数の配線とを含む。複数の配線は、第２の方向に隣り合う２つの配線が互いに異なる配線層に配置され、かつ平面視において一部が重なってハニカム状に見えるように屈曲させてある。【選択図】図１
2013008768.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向及び該第１の方向と交差する第２の方向に沿って半導体基板上に配列形成された複数の第１の接続領域と、
前記複数の第１の接続領域を前記第１の方向に沿った列ごとに電気的に接続する複数の配線と、を含み、
前記複数の配線は、前記第２の方向に隣り合う２つの配線が互いに異なる配線層に配置され、かつ平面視において一部が重なってハニカム状に見えるように屈曲させてあることを特徴とする半導体装置。
【請求項２】
前記複数の配線の各々は、平面視において、前記第１の方向に沿って形成される前記第１の接続領域の列を縫うようにスネークパターン状に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の方向に隣り合う２つの配線の一方は、前記半導体基板上に形成された第１の絶縁膜上に形成され、第１の絶縁膜に形成されたコンタクト開口を通じて前記第１の接続領域にそれぞれ接続され、
前記第２の方向に隣り合う２つの配線の他方は、一方よりも上層側に形成された第２の絶縁膜上に形成され、第２の絶縁膜及び前記第１の絶縁膜を貫通して形成されたコンタクトプラグを介して前記第１の接続領域にそれぞれ接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１の接続領域は、それぞれ対応する活性領域の中央部に形成され、前記活性領域の両側部にはそれぞれ第２の接続領域が形成され、前記第２の接続領域にはシリンダ型キャパシタが接続されていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記複数の第１の接続領域の各々は、前記半導体基板上に形成されるトランジスタのソース領域及びドレイン領域の一方、前記第２の接続領域は、前記トランジスタのソース領域及びドレイン領域の他方であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の方向と前記第２の方向とが９０度とは異なる角度をなしていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の方向と前記第２の方向とが直交していることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板上に第１の絶縁膜を形成し、
第１の方向及び該第１の方向と交差する第２の方向に沿って前記半導体基板上に配列形成されるべき複数の第１の接続領域のうち、前記２の方向に関して奇数番目又は偶数番目に位置する前記第１の方向に沿った列に属する前記第１の接続領域の各々に対応する位置で、前記第１の絶縁膜にコンタクト開口を形成し、
前記コンタクト開口を前記第１の方向に沿った列ごとに接続する第１の配線を形成し、
前記第１の配線よりも上層側に第２の絶縁膜を形成し、
前記複数の第１の接続領域のうち、前記２の方向に関して偶数番目又は奇数番目に位置する前記第１の方向に沿った列に属する前記第１の接続領域の各々に対応する位置で、前記第２の絶縁膜を貫通する第１のコンタクトプラグを形成し、
前記第１のコンタクトプラグを前記第１の方向に沿った列ごとに接続する第２の配線を形成する、工程を含み、
前記第１の配線と前記第２の配線とは、平面視において一部が重なってハニカム状に見えるように屈曲させて形成されることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１の配線と前記第２の配線の各々は、平面視において、前記第１の方向に沿って形成される前記第１の接続領域の列を縫うようにスネークパターン状に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクト開口を形成した後、前記半導体基板に不純物を導入して前記複数の第１の接続領域の一部を形成し、
前記コンタクトプラグを形成する前に、前記半導体基板に不純物を導入して前記複数の第１の接続領域の残りを形成する、
ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の配線よりも上層側に第３の絶縁膜を形成し、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を貫通する第２のコンタクトプラグを形成し、
前記第２のコンタクトプラグに接続されるシリンダ型キャパシタを形成する、
ことを特徴とする請求項８，９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ビット線を含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）では、高集積化（素子の小型化）に伴うセルキャパシタの容量減少を回避するため、ビット線よりも上層側にセルキャパシタを配置するＣＯＢ（Capacitor Over Bit Line）構造が主流となっている。
【０００３】
ＣＯＢ構造では、セルトランジスタのソース／ドレインの一方に接続されるビット線を形成した後に、ソース／ドレインの他方にセルキャパシタを接続するための容量コンタクトプラグを形成しなければならない。したがって、容量コンタクトプラグを形成する際にビット線が障害とならないように、ビット線をレイアウトする必要がある。
【０００４】
関連する半導体装置では、一方向に沿って配列されたメモリセルに接続されるビット線を直線状にレイアウトするのではなく、屈曲蛇行させて（スネークパターンで）レイアウトするようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８７７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の高集積化が進むと、そこに含まれる素子、例えばＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、も小型化する。これにあわせて配線やコンタクトプラグ等も縮小したいところだが、配線等の縮小は電気抵抗の増加、ひいては消費電力の増加につながるため難しい。そのため、配線等の小型化は、主として、配線間隔を狭めることにより実現される。
【０００７】
しかしながら、上述したＣＯＢ構造では、ビット線間に容量コンタクトプラグが形成される。このため、半導体装置の更なる高集積化の要求に応えようとしてビット線の間隔を狭めると、容量コンタクトプラグの形成が困難になる。したがって、半導体装置の更なる高集積化の要求に応えるためには、配線によるコンタクトプラグの配置制限を緩和する必要がある。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１の方向及び該第１の方向と交差する第２の方向に沿って半導体基板上に配列形成された複数の第１の接続領域と、前記複数の第１の接続領域を前記第１の方向に沿った列ごとに電気的に接続する複数の配線と、を含み、前記複数の配線は、前記第２の方向に隣り合う２つの配線が互いに異なる配線層に配置され、かつ平面視において一部が重なってハニカム状に見えるように屈曲させてあることを特徴とする。
【０００９】
また、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成し、第１の方向及び該第１の方向と交差する第２の方向に沿って前記半導体基板上に配列形成されるべき複数の第１の接続領域のうち、前記２の方向に関して奇数番目又は偶数番目に位置する前記第１の方向に沿った列に属する前記第１の接続領域の各々に対応する位置で、前記第１の絶縁膜にコンタクト開口を形成し、前記コンタクト開口を前記第１の方向に沿った列ごとに接続する第１の配線を形成し、前記第１の配線よりも上層側に第２の絶縁膜を形成し、前記複数の第１の接続領域のうち、前記２の方向に関して偶数番目又は奇数番目に位置する前記第１の方向に沿った列に属する前記第１の接続領域の各々に対応する位置で、前記第２の絶縁膜を貫通する第１のコンタクトプラグを形成し、前記第１のコンタクトプラグを前記第１の方向に沿った列ごとに接続する第２の配線を形成する、工程を含み、前記第１の配線と前記第２の配線とは、平面視において一部が重なってハニカム状に見えるように屈曲させて形成されることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ビット線を２層に分けて形成するとともにそれらを層方向に見て一部重なるように配置したことで、実質的にビット線の占有面積を減らせるので、コンタクトプラグの配置可能領域を広げることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ）の部分構成を示す平面図である。
【図２Ａ】図１のＡ−Ａ’線断面図である。
【図２Ｂ】図１のＢ−Ｂ’線断面図である。
【図２Ｃ】図１のＣ−Ｃ’線断面図である。
【図３】図１の半導体装置の製造工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図４】図３の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図５】図４の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図６】図５の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図７】図６の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図８】図７の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図９】図８の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１０】図９の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１１】図１０の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１２】図１１の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１３】図１２の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１４】図１３の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１５】図１４の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１６】図１５の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１７】図１６の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１８】図１７の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図１９】図１８の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図、（ｃ）は図１のＣ−Ｃ’線断面に対応する位置の断面図である。
【図２０】図１９の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図、（ｃ）は図１のＣ−Ｃ’線断面に対応する位置の断面図である。
【図２１】図２０の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図、（ｃ）は図１のＣ−Ｃ’線断面に対応する位置の断面図である。
【図２２】図２１の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図、（ｃ）は図１のＣ−Ｃ’線断面に対応する位置の断面図である。
【図２３】図２２の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図、（ｃ）は図１のＣ−Ｃ’線断面に対応する位置の断面図である。
【図２４】図２３の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図、（ｃ）は図１のＣ−Ｃ’線断面に対応する位置の断面図である。
【図２５】図２４の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図２６】図２５の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図２７】図２６の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図２８】図２７の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図２９】図２８の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図３０】図２９の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図３１】図３０の工程に続く工程を説明するための図であって、（ａ）は図１のＡ−Ａ’線断面に対応する位置の断面図、（ｂ）は図１のＢ−Ｂ’線断面に対応する位置の断面図である。
【図３２】本発明の第２の実施の形態に係る半導体装置（ＤＲＡＭ）の部分構成を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態に係る半導体装置について詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭについて説明するが、本発明は、配線間にコンタクトプラグ等を配置する構成の他の半導体装置にも適用可能である。
【００１３】
まず、図１及び図２Ａ−図２Ｃを参照して、本発明の第１の実施の形態に係るＤＲＡＭ１００の構成について説明する。
【００１４】
図１は、ＤＲＡＭ１００におけるセルアレイ部（メモリセル領域）の概略構成を示す平面図である。図２Ａ、図２Ｂ及び図２Ｃは、それぞれ図１におけるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図及びＣ−Ｃ’線断面図である。但し、図１では、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタと、さらにキャパシタ上に位置する上部金属配線とが省略されている。また、図２Ｂ及び図２Ｃは、厳密には、図１のＸ方向に対して傾きを有するＸ’方向に平行な断面図であるが、便宜上、Ｘ方向に平行な断面図として表している。
【００１５】
ＤＲＡＭ１００は、半導体基板を用いて製造される。ここでは、半導体基板として単結晶シリコン基板（以下、シリコン基板）１を用いるものとする。
【００１６】
ＤＲＡＭ１００は、シリコン基板１上に形成された多数のプレーナ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、ＭＯＳトランジスタと称する）を含む。セルアレイ領域には、通常、数千から数十万個のＭＯＳトランジスタが含まれる。図１は、数十個のＭＯＳトランジスタが配列形成された領域を示している。
【００１７】
ＭＯＳトランジスタは、活性領域１Ａに形成される。活性領域１Ａは、シリコン基板１の表面に設けられた素子分離領域、即ちＳＴＩ（Shallow Trench Isolation）領域９、によって規定される。
【００１８】
ＳＴＩ領域９は、シリコン基板１の表面に溝を形成し、絶縁膜６及び７を積層して埋め込んだものである。ＳＴＩ領域９は、Ｘ’方向（第１の方向）に沿って直線的に延び、Ｙ方向（第２の方向）に所定の間隔で複数形成されている。Ｙ方向に関して隣接する２つのＳＴＩ領域９に挟まれた領域が活性領域１Ａである。活性領域１Ａもまた、Ｘ’方向に沿って直線的に延在している。
【００１９】
活性領域１Ａは、後述する複数の第１のビット線（第１の配線）と複数の第２のビット線（第２の配線）とにそれぞれ対応するように、複数の第１の活性領域１Ｂと複数の第２の活性領域１Ｃとに分類される。第１の活性領域１Ｂと第２の活性領域１Ｃとは、Ｙ方向に関して交互に配置される。第１の活性領域１Ｂ及び第２の活性領域１Ｃの各々に、複数のＭＯＳトランジスタが配列形成される。
【００２０】
各ＭＯＳトランジスタは、図２Ｂ及び図２Ｃに示すように、活性領域１Ａに設けられた溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の上面部と側面部の一部を覆っている介在層１７と、介在層１７の内側に設けられた埋込ワード線２３となる導電膜１８と、低濃度不純物拡散層１１に設けられたソース領域並びにドレイン領域となる不純物拡散層（第１の接続領域）２６並びに不純物拡散層３７とを有する構成となっている。
【００２１】
低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた活性領域１Ａの上部に設けられている。低濃度不純物拡散層１１は、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物を拡散させて形成される。また、導電膜１８の上面は、ライナー膜２０と埋込絶縁膜２１で覆われている。
【００２２】
図２Ａに示される導電膜１８Ａは、埋め込みワード線２３となる導電膜１８と同一の導電膜として形成される。しかし、その後のパターニングにより、導電膜１８Ａは、埋め込みワード線２３と電気的に分離される。導電膜１８Ａは、Ｘ’方向に隣接するＭＯＳトランジスタ間を電気的に分離する埋込配線２２として機能する。つまり、ＤＲＡＭ１００は、フィールドシールド（ＦＳ）方式の素子分離構成を採用している。埋込配線２２の電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域１Ａ上で隣接するＭＯＳトランジスタを電気的に分離することができる。なお、活性領域１ＡをＸ方向に素子分離する方式はＦＳ方式に限るものではなく、Ｙ方向の素子分離方式と同様にＳＴＩ領域を用いるものでもよい。
【００２３】
次に、ＭＯＳトランジスタの上方（上層側）の構成について説明する。
【００２４】
上述したＭＯＳトランジスタの各々の上方には、キャパシタ４８が形成されている。ＭＯＳトランジスタは、キャパシタ４８と組み合わされてメモリセルを構成する。キャパシタ４８は、シリンダ型のキャパシタであり、下部電極４５、容量絶縁膜４６および上部電極４７で構成されている。下部電極４５は、シリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜４６と上部電極４７で埋め込まれている。
【００２５】
次に、ＭＯＳトランジスタとキャパシタ４８との間の構成について説明する。
【００２６】
図２Ｂにおいて、不純物拡散層２６は第１の下部電極膜２７に接続されている。第１の下部電極膜２７は、第１層間絶縁膜（第１の絶縁膜）２４の上に設けられ、第１層間絶縁膜２４に形成された開口を通じて不純物拡散層２６に接続される。第１の下部導電膜２７の上には第１の上部導電膜２８が設けられている。第１の下部導電膜２７と第１の上部導電膜２８とは、第１のビット線３０を構成する。第１のビット線３０の上面は第１のマスク膜２９で覆われており、その上面部及び側面部は絶縁膜３１で覆われている。
【００２７】
また、図２Ｃにおいて、不純物拡散層２６は、ビットコンタクトプラグ（第１のコンタクトプラグ）５４を介して第２の下部導電膜２７Ａに接続されている。第２の下部導電膜２７Ａは、第２層間絶縁膜（第２の絶縁膜）３４の上に設けられている。第２の下部導電膜２７Ａ上には第２の上部導電膜２８Ａが設けられている。第２の下部導電膜２７Ａと第２の上部導電膜２８Ａとは、第２のビット線３０Ａを構成する。第２のビット線３０Ａの上面は第２のマスク膜２９Ａで覆われており、その側面部は絶縁膜３１Ａで覆われている。
【００２８】
第１のビット線３０と第２のビット線３０Ａは、図２Ａに示すように、ＳＴＩ領域９の上方で積層される。第１のビット線３０と第２のビット線３０Ａとの間は、第２層間絶縁膜３４により電気的に分離される。つまり、第２層間絶縁膜３４は、第１のビット線３０を覆うように形成され、第２のビット線３０Ａは、その第２層間絶縁膜３４の上に形成される。
【００２９】
図１から理解されるように、第１のビット線３０及び第２のビット線３０Ａの各々は、スネークパターン状に蛇行するように形成される。また、第１のビット線３０及び第２のビット線３０Ａは、その一部が互いに重なって、概ねハニカム状に見えるように配置されている。
【００３０】
詳述すると、第１のビット線３０及び第２のビット線３０Ａの各々は、互いに隣り合う２つのＳＴＩ領域９とオーバラップする第１及び第２の部分と、これら第１の部分と第２の部分との間を接続し、２つのＳＴＩ領域９間に位置する活性領域１Ａと交差する第３の部分とを有する。ここで、第１の部分は、互いに隣り合う２つのＳＴＩ領域９のうち、Ｙ方向の一方の側（たとえば、図１の上側）に位置するＳＴＩ領域９とオーバラップする部分である。また、第２の部分は、互いに隣り合う２つのＳＴＩ領域９のうち、Ｙ方向の他方の側（たとえば、図１の下側）に位置するＳＴＩ領域９とオーバラップする部分である。そして、第２のビット線３０Ａの第１の部分は、それぞれＹ方向に関して一方の側に位置する第１のビット線３０の第２の部分の上に積層されるように配置されている。また、第２のビット線３０Ａの第２の部分は、それぞれＹ方向に関して他方の側に位置する第１のビット線３０の第１の部分の上に積層されるように配置されている。
【００３１】
また、第１のビット線３０及び第２のビット線３０Ａの第３の部分は、概ねＹ方向に沿って延在する。第１のビット線３０の第３の部分は、第１の活性領域１Ｂと交差し、第２のビット線３０Ａの第３の部分は、第２の活性領域１Ｃと交差する。そして、第１のビット線３０の第３の部分は、第１の活性領域１Ｂに設けられたＭＯＳトランジスタの不純物拡散層２６に接続される。また、第２のビット線３０Ａの第３の部分の各々は、第２の活性領域１Ｃに設けられたＭＯＳトランジスタの不純物拡散層２６に接続される。
【００３２】
以上のように第１のビット線３０及び第２のビット線３０Ａを配置することにより、第１のビット線３０の第１の部分と第２のビット線の第２の部分、若しくは第１のビット線３０の第２の部分と第２のビット線の第１の部分は、Ｙ方向に関し、ＳＴＩ領域９に対して一つ置きに存在する。これにより、図１に破線で示すように、ビット線が配置されていない領域、即ち空スペース５が形成される。なお、図１においては、紙面の都合で空スペース５を１個所示しているが、実際の空スペース５はセルアレイ部の複数個所に設けられている。
【００３３】
再び図２Ｂ及び図２Ｃを参照すると、ＭＯＳトランジスタの不純物拡散層３７の上には、容量コンタクトプラグ（第２のコンタクトプラグ）４１及び容量コンタクトパッド４２が形成されている。不純物拡散層３７は、これら容量コンタクトプラグ４１と容量コンタクトパッド４２を介して、下部電極４５に接続される。
【００３４】
容量コンタクトプラグ４１は、導電膜３８と導電膜４０の間に介在層３９を挿入した積層構造をもつ。容量コンタクトプラグ４１の側面部は、サイドウォール絶縁膜３６で覆われている。
【００３５】
容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１との間のアライメントマージンを確保するために設けられている。したがって、容量コンタクトパッド４２は、容量コンタクトプラグ４１の上面を覆っている必要は無い。容量コンタクトパッド４２は、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していれば良い。
【００３６】
図２Ａを参照すると、第１のビット線３０と第１のマスク膜２９は、第１層間絶縁膜２４上において、絶縁膜３１と第１のライナー膜３２と第１の塗布絶縁膜３３（以降は、第１ＳＯＤ[Spin On Dielectrics]３３と表記）で覆われている。また、第２のビット線３０Ａと第２のマスク膜２９Ａは、となる第２層間絶縁膜３４上において、絶縁膜３１Ａと第２のライナー膜３２Ａと第２の塗布絶縁膜３３Ａ（以降は、第２ＳＯＤ３３Ａと表記）で夫々の側面が覆われている。
【００３７】
図２Ｂ及び図２Ｃに示すように、容量コンタクトプラグ４１の側面に形成されたサイドウォール絶縁膜３６は、第１層間絶縁膜２４、絶縁膜３１、第１のライナー膜３２、第１ＳＯＤ３３、第２層間絶縁膜３４、絶縁膜３１Ａ、第２のライナー膜３２Ａ、及び第２ＳＯＤ３３Ａで側面が覆われている。
【００３８】
また、容量コンタクトパッド４２は、第２ＳＯＤ３３Ａを保護するためのストッパー膜４３で覆われている。ストッパー膜４３上には、第３層間絶縁膜４４が設けられている。下部電極４５は、第３層間絶縁膜４４とストッパー膜４３を貫通するシリンダホール４４Ａ内に形成されるので、第３層間絶縁膜４４とストッパー膜４３とに接する。
【００３９】
第３層間絶縁膜４４の上面は、容量絶縁膜４６で覆われて、容量絶縁膜４６の露出面は上部電極４７で覆われている。上部電極４７は、第４層間絶縁膜４９で覆われている。第４層間絶縁膜４９中にはコンタクトプラグ５０が設けられている。また、第４層間絶縁膜４９上には上部金属配線５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して、上部金属配線５１と接続されている。上部金属配線５１と第４層間絶縁膜４９は、保護膜５２で覆われている。
【００４０】
以上説明したように、本実施の形態に係るＤＲＡＭ１００によれば、ビット線を下層に配置する第１のビット線と上層に配置する第２のビット線に分割して積層している。このような配置では、ビット線を一つの層に配置する場合に比べ、ビット線の配置密度を低減しすることができる。即ち、ビット線を配置しない空きスペースを設けることができる。これにより、半導体基板表面の容量コンタクト部と容量コンタクトプラグとの接触面積を拡大して、接触抵抗が低減された容量コンタクトを有するＤＲＡＭを提供することができる。
【００４１】
次に、本実施の形態に係るＤＲＡＭ１００の製造方法について、図３から図３１を参照しながら説明する。なお、各図において、（ａ）は図１におけるＡ−Ａ’線断面に対応する図、（ｂ）は図１のＢ−Ｂ’線断面に対応する図、（ｃ）は図１のＣ−Ｃ’線断面に対応する図を示している。また、図２Ｂ及び図２Ｃと同様に、（ｂ）及び（ｃ）は、Ｘ’方向に平行な断面をＸ方向に平行な断面として表示している。
【００４２】
まず、図３（ａ）及び（ｂ）に示す状態を得るため、Ｐ型のシリコン基板１上に、犠牲膜２とマスク膜３を順次堆積させる。犠牲膜２は、例えば、熱酸化法によるシリコン酸化膜（ＳｉＯ２）であってよい。また、マスク膜３は、例えば、熱ＣＶＤ（Chemical Vapor Deposition）法によるシリコン窒化膜（Ｓｉ３Ｎ４）であってよい。
【００４３】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２とシリコン基板１のパターニングを行う。これにより、シリコン基板１に、活性領域１Ａを区画するための素子分離溝４（トレンチ）を形成する。素子分離溝４は、Ｘ方向に延在するライン状のパターンとして形成される。活性領域１Ａとなる領域は、美成膜２及びマスク膜３で覆われている。
【００４４】
次に、図４（ａ）及び（ｂ）に示す状態を得るため、シリコン基板１とマスク膜３の表面に絶縁膜６を形成する。絶縁膜６は、例えば、熱酸化法によるシリコン酸化膜であってよい。この後に、素子分離溝４の内部を充填するように絶縁膜７を堆積させる。絶縁膜７は、例えば、熱ＣＶＤ法によるシリコン窒化膜であってよい。続いて、絶縁膜７のエッチバックを行い、素子分離溝４の内部にのみ絶縁膜７を残存させる。
【００４５】
次に、図５（ａ）及び（ｂ）に示す状態を得るため、素子分離溝４の内部を充填するように埋込膜８を堆積し、その表面を平坦化してマスク膜３を露出させる。埋込膜８は、例えば、プラズマＣＶＤ法によるシリコン酸化膜であってよい。また、平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）方を用いることができる。
【００４６】
この後、ウェットエッチングによって、マスク膜３及び犠牲膜２を除去するとともに、絶縁膜６及び埋込膜８の一部を除去し、埋込膜８の表面位置をシリコン基板１の表面位置に概略一致させる。これにより、ＳＴＩ９を用いたライン状の素子分離領域が形成される。
【００４７】
次に、図６（ａ）及び（ｂ）に示すように、シリコン基板１の表面に犠牲膜１０を形成する。犠牲膜１０は、後えば、熱酸化法によるシリコン酸化膜であってよい。この後、低濃度のＮ型不純物（リン等）をイオン注入法でシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層１１を形成する。低濃度不純物拡散層１１は、後に形成されるトランジスタのソース／ドレイン（Ｓ/Ｄ）領域（の一部）として機能する。
【００４８】
次に、図７（ａ）及び（ｂ）に示す状態を得るため、犠牲膜１０上に下層マスク層１２及び上層マスク層１３を順次堆積させ、ゲート電極溝（トレンチ）のパターンとなるように下層マスク層１２及び上層マスク層１３をパターニングする。ここで、下層マスク膜１２は、例えば、ＣＶＤ法によるシリコン窒化膜であってよい。また、上層マスク膜１３は、プラズマＣＶＤ法によるカーボン膜（アモルファス・カーボン膜）であってよい。
【００４９】
次に、図８（ａ）及び（ｂ）に示すように、ドライエッチングによりシリコン基板１をエッチングし、ゲート電極溝（トレンチ）１５を形成する。ゲート電極溝１５は、活性領域１Ａと交差するＹ方向に延在するライン状のパターンとして形成される。ＳＴＩ９と接するゲート電極溝１５の側面部分には、薄膜状のシリコン基板１がサイドウォール形状に残存し、トランジスタのチャネル領域１４として機能する。また、ゲート電極溝１５の内部を除いたシリコン基板１上には、少なくとも一部の下層マスク膜１２が残留している。
【００５０】
次に、図９（ａ）及び（ｂ）に示すように、ゲート絶縁膜１６を形成し、その上に介在層１７及び導電層１８を順次堆積させる。ゲート絶縁膜１６としては、熱酸化で形成したシリコン酸化膜等が利用できる。介在層１７は、例えば、ＣＶＤ法による窒化チタン（ＴｉＮ）層であってよい。また、導電層１８は、タングステン（Ｗ）層であってよい。
【００５１】
次に、図１０（ａ）及び（ｂ）に示すように、ゲート電極溝１５の底部に導電膜１８が残留するように、導電層１８をエッチバックする。なお、残留させる導電膜１８の高さは、エッチバックの処理時間によって制御することができる。
【００５２】
続いて、図１１（ａ）及び（ｂ）に示すように、ゲート電極溝１５の底部に導電膜１８の表面と同じ高さで介在層１７が残留するように、ドライエッチングにより不要な介在層１７を除去する。なお、残留させる介在層１７の高さは、ドライエッチングの処理時間によって制御することができる。このドライエッチングによって、表面高さを介在層１７と同じとした導電膜１８で構成される埋込ワード線２３と埋込配線２２をゲート電極溝１５の底部に形成することができる。
【００５３】
次に、図１２（ａ）及び（ｂ）に示すように、残存した導電膜１８上およびゲート電極溝１５の内壁を覆うように、ライナー膜２０を形成し、その上に埋込絶縁膜２１を堆積させる。ライナー膜２０は、熱ＣＶＤ法によるシリコン窒化膜であってよい。埋込絶縁膜２１としては、プラズマＣＶＤ法で形成したシリコン酸化膜や、塗布膜であるＳＯＤ膜、あるいはそれらの積層膜が利用できる。ＳＯＤ膜を用いた場合には高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体のシリコン酸化膜に改質する。
【００５４】
次に、図１３（ａ）及び（ｂ）に示す状態を得るため、ライナー膜２０が露出するまで埋込絶縁膜２１の表面をＣＭＰ法により研磨する。続いて、エッチングにより、埋込絶縁膜２１の一部、ライナー膜２０の一部、ゲート絶縁膜１６の一部、下層マスク膜１２及び犠牲膜１０を除去し、残留する埋込絶縁膜２１の表面が、シリコン基板１の表面と概略同程度の高さになるようにする。これにより、埋込ワード線２３および素子分離用の埋込配線２２の上面が絶縁される。
【００５５】
次に、図１４（ａ）及び（ｂ）に示す状態を得るため、第１層間絶縁膜２４を形成する。第１層間絶縁膜２４は、プラズマＣＶＤ法によるシリコン酸化膜であってよい。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去して複数のビットコンタクト開口２５を形成する。複数のビットコンタクト開口２５は、ＸＹ方向に配列形成される。
【００５６】
複数のビットコンタクト開口２５は、第１の活性領域１Ｂ上に形成され、第２の活性領域上１Ｃには形成されない。各ビットコンタクト開口２５の底面部には、シリコン基板１の表面が露出する。ビットコンタクト開口２５を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層２６を形成する。形成したＮ型の不純物拡散層２６は、トランジスタのソース・ドレイン領域として機能する。
【００５７】
次に、図１５（ａ）及び（ｂ）に示すように、第１の下部導電膜２７、第１の上部導電膜２８及び第１のマスク膜を順次堆積させる。第１の下部電極膜２７は、不純物拡散層２６と第１層間絶縁膜２４を覆うように形成される。第１の下部電極膜２７は、熱ＣＶＤ法によるＮ型の不純物（リン等）を含有したポリシリコン膜であってよい。第１の上部導電膜２８は、スパッタ法によるタングステンであってよい。第１のマスク膜２９は、プラズマＣＶＤ法によるシリコン窒化膜であってよい。第１のマスク膜２９は、例えば、２００ｎｍ厚に形成されてよい。
【００５８】
次に、図１６（ａ）及び（ｂ）に示すように、第１の下部導電膜２７、第１の上部導電膜２８及び第１のマスク膜２９の積層膜をライン形状にパターニングし、第１の下部導電膜２７と第１の上部導電膜２８で構成される第１のビット線３０を形成する。なお、以下の説明では、第１のマスク膜２９を含めて第１のビット線３０と称することがある。
【００５９】
第１のビット線３０（第１の部分及び第２の部分）は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。なお、図１では、ビット線３０の第１の部分、第２の部分及び第３の部分がそれぞれ直線として描かれているが、少なくとも一部を曲線としてもよい。特に、第１の部分又は第２の部分と第３の部分との接続部分について、その形状を湾曲形状とすることができる。
【００６０】
ビットコンタクト開口２５内で露出しているシリコン基板１の表面部分で、不純物拡散層２６（ソース・ドレイン領域の一方）と、第１のビット線３０の下層である第１の下部導電膜２７とが接続する。
【００６１】
次に、図１７（ａ）及び（ｂ）に示すように、絶縁膜３１及び第１のライナー膜３２を順次形成する。絶縁膜３１は、第１のビット線３０の側面を覆うように形成される。絶縁膜３１は、例えば、熱ＣＶＤ法によるシリコン窒化膜であってよい。絶縁膜３１の膜厚は、例えば、３０ｎｍとすることができる。第１のライナー膜３２は、絶縁膜３１の上面を覆うように形成される。第１のライナー膜３２は、熱ＣＶＤ法によるシリコン窒化膜であってよい。第１のライナー膜３２の膜厚は、１０ｎｍとすることができる。
【００６２】
なお、第１のビット線３０を構成する第１の下部導電膜２７及び第１の上部導電膜２８は、周辺回路部において、プレーナ型ＭＯＳトランジスタのゲート電極として利用される。また、第１のビット線３０の側面を覆う第１の絶縁膜３１は、周辺回路部において、ゲート電極のサイドウォールの一部として利用される。
【００６３】
次に、図１８（ａ）及び（ｂ）に示す状態を得るために、第１ＳＯＤ膜３３を形成する。第１ＳＯＤ膜３３は、第１のビット線３０を埋め込むように塗布絶縁膜と塗布した後、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行って塗布絶縁膜を固体のシリコン酸化膜に改質することで形成される。
【００６４】
続いて、ＣＭＰ法により、第１ＳＯＤを研磨し、第１のライナー膜３２の上面が露出させる。そして、露出させた第１のライナー膜３２及び第１ＳＯＤ膜３３の上面を覆うように、第２層間絶縁膜３４を形成する。第２層間絶縁膜３４は、プラズマＣＶＤ法で形成したシリコン酸化膜であってよい。
【００６５】
次に、図１９（ａ），（ｂ）及び（ｃ）に示す状態を得るため、フォトリソグラフィ技術およびドライエッチング技術を用いて、第２層間絶縁膜３４、第１ＳＯＤ３３、第１のライナー膜３２、絶縁膜３１、及び第１層間絶縁膜２４の一部を除去し、複数のビットコンタクト開口２５Ａを形成する。
【００６６】
第２層間絶縁膜３４、第１ＳＯＤ３３及び第１層間絶縁膜２４がシリコン酸化膜である場合のエッチング条件は、例えば、以下のとおりである。
【００６７】
ヘキサフルオロ-1.3-ブタジエン（Ｃ４Ｆ６）とトリフルオロメタン（ＣＨＦ３）と酸素（Ｏ２）を原料ガスとし、流量を３０ｓｃｃｍ[Standard Cubic Centimeter per Minute]（Ｃ４Ｆ６）と３０ｓｃｃｍ（ＣＨＦ３）と２５ｓｃｃｍ（Ｏ２）、ソースパワーを５００Ｗ、バイアスパワーを１０００Ｗ、ステージ温度を２０℃、圧力を２５ｍＴｏｒｒとする。
【００６８】
第１のライナー膜３２及び絶縁膜３１がシリコン窒化膜である場合のドライエッチング条件は、以下のとおり。
【００６９】
トリフルオロメタン(ＣＨＦ３)と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と２０ｓｃｃｍ（Ｏ２）、ソースパワーを５００Ｗ、バイアスパワーを１０００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとする。
【００７０】
上記条件により、シリコン基板１の法線方向の異方性エッチを実現できる。また、エッチングの対象となる膜毎に条件を変更することで夫々の膜に対する選択比を５以上とすることができる。したがって、シリコン酸化膜である第２層間絶縁膜３４と第１ＳＯＤ３３と第１層間絶縁膜２４のドライエッチング時に、シリコン窒化膜である第１のマスク膜２９が除去されることはなく、ビットコンタクト開口２５Ａの内部に第１の上部導電膜２８が露出することはない。
【００７１】
また、シリコン窒化膜である第１のライナー膜３２と絶縁膜３１のドライエッチング時に、シリコン窒化膜である第１のマスク膜２９が露出していたとしても、第１のマスク膜２９を第１のライナー膜３２及び絶縁膜３１よりも十分に厚く形成しておくことで、第１のマスク膜２９が残留させることができる。よって、その様な場合でも、ビットコンタクト開口２５Ａの内部に第１の上部導電膜２８が露出することはない。
【００７２】
複数のビットコンタクト開口２５Ａは、ＸＹ方向に配列形成される。ビットコンタクト開口２５Ａは、第２の活性領域１Ｃ上に形成され、第１の活性領域上には形成されない。
【００７３】
ビットコンタクト開口２５Ａの底面部にはシリコン基板１の表面が露出する。露出しているシリコン基板１に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層２６Ａを形成する。形成したＮ型の不純物拡散層２６Ａは、トランジスタのソース・ドレイン領域として機能する。
【００７４】
次に、図２０（ａ），（ｂ）及び（ｃ）に示す状態を得るため、ビットコンタクト開口２５Ａの内壁を覆うように、シリコン窒化膜を成膜する。シリコン窒化膜の成膜には熱ＣＶＤ法を用いることができる。この場合の成膜条件は、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとし、夫々の流量を７５ｓｃｃｍ（ＳｉＨ２Ｃｌ２）と７５０ｓｃｃｍ（ＮＨ３）にして、加熱温度を６３０℃、圧力を３００Ｐａとする。
【００７５】
次に、成膜したシリコン窒化膜をエッチバックし、サイドウォール絶縁膜５３を形成する。エッチバックの条件は、例えば、トリフルオロメタン（ＣＨＦ３）と酸素（Ｏ２）とアルゴン（Ａｒ）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と２０ｓｃｃｍ（Ｏ２）と１５０ｓｃｃｍ（Ａｒ）、ソースパワーを１７００Ｗ、バイアスパワーを３０００Ｗ、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとする。
【００７６】
次に、サイドウォール絶縁膜５３が形成されたビットコンタクト開口２５Ａの内側に、リンを含有するポリシリコン膜を堆積させる。ポリシリコン膜の堆積には、熱ＣＶＤ法を用いることができる。成膜条件は、例えば、モノシラン（ＳｉＨ４）を原料ガスとし、流量を１５００ｓｃｃｍ、加熱温度を５５０℃とする。
【００７７】
次に、第２層間絶縁膜３４の上面を露出するまでポリシリコン膜の表面を研磨し、ポリシリコン膜の一部を除去し、ビットコンタクトプラグ５４を形成する。ビットコンタクト開口２５Ａ内で露出していたシリコン基板１の表面で、不純物拡散層２６Ａ（ソース・ドレイン領域の一方）とビットコンタクトプラグ５４とが接続する。
【００７８】
次に、図２１（ａ），（ｂ）及び（ｃ）に示すように、第２の下部導電膜２７Ａ，第２の上部導電膜２８Ａ及び第２のマスク膜２９Ａを順次堆積させる。第２の下部導電膜２７Ａは、第２層間絶縁膜３４とビットコンタクトプラグ５４とを覆うように形成される。第２の下部導電膜２７Ａは、Ｎ型の不純物（リン等）を含有するポリシリコン膜であってよい。第２の下部導電膜２７Ａは、例えば、熱ＣＶＤ法により形成することができる。第２の上部導電膜２８Ａは、例えば、スパッタ法によるタングステン膜であってよい。第２のマスク膜２９Ａは、例えば、プラズマＣＶＤ法によるシリコン窒化膜であってよい。
【００７９】
次に、図２２（ａ），（ｂ）及び（ｃ）に示すように、第２の下部導電膜２７Ａ、第２の上部導電膜２８Ａ及び第２のマスク膜２９Ａの積層膜をライン形状にパターニングし、第２の下部導電膜２７Ａと第２の上部導電膜２８Ａで構成される第２のビット線３０Ａを形成する。なお、以下の説明では、第２のマスク膜２９Ａを含めて第２のビット線３０Ａと称することがある。
【００８０】
第２のビット線３０Ａ（第１の部分及び第２の部分）は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。なお、図１では、ビット線３０Ａの第１の部分、第２の部分及び第３の部分がそれぞれ直線として描かれているが、少なくとも一部を曲線としてもよい。特に、第１の部分又は第２の部分と第３の部分との接続部分について、その形状を湾曲形状とすることができる。
【００８１】
第２のビット線３０Ａの下層である第２の下部導電膜２７Ａは、ビットコンタクトプラグ５４と接続している。これにより、第２の下部導電膜２７Ａと不純物拡散層２６Ａ（ソース・ドレイン領域の一方）は、ビットコンタクトプラグ５４を介して接続される。
【００８２】
次に、図２３（ａ），（ｂ）及び（ｃ）に示すように、絶縁膜３１Ａと第２のライナー膜３２Ａを形成する。絶縁膜３１Ａは、第２のビット線３０Ａの側面を覆うように形成される。絶縁膜３１Ａは、熱ＣＶＤ法によるシリコン窒化膜であってよい。また、第２のライナー膜３２Ａは、絶縁膜の上面を覆うように形成される。第２のライナー膜３２Ａは、熱ＣＶＤ法によるシリコン窒化膜であってよい。
【００８３】
次に、図２４（ａ），（ｂ）及び（ｃ）に示す状態を得るために、第２のビット線３０Ａを埋め込むように、塗布絶縁膜である第２ＳＯＤ膜３３Ａを堆積させる。続いて、堆積させた第２ＳＯＤ膜３３Ａに対して、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体のシリコン酸化膜に改質する。さらに、ＣＭＰ法によって、第２ＳＯＤ膜３３Ａの表面を研磨してその一部を除去し、第２のライナー膜３２Ａの上面を露出させる。それから、露出させて第２のライナー膜３２Ａ及び第２のＳＯＤ膜３３Ａの表面を覆うように層間絶縁膜（第３の絶縁膜）５５を形成する。層間絶縁膜５５は、例えば、プラズマＣＶＤ法によるシリコン酸化膜であってよい。
【００８４】
次に、図２５（ａ）及び（ｂ）に示す状態を得るために、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口３５を形成する。このときのドライエッチング条件は、例えば、トリフルオロメタン（ＣＨＦ３）とテトラフルオロメタン（ＣＦ４）と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と１１０ｓｃｃｍ（ＣＦ４）と２ｓｃｃｍ（Ｏ２）、ソースパワーを５００Ｗ、バイアスパワーを１０００Ｗ、ステージ温度を２０℃、圧力を５ｍＴｏｒｒとする。ここでは、前述した第１のビット線３０の側面に形成した絶縁膜３１及び第１のライナー膜３２をサイドウォールとして用いるＳＡＣ（Self Alignment Contact）法によって、容量コンタクト開口３５が形成される。このため、容量コンタクト開口３５の内部に第１のビット線３０が露出することはない。また、容量コンタクト開口３５と活性領域１Ａのオーバーラップしている部分で、シリコン基板１の表面が露出する。
【００８５】
次に、容量コンタクト開口３５の内壁を覆うようにシリコン窒化膜を形成し、形成したシリコン窒化膜をエッチバックしてサイドウォール絶縁膜３６を形成する。シリコン窒化膜は、例えば、熱ＣＶＤ法により形成することができる。
【００８６】
続いて、容量コンタクト開口３５内に露出するシリコン基板１に、Ｎ型不純物（リン等）をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層３７を形成する。形成したＮ型の不純物拡散層３７は、トランジスタのソース・ドレイン領域として機能する。
【００８７】
なお、容量コンタクト開口３５は、前述した第２のビット線３０Ａの側面に形成した絶縁膜３１Ａおよび第２のライナー膜３２Ａをサイドウォールとして用いるＳＡＣ法によって形成することもできる。この場合も、容量コンタクト開口３５の内部に第２のビット線３０Ａが露出することはない。
【００８８】
次に、図２６（ａ）及び（ｂ）に示す状態を得るために、コンタクト開口３５内を埋めるように、リンを含有するポリシリコン膜を堆積させる。ポリシリコン膜の堆積には、熱ＣＶＤ法を用いることができる。それから、形成したポリシリコン膜をエッチバックし、容量コンタクト開口３５の底部にポリシリコン膜を残存させ、導電膜３８とする。
【００８９】
この後、導電膜３８の表面にスパッタ法で介在層３９を形成し、容量コンタクト３５内をジュ店するように導電膜４０を堆積させる。介在層３９は、例えば、コバルトシリサイド（ＣｏＳｉ）層であってよい。また、導電膜４０は、ＣＶＤ法によるタングステン膜であってよい。
【００９０】
次に、例えば、ＣＭＰ法により、第２ＳＯＤ３３Ａの表面が露出するまで導電膜４０を研磨し、容量コンタクト開口３５内だけに導電膜４０を残存させる。これにより、導電膜３８と介在層３９と導電膜４０が積層して構成された容量コンタクトプラグ４１が形成される。
【００９１】
次に、図２７（ａ）及び（ｂ）に示すように、容量コンタクトパッド４２を形成する。容量コンタクトパッド４２を形成するため、例えば、スパッタ法によって、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜を順次堆積させた積層膜を形成する。フォトリソグラフィ技術およびドライエッチング技術を用いて、積層膜をパターニングして、容量コンタクトパッド４２を形成する。容量コンタクトパッド４２は、容量コンタクトプラグ４１と接続するように形成される。
【００９２】
次に、図２８（ａ）及び（ｂ）に示すように、容量コンタクトパッド４２上を覆うようにストッパー膜４３を形成し、そのうえに第３層間絶縁膜４４を形成する。ストッパー膜４３は、例えば、熱ＣＶＤ法によるシリコン窒化膜であってよい。また、第３層間絶縁膜４４は、プラズマＣＶＤ法によるシリコン酸化膜であってよい。
【００９３】
次に、図２９（ａ）及び（ｂ）に示す状態を得るために、フォトリソグラフィ技術及びドライエッチング技術を用いて、シリンダホール４４Ａを形成する。シリンダホール４４Ａは、容量コンタクトパッド４２の上面を露出させるように、第３層間絶縁膜４４およびストッパー膜４３を貫通して形成される。
【００９４】
次に、シリンダホール４４Ａの内壁を覆うように、下部電極４５を形成する。下部電極４５は、ＣＶＤ法による窒化チタンであってよい。下部電極４５の底部は、容量コンタクトパッド４２と接続している。
【００９５】
次に、図３０（ａ）及び（ｂ）に示すように、下部電極４５の表面を覆う容量絶縁膜４６を形成し、さらに上部電極４７を形成する。容量絶縁膜４６としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。容量絶縁膜４６は、ＡＬＤ（Atomic Layer Deposition）法により形成することができる。上部電極４７は、ＣＶＤ法による窒化チタンであってよい。
【００９６】
次に、図３１（ａ）及び（ｂ）に示す状態を得るために、上部電極４７を覆う第４層間絶縁膜４９を形成する。第４層間絶縁膜４９は、プラズマＣＶＤ法によるシリコン酸化膜であってよい。
【００９７】
続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次に、第４層間絶縁膜４９に形成されたコンタクトホールを埋め込むように導電膜を形成する。導電膜として、ＣＶＤ法によるタングステン膜を用いることできる。次に、第４層間絶縁膜４９上の不要な導電膜をＣＭＰ法等の方法で除去し、コンタクトホール内にコンタクトプラグ５０を形成する。
【００９８】
次に、第４層間絶縁膜上に上部金属配線５１を形成する。上部金属配線５１は、第４層間絶縁膜４９上にアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属膜を成膜し、その金属膜をパターニングして形成される。上部金属配線５１は、コンタクトプラグ５０に接続されるように形成される。これにより、上部金属配線５１は、コンタクトプラグ５０を介して、上部電極４７と接続する。
【００９９】
この後、表面に保護膜５２を形成すれば、ＤＲＡＭ１００のメモリセルが完成する。
【０１００】
以上説明したように、本実施形態に係るＤＲＡＭ１００の製造方法によれば、第１のビット線と第２のビット線とが積層される部分を持たせることができ、両ビット線が占有する面積を低減することができる。これにより、容量コンタクトの形成可能領域を拡大し、それに伴い容量コンタクトの断面積を増大させることができる。その結果、容量コンタクトと容量コンタクトプラグとの接触を確実にして接触抵抗を低減することができる。
【０１０１】
次に、図３２を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。
【０１０２】
図３２は、第２の実施の形態に係る半導体装置の一例であるＤＲＡＭ２００の構成を示す平面図である。但し図３２においても、図１と同様に、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタとキャパシタ上に位置する上部金属配線が省略されている。また、一部の容量コンタクトパッドでは、その下層との位置関係を明確にするため、容量コンタクトパッドを透過させて下層を示している。
【０１０３】
ＤＲＡＭ２００は、Ｘ方向及びＸ方向に垂直なＹ方向に沿って配列形成された複数の活性領域１Ａを有している。各活性領域１Ａは、Ｘ方向及びＹ方向に関してＳＴＩ９（ＳＴＩ領域９）によって区画されている。つまり、格子状に形成されたＳＴＩ９により、矩形の活性領域１Ａが区画されている。ＳＴＩ９の幅は、Ｘ方向及びＹ方向のいずれについても最小加工寸法に等しい値Ｆ（Ｆ値）に設定されている。
【０１０４】
活性領域１Ａは、長手方向がＸ方向に延在する矩形に形成されている。活性領域１Ａの寸法は、Ｙ方向の短辺がＦ値、Ｘ方向の長辺がＦ値の５倍の寸法である５Ｆとなっている。複数の活性領域１Ａは、Ｘ方向のピッチが６Ｆ、Ｙ方向のピッチが２Ｆで配置されて、メモリセル領域を構成する。
【０１０５】
メモリセル領域における単位セルは、Ｘ方向の３ＦとＹ方向の２Ｆを掛け合わせた６Ｆ２の面積を占める。一つの活性領域１Ａの中央には、ビット線コンタクト（ＢＣ）となるビットコンタクト開口２５又は２５Ａが配置される。また、一つの活性領域１Ａの両端には、容量コンタクト（ＳＣ）となる容量コンタクトプラグ４１（又は４１Ａ）が配置される。なお、ビットコンタクト開口２５と２５Ａの形成位置は互いに異なる。即ち、ビットコンタクト開口２５が第１層間絶縁膜２４に設けられるのに対して、ビットコンタクト開口２５Ａは第１層間絶縁膜２４および第２層間絶縁膜３４に設けられる。
【０１０６】
埋込ワード線２３並びに２３Ａは、複数の活性領域１Ａを縦断するようにＹ方向に延在する。埋込ワード線２３及び２３ＡのＸ方向の幅は、Ｆ値に等しい。また、埋込ワード線２３と２３Ａは、一つの活性領域１Ａに１本づつ配置されて、その間隔はＦ値となっている。
【０１０７】
第１の実施の形態と同様に、第１のビット線３０及び第２のビット線３０Ａは、それぞれ下層側ビット線（ＢＬ）及び上層側ＢＬとなるように、互いに異なる層に形成されている。これらのビット線は、全体としてＸ方向へ延在する。
【０１０８】
メモリセル領域は、Ｘ方向に連続して繰り返し配置されるビット線単層領域５６とビット線積層領域５７とを含む。
【０１０９】
ビット線単層領域５６では、第１のビット線３０及び第２のビット線３０Ａの各々が、Ｘ方向に対して傾きを有する斜め方向に延在している。このビット線単層領域５６において、第１のビット線３０がビットコンタクト開口２５上を横切り、第２のビット線３０Ａが、ビットコンタクト開口２５Ａの上を横切る。
【０１１０】
また、ビット線積層領域５７では、第１のビット線３０及び第２のビット線３０ＡがともにＸ方向に延在し、第１のビット線３０と第２のビット線３０Ａとが第２層間絶縁膜３４を介して積層されている。具体的には、各ビット線積層領域５７において、第１のビット線３０が両隣に位置する第２のビット線３０Ａのいずれか一方と積層され、第２のビット線３０Ａが両隣に位置する第１のビット線３０のいずれか一方と積層されている。また、ビット線積層領域５７において、第１のビット線３０及び第２のビット線３０Ａは、Ｙ方向に隣接する活性領域１Ａの列の間に配置される。
【０１１１】
１本のビット線３０又は３０Ａに着目すると、そのビット線は、Ｘ方向に配列された複数の活性領域１Ａのビットコンタクト開口２５又は２５Ａ上を横切り、それら活性領域１Ａの列を縫うように配置されている。
【０１１２】
また、互いに隣り合う２本のビット線３０及び３０Ａは、平面視において、互いに積層されている部分をＸ方向に結ぶ直線６０に関し、線対称に配置されている。
【０１１３】
さらに、第１のビット線３０及び第２のビット線３０Ａの各々一方の端部にはコンタクトパッドが形成されている。これらコンタクトパッドは、メモリセル領域の外側に配置される周辺回路領域に設けられる。第１のビット線３０のコンタクトパッドと第２ビット線３０Ａのコンタクトパッドとは、互いに反対側の端部に形成される。図３２では、第１のビット線３０のコンタクトパッドとなる下層ＢＬコンタクト５８が右側に、第２のビット線３０Ａとコンタクトパッドとなる上層ＢＬ線コンタクト５９が左側に配置されている。
【０１１４】
以上のように、第１の実施の形態に係るＤＲＡＭ１００の活性領域がＸ方向に対して傾斜する斜め方向（Ｘ’方向）に直線状に延在しているのに対して、本実施の形態に係るＤＲＡＭ２００の活性領域はＸ方向に延在したレイアウトとなっている。ＤＲＡＭ２００のその他の構成は、ＤＲＡＭ１００と同じである。
【０１１５】
活性領域がＸ方向に延在するＤＲＡＭ２００においても、第１の実施の形態に係るＤＲＡＭ１００と同様に、ビット線積層領域５７においてビット線１本分の空スペースを確保することができる。したがって、容量コンタクトの形成可能領域を拡大することができ、容量コンタクトの断面面積を増大させることが可能となる。その結果、容量コンタクトプラグと容量コンタクトの接触を確実にして接触抵抗を低減することができる。
【０１１６】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１１７】
１    単結晶シリコン基板
１Ａ    活性領域
１Ｂ    第１の活性領域
１Ｃ    第２の活性領域
２    犠牲膜
３    マスク膜
４    素子分離溝
５    空スペース
６    絶縁膜
７    絶縁膜
８    埋込膜
９    ＳＴＩ領域
１０    犠牲膜
１１    低濃度不純物拡散層
１２    下層マスク層
１３    上層マスク層
１４    チャネル領域
１５    ゲート電極溝
１６    ゲート絶縁膜
１７    介在層
１８    導電膜
１８Ａ    導電膜
２０    ライナー膜
２１    埋込絶縁膜
２２    埋込配線
２３    埋込ワード線
２４    第１層間絶縁膜
２５    ビットコンタクト開口
２５Ａ    ビットコンタクト開口
２６    不純物拡散層
２６Ａ    不純物拡散層
２７    第１の下部電極膜
２７Ａ    第２の下部導電膜
２８    第１の上部導電膜
２８Ａ    第２の上部導電膜
２９    第１のマスク膜
２９Ａ    第２のマスク膜
３０    第１のビット線
３０Ａ    第２のビット線
３１    絶縁膜
３１Ａ    絶縁膜
３２    第１のライナー膜
３２Ａ    第２のライナー膜
３３    第１の塗布絶縁膜
３３Ａ    第２の塗布絶縁膜
３４    第２層間絶縁膜
３５    容量コンタクト開口
３６    サイドウォール絶縁膜
３７    不純物拡散層
３８    導電膜
３９    介在層
４０    導電膜
４１    容量コンタクトプラグ
４２    容量コンタクトパッド
４３    ストッパー膜
４４    第３層間絶縁膜
４４Ａ    シリンダホール
４５    下部電極
４６    容量絶縁膜
４７    上部電極
４８    キャパシタ
４９    第４層間絶縁膜
５０    コンタクトプラグ
５１    上部金属配線
５２    保護膜
５３    サイドウォール絶縁膜
５４    ビットコンタクトプラグ
５５    層間絶縁膜
５６    ビット線単層領域
５７    ビット線積層領域
５８    下層ＢＬコンタクト
５９    上層ＢＬコンタクト
６０    直線
１００    ＤＲＡＭ
２００    ＤＲＡＭ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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