(57)【要約】【課題】電源制御におけるＣＰＵへの依存の軽減と低消費電力化のための技術を提供する。【解決手段】半導体装置（１）は、外部電源（ＶＤＤ）が供給される単一の電源ライン（１７０）からの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置（１１０）を含む複数の回路モジュール（１１０、１２０、１３０、１４０、１５０）と、夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部（１６１）と、前記回路モジュールの電源の供給状態を監視し、前記電源供給制御部による電源供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を出力端子（ＶＳＥＬ）を介して指示する電源電圧指示部（１６２）とを備える。【選択図】図１
2013008282.tif 000002
【特許請求の範囲】
【請求項１】
外部電源が供給される電源端子と、
前記電源端子に接続される単一の電源ラインと、
前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置を含む複数の回路モジュールと、
夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部と、
前記回路モジュールの電源の供給状態を監視し、前記電源供給制御部による電源供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電源電圧指示部と、
前記指示を出力するための出力端子と、を有する半導体装置。
【請求項２】
前記電源電圧指示部は、前記中央処理装置の電源供給の停止を検出したとき、前記中央処理装置以外の前記電源供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する、請求項１記載の半導体装置。
【請求項３】
前記電源電圧指示部は、前記中央処理装置の電源供給が停止している場合に前記中央処理装置以外の所定の回路モジュールの電源供給が停止したとき、前記中央処理装置及び前記所定の回路モジュール以外の前記電源供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する、請求項２記載の半導体装置。
【請求項４】
前記電源電圧指示部は、前記中央処理装置の制御に基づいて前記複数の回路モジュール毎に電源の供給状態を監視するか否かを示す情報を格納するための記憶部と、
前記情報によって前記監視の対象に指定された回路モジュールであって、前記電源供給制御部によって電源供給しようとする回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電圧指示部と、を有する請求項１記載の半導体装置。
【請求項５】
前記電源電圧指示部は、前記中央処理装置の制御に基づいて前記複数の回路モジュール毎の動作電圧を示す情報を格納するための記憶部と、
前記情報に基づいて、前記電源供給対象である回路モジュールの夫々の動作電圧を比較し、最も高い動作電圧を選択して指示する電圧指示部と、を有する請求項１記載の半導体装置。
【請求項６】
所定の回路モジュールの起動と停止を指示する信号を入力するための外部入力端子、を更に有し、
前記電源供給制御部は、前記外部入力端子からの信号に応じて、前記所定の回路モジュールに対する電源の供給と停止を行う、請求項１記載の半導体装置。
【請求項７】
前記中央処理装置に接続される内部バスと、前記内部バスに接続される第１インターフェース回路と、前記内部バスに接続される第２インターフェース回路とを前記回路モジュールとして有し、
前記第１インターフェース回路に接続される第１外部端子と、
前記第２インターフェース回路に接続される第２外部端子と、を更に有し、
前記電源供給制御部は、前記外部入力端子により起動が指示されたら、前記内部バスと、前記第１インターフェース回路と、前記第２インターフェース回路とに電源を供給することで、前記第１外部端子と前記第２外部端子との間の信号伝達経路を活性化させ、
前記電源電圧指示部は、前記活性化に応じて、前記内部バス、前記第１インターフェース回路、及び前記第２インターフェース回路の動作電圧のうち最も高い動作電圧の供給を指示する、請求項６記載の半導体装置。
【請求項８】
外部電源が供給される電源端子と、
前記電源端子に接続される単一の電源ラインと、
前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置を含む複数の回路モジュールと、
夫々の前記回路モジュールに対するクロック信号の供給と停止を制御するクロック信号供給制御部と、
前記回路モジュールのクロック信号の供給状態を監視し、前記クロック信号供給制御部によるクロック信号供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電源電圧指示部と、
前記指示を出力するための出力端子と、を有する半導体装置。
【請求項９】
前記電源電圧指示部は、前記中央処理装置に対するクロック信号の供給の停止を検出したとき、前記中央処理装置以外の前記クロック信号供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する、請求項８記載の半導体装置。
【請求項１０】
外部電源が供給される電源端子と、
前記電源端子に接続される単一の電源ラインと、
前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置を含む複数の回路モジュールと、
夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部と、
夫々の前記回路モジュールに対するクロック信号の供給と停止を制御するクロック信号供給制御部と、
前記回路モジュールの電源とクロック信号の供給状態を監視し、前記電源供給制御部による電源供給対象であって、前記クロック信号供給制御部によるクロック供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する電源電圧指示部と、
前記指示を出力するための出力端子と、を有する半導体装置。
【請求項１１】
電源電圧を出力する第１半導体装置と、
前記第１半導体装置からの給電により動作する第２半導体装置と、を有するデータ処理システムであって、
前記第２半導体装置は、前記第１半導体装置から電圧が供給される単一の電源ラインと、
前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置を含む複数の回路モジュールと、
夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部と、
前記回路モジュールの電源の供給状態を監視し、前記電源供給制御部による電源供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電源電圧指示部と、を有するデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路モジュールを備える半導体装置及びデータ処理システムに関し、特に、前記回路モジュール毎に動作の可否が制御される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、１つの半導体基板に複数の回路モジュールを形成して１つのシステムを実現するＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）技術によって開発されるシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）では、待機時の消費電力を低減するため、ＬＳＩ内部の回路モジュールを複数の機能ブロックに分けて、その機能ブロック毎に電源やクロック信号の供給と停止の制御を行う機能を備える製品が増えてきている。例えば、システムＬＳＩにおいてＣＰＵは動作しているが、周辺回路モジュールは動作しないとき、周辺モジュールの電源供給を停止することでシステムＬＳＩの消費電力を低減させている。
【０００３】
回路モジュールに対する電源供給を制御する従来技術として、アプリケーションプロセッサや通信プロセッサ等の複数の回路モジュールに供給する電源電圧を管理する電源管理集積回路（ＰＭＩＣ）が特許文献１に開示されている。特許文献１では、前記電源管理集積回路が、通信インターフェースを介して外部の前記アプリケーションプロセッサ等から設定された電源制御情報（コンフィギュレーションデータ）に基づいて、各回路モジュールに対する電源供給を制御する。また、前記アプリケーションプロセッサ上で動作するアプリケーションソフトウェアによって前記電源管理集積回路を制御することで、回路モジュール毎に供給される電源電圧を変更する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１０−５２９５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、更なる低消費電力化を図るべく以下の２点について検討を行った。
【０００６】
１点目は、システムＬＳＩの電源制御におけるＣＰＵへの依存の軽減についてである。例えば特許文献１のようにシステムＬＳＩに供給される電源電圧を変更するための制御をＣＰＵが行う場合、ＣＰＵの処理負担が大きくなり、また、ＣＰＵの動作が停止しているときには電源電圧を変更することができないという課題がある。仮にＣＰＵの動作が停止しているときに電源電圧を１．２Ｖから１．１Ｖに変更するのならば、一旦ＣＰＵのクロック周波数を電源電圧１．１Ｖでも動作可能な周波数に下げてから、ＣＰＵがＰＭＩＣを制御して電源電圧を１．１Ｖに変更し、その後ＣＰＵを動作停止状態に移行させるという手順を踏む必要があり、処理が煩雑となる。また、ＣＰＵが動作停止状態になった後、更に電源電圧を変更するには、再度ＣＰＵを起動させる等の制御が必要となり、ＣＰＵの負担も大きい。
【０００７】
２点目は、共通の電源ラインからの給電により動作する複数の回路モジュールを含むシステムＬＳＩの低消費電力化についてである。システムＬＳＩ内部の複数の回路モジュールは、夫々の回路構成等の違いにより安定した動作を保証する動作電圧が異なることがある。例えば前述の特許文献１では、回路モジュール毎に対応する電源電圧が供給される場合が示されている。しかしながら、システムによっては、１つの電源ラインに複数の回路モジュールが接続される構成を採用する場合があり、このような場合には、電源ラインに接続される全ての回路モジュールを安定して動作させるため、動作電圧の最も高い回路モジュールに応じた電源電圧が電源ラインに供給される。例えば、ＣＰＵの動作電圧として１．２Ｖ以上が必要であり、周辺回路モジュールの動作電圧として１．１Ｖ以上が必要な場合、電源電圧として１．２Ｖ以上の電圧が電源ラインに供給される。このような回路構成のシステムＬＳＩでは、例えばＣＰＵが動作停止し、周辺回路モジュールのみが動作する場合であっても、電源電圧として１．２Ｖを供給していることが多く、低消費電力化の点からみて妥当でない。なお特許文献１では、複数の回路モジュールが共通の電源ラインからの給電により動作する構成については、特に考慮されていない。
【０００８】
本発明の目的は、電源制御におけるＣＰＵへの依存の軽減と低消費電力化のための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本半導体装置は、外部電源が供給される単一の電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置を含む複数の回路モジュールと、夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部と、前記回路モジュールの電源の供給状態を監視し、前記電源供給制御部による電源供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を出力端子を介して指示する電源電圧指示部と、を備える。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、本半導体装置によれば、電源制御におけるＣＰＵへの依存の軽減と低消費電力化を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態１に係る半導体装置を例示するブロック図である。
【図２】図２は、供給電圧指示回路１６２の回路構成を例示する回路図である。
【図３】図３は、半導体装置１における各電源領域の電源供給状態と選択信号ＶＳＥＬ及び電源電圧との対応を例示する説明図である。
【図４】図４は、供給電圧指示回路１６２による電源供給状態に応じた電源電圧制御の一例を示すタイミングチャートである。
【図５】図５は、供給電圧指示回路１６２を有しない半導体装置（比較例）を例示するブロック図である。
【図６】図６は、半導体装置３（比較例）による電源供給状態に応じた電源電圧制御の一例を示すタイミングチャートである。
【図７】図７は、実施の形態２に係る半導体装置を例示するブロック図である。
【図８】図８は、実施の形態３に係る半導体装置を例示するブロック図である。
【図９】図９は、実施の形態４に係る半導体装置を例示するブロック図である。
【図１０】図１０は、供給電圧指示回路１６９の回路構成を例示する回路図である。
【図１１】図１１は、実施の形態５に係る半導体装置を例示するブロック図である。
【図１２】図１２は、供給電圧指示回路１７２の回路構成を例示する回路図である。
【図１３】図１３は、半導体装置８における各電源領域の電源供給状態と選択信号ＶＳＥＬ及び電源電圧との対応を例示する説明図である。
【図１４】図１４は、半導体装置８による音楽再生処理時における電源電圧制御の一例を示すタイミングチャートである。
【図１５】図１５は、半導体装置８がスタンバイ状態に移行する際の電源電圧制御の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕（回路モジュールの電源供給状態に応じて電源電圧を指示する半導体装置）
本発明の代表的な実施の形態に係る半導体装置（１、８）は、外部電源が供給される電源端子（ＶＤＤ）と、前記電源端子に接続される単一の電源ライン（１７０）と、前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置（１１０）を含む複数の回路モジュール（１１０、１２０（１２１、１２２）、１３０（１３１）、１４０（１４１）、１５０）と、を有する。更に前記半導体装置は、夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部（１６１）と、前記回路モジュールの電源の供給状態を監視し、前記電源供給制御部による電源供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電源電圧指示部（１６２、１７２）と、前記指示を出力するための出力端子（ＶＳＥＬ）と、を有する。
【００１７】
項１の半導体装置では、前記電源電圧指示部が回路モジュールの電源供給状態を監視して、最も高い動作電圧の供給の指示を前記出力端子を介して出力する。この指示を例えば外部の電源ＩＣ等が受け取ることで、前記回路モジュールの電源供給状態に応じた電源電圧の変更が実現される。また、電源供給状態の監視と動作電圧の供給の指示は、中央処理装置（ＣＰＵ）によらずに実現されるので、例えばＣＰＵが動作停止状態であっても電源電圧の変更が可能となる。
【００１８】
〔２〕（ＣＰＵスタンバイ時の電圧変更）
項１の半導体装置において、前記電源電圧指示部は、前記中央処理装置の電源供給の停止を検出したとき、前記中央処理装置以外の前記電源供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する。
【００１９】
これによれば、例えば前記複数の回路モジュールのうちＣＰＵの電源電圧が最も高い場合に、ＣＰＵの電源供給が停止されてＣＰＵが動作停止状態に移行すれば、電源電圧をその他の回路モジュールの動作電圧まで下げる指示を行うことができるから、ＣＰＵの動作停止時の更なる低消費電力化を図ることができる。
【００２０】
〔３〕（ＣＰＵスタンバイ時の２段階の電圧変更）
項２の半導体装置において、前記電源電圧指示部は、前記中央処理装置の電源供給が停止している場合に前記中央処理装置以外の所定の回路モジュール（１２０、１３０、１４０、１５０）の電源供給が停止したとき、前記中央処理装置及び前記所定の回路モジュール以外の前記電源供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する。
【００２１】
これによれば、例えば前記所定の回路モジュールの動作電圧がＣＰＵの次に電源電圧が高い場合に、前記所定の回路モジュールの電源供給が停止されて前記所定の回路モジュールが動作停止状態に移行すれば、電源電圧をその他の回路モジュールの動作電圧まで下げることができるから、項２に対して更に低消費電力化することができる。
【００２２】
〔４〕（条件設定レジスタと供給電圧指示部）
項１又は２の半導体装置において、前記電源電圧指示部は、前記中央処理装置の制御に基づいて前記複数の回路モジュール毎に電源の供給状態を監視するか否かを示す情報を格納するための記憶部（１６２２）と、前記情報によって前記監視の対象に指定された回路モジュールであって前記電源供給制御部によって電源供給しようとする回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電圧指示部（１６２１、１８２１、１９２１）と、を有する。
【００２３】
これによれば、ＣＰＵによらない電源電圧の変更の制御を容易に実現することができる。
【００２４】
〔５〕（条件設定レジスタと供給電圧指示部（２段階変更））
項１乃至３のいずれかの半導体装置（８）において、前記電源電圧指示部（１７２）は、前記中央処理装置の制御に基づいて前記複数の回路モジュール毎の動作電圧を示す情報を格納するための記憶部（１７２２）と、前記情報に基づいて、前記電源供給対象である回路モジュールの夫々の動作電圧を比較し、最も高い動作電圧を選択して指示する電圧指示部（１７２１）と、を有する。
【００２５】
これによれば、ＣＰＵによらない電源電圧の変更の制御を容易に実現することができる。また、項３のような段階的な電源電圧の変更を容易に実現することができる。
【００２６】
〔６〕（外部からの起動停止を指示する外部入力端子）
項１乃至５のいずれかの半導体装置において、所定の回路モジュールの起動と停止を指示する信号を入力するための外部入力端子（ＩＮＲ）、を更に有し、前記電源供給制御部は、前記外部入力端子からの信号に応じて、前記所定の回路モジュールに対する電源の供給と停止を行う。
【００２７】
これによれば、外部からの前記指示に連動した電源電圧の変更が可能となる。
【００２８】
〔７〕（外部入力端子を用いた制御の具体例）
項６の半導体装置において、前記中央処理装置に接続される内部バス（１００）と、前記内部バスに接続される第１インターフェース回路（１７１）と、前記内部バスに接続される第２インターフェース回路（１８１）とを前記回路モジュールとして有し、前記第１インターフェース回路に接続される第１外部端子（Ｉ／Ｆ２）と、前記第２インターフェース回路に接続される第２外部端子（Ｉ／Ｆ３）と、を更に有する。前記電源供給制御部は、前記外部入力端子により起動が指示されたら、前記内部バスと、前記第１インターフェース回路と、前記第２インターフェース回路とに電源を供給することで前記第１外部端子と前記第２外部端子との間の信号伝達経路を活性化させる。また、前記電源電圧指示部は、前記活性化に応じて、前記内部バス、前記第１インターフェース回路、及び前記第２インターフェース回路の動作電圧のうち最も高い動作電圧の供給を指示する。
【００２９】
これによれば、ＣＰＵが動作停止状態であっても、ＣＰＵを起動させることなく前記第１端子と前記第２端子との間の信号伝達経路を活性化させることができる。また、前記信号経路の活性化・非活性化に応じて電源電圧を変更することができるから、例えば、前記信号経路の非活性化時に動作している回路モジュールの動作電圧が、前記内部バス、前記第１インターフェース回路、及び前記第２インターフェース回路の動作電圧よりも低い場合には、前記信号経路の非活性化時の消費電力を低減することができる。
【００３０】
〔８〕（回路モジュールのクロック供給状態に応じて電源電圧を指示する半導体装置）
本発明の代表的な実施の形態に係る別の半導体装置（５）は、外部電源が供給される電源端子（ＶＤＤ）と、前記電源端子に接続される単一の電源ライン（１７０）と、前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置（１１０）を含む複数の回路モジュール（１１０、１２０、１３０、１４０、１５０）とを有する。更に前記半導体装置は、夫々の前記回路モジュールに対するクロック信号の供給と停止を制御するクロック信号供給制御部（１８３）と、前記回路モジュールのクロック信号の供給状態を監視し、前記クロック信号供給制御部によるクロック信号供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電源電圧指示部（１８２１）と、前記指示を出力するための出力端子（ＶＳＥＬ）と、を有する。
【００３１】
項８の半導体装置では、前記電源電圧指示部が回路モジュールに対するクロック信号の供給状態を監視して、最も高い動作電圧の供給の指示を前記出力端子を介して出力する。この指示を例えば外部の電源ＩＣ等が受け取ることで、前記回路モジュールの電源供給状態に応じた電源電圧の変更が実現される。また、クロック信号の供給状態の監視と動作電圧の供給の指示は、ＣＰＵによらずに実現されるので、例えばＣＰＵに対するクロック信号の供給が停止して動作停止状態になっている場合であっても、電源電圧の変更が可能となる。
【００３２】
〔９〕（ＣＰＵスタンバイ時（クロック停止時）に電圧変更）
項８の半導体装置において、前記電源電圧指示部は、前記中央処理装置に対するクロック信号の供給の停止を検出したとき、前記中央処理装置以外の前記クロック信号供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する。
【００３３】
これによれば、例えば前記複数の回路モジュールのうちＣＰＵの電源電圧が最も高い場合に、ＣＰＵのクロック信号の供給が停止されてＣＰＵが動作停止状態に移行すれば、電源電圧をその他の回路モジュールの動作電圧まで下げる指示を行うことができるから、ＣＰＵの動作停止時の更なる低消費電力化を図ることができる。
【００３４】
〔１０〕（回路モジュールの電源・クロック供給状態に応じて電源電圧を指示する半導体装置）
本発明の代表的な実施の形態に係る別の半導体装置（６）は、外部電源が供給される電源端子（ＶＤＤ）と、前記電源端子に接続される単一の電源ライン（１７０）と、前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置（１１０）を含む複数の回路モジュール（１１０、１２０、１３０、１４０、１５０）と、を有する。更に、前記半導体装置は、夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部（１６１）と、夫々の前記回路モジュールに対するクロック信号の供給と停止を制御するクロック信号供給制御部（１８３）と、前記回路モジュールの電源とクロック信号の供給状態を監視し、前記電源供給制御部による電源供給対象であって、前記クロック信号供給制御部によるクロック供給対象である回路モジュールの動作電圧のうち、最も高い動作電圧の供給を指示する電源電圧指示部（１９２）と、前記指示を出力するための出力端子（ＶＳＥＬ）とを有する。
【００３５】
項１０の半導体装置では、前記電源電圧指示部が回路モジュールに対するクロック信号の供給状態と電源の供給状態を監視して、最も高い動作電圧の供給の指示を前記出力端子を介して出力する。この指示を例えば外部の電源ＩＣ等が受け取ることで、前記回路モジュールの電源供給状態及びクロック信号供給状態に応じた電源電圧の変更が実現される。また、クロック信号及び電源の供給状態の監視と動作電圧の供給の指示は、ＣＰＵによらずに実現されるので、例えばＣＰＵに対するクロック信号の供給が停止して動作停止状態になっている場合であっても、電源電圧の変更が可能となる。
【００３６】
〔１１〕（システム）
本発明の代表的な実施の形態に係るデータ処理システム（３００、３０５）は、電源電圧を出力する第１半導体装置（１、８）と、前記第１半導体装置からの給電により動作する第２半導体装置（２）と、を有するデータ処理システムである。前記データ処理システムにおいて、前記第２半導体装置は、前記第１半導体装置から電圧が供給される単一の電源ライン（１７０）と、前記電源ラインからの給電により動作し、動作電圧が異なり、回路モジュールの１つとして中央処理装置（１１０）を含む複数の回路モジュール（１１０、１２０（１２１、１２２）、１３０（１３１）、１４０（１４１）、１５０）と、夫々の前記回路モジュールに対する電源の供給と停止を制御する電源供給制御部（１６１）と、前記回路モジュールの電源の供給状態を監視し、前記電源供給制御部による電源供給対象の回路モジュールの動作電圧のうち最も高い動作電圧の供給を指示する電源電圧指示部（１６２、１７２）と、を有する。
【００３７】
これによれば、項１１のデータ処理システムにおいて、項１と同様に、中央処理装置（ＣＰＵ）によらないで前記回路モジュールの電源の供給状態に応じた電源電圧の変更を行うことができる。
【００３８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３９】
≪実施の形態１≫
図１に、本実施の形態に係る半導体装置を含むデータ処理システムを例示する。同図に示される半導体装置１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によってＣＰＵや周辺回路モジュール等の複数の回路モジュールを１個の単結晶シリコンのような半導体基板に形成したシステムＬＳＩである。
【００４０】
半導体装置１は、外部電源端子ＶＤＤ（以下、参照符号ＶＤＤは、外部電源端子及び電源電圧を表すものとする。）、外部インターフェース端子Ｉ／Ｆ１、及び外部出力端子ＶＳＥＬを介して電源ＩＣ２と接続される。電源ＩＣ２は、生成した電源電圧を半導体装置１に供給する電源生成回路である。電源ＩＣ２は、例えば電圧設定レジスタ２０２、２０３を有し、当該レジスタの設定値に応じた電圧を生成して電源電圧として出力する。電圧設定レジスタは、例えば、出力する電圧値の種類に応じた数だけ設けられ、同図には２種類の出力電圧が選択できるように２つの電圧設定レジスタ２０２、２０３を設けた場合が例示されている。電圧設定レジスタ２０２、２０３の値は、例えば、半導体装置１のＣＰＵ１１０から外部インターフェース端子Ｉ／Ｆ１を介して初期設定される。
【００４１】
半導体装置１は、所望の電源電圧の供給を電源ＩＣに対して要求する。具体的には、半導体装置１は、外部出力端子ＶＳＥＬ（以下、参照符号ＶＳＥＬは、外部電源端子及び選択信号を表すものとする。）を介して、電源電圧の電圧値を指定する選択信号ＶＳＥＬを電源ＩＣ２に出力する。選択信号ＶＳＥＬは、特に制限されないが、１ビットの信号である。選択信号ＶＳＥＬは電源ＩＣ２内部の選択回路２００に入力される。選択回路２００は、選択信号ＶＳＥＬに基づいて電圧設定レジスタ２０２、２０３のうち１つのレジスタを選択し、選択したレジスタの値に応じた電圧の生成を電源回路２０１に指示し、電源回路２０１がその指示に応じた電圧を生成して出力する。これにより、半導体装置１から指示された電圧値の電源電圧が半導体装置１に供給される。
【００４２】
半導体装置１は、特に制限されないが、ＣＰＵ（中央処理装置）１１０、第１周辺回路モジュール１２０、第２周辺回路モジュール１３０、第３周辺回路モジュール１４０（以下、第１周辺回路モジュール、第２周辺回路モジュール、第３周辺回路モジュールを総称して、単に周辺回路モジュールとも称する。）、電源ＩＣ用通信インターフェース回路（ＰＭＩＣ＿Ｉ／Ｆ）１５０、内部バス１００、内部電源制御回路１６１、供給電圧指示回路１６２、クロック制御回路１６３、電源制御指示部１６４、及び割り込み制御回路１６５を回路モジュールとして備える。割り込み制御回路１６５及び電源制御指示部１６４を除いた回路モジュールは、内部バス１００を介して共通に接続される。
【００４３】
半導体装置１には、回路モジュールが安定して動作することが保証される電源電圧の下限値（以下、動作下限電圧とも称する。）が異なる回路モジュールが存在するものとし、例えば図１では、ＣＰＵ１１０と第３周辺回路モジュール１４０の動作下限電圧を１．２Ｖとし、その他の回路モジュールの動作下限電圧を１．１Ｖとする場合が示されている。
【００４４】
周辺回路モジュール１２０、１３０、１４０は、特に制限されないが、画像処理用のデータ処理装置や音声データ圧縮のためのデータ処理装置等のアクセラレータ、メモリカード用のホストインタフェース等である。同図では、３つの周辺回路モジュールを例示しているが、特にその個数に制限はない。
【００４５】
電源ＩＣ用通信インターフェース回路（ＰＭＩＣ＿Ｉ／Ｆ）１５０は、外部インターフェース端子Ｉ／Ｆ１を介して電源ＩＣと通信するためのインターフェース回路である。電源ＩＣ用通信インターフェース回路１５０は、ＣＰＵからの制御により、所定の通信プロトコルに従ってデータを電源ＩＣ２に対して送信する。前記所定の通信プロトコルは、例えばＩ２Ｃである。
【００４６】
電源ＩＣ２から電源が供給される外部電源端子ＶＤＤには単一の電源ライン１７０が接続され、夫々の回路モジュールは前記電源ライン１７０からの給電により動作する。夫々の回路モジュールは、電源の供給と停止を制御する単位である電源領域に分けられ、電源領域毎に設けられた電源スイッチＳＷ１〜ＳＷ５によって電源の供給と停止が制御される。例えば、半導体装置１は、ＣＰＵ用の電源領域（以下、ＣＰＵ電源領域とも称する。）１１、第１の周辺電源領域（以下、ＰＲ１電源領域とも称する。）１２、第２の周辺電源領域（以下、ＰＲ２電源領域とも称する。）１３、第３の周辺電源領域（以下、ＰＲ３電源領域とも称する。）１４、外部インターフェース用電源領域（以下、Ｉ／Ｆ電源領域とも称する。）１５に分け、夫々の電源領域毎に電源の供給と停止を制御する。例えば、ＣＰＵ電源領域１１はＣＰＵ１１０を含み、ＰＲ１電源領域１２は周辺回路モジュール１２０を含み、ＰＲ２電源領域１３は周辺回路モジュール１３０を含み、ＰＲ３電源領域１４は周辺回路モジュール１４０を含み、Ｉ／Ｆ電源領域１５は電源ＩＣ用通信インターフェース回路１５０を含む。一方で、常時電源が供給される電源領域（常時電源供給領域とも称する。）１６も存在し、例えば、内部バス１０、内部電源制御回路１６１、供給電圧指示回路１６２、クロック制御回路１６３、電源制御指示部１６４、及び割り込み制御回路１６５等は、常時電源供給領域１６に属する。
【００４７】
電源スイッチＳＷ１〜ＳＷ５は、内部電源制御回路１６１からの制御信号ＶＳＷ１〜ＶＳＷ５によってオン・オフが制御される。なお図１では、電源スイッチＳＷ１〜ＳＷ５がグラウンド側に配置される場合を例示しているが、これに限られず電源側（ＶＤＤ側）に配置されてもよい。
【００４８】
内部電源制御回路１６１は、電源スイッチＳＷ１〜ＳＷ５を駆動するための制御信号ＶＳＷ１〜ＶＳＷ５の状態を切り替えることにより、電源領域１１〜１５に対する電源の供給と停止を行う。例えば内部電源制御回路１６１は内部に電源制御用のレジスタを備え、ＣＰＵ１１０が内部バス１００経由で当該レジスタを設定する。内部電源制御回路１６１は、前記レジスタの設定値に応じて制御信号ＶＳＷ１〜ＶＳＷ５の状態を切り替えることで、電源スイッチＶＳＷ１〜ＶＳＷ５のオン・オフを制御する。
【００４９】
また、内部電源制御回路１６１は、電源領域１１〜１５の電源供給状態を把握し、電源領域毎の電源供給状態を示す電源状態信号Ｓ１〜Ｓ５を供給電圧指示回路１６２に与える。電源状態信号Ｓ１〜Ｓ５は、特に制限されないが、対応する電源領域に電源が供給されている（電源スイッチがオンしている）ときは“１”が出力され、対応する電源領域に電源が供給されていない（電源スイッチがオフしている）ときは“０”が出力されるものとする。内部電源制御回路１６１は、上述したＣＰＵ１１０からの制御の他に、割り込み制御回路１６５からの割り込み信号１６６や電源制御指示部１６４からの制御信号１６７によってもレジスタ設定の変更が可能とされる。
【００５０】
クロック制御回路１６３は、ＣＰＵ１１０や周辺回路モジュール１２０〜１４０等のクロック信号が必要な回路モジュールに対するクロック信号ＣＬＫ１〜５の供給と停止を制御する回路であり、例えばクロックパルスジェネレータである。例えばクロック制御回路１６３は内部にクロック信号制御用のレジスタを備え、ＣＰＵ１１０が内部バス１００経由で当該レジスタが設定することにより、クロック信号ＣＬＫ１〜５の供給と停止が制御される。またクロック制御回路１６３は、ＣＰＵ１１０からのレジスタ設定の他に、割り込み制御回路１６５からの割り込み信号１６６に応答して、電源領域の電源供給を制御する。
【００５１】
割り込み制御回路１６５は、半導体装置１の外部からの割り込み要求や周辺回路モジュール１２０〜１４０等からの割り込み要求に応じて、割り込み信号１６６を出力する回路である。電源とクロック信号の供給が停止してスタンバイ状態となっているＣＰＵ１１０を動作状態に復帰させる場合、内部電源制御回路１６１等は例えば以下のように動作する。先ず、ＣＰＵ１１０の復帰要求が外部もしくは内部の回路モジュールから割り込み制御回路１６５に入力されると、割り込み制御回路１６５はＣＰＵ１１０、内部電源制御回路１６１、及びクロック制御回路１６３に対して割り込み信号１６６を出力する。そして、内部電源制御回路１６１が割り込み信号１６６に応答してＣＰＵ電源領域１１に対する電源の供給を開始するとともに、クロック制御回路１６３が割り込み信号１６６に応答してＣＰＵ１１０に対するクロック信号の供給を開始し、ＣＰＵ１１０が割り込み信号１６６に応答して復帰する。
【００５２】
電源制御指示部１６４は、ＣＰＵ１１０からの指示とは別に、特定の電源領域に対する電源の供給と停止を指示する回路である。例えば、ＣＰＵ１１０以外の周辺回路モジュール１２０〜１４０と専用線１８０（以下、参照符号１８０は専用線及び専用線を介して伝達される要求信号を表すものとする。）で接続される。電源制御指示部１６４は、例えば、要求信号１８０がアサートされたらＰＲ３電源領域１４に対する電源の供給を指示し、要求信号１８０がネゲートされたらＰＲ３電源領域１４に対する電源供給の停止を指示する。当該指示は、制御信号１６７を内部電源制御回路１６１に出力することにより行う。なお、ＣＰＵ電源領域１１に電源が供給されている場合には、要求信号１８０に関わらず、ＰＲ３電源領域１４に対する電源の供給を指示する。これにより、周辺回路モジュール１２０〜１４０はＣＰＵ１１０を起動させることなく、特定の電源領域に対する電源の供給と停止を制御することができる。なお、前記特定の電源領域はＰＲ３電源領域１４に限られず、別の電源領域であってもよい。例えば、前記特定の電源領域はＰＲ１電源領域１２であってもよく、また、複数の組合せ、例えばＰＲ１電源領域１２とＰＲ２電源領域１３等であってもよい。
【００５３】
供給電圧指示回路１６２は、電源領域の電源供給状態に応じて、供給される電源の電圧値を電源ＩＣ２に指示する。
【００５４】
図２は、供給電圧指示回路１６２の回路構成を例示する回路図である。供給電圧指示回路１６２は、図２に示されるように、条件設定レジスタ１６２２と電圧指示部１６２１から構成される。電圧指示部１６２１は、例えば内部電源制御回路１６１からの電源状態信号Ｓ１〜Ｓ５を入力し、条件設定レジスタ１６２２によって指定された電源領域の電源状態に応じて電源の電圧値を指定して選択信号ＶＳＥＬを出力する。選択信号ＶＳＥＬは外部出力端子ＶＳＥＬを介して電源ＩＣ２に入力される。
【００５５】
条件設定レジスタ１６２２には、前記電圧指示部１６２１による供給電圧指示の制御条件を示す情報、具体的には、電圧指示部１６２１が何れの電源領域の電源供給状態を監視対象とするかを示す情報、が格納される。例えば、条件設定レジスタ１６２２が５ビットの電源制御許可ビットｂｉｔ４〜０を持つレジスタであるとし、電源制御許可ビットｂｉｔ４がＣＰＵ電源領域１１に対応し、電源制御許可ビットｂｉｔ３がＰＲ１電源領域１２に対応し、電源制御許可ビットｂｉｔ２がＰＲ２電源領域１３に対応し、電源制御許可ビットｂｉｔ１がＰＲ３電源領域１４に対応し、電源制御許可ビットｂｉｔ０がＩ／Ｆ電源領域１５に対応するものとする。この場合に、例えばｂｉｔ４〜ｂｉｔ０に“１００１０”が設定されたとすると、電圧指示部１６２１は、ＣＰＵ電源領域１１とＰＲ３電源領域１４の電源供給状態を監視対象とし、ＣＰＵ電源領域１１とＰＲ３電源領域１４のいずれか一方に電源が供給されているときは選択信号ＶＳＥＬを“１（ｈｉｇｈ）”とし、ＣＰＵ電源領域１１とＰＲ３電源領域１４の双方に電源が供給されていないときは選択信号ＶＳＥＬを“０（Ｌｏｗ）”とする。選択信号ＶＳＥＬを受け取った電源ＩＣ２の選択回路２００は、例えば選択信号ＶＳＥＬが“１”のときは、電源設定レジスタ２０２に設定された電圧値（例えば１．２Ｖ）の生成を指示し、選択信号ＶＳＥＬが“０”のときは、電源設定レジスタ２０３に設定された電圧値（例えば１．１Ｖ）の生成を指示する。一方、“０”が設定されている電源制御許可ビットｂｉｔ３、ｂｉｔ２、ｂｉｔ０に対応するＰＲ１電源領域１２、ＰＲ２電源領域１３、及びＩ／Ｆ電源領域１５は、電圧指示部１６２１の監視対象となっていないので、当該電源領域の電源供給状態が変化したとしても、選択信号ＶＳＥＬの値が変化することはない。
【００５６】
条件設定レジスタ１６２２の電源制御許可ビットｂｉｔ４〜０には、例えば初期値として“０００００”が設定され、起動時には選択信号ＶＳＥＬは“１”となる。その後、パワーオンリセット解除等のタイミングで、ＣＰＵ１１０から内部バス１０を介して所望の値が設定されると、電源領域の電源供給状態に応じて選択信号ＶＳＥＬの状態が決定される。
【００５７】
図３は、各電源領域の電源供給状態と選択信号ＶＳＥＬ及び電源電圧との対応を例示する説明図である。
【００５８】
同図には、条件設定レジスタ１６２２の電源制御許可ビットｂｉｔ４〜０に“１００１０”が設定された場合が示されている。なお、電源制御許可ビットｂｉｔ４〜０において、“１”は監視対象であることを示し、“０”は監視対象でないことを示す。
【００５９】
同図に示されるように、ＣＰＵ電源領域１１及びＰＲ３電源領域１４の電源供給状態が“ＯＦＦ（電源供給停止）”となる条件では、選択信号ＶＳＥＬの値が“０（Ｌｏｗ）”となり、電源電圧ＶＤＤは１．１Ｖとなる。一方、上記以外の条件、すなわち、少なくともＣＰＵ電源領域１１とＰＲ３電源領域１４のいずれか一方の電源供給状態が“ＯＮ（電源供給）”となる条件では、選択信号ＶＳＥＬの値が“１（Ｈｉｇｈ）”となり、電源電圧ＶＤＤは１．２Ｖとなる。すなわち、動作している回路モジュールの最も高い動作下限電圧に応じた電源電圧を供給するように電源電圧が制御される。
【００６０】
図４は、供給電圧指示回路１６２による電源供給状態に応じた電源電圧制御の一例を示すタイミングチャートである。同図では、条件設定レジスタ１６２２の電源制御許可ビットｂｉｔ４〜０に“１００１０”が設定され、電源供給状態の監視対象がＣＰＵ電源領域１１とＰＲ３電源領域１４である場合が示されている。また、初期状態として全ての電源領域に電源が供給されているものとし、このときの選択信号ＶＳＥＬの値は“１”、電源電圧ＶＤＤは１．２Ｖとする。
【００６１】
先ず、タイミングｔ１０において、ＣＰＵ１１０がＰＲ１電源領域１２とＩ／Ｆ電源領域１５に対する電源供給の停止を内部電源制御回路１６１に指示すると、状態信号Ｓ２及びＳ５の値が“０”となる。タイミングｔ１１においてＣＰＵ電源領域１１の電源供給が停止されると、状態信号Ｓ１の値が“０”となるが、ＰＲ３電源領域１４には電源が供給されているため電源電圧は変更されない。次に、電源制御指示部１６４がＰＲ３電源領域１４の電源供給の停止を指示（制御信号１６７：Ｌｏｗレベル）すると、タイミングｔ１２においてＰＲ３電源領域１４の電源供給が停止される。これにより、電源供給状態の監視対象である状態信号Ｓ１及びＳ４の値が共に“０”となるので選択信号ＶＳＥＬは“０”となり、電源電圧ＶＤＤが１．２Ｖから１．１Ｖに変更される。その後、電源制御指示部１６４により、ＰＲ３電源領域１４に対する電源供給の再開が指示される（ＰＲ３電源要求信号：ＯＮ要求）と、タイミングｔ１３においてＰＲ３電源領域１４の電源供給が再開される。これにより、状態信号Ｓ４の値が“１”となるので、選択信号ＶＳＥＬは“１”となり、電源電圧ＶＤＤが１．１Ｖから１．２Ｖに変更される。以降、同様の処理が繰り返される。その後、ＣＰＵ電源領域１１とＰＲ３電源領域１４の電源供給が停止して電源電圧ＶＤＤが１．１Ｖである状態において、割り込み信号１６６によりＣＰＵの起動が要求されると、タイミングｔ１４においてＣＰＵ電源領域１１に対して電源供給がなされ、状態信号Ｓ１が“１”となり、電源電圧ＶＤＤが１．１Ｖから１．２Ｖに変更される。
【００６２】
以上のように、半導体装置１は、動作していない回路モジュールに対する電源供給を停止するとともに、動作している回路モジュールの最も高い動作下限電圧に応じた電源電圧を供給するように電源ＩＣ２を制御する。例えば、動作下限電圧を考慮せずに電源電圧を変更してしまった場合、高い動作下限電圧で動作するはずの電源領域に配置された回路モジュールにおいては、動作が不安定状態となり、正常な動作・処理を実現することができなくなってしまう。逆に動作下限電圧以上の電源電圧を供給される場合は、正常な動作を実現することが可能となる。つまり、その時に動作しうる回路の内、もっとも高い動作下限電圧を供給することによりそれぞれの回路は正常動作を実現することが可能となる。更に適宜動作下限電圧に応じた電源電圧制御（電源電圧調整）を行うことにより、動作を保証しつつ、消費電力を抑制することが可能となる。これにより、半導体装置１における各回路モジュールの安定的な動作を保証しつつ、不必要に高い電源電圧供給による消費電力の増加を抑えることで、更なる低消費電力化を図ることができる。
【００６３】
図５に本発明の比較例として、供給電圧指示回路１６２を有しない半導体装置３を示す。半導体装置３は、供給電圧指示回路１６２を有しないため、ＣＰＵ１１０のみ電源電圧の変更を指示することができる。半導体装置３によるタイミングチャートを図６に示す。
【００６４】
図６の初期状態として、全ての電源領域に電源が供給されているものとし、電源電圧ＶＤＤは１．２Ｖとする。先ず、タイミングｔ２０においてＣＰＵ電源領域１１の電源供給が停止された後、制御信号１６７によってＰＲ３電源領域の電源供給の停止が要求されると、タイミングｔ２２においてＰＲ３電源領域の電源供給が停止される。これにより、動作下限電圧１．１Ｖの回路モジュール以外動作していない状態となるので、電源電圧を１．１Ｖに下げても半導体装置３は安定的な動作が可能である。しかし、半導体装置３は供給電圧指示回路１６２を有していないため、電源電圧の変更を指示することはできず、電源電圧は１．２Ｖのまま維持されることになる。仮にこの状況で電源電圧を変更するためには、前述したように、ＣＰＵ１１０がスタンバイ状態に入る前に、一旦、電源電圧１．１ＶでＣＰＵ１１０が動作可能な周波数までクロック信号の周波数を下げてから、ＣＰＵ１１０が電源ＩＣ用インターフェース回路１５を介して電源電圧変更の指示を電気ＩＣ４のレジスタに設定しなければならない。このような制御方法では処理が煩雑となり、また、電源ＩＣ４との間で所定の通信プロトコルに沿った通信を行うために電源ＩＣ用インターフェース回路１５０による処理が必要となるため、電圧変更が指示されてから電源電圧が変更されるまでに時間（例えば２０μｓ程度）を要する。それに対し、本実施の形態に係る半導体装置１によれば、供給電圧指示回路１６２が各電源領域の電源供給状態の変化に応じて電源電圧の変更を指示することができるから、ＣＰＵ１１０がスタンバイ状態に入る前に電源ＩＣに電圧変更を指示することなく、電源電圧の変更を行うことができる。また、電源電圧の指定は外部出力端子ＶＳＥＬを介した選択信号によって行うので、電源ＩＣ用インターフェース回路１５による処理が不要であり、前述の場合よりも、電源電圧を変更するまでの時間を短くすることができる（例えば、１００ｎｓ程度）。
【００６５】
以上のように、本実施の形態に係る半導体装置１によれば、前述の低消費電力化に加え、電源電圧の変更に係る制御をＣＰＵ１１０に依存せずに行うことができる。これにより、ＣＰＵ１１０が動作停止状態でも電源電圧を変更して低消費電力化を図ることができ、電圧変更に係る処理も単純化される。また、外部出力端子ＶＳＥＬを用いたＣＰＵ１１０に依らない制御により、低消費電力な動作モードと通常の動作モードとの移行に要する時間をより短くすることができる。例えば、ＣＰＵ１１０の動作下限電圧が最も高い場合には、電源電圧変更の処理にＣＰＵ１１０が介在しないので、ＣＰＵ１１０の電源供給が停止すれば、速やかに電源電圧が下がって低消費電力モードに移行できるし、ＣＰＵ１１０が動作停止状態から復帰する場合には、ＣＰＵ１１０の電源供給が再開されれば、速やかに電源電圧が上がって通常動作モードに移行できる。更に、条件設定レジスタ１６２２の設定値により電源供給状態の監視対象とする電源領域を選択することができるので、半導体装置内部の回路構成に応じて電源電圧の変更の制御条件をプログラマブルにすることができる。
【００６６】
≪実施の形態２≫
図７に、実施の形態２に係る半導体装置を含むデータ処理システム３０２を例示する。同図に示される半導体装置５は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によってＣＰＵや周辺回路モジュール等の複数の回路モジュールを１個の単結晶シリコンのような半導体基板に形成したシステムＬＳＩである。実施の形態１に係る半導体装置１と同様の構成要素には同一の参照符号を付して、その詳細な説明を省略する。
【００６７】
半導体装置１では、電源領域１１〜１５の電源供給状態に応じて電源電圧の変更を指示する制御を行うが、半導体装置５では、電源領域１１〜１５のクロック信号の供給状態に応じて電源電圧の変更を指示する制御を行う。
【００６８】
半導体装置５は、前記クロック制御回路１６３に代えてクロック制御回路１８３を備える。クロック制御回路１８３は、前記クロック制御回路１６３の機能に加え、電源領域１１〜１５夫々に対するクロック信号の供給状態を示すクロック供給状態信号ＳＣ１〜５を供給電圧指示回路１８２に出力する。クロック供給状態信号ＳＣ１〜５は、例えば、クロック信号が供給されている場合には“１（ｈｉｇｈ）”とされ、クロック信号が供給されていない場合には“０（Ｌｏｗ）”とされる。
【００６９】
供給電圧指示回路１８２は、条件設定レジスタ１６２２と電圧指示部１８２１を備える。電圧指示部１８２１は、例えば、電圧指示部１６２１と同様の回路構成とされ、電源状態信号Ｓ１〜Ｓ５の代わりにクロック供給状態信号ＳＣ１〜５を入力する。これにより、供給電圧指示回路１８２は、条件設定レジスタ１６２で指定された電源領域に対するクロック信号の供給状態に応じて、電源電圧の変更を指示することができる。
【００７０】
以上、半導体装置５によれば、クロック信号が供給されている回路モジュールの動作下限電圧のうち最も高い動作下限電圧に応じた電源電圧を供給するように電源ＩＣ２を制御することができる。これにより、半導体装置１と同様に、更なる低消費電力化を図ることができる。
【００７１】
≪実施の形態３≫
図８に、実施の形態３に係る半導体装置を含むデータ処理システムを例示する。同図に示される半導体装置６は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によってＣＰＵや周辺回路モジュール等の複数の回路モジュールを１個の単結晶シリコンのような半導体基板に形成したシステムＬＳＩである。実施の形態１に係る半導体装置１及び実施の形態２に係る半導体装置５と同様の構成要素には同一の参照符号を付して、その詳細な説明を省略する。
【００７２】
半導体装置１では、電源領域１１〜１５の電源供給状態に応じて電源電圧の変更を指示する制御を行うが、半導体装置６では、電源領域１１〜１５に対するクロック信号及び電源電圧の供給状態に応じて、電源電圧の変更を指示する制御を行う。
【００７３】
半導体装置６は、供給電圧指示回路１６２の代わりに供給電圧指示回路１９２を備える。供給電圧指示回路１９２は、条件設定レジスタ１６２２で監視対象に指定された電源領域１１〜１５の電源供給状態とクロック信号供給状態を監視し、電源電圧とクロック信号のいずれか一方の供給が停止されたら、その回路モジュールの動作が停止したと判断する。供給電圧指示回路１９２における電圧指示部１９２１は、例えば電圧指示部１６２１と同様の回路構成とされ、電源状態信号Ｓ１〜Ｓ５の代わりに、例えばクロック供給状態信号ＳＣ１〜５と電源状態信号Ｓ１〜Ｓ５との論理積をとった信号を入力する。これにより、供給電圧指示回路１８２は、条件設定レジスタ１６２で指定された電源領域に対する電源電圧とクロック信号のいずれか一方の供給が停止されたら、その回路モジュールの動作が停止したと判断し、電源電圧の変更を指示することができる。例えば、条件設定レジスタ１６２２によりＣＰＵ電源領域１１とＰＲ３電源領域１４が監視対象となっている場合に、全ての電源領域に電源電圧及びクロック信号が供給されているときは、電源電圧を１．２Ｖとする。そして、ＣＰＵ電源領域１１に対する電源供給又はクロック信号供給のいずれかが停止し、且つＰＲ３電源領域１４に対する電源供給又はクロック信号供給のいずれかが停止した場合には、電源電圧を１．１Ｖに変更する。
【００７４】
このように半導体装置６によれば、電源電圧とクロック信号の双方が供給されている回路モジュールの動作下限電圧のうち最も高い動作下限電圧に応じた電源電圧を供給するように電源ＩＣ２を制御することができる。これにより、半導体装置１と同様に、更なる低消費電力化を図ることができる。
【００７５】
≪実施の形態４≫
図９に、実施の形態４に係る半導体装置を含むデータ処理システムを例示する。同図に示される半導体装置７は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によってＣＰＵや周辺回路モジュール等の複数の回路モジュールを１個の単結晶シリコンのような半導体基板に形成したシステムＬＳＩである。前記半導体装置１、５．６と同様の構成要素には同一の参照符号を付して、その詳細な説明を省略する。
【００７６】
半導体装置７は、電源の供給と停止が制御される電源領域として、電源領域１０、１１、１５、１７、及び１８を備える。例えば、電源領域１０は内部バス１００を含み、電源領域１７は外部インターフェース回路１７１を含み、電源領域１８はメモリインターフェース回路１８１を含む。なお、内部バス１００は、実施の形態１乃至３では常時電源領域１６に含まれるものとしたが、本実施の形態では電源の供給と停止が制御される電源領域１０に含まれるものとし、動作下限電圧を１．１Ｖとする。
【００７７】
外部インターフェース回路１７１は、外部インターフェース端子Ｉ／Ｆ２に接続された外部の代表的に示された半導体装置（以下、外部ＬＳＩとも称する。）２０を内部バス１００にインターフェースするための回路であり、例えば、ＣＰＵ１１０が外部インターフェース端子Ｉ／Ｆ２に接続された共有リソースにアクセスするときに用いられ、その動作下限電圧は１．１Ｖとされる。メモリインターフェース回路１８１は、内部バス１００を介して外部インターフェース端子Ｉ／Ｆ３に接続された不揮発性メモリ２１にアクセスするための回路であり、動作下限電圧は１．２Ｖである。
【００７８】
半導体装置７は、所定の回路モジュールに対する起動を要求する要求信号を入力するための外部入力端子ＩＮＲ（参照符号ＩＮＲは、外部入力端子及び前記要求信号を表すものとする。）を更に有する。前記要求信号ＩＮＲは、外部ＬＳＩ２０から外部インターフェース回路１７１、内部バス１００、及びメモリインターフェース回路１８１を介して半導体装置７のローカルなリソース（例えば不揮発性メモリ２１）に至る経路の電源供給が停止していても、その経路をバイパスしてアクセスするための信号である。
【００７９】
供給電圧指示回路１６９は、電圧指示部１６９１及び条件設定レジスタ１６９２を備える。
【００８０】
図１０は供給電圧指示回路１６９の回路構成を例示する回路図である。同図に示されるように、電圧指示部１６９１の回路構成は前記ロジック１６２１と同様とされ、前記電源状態信号Ｓ１〜Ｓ５の代わりに電源状態信号Ｓ１、Ｓ５、Ｓ６、Ｓ７及びＳ８を入力する。条件設定レジスタ１６９２は、条件設定レジスタ１６２２と同様に５ビットの電源制御許可ビットｂｉｔ４〜０を有する。例えば、電源制御許可ビットｂｉｔ４がＣＰＵ電源領域１１に対応し、電源制御許可ビットｂｉｔ３がＩ／Ｆ電源領域１５に対応し、電源制御許可ビットｂｉｔ２が電源領域１７に対応し、電源制御許可ビットｂｉｔ１が電源領域１８に対応し、電源制御許可ビットｂｉｔ０が電源領域１０に対応するものとする。同図では、電源制御許可ビットｂｉｔ４〜０に“１００１０”が設定され、電源供給状態の監視対象がＣＰＵ電源領域１１と電源領域１８である場合が示される。
【００８１】
ここで、常時電源供給領域１６以外の電源供給が停止されて、ＣＰＵ１１０、内部バス１００、外部インターフェース回路１７１、メモリインターフェース回路１８１、及び電源ＩＣ用外部インターフェース回路１５０が動作停止状態となっているときに、外部ＬＳＩ２０が不揮発性メモリ２１にアクセスする場合の動作の流れを説明する。なお、常時電源供給領域１６以外の電源供給が停止されている状態（電源スイッチＳ１、ＳＷ５〜ＳＷ８がＯＦＦ）では、電源電圧は１．１Ｖであるとする。ここで、外部ＬＳＩ２０が不揮発性メモリ２１にアクセスするために必要な経路（スルー経路）に関連する回路は、電源領域１７、電源領域１０、電源領域１８であることを例とする。
【００８２】
先ず、外部ＬＳＩ２０が、要求信号ＩＮＲをアサートする。要求信号ＩＮＲがアサートされると、内部電源制御回路１６１は、制御信号ＶＳＷ６〜ＶＳＷ８により電源スイッチＳＷ６〜ＳＷ８を制御して電源領域１０、１７、及び１８に電源電圧の供給を行うとともに、電源領域１７に対応する電源状態信号Ｓ６、電源領域１８に対応する電源状態信号Ｓ７、及び電源領域１０に対応する電源状態信号Ｓ８の値を夫々“１”として出力する。供給電圧指示回路１６９は、監視対象である電源領域１８に対応する電源状態信号Ｓ８が“１”となったことを受けて、選択信号ＶＳＥＬを“０”から“１”に変化させ、電源電圧１．２Ｖの供給を指示する。これにより、外部インターフェース回路１７１、内部バス１００、及びメモリインターフェース回路１８１に電源電圧１．２Ｖが供給され、これらの回路モジュールの動作が可能な状態となり、外部ＬＳＩ２は外部インターフェース端子Ｉ／Ｆ２を介して不揮発性メモリ２１にアクセスすることができる。その後、外部ＬＳＩ２によるメモリアクセスが完了したら、外部ＬＳＩ２は要求信号ＩＮＲをネゲートする。これにより、内部電源制御回路１６１は、電源領域１０、１７、及び１８に対する電源電圧の供給を停止するとともに、電源状態信号Ｓ６〜Ｓ８の値を夫々“０”として出力する。供給電圧指示回路１６９は、監視対象であるＣＰＵ電源領域１１と電源領域１８が共に電源供給が停止したことを受けて、電源電圧１．１Ｖの供給を指示する。
【００８３】
仮に半導体装置７が外部入力端子ＩＮＲを有してない場合に、上記のようなメモリアクセスを実現するためには、外部インターフェース回路１７１を動作停止状態にすることなく、電源領域１７に対する電源供給を常時行う必要がある。また、外部ＬＳＩ２０からメモリアクセスの要求があったら、外部インターフェース回路１７１が割り込み要求を発行することにより、一旦ＣＰＵ１１０を起動させて、その後ＣＰＵ１１０がメモリアクセスに必要なメモリインターフェース回路１８１等の回路モジュールの起動を指示する必要がある。それに対して半導体装置７によれば、外部ＬＳＩ２０は、外部入力端子ＩＮＲを介して起動要求を発行することで必要な回路モジュールを起動させることができるから、外部インターフェース回路１７１及びＣＰＵ１１０が動作停止状態であっても、ＣＰＵ１１０を起動させることなく、不揮発性メモリ２１に対するアクセスが可能となる。また、供給電圧指示回路１６９により、電源供給状態の変化に連動して電源電圧を変更することができるから、実施の形態１と同様に、低消費電力化を図ることができる。
【００８４】
≪実施の形態５≫
図１１に、実施の形態５に係る半導体装置を含む音楽再生システムを例示する。同図に示される半導体装置８は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によってＣＰＵや周辺回路モジュール等の複数の回路モジュールを１個の単結晶シリコンのような半導体基板に形成したシステムＬＳＩである。例えば、半導体装置８は、音楽再生用のアプリケーションプロセッサである。なお、半導体装置１、５、６、及び７と同様の構成要素には同一の参照符号を付して、その詳細な説明を省略する。
【００８５】
半導体装置１では２種類の電源電圧が選択可能であったが、半導体装置８は電源電圧を３種類以上選択可能とする。ここでは一例として、選択可能な電源電圧の種類を４種類とし、電源ＩＣ９は４つの電源設定レジスタ２０２〜２０５を備えるものとする。また、特に制限されないが、電源設定レジスタ２０２の電圧設定値を１．２Ｖ、電源設定レジスタ２０３の電圧設定値を１．１Ｖ、電源設定レジスタ２０４の電圧設定値を１．０Ｖ、電源設定レジスタ２０５の電圧設定値を０．９Ｖ、とする。
【００８６】
半導体装置８における選択信号ＶＳＥＬは、特に制限されないが、２ビットの信号であり、外部出力端子ＶＳＥＬ＿１及び外部出力端子ＶＳＥＬ＿２から出力される。なお、外部出力端子ＶＳＥＬ＿１及び外部出力端子ＶＳＥＬ＿２を総称する場合は、単に外部出力端子ＶＳＥＬと表記し、参照符号ＶＳＥＬは外部出力端子のみならず、選択信号をも表すものとする。
【００８７】
選択信号ＶＳＥＬは、電源ＩＣ２内部の選択回路２００に入力される。選択回路２００は、選択信号ＶＳＥＬの値に基づいて電圧設定レジスタ２０２、２０３、２０４、及び２０５のうち１つのレジスタを選択し、選択したレジスタの値に応じた電圧の生成を電源回路２０１に指示する。そして、電源回路２０１が指示された電圧を生成して出力することにより、所望の電源電圧が半導体装置８に供給される。
【００８８】
半導体装置８は、周辺回路モジュールとして、例えば、音楽再生処理部（ＳＰＵ）１２１、オーディオインターフェース回路（ＡＤＯ＿ＩＦ）１２２、ＤＲＡＭインターフェース回路（ＤＲＭ＿Ｉ／Ｆ）１３１、メモリカードインターフェース回路（ＭＲＹＣ＿Ｉ／Ｆ）１４１を備える。
【００８９】
メモリカードインターフェース回路１４１は、外部インターフェース端子Ｉ／Ｆ６に接続されたメモリカード（ＭＲＹＣ）２４と内部の回路モジュールとの間で内部バス１００を介して通信を行うための回路である。メモリカードインターフェース回路１４１の動作下限電圧は１．１Ｖであり、ＰＲ３電源領域１４に含まれる。メモリカード２４は不揮発性の記憶領域を備える記憶装置であり、符号化された音楽データが格納される。
【００９０】
ＤＲＡＭインターフェース回路１３１は、外部インターフェース端子Ｉ／Ｆ５に接続された外部のＳＤＲＡＭ２３と内部の回路モジュールとの間で内部バス１００を介して通信を行うための回路である。ＤＲＡＭインターフェース回路１３１の動作下限電圧は１．１Ｖであり、ＰＲ２電源領域１３に含まれる。
【００９１】
音楽再生時には、ＣＰＵ１１０による制御に基づいて、メモリカード２４に格納された音楽データのうち所定量の音楽データが、メモリカードインターフェース回路１４１、内部バス１００、及びＤＲＡＭインターフェース回路１３１を介してＳＤＲＡＭ２３に展開される。前記所定量の音楽データは、例えば再生時間１分間分のデータ量の音楽データである。
【００９２】
音楽再生処理部１２１は、再生用の音楽データを一時的に蓄えるためのバッファ１２１２と、バッファ１２１２に格納された音楽データのデコード処理等を行うＤＳＰ１２１１を有する。音楽再生処理部１２１の動作下限電圧値は１．０Ｖであり、音楽再生処理部１２１はＰＲ１電源領域１２に含まれる。
【００９３】
ＤＳＰ１２１１は、メモリカード２４からＳＤＲＡＭ２３に展開された音楽データのうち所定のデータ量の音楽データを一旦バッファ１２１２に格納する。前記所定のデータ量は、例えば再生時間１秒間分のデータ量の音楽データである。ＤＳＰ１２１１は、バッファ１２１２に格納された音楽データをデコードし、デコード結果をオーディオインターフェース回路１２２に出力する。また、ＤＳＰ１２１１は、バッファ１２１２に格納された音楽データのデータ量が所定の閾値よりも低くなったら、音楽データの転送を要求する信号（以下、ＳＰＵ要求信号とも称する。）１８４をアサートして、ＳＤＲＡＭ２３からバッファ１２１２に音楽データを格納する。例えば、ＤＲＡＭインターフェース回路１３１が動作停止状態であるときに、ＤＳＰ１２１１がＳＰＵ要求信号１８４を有効にすると、電源制御指示部１７３が内部電源制御回路１６１を介してＤＲＡＭインターフェース回路１３１を起動させる。ＤＲＡＭインターフェース回路１３１の起動後、ＤＳＰ１２１１は、再度ＳＤＲＡＭ２３からバッファ１２１２に音楽データを格納する。
【００９４】
電源制御指示部１７３は、ＣＰＵ１１０からの指示とは別に、特定の電源領域に対する電源の供給と停止を指示する回路である。例えば、電源制御指示部１７２は、ＤＳＰ１２１１と専用線１８４（参照符号１８４は、専用線及び専用線を介して伝達されるＳＰＵ要求信号を表すものとする。）で接続される。電源制御指示部１７３は、ＳＰＵ要求信号１８４がアサートにされたらＰＲ２電源領域１３に対する電源の供給を指示し、ＳＰＵ要求信号１８４がネゲートにされたらＰＲ２電源領域１３に対する電源供給の停止を指示する。当該指示は、制御信号１６７を内部電源制御回路１６１に出力することにより行う。なお、ＣＰＵ電源領域１１に電源が供給されている場合には、電源制御指示部１７３は、ＳＰＵ要求信号１８４に関わらずＰＲ２電源領域１３に対する電源の供給を指示する。
【００９５】
オーディオインターフェース回路１２２は、音楽再生処理部１２１と外部のオーディオ用ＬＳＩ（ＡＤＯ＿ＬＳＩ）２２との間で通信を行うためのインターフェース回路であり、例えば、ＤＳＰ１２１１から受け取ったデコード結果を外部インターフェース端子Ｉ／Ｆ４を介して、オーディオ用ＬＳＩ２２に出力する。オーディオインターフェース回路１２２の動作下限電圧値は１．０Ｖであり、オーディオインターフェース回路１２２はＰＲ１電源領域１２に含まれる。
【００９６】
半導体装置８は、実施の形態１に係る供給電圧指示回路１６２に代えて、供給電圧指示回路１７２を備える。
【００９７】
図１２は、供給電圧指示回路１７２の回路構成を例示する回路図である。
【００９８】
同図に示されるように、供給電圧指示回路１７２は、条件設定レジスタ１７２２及び電圧指示部１７２１を有する。条件設定レジスタ１７２２には、電源の供給と停止の制御対象とされる電源領域毎に動作下限電圧を示す情報が格納される。当該情報は、ＣＰＵ１１０から内部バス１０を介して設定される。
【００９９】
条件設定レジスタ１７２２が、例えば１０ビットの電源設定ビットｂｉｔ９〜０を持つレジスタであるとしたとき、電源設定ビットｂｉｔ〔９：８〕がＣＰＵ電源領域１１に対応し、電源設定ビットｂｉｔ〔７：６〕がＰＲ１電源領域１２に対応し、電源設定ビットｂｉｔ〔５：４〕がＰＲ２電源領域１３に対応し、電源設定ビットｂｉｔ〔３：２〕がＰＲ３電源領域１４に対応し、電源設定ビットｂｉｔ〔１：０〕がＩ／Ｆ電源領域１５に対応するものとする。この場合に、例えば、“１１”は１．２Ｖ、“１０”は１．１Ｖ、“０１”は１．０Ｖ、“００”は０．９Ｖを表すとすると、電源設定ビットｂｉｔ〔９：８〕は“１１（１．２Ｖ）”、電源設定ビットｂｉｔ〔７：６〕は“１０（１．１Ｖ）”、電源設定ビット〔５：４〕は“０１（１．０Ｖ）”、電源設定ビット〔３：２〕は“１１（１．２Ｖ）”、電源設定ビット〔１：０〕は“１０（１．１Ｖ）”が設定される。
【０１００】
条件設定レジスタ１７２２の各ｂｉｔの値は、電圧指示部１７２１内の電源領域毎に対応されて設けられた選択回路１７２３＿Ａ〜１７２３＿Ｅ（総称する場合は単に、選択回路１７２３と称する。）に入力される。選択回路１７２３は、電源状態信号Ｓ１〜Ｓ５を選択信号とし、電圧設定ビットの値と所定の電圧値を示す値のいずれかを選択して出力する。前記所定の電圧値を示す値は、特に制限されないが、半導体装置８内の回路モジュールの動作下限電圧のうち最も低い動作下限電圧を示す値であり、本実施の形態の場合、０．９Ｖを示す値“００”である。例えば、選択回路１７２３＿Ａは、電源状態信号Ｓ１が“１（Ｈｉｇｈ）”の場合には、電源設定ビットｂｉｔ〔９：８〕の値“１１（１．２Ｖ）”を出力し、電源状態信号Ｓ１が“０（Ｌｏｗ）”の場合には、最も低い動作下限電圧を示す値“００（０．９Ｖ）”を出力する。他の選択回路１７２３＿Ｂ〜１７２３＿Ｅも同様に動作する。
【０１０１】
選択回路１７２３＿Ａ〜１７２３＿Ｅの夫々の出力信号は、比較器１７２４に入力される。比較器１７２４は、入力された信号の中から最も高い電圧値を示す信号を選択し、選択信号ＶＳＥＬとして出力する。
【０１０２】
図１３は、各電源領域の電源供給状態と選択信号ＶＳＥＬ及び電源電圧との対応を例示する説明図である。
【０１０３】
同図には、条件設定レジスタ１７２２の電源制御許可ビットｂｉｔ９〜０に“１１０１１０１０１０”が設定された場合が示されている。なお、電源制御許可ビットｂｉｔ９〜０の値と電圧値との対応は、上記と同様である。
【０１０４】
同図に示されるように、ＣＰＵ電源領域１１が“ＯＮ（電源供給）”となる条件では、選択信号ＶＳＥＬの値が“１１”となり、電源電圧ＶＤＤは１．２Ｖとなる。一方、ＣＰＵ電源領域１１が“ＯＦＦ（電源供給停止）”となる条件では、ＰＲ１電源領域１２、ＰＲ２電源領域１３、ＰＲ３電源領域１４、及びＩ／Ｆ電源領域１５の電源供給状態に応じて、選択信号ＶＳＥＬの値が“１０”と“０１”のどちらかとなる。例えば、動作下限電圧が１．１ＶであるＰＲ２電源領域１３、ＰＲ３電源領域１４、及びＩ／Ｆ電源領域１５のいずれかに電源供給がなされている場合には、選択信号ＶＳＥＬの値が“１０”となり、電源電圧ＶＤＤは１．１Ｖとなる。また、動作下限電圧が１．１ＶであるＰＲ１電源領域１２及びＩ／Ｆ電源領域１５の双方の電源供給が停止し、動作下限電圧が１．０ＶであるＰＲ１電源領域１２に電源が供給されている場合には、選択信号ＶＳＥＬの値が“０１”となり、電源電圧ＶＤＤは１．０Ｖとなる。更に、常時電源供給領域１６以外のすべての電源領域の電源供給が停止している場合には、選択信号ＶＳＥＬの値が“００”となり、電源電圧ＶＤＤは０．９Ｖとなる。
【０１０５】
半導体装置８による音楽再生処理時の電源電圧の変化を図１４を用いて詳細に説明する。
【０１０６】
図１４は、半導体装置８による音楽再生処理時における電源電圧制御の一例を示すタイミングチャートである。
【０１０７】
同図における初期状態として、常時電源供給領域１６を含めた全ての電源領域に電源が供給されているものとし、そのときの電源電圧ＶＤＤは１．２Ｖとする。また、条件設定レジスタ１７２２の電圧設定ビットｂｉｔ９〜０の設定は、図１３と同様とする。
【０１０８】
先ず、ＣＰＵ１１０はメモリカード２４に格納された例えば１分間分の音楽データをＳＤＲＡＭ２３に展開する。展開後、ＤＳＰ１２１１はＳＰＵ要求信号１８４を出力し、ＳＤＲＡＭ２３にアクセスして１秒間の音楽データをバッファ１２１２に格納する。バッファ１２１２へのデータ格納後、ＣＰＵ１１０は、タイミングｔ３０において内部電源制御回路１６１に対してＩ／Ｆ電源領域１５の電源遮断を指示し、タイミングｔ３１においてＰＲ３電源領域１４の電源遮断を指示する。その間、ＤＳＰ１２１１はデコード処理を実行し、デコード結果をオーディオインターフェース回路を介してオーディオ用ＬＳＩに出力する。
【０１０９】
タイミングｔ３２において、ＣＰＵ１１０がＣＰＵ電源領域１１の電源遮断を指示すると、選択信号ＶＳＥＬの値が“１０”となり、電源電圧ＶＤＤが１．１Ｖになる。そして、再度、ＤＳＰ１２１１がＳＰＵ要求信号１８４を出力し、ＳＤＲＡＭ２３にアクセスして１秒間の音楽データをバッファ１２１２に格納する。データ格納が完了したら、ＤＳＰ１２１１は、デコード処理を実行するとともに、タイミングｔ３３においてＳＰＵ要求信号１８４を取り下げることで電源制御指示部１７３に対してＤＲＡＭインターフェース回路１３１が含まれるＰＲ２電源領域１３の電源遮断を要求する。これにより、選択信号ＶＳＥＬの値が“０１”となり、電源電圧ＶＤＤが１．０Ｖになる。
【０１１０】
バッファ１２１２に格納した音楽データのデータ量が減り、タイミングｔ３４において所定の閾値を下回ると、ＤＳＰ１２１１はＳＰＵ要求信号１８４を有効にする。電源制御指示部１７３は、ＳＰＵ要求信号１８４に応じて、ＤＲＡＭインターフェース回路１３１が属するＰＲ２電源領域１３の電源復帰を要求し、当該電源領域の電源供給が再開される。その結果、選択信号ＶＳＥＬの値が“１０”となり、電源電圧ＶＤＤが１．１Ｖになる。その後、ＤＳＰ１２１１は、再度ＳＤＲＡＭにアクセスして音楽データをバッファに格納する。データ格納が完了したら、ＤＳＰ１２１１は、デコード処理を実行するとともに、タイミングｔ３５においてＳＰＵ要求信号１８４を取り下げることでＰＲ２電源領域１３の電源遮断を要求する。これにより、選択信号ＶＳＥＬの値が“０１”となり、電源電圧ＶＤＤが１．０Ｖになる。以上のように、ＤＳＰ１２１１は音楽データのデコード処理と、バッファへのデータの格納の処理を繰り返し実行する。なお、前述のようにバッファ１２１２に格納する音楽データが１秒間分の音楽データである場合には、ＤＳＰ１２１１は、例えば約１秒間隔でＳＰＵ要求信号１８４を有効にし、ＳＤＲＡＭ２３からのデータ転送を要求する。
【０１１１】
その後、メモリカード２４からＳＤＲＡＭ２３に展開した音楽再生データが減り、タイミングｔ３６においてＳＤＲＡＭ２３内のデータ量が所定の閾値を下回ると、ＤＳＰ１２１１は割り込み制御回路１６５に対して割り込み要求１８５を出力し、ＣＰＵ１１０の起動を要求する。割り込み制御回路１６５は、割り込み信号１８５に応じて、ＣＰＵ電源領域１１の電源供給を指示するとともに、ＣＰＵ１１０に割り込み信号１６６を出力する。これにより、選択信号ＶＳＥＬの値が“１１”となり、電源電圧ＶＤＤが１．２Ｖになる。
【０１１２】
ＣＰＵ１１０は、復帰後のタイミングｔ３７において、内部電源制御回路１６１に対しメモリインターフェース回路１４１の属するＰＲ３電源領域１４の電源供給再開を指示する。メモリインターフェース回路１４１が起動したら、ＣＰＵ１１０はメモリカード２４にアクセスして音楽データをＳＤＲＡＭ２３に展開する。そして、ＳＤＲＡＭ２３へのデータの転送が完了したら、ＣＰＵ１１０は、タイミングｔ３８においてＰＲ３電源領域１４の電源供給の停止を指示し、その後のタイミングｔ３９においてＣＰＵ電源領域１１の電源供給の停止を指示する。これにより、選択信号ＶＳＥＬの値が“０１”となり、電源電圧ＶＤＤが１．０Ｖになる。その後は、上記と同様の処理が繰り返し実行される。なお、前述のようにＳＤＲＡＭ２３に展開される音楽データが１分間分の音楽データである場合には、ＤＳＰ１２１１は、例えば約１分間隔で割り込み要求１８５を発行し、メモリカード２４からＳＤＲＡＭ２３へのデータ転送を要求する。
【０１１３】
次に、半導体装置８がスタンバイ状態に移行する際の電源電圧の変化を図１５を用いて詳細に説明する。
【０１１４】
図１５は、半導体装置８がスタンバイ状態に移行する際の電源電圧制御の一例を示すタイミングチャートである。
【０１１５】
同図では、条件設定レジスタ１７２２の電源制御許可ビットｂｉｔ９〜０に“１１１００１１１１０”が設定された場合が示されており、各ｂｉｔの情報の意味は、図１３と同様とする。また、初期状態として全ての電源領域に電源が供給されているものとし、このときの電源電圧ＶＤＤは１．２Ｖとする。ここで、スタンバイ状態とは、電源領域１１〜１５に対する電源供給が停止され、常時電源供給領域１６のみ電源が供給されている状態をいう。
【０１１６】
半導体装置８において、例えば音楽再生等の処理が行われず、且つ外部からの信号入力が無い状態が一定期間継続すると、ＣＰＵ１１０はスタンバイ状態に移行するため、各電源領域に対する電源供給の停止を指示する。例えば、ＣＰＵ１１０は、ＰＲ１電源領域１２、ＰＲ３電源領域１４、及びＩ／Ｆ電源領域１５に対する電源供給の停止を内部電源制御回路１６１に指示した後、タイミングｔ４１においてＣＰＵ電源領域１０の電源供給の停止を指示する。ＣＰＵ電源領域１１の電源供給が停止されると、ＤＳＰ１２１１からのＳＰＵ要求信号１８４が有効でないため、電源制御指示部１７３はＰＲ２電源領域１３の電源供給の停止を指示する。これにより、電源領域１１〜１５全ての電源供給が停止するため、選択信号ＶＳＥＬの値は“００”となり、電源電圧ＶＤＤは０．９Ｖに変更される。
【０１１７】
その後、タイミングｔ４２において、例えば割り込み信号１６６によりＣＰＵ１１０に対する起動要求が発行されると、ＣＰＵ電源領域１１に電源供給が再開される。これにより、選択信号ＶＳＥＬの値は“１１”となり、電源電圧ＶＤＤは１．２Ｖに変更される。なお、ＣＰＵ電源領域１１に対する電源供給の再開に伴い、電源制御指示部１７３はＰＲ２電源領域１３の電源供給の再開を指示するので、ＰＲ２電源領域１３も電源供給が再開される。
【０１１８】
このように、半導体装置８がスタンバイ状態になったときに、各電源領域の電源供給を停止するだけでなく電源電圧を下げることができるので、実施の形態１と同様に、更なる低消費電力化が可能となる。
【０１１９】
以上のように半導体装置８によれば、半導体装置１と同様に、動作している回路モジュールの最も高い動作下限電圧に応じた電源電圧を供給するように電源ＩＣ２を制御することができる。また、半導体装置８によれば、電源電圧を多段階に変更することができるから、前述の音楽再生機器用のアプリケーションプロセッサのようにＣＰＵを起動させず周辺回路モジュールが動作する期間が長い半導体装置に適用すれば、ＣＰＵの動作停止状態における消費電力を更に低減させることができる。
【０１２０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２１】
例えば、実施の形態１乃至６では、外部電源端子及び電源ラインを１つとしたが、これに限られず、１つの電源ラインが接続され外部電源端子を複数設け、夫々の電源ラインに供給される電源電圧を制御することも可能である。この場合は、例えば、電源ライン毎に供給電圧指示部１６２を設け、電源ライン（外部電源端子）毎に選択信号ＶＳＥＬを出力することで、電源ライン（外部電源端子）毎に電圧を調整することが可能となる。
【０１２２】
また、実施の形態１乃至６では、電源ＩＣ２の電源電圧を変更するための構成として電源設定レジスタを用いて電圧変更する回路構成を示したが、これに限られず、電源ＩＣ２が選択信号ＶＳＥＬに応じて電圧を変更できれば、他の回路構成を採用してもよい。
【符号の説明】
【０１２３】
３００〜３０４  データ処理システム
３０５  音楽再生システム
１、５、６、７  半導体装置
２、４、９  電源ＩＣ
２００  選択回路
２０１  電源回路
２０２〜２０５  電圧設定レジスタ
１０〜１５、１７、１８  電源領域
１６  常時電源供給領域
ＳＷ１〜ＳＷ８  電源スイッチ
ＶＳＷ１〜ＶＳＷ８  制御信号
Ｓ１〜Ｓ５  電源状態信号
ＣＬＫ１〜ＣＬＫ５  クロック信号
１１０  ＣＰＵ
１２０  第１周辺回路モジュール
１３０  第２周辺回路モジュール
１４０  第３周辺回路モジュール
１５０  電源ＩＣ用通信インターフェース回路（ＰＭＩＣ＿Ｉ／Ｆ）
１００  内部バス
１６１  内部電源制御回路
１６２  供給電圧指示回路
１６２１  電圧指示部
１６２２  条件設定レジスタ
１６３  クロック制御回路
１６４  電源制御指示部
１６５  割り込み制御回路
１６６  割り込み信号
１６７  制御信号
１７０  電源ライン
１８０  専用線、要求信号
ＶＳＥＬ  選択信号、外部出力端子
Ｉ／Ｆ１〜Ｉ／Ｆ６  外部インターフェース端子
ＶＤＤ  電源電圧、外部電源端子
ｔ１０〜ｔ１４、ｔ２０〜ｔ２２  タイミング
３  半導体装置（比較例）
４  電源ＩＣ
１８３  クロック制御回路
ＳＣ１〜ＳＣ５  クロック供給状態信号
１８２  供給電圧指示回路
１８２１  電圧指示部
１９２  供給電圧指示回路
１９２１  電圧指示部
ＩＮＲ  外部入力端子、起動要求信号
２０  外部ＬＳＩ
２１  不揮発性メモリ
１７１  外部インターフェース回路
１８１  メモリインターフェース回路
１６９  供給電圧指示回路
１６９１  電圧指示部
１６９２  条件設定レジスタ
２２  オーディオＬＳＩ（ＡＤＯ＿ＬＳＩ）
２３  ＳＤＲＡＭ
２４  メモリカード（ＭＲＹＣ）
ＶＳＥＬ＿１、ＶＳＥＬ＿２  外部出力端子
１２１  音楽再生処理部（ＳＰＵ）
１２２  オーディオインターフェース回路（ＡＤＯ＿ＩＦ）
１３１  ＤＲＡＭインターフェース回路（ＤＲＭ＿Ｉ／Ｆ）
１４１  メモリカードインターフェース回路（ＭＲＹＣ＿Ｉ／Ｆ）
１８４  ＳＰＵ要求信号
１８５  割り込み要求
１７２  供給電圧指示回路
１７２１  電圧指示部
１７２２  条件設定レジスタ
１７２３、１７２３＿Ａ〜１７２３＿Ｅ  選択回路
１７２４  比較器
１７３  電源制御指示部
ｔ３０〜ｔ３９、ｔ４１、ｔ４２  タイミング
【図１】
2013008282.tif 000003
【図２】
2013008282.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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