(57)【要約】【課題】静電誘導形サイリスタやＧＴＯサイリスタ等において、チップの有効面積の縮小化を図ることができ、しかも、オン時及びオフ時のスイッチング速度の向上も図ることができる半導体装置を提供する。【解決手段】半導体基板１２と、カソード電極２０と、アノード電極２２と、ゲート電極２４とを有する半導体装置１０において、少なくともカソード電極２０に対応した部分に形成されたカソード領域２６と、アノード電極２２に対応した部分に形成されたアノード領域２８と、カソード領域２６寄りの位置に形成された複数の埋め込み領域３０と、ゲート電極２４と埋め込み領域３０との間に形成され、ゲート電極２４と埋め込み領域３０とを電気的に接続する取出し領域３２とを有し、隣接する埋め込み領域３０間の領域がチャネル領域３１を構成している。【選択図】図３
2013149957.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方の表面に形成された１以上のカソード電極と、
前記半導体基板の他方の表面に形成されたアノード電極と、
前記半導体基板の前記一方の表面に、前記カソード電極と電気的に絶縁して形成され、前記カソード電極と前記アノード電極間に流れる電流の導通を制御するゲート電極とを有する半導体装置において、
前記半導体基板の前記一方の表面のうち、少なくとも前記カソード電極に対応した部分に形成された第１導電型のカソード領域と、
前記半導体基板の前記他方の表面のうち、前記アノード電極に対応した部分に形成された第２導電型のアノード領域と、
前記半導体基板のうち、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込み領域と、
前記ゲート電極と前記埋め込み領域との間に形成され、前記ゲート電極と前記埋め込み領域とを電気的に接続する第２導電型の取出し領域とを有し、
隣接する前記埋め込み領域間の第１導電型の領域がチャネル領域を構成していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
複数の前記カソード電極を有し、
前記ゲート電極は、前記複数のカソード電極を取り囲むように枠状に形成され、
前記取出し領域は、前記ゲート電極直下に形成されて、前記ゲート電極と前記埋め込み領域とが電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記半導体基板の一方の表面側に、前記カソード領域と、前記埋め込み領域と、前記取出し領域とを含むエピタキシャル層を有し、
前記エピタキシャル層の厚みが、０．５μｍ以上１３μｍ未満であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記エピタキシャル層の厚みが０．５μｍ以上１０μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記エピタキシャル層の厚みが１μｍ以上１０μｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記エピタキシャル層の厚みが１μｍ以上５μｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記エピタキシャル層の厚みが１μｍ以上２μｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記半導体基板の厚みが４４０μｍ以下であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記アノード領域の厚みが０．０２μｍ以上１．０μｍ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体領域の一方の面にアノード電極が形成され、前記半導体領域の他方の面に複数のカソードセグメントが形成された半導体装置に関し、例えば静電誘導形サイリスタやＧＴＯサイリスタ等に用いて好適な半導体装置に関する。
【背景技術】
【０００２】
一般に、静電誘導形サイリスタやＧＴＯサイリスタ等は、シリコン基板の裏面にアノード電極を形成し、シリコン基板の表面に多数のカソードセグメントを配置するようにしている。各カソードセグメントの周囲にはゲート領域が形成され、該ゲート領域上にゲート電極が配線される構造となっている（特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１１９０１４号公報
【特許文献２】特開平９−８２８０号公報
【特許文献３】特開２０００−５８８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上述のような静電誘導形サイリスタやＧＴＯサイリスタ等において、チップの有効面積の縮小化を図ることができ、しかも、オン時及びオフ時のスイッチング速度の向上も図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
［１］  第１の本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の一方の表面に形成された１以上のカソード電極と、前記半導体基板の他方の表面に形成されたアノード電極と、前記半導体基板の前記一方の表面に、前記カソード電極と電気的に絶縁して形成され、前記カソード電極と前記アノード電極間に流れる電流の導通を制御するゲート電極とを有する半導体装置において、前記半導体基板の前記一方の表面のうち、少なくとも前記カソード電極に対応した部分に形成された第１導電型のカソード領域と、前記半導体基板の前記他方の表面のうち、前記アノード電極に対応した部分に形成された第２導電型のアノード領域と、前記半導体基板のうち、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込み領域と、前記ゲート電極と前記埋め込み領域との間に形成され、前記ゲート電極と前記埋め込み領域とを電気的に接続する第２導電型の取出し領域とを有し、隣接する前記埋め込み領域間の第１導電型の領域がチャネル領域を構成していることを特徴とする。
【０００６】
［２］  本発明において、複数の前記カソード電極を有し、前記ゲート電極は前記複数のカソード電極を取り囲むように枠状に形成され、前記取出し領域は前記ゲート電極直下に形成されて、前記ゲート電極と前記埋め込み領域とが電気的に接続されていてもよい。
【０００７】
［３］  本発明において、前記半導体基板の一方の表面側に、前記カソード領域と、前記埋め込み領域と、前記取出し領域とを含むエピタキシャル層を有し、前記エピタキシャル層の厚みが、０．５μｍ以上１３μｍ未満であることが好ましい。
【０００８】
［４］  本発明において、前記エピタキシャル層の厚みが０．５μｍ以上１０μｍ以下であることが好ましい。
【０００９】
［５］  本発明において、前記エピタキシャル層の厚みが１μｍ以上１０μｍ以下であることが好ましい。
【００１０】
［６］  本発明において、前記エピタキシャル層の厚みが１μｍ以上５μｍ以下であることが好ましい。
【００１１】
［７］  本発明において、前記エピタキシャル層の厚みが１μｍ以上２μｍ以下であることが特に好ましい。
【００１２】
［８］  本発明において、前記半導体基板の厚みが４４０μｍ以下であることが好ましい。
【００１３】
［９］  本発明において、前記アノード領域の厚みが０．０２μｍ以上１．０μｍ以下であることが好ましい。
【発明の効果】
【００１４】
本発明に係る半導体装置によれば、静電誘導形サイリスタやＧＴＯサイリスタ等において、上述のような静電誘導形サイリスタやＧＴＯサイリスタ等において、チップの有効面積の縮小化を図ることができ、しかも、オン時及びオフ時のスイッチング速度の向上も図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本実施の形態に係る半導体装置を上面から見て示す図である。
【図２】図２Ａは図１におけるＩＩ−ＩＩ線上の断面図であり、図２Ｂはその透視斜視図である。
【図３】図３Ａは図１におけるＩＩＩ−ＩＩＩ線上の断面図であり、図３Ｂはその透視斜視図である（絶縁層の表示を除く）。
【図４】図４Ａは図１におけるＩＶ−ＩＶ線上の断面図であり、図４Ｂはその透視斜視図である（絶縁層の表示を除く）。
【図５】半導体装置が接続される高電圧パルス発生回路を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例を図１〜図５を参照しながら説明する。なお、本明細書において数値範囲を示す「〜」は、その前後に記載される数値を下限値及び上限値として含む意味として使用される。
【００１７】
本実施の形態に係る半導体装置１０は、図１に示すように、第１導電型の半導体基板１２（例えば図２Ａ及び図２Ｂ参照）を有し、上面から見た外形がほぼトラック形状とされ、中央部分に、ほぼ矩形状とされた素子領域１４が配置され、最外周の部分にチャネルストップ領域１６が配置されている。また、素子領域１４の周囲、すなわち、素子領域１４とチャネルストップ領域１６の間に、フィールドリミッティング領域１８が配置されている。
【００１８】
すなわち、半導体装置１０は、素子領域１４を主体に説明すると、図２Ａ及び図２Ｂに示すように、第１導電型の半導体基板１２と、半導体基板１２の一方の表面１２ａに形成された１以上の例えば金属製のカソード電極２０と、半導体基板１２の他方の表面１２ｂに形成された１以上の例えば金属製のアノード電極２２と、図３Ａに示すように、半導体基板１２の一方の表面１２ａに、カソード電極２０と電気的に絶縁して形成され、カソード電極２０とアノード電極２２間に流れる電流の導通を制御する例えば金属製のゲート電極２４とを有する。図１の例では、４つのカソード電極２０を形成し、これら４つのカソード電極２０を取り囲むようにゲート電極２４を枠状に形成した例を示している。すなわち、ゲート電極２４は、隣接するカソード電極２０間、カソード電極２０とフィールドリミッティング領域１８との間に連続して形成されている。なお、図１では、フィールドリミッティング領域１８を２本だけ示しているが、実際には５本〜２０本のフィールドリミッティング領域１８が形成される。
【００１９】
さらに、この半導体装置１０は、図２Ａ及び図２Ｂに示すように、半導体基板１２の一方の表面１２ａのうち、少なくともカソード電極２０に対応した部分に第１導電型のカソード領域２６が形成され、半導体基板１２の他方の表面１２ｂのうち、アノード電極２２に対応した部分に第２導電型のアノード領域２８が形成されている。
【００２０】
また、図３Ａ及び図３Ｂ並びに図４Ａ及び図４Ｂに示すように、半導体基板１２のうち、カソード領域２６とアノード領域２８とで挟まれた領域であって、且つ、カソード領域２６寄りの位置に、ゲート電極２４に電気的に接続された第２導電型の複数の埋め込み領域３０が形成されている。複数の埋め込み領域３０はほぼ同一の配列ピッチＰａ（図４Ａ参照）にて形成されている。隣接する埋め込み領域３０間の第１導電型の領域がチャネル領域３１を構成している。ゲート電極２４と埋め込み領域３０との電気的接続は、埋め込み領域３０とゲート電極２４との間に形成された第２導電型の取出し領域３２にて行われる。ゲート電極２４とカソード領域２６間には第１絶縁層３４が介在され、ゲート電極２４とカソード電極２０間には第２絶縁層３６が介在されている。
【００２１】
さらに、本実施の形態では、上述した埋め込み領域３０、カソード領域２６、取出し領域３２、並びに埋め込み領域３０とカソード領域２６間の第１導電型の領域を、エピタキシャル成長法によるエピタキシャル層３８にて構成するようにしている。この場合、エピタキシャル層３８の厚みｔａとしては、０．５μｍ以上１３μｍ未満とされている。本実施の形態では、好ましくは０．５μｍ以上１０μｍ以下、さらに好ましくは１μｍ以上１０μｍ以下、より好ましくは１μｍ以上５μｍ以下、特に好ましくは１μｍ以上２μｍ以下である。例えばエピタキシャル層３８の厚みｔａが１３μｍの場合、埋め込み領域３０の配列ピッチＰａは２３μｍであり、エピタキシャル層３８の厚みｔａが２μｍの場合、埋め込み領域３０の配列ピッチＰａは１２μｍとなり、半導体装置１０のチップ面積の縮小化を図る上で有利となる。しかも、エピタキシャル層３８の厚みｔａを薄くすることで、半導体基板１２の一方の表面１２ａ（エピタキシャル層３８の上面）でのメサ形状がなくなり、半導体基板１２の一方の表面１２ａをほぼ面一にすることができるため、カソード電極２０とゲート電極２４とをより近づけることが可能となり、半導体装置１０のチップ面積の縮小化を図る上で有利となる。また、本実施の形態では、複数の埋め込み領域３０を、多数の取出し領域３２と、これら多数の取出し領域３２上に連続形成された金属製のゲート電極２４にて電気的に接続した構造にしているため、ゲート電極２４自体が複数の埋め込み領域３０のシャント構造を構成し、複数の埋め込み領域３０に高速に制御信号を流すことが可能となる。これは、半導体装置１０のスイッチング速度の向上につながる。
【００２２】
ここで、各構成部材の材料の例を示すと、半導体基板１２は、例えば不純物濃度が１０13（ｃｍ-3）オーダーのｎ型のシリコン基板で構成されている。カソード領域２６は例えば不純物濃度が１０19（ｃｍ-3）オーダーのｎ+の不純物領域にて構成され、アノード領域２８、複数の埋め込み領域３０及び複数の取出し領域３２はそれぞれ例えば不純物濃度が１０19（ｃｍ-3）オーダーのｐ+の不純物領域にて構成されている。また、第１絶縁層３４は例えばＳｉＯ2膜にて構成され、第２絶縁層３６は例えばＳｉＮｘ膜、あるいはポリイミド膜あるいはシリコーン膜にて構成され、カソード電極２０、アノード電極２２及びゲート電極２４はそれぞれ例えばアルミニウム（Ａｌ）にて構成されている。
【００２３】
また、図３Ａに示すように、半導体基板１２の厚みｔｂは４６０μｍ未満である。本実施の形態では、好ましくは４４０μｍ以下、さらに好ましくは２６０μｍ以上４４０μｍ以下、より好ましくは３００μｍ以上４３０μｍ以下、特に好ましくは３６０μｍ以上４１０μｍ以下である。半導体基板１２の厚みｔｂを上述の範囲に設定することで、オフ時の漏れ電流の低減にはつながらないが、オン電圧が低下し、それにより、オン損失が低減し、実際の回路に接続した場合の当該回路のオン効率を向上させることができる。デバイスとしての効率向上の観点から見ると、オフ損失の低減よりもオン損失の低減が優先的であるため、半導体基板１２の厚みｔｂを上述の範囲に設定することで、デバイスとしての効率を向上させることができる。
【００２４】
また、アノード領域２８の厚みｔｃは１．５μｍ未満である。本実施の形態では、好ましくは０．０２μｍ以上１．０μｍ以下、さらに好ましくは０．０５μｍ以上０．５μｍ以下、特に好ましくは０．１μｍ以上０．２μｍ以下である。アノード領域２８の厚みｔｃを上述の範囲に設定することで、オン電圧の低減にはつながらないが、オフ時の漏れ電流が低減し、それにより、オフ損失が低減し、実際の回路に接続した場合の当該回路のオフ効率を向上させることができる。
【００２５】
特に、本実施の形態では、半導体基板１２の厚みｔｂを４６０μｍ未満とし、且つ、アノード領域２８の厚みｔｃを１．５μｍ未満としているため、オン損失及びオフ損失を共に低下させることができる。すなわち、実際の回路に接続した場合の当該回路のオン効率及びオフ効率を共に向上させることができる。
【００２６】
ここで、本実施の形態に係る半導体装置１０を実際の回路に接続した場合のオン時のスイッチング速度、オフ時のスイッチング速度、オン効率及びオフ効率の評価について説明する。
【００２７】
オン時のスイッチング速度、オフ時のスイッチング速度、オン効率及びオフ効率は、図５に示すように、特開２００４−７２９９４号公報に記載された図１に示す高電圧パルス発生回路を使用して評価した。
【００２８】
高電圧パルス発生回路４０は、図５に示すように、直流電源４２と高周波インピーダンスを低くするコンデンサ４４とを有する直流電源部４６の両端４８及び５０に、コイル５２、第１半導体スイッチ５４及び第２半導体スイッチ５６を直列接続し、さらに、一端５８が第１半導体スイッチ５４のアノード端子Ａに接続されたコイル５２の他端６０と、第１半導体スイッチ５４の制御端子（ゲート端子）Ｇとの間に制御端子Ｇ側がアノードとなるようにダイオード６２が挿入接続され、高電圧パルスを必要とする負荷６４がコイル５２と並列に接続されて構成されている。なお、第２半導体スイッチ５６は、アバランシェ形ダイオード６６が逆並列で内蔵された電力用金属酸化半導体電界効果トランジスタ（以下、パワーＭＯＳＦＥＴ６８と記す）を使用し、該パワーＭＯＳＦＥＴ６８と、パワーＭＯＳＦＥＴ６８のゲート端子Ｇとソース端子Ｓに接続され、パワーＭＯＳＦＥＴ６８のオン及びオフを制御するゲート駆動回路７０とから構成されている。
【００２９】
そして、上述の高電圧パルス発生回路４０の第１半導体スイッチ５４として、本実施の形態に係る半導体装置１０を接続し、負荷６４としてコンデンサを接続した。その後、高電圧パルス発生回路４０に電力を投入して、半導体装置１０をオンにし、所定の充電時間を経て、半導体装置１０をオフして負荷６４の両端に高電圧を発生させた。
【００３０】
オン時のスイッチング速度は、第２半導体スイッチ５６のゲート駆動回路７０からパワーＭＯＳＦＥＴ６８のゲート端子Ｇにオン信号（高レベルの信号）を出力した時点から第１半導体スイッチ５４（半導体装置１０）がターンオンするまでの時間で評価した。
【００３１】
オフ時のスイッチング速度は、第２半導体スイッチ５６のゲート駆動回路７０からパワーＭＯＳＦＥＴ６８のゲート端子Ｇにオフ信号（低レベルの信号）を出力した時点から第１半導体スイッチ５４（半導体装置１０）が完全にオフするまでの時間で評価した。
【００３２】
オン効率は、半導体装置１０をオンすることによってコイル５２に流れる電流値ＩLから換算したコイル５２に蓄積されるエネルギーの割合をいう。従って、オン電圧が減少（オン損失が減少）するほどコイル５２に蓄積されるエネルギーが増加するため、オン効率は向上する。反対に、オン電圧が増加（オン損失が増加）するほどコイル５２に蓄積されるエネルギーが減少するため、オン効率は低下する。
【００３３】
オフ効率は、コイル５２に蓄積されたエネルギーが負荷６４（コンデンサ）に蓄積されるエネルギーに変換できる最大の割合をいう。これは、半導体装置１０をオフすることによって、負荷６４の両端に発生する最大電圧（最大発生電圧ＶL）から換算される。従って、オフ時の漏れ電流が減少（オフ損失が減少）するほど最大発生電圧ＶLが大きくなるため、負荷６４（コンデンサ）に蓄積されるエネルギーに変換される割合が増加し、オフ効率は向上する。反対に、オフ時の漏れ電流が増加（オフ損失が増加）するほど最大発生電圧ＶLが小さくなるため、負荷６４（コンデンサ）に蓄積されるエネルギーに変換される割合が減少し、オフ効率は低下する。
【実施例】
【００３４】
［第１実施例］
第１実施例は、半導体装置１０のエピタキシャル層３８の厚みｔａを変えた場合の埋め込み領域３０の配列ピッチと、オン時のスイッチング速度（相対評価）及びオフ時のスイッチング速度（相対評価）をみたもので、実施例１〜５、参考例１及び２について、評価した。
【００３５】
（実施例１）
実施例１に係る半導体装置は、図１〜図４Ｂに示す半導体装置１０において、半導体基板１２の厚みｔｂを４６０μｍ、アノード領域２８の厚みｔｃを１．５μｍ、エピタキシャル層３８の厚みｔａを１０μｍとした。
【００３６】
（実施例２〜５）
実施例２、３、４、５に係る半導体装置は、エピタキシャル層３８の厚みｔａをそれぞれ５μｍ、２μｍ、１μｍ、０．５μｍとしたこと以外は、実施例１と同様にして作製した。
【００３７】
（参考例１及び２）
参考例１及び２に係る半導体装置は、エピタキシャル層３８の厚みｔａをそれぞれ１３μｍ及び０．１μｍとしたこと以外は、実施例１と同様にして作製した。
【００３８】
（評価）
埋め込み領域３０の配列ピッチＰａは、チャネル領域３１の幅（隣接する埋め込み領域３０間の距離）を一定（２μｍ）にして、エピタキシャル層３８を指定の厚みまで成長させたときの埋め込み領域３０の配列ピッチＰａをシミュレーションにて求めた。
【００３９】
オン時のスイッチング速度及びオフ時のスイッチング速度は、上述したように、図５に示す高電圧パルス発生回路４０（特開２００４−７２９９４号公報に記載された図１に示す高電圧パルス発生回路）を使用して評価した。
【００４０】
すなわち、ゲート駆動回路７０からパワーＭＯＳＦＥＴ６８のゲート端子Ｇにオン信号（高レベルの信号）を出力した時点から第１半導体スイッチ５４（半導体装置１０）がターンオンするまでの時間で評価した。
【００４１】
オフ時のスイッチング速度は、ゲート駆動回路７０からパワーＭＯＳＦＥＴ６８のゲート端子Ｇにオフ信号（低レベルの信号）を出力した時点から第１半導体スイッチ５４（半導体装置１０）が完全にオフするまでの時間で評価した。
【００４２】
そして、参考例１のオン時のスイッチング速度（オン信号を出力した時点から半導体装置１０がターンオンするまでの時間）をｔｏｎとして、実施例１〜５、参考例２のオン時のスイッチング速度を相対的に評価した。
【００４３】
同様に、参考例１のオフ時のスイッチング速度（オフ信号を出力した時点から半導体装置１０が完全にオフするまでの時間）をｔｏｆｆとして、実施例１〜５、参考例２のオフ時のスイッチング速度を相対的に評価した。
【００４４】
評価結果を表１に示す。
【００４５】
【表１】
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【００４６】
表１から、実施例１〜５はいずれも、埋め込み領域３０の配列ピッチＰａが小さく、チップ面積の縮小化を図ることができることがわかる。また、オン時のスイッチング速度及びオフ時のスイッチング速度については、実施例１〜５はいずれも参考例１よりも速くなっていることがわかる。特に、実施例３及び４において顕著である。実施例５では、エピタキシャル層３８の厚みｔａが薄くなっていることから、埋め込み領域３０の導電性が低下し、実施例３及び４と比してスイッチング速度が若干低下している。参考例２では、エピタキシャル層３８の厚みｔａが非常に薄くなっていることから、埋め込み領域３０の導電性がさらに低下し、オフ時のスイッチング速度は参考例１よりも低下している。
【００４７】
このように、エピタキシャル層３８の厚みｔａは０．５μｍ以上１０μｍ以下、さらに好ましくは１μｍ以上１０μｍ以下、より好ましくは１μｍ以上５μｍ以下、特に好ましくは１μｍ以上２μｍ以下であることがわかる。
【００４８】
［第２実施例］
第２実施例は、半導体装置１０の半導体基板１２の厚みｔｂを変えた場合のオン効率及びオフ効率の変化をみたもので、実施例１１〜１６、参考例１１について、オン効率とオフ効率を評価した。
【００４９】
（実施例１１）
実施例１１に係る半導体装置は、図１〜図４Ｂに示す半導体装置１０において、半導体基板１２の厚みｔｂを４４０μｍ、エピタキシャル層３８の厚みｔａを２μｍ、アノード領域２８の厚みｔｃを１．５μｍとした。
【００５０】
（実施例１２〜１６）
実施例１２、１３、１４、１５、１６に係る半導体装置は、半導体基板１２の厚みｔｂをそれぞれ４３０μｍ、４１０μｍ、３６０μｍ、３００μｍ、２６０μｍとしたこと以外は、実施例１１と同様にして作製した。
【００５１】
（参考例１１）
参考例１１に係る半導体装置は、半導体基板１２の厚みｔｂを２００μｍとしたこと以外は、実施例１１と同様にして作製した。
【００５２】
（評価：オン効率、オフ効率）
オン効率及びオフ効率は、上述したように、図５に示す高電圧パルス発生回路４０（特開２００４−７２９９４号公報に記載された図１に示す高電圧パルス発生回路）を使用して評価した。高電圧パルス発生回路４０の第１半導体スイッチ５４として、半導体装置１０を接続し、負荷６４としてコンデンサを接続した。そして、高電圧パルス発生回路４０に電力を投入して、半導体装置１０をオンし、所定の充電時間（４μｓ）を経て、半導体装置１０をオフして負荷６４の両端に高電圧を発生させた。
【００５３】
オン効率は、半導体装置１０をオンすることによってコイル５２に流れる電流値から換算したコイル５２に蓄積されるエネルギーの割合で評価した。具体的には、理想的な設計による電流値をＩｏ（Ａ）、半導体装置１０をオンすることによって実際にコイル５２に流れる電流値をＩ（Ａ）としたとき、（Ｉ／Ｉｏ）×１００（％）で評価した。
【００５４】
オフ効率は、コイル５２に蓄積されたエネルギーが負荷６４（コンデンサ）に蓄積されるエネルギーに変換できる最大の割合で評価した。具体的には、理想的な設計による最大発生電圧をＶｏ（Ｖ）、半導体装置１０をオフすることによって、実際に負荷６４の両端に発生する最大電圧（最大発生電圧）をＶ（Ｖ）としたとき、（Ｖ／Ｖｏ）×１００（％）で評価した。
【００５５】
評価結果を表２に示す。
【００５６】
【表２】
2013149957.tif 000004
【００５７】
表２から、実施例１１〜１６は、いずれもオン効率が８３％以上であり、高いデバイス効率を有することがわかる。オフ効率は、半導体基板１２の厚みｔｂが薄くなるに従って低下しているが、実施例１６のオフ効率３３％は、実用化レベルの範囲内（３０％以上）である。なお、参考例１１は、オン効率は９７％と高かったが、オフ効率が２１％と実用化レベルの範囲外であった。
【００５８】
このように、半導体基板１２の厚みｔｂは４６０μｍ未満がよく、好ましくは４４０μｍ以下、さらに好ましくは２６０μｍ以上４４０μｍ以下、より好ましくは３００μｍ以上４３０μｍ以下、特に好ましくは３６０μｍ以上４１０μｍ以下であることがわかる。
【００５９】
［第３実施例］
第３実施例は、半導体装置１０のアノード領域２８の厚みｔｃを変えた場合のオン効率及びオフ効率の変化をみたもので、実施例１７〜２２について、オン効率とオフ効率を評価した。
【００６０】
（実施例１７）
実施例１７に係る半導体装置は、図１〜図４Ｂに示す半導体装置１０において、半導体基板１２の厚みｔｂを４６０μｍ、エピタキシャル層３８の厚みｔａを２μｍ、アノード領域２８の厚みｔｃを１．０μｍとした。
【００６１】
（実施例１８〜２２）
実施例１８、１９、２０、２１、２２に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．５μｍ、０．２μｍ、０．１μｍ、０．０５μｍ、０．０２μｍとしたこと以外は、実施例１７と同様にして作製した。
【００６２】
（評価：オン効率、オフ効率）
オン効率及びオフ効率の評価方法は、上述した第２実施例と同様であるので、ここではその重複説明を省略する。評価結果を以下の表３に示す。
【００６３】
【表３】
2013149957.tif 000005
【００６４】
表３から、実施例１７〜２２は、いずれもオフ効率が８１％以上であった。オン効率は、アノード領域２８の厚みｔｃが薄くなるに従って低下しているが、実施例２２のオン効率７７％は、実用化レベルの範囲内（７０％以上）である。
【００６５】
このように、アノード領域２８の厚みｔｃは１．５μｍ未満がよく、好ましくは０．０２μｍ以上１．０μｍ以下、さらに好ましくは０．０５μｍ以上０．５μｍ以下、特に好ましくは０．１μｍ以上０．２μｍ以下であることがわかる。
【００６６】
［第４実施例］
第４実施例は、半導体装置１０の半導体基板１２の厚みｔｂとアノード領域２８の厚みｔｃを変えた場合のオン効率及びオフ効率の変化をみたもので、実施例３１〜４８について、オン効率とオフ効率を評価した。
【００６７】
（実施例３１）
実施例３１に係る半導体装置は、図１〜図４Ｂに示す半導体装置１０において、半導体基板１２の厚みｔｂを４４０μｍ、エピタキシャル層３８の厚みｔａを２μｍ、アノード領域２８の厚みｔｃを０．２μｍとした。
【００６８】
（実施例３２、３３）
実施例３２、３３に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．１μｍ、０．０５μｍとしたこと以外は、実施例３１と同様にして作製した。
【００６９】
（実施例３４）
実施例３４に係る半導体装置は、半導体基板１２の厚みｔｂを４３０μｍとしたこと以外は、実施例３１と同様にして作製した。
【００７０】
（実施例３５、３６）
実施例３５、３６に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．１μｍ、０．０５μｍとしたこと以外は、実施例３４と同様にして作製した。
【００７１】
（実施例３７）
実施例３７に係る半導体装置は、半導体基板１２の厚みｔｂを４１０μｍとしたこと以外は、実施例３１と同様にして作製した。
【００７２】
（実施例３８、３９）
実施例３８、３９に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．１μｍ、０．０５μｍとしたこと以外は、実施例３７と同様にして作製した。
【００７３】
（実施例４０）
実施例４０に係る半導体装置は、半導体基板１２の厚みｔｂを３６０μｍとしたこと以外は、実施例３１と同様にして作製した。
【００７４】
（実施例４１、４２）
実施例４１、４２に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．１μｍ、０．０５μｍとしたこと以外は、実施例４０と同様にして作製した。
【００７５】
（実施例４３）
実施例４３に係る半導体装置は、半導体基板１２の厚みｔｂを３００μｍとしたこと以外は、実施例３１と同様にして作製した。
【００７６】
（実施例４４、４５）
実施例４４、４５に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．１μｍ、０．０５μｍとしたこと以外は、実施例４３と同様にして作製した。
【００７７】
（実施例４６）
実施例４６に係る半導体装置は、半導体基板１２の厚みｔｂを２６０μｍとしたこと以外は、実施例３１と同様にして作製した。
【００７８】
（実施例４７、４８）
実施例４７、４８に係る半導体装置は、アノード領域２８の厚みｔｃをそれぞれ０．１μｍ、０．０５μｍとしたこと以外は、実施例４６と同様にして作製した。
【００７９】
（評価：オン効率、オフ効率）
オン効率及びオフ効率の評価方法は、上述した第２実施例と同様であるので、ここではその重複説明を省略する。評価結果を以下の表４に示す。
【００８０】
【表４】
2013149957.tif 000006
【００８１】
表４から、実施例３１〜４８は、いずれもオン効率が８１％以上であり、高いデバイス効率を有することがわかる。オフ効率は、半導体基板１２の厚みｔｂが薄くなるに従って低下しているが、上述した実施例１６（半導体基板１２の厚みｔｂが２６０μｍ）では、オフ効率が３３％でしかなかったが、実施例４６〜４８では、半導体基板１２の厚みｔｂが２６０μｍであるにも拘わらず、オフ効率は５８％と高くなっていた。これは、アノード領域２８の厚みｔｃを低減したことによる効果によるものと考えられる。
【００８２】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【００８３】
１０…半導体装置                    １２…半導体基板
１２ａ…一方の表面                  １２ｂ…他方の表面
２０…カソード電極                  ２２…アノード電極
２４…ゲート電極                    ２６…カソード領域
２８…アノード領域                  ３０…埋め込み領域
３２…取出し領域                    ３４…第１絶縁層
３６…第２絶縁層                    ３８…エピタキシャル層
【図１】
2013149957.tif 000007
【図２】
2013149957.tif 000008
【図３】
2013149957.tif 000009
【図４】
2013149957.tif 000010
【図５】
2013149957.tif 000011