(57)【要約】【課題】ゲート領域近傍のチャネル部分の抵抗を低減することにより、従来よりも特性オン抵抗が低い炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置は、基板１１と、基板１１上に設けられ、主表面１３Ａと、主表面１３Ａと交差する厚さ方向とを有する炭化珪素層４とを有している。炭化珪素層４は、チャネル層１３と、ソース領域１５と、ドレイン領域１７と、ソース領域１５とドレイン領域１７との間において、厚さ方向に沿って主表面１３Ａからチャネル層１３中に突き出るように延びるゲート領域１６とを含んでいる。ゲート領域１６の対向方向に沿った寸法は、主表面１３Ａから離れるにつれて小さくなっている。【選択図】図１
2013080762.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層とを備え、
前記炭化珪素層は、
第１の導電型を有するチャネル層と、
前記第１の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びているソース領域と、
前記第１の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びており、前記厚さ方向と交差する対向方向において前記ソース領域との間に前記チャネル層を挟んでいるドレイン領域と、
前記第１の導電型と異なる第２の導電型を有し、前記ソース領域と前記ドレイン領域との間において、前記厚さ方向に沿って前記主表面から前記チャネル層中に突き出るように延びるゲート領域とを含み、
前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域の前記対向方向に沿った寸法は、前記主表面から離れるにつれて小さくなっている、炭化珪素半導体装置。
【請求項２】
前記第１の導電型はｎ型である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記厚さ方向および前記対向方向を含む断面視において、
前記主表面を通る、前記対向方向における前記ゲート領域の長さをＡとし、
前記厚さ方向において前記ゲート領域の前記チャネル層中に突き出るように延びた部分の中間位置を通る、前記対向方向における前記ゲート領域の長さをＢとして、
比Ｂ／Ａが０．９未満である、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記厚さ方向および前記対向方向を含む断面視において、前記ゲート領域は、前記厚さ方向において前記チャネル層中へ突き出たＶ字状の部分を有する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記ゲート領域は、前記第２の導電型を有するエピタキシャル層の少なくとも一部によって構成されている、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記エピタキシャル層は、前記チャネル層上において前記対向方向に沿って前記ソース領域および前記ドレイン領域の間をつないでいる、請求項５に記載の炭化珪素半導体装置。
【請求項７】
基板上に、主表面と、前記主表面と交差する厚さ方向とを有する炭化珪素層を形成する工程を備え、
前記炭化珪素層を形成する工程は、第１の導電型を有するチャネル層を形成する工程を含み、さらに
前記第１の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びるソース領域と、前記第１の導電型を有し、前記主表面から前記厚さ方向に沿って前記チャネル層中へ延びるドレイン領域とを形成する工程を備え、
前記ソース領域および前記ドレイン領域を形成する工程は、前記厚さ方向と交差する対向方向において前記ソース領域と前記ドレイン領域とが前記チャネル層を挟むように行われ、さらに
前記ソース領域が形成される位置と前記ドレイン領域が形成される位置との間において、前記厚さ方向に沿って前記主表面から前記チャネル層中へ突き出るように延びる凹部を形成する工程を備え、
前記凹部を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記凹部の前記対向方向に沿った寸法が、前記主表面から離れるにつれて小さくなるように行われ、さらに
前記凹部内におけるエピタキシャル成長によって前記炭化珪素層に、前記第１の導電型と異なる第２の導電型を有するゲート領域を設ける工程を備える、炭化珪素半導体装置の製造方法。
【請求項８】
前記第１の導電型はｎ型である、請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記凹部を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、
前記主表面を通る、前記対向方向における前記凹部の長さをＡとし、
前記厚さ方向における前記凹部の中間位置を通る、前記対向方向における前記凹部の長さをＢとして、
比Ｂ／Ａが０．９未満となるように行われる、請求項７または８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記凹部を形成する工程は、前記厚さ方向および前記対向方向を含む断面視において、前記凹部が、前記厚さ方向において前記チャネル層中へ突き出たＶ字状の部分を有するように行われる、請求項７〜９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記凹部を形成する工程は、
前記炭化珪素層の前記主表面上に、開口部を有するマスク層を形成する工程と、
前記開口部において露出された前記炭化珪素層に対して、塩素ガスを含有するプロセスガスを用いたドライエッチングを行う工程とを含む、請求項７〜１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記ゲート領域を設ける工程は、前記ゲート領域を含むエピタキシャル層を形成することによって行われ、
前記エピタキシャル層は、前記チャネル層上において前記対向方向に沿って前記ソース領域および前記ドレイン領域の間をつなぐように形成される、請求項７〜１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置およびその製造方法に関し、より特定的には、横型接合型電界効果トランジスタである炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高速なスイッチングが期待できるＳｉＣ（炭化珪素）トランジスタとして、ＲＥＳＵＲＦ−ＪＦＥＴ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ−Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：表面電界緩和接合型電界効果トランジスタ）が知られている（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】築野孝、他６名，「高速スイッチングＳｉＣトランジスタの開発」，第１７８号，ＳＥＩテクニカルレビュー，２０１１年１月，ｐ．８９−９３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）は横型であるため、電流がウエハの面に沿った方向に流される。このため、電流経路の断面積を大きく確保することが困難であり、特性オン抵抗が大きくなってしまう。
【０００５】
横型ＪＦＥＴの場合、特性オン抵抗は、通常、ゲート・ソース間抵抗、ゲート・ドレイン間抵抗、チャネル抵抗、ソースオーミック抵抗およびドレインオーミック抵抗から構成される。特性オン抵抗のたとえば約７５％は、最初の３つの抵抗（すなわちゲート・ソース間抵抗、ゲート・ドレイン間抵抗、チャネル抵抗）の合計（以降、これをゲート領域近傍のチャネル部分の抵抗と呼ぶ）に起因するものである。それゆえ、特性オン抵抗を低減するためには、これらのゲート領域近傍のチャネル部分の抵抗を低減することが重要である。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、ゲート領域近傍のチャネル部分の抵抗を低減することにより、従来よりも特性オン抵抗を低くすることができる炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る炭化珪素半導体装置は、基板と、基板上に設けられ、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層とを含んでいる。炭化珪素層は、第１の導電型を有するチャネル層と、第１の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びているソース領域と、第１の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びており、厚さ方向と交差する対向方向においてソース領域との間にチャネル層を挟んでいるドレイン領域と、第１の導電型と異なる第２の導電型を有し、ソース領域とドレイン領域との間において、厚さ方向に沿って主表面からチャネル層中に突き出るように延びるゲート領域とを含んでいる。厚さ方向および対向方向を含む断面視において、ゲート領域の対向方向に沿った寸法は、主表面から離れるにつれて小さくなっている。
【０００８】
本発明に係る炭化珪素半導体装置によれば、ゲート領域の寸法が主表面から離れるにつれて小さくなっている。そのためゲート領域近傍のチャネル部分の抵抗が低減するので、特性オン抵抗を低くすることができる。
【０００９】
上記の炭化珪素半導体装置において好ましくは、第１の導電型はｎ型である。
これによりチャネル層の導電型がｎ型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、特性オン抵抗がより低減する。
【００１０】
上記の炭化珪素半導体装置において好ましくは、厚さ方向および対向方向を含む断面視において、主表面を通る、対向方向におけるゲート領域の長さをＡとし、厚さ方向においてゲート領域のチャネル層中に突き出るように延びた部分の中間位置を通る、対向方向におけるゲート領域の長さをＢとして、比Ｂ／Ａが０．９未満である。
【００１１】
これによりゲート領域近傍のチャネル部分の抵抗がより低減するので、トータルの特性オン抵抗がより低減する。
【００１２】
上記の炭化珪素半導体装置において好ましくは、厚さ方向および対向方向を含む断面視において、ゲート領域は、厚さ方向においてチャネル層中へ突き出たＶ字状の部分を有する。
【００１３】
これにより、ゲート領域近傍のチャネル部分の抵抗がより低減するために、トータルの特性オン抵抗がより低減する。
【００１４】
上記の炭化珪素半導体装置において好ましくは、ゲート領域は、第２の導電型を有するエピタキシャル層の少なくとも一部によって構成されている。
【００１５】
ゲート領域をイオン注入で形成する場合は、イオン注入のばらつきに起因してゲート領域とチャネル層との境界周辺での不純物プロファイルにもばらつきが生じる。このため、炭化珪素半導体装置ごとの特性オン抵抗および閾値電圧がばらついてしまう。一方、上記の様にゲート領域をエピタキシャル層で形成する場合は、イオン注入を用いる必要がないので、炭化珪素半導体装置ごとの特性オン抵抗および閾値電圧のばらつきを抑制することができる。
【００１６】
上記の炭化珪素半導体装置において好ましくは、エピタキシャル層は、チャネル層上において対向方向に沿ってソース領域およびドレイン領域の間をつないでいる。
【００１７】
これにより、エピタキシャル層によってチャネル層上にＲＥＳＵＲＦ構造が設けられるので、ＲＥＳＵＲＦ構造がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、特性オン抵抗をより低減することができる。
【００１８】
本発明に係る炭化珪素半導体装置の製造方法は、基板上に、主表面と、主表面と交差する厚さ方向とを有する炭化珪素層を形成する工程を含んでいる。炭化珪素層を形成する工程は、第１の導電型を有するチャネル層を形成する工程を含んでいる。この製造方法は、さらに、第１の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びるソース領域と、第１の導電型を有し、主表面から厚さ方向に沿ってチャネル層中へ延びるドレイン領域とを形成する工程を含んでいる。ソース領域およびドレイン領域を形成する工程は、厚さ方向と交差する対向方向においてソース領域とドレイン領域とがチャネル層を挟むように行われる。この製造方法は、さらに、ソース領域が形成される位置とドレイン領域が形成される位置との間において、厚さ方向に沿って主表面からチャネル層中へ突き出るように延びる凹部を形成する工程を含んでいる。凹部を形成する工程は、厚さ方向および対向方向を含む断面視において、凹部の対向方向に沿った寸法が、主表面から離れるにつれて小さくなるように行われる。この製造方法は、さらに、凹部内におけるエピタキシャル成長によって炭化珪素層に、第１の導電型と異なる第２の導電型を有するゲート領域を設ける工程を含んでいる。
【００１９】
「ソース領域が形成される位置」と「ドレイン領域が形成される位置」とのそれぞれは、ソース領域とドレイン領域とが形成されることになる位置であってもよいし、あるいは既に形成されたソース領域とドレイン領域との位置であってもよい。言い換えると、ソース領域およびドレイン領域を形成する工程と、凹部を形成する工程との順番は限定されない。
【００２０】
本発明に係る炭化珪素半導体装置の製造方法によれば、ゲート領域の寸法が主表面から離れるにつれて小さくなっている炭化珪素半導体装置を製造することができる。そのためゲート領域近傍のチャネル部分の抵抗が低減するので、特性オン抵抗が低い炭化珪素半導体装置を製造することができる。
【００２１】
上記の炭化珪素半導体装置の製造方法において好ましくは、第１の導電型はｎ型である。
【００２２】
これによりチャネル層の導電型がｎ型となる。よって、チャネル層中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため特性オン抵抗がより低い炭化珪素半導体装置を製造することができる。
【００２３】
本発明に係る炭化珪素半導体装置の製造方法は、凹部を形成する工程は、厚さ方向および対向方向を含む断面視において、主表面を通る、対向方向における凹部の長さをＡとし、厚さ方向における凹部の中間位置を通る、対向方向における凹部の長さをＢとして、比Ｂ／Ａが０．９未満となるように行われる。
【００２４】
これによりゲート領域近傍のチャネル部分の抵抗がより低減するので、トータルの特性オン抵抗がより低減した炭化珪素半導体装置を製造することができる。
【００２５】
上記の炭化珪素半導体装置の製造方法において好ましくは、凹部を形成する工程は、厚さ方向および対向方向を含む断面視において、凹部が、厚さ方向においてチャネル層中へ突き出たＶ字状の部分を有するように行われる。
【００２６】
これにより、ゲート領域近傍のチャネル部分の抵抗がより低減するために、トータルの特性オン抵抗をより低減することができる。
【００２７】
上記の炭化珪素半導体装置の製造方法において好ましくは、凹部を形成する工程は、炭化珪素層の主表面上に、開口部を有するマスク層を形成する工程と、開口部において露出された炭化珪素層に対して、塩素ガスを含有するプロセスガスを用いたドライエッチングを行う工程とを含む。
【００２８】
これにより、上述したような形状を有する凹部を形成することができる。
上記の炭化珪素半導体装置の製造方法において好ましくは、ゲート領域を設ける工程は、ゲート領域を含むエピタキシャル層を形成することによって行われる。エピタキシャル層は、チャネル層上において対向方向に沿ってソース領域およびドレイン領域の間をつなぐように形成される。
【００２９】
これにより、エピタキシャル層によってチャネル層上にＲＥＳＵＲＦ構造が設けられるので、ＲＥＳＵＲＦ層がない場合に比して、耐圧が高くなる。よって、チャネル層の不純物濃度を比較的高くすることができる。これにより、特性オン抵抗をより低減することができる。
【発明の効果】
【００３０】
本発明によれば、主表面から離れるにつれて幅が小さくなるゲート領域を有することで、ゲート領域近傍のチャネル部分の抵抗が低減するために、従来より特性オン抵抗が低い炭化珪素半導体装置を得る事ができる。
【図面の簡単な説明】
【００３１】
【図１】本発明に従った炭化珪素半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した炭化珪素半導体装置の製造方法を説明するためのフローチャートである。
【図３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図５】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図６】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図７】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図８】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図９】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１１】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１２】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１３】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１４】図１に示した炭化珪素半導体装置の製造方法を説明するための断面模式図である。
【図１５】本発明に従った炭化珪素半導体装置の実施の形態１の変形例を示す断面模式図である。
【図１６】図１に示した炭化珪素半導体装置と従来の炭化珪素半導体装置との各々におけるキャリアの流れを説明する模式図である。
【図１７】本発明に従った炭化珪素半導体装置の実施の形態２を示す断面模式図である。
【発明を実施するための形態】
【００３２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００３３】
（実施の形態１）
図１に示すように、本実施の形態における炭化珪素半導体装置はｎ型ＪＦＥＴ１０である。ＪＦＥＴ１０は、基板１１と、炭化珪素層４とを主に有している。基板１１は炭化珪素からなり、ｎ型（第１の導電型）を有している。炭化珪素層４は、基板１１上に設けられ、主表面１３Ａと、主表面１３Ａの各々と交差する厚さ方向（図中、縦方向）とを有している。また炭化珪素層４は、基板１１上に形成された電界緩和層であるｐ型層２と、ｐ型層２上に形成された耐圧保持層としてのｐ型層１２と、ｐ型層１２上に形成されたｎ型層であるチャネル層１３とを有している。チャネル層１３の上にはエピタキシャル層３が形成されている。エピタキシャル層３は、ゲート領域１６とｐ型層１４とを有している。
【００３４】
ここで、上記ｐ型層２、１２および１４はｐ型（第２の導電型）を有している。ｐ型層２、ｐ型層１２、チャネル層１３およびｐ型層１４の厚みは、たとえば、それぞれ０．５μｍ、１０μｍ、０．３μｍおよび０．４μｍである。また、ｐ型層２、ｐ型層１２、チャネル層１３およびｐ型層１４の不純物濃度は、たとえば、それぞれ５×１０16、１×１０16、２×１０17および２×１０17原子／ｃｍ３である。
【００３５】
炭化珪素層４はさらに、ソース領域１５およびドレイン領域１７を有する。ソース領域１５およびドレイン領域１７の各々は、主表面１３Ａから厚さ方向に沿ってチャネル層１３中へ延びている。厚さ方向と交差する対向方向（図中、横方向）においてソース領域１５とドレイン領域１７との間にチャネル層１３の一部が挟まれている。
【００３６】
炭化珪素層４はさらに、ソース領域１５とドレイン領域１７との間において、厚さ方向に沿って主表面１３Ａからチャネル層１３中に突き出るように延びるゲート領域１６を有している。厚さ方向および対向方向を含む断面視（図１の視野）において、ゲート領域１６の、図中、横方向に沿った寸法は、主表面１３Ａから離れるにつれて小さくなっている。言い換えれば、ゲート領域１６の幅は、基板１１に向かうに従って小さくなっている。本実施の形態においては、ゲート領域１６は、厚さ方向においてチャネル層１３中へ突き出たＶ字状の部分を有している。
【００３７】
なお、図１５に示す変形例のように、ゲート領域１６の形状は逆台形であってもよい。逆台形とは、チャネル層１３の主表面１３Ａから基板１１へ向かってゲート領域１６の幅が小さくなっており、ゲート領域１６の最も基板１１に近い側において有限の幅を有していることである。また、ゲート領域１６の基板１１側の形状が丸くなっていてもよい。
【００３８】
また、厚さ方向および対向方向を含む断面視（図１５の視野）において、主表面１３Ａを通る、対向方向におけるゲート領域の長さをＡとし、厚さ方向においてゲート領域１６のチャネル層１３中に突き出るように延びた部分の中間位置（２等分された位置）を通る、対向方向におけるゲート領域１６の長さをＢとして、比Ｂ／Ａが０．９未満であることが好ましい。さらに好ましくは、比Ｂ／Ａは０．５以上０．９未満である。
【００３９】
本実施の形態では、ゲート領域１６は、ｐ型（第２の導電型）を有するエピタキシャル層３の一部によって構成されている。言い換えれば、ゲート領域１６とｐ型層１４とは同じエピタキシャル層３から構成されている。また、エピタキシャル層３は、チャネル層１３上において、図中、横方向に沿ってソース領域１５およびドレイン領域１７の間をつないでいる。
【００４０】
なお、図１ではｐ型層２とｐ型層１２とが形成されているが、ｎ型基板１１の表面１１Ａ上に直接ｐ型層１２を形成してもよい。
【００４１】
ｐ型層１４およびチャネル層１３には、チャネル層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域１５およびドレイン領域１７が形成されるとともに、ソース領域１５およびドレイン領域１７に挟まれるように、ｐ型層１２、１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１６が形成されている。すなわち、ソース領域１５、ゲート領域１６およびドレイン領域１７は、それぞれｐ型層１４を貫通してチャネル層１３に至るように形成されている。また、ソース領域１５、ゲート領域１６およびドレイン領域１７の底部は、チャネル層１３の内部において、ｐ型層１２の上部表面（ｐ型層１２とチャネル層１３との境界部）から間隔を隔てて配置されている。
【００４２】
また、ソース領域１５から見てゲート領域１６とは反対側に、ｐ型層１４の上部表面（チャネル層１３の側とは反対側の主面）からｐ型層１４を貫通してチャネル層１３に至るように、溝部３１が形成されている。つまり、溝部３１の底壁は、ｐ型層１２とチャネル層１３との界面から間隔を隔て、チャネル層１３の内部に位置している。さらに、溝部３１の底壁からチャネル層１３を貫通し、ｐ型層１２に至るように、ｐ型層１２およびｐ型層１４よりも高濃度のｐ型不純物を含む電位保持領域２３が形成されている。この電位保持領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１とｐ型層２との境界部）から間隔を隔てて（より具体的には、ｐ型層２とｐ型層１２との境界部からから間隔を隔ててｐ型層１２の内部に）配置されている。
【００４３】
さらに、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、コンタクト電極１９が形成されている。コンタクト電極１９は、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。
【００４４】
そして、隣接するコンタクト電極１９同士の間には、酸化膜１８が形成されている。より具体的には、絶縁層としての酸化膜１８が、ｐ型層１４の上部表面、溝部３１の底壁および側壁において、コンタクト電極１９が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極１９同士の間が絶縁されている。
【００４５】
さらに、ソース領域１５、ゲート領域１６およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するように、ソース電極２５、ゲート電極２６およびドレイン電極２７がそれぞれ形成されている。これにより、ソース電極２５、ゲート電極２６およびドレイン電極２７は、コンタクト電極１９を介して、それぞれソース領域１５、ゲート領域１６およびドレイン領域１７と電気的に接続されている。また、ソース電極２５は、電位保持領域２３上のコンタクト電極１９の上部表面にも接触し、コンタクト電極１９を介して電位保持領域２３とも電気的に接続されている。つまり、ソース電極２５は、ソース領域１５上のコンタクト電極１９の上部表面上から電位保持領域２３上のコンタクト電極１９の上部表面上にまで延在するように形成されている。これにより、電位保持領域２３上のコンタクト電極１９は、ソース領域１５上のコンタクト電極１９と同電位に保持されている。ソース電極２５、ゲート電極２６およびドレイン電極２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。
【００４６】
また、図１に示したＪＦＥＴ１０では、酸化膜１８およびゲート電極２６を覆うと共に、ソース電極２５とドレイン電極２７との間の領域を充填するように、絶縁体からなる絶縁保護膜２８が形成されている。絶縁保護膜２８においては、ソース領域１５および電位保持領域２３上の領域と、ドレイン領域１７上の領域とにそれぞれ開口部３３、３４が形成されている。開口部３３、３４の内部に、上記ソース電極２５およびドレイン電極２７が配置されている。ソース電極２５およびドレイン電極２７の上部表面は絶縁保護膜２８の上部表面より上に位置している（つまり、ソース電極２５とドレイン電極２７とはそれぞれその上部が絶縁保護膜２８の上部表面より突出している）。
【００４７】
次に、ＪＦＥＴ１０が、たとえばノーマリーオン型である場合について、その動作を説明する。図１を参照して、ゲート電極２６の電位が０Ｖの状態では、チャネル層１３において、ドレイン領域１７とゲート領域１６とで挟まれた領域および当該挟まれた領域とｐ型層１２とで挟まれた領域、ならびにゲート領域１６とｐ型層１２とで挟まれた領域は空乏化されておらず、ソース領域１５とドレイン領域１７とはチャネル層１３を介して電気的に接続された状態となっている。そのため、ソース電極２５とドレイン電極２７との間に電界が印加されると、ソース領域１５とドレイン領域１７との間を電子が移動することにより、ソース電極２５とドレイン電極２７との間に電流が流れる（オン状態）。
【００４８】
一方、ゲート電極２６に負の電圧を印加していくと、上記電子が移動すべきドリフト領域（ゲート領域１６とドレイン領域１７との間に位置するチャネル層１３）の空乏化が進行し、その結果、ソース領域１５とドレイン領域１７とは電気的に遮断された状態となる。そのため、ソース領域１５とドレイン領域１７との間を電子が移動することができず、電流は流れない（オフ状態）。ここで、本実施の形態におけるＪＦＥＴ１０は、チャネル層１３上に接するようにｐ型層１４（リサーフ層）が形成されたＲＥＳＵＲＦ型ＪＦＥＴとなっている。そのため、上記オフ状態においては、チャネル層１３とｐ型層１４との界面から上下方向（厚み方向）に空乏層が伸張する。その結果、ドリフト領域内の電界分布が均一となり、ゲート領域１６付近の電界集中が緩和され、耐圧が向上している。
【００４９】
次に、図２〜図１４を参照して、実施の形態１における炭化珪素半導体装置であるＪＦＥＴ１０の製造方法について説明する。
【００５０】
図２を参照して、実施の形態１におけるＪＦＥＴ１０の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。本実施の形態においては、ｎ型基板１１が使用される。
【００５１】
次に、図２および図３を参照して、工程（Ｓ２０）として炭化珪素層４が形成される。具体的には、ｎ型基板１１の一方の表面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる、ｐ型層２、ｐ型層１２およびチャネル層１３が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用い、キャリアガスとして水素（Ｈ2）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ2）を採用することができる。
【００５２】
次に、図２を参照して、工程（Ｓ３０）として凹部形成工程が実施される。この工程では、図４を参照して、まずチャネル層１３の主表面１３Ａ上に、ゲート領域１６（図１）が形成されることになる位置に開口部を有するマスク５を形成する。マスク５としては、たとえばＳｉＯ2膜を採用することができる。
【００５３】
次に、図５を参照して、マスク５を用いたドライエッチングによりチャネル層１３に凹部１６Ｃを形成する。ドライエッチングは、たとえば塩素ガスまたは塩素ガスと酸素ガスとの混合ガスを用いて行うことができる。凹部１６Ｃは、厚さ方向に沿って主表面１３Ａからチャネル層１３中へ突き出るように延びるように形成される。また、凹部１６Ｃはソース領域１５（図１）が形成される位置とドレイン領域１７（図１）が形成される位置との間に形成される。凹部１６Ｃを形成する工程では、凹部１６Ｃの図中、横方向に沿った寸法が、主表面１３Ａから離れるにつれて小さくなるように行われる。凹部１６Ｃの形状は、本実施の形態においてはＶ字状である。次に、マスク５が除去される（図６）。
【００５４】
なお変形例（図１５）の場合、Ｖ字状の凹部１６Ｃの代わりに逆台形状の凹部１６Ｃが形成される。この凹部１６Ｃにおいて、主表面１３Ａを通る、図中、横方向における凹部１６Ｃの長さをＡとし、厚さ方向における凹部１６Ｃの中間位置を通る、図中、横方向における凹部１６Ｃの長さをＢとして、比Ｂ／Ａが０．９未満であることが好ましい。さらに好ましくは、比Ｂ／Ａが０．５以上０．９未満である。
【００５５】
次に、図２を参照して、工程（Ｓ４０）としてエピタキシャル層形成工程が実施される。この工程では、図７を参照して、ｐ型のエピタキシャル層３が形成される。ｐ型のエピタキシャル層３は、凹部１６Ｃの内面と、チャネル層１３の主表面１３Ａとを覆うように成長する。これにより、凹部１６Ｃ内に埋め込まれたゲート領域１６と、主表面１３Ａを覆うｐ型層１４とが形成される。
【００５６】
なお、エピタキシャル層３の上部表面１４Ａは、凹部１６Ｃに対応した位置に凹部を有していてもよい。
【００５７】
次に、図２を参照して、工程（Ｓ５０）として、溝部形成工程が実施される。具体的には、図８に示すように、ｐ型層１４の上部表面１４Ａからｐ型層１４を貫通してチャネル層１３に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層をｐ型層１４の上部表面上に形成した後、たとえばＳＦ6ガスを用いたドライエッチングにより実施することができる。
【００５８】
次に、工程（Ｓ６０）として、第１イオン注入工程が実施される。この工程では、高濃度のｐ型不純物を含む領域である電位保持領域（ベースコンタクト領域）が形成される。具体的には、図９を参照して、まず、ｐ型層１４の上部表面上および溝部３１の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のゲート領域１６および電位保持領域２３の平面形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、このレジスト膜をマスクとして用いて、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物がイオン注入によりチャネル層１３およびｐ型層１２に導入される。これにより、電位保持領域２３が形成される。
【００５９】
次に、工程（Ｓ７０）として、第２イオン注入工程が実施される。この工程では、高濃度のｎ型不純物を含む領域であるソース領域１５およびドレイン領域１７が形成される。具体的には、図１０を参照して、まず、工程（Ｓ６０）と同様の手順で、所望のソース領域１５およびドレイン領域１７の平面形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入によりｐ型層１４およびチャネル層１３に導入される。これにより、ソース領域１５およびドレイン領域１７が形成される。なお、本実施の形態において、ソース領域１５とドレイン領域１７は、エピタキシャル層３に接するように形成される。言い換えれば、エピタキシャル層３は、チャネル層１３上において図中、横方向に沿ってソース領域１５およびドレイン領域１７の間をつなぐように形成される。
【００６０】
次に、図２を参照して、工程（Ｓ８０）として活性化アニール工程が実施される。この工程では、工程（Ｓ７０）において形成されたレジスト膜が除去された後、工程（Ｓ６０）および工程（Ｓ７０）においてイオン注入が実施されたｐ型層１４、チャネル層１３およびｐ型層１２が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００６１】
次に、工程（Ｓ９０）として、酸化膜形成工程が実施される。この工程（Ｓ９０）では、図１１を参照して、工程（Ｓ１０）〜工程（Ｓ８０）までが実施されて所望のイオン注入層を含むｐ型層１４、チャネル層１３、ｐ型層１２およびｐ型層２が形成されたｎ型基板１１が熱酸化される。これにより、二酸化珪素（ＳｉＯ2）からなる酸化膜１８が、ｐ型層１４の上部表面１４Ａおよび溝部３１の内壁を覆うように形成される。
【００６２】
次に、図２を参照して、工程（Ｓ１００）としてコンタクト電極形成工程が実施される。この工程では、図１２を参照して、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極１９が形成される。具体的には、まず、工程（Ｓ６０）と同様の手順で所望のコンタクト電極１９の平面形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上の酸化膜１８が除去される。
【００６３】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上、およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、酸化膜１８から露出したソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３上にニッケル層が残存する。そして、たとえば９００°以上１０００℃以下といった温度範囲の所定温度（たとえば９５０℃）に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、図１２に示すように、ソース領域１５、ゲート領域１６、ドレイン領域１７および電位保持領域２３にオーミック接触可能なＮｉＳｉからなるオーミック電極であるコンタクト電極１９が形成される。
【００６４】
次に、図２を参照して、工程（Ｓ１１０）として、電極形成工程が実施される。この工程では、まず図１３を参照して、ゲート領域１６上のコンタクト電極１９の上部表面に接触するゲート電極２６が形成される。たとえばゲート電極２６を形成すべき所望の領域に開口を有するレジスト膜（図示せず）を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌが除去される（リフトオフ）。
【００６５】
次に、図１４を参照して、ゲート電極２６、コンタクト電極１９および酸化膜１８を覆い、たとえばＳｉＯ2などの絶縁体からなる絶縁保護膜２８が形成される。具体的には、たとえばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により、ゲート電極２６、ソース領域１５とドレイン領域１７と電位保持領域２３との上にそれぞれ配置されたコンタクト電極１９、および酸化膜１８を覆うＳｉＯ2膜からなる絶縁保護膜２８（図１４参照）が形成される。
【００６６】
次に、再び図１を参照して、ソース領域１５および電位保持領域２３上のコンタクト電極１９の上部表面に接触するソース電極２５、およびドレイン領域１７上のコンタクト電極１９の上部表面に接触するドレイン電極２７が形成される。
【００６７】
具体的には、まず絶縁保護膜２８においてソース領域１５、ドレイン領域１７および電位保持領域２３上に位置する領域に、フォトリソグラフィ法を用いて開口部３３、３４が形成される。開口部３３、３４の形成方法としては、たとえば絶縁保護膜２８の主表面上に、開口部３３、３４の平面形状と同様の開口を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして用いて絶縁保護膜２８の一部をエッチングなどにより除去する。このようにして、図１４に示すように絶縁保護膜２８において上記開口部３３、３４が形成される。次に、上記レジスト膜（図示せず）を従来周知の任意の方法により除去する。
【００６８】
そして、ソース電極２５およびドレイン電極２７が形成される。たとえば、ソース電極２５およびドレイン電極２７を形成すべき所望の領域（上記開口部３３、３４が形成された領域）に開口を有するレジスト膜（図示せず）を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌが除去される（リフトオフ）。
【００６９】
なお、ソース電極２５およびドレイン電極２７を形成するために用いる上記レジスト膜として、上記開口部３３、３４を形成するために用いたレジスト膜を流用してもよい。すなわち、上記のように開口部３３、３４を、レジスト膜をマスクとしてエッチングにより形成した後、当該レジスト膜を除去することなく、上記のようにＡｌなどの電極を構成する導電体膜を形成してから、リフトオフにより開口部３３、３４内部にソース電極２５およびドレイン電極２７を形成してもよい。
【００７０】
以上の工程により、本実施の形態におけるＪＦＥＴ１０は完成する。
次に、本実施の形態の作用効果について説明する。
【００７１】
本実施の形態によれば、対向方向（図中、横方向）における寸法が主表面１３Ａから離れるにつれて小さくなるようなテーパ形状をゲート領域１６が有している。そのため、ゲート領域１６近傍のチャネル部分の抵抗が低減することによって、トータルの特性オン抵抗が低減する。
【００７２】
ここで、本実施の形態のＪＦＥＴ１０が従来のＪＦＥＴと比較して特性オン抵抗が小さくなる理由について、図１６を参照して模式的に説明する。仮に、ゲート領域１６の断面形状が破線で示すように長方形である場合、キャリアの経路は矢印ｂの部分に限られる。一方、本実施の形態のＪＦＥＴ１０の場合、ゲート領域１６が上述したようなテーパ形状を有することにより、キャリアは矢印ｂに加え矢印ａの部分も流れることができる。よって、本実施の形態のＪＦＥＴ１０は、特性オン抵抗を低減することが可能である。
【００７３】
また、チャネル層１３はｎ型を有している。よって、チャネル層１３中を流れる主キャリアとして、正孔に比して高い移動度を有する電子を用いることができる。そのため、特性オン抵抗がより低減する。
【００７４】
また、ゲート領域１６がＶ字状の部分を有する場合（図１）、ゲート領域１６が逆台形の場合（図１５）よりも、ゲート領域１６近傍のチャネル部分の抵抗がより低減する。よって、トータルの特性オン抵抗がより低減する。
【００７５】
また、ゲート領域１６は、エピタキシャル層３によって構成されている。仮にゲート領域１６をイオン注入で形成するとすると、イオン注入のばらつきに起因してゲート領域１６とチャネル層との境界周辺での不純物プロファイルにもばらつきが生じる。このため、ＪＦＥＴ１０ごとの特性オン抵抗および閾値電圧がばらついてしまう。一方、本実施の形態の様にゲート領域１６をエピタキシャル層で形成する場合は、イオン注入を用いる必要がないので、ＪＦＥＴ１０ごとの特性オン抵抗および閾値電圧のばらつきを抑制することができる。
【００７６】
また、ゲート領域１６をイオン注入で作製する場合は、イオンの加速エネルギーを高くする必要があるために深いゲート領域１６を作製することは困難である。これに対して本実施の形態によれば、ゲート領域１６をイオン注入ではなくエピタキシャル層３で形成するために、容易に深いゲート領域１６を形成することができる。具体的には、凹部１６Ｃ（図６）を深く形成することで、容易に深いゲート領域１６を形成することができる。
【００７７】
また、エピタキシャル層３は、チャネル層１３上においてソース領域１５およびドレイン領域１７の間をつないでいる。それゆえ、チャネル層１３上にＲＥＳＵＲＦ構造が設けられるので、ＲＥＳＵＲＦ構造がない場合に比して、耐圧が高くなる。よって、チャネル層１３の不純物濃度を比較的高くすることができる。これにより、特性オン抵抗をより低減することができる。
【００７８】
（実施の形態２）
図１７を参照して、本発明の実施の形態２のＪＦＥＴ２０は、おおよそＪＦＥＴ１０（図１）と同様の構造を有するが、チャネル層１３上にｐ型層１４（図１）が形成されていない点がＪＦＥＴ１０と異なっている。すなわち、ＪＦＥＴ２０では、チャネル層１３においてソース領域１５、ゲート領域１６、ドレイン領域１７が形成されており、また、チャネル層１３の上部表面（および溝部３１の内壁）上に酸化膜１８が形成されている。
【００７９】
ＪＦＥＴ２０の製造方法は、基本的に図２〜１４（実施の形態１）に示した製造方法と同様であるが、図７の工程の後、たとえば研磨またはエッチバックなどによってチャネル層１３上のエピタキシャル層３を除去する。最終的には、エピタキシャル層３は凹部１６Ｃ内にのみ残存する。つまりチャネル層１３の主表面１３Ａ上にはｐ型層１４は設けられない。この点以外は、実施の形態１に示したＪＦＥＴ１０の製造方法とほぼ同様である。
【００８０】
なお、上記実施の形態におけるｎ型とｐ型とが入れ替えられた形態が用いられてもよい。この場合、ｎ型ＪＦＥＴに代わってｐ型ＪＦＥＴが構成される。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８２】
２，１２，１４  ｐ型層、３  エピタキシャル層、４  炭化珪素層、５  マスク、１０  ＪＦＥＴ、１１  ｎ型基板（基板）、１１Ａ  主表面、１３  チャネル層、１３Ａ  主表面、１４Ａ  上部表面、１５  ソース領域、１６  ゲート領域、１６Ｃ  凹部、１７  ドレイン領域、１８  酸化膜、１９  コンタクト電極、２３  電位保持領域、２５  ソース電極、２６  ゲート電極、２７  ドレイン電極、２８  絶縁保護膜、３１  溝部、３３，３４  開口部。
【図１】
2013080762.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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