(57)【要約】【課題】信号出力回路のコストを削減できかつＭＰＵの実装面積を小さくする。【解決手段】実施形態の信号出力回路は、制御部と、遅延部と、ＸＯＲ部と、第１出力素子と、を備える。前記制御部は、予め設定された周期でオンおよびオフを繰り返す制御信号を出力する。前記遅延部は、前記予め設定された周期でオンおよびオフを繰り返す信号であり、前記制御信号がオンしてから、前記予め設定された周期の１／２周期に当該予め設定された周期の整数倍を加えた時間遅れてオンする遅延信号を出力する。前記ＸＯＲ部は、前記制御信号および前記遅延信号のいずれか一方のみがオンした場合にオンするＸＯＲ出力信号を出力する。前記第１出力素子は、前記ＸＯＲ出力信号がオンした場合にオンして、電源からの電圧を制御対象機器に印加する制御出力信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
予め設定された周期でオンおよびオフを繰り返す制御信号を出力する制御部と、
前記予め設定された周期でオンおよびオフを繰り返す信号であり、前記制御信号がオンしてから、前記予め設定された周期の１／２周期に当該予め設定された周期の整数倍を加えた時間遅れてオンする遅延信号を出力する遅延部と、
前記制御信号および前記遅延信号のいずれか一方のみがオンした場合にオンするＸＯＲ出力信号を出力するＸＯＲ部と、
前記ＸＯＲ出力信号がオンした場合にオンして、電源からの電圧を制御対象機器に印加する制御出力信号を出力する第１出力素子と、
を備えた信号出力回路。
【請求項２】
前記ＸＯＲ出力信号がオンしかつ前記制御出力信号がオンした場合にオンする異常検知信号を出力する異常検知部と、
前記異常検知信号がオンした場合に、前記制御対象機器から出力された電圧である制御グランド信号をグランド端子に出力する第２出力素子と、
を備えた請求項１に記載の信号出力回路。
【請求項３】
前記異常検知部は、前記ＸＯＲ出力信号および前記制御出力信号の少なくともいずれか一方がオフした場合に、外部機器から解除信号が入力されるまで前記異常検知信号をオフし、
前記第２出力素子は、前記異常検知信号がオフした場合に、前記制御グランド信号の前記グランド端子への出力を停止する請求項２に記載の信号出力回路。
【請求項４】
前記異常検知部は、前記制御出力信号および前記ＸＯＲ出力信号がオフした回数をカウントし、前記回数が所定回数に達した場合に、外部機器から解除信号が入力されるまで前記異常検知信号をオフし、
前記第２出力素子は、前記異常検知信号がオフした場合に、前記制御グランド信号の前記グランド端子への出力を停止する請求項２に記載の信号出力回路。
【請求項５】
前記制御信号および前記遅延信号から、前記予め設定された周期よりも短い周期でオンする雑音信号を取り除くフィルタを備え、
前記ＸＯＲ部は、前記雑音信号を取り除いた前記制御信号および前記遅延信号のいずれか一方のみがオンした場合にオンする前記ＸＯＲ出力信号を出力する請求項１から４のいずれか一に記載の信号出力回路。
【請求項６】
前記制御部は、前記制御信号の出力の停止に要する異常検知時間よりも短い前記予め設定された周期でオンする前記制御信号を出力する請求項１から５のいずれか一に記載の信号出力回路。
【請求項７】
前記制御部は、前記制御信号を出力している間に前記ＸＯＲ出力信号または前記異常検知信号がオフした場合、前記制御信号の出力を停止する請求項２に記載の信号出力回路。
【請求項８】
前記制御部は、前記遅延部を有する請求項１から７のいずれか一に記載の信号出力回路。
【請求項９】
前記制御部は、前記予め設定された周期で割り込みを行う割込部を有し、
前記遅延部は、前記割り込みが行われた際にオンする前記遅延信号を出力する請求項８に記載の信号出力回路。
【請求項１０】
前記制御部は、前記予め設定された周期でクロック信号を出力する定周期制御部を有し、
前記遅延部は、前記クロック信号の出力に同期してオンする前記遅延信号を出力する請求項８に記載の信号出力回路。
【請求項１１】
前記遅延部、前記ＸＯＲ部、および前記異常検知部を有する第２制御部を備えた請求項２に記載の信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号出力回路に関する。
【背景技術】
【０００２】
近年、国際標準として、国際電気標準化会議が制定した機能安全規格IEC61508「電気・電子・プログラマブル電子安全関連系の機能安全」が装置の製造者・供給者に対して定められている。また、特定の産業用機能安全システムには、特定の用途に合わせた派生規格が定められている。例えば、安全計装システムには、システムの設計者やインテグレータやユーザに対して、プロセス用アプリケーション規格IEC61511が定められている。
【０００３】
これらの規格では、システムの設計、保守、廃棄に至るライフサイクルにおける安全を評価し、リスク軽減の要求レベルである安全度水準（ＳＩＬ：Safety  Integrity  Level）を定量的な評価尺度として定めている。
【０００４】
このような背景から、安全計装システムには、演算装置から出力された制御信号を制御対象に出力する出力回路の短絡・開放故障や、当該演算装置の故障を確実に検出し、故障を検出した際には、制御信号の出力を停止させる必要がある。一般的には、演算装置が故障した際に制御信号の出力を停止させるために、制御信号を生成する演算装置を物理的に冗長化し、各演算装置から出力された制御信号が一致している場合にのみ制御信号を制御対象に出力する方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１１３０９号公報
【特許文献２】特開昭６２−２９３４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術においては、制御信号を出力する演算装置が２つ以上必要であり、制御信号を出力する回路のコストが高くなり、当該回路内において演算装置が実装された実装面積が大きくなる、という課題がある。
【課題を解決するための手段】
【０００７】
実施形態の信号出力回路は、制御部と、遅延部と、ＸＯＲ部と、第１出力素子と、を備える。前記制御部は、予め設定された周期でオンおよびオフを繰り返す制御信号を出力する。前記遅延部は、前記予め設定された周期でオンおよびオフを繰り返す信号であり、前記制御信号がオンしてから、前記予め設定された周期の１／２周期に当該予め設定された周期の整数倍を加えた時間遅れてオンする遅延信号を出力する。前記ＸＯＲ部は、前記制御信号および前記遅延信号のいずれか一方のみがオンした場合にオンするＸＯＲ出力信号を出力する。前記第１出力素子は、前記ＸＯＲ出力信号がオンした場合にオンして、電源からの電圧を制御対象機器に印加する制御出力信号を出力する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態にかかる信号出力回路の構成を示すブロック図である。
【図２】図２は、第１の実施形態にかかる信号出力回路が備える各部から出力される各種信号の一例を示す図である。
【図３】図３は、ＭＰＵにおいて異常が発生した場合に信号出力回路の各部から出力される信号の出力例を示す図である。
【図４】図４は、第２の実施形態にかかる信号出力回路の構成を示すブロック図である。
【図５】図５は、信号出力回路が備える各部から出力される各種信号の一例を示す図である。
【図６】図６は、ＭＰＵにおいて異常が発生した場合に信号出力回路の各部から出力される信号の出力例を示す図である。
【図７】図７は、第３の実施形態にかかる信号出力回路の構成を示すブロック図である。
【図８】図８は、ＭＰＵにおいて異常が発生した場合に信号出力回路の各部から出力される信号の出力例を示す図である。
【図９】図９は、本変形例にかかる信号出力回路の構成を示すブロック図である。
【図１０】図１０は、第４の実施形態にかかる信号出力回路の構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下に図１〜１０を参照して、本実施形態にかかる信号出力回路について説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態にかかる信号出力回路の構成を示すブロック図である。図２は、第１の実施形態にかかる信号出力回路が備える各部から出力される各種信号の一例を示す図である。本実施形態にかかる信号出力回路１０は、外部センサ５０などの外部機器からの入力に従って、外部電源２０からの電流または電圧を、モータ、アクチュエータ、コントローラ等の制御対象機器３０からグランド端子４０へと印加することにより、制御対象機器３０の動作を制御するものである。具体的には、本実施形態にかかる信号出力回路１０は、ＭＰＵ（Micro  Processing  Unit）１１、遅延部１２、ＸＯＲ部１３、および第１出力素子１４を備えている。
【００１１】
ＭＰＵ１１は、外部センサ５０からの入力に従って、制御対象機器３０の動作を制御する制御信号１５を出力する制御信号出力部１１ａを有する制御部である。制御信号出力部１１ａは、予め設定された周期（以下、所定周期とする）でオンおよびオフを繰り返す制御信号１５を出力するものである。本実施形態では、制御信号出力部１１ａは、図２に示すように、所定周期で「１」（オン）と「０」（オフ）とを交互に繰り返す制御信号１５を出力する。制御信号出力部１１ａは、ＭＰＵ１１がソフトウェアを実行することによりミリセックのオーダーの周期で「１」と「０」とを繰り返す制御信号１５を出力しても良いし、ＭＰＵ１１が備えるハードウェア機構によりマイクロセックのオーダーの周期で「１」と「０」とを繰り返す制御信号１５を出力しても良い。
【００１２】
ただし、制御信号１５が「１」と「０」とを繰り返す所定周期が、ＭＰＵ１１の異常が検知されてから制御信号１５の出力を停止するまでに要する時間（以下、異常検知時間とする）よりも長い場合、ＭＰＵ１１の異常が検知されてから制御信号１５の出力を停止するまでの時間が遅くなる。そのため、本実施形態では、制御信号出力部１１ａは、異常検知時間よりも短い所定周期でオンおよびオフを繰り返す制御信号１５を出力するものとする。これにより、異常検知時間内に確実にＭＰＵ１１の異常を検知することができる。
【００１３】
遅延部１２は、所定周期でオンおよびオフを繰り返す信号であって、制御信号出力部１１ａから出力された制御信号１５がオンしてから、所定周期の１／２周期（半周期）に当該所定周期の整数倍を加えた時間（以下、遅延時間とする）遅れてオンする遅延信号１６を出力するものである。本実施形態では、遅延部１２は、図２に示すように、制御信号１５と同じ所定周期で「１」（オン）および「０」（オフ）を繰り返す信号であって、制御信号出力部１１ａから出力された制御信号１５が「１」になってから半周期（遅延時間）遅れて「１」になる遅延信号１６を出力するものとする。
【００１４】
なお、遅延部１２は、制御信号出力部１１ａから入力される制御信号１５が「１」と「０」とを繰り返す所定周期に応じて遅延時間を決定するのではなく、ＭＰＵ１１等から制御信号１５とは別に入力されたクロック信号に応じて遅延時間を決定しても良い。具体的には、遅延部１２は、制御信号１５が「１」になるタイミングを基準にして、所定周期の１／２周期に当該所定周期の整数倍を加えた遅延時間を決定し、制御信号１５が「１」になってから、当該決定した遅延時間遅らせて「１」となる遅延信号１６を出力しているが、これに限定するものではない。例えば、遅延部１２は、制御信号１５が「１」になってから、所定周期の１／２周期に当該所定周期の整数倍を加えた時間遅れて入力されるクロック信号を用いて、制御信号１５が「１」になってからクロック信号が入力されるまでの時間を遅延時間に決定し、クロック信号が入力された際に「１」になる遅延信号１６を出力しても良い。
【００１５】
ＸＯＲ部１３は、制御信号出力部１１ａから出力された制御信号１５および遅延部１２から出力された遅延信号１６が入力され、制御信号１５および遅延信号１６のいずれか一方のみがオンした場合にオンするＸＯＲ出力信号１７を出力するものである。本実施形態では、ＸＯＲ部１３は、図２に示すように、入力された制御信号１５および遅延信号１６のいずれか一方のみが「１」（オン）になった場合に「１」（オン）になるＸＯＲ出力信号１７を第１出力素子１４およびＭＰＵ１１に対して出力する。つまり、ＸＯＲ部１３は、制御信号１５および遅延信号１６の排他的論理和を出力するものである。したがって、ＭＰＵ１１が正常に動作して制御信号出力部１１ａから入力される制御信号１５が所定周期の「１」と「０」とを繰り返している間、ＸＯＲ部１３から出力されるＸＯＲ出力信号１７は、図２に示すように、常に「１」となる。
【００１６】
実際の信号出力回路１０では、ＸＯＲ部１３に入力される制御信号１５および遅延信号１６の入力に微小なずれが生じることがあるため、制御信号１５および遅延信号１６の入力の微小なずれを許容する回路等を用いても良い。これにより、制御信号１５のアナログ的な変動を許容して異常を検知することができる。ここで、微小なずれとは、制御信号１５および遅延信号１６がオンする所定周期とは異なる周期でオンする信号（雑音信号）などである。具体的には、信号出力回路１０は、制御信号出力部１１ａとＸＯＲ部１３との間および遅延部１２とＸＯＲ部１３との間にＬＰＦ（Low  Pass  Filter）（フィルタ）を設けて、制御信号１５および遅延信号１６がオンする所定周期よりも短い周期（高い周波数）でオンとオフを繰り返す信号を取り除くことにより、微小なずれを許容しても良い。または、信号出力回路１０は、ＸＯＲ部１３に対して、制御信号１５または遅延信号１６がオンするタイミングに同期するクロック信号を入力する。そして、ＸＯＲ部１３が、入力されたクロック信号に同期して、制御信号１５および遅延信号１６のいずれか一方のみがオンしたか否かを判断してＸＯＲ出力信号１７を出力しても良い。
【００１７】
なお、本実施形態では、ＸＯＲ部１３から出力されたＸＯＲ出力信号１７は、ＭＰＵ１１にも入力される。そして、ＭＰＵ１１は、制御信号出力部１１ａから制御信号１５が出力されている間に、ＸＯＲ部１３から出力されたＸＯＲ出力信号１７が「０」（オフ）となった場合に、自身に異常が発生したと判断して、制御信号出力部１１ａからの制御信号１５の出力を停止する。
【００１８】
第１出力素子１４は、ＸＯＲ部１３から出力されたＸＯＲ出力信号１７がオンした場合にオンして、外部電源２０からの電圧を制御対象機器３０に印加する制御出力信号１８を出力するものである。本実施形態では、第１出力素子１４は、ＦＥＴのようなトランジスタやフォトカプラ等であり、ゲート端子がＸＯＲ部１３に接続され、ソース端子が外部電源２０に接続され、ドレイン端子が制御対象機器３０に接続される。そして、第１出力素子１４は、図２に示すように、ゲート端子に入力されたＸＯＲ出力信号１７が「１」（オン）になると、外部電源２０からソース端子に印加された電圧である制御出力信号１８（「１」）を、ドレイン端子から制御対象機器３０へと出力する。
【００１９】
なお、制御対象機器３０は、制御出力信号１８が「１」（オン）になっている場合（つまり、外部電源２０からの電圧が印加されている場合）、グランド端子４０に出力する制御グランド信号１９を「１」（オン）とする。
【００２０】
次に、図２および図３を用いて、信号出力回路１０が備える各部から出力される信号の出力例について説明する。図３は、ＭＰＵにおいて異常が発生した場合に信号出力回路の各部から出力される信号の出力例を示す図である。
【００２１】
図２に示すように、ＭＰＵ１１が正常に動作している場合、制御信号出力部１１ａから出力される制御信号１５は、所定周期で「１」と「０」とを交互に繰り返す信号となり、遅延部１２から出力される遅延信号１６も、制御信号１５から半周期（遅延時間）遅れて、所定周期で「１」と「０」とを繰り返す信号となる。そのため、ＸＯＲ部１３から出力されるＸＯＲ出力信号１７は、図２に示すように、常に「１」となる。ここで、ＸＯＲ出力信号１７が「１」となっている場合、第１出力素子１４のゲート端子に電圧が印加されるので、図２に示すように、外部電源２０からの電圧である制御出力信号１８も「１」となりかつ制御対象機器３０からグランド端子４０に向けて出力される制御グランド信号１９も「１」となる。これにより、ＭＰＵ１１が正常な場合には、外部電源２０からの電圧が制御対象機器３０に対して印加されることで、制御対象機器３０を動作または動作許可させることができる。
【００２２】
一方、ＭＰＵ１１に異常が発生して制御信号出力部１１ａから出力される制御信号１５が所定周期で「１」と「０」とを繰り返さなくなると（例えば、図３に示すように、制御信号１５が所定周期で「１」と「０」とを繰り返さずに常に「１」となった場合）、遅延部１２から出力される遅延信号１６も常に「１」となる。そのため、ＸＯＲ部１３から出力されるＸＯＲ出力信号１７は、制御信号１５および遅延信号１６がともに「１」となっているために、図３に示すように、「０」となる。ＸＯＲ出力信号１７が「０」になると、第１出力素子１４のゲート端子に電圧が印加されなくなるため、図３に示すように、外部電源２０からの電圧である制御出力信号１８も「０」となりかつ制御対象機器３０からグランド端子４０に向けて出力される制御グランド信号１９も「０」となる。これにより、ＭＰＵ１１に異常が発生して制御信号出力部１１ａから正常な制御信号１５が出力できなくなった場合に、制御対象機器３０の動作を停止することが可能になる。
【００２３】
このように、第１の実施形態の信号出力回路１０によれば、所定周期でオンとオフとを繰り返す制御信号１５を出力する制御信号出力部１１ａを有するＭＰＵ１１（制御部）と、所定周期でオンとオフとを繰り返す信号であって、制御信号１５がオンしてから、所定周期の１／２周期に当該所定周期の整数倍を加えた時間遅れてオンする遅延信号１６を出力する遅延部１２と、制御信号１５および遅延信号１６のいずれか一方のみがオンした場合にオンするＸＯＲ出力信号１７を出力するＸＯＲ部１３と、ＸＯＲ出力信号１７がオンした場合にオンして、外部電源２０からの電圧を制御対象機器３０に印加する制御出力信号１８を出力する第１出力素子１４と、を備えることにより、単一のＭＰＵ１１から出力された制御信号１５を用いて、ＭＰＵ１１に異常が発生した場合における制御対象機器３０の動作の停止を行うことができるので、信号出力回路１０のコストを削減できかつＭＰＵ１１の実装面積を小さくすることができる。
【００２４】
（第２の実施形態）
本実施形態は、第１出力素子に異常が発生した場合に制御対象機器の動作の停止を行う例である。なお、以下の説明では、第１の実施形態と同様の構成については同一の符号を付して説明を省略し、第１の実施形態と異なる構成について説明する。
【００２５】
図４は、第２の実施形態にかかる信号出力回路の構成を示すブロック図である。図５は、信号出力回路が備える各部から出力される各種信号の一例を示す図である。本実施形態にかかる信号出力回路４００は、ＭＰＵ１１、遅延部１２、ＸＯＲ部１３、第１出力素子１４、異常検知部２１、および第２出力素子２２を備えている。
【００２６】
異常検知部２１は、ＸＯＲ部１３から出力されたＸＯＲ出力信号１７および第１出力素子１４から出力された制御出力信号１８が入力され、ＸＯＲ出力信号１７がオンしかつ制御出力信号１８がオンした場合にオンする異常検知信号２３を出力するものである。本実施形態では、異常検知部２１は、ＦＰＧＡ（Field-Programmable  Gate  Array）や論理回路（ＡＮＤ回路）等であり、ＸＯＲ出力信号１７が「１」でありかつ制御出力信号１８が「１」である場合に、ＭＰＵ１１および第１出力素子１４ともに異常が発生していないと判断して、図５に示すように、異常検知信号２３を「１」（オン）にしてＭＰＵ１１および第２出力素子２２に出力する。
【００２７】
一方、異常検知部２１は、ＸＯＲ出力信号１７および制御出力信号１８のうち少なくともいずれか一方がオフした場合に、異常検知信号２３をオフする。本実施形態では、異常検知部２１は、ＸＯＲ出力信号１７および制御出力信号１８のうち少なくともいずれか一方が「０」（オフ）である場合に、異常検知信号２３を「０」（オフ）にする。より具体的には、異常検知部２１は、ＸＯＲ出力信号１７が「１」であるが、制御出力信号１８が「０」である場合に、第１出力素子１４に異常が発生したと判断して、異常検知信号２３を「０」（オフ）にしてＭＰＵ１１および第２出力素子２２に出力する。また、異常検知部２１は、ＸＯＲ出力信号１７が「０」である場合、ＭＰＵ１１に異常が発生したと判断して、異常検知信号２３を「０」（オフ）にしてＭＰＵ１１および第２出力素子２２に出力する。
【００２８】
本実施形態では、ＭＰＵ１１は、ＸＯＲ部１３から入力されたＸＯＲ出力信号１７が「１」であるにも関わらず、異常検知部２１から入力された異常検知信号２３が「０」である場合、第１出力素子１４に異常が発生したと判断して、制御信号出力部１１ａからの制御信号１５の出力を停止する。よって、ＭＰＵ１１は、制御信号出力部１１ａから制御信号１５を出力している間に、ＸＯＲ出力信号１７または異常検知信号２３が「０」（オフ）となった場合、制御信号１５の出力を停止する。また、本実施形態では、ＭＰＵ１１は、異常検知部２１から「０」を示す異常検知信号２３が入力されてから所定時間経過した後、第１出力素子１４の異常が解消されたと判断して、解除信号を入力する外部機器としても機能するものとする。
【００２９】
なお、異常検知部２１は、異常検知信号２３を「０」（オフ）にした場合に、ＭＰＵ１１から解除信号が入力されるまで異常検知信号２３を「０」（オフ）にし続けるラッチ機構を備えていても良い。これにより、制御信号１５の異常を直ちに検知することができる。また、異常検知部２１は、制御出力信号１８およびＸＯＲ出力信号１７が「０」（オフ）となった回数をカウントするカウント機構を備え、当該カウント機構によりカウントされた回数が所定回数に達した場合に、ＭＰＵ１１から解除信号が入力されるまで異常検知信号２３を「０」（オフ）するようにしても良い。これにより、制御信号１５の異常を柔軟に検知することができる。
【００３０】
第２出力素子２２は、異常検知部２１から出力された異常検知信号２３がオンした場合に、制御対象機器３０から出力された電圧である制御グランド信号１９をグランド端子４０に出力するものである。また、第２出力素子２２は、異常検知信号２３がオフした場合に、制御グランド信号１９のグランド端子４０への出力を停止する。本実施形態では、第２出力素子２２は、ＦＥＴのようなトランジスタやフォトカプラ等であり、ゲート端子が異常検知部２１に接続され、ソース端子が制御対象機器３０に接続され、ドレイン端子がグランド端子４０に接続されている。そして、第２出力素子２２は、ゲート端子に入力された異常検知信号２３が「１」（オン）になると、図５に示すように、制御対象機器３０からソース端子に印加された電圧である制御グランド信号１９を、ドレイン端子からグランド端子４０へと出力する。一方、第２出力素子２２は、ゲート端子に入力される異常検知信号２３が「０」（オフ）になると、制御グランド信号１９のグランド端子４０への出力を停止する。
【００３１】
次に、図６を用いて、ＭＰＵ１１において異常が発生した場合に信号出力回路４００の各部から出力される信号の出力例について説明する。図６は、ＭＰＵにおいて異常が発生した場合に信号出力回路の各部から出力される信号の出力例を示す図である。
【００３２】
ＭＰＵ１１に異常が発生して制御信号出力部１１ａから出力される制御信号１５が所定周期で「１」と「０」とを繰り返さなくなると、遅延部１２から出力される遅延信号１６も常に「１」となる。そのため、ＸＯＲ部１３から出力されるＸＯＲ出力信号１７は、制御信号１５および遅延信号１６がともに「１」となっているため、図６に示すように、「０」となる。ＸＯＲ出力信号１７が「０」になると、第１出力素子１４のゲート端子に電圧が印加されなくなるため、図６に示すように、外部電源２０からの電圧である制御出力信号１８も「０」となり、かつ制御対象機器３０からグランド端子４０に向けて出力される制御グランド信号１９も「０」となる。さらに、ＸＯＲ出力信号１７および制御出力信号１８が「０」となると、異常検知部２１は、異常検知信号２３を「０」にする。
【００３３】
なお、第１出力素子１４において異常が発生した場合、ＸＯＲ部１３から出力されるＸＯＲ出力信号１７が「１」となり、第１出力素子１４から出力される制御出力信号１８が「０」となる。この場合も、異常検知部２１は、異常検知信号２３を「０」とする。異常検知部２１から出力される異常検知信号２３が「０」である場合、第２出力素子２２のゲート端子に電圧が印加されないため、制御対象機器３０から出力された制御グランド信号１９がグランド端子４０に向けて出力されず、制御対象機器３０の動作が停止する。
【００３４】
このように、第２の実施形態の信号出力回路４００によれば、ＸＯＲ部１３から出力されたＸＯＲ出力信号１７がオンしかつ第１出力素子１４から出力された制御出力信号１８がオンした場合にオンする異常検知信号２３を出力する異常検知部２１と、異常検知信号がオンした場合に、制御対象機器３０から出力された制御グランド信号１９をグランド端子４０に出力する第２出力素子２２を備えることにより、第１出力素子１４に異常が発生した場合も制御対象機器３０の動作の停止を行うことができるので、ＭＰＵ１１や外部電源２０を停止させ安全状態にすることができる。
【００３５】
（第３の実施形態）
本実施形態では、ＭＰＵが、制御信号出力部に加えて、遅延部を有する例である。なお、以下の説明では、第１，２の実施形態と同様の構成については同一の符号を付して説明を省略し、第１，２の実施形態と異なる構成について説明を行う。
【００３６】
図７は、第３の実施形態にかかる信号出力回路の構成を示すブロック図である。本実施形態にかかる信号出力回路７００は、ＭＰＵ７０１、ＸＯＲ部１３、第１出力素子１４、異常検知部２１、および第２出力素子２２を備えている。
【００３７】
ＭＰＵ７０１は、制御信号出力部１１ａに加えて、遅延部７０１ａおよび割込部７０１ｂを有している。本実施形態では、ＭＰＵ７０１は、ＲＯＭ（Read  Only  Memory）等の記憶媒体に記憶されたソフトウェアを実行することにより遅延部７０１ａおよび割込部７０１ｂを実現するものとする。
【００３８】
割込部７０１ｂは、所定周期で割り込みを行うものであって、制御信号出力部１１ａから出力される制御信号１５が「１」（オン）となってから、所定時間の半周期（遅延時間）遅れて割り込みを行う。なお、制御信号１５が「１」となってから、割り込みを行うまでの時間は、ソフトウェアにより任意に設定されるものとする。
【００３９】
遅延部７０１ａは、割込部７０１ｂによる割り込みが行われた際に「１」（オン）となる遅延信号１６を出力するものである。これにより、遅延部７０１ａは、制御信号１５がオンしてから、所定周期の半周期（遅延時間）遅れてオンする遅延信号１６を出力するものとする。
【００４０】
次に、ＭＰＵ７０１において異常が発生した場合に信号出力回路７００の各部から出力される信号の出力例について説明する。図８は、ＭＰＵにおいて異常が発生した場合に信号出力回路の各部から出力される信号の出力例を示す図である。
【００４１】
本実施形態では、ＭＰＵ７０１が遅延部７０１ａを備えているため、ＭＰＵ１１において異常が発生すると、遅延部７０１から出力される遅延信号１６にも異常が発生する場合がある。ＭＰＵ７０１に異常が発生して遅延部７０１ａから正常な遅延信号１６を出力できなくなると（例えば、図８に示すように、遅延部７０１ａから出力される遅延信号１６が所定周期で「１」と「０」とを繰り返さなくなった場合）、ＸＯＲ部１３は、図８に示すように、「１」と「０」とを不規則に繰り返すＸＯＲ出力信号１７も出力する。この場合、ＭＰＵ７０１には、制御信号出力部１１ａから制御信号１５を出力しているにも関わらず、「０」を示すＸＯＲ出力信号１７が入力されるので、自身に異常が発生したと判断して、制御信号出力部１１ａからの制御信号１５の出力および遅延部７０１ａによる遅延信号１６の出力を停止させる。これにより、ＸＯＲ部１３から出力されるＸＯＲ出力信号１７が「０」となるので、第１出力素子１４のゲート端子に電圧が印加されなくなり、図８に示すように、外部電源２０からの電圧である制御出力信号１８も「０」となりかつ制御対象機器３０からグランド端子４０に向けて出力される制御グランド信号１９も「０」となる。さらに、異常検知部２１は、ＸＯＲ部１３から出力されたＸＯＲ出力信号１７が「０」を示した場合、ラッチ機構により異常検知信号２３を「０」にし続ける。これにより、第２出力素子２２のゲート端子に電圧が印加されなくなり、図８に示すように、制御対象機器３０からグランド端子４０に向けて出力される制御グランド信号１９も「０」となる。
【００４２】
このように、第３の実施形態の信号出力回路７００によれば、ＭＰＵ７０１が、制御信号出力部１１ａおよび遅延部７０１ａを有することにより、ＭＰＵ７０１の外部に遅延回路を設けることなく、ＭＰＵ７０１の割込部７０１ｂおよび遅延部７０１ａに異常が発生した場合における制御対象機器３０の動作の停止を行うことができる。
【００４３】
（第３の実施形態の変形例）
本変形例は、ＭＰＵが、所定周期でクロック信号を出力する定周期制御部、およびクロック信号の出力に同期してオンする遅延信号を出力する遅延部を備える例である。なお、以下の説明では、第３の実施形態と同様の構成については同一の符号を付して説明を省略し、第３の実施形態と異なる構成についてのみ説明を行う。
【００４４】
図９は、本変形例にかかる信号出力回路の構成を示すブロック図である。本変形例にかかる信号出力回路９００は、ＭＰＵ９０１、ＸＯＲ部１３、第１出力素子１４、異常検知部２１、および第２出力素子２２を備えている。
【００４５】
ＭＰＵ９０１は、制御信号出力部１１ａに加えて、遅延部９０１ａおよび定周期制御部９０１ｂを有している。本変形例では、ＭＰＵ９０１は、ＲＯＭ等の記憶媒体に記憶されたソフトウェアを実行することにより制御信号出力部１１ａ、遅延部９０１ａ、および定周期制御部９０１ｂを実現するものとする。
【００４６】
定周期制御部９０１ｂは、所定周期でクロック信号を出力するものである。本変形例では、定周期制御部９０１ｂは、制御信号出力部１１ａから出力された制御信号１５が「１」（オン）になってから、遅延時間遅れてクロック信号を出力するものとする。
【００４７】
遅延部９０１ａは、定周期制御部９０１ｂからのクロック信号の出力に同期してオンする遅延信号１６を出力するものである。これにより、遅延部９０１ａは、制御信号１５が「１」（オン）となってから、所定周期の１／２周期（半周期）に当該所定周期の整数倍を加えた遅延時間遅れてオンする遅延信号１６を出力する。
【００４８】
このように、本変形例の信号出力回路９００によれば、ＭＰＵ９０１が、所定周期でクロック信号を出力する定周期制御部９０１ｂ、クロック信号の出力に同期してオンする遅延信号１６を出力する遅延部９０１ａを備えることにより、ＭＰＵ７０１の外部に遅延回路を設けることなく、ＭＰＵ９０１の定周期制御部９０１ｂおよび遅延部９０１ａに異常が発生した場合における制御対象機器３０の動作の停止を行うことができる。
【００４９】
（第４の実施形態）
本実施形態では、遅延部、ＸＯＲ部、および異常検知部を有する第２制御部を信号出力回路が備える例である。なお、以下の説明では、第２の実施形態と同様の構成については同一の符号を付して説明を省略し、第２の実施形態と異なる構成について説明する。
【００５０】
図１０は、第４の実施形態にかかる信号出力回路の構成を示すブロック図である。本実施形態にかかる信号出力回路１０００は、制御部としてのＭＰＵ１１、第２制御部１００１、第１出力素子１４、および第２出力素子２２を備えている。
【００５１】
第２制御部１００１は、遅延部１２、ＸＯＲ部１３、および異常検知部２１を有している。本実施形態では、第２制御部１００１は、ＦＰＧＡ等の単一の集積回路により構成され、ＲＯＭ等の記憶媒体に記憶されたプログラムを実行することにより、遅延部１２、ＸＯＲ部１３、および異常検知部２１を実現するものとする。遅延部１２、ＸＯＲ部１３、および異常検知部２１を単一の集積回路により実現した場合でも、ＭＰＵ１１の内部短絡や開放などによる異常が発生した場合における制御対象機器３０の動作の停止を行うことができる。なお、第２制御部１００１は、遅延部１２、ＸＯＲ部１３、および異常検知部２１に加えて、汎用的な機能を持つことも可能である。
【００５２】
このように、第４の実施形態の信号出力回路１０００によれば、遅延部１２、ＸＯＲ部１３、および異常検知部２１を有する第２制御部１００１を備えることにより、遅延部１２、ＸＯＲ部１３、および異常検知部２１を実現する回路を別々に設ける必要がなくなるので、小さい実装面積で、ＭＰＵ１１において異常が発生した場合における制御対象機器３０の動作の停止を行うことができる。
【００５３】
以上説明したとおり、第１から第４の実施形態によれば、信号出力回路のコストを削減できかつＭＰＵの実装面積を小さくすることができる。
【００５４】
なお、本実施形態の信号出力回路で実行されるプログラムは、ＲＯＭ等に予め組み込まれて提供されるが、これに限定するものではなく、本実施形態の信号出力回路で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Digital  Versatile  Disk）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
【００５５】
さらに、本実施形態の信号出力回路で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の信号出力回路で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
【００５６】
本実施形態の信号出力回路で実行されるプログラムは、上述した各部（制御信号出力部１１ａ、遅延部１２，７０１ａ，９０１ａ、ＸＯＲ部１３、異常検知部２１、割込部７０１ｂ、定周期制御部９０１ｂなど）を含むモジュール構成となっており、実際のハードウェアとしてはＭＰＵやＦＰＧＡ等（プロセッサ）が上記ＲＯＭからプログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、制御信号出力部１１ａ、遅延部１２，７０１ａ，９０１ａ、ＸＯＲ部１３、異常検知部２１、割込部７０１ｂ、定周期制御部９０１ｂなどが主記憶装置上に生成されるようになっている。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１０，４００，７００，９００，１０００  信号出力回路
１１，７０１，９０１  ＭＰＵ
１１ａ  制御信号出力部
１２，７０１ａ，９０１ａ  遅延部
１３  ＸＯＲ部
１４  第１出力素子
１５  制御信号
１６  遅延信号
１７  ＸＯＲ出力信号
１８  制御出力信号
１９  制御グランド信号
２０  外部電源
２１  異常検知部
２２  第２出力素子
２３  異常検知信号
３０  制御対象機器
４０  グランド端子
７０１ｂ  割込部
９０１ｂ  定周期制御部
１００１  第２制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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