(57)【要約】【課題】電源電流のリプルを低減できる、モータ駆動装置を提供すること。【解決手段】モータ駆動装置７０が、共通のバッテリ４０からモータ３０のステータコイルＭ１，Ｍ２に電流をそれぞれ供給する２つのインバータ部１０，２０と、インバータ部１０がステータコイルＭ１に電流を供給するタイミングとインバータ部２０がステータコイルＭ２に電流を供給するタイミングとを互いにずらす制御部５０とを備えていること。制御部５０は、インバータ部２０のスイッチング素子Ｑ７〜Ｑ１２をオン／オフさせる駆動信号を、インバータ部１０のスイッチング素子Ｑ１〜Ｑ６をオン／オフさせる駆動信号よりも遅延させる。【選択図】図１
2013090504.tif 000002
【特許請求の範囲】
【請求項１】
共通の電源からモータに電流を供給する複数のインバータ部と、
前記複数のインバータ部の電流供給タイミングを互いにずらす制御部とを備える、モータ駆動装置。
【請求項２】
前記制御部は、前記複数のインバータ部を構成する一部のインバータ部の駆動信号を、前記一部のインバータ部とは別のインバータ部の駆動信号よりも遅延させる、請求項１に記載のモータ駆動装置。
【請求項３】
前記制御部は、
前記複数のインバータ部間で共通の制御信号を出力する制御信号出力部と、
前記一部のインバータ部の駆動信号を前記別のインバータ部の駆動信号よりも遅延させるための遅延信号を出力する遅延信号出力部と、
前記制御信号に従って、前記別のインバータ部の駆動信号を出力する第１の駆動信号出力部と、
前記制御信号と前記遅延信号に従って、前記一部のインバータ部の駆動信号を出力する第２の駆動信号出力部とを有する、請求項２に記載のモータ駆動装置。
【請求項４】
前記第２の駆動信号出力部は、前記制御信号を前記遅延信号により遅延させることによって、前記一部のインバータ部の駆動信号を出力する、請求項３に記載のモータ駆動装置。
【請求項５】
前記第２の駆動信号出力部は、
前記制御信号の立ち上がりエッジに対して前記遅延信号に応じて遅延した第１のパルスを出力する第１のパルス出力部と、
前記制御信号の立ち下がりエッジに対して前記遅延信号に応じて遅延した第２のパルスを出力する第２のパルス出力部と、
前記第１のパルスと前記第２のパルスに応じて、前記一部のインバータ部の駆動信号を出力するフリップフロップ部とを有する、請求項４に記載のモータ駆動装置。
【請求項６】
前記一部のインバータ部の駆動信号の遅延時間は、前記遅延信号のパルス幅に応じて変化する、請求項３から５のいずれか一項に記載のモータ駆動装置。
【請求項７】
前記モータは、ドライバーのステアリング操作をアシストするトルクを発生させる、請求項１から６のいずれか一項に記載のモータ駆動装置。
【請求項８】
前記モータと、請求項１から７のいずれか一項に記載のモータ駆動装置とを備える、制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータに電流を供給する複数のインバータ部を備えるモータ駆動装置及びそれを備える制御システムに関する。
【背景技術】
【０００２】
従来技術として、モータを駆動する第１巻線組へ電流を供給する第１インバータ部と、そのモータを駆動する第２巻線組へ電流を供給する第２インバータ部とを備えるモータ駆動装置が知られている（例えば、特許文献１を参照）。このモータ駆動装置は、第１巻線組への電流供給と第２巻線組への電流供給とがほぼ同時に開始するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１４２７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、巻線組に電流を供給するタイミングが第１インバータ部と第２インバータ部で同じ上述の従来技術では、電源から２つのインバータ部への電流の引き込みが同じタイミングで発生するので、その引き込み時の電流ピークが大きくなる。そのため、インバータ部が１系統の場合と同様に、電源電流のリプルが大きくなる場合がある。また、電源電流のリプルを抑制するために、例えば大型のＬＣフィルタ等を用いると、設置スペースやコストの点で問題がある。
【０００５】
そこで、本発明は、電源電流のリプルを低減できる、モータ駆動装置及びそれを備える制御システムの提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係るモータ駆動装置は、
共通の電源からモータに電流を供給する複数のインバータ部と、
前記複数のインバータ部の電流供給タイミングを互いにずらす制御部とを備えることを特徴とするものである。
【０００７】
また、上記目的を達成するため、本発明に係る制御システムは、モータと、本発明に係るモータ駆動装置とを備えることを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、電源電流のリプルを低減できる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る制御システムの一実施形態である電動パワーステアリング装置１００の構成図である。
【図２】制御部５０によって周期Ｔでスイッチング駆動されるハイサイドのスイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１のオン／オフ波形である
【図３】制御部５０の第１の構成例である制御回路５０Ａを有する電動パワーステアリング装置の構成図である。
【図４】制御部５０の第２の構成例である制御回路５０Ｂを有する電動パワーステアリング装置の構成図である。
【図５】プリドライバ５４のブロック図である。
【図６】遅延部６０の第１の構成例である遅延回路６０Ａのブロック図である。
【図７】遅延回路６０Ａの各部の動作波形である。
【図８】遅延部６０の第２の構成例である遅延回路６０Ｂのブロック図である。
【図９】遅延部６０の第３の構成例である遅延回路６０Ｃのブロック図である。
【図１０】遅延部６０の第４の構成例である遅延回路６０Ｄのブロック図である。
【図１１】モータ駆動装置７０の動作を模擬した回路モデルである。
【図１２】Ｉ１とＩ２を同相で駆動した場合（波形ａ）と、Ｉ１に対して２５μｓだけＩ２を遅らせた場合（波形ｂ）の、ＩＢのシミュレーション結果である。
【図１３】Ｉ１とＩ２を同相で駆動した場合（波形ｃ）と、Ｉ１に対して２５μｓだけＩ２を遅らせ且つインダクタＬのインダクタンスを１／４にした場合（波形ｄ）の、ＩＢのシミュレーション結果である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明を実施するための形態の説明を行う。
【００１１】
図１は、本発明に係る制御システムの一実施形態である電動パワーステアリング装置１００の構成図である。電動パワーステアリング装置１００は、モータ３０と、モータ３０を駆動するモータ駆動装置７０とを備えた車両用モータ制御システムである。電動パワーステアリング装置１００は、モータ３０の回転によって発生したアシストトルクを、車輪とステアリングホールとの間のステアリング操作伝達機構（例えば、ステアリングシャフトやラックバーなど）にギヤを介して伝達する。電動パワーステアリング装置１００によれば、ドライバーのステアリング操作をアシストできる。
【００１２】
モータ３０は、フェールセーフ対応のため、ステータコイルが複数の系統に分割されたブラシレスモータである。つまり、どのステータコイルを通電しても、モータ３０にアシストトルクを発生させることができるため、例えば１系統が故障しても、ステアリング操作に影響が及ばないようにできる。図１には、モータ３０が、２系統のステータコイルＭ１，Ｍ２を有していることが示されている。ステータコイルＭ１，Ｍ２は、いずれも、３相巻線である。
【００１３】
モータ駆動装置７０は、並列接続された２つのインバータ部１０，２０と、インバータ部１０，２０の動作を制御する制御部５０と、インダクタＬとコンデンサＣ１から構成された第１のＬＣフィルタと、インダクタＬとコンデンサＣ２から構成された第２のＬＣフィルタとを備えている。
【００１４】
インバータ部１０，２０は、バッテリ４０からモータ３０に電流を供給する。バッテリ４０は、インバータ部１０，２０に共通の電源である。インバータ部１０は、バッテリ４０からモータ３０のステータコイルＭ１に電流を供給し、インバータ部２０は、バッテリ４０からモータ３０のステータコイルＭ２に電流を供給する。インバータ部１０は、制御部５０によってスイッチング駆動されるスイッチング素子Ｑ１〜Ｑ６を有するブリッジ回路を備え、インバータ部２０は、制御部５０によってスイッチング駆動されるスイッチング素子Ｑ７〜Ｑ１２を有するブリッジ回路を備える。スイッチング素子Ｑ１〜Ｑ１２の具体例として、パワーＭＯＳＦＥＴ，ＩＧＢＴなどの半導体素子が挙げられる。
【００１５】
周知の通り、スイッチング素子Ｑ１〜Ｑ６のスイッチング動作によって３相交流電流が生成され、その３相交流電流がステータコイルＭ１に流れることによって、モータ３０が回転する。同様に、スイッチング素子Ｑ７〜Ｑ１２のスイッチング動作によって３相交流電流が生成され、その３相交流電流がステータコイルＭ２に流れることによって、モータ３０が回転する。モータ３０の回転によって、ドライバーのステアリング操作をアシストするトルクが発生する。
【００１６】
第１のＬＣフィルタは、バッテリ４０とインバータ部１０との間に挿入されるように、インバータ部１０の電源入力部に接続され、第２のＬＣフィルタは、バッテリ４０とインバータ部２０との間に挿入されるように、インバータ部２０の電源入力部に接続されている。第１のＬＣフィルタと第２のＬＣフィルタで共用されるインダクタＬは、バッテリ４０に直列に接続されるように電源経路に挿入されている。インダクタＬは、第１のＬＣフィルタと第２のＬＣフィルタで別々に設けられていてもよい。コンデンサＣ１，Ｃ２は、バッテリ４０に並列に接続されるように、正負の電源経路間に挿入されている。
【００１７】
第１のＬＣフィルタによって、バッテリ４０とインバータ部１０との間に流れる電源電流のリプルが抑制され、第２のＬＣフィルタによって、バッテリ４０とインバータ部２０との間に流れる電源電流のリプルが抑制される。電源電流のリプルが抑制されることにより、ラジオノイズを低減できる。
【００１８】
制御部５０は、インバータ部１０，２０それぞれがモータ３０に電流を供給するタイミングが互いにずれるように、スイッチング素子Ｑ１〜Ｑ１２のオン／オフのタイミングを制御する駆動信号を、スイッチング素子Ｑ１〜Ｑ１２の各ゲートに出力する。
【００１９】
制御部５０は、インバータ部１０のＵ相のスイッチング素子Ｑ１，Ｑ２のオン／オフのタイミングと、インバータ部２０のＵ相のスイッチング素子Ｑ７，Ｑ８のオン／オフのタイミングとを互いにずらす。また、制御部５０は、インバータ部１０のＶ相のスイッチング素子Ｑ３，Ｑ４のオン／オフのタイミングと、インバータ部２０のＶ相のスイッチング素子Ｑ９，Ｑ１０のオン／オフのタイミングとを互いにずらす。また、制御部５０は、インバータ部１０のＷ相のスイッチング素子Ｑ５，Ｑ６のオン／オフのタイミングと、インバータ部２０のＷ相のスイッチング素子Ｑ１１，Ｑ１２のオン／オフのタイミングとを互いにずらす。
【００２０】
図２は、制御部５０によって周期Ｔでスイッチング駆動されるハイサイドのスイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１のオン／オフ波形である。ローサイドのスイッチング素子Ｑ２，Ｑ４，Ｑ６，Ｑ８，Ｑ１０，Ｑ１２のオン／オフ波形は、それぞれに対応するハイサイドのスイッチング素子のオン／オフ波形にデッドタイムが付与された波形であるので、図２では省略する。
【００２１】
制御部５０は、インバータ部２０の各相のスイッチング素子Ｑ７〜Ｑ１２のオン／オフタイミングを、インバータ部１０の各相のスイッチング素子Ｑ１〜Ｑ６のオン／オフタイミングに対して遅延時間Ｔｄ遅延させている。スイッチング素子Ｑ１〜Ｑ１２それぞれのオンタイミングが互いにずれていることが好ましく、スイッチング素子Ｑ１〜Ｑ１２それぞれのオフタイミングが互いにずれていることが好ましい。また、スイッチング素子Ｑ１〜Ｑ１２それぞれのオンタイミングとオフタイミングが互いにずれていることが更に好ましい。このように、インバータ部１０，２０の電流供給タイミングを互いにずらすことによって、バッテリ４０からインバータ部１０，２０それぞれに引き込まれる電源電流を分散させることが可能なため、例えば大型のＬＣフィルタを用いなくても、その電源電流のリプルを低減できる。
【００２２】
次に、制御部５０の構成例について説明する。
【００２３】
図３は、制御部５０の第１の構成例である制御回路５０Ａを有する電動パワーステアリング装置の構成図である。制御回路５０Ａは、ＣＰＵ５３と、プリドライバ５１と、プリドライバ５２とを備えている。プリドライバ５１は、ＣＰＵ５３から供給される第１の制御信号に従ってインバータ部１０を駆動する信号を出力する集積回路である。プリドライバ５２は、ＣＰＵ５３から供給される第２の制御信号に従ってインバータ部２０を駆動する信号を出力する集積回路である。第１の制御信号及び第２の制御信号の具体例として、ＰＷＭ信号が挙げられる。
【００２４】
ＣＰＵ５３は、プリドライバ５１に供給する第１の制御信号を出力する第１の制御信号出力部と、プリドライバ５２に供給する第２の制御信号を出力する第２の制御信号出力部とを備える演算処理装置である。第１の制御信号出力部の６個の出力端子から、インバータ部１０のスイッチング素子Ｑ１〜Ｑ６をオン／オフするための６つの第１の制御信号が出力される。第２の制御信号出力部の６個の出力端子から、インバータ部２０のスイッチング素子Ｑ７〜Ｑ１２をオン／オフするための６つの第２の制御信号が出力される。
【００２５】
プリドライバ５１は、ＣＰＵ５３から供給される第１の制御信号に従って、インバータ部１０に供給する第１の駆動信号を出力する第１の駆動信号出力部である。プリドライバ５１は、インバータ部１０のスイッチング素子Ｑ１〜Ｑ６毎の第１の制御信号が入力される６個の入力端子と、スイッチング素子Ｑ１〜Ｑ６をオン／オフさせる第１の駆動信号が出力される１２個の出力端子とを備えている。
【００２６】
プリドライバ５２は、ＣＰＵ５３から供給される第２の制御信号に従って、インバータ部２０に供給する第２の駆動信号を出力する第２の駆動信号出力部である。プリドライバ５２は、インバータ部２０のスイッチング素子Ｑ７〜Ｑ１２毎の第２の制御信号が入力される６個の入力端子と、スイッチング素子Ｑ７〜Ｑ１２をオン／オフさせる第２の駆動信号が出力される１２個の出力端子とを備えている。
【００２７】
プリドライバ５１，５２において、入力端子ＵＨは、Ｕ相のハイサイドのスイッチング素子のオン／オフを制御する制御信号が入力され、入力端子ＵＬは、Ｕ相のローサイドのスイッチング素子のオン／オフを制御する制御信号が入力される。Ｖ相及びＷ相の他の入力端子についても同様である。
【００２８】
また、プリドライバ５１，５２において、出力端子ＵＨＧは、Ｕ相のハイサイドのスイッチング素子のゲートに接続され、出力端子ＵＨＳは、Ｕ相のハイサイドのスイッチング素子のソースに接続される。出力端子ＵＬＧは、Ｕ相のローサイドのスイッチング素子のゲートに接続され、出力端子ＵＬＳは、Ｕ相のローサイドのスイッチング素子のソースに接続される。Ｖ相及びＷ相の他の出力端子についても同様である。このようにゲートだけでなくソースも接続することによって、各スイッチング素子に流れる電流が大きくても、各スイッチング素子のオン／オフの誤動作を防止できる。
【００２９】
ＣＰＵ５３は、プリドライバ５２からインバータ部２０に出力される第２の駆動信号が、プリドライブ５１からインバータ部１０に出力される第１の駆動信号よりも遅延するように、プリドライバ５２に供給する第２の制御信号を、プリドライバ５１に供給する第１の制御信号よりも遅延させる。つまり、ＣＰＵ５３から供給される第１の制御信号と第２の制御信号が、予め互いにずれた通電パターンで出力される。このように、インバータ部１０，２０の電流供給タイミングを互いにずらすことによって、バッテリ４０からインバータ部１０，２０それぞれに引き込まれる電源電流を分散させることが可能なため、例えば大型のＬＣフィルタを用いなくても、その電源電流のリプルを低減できる。
【００３０】
図４は、制御部５０の第２の構成例である制御回路５０Ｂを有する電動パワーステアリング装置の構成図である。制御回路５０Ｂは、ＣＰＵ５５と、プリドライバ５１と、プリドライバ５４とを備えている。プリドライバ５１は、ＣＰＵ５５から供給される制御信号（以下、「制御信号dl_in」という）に従ってインバータ部１０を駆動する信号を出力する集積回路である。プリドライバ５４は、制御信号dl_in及びＣＰＵ５５から供給される遅延信号（以下、「delay信号」という）に従ってインバータ部２０を駆動する信号を出力する集積回路である。制御信号dl_inは、インバータ部１０を駆動するプリドライバ５１とインバータ部２０を駆動するプリドライバ５４との間で共用される共通の制御信号である。制御信号dl_inの具体例として、ＰＷＭ信号が挙げられる。
【００３１】
ＣＰＵ５５は、プリドライバ５１とプリドライバ５４の両方に供給する制御信号dl_inを出力する制御信号出力部と、プリドライバ５４のみに供給するdelay信号を出力する遅延信号出力部とを備える演算処理装置である。制御信号出力部の６個の出力端子から、インバータ部１０，２０のスイッチング素子Ｑ１〜Ｑ１２をオン／オフするための６つの制御信号dl_inが出力される。遅延信号出力部の１個の出力端子から、delay信号が出力される。delay信号は、プリドドライバ５４からインバータ部２０に供給される第２の駆動信号を、プリドライバ５１からインバータ部１０に供給される第１の駆動信号よりも遅延させるための信号である。
【００３２】
プリドライバ５１は、ＣＰＵ５５から供給される制御信号dl_inに従って、インバータ部１０に供給する第１の駆動信号を出力する第１の駆動信号出力部である。プリドライバ５１は、制御信号dl_inが入力される６個の入力端子と、スイッチング素子Ｑ１〜Ｑ６をオン／オフさせる第１の駆動信号が出力される１２個の出力端子とを備えている。
【００３３】
プリドライバ５４は、ＣＰＵ５５から供給される制御信号dl_in及びdelay信号に従って、インバータ部２０に供給する第２の駆動信号を出力する第２の駆動信号出力部である。プリドライバ５４は、制御信号dl_inが入力される６個の入力端子と、delay信号が入力される１個の入力端子と、スイッチング素子Ｑ７〜Ｑ１２をオン／オフさせる第２の駆動信号が出力される１２個の出力端子とを備えている。プリドライバ５４は、プリドライバ５４に入力された制御信号dl_inをdelay信号により遅延させることによって、インバータ１０を駆動する第１の駆動信号に比べて、そのdelay信号に対応する任意の時間だけ遅延した第２の駆動信号をインバータ部２０に出力する。
【００３４】
なお、プリドライバ５１，５４において、入力端子ＵＨや出力端子ＵＨＧ等と入出力される信号との関係は、上述と同様である。
【００３５】
このように、delay信号を用いることによって、インバータ部１０，２０を駆動するための制御信号（すなわち、制御信号dl_in）をインバータ部１０，２０間で共通化できる。その結果、ＣＰＵ５５において、インバータ部１０，２０を駆動するための制御信号を出力する端子数を削減することが可能となる。
【００３６】
図５は、プリドライバ５４のブロック図である。プリドライバ５４は、ＯＳＣ６１と、遅延部６０と、バッファ６２とを有する。ＯＳＣ６１は、一定のクロック信号ckを生成する発振回路である。遅延部６０は、delay信号及びクロック信号ckに従って、制御信号dl_inを遅延させた駆動信号dl_outを出力する位相遅れ回路である。バッファ６２は、駆動信号dl_outを、インバータ部２０のスイッチング素子Ｑ７〜Ｑ１２を駆動するための第２の駆動信号に変換して出力する増幅回路である。遅延部６０及びバッファ６２は、６つの制御信号dl_in毎に設けられている。なお、「＊＊Ｇ」は、インバータ部２０のスイッチング素子の各ゲートに接続される出力端子を表す。また、「＊＊Ｓ」は、インバータ部２０のスイッチング素子の各ソースに接続される出力端子を表す。
【００３７】
次に、遅延部６０の構成例について説明する。
【００３８】
図６は、遅延部６０の第１の構成例である遅延回路６０Ａのブロック図である。図７は、遅延回路６０Ａの各部の動作波形である。遅延回路６０Ａは、ＯＳＣ６１と、delayカウンタ６３と、データラッチ６４と、Ｈカウンタ６５と、Ｌカウンタ６６と、ＲＳフリップフロップ６７とを備えている。
【００３９】
delayカウンタ６３は、クロック信号ckに従って、delay信号の立ち上がりエッジから立ち下がりエッジまでのパルス幅（ハイレベルの時間）をカウントする。データラッチ６４は、delayカウンタ６３のカウント値が零に更新されるたびに、そのカウント値の最大値をラッチして出力する。
【００４０】
一方、Ｈカウンタ６５は、クロック信号ckに従って、制御信号dl_inの立ち上がりエッジからの経過時間をカウントする。Ｈカウンタ６５は、制御信号dl_inの立ち上がりエッジのタイミングから、データラッチ６４から出力されるラッチデータに対応する時間遅延したタイミングで、第１のパルスを出力する。また、Ｌカウンタ６６は、クロック信号ckに従って、制御信号dl_inの立ち下がりエッジからの経過時間をカウントする。Ｌカウンタ６５は、制御信号dl_inの立ち下がりエッジのタイミングから、データラッチ６４から出力されるラッチデータに対応する時間遅延したタイミングで、第２のパルスを出力する。
【００４１】
ＲＳフリップフロップ６７は、Ｈカウンタ６５の第１のパルスがセット端子Ｓに入力されることにより、駆動信号dl_outのレベルをハイレベルに設定し、Ｌカウンタ６６の第２のパルスがリセット端子Ｒに入力されることにより、駆動信号dl_outのレベルをローレベルに設定する。これにより、制御信号dl_inを、delay信号に対応する時間だけ遅延した駆動信号dl_outに変換して出力できる。
【００４２】
したがって、このように、ＣＰＵ５５が任意の遅延時間をdelay信号のパルス幅に置き換えて出力する構成をとることによって、インバータ部２０を駆動する信号にその任意の遅延時間だけ遅延をかけることが、比較的少ない回路で実現できる。その結果、そのような遅延回路をプリドライバ５４に容易に内蔵させることができる。
【００４３】
例えば、ＯＳＣ６１が、ＣＰＵ５５のクロックに比べて、発振周波数の精度や安定度の面で劣る場合であっても、本構成はＣＰＵ５５から常に送られるdelay信号によって校正する方式のため、性能上の問題は無い。ＯＳＣ６１のクロック信号ckの周波数が１０〜２０MＨzでばらついたり、温度ドリフトしたりしても、０．０５〜０．１μsの分解能で、遅延時間を設定できる。
【００４４】
図８は、遅延部６０の第２の構成例である遅延回路６０Ｂのブロック図である。遅延回路６０Ｂは、クロック信号ckがプリドライバ外部のＣＰＵから供給される構成である。このような構成によれば、遅延回路６０Ｂ又は遅延回路６０Ｂを内蔵するプリドライバから、発振回路を無くして小型化することができる。
【００４５】
図９は、遅延部６０の第３の構成例である遅延回路６０Ｃのブロック図である。遅延回路６０Ｃは、上述のdelayカウンタ及びデータラッチに代えて、同期通信回路６８を備えている。ＣＰＵは、インバータ部２０を駆動する信号を遅延させる時間に応じたシリアルデータsdataを、クロック信号sclkに同期してシリアル通信する。同期通信回路６８は、シリアルデータsdataをパラレルデータDoutに変換して、Ｈカウンタ６５及びＬカウンタ６６に出力する。このような構成によれば、遅延時間を変更するときのみ通信すれば、インバータ部２０の駆動信号をその遅延時間だけ遅延させることができる。
【００４６】
図１０は、遅延部６０の第４の構成例である遅延回路６０Ｄのブロック図である。遅延回路６０Ｄは、発振子６９を共振器として使用してクロック信号ckを生成するＯＳＣ６１を備えた構成である。発振子６９は、入力側のＸｉｎ端子と出力側のＸｏｕｔ端子を介して、遅延回路６０Ｄ又は遅延回路６０Ｄを内蔵するプリドライバに外付けされている。このように、クロック信号ckを生成するために、発振子を利用してもよい。
【００４７】
次に、電源電流のリプルの低減効果の実験結果について説明する。
【００４８】
図１１は、モータ駆動装置７０の動作を模擬した回路モデルである。ＩＢは、バッテリ４０に流れる電源電流に相当し、Ｉ１は、インバータ部１０に流れる電流に相当し、Ｉ２は、インバータ部２０に流れる電流に相当する。
【００４９】
図１２は、Ｉ１とＩ２を同相で駆動した場合（波形ａ）と、Ｉ１に対して２５μｓだけＩ２を遅らせた場合（波形ｂ）の、ＩＢのシミュレーション結果である。図１２に示されるように、波形ｂで示される電源電流ＩＢのリプルが、波形ａに比べて、１／４程度改善されている。
【００５０】
また、電源電流のリプルの許容値が同相駆動時の値程度でよければ、ＬＣフィルタを更に小型化・低コスト化できる。図１３は、Ｉ１とＩ２を同相で駆動した場合（波形ｃ）と、Ｉ１に対して２５μｓだけＩ２を遅らせ且つインダクタＬのインダクタンスを１／４にした場合（波形ｄ）の、ＩＢのシミュレーション結果である。インダクタンスが０．５μＨの波形ｄで示される電源電流ＩＢのリプルは、インダクタンスが２μＨの図１２の波形ｂの場合に比べて、若干大きくなるが、同相駆動の波形ｃの場合よりも小さい。このように、インバータ部１０，２０の電流供給タイミングを互いにずらすことによって、インダクタＬのインダクタンスを小さくしても、電源電流のリプルを小さくできる。
【００５１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００５２】
例えば、上述の実施例では、モータのステータコイルの数が２つのため、２つのインバータ部を備える例について説明した。しかしながら、モータのステータコイル毎に複数のインバータ部を有していればよいので、３つ以上のステータコイルを有するモータを駆動する場合、モータ駆動装置は、そのモータに内蔵されるステータコイルと同数のインバータ部を有していればよい。
【００５３】
また、本発明は、電動パワーステアリング装置以外の他のモータ制御システムに適用できる。
【符号の説明】
【００５４】
１０，２０  インバータ部
３０  モータ
４０  バッテリ
５０  制御部
５０Ａ，５０Ｂ  制御回路
５１，５２，５４  プリドライバ
５３，５５  ＣＰＵ
６０  遅延部
６０Ａ〜６０Ｄ  遅延回路
６１  ＯＳＣ（発振回路）
６２  バッファ
７０  モータ駆動装置
１００  電動パワーステアリング装置
Ｍ１，Ｍ２  ステータコイル
Ｑ１〜Ｑ１２  スイッチング素子
【図１】
2013090504.tif 000003
【図２】
2013090504.tif 000004
【図３】
2013090504.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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