(57)【要約】【課題】パワーゲーティング技術を用いる際の復帰動作を速くする。【解決手段】ＣＰＵ内に設けられる揮発性レジスタのうち、少なくともスタックポインタとプログラムカウンタのデータを不揮発性とする。例えば、演算論理部及びデコーダと信号を送受信するレジスタを有し、前記レジスタは、スタックポインタとプログラムカウンタを有し、前記スタックポインタ及び前記プログラムカウンタが不揮発性メモリにより構成されているＣＰＵが搭載されている半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
演算論理部及びデコーダと信号を送受信するレジスタを有し、
前記レジスタは、スタックポインタとプログラムカウンタを有し、
前記スタックポインタ及び前記プログラムカウンタが不揮発性メモリにより構成されているＣＰＵを有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記レジスタが、前記デコーダと信号を送受信する命令レジスタを有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記不揮発性メモリは、前記スタックポインタ及び前記プログラムカウンタとトランジスタを介して電気的に接続されたノードであることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記トランジスタでは、チャネル幅１μｍあたりのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下であることを特徴とする半導体装置。
【請求項５】
請求項３または請求項４に記載の半導体装置の駆動方法であって、
前記ＣＰＵの電力の供給を停止する要求により前記スタックポインタと前記プログラムカウンタのデータ保持部をフローティングにし、
前記ＣＰＵへの電力の供給を停止し、
前記ＣＰＵの復帰要求により、前記データ保持部を電気的に接続して復帰させることを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。
【背景技術】
【０００２】
近年、モバイルコンピュータなどの可搬型の半導体装置が急速に普及している。このような可搬型の半導体装置は蓄電部を有しており、該蓄電部からの給電により動作するが、該蓄電部の充放電容量は有限である。そのため、可能な限り消費電力を低減したいという要請がある。
【０００３】
一方で、半導体装置が高性能化するに伴い、プロセッサにおける消費電力も増大してきている。そのため、処理を行っていない論理回路への給電を停止して消費電力を抑制する（パワーゲーティング）技術を用いることで、プロセッサの消費電力の低減を図る試みがなされている（例えば、特許文献１を参照）。
【０００４】
また、例えば、特許文献２には、プログラムを中断して再開する方式（レジューム方式）において、プログラム実行状態をＣＰＵ外部の記憶装置に退避させることで、ＣＰＵへの電力の供給を停止して一旦プログラムの実行を中断したとしても、その後に実行を再開することができる技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７２２３０号公報
【特許文献２】特開平６−５１８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ＣＰＵへの電力の供給を停止するに際して、一旦ＣＰＵ外部の記憶装置に情報を退避させると、情報の退避と処理の実行の再開（復帰動作）に伴って消費電力が増大する。すなわち、ＣＰＵの電源のオンオフ回数が増加するほど、その消費電力は無視できない大きさとなる。パワーゲーティング技術では、処理を行っていない論理回路への給電をその都度停止するため、オンオフ回数は多い。
【０００７】
また、ＣＰＵへの電力の供給を停止するに際して、一旦ＣＰＵ外部の記憶装置に情報を退避させると、処理に時間を要する。
【０００８】
本発明の一態様は、パワーゲーティング技術を用いる際の復帰動作を速くすることを課題とする。また、復帰動作が速く、消費電力が小さい半導体装置とその駆動方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様では、ＣＰＵ内に設けられるレジスタのうち、少なくともスタックポインタとプログラムカウンタが不揮発性メモリであることを特徴とする。
【００１０】
本発明の一態様は、演算論理部及びデコーダと信号を送受信するレジスタを有し、前記レジスタは、スタックポインタとプログラムカウンタを有し、前記スタックポインタ及び前記プログラムカウンタが不揮発性メモリにより構成されているＣＰＵを有することを特徴とする半導体装置である。
【００１１】
前記構成の半導体装置において、前記レジスタが、前記デコーダと信号を送受信する命令レジスタを有しているとよい。
【００１２】
前記構成の半導体装置において、前記不揮発性メモリは、前記スタックポインタ及び前記プログラムカウンタとトランジスタを介して電気的に接続されたノードにより構成することができる。
【００１３】
前記構成の半導体装置において、前記スタックポインタ及び前記プログラムカウンタの間に配されるトランジスタは、オフ電流が小さいことが好ましい。該トランジスタでは、チャネル長１μｍ、チャネル幅１μｍあたりのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下であるとよく、１ａＡ（１×１０−１８Ａ）以下であることが好ましく、１０ｚＡ（１×１０−２０Ａ）以下であることがより好ましく、１ｚＡ（１×１０−２１Ａ）以下であることがさらに好ましく、１００ｙＡ（１×１０−２２Ａ）以下にすることが最も好ましい。
【００１４】
前記構成の半導体装置は、前記ＣＰＵの電力の供給を停止する要求により前記スタックポインタと前記プログラムカウンタのデータ保持部をフローティングにし、前記ＣＰＵへの電力の供給を停止し、前記ＣＰＵの復帰要求により、前記データ保持部を電気的に接続して復帰させることにより行えばよい。
【発明の効果】
【００１５】
パワーゲーティング技術を用いる場合の復帰動作を速くすることができる。また、半導体装置の復帰動作を速くし、消費電力を小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様である半導体装置の一例を説明する図。
【図２】本発明の一態様である半導体装置の一例を説明する図。
【図３】本発明の一態様である半導体装置の作製方法の一例を説明する図。
【図４】本発明の一態様である半導体装置の作製方法の一例を説明する図。
【図５】本発明の一態様である半導体装置の作製方法の一例を説明する図。
【図６】本発明の一態様である半導体装置の一例を説明する図。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
本実施の形態では、本発明の一態様である半導体装置とその駆動方法について図１及び図２を参照して説明する。
【００１９】
図１には、本発明の一態様である半導体装置の一構成例を示す。図１に示す半導体装置１００は、演算処理部１０２と、電源１０４と、記憶部１０６と、を有する。演算処理部１０２は、レジスタ１０８と、演算論理部１１０と、デコーダ１１２と、を有する。レジスタ１０８は、汎用レジスタ１１４と、割り込み用レジスタ１１６と、命令レジスタ１１８と、スタックポインタ１２０と、プログラムカウンタ１２２と、を有する。スタックポインタ１２０とプログラムカウンタ１２２は、不揮発性メモリにより構成されている。
【００２０】
演算処理部１０２は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と呼ばれるものである。演算処理部１０２では、レジスタ１０８とデコーダ１１２が信号の送受信を行い、演算論理部１１０とデコーダ１１２が信号の送受信を行う。
【００２１】
電源１０４は、半導体装置１００が有する各要素に電力を供給する。図１の構成では、電源１０４は、演算処理部１０２及び記憶部１０６に電力を供給する。電源１０４は、半導体装置１００に搭載された充放電装置であってもよいし、外部電源に電気的に接続されていてもよい。電源１０４が半導体装置１００に搭載された充放電装置である場合には、ワイヤレス給電可能な構成を有していてもよい。
【００２２】
記憶部１０６は、データを記憶することが可能な構成であればよく、特定のものに限定されない。記憶部１０６は、演算処理部１０２の処理内容に応じて、演算処理部１０２に適宜データを送信し、または演算処理部１０２の処理の実行結果などに応じて演算処理部１０２から送信されたデータなどを記憶する。記憶部１０６が有する記憶素子は、揮発性メモリであってもよいし、不揮発性メモリであってもよい。ただし、本発明の一態様においては、演算処理部１０２における消費電力の低減を図るため、記憶部１０６における消費電力も可能な限り低減することが好ましい。従って、記憶部１０６には、電力の供給を停止してもデータが消滅しない不揮発性メモリを適用することが好ましい。
【００２３】
レジスタ１０８は、演算処理部１０２の処理の実行中に一時的なデータを記憶する部分である。演算処理部１０２の処理を遅延させぬよう、スタックポインタ１２０とプログラムカウンタ１２２以外の部分については、高速動作が可能な揮発性メモリ（例えば、ＳＲＡＭ）により構成することが好ましい。なお、レジスタ１０８には、複数のレジスタが設けられており、目的に応じて使い分けられているとよい。図１に示す構成では、レジスタ１０８は、汎用レジスタ１１４と、割り込み用レジスタ１１６と、命令レジスタ１１８と、スタックポインタ１２０と、プログラムカウンタ１２２と、を有する。
【００２４】
演算論理部１１０は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）と呼ばれるものである。実際に演算処理を行う部分である。
【００２５】
デコーダ１１２は、レジスタ１０８に設けられた命令レジスタ１１８からの命令を解読して演算論理部１１０に送信する。演算論理部１１０は、この送信内容に応じて演算処理を行う。なお、デコーダ１１２は、デコードのみならず、エンコードを行う構成であってもよい。すなわち、デコーダ１１２はエンコーダとしても機能してもよい。すなわち、演算論理部１１０の処理内容をエンコードしてレジスタ１０８に送信する機能を有していてもよい。デコーダ１１２がエンコーダとして機能しない場合には、別途エンコーダを設ければよい。
【００２６】
汎用レジスタ１１４は、演算処理部１０２の処理内容に応じて使い分けられるレジスタである。例えば、演算論理部１１０の演算処理結果を一時記憶するために用いられる。
【００２７】
割り込み用レジスタ１１６は、割り込みハンドラを記憶するレジスタである。割り込みハンドラは、割り込み要求の種類に応じたプログラムである。なお、必要でない場合には、割り込み用レジスタ１１６は設けなくてもよい。
【００２８】
命令レジスタ１１８は、上記したように、演算論理部１１０で実行する処理（デコーダ１１２に送信する処理）を記憶するレジスタである。
【００２９】
スタックポインタ１２０は、割り込み要求の発生時に直前まで実行していたプログラムのデータの退避先のアドレスを記憶するレジスタである。
【００３０】
プログラムカウンタ１２２は、次に実行する命令が記憶されているメモリ（記憶部１０６）のアドレスを記憶するレジスタである。プログラムカウンタ１２２に指定された記憶部１０６のアドレスから実行すべき処理の内容が命令レジスタ１１８に読み込まれる。
【００３１】
スタックポインタ１２０及びプログラムカウンタ１２２は、不揮発性メモリにより構成されている。
【００３２】
スタックポインタ１２０及びプログラムカウンタ１２２のデータ保持部は、データが入力される端子にオフ電流の小さいトランジスタを介して電気的に接続されたノードにより構成されていればよい。このオフ電流の小さいトランジスタは、スタックポインタ１２０及びプログラムカウンタ１２２内に設けられていればよい。
【００３３】
図２には、スタックポインタ１２０またはプログラムカウンタ１２２のデータ保持部の構成を示している。図２に示すように、入力端子１３８は、トランジスタ１３０を介してデータ保持部１３２（図２には太線で示している。）と電気的に接続されている。データ保持部１３２は、キャパシタ１３４の一方の電極に電気的に接続されている。キャパシタ１３４の他方の電極は、低電位電源線Ｖｓｓ（好ましくは、接地電位ＧＮＤとする。）に電気的に接続されている。すなわち、データ保持部１３２は、トランジスタ１３０がオフすると、電気的にフローティングとなる構成である。なお、入力端子１３８は、例えばデコーダ１１２などに電気的に接続されていればよい。
【００３４】
なお、図２に示すトランジスタ１３０は、ｎチャネル型トランジスタであり、トランジスタ１３０のゲートはゲート端子１３６に電気的に接続されている。そのため、トランジスタ１３０は、ゲート端子１３６の電位をトランジスタ１３０のしきい値電圧未満（ＬまたはＬｏｗ）とすることでオフさせることができ、ゲート端子１３６の電位をトランジスタ１３０のしきい値電圧以上（ＨまたはＨｉｇｈ）とすることでオンさせることができる。演算処理部１０２への電力の供給が停止すると、ゲート端子１３６の電位もＬまたはＬｏｗになるため、演算処理部１０２への電力の供給を停止することで、トランジスタ１３０がオフし、特別な操作などをしなくとも、データ保持部１３２にはデータが保持されることになる。
【００３５】
なお、図１では、スタックポインタ１２０及びプログラムカウンタ１２２のみが不揮発であるが、これに限定されるものではなく、レジスタ１０８に設けられた他のレジスタも不揮発性であってもよい。
【００３６】
以上説明したように、パワーゲーティング技術を適用した場合に、復帰動作を速くすることができる。また、パワーゲーティング技術を用いても退避動作が不要であるため、消費電力をさらに小さくすることができる。
【００３７】
なお、以上説明した構成によれば、演算処理部１０２への電力供給を停止してもスタックポインタ１２０及びプログラムカウンタ１２２のデータは保持されることになる。そのため、演算処理部１０２への電力供給を停止してスタンバイ状態にする。そして、例えば別途設けられた入力装置からの信号により割り込み要求を発生させ、復帰させる構成としてもよい。
【００３８】
次に、半導体装置１００の構造及び作製方法について、図３乃至図６を参照して簡単に説明する。
【００３９】
まず、半導体基板２００に埋め込み絶縁領域２０２ａ及び埋め込み絶縁領域２０２ｂを形成する（図３（Ａ））。
【００４０】
埋め込み絶縁領域２０２ａ及び埋め込み絶縁領域２０２ｂは、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成すればよい。
【００４１】
次に、埋め込み絶縁領域２０２ａ及び埋め込み絶縁領域２０２ｂが形成された半導体基板２００上に第１の絶縁層２０４及び第１の導電層２０６を位置選択的に形成する（図３（Ｂ））。
【００４２】
第１の絶縁層２０４は、絶縁性材料により、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法などを用いて形成すればよい。第１の絶縁層２０４の材料としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンまたは酸化ランタンなどを例示することができる。
【００４３】
第１の導電層２０６は、導電性材料により、ＣＶＤ法またはスパッタリング法などを用いて形成すればよい。第１の導電層２０６の材料としては、例えば、タンタル、タングステン、チタン、モリブデン、クロム、ニオブなどの金属、またはこれらを主成分とする合金材料若しくは化合物材料などを例示することができる。または、これらの窒化物を用いてもよい。または、リンなどの不純物元素を添加した多結晶シリコンを用いてもよい。
【００４４】
なお、第１の絶縁層２０４及び第１の導電層２０６は、絶縁膜及び導電膜を全面に形成した後にフォトリソグラフィ法により加工することで、位置選択的に形成することができる。
【００４５】
次に、半導体基板２００に不純物領域２０８ａ及び不純物領域２０８ｂを形成した後に、第１の絶縁層２０４及び第１の導電層２０６を覆って半導体基板２００上に第２の絶縁層２１０及び第３の絶縁層２１２を形成する（図３（Ｃ））。
【００４６】
第２の絶縁層２１０及び第３の絶縁層２１２は、第１の絶縁層２０４と同様の材料及び方法により形成することができる。なお、第３の絶縁層２１２は、例えばＢＰＳＧ（Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）などにより形成すると、図３（Ｃ）に示すように上面を平坦にすることができる。
【００４７】
次に、第２の絶縁層２１０及び第３の絶縁層２１２の不純物領域２０８ａ及び不純物領域２０８ｂと重畳する部分にフォトリソグラフィ法などにより開口部を形成し、該開口部に第２の導電層２１４ａ及び第２の導電層２１４ｂを位置選択的に形成する（図３（Ｄ））。
【００４８】
第２の導電層２１４ａ及び第２の導電層２１４ｂは、第１の導電層２０６と同様の材料及び方法により形成することができる。
【００４９】
なお、第２の導電層２１４ａ及び第２の導電層２１４ｂは、導電膜を全面に形成した後にフォトリソグラフィ法により加工することで、位置選択的に形成することができる。
【００５０】
以上説明したように半導体基板２００にトランジスタを形成することができる。次に、このようにして形成した半導体基板２００上に更にトランジスタを形成する。なお、以下の説明では、上記作製したトランジスタの第２の導電層２１４ｂに接続する電極を形成するため、この部分に着目した図とする。
【００５１】
まず、被形成面である上記作製したトランジスタを有する半導体基板２００上に第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃを位置選択的に形成する（図４（Ａ））。第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃは、第１のゲート電極及び配線として機能する。
【００５２】
第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃは、第１の導電層２０６と同様の材料（好ましくはタングステン）及び方法により形成することができる。
【００５３】
なお、第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃは、導電膜を全面に形成した後にフォトリソグラフィ法により加工することで、位置選択的に形成することができる。
【００５４】
次に、第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃを覆って第４の絶縁層２１８を形成する。
【００５５】
第４の絶縁層２１８は、第１の絶縁層２０４と同様の材料及び方法により形成することができる。
【００５６】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃを露出させ、且つ平坦となるように加工する。そして、露出した第３の導電層２１６ａ、第３の導電層２１６ｂ及び第３の導電層２１６ｃ上に、第５の絶縁層２２０と半導体層２２２を形成する（図４（Ｃ））。
【００５７】
第５の絶縁層２２０は、第１の絶縁層２０４と同様の材料及び方法により形成することができる。
【００５８】
半導体層２２２の材料などに特に限定はないが、例えば酸化物半導体を用いることができる。すなわち、半導体層２２２は、酸化物半導体層とすればよい。
【００５９】
酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）または非晶質などの状態をとる。また、酸化物半導体層がアモルファス層と結晶を含む層との積層であってもよい。
【００６０】
酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは双方と、亜鉛と、を含む金属酸化物、または該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【００６１】
前記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、またはＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
【００６２】
前記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つまたは複数の金属元素を用いればよい。また、前記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つまたは複数の金属元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量とする。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくすることができる。
【００６３】
例えば、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの全部に代えて錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、前記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部に代えてチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
【００６４】
また、前記酸化物半導体層を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む酸化物半導体層としてもよい。
【００６５】
なお、ＣＡＡＣ−ＯＳとは、完全な単結晶ではなく、完全な非晶質でもない、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、ＣＡＡＣ−ＯＳに含まれる結晶部では、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子または金属原子と酸素原子が層状に配列している。なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれる。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれる。
【００６６】
前記ＣＡＡＣ−ＯＳを含む酸化物半導体層をチャネル形成層として用いた電界効果トランジスタは、可視光や紫外光の照射による電気特性の変動が低いため、信頼性が高い。
【００６７】
また、半導体層２２２として酸化物半導体層を用いる場合、脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、または水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができるため好ましい。例えば、酸化物半導体層に接する層として酸素を含む層を形成して加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
【００６８】
また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、成膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（酸素ガス１００％）で形成することが好ましい。また、酸化物半導体層に十分な酸素を供給して酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（第５の絶縁層２２４及び第６の絶縁層２３２）として過剰酸素を含む絶縁層（ＳｉＯｘ（ｘ＞２））を形成してもよい。
【００６９】
過剰酸素を含む絶縁層は、プラズマＣＶＤ法、プラズマスパッタリング法または他のスパッタリング法における形成条件を調整し、膜中に酸素を多く含ませて形成する。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加してもよい。また、酸化物半導体層自体に酸素を添加してもよい。
【００７０】
また、酸化物半導体層の形成時のスパッタリング装置には、吸着型の真空ポンプを用いることが好ましい。成膜室内の残留水分は、少ないことが好ましいためである。また、スパッタリング装置にコールドトラップが備えられていてもよい。
【００７１】
また、酸化物半導体層は、好ましくは、３５０℃以上基板の歪み点未満の基板温度、より好ましくは、３５０℃以上４５０℃以下の基板温度で加熱処理を行うとよい。さらに、その後の工程において加熱処理を行ってもよい。このとき、用いる加熱処理装置には特に限定はなく、電気炉を用いてもよいし、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。また、加熱処理は複数回行ってもよい。
【００７２】
また、前記加熱処理を行った後、その加熱温度を維持しつつ、またはその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−４０℃以下の雰囲気）を導入するとよい。このとき、酸素ガスまたはＮ２Ｏガスが、水及び水素などを含まないことが好ましい。また、加熱処理の装置に導入する酸素ガスまたはＮ２Ｏガスの純度は、６Ｎ以上であるとよく、好ましくは７Ｎ以上とする。すなわち、酸素ガスまたはＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とする。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠陥を抑制することができる。なお、前記高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エアの導入は、前記加熱処理時に行ってもよい。
【００７３】
高純度化させた酸化物半導体層の水素濃度のＳＩＭＳ測定値は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であるとよい。
【００７４】
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。このようにキャリア密度を小さくすることで、チャネル長１μｍ、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流は、１０ａＡ（１×１０−１７Ａ）以下とすることができ、好ましくは１ａＡ（１×１０−１８Ａ）以下とし、より好ましくは１０ｚＡ（１×１０−２０Ａ）以下とし、さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下とし、最も好ましくは、１００ｙＡ（１×１０−２２Ａ）以下とする。
【００７５】
次に、第５の絶縁層２２０及び半導体層２２２をフォトリソグラフィ法などにより加工して、第５の絶縁層２２４及び半導体層２２６を形成する。第５の絶縁層２２４は、ゲート絶縁層として機能する（図４（Ｄ））。
【００７６】
次に、第５の絶縁層２２４及び半導体層２２６を覆って第４の導電層２２８を形成する（図４（Ｅ））。
【００７７】
第４の導電層２２８は、第１の導電層２０６と同様の材料（好ましくはタングステン）及び方法により形成することができる。
【００７８】
次に、第４の導電層２２８をフォトリソグラフィ法などにより加工して、第４の導電層２３０ａ及び第４の導電層２３０ｂを位置選択的に形成する（図５（Ａ））。第４の導電層２３０ａ及び第４の導電層２３０ｂは、ソース電極及びドレイン電極として機能する。
【００７９】
次に、半導体基板２００及び半導体層２２６上に、第４の導電層２３０ａ及び第４の導電層２３０ｂを覆って第６の絶縁層２３２を形成する（図５（Ｂ））。第６の絶縁層２３２は、ゲート絶縁層として機能する。
【００８０】
次に、第６の絶縁層２３２上に半導体層２２６と重畳して、第５の導電層２３４を位置選択的に形成する。第５の導電層２３４は、ゲート電極として機能する。
【００８１】
第５の導電層２３４は、第１の導電層２０６と同様の材料（好ましくはタングステン）及び方法により形成することができる。
【００８２】
次に、第６の絶縁層２３２上に第５の導電層２３４を覆って第７の絶縁層２３６を形成する。
【００８３】
第７の絶縁層２３６は、第１の導電層２０６と同様の材料（好ましくはタングステン）及び方法により形成することができる。
【００８４】
以上説明したように半導体基板２００上に更にトランジスタを形成することができる。このようにして作製した半導体装置の断面図を図６に示す。
【００８５】
なお、半導体基板２００に形成したトランジスタは、例えば、図１の演算処理部１０２を構成するトランジスタである。そして、半導体基板２００上に形成したトランジスタは、図２のトランジスタ１３０に相当する。
【００８６】
半導体基板２００上に形成したトランジスタでは、チャネル長１μｍ、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下、好ましくは１ａＡ（１×１０−１８Ａ）以下、より好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下、最も好ましくは、１００ｙＡ（１×１０−２２Ａ）以下である。
【符号の説明】
【００８７】
１００    半導体装置
１０２    演算処理部
１０４    電源
１０６    記憶部
１０８    レジスタ
１１０    演算論理部
１１２    デコーダ
１１４    汎用レジスタ
１１６    割り込み用レジスタ
１１８    命令レジスタ
１２０    スタックポインタ
１２２    プログラムカウンタ
１３０    トランジスタ
１３２    データ保持部
１３４    キャパシタ
１３６    ゲート端子
１３８    入力端子
２００    半導体基板
２０２ａ    埋め込み絶縁領域
２０２ｂ    埋め込み絶縁領域
２０４    第１の絶縁層
２０６    第１の導電層
２０８ａ    不純物領域
２０８ｂ    不純物領域
２１０    第２の絶縁層
２１２    第３の絶縁層
２１４ａ    第２の導電層
２１４ｂ    第２の導電層
２１６ａ    第３の導電層
２１６ｂ    第３の導電層
２１６ｃ    第３の導電層
２１８    第４の絶縁層
２２０    第５の絶縁層
２２２    半導体層
２２４    第５の絶縁層
２２６    半導体層
２２８    第４の導電層
２３０ａ    第４の導電層
２３０ｂ    第４の導電層
２３２    第６の絶縁層
２３４    第５の導電層
２３６    第７の絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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