(57)【要約】【課題】  本発明は上記課題に鑑み、撮像面において位相差検出型の焦点検出可能な撮像装置であって、低ノイズでグローバル電子シャッタを行うことが可能な構成を提供することを目的とする。【解決手段】  本発明は、光電変換部と、前記光電変換部で生じた信号電荷に基づく信号を増幅する増幅素子とを有する画素を複数有し、前記複数の画素は位相差検出型の焦点検出を行なうための信号を出力する撮像装置であって、前記光電変換部の出力ノードと前記増幅素子の入力ノードとの間の電気経路に信号保持部を有し、前記信号保持部において前記位相差検出型の焦点検出を行なうための信号を保持することを特徴とする【選択図】  図３
2013172210.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部で生じた信号電荷に基づく信号を増幅する増幅素子とを有する画素を複数有し、前記複数の画素は位相差検出型の焦点検出を行なうための信号を出力する撮像装置であって、
前記光電変換部の出力ノードと前記増幅素子の入力ノードとの間の電気経路に信号保持部を有し、前記信号保持部において前記位相差検出型の焦点検出を行なうための信号を保持することを特徴とする撮像装置。
【請求項２】
前記光電変換部に対する正射影像が、前記光電変換部の一部と重なる遮光部材を、前記光電変換部の光入射側に配したことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記増幅素子の後段に、
ノイズ信号を保持するノイズ信号保持部と、
前記ノイズ信号が重畳した焦点検出用の信号を保持する光信号保持部と、を有することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記信号保持部が前記焦点検出用の信号を保持している期間中に前記光電変換部の電荷を排出するオーバーフロードレイン制御部を有することを特徴とする請求項２または３のいずれかに記載の撮像装置。
【請求項５】
前記光電変換部と前記信号保持部との間の電気経路に第１電荷転送部を有し、前記光電変換部で焦点検出用の信号を生成するための信号電荷を蓄積している期間において、前記第１電荷転送部に生じるポテンシャル障壁の高さが、前記オーバーフロードレイン制御部に生じるポテンシャル障壁の高さよりも低いことを特徴とする請求項４に記載の撮像装置。
【請求項６】
更に、複数のマイクロレンズを有するレンズアレイを有し、
前記複数の画素のそれぞれは複数の光電変換部を有しており、
前記複数のマイクロレンズのそれぞれは、各画素の前記複数の光電変換部に集光することを特徴とする請求項１に記載の撮像装置。
【請求項７】
同一の画素に含まれ、隣接する複数の光電変換部の間に生じるポテンシャルは、それぞれが異なる画素に含まれ、互いに隣接する複数の光電変換部の間に生じるポテンシャルよりも低いことを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記信号保持部は、
同一の画素に含まれる複数の光電変換部の各々の出力ノードと、前記増幅素子の入力ノードとの間に、各々が複数の光電変換部からの信号を保持する複数の第１信号保持部を有することを特徴とする請求項６または７のいずれかに記載の撮像装置。
【請求項９】
同一の画素に含まれる互いに隣接して配された複数の第１信号保持部の間に生じるポテンシャルは、同一の画素に含まれ、隣接する複数の光電変換部の間に生じるポテンシャルよりも高いことを特徴とする請求項６〜８のいずれか１項に記載の撮像装置。
【請求項１０】
前記信号保持部は、同一の画素に含まれる前記複数の光電変換部で共有されていることを特徴とする請求項６〜９のいずれか１項に記載の撮像装置。
【請求項１１】
前記信号保持部が前記焦点検出用の信号を保持している期間中に前記光電変換部の電荷を排出するオーバーフロードレイン制御部を有することを特徴とする請求項６〜１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記光電変換部と前記信号保持部との間の電気経路に第１電荷転送部を有し、前記光電変換部で焦点検出用の信号を生成するための信号電荷を蓄積している期間において、前記第１電荷転送部に生じるポテンシャルの高さが、前記オーバーフロードレイン制御部に生じるポテンシャルの高さよりも低いことを特徴とする請求項１１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関するものであり、特に撮像面で、位相差検出型の焦点検出を行なう撮像装置に関する。
【背景技術】
【０００２】
従来から、撮像装置の撮像面において位相差検出型の焦点検出を行なう構成が知られている。例えば、特許文献１には、画像生成用の信号を生成する撮像用画素と、撮影レンズの瞳領域を分割して、分割された瞳領域からの被写体像を光電変換して位相差検出用の焦点検出用画素とを有するＣＭＯＳ型の撮像素子が開示されている。そして、焦点検出を行うフレームについては撮像素子の全画素を同時に露光させてその露光により生成された画像信号を読み出す。焦点検出を行わないフレームについては、スリットローリング読み出しで撮像素子の画像信号を読み出している。更に、特許文献１の００１８段落、図４には、全画素の蓄積時刻を揃えるために一括電子シャッタを行なうことが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０‐２８８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら特許文献１の構成では、撮像面で位相差検出型の焦点検出を行ない且つ一括電子シャッタを行なうことの記載はあるものの、それらを実現するための画素の構成に関しての検討が不十分であった。
特許文献１の図２、４を参照すると、光電変換部で生じた電荷は全画素一斉にフローティングディフュージョン（以下ＦＤ）に転送される。そして、ＦＤで画素行ごとの読み出しタイミングが来るまで蓄積されている。ＦＤは元来電荷を長期間保持するのに適した構造となっていない。具体的には信号保持期間中の暗電流が少ない構造とすることは難しい。更に、画素信号に関連したノイズ信号を除去することが難しい。列回路にノイズ信号を保持する回路を行数分設ければ理論上はノイズ除去が可能であるが、列回路のスペースが大きくなりすぎるため現実的ではない。更に、ノイズ信号の列回路での保持期間の長さが行ごとに異なるため、ノイズ除去の精度を高めることが難しい。
本発明は上記課題に鑑み、撮像面において位相差検出型の焦点検出可能な撮像装置であって、低ノイズでグローバル電子シャッタを行うことが可能な構成を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、光電変換部と、前記光電変換部で生じた信号電荷に基づく信号を増幅する増幅素子とを有する画素を複数有し、前記複数の画素は位相差検出型の焦点検出を行なうための信号を出力する撮像装置であって、前記光電変換部の出力ノードと前記増幅素子の入力ノードとの間の電気経路に信号保持部を有し、前記信号保持部において前記位相差検出型の焦点検出を行なうための信号を保持することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、撮像面において位相差検出型の焦点検出可能であって、低ノイズでグローバル電子シャッタを行うことが可能となる。
【図面の簡単な説明】
【０００７】
【図１】実施形態１の実施例１の撮像装置の撮像領域の上面図である。
【図２】実施形態１の実施例１の撮像装置の撮像領域の上面図の拡大図である。
【図３】実施形態１の実施例１の撮像装置の１画素の等価回路図である。
【図４】（ａ）実施形態１の実施例１の撮像装置の１画素の断面図である。  （ｂ）（ａ）に対応する部分のポテンシャル図である。
【図５】実施形態１の実施例１の撮像装置の全体ブロック図である。
【図６】実施形態１の実施例１の撮像装置の撮像領域に対する制御パルス図である。
【図７】（ａ）実施形態１の実施例２の撮像装置の１画素の断面図である。  （ｂ）（ａ）に対応する部分のポテンシャル図である。
【図８】実施形態１の実施例２の撮像装置の撮像領域に対する制御パルス図である。
【図９】実施形態２の実施例１の撮像装置の撮像領域の上面図である。
【図１０】実施形態２の実施例１の撮像装置の撮像領域の上面図の拡大図である。
【図１１】実施形態２の実施例１の撮像装置の撮像領域の１画素の等価回路図である。
【図１２】（ａ）実施形態２の実施例１の撮像装置の１画素の断面図である。  （ｂ）（ａ）に対応する部分のポテンシャル図である。
【図１３】実施形態２の実施例１の撮像装置の全体ブロック図である。
【図１４】実施形態２の実施例１の撮像装置の撮像領域に対する制御パルス図である。
【図１５】実施形態２の実施例１の撮像装置の撮像領域のポテンシャル図である。
【図１６】実施形態２の実施例１の撮像装置の撮像領域のポテンシャル図である。
【図１７】図１６に対応する部分の断面図の一例である。
【図１８】図１６に対応する部分の断面図の他の例である。
【図１９】実施形態２の実施例２の撮像装置の撮像領域の１画素の等価回路図である。
【図２０】実施形態２の実施例２の撮像装置の撮像領域に対する制御パルス図である。
【図２１−１】実施形態２の実施例２の撮像装置の撮像領域に対する制御パルス図である。
【図２１−２】実施形態２の実施例２の撮像装置の撮像領域に対する制御パルス図である。
【図２２】実施形態２の実施例３の撮像装置の撮像領域の１画素の断面図である。
【図２３】（ａ）実施形態２の実施例４の撮像装置の撮像領域の１画素の断面図である。  （ｂ）（ａ）に対応する部分のポテンシャル図である。
【図２４】実施形態２の実施例５の撮像装置の撮像領域の上面図である。
【図２５】実施形態２の実施例５の撮像装置の撮像領域の１画素の等価回路図を示す。
【図２６】実施形態２の実施例５の撮像装置の撮像領域に対する制御パルス図である。
【図２７】実施形態２の実施例６の撮像装置の撮像領域の上面図である。
【図２８】実施形態２の実施例６の撮像装置の１画素の等価回路図である。
【図２９】実施形態２の実施例６の撮像装置の１画素の断面図である。
【図３０−１】実施形態２の実施例６の撮像装置の撮像領域に対する制御パルス図である。
【図３０−２】実施形態２の実施例６の撮像装置の撮像領域に対する制御パルス図である。
【図３１】実施形態２の実施例７の撮像装置の１画素の等価回路図である。
【図３２】実施形態２の実施例７の撮像装置の撮像領域に対する制御パルス図である。
【図３３】実施形態２の実施例８の撮像装置の撮像領域の上面図である。
【図３４】実施形態２の実施例８の撮像装置の１画素の等価回路図である。
【図３５】実施形態２の実施例８の撮像装置の撮像領域に対する制御パルスである。
【図３６】実施形態２の実施例８の撮像装置の撮像領域に対する制御パルスである。
【図３７】実施形態２の実施例９の撮像装置の１画素の等価回路図である。
【図３８】実施形態２の実施例９の撮像装置の撮像領域に対する制御パルス図である。
【図３９】焦点検出のメカニズムを説明するための図である。
【図４０】焦点検出のメカニズムを説明するための図である。
【図４１】本発明の撮像装置を用いた撮像システムのブロック図である。
【発明を実施するための形態】
【０００８】
本発明は２つの実施形態により構成されており、各実施形態が複数の実施例を有している。
【０００９】
第１実施形態は、撮像面での位相差検出型の焦点検出を行なう構成として、焦点検出用の画素と、撮像用の画素とを異なる構成で有している。具体的な構成としては、撮像用の画素の開口に比べて焦点検出用の画素の開口が狭い。焦点検出用の画素は遮光部材を有しており、遮光部材の光電変換部に対する正射影像が光電変換部の一部に重なっている構成である。
【００１０】
第２実施形態は、撮像面での位相差検出型の焦点検出を行なう構成として、１画素の１つのマイクロレンズに対応して複数の光電変換素子を有し、複数の光電変換部の各々の信号を用いて焦点検出を行なう構成である。
【００１１】
便宜的に第１実施形態と第２実施形態とで分けて記載しているが、本発明の思想を逸脱しない範囲で、他方の実施形態の一部を適用することは可能である。例えば、第１実施形態は、撮像用画素と焦点検出用の画素と互いに別の構成として設けられている。第１実施形態の焦点検出メカニズムを有する撮像装置であっても、第２実施形態の画素の構造を敵
以下、各実施形態に関して詳細に説明を行なう。
【００１２】
（第１実施形態）
（実施例１）
図１は実施形態１の実施例１の撮像装置の撮像領域の一部の上面図である。本実施形態の撮像装置の撮像領域は、撮像専用の画素と焦点検出を行なうための信号を出力する焦点検出用画素とがアレイ状に配されている。
【００１３】
撮像領域１００には複数の画素１０１、１０１ａ〜１０１ｄがアレイ状に配されている。図面にて円で示されているのがマイクロレンズの形状を示している。円の中に配されている四角は、各画素の開口を示している。
【００１４】
第１画素１０１は撮像用の画素である。他の画素に比べて開口が広い。
【００１５】
第２画素１０１ａは第１画素１０１よりも開口が狭く、第１画素１０１の開口のうち図面右側の領域が遮光されている。第３画素１０１ｂは第１画素１０１よりも開口が狭く、第１画素１０１の開口のうち図面左側の領域が遮光されている。第２画素１０１ａ、第３画素１０１ｂにより、瞳分割による位相差検出型の焦点検出を行なう。
【００１６】
第４画素１０１ｃは第１画素１０１よりも開口が狭く、第１画素１０１の開口のうち図面下側の領域が遮光されている。第５画素１０１ｄは第１画素１０１よりも開口が狭く、第１画素１０１の開口のうち図面上側の領域が遮光されている。第４画素１０１ｃ、第３画素１０１ｄにより、瞳分割による位相差検出型の焦点検出を行なう。
【００１７】
図２に本実施形態の撮像装置の撮像領域の上面図の拡大図を示す。ここでは第１画素１０１と第２画素１０１ａとが隣接している領域である。図３に本実施形態の画素の等価回路図の一例を示す。図２、３で同様の符号を付している部材は同様の機能を有するものとする。図２で、第１画素、第２画素において同一の数字が振られている部材は同様の機能を有する。第１画素と第２画素とを区別するために第２画素の構成要素には符号Ａを付している。第２画素に関しては第１画素と異なる部分のみ説明を行なう。
【００１８】
光電変換部ＰＤに光が入射することでホール、電子対が生じる。第１信号保持部ＭＥＭ１はホール、電子のうち信号電荷として取り扱う方の電荷を保持可能な構成となっている。以下では、信号電荷として電子を用いる場合に関して説明する。光電変換部ＰＤと第１信号保持部ＭＥＭ１との間の電気経路には第１電荷転送部ＴＸ１が配される。
【００１９】
第１信号保持部ＭＥＭ１で保持された電子は、第２電荷転送部ＴＸ２を介して、フローティングディフュージョンＦＤに転送される。ＦＤは画素の増幅トランジスタＳＦの入力ノードと電気的に接続される。増幅トランジスタＳＦと垂直信号線ＶＯＵＴとの間の電気経路に選択トランジスタＳＥＬが配される。選択トランジスタＳＥＬにより各垂直信号線ＶＯＵＴに読み出される画素が選択される。リセットトランジスタＲＥＳは増幅トランジスタＳＦのゲートに基準電圧を供給してリセットを行なう。オーバーフロードレイン制御部（以下、ＯＦＤ制御部）ＴＸ４は光電変換部ＰＤで生じた電子をＯＦＤ領域２１０に排出する。
【００２０】
第１電荷転送部ＴＸ１には制御パルスφＴＸ１が供給される。第２電荷転送部ＴＸ２には制御パルスφＴＸ２が供給される。ＯＦＤ制御部ＴＸ３には制御パルスφＯＦＤが供給される。選択トランジスタＳＥＬのゲートには制御パルスφＳＥＬが供給される。リセットトランジスタＲＥＳのゲートには制御パルスφＲＥＳが供給される。
【００２１】
第１画素〜第５画素は同じ等価回路を用いることができる。第１画素〜第５画素で異なるのは光電変換部ＰＤ上に配された遮光部材の形状である。具体的には図１で示したような形状の違いを有している。
【００２２】
図４（ａ）に本実施例の撮像装置の１画素の断面図を示す。図２のＸ−Ｘ´における断面を示している。図４（ｂ）は図４（ａ）に対応する部分のポテンシャル図である。
【００２３】
Ｐ型半導体領域４０１に複数のＮ型半導体領域を配することで光電変換部ＰＤ、第１信号保持部ＭＥＭ１、ＦＤ領域ＦＤ等を構成している。Ｐ型半導体領域４０１はＰ型半導体基板を用いてもよいし、Ｎ型半導体基板にイオン注入で形成されたＰ型半導体領域を用いてもよい。
【００２４】
光電変換部ＰＤは、Ｐ型半導体領域４０１、Ｐ型半導体領域４０１とＰＮ接合を構成するように配されたＮ型半導体領域４０２、Ｎ型半導体領域４０２上に配されたＰ型半導体領域４０３を有する。いわゆる埋め込み型フォトダイオードの構成となっている。
【００２５】
第１電荷転送部ＴＸ１は、第１制御電極４０４及び第１制御電極４０４下部に絶縁膜を介して配された第１チャネルを有する。ここでは第１チャネルはＰ型半導体領域４０１の一部により構成されている。さらに第１チャネルはＰ型半導体領域４０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【００２６】
第１信号保持部ＭＥＭ１は、第２制御電極４０６、第２制御電極４０６下部に絶縁膜を介して配されたＮ型半導体領域４０５を含んで構成される。第２制御電極４０６の電圧は、Ｎ型半導体領域４０５の表面での暗電流発生を防止するために、蓄積中は負の電圧に制御されることが好ましい。光電変換部から第１信号保持部ＭＥＭ１への転送時は、必要に応じて、適宜、正の電圧を与えることで、転送特性を改善することも可能である。
【００２７】
第２電荷転送部ＴＸ２は、第３制御電極４０７及び第３制御電極４０７下部に絶縁膜を介して配された第２チャネルを有する。ここでは第２チャネルはＰ型半導体領域４０１の一部により構成されている。さらに第２チャネルはＰ型半導体領域４０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【００２８】
ＦＤ領域ＦＤはＮ型半導体領域４０８を有する。Ｎ型半導体領域４０８は増幅トランジスタＳＦのゲートとプラグ４０９を介して電気的に接続されている。
【００２９】
ＯＦＤ制御部ＴＸ４は、第４制御電極４１１及び第４制御電極下部に絶縁膜を介して配された第３チャネルを有する。ここでは第３チャネルはＰ型半導体領域４０１の一部により構成されている。さらに第２チャネルはＰ型半導体領域４０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【００３０】
ＯＦＤ領域ＯＦＤは、Ｎ型半導体領域４１２を有する。Ｎ型半導体領域４１２は電源電圧供給配線とプラグ４１３を介して電気的に接続されている。
【００３１】
遮光部材４１０は、第１信号保持部ＭＥＭ上に配されている。より好ましくは、遮光部材４１０の第２制御電極４０６への正射影内に第２制御電極４０６が内包されるのが好ましい。更に、遮光部材４１０は第１制御電極４０４上に延在し、第１制御電極４０４の光電変換部ＰＤ側の側壁まで配されているのが好ましい。更に遮光部材４１１は、その他の部材まで延在していてもよく、第２電荷転送部ＴＸ２上、及び第４制御電極４１１上まで延在していてもよい。
【００３２】
図４（ｂ）は、第１〜４制御電極に非導通時の制御パルスが供給されている状態におけるポテンシャル図である。言い換えると、第１〜４制御電極に供給される制御パルスのうち電子に対するポテンシャルが最も高い制御パルスが供給されている状態ともいえる。このようなポテンシャル状態は例えば、ｎフレーム目の信号を全画素一括で第１信号保持部ＭＥＭ１に転送した後に、第２電荷転送部ＴＸ２が行ごとに走査されるまでの期間中に、光電変換部ＰＤ、第１信号保持部ＭＥＭ１において電子を蓄積している期間である。
【００３３】
図５は本実施例の撮像装置の全体ブロック図である。図１〜図４の構成と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。図５では３行３列の計９画素が図示されているが、更に多数の画素が配されていてもよい。また第１〜第５画素の配置に関しては、１行目に第１画素１０１、第２画素１０１ａ及び第３画素１０１ｂが配され、２行目に第１画素１０１ａ、第４画素１０１ｃ及び第５画素１０１ｄが配されているとする。更に３行目に第１画素１０１、第２画素１０１ａ及び第３画素１０１ｂが配されている。
【００３４】
垂直走査部５０１から画素行ごともしくは複数の画素行ごとに制御パルスが供給されている。垂直走査部５００は、シフトレジスタ、アドレスデコーダで構成することができる。
【００３５】
列回路５０２は、各々が各画素列に対応する複数の回路ブロックにより構成される。各回路ブロックは、制御パルスφＴＳで制御される第１スイッチ５０３、制御パルスφＴＮで制御される第２スイッチ５０４を有している。更に、第１スイッチ５０３の後段に、光信号保持部５０５、第２スイッチ５０４の後段にノイズ信号保持部５０６が配される。そして、光信号保持部５０５の後段に第３スイッチ５０７、ノイズ信号保持部５０６の後段に第４スイッチ５０８が配されている。第３スイッチ５０７及び第４スイッチ５０８はＰＨＳＥＬで制御される。第３スイッチ５０７の後段には水平信号線ＳＥＮＳＯＲ＿ＯＵＴ＿Ｓ、第４スイッチ５０８の後段には水平信号線ＳＥＮＳＯＲ＿ＯＵＴ＿Ｎが配される。
【００３６】
このような全体ブロック図において信号伝達の様子を説明する。
【００３７】
所定の画素行に含まれる複数の画素がリセットされノイズ信号を出力可能な状態で且つ垂直走査部５０１により所定の画素行の複数の画素が選択状態となっている期間に、垂直信号線ＶＯＵＴにノイズ信号が出力される。ノイズ信号としては、画素のトランジスタのオフセットノイズ、もしくはランダムノイズである。もしくは列回路のノイズ信号でもよい。
【００３８】
垂直信号線ＶＯＵＴを伝達したノイズ信号は第２スイッチ５０４を介してノイズ信号保持部５０６に保持される。その後、所定の画素行に含まれる複数の画素の光電変換部で生じた電荷に基づく信号が出力可能な状態となる。そして、垂直走査部５０１により所定の画素行の複数の画素が選択状態となっている期間に、垂直信号線にノイズ信号が重畳した光信号（以下光信号と呼ぶ）が出力される。
【００３９】
垂直信号線ＶＯＵＴを伝達した光信号は第１スイッチ５０３を介して光信号保持部５０５に保持される。その後、ＰＨＳＥＬにより第３、第４スイッチが列ごともしくは複数の列ごとに導通することにより、水平出力線ＳＥＮＳＯＲ＿ＯＵＴ＿Ｓ、ＳＥＮＳＯＲ＿ＯＵＴ＿Ｎに同相で光信号とノイズ信号が出力される。この信号を不図示の信号処理回路で処理することでノイズ除去することが可能となる。
【００４０】
図６に更に具体的な制御パルスを示す。全ての制御パルスがハイレベルで導通状態となる。
【００４１】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【００４２】
時刻Ｔ１において撮像面の全画素のφＴＸ１、φＴＸ２、φＯＦＤがローレベルからハイレベルへ遷移し、時刻Ｔ２において撮像面の全画素のφＴＸ１、φＴＸ２、φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、光電変換部ＰＤ及び第１信号保持部ＭＥＭ１の電子がＯＦＤ領域もしくはＦＤ領域を介してリセットトランジスタＲＥＳのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【００４３】
時刻Ｔ３において、撮像面の全画素のφＴＸ１がローレベルからハイレベルへ遷移し、時刻Ｔ４において撮像面の全画素のφＴＸ１がハイレベルからローレベルへ遷移する。この動作により光電変換部ＰＤの電子が、撮像面の全画素一括で、第１信号保持部ＭＥＭ１へ転送される。
【００４４】
時刻Ｔ５において撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤに入射して生じた電子をＯＦＤ領域へ排出する。
【００４５】
次に時刻Ｔ６にφＳＥＬ＿１がローレベルからハイレベルへ遷移し。同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作により画素のノイズ信号が垂直信号線ＶＯＵＴに出力され得る状態となる。
【００４６】
時刻Ｔ７においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ８においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部５０６に１行目の画素のノイズ信号が保持される。
【００４７】
時刻Ｔ９においてφＴＸ２＿１がローレベルからハイレベルへ遷移し。時刻Ｔ１０においてφＴＸ２＿１がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第１信号保持部ＭＥＭ１から増幅トランジスタＳＦのゲートへ電子が転送される。
【００４８】
時刻Ｔ１１においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部５０５に１行目の画素の光信号が保持される。
【００４９】
そして時刻Ｔ１３−Ｔ１９においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。光信号とノイズ信号とが列単位で同時に出力される。
【００５０】
時刻Ｔ２０においてφＳＥＬ１がハイレベルからローレベルへ遷移し。１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ２１−Ｔ３３において１行目と同様に２行目の画素の信号が読み出される。
【００５１】
そして時刻Ｔ３４以降において３行目の画素の信号の読み出しが行われる。
【００５２】
本実施例では３行目の画素の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ３５において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤに入射した光により生じた電子が光電変換部ＰＤにおいて蓄積される。
【００５３】
このような動作によりグローバル電子シャッタ動作を実現でき、更に、画素ごとにノイズ信号を生成し不図示の後段の回路でノイズ除去することが可能となる。また次フレームの蓄積を行ないながら、焦点検出用の信号を出力することが可能となる。
【００５４】
（実施例２）
図７（ａ）に実施形態１の実施例２の１画素の断面図、図７（ｂ）に図７（ａ）に対応するポテンシャル図を示す。実施例１においては、光電変換部ＰＤと第１信号保持部ＭＥＭ１との間のポテンシャル障壁の高さに特徴がある。光電変換部ＰＤと第１信号保持部ＭＥＭ１との間の電気経路に配された第１電荷転送部ＴＸ１が非導通状態で、光電変換部から第１信号保持部ＭＥＭ１へ電子が移動可能な構成となっている。ここで非導通状態とは、第１電荷転送部ＭＥＭ１に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、いわゆる完全にオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
【００５５】
例えば具体的な構成としては、第１電荷転送部ＴＸ１をＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部ＴＸ１が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部ＴＸ１に供給される制御パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。このような構成によれば、光電変換部ＰＤに光が入射した際に光電変換により生成した電子の大半が露光期間中に第１信号保持部ＭＥＭ１へ移動する。したがって、撮像面の全ての画素の蓄積時間を揃えることが可能となる。
【００５６】
第１電荷転送部ＴＸ１が非導通状態となっていると第１電荷転送部の第１チャネル表面にホールが蓄積される。そして、電子が移動する第１チャネルが表面よりも所定深さの部分に存在するため、絶縁膜界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
【００５７】
図７（ａ）において第１電荷転送部ＴＸ１は、第１制御電極７０２、Ｎ型半導体領域７０３を有する。図７（ｂ）は、各制御電極に非導通時の制御パルスが供給されている状態におけるポテンシャル図である。言い換えると、各制御電極に供給される制御パルスのうち電子に対するポテンシャルが最も高い制御パルスが供給されている状態ともいえる。このポテンシャル状態は例えば、ｎフレーム目の信号を第１信号保持部ＭＥＭ１に転送した後に、第２電荷転送部ＴＸ２が行ごとに走査されるまでの期間中に、光電変換部ＰＤ、第１信号保持部で蓄積している期間である。
【００５８】
また、ＯＦＤ制御部ＴＸ４に生じるポテンシャル障壁の高さに比べて、第１電荷転送部ＴＸ１に生じるポテンシャル障壁の高さが低くなっている。このような構成は、第１チャネル近傍にＮ型半導体領域７０３を配することで実現できる。
【００５９】
図８に本実施例の撮像装置の撮像領域に対する制御パルスの一例を示す。基本的な動作は図６の動作と同様である。しかしながら図６の動作に比べて、第１電荷転送部ＴＸ１のポテンシャル障壁の高さが低い。したがって、第１信号保持部ＭＥＭ１において電子が保持されている期間中にφＯＦＤのハイレベルが維持され、光電変換部ＰＤに生じた電子がＯＦＤ領域に排出されるように制御されている。具体的には、ｎ＋１フレームの露光期間が始まるＴ３は、ｎフレーム目の撮像面の全ての画素行の読み出しが終了した後に設定される。
【００６０】
更に、φＴＸ１のローレベルを負電位とするのが好ましい。これは第１電荷保持部ＭＥＭ１のＮ型半導体領域４０５表面にホールを集めて暗電流を低減するためである。
【００６１】
（実施形態２）
（実施例１）
図９に本実施例の撮像装置の撮像領域の上面図を示す。実施形態１との違いは、実施形態１では撮像用と焦点検出用とで構造の異なる画素を用いていたのに対し、本例では１画素の光電変換部を複数に分割し、分割した光電変換部の信号を用いることで焦点検出を行なう点である。ここでの画素とは撮像用の最小単位である。例えば複数のマイクロレンズを有するマイクロレンズアレイを有する場合には、一つのマイクロレンズに対応する単位ユニットが１画素であるといえる。つまり１つのマイクロレンズにより集められた光を受ける、複数の光電変換部を有し、複数の光電変換部のそれぞれの光電変換部の信号を独立して取り出し可能な構成である。各々の信号を独立して取り出す方法は複数考えられ、後段の回路での処理により実現することもできる。
【００６２】
図９では一つのマイクロレンズに対し、２つの光電変換部が配されている。これを第１光電変換部Ａと第２光電変換部Ｂと図示している。図９ではすべての画素において２つの光電変換部が図面左右方向に並置された光電変換部を有している。しかしながら図面上下方向に並置されていてもよいし、左右方向に並置された光電変換部を有する画素、及び上下方向に並置された光電変換部を有する画素が混在していてもよい。
【００６３】
図１０に本実施例の画素の上面図を示す。ここでは隣接する３画素を示している。更に多数の画素が配置されていてもよい。
【００６４】
第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂは互いに隣接して配されており、それぞれに対して１つのマイクロレンズにより集光された光が入射する。各光電変換部で生じた電子は第１電荷転送部ＴＸ１を介して第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂに転送され保持される。図面下部に配された領域には画素回路を構成する他のトランジスタ等が配される。ＯＦＤ領域には光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂで生じた電子を排出可能となっている。
【００６５】
図１１に本実施例の１画素の等価回路図を示す。図１０と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。第１光電変換部ＰＤ＿Ａに対応する回路、第２光電変換部ＰＤ＿Ｂに対応する回路がそれぞれ設けられている。また画素列ごとに複数の垂直信号線が設けられている。本例では２本の垂直信号線が画素列ごとに設けられている。それぞれの動作は、同様の動作であるため第１光電変換部ＰＤ＿Ａに対応する画素回路に関して説明を行なう。
【００６６】
第１光電変換部ＰＤ＿Ａに光が入射することでホール、電子対が生じる。第１光電変換部ＰＤ＿Ａと第１信号保持部ＭＥＭ＿Ａとの間の電気経路には第１電荷転送部ＴＸ１＿Ａが配される。
【００６７】
第１信号保持部ＭＥＭ＿Ａで保持された電子は、第２電荷転送部ＴＸ２＿Ａを介して、増幅トランジスタＳＦ＿Ａの入力ノードに転送される。入力ノードはＦＤを有する。増幅トランジスタＳＦ＿Ａと垂直信号線ＶＯＵＴ＿Ａとの間の電気経路に選択トランジスタＳＥＬ＿Ａが配される。選択トランジスタＳＥＬ＿Ａにより垂直信号線ＶＯＵＴ＿Ａに読み出される画素が選択される。リセットトランジスタＲＥＳ＿Ａは増幅トランジスタＳＦ＿Ａの入力ノードに基準電圧を供給してリセットを行なう。ＯＦＤ制御部ＯＦＤ＿Ａは第１光電変換部ＰＤ＿Ａで生じた電子をＯＦＤ領域に排出する。特に、ＯＦＤ制御部ＯＦＤ＿Ａを第１信号保持部ＭＥＭ１において、焦点検出用の信号を生成するための信号電荷を蓄積している期間中において動作させるのがよい。
【００６８】
第１電荷転送部ＴＸ１＿Ａには制御パルスφＴＸ１が供給される。第２電荷転送部ＴＸ２には制御パルスφＴＸ２が供給される。ＯＦＤ制御部ＯＦＤ＿Ａには制御パルスφＯＦＤが供給される。選択トランジスタＳＥＬ＿Ａのゲートには制御パルスφＳＥＬが供給される。リセットトランジスタＲＥＳ＿Ａのゲートには制御パルスφＲＥＳが供給される。
【００６９】
ここで重要なのは、同一画素行において、各制御電極、トランジスタに供給される制御パルスが共通となっている点である。このような構成にすることで複数の垂直信号線に並列に焦点検出用の信号を読み出すことが可能となるため、信号の読み出しを高速化することが可能となる。
【００７０】
また、撮像用の信号は、垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂに読み出された後の信号を信号処理部で加算もしくは平均することで得られる。
【００７１】
図１２（ａ）に本実施例の第１光電変換部ＰＤ＿Ａに対応する画素構成部分の断面図を示す。図１０のＥ−Ｆにおける断面を示している。図１２（ｂ）は図１２（ａ）に対応する部分のポテンシャル図である。基本的に第２光電変換部ＰＤ＿Ｂに対応する画素構成も同様であるため、説明において部分的に併記して説明を行なう。
【００７２】
Ｐ型半導体領域１２０１に複数のＮ型半導体領域を配することで光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂ、第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂ、ＦＤ領域を構成している。Ｐ型半導体領域１２０１はＰ型半導体基板を用いてもよいし、Ｎ型半導体基板にイオン注入で形成されたＰ型半導体領域を用いてもよい。
【００７３】
光電変換部ＰＤ＿Ａは、Ｐ型半導体領域１２０１、Ｐ型半導体領域４０１とＰＮ接合を構成するように配されたＮ型半導体領域４０２、Ｎ型半導体領域４０２上に配されたＰ型半導体領域４０３を有する。いわゆる埋め込み型のフォトダイオードとなっている。
【００７４】
第１電荷転送部ＴＸ１＿Ａは、第１制御電極１２０４及び第１制御電極１２０４下部に絶縁膜を介して配された第１チャネルを有する。第１チャネルはＰ型半導体領域１２０１の一部により構成されている。さらに第１チャネルはＰ型半導体領域１２０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【００７５】
第１信号保持部ＭＥＭ＿Ａは、第２制御電極１２０６、第２制御電極１２０６下部に絶縁膜を介して配されたＮ型半導体領域１２０５を有する。
【００７６】
第２電荷転送部ＴＸ２＿Ａは、第３制御電極１２０７及び第３制御電極１２０７下部に絶縁膜を介して配された第２チャネルを有する。第２チャネルはＰ型半導体領域１２０１の一部により構成されている。さらに第２チャネルはＰ型半導体領域１２０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【００７７】
ＦＤ領域はＮ型半導体領域４０８を有する。Ｎ型半導体領域４０８は増幅トランジスタのゲートとプラグ１２０９を介して電気的に接続されている。
【００７８】
ＯＦＤ制御部ＯＦＤ＿Ａは、第４制御電極１２１１及び第４制御電極１２１１下部に絶縁膜を介して配された第３チャネルを有する。第３チャネルはＰ型半導体領域１２０１の一部により構成されている。さらに第２チャネルはＰ型半導体領域１２０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【００７９】
ＯＦＤ領域は、Ｎ型半導体領域１２１２を有する。Ｎ型半導体領域１２１２は電源電圧供給配線とプラグ１２１３を介して電気的に接続されている。
【００８０】
遮光部材１２１０は、第１信号保持部ＭＥＭ＿Ａ上に配されている。より好ましくは、遮光部材１２１０の第２制御電極１２０６の方向への正射影像内に第２制御電極１２０６が内包されるのが好ましい。更に、遮光部材１２１０は第１制御電極１２０４上に延在し、第１制御電極１２０４の光電変換部ＭＥＭ＿Ａ側の側壁まで配されているのが好ましい。更に遮光部材１２１１は、その他の部材まで延在していてもよく、第２電荷転送部ＴＸ２＿Ａ上、及び第４制御電極１２１１上まで延在していてもよい。
【００８１】
図１２（ｂ）は、第１〜４制御電極に非導通時の制御パルスが供給されている状態において、焦点検出用の信号を生成するための信号電荷を蓄積している期間におけるポテンシャル図である。第１〜４制御電極に供給される制御パルスのうち電子に対するポテンシャルが最も高い制御パルスが供給されている状態である。このようなポテンシャル状態は例えば、ｎフレーム目の信号を全画素一括で第１信号保持部ＭＥＭ＿Ａに転送した後に、第２電荷転送部ＴＸ２＿Ａが行ごとに走査されるまでの期間中に、光電変換部ＰＤ＿Ａ、第１信号保持部ＭＥＭで焦点検出用の信号電荷を蓄積している期間である。
【００８２】
図から明らかなように第１電荷転送部ＴＸ１に生じるポテンシャル障壁の高さが低い。相対的な関係でいうと、例えば、ＯＦＤ制御部に生じるポテンシャル障壁よりも低くなっている。
【００８３】
図１３は本実施例の撮像装置の全体ブロック図である。図１３では３行３列の計９画素が図示されているが、更に多数の画素が配されていてもよい。
【００８４】
撮像領域１３００には複数の画素１３０１が配されている。垂直走査部１３０２から画素行ごともしくは複数の画素行ごとに制御パルスが供給されている。好ましくは同一の画素に含まれる第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂに対応する回路には同一タイミングのパルスが供給される。
【００８５】
垂直走査部１３０２は、シフトレジスタ、アドレスデコーダで構成することができる。
【００８６】
列回路１３０３は、各々が各画素列に対応する複数の回路ブロックにより構成される。各回路ブロックは、制御パルスφＴＳで制御される第１スイッチ１３０４＿Ａ、１３０４＿Ｂ、制御パルスφＴＮで制御される第２スイッチ１３０５＿Ａ、１３０５＿Ｂを有している。更に、第１スイッチ１３０４＿Ａ、１３０４＿Ｂの後段に、光信号保持部１３０６＿Ａ、１３０６＿Ｂが配されている。第２スイッチ１３０５＿Ａ、１３０５＿Ｂの後段にノイズ信号保持部１３０７＿Ａ、１３０７＿Ｂが配される。そして、光信号保持部１３０６＿Ａ、１３０６＿Ｂの後段に第３スイッチ１３０８＿Ａ、１３０８＿Ｂ、ノイズ信号保持部１３０７＿Ａ、１３０７＿Ｂの後段に第４スイッチ１３０９＿Ａ、１３０９＿Ｂが配されている。
【００８７】
第３スイッチ１３０８＿Ａ、１３０８＿Ｂ及び第４スイッチ１３０９＿Ａ、１３０９＿ＢはＰＨＳＥＬで制御される。第３スイッチ１３０８＿Ａ、１３０８＿Ｂの後段には水平信号線ＳＥＮＳＯＲ＿ＯＵＴ＿Ｓ＿Ａ、ＳＥＮＳＯＲ＿ＯＵＴ＿Ｓ＿Ｂが配される。第４スイッチ１３０９＿Ａ、１３０９＿Ｂの後段には水平信号線ＳＥＮＳＯＲ＿ＯＵＴ＿Ｎ＿Ａ、ＳＥＮＳＯＲ＿ＯＵＴ＿Ｎ＿Ｂが配される。
【００８８】
このような全体ブロック図において信号伝達の様子を説明する。
【００８９】
所定の画素行に含まれる複数の画素の光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂがリセットされノイズ信号を出力可能な状態となる。そして、垂直走査部１３０２により所定の画素行の複数の画素が選択状態となっている期間に垂直信号線ＶＯＵＴ＿Ａ，ＶＯＵＴ＿Ｂにノイズ信号が出力される。このノイズ信号は垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂに略同時に出力される。
【００９０】
ノイズ信号としては、各光電変換部に対応した、画素のトランジスタのオフセットノイズ、もしくはランダムノイズである。または列回路のノイズ信号であってもよい。
【００９１】
垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂを伝達したノイズ信号は第２スイッチ１３０５＿Ａ、１３０５＿Ｂを介してノイズ信号保持部１３０７＿Ａ、１３０７＿Ｂに略同時に保持される。その後、所定の画素行に含まれる複数の画素の光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂで生じた電荷に基づく信号が出力可能な状態となる。そして垂直走査部１３０２により所定の画素行の複数の画素が選択状態となっている期間に、垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂにノイズ信号が重畳した光信号（以下光信号と呼ぶ）が略同時に出力される。
【００９２】
垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂを伝達した光信号は第１スイッチ１３０４＿Ａ、１３０４＿Ｂを介して光信号保持部１３０６＿Ａ、１３０６＿Ｂに略同時に保持される。その後、ＰＨＳＥＬにより第３、第４スイッチが列ごともしくは複数の列ごとに導通することにより、対応する水平出力線に同相で光信号とノイズ信号が出力される。この信号を不図示の信号処理回路で処理することでノイズ除去することが可能となる。
【００９３】
図１４に更に具体的な制御パルスを示す。全ての制御パルスがハイレベルで導通状態となる。
【００９４】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。また、同一画素行の、第１光電変換部ＰＤ＿Ａに対応する画素回路、第２光電変換部ＰＤ＿Ｂに対応する画素回路のうち同様の機能を有する回路素子にはそれぞれ共通の制御パルスが供給される。つまり、同一画素行においては第１光電変換部ＰＤ＿Ａ，第２光電変換部の信号は同時に垂直信号線ＶＯＵＴ＿Ａ，ＶＯＵＴ＿Ｂに出力され得る。
【００９５】
時刻Ｔ１において撮像面の全画素のφＴＸ１，φＴＸ２，φＯＦＤがローレベルからハイレベルへ遷移し、時刻Ｔ２において撮像面の全画素のφＴＸ１，φＴＸ２，φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ及び第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂの電子がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【００９６】
時刻Ｔ３において、撮像面の全画素のφＴＸ１がローレベルからハイレベルへ遷移し、時刻Ｔ４において撮像面の全画素のφＴＸ１がハイレベルからローレベルへ遷移する。この動作により第１光電変換部ＰＤ＿Ａの電子が、撮像面の全画素一括で、第１信号保持部ＭＥＭ＿Ａへ転送される。同様に第２光電変換部ＰＤ＿Ｂの電子が、撮像面の全画素一括で、第１信号保持部ＭＥＭ＿Ｂへ転送される。
【００９７】
時刻Ｔ５において撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ，ＰＤ＿Ｂに入射して生じた電子をＯＦＤ領域へ排出する。ＯＦＤ動作は第１信号保持部ＭＥＭ１において焦点検出用の信号を生成するための信号電荷が保持されている期間中動作させるとよい。
【００９８】
次に時刻Ｔ６にφＳＥＬ＿１がローレベルからハイレベルへ遷移し、同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作により画素のノイズ信号が垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂに出力され得る状態となる。
【００９９】
時刻Ｔ７においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ８においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目のノイズ信号が保持される。
【０１００】
時刻Ｔ９においてφＴＸ２＿１がローレベルからハイレベルへ遷移し、時刻Ｔ１０においてφＴＸ２＿１がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂから増幅トランジスタＳＦ＿Ａ、ＳＦ＿Ｂの入力ノードへ信号電荷が転送される。
【０１０１】
時刻Ｔ１１においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の焦点検出用の光信号が保持される。この焦点検出用の光信号にはノイズ信号が重畳している。
【０１０２】
そして時刻Ｔ１３−Ｔ１９においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。
【０１０３】
時刻Ｔ２０においてφＳＥＬ１がハイレベルからローレベルへ遷移し。１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ２１−Ｔ３３において１行目と同様に２行目の画素の信号が読み出される。
【０１０４】
そして時刻Ｔ３４以降において３行目の画素の焦点検出用の信号の読み出しが行われる。
【０１０５】
本実施例では３行目の画素の焦点検出用の信号の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ３５において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた焦点検出用の信号を生成するための信号電荷が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０１０６】
このような動作によりグローバル電子シャッタ動作を実現でき、更に、ノイズ信号を不図示の後段の回路で除去することが可能となる。
【０１０７】
図１５に図１０のＧ−Ｈにおけるポテンシャル図を示す。図１５は、隣接する３画素の光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂ及びこれらの間の領域のポテンシャルの大小関係を説明するための図である。図から明らかなように、同一画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂの間の領域に生じるポテンシャルの高さが、異なる画素に含まれる複数の光電変換部どうしであって互いに隣接する光電変換部間の領域に生じるポテンシャルの高さよりも低い。
【０１０８】
図面において各光電変換部において添え字で同じ番号が振られている光電変換部は、同一画素に含まれる複数の光電変換部である。異なる番号が振られているのは、画素が異なることを示している。
【０１０９】
図１５においては隣接する３つの画素が示されている。仮に左から順に第１画素、第２画素、第３画素とする。図示しているのは第１画素の第２光電変換部ＰＤ＿Ｂ＿１、第２画素の第１光電変換部ＰＤ＿Ａ＿２、第２光電変換部ＰＤ＿Ｂ＿２、第３画素の第１光電変換部ＰＤ＿Ａ＿３である。同一画素（第２画素）に含まれる第１光電変換部ＰＤ＿Ａ＿１、第２光電変換部ＰＤ＿Ｂ＿２との間の領域（第１領域）をＩＳＯ１として示している。互いに異なる画素（例えば第１画素、第２画素）に含まれ、隣接する光電変換部（ＰＤ＿Ｂ＿１、ＰＤ＿Ａ＿２）間の領域（第２領域）をＩＳＯ２として示している。また、経路内でのポテンシャルの極小値を示している。第１領域ＩＳＯ１のポテンシャルの高さが、第２領域ＩＳＯ２のポテンシャルの高さよりも低い。このようなポテンシャル関係になっていると以下のような利点がある。
【０１１０】
例えば、同一画素に含まれ隣接する第１光電変換部ＰＤ＿Ａ＿２、第２光電変換部ＰＤ＿Ｂ＿２間で感度差や輝度差により、少なくとも第１光電変換部ＰＤ＿Ａ＿２が飽和した場合を仮定する。この時には、第１光電変換部ＰＤ＿Ａ＿２で発生した電荷の一部は第１領域ＩＳＯ１に生じるポテンシャル障壁を乗り越え、第２光電変換部ＰＤ＿Ｂ＿２に移動し得る。それにとどまらず、第１光電変換部ＰＤ＿Ａ＿２で発生した電荷は、光電変換部ＰＤ＿Ｂ＿１にも移動し得る。更には不図示の第１光電変換部ＰＤ＿Ａ＿２に隣接して配されたトランジスタ配置領域にも移動し得る。
【０１１１】
第１光電変換部ＰＤ＿Ａ＿２が飽和して、第２光電変換部ＰＤ＿Ｂ＿２が飽和していないときには、第２光電変換部ＰＤ＿Ｂ＿２のみが、入射光に応じて線形性を有した信号が出力される。そのため、これらの信号を合成する場合には、合成出力は、第１光電変換部ＰＤ＿Ａ＿２が飽和したところから第２光電変換部ＰＤ＿Ｂ＿２の出力で決定され、結果として、合成出力は第１光電変換部ＰＤ＿Ａ＿２が飽和したところから、ニー特性をもってしまう。この現象は、第１光電変換部ＰＤ＿Ａ＿２が飽和した後に発生した電荷がＰＤ＿Ｂ＿２以外に漏れこむときに顕著となる。このような現象のため、所望の合成信号が得られない場合がある。このような現象に対して図１５のようなポテンシャル状態としておくことで、同一画素の隣接する光電変換部に移動しやすくなり、好適な合成信号を得ることが可能となる。
【０１１２】
図１６に図１０のＩ−Ｊにおけるポテンシャル図を示す。図１６は、隣接する３画素の第１信号保持部及びこれらの間の領域のポテンシャルの大小関係を説明するための図である。添え字は図１５と同様である。
【０１１３】
同一画素の第１信号保持部ＭＥＭ＿Ａ＿２、第１信号保持部ＭＥＭ＿Ｂ＿２との間の領域（第３領域）をＩＳＯ３として図示している。互いに異なる画素に含まれ隣接する第１信号保持部間の領域をＩＳＯ４として図示している。第３領域ＩＳＯ３のポテンシャルの高さと第４領域ＩＳＯ４のポテンシャルの高さは同じである。つまり同一画素、異なる画素で隣接する第１信号保持部間のポテンシャルの高さは変えていない。これは、第１信号保持部間は、同一画素に含まれる複数の第１信号保持部であろうと、互いに異なる画素に含まれる第１信号保持部であろうと、互いの信号の独立性を保つことが重要であるためである。特に、グローバル電子シャッタ動作をする場合に、第３領域ＩＳＯ３，第４領域ＩＳＯ４とでポテンシャル障壁の高さを変えてしまうと、信号までの読み出しが撮像面内の一で異なるため、信号の混ざり方の度合いが変わってしまうためである。
【０１１４】
更に、第３領域ＩＳＯ３及び第４領域ＩＳＯ４のポテンシャルの高さは、第１領域の高さよりも高いことが好ましい。更に、第３領域ＩＳＯ３及び第４領域ＩＳＯ４のポテンシャルの高さは、第２領域ＩＳＯ２のポテンシャルの高さと同じであることが好ましい。
【０１１５】
図１７に図１０のＩ−Ｊにおける断面図を示す。図１０と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【０１１６】
複数の第１信号保持部のそれぞれは、Ｐ型半導体領域１７０１に配された複数のＮ型半導体領域のいずれかを有する。Ｐ型半導体領域１７０１はＰ型半導体基板を用いてもよいし、Ｎ型半導体基板にイオン注入で形成されたＰ型半導体領域を用いてもよい。
【０１１７】
第１信号保持部ＭＥＭ＿Ｂ＿１はＮ型半導体領域１７０２Ｂ＿１、第１信号保持部ＭＥＭ＿Ａ＿２はＮ型半導体領域１７０２Ａ＿２を有する。更に、第１信号保持部ＭＥＭ＿Ｂ＿２はＮ型半導体領域１７０２Ｂ＿２、第１信号保持部ＭＥＭ＿Ａ＿３はＮ型半導体領域１７０２Ａ＿３を有する。Ｎ型半導体領域１７０２Ｂ＿１、１７０２Ａ＿２、１７０２Ｂ＿２、１７０２Ａ＿３は、Ｐ型半導体領域１７０１とＰＮ接合を構成している。さらに各Ｎ型半導体領域の表面にＰ型半導体領域を配してもよい。
【０１１８】
第３領域ＩＳＯ３は、絶縁体による分離領域ＳｉＯ２に沿って配されたＰ型半導体領域１７０３＿３を有している。これはいわゆるチャネルストップ領域を用いることができる。
【０１１９】
第４領域ＩＳＯ４は、絶縁体による分離領域ＳｉＯ２に沿って配されたＰ型半導体領域１７０３＿４を有している。これはいわゆるチャネルストップ領域を用いることができる。
【０１２０】
第１電荷転送部ＴＸ１＿２は制御電極１７０５を有する。制御電極１７０５は、Ｎ型半導体領域１７０２Ａ＿１、１７０２Ａ＿２上に絶縁膜を介して連続的に配されている。図示しているようにＮ型半導体領域１７０２Ａ＿１、１７０２Ａ＿２間に配された第３領域ＩＳＯ３上に配されていてもよい。
【０１２１】
第１電荷転送部ＴＸ１＿２は制御電極１７０６を有する。制御電極１７０６は制御電極１７０５と同様に同一画素に含まれる複数の第１信号保持部のそれぞれに対応するＮ型半導体領域上に連続的に配することができる。
【０１２２】
図１７の構成によれば、絶縁体による素子分離領域を設けているため、第３領域ＩＳＯ３，第４領域ＩＳＯ４のポテンシャルの高さを容易に高めることができる。
【０１２３】
図１８に図１０のＩ−Ｊにおける断面図の他の例を示す。図１０と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。図１７の構成と大きく異なる点は、第３領域ＩＳＯ３、第４領域ＩＳＯ４の構造である。具体的には絶縁体による素子分離領域を設けずに、半導体領域のみで構成している点である。
【０１２４】
複数の第１信号保持部のそれぞれは、Ｐ型半導体領域１８０１に配された複数のＮ型半導体領域のいずれかを有する。Ｐ型半導体領域１８０１はＰ型半導体基板を用いてもよいし、Ｎ型半導体基板にイオン注入で形成されたＰ型半導体領域を用いてもよい。
【０１２５】
第１信号保持部ＭＥＭ＿Ｂ＿１はＮ型半導体領域１８０２Ｂ＿１、第１信号保持部ＭＥＭ＿Ａ＿２はＮ型半導体領域１８０２Ａ＿２を有する。第１信号保持部ＭＥＭ＿Ｂ＿２はＮ型半導体領域１８０２Ｂ＿２、第１信号保持部ＭＥＭ＿Ａ＿３はＮ型半導体領域１８０２Ａ＿３を有する。Ｎ型半導体領域１８０２Ｂ＿１、１８０２Ａ＿２、１８０２Ｂ＿２、１８０２Ａ＿３は、Ｐ型半導体領域１８０１とＰＮ接合を構成している。さらに各Ｎ型半導体領域の表面に、Ｐ型半導体領域を配してもよい。
【０１２６】
第３領域ＩＳＯ３は、Ｐ型半導体領域１８０３＿３を有している。ここでは１つの半導体領域として図示しているが互いに異なる深さに配された複数の領域により構成されていてもよい。
【０１２７】
第４領域ＩＳＯ４は、Ｐ型半導体領域１８０３＿４を有している。第３領域ＩＳＯ３と同様に、複数の工程で異なる深さに配された領域により構成されていてもよい。
【０１２８】
第１電荷転送部ＴＸ１＿２は、制御電極１８０５Ａ、１８０５Ｂを有する。制御電極１８０５Ａは、Ｎ型半導体領域１８０２Ａ＿２上に絶縁膜を介して配されている。制御電極１８０５Ｂは、Ｎ型半導体領域１８０２Ｂ＿２上に絶縁膜を介して配されている。
【０１２９】
第１電荷転送部ＴＸ１＿１、ＴＸ１＿３の各々も、制御電極１８０６を有する。制御電極１８０６も対応する、第１信号保持部を構成するＮ型半導体領域上に配される。
【０１３０】
図１８の構成によれば、半導体基板表面の凹凸が少ないため、遮光部材を配しやすい。また、隣接画素等との間の、遮光膜で被覆されていない絶縁膜中を伝わる光の入射を防止できるので、遮光性能が向上できる。また、素子分離部の電極をなくし、保持部電極の面積を軽減することで、駆動パルスを相対的に高速に伝搬することが可能となる。
【０１３１】
（実施例２）
図１９に第２実施形態の実施例１の画素の等価回路の例を示す。図１１と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本例の図１１の例と異なる点は、増幅トランジスタＳＦが同一画素の複数の光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂで共有されている点である。これに伴い、第１光電変換部ＰＤ＿Ａに対応する第２電荷転送部ＴＸ２＿Ａと、第１光電変換部ＰＤ＿Ｂに対応する第２電荷転送部ＴＸ２＿Ｂとが独立して制御可能な構成となっている必要がある。
【０１３２】
図２０に本実施例の撮像装置の制御パルス図を示す。本図の駆動パルスは同一画素に含まれる複数の光電変換部の信号を増幅トランジスタの入力ノードで加算する場合の例である。なお、パルスＰＴＳは列回路に配される光信号保持部に信号を保持する際の制御パルスである。パルスＰＴＮは列回路に配されるノイズ信号保持部に信号を保持する際の制御パルスである。パルスＰＨＳＥＬは水平走査回路から出力される制御パルスで、列回路に保持された各列の信号を水平信号線に読み出すための制御パルスである。図２０の駆動パルスは静止画モードで用いることができる。
【０１３３】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０１３４】
時刻Ｔ１において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがハイレベルからローレベルへ遷移する。
【０１３５】
この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ及び第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂの電子がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０１３６】
時刻Ｔ３において、撮像面の全画素のφＴＸ１がローレベルからハイレベルへ遷移し、時刻Ｔ４において撮像面の全画素のφＴＸ１がハイレベルからローレベルへ遷移する。この動作により第１光電変換部ＰＤ＿Ａの撮像用の信号電荷が、撮像面の全画素一括で、第１信号保持部ＭＥＭ＿Ａへ転送される。同様に第２光電変換部ＰＤ＿Ｂの撮像用の信号電荷が、撮像面の全画素一括で、第１信号保持部ＭＥＭ＿Ｂへ転送される。
【０１３７】
時刻Ｔ５において撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ，ＰＤ＿Ｂに入射して生じた電荷をＯＦＤ領域へ排出する。
【０１３８】
次に時刻Ｔ６にφＳＥＬ＿１がローレベルからハイレベルへ遷移し。同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作によりノイズ信号が垂直信号線ＶＯＵＴに出力され得る状態となる。
【０１３９】
時刻Ｔ７においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ８においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目のノイズ信号が保持される。
【０１４０】
時刻Ｔ９においてφＴＸ２＿Ａ＿１、φＴＸ２＿Ｂ＿１がローレベルからハイレベルへ遷移し、時刻Ｔ１０においてφＴＸ２＿Ａ＿１、φＴＸ２＿Ｂ＿１がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂから増幅トランジスタＳＦの入力ノードへ電子が転送され加算される。
【０１４１】
時刻Ｔ１１においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の撮像用の光信号が保持される。
【０１４２】
そして時刻Ｔ１３−Ｔ１８においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。
【０１４３】
時刻Ｔ１９においてφＳＥＬ１がハイレベルからローレベルへ遷移し、１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ２０−Ｔ３４において１行目と同様に２行目の画素の信号が読み出される。
【０１４４】
そして時刻Ｔ３４以降において３行目の画素の信号の読み出しが行われる。
【０１４５】
本実施例では３行目の撮像用の信号の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ３５において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた電荷が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０１４６】
このような動作によりグローバル電子シャッタ動作を実現でき、更に、ノイズ信号を不図示の後段の回路で除去することが可能となる。
【０１４７】
次に図２１に焦点検出用の信号を出力する際の駆動パルスを示す。
【０１４８】
図２０の駆動パルスとの大きな違いは、同一画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂの信号を独立して垂直信号線に読み出す点である。この点に特に注目して駆動パルスの説明を行なう。
【０１４９】
期間Ｔ１−Ｔ８は図２０と同じなので説明は省略する。図２１−１と図２１−２は一つの駆動パルス図であるが、時刻Ｔ１‐Ｔ３４を図２１−１に示し、時刻Ｔ３５以降を図２１−２に示している。
【０１５０】
時刻Ｔ９において、φＴＸ２＿Ａ＿１がローレベルからハイレベルへ遷移し、時刻Ｔ１０においてφＴＸ２＿Ａ＿１がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第１信号保持部ＭＥＭ＿Ａから増幅トランジスタＳＦの入力ノードへ焦点検出用の信号を生成するための信号電荷が転送される。
【０１５１】
時刻Ｔ１１においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための光信号が保持される。
【０１５２】
そして時刻Ｔ１３−Ｔ１８においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。
【０１５３】
時刻Ｔ１９において、φＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ１がローレベルからハイレベルに遷移し、時刻Ｔ２０において、φＳＥＬ１がローレベルからハイレベルへ遷移し、φＲＥＳ１がハイレベルからローレベルに遷移する。この動作により、１行目の画素が一時的に非選択状態となる。そして増幅トランジスタの入力ノードの電圧が基準電圧にリセットされた後、フローティングとなる。この動作により、再び１行目の画素の信号が垂直信号線に出力され得る状態となる。
【０１５４】
時刻Ｔ２１においてＰＴＮがローレベルからハイレベルに遷移し、時刻Ｔ２２においてＰＴＮがハイレベルからローレベルに遷移する。この動作により１行目のノイズ信号が列回路のノイズ信号保持部において保持される。
【０１５５】
時刻Ｔ２３において、φＴＸ２＿Ｂ＿１がローレベルからハイレベルへ遷移し、時刻Ｔ２４においてφＴＸ２＿Ｂ＿１がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第１信号保持部ＭＥＭ＿Ｂから増幅トランジスタＳＦの入力ノードへ焦点検出用の信号電荷が転送される。
【０１５６】
時刻Ｔ２５においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ２６においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための光信号が保持される。
【０１５７】
そして時刻Ｔ２７−Ｔ３２においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。
【０１５８】
時刻Ｔ３３においてφＳＥＬ１がハイレベルからローレベルへ遷移し。１行目の画素が選択状態から非選択状態となる。この動作により１行目の画素の焦点検出用の信号の読み出しが完了する。
【０１５９】
続けて期間Ｔ３４−Ｔ６２において１行目と同様に２行目の画素から焦点検出用の信号が読み出される。
【０１６０】
本実施例では３行目の画素の焦点検出用の信号の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ６３において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた焦点検出用の信号を生成するための信号電荷が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０１６１】
（実施例３）
図２２に本実施例の撮像装置の断面図を示す。これまで説明してきた断面図においてはＯＦＤ領域が光電変換部の横方向に配されていた。いわゆるラテラルオーバーフロードレイン（ＬＯＦＤ）構造である。これに対して本例はバーティカルオーバーフロードレイン（ＶＯＦＤ）構造としている点が異なる。
【０１６２】
Ｎ型半導体領域２２０１は電源電圧が供給されており、ＶＯＦＤ領域として機能する。Ｎ型半導体領域２２０１上にはＰ型半導体領域２２０２が配されている。Ｐ型半導体領域２２０２上にはＰ型半導体領域２２０３が配されている。Ｐ型半導体領域２２０３とＰＮ接合を構成するように、Ｎ型半導体領域２２０４が配され、更に、Ｎ型半導体領域２２０４上にＰ型半導体領域２２０５が配されている。光電変換部ＰＤはＰ型半導体領域２２０３、Ｎ型半導体領域２２０４及びＰ型半導体領域２２０５により構成されている。いわゆる埋め込み型のフォトダイオードである。
【０１６３】
第１電荷転送部ＴＸ１は制御電極２２１１及び制御電極下部に絶縁膜を介して配された第１チャネル２２０６により構成されている。第１チャネル２２０６はＰ型半導体領域２２０３の一部により構成されている。さらに、不純物イオンを注入してポテンシャル障壁の高さが調整されていてもよい。
【０１６４】
第１信号保持部ＭＥＭ１は、制御電極２２１１及び制御電極２２１１下部に絶縁膜を介して配されたＮ型半導体領域２２０７により構成されている。制御電極に負電位を供給することで、Ｎ型半導体領域２２０７の表面にホールを集めることができ、第１信号保持部ＭＥＭ１での信号保持期間中の暗電流を低減することができる。
【０１６５】
第２電荷転送部ＴＸ２は、制御電極２２１２及び制御電極２２１２下部に絶縁膜を介して配された第２チャネル２２０８により構成されている。第２チャネル２２０８はＰ型半導体領域２２０３の一部により構成されている。さらに、不純物イオンを注入してポテンシャル障壁の高さが調整されていてもよい。
【０１６６】
ＦＤはＮ型半導体領域２２０９により構成されている。Ｎ型半導体領域２２０９はプラグ２２１０を介して増幅トランジスタのゲートに電気的に接続されている。
【０１６７】
遮光部材２２１３は第１信号保持部ＭＥＭ１上に配されている。より好ましくは、制御電極２２１１の光電変換部側側面まで延在しているのが好ましい。
【０１６８】
ＶＯＦＤ動作としては、Ｎ型半導体領域２２０１、Ｐ型半導体領域２２０２のポテンシャル関係を外部から与えるバイアスにより切り替えることで行う。Ｎ型半導体領域２２０４の電子をＮ型半導体領域２２０１に排出する。この時、第１信号保持部ＭＥＭ１での保持されている電子は排出されないことが望ましい。つまり、Ｎ型半導体領域２２０１とＮ型半導体領域２２０４との間の電子の移動しやすさに比べて、Ｎ型半導体領域２２０１とＮ型半導体領域２２０７との間を電子が移動しにくければよい。具体的な実現手段としては、Ｎ型半導体領域２２０１とＮ型半導体領域２２０７との間にポテンシャル障壁を設けることが考えられる。更には、Ｎ型半導体領域２２０１とＮ型半導体領域２２０７との距離が、Ｎ型半導体領域２２０１とＮ型半導体領域２２０４との距離よりも長ければよい。
【０１６９】
（実施例４）
図２３に本実施例の撮像装置の断面図を示す。本変形例の上述した構成との違いは、光電変換部ＰＤと第１信号保持部ＭＥＭ１との間のポテンシャル障壁の高さである。言い換えると第１電荷転送部ＴＸ１の構造が異なると言える。
【０１７０】
光電変換部ＰＤと第１信号保持部ＭＥＭ１との間の電気経路に配された第１電荷転送部ＴＸ１が非導通状態で、光電変換部ＰＤから第１信号保持部ＭＥＭ１へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部ＴＸ１に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、いわゆる完全にオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
【０１７１】
例えば具体的な構成としては、第１電荷転送部ＴＸ１をＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部ＴＸ１が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部ＴＸ１に供給される制御パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。このような構成によれば、光電変換部ＰＤに光が入射した際に光電変換により生成した焦点検出用の信号を生成するための信号電荷の大半が露光期間中に第１信号保持部ＭＥＭ１へ移動する。したがって、撮像面の全ての画素の蓄積時間を揃えることが可能となる。
【０１７２】
更に、第１電荷転送部ＴＸ１が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、絶縁膜界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
【０１７３】
図２３（ａ）において、Ｐ型半導体領域２３０１に複数のＮ型半導体領域を配することで光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂ、第１信号保持部ＭＥＭ＿Ａ、ＭＥＭ＿Ｂ、ＦＤ領域を構成する。Ｐ型半導体領域２３０１はＰ型半導体基板を用いてもよいし、Ｎ型半導体基板にイオン注入で形成されたＰ型半導体領域を用いてもよい。図では第１光電変換部ＰＤ＿Ａ及びこれに係る回路部分のみを抜き出している。
【０１７４】
光電変換部ＰＤは、Ｐ型半導体領域２３０１、Ｐ型半導体領域２３０１とＰＮ接合を構成するように配されたＮ型半導体領域２３０２、Ｎ型半導体領域２３０２上に配されたＰ型半導体領域２３０３を有する。いわゆる埋め込み型のフォトダイオードとなっている。
【０１７５】
第１電荷転送部ＴＸ１は、第１制御電極２３１２及び第１制御電極２３１２下部に絶縁膜を介して配された第１チャネルを有する。ここでは第１チャネルにはＮ型半導体領域２３０４より構成されている。
【０１７６】
第１信号保持部ＭＥＭは、第１制御電極２３１２、第１制御電極２３１２下部に絶縁膜を介して配されたＮ型半導体領域２３０５を有する。
【０１７７】
第２電荷転送部ＴＸ２は、第２制御電極２３１３及び第２制御電極２３１３下部に絶縁膜を介して配された第２チャネル２３０６を有する。ここでは第２チャネル２３０６はＰ型半導体領域２３０１の一部により構成されている。さらに第２チャネル２３０６はＰ型半導体領域２３０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【０１７８】
ＦＤ領域はＮ型半導体領域２３０７を有する。Ｎ型半導体領域２３０７は増幅トランジスタのゲートとプラグ２３０８を介して電気的に接続されている。
【０１７９】
ＯＦＤ制御部ＴＸ３は、第３制御電極２３１４及び第３制御電極２３１４下部に絶縁膜を介して配された第３チャネル２３０９を有する。ここでは第３チャネル２３０９はＰ型半導体領域２３０１の一部により構成されている。さらに第３チャネル２３０９はＰ型半導体領域２３０１に不純物イオンを注入して電子に対するポテンシャル障壁の高さが調整されていてもよい。
【０１８０】
ＯＦＤ領域は、Ｎ型半導体領域２３１０を有する。Ｎ型半導体領域２３１０は電源電圧供給配線とプラグ２３１１を介して電気的に接続されている。
【０１８１】
遮光部材２３１５は、第１信号保持部ＭＥＭ上に配されている。より好ましくは、遮光部材２３１５の第１制御電極２３１２の方向への正射影内に第１制御電極２３１２が内包されるのが好ましい。更に、遮光部材２３１５は第１制御電極２３１２上を延在し、第１制御電極２３１２の光電変換部ＭＥＭ側の側壁まで配されているのが好ましい。更に遮光部材２３１５は、その他の部材まで延在していてもよく、第２電荷転送部ＴＸ２上、及び第３制御電極２３１４上まで連続的に配されていてもよい。
【０１８２】
図２３（ｂ）は、第１〜第３制御電極に非導通時の制御パルスが供給されている状態におけるポテンシャル図である。言い換えると、第１〜第３制御電極に供給される制御パルスのうち電子に対するポテンシャルが最も高い制御パルスが供給されている状態ともいえる。このようなポテンシャル状態は例えば、ｎフレーム目の信号を全画素一括で第１信号保持部ＭＥＭに転送した後に、第２電荷転送部ＴＸ２が行ごとに走査されるまでの期間中に、光電変換部ＰＤにおいてｎ＋１フレーム目の電子を蓄積している期間である。
【０１８３】
図から明らかなように第１電荷転送部ＴＸ１に生じるポテンシャル障壁の高さが低い。相対的な関係でいうと、例えば、ＯＦＤ制御部ＴＸ３に生じるポテンシャル障壁よりも低い。
【０１８４】
このような画素の駆動に関して、基本的には図１４、２０、２１に示した駆動パルスを画素回路に応じて用いることができる。ただし、これらの駆動パルスと異なる点は、第１信号保持部ＭＥＭ１で信号を保持している期間に関しては、撮像面の全画素のＯＦＤ制御部ＴＸ３を導通させておく点である。このような動作を行なうことで、第１信号保持部ＭＥＭ１に電子が混入することを抑制することができるため好ましい。
【０１８５】
（実施例５）
図２４に本実施例の撮像装置の１画素の上面図を、図２５に本実施例の撮像装置の１画素の等価回路図を示す。本実施例の上述の実施例と異なる点は、第１信号保持部ＭＥＭ１を、同一画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂで共有している点である。上述の実施例で説明した構成と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【０１８６】
基本的な動作を説明する。まず等価回路図において、第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷を転送する第１電荷転送部ＴＸ１＿Ａを有している。更に、第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷を転送する第２電荷転送部ＴＸ１＿Ｂを有している。そして第１電荷転送部ＴＸ１＿Ａと第１電荷転送部ＴＸ１＿Ｂとは互いに独立な制御パルスを受け、独立動作可能な構成となっている。これに対して、第１光電変換部ＰＤ＿Ａの電子を排出するＯＦＤ制御部ＯＦＤ＿Ａ、第２光電変換部ＰＤ＿Ｂの電子を排出するＯＦＤ制御部ＯＦＤ＿Ｂは共通の制御パルスで動作させることができる。
【０１８７】
このような構成にすることで、第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号電荷に基づく信号と第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号電荷に基づく信号とを独立して垂直信号線に読み出すことができる。
【０１８８】
図２６に本実施例の撮像装置の駆動パルスの一例を示す。全ての制御パルスがハイレベルで導通状態となる。
【０１８９】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０１９０】
時刻Ｔ１において撮像面の全画素のφＴＸ１＿Ａ、φＴＸ１＿Ｂ、φＴＸ２，φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１＿Ａ、φＴＸ１＿Ｂ、φＴＸ２，φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ及び第１信号保持部ＭＥＭの電荷がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０１９１】
時刻Ｔ３において、１行目の画素のφＴＸ１＿Ａ、２行目の画素のφＴＸ１＿Ｂ、３行目の画素のφＴＸ１＿Ａがローレベルからハイレベルへ遷移し、時刻Ｔ４においてそれらのパルスがハイレベルからローレベルへ遷移する。この動作により１行目、３行目の画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭへ転送される。そして２行目の画素の第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭへ転送される。
【０１９２】
時刻Ｔ５において撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射して生じた電子をＯＦＤ領域へ排出する。
【０１９３】
次に時刻Ｔ６にφＳＥＬ＿１がローレベルからハイレベルへ遷移し、同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作により１行目の画素のノイズ信号が垂直信号線ＶＯＵＴに出力され得る状態となる。
【０１９４】
時刻Ｔ７においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ８においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目の画素のノイズ信号が保持される。
【０１９５】
時刻Ｔ９においてφＴＸ２＿１がローレベルからハイレベルへ遷移し、時刻Ｔ１０においてφＴＸ２＿１がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第１信号保持部ＭＥＭから増幅トランジスタＳＦの入力ノードへ電子が転送される。
【０１９６】
時刻Ｔ１１においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための光信号が保持される。
【０１９７】
そして時刻Ｔ１３−Ｔ１８においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。
【０１９８】
時刻Ｔ１９において、１行目の画素のφＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ１がローレベルからハイレベルへ遷移する。この動作により、１行目の画素が非選択状態となり、リセットトランジスタによりＦＤ及び増幅トランジスタＳＦのゲート電位がリセットされる。
【０１９９】
時刻Ｔ２０においてφＳＥＬ１がハイレベルからローレベルへ遷移し、１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ２１−Ｔ３３において２行目の画素の信号が読み出される。ここで１行目と異なる点がある。１行目の画素においては第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が垂直信号線に出力された。これに対して、２行目の画素においては第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が出力される。
【０２００】
そして時刻Ｔ３４以降において３行目の画素の信号の読み出しが行われる。３行目の画素の信号としては１行目と同様に第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が出力される。
【０２０１】
つまり奇数行においては、第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が出力される。そして、偶数行においては第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が出力されるのである。もちろんこれは偶奇行を入れ替えてもよいし、画素行ごとにランダムに変えてもよい。
【０２０２】
このような動作をさせることによって、近接した画素から、同一露光期間の第１光電変換部ＰＤ＿Ａ及び第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷に基づく信号を独立して得ることができる。
【０２０３】
本実施例では３行目の画素の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ３５において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた焦点検出用の信号を生成するための信号電荷が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０２０４】
また同一画素の第１光電変換部ＰＤ＿Ａと第２光電変換部ＰＤ＿Ｂとの信号を加算するのであれば、期間Ｔ３−Ｔ４において撮像面の全画素のφＴＸ１＿Ａと、φＴＸ２＿Ｂとを同時にハイレベルとすることで得ることができる。撮像装置において同一画素の複数の光電変換部の信号の加算を行なうモードと、図２６で示した駆動パターンとを切り替えて動作可能なようにすればよい。
【０２０５】
（実施例６）
図２７に本実施例の撮像装置の上面図、図２８に本実施例の撮像装置の１画素の等価回路図を示す。上述の実施例と同等の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【０２０６】
本実施例の上記実施例との違いは、１画素あたり複数の信号保持部を有しており、各光電変換部で生じた信号は複数の信号保持部を順次転送されて増幅トランジスタの入力ノードまで転送される点である。図２８において具体的に回路図を説明する。
【０２０７】
各画素は、第１光電変換部ＰＤ＿Ａの電子を転送する第１電荷転送部ＴＸ１＿Ａと、第２光電変換素子ＰＤ＿Ｂの電子を転送する第１電荷転送部ＴＸ１＿Ｂとを有している。そして第１電荷転送部ＴＸ１＿ＡとＴＸ１＿Ｂの出力ノードｎｏｄｅ＿１と第１信号保持部ＭＥＭ１の入力ノードｎｏｄｅ＿２とが電気的に接続されている。第１信号保持部ＭＥＭ１は更に所定の電圧が印加されたノードを有している。所定の電圧とは例えば接地電位である。
【０２０８】
第２電荷転送部ＴＸ２は第１信号保持部ＭＥＭ１で保持された焦点検出用の信号を生成するための信号電荷を、第２信号保持部ＭＥＭ２に転送する。ここで、第２電荷転送部ＴＸ２の出力ノードは第２信号保持部ＭＥＭ２の入力ノードｎｏｄｅ＿３に電気的に接続されている。
【０２０９】
第３電荷転送部ＴＸ３は第２信号保持部ＭＥＭ２に保持された焦点検出用の信号を生成するための信号電荷をＦＤに転送する。そしてＦＤが増幅トランジスタＳＦのゲートに電気的に接続されている。増幅トランジスタＳＦの出力ノードと垂直信号線ＶＯＵＴとの間の電気経路には選択トランジスタＳＥＬが配されている。更に、増幅トランジスタの入力ノードに所定の電圧を供給してリセットを行なうリセットトランジスタＲＥＳが配されている。
【０２１０】
図２９に本実施例の１画素の断面図を示す。第１光電変換部ＰＤ＿Ａから見た断面と、第２光電変換部ＰＤ＿Ｂから見た断面は同じであるため第１光電変換部ＰＤ＿Ａを例に説明する。図２７の点線の部分に該当する断面図である。
【０２１１】
Ｎ型の半導体基板２９００にＰ型の半導体領域２９０１が配される。Ｐ型の半導体領域２９０１とＰＮ接合を構成するように、Ｎ型の半導体領域２９０２が配される。Ｎ型の半導体領域２９０２の表面側にはＰ型の半導体領域２９０３が配される。Ｐ型の半導体領域２９０１、Ｎ型の半導体領域２９０２、Ｐ型の半導体領域２９０３によりいわゆる埋め込み型のフォトダイオードが構成されている。
【０２１２】
光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷は、第１チャネル２９０４を移動し、第１信号保持部ＭＥＭ１を構成するＮ型の半導体領域２９０５に到達する。Ｎ型の半導体領域２９０５で保持された焦点検出用の信号を生成するための信号電荷は、第２チャネル２９０６を移動し、第２信号保持部ＭＥＭ２を構成するＮ型の半導体領域２９０７に到達する。Ｎ型の半導体領域２９０７で保持された焦点検出用の信号を生成するための信号電荷は、第３チャネル２９０８を移動し、ＦＤ領域を構成するＮ型の半導体領域２９０９へ到達する。また、光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷は、第４転送ゲート２９１４を介して、ＯＦＤ領域を構成するＮ型の半導体領域２９１０に排出可能となっている。
【０２１３】
第１制御電極２９１１は第１チャネル２９０４及びＮ型の半導体領域２９０５の上部に絶縁体を介して配されている。第１制御電極２９１１は、第１電荷転送部ＴＸ１及び第１信号保持部ＭＥＭ１で兼用されている。
【０２１４】
第１電荷転送部ＴＸ１は、第１チャネル２９０４及び第１チャネル２９０４上に絶縁膜を介して配された第１制御電極２９１１の一部を含んで構成されている。
【０２１５】
第１信号保持部ＭＥＭ１は、Ｎ型の半導体領域（第１半導体領域）２９０５と、Ｎ型の半導体領域２９０５とＰＮ接合を構成するＰ型の半導体領域（第２半導体領域）２９０１を含む。更に、第１信号保持部ＭＥＭ１は、絶縁膜を介してＮ型の半導体領域２９０５上に配された第１制御電極２９１１の一部を含んで構成されている。
【０２１６】
第２制御電極２９１２は第２チャネル２９０６及びＮ型の半導体領域２９０７上部に絶縁体を介して配されている。第２制御電極２９１２は、第２電荷転送部ＴＸ２及び第２信号保持部ＭＥＭ２で兼用されている。
【０２１７】
第２電荷転送部ＴＸ２は、第２チャネル２９０６及び第２チャネル２９０６上に絶縁膜を介して配された第２制御電極２９１２の一部を含んで構成されている。
【０２１８】
第２信号保持部ＭＥＭ２は、Ｎ型の半導体領域２９０７と、Ｎ型の半導体領域２９０７とＰＮ接合を構成するＰ型の半導体領域２９０１を含む。更に、第２信号保持部ＭＥＭ２は、絶縁膜を介してＮ型の半導体領域２９０７上に配された第２制御電極２９１２の一部を含んで構成されている。
【０２１９】
第３制御電極２９１３は第３チャネル２９０８上部に絶縁膜を介して配されている。第３電荷転送部ＴＸ３は、第３チャネル２９０８と、第３制御電極２９１３を含んで構成されている。
【０２２０】
図２９（ｂ）に図２９（ａ）に対応する断面のポテンシャル図を示している。各制御電極には非導通状態となるパルスが供給されている。つまり、電子に対するポテンシャル障壁が高い状態となっている。
【０２２１】
このようなポテンシャル状態は、例えば、光電変換部ＰＤ、第１信号保持部ＭＥＭ１、第２信号保持部ＭＥＭ２で信号を保持している期間中のものである。第１信号保持部ＭＥＭ１で保持可能な電荷量は、第１電荷転送部ＴＸ１に生じるポテンシャルの高さと第２電荷転送部ＴＸ２に生じるポテンシャルの高さで決まる。ここでは第１電荷転送部ＴＸ１に生じるポテンシャルの高さと第２電荷転送部ＴＸ２に生じるポテンシャルの高さをほぼ同じ高さとしている。このような状態は第１チャネル２９０４の不純物濃度と、第２チャネル２９０６の不純物濃度を等しくし、第１制御電極２９１１と第２制御電極２９１２に供給される制御パルスの振幅を等しくすることで実現可能である。
【０２２２】
図３０に本実施例の撮像装置の撮像領域に対する制御パルスの一例を示す。全ての制御パルスがハイレベルで導通状態となる。図３０−１と図３０−２は１つの駆動パルス図であるが、時刻Ｔ１‐Ｔ３８を図３０−１に示し、時刻Ｔ３９以降を図３０−２に示している。なお、パルスＰＴＳは列回路に配される光信号保持部に信号を保持する際の制御パルスである。パルスＰＴＮは列回路に配されるノイズ信号保持部に信号を保持する際の制御パルスである。パルスＰＨＳＥＬは水平走査回路から出力される制御パルスで、列回路に保持された各列の信号を水平信号線に読み出すための制御パルスである。図３０の駆動パルスは静止画モードで用いることができる。
【０２２３】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０２２４】
時刻Ｔ１において撮像面の全画素のφＴＸ１＿Ａ、φＴＸ１＿Ｂ、φＴＸ２、φＴＸ３、φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１＿Ａ、φＴＸ１＿Ｂ、φＴＸ２、φＴＸ３、φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ及び第１信号保持部ＭＥＭ１の電荷がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０２２５】
時刻Ｔ３において、撮像面の全画素のφＴＸ１＿Ａがローレベルからハイレベルへ遷移し、時刻Ｔ４において撮像面の全画素のφＴＸ１＿Ａがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。
【０２２６】
時刻Ｔ５において、撮像面の全画素のφＴＸ２がローレベルからハイレベルへ遷移し、時刻Ｔ６において撮像面の全画素のφＴＸ２がハイレベルからローレベルへ遷移する。この動作により第１信号保持部ＭＥＭ１に保持されていた焦点検出用の信号を生成するための信号電荷が、第２電荷転送部ＴＸ２を介して第２信号保持部ＭＥＭ２に転送される。
【０２２７】
時刻Ｔ７において、撮像面の全画素のφＴＸ１＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ８において撮像面の全画素のφＴＸ１＿Ｂがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。
【０２２８】
時刻Ｔ９において、撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射して生じた電子をＯＦＤ領域へ排出する。
【０２２９】
時刻Ｔ１０において、φＳＥＬ＿１がローレベルからハイレベルへ遷移し、同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作により１行目の画素のノイズ信号が垂直信号線ＶＯＵＴに出力され得る状態となる。
【０２３０】
時刻Ｔ１１においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目の画素のノイズ信号が保持される。
【０２３１】
時刻Ｔ１３においてφＴＸ３がローレベルからハイレベルへ遷移し、時刻Ｔ１４においてφＴＸ３がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第２信号保持部ＭＥＭ２から増幅トランジスタＳＦの入力ノードへ焦点検出用の信号を生成するための信号電荷が転送される。
【０２３２】
時刻Ｔ１５においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１６においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷に基づく光信号が保持される。
【０２３３】
そして、時刻Ｔ１７−Ｔ２２においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷に基づく信号を撮像装置外部に読み出すことができる。
【０２３４】
時刻Ｔ２３において、φＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ１がローレベルからハイレベルへ遷移する。そしてφＴＸ２＿１がローレベルからハイレベルへ遷移する。続けて、時刻Ｔ２４において、φＳＥＬ１がローレベルからハイレベルへ遷移し、φＲＥＳ１がハイレベルからローレベルへ遷移する。そしてφＴＸ２＿１がハイレベルからローレベルへ遷移する。この動作により１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が第２信号保持部ＭＥＭ２により保持された状態となる。
【０２３５】
時刻Ｔ２５において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ２６においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目の画素のノイズ信号が保持される。
【０２３６】
時刻Ｔ２７においてφＴＸ３がローレベルからハイレベルへ遷移し、時刻Ｔ２８においてφＴＸ３がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第２信号保持部ＭＥＭ２から増幅トランジスタＳＦの入力ノードへ焦点検出用の信号を生成するための信号電荷が転送される。
【０２３７】
時刻Ｔ２９において、ＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ３０においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく光信号が保持される。
【０２３８】
時刻Ｔ３１−Ｔ３６においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号を撮像装置外部に読み出し可能な状態とすることができる。
【０２３９】
時刻Ｔ３７においてφＳＥＬ１がハイレベルからローレベルへ遷移し。１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ３８−Ｔ６４において２行目の画素の信号が読み出される。
【０２４０】
そして時刻Ｔ６５以降において３行目の画素の信号の読み出しが行われる。３行目の画素の信号としては１行目と同様に第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷に基づく信号が出力される。
【０２４１】
本実施例では３行目の画素の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ６６において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた焦点検出用の信号を生成するための信号電荷が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０２４２】
（実施例７）
図３１に本実施例の等価回路図を示す。本実施例の上述の実施例との違いは、第２信号保持部ＭＥＭ２の後段の回路構成が並列に複数の回路ブロックを有しており、各々が、各回路ブロックに対応した複数の垂直信号線を有している点である。上述の実施例と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【０２４３】
本変形例は第２信号保持部ＭＥＭ２の後段に複数の第３電荷転送部を有している。そして各第３電荷転送部の後段には増幅トランジスタ、リセットトランジスタ、選択トランジスタが配されている。第３電荷転送部ＴＸ３＿Ａ、ＴＸ３＿Ｂは互いに独立に動作可能なように制御パルスが独立に供給可能な構成となっている。上述したように例えば垂直信号線を複数設けることで、第３電荷転送部ＴＸ３＿Ａ、ＴＸ３＿Ｂの後段の回路は同様の機能を有する回路素子に対して共通の制御パルスを用いて制御することができる。
【０２４４】
本実施例によれば実施例６等に比べて信号の読み出し速度をさらに向上させることができる。
【０２４５】
図３２に本実施例の制御パルスの一例を示す。全てのパルスがハイレベルで導通状態となる。なお、パルスＰＴＳは列回路に配される光信号保持部に信号を保持する際の制御パルスである。パルスＰＴＮは列回路に配されるノイズ信号保持部に信号を保持する際の制御パルスである。パルスＰＨＳＥＬは水平走査回路から出力される制御パルスで、列回路に保持された各列の信号を水平信号線に読み出すための制御パルスである。図３２の駆動パルスは例えば焦点検出信号モードで用いることができる。
【０２４６】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０２４７】
時刻Ｔ１において撮像面の全画素のφＴＸ１＿Ａ、φＴＸ１＿Ｂ、φＴＸ２、φＴＸ３＿Ａ、φＴＸ３＿Ｂ、φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１＿Ａ、φＴＸ１＿Ｂ、φＴＸ２、φＴＸ３＿Ａ、φＴＸ３＿Ｂ、φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ、第１信号保持部ＭＥＭ１、第２信号保持部ＭＥＭ２の電荷がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０２４８】
時刻Ｔ３において、撮像面の全画素のφＴＸ１＿Ａがローレベルからハイレベルへ遷移し、時刻Ｔ４において撮像面の全画素のφＴＸ１＿Ａがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。
【０２４９】
時刻Ｔ５において、撮像面の全画素のφＴＸ２がローレベルからハイレベルへ遷移し、時刻Ｔ６において撮像面の全画素のφＴＸ２がハイレベルからローレベルへ遷移する。この動作により第１信号保持部ＭＥＭ１に保持されていた焦点検出用の信号を生成するための信号電荷が、第２電荷転送部ＴＸ２を介して第２信号保持部ＭＥＭ２に転送される。
【０２５０】
時刻Ｔ７において、撮像面の全画素のφＴＸ１＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ８において撮像面の全画素のφＴＸ１＿Ｂがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。
【０２５１】
時刻Ｔ９において、撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射して生じた電荷をＯＦＤ領域へ排出する。
【０２５２】
時刻Ｔ１０において、φＳＥＬ＿１がローレベルからハイレベルへ遷移し、同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作により１行目のノイズ信号が垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂに出力され得る状態となる。
【０２５３】
時刻Ｔ１１においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目のノイズ信号が保持される。
【０２５４】
時刻Ｔ１３においてφＴＸ３がローレベルからハイレベルへ遷移し、時刻Ｔ１４においてφＴＸ３がハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、第２信号保持部ＭＥＭ２から増幅トランジスタＳＦの入力ノードへ焦点検出用の信号を生成するための信号電荷が転送される。
【０２５５】
時刻Ｔ１５において、撮像面の全画素のφＴＸ２がローレベルからハイレベルへ遷移し、時刻Ｔ１６において、撮像面の全画素のφＴＸ２がハイレベルからローレベルへ遷移する。この動作により、第２光電変換部ＰＤ＿Ｂに生じた焦点検出用の信号を生成するための信号電荷が、第１信号保持部ＭＥＭ１から第２信号保持部ＭＥＭ２へ転送される。
【０２５６】
時刻Ｔ１７において、ＰＴＳがローレベルからハイレベルへ遷移する。更に、撮像面の全画素のφＴＸ３＿Ｂがローレベルからハイレベルへ遷移する。この動作により第２光電変換部ＰＤ＿Ｂに生じた焦点検出用の信号を生成するための信号電荷が第２信号保持部ＭＥＭ２から増幅トランジスタの入力ノードへ転送される。
【０２５７】
時刻Ｔ１８において撮像面の全画素のφＴＸ３＿Ｂがハイレベルからローレベルへ遷移する。
【０２５８】
時刻Ｔ１９において、ＰＴＳがハイレベルからローレベルへ遷移する。期間Ｔ１７−Ｔ１９において、列回路の光信号保持部に１行目の画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく光信号が保持される。
【０２５９】
そして、時刻Ｔ２０−Ｔ２５においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号を撮像装置外部に読み出すことができる。
【０２６０】
時刻Ｔ２６において、φＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ１がローレベルからハイレベルへ遷移する。１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ２７−Ｔ４４において２行目の画素の信号が読み出される。そして時刻Ｔ４５以降において３行目の画素の信号の読み出しが行われる。
【０２６１】
本実施例では３行目の画素の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ４５において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた電子が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０２６２】
（実施例８）
図３３に本実施例の撮像装置の上面図を示す。また図３４に本実施例の撮像装置の１画素の等価回路を示す。本実施例の上述の実施例との違いは、第１光電変換部ＰＤ＿Ａから増幅トランジスタの入力ノードまでに配された回路素子と、第２光電変換部ＰＤ＿Ｂから増幅トランジスタの入力ノードまでに配された回路素子とが異なる点である。第１光電変換部ＰＤ＿Ａと第２光電変換部ＰＤ＿Ｂとで必ずしも同じ信号処理が望まれるわけではなく、場合によっては異なる処理を行なう必要がある。例えば第１光電変換部ＰＤ＿Ａと第２光電変換部ＰＤ＿Ｂとで感度が異なる場合である。または、第１光電変換部ＰＤ＿Ａと第２光電変換部ＰＤ＿Ｂとで感度が変わらなくても、駆動シーケンス等の制約から異なる回路が望まれる場合がある。
【０２６３】
図３４を参照すると、第１光電変換部ＰＤ＿Ａに関しては、第１光電変換部ＰＤ＿Ａの出力ノードと増幅トランジスタＳＦの入力ノードとの間の電気経路に第１信号保持部ＭＥＭ１が配された構成となっている。これに対して第２光電変換部ＰＤ＿Ｂの出力ノードと増幅トランジスタＳＦの入力ノードとの間の電気経路には第２電荷転送部ＴＸ２＿Ｂが配されるのみで独立した構成としての信号保持部は設けられていない。
【０２６４】
図３５、３６に図３４に示した撮像装置の具体的な駆動パルス図を示す。図３５に示したモードは静止画撮影などに好適に用いられるモードである。図３６に示したモードは焦点検出用の信号などに好適に用いられるモードである。いずれの制御パルスもハイレベルで導通状態になるものとする。なお、パルスＰＴＳは列回路に配される光信号保持部に信号を保持する際の制御パルスである。パルスＰＴＮは列回路に配されるノイズ信号保持部に信号を保持する際の制御パルスである。パルスＰＨＳＥＬは水平走査回路から出力される制御パルスで、列回路に保持された各列の信号を水平信号線に読み出すための制御パルスである。
【０２６５】
まず図３５について説明する。
【０２６６】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０２６７】
時刻Ｔ１において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ、第１信号保持部ＭＥＭ１の電荷がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０２６８】
時刻Ｔ３において、撮像面の全画素のφＴＸ１がローレベルからハイレベルへ遷移し、時刻Ｔ４において撮像面の全画素のφＴＸ１＿Ａがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。
【０２６９】
時刻Ｔ５において、撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射して生じた焦点検出用の信号を生成するための信号電荷をＯＦＤ領域へ排出する。
【０２７０】
時刻Ｔ６において、φＳＥＬ＿１がローレベルからハイレベルへ遷移し、同時にφＲＥＳ＿１がハイレベルからローレベルへ遷移する。この動作により１行目のノイズ信号が垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂに出力され得る状態となる。
【０２７１】
時刻Ｔ７においてＰＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ８においてＰＴＮがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目のノイズ信号が保持される。
【０２７２】
時刻Ｔ９において撮像面の全画素のφＴＸ２＿Ａ、φＴＸ２＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ１０においてφＴＸ２＿Ａ、φＴＸ２＿Ｂがハイレベルからローレベルへ遷移する。この動作により１行目の複数の画素において、増幅トランジスタＳＦの入力ノードにおいて第１光電変換部ＰＤ＿Ａで生じた焦点検出用の信号を生成するための信号電荷と、第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷とが加算される。言い換えると、第１信号保持部ＭＥＭ１で保持された第１光電変換部ＰＤ＿Ａで生じた電荷に基づく信号と第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号とが増幅トランジスタＳＦのゲートで加算される。
【０２７３】
時刻Ｔ１１において、ＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ１２においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷が加算された光信号が保持される。
【０２７４】
そして、時刻Ｔ１３−Ｔ１８においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷を加算した信号を撮像装置外部に読み出すことができる。
【０２７５】
時刻Ｔ１９において、φＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ１がローレベルからハイレベルへ遷移する。１行目の画素が選択状態から非選択状態となる。続けて期間Ｔ２０−Ｔ３３において２行目の画素の信号が読み出される。そして時刻Ｔ３４以降において３行目の画素の信号の読み出しが行われる。
【０２７６】
本実施例では３行目の画素の読み出し期間中に次フレームの露光期間が開始する。時刻Ｔ３４において撮像面の全画素のφＯＦＤがハイレベルからローレベルへ遷移する。これにより光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射した光により生じた焦点検出用の信号を生成するための信号電荷が光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂにおいて蓄積される。
【０２７７】
次に図３６について説明する。
【０２７８】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０２７９】
時刻Ｔ１において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ、第１信号保持部ＭＥＭ１の電荷がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０２８０】
時刻Ｔ３において、撮像面の全画素のφＲＥＳがハイレベルからローレベルへ遷移する。
【０２８１】
時刻Ｔ４において、撮像面の全画素のφＴＸ１、φＴＸ２＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ５において撮像面の全画素のφＴＸ１、φＴＸ２＿Ｂがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。更に、第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷が増幅トランジスタＳＦの入力ノードに転送される。
【０２８２】
時刻Ｔ６において、撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射して生じた電荷をＯＦＤ領域へ排出する。
【０２８３】
時刻Ｔ７において、φＳＥＬ＿１がローレベルからハイレベルへ遷移する。この動作により１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号を垂直信号線ＶＯＵＴに読み出し得る状態となっている。
【０２８４】
時刻Ｔ８においてＰＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ９においてＰＴＳがハイレベルからローレベルへ遷移する。この動作により列回路の光信号保持部に１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく光信号が保持される。
【０２８５】
時刻Ｔ１０−Ｔ１５においてＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号を撮像装置外部に読み出すことができる。
【０２８６】
時刻Ｔ１６において、φＳＥＬ１が一時的にハイレベルからローレベルへ遷移し、φＲＥＳ１が一時的にローレベルからハイレベルへ遷移する。時刻Ｔ１７において、φＳＥＬ１がローレベルからハイレベルへ遷移し、φＲＥＳ１が一時的にハイレベルからローレベルへ遷移する。
【０２８７】
時刻Ｔ１８においてＣＴＮがローレベルからハイレベルへ遷移し、時刻Ｔ１９においてＣＴＮがハイレベルからローレベルへ遷移する。
【０２８８】
時刻Ｔ２０において、撮像面の全画素のφＴＸ２＿Ａがローレベルからハイレベルへ遷移し、時刻Ｔ２１において、撮像面の全画素のφＴＸ２＿Ａがハイレベルからローレベルへ遷移する。
【０２８９】
時刻Ｔ２２においてＣＴＳがローレベルからハイレベルへ遷移し、時刻Ｔ２３においてＣＴＳがハイレベルからローレベルへ遷移する。
【０２９０】
期間Ｔ２４−２９において、ＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の第１光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく信号を撮像装置外部に読み出すことができる。
【０２９１】
時刻Ｔ３０においてφＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ１がローレベルからハイレベルへ遷移する。この動作により１行目が選択状態から非選択状態となる。
【０２９２】
期間Ｔ３２−５８において２行目の画素の信号が同様に読み出される。そして時刻Ｔ５９以降において３行目の画素の信号の読み出しが行われる。
【０２９３】
本実施例では第１光電変換部ＰＤ＿Ａの光信号とノイズ信号とを出力しており、第２光電変換部ＰＤ＿Ｂは光信号のみを出力している。
【０２９４】
（実施例９）
図３７に本実施例の１画素の等価回路図を示す。本変形例の実施例８との違いは、第１光電変換部ＰＤ＿Ａ及び第２光電変換部ＰＤ＿Ｂのそれぞれに対応して増幅トランジスタ等の画素トランジスタが独立して設けられている点である。上述の実施例と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【０２９５】
図３８に本実施例の撮像装置の撮像領域に対して供給される制御パルス図を示す。いずれの制御パルスもハイレベルで導通状態になるものとする。なお、パルスＰＴＳ＿Ａ、ＰＴＳ＿Ｂは列回路に配される光信号保持部に信号を保持する際の制御パルスである。パルスＰＴＮ＿Ａ、ＰＴＮ＿Ｂは列回路に配されるノイズ信号保持部に信号を保持する際の制御パルスである。本実施例の構成では、列回路等のサンプルホールド回路が第１光電変換部ＰＤ＿Ａ用のものと、第２光電変換部ＰＤ＿Ｂ用のものとで独立に制御可能な構成にしておく必要がある。
【０２９６】
パルスＰＨＳＥＬは水平走査回路から出力される制御パルスで、列回路に保持された各列の信号を水平信号線に読み出すための制御パルスである。
【０２９７】
時刻Ｔ１以前は撮像面の全画素のφＲＥＳがハイレベルとなっており、増幅トランジスタのゲートに基準電圧が供給された状態となっている。図示されているその他の制御パルスはローレベルである。
【０２９８】
時刻Ｔ１において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがローレベルからハイレベルへ遷移する。そして、時刻Ｔ２において撮像面の全画素のφＴＸ１、φＴＸ２＿Ａ、φＴＸ２＿Ｂ、φＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１光電変換部ＰＤ＿Ａ、第２光電変換部ＰＤ＿Ｂ、第１信号保持部ＭＥＭ１の電荷がＯＦＤ領域に、もしくはＦＤ領域を介してリセットトランジスタのドレインに排出される。そして時刻Ｔ２においてｎフレーム目の撮像の露光期間が開始する。図示されているように露光期間は撮像面全体において同一である。
【０２９９】
時刻Ｔ３において、撮像面の全画素のφＲＥＳ＿Ｂがハイレベルからローレベルへ遷移する。
【０３００】
時刻Ｔ４において、撮像面の全画素のφＴＸ１、φＴＸ２＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ５において撮像面の全画素のφＴＸ１、φＴＸ２＿Ｂがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素の第１光電変換部ＰＤ＿Ａの焦点検出用の信号を生成するための信号電荷が第１信号保持部ＭＥＭ１へ転送される。更に、第２光電変換部ＰＤ＿Ｂの焦点検出用の信号を生成するための信号電荷が増幅トランジスタＳＦ＿Ｂの入力ノードに転送される。
【０３０１】
時刻Ｔ６において、撮像面の全画素のφＯＦＤがローレベルからハイレベルへ遷移し、光電変換部ＰＤ＿Ａ、ＰＤ＿Ｂに入射して生じた電荷をＯＦＤ領域へ排出する。
【０３０２】
時刻Ｔ７において、φＳＥＬ＿１がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号を垂直信号線ＶＯＵＴ＿Ａ、ＶＯＵＴ＿Ｂに読み出し得る状態となっている。更に、撮像面の全画素のφＲＥＳ＿Ａがハイレベルからローレベルへ遷移する。
【０３０３】
時刻Ｔ８においてＰＴＮ＿Ａ、ＰＴＳ＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ９においてＰＴＮ＿Ａ、ＰＴＳ＿Ｂがハイレベルからローレベルへ遷移する。この動作により列回路のノイズ信号保持部に１行目の第１光電変換部ＰＤ＿Ａの電気経路に生じるノイズ信号が保持される。更に、列回路の光信号保持部に１行目の画素の第２光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく光信号が保持される。
【０３０４】
時刻Ｔ１０においてφＲＥＳ＿Ｂ＿１及びφＴＸ２＿Ａ＿１がローレベルからハイレベルへ遷移する。この動作により増幅トランジスタＳＦ＿Ｂの入力ノードの電位に基準電圧が供給される。更に１行目の画素の第１信号保持部ＭＥＭ１に保持されていた信号が、増幅トランジスタＳＦ＿Ａの入力ノードに転送される。そして時刻Ｔ１１においてφＲＥＳ＿Ｂ＿１及びφＴＸ２＿Ａ＿１がハイレベルからローレベルへ遷移する。
【０３０５】
時刻Ｔ１２においてＰＴＳ＿Ａ及びＰＴＮ＿Ｂがローレベルからハイレベルへ遷移し、時刻Ｔ１３においてＰＴＳ＿Ａ及びＰＴＮ＿Ｂがハイレベルからローレベルへ遷移する。この動作により、列回路のノイズ信号保持部に１行目の第２光電変換部ＰＤ＿Ａの電気経路に生じるノイズ信号が保持される。更に、列回路の光信号保持部に１行目の画素の第１光電変換部ＰＤ＿Ｂで生じた焦点検出用の信号を生成するための信号電荷に基づく光信号が保持される。
【０３０６】
期間Ｔ１４−１９において、ＰＨＳＥＬ＿１−ＰＨＳＥＬ＿３を順次、導通させることで、水平出力線に各画素列の信号を順次出力する。この期間がいわゆる水平走査期間（水平有効期間）である。この動作により１行目の画素の光信号及びノイズ信号を撮像装置外部に読み出すことができる。
【０３０７】
時刻Ｔ２０においてφＳＥＬ１がハイレベルからローレベルへ遷移し、φＲＥＳ＿Ａ＿１及びφＲＥＳ＿Ｂ＿１がローレベルからハイレベルへ遷移する。この動作により１行目が選択状態から非選択状態となる。
【０３０８】
時刻Ｔ２０以降において２行目以降の画素の信号が同様に読み出される。
【０３０９】
（焦点検出のメカニズム）
上述の実施形態で説明した撮像装置の撮像面における焦点検出に関して説明する。具体的に撮像面において位相差検出による撮像時の焦点検出を行なう一例を説明する。
【０３１０】
図３９、図４０を用いて説明する。図３９は撮影レンズ３９００の射出瞳から出た光束が撮像装置３９０１に入射する概念図である。ＭＬはマイクロレンズであり、ＣＦはカラーフィルターであり、光電変換部ＰＤ１、ＰＤ２は１つのマイクロレンズにより集光される光が入射する複数の光電変換部である。３９０２は撮影レンズの射出瞳を示す。ここでは、１つのマイクロレンズＭＬを有する１画素に対して、射出瞳３９０２から出た光束の中心を光軸３９０３とする。射出瞳から出た光は、光軸３９０３を中心として撮像装置３９０１に入射する。射出瞳の一部領域３９０４を通過する光の最外周の光線を３９０６、３９０７で示し、射出瞳３９０２の一部領域３９０５を通過する光の最外周の光線を３９０８、３９０９で示す。この図からわかるように、射出瞳３９０２から出る光束のうち、光軸３９０３を境にして、上側の光束はＰＤ１に入射し、下側の光束はＰＤ２に入射する。つまり、ＰＤ１とＰＤ２は各々、撮影レンズの射出瞳の別の領域の光を受光している。
【０３１１】
この特性を生かして、位相差の検知を行う。画素内の領域において、撮像領域を上面から見た際に、１つのマイクロレンズで集光される光が入射する複数の光電変換部に対し、一方のＰＤから得られるデータを第１ラインとし、他方のＰＤから得られるデータを第２ラインとする。そしてライン間の相関データを求めれば位相を検知できる。
【０３１２】
例えば、図３９において、１つのマイクロレンズにより集光される光が入射する光電変換部のうち下側に配されたＰＤのデータを第１ラインとし、上側に配されたＰＤのデータを第２ラインとする。この場合、ＰＤ１は第１ラインのデータのうちの１画素分の出力となり、ＰＤ２は第２ラインのデータのうちの１画素分の出力となる。図４０は点光源を結像したときのラインデータを示す。図４０（ａ）はピントがあった状態における第１ラインと第２ラインのデータである。横軸は、画素位置を表し、縦軸は出力を表す。ピントがあっている場合は第１ラインと第２ラインは重なる。図４０（ｂ）はピントがあっていない場合のラインデータである。このときは、第１ラインと第２ラインは位相差をもち、画素位置がずれている。このずれ量１００１を算出すると、ピントがあっている状態とどれだけずれているかがわかる。このような方法で位相を検知し、レンズを駆動することによってピントをあわすことができる。
【０３１３】
次に、これらの画素配置における画像データ生成について述べる。前述のように、ＰＤ１とＰＤ２の信号を別々に撮像装置３９０１から読み出し、位相差を検出する計算を行うことで、ピントの検出が出来る。そして、１つのマイクロレンズにより集光された光が入射するＰＤの信号を加算することで撮影画像を生成することができる。
【０３１４】
ところで、図３９では撮像素子の中心付近の画素について説明したが、実際にＰＤ間の入射光量に大きな差がつくのは、撮像素子の周辺部の画素の方が顕著であるため撮像領域の中心よりも端部に焦点検出用の画素を配した方が精度が上がってよい。
【０３１５】
（撮像システムへの応用）
図４１に、上述の各実施形態の撮像装置を適用可能な撮像システムの一例を示す。
【０３１６】
図４１において、４１０１は被写体の光学像を撮像装置４１０５に結像させるレンズ部で、レンズ駆動装置４１０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。４１０３はメカニカルシャッタでシャッタ制御手段４１０４によって制御される。メカニカルシャッタは、本発明の構成を用いればグローバル電子シャッタ動作が可能なため必ずしも必要ではないが、用途に応じて動作モードとして切り替え可能なようになっていると好ましい。
【０３１７】
４１０５はレンズ部４１０１で結像された被写体を画像信号として取り込むための撮像装置、４１０６は撮像装置４１０５から出力される画像信号に各種の補正を行ったり、データを圧縮したりする撮像信号処理回路である。４１０７は撮像装置４１０５、撮像信号処理回路４１０６に、各種タイミング信号を出力する駆動手段であるタイミング発生回路である。４１０９は各種演算と撮像装置全体を制御する制御回路、４１０８は画像データを一時的に記憶する為のメモリ、４１１０は記録媒体に記録または読み出しを行うためのインターフェースである。４１１１は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、４１１２は各種情報や撮影画像を表示する表示部である。
【０３１８】
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。
【０３１９】
メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１１０６などの撮像系回路の電源がオンされる。
【０３２０】
それから、レリーズボタン（図示せず）が押されると、撮像装置４１０５からのデータを元に測距演算を行い、測距結果に基づいて被写体までの距離の演算を制御回路４１０９で行う。その後、レンズ駆動装置４１０２によりレンズ部を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ部を駆動し測距を行う。測距演算は、撮像装置からのデータで求める以外にも、測距専用装置（図示せず）で行っても良い。
【０３２１】
そして、合焦が確認された後に撮影動作が開始する。撮影動作が終了すると、撮像装置４１０５から出力された画像信号は撮影信号処理回路４１０６で画像処理をされ、制御回路４１０９によりメモリに書き込まれる。撮影信号処理回路では、並べ替え処理、加算処理やその選択処理が行われる。メモリ４１０８に蓄積されたデータは、制御回路４１０９の制御により記録媒体制御Ｉ／Ｆ部４１１０を通り半導体メモリ等の着脱可能な記録媒体４１１１に記録される。
【０３２２】
また、外部Ｉ／Ｆ部（図示せず）を通り直接コンピュータ等に入力して画像の加工を行っても良い。
【符号の説明】
【０３２３】
１００  撮像領域
１０１ａ〜１０１ｄ  画素
【図１】
2013172210.tif 000003
【図２】
2013172210.tif 000004
【図３】
2013172210.tif 000005
【図４】
2013172210.tif 000006
【図５】
2013172210.tif 000007
【図６】
2013172210.tif 000008
【図７】
2013172210.tif 000009
【図８】
2013172210.tif 000010
【図９】
2013172210.tif 000011
【図１０】
2013172210.tif 000012
【図１１】
2013172210.tif 000013
【図１２】
2013172210.tif 000014
【図１３】
2013172210.tif 000015
【図１４】
2013172210.tif 000016
【図１５】
2013172210.tif 000017
【図１６】
2013172210.tif 000018
【図１７】
2013172210.tif 000019
【図１８】
2013172210.tif 000020
【図１９】
2013172210.tif 000021
【図２０】
2013172210.tif 000022
【図２１−１】
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【図２１−２】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2013172210.tif 000031
【図２９】
2013172210.tif 000032
【図３０−１】
2013172210.tif 000033
【図３０−２】
2013172210.tif 000034
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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