(57)【要約】【課題】耐圧を損なわずに導通損失を低減し、かつリカバリリンギングを抑制できる半導体装置を提供する。【解決手段】カソード層は、空間電荷密度よりキャリア密度が小さくされているものとする。これによれば、カソード層の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。したがって、導通損失を抑制するためにドリフト層を薄くし、空乏層がホール注入層に達することを抑制するために大きな空間電荷密度を有する半導体装置としても、カソード層の抵抗値を大きくできる。つまり、リカバリリンギングを抑制しつつ導通損失を低減することができ、さらに、耐圧が低下することも抑制できる。【選択図】図１
2013235890.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）と、
前記ドリフト層の表層部に形成された第２導電型の第１半導体層（３）と、
前記ドリフト層のうち前記第１半導体層と離間した位置に形成され、前記ドリフト層よりキャリア密度が大きくされた第１導電型の第２半導体層（５）と、
前記第２半導体層中に選択的に形成された第２導電型のホール注入層（６）と、
前記第１半導体層と電気的に接続される第１電極（４）と、
前記第２半導体層および前記ホール注入層と電気的に接続される第２電極（７）と、を備え、
前記第２半導体層は、空間電荷密度よりキャリア密度が小さくされていることを特徴とする半導体装置。
【請求項２】
前記第２半導体層は、凍結領域にある準位を含む構成とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層は、凍結領域にある準位と、外因性領域にある準位とによって構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２半導体層には、前記ホール注入層の間に位置する部分に、前記ドリフト層より浅い準位で形成され、前記ドリフト層よりキャリア密度が大きくされた接触層（８）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１半導体層は、少なくとも一部の深さが電子の拡散長より薄くされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１導電型はＮ型であると共に前記第２導電型はＰ型であり、
前記第２半導体層は、Ｂｉ、Ｍｇ、Ｔａ、Ｐｂ、Ｔｅ、Ｓｅ、Ｎ、Ｃ、Ｇｅ、Ｓｒ、Ｃｓ、Ｂａ、Ｓのうちの少なくとも１つがドープされて構成されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１導電型はＰ型であると共に前記第２導電型はＮ型であり、
前記第２半導体層は、Ｇａ、Ｉｎ、Ｔｌ、Ｂｅ、Ｃｕ、Ｚｎ、Ｃｏのうちの少なくとも１つがドープされて構成されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のうちｐｉｎ（ピン）ダイオードに関するものである。
【背景技術】
【０００２】
ｐｉｎダイオードにおいて、Ｎ型のカソード層にＰ＋型のホール注入層が選択的に形成された半導体装置が提案されている（例えば、非特許文献１参照）。
【０００３】
具体的には、この半導体装置は、カソード層のうちドリフト層側と反対側にＰ＋型のホール注入層が選択的に形成されている。そして、カソード層上にカソード層とホール注入層とが短絡するようにカソード電極が形成されている。また、アノード層上にアノード電極が形成されている。
【０００４】
このような半導体装置では、カソード電極にアノード電極より低い電位（順方向電圧）が印加されると、アノード層からドリフト層にホールが注入されると共にカソード層からドリフト層に電子が注入される。これにより、ドリフト層には過剰キャリアが蓄積されて伝導度変調が起こり、ダイオードがオンする。この順方向電圧は順方向降下電圧（ＶＦ）であり、流れる電流は順方向電流（ＩＦ）である。
【０００５】
このオン状態からすぐさまカソード電極にアノード電極より高い電位（逆方向電圧）が印加されるとホールおよび電子の注入が止まる。そして、ドリフト層に蓄積されているホールはアノード層を介してアノード電極に流れる。また、ドリフト層に蓄積されている電子は、カソード層を介してカソード電極に流れる。すなわち、ドリフト層とホール注入層との間にあるカソード層に流れた電子は、Ｐ型のホール注入層に流れず、カソード層中をドリフト層の平面方向（横方向）に流れた後にカソード電極に流れる。
【０００６】
このとき、電子がカソード層を通過する際にカソード層の抵抗によって電圧降下が発生し、この電圧降下がホール注入層とカソード層との間に構成されるＰＮ接合のビルトイン電圧以上になると、ホール注入層からカソード層を介してドリフト層にホール（キャリア）が注入される。
【０００７】
このオン状態からすぐさま逆方向電圧が印加された状態がリバースリカバリ（以下では、単にリカバリという）であり、このときに流れる電流がリカバリ電流（ＩＲ）である。このリカバリ電流は、オン期間中にドリフト層中に蓄積されたキャリアの流れである。そして、上記のように、Ｐ型のホール注入層を備えたｐｉｎダイオードは、リカバリ時にホールが注入されることによってキャリアが補われる。このため、キャリアの急激な枯渇を防ぐことでリカバリ電流（ＩＲ）が急激に変化することを抑制することができ、リカバリリンギングと呼ばれる電流、電圧が振動する現象を抑制できる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】M. Rahimo, A. Kopta, The Field Charge Extraction (FCE) Diode A Novel Technology for Soft Recovery High Voltage Diodes, 2005年
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、現状では、リカバリリンギングを抑制しつつ、さらに導通損失も低減したいという要望があり、導通損失を抑制するためには、例えば、ドリフト層を薄くするのが有効な手段として挙げられる。しかしながら、ドリフト層を薄くすると、オフ時に、ドリフト層とアノード層との間に構成される空乏層がホール注入層に達しやすくなり、耐圧が低下してしまう。
【００１０】
このため、空乏層がホール注入層に達しないようにするためには、カソード層の不純物密度を大きくし、ドリフト層を薄くすることで失った空間電荷を補填する構造が考えられる。この場合、例えば、一般的なドナーであるリン、ヒ素、アンチモン等の不純物をドープしてカソード層を構成した場合には、空間電荷密度を大きくすると空間電荷密度と同様にキャリア密度が大きくなる。このため、カソード層の抵抗値が小さくなる。つまり、電子がカソード層を通過する際の電圧降下が小さくなる。
【００１１】
したがって、導通損失を低減しつつ、リカバリリンギングを抑制するためには、例えば、ホール注入層の幅を広くし、電子が通過する経路を長くすることによって電子に起因する電圧降下を大きくすることが考えられる。
【００１２】
しかしながら、この構造では、リカバリ時において、ホール注入層の幅を広くしているため、ホール注入層とカソード層との間に構成されるＰＮ接合のうちビルトイン電圧以下の電圧しか印加されない領域が広くなる。すなわち、ホールが注入されるＰＮ接合はホール注入層とカソード層との間に構成されるＰＮ接合全体に対して狭くなる。したがって、ホールが注入される隣接するＰＮ接合同士の間隔が広くなるため、注入されるホールに大きな分布の偏りが生じると共に注入されるホールの量が少なくなるため、リカバリリンギングの抑制効果が得にくくなるという問題がある。
【００１３】
また、ダイオードがオンされているときには、カソード層のうちカソード電極に接した部分から電子が注入されると共にホールがアノード層から注入される。この場合、上記半導体装置では、ホール注入層の幅を広くするために、オン時に電子の注入されない領域が大きくなる。つまり、電子の供給量が全体として減少することになり、結果として導通損失が大きくなる。
【００１４】
本発明は上記点に鑑みて、耐圧を損なわずに導通損失を低減し、かつリカバリリンギングを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２）と、ドリフト層の表層部に形成された第２導電型の第１半導体層（３）と、ドリフト層のうち第１半導体層と離間した位置に形成され、ドリフト層よりキャリア密度が大きくされた第１導電型の第２半導体層（５）と、第２半導体層中に選択的に形成された第２導電型のホール注入層（６）と、第１半導体層と電気的に接続される第１電極（４）と、第２半導体層およびホール注入層と電気的に接続される第２電極（７）と、を備え、第２半導体層は、空間電荷密度よりキャリア密度が小さくされていることを特徴としている。すなわち、第２半導体層は、動作温度において凍結領域にある準位を有する構成とされている。
【００１６】
これによれば、第２半導体層は空間電荷密度よりキャリア密度が小さくされているため、第２半導体層の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。したがって、導通損失を抑制するためにドリフト層を薄くし、空乏層がホール注入層に達することを抑制するために大きな空間電荷密度を有する半導体装置としても、従来の半導体装置より第２半導体層の抵抗値を大きくできる。つまり、リカバリ時において、リカバリリンギングを抑制しつつ導通損失を低減することができ、さらに、耐圧が低下することも抑制できる。
【００１７】
この場合、請求項３に記載の発明のように、第２半導体層は、凍結領域にある準位と、外因性領域にある準位とによって構成されるものとすることもできる。これによれば、第２半導体層の抵抗値についての温度依存性の低減を図ることができる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２１】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、本実施形態の半導体装置は、半導体基板１にピンダイオードが形成されてなるものである。
【００２２】
具体的には、半導体基板１はＮ−型のドリフト層２を有している。そして、ドリフト層２の表層部には、当該ドリフト層２よりキャリア密度が大きくされたＰ型のアノード層３が形成されている。このアノード層３は、例えば、ボロン等の不純物がドープされて構成されている。すなわち、アノード層３は、半導体装置の動作温度（例えば、−４０〜１５０℃）において、１００％活性化率を示す準位とされており、言い換えると外因性領域に位置する準位とされている。そして、アノード層３の上には、当該アノード層３と電気的に接続されるアノード電極４が形成されている。
【００２３】
なお、通常、半導体分野において１００％活性化率を示す準位を使用することは明記されていないかもしれないが、これは常識とされているために省略されているのである。
【００２４】
また、ドリフト層２の裏面側にはＮ型のカソード層５が形成されている。以下に、本実施形態のカソード層５の構成について、具体的に説明する。
【００２５】
本実施形態の、カソード層５は、空間電荷密度よりキャリア密度が小さくされている。すなわち、カソード層５における準位の活性化エネルギーは、半導体装置の動作温度において、動作温度の熱エネルギーよりも大きくされている。言い換えると、カソード層５は、半導体装置の動作温度において、１００％未満の活性化率を示す深い準位とされている。さらに、言い換えると、カソード層５は、半導体装置の動作温度において、凍結領域に位置する準位とされている。このようなカソード層５は、例えば、Ｂｉ、Ｍｇ、Ｔａ、Ｐｂ、Ｔｅ、Ｓｅ、Ｎ、Ｃ、Ｇｅ、Ｓｒ、Ｃｓ、Ｂａ、Ｓ等の不純物の少なくとも１つがドープされることで構成される。
【００２６】
なお、本実施形態におけるカソード層５の準位は、一部がキャリアとして働く準位のことである。すなわち、カソード層５の準位は、少数キャリアのライフタイムを短くさせるために形成されるＭｉｄＧａｐ付近に位置する準位のいわゆるライフタイムキラーとは異なるものである。また、ＧａＮ等のＨＦＥＴ等において用いられる多数キャリアを補償するＣ、Ｆｅ等の比較的深い準位とも異なるものである。
【００２７】
また、カソード層５のうちドリフト層２側と反対側には、Ｐ＋型のホール注入層６が選択的に形成されている。すなわち、カソード層５のうちドリフト層２側と反対側は、図１に示す断面において、カソード層５とホール注入層６とが交互に配置された構成とされている。そして、カソード層５のうちドリフト層２側と反対側には、カソード層５とホール注入層６とが短絡するようにカソード電極７が形成されている。
【００２８】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ−型、Ｎ型が本発明の第１導電型に相当し、Ｐ型が本発明の第２導電型に相当している。また、アノード層３が本発明の第１半導体層に相当し、カソード層５が本発明の第２半導体層に相当し、アノード電極４が本発明の第１電極に相当し、カソード電極７が本発明の第２電極に相当している。８
次に、上記半導体装置の作動について説明する。
【００２９】
まず、半導体装置がオンされるときの作動について説明する。半導体装置は、カソード電極７にアノード電極４より低い電位が印加されると、カソード電極７のうちカソード層５と接する部分から電子が注入されると共に、アノード電極４からホールが注入されてオンされる。
【００３０】
次に、半導体装置がオフするに至るまでの作動であるリカバリについて説明する。半導体装置は、オン状態からすぐさまカソード電極７にアノード電極４より高い電位が印加される（逆方向電圧が印加される）と、電子およびホールの注入が止まり、ドリフト層２に蓄積されているホールがアノード層３からアノード電極４に流れると共に、ドリフト層２に蓄積されている電子がカソード層５に流れ、そこから更にカソード電極７に流れることでリカバリ電流（ＩＲ）が流れる。
【００３１】
本実施形態では、カソード層５は、上記のように、空間電荷密度よりキャリア密度が小さくなるように構成されている。このため、カソード層５の空間電荷密度を大きくしてもカソード層５のキャリア密度が大きくなることを抑制できる。つまり、カソード層５の空間密度を大きくしてもカソード層５の抵抗値が小さくなることを抑制できる。したがって、リカバリ時において、ホール注入層６の幅を広げなくても電子がカソード層５を流れる際の電圧降下を大きくすることができ、ホール注入層６からホールを注入させることができる。
【００３２】
また、オフ状態では、アノード層３およびドリフト層２で構成されるＰＮ接合に逆方向電圧が印加されていてドリフト層２にキャリアがほとんど存在しないため、空乏層が広がる。この場合、空乏層がカソード層５に達すると、空乏層中におけるカソード層５の準位がフェルミ準位より高くなり、１００％の準位がイオン化する空間電荷領域が構成される。このため、耐圧の低下も抑制できる。（例えば、S.M.Sze and Kwok K.NG, Physics of Semiconductor Devices 3rd Editon, A John Wiley & Sons,INC.2007年.136-139参照）。
【００３３】
以上説明したように、本実施形態では、カソード層５の空間電荷密度よりキャリア密度が小さくされている。このため、カソード層５の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。したがって、導通損失を抑制するためにドリフト層２を薄くし、空乏層がホール注入層６に達することを抑制するためにカソード層５の空間電荷密度を大きくしても、従来の半導体装置よりカソード層５の抵抗値を大きくできる。つまり、リカバリリンギングを抑制しつつ導通損失を低減することができ、さらに、耐圧が低下することも抑制できる。
【００３４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してカソード層５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、本実施形態における半導体装置の断面構成は図１と同様である。
【００３５】
本実施形態のカソード層５は、２種類の深さの異なる準位によって構成されている。具体的には、半導体装置の動作温度において、凍結領域にある準位と外因性領域にある準位とによって構成されている。なお、外因性領域の準位は、リン、ヒ素、アンチモン等がドープされることによって構成される。
【００３６】
これによれば、カソード層５における抵抗値の温度依存性を低減できる。すなわち、凍結領域にある準位は、半導体装置の動作温度によってキャリア密度が大きく変化する。言い換えると、半導体装置の動作温度によってカソード層５の抵抗値の変化が非常に大きくなる。このため、カソード層５を凍結領域にある準位のみで構成した場合、例えば、半導体装置の動作温度における下限温度の活性化率が１％であり、上限温度の活性化率が１０％になるような場合には、動作温度範囲内において、カソード層５の抵抗値が最大１０倍変化する。
【００３７】
しかしながら、例えば、カソード層５を凍結領域の準位に位置する不純物密度と外因性領域の準位に位置する不純物密度との比率を１：１として構成した場合には、合計の活性化率は、下限温度で５０．５％となり、上限温度で５５％となる。すなわち、カソード層５の抵抗値の変化率を１．０９倍まで低減できる。
【００３８】
なお、凍結領域の準位に位置する不純物密度と外因性領域の準位に位置する不純物密度や、これらの比率は、半導体装置の使用環境によって適宜変更されることが好ましい。
【００３９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してカソード層５に接触層を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４０】
図２に示されるように、本実施形態では、カソード層５のうちホール注入層６で挟まれる部分にカソード層５よりキャリア密度が大きくされたＮ＋型の接触層８が形成されている。言い換えると、カソード層５のうちドリフト層２側と反対側では、ホール注入層６と接触層８とが交互に形成されている。そして、カソード電極７は、ホール注入層６および接触層８と接触している。なお、接触層８は、例えば、リン、ヒ素、アンチモン等がドープされることによって構成される。
【００４１】
これによれば、カソード層５（接触層８）とカソード電極７との接触抵抗を低減できるし、カソード電極７からの電子の注入効率が高まるためにオン時にカソード電極７から注入される電子を増加させることができる。したがって、導通損失をさらに低減できる。
【００４２】
（他の実施形態）
上記各実施形態において、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。この場合、第２半導体層（カソード層５）は、例えば、Ｇａ、Ｉｎ、Ｔｌ、Ｂｅ、Ｃｕ、Ｚｎ、Ｃｏ等の不純物の少なくとも１つがドープされて構成される。また、カソード層５の準位は、熱的、機械的ストレスを印加することによって形成したり、陽子線、ヘリウム、トリチウム等を照射することによって形成してもよい。
【００４３】
また、上記各実施形態において、アノード層３を次のようにしてもよい。すなわち、アノード層３の少なくとも一部の深さ（例えば、図１中におけるアノード層３の紙面上下方向の長さ）を電子の拡散長よりも浅くしてもよい。これによれば、オン時におけるホール注入効率を下げることができ、リカバリ損失を低減できる。
【００４４】
さらに、上記各実施形態では、半導体基板１の厚さ方向に電流が流れる半導体装置に本発明を適用した例を説明したが、半導体基板１の平面方向に電流が流れる横型の半導体装置に本発明を適用することもできる。すなわち、ドリフト層２の表層部にアノード層３を形成すると共に、ドリフト層２の表層部のうちアノード層３と離間した位置にカソード層５を形成してもよい。
【００４５】
そして、上記第２実施形態と第３実施形態とを組み合わせた半導体装置としてもよい。すなわち、カソード層５を２つの異なる準位を用いて構成しつつ、カソード層５のうちホール注入層６で挟まれる領域に接触層８を形成するようにしてもよい。
【符号の説明】
【００４６】
１      半導体基板
２      ドリフト層
３      アノード層（第１半導体層）
４      アノード電極（第１電極）
５      カソード層（第２半導体層）
６      ホール注入層
７      カソード電極（第２電極）
【図１】
2013235890.tif 000003
【図２】
2013235890.tif 000004