(57)【要約】【課題】ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数の増加を抑えつつ作製することを可能とした半導体装置の製造方法及び半導体装置を提供する。【解決手段】シリコン基板１にＮ型不純物を導入して、ＮＭＯＳトランジスタ１０のソース１５、ドレイン１７と、ＮＰＮバイポーラトランジスタ３０のエミッタ３１、コレクタ３３とを同時に形成する。また、シリコン基板１にＰ型不純物を導入して、Ｐウェル拡散層３にコンタクトするためのＰ＋拡散層７と、ＮＰＮバイポーラトランジスタ３０のベースを構成するＰ＋拡散層３５とを同時に形成する。コレクタ３３とＰ＋拡散層３５との間の耐圧ＢＶｃｂが、ソース−ドレイン間の耐圧ＢＶｄｓよりも小さく、かつ回路の動作電圧の最大値よりも大きくなるように、コレクタとＰ＋拡散層３５の間の寸法Ａを最適化しておく。【選択図】図１
2013172085.tif 000002
【特許請求の範囲】
【請求項１】
回路に含まれるＮ型のＭＯＳトランジスタと、前記ＭＯＳトランジスタを静電破壊から保護するための保護素子として用いられるＮＰＮ型のバイポーラトランジスタと、を同一の半導体基板に備える半導体装置の製造方法であって、
前記半導体基板にＮ型不純物を導入して、前記ＭＯＳトランジスタのドレインと、前記バイポーラトランジスタのコレクタとを同時に形成する工程と、
前記半導体基板にＮ型不純物を導入して、前記ＭＯＳトランジスタのソースと、前記バイポーラトランジスタのエミッタとを同時に形成する工程と、
前記半導体基板にＰ型不純物を導入して、第１のＰ型不純物拡散層と、前記バイポーラトランジスタのベースを構成する第２のＰ型不純物拡散層とを同時に形成する工程と、を含み、
前記コレクタと前記第２のＰ型不純物拡散層との間の耐圧が、前記ソースと前記ドレインとの間の耐圧よりも小さく、かつ前記回路の動作電圧の最大値よりも大きくなるように、前記コレクタと前記第２のＰ型不純物拡散層とを互いに離して配置することを特徴とする半導体装置の製造方法。
【請求項２】
前記ドレインと前記コレクタとを同時に形成する工程、及び、前記ソースと前記エミッタとを同時に形成する工程では、
前記ドレイン、前記ソース、前記コレクタ及び前記エミッタの全てを同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板にＰ型不純物を導入してＰ型ウェル拡散層を形成する工程と、
前記Ｐ型ウェル拡散層に素子分離用の絶縁膜を形成する工程と、をさらに含み、
前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成する工程では、前記Ｐ型ウェル拡散層のうちの前記絶縁膜から露出する部分に、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板にＰ型不純物を導入してＰ型ウェル拡散層を形成する工程と、
前記Ｐ型ウェル拡散層に素子分離用の絶縁膜を形成する工程と、をさらに含み、
前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成する工程では、前記Ｐ型ウェル拡散層のうちの前記絶縁膜で覆われる部分に、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記コレクタは下層部と上層部とを有し、
前記半導体基板にＮ型不純物を導入して、Ｎ型ウェル拡散層と、前記下層部とを同時に形成する工程、をさらに含み、
前記ドレインと前記コレクタとを同時に形成する工程では、前記コレクタのうちの前記上層部を前記ドレインと同時に形成し、
断面視による横方向において、前記上層部と前記第２のＰ型不純物拡散層との間の第１の離間距離よりも、前記下層部と前記第２のＰ型不純物拡散層との間の第２の離間距離の方が大きくなるように、前記下層部と前記上層部とをそれぞれ前記第２のＰ型不純物拡散層から離して配置することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
回路に含まれるＮ型のＭＯＳトランジスタと、前記ＭＯＳトランジスタを静電破壊から保護するための保護素子として用いられるＮＰＮ型のバイポーラトランジスタと、を同一の半導体基板に備える半導体装置であって、
前記ＭＯＳトランジスタのドレインと前記バイポーラトランジスタのコレクタは、Ｎ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、
前記ＭＯＳトランジスタのソースと、前記バイポーラトランジスタのエミッタは、Ｎ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、
前記半導体基板に形成された第１のＰ型不純物拡散層と、前記バイポーラトランジスタのベースを構成する第２のＰ型不純物拡散層は、Ｐ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、
前記コレクタと前記第２のＰ型不純物拡散層との間の耐圧が、前記ソースと前記ドレインとの間の耐圧よりも小さく、かつ前記回路の動作電圧の最大値よりも大きくなるように、前記コレクタと前記第２のＰ型不純物拡散層とが互いに離して配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数の増加を抑えつつ作製することを可能とした技術に関する。
【背景技術】
【０００２】
従来、ＥＳＤ（electrostatic discharge：静電破壊）保護回路を備えた半導体装置が知られており、それに使用されるＥＳＤ保護素子としてＮＰＮバイポーラトランジスタを利用することが一般的に用いられている。その方法として、ＮＭＯＳトランジスタに寄生するＮＰＮバイポーラトランジスタを利用することで、ＮＭＯＳトランジスタ自身にＥＳＤ耐性を持たせる方法がある。ただし、ＮＭＯＳトランジスタのドレイン耐圧とオン抵抗はトレードオフの関係にある。このため、上記の方法でＮＭＯＳトランジスタに数十Ｖの高いドレイン耐圧が必要とされる場合は、オン抵抗を低くすることはできず、低オン抵抗のままでＮＭＯＳトランジスタ自身にＥＳＤ耐性を持たせることは困難である。
【０００３】
このようにＮＭＯＳトランジスタのＥＳＤ耐性が弱い場合には、ＥＳＤ保護素子として、ＮＭＯＳトランジスタとは別に、ＮＰＮバイポーラトランジスタを回路中に挿入する方法が取られる。挿入するＮＰＮバイポーラトランジスタに求められる特性は、保護対象であるＮＭＯＳトランジスタのドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作しないことである。
【０００４】
このような特性を達成するために、ＮＰＮバイポーラトランジスタのコレクタ濃度を高めることが特許文献１に開示されている。また、上記の特性を達成するために、バイポーラトランジスタのベース濃度を高めることが特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−５３３３号公報
【特許文献２】特開２００９−３８１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１、２に開示されている方法では、コレクタ濃度又はベース濃度を高める方向に調整する必要がある。コレクタ濃度、ベース濃度を調整するためには、フォトリソグラフィ工程や、イオン注入工程、アッシング工程、熱拡散工程などを追加する必要がある。このため、工程数が増加するという課題があった。工程数の増加は、半導体装置の製造コストの上昇要因となる。
【０００７】
そこで、この発明はこのような事情に鑑みてなされたものであって、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数の増加を抑えつつ作製することを可能とした半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、回路に含まれるＮ型のＭＯＳトランジスタと、前記ＭＯＳトランジスタを静電破壊から保護するための保護素子として用いられるＮＰＮ型のバイポーラトランジスタと、を同一の半導体基板に備える半導体装置の製造方法であって、前記半導体基板にＮ型不純物を導入して、前記ＭＯＳトランジスタのドレインと、前記バイポーラトランジスタのコレクタとを同時に形成する工程と、前記半導体基板にＮ型不純物を導入して、前記ＭＯＳトランジスタのソースと、前記バイポーラトランジスタのエミッタとを同時に形成する工程と、前記半導体基板にＰ型不純物を導入して、第１のＰ型不純物拡散層と、前記バイポーラトランジスタのベースを構成する第２のＰ型不純物拡散層とを同時に形成する工程と、を含み、前記コレクタと前記第２のＰ型不純物拡散層との間の耐圧が、前記ソースと前記ドレインとの間の耐圧よりも小さく、かつ前記回路の動作電圧の最大値よりも大きくなるように、前記コレクタと前記第２のＰ型不純物拡散層とを互いに離して配置することを特徴とする。
【０００９】
このような製造方法であれば、ＭＯＳトランジスタのソース、ドレインの形成工程を利用して、バイポーラトランジスタのコレクタ、エミッタを形成する。また、第１のＰ型不純物拡散層の形成工程を利用して、バイポーラトランジスタのベースを形成する。従って、バイポーラトランジスタの形成に伴う工程数の増加を抑えることができる。また、コレクタ−ベース間の耐圧は、バイポーラトランジスタの動作開始電圧と一致する。従って、ＭＯＳトランジスタのドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作せず、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを作製することができる。
【００１０】
なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。「第１のＰ型不純物拡散層」としては、例えば、後述するＰ＋拡散層７、１１６の何れか一が該当する。「第２のＰ型不純物拡散層」としては、例えば、後述するＰ＋拡散層３５が該当する。「Ｎ型のＭＯＳトランジスタ」としては、例えば、後述するＮＭＯＳトランジスタ１０が該当する。「ＮＰＮ型のバイポーラトランジスタ」としては、例えば、後述するＮＰＮバイポーラトランジスタ３０が該当する。
【００１１】
また、上記の半導体装置の製造方法において、前記ドレインと前記コレクタとを同時に形成する工程、及び、前記ソースと前記エミッタとを同時に形成する工程では、前記ドレイン、前記ソース、前記コレクタ及び前記エミッタの全てを同時に形成することを特徴とする。このような製造方法であれば、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタを、工程数を増加させることなく作製することができる。
【００１２】
また、上記の半導体装置の製造方法において、前記半導体基板にＰ型不純物を導入してＰ型ウェル拡散層を形成する工程と、前記Ｐ型ウェル拡散層に素子分離用の絶縁膜を形成する工程と、をさらに含み、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成する工程では、前記Ｐ型ウェル拡散層のうちの前記絶縁膜から露出する部分に、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成することを特徴とする。このような製造方法であれば、第１のＰ型不純物拡散層として、例えば、Ｐ型ウェル拡散層への電気的接続を確保する（即ち、コンタクトする）ための不純物拡散層を形成することができる。コンタクト用の不純物拡散層の形成工程を利用して、ベースを構成する第２のＰ型不純物拡散層を形成することができる。なお、本発明の「Ｐ型ウェル拡散層」としては、例えば、後述するＰウェル拡散層３が該当する。「素子分離用の絶縁膜」としては、例えば、後述する素子分離膜５が該当する。
【００１３】
また、上記の半導体装置の製造方法において、前記半導体基板にＰ型不純物を導入してＰ型ウェル拡散層を形成する工程と、前記Ｐ型ウェル拡散層に素子分離用の絶縁膜を形成する工程と、をさらに含み、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成する工程では、前記Ｐ型ウェル拡散層のうちの前記絶縁膜で覆われる部分に、前記第１のＰ型不純物拡散層と前記第２のＰ型不純物拡散層とを同時に形成することを特徴とする。
【００１４】
このような製造方法であれば、第１のＰ型不純物拡散層として、例えば、寄生ＭＯＳトランジスタとして形成されるＮ型のフィールドＭＯＳトランジスタが動作することを防止するために、Ｎ型のフィールドＭＯＳトランジスタの閾値電圧を調整するためのＰ＋拡散層を形成することができる。このＰ＋拡散層の形成工程を利用して、ベースを構成する第２のＰ型不純物拡散層を形成することができる。
【００１５】
また、上記の半導体装置の製造方法において、前記コレクタは下層部と上層部とを有し、前記半導体基板にＮ型不純物を導入して、Ｎ型ウェル拡散層と、前記下層部とを同時に形成する工程、をさらに含み、前記ドレインと前記コレクタとを同時に形成する工程では、前記コレクタのうちの前記上層部を前記ドレインと同時に形成し、断面視による横方向において、前記上層部と前記第２のＰ型不純物拡散層との間の第１の離間距離よりも、前記下層部と前記第２のＰ型不純物拡散層との間の第２の離間距離の方が大きくなるように、前記下層部と前記上層部とをそれぞれ前記第２のＰ型不純物拡散層から離して配置することを特徴とする。
【００１６】
このような製造方法であれば、ベース−コレクタ間の電流経路を半導体基板の深さ方向に広げることができ、バイポーラトランジスタが破壊されるときのコレクタ電流（即ち、破壊電流）を大きくすることができる。即ち、破壊電流について、バイポーラトランジスタの単位電流当たりの素子サイズを小さくすることができる。このため、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタの小面積化が可能であり、その分だけ回路面積を大きく確保することが可能となる。なお、本発明の「下層部」としては、例えば、Ｎ＋拡散層２３４が該当する。「上層部」としては、例えば、Ｎ＋拡散層２３３が該当する。「第１の離間距離」としては、例えば、後述する寸法Ａが該当する。「第２の離間距離」としては、例えば、後述する寸法Ｂが該当する。
【００１７】
本発明の別の態様に係る半導体装置は、回路に含まれるＮ型のＭＯＳトランジスタと、前記ＭＯＳトランジスタを静電破壊から保護するための保護素子として用いられるＮＰＮ型のバイポーラトランジスタと、を同一の半導体基板に備える半導体装置であって、前記ＭＯＳトランジスタのドレインと前記バイポーラトランジスタのコレクタは、Ｎ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、前記ＭＯＳトランジスタのソースと、前記バイポーラトランジスタのエミッタは、Ｎ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、前記半導体基板に形成された第１のＰ型不純物拡散層と、前記バイポーラトランジスタのベースを構成する第２のＰ型不純物拡散層は、Ｐ型不純物の種類と濃度が同一で、かつ前記半導体基板の表面から同一の深さに形成されており、前記コレクタと前記第２のＰ型不純物拡散層との間の耐圧が、前記ソースと前記ドレインとの間の耐圧よりも小さく、かつ前記回路の動作電圧の最大値よりも大きくなるように、前記コレクタと前記第２のＰ型不純物拡散層とが互いに離して配置されていることを特徴とする。このような構成であれば、ＥＳＤ保護素子として適切に機能し、その作製の際に工程数の増加が抑えられたバイポーラトランジスタ、を備えた半導体装置を提供することができる。
【発明の効果】
【００１８】
本発明によれば、ＥＳＤ保護素子として適切に機能する（即ち、ＭＯＳトランジスタのドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作しない）バイポーラトランジスタを、工程数の増加を抑えつつ作製することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】ＮＰＮバイポーラトランジスタ３０の特性を調べた結果を示す図。
【図３】半導体装置１００の製造方法を示す図（その１）。
【図４】半導体装置１００の製造方法を示す図（その２）。
【図５】半導体装置１００の変形例を示す図。
【図６】第２実施形態に係る半導体装置２００の構成例を示す図。
【図７】半導体装置２００の製造方法を示す図。
【図８】第３実施形態に係る半導体装置３００の構成例を示す図。
【図９】半導体装置３００について、トランスミッションラインパルシングメソッド測定の結果を示す図。
【図１０】半導体装置３００の製造方法を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）第１実施形態
（１．１）構造
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図と回路図であるである。図１（ａ）に示すように、この半導体装置１００は、Ｐ型のシリコン基板（ＰＳＵＢ）１と、シリコン基板１のうちのＮＭＯＳ領域とバイポーラ領域とに連続して形成されたＰウェル拡散層（ＰＷＥＬＬ）３と、Ｐウェル拡散層３上に形成された素子分離膜５と、ＮＭＯＳ領域のＰウェル拡散層３に形成されたＮＭＯＳトランジスタ１０と、バイポーラ領域のＰウェル拡散層３に形成されたＮＰＮバイポーラトランジスタ３０と、Ｐウェル拡散層３と配線とを電気的に接続するための（即ち、コンタクト用の）Ｐ＋拡散層７と、を備える。
【００２１】
ＮＭＯＳトランジスタ１０は、シリコン基板に形成される回路に含まれる素子である。ＮＭＯＳトランジスタ１０は、ＮＭＯＳ領域のＰウェル拡散層３上に形成されたゲート酸化膜１１と、ゲート酸化膜１１上に形成されたゲート電極１３と、ゲート電極１３の両側下のシリコン基板１に形成されたＮ型のソース１５及びドレイン１７とを有する。
一方、ＮＰＮバイポーラトランジスタ３０は、ＥＳＤ保護素子である。ＮＰＮバイポーラトランジスタ３０は、バイポーラ領域のＰウェル拡散層３に形成されたＮ型のエミッタ３１及びコレクタ３３と、Ｐ型のベースとを有する。この例では、エミッタ３１及びコレクタ３３はＮ＋拡散層で構成されている。また、ベースは、Ｐウェル拡散層３とＰ＋拡散層３５とで構成されている。図１（ｂ）に示すように、回路５０に静電気が加えられると、この静電気はＮＭＯＳトランジスタ１０に流れずに、ＮＰＮバイポーラトランジスタ３０に流れ、ＮＭＯＳトランジスタ１０はＥＳＤから保護されるようになっている。
【００２２】
図１（ａ）に示す半導体装置１００では、ソース１５、ドレイン１７、エミッタ３１及びコレクタ３３は全て、同一のプロセスにより同時に形成されている。このため、ソース１５、ドレイン１７、エミッタ３１及びコレクタ３３は全て、それぞれが有するＮ型不純物の種類と濃度とが同一となっており、且つ、それぞれが同一の深さに形成されている。また、Ｐウェル拡散層３とコンタクトするためのＰ＋拡散層７と、ベースを構成しているＰ＋拡散層３５も同時に形成されている。このため、Ｐ＋拡散層７、３５は、それぞれが有するＰ型不純物の種類と濃度とが同一となっており、且つ、それぞれが同一の深さに形成されている。
【００２３】
ところで、ＮＰＮバイポーラトランジスタ３０がＥＳＤ保護素子として適切に機能するためには、ＮＰＮバイポーラトランジスタ３０が、その保護対象であるＮＭＯＳトランジスタ１０のドレイン耐圧より低い電圧で動作し、かつ回路の動作電圧の範囲内では動作しないことが求められる。これを達成するために、図１（ａ）に示す半導体装置１００では、ベースを構成するＰ＋拡散層３５とコレクタ３３との間の離間距離（以下、寸法）Ａが最適化されている。
【００２４】
この点について、さらに詳しく説明する。図１（ａ）に示す半導体装置１００では、コレクタ３３とＰ＋拡散層３５とを互いに離して配置している。このコレクタ３３とＰ＋拡散層３５との間の寸法Ａは、コレクタ−ベース間の耐圧ＢＶｃｂが、ソース−ドレイン間の耐圧（即ち、ドレイン耐圧）ＢＶｄｓよりも小さく、かつ回路の動作電圧の最大値（例えば、回路の電源電圧Ｖｄｄ）よりも大きくなるように調整されている。つまり、コレクタ濃度やベース濃度を調整するのではなく、上記の寸法Ａを調整することにより、Ｖｄｄ＜ＢＶｃｂ＜ＢＶｄｓとなっている。
ここで、コレクタ−ベース間の耐圧ＢＶｃｂは、ＮＰＮバイポーラトランジスタ３０の動作開始電圧と一致する。このため、ＮＰＮバイポーラトランジスタ３０は、ＮＭＯＳトランジスタ１０のドレイン耐圧ＢＶｄｓよりも低い電圧で動作し、かつ回路の動作電圧の範囲内では動作せず、ＥＳＤ保護素子として適切に機能する。
【００２５】
図２（ａ）及び（ｂ）は、ＮＰＮバイポーラトランジスタ３０の特性を調べた結果を示す図である。図３（ａ）は、トランスミッションラインパルシングメソッド測定の結果であり、横軸がコレクタ電圧を示し、縦軸がコレクタ電流を示す。また、図２（ｂ）は、ＮＰＮバイポーラトランジスタ３０の動作開始電圧と寸法Ａとの関係を調べた結果であり、横軸が寸法Ａを示し、縦軸が動作開始電圧を示す。
【００２６】
図２（ａ）が示すように、寸法Ａを０．７μｍ〜１．３μｍの範囲で振っても、電圧−電流特性にほとんど影響が無いことが確認された。また、図２（ｂ）が示すように、ＮＰＮバイポーラトランジスタ３０の動作開始電圧は、寸法Ａを十分に大きくするとおよそ一定であるのに対し、寸法Ａを小さくすると急激に低下することが確認された。具体的には、寸法Ａが０．９μｍ以上のときは動作開始電圧はおよそ３５Ｖ〜４０Ｖの一定値であるのに対し、寸法Ａを０．９μｍ未満にすると動作開始電圧が急激に低下することが確認された。
【００２７】
本発明では、例えば以下の手順で寸法Ａを最適化する。まず、図２（ｂ）に示したように、ＮＰＮバイポーラトランジスタ３０の動作開始電圧（＝耐圧ＢＶｃｂ）と寸法Ａとの関係を予め求めておく。次に、ＮＰＮバイポーラトランジスタ３０の動作開始電圧が、保護対象であるＮＭＯＳトランジスタ１０のドレイン耐圧ＢＶｄｓよりも小さく、かつ回路５０の動作電圧の最大値（例えば、Ｖｄｄ）よりも大きいときの寸法Ａを求める。そして、求めた寸法Ａを図１（ａ）に示したＮＰＮバイポーラトランジスタ３０に適用する。これにより、ＮＰＮバイポーラトランジスタ３０をＥＳＤ保護素子として適切に機能させることができる。次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。
【００２８】
（１．２）製造方法
図３（ａ）〜図４（ｂ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す断面図である。図３（ａ）に示すように、まず始めに、シリコン基板１に素子分離膜を形成する。素子分離膜５は例えばシリコン酸化膜（ＳｉＯ２）であり、その形成は例えばＬＯＣＯＳ（local oxidation of silicon）法で行う。次に、シリコン基板１にＰウェル拡散層３を形成する。Ｐウェル拡散層３は、シリコン基板１にボロン等のＰ型不純物をイオン注入し、熱拡散することにより形成する。
【００２９】
次に、図３（ｂ）に示すように、シリコン基板１の表面を熱酸化してゲート酸化膜１１を形成する。続いて、例えばＣＶＤ法を用いて、ゲート酸化膜１１上にポリシリコン膜を堆積する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、このポリシリコン膜をパターニングする。これにより、ＮＭＯＳ領域のゲート酸化膜１１上にゲート電極１３を形成する。
【００３０】
次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いてシリコン基板１上にレジストパターン４１を形成する。このレジストパターン４１は、ＮＭＯＳ領域のうちの素子分離膜５で囲まれた領域（即ち、アクティブ領域）の上方と、バイポーラ領域のうちのエミッタ、コレクタが形成される領域の上方とを開口し、それ以外の領域を覆う形状に形成する。そして、このレジストパターン４１とゲート電極１３とをマスクに用いて、Ｐウェル拡散層３にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ＮＭＯＳ領域のＰウェル拡散層３にソース１５、ドレイン１７を形成すると同時に、バイポーラ領域のＰウェル拡散層３にエミッタ３１、コレクタ３３を形成する。その後、レジストパターン４１を例えばアッシングして除去する。
【００３１】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いてシリコン基板１上にレジストパターン４２を形成する。このレジストパターン４２は、Ｐウェル拡散層３とコンタクトするための領域の上方と、バイポーラ領域のうちのベースが形成される領域の上方とを開口し、それ以外の領域を覆う形状に形成する。そして、このレジストパターン４２をマスクに用いて、Ｐウェル拡散層３にボロン等のＰ型不純物をイオン注入する。これにより、Ｐウェル拡散層３にコンタクト用のＰ＋拡散層７を形成すると同時に、バイポーラ領域のＰウェル拡散層３にベースの一部となるＰ＋拡散層３５を形成する。その後、レジストパターン４２を例えばアッシングして除去する。
【００３２】
次に、シリコン基板１に熱処理を施す。これにより、イオン注入されたＮ型不純物、Ｐ型不純物がそれぞれ熱拡散して活性化する。続いて、シリコン基板１上に図示しない層間絶縁膜を形成する。そして、この層間絶縁膜に図示しないコンタクトホールを形成し、配線を形成する。例えば図１（ｂ）に示したように、ドレイン（Ｄ）とコレクタ（Ｃ）とが電気的に接続されると共に、ベース（Ｂ）とエミッタ（Ｅ）とがそれぞれ接地電位に接続されるように、配線を形成する。このようにして、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。
【００３３】
（１．３）第１実施形態の効果
本発明の第１実施形態によれば、ＮＭＯＳトランジスタの製造プロセスを用いて、ドレイン１７、ソース１５、コレクタ３３及びエミッタ３１の全てを同時に形成する。また、Ｐウェル拡散層３にコンタクトするためのＰ＋拡散層７と、ＮＰＮバイポーラトランジスタ３０のベースを構成するＰ＋拡散層７とを同時に形成する。コレクタ３３、エミッタ３１、ベースは何れも、ＮＭＯＳトランジスタ１０の形成工程を利用して形成することができ、ＮＰＮバイポーラトランジスタ３０を形成するための専用工程は不要である。従って、工程数を増加させることなく（即ち、追加工程ゼロで）、ＮＰＮバイポーラトランジスタ３０を作製することができる。
【００３４】
また、本発明の第１実施形態によれば、例えば、Ｖｄｄ＜ＢＶｃｂ＜ＢＶｄｓを満たすように、コレクタ３３とＰ＋拡散層３５との間の寸法Ａが最適化されている。ここで、コレクタ３３とＰ＋拡散層３５との間の耐圧ＢＶｃｂは、ＮＰＮバイポーラトランジスタ３０の動作開始電圧と一致する。従って、ＮＰＮバイポーラトランジスタ３０を、ＮＭＯＳトランジスタ１０のドレイン耐圧ＢＶｄｓより低い電圧で動作させ、かつ回路の動作電圧の範囲内では動作させないようにすることができ、ＥＳＤ保護素子として適切に機能させることができる。
【００３５】
（１．４）変形例
なお、上記の第１実施形態では、ドレイン１７、ソース１５、コレクタ３３及びエミッタ３１の全てを、イオン注入で同時に形成する場合について説明した。しかしながら、本発明では、ドレイン１７とコレクタ３３とを第１のイオン注入で同時に形成し、ソース１５とエミッタ３１とを第２のイオン注入で同時に形成するようにしてもよい。また、その場合は、第１のイオン注入と、第２のイオン注入とで、例えば、注入するイオン種（不純物の種類）や、ドーズ量（濃度）、注入エネルギー（深さ）を変えるようにしてもよい。これにより、例えば、ソース１５とドレイン１７とを非対称の構造に形成し、エミッタ３１とコレクタ３３とを非対称の構造に形成してもよい。
【００３６】
また、上記の第１実施形態では、例えば図５に示すように、ソース１５、ドレイン１７、エミッタ３１、コレクタ３３にそれぞれＮ型のドリフト層４５ａ〜４５ｄを設けてもよい。これにより、ドレイン耐圧ＢＶｄｓを高めることができる。図５に示す構造を形成する場合は、例えば、ソース１５、ドレイン１７、エミッタ３１及びコレクタ３３を形成する前に、フォトリソグラフィ技術及びイオン注入技術を用いて、Ｎ型ドリフト層４５ａ〜４５ｄを同時に形成する。
【００３７】
（２）第２実施形態
（２．１）構造
第１実施形態では、コンタクト用のＰ＋拡散層７と、ベースを構成するＰ＋拡散層３５とを同時に形成する場合について説明した。しかしながら、Ｐ＋拡散層３５はＰウェル拡散層３よりもＰ型不純物濃度が高ければよい。このため、Ｐ＋拡散層３５は、例えば、Ｎ型のフィールドＭＯＳトランジスタが動作することを防止するために閾値電圧を調整するＰ型不純物拡散層と同時に形成してもよい。ここで、フィールドＭＯＳトランジスタとは、素子分離膜（即ち、フィールド絶縁膜）５をゲート酸化膜とする寄生ＭＯＳトランジスタのことである。
【００３８】
図６は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図６に示すように、この半導体装置２００は、ＮＭＯＳ領域にＮ型のフィールドＭＯＳトランジスタ１１０が形成される。フィールドＭＯＳトランジスタ１１０は、Ｐウェル拡散層３に形成された素子分離膜５と、素子分離膜５の両側下に位置するソース１５及びドレイン１７と、素子分離膜５下に形成された閾値電圧調整用のＰ＋拡散層１１６と、により構成される。
【００３９】
この半導体装置２００では、ソース１５、ドレイン１７、エミッタ３１、コレクタ３３は全て、同一のプロセスにより同時に形成されている。このため、ソース１５、ドレイン１７、エミッタ３１、コレクタ３３は全て、それぞれが有するＮ型不純物の種類と濃度が同一となっており、且つ、それぞれが同一の深さに形成されている。また、Ｐ＋拡散層１１６と、ベースを構成しているＰ＋拡散層３５も、同一のプロセスにより同時に形成されている。このため、Ｐ＋拡散層１１６と、Ｐ＋拡散層３５は、それぞれが有するＰ型不純物の種類と濃度が同一となっており、且つ、それぞれが同一の深さに形成されている。
【００４０】
また、この半導体装置２００においても、第１実施形態で説明した半導体装置１００と同様に、コレクタ３３とＰ＋拡散層３５との間の寸法Ａが最適化されている。これにより、ＮＰＮバイポーラトランジスタ３０は、ＥＳＤ保護素子として適切に機能するようになっている。次に、図６に示した半導体装置２００の製造方法について説明する。
【００４１】
（２．２）製造方法
図７（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置２００の製造方法を示す断面図である。図７（ａ）に示すように、シリコン基板１上に素子分離膜５を形成し、続いて、Ｐウェル拡散層３を形成する。次に、図７（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン１４１を形成する。このレジストパターン１４１は、所定領域の上方を開口し、それ以外の領域を覆う形状に形成する。次に、このレジストパターン１４１をマスクに、Ｐウェル拡散層３にボロン等のＰ型不純物をイオン注入する。これにより、閾値電圧調整用のＰ＋拡散層１１６と、ベースを構成するＰ＋拡散層３５とを同時に形成する。その後、レジストパターン１４１を例えばアッシングして除去する。
これ以降の工程は、第１実施形態と同じである（但し、図１（ａ）に示したコンタクト用のＰ＋拡散層７を形成する工程では、Ｐ＋拡散層３５は既に形成されているので、Ｐ＋拡散層７のみを形成する。）。このようにして、図６に示した半導体装置２００が完成する。
【００４２】
（２．３）第２実施形態の効果
本発明の第２実施形態によれば、第１実施形態と同様の効果を奏する。なお、第２実施形態においても、第１実施形態で説明した変形例を適用してよい。
（３）第３実施形態
（３．１）構造
図８は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図である。図８に示すように、この半導体装置３００は、コレクタ３３が、Ｎ＋拡散層２３３と、Ｎ＋拡散層２３３の直下（即ち、Ｎ＋拡散層２３３よりも深い位置）に形成されたＮ拡散層２３４とで構成されている。Ｎ＋拡散層２３３とＮ拡散層２３４は接している。また、Ｎ拡散層２３４におけるＮ型不純物の濃度は、Ｎ＋拡散層２３３におけるＮ型不純物の濃度よりも低い。
【００４３】
Ｎ＋拡散層２３３にＮ拡散層２３４を追加してコレクタ３３を深く形成することにより、ＮＰＮバイポーラトランジスタ３０が破壊されるときのコレクタ電流（即ち、破壊電流）を大きくすることが可能となる。この点については、後述の図９にデータを示す。
また、この半導体装置３００では、断面視による横方向（即ち、水平方向）において、Ｎ＋拡散層２３３とＰ＋拡散層３５との間の寸法Ａよりも、Ｎ拡散層２３４とＰ＋拡散層３５との間の離間距離（寸法）Ｂの方が大きくなるように、寸法Ｂの大きさが調整されている。これは、水平方向において、寸法Ａよりも寸法Ｂの方が小さい（即ち、Ｎ＋拡散層２３３よりもＮ拡散層２３４の方がＰ＋拡散層３５に近い）と、ＮＰＮバイポーラトランジスタの動作開始電圧は寸法Ａではなく、寸法Ｂの大きさに依存して決定されてしまうからである。
【００４４】
そこで、この第３実施形態では、ＮＰＮバイポーラトランジスタ３０をＥＳＤ保護素子として適切に機能させるために、寸法Ｂが最適化されている。即ち、コレクタ−ベース間の耐圧ＢＶｃｂが、ソース−ドレイン間の耐圧ＢＶｄｓよりも小さく、かつ回路の動作電圧の最大値よりも大きくなるように、寸法Ｂが最適化されている。
図９は、図８に示した半導体装置３００において、コレクタ３３にＮ拡散層２３４がある場合と無い場合とのトランスミッションラインパルシングメソッド測定の結果である。図９の横軸がコレクタ電圧を示し、縦軸がコレクタ電流を示す。なお、図９のＮ拡散層２３４がある場合の測定結果は、寸法Ｂを上記のように最適化した場合の結果である。寸法Ａについては、Ｎ拡散層２３４がある場合と無い場合の何れも、同じ値に設定した。
【００４５】
図９に示すように、Ｎ拡散層２３４がある場合は破壊に至るまでの電流量（即ち、破壊電流）が３Ａであるのに対し、Ｎ拡散層２３４がない場合の破壊電流は２Ａであった。コレクタ３３にＮ拡散層２３４を追加することで、ＮＰＮバイポーラトランジスタ３０の破壊電流が増幅されることが確認された。次に、図９に示した半導体装置３００の製造方法について説明する。
【００４６】
（３．２）製造方法
図１０（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置３００の製造方法を示す断面図である。図１０（ａ）に示すように、シリコン基板１上に素子分離膜５を形成する。次に、図１０（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン２４１を形成する。このレジストパターン２４１は、ＰＭＯＳトランジスタが形成される領域（即ち、ＰＭＯＳ領域）と、バイポーラ領域のうちのＮ拡散層２３４が形成される領域の上方を開口し、それ以外の領域を覆う形状に形成する。次に、このレジストパターン２４１をマスクに、シリコン基板１にリン等のＮ型不純物をイオン注入する。これにより、ＮＭＯＳ領域にＮウェル拡散層４を形成すると同時に、バイポーラ領域にＮ拡散層２３４を形成する。その後、レジストパターン２４１を例えばアッシングして除去する。
【００４７】
次に、図１０（ｃ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン２４２を形成する。このレジストパターン２４２は、ＰＭＯＳ領域と、Ｎ拡散層２３４が形成された領域とを覆い、それ以外の領域の上方を開口する形状に形成する。次に、このレジストパターン２４２をマスクに、シリコン基板１にボロン等のＰ型不純物をイオン注入する。これにより、Ｐウェル拡散層３を形成する。その後、レジストパターン２４２を例えばアッシングして除去する。これ以降の工程は、第１実施形態と同じである。このようにして、図８に示した半導体装置３００が完成する。
【００４８】
（３．３）第３実施形態の効果
本発明の第３実施形態によれば、第１実施形態と同様の効果を奏する。また、Ｎ拡散層２３４を追加することにより、ベース−コレクタ３３間の電流経路をシリコン基板１の深さ方向に広げることができ、ＮＰＮバイポーラトランジスタ３０の破壊電流を大きくすることができる。即ち、破壊電流について、ＮＰＮバイポーラトランジスタ３０の単位電流当たりの素子サイズを小さくすることができる。このため、ＥＳＤ保護素子として適切に機能するバイポーラトランジスタの小面積化が可能であり、その分だけ回路面積を大きく確保することが可能となる。
なお、第３実施形態においても、第１実施形態で説明した変形例を適用してよい。また、本発明では、第３実施形態と第２実施形態とを組み合わせてもよい（即ち、図６に示した半導体装置２００に、図８に示したＮ拡散層２３４を追加してもよい）。
【００４９】
（４）その他
上記の第１〜第３実施形態では、ＮＭＯＳトランジスタ１０のＥＳＤ保護素子として、ＮＰＮ型のバイポーラトランジスタ３０を形成する場合について説明した。しかしながら、本発明において、保護対象とするＭＯＳトランジスタはＮ型に限定されるものではない。即ち、保護対象とするＭＯＳトランジスタはＰ型であってもよい。その場合は、ＰＭＯＳトランジスタのＥＳＤ保護素子として、ＰＮＰバイポーラトランジスタを形成すればよい。例えば、上記の第１〜第３実施形態の各説明及び各図において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替える。これにより、ＰＭＯＳトランジスタをＥＳＤから保護するＰＮＰバイポーラトランジスタを、工程数の増加を抑えつつ作製することができる。
【符号の説明】
【００５０】
１  シリコン基板
３  Ｐウェル拡散層
４  Ｎウェル拡散層
５  素子分離膜
７  Ｐ＋拡散層（コンタクト用）
１０  ＮＭＯＳトランジスタ
１１  ゲート酸化膜
１３  ゲート電極
１５  ソース
１７  ドレイン
３０  ＮＰＮバイポーラトランジスタ
３１  エミッタ
３３  コレクタ
３５  Ｐ＋拡散層（ベースの一部）
４１、４２、１４１、２４１、２４２  レジストパターン
４５ａ〜４５ｄ  ドリフト層
５０  回路
１００、２００、３００  半導体装置
１１０  フィールドＭＯＳトランジスタ
１１６  Ｐ＋拡散層（閾値調整用）
２３３  Ｎ＋拡散層
２３４  Ｎ拡散層
ＢＶｃｂ  耐圧
ＢＶｄｓ  ドレイン耐圧
【図１】
2013172085.tif 000003
【図２】
2013172085.tif 000004
【図３】
2013172085.tif 000005
【図４】
2013172085.tif 000006
【図５】
2013172085.tif 000007
【図６】
2013172085.tif 000008
【図７】
2013172085.tif 000009
【図８】
2013172085.tif 000010
【図９】
2013172085.tif 000011
【図１０】
2013172085.tif 000012