(57)【要約】【課題】素子のチップサイズが小さい場合であってもアバランシェ耐量の向上を図ることができる半導体素子を提供することである。【解決手段】一対の主表面を有する第一導電型の半導体基体１１の一方の主表面に接続層１３を形成し、第二導電型の第一半導体層１４は、接続層１３の終端部分において接続層１３とオーム性接触し、半導体基体１１とｐｎ接合を形成する。また、第二導電型の複数の第二半導体層１５は、半導体基体１１の一方の主表面において離散的に配置されて接続層１３と接触し、半導体基体１１との間にｐｎ接合を形成する。そして、第一半導体層１４及び第二半導体層１５は、第一半導体層１４のｐｎ接合の降伏電圧と第二半導体層１５のｐｎ接合の降伏電圧とが同じになるように形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一対の主表面を有する第一導電型の半導体基体と、
前記半導体基体の一方の主表面に形成された接続層と、
前記接続層の終端部分において前記接続層とオーム性接触し、前記半導体基体とｐｎ接合を形成する第二導電型の第一半導体層と、
前記半導体基体の他方の主表面において前記半導体基体にオーム性低抵抗接触する第一電極と、
前記半導体基体の前記一方の主表面において離散的に配置されて前記接続層と接触し、前記半導体基体との間にｐｎ接合を形成する第二導電型の複数の第二半導体層とを有し、
前記第一半導体層のｐｎ接合の降伏電圧と前記第二半導体層のｐｎ接合の降伏電圧とが同じになるように前記第一半導体層及び前記第二半導体層を形成したことを特徴とする半導体素子。
【請求項２】
前記第一半導体層の前記第二半導体層側に突出部を設け、この突出部の最小曲率半径と前記第二半導体層の最小曲率半径とが同じになるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記突出部と前記第二半導体層との間隔、前記第二半導体層間の間隔が等しくなるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする請求項２記載の半導体素子。
【請求項４】
前記第二半導体層は、主表面から見た面が多角形または円形に形成されたことを特徴とする請求項２または３記載の半導体素子。
【請求項５】
前記接続層は、ショットキー障壁をなすショットキー金属であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項６】
前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられ前記半導体基体とｐｎ接合を形成する第二導電型の第三半導体層と、前記第一半導体層、前記第二半導体層及び前記第三半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項７】
前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられた酸化被膜と、前記第一半導体層及び前記第二半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主接合の降伏電圧が均等になるようにした半導体素子に関する。
【背景技術】
【０００２】
例えば、半導体素子としてのダイオードには、ｐ型とｎ型とのｐｎ接合のｐｎダイオードや、半導体と金属とのショットキー接合のショットキーダイオードなどがあり、電流を一定方向にしか流さない整流作用を有する。
【０００３】
ｐｎダイオードは電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時には大きな逆電流が流れる性質があり、一方、ショットキーダイオードは半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がないので、ターンオフ時の逆電流を極めて小さくすることができるという性質がある。
【０００４】
ショットキーダイオードとして、ｎ型の半導体基体とショットキー金属とをショットキー接合し、そのショットキー金属の終端部分の第一半導体層（ガードリング）を設けるとともに、ｎ型の半導体基体の一方の主表面においてショットキー金属と接触し、ｎ型の半導体基体との間にｐｎ接合を形成するｐ型の複数の第二半導体層を設けたものがある（例えば、特許文献１参照）。そして、第二半導体層のｐｎ接合の降伏電圧を他の部分より低くし、降伏電圧を超えて電圧が印加されたとき第二半導体層のｐｎ接合を降伏電流が流れるようにして、過電圧による素子破壊を防止するようにしている。
【０００５】
図７は従来のショットキーダイオードの一例の構成図であり、図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＡ０−Ａ０線での断面図である。図７に示すように、ｎ型の半導体基体１は、高不純物濃度で低抵抗のｎ＋型層２と、ｎ＋型層２よりも不純物濃度が低く高抵抗のｎ−型層３とからなる。そして、ｎ＋型層２が露出する主表面には低抵抗のオーム性接触されたカソード電極６が設けられ、ｎ−型層３が露出する主表面にはアノード電極となるショットキー金属５が設けられている。
【０００６】
ｎ−型層３とショットキー金属５とが接する部分にはショットキー障壁５１が形成されている。また、ショットキー金属５が終端する部分すなわち半導体基体１の端部には、半導体基体１の主表面からｎ−型層３内に比較的高濃度のｐ＋型層４が設けられ、その表面においてショットキー金属５と低抵抗にオーム性接触されている。
【０００７】
そして、ｐ＋型層４が形成されている領域よりも内側の主な機能領域となる部分において、半導体基体１のショットキー金属５側の主表面からｎ−型層３内に比較的高濃度で、かつｐ＋型層４より深いところまで達するｐ＋型層７が複数個設けられており、それぞれｎ−型層３との間にｐｎ接合７１が形成され、他方の主表面においてショットキー金属５と低抵抗にオーム性接触されている。
【０００８】
ダイオードとしての電流の整流作用はｎ−型層３とショットキー金属５の間に形成されたショットキー障壁５１の部分で動作する。ショットキー金属５がカソード電極６に対して正電位となる向きの電圧が印加されたとき、ショットキー障壁５１を超えて電子がｎ−型層３からショットキー金属５へ移動し、導通する。一方、逆向きの電圧が印加されたとき電子の流れはショットキー障壁５１で止められ、電流の流れを阻止する。
【０００９】
このとき、ショットキー障壁５１からｎ−型層３内に拡がる空乏層によって電圧が保持されるので、高耐圧の素子ではｎ−型層３は比較的高抵抗で厚い半導体層とされる。ショットキー金属５の終端部に設けられたｐ＋型層４は、逆電圧印加状態においてショットキー障壁５１にかかる局所集中電界による降伏電圧の低下を防ぐもので、ｐｎ接合の高い逆電圧阻止特性を利用している。
【００１０】
ｐｎ接合７１の最も深い位置からｎ+型層２までの長さを、ガードリングとなるｐ＋型層４からｎ＋型層２までの長さ、およびショットキー障壁５１からｎ＋型層２までの長さより短くする。これにより、逆電圧印加時においてｐ＋型層７部分の降伏電圧が最も低くなり、ｐ＋型層７のｐｎ接合の降伏電圧が他の部分より低くなる。
【００１１】
従って、印加する逆電圧を高くしたとき、ｐ＋型層７部分、つまり図７（ａ）の領域Ｅ０の範囲で降伏が起こり、さらに高い電圧は素子にはかからない。サージ逆電流が全てこの部分に流れるので逆電流に弱いショットキー障壁部分の通電を未然に阻止できる。この結果、過電圧が印加される時間が短時間であれば熱破壊に至ることがなく、過電圧に対する耐性の強いダイオードとなる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第３６１６２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、従来のものでは、第二半導体層（ｐ＋型層７）のｐｎ接合の降伏電圧を他の部分より低くしているので、アバランシェ耐量は、ｐ＋型層７部分（図７（ａ）の領域Ｅ０の範囲の大きさ）により定まることになり、アバランシェ耐量の向上を図るには、第二半導体層であるｐ＋型層７部分の大きさにより制約を受ける。
【００１４】
すなわち、降伏電圧を超えて電圧が印加されたとき、ｐ＋型層７部分を降伏電流が流れるようにして、過電圧による素子破壊を防止する。従って、アバランシェ耐量はｐ＋型層７部分の面積に比例し、ショットキー金属の終端部分のガードリングが施された部分（第一半導体層であるｐ＋型層４）は、アバランシェ耐量の向上に寄与しない。特に、素子のチップサイズが小さいときは、ｐ＋型層７部分の面積が相対的に小さくなるので、アバランシェ耐量も相対的に小さくなり、アバランシェ耐量の向上を図るには限度がある。
【００１５】
本発明の目的は、素子のチップサイズが小さい場合であってもアバランシェ耐量の向上を図ることができる半導体素子を提供することである。
【課題を解決するための手段】
【００１６】
請求項１の発明に係る半導体素子は、一対の主表面を有する第一導電型の半導体基体と、前記半導体基体の一方の主表面に形成された接続層と、前記接続層の終端部分において前記接続層とオーム性接触し、前記半導体基体とｐｎ接合を形成する第二導電型の第一半導体層と、前記半導体基体の他方の主表面において前記半導体基体にオーム性低抵抗接触する第一電極と、前記半導体基体の前記一方の主表面において離散的に配置されて前記接続層と接触し、前記半導体基体との間にｐｎ接合を形成する第二導電型の複数の第二半導体層とを有し、前記第一半導体層のｐｎ接合の降伏電圧と前記第二半導体層のｐｎ接合の降伏電圧とが同じになるように前記第一半導体層及び前記第二半導体層を形成したことを特徴とする。
【００１７】
請求項２の発明に係る半導体素子は、請求項１の発明において、前記第一半導体層の前記第二半導体層側に突出部を設け、この突出部の最小曲率半径と前記第二半導体層の最小曲率半径とが同じになるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする。
【００１８】
請求項３の発明に係る半導体素子は、請求項２の発明において、前記突出部と前記第二半導体層との間隔、前記第二半導体層間の間隔が等しくなるように、前記第一半導体層及び前記第二半導体層を形成したことを特徴とする。
【００１９】
請求項４の発明に係る半導体素子は、請求項２または３の発明において、前記第二半導体層は、主表面から見た面が多角形または円形に形成されたことを特徴とする。
【００２０】
請求項５の発明に係る半導体素子は、請求項１乃至４のいずれか１項の発明において、前記接続層は、ショットキー障壁をなすショットキー金属であることを特徴とする。
【００２１】
請求項６の発明に係る半導体素子は、請求項１乃至４のいずれか１項の発明において、前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられ前記半導体基体とｐｎ接合を形成する第二導電型の第三半導体層と、前記第一半導体層、複数の前記第二半導体層及び前記第三半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする。
【００２２】
請求項７の発明に係る半導体素子は、請求項１乃至４のいずれか１項の発明において、前記接続層は、離散的に配置された複数の前記第二半導体層の間隙に設けられた酸化被膜と、前記第一半導体層及び前記第二半導体層にオーム性低抵抗接触する第二電極とであることを特徴とする。
【発明の効果】
【００２３】
請求項１の発明によれば、第一半導体層のｐｎ接合の降伏電圧と第二半導体層のｐｎ接合の降伏電圧とが同じになるように第一半導体層及び第二半導体層を形成するので、ショットキー金属の終端部分（第一半導体層のｐｎ接合部分）も、アバランシェ耐量の向上に寄与することになりアバランシェ耐量を高くできる。特に、チップ面積が小さいときに有効である。
【００２４】
請求項２の発明によれば、第一半導体層の第二半導体層側に設けられた突出部の最小曲率半径と第二半導体層の最小曲率半径とが同じになるように、第一半導体層及び第二半導体層を形成するので、第一半導体層のｐｎ接合の降伏電圧と第二半導体層のｐｎ接合の降伏電圧とを同じにできる。
【００２５】
請求項３の発明によれば、さらに、突出部と第二半導体層との間隔、第二半導体層間の間隔が等しくなるように、第一半導体層及び第二半導体層を形成するので、これらの間隔が狭くなった場合でも、第一半導体層のｐｎ接合の降伏電圧と第二半導体層のｐｎ接合の降伏電圧とを同じにできる。
【００２６】
請求項４の発明によれば、第二半導体層は、主表面から見た面が多角形または円形に形成するので、最小曲率半径を同じにでき、第二半導体層のｐｎ接合の降伏電圧を均一にできる。
【００２７】
請求項５の発明によれば、接続層を、ショットキー障壁をなすショットキー金属とするので、ショットキーダイオードとすることができる。
【００２８】
請求項６の発明によれば、接続層を、離散的に配置された複数の第二半導体層の間隙に設けられて半導体基体とｐｎ接合を形成する第二導電型の第三半導体層と、第一半導体層、複数の第二半導体層及び第三半導体層にオーム性低抵抗接触する第二電極とで形成するので、ＳＳＤダイオードとすることができる。
【００２９】
請求項７の発明によれば、接続層を、離散的に配置された複数の前記第二半導体層の間隙に設けられた酸化被膜と、第一半導体層及び前記第二半導体層にオーム性低抵抗接触する第二電極とで形成するので、酸化被膜ダイオードとすることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係る半導体素子の一例の構成図。
【図２】本発明の第１実施形態に係る半導体素子のｐ＋型層の最小曲率半径Ｒと間隔ｄの調整の説明図。
【図３】本発明の第２実施形態に係る半導体素子の一例の構成図。
【図４】本発明の第２実施形態に係る半導体素子のｐ＋型層の最小曲率半径Ｒと間隔ｄの調整の説明図。
【図５】本発明の第３実施形態に係る半導体素子の一例の構成図。
【図６】本発明の第４実施形態に係る半導体素子の一例の構成図。
【図７】従来のショットキーダイオードの一例の構成図。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態を説明する。図１は本発明の第１実施形態に係る半導体素子の一例の構成図であり、図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ１−Ａ１線での断面図である。図１では半導体素子として、ＭＰＳ（Merged PiN and Schottky）ダイオードの場合を示している。
【００３２】
また、以下の説明では、第一導電型の半導体はｎ型、第二導電型の半導体はｐ型であるとし、第一電極はカソード電極、第二電極はアノード電極であるとして説明する。なお、この逆、つまり、第一導電型の半導体がｐ型、第二導電型の半導体がｎ型、第一電極がアノード電極、第二電極がカソード電極としてもよい。
【００３３】
図１において、第一導電型の半導体基体１１は、高不純物濃度で低抵抗のｎ＋型層２と、ｎ＋型層２よりも不純物濃度が低く高抵抗のｎ−型層３とからなる。そして、ｎ＋型層２が露出する主表面には低抵抗のオーム性接触された第一電極（カソード電極）１２が設けられ、ｎ−型層３が露出する主表面には接続層（アノード電極となるショットキー金属）１３が設けられている。
【００３４】
接続層（ショットキー金属）１３の終端部分において接続層（ショットキー金属）１３とオーム性接触し、半導体基体１１とｐｎ接合を形成するｐ＋型層が第二導電型の第一半導体層（ガードリング）１４として設けられている。
【００３５】
また、半導体基体１１のｎ−型層３が露出する主表面において、第二導電型の複数の第二半導体層１５が離散的にｐ＋型層として配置されている。第二半導体層１５は主表面から見た面が円形に形成されており、第二半導体層１５は接続層（ショットキー金属）１３と接触し、半導体基体１１との間にｐｎ接合を形成する。
【００３６】
そして、第一半導体層（ガードリング）１４のｐｎ接合の降伏電圧と、第二半導体層１５のｐｎ接合の降伏電圧とが同じになるように、第一半導体層（ガードリング）１４及び第二半導体層１５を形成する。
【００３７】
第一半導体層（ガードリング）１４の降伏電圧と第二半導体層１５の降伏電圧とを同じにするには、第一半導体層（ガードリング）１４と第二半導体層１５のｐ＋型層濃度およびｐ＋型層深さが同じ場合には、第一半導体層１４の第二半導体層１５側に第二半導体層１５と同じ形状（円形の一部形状）の突出部１６を設け、図２に示すように、この突出部１６の最小曲率半径と第二半導体層１５の最小曲率半径、または、この突出部１６と第二半導体層１５との間隔ｄや第二半導体層１４間の間隔ｄを調整して行う。
【００３８】
ここで、間隔ｄが大きい場合は、ｐ＋型層の電界集中は隣のｐ＋型層の影響を受けないので、降伏電圧はｐ＋型層の周囲の電界集中のみにより決定される。従って、間隔ｄによらず最小曲率半径Ｒのみで決定する。つまり、曲率半径が大きいほど電界集中は抑制されるので、所望の降伏電圧になるように、第一半導体層（ガードリング）１４及び第二半導体層１５の最小曲率半径Ｒを選択し、その最小曲率半径Ｒを同じにすることで同じ降伏電圧を得る。
【００３９】
一方、間隔dが小さい場合は、ｐ＋型層の電界集中が隣のｐ＋型層の影響を受けるので、最小曲率半径Ｒを同じにし、かつ、間隔dも同じにすることで同じ降伏電圧を得る。なお、間隔ｄは、小さいほど降伏電圧は高くなる。
【００４０】
次に、ｐ＋型層濃度およびｐ＋型層深さが異なる場合には、適宜、最小曲率半径Ｒと間隔ｄとを調整することで同じ降伏電圧にすることが可能である。なお、具体的な設計や数値などは、ｐ＋型層濃度およびｐ＋型層深さにより複雑になるので、実用的には、ｐ＋型層濃度およびｐ＋型層深さを同じにすることが望ましい。
【００４１】
このような第１実施形態の半導体素子では、印加する逆電圧を高くしたとき、ｐ＋型層、つまり図１（ａ）の領域Ｅ１の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図１（ａ）の領域Ｅ１は従来の図７（ａ）の領域Ｅ０より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、ｐ＋型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
【００４２】
図３は本発明の第２実施形態に係る半導体素子の一例の構成図であり、図３（ａ）は上面図、図３（ｂ）は図３（ａ）のＡ２−Ａ２線での断面図である。この第２実施形態は、図１に示した第１実施形態に対し、第二半導体層１５の形状が円形であったものを多角形（六角形）にしたものである。その他の構成要素は、図１に示したものと同じであるので、同一要素には同一符号を付し重複する説明は省略する。
【００４３】
図３において、第二半導体層１５は、主表面から見た面が多角形に形成されている。この実施形態２の場合も、第１実施形態と同様に、第一半導体層（ガードリング）１４のｐｎ接合の降伏電圧と、第二半導体層１５のｐｎ接合の降伏電圧とが同じになるように、第一半導体層（ガードリング）１４及び第二半導体層１５を形成する。
【００４４】
第一半導体層（ガードリング）１４の降伏電圧と第二半導体層１５の降伏電圧とを同じにするには、第一半導体層（ガードリング）１４と第二半導体層１５のｐ＋型層濃度およびｐ＋型層深さが同じ場合には、第一半導体層１４の第二半導体層１５側に第二半導体層１５と同じ形状（六角形の一部形状）の突出部１６を設け、図４に示すように、この突出部１６の最小曲率半径と第二半導体層１５の最小曲率半径、または、この突出部１６と第二半導体層１５との間隔ｄや第二半導体層１４間の間隔ｄを調整して行う。多角形状の場合の最小曲率半径Ｒは多角形状の頂部に形成される曲率半径である。
【００４５】
このような第２実施形態の半導体素子においても、第１の実施形態と同様に、印加する逆電圧を高くしたとき、ｐ＋型層、つまり図３（ａ）の領域Ｅ２の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図３（ａ）の領域Ｅ２は従来の図７（ａ）の領域Ｅ０より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、ｐ＋型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
【００４６】
図５は本発明の第３実施形態に係る半導体素子の一例の構成図であり、図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＡ３−Ａ３線での断面図である。この第３実施形態は、図１に示した第１実施形態に対し、半導体素子として、ＳＳＤ（Static shielding diode）の場合を示している。ＳＳＤは、ＭＰＳダイオードのショットキー金属に代えて、第二半導体層１５の間隙に低濃度で薄い第二導電型の第三半導体層１７を設けるとともに、第二電極（アノード電極）１８を設けたものである。その他の構成要素は、図１に示したものと同じであるので、同一要素には同一符号を付し重複する説明は省略する。
【００４７】
図５において、接続層１３は、第二導電型の第三半導体層１７と第二電極１８とで形成される。第二導電型の第三半導体層１７は、離散的に配置された複数の第二半導体層１５の間隙に設けられ、第二半導体層１５より不純物濃度が低濃度で薄いｐ−型層で形成される。そして、半導体基体１１とｐｎ接合を形成する。また、第二電極１８は、第一半導体層１１、複数の第二半導体層１５及び第三半導体層１７にオーム性低抵抗接触して設けられる。
【００４８】
このような第３実施形態の半導体素子においても、第１の実施形態と同様に、印加する逆電圧を高くしたとき、ｐ＋型層、つまり図５（ａ）の領域Ｅ３の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図５（ａ）の領域Ｅ３は従来の図７（ａ）の領域Ｅ０より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、ｐ＋型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
【００４９】
図６は本発明の第４実施形態に係る半導体素子の一例の構成図であり、図６（ａ）は上面図、図６（ｂ）は図６（ａ）のＡ４−Ａ４線での断面図である。この第４実施形態は、図５に示した第３実施形態に対し、第二導電型の第三半導体層１７に代えて、酸化被膜１９としたものである。その他の構成要素は、図５に示したものと同じであるので、同一要素には同一符号を付し重複する説明は省略する。
【００５０】
図６において、接続層１３は、酸化被膜１９と第二電極１８とで形成される。酸化被膜１９は、離散的に配置された複数の第二半導体層１５の間隙に設けられる。また、第二電極１８は、複数の第二半導体層１５にオーム性低抵抗接触して設けられる。
【００５１】
このような第４実施形態の半導体素子においても、第３の実施形態と同様に、印加する逆電圧を高くしたとき、ｐ＋型層、つまり図６（ａ）の領域Ｅ４の範囲で降伏が起こったときは均一に降伏電流が流れ、さらに高い電圧は素子にはかからない。図６（ａ）の領域Ｅ４は従来の図７（ａ）の領域Ｅ０より広い面積となっており、従来のものよりアバランシェ耐量の向上を図ることができる。特に、半導体素子のチップサイズが小さいときは、ｐ＋型層部分の面積が相対的に大きくなるので、アバランシェ耐量も相対的に大きくなり、アバランシェ耐量の向上を図ることができる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１…半導体基体、２…ｎ＋型層、３…ｎ−型層、４…ｐ＋型層、５…ショットキー金属、５１…ショットキー障壁、６…カソード電極、７…ｐ＋型層、７１…ｐｎ接合、１１…半導体基体、１２…第一電極、１３…接続層、１４…第一半導体層、１５…第二半導体層、１６…突出部、１７…第三半導体層、１８…第二電極、１９…酸化被膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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