(57)【要約】【課題】  トリミングの必要な回路を複数含む場合であっても、チップ面積の増加を招くことなく、それらの回路のトリミングを効率的を行うことを可能にする。【解決手段】  クロック発生回路２は、周波数調整用トランジスタを含み、この周波数調整用トランジスタの上限電流値に依存した周波数のクロックを発生する。クロック同期回路であるＡ／Ｄ変換回路３やその他の回路４は、クロックに同期して動作する回路であって、ゲイン調整用トランジスタを含み、動作可能な最大クロック周波数がゲイン調整用トランジスタの上限電流値に依存する。定電流制御回路１は、電流値が可変の基準電流源を有し、周波数調整用トランジスタおよびゲイン調整用トランジスタの各上限電流値を基準電流源に流れる基準電流値に比例した電流値に制御する。【選択図】図１
2013239596.tif 000002
【特許請求の範囲】
【請求項１】
周波数調整用トランジスタを含み、前記周波数調整用トランジスタの上限電流値に依存した周波数のクロックを発生するクロック発生回路と、
前記クロックに同期して動作する回路であって、ゲイン調整用トランジスタを含み、動作可能な最大クロック周波数が前記ゲイン調整用トランジスタの上限電流値に依存するクロック同期回路と、
電流値が可変の基準電流源を有し、前記周波数調整用トランジスタおよび前記ゲイン調整用トランジスタの各上限電流値を前記基準電流源に流れる基準電流値に比例した電流値に制御する定電流制御回路と
を具備することを特徴とする半導体集積回路。
【請求項２】
前記定電流制御回路は、切断されることにより前記基準電流源の電流値を調整する１または複数のヒューズを含むトリミング部を具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記基準電流源の電流値を調整するための調整データを記憶した書き換え可能な不揮発性メモリを具備することを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トリミング機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の中には、発振回路等からなるクロック発生回路と、このクロック発生回路が発生するクロックに同期して動作するクロック同期回路を含むものが多数存在する。また、この種の半導体集積回路の中には、クロック発生回路のクロック周波数とクロック同期回路の動作可能な最大クロック周波数の双方が半導体集積回路を構成するトランジスタ等の素子の電気的特性に依存するものがある。このような半導体集積回路の性能に関する要求（例えばクロック同期回路の最大クロック周波数に関する要求）が厳しい場合に、厳しいプロセスコントロールをしないと、トランジスタの製造ばらつきの影響により、クロック発生回路の発生するクロック周波数が目標値を下回り、あるいはクロック同期回路の動作可能な最大クロック周波数が低下し、製造歩留まりが著しく低下する問題が発生する。このような製造歩留まりの低下を防止するための手段として、いわゆるトリミング技術がある。これは、半導体集積回路の製造後に特定の回路のパラメータ（例えば増幅器に増幅動作を行わせるために定電流源に流す電流値等）を調整（トリミング）することができるように半導体集積回路を構成しておき、その特定の回路の電気的特性の測定結果に基づいてパラメータの変更を行う技術である。なお、トリミング技術に関する文献として例えば特許文献１がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７５９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のトリミング技術では、トリミングの必要な回路毎に、その回路のトリミングを行うための回路を設けていた。このため、上述したクロック発生回路とクロック同期回路を含む半導体集積回路の場合に、クロック発生回路のクロック周波数のトリミングを行うための回路と、クロック同期回路の最大クロック周波数のトリミングを行うための回路が必要となり、半導体集積回路のチップ面積が増大する問題があった。また、従来技術の下では、トリミングの必要な回路毎に電気的特性の測定を行い、測定結果に応じてトリミングを行っていたため、トリミングのための所要時間が長くなり、トリミングのためのコストが嵩む問題があった。
【０００５】
この発明は以上のような事情に鑑みてなされたものであり、トリミングの必要な回路を複数含む場合であっても、チップ面積の増加を招くことなく、それらの回路のトリミングを効率的に行うことを可能にする技術的手段を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、周波数調整用トランジスタを含み、前記周波数調整用トランジスタの上限電流値に依存した周波数のクロックを発生するクロック発生回路と、前記クロックに同期して動作する回路であって、ゲイン調整用トランジスタを含み、動作可能な最大クロック周波数が前記ゲイン調整用トランジスタの上限電流値に依存するクロック同期回路と、電流値が可変の基準電流源を有し、前記周波数調整用トランジスタおよび前記ゲイン調整用トランジスタの各上限電流値を前記基準電流源に流れる基準電流値に比例した電流値に制御する定電流制御回路とを具備することを特徴とする半導体集積回路を提供する。
【０００７】
この発明によれば、基準電流源の電流値の調整により、クロック発生回路が発生するクロックの周波数とクロック同期回路の最大クロック周波数を連動させて調整することができる。従って、トリミングの必要なクロック発生回路やクロック同期回路を多く含む場合であっても、チップ面積の増加を招くことなく、それらの回路のトリミングを効率的に行うことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態である半導体集積回路の構成例を示すブロック図である。
【図２】同実施形態における定電流制御回路の構成例を示す回路図である。
【図３】同実施形態におけるクロック発生回路の構成例を示す回路図である。
【図４】同クロック発生回路の動作を示す波形図である。
【図５】同実施形態におけるＡ／Ｄ変換回路の構成例を示すブロック図である。
【図６】同Ａ／Ｄ変換回路のアンプに使用される差動増幅器の構成例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の実施形態について説明する。
図１は、この発明の一実施形態である半導体集積回路の構成を示すブロック図である。図１に示すように、本実施形態による半導体集積回路は、定電流制御回路１と、クロック発生回路２と、Ａ／Ｄ変換回路３と、その他の回路４とを有する。
【００１０】
本実施形態による半導体集積回路において、クロック発生回路２、Ａ／Ｄ変換回路３およびその他の回路４は、定電流源として機能するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタであり、以下、単にトランジスタという。）を含む。そして、これらの回路の電気的特性は、この定電流源として機能するトランジスタの上限電流値に依存する。
【００１１】
さらに詳述すると、クロック発生回路２は、定電流源として機能する周波数調整用トランジスタを含み、この周波数調整用トランジスタの上限電流値に依存した周波数のクロックφ１〜φｍを発生する回路である。また、Ａ／Ｄ変換回路３およびその他の回路４は、クロック発生回路２が発生するクロックに同期して動作する回路であって、定電流源として機能するゲイン調整用トランジスタを含み、動作可能な最大クロック周波数がこのゲイン調整用トランジスタの上限電流値に依存するクロック同期回路である。
【００１２】
定電流制御回路１は、クロック発生回路２内の周波数調整用トランジスタと、Ａ／Ｄ変換回路３およびその他の回路４内のゲイン調整用トランジスタの上限電流値を制御する回路である。さらに詳述すると、定電流制御回路１は、電流値が可変の基準電流源を内蔵しており、周波数調整用トランジスタおよびゲイン調整用トランジスタの上限電流値をこの基準電流源の電流値に比例した電流値に制御する回路である。
【００１３】
図２は定電流制御回路１の構成例を示す回路図である。図２に示すように、定電流制御回路１は、共通電圧発生部１１０と、ＲＥＦＰ発生部１２０と、ＲＥＦＮ発生部１３０と、トリミング部１４０とを有する。
【００１４】
共通電圧発生部１１０は、定電流源１１１と、Ｎチャネルトランジスタ１１２および１１３とにより構成されている。ここで、定電流源１１１は、一端が電源ＶＤＤに接続され、他端が共通電圧発生部１１０、ＲＥＦＰ発生部１２０およびＲＥＦＮ発生部１３０間を結ぶ共通線１１４に接続されている。Ｎチャネルトランジスタ１１２は、ゲートおよびドレインが共通線１１４に接続され、ソースがＮチャネルトランジスタ１１３のドレインに接続されている。そして、Ｎチャネルトランジスタ１１３は、ゲートが電源ＶＤＤに接続され、ソースが接地されている。
【００１５】
ＲＥＦＰ発生部１２０は、基準電流源としての役割を担ったＰチャネルトランジスタ１２１と、Ｎ個（Ｎは２以上の整数）のＮチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）と、Ｎ個のＮチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）とにより構成されている。Ｐチャネルトランジスタ１２１は、ソースが電源ＶＤＤに接続され、ゲートおよびドレインが互いに接続されている。Ｎチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）は、各々のドレインがＰチャネルトランジスタ１２１のゲートおよびドレインに接続され、各々のゲートが共通線１１４に接続されている。そして、Ｐチャネルトランジスタ１２１のゲートおよびドレインと、Ｎチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）の各ドレインとの共通接続点が基準電圧ＲＥＦＰを発生するノードとなっている。この基準電圧ＲＥＦＰは、上述した周波数調整用トランジスタおよびゲイン調整用トランジスタのうちＰチャネルトランジスタであるもののゲートに供給される。Ｎチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）は、各々のドレインがＮチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）の各ソースに各々接続され、各々のソースが接地され、各々のゲートがトリミング部１４０に接続されている。そして、Ｎチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）は、トリミング部１４０から供給されるゲート電圧により各々のＯＮ／ＯＦＦが切り換えられるようになっている。
【００１６】
ＲＥＦＮ発生部１３０は、Ｐチャネルトランジスタ１３１と、Ｎ個のＮチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）と、Ｎ個のＮチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）と、Ｐチャネルトランジスタ１３４と、基準電流源としての役割を担ったＮチャネルトランジスタ１３５とにより構成されている。Ｐチャネルトランジスタ１３１は、ソースが電源ＶＤＤに接続され、ゲートおよびドレインが互いに接続されている。Ｎチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）は、各々のドレインがＰチャネルトランジスタ１３１のゲートおよびドレインに接続され、各々のゲートが共通線１１４に接続されている。Ｎチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）は、各々のドレインがＮチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）の各ソースに各々接続され、各々のソースが接地され、各々のゲートがトリミング部１４０に接続されている。そして、Ｎチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）は、トリミング部１４０から供給されるゲート電圧により各々のＯＮ／ＯＦＦが切り換えられるようになっている。
【００１７】
Ｐチャネルトランジスタ１３４は、ソースが電源ＶＤＤに接続され、ゲートがＰチャネルトランジスタ１３１のゲートおよびドレインに接続されている。そして、基準電流源としての役割を担ったＮチャネルトランジスタ１３５は、ゲートおよびドレインがＰチャネルトランジスタ１３４のドレインに接続され、ソースが接地されている。このＮチャネルトランジスタ１３５のゲートおよびドレインと、Ｐチャネルトランジスタ１３４のドレインとの共通接続点が基準電圧ＲＥＦＮを発生するノードとなっている。この基準電圧ＲＥＦＮは、上述した周波数調整用トランジスタおよびゲイン調整用トランジスタのうちＮチャネルトランジスタであるもののゲートに供給される。
【００１８】
トリミング部１４０は、Ｎチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）およびＮチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）の各ゲートに供給する電圧を発生する回路である。Ｎチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）の各ゲートのうち一部のものおよびＮチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）の各ゲートのうち一部のものは、トリミング部１４０内において電源ＶＤＤに接続されている。従って、これらのＮチャネルトランジスタはＯＮとなる。一方、Ｎチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）の各ゲートのうち残りのものおよびＮチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）の各ゲートのうち残りのものは、トリミング部１４０内のトリミング用回路に接続されている。
【００１９】
図２には、これらのトリミング用回路のうちＮチャネルトランジスタ１３３（１）のゲートに接続されたトリミング用回路が図示されている。図示のように、このトリミング用回路は、電源ＶＤＤおよび接地線間に直列に介挿された抵抗１４１およびヒューズ１４２により構成されている。そして、Ｎチャネルトランジスタ１３３（１）のゲートは、この抵抗１４１およびヒューズ１４２間の中間ノードに接続されている。ここで、ヒューズ１４２としては、電流の通電により、あるいはレーザビームのようなエネルギービームや電子銃による電子ビーム等により切断可能なヒューズが用いられる。ヒューズ１４２が切断された場合、電源ＶＤＤの電圧がＮチャネルトランジスタ１３３（１）のゲートに与えられるため、Ｎチャネルトランジスタ１３３（１）はＯＮとなる。ヒューズ１４２が切断されない場合、Ｎチャネルトランジスタ１３３（１）のゲートがヒューズ１４２を介して接地されるため、Ｎチャネルトランジスタ１３３（１）はＯＦＦとなる。このようにヒューズ１４２を切断するか切断しないでおくかを選択することにより、Ｎチャネルトランジスタ１３３（１）のＯＮ／ＯＦＦ切り換えを行うことが可能である。Ｎチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）およびＮチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）のうちトリミング部１４０内の他のトリミング用回路（図示略）に接続された各トランジスタについても同様である。
【００２０】
以上の構成において、Ｎチャネルトランジスタ１１２とＮチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）はカレントミラーを構成しており、Ｎチャネルトランジスタ１１２には定電流源１１１の出力電流が流れ込む。従って、Ｎチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）は、各々定電流源１１１の出力電流に比例した電流を流す定電流源として機能する。また、Ｎチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）の各々に直列接続されたＮチャネルトランジスタ１２３（ｋ）（ｋ＝１〜Ｎ）は、トリミング部１４０から与えられるゲート電圧に基づいて、定電流源であるＮチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）に電流を流すか否かを切り換えるスイッチとして機能する。そして、Ｎチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）のうちＯＮであるものの電流の総和が基準電流源としての役割を担ったＰチャネルトランジスタ１２１に流れる。そして、このＰチャネルトランジスタ１２１のゲート電圧が基準電圧ＲＥＦＰとして出力される。このため、基準電圧ＲＥＦＰがゲートに供給されるＰチャネルトランジスタは、基準電流源たるＰチャネルトランジスタ１２１の電流値、すなわち、Ｎチャネルトランジスタ１２２（ｋ）（ｋ＝１〜Ｎ）のうちＯＮであるものの電流の総和に比例した上限電流値を持った定電流源として機能する。
【００２１】
また、以上の構成では、Ｎチャネルトランジスタ１１２とＮチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）がカレントミラーを構成している。従って、Ｎチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）は、各々定電流源１１１の出力電流に比例した電流を流す定電流源として機能する。また、Ｎチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）の各々に直列接続されたＮチャネルトランジスタ１３３（ｋ）（ｋ＝１〜Ｎ）は、トリミング部１４０から与えられるゲート電圧に基づいて、定電流源であるＮチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）に電流を流すか否かを切り換えるスイッチとして機能する。そして、Ｎチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）のうちＯＮであるものの電流の総和がＰチャネルトランジスタ１３１に流れる。Ｐチャネルトランジスタ１３４は、このＰチャネルトランジスタ１３１とともにカレントミラーを構成している。そして、Ｐチャネルトランジスタ１３４のドレイン電流はＮチャネルトランジスタ１３５に流れる。従って、Ｎチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）のうちＯＮであるものの電流の総和に比例した電流が基準電流源としての役割を担ったＮチャネルトランジスタ１３５に流れる。そして、このＮチャネルトランジスタ１３５のゲート電圧が基準電圧ＲＥＦＮとして出力される。このため、基準電圧ＲＥＦＮがゲートに供給されるＮチャネルトランジスタは、基準電流源としての役割を担ったＮチャネルトランジスタ１３５の電流値、すなわち、Ｎチャネルトランジスタ１３２（ｋ）（ｋ＝１〜Ｎ）のうちＯＮであるものの電流の総和に比例した上限電流値を持った定電流源として機能する。
【００２２】
本実施形態では、半導体集積回路の製造後においてトリミング部１４０内の各トリミング用回路のヒューズ１４２のうち所望のものを切断することが可能である。従って、このヒューズ１４２の切断操作を行うことにより、基準電流値を調整し、基準電圧ＲＥＦＰの供給先であるＰチャネルトランジスタの上限電流値および基準電圧ＲＥＦＮの供給先であるＮチャネルトランジスタの上限電流値を調整することが可能である。
【００２３】
図３は、クロック発生回路２の構成例を示す回路図である。図３に示すように、クロック発生回路２は、発振部２５０と、カウントデコーダ部２６０とにより構成されている。
【００２４】
発振部２５０は、インバータ２１０と、キャパシタ２２０と、コンパレータ２３１および２３２と、フリップフロップ２４０とにより構成されている。ここで、インバータ２１０は、Ｐチャネルトランジスタ２１１および２１２と、Ｎチャネルトランジスタ２１３および２１４とにより構成されている。Ｐチャネルトランジスタ２１１は、ソースが電源ＶＤＤに接続され、ドレインがＰチャネルトランジスタ２１２のソースに接続されている。そして、Ｐチャネルトランジスタ２１１のゲートに定電流制御回路１からの基準電圧ＲＥＦＰが与えられる。Ｐチャネルトランジスタ２１２は、ドレインがＮチャネルトランジスタ２１３のドレインに接続されている。そして、Ｐチャネルトランジスタ２１２およびＮチャネルトランジスタ２１３の各ゲートには、フリップフロップ２４０の出力信号Ｖａが与えられる。Ｎチャネルトランジスタ２１４は、ドレインがＮチャネルトランジスタ２１３のソースに接続され、ソースが接地されている。そして、Ｎチャネルトランジスタ２１４のゲートには基準電圧ＲＥＦＮが与えられる。
【００２５】
このインバータ２１０において、Ｐチャネルトランジスタ２１１は、基準電圧ＲＥＦＰにより定まる上限電流値を持った定電流源として機能する周波数調整用トランジスタであり、Ｎチャネルトランジスタ２１４は、基準電圧ＲＥＦＮにより定まる上限電流値を持った定電流源として機能する周波数調整用トランジスタである。
【００２６】
Ｐチャネルトランジスタ２１２とＮチャネルトランジスタ２１３のドレイン同士の接続点はインバータ２１０の出力ノードとなっている。キャパシタ２２０は、このインバータ２１０の出力ノードと接地線との間に介挿されている。
【００２７】
コンパレータ２３１は、このキャパシタ２２０の充電電圧Ｖｂと所定の閾値電圧Ｖ１とを比較し、Ｖｂ≧Ｖ１になったときフリップフロップ２４０をセットし、フリップフロップ２４０の出力信号ＶａをＨレベルとする。また、コンパレータ２３２は、キャパシタ２２０の充電電圧Ｖｂと閾値電圧Ｖ１よりも低い閾値電圧Ｖ２とを比較し、Ｖｂ≦Ｖ２になったときフリップフロップ２４０をリセットし、フリップフロップ２４０の出力信号ＶａをＬレベルとする。
【００２８】
図４はフリップフロップ２４０の出力信号Ｖａとキャパシタ２２０の充電電圧Ｖｂの波形を示すタイムチャートである。図４に示すように、発振部２５０では、フリップフロップ２４０の出力信号ＶａがＬレベルになると、Ｐチャネルトランジスタ２１２がＯＮ、Ｎチャネルトランジスタ２１３がＯＦＦとなる。この結果、定電流源たるＰチャネルトランジスタ２１１のドレイン電流がＰチャネルトランジスタ２１２を介してキャパシタ２２０に流れ、キャパシタ２２０の充電が行われ、充電電圧Ｖｂが一定の時間勾配で直線的に上昇する。そして、キャパシタ２２０の充電電圧Ｖｂが閾値電圧Ｖ１に到達すると、フリップフロップ２４０の出力信号ＶａがＨレベルになる。
【００２９】
そして、フリップフロップ２４０の出力信号ＶａがＨレベルになると、Ｐチャネルトランジスタ２１２がＯＦＦ、Ｎチャネルトランジスタ２１３がＯＮとなる。この結果、定電流源たるＮチャネルトランジスタ２１４のドレイン電流がＮチャネルトランジスタ２１３を介してキャパシタ２２０に流れ、キャパシタ２２０の放電が行われ、充電電圧Ｖｂが一定の時間勾配で直線的に低下する。そして、充電電圧Ｖｂが閾値電圧Ｖ２に到達すると、フリップフロップ２４０の出力信号ＶａがＬレベルになる。
【００３０】
従って、発振部２５０では、図４に示すように、フリップフロップ２４０の出力信号ＶａがＬレベルとなって、キャパシタ２２０の充電電圧Ｖｂが閾値電圧Ｖ２から閾値電圧Ｖ１まで上昇する過程と、フリップフロップ２４０の出力信号ＶａがＨレベルとなって、キャパシタ２２０の充電電圧Ｖｂが閾値電圧Ｖ１から閾値電圧Ｖ２まで低下する過程とが交互に繰り返される。
【００３１】
ここで、キャパシタ２２０の充電電圧Ｖｂが閾値電圧Ｖ２から閾値電圧Ｖ１まで上昇する際の時間勾配は周波数調整用トランジスタたるＰチャネルトランジスタ２１１のドレイン電流値に比例し、同充電電圧Ｖｂが閾値電圧Ｖ１から閾値電圧Ｖ２まで低下する際の時間勾配は周波数調整用トランジスタたるＮチャネルトランジスタ２１４のドレイン電流値に比例する。
【００３２】
一方、上述したようにＰチャネルトランジスタ２１１のドレイン電流値およびＮチャネルトランジスタ２１４のドレイン電流値は、トリミング部１４０内のトリミング用回路のヒューズ１４２の切断操作により調整可能である。従って、本実施形態では、このヒューズ１４２の切断操作によりフリップフロップ２４０の出力信号Ｖａの周波数を調整することが可能である。
【００３３】
カウントデコーダ部２６０は、フリップフロップ２４０の出力信号Ｖａに発生するエッジ（例えば立ち上がりエッジ）をカウントし、そのカウント値をデコードすることにより、各種のクロックを発生する回路である。このカウントデコーダ部２６０によって発生される各種のクロックφ１〜φｍが図１に示すＡ／Ｄ変換回路３やその他の回路４に供給される。
【００３４】
図５は、図１に示すＡ／Ｄ変換回路３の構成例を示す回路図である。この図４に示すＡ／Ｄ変換回路３は、周知の積分型Ａ／Ｄ変換回路であり、アンプ３１０と、サンプルホールド回路３２０と、積分回路３３０と、コンパレータ３４０と、制御ロジック回路３５０とを有する。アンプ３１０は、Ａ／Ｄ変換の対象であるアナログ入力信号を増幅するアンプである。サンプルホールド回路３２０は、クロック発生回路２が発生するクロックφ１によりアンプ３１０の出力信号をサンプルホールドする回路である。積分回路３３０は、クロック発生回路２がクロックφ１を発生する都度、積分値を０に初期化し、その後、サンプルホールド回路３２０にサンプルホールドされたアンプ３１０の出力信号値の積分を行う動作を繰り返す。コンパレータ３４０は、積分回路３３０の積分値を基準電圧ＶＲＥＦと比較し、積分値が基準電圧ＶＲＥＦに達したときに出力信号を立ち上げる。制御ロジック回路３５０は、クロックφ１が発生してコンパレータ３４０の出力信号が立ち上がるまでの時間（すなわち、積分回路３３０の積分値が０になってから基準電圧ＶＲＥＦに到達するまでの時間）を計測し、その計測結果に基づいてＡ／Ｄ変換結果たるデジタル出力信号を発生する。
【００３５】
このＡ／Ｄ変換回路３において、アンプ３１０は、基準電圧ＲＥＦＮにより上限電流値が決定付けられるゲイン調整用のＮチャネルトランジスタを電源電流経路の途中に有している。図６はこのアンプ３１０に使用される差動増幅器３１０Ａの構成例を示す回路図である。図６に示すように、差動増幅器３１０Ａは、Ｎチャネルトランジスタ３１１および３１２からなる差動トランジスタペアと、Ｎチャネルトランジスタ３１１のドレインと電源ＶＤＤとの間に負荷として介挿されたＰチャネルトランジスタ３１３と、Ｎチャネルトランジスタ３１２のドレインと電源ＶＤＤとの間に負荷として介挿されたＰチャネルトランジスタ３１４と、Ｎチャネルトランジスタ３１１および３１２の各ソースの共通接続点と接地線との間に介挿されたＮチャネルトランジスタ３１５とを有する。
【００３６】
ここで、Ｎチャネルトランジスタ３１１および３１２の各ゲートは、差動増幅器３１０Ａの非反転入力端子および反転入力端子となっており、Ｎチャネルトランジスタ３１２のドレインは、差動増幅器３１０Ａの出力端子となっている。
【００３７】
そして、Ｎチャネルトランジスタ３１５のゲートには、図１に示す定電流制御回路１から出力される基準電圧ＲＥＦＮが与えられる。このＮチャネルトランジスタ３１５は、アンプ３１０のゲイン調整用トランジスタであり、基準電圧ＲＥＦＮにより決定される上限電流値を有する定電流源として機能する。
以上が本実施形態による半導体集積回路の詳細である。
【００３８】
この半導体集積回路を構成する各トランジスタの電流増幅率等の電気的特性には製造ばらつきが生じる。そして、例えば本実施形態による半導体集積回路を構成する各トランジスタの電流増幅率が製造ばらつきの影響により低下したとする。ここで、本実施形態における定電流制御回路１は、カレントミラーを利用してクロック発生回路２、Ａ／Ｄ変換回路３およびその他の回路４内のＰチャネルトランジスタやＮチャネルトランジスタの上限電流値の制御を行っている。従って、トランジスタの電流増幅率が製造ばらつきの影響により低下したとしても、これらのＰチャネルトランジスタやＮチャネルトランジスタの上限電流値の低下をある程度は抑制することができる。しかし、トランジスタの電流増幅率が製造ばらつきの影響が大きい場合には、ＰチャネルトランジスタやＮチャネルトランジスタの上限電流値がどうしても低下する。
【００３９】
この結果、Ａ／Ｄ変換回路３では、アンプ３１０のゲイン調整用トランジスタであるＮチャネルトランジスタ３１５（図６参照）の上限電流値が低下してアンプ３１０のＧＢ（Ｇａｉｎ  Ｂａｎｄｗｉｄｔｈ）積が不足し、Ａ／Ｄ変換回路３の動作可能な最大クロック周波数が低下する問題が発生する。また、クロック発生回路２では、Ｐチャネルトランジスタ２１１およびＮチャネルトランジスタ２１４の上限電流値が低下することによりＡ／Ｄ変換回路３に供給されるクロックφ１の周波数が低下し、Ａ／Ｄ変換回路３が目標性能を達成することができなくなる問題が発生する。従って、何ら策を講じないとすると、半導体集積回路は目標性能を満たさない不良品となり、そのような不良品が多数発生することにより半導体集積回路の製造歩留まりが低下する。
【００４０】
しかしながら、本実施形態では、定電流制御回路１がトリミング部１４０を備えているため、このトリミング部１４０のトリミング操作を行うことにより半導体集積回路の製造歩留まりの低下を防止することができる。
【００４１】
具体的には、製造された半導体集積回路の試験工程において、例えばＡ／Ｄ変換回路３の動作可能な最大クロック周波数を測定する。この測定の結果、Ａ／Ｄ変換回路３の動作可能な最大クロック周波数が目標値に満たない場合には、その程度に応じて、トリミング部１４０のヒューズ切断操作を行い、定電流制御回路１の基準電流源の電流値の調整を行い、基準電圧ＲＥＦＰおよびＲＥＦＮの供給先のＰチャネルトランジスタおよびＮチャネルトランジスタの上限電流値を増加させるのである。
【００４２】
これによりＡ／Ｄ変換回路３では、アンプ３１０のＮチャネルトランジスタ３１５（図６参照）の上限電流値が増加してアンプ３１０のＧＢ積が増加し、Ａ／Ｄ変換回路３の動作可能な最大クロック周波数が上昇する。また、クロック発生回路２では、Ｐチャネルトランジスタ２１１およびＮチャネルトランジスタ２１４の上限電流値が上昇することによりＡ／Ｄ変換回路３に供給されるクロックφ１の周波数が上昇する。この結果、Ａ／Ｄ変換回路３は、目標性能を満たす動作をするようになる。
【００４３】
このように本実施形態によれば、基準電流源の電流値の調整により、クロック発生回路２が発生するクロックの周波数とクロック同期回路たるＡ／Ｄ変換回路３の最大クロック周波数を連動させて調整することができる。以上、クロック発生回路２とＡ／Ｄ変換回路３との関係を中心に説明したが、クロック発生回路２とその他の回路４に含まれている他のクロック同期回路との関係についても同様である。
【００４４】
＜他の実施形態＞
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００４５】
（１）上記実施形態では、説明を簡単にするため、１個のクロック発生回路２を有する半導体集積回路を例に挙げたが、この発明は、複数のクロック発生回路を含む半導体集積回路にも適用可能である。
【００４６】
（２）上記実施形態では、周波数調整用トランジスタ、ゲイン調整用トランジスタとして、電界効果トランジスタを用いたが、バイポーラトランジスタを用いてもよい。
【００４７】
（３）上記実施形態では、ヒューズ１４２を使用したトリミング部１４０を設けたが、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；電気的に書き換えが可能な読み出し専用メモリ）等の不揮発性メモリであって、半導体集積回路の製造後に半導体集積回路の外部からアクセスが可能な不揮発性メモリを定電流制御回路１に設け、この不揮発性メモリに基準電流源の電流値を調整するための調整データ（具体的にはＮチャネルトランジスタ１２３（１）〜１２３（Ｎ）、１３３（１）〜１３３（Ｎ）のＯＮ／ＯＦＦを制御するデータ）を記憶させ、この調整データを半導体集積回路の製造後に書き換えることによりトリミングを行うようにしてもよい。
【符号の説明】
【００４８】
１…定電流制御回路、２…クロック発生回路、３…Ａ／Ｄ変換回路、４…その他の回路、１１０…共通電圧発生部、１２０…ＲＥＦＰ発生部、１３０…ＲＥＦＮ発生部、１４０…トリミング部、２１０…インバータ、２２０…キャパシタ、２３１，２３２…コンパレータ、２４０…フリップフロップ、２５０…発振部、２６０…カウントデコーダ部、３１０…アンプ、３２０…サンプルホールド回路、３３０…積分回路、３４０…コンパレータ、３５０…制御ロジック回路、１１１…定電流源、１２１，１３１，１３４，２１１，２１２，３１３，３１４…Ｐチャネルトランジスタ、１１２，１１３，１２２（１）〜１２２（Ｎ），１２３（１）〜１２３（Ｎ），１３２（１）〜１３２（Ｎ），１３３（１）〜１３３（Ｎ），１３５，２１３，２１４，３１１，３１２，３１５…Ｎチャネルトランジスタ、１４１…抵抗、１４２…ヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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