(57)【要約】【課題】高アスペクト比の溝内にカバレッジ性良く絶縁膜を埋め込むと表面にスリット状の空孔が形成され、ＣＭＰで平坦化すると、ＣＭＰで用いた組成物や、研磨された除去物、その他の残渣が空孔内に残り易く、この残渣は後の工程での発塵の一原因となり得る。【解決手段】基板１の第１の主面に、俯瞰形状が環状となる溝部２Ｔを形成し、溝内にポリシリコン膜２０２を形成し、表面にシーム２０４及び凹部２０５を有する第２の絶縁膜２０３を形成する。ポリシリコン膜２０２の上部を酸化して第１の絶縁膜２０６に変換することで、シーム２０４がなくなり、凹部２０５も小さくなる。その後、基板１表面まで平坦することで、凹部のない絶縁分離部２を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の第１の主面に、俯瞰形状が環状となる溝を形成する工程と、
前記溝に絶縁膜を埋設し、絶縁分離部を形成する工程と、
を備え、
前記絶縁膜は、ポリシリコン膜を成膜後に少なくとも一部を酸化して形成した第１の絶縁膜と、少なくとも成膜段階で前記溝中央部表面に凹部を有して形成される第２の絶縁膜を含み、
前記ポリシリコン膜を酸化することにより、前記第２の絶縁膜の成膜段階での凹部深さを低減若しくは凹部を消滅させることを特徴とする半導体装置の製造方法。
【請求項２】
前記基板の第１の主面上及び前記溝内に前記溝を閉塞しない膜厚でポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に前記第２の絶縁膜を形成する工程と、
前記溝上部の前記ポリシリコン膜を酸化して前記第１の絶縁膜に変換する工程と、
前記基板上の前記第２の絶縁膜及び第１の絶縁膜を除去し、平坦化する工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成する前に、前記溝内及び溝周辺部以外の前記ポリシリコン膜を除去する工程を有する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記基板の第１の主面上及び前記溝内に前記溝を充填して前記第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の溝中央部の凹部に該凹部を充填してポリシリコン膜を形成する工程と、
前記ポリシリコン膜を酸化して前記第１の絶縁膜に変換する工程と、
前記基板上の前記第２の絶縁膜及び第１の絶縁膜を除去し、平坦化する工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項５】
前記溝上及び溝周辺部以外の前記ポリシリコン膜を除去する工程を有する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜はノンドープ酸化シリコンを主体とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記溝内に最初に窒化シリコンを主体とする第３の絶縁膜を形成する工程を有する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記基板の第１の主面に対向する第２の主面を研削して、前記絶縁分離部底面を露出させる工程を有する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記環状の絶縁分離部で囲まれた領域に、前記第２の主面を研削した前記基板を前記第１の主面から前記第２の主面に貫通する貫通電極を形成する工程を有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１の主面に形成された素子形成領域と、
前記半導体基板の第１の主面から対向する第２の主面に貫通し、俯瞰形状が環状である絶縁分離部と、
前記環状の絶縁分離部に囲まれた前記半導体基板の第１の主面から対向する第２の主面に貫通し、前記第１の主面及び第２の主面の外部に露出する端子を有する貫通電極と、
を備えた半導体装置であって、
前記環状の絶縁分離部は、前記第１の主面表面に、ポリシリコン膜を酸化して形成された第１の絶縁膜と前記第１の絶縁膜とは異なる第２の絶縁膜が少なくとも露出しており、前記第２の主面に前記第１の絶縁膜が存在しないことを特徴とする半導体装置。
【請求項１１】
前記第１の絶縁膜は前記環状の絶縁分離部の内周及び外周側に形成される請求項１０に記載の半導体装置。
【請求項１２】
前記第１の絶縁膜の下部にポリシリコン膜を有し、前記第２の絶縁膜は前記ポリシリコン膜で囲まれている請求項１１に記載の半導体装置。
【請求項１３】
前記絶縁分離部の前記第２の主面が、前記環状の絶縁分離部の内周側及び外周側に形成される前記ポリシリコン膜と該ポリシリコン膜で挟まれた前記第２の絶縁膜を含む請求項１２に記載の半導体装置。
【請求項１４】
前記第１の絶縁膜は前記環状の絶縁分離部の幅の中央部に環状に形成される請求項１０に記載の半導体装置。
【請求項１５】
前記第２の絶縁膜は、ノンドープ酸化シリコンを主体とする絶縁膜であることを特徴とする請求項１０乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記絶縁分離部の外周端及び内周端に窒化シリコンを主体とする第３の絶縁膜を更に有することを特徴とする請求項１０乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記貫通電極は、前記半導体基板を前記第２の主面から第１の主面に貫通する銅を主体とするプラグを有する請求項１乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記貫通電極の前記第１の主面及び第２の主面のいずれか一方の外部に露出する端子は表面に導電性の保護膜を有し、他方に露出する端子は表面に半田膜を有する請求項１７に記載の半導体装置。
【請求項１９】
請求項１０乃至１８のいずれか１項に記載の半導体装置の複数を積層し、前記貫通電極により相互に接続した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、半導体基板を貫通する貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する貫通電極（Through Silicon Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
一方、ＴＳＶは半導体基板を貫通して形成されるために、半導体基板とＴＳＶ間の絶縁を図る必要がある。そこで、ＴＳＶの周りに環状の絶縁分離部（絶縁リングという）を設け、素子形成領域の半導体層と分離することが提案されている（特許文献１）。
【０００４】
特許文献１では、全てのプロセスの最初の工程で、シリコン基板の素子形成面側から深さ方向に環状の溝（トレンチ）を掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側からＴＳＶを形成する。
【０００５】
また、絶縁リングを形成するための溝のアスペクト比の増加を抑えるために、幅広に形成したリング状の溝にポリシリコン膜を溝を埋設しない膜厚で形成し、内側を熱酸化する方法が提案されている（特許文献２）。特許文献２の形成方法によれば、シリコン基板にリング状の分離溝（溝幅約５μｍ）を形成した後、ＣＶＤ法により約２μｍの多結晶シリコン膜をコンフォーマルに形成する。そして、この多結晶シリコン膜を熱酸化して厚さ約０．８μｍ程度のシリコン熱酸化膜を形成する。その後、ＣＶＤ法によりシリコン酸化膜を形成して、隙間を埋設する（以上、〔００２１〕〜〔００２５〕段落参照）。ここで、多結晶シリコン膜を約０．８μｍ程度のシリコン熱酸化膜を形成する工程では、溝内の両側壁で合わせて約１．６μｍ程度のシリコン熱酸化膜で埋設されたことになる。一般的な熱酸化では、約半分が元のシリコン側に形成され、残り半分は元のシリコンを膨張させる方向に形成される。従って、分離溝内に残る隙間は約２００ｎｍ幅であり、これをＣＶＤシリコン酸化膜で埋設することになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８５７号公報
【特許文献２】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の絶縁リングは、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）のトレンチ（以下、ＴＳＶトレンチと記載）をシリコン基板に形成し、そこに酸化シリコン膜などの絶縁膜を埋め込む。最後に、化学機械研磨法（Chemical Mechanical Polishing:ＣＭＰ）によって基板表面に堆積した絶縁膜を除去して完成する。この工程では、上記のように、厚さ数μｍという厚い酸化シリコン膜を、深さ数十μｍという深いＴＳＶトレンチ内に形成しなければならず、膜厚のばらつきが大きく、また、埋設性が低くなり得る。特にカバレッジ性の悪い方法で酸化シリコン膜を堆積すると、ＴＳＶトレンチの開口部が先に閉塞して大きな空隙（ボイド）が形成されてしまう。一方、カバレッジ性良く酸化シリコン膜を形成した場合であっても、ＴＳＶトレンチの両側壁から見た中間位置には、両側壁から成長した酸化シリコン膜の接合面（シーム）が形成される。シーム部では微視的には小さな空隙（ボイド）が含まれ得る。このようなシームの上部では、特許文献１の図９に示されているようにＴＳＶトレンチ開口付近で広がってスリット状の空孔（凹部）を形成する。そして、ＣＭＰにて基板表面の酸化シリコン膜などの絶縁膜を研磨した後にも、絶縁リング表面部に環状のスリットとして残る。
【０００８】
本発明者の検討によれば、上記のように絶縁リング表面部に残ったスリット内には、ＣＭＰ工程で用いた組成物や、研磨された除去物、その他の残渣が残り易く、このような残渣は後の工程での発塵の一原因となり得るため、改善の余地がある。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、
基板の第１の主面に、俯瞰形状が環状となる溝を形成する工程と、
前記溝に絶縁膜を埋設し、絶縁分離部を形成する工程と、
を備え、
前記絶縁膜は、ポリシリコン膜を成膜後に少なくとも一部を酸化して形成した第１の絶縁膜と、少なくとも成膜段階で前記溝中央部表面に凹部を有して形成される第２の絶縁膜を含み、
前記ポリシリコン膜を酸化することにより、前記第２の絶縁膜の成膜段階での凹部深さを低減若しくは凹部を消滅させることを特徴とする半導体装置の製造方法、が提供される。
【００１０】
また、本発明の別の実施形態によれば、
半導体基板の第１の主面に形成された素子形成領域と、
前記半導体基板の第１の主面から対向する第２の主面に貫通し、俯瞰形状が環状である絶縁分離部と、
前記環状の絶縁分離部に囲まれた前記半導体基板の第１の主面から対向する第２の主面に貫通し、前記第１の主面及び第２の主面の外部に露出する端子を有する貫通電極と、
を備えた半導体装置であって、
前記環状の絶縁分離部は、前記第１の主面表面に、ポリシリコン膜を酸化して形成された第１の絶縁膜と前記第１の絶縁膜とは異なる第２の絶縁膜が少なくとも露出しており、前記第２の主面に前記第１の絶縁膜が存在しないことを特徴とする半導体装置、が提供される。
【発明の効果】
【００１１】
本発明では、ポリシリコンを酸化して第１の絶縁膜に変換することで、第２の絶縁膜に成膜段階で形成される凹部が平坦化後にはなくなるため、後の工程での発塵を低減できる。結果として、絶縁リングを備えたＴＳＶを有する半導体装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体チップ５０の概略断面図（ａ）、第１の主面側平面図（ｂ）、第２の主面側平面図（ｃ）を示す。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る絶縁リングの製造工程を説明する工程断面図を示す。
【図３】（ａ）〜（ｃ）は本発明の別の実施形態に係る絶縁リングの製造工程を説明する工程断面図を示す。
【図４】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図５】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図６】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図７】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図８】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図９】本発明の一実施形態に係る半導体チップ５０の製造工程を説明する工程断面図を示す。
【図１０】本発明の一実施形態に係る半導体チップ５０を用いた半導体モジュール１００の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【図１１】本発明の一実施形態例で製造された絶縁リングと貫通電極との配置を説明するもので、（ａ）は第１の主面からの俯瞰平面図、（ｂ）は第２の主面からの俯瞰平面図を示す。
【図１２】本発明の別の実施形態例で製造された絶縁リングと貫通電極との配置を説明するもので、（ａ）は第１の主面からの俯瞰平面図、（ｂ）は第２の主面からの俯瞰平面図を示す。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施の形態にのみ限定されるものではない。
【００１４】
図１は、本発明が適用されるＴＳＶ構造を備えた半導体装置（半導体チップ５０）の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ５０の第１の主面側と第２の主面側の概略平面図をそれぞれ示す。図１（ａ）は（ｂ）、（ｃ）のＡ１−Ａ１での断面図に相当する。
【００１５】
半導体基板１には、ＴＳＶを素子領域（ＤＡ）から絶縁する俯瞰形状が環状の絶縁分離部（絶縁リングと称す）２が設けられており、絶縁リング２で囲まれたＴＳＶ形成領域にシード層１８とＣｕプラグ２０からなるＴＳＶ２２が形成される。この例では、ＴＳＶ２２は外部端子（バンプ部）と一体に形成される例を示しているが、別体に形成されていても良い。ＴＳＶ２２のバンプ部表面には半田膜（Ｓｎ−Ａｇ合金層）２１が形成される。
【００１６】
一方、半導体素子５の形成される第１の主面側には、層間絶縁膜６中に導体配線及びプラグからなる配線構造７が形成される。層間絶縁膜６は酸化シリコン等で形成する。配線構造７の最下層は、ＴＳＶ２２と接続するパッド電極であり、例えば、タングステンなどの金属で形成される。上層の配線層はアルミニウムなどの導電体で形成することができる。配線構造７の最上部は表面保護膜(窒化シリコン膜８ａ及びパッシベーション膜８ｂ)８で覆われている。表面保護膜８には配線構造６の最上部を露出する開口が形成されており、開口内にバンプ電極１２が形成されている。バンプ電極１２は、シード層８，主体となるＣｕ層１０、Ｎｉ層１１で構成されている。ここで、裏面のＴＳＶ２２から第１の主面側のバンプ電極１２までをＴＳＶ構造２３とする。
【００１７】
図１に示す例では、半導体チップ５０の中央部に２列にＴＳＶ構造２３を複数配列した構造を示しているが、これに限定されるものではない。
【００１８】
（実施形態例１）
次に本発明の一実施形態に係る絶縁リング２の製造方法について、図２を参照して説明する。本実施形態に係る絶縁リング２は、半導体基板１に形成した環状の溝２Ｔ内にライナー窒化シリコン膜２０１を成膜した後、ポリシリコン膜２０２を成膜する。その後、溝２Ｔ内及び周辺部以外のポリシリコン膜２０２は除去しておく。続いて、全面に酸化シリコン膜（ＮＳＧ膜：第２の絶縁膜）２０３を成膜する。ＮＳＧ膜２０３は、ＴＥＯＳを原料とする低圧ＣＶＤ法など、カバレッジ性の良好な成膜法で形成する。この成膜段階では、従来と同様、溝２Ｔの幅の中央部にシーム２０４が形成され、シーム２０４に繋がって表面に窪んだ凹部２０５を形成している（図２（ａ））。
【００１９】
次に、酸化雰囲気中で熱処理を行い、ポリシリコン膜２０２の一部を酸化して、酸化シリコン膜（第１の絶縁膜）２０６に変換する。ポリシリコンから酸化シリコンへの変換に伴い、体積が膨張するため、その上のＮＳＧ膜２０３を押し上げ、酸化シリコン膜２０６間のシーム２０４は消滅し、凹部２０５も小さくなる（図２（ｂ））。熱処理は、通常、ＮＳＧ膜２０３の緻密化のために実施される熱処理と同等の条件で実施することができ、工程として増加するものではないが、処理時間等は適宜調整される。半導体基板１表面はライナー窒化シリコン膜２０１で保護されているため、酸化されない。
【００２０】
その後、ＣＭＰにより平坦化する。図２（ａ）でポリシリコン膜２０２を溝２Ｔ周辺部以外除去したのは、ポリシリコン膜２０２から熱酸化により形成された酸化シリコン膜（第１の絶縁膜）２０６は、ＮＳＧ膜２０３よりもＣＭＰ負荷が大きいため、必要部分以外を除去することで、ＣＭＰ負荷の上昇を抑制するためである。この結果、図２（ｃ）に示すように、絶縁リング２の表面は凹部２０５がなく、研磨残渣が残らず、後工程での発塵を防止することができる。また、基板表面近傍のシーム２０４も消滅しており、ＴＳＶ領域が陥没或いは隆起するという問題も改善することができる。
【００２１】
（実施形態例２）
図３に本発明の別の実施形態例に係る絶縁リング２の製造方法を示す。本実施形態例では、半導体基板１に形成した環状の溝２Ｔ内にライナー窒化シリコン膜２０１、ＮＳＧ膜（第２の絶縁膜）２０３を従来同様に成膜する。その後、ポリシリコン膜２０２を成膜し、溝２Ｔ上及び周辺部以外のポリシリコン膜２０２は除去しておく。ポリシリコン膜２０２はＮＳＧ膜２０３の凹部２０５を埋設するように形成される（図３（ａ））。
【００２２】
次に、酸化雰囲気中で熱処理を行い、ポリシリコン膜２０２を酸化して、酸化シリコン膜２０６に変換する。ポリシリコンから酸化シリコンへの変換に伴い、体積が膨張するため、ＮＳＧ膜２０３と酸化シリコン膜（第１の絶縁膜）２０６が強固に接合される（図３（ｂ））。
【００２３】
その後、ＣＭＰにより平坦化する。この結果、図３（ｃ）に示すように、絶縁リング２の表面は凹部２０５がなく、研磨残渣が残らず、後工程での発塵を防止することができる。また、シーム２０４の上部の基板表面近傍はポリシリコンから変換された酸化シリコン膜２０６で強固に接合されており、ＴＳＶ領域が陥没或いは隆起するという問題も改善することができる。
【００２４】
（適用例）
半導体チップ５０の製造方法及びこの半導体チップ５０を複数積層した半導体モジュール１００の製造方法について説明する。図４〜９は、図１に示す半導体チップ５０の製造工程を示す工程断面図であり、図１０は複数の半導体チップ（５０ａ〜５０ｈ）を積層接続し、パッケージ化した半導体モジュール１００の概略断面図（ａ）及びその部分拡大図（ｂ）を示す。
【００２５】
まず、図４に示すように、半導体基板１の第１の主面側から絶縁リング２を形成するための第１の溝２Ｔを形成する。第１の溝２Ｔの形状としては、例えば、幅２μｍ、深さ５０μｍとすることができる。第１の溝２Ｔの形成に先立って、半導体基板１の表面を熱酸化してハードマスクとなる酸化シリコン膜３を形成する。酸化シリコン膜３のパターニングは、不図示のフォトレジストを用いて第１の溝２Ｔのパターンをフォトリソグラフィーにより形成し、ドライエッチングにより、酸化シリコン膜３をパターン化した後、引き続いてドライエッチングにより半導体基板１をエッチングして所望の深さの第１の溝２Ｔを形成する。
【００２６】
次に、図５に示すように、実施形態例１又は２で示した方法で第１の溝２Ｔ内に絶縁膜を埋設して絶縁リング２を形成する。
【００２７】
続いて、図６に示すように、半導体基板１の第１の主面上に常法に従って半導体素子５を形成し、層間絶縁膜６中に配線構造７を形成する。さらに、ＤＲＡＭを含む半導体装置ではキャパシタも形成する。表面保護膜８として窒化シリコン膜８ａとポリイミド膜（パッシベーション膜）８ｂを形成した後、バンプ電極用の開口部を形成する。開口部の形成は、まず、ポリイミド膜８ｂをパターニングし、さらに、フォトレジストを用いたフォトリソグラフィ工程により窒化シリコン膜８ａをエッチングする。その後、第１の主面側全面に金属シード層９（Ｃｕ／Ｔｉ）をスパッタ法で形成する。
【００２８】
次に、図７に示すように、バンプ電極形成用のレジストパターン１０を形成した後、Ｃｕ膜１１を電解メッキにより形成する。さらに、導電性保護膜としてＮｉ／Ａｕ膜１２を電解メッキ法により形成する。
【００２９】
バンプ電極形成用のレジストパターン１０を除去し、さらに、表面に露出する金属シード層９を除去することでバンプ電極１３が形成される。半導体基板の第１の主面側全面に接着剤層１４を塗布し、さらに光熱変換層（Light To Heat Converter; ＬＴＨＣ）１５を介して基板サポートシステム（Wafer Support System: ＷＳＳ）１６に貼り付ける。ＷＳＳ１６としては、透明なガラス板や硬質樹脂板を使用できる。この後に、半導体基板１の第１の主面に対向する第２の主面（裏面）側を所定の厚さ（４０〜１００μｍ程度）となるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた絶縁リング２の裏面側の端部を露出させる。研削は、荒削り、精削り、ＣＭＰの順で行った。
【００３０】
次に、ＷＳＳ１６に保持したまま、裏面側に裏面保護膜１７を例えば、窒化シリコン膜で形成する。さらに、ＴＳＶのための開口を、絶縁リング２で囲まれた領域内にフォトリソグラフィ技術及びドライエッチング技術により形成する。この時、配線構造７の最下層のタングステンパッドがエッチングストッパとなる。開口形成後、第２の主面全面に金属シード層（Ｃｕ／Ｔｉ）１８をスパッタ法で形成する（図８）。
【００３１】
次に、ＴＳＶ形成用のフォトレジスト膜１９を金属シード層１８上に形成し、形成した開口部内及び開口部周囲のフォトレジスト膜１９を除去する。開口部周囲のフォトレジスト膜１９は、ＴＳＶと一体に形成するバンプ部の形状に合わせて適宜調整される。電解メッキ法によりＣｕプラグ２０を形成し、続いて、半田膜（Ｓｎ−Ａｇ合金層）２１を電解メッキ法により形成する（図９）。
【００３２】
その後、ＴＳＶ形成用のフォトレジスト膜２０を除去し、基板裏面に露出する金属シード層１８を除去する。これにより、半田膜２１を表面に有するＴＳＶ２２が形成される。次に、半田膜２１がＴＳＶ２２のバンプ部中央で盛り上がる（凸状）ようにアニールを行う（バンプリフロー）。バンプリフローでのアニール温度は、半田が溶融する温度以上であればよく、通常は、３００℃以下で実施される。さらに、ＬＴＨＣ層１５にレーザーを照射してＷＳＳ１６を剥離し、接着剤層１４を除去する。最後に、ダイシングを行い、個々の半導体チップ５０に切り分ける。
【００３３】
個々の半導体チップ（５０ａ〜５０ｈ）は図１０に示すように積層し、加圧状態で半田膜２１をリフローする。ここでは、上記で説明した方法で製造し、同じ構造のＴＳＶ構造を備えた半導体チップを接合した状態を示す。
【００３４】
各半導体チップの第１の主面側のバンプ電極１３（Ｎｉ／Ａｕ膜１２）と、裏面側のＴＳＶ２２のバンプ部（半田膜２１）との位置合わせを行い、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜２１をリフローさせる。以上により、ＴＳＶ構造同士が接合される。接合時に加える圧力（荷重）は、ＴＳＶ構造、特に配線構造７に対して影響しない範囲で実施する。例えば、１つのバンプ電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。
【００３５】
最後に、各半導体チップ間にアンダーフィル樹脂２４を充てんする。続いて、最下層の半導体チップ５０ａのＴＳＶ２３の外部端子をパッケージ基板２６に接続し、モールド樹脂２５、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）２７を形成することで、図１１に示す半導体モジュール１００が完成する。図１０（ａ）は、半導体チップ５０ａ〜５０ｈの８個のチップを積層した場合を示しており、図１０（ｂ）は一部分の拡大図を示している。
【００３６】
図１１及び図１２を用いて、実施形態例１及び２の方法で製造された絶縁リングと貫通電極との配置を説明する。これらの図において、（ａ）は第１の主面（素子形成面）から見た俯瞰平面図、（ｂ）は第２の主面（裏面）から見た俯瞰平面図を示す。実施形態例１で形成した絶縁リング２（図１１）では、第１の主面側はライナー窒化シリコン膜２０１，酸化シリコン膜２０６で囲まれたＮＳＧ膜２０３となり、ＮＳＧ膜２０３表面のシーム２０４はほぼ消滅している。第２の主面側は、ライナー窒化シリコン膜２０１，ポリシリコン膜２０２で囲まれたＮＳＧ膜２０３となり、シーム２０４も観測される。実施形態例２で形成した絶縁リング２（図１２）では、第１の主面側は外側からライナー窒化シリコン膜２０１，ＮＳＧ膜２０３、酸化シリコン膜２０６となり、シーム２０４は観測されない。第２の主面側はライナー窒化シリコン膜２０１で囲まれたＮＳＧ膜２０３となり、シーム２０４も観測される。いずれの場合も、第２の主面側には熱酸化により形成した酸化シリコン膜２０６は存在しない。但し、図１１（ｂ）の場合、ポリシリコン膜２０２の表面には自然酸化膜が形成されていてもよい。
【符号の説明】
【００３７】
１  半導体基板
２  絶縁リング
２Ｔ  トレンチ
２０１  ライナー窒化シリコン膜
２０２  ポリシリコン膜
２０３  ＮＳＧ膜
２０４  シーム
２０５  凹部
２０６  酸化シリコン膜
３  ハードマスク層
４  保護膜
５  半導体素子
６  層間絶縁膜
７  配線構造
８  表面保護膜
８ａ  窒化シリコン膜
８ｂ  パッシベーション膜（ポリイミド膜）
９  金属シード層
１０  レジストパターン
１１  Ｃｕ膜
１２  Ｎｉ／Ａｕ膜
１３  バンプ電極
１４  接着剤層
１５  光熱変換層
１６  基板サポートシステム
１７  裏面保護膜
１８  金属シード層
１９  フォトレジスト膜
２０  Ｃｕプラグ
２１  半田膜
２２  ＴＳＶ
２３  貫通電極
２４  アンダーフィル樹脂
２５  モールド樹脂
２６  パッケージ基板
２７  ＢＧＡ
５０  半導体チップ
１００  半導体モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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